WO2015114787A1 - 半導体素子の駆動装置およびそれを用いた電力変換装置 - Google Patents

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    • H03K2217/0036—Means reducing energy consumption

Definitions

  • the present invention relates to a semiconductor device and a power conversion device using the same, and is particularly suitable for a device widely used from a low power device such as an air conditioner or a microwave oven to a high power device such as an inverter of a railway or a steelworks.
  • the present invention relates to a semiconductor element driving device and a power conversion device using the same.
  • Non-Patent Document 1 a mechanism of vibration generation due to a decrease in charge on the cathode side is known (see, for example, Non-Patent Document 1 and Non-Patent Document 2).
  • FIG. 18 shows an example of an inverter that performs variable speed control of the motor 950 to realize energy saving.
  • Electric energy from the power source 960 is changed to alternating current of a desired frequency by using an IGBT (Insulated Gate Bipolar Transistor) 700 which is a kind of power semiconductor, and the rotational speed of the motor 950 is controlled at a variable speed.
  • the motor 950 is a three-phase motor and has inputs of a U-phase 910, a V-phase 911, and a W-phase 912.
  • the input power of the U-phase 910 is supplied when the gate circuit 800 of the IGBT 700 (hereinafter referred to as the upper arm IGBT) whose collector is connected to the power terminal 900 on the plus side is turned on.
  • gate circuit 800 may be turned off. By repeating this, electric power having a desired frequency can be supplied to the motor 950.
  • the flywheel diode 600 is connected to the IGBT 700 in antiparallel with the IGBT 700.
  • the flywheel diode 600 is configured such that the current flowing in the IGBT 700 is the IGBT 700 whose emitter is connected to the negative power supply terminal 901 (hereinafter referred to as the lower arm IGBT).
  • the energy stored in the coil of the motor 950 is released by commutation to the antiparallel flywheel diode 600.
  • the lower arm flywheel diode 600 is turned off, and power is supplied to the motor 950 through the upper arm IGBT 700.
  • the IGBT 700 and the flywheel diode 600 Since the IGBT 700 and the flywheel diode 600 generate conduction loss when conducting, and switching occurs when switching, it is necessary to reduce the conduction loss and switching loss of the IGBT 700 and flywheel diode 600 in order to reduce the size and increase the efficiency of the inverter. There is.
  • Patent Literature 1 and Patent Literature 2 have been reported as techniques for reducing conduction loss and recovery loss of the flywheel diode 600.
  • Patent Document 1 describes a structure in which a MOS gate is provided on the anode side (FIGS. 1 to 5 in Patent Document 1) and a structure in which a MOS gate is provided on the cathode side (FIGS. 6 and 7 in Patent Document 1).
  • the present invention relates to a structure in which a MOS gate is provided on the cathode side.
  • Patent Document 1 describes that since the electron injection from the cathode can be controlled by the buried insulating gate, the trade-off between the forward voltage and the recovery loss can be improved.
  • Patent Documents 1 and 2 described above have the following problems.
  • the invention disclosed as an example in Patent Document 1 applies a positive voltage to the gate during conduction, and forms an electron storage layer. Reduce.
  • the recovery loss is reduced by reducing the electron injection from the cathode by reducing the gate voltage to zero during recovery.
  • a semiconductor device driving apparatus includes, for example, a first conductive type first semiconductor layer (n ⁇ type drift layer), one main surface adjacent to the first semiconductor layer, and the like.
  • a second conductive type second semiconductor layer (p-type anode layer) exposed on the (anode side), adjacent to the first semiconductor layer, and exposed on the other main surface (cathode side) of the first conductivity type.
  • a semiconductor device driving apparatus comprising a third semiconductor layer (n-type cathode layer) having an impurity concentration higher than that of the first semiconductor layer (n-type drift layer) and an insulating gate provided on the other main surface (cathode side)
  • the insulated gate is switched from a positive voltage to a negative voltage immediately before recovery, and when the anode current is small, the insulated gate is held at a positive voltage.
  • the power conversion device of the present invention is connected, for example, between a pair of DC terminals, an AC terminal having the same number of AC phases, and the pair of DC terminals, and each of a switching element and a diode having a reverse polarity. It comprises a configuration in which two parallel circuits are connected in series, and includes the same number of power conversion units as the number of AC phases connected to different AC terminals at different interconnection points of the parallel circuit, and the diode driving device comprises: It is a driving device of the semiconductor element described above.
  • a low-loss and low-noise diode can be provided, so that the semiconductor device and the power converter can be improved in efficiency, size, and cost.
  • the drive sequence of the insulated gate voltage during recovery is switched according to the magnitude of the anode current.
  • Example 1 of the present invention (representative cross-sectional structure and driving method of the present invention) will be described below.
  • FIG. 1 is a cross-sectional view of a first embodiment of a semiconductor device of the present invention.
  • the n ⁇ type drift layer 1, the p type anode layer 3, the n type cathode layer 6, the gate electrode 8, the gate insulating film 9, the anode electrode 10, the cathode electrode 11, the insulating film 12, and the p + type cathode layer are used. 13.
  • “+” indicates that the impurity concentration is high
  • ⁇ indicates that the impurity concentration is low.
  • the gate electrode 8 is set to a negative voltage with respect to the cathode electrode 11, thereby forming a p-type inversion layer at the interface between the gate electrode 8 and the n-type cathode layer 6 and injecting from the p-type anode layer 3. Promoted to be discharged to the cathode electrode 11 to reduce recovery loss.
  • FIG. 2 shows the hole density distribution between the anode and the cathode during conduction.
  • Vg 0V in the figure
  • Vg + 15V in the figure
  • a p-type inversion layer is formed at the interface between the gate electrode 8 and the n-type cathode layer 6, and holes injected from the p-type anode layer 3 are discharged to the cathode electrode 11 through the p-type inversion layer. This is because that.
  • the gate electrode is set to a positive voltage (+ 15V in the figure)
  • the current path via the p-type inversion layer disappears and an n-type accumulation layer is formed, so that hole discharge is suppressed and the hole density on the cathode side is reduced. Will increase.
  • the absolute value of the gate negative voltage does not necessarily need to exceed the “threshold value (absolute value)” of the n-type cathode layer 6. Even if the absolute value of the voltage is lower than the “threshold value (absolute value)”, the potential of the channel with respect to the hole is lowered, so that the hole flows through the channel path with the lowered potential to the cathode electrode 11 and the hole from the cathode. Emissions are promoted.
  • FIG. 3 shows output characteristics when positive voltage, zero volt, and negative voltage are applied to the gate electrode 8.
  • Vf small forward voltage
  • Vf large forward voltage
  • FIG. 4 shows the relationship between the forward voltage (Vf) and the recovery loss (Err).
  • the dotted line corresponds to a conventional pin diode.
  • the gate voltage is dynamically controlled in one switching period, thereby minimizing each of the forward voltage (Vf) and the recovery loss (Err), thereby improving the trade-off characteristics.
  • Patent Document 1 and Patent Document 2 the trade-off between the forward voltage (Vf) and the recovery loss (Err) is improved, and the loss can be significantly reduced.
  • the inventors of the present application have evaluated the recovery characteristics of known examples under a condition where the anode current is small, and found that there is a problem that the voltage and current vibrate. Voltage and current oscillations became more pronounced at room temperature than at high temperature.
  • the hole density on the cathode side is reduced immediately before the recovery in order to reduce the recovery loss, so that the depletion layer on the cathode side is easily extended.
  • FIG. 5a and 5b show the first gate drive sequence of this embodiment.
  • FIG. 5a is a sequence in which the anode current is a rated current
  • FIG. 5b is a sequence in which the anode current is a small current.
  • it is difficult to quantitatively define a small current, it is generally about 1/10 or less to 1/2 or less of the rated current.
  • the hole density on the cathode side is kept high by maintaining the gate of the MOS control diode at a positive voltage (high charge injection mode).
  • the recovery loss is increased as compared with the low charge injection (high speed) mode, but the recovery loss of the small current is compared with the large current. Because it is small, the increase in recovery loss is negligible. That is, the merit (vibration suppression) of the present invention exceeds the demerit (increased loss).
  • FIG. 6a and 6b show waveforms of the anode current and the anode voltage during the small current recovery.
  • FIG. 6a shows a conventional gate drive method for a MOS control diode in which the gate is switched from a positive voltage (high charge injection mode) to a negative voltage (low charge injection mode)
  • FIG. 6b shows a gate drive for the MOS control diode of the present invention.
  • the gate is held at a positive voltage (high charge injection mode).
  • the anode current sharply decreases during the tail current period, and oscillations occur in the anode current and the anode voltage. On the other hand, in the present invention, such vibration does not occur.
  • FIG. 7 shows a second gate drive sequence of the present invention.
  • the gate of the MOS control diode maintained a positive voltage (high charge injection mode) over the recovery period, whereas in FIG. 7, the anode voltage decreased.
  • the gate is switched to a negative voltage (low charge injection mode).
  • a negative voltage is applied to the gate electrode while the cathode voltage is high and a p-type inversion layer is formed at the interface between the gate electrode 8 and the n-type cathode layer 6, holes are injected from the p + -type cathode layer 13 and the anode current is increased. And the oscillation of the anode voltage is suppressed.
  • Example 2 of the present invention cross-sectional structure of a semiconductor element having no cathode-side p layer
  • FIG. 8 is a cross-sectional view of a second embodiment of the semiconductor element of the present invention.
  • This embodiment is different from the first embodiment in that there is no p + -type cathode layer 13.
  • the gate electrode 8 when conducting, is set to a positive voltage with respect to the cathode electrode 11 to form an n-type accumulation layer at the interface between the gate electrode 8 and the n-type cathode layer 6, and the p-type anode layer 3.
  • Vf forward voltage
  • the gate electrode 8 is set to a negative voltage with respect to the cathode electrode 11 to form a p-type inversion layer at the interface between the gate electrode 8 and the n-type cathode layer 6 and injected from the p-type anode layer 3. This facilitates the discharge of the generated holes to the cathode electrode 11 and reduces the recovery loss.
  • the oscillation of the anode voltage and the anode current can be suppressed by controlling the gate voltage of the MOS control diode according to the anode current.
  • Example 3 of the present invention (a cross-sectional structure of a semiconductor element in which no p-layer on the cathode side and the gate electrode projects to the cathode electrode side) will be described below.
  • FIG. 9 is a cross-sectional view of a third embodiment of the semiconductor element of the present invention.
  • This embodiment differs from the second embodiment in that the gate electrode 8 on the cathode electrode 11 side is above the surface of the n-type cathode layer 6 (downward in the vertical direction in the figure).
  • the gate electrode 8 covers the n-type cathode layer 6 in the depth direction, the gate electrode 8 can easily control the potential of the n-type cathode layer 6, loss reduction, Vibration can be suppressed.
  • the oscillation of the anode voltage and the anode current can be suppressed by controlling the gate voltage of the MOS control diode according to the anode current.
  • Example 4 of the present invention planar structure of a planar gate semiconductor device
  • FIG. 10 is a cross-sectional view of the fourth embodiment of the semiconductor element of the present invention.
  • This embodiment differs from the first embodiment in that the gate electrode 8 is not a trench type but a planar type. Similar to the first embodiment, this embodiment can also reduce loss and suppress vibration.
  • the oscillation of the anode voltage and the anode current can be suppressed by controlling the gate voltage of the MOS control diode according to the anode current.
  • Embodiment 5 of the present invention (planar structure of a semiconductor element having a planar gate type and no cathode-side p layer) will be described below.
  • FIG. 11 is a cross-sectional view of a fifth embodiment of the semiconductor element of the present invention.
  • This embodiment differs from the fourth embodiment in that there is no p + -type cathode layer 13. Similar to the fourth embodiment, this embodiment can also reduce loss and suppress voltage oscillation.
  • the oscillation of the anode voltage and the anode current can be suppressed by controlling the gate voltage of the MOS control diode according to the anode current.
  • Example 6 cross-sectional structure of an IGBT semiconductor element of the present invention will be described below.
  • FIG. 12 is a cross-sectional view of a sixth embodiment of the semiconductor element of the present invention.
  • the structure on the collector side (rear surface) is the same as that on the cathode side (rear surface) of the first embodiment.
  • the difference from the first embodiment is that a gate electrode 43 is provided on the emitter side.
  • the n ⁇ type drift layer 1, the n type collector layer 6, the gate electrode 8, the gate insulating film 9, the insulating film 12, the p + type cathode layer 13, the emitter electrode 40, the collector electrode 41, and the p type channel layer are used.
  • 42, a gate electrode 43, and an n + -type emitter layer 44 are used.
  • the gate electrode 43 controls the on / off of the collector current
  • the gate electrode 8 controls the charge distribution of the n ⁇ type drift layer 1.
  • FIG. 13 shows the hole density distribution between the emitter and collector during conduction.
  • Vg -15V in the figure
  • Vg 0V in the figure
  • the absolute value of the gate negative voltage does not necessarily exceed the “threshold value (absolute value)” of the n-type collector layer 6, and the gate negative voltage Even if the absolute value of the voltage is lower than the “threshold value (absolute value)”, the potential of the channel with respect to the hole is lowered. Therefore, the hole passes through the channel path with the lowered potential and passes from the p + type cathode layer 13 to the n ⁇ It is injected into the type drift layer 1.
  • FIG. 14 shows output characteristics when a positive voltage, zero volt, and negative voltage are applied to the gate electrode 8.
  • a negative voltage is applied to the gate electrode 8 (as shown in FIG. 13)
  • zero volt is applied to the gate electrode 8
  • FIG. 15a and 15b show the gate drive sequence of this embodiment.
  • FIG. 15a shows a sequence in which the collector current is the rated current
  • FIG. 15b is a sequence in which the collector current is a small current.
  • the gate on the collector side is set to a positive voltage, and charge injection from high charge injection mode (high speed) ) Switch to mode and reduce turn-off loss.
  • the collector-side (rear surface) gate is held at a negative voltage (high charge injection mode), so that the collector-side hole density is kept high and vibration is suppressed.
  • Example 7 of the present invention cross-sectional structure of a backside planar gate type IGBT semiconductor element
  • FIG. 16 is a cross-sectional view of a seventh embodiment of the semiconductor element of the present invention.
  • the present embodiment is different from the sixth embodiment in that the gate electrode 8 is not a trench type but a planar type. Similar to the sixth embodiment, this embodiment can also reduce loss and suppress vibration.
  • the collector voltage and the collector current are oscillated by controlling the gate voltage on the collector side (back surface) according to the collector current. Can be suppressed.
  • Example 8 (diode drive circuit) of the present invention will be described below.
  • This embodiment is an embodiment of a circuit for driving the semiconductor elements (MOS control diodes) from the first embodiment to the fifth embodiment described above.
  • FIG. 17 is a circuit diagram of the drive circuit of this embodiment.
  • control circuit 20 the IGBT drive circuit 21, the drive circuit 22 of the semiconductor device of Embodiments 1 to 5, the upper arm IGBT 23, the lower arm IGBT 24, and the upper arm are applied to Embodiments 1 to 5.
  • the circuit symbols of the semiconductor device 25 and the semiconductor device 26 represent that the resistance value of the diode is controlled by the gate electrode, which is devised for convenience by the inventors of the present application, and is not a general symbol.
  • the recovery timing of the diode was detected from the operation of the inverter, and it was examined whether a positive voltage could be applied to the gate electrode immediately before recovery.
  • the current detector 30 detects the current flowing through the diode. In addition to directly detecting the diode current, the current detector 30 can also indirectly detect the diode current by detecting the IGBT current. Further, the diode current can be estimated by detecting the motor current.
  • the control circuit 20 determines which gate drive sequence to select between the rated current shown in FIG. 5a and the small current shown in FIG. 5b in accordance with the magnitude of the collector current detected by the current detector 30. decide.
  • Example 9 of the present invention (a power converter to which the diode of the present invention is applied) will be described below.
  • the feature of the present embodiment is that the diode described in the first to fifth embodiments is applied to the flyhole diode 600.
  • the inverter device of FIG. 18 by applying the diodes of the first to fifth embodiments, the loss of the diode is reduced, and the inverter can be reduced in loss and size.
  • Example 10 of the present invention (a power converter to which the IGBT of the present invention is applied) will be described below.
  • the feature of the present embodiment is that the IGBT described in the sixth and seventh embodiments is applied to the IGBT 700.
  • the IGBTs of the sixth embodiment and the seventh embodiment by applying the IGBTs of the sixth embodiment and the seventh embodiment, the loss of the diode is reduced, and the loss and the size of the inverter can be reduced.
  • the configuration of the inverter device in FIG. 18 is an example, and the effect is the same even in an inverter device in which, for example, a series combination of switching elements and diodes connected in reverse parallel is coupled in the same number as the number of phases of AC output.
  • an inverter that converts direct current to alternating current is shown.
  • the present invention is not limited to this, and it will be apparent that the same effect can be obtained with a converter that converts alternating current to direct current.
  • n + type emitter layer 600 ... flywheel diode, 700 ... IGBT, 800 ... gate circuit, 900 ... plus power terminal, 901 ... Negative power supply terminal, 910 ... U phase, 911 ... V phase, 912 ... W phase, 950 ... motor, 960: Power supply.

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Abstract

　ダイオードの損失とノイズを低減することを目的として、本発明の半導体素子の駆動装置は、第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記他方の主表面（カソード側）に絶縁ゲートを設けた半導体素子において、アノード電流が大きい時は、リカバリー直前に絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、絶縁ゲートを正電圧に保持することを特徴とする。

Description

半導体素子の駆動装置およびそれを用いた電力変換装置
　本発明は半導体装置及びそれを用いた電力変換装置に係り、特に、エアコンや電子レンジなどの小電力機器から、鉄道や製鉄所のインバータなどの大電力機器まで広く使われているものに好適な半導体素子駆動装置及びそれを用いた電力変換装置に関する。
　従来、フライホイールダイオードの導通損失とリカバリー損失を低減する技術として、アノード側にＭＯＳゲートを設けた構造と、カソード側にＭＯＳゲートを設けた構造とがあった（例えば、特許文献１および特許文献２参照）。
　また、従来、ＩＧＢＴのコレクタ側にＭＯＳゲートを設けた構造に関する技術として、スイッチング損失の低減に着目したものがあった（例えば、特許文献３、特許文献４、および特許文献５参照）。
　また、従来から、カソード側の電荷減少による振動発生のメカニズムが知られている（例えば、非特許文献１および非特許文献２参照）。
特開平１０－１６３４６９号公報 特開２０１０－２８３１３２号公報 特開２００１－３２００４９号公報 特開２０１０－１２３６６７号公報 特開２０１０－２５１５１７号公報
M. Rahimo、 et al.、 "Freewheeling Diode Reverse-Recovery Failure Modes in IGBT Application、" IEEE Trans. Industry Application、 vol. 37、 no. 2、 Mar. 2001、 pp. 661-670. K. Nakamura、 et al.、 "Evaluation of Oscillatory Phenomena in Reverse Operation forHigh Voltage Diodes、" Proc. IEEE ISPSD’08、 May 2009、 pp. 156-159.
　近年の省エネルギーや新エネルギーの電力変換装置には、多くのインバータやコンバータが使われているが、低炭素社会を実現するには、それらの格段の普及が不可欠になっている。図１８は、モータ９５０を可変速制御し、省エネルギーを実現するインバータの例を示す。電源９６０からの電気エネルギーを、パワー半導体の一種であるＩＧＢＴ（Insulated Gate Bipolar Transistor）７００を使って、所望の周波数の交流に変え、モータ９５０の回転数を可変速制御する。モータ９５０は３相モータで、Ｕ相９１０、Ｖ相９１１、Ｗ相９１２の入力を持つ。Ｕ相９１０の入力電力は、プラス側の電源端子９００にコレクタが繋がるＩＧＢＴ７００（以下、上アームのＩＧＢＴと言うことにする）のゲート回路８００をオンすると、供給される。一方、Ｕ相９１０の入力電力を停止するには、そのゲート回路８００をオフすればよい。これを繰り返すことにより、所望の周波数の電力をモータ９５０に供給することができる。
　ＩＧＢＴ７００には、ＩＧＢＴ７００と逆並列にフライホイールダイオード６００が接続されている。フライホイールダイオード６００は、例えば上アームのＩＧＢＴ７００がオフした場合、そのＩＧＢＴ７００に流れていた電流を、マイナス側の電源端子９０１にエミッタが繋がるＩＧＢＴ７００（以下、下アームのＩＧＢＴと言うことにする）と逆並列のフライホイールダイオード６００に転流することで、モータ９５０のコイルに貯まっているエネルギーを開放する。再び上アームのＩＧＢＴ７００をオンすると、下アームのフライホイールダイオード６００は非導通状態となり、上アームのＩＧＢＴ７００を通じてモータ９５０に電力が供給される。ＩＧＢＴ７００とフライホイールダイオード６００は導通時に導通損失を発生し、スイッチング時にスイッチング発生するので、インバータを小形化・高効率化するには、ＩＧＢＴ７００とフライホイールダイオード６００の導通損失とスイッチング損失を低減する必要がある。
　上述の通り、フライホイールダイオード６００の導通損失とリカバリー損失を低減する技術として、特許文献１と特許文献２が報告されている。特許文献１には、アノード側にＭＯＳゲートを設けた構造（特許文献１の図１から図５）と、カソード側にＭＯＳゲートを設けた構造（特許文献１の図６と図７）が記載されているが、本発明はカソード側にＭＯＳゲートを設けた構造に関する。特許文献１では、埋め込み絶縁ゲートにより、カソードからの電子注入を制御できるので、順方向電圧とリカバリー損失のトレードオフを改善できると記載されている。
　しかし、前述した特許文献１および２には、以下の課題があることを本願の発明者らは見出した。例えば、特許文献１に実施例として開示された発明（特許文献１の図６および図７参照）は、導通時にゲートに正電圧を印加し、電子蓄積層を形成することで、順方向電圧を低減する。一方、リカバリー時にはゲート電圧をゼロとすることで、カソードからの電子注入を抑制することで、リカバリー損失を低減する。
　本願の発明者らの実験によれば、アノード電流が小さいと（例えば、定格電流の１０分の１）、リカバリー時に、アノード電流とアノード電圧が振動することが分かった。振動の原因を解析したところ、ゲート電圧をゼロとすると、カソードからの電子注入が減少するため、リカバリーのテール電流期間に、カソード側に残る電子が急峻に減少し、電圧と電流の振動を引き起こすことが分かった。尚、カソード側の電荷減少による振動発生のメカニズムについては、「特許以外の文献１」と「特許以外の文献２」に詳細が記載されている。
　上記の課題を踏まえて、本発明の目的は、ダイオードの損失を増加させることなく、電流と電圧の振動（＝ノイズ）を抑制することである。
　前記課題を解決するため、本発明の半導体素子の駆動装置は、例えば、第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記他方の主表面（カソード側）に絶縁ゲートを設けた半導体素子の駆動装置であって、アノード電流が大きい時は、リカバリー直前に絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、絶縁ゲートを正電圧に保持することを特徴とする。
　また、本発明の電力変換装置は、例えば、一対の直流端子と、交流の相数と同数の交流端子と、前記一対の直流端子との間に接続され、それぞれスイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位とを具備し、かつ、前記ダイオードの駆動装置が、上記の半導体素子の駆動装置であることを特徴とする。
　本発明によれば、低損失かつ低ノイズのダイオードを提供することができるので、半導体装置および電力変換器の高効率化、小形化、低コスト化を実現することが可能である。
本発明の実施例１の半導体素子の断面図である。 本発明の実施例１のホール密度分布を示す図である。 本発明の実施例１の出力特性を示す図である。 本発明の実施例１の順方向電圧（Ｖｆ）とリカバリー損失（Ｅｒｒ）との関係を示す図である。 本発明の実施例１の半導体素子のゲート駆動シーケンスであって、アノード電流が定格電流である場合を示す図である。 本発明の実施例１の半導体素子のゲート駆動シーケンスであって、アノード電流が小電流である場合を示す図である。 従来技術におけるリカバリー波形を示す図である。 本発明におけるリカバリー波形を示す図である。 本発明の実施例１のリカバリー波形とゲート駆動シーケンスとを示す図である。 本発明の実施例２の半導体素子の断面図である。 本発明の実施例３の半導体素子の断面図である。 本発明の実施例４の半導体素子の断面図である。 本発明の実施例５の半導体素子の断面図である。 本発明の実施例６の半導体素子の断面図である。 本発明の実施例６のホール密度分布を示す図である。 本発明の実施例６の出力特性を示す図である。 本発明の実施例６の半導体素子のゲート駆動シーケンスであって、コレクタ電流が定格電流である場合を示す図である。 本発明の実施例６の半導体素子のゲート駆動シーケンスであって、コレクタ電流が小電流である場合を示す図である。 本発明の実施例７の半導体素子の断面図である。 本発明の駆動回路図である。 電力変換器の回路構成図である。
　本発明は、カソード側に絶縁ゲートを設けたＭＯＳ制御ダイオードにおいて、アノード電流の大きさに応じて、リカバリー時の絶縁ゲート電圧の駆動シーケンスを切り替える。
　以下、本発明の具体的な構造および駆動方法を含む実施形態について、各実施例として図面を参照しながら詳細に説明する。
　本発明の実施例１（本発明の代表的な断面構造と駆動方法）について、以下、説明する。
　図１は、本発明の半導体素子の第１の実施例の断面図である。本実施例は、ｎ-型ドリフト層１、ｐ型アノード層３、ｎ型カソード層６、ゲート電極８、ゲート絶縁膜９、アノード電極１０、カソード電極１１、絶縁膜１２、ｐ+型カソード層１３から構成される。図中の「+」は不純物濃度が高いことを示し、「-」は不純物濃度が低いことを示す。
　本実施例の動作を簡単に説明する。導通時は、ゲート電極８をカソード電極１１に対して正電圧とすることで、ゲート電極８とｎ型カソード層６の界面にｎ型蓄積層を形成し、ｐ型アノード層３から注入されるホールが、カソード電極１１に排出されることを抑制し、順方向電圧（Vf）が低下する（＝導通損失が低減する）。
　一方、リカバリー時は、ゲート電極８をカソード電極１１に対して負電圧とすることで、ゲート電極８とｎ型カソード層６の界面にｐ型反転層を形成し、ｐ型アノード層３から注入されるホールが、カソード電極１１に排出されることを促進し、リカバリー損失を低減する。
　次に、本実施例の動作の詳細について説明する。図２は、導通時のアノードとカソード間のホール密度分布を示す。ゲート電極にゼロボルト（図中のVg=０V）を印加すると、正電圧（図中のVg=+１５V）と比較して、カソード側のホール密度が低下する。ゲート電極に負電圧（図中のVg=-１５V）を印加すると、カソード側のホール密度がさらに低下することが分かる。これは、ゲート電極８とｎ型カソード層６の界面に、ｐ型反転層が形成され、ｐ型アノード層３から注入されたホールがｐ型反転層を経由して、カソード電極１１に排出されるからである。ゲート電極を正電圧（図中の+１５Ｖ）とすると、ｐ型反転層を経由した電流経路が消滅し、ｎ型蓄積層が形成されるので、ホールの排出が抑制され、カソード側のホール密度が増加する。
　なお、ここでは、「ｐ型反転層」という言葉を使用したが、必ずしも、ゲート負電圧の絶対値はｎ型カソード層６の「しきい値（絶対値）」を超える必要はなく、ゲート負電圧の絶対値が「しきい値（絶対値）」より低くても、ホールに対するチャネルのポテンシャルは低下するので、ホールはポテンシャルが低下したチャネル経路を通ってカソード電極１１に流れ、カソードからのホール排出は促進される。
　図３に、ゲート電極８に正電圧、ゼロボルト、負電圧を印加した場合の出力特性を示す。ゲート電極８に、正電圧を印加すると、（図２に示す通り）カソード側のホール密度が高いため、アノード電流が大きい（＝順方向電圧Vfが小さい）。ゲート電極８に、ゼロボルトを印加すると、カソード側のホール密度が下がるため、アノード電流が小さくなる（＝順方向電圧Vfが大きくなる）。ゲート電極８に、負電圧を印加すると、アノード側のホール密度がさらに下がるため、アノード電流が低減する（＝順方向電圧Vfが増加する）。
　つまり、本実施例では、ゲート電極８により、順方向電圧（Ｖｆ）が小さいダイオード（＝リカバリー損失が大きいダイオード）と、順方向電圧（Ｖｆ）が大きいダイオード（＝リカバリー損失が小さいダイオード）を時間軸で切り替えることで、導通損失とスイッチング損失のそれぞれを低減できる。
　次に、本発明による効果を説明する。図４は順方向電圧（Vf）とリカバリー損失（Err）の関係を示す。点線は従来のｐｉｎダイオードに相当する。本発明では、スイッチングの１周期の中で、ゲート電圧をダイナミックに制御することで、順方向電圧（Vf）とリカバリー損失（Err）のそれぞれを最少化するので、トレードオフ特性が改善する。
　以上、述べたように、公知例（特許文献１、特許文献２）では、順方向電圧（Vf）とリカバリー損失（Err）のトレードオフを改善し、大幅な低損失化が可能となる。しかし、本願の発明者らが、アノード電流が小さい条件で公知例のリカバリー特性を評価したところ、電圧と電流が振動するという問題があることを見出した。電圧と電流の振動は高温条件より、室温条件において顕著となった。公知例では、リカバリー損失を低減するため、リカバリー直前に、カソード側のホール密度を低減するので、カソード側の空乏層が伸びやすくなる。このため、テール電流期間にアノードから伸びる空乏層が、カソード側に残留する電荷を排出し、電圧と電流の振動を招く。カソード側の空乏層が伸びやすいと、電圧と電流の振動が発生するメカニズムについては、前述した「特許以外の文献１」に詳細が記載されている。
　この課題を解決するため、本実施例では、ダイオードのアノード電流の大きさに応じて、リカバリー直前に、ＭＯＳ制御ダイオードのゲート電圧の駆動シーケンスを切り替える。図５ａ、図５ｂに、本実施例の第１ゲート駆動シーケンスを示す。図５ａはアノード電流が定格電流、図５ｂはアノード電流が小電流のシーケンスである。ここで、小電流の定量的な定義は難しいが、一般的に定格電流の１／１０以下から１／２以下程度である。定格電流では、ＭＯＳ制御ダイオードの対アームにあるＩＧＢＴがターンオンする（＝ダイオードがリカバリーする）直前に、ＭＯＳ制御ダイオードのゲートを正電圧（電荷高注入モード）から負電圧（電荷低注入モード）に切り替え、リカバリー損失を低減する。一方、小電流では、ＭＯＳ制御ダイオードのゲートを正電圧（電荷高注入モード）に保持することで、カソード側のホール密度を高く保つ。
　本発明では、小電流では、電荷高注入モードでリカバリー動作に入るので、電荷低注入（高速）モードと比較してリカバリー損失は増加するが、小電流のリカバリー損失は、大電流と比較して小さいので、リカバリー損失の増加は無視できる。つまり、本発明によるメリット（振動抑制）は、デメリット（損失の増加）を上回る。
　図６ａ、図６ｂに、小電流リカバリー時のアノード電流とアノード電圧の波形を示す。図６ａは従来のＭＯＳ制御ダイオードのゲート駆動方法で、ゲートを正電圧（電荷高注入モード）から負電圧（電荷低注入モード）に切り替えたもの、図６ｂは本発明のＭＯＳ制御ダイオードのゲート駆動方法で、ゲートを正電圧（電荷高注入モード）に保持したものである。従来では、テール電流期間に、アノード電流が急峻に減少し、アノード電流とアノード電圧に振動が発生する。これに対し、本発明では、このような振動は発生しない。
　図７に、本発明の第２ゲート駆動シーケンスを示す。図５ａ、図５ｂの第１ゲート駆動シーケンスでは、リカバリー期間にわたり、ＭＯＳ制御ダイオードのゲートは正電圧（電荷高注入モード）を保持していたのに対して、図７では、アノード電圧が低下する（＝カソード電圧が上昇する）タイミングで、ゲートを負電圧（電荷低注入モード）に切り替える。カソード電圧が高い状態で、ゲート電極に負電圧を印加し、ゲート電極８とｎ型カソード層６の界面にｐ型反転層を形成すると、ｐ+型カソード層１３からホールが注入され、アノード電流とアノード電圧の振動が抑制される。
　以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。
　なお、本実施例では、カソード電極が基板裏面にある「縦型素子」について述べたが、カソード電極がアノード電極と基板表面にある「横型素子」においても効果は同じである。
　本発明の実施例２（カソード側ｐ層の無い半導体素子の断面構造）について、以下、説明する。
　図８は、本発明の半導体素子の第２の実施例の断面図である。本実施例が、第１実施例と異なる点は、ｐ+型カソード層１３がないことである。本実施例でも、導通時、ゲート電極８をカソード電極１１に対して正電圧とすることで、ゲート電極８とｎ型カソード層６の界面にｎ型蓄積層を形成し、ｐ型アノード層３から注入されるホールが、カソード電極１１に排出されることを抑制し、順方向電圧（Vf）が低下する（＝導通損失が低減する）。また、リカバリー時は、ゲート電極８をカソード電極１１に対して負電圧とすることで、ゲート電極８とｎ型カソード層６の界面にｐ型反転層を形成し、ｐ型アノード層３から注入されるホールがカソード電極１１に排出されることを促進し、リカバリー損失を低減する。
　本実施例においても、小電流リカバリー時に、図５ａ、図５ｂに示すように、アノード電流に応じて、ＭＯＳ制御ダイオードのゲート電圧を制御することで、アノード電圧とアノード電流の振動を抑制できる。
　以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。
　本発明の実施例３（カソード側ｐ層が無くゲート電極がカソード電極側に張り出した半導体素子の断面構造）について、以下、説明する。
　図９は、本発明の半導体素子の第３の実施例の断面図である。本実施例が、第２実施例と異なる点は、カソード電極１１側のゲート電極８が、ｎ型カソード層６の表面より上（図の上下に言うと、下方向）にあることである。このような構造にすることで、ゲート電極８がｎ型カソード層６を深さ方向に覆うことになるので、ゲート電極８がｎ型カソード層６のポテンシャルを制御しやすくなり、損失低減と、振動の抑制が可能となる。
　本実施例においても、小電流リカバリー時に、図５ａ、図５ｂに示すように、アノード電流に応じて、ＭＯＳ制御ダイオードのゲート電圧を制御することで、アノード電圧とアノード電流の振動を抑制できる。
　以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。
　本発明の実施例４（プレーナ型ゲートの半導体素子の断面構造）について、以下、説明する。
　図１０は、本発明の半導体素子の第４の実施例の断面図である。本実施例が、第１実施例と異なる点は、ゲート電極８がトレンチ型ではなく、プレーナ型であることである。第１実施例と同様に、本実施例も損失の低減と、振動の抑制が可能となる。
　本実施例においても、小電流リカバリー時に、図５ａ、図５ｂに示すように、アノード電流に応じて、ＭＯＳ制御ダイオードのゲート電圧を制御することで、アノード電圧とアノード電流の振動を抑制できる。
　以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。
　本発明の実施例５（プレーナ型ゲート型でありカソード側ｐ層の無い半導体素子の断面構造）について、以下、説明する。
　図１１は本発明の半導体素子の第５の実施例の断面図である。本実施例が、第４実施例と異なる点は、ｐ+型カソード層１３がないことである。第４実施例と同様に、本実施例も損失の低減と、電圧振動の抑制が可能となる。
　本実施例においても、小電流リカバリー時に、図５ａ、図５ｂに示すように、アノード電流に応じて、ＭＯＳ制御ダイオードのゲート電圧を制御することで、アノード電圧とアノード電流の振動を抑制できる。
　以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の高効率化、小形化、低コスト化が可能となる。
　本発明の実施例６（ＩＧＢＴ半導体素子の断面構造）について、以下、説明する。
　これまでは、ダイオードを対象に、小電流リカバリーの電圧と電流の振動抑制を議論してきた。ＭＯＳゲートによりｎ-型ドリフト層１の電荷分布を制御し、振動を抑制するというコンセプトは、ダイオードだけでなく、ＩＧＢＴにも適用できる。ＩＧＢＴのコレクタ電圧とコレクタ電流の振動を抑制するには、空乏層が伸びる方向のコレクタ側（裏面）にＭＯＳゲートを設ける必要がある。ＩＧＢＴのコレクタ側にＭＯＳゲートを設けた構造の先行技術文献としては、上述の通り、特許文献３、特許文献４、および特許文献５がある。しかし、これらの文献においては、スイッチング損失の低減には着目しているが、振動については記載されてない。つまり、これらの文献に記載の先行技術は、ターンオフ損失を低減することのみに着目し、ＭＯＳゲートを制御する。
　図１２は、本発明の半導体素子の第６の実施例の断面図である。コレクタ側（裏面）の構造は実施例１のカソード側（裏面）と同じであるが、実施例１と異なる点は、エミッタ側にゲート電極４３を設けたことである。本実施例は、ｎ-型ドリフト層１、ｎ型コレクタ層６、ゲート電極８、ゲート絶縁膜９、絶縁膜１２、ｐ+型カソード層１３、エミッタ電極４０、コレクタ電極４１、ｐ型チャネル層４２、ゲート電極４３、ｎ+型エミッタ層４４から構成される。ゲート電極４３がコレクタ電流のオン・オフを制御し、ゲート電極８がｎ-型ドリフト層１の電荷分布を制御する。
　本実施例の動作を簡単に説明する。導通時（＝表面のゲート電極４３は正電圧の時）は、ゲート電極８をコレクタ電極４１に対して負電圧とすることで、ゲート電極８とｎ型コレクタ層６の界面にｐ型反転層を形成し、ｐ+型カソード層１３からのホール注入を促進し、オン電圧（Vce）を低下する（＝導通損失を低減する）。
　一方、ターンオフ直前（＝ゲート電極４３を正電圧からゼロボルト or 負電圧に切り替える直前）に、ゲート電極８をコレクタ電極４１に対して正電圧とすることで、ゲート電極８とｎ型カソード層６の界面にｎ型蓄積層を形成し、ｐ+型カソード層１３からのホール注入を抑制し、ターンオフ損失を低減する。
　次に、本実施例の動作の詳細について説明する。図１３は、導通時のエミッタとコレクタ間のホール密度分布を示す。ゲート電極に負電圧（図中のVg=-１５V）を印加すると、ゼロボルト（図中のVg=０V）と比較して、コレクタ側のホール密度が増加する。これは、これは、ゲート電極８とｎ型コレクタ層６の界面に、ｐ型反転層が形成され、ｐ+型カソード層１３からｎ-型ドリフト層１へのホール注入が促進されるからである。
　ゲート電極に正電圧（図中のVg=+１５V）を印加すると、ゼロボルト（図中のVg=０V）と比較して、コレクタ側のホール密度が低下する。これは、ゲート電極８とｎ型コレクタ層６の界面に、ｎ型蓄積層が形成され、ｐ+型カソード層１３からのホール注入が抑制されるからである。
　なお、ここでは、「ｐ型反転層」という言葉を使用したが、必ずしも、ゲート負電圧の絶対値はｎ型コレクタ層６の「しきい値（絶対値）」を超える必要はなく、ゲート負電圧の絶対値が「しきい値（絶対値）」より低くても、ホールに対するチャネルのポテンシャルは低下するので、ホールはポテンシャルが低下したチャネル経路を通って、ｐ+型カソード層１３からｎ-型ドリフト層１に注入される。
　図１４に、ゲート電極８に正電圧、ゼロボルト、負電圧を印加した場合の出力特性を示す。ゲート電極８に負電圧を印加すると、（図１３に示す通り）コレクタ側のホール密度が高いため、コレクタ電流が大きい（＝オン電圧が小さい）。ゲート電極８に、ゼロボルトを印加すると、コレクタ側のホール密度が下がるため、コレクタ電流が小さくなる（＝オン電圧が大きくなる）。ゲート電極８に、正電圧を印加すると、コレクタ側のホール密度がさらに下がるため、コレクタ電流が低減する（＝オン電圧が増加する）。
　つまり、本実施例では、ゲート電極８により、オン電圧が小さいＩＧＢＴ（＝ターンオフ損失が大きいＩＧＢＴ）と、オン電圧が大きいＩＧＢＴ（＝ターンオフ損失が小さいＩＧＢＴ）を時間軸で切り替えることで、導通損失とターンオフ損失のそれぞれを低減できる。
　図１５ａ、図１５ｂに、本実施例のゲート駆動シーケンスを示す。図１５ａはコレクタ電流が定格電流、図１５ｂはコレクタ電流が小電流のシーケンスである。ここで、小電流の定量的な定義は難しいが、定格電流の１／１０以下から１／２以下である。定格電流では、エミッタ側（表面）のゲート電圧をオフする（＝ＩＧＢＴのコレクタ電流をオフする）直前に、コレクタ側（裏面）のゲートを正電圧とし、電荷高注入モードから電荷低注入（高速）モードに切り替え、ターンオフ損失を低減する。一方、小電流では、コレクタ側（裏面）のゲートを負電圧（電荷高注入モード）に保持することで、コレクタ側のホール密度を高く保ち振動を抑制する。
　以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。
　本発明の実施例７（裏面プレーナ型ゲート型のＩＧＢＴ半導体素子の断面構造）について、以下、説明する。
　図１６は本発明の半導体素子の第７の実施例の断面図である。本実施例が、第６実施例と異なる点は、ゲート電極８がトレンチ型ではなく、プレーナ型であることである。第６実施例と同様に、本実施例も損失の低減と、振動の抑制が可能となる。
　本実施例においても、IGBTの小電流ターンオフ時に、図１５ａ、図１５ｂに示すように、コレクタ電流に応じて、コレクタ側（裏面）のゲート電圧を制御することで、コレクタ電圧とコレクタ電流の振動を抑制できる。
　以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置と、これを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。
　次に、本発明の実施例８（ダイオード駆動回路）について、以下、説明する。
　本実施例は、上述の実施例１から実施例５までの半導体素子（ＭＯＳ制御ダイオード）を駆動する回路の実施例である。図１７は、本実施例の駆動回路の回路図である。
　本実施例は、制御回路２０、ＩＧＢＴの駆動回路２１、実施例１から実施例５の半導体装置の駆動回路２２、上アームＩＧＢＴ２３、下アームＩＧＢＴ２４、上アームに適用した実施例１から実施例５の半導体装置２５、下アームに適用した実施例１から実施例５の半導体装置２６、電流検出器３０からなる。半導体装置２５と半導体装置２６の回路記号は、ダイオードの抵抗値をゲート電極により制御することを表現しており、本願の発明者らが便宜的に考案したもので、一般的な記号ではない。
　本発明では、リカバリーの直前に、ゲート電圧を変化する必要がある。しかし、リカバリーはＩＧＢＴのターンオンに伴う現象なので、ダイオードは自分自身が、いつリカバリーに入るのかを知ることはできない。つまり、ダイオードのみで考えていては、リカバリーの前に、ダイオードのゲート電圧を変化させることは難しい。
　そこで、インバータの動作から、ダイオードのリカバリーのタイミングを察知し、リカバリーの直前にゲート電極に正電圧を印加できないかを検討した。ダイオードのリカバリーは、対アーム（下アームから見た時は上アーム、上アームから見た時は下アームに相当）のＩＧＢＴがターンオンする時に生じる。よって、ＩＧＢTのゲートと対アームの実施例１のダイオードのゲートを、１つの制御回路２０で制御すれば、ＩＧＢＴがターンオンする直前（＝ダイオードがリカバリーする直前）に、制御回路２０から対アームのダイオードのゲート電圧を変化させることが可能となる。
　電流検出器３０は、ダイオードに流れる電流を検出するもので、ダイオード電流を直接検出する他に、ＩＧＢＴ電流を検出することで、間接的にダイオード電流を検出することもできる。また、モータ電流を検出することで、ダイオード電流を推定することもできる。電流検出器３０により検出したコレクタ電流の大きさに応じて、図５ａに示した定格電流と、図５ｂに示した小電流との、どちらのゲート駆動シーケンスを選択するかを、制御回路２０において決定する。
　以上述べたように、本実施例によれば、ダイオードの電流を検出し、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。
　本発明の実施例９（本発明のダイオードを適用した電力変換器）について、以下、説明する。
　本実施例の特徴は、フライホールダイオード６００に、実施例１から実施例５で説明したダイオードを適用した点にある。図１８のインバータ装置では、実施例１から実施例５のダイオードを適用することで、ダイオードの損失が低減され、インバータの低損失化、小形化が可能となる。
　本発明の実施例１０（本発明のＩＧＢＴを適用した電力変換器）について、以下、説明する。
　本実施例の特徴は、ＩＧＢＴ７００に、実施例６と実施例７で説明したＩＧＢＴを適用した点にある。図１８のインバータ装置では、実施例６と実施例７のＩＧＢＴを適用することで、ダイオードの損失が低減され、インバータの低損失化、小形化が可能となる。
　なお、図１８のインバータ装置の構成は一例であって、例えば、スッチング素子とダイオードが逆並列されたものの直列組み合わせが、交流出力の相数と同数結合されたインバータ装置でも効果は同じである。
　また、本実施例では直流を交流に変換するインバータを示したが、もちろんこれに限定されるものではなく、交流を直流に変換するコンバータについても同様の効果を得られることは明らかであろう。
　１…ｎ-型ドリフト層、
　３…ｐ型チャネル層、
　６…ｎ型カソード層、
　８…ゲート電極、
　９…ゲート絶縁膜、
　１０…アノード電極、
　１１…カソード電極、
　１２…絶縁膜、
　１３…ｐ+型カソード層、
　２０…制御回路、
　２１…ＩＧＢＴの駆動回路、
　２２…ダイオードの駆動回路、
　２３…上アームＩＧＢＴ、
　２４…下アームＩＧＢＴ、
　２５…上アームのダイオード、
　２６…下アームのダイオード、
　３０…電流検出器、
　４０…エミッタ電極、
　４１…コレクタ電極、
　４２…ｐ型チャネル層、
　４３…ゲート電極（ＩＧＢＴ）、
　４４…ｎ+型エミッタ層、
　６００…フライホイールダイオード、
　７００…ＩＧＢＴ、
　８００…ゲート回路、
　９００…プラス側の電源端子、
　９０１…マイナス側の電源端子、
　９１０…Ｕ相、
　９１１…Ｖ相、
　９１２…Ｗ相、
　９５０…モータ、
　９６０…電源。

Claims (11)

  1. 　第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記他方の主表面（カソード側）に絶縁ゲートを備えた半導体素子の駆動装置であって、
    　アノード電流を検出する手段を備え、アノード電流が大きい時は、リカバリー直前に前記絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、前記絶縁ゲートを正電圧に保持する
    ことを特徴とする半導体素子の駆動装置。
  2. 　第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記第３半導体層（ｎ型カソード層）を貫き、前記第１半導体層（ｎ-型ドリフト層）に達する絶縁ゲートと、隣り合う前記絶縁ゲート間にあり、半導体層内で前記絶縁ゲートに接し、前記他方の主表面（カソード側）に露出する第２導電型の第４半導体層（ｐ+型カソード層）と、前記第３半導体層と前記第４半導体層と電気的に接続される電極（カソード電極）を備えた半導体素子の駆動装置であって、
    　アノード電流を検出する手段を備え、アノード電流が大きい時は、リカバリー直前に前記絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、前記絶縁ゲートを正電圧に保持する
    ことを特徴とする半導体素子の駆動装置。
  3. 　第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記第３半導体層（ｎ型カソード層）を貫き、前記第１半導体層（ｎ-型ドリフト層）に達する絶縁ゲートと、前記第３半導体層と電気的に接続される電極（カソード電極）を備えた半導体素子の駆動装置であって、
    　アノード電流を検出する手段を備え、アノード電流が大きい時は、リカバリー直前に前記絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、前記絶縁ゲートを正電圧に保持する
    ことを特徴とする半導体素子の駆動装置。
  4. 　第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記他方の主表面（カソード側）に露出する第２導電型の第４半導体層（ｐ+型カソード層）と、前記第１半導体層（ｎ-型ドリフト層）と接する絶縁ゲートと、前記第３半導体層（ｎ型カソード層）と接する前記絶縁ゲートと、前記第４半導体層（ｐ+型カソード層）と接する前記絶縁ゲートと、前記第３半導体層と前記第４半導体層と電気的に接続される電極（カソード電極）を備えた半導体素子の駆動装置であって、
    　アノード電流を検出する手段を備え、アノード電流が大きい時は、リカバリー直前に前記絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、前記絶縁ゲートを正電圧に保持する
    ことを特徴とする半導体素子の駆動装置。
  5. 　第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記第１半導体層（ｎ-型ドリフト層）と接する絶縁ゲートと、前記第３半導体層（ｎ型カソード層）と接する前記絶縁ゲートと、前記第３半導体層と電気的に接続される電極（カソード電極）を備えた半導体素子の駆動装置であって、
    　アノード電流を検出する手段を備え、アノード電流が大きい時は、リカバリー直前に前記絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、前記絶縁ゲートを正電圧に保持する
    ことを特徴とする半導体素子の駆動装置。
  6. 　請求項１乃至５のいずれかに記載の半導体素子の駆動装置において、
    　アノード電流の大小のしきい値を定格電流の１／２以下とする
    ことを特徴とする半導体素子の駆動装置。
  7. 　第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、前記一方の主表面に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記第３半導体層（ｎ型カソード層）に隣接して絶縁ゲートを備えた半導体素子の駆動装置であって、
    　アノード電流を検出する手段を備え、アノード電流が大きい時は、リカバリー直前に前記絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、前記絶縁ゲートを正電圧に保持する
    ことを特徴とする半導体素子の駆動装置。
  8. 　一対の直流端子と、前記一対の直流端子間に接続され、それぞれスイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、並列回路の相互接続点が交流端子に接続され、上記ダイオードに、請求項１乃至７のいずれかに記載の半導体素子が使用され、
    　前記２直列接続された第１スイッチング素子と第２スイッチング素子と、前記第１スイッチング素子と並列接続された第１ダイオードと、前記第２スイッチング素子と並列接続された第２ダイオードと、ダイオードのアノード電流を検出する電流検出器と、前記第１スイッチング素子と前記第２スイッチング素子と前記第１ダイオードと前記第２ダイオードの、それぞれのゲートを駆動する制御回路を備える
    ことを特徴とする半導体素子の駆動装置。
  9. 　第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（エミッタ側）に露出する第２導電型の第２半導体層（ｐ型チャネル層）と、前記一方の主表面（エミッタ側）に設けられ、主電流（コレクタ電流）をオン・オフする第１絶縁ゲートと、隣り合う前記第１絶縁ゲート間にあり、半導体層内で前記絶縁ゲートに接し、前記一方の主表面（エミッタ側）に露出する第１導電型の第５半導体層（ｎ+型エミッタ層）と、前記第２半導体層と前記第５半導体層と電気的に接続される電極（エミッタ電極）と、前記第１半導体層と隣接し、第１導電型で他方の主表面（コレクタ側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型コレクタ層）と、前記他方の主表面（コレクタ側）に設けた第２の絶縁ゲートを備えた半導体素子の駆動装置であって、
    　コレクタ電流を検出する手段を備え、コレクタ電流が大きい時は、ターンオフ直前に前記第２絶縁ゲートを負電圧から正電圧に切り替え、コレクタ電流が小さい時は、前記第２絶縁ゲートを負電圧に保持する
    ことを特徴とする半導体素子の駆動装置。
  10. 　一対の直流端子と、交流の相数と同数の交流端子と、前記一対の直流端子との間に接続され、それぞれスイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位とを具備し、かつ、前記ダイオードの駆動装置が、請求項１乃至８のいずれかに記載の半導体素子の駆動装置である
    ことを特徴とする電力変換装置。
  11. 　一対の直流端子と、交流の相数と同数の交流端子と、前記一対の直流端子との間に接続され、それぞれスイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位とを具備し、かつ、前記スイッチング素子の駆動装置が、請求項９に記載の駆動装置である
    ことを特徴とする電力変換装置。
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