WO2015136797A1 - ラッチングリレー駆動回路 - Google Patents

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    • H01H47/002—Monitoring or fail-safe circuits

Definitions

  • the present invention relates to a latching relay drive circuit that operates or recovers when an excitation input is applied to a coil and drives a one-winding latching relay that maintains the state even after the excitation input is removed.
  • a latching relay driving circuit in which a capacitor is arranged in series with respect to an operation coil provided in a one-winding latching relay is known as a conventional technique (Patent Documents 1 and 2).
  • FIG. 9 is a circuit diagram showing a configuration of a conventional latching relay drive circuit disclosed in Patent Document 1.
  • the latching relay drive circuit includes a power source 51, a current limiting resistor 52, a power switch 53, a load 55, and a hybrid relay 54 for controlling opening and closing of the load 55.
  • the hybrid relay 54 is configured by connecting a series circuit of an operating coil 57 of a latching relay and a capacitor 58 to the output terminal of the Schmitt circuit 56 and a return transistor 59 for the operating coil 57 connected in parallel. Yes.
  • the hybrid relay 54 is provided with a base resistor 60 of the transistor 59 and a diode 61 for turning off the transistor 59.
  • a relay contact 62 of a latching relay is provided between the power switch 53 and the load 55.
  • the charging voltage of the capacitor 58 is applied to the diode 61 in the reverse direction.
  • this reverse voltage is applied between the base and emitter of the transistor 59, the transistor 59 is turned on, and the charging current from the capacitor 58 is instantaneously supplied to the latching relay 57 in the reverse direction.
  • the relay contact 62 is turned off, and the energization to the load 55 is interrupted at high speed.
  • FIG. 10 is a circuit diagram showing a configuration of another conventional latching relay drive circuit disclosed in Patent Document 2.
  • the other latching relay drive circuit includes an AC power supply AC.
  • a surge absorber ZN is connected to both ends of the AC power supply AC via a switch SW.
  • a full-wave rectifier circuit DB composed of a diode bridge is connected to both ends of the surge absorber ZN via a resistor Rs for protection from surge current.
  • the full-wave rectifier circuit DB Between the output terminals of the full-wave rectifier circuit DB are collectors and emitters of transistors Tr 71 and Tr 72 constituting a constant voltage circuit, a diode D 71 , a capacitor C 71 , and an operation coil Ly of the one-winding latching relay. They are sequentially connected in series. Between the collector and the base of the transistor Tr 71 resistor R 71 is connected, also, resistance R 72 is connected between the bases of the transistor Tr 72 of the transistor Tr 71. A Zener diode ZD is connected between the base of the transistor Tr 72 and the negative output terminal of the full-wave rectifier circuit DB.
  • a capacitor C 72 constituting a smoothing and delay circuit and a series circuit of resistors R 73 and R 74 for voltage division are connected in parallel.
  • a connection point between the resistor R 73 and the resistor R 74 is connected to the base of a transistor Tr 73 formed by connecting an emitter to the negative output terminal of the full-wave rectifier circuit DB.
  • the cathode of the diode D 73 is connected to the base of the transistor Tr 76 .
  • the emitter of the transistor Tr 76 is connected to the cathode of the diode D 71.
  • the collector of the transistor Tr 76 is connected to each of the base of the transistor Tr 75 and the collector of the transistor Tr 74 .
  • a resistor R 77 as a high resistance is connected between the emitter and collector of the transistor Tr 76 .
  • the transistor Tr 74 forms a switching circuit and controls a thyristor structure including the transistors Tr 75 and Tr 76 .
  • the discharge current (reset current) of the capacitor C 71 flows toward the operation coil Ly via the transistors Tr 76 and Tr 75 , and the latching relay is reset, that is, turned off.
  • Japanese Patent Publication Japanese Patent Laid-Open No. Sho 62-55826 (published March 11, 1987)” Japanese Patent Publication “Japanese Patent Laid-Open No. 58-137931 (published on August 16, 1983)”
  • the latching relay drive circuit shown in FIG. 9 has a Schmitt circuit 56 that suddenly turns on the latching relay when a predetermined potential is reached even when the voltage of the power supply 51 gradually increases or decreases. ⁇ It is described that it can be turned off. However, when the power switch 53 is not opened, and an unintended power cut-off occurs due to a power failure or the like, the latching relay drive circuit shown in FIG. 9 is affected by the voltage of the power supply 51 gradually decreasing. , Reset current will not flow sufficiently. As a result, the present inventors have found a problem that the latching relay may not be turned off. This will be specifically described below.
  • FIG. 11A is a circuit diagram for explaining the detailed operation of a conventional latching relay drive circuit
  • FIG. 11B shows an input signal input to the latching relay drive circuit and a coil flowing through the operation coil of the latching relay. It is a wave form diagram which shows an electric current.
  • An operation coil L of the one-winding latching relay shown in FIG. 11A corresponds to the operation coil 57 of the latching relay of FIG.
  • the capacitor C corresponds to the capacitor 58 in FIG.
  • the transistor TR corresponds to the transistor 59 in FIG.
  • the diode D2 corresponds to the diode 61 in FIG. 9, and the resistor R corresponds to the base resistor 60 in FIG.
  • the set current iS flows from the negative terminal to the ground GND via the coil L and the diode D1.
  • the negative terminal of the capacitor C decreases from 12.0V to 0.7V.
  • Vf of the diode D2 is 0.7V
  • the potential difference between the negative terminal of the capacitor C and the anode of the diode D1 becomes zeroV. Thereby, the set current iS does not flow.
  • the transistor TR is turned on, so that the capacitor C is discharged, and the reset current iR passes from the positive terminal of the capacitor C to the capacitor C via the transistor TR and the operation coil L. It flows toward the negative terminal.
  • the reset current iR does not flow.
  • the voltage at the positive terminal of the capacitor C changes from 12.0V to 0.0V. Since the potential difference between the positive terminal and the negative terminal of the capacitor C is 11.3 V, the negative terminal of the capacitor C is ⁇ 11.3 V.
  • the operation in a moment when the positive terminal of the capacitor C drops from 12.0V to 0.0V will be considered in detail.
  • the transistor TR When the voltage of the input signal decreases, the voltage between the positive terminal and the negative terminal of the capacitor C decreases while maintaining a potential difference of 11.3V. When the voltage drops from 1.4V to 1.4V and the plus terminal becomes 10.6V and the minus terminal becomes -0.7V, the emitter voltage of the transistor TR becomes -0.7V. Since the base voltage of the transistor TR is 0.0V, which is 0.7V higher than the emitter voltage ⁇ 0.7V, the transistor TR is turned on from off.
  • the reset current iR passes from the positive terminal of the capacitor C through the transistor TR and the operation coil L until the potential difference of 10.6 V between the emitter voltage ⁇ 0.7V and the negative terminal voltage of the capacitor C ⁇ 11.3V disappears. And flows toward the negative terminal of the capacitor C.
  • FIG. 12A is a graph showing the relationship between the base-emitter voltage V be and the base current I B of the transistor TR provided in the latching relay drive circuit
  • FIG. is a graph showing the static characteristics between the collector-emitter voltage V CE and the collector current I C (reset current iR).
  • the base-emitter voltage V be is small, the base current I B does not flow much than 0.7V.
  • the collector voltage V CE is large, the loss of the transistor TR becomes large, and the collector current I C does not flow so much.
  • the collector current I C flows, the electric charge charged in the capacitor C so on are discharged over time, the load line slide into shifts the origin.
  • the transistor TR changes sharply from the state P off in the active region to the state P on in the saturation region along the load line r1.
  • the state of the transistor TR changes along the line r2 in the saturation region. Accordingly, a sufficient collector current I C (reset current) flows by turning off the normal power switch 53.
  • the reset current iR will not flow sufficiently. Further, the longer the loss time of the transistor TR is, the longer the charge of the capacitor C is consumed by the transistor TR during that time, and the reset current iR hardly flows through the coil L. Therefore, there is a problem that the reset current iR does not sufficiently flow as the voltage drop rate of the input voltage becomes slower.
  • FIG. 13 is a waveform diagram showing the input voltage and the output voltage of the Schmitt circuit in the normal off operation of the latching relay drive circuit.
  • the output Vout of the Schmitt circuit 56 changes sharply due to the effect of the Schmitt circuit 56. To do. Actually, since the operation of the power switch 53 is steep, the output Vout changes steeply even without the Schmitt circuit 56.
  • FIG. 14 is a waveform diagram showing an input voltage and an output voltage of the Schmitt circuit in the off operation when the power of the latching relay drive circuit is cut off due to a power failure or the like, instead of opening the power switch 53. If the voltage of the power supply 51 gradually drops due to a power failure while the power switch 53 is closed, the power supply voltage of the Schmitt circuit 56 also drops gradually. Therefore, the output Vout of the Schmitt circuit 56 The voltage drops slowly under the influence of the voltage drop curve.
  • the voltage drop time of the power supply 51 when the power supply is turned off differs depending on the system, but is generally about 250 msec (90% -10% fall time is 200 msec).
  • FIG. 15A is a waveform diagram showing an input voltage and a reset current to the hybrid relay 54 in a normal OFF operation in which the operation switch 53 of the latching relay drive circuit is opened
  • FIG. 15B is a waveform diagram in the OFF operation when the power is shut off. It is a wave form diagram which shows an input voltage and a reset current.
  • the peak value of the reset current iR is 229 mA.
  • the peak value of the reset current iR is reduced to 132 mA.
  • FIG. 16A is a waveform diagram showing the input voltage (voltage at the point a in FIG. 10) and the reset current in the normal off operation of the other latching relay drive circuit
  • FIG. 16B is the waveform diagram in the off operation when the power is shut off.
  • FIG. 11 is a waveform diagram showing an input voltage (voltage at a point a in FIG. 10) and a reset current.
  • the peak value of the reset current iR in the normal OFF operation is 118 mA, and only a smaller reset current flows than the conventional latching relay circuit described with reference to FIGS. Absent.
  • the peak value of the reset current iR in the off operation when the power is shut off is 117 mA, which is approximately the same as the peak value in the normal off operation.
  • the other latching relay drive circuit has an improvement effect on the problem that the reset current is reduced and the latching relay is not turned off in the off operation when the power is shut off.
  • the transistor Tr 73 and the thyristors transistors Tr 75 and Tr 76
  • the reset current is smaller than that of the latching relay drive circuit shown in FIG.
  • the other latching relay drive circuit of FIG. 10 has a problem that the number of parts is large.
  • An object of the present invention is to provide a latching relay drive circuit that can supply a sufficient reset current even if the power is cut off due to a power failure or the like to reliably return the one-winding latching relay.
  • a latching relay drive circuit includes an operation coil provided in a one-winding latching relay, a capacitor connected in series to the operation coil, and the capacitor based on a power source.
  • An operation switch provided for charging a set current to the operation coil and a series circuit of the operation coil and the capacitor connected in parallel to both ends of the series circuit when the first switch element is turned on. And a signal input to the first switch element in response to the opening of the operation switch or the occurrence of a power supply failure from the power source.
  • a first switch element drive circuit through which a discharge current of the capacitor applied to the unit flows, and an opening period of the operation switch or In the power supply failure period from said power source, characterized in that the discharge current of the capacitor and a discharge suppression elements to prevent from flowing out to other than the first switching element driving circuit.
  • the discharge current of the capacitor is supplied only to the first switch element driving circuit during the opening period of the operation switch or the power supply failure period from the power source. Therefore, the first switch element driving circuit can stably supply the discharge current of the capacitor to the signal input portion of the first switch element without being affected by the drop rate of the voltage supplied from the power supply. . That is, even when the rate of drop of the voltage supplied from the power supply is slow, it is possible to apply a voltage that rises sharply to the signal input portion of the first switch element. Thereby, the charge loss in the first switch element can be kept low, and the reset current can be prevented from decreasing.
  • the capacitor discharge current passes through a single first switch element. Therefore, a larger reset current can be obtained as compared with a circuit that passes through a plurality of switch elements.
  • power supply failure from power supply examples include power outage, circuit breaker interruption, and the like.
  • a power failure means that the power supply to the user is stopped due to an accident, failure or maintenance on the power generation / transmission side.
  • not only a power failure but also a situation where the power supply voltage slowly drops in an area where the power supply voltage varies greatly is included.
  • a latching relay drive circuit includes a first voltage dividing circuit connected to a power source via an operation switch, and the operation switch of the first voltage dividing circuit.
  • a second voltage dividing circuit connected via a diode from the connecting portion; a first switch element connected in parallel to the second voltage dividing circuit; and an LC circuit connected in parallel to the second voltage dividing circuit.
  • an LC circuit including an operation coil and a capacitor of a one-winding latching relay, wherein the diode is disposed in a forward direction from the first voltage dividing circuit toward the second voltage dividing circuit,
  • the first voltage dividing circuit includes a pair of first voltage dividing elements
  • the second voltage dividing circuit includes a pair of second voltage dividing elements
  • a signal of a second switch element is interposed between the pair of first voltage dividing elements.
  • An input unit is connected, and the pair of second voltage dividing elements A current input section of the second switch element and a signal input section of the first switch element are connected in between, a current output section of the second switch element is connected to the opposite side of the operation switch of the power source, and the operation A voltage dividing ratio of the pair of first voltage dividing elements is determined so that the second switch element is turned on when the switch is closed, and a charging voltage based on the electric charge charged in the capacitor is the second voltage dividing circuit.
  • the voltage dividing ratio of the pair of second voltage dividing elements is determined so that the first switch element is turned on, and when the operation switch is switched from the closed state to the opened state, The two switch elements are switched from the on-state to the off-state, and the first switch element is switched from the off-state to the on-state, so that the charge charged in the capacitor is transferred to the first switch It is discharged through the switch elements, characterized in that flow reset current to said operating coil.
  • This feature makes it possible to change the first switch element sharply even if the voltage drop rate of the input voltage is slowed down due to a power failure.
  • the second switch element can also change abruptly, so that the electric charge charged in the capacitor is discharged through the second switch element to supply a sufficient reset current to the operation coil.
  • the one-winding latching relay can be reliably restored.
  • the latching relay drive circuit according to the present invention is provided with the first switch element and the diode so that the power supply voltage drops when the operation switch is closed due to the power shutoff so that the power supply voltage is not easily affected by the power supply voltage drop. Therefore, even if the power is cut off due to a power failure or the like, a sufficient reset current can be supplied to reliably return the one-winding latching relay.
  • FIG. 3 is a circuit diagram illustrating a configuration of a latching relay drive circuit according to the first embodiment.
  • A is a waveform diagram showing the input voltage and reset current in the normal off operation of the latching relay drive circuit
  • (b) is a waveform diagram showing the input voltage and reset current in the off operation when the power is shut off.
  • It is a wave form diagram which shows the input voltage and output voltage of a 1st switch element in the off operation
  • FIG. 6 is a circuit diagram illustrating a configuration of a latching relay drive circuit according to a second embodiment.
  • FIG. 6 is a circuit diagram illustrating a configuration of a latching relay drive circuit according to a third embodiment. It is a circuit diagram which shows the structure of the conventional latching relay drive circuit. It is a circuit diagram which shows the structure of the other conventional latching relay drive circuit.
  • (A) is a circuit diagram for demonstrating operation
  • (b) is a wave form diagram which shows the coil signal which flows into the coil of the input signal input into the said latching relay drive circuit, and a latching relay It is.
  • (A) is a graph which shows the relationship between the base-emitter voltage and base current of the transistor provided in the said latching relay drive circuit
  • (b) is the static characteristic of the collector voltage and collector current of the said transistor. It is a graph which shows. It is a wave form diagram which shows the input voltage and output voltage of a Schmitt circuit in the normal OFF operation
  • FIG. 6 is a circuit diagram illustrating a configuration of a latching relay drive circuit according to a fourth embodiment.
  • FIG. 1 is a circuit diagram illustrating a configuration of a latching relay drive circuit 1 according to the first embodiment.
  • the latching relay drive circuit 1 includes an operation coil L1 provided in a one-winding latching relay and an internal resistance R5 thereof.
  • a capacitor C1 is connected in series to the operation coil L1.
  • the latching relay drive circuit 1 is provided with a transistor M2 (first switch element) connected in parallel to the capacitor C1 and the operation coil L1.
  • the drain terminal of the transistor M2 is connected to a constant potential, for example, the ground G.
  • the latching relay drive circuit 1 has a power source 2 and a switch SW provided for charging the capacitor C1 based on the power source 2 and causing a set current to flow through the operation coil L1.
  • a diode D1 is provided between the switch SW and the capacitor C1.
  • the capacitor C1 has a plus capacitor terminal corresponding to the plus terminal of the power source 2 and a minus capacitor terminal corresponding to the minus terminal of the power source 2.
  • the negative capacitor terminal of the capacitor C1 is connected to the ground G via the operation coil L1 and the internal resistor R5, and is held at a constant potential.
  • the latching relay drive circuit 1 has one end coupled to the diode D1, the other end coupled to the gate terminal of the transistor M2, a one end coupled to the gate terminal of the transistor M2, and the other end to the ground G. And a voltage dividing resistor R4 coupled to each other.
  • the latching relay drive circuit 1 has a transistor M1 (second switch element) that is turned on when the switch SW is closed and turned off when the switch SW is opened.
  • the source terminal of transistor M1 is coupled to the gate terminal of transistor M2.
  • the drain terminal of the transistor M2 is connected to the ground G.
  • the latching relay drive circuit 1 has one end coupled to the diode D1, the other end coupled to the gate terminal of the transistor M1, a one end coupled to the gate terminal of the transistor M1, and the other end to the ground G. And a voltage dividing resistor R3 coupled to each other.
  • the operation coil L1 will be described as having, for example, an inductance of 40 mH and an internal resistance of 40 ohm.
  • the capacitance value of the capacitor C1 is determined so that the pulse widths of the set current and the reset current are long enough to operate the latching relay.
  • the capacitance value is determined by the following equation.
  • C1 3AA / R5
  • the voltage dividing resistors R2 and R4 are determined in the same manner as the voltage dividing resistors R1 and R3.
  • the gate-source voltage of the transistor M1 becomes lower than the drive voltage and the transistor M1 is turned off.
  • the voltage at the point A becomes a voltage obtained by dividing the charging voltage of the capacitor C1 by the voltage dividing resistors R2 and R4, and the transistor M2 is turned on.
  • the transistor M2 is turned on, the charge charged in the capacitor C1 is discharged, and a reset current flows through the operation coil L1. That is, the reset current flows from the plus terminal of the capacitor C1 to the minus terminal of the capacitor C1 via the transistor M2 and the operation coil L1.
  • the potential of the negative terminal of the capacitor C1 is determined by the ground G and the positive terminal of the capacitor C1 until the transistor M1 is turned off and the transistor M2 is turned on. The terminal is separated from the power supply 2 and the circuit on the switch SW side by a diode D1.
  • the voltage at the plus terminal and the minus terminal of the capacitor C1 does not drop while maintaining the potential difference in synchronization with the input voltage Vin, but the voltage at the plus terminal of the capacitor C1 is discharged through the voltage dividing resistor R2. It will go down gradually.
  • the voltage drop speed of the positive terminal of the capacitor C1 is determined by a time constant composed of the capacitor C1 and the voltage dividing resistor R2. Therefore, the time constant composed of the capacitor C1 and the voltage dividing resistor R2 is sufficiently long with respect to the voltage drop time of the system at the time of power-off (which varies depending on the system, but is generally 250 msec or shorter). If designed to be (for example, 1 second or longer), it is possible to suppress the discharge of the capacitor until the reset current flows.
  • FIG. 2A is a waveform diagram showing the input voltage Vin and the reset current iR in the normal off operation of the latching relay drive circuit 1
  • FIG. 2B shows the input voltage Vin and the reset current iR in the off operation when the power is shut off. It is a waveform diagram.
  • the peak value of the reset current iR is 213 mA and does not greatly decrease from the peak value of the reset current iR in the normal off operation as in the conventional configuration. Therefore, even if the power is cut off due to a power failure, a sufficient reset current can be supplied to reliably return the one-winding latching relay.
  • FIG. 3 is a waveform diagram showing the input voltage Vin in the off operation when the power is cut off and the voltage OutA at the point A in FIG.
  • the switch SW is closed at time 20 ms, the power supply is cut off due to a power failure, the input voltage Vin starts to drop from 12 V, and the input voltage Vin reaches zero V at time 270 ms is shown. That is, when the voltage drop time from 12V to zero V of the input voltage Vin is 250 msec (90% -10% fall time is 200 msec), the voltage OutA is steep at 5 msec (10% -90% rise time). respond.
  • this 5 msec is a value determined by the input / output characteristics (static characteristics) of the transistor M1. . That is, the rise time of the transistor M1 is determined depending on the performance of the transistor M1.
  • the transistor M1 changes sharply even when the power supply is cut off due to a power failure and the voltage drop rate of the input voltage Vin is slow. As a result, the input voltage to the gate terminal of the next-stage transistor M2 also becomes steep, so that the transistor M2 can be switched more steeply.
  • FIG. 4 is a graph showing the relationship between the voltage drop time and the reset current peak of the latching relay drive circuit and the conventional drive circuit.
  • a line X indicates the relationship between the peak value of the reset current and the voltage drop time by the latching relay drive circuit 1 of the first embodiment.
  • a line A1 shows the above-described relationship by the conventional latching relay drive circuit of FIG.
  • a line A2 indicates the above-described relationship with another conventional latching relay drive circuit shown in FIG.
  • the reset current flows in the same manner as in the conventional case in the normal off operation (voltage drop time 0 msec). And even when the power supply voltage gradually falls due to a power failure or the like (voltage drop time (when the power supply voltage before the power failure is 100%, the time until the power supply voltage drops from 90% to 10%) 200 msec), The latching relay drive circuit 1 has a larger reset current flow than the conventional drive circuit shown in FIGS.
  • FIG. 5 is a circuit diagram showing a configuration of a latching relay drive circuit 1A according to the second embodiment.
  • the same components as those described in the first embodiment are denoted by the same reference numerals, and detailed description of these components will not be repeated.
  • the latching relay drive circuit 1A is provided with an off-delay capacitor C2 connected in parallel with the voltage dividing resistor R3. One end of the off-delay capacitor C2 is coupled to a point B between the voltage dividing resistor R1 and the voltage dividing resistor R3, and the other end is coupled to the ground G.
  • FIG. 6 is a waveform diagram for explaining the input voltage and the reset current in the off operation when the power of the latching relay drive circuit 1A is turned off.
  • the time from when the power is shut off due to a power failure until the transistor M2 is turned on and the supply of the reset current to the operating coil L1 is set by a time constant determined by the voltage dividing resistors R1 and R3 and the off-delay capacitor C2. Can do.
  • the input voltage Vin starts to decrease from 12V due to a power failure at time 1.0sec, and reaches zero V at time 1.25sec.
  • the capacitance of the off-delay capacitor C2 is 0.1 ⁇ F
  • the reset current iR1 is delayed after 14 msec due to the time constant determined by the voltage dividing resistors R1 and R3 and the off-delay capacitor C2, compared to the case without the off-delay capacitor. Flows.
  • the reset current iR2 flows after a delay of 280 msec as compared with the case without the off-delay capacitor due to the time constant determined by the voltage dividing resistors R1 and R3 and the off-delay capacitor C2.
  • the reset current iR3 flows after a delay of 3.5 seconds as compared with the case where there is no off-delay capacitor.
  • FIG. 7 is a graph showing the relationship between the voltage drop time of the latching relay drive circuit 1A and the conventional drive circuit and the peak of the reset current.
  • Line X and lines A1 to A3 are the same as those in FIG.
  • Point D1 shows the relationship between the peak of the reset current and the voltage drop time when the off-delay capacitor C2 is 0.1 ⁇ F and delayed by 14 msec.
  • Point D2 shows the above relationship when the off-delay capacitor C2 is 1 ⁇ F and delayed by 280 msec.
  • Point D3 indicates the above relationship when the off-delay capacitor C2 is 10 ⁇ F and delayed for 3.5 seconds. If the delay time is set excessively, the peak of the reset current decreases as shown at point D3. However, by setting the delay time appropriately, sufficient reset can be performed while providing the delay time as shown at points D1 and D2. A current can be secured.
  • the relay turn-off timing can be delayed. Therefore, for example, when the latching relay drive circuit is used as a power supply relay, a necessary operation as a system of the latching relay drive circuit can be performed before the relay is turned off and the power supply to the subsequent circuit is cut off.
  • FIG. 8 is a circuit diagram illustrating a configuration of a latching relay drive circuit 1B according to the third embodiment.
  • the same components as those described in the first embodiment are denoted by the same reference numerals, and detailed description of these components will not be repeated.
  • the latching relay drive circuit 1B has a Schmitt circuit 3.
  • a pair of inputs of the Schmitt circuit 3 are coupled to the switch SW and the negative terminal of the power source 2, respectively.
  • the pair of outputs of the Schmitt circuit 3 are coupled to the diode D1 and the ground G, respectively.
  • the latching relay drive circuit may be combined with the Schmitt circuit.
  • FIG. 17 is a circuit diagram illustrating a configuration of a latching relay drive circuit 1C according to the fourth embodiment.
  • the same components as those described in the first embodiment are denoted by the same reference numerals, and detailed description of these components will not be repeated.
  • the latching relay drive circuit 1C includes a comparator U1A, a resistor R6, a resistor R7, a resistor R8, and a transistor U1A instead of the transistor M1, the voltage dividing resistor R1, and the voltage dividing resistor R3 in the latching relay drive circuit 1 according to the first embodiment.
  • a zener diode D2 is provided.
  • resistor R6 One end of the resistor R6 is coupled to the diode D1 and the switch SW, and the other end of the resistor R6 is coupled to the inverting input terminal of the comparator U1A.
  • resistor R7 One end of resistor R7 is coupled to diode D1 and switch SW, and the other end of resistor R7 is coupled to the non-inverting input terminal of comparator U1A.
  • One end of the resistor R8 is coupled to the resistor R6 and the inverting input terminal of the comparator U1A, and the other end of the resistor R8 is coupled to the ground G.
  • the cathode of the Zener diode D2 is coupled to the resistor R7 and the non-inverting input terminal of the comparator U1A, and the anode of the Zener diode D2 is coupled to the ground G.
  • the output terminal of the comparator U1A is connected to the gate terminal of the transistor M2. Also, the positive supply voltage terminal of comparator U1A is coupled to the cathode of diode D1 and capacitor C1, and the negative supply voltage terminal of comparator U1A is coupled to ground G.
  • the breakdown voltage Vz of the Zener diode D2 is set to the voltage Vr between the resistor R6 and the resistor R8, that is, the power source voltage.
  • the resistance values of the resistors R6 and R8 are set so as to be lower than the voltage Vr divided by the resistors R6 and R8.
  • the breakdown voltage Vz is lower than the voltage Vr between the resistor R6 and the resistor R8. It has become. Therefore, since the voltage at the inverting input terminal is higher than the voltage at the non-inverting input terminal of the comparator U1A, the output of the comparator U1A is low and the output voltage is at the ground G level. As a result, the gate of the transistor M2 becomes the ground G level, and the transistor M2 is turned off. As a result, the set current flows from the power source 2 toward the ground G via the switch SW, the diode D1, the capacitor C1, and the operation coil L1.
  • the switch SW is opened to change the input voltage Vin from on to off
  • the voltage at the non-inverting input terminal of the comparator U1A is maintained at the breakdown voltage Vz of the Zener diode D2, while the voltage at the inverting input terminal of the comparator U1A is maintained.
  • the voltage that is, the voltage Vr between the resistor R6 and the resistor R8 decreases as the supplied voltage decreases.
  • the breakdown voltage Vz becomes higher than the voltage Vr between the resistors R6 and R8
  • the output of the comparator U1A becomes High, and the output voltage becomes the charging voltage of the capacitor C1.
  • the transistor M2 is turned on by the output voltage of the comparator U1A.
  • the transistor M2 When the transistor M2 is turned on, the charge charged in the capacitor C1 is discharged, and a reset current flows through the operation coil L1. That is, the reset current flows from the plus terminal of the capacitor C1 to the minus terminal of the capacitor C1 via the transistor M2 and the operation coil L1.
  • the same operation as that of the latching relay drive circuit 1 according to the first embodiment can also be realized by the latching relay drive circuit 1C according to the fourth embodiment.
  • the switch SW may be constituted by a semiconductor switch. Moreover, although the example which has arrange
  • Nonpolar capacitors have been described by taking examples of polar capacitors, but the present invention is not limited to this.
  • Nonpolar capacitors can also be applied to the present invention.
  • Nonpolar capacitors generally have high reliability, but the cost increases as the capacitance increases.
  • a polar capacitor having a large capacity is low in cost, but may be constituted by a nonpolar capacitor having high reliability even if the cost is somewhat high.
  • the electromagnetic relay of the drive circuit is a type of electromagnetic relay in which the time for passing the reset current (the above-described current pulse width AA necessary for the operation of the latching relay) may be short, the drive circuit can be configured with a nonpolar capacitor. can do.
  • the reset current should be evaluated based on the current value and time width required for resetting (pulse width AA of the current required for latching relay operation), but the time width should be designed in any way depending on the capacitance of the capacitor. Therefore, the peak value of the reset current was evaluated. If the peak value of the reset current is small relative to the current required for resetting, resetting cannot be performed no matter how much the capacitance of the capacitor is designed. Further, when the peak value of the reset current is large, there is an advantage that the capacitance of the capacitor satisfying the time width (the necessary current pulse width AA) can be reduced. That is, the smaller the capacitance of the capacitor, the smaller the size and the lower the cost. As described above, since the design factor is to increase the peak value of the reset current, the comparison is made with the prior art based on the peak value of the reset current.
  • the voltage dividing resistors R1, R3, or R4 may be changed to a Zener diode. Further, the voltage dividing resistors R1 and R4 may be changed to Zener diodes, and the voltage dividing resistors R3 and R4 may be changed to Zener diodes.
  • the transistors M1 and M2 are not limited to FETs (Field-Effect Transistors), but may be configured by other switching elements such as bipolar transistors.
  • a latching relay drive circuit includes an operation coil (operation coil L1) provided in a one-winding latching relay, a capacitor (capacitor C1) connected in series to the operation coil, and a power source (power source 2).
  • a first switch element drive circuit through which a discharge current of the capacitor to be applied flows, and a discharge current of the capacitor other than the first switch element drive circuit in an opening period of the operation switch or a power supply failure occurrence period from the power source And a discharge inhibiting element (diode D1) that inhibits outflow.
  • the latching relay drive circuit in the above configuration, detects the opening of the operation switch or the occurrence of power supply failure from the power source, and discharges the capacitor to the first switch element drive circuit. It is good also as a structure further provided with the detection circuit which changes this 1st switch element drive circuit state so that may flow.
  • the first switch element drive circuit is connected in parallel with the first switch element with respect to a series circuit of the operation coil and the capacitor.
  • the second voltage dividing circuit includes a pair of second voltage dividing elements (voltage dividing resistors R2 and R4), and between the pair of second voltage dividing elements, The signal input unit of the first switch element and the detection circuit may be connected.
  • the detection circuit detects the opening of the operation switch or the occurrence of a power supply failure from the power source, the potential state of the signal input unit of the first switch element is changed by the operation of the detection circuit.
  • the discharge current of the capacitor can be input to the signal input portion of the first switch element without being affected by the rate of drop of the voltage supplied from the power supply.
  • the detection circuit includes a second switch element (transistor M1), and the signal input unit (gate terminal) of the second switch element is provided.
  • a voltage that changes in response to the opening of the operation switch or the occurrence of a power supply failure from the power supply is applied, and the first switch element drive circuit state is changed by the switch operation of the second switch element. It is good also as a structure.
  • the speed of the switch operation of the second switch element does not change even when the voltage drop rate supplied from the power source is slow, for example. Therefore, the first switch element drive circuit state can be changed by the switching operation of the second switch element without being affected by the drop rate of the voltage supplied from the power source.
  • the detection circuit includes a first voltage divider circuit connected to the power supply via the operation switch, and the first divider
  • the voltage circuit includes a pair of first voltage dividing elements (voltage dividing resistors R1 and R3), a signal input section of the second switch element is connected between the pair of first voltage dividing elements, and the operation switch is opened.
  • the voltage dividing ratio of the pair of first voltage dividing elements may be determined so that the second switch element is turned on when a power supply failure from the power source occurs.
  • the second switch element can be accurately turned on when the operation switch is opened or a power supply failure from the power source occurs.
  • the detection circuit includes a comparator (comparator U1A), and the non-inverting input terminal and the inverting input terminal of the comparator A voltage that changes in response to the opening of the operation switch or the occurrence of a power supply failure from the power source may be applied, and the first switch element drive circuit state may be changed by changing the output of the comparator.
  • the output change rate of the comparator does not change. Therefore, it is possible to change the state of the first switch element drive circuit by changing the output of the comparator without being affected by the drop rate of the voltage supplied from the power source.
  • the second voltage dividing element on the operation switch side of the pair of second voltage dividing elements is a resistor, and a time constant determined by the resistor and the capacitor is 1 It is good also as composition which is more than second.
  • the capacitor when the power supply voltage drops while the operation switch is closed, the capacitor is prevented from being discharged before the second switch element is turned off, that is, before the reset current is supplied. Can do. Therefore, a sufficient reset current can be supplied to the operation coil, and the one-winding latching relay can be reliably restored.
  • the voltage drop time of the latching relay drive circuit depending on the system, generally 200 milliseconds or It is possible to take a longer time for the electric charge charged in the capacitor to be discharged through the second voltage dividing element (resistor). Accordingly, it is possible to supply a reset current to the operation coil when the second switch element is turned off.
  • the latching relay drive circuit according to the present invention is provided with an off-delay capacitor connected in parallel with the first voltage dividing element opposite to the operation switch of the pair of first voltage dividing elements. It is good.
  • the present invention can be used for a latching relay drive circuit that drives or turns a single-winding latching relay that operates or returns when an excitation input is applied to a coil and maintains the state even after the excitation input is removed.

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Abstract

　ラッチングリレー駆動回路（１）は、操作スイッチ（ＳＷ）が開成するとオフするトランジスタ（Ｍ１）と、コンデンサ（Ｃ１）及び操作コイル（Ｌ１）に並列に接続され、トランジスタ（Ｍ１）がオフするとオンして操作コイル（Ｌ１）にリセット電流を流すトランジスタ（Ｍ２）とを備える。これにより、停電により電源が遮断されても十分なリセット電流を供給して１巻線ラッチングリレーを確実に復帰させる。

Description

ラッチングリレー駆動回路
　本発明は、コイルに励磁入力を加えたとき動作又は復帰し、励磁入力を除去した後もその状態を保つ１巻線ラッチングリレーを駆動するラッチングリレー駆動回路に関する。
　１巻線ラッチングリレーに設けられた操作コイルに対して直列にコンデンサを配置したラッチングリレー駆動回路が従来技術として知られている（特許文献１及び２）。
　（従来のラッチングリレー駆動回路の構成）
　図９は、特許文献１に開示された従来のラッチングリレー駆動回路の構成を示す回路図である。ラッチングリレー駆動回路は、電源５１と電流制限抵抗５２と電源スイッチ５３と負荷５５と負荷５５を開閉制御するためのハイブリッドリレー５４とを備えている。このハイブリッドリレー５４は、シュミット回路５６の出力端子にラッチングリレーの操作コイル５７とコンデンサ５８との直列回路が接続されるとともに、この操作コイル５７に対する復帰用のトランジスタ５９が並列接続されて構成されている。ハイブリッドリレー５４には、トランジスタ５９のベース抵抗６０と、トランジスタ５９のオフ動作用のダイオード６１とが設けられている。電源スイッチ５３と負荷５５との間にはラッチングリレーのリレー接点６２が設けられている。
　（従来のラッチングリレー駆動回路の動作）
　まず、電源スイッチ５３を閉成すると、電源５１からシュミット回路５６を介して操作コイル５７に通電され、その通電はコンデンサ５８の充電完了まで継続する。この操作コイル５７に対する通電で、そのリレー接点６２がオンし、負荷５５に電源５１からリレー接点６２を介して通電される。上記操作コイル５７への通電時に、ダイオード６１には順方向の電流が流れる。このため、トランジスタ５９のベース・エミッタ間に電位差が発生しないから、このトランジスタ５９がオン動作することはなく、操作コイル５７に通電される。
　次に、電源スイッチ５３が開放されると、コンデンサ５８の充電電圧がダイオード６１に逆方向に印加される。この逆方向電圧がトランジスタ５９のベース・エミッタ間に印加されることにより、このトランジスタ５９がオン動作し、ラッチングリレー５７に対してコンデンサ５８からの充電電流を逆方向に瞬時に流す。これにより、リレー接点６２がオフされ、負荷５５に対する通電が高速に遮断される。
　（従来の他のラッチングリレー駆動回路の構成）
　図１０は、特許文献２に開示された従来の他のラッチングリレー駆動回路の構成を示す回路図である。この他のラッチングリレー駆動回路は、交流電源ＡＣを備えている。交流電源ＡＣの両端にはスイッチＳＷを介してサージ吸収器ＺＮが接続される。サージ吸収器ＺＮの両端に、サージ電流からの保護用の抵抗Ｒｓを介してダイオードブリッジからなる全波整流回路ＤＢが接続されている。
　この全波整流回路ＤＢの出力端子間には、定電圧回路を構成するトランジスタＴｒ７１・Ｔｒ７２のコレクタ及びエミッタ、ダイオードＤ７１、コンデンサＣ７１、及び、１巻線ラッチングリレーの操作コイルＬｙが順次直列に接続されている。トランジスタＴｒ７１のコレクタ・ベース間には抵抗Ｒ７１が接続されており、また、トランジスタＴｒ７１のベースとトランジスタＴｒ７２のベースとの間には抵抗Ｒ７２が接続されている。トランジスタＴｒ７２のベースと全波整流回路ＤＢの負極出力端との間にはツェナーダイオードＺＤが接続されている。
　トランジスタＴｒ７２のエミッタと全波整流回路ＤＢの負極出力端との間には、平滑用及び遅延回路を構成するコンデンサＣ７２と分圧用の抵抗Ｒ７３・Ｒ７４の直列回路とが並列に接続されている。抵抗Ｒ７３と抵抗Ｒ７４との間の接続点は、全波整流回路ＤＢの負極出力端にエミッタを接続してなるトランジスタＴｒ７３のベースに接続されている。
　コンデンサＣ７２の一端とトランジスタＴｒ７３のコレクタとの間には、ダイオードＤ７２、抵抗Ｒ７５、及び、トランジスタＴｒ４のベース・エミッタの直列回路と、ダイオードＤ７３、抵抗Ｒ７６、及び、トランジスタＴｒ７５のコレクタ・エミッタの直列回路とが接続されている。
　ダイオードＤ７３のカソードはトランジスタＴｒ７６のベースに接続されている。トランジスタＴｒ７６のエミッタは、ダイオードＤ７１のカソードに接続されている。トランジスタＴｒ７６のコレクタは、トランジスタＴｒ７５のベース及びトランジスタＴｒ７４のコレクタのそれぞれに接続されている。トランジスタＴｒ７６のエミッタ・コレクタ間には高抵抗としての抵抗Ｒ７７が接続されている。
　トランジスタＴｒ７４は、スイッチング回路を構成しており、トランジスタＴｒ７５及びＴｒ７６から成るサイリスタ構造を制御する。
　（従来の他のラッチングリレー駆動回路の動作）
　まず、スイッチＳＷを閉成すると、交流電圧が全波整流回路ＤＢで整流される。整流された電圧は、トランジスタＴｒ７１・Ｔｒ７２、抵抗Ｒ７１・Ｒ７２、及び、ツェナーダイオードＺＤからなる定電圧回路を経てコンデンサＣ７２により平滑される。この直流電圧は抵抗Ｒ７３・Ｒ７４により分圧され、抵抗Ｒ７４の両端の電圧が０．６～０．７Ｖに達すると、トランジスタＴｒ７３がオンする。そして、コンデンサＣ７２の充電電流が図１０に示す点ａからダイオードＤ７１、コンデンサＣ７１、及び、操作コイルＬｙを経由して、トランジスタＴｒ７３へ向って流れて、ラッチングリレーがセット、即ち、オン動作する。
　次に、スイッチＳＷを開くと、コンデンサＣ７２の電荷は抵抗Ｒ７３・Ｒ７４を介して放電するが、この間、抵抗Ｒ７４の両端の電圧が次第に降下し、トランジスタＴｒ７３はオフする。トランジスタＴｒ７３のオフとともに、スイッチング回路を構成するトランジスタＴｒ７４もオフし、トランジスタＴｒ７４のコレクタの電位は急激に上昇する。即ち、トランジスタＴｒ７５・Ｔｒ７６からなるサイリスタ構造のゲート（図１０に示す点ｂ）に正パルスが加わったことになり、トランジスタＴｒ７５・Ｔｒ７６は急速にオンし、コンデンサＣ７１の電荷はトランジスタＴｒ７５・Ｔｒ７６を介して放電される。
　従って、コンデンサＣ７１の放電電流（リセット電流）がトランジスタＴｒ７６・Ｔｒ７５を経由して操作コイルＬｙに向かって流れ、ラッチングリレーはリセット、即ち、オフ動作する。
日本国公開特許公報「特開昭６２－５５８２６号公報（１９８７年３月１１日公開）」 日本国公開特許公報「特開昭５８－１３７９３１号公報（１９８３年８月１６日公開）」
　特許文献１によれば、図９に示すラッチングリレー駆動回路は、電源５１の電圧が徐々に上昇もしくは下降した場合でも、所定の電位に到達したとき、シュミット回路５６により、ラッチングリレーを急峻にオン・オフさせることができると記載されている。しかしながら、電源スイッチ５３を開放するのではなく、停電等による意図しない電源遮断時が起こった場合には、図９に示すラッチングリレー駆動回路は、電源５１の電圧が徐々に下降する影響を受けて、リセット電流が十分に流れなくなる。この結果、ラッチングリレーがオフしなくなるおそれがあるという課題を本発明者は見出した。以下、具体的に説明する。
　（従来のラッチングリレー駆動回路の詳細動作）
　図１１の（ａ）は従来のラッチングリレー駆動回路の詳細動作を説明するための回路図であり、（ｂ）は上記ラッチングリレー駆動回路に入力される入力信号及びラッチングリレーの操作コイルに流れるコイル電流を示す波形図である。図１１の（ａ）に示す１巻線ラッチングリレーの操作コイルＬは、図９のラッチングリレーの操作コイル５７に対応する。コンデンサＣは、図９のコンデンサ５８に対応する。トランジスタＴＲは、図９のトランジスタ５９に対応する。ダイオードＤ２は図９のダイオード６１に対応し、抵抗Ｒは図９のベース抵抗６０に対応する。
　オン時の入力信号＝１２．０Ｖ、ダイオードＤ１のＶｆ＝０．７Ｖ、トランジスタＴＲのベース・エミッタ間飽和電圧Ｖｂｅ＝０．７Ｖ、即ち、エミッタ電圧に対してベース電圧が０．７Ｖ高い時にトランジスタＴＲがオンすると仮定して説明する。
　まず、端子ＩＮに入力する入力信号を零Ｖから１２Ｖにオンすると、コンデンサＣへの充電が完了するまで（コンデンサＣのプラス端子とマイナス端子との間の電位差が１１．３Ｖになるまで）、端子ＩＮから、コンデンサＣ、操作コイルＬ、及び、ダイオードＤ１を経由してグランドＧＮＤに向かってセット電流ｉＳが流れる。コンデンサＣは直流電流を流さないので、コンデンサＣへの充電が完了した後は、殆ど電流は回路に流れない。
　入力信号が零Ｖから１２Ｖにオンした瞬間は、コンデンサＣのプラス端子とマイナス端子は両方とも１２Ｖになる。従って、コンデンサＣのプラス端子とマイナス端子との間の電位差は零Ｖになる。
　このように、コンデンサＣのマイナス端子が１２．０Ｖなので、マイナス端子から、コイルＬ、ダイオードＤ１を経由してグランドＧＮＤに向かってセット電流ｉＳが流れる。そして、上記セット電流ｉＳが流れた結果、コンデンサＣのマイナス端子が１２．０Ｖから０．７Ｖに低下する。ここで、ダイオードＤ２のＶｆは０．７Ｖであるので、ダイオードＤ２のアノードが０．７Ｖとなると、コンデンサＣのマイナス端子とダイオードＤ１のアノードとの間の電位差が零Ｖになる。これにより、上記セット電流ｉＳが流れなくなる。
　この状態に至ると定常状態となる。トランジスタＴＲは、エミッタ電圧に対してベース電圧が０．７Ｖ高いときにオンする。しかるに、定常状態では、エミッタ電圧が０．７Ｖであるのに対してベース電圧は零Ｖであり、エミッタ電圧がベース電圧よりも高いので、トランジスタＴＲはオフになる。このため、入力信号がオン（１２Ｖ）の間、電流は、ＩＮ端子から、抵抗Ｒを経由してグランドＧＮＤに向かって流れる。
　次に、入力信号を１２Ｖから零Ｖにオフすると、トランジスタＴＲがオンするため、コンデンサＣが放電し、リセット電流ｉＲが、コンデンサＣのプラス端子からトランジスタＴＲ、操作コイルＬを経由してコンデンサＣのマイナス端子に向かって流れる。コンデンサＣが放電してトランジスタＴＲがオフになったら（トランジスタＴＲの状態が遮断領域に入ったら）、リセット電流ｉＲは流れなくなる。
　入力信号が１２Ｖから零Ｖにオフした瞬間は、コンデンサＣのプラス端子の電圧は１２．０Ｖから０．０Ｖになる。コンデンサＣのプラス端子とマイナス端子との間の電位差は１１．３Ｖなので、コンデンサＣのマイナス側の端子は－１１．３Ｖになる。ここで、このコンデンサＣのプラス端子が１２．０Ｖから０．０Ｖに下がる一瞬の時間における動作を細かく考察していく。
　入力信号の電圧が下がるとき、コンデンサＣのプラス端子とマイナス端子とは、電位差１１．３Ｖを維持したまま電圧が下がっていく。そして、上記電圧が１２．０Ｖから１．４Ｖ下がってプラス端子が１０．６Ｖになり、マイナス端子が－０．７Ｖになったとき、トランジスタＴＲのエミッタ電圧が－０．７Ｖになる。トランジスタＴＲのベース電圧は０．０Ｖであり、エミッタ電圧－０．７Ｖに対して０．７Ｖ高くなるので、トランジスタＴＲがオフからオンになる。
　引き続きコンデンサＣのプラス端子とマイナス端子とが、電位差１１．３Ｖを維持したまま電圧が下がって行き、入力電圧が０．０Ｖに下がったとき、コンデンサＣのプラス端子が０．０Ｖになり、マイナス端子が－１１．３Ｖになる。トランジスタＴＲがオンしているときはエミッタ電圧に対してベース電圧が０．７Ｖ高いままなので、エミッタ電圧は－０．７Ｖのまま維持される。
　そして、エミッタ電圧－０．７ＶとコンデンサＣのマイナス端子の電圧－１１．３Ｖとの間の電位差１０．６Ｖが無くなるまで、リセット電流ｉＲがコンデンサＣのプラス端子からトランジスタＴＲ、操作コイルＬを経由してコンデンサＣのマイナス端子に向かって流れる。
　しかしながら、入力信号が１２Ｖから零Ｖに至るまでの時間が長くかかる場合（入力信号の電圧降下速度が遅い場合）、リセット電流が流れ難くなるという問題がある。
　図１２の（ａ）は上記ラッチングリレー駆動回路に設けられたトランジスタＴＲのベース・エミッタ間電圧Ｖｂｅとベース電流ＩＢとの間の関係を示すグラフであり、（ｂ）は上記トランジスタＴＲのコレクタ・エミッタ間電圧ＶＣＥとコレクタ電流ＩＣ（リセット電流ｉＲ）との間の静特性を示すグラフである。
　トランジスタＴＲは、ベース・エミッタ間電圧Ｖｂｅが０．７Ｖよりも小さいとベース電流ＩＢがあまり流れない。ベース電流ＩＢがあまり流れない活性領域では、コレクタ電圧ＶＣＥが大きく、トランジスタＴＲの損失が大きくなり、コレクタ電流ＩＣはあまり流れない。コレクタ電流ＩＣが流れることにより、コンデンサＣに充電された電荷は時間と共に放電してゆき、負荷線が原点にシフトしてゆく。
　通常の電源スイッチ５３のオフ操作により入力電圧が急峻に低下するときは、トランジスタＴＲは活性領域内の状態Ｐｏｆｆから負荷線ｒ１に沿って飽和領域内の状態Ｐｏｎまで急峻に変化する。そして、コンデンサの放電による負荷線のシフトに伴い、飽和領域内の線ｒ２に沿ってトランジスタＴＲの状態が変化する。従って、通常の電源スイッチ５３のオフ操作により、十分なコレクタ電流ＩＣ（リセット電流）が流れる。
　しかしながら、入力電圧がゆっくりと降下するときは、ベース・エミッタ間電圧Ｖｂｅがゆっくりと変化するので、活性領域内を移動する時間が長くなり、コレクタ電圧ＶＣＥ（トランジスタＴＲの損失）が大きい時間が長くなる。トランジスタＴＲは活性領域内の状態Ｐｏｆｆから負荷線ｒ１の原点方向へのシフトに応じて線ｒ３に沿ってゆっくりと状態が変化する。
　トランジスタＴＲの損失が大きいと、リセット電流ｉＲが十分に流れなくなる。また、このトランジスタＴＲの損失が大きい時間が長い程、その間にコンデンサＣの電荷がトランジスタＴＲで消費され、益々コイルＬにリセット電流ｉＲが流れ難くなっていく。従って、入力電圧の電圧降下速度が遅くなる程リセット電流ｉＲが十分に流れないという問題がある。
　図１３は、上記ラッチングリレー駆動回路の通常オフ動作におけるシュミット回路の入力電圧と出力電圧を示す波形図である。図９に示すラッチングリレー駆動回路において、電源スイッチ５３の閉成開放によりシュミット回路５６への入力電圧Ｖｉｎがゆっくり変化したとしても、シュミット回路５６の効能により、シュミット回路５６の出力Ｖｏｕｔは急峻に変化する。なお、実際は、電源スイッチ５３の動作は急峻であるため、シュミット回路５６が無くても出力Ｖｏｕｔは急峻に変化する。
　図１４は、電源スイッチ５３を開放するのではなく、停電等による上記ラッチングリレー駆動回路の電源遮断時オフ動作におけるシュミット回路の入力電圧と出力電圧を示す波形図である。電源スイッチ５３は閉成したまま、停電により電源５１の電圧が緩やかに降下してゆくと、シュミット回路５６の電源電圧も緩やかに降下する為、シュミット回路５６の出力Ｖｏｕｔは、電源５１の緩やかな電圧降下カーブの影響を受けて緩やかに電圧が降下してゆく。尚、電源遮断時オフによる電源５１の電圧降下時間は、システムによって異なるが、一般的には２５０ｍｓｅｃ（９０％－１０％立下り時間が２００ｍｓｅｃ）程度であった。
　操作コイル５７、コンデンサ５８、トランジスタ５９、ベース抵抗６０、及び、ダイオード６１を有する回路への入力は、電源遮断時オフにおいて、シュミット回路５６の有無にかかわらず緩やかに電圧降下してゆくため、上記回路にはリセット電流ｉＲがあまり流れない。
　図１５の（ａ）は上記ラッチングリレー駆動回路の操作スイッチ５３を開放する通常オフ動作におけるハイブリッドリレー５４への入力電圧とリセット電流を示す波形図であり、（ｂ）は電源遮断時オフ動作における入力電圧とリセット電流を示す波形図である。電源スイッチ５３をオフする通常オフ動作ではリセット電流ｉＲのピーク値が２２９ｍＡであるが、停電による電源遮断時オフ動作ではリセット電流ｉＲのピーク値が１３２ｍＡに減少してしまう。
　図１６の（ａ）は上記他のラッチングリレー駆動回路の通常オフ動作における入力電圧（図１０の点ａにおける電圧）とリセット電流を示す波形図であり、（ｂ）は電源遮断時オフ動作における入力電圧（図１０の点ａにおける電圧）とリセット電流を示す波形図である。
　図１０で前述した従来の他のラッチングリレー駆動回路では、通常オフ動作におけるリセット電流ｉＲのピーク値が１１８ｍＡであり、図９、図１５で前述した従来のラッチングリレー回路よりも少ないリセット電流しか流れない。電源遮断時オフ動作におけるリセット電流ｉＲのピーク値は１１７ｍＡであり、通常オフ動作におけるピーク値と同程度である。
　上記他のラッチングリレー駆動回路は、電源遮断時オフ動作においてリセット電流が減少してラッチングリレーがオフしなくなるという課題に対しては改善効果がある。しかしながら、トランジスタＴｒ７３とサイリスタ（トランジスタＴｒ７５・Ｔｒ７６）との損失があるため、リセット電流が、図９に示すラッチングリレー駆動回路よりも小さくなるという問題がある。また、サイリスタの構成として、トランジスタＴｒ７５のベースに大電流が流れるため、ベース電流の定格が大きい高性能なトランジスタを使用する必要があり、トランジスタＴｒ７５をＦＥＴでは構成することができないという問題がある。さらに、図１０の上記他のラッチングリレー駆動回路は、部品点数が多いという問題もある。
　本発明の目的は、停電等により電源が遮断されても十分なリセット電流を供給して１巻線ラッチングリレーを確実に復帰させることができるラッチングリレー駆動回路を提供することにある。
　上記の課題を解決するために、本発明に係るラッチングリレー駆動回路は、１巻線ラッチングリレーに設けられた操作コイルと、前記操作コイルに直列に接続されたコンデンサと、電源に基づいて前記コンデンサを充電して前記操作コイルにセット電流を流すために設けられた操作スイッチと、前記操作コイルおよび前記コンデンサの直列回路の両端に並列接続され、当該第１スイッチ素子がオンしたときに該直列回路を含む閉回路を形成し、前記コンデンサの放電電流を通過させる単一の第１スイッチ素子と、前記操作スイッチの開成または前記電源からの電力供給障害発生にしたがい、前記第１スイッチ素子の信号入力部に印加される前記コンデンサの放電電流が流れる第１スイッチ素子駆動回路と、前記操作スイッチの開成期間または前記電源からの電力供給障害発生期間において、前記コンデンサの放電電流が前記第１スイッチ素子駆動回路以外へ流出することを抑止する放電抑止素子とを備えたことを特徴とする。
　上記の放電抑止素子によれば、操作スイッチの開成期間または電源からの電力供給障害発生期間において、コンデンサの放電電流が第１スイッチ素子駆動回路のみに供給されることになる。よって、第１スイッチ素子駆動回路は、電源から供給される電圧の降下速度の影響を受けることなく、第１スイッチ素子の信号入力部に対してコンデンサの放電電流を安定して供給することができる。すなわち、電源から供給される電圧の降下速度が遅い場合でも、第１スイッチ素子の信号入力部に対して、急峻に立ち上がる電圧を印加することが可能となる。これにより、第１スイッチ素子における電荷の損失を低く抑えることができ、リセット電流の低下を防止することができる。
　また、コンデンサの放電電流は単一の第１スイッチ素子を通過する構成となっている。よって、複数のスイッチ素子を通過する回路と比較して、より大きなリセット電流が得られる。
　なお、「電源からの電力供給障害発生」の例としては、停電、サーキットブレーカーの遮断、などが挙げられる。停電とは、発電・送電側の事故・故障・メンテナンスのため、使用者への電力供給が止まることを示す。また、停電に限らず、電源電圧の変動が大きい地域の場合、ゆっくりと電源電圧が降下するような状況も含まれる。
　また、上記の課題を解決するために、本発明に係るラッチングリレー駆動回路は、操作スイッチを介して電源に接続された第１分圧回路と、前記第１分圧回路の前記操作スイッチとの接続部からダイオードを介して接続された第２分圧回路と、前記第２分圧回路と並列に接続された第１スイッチ素子と、前記第２分圧回路と並列に接続されたＬＣ回路であって、１巻線ラッチングリレーの操作コイル及びコンデンサを含むＬＣ回路とを備え、前記ダイオードは前記第１分圧回路から前記第２分圧回路に向かって順方向となるように配置され、前記第１分圧回路は一対の第１分圧素子を含み、前記第２分圧回路は一対の第２分圧素子を含み、前記一対の第１分圧素子の間に第２スイッチ素子の信号入力部が接続され、前記一対の第２分圧素子の間に前記第２スイッチ素子の電流入力部および前記第１スイッチ素子の信号入力部が接続され、前記第２スイッチ素子の電流出力部が前記電源の前記操作スイッチと反対側に接続され、前記操作スイッチが閉成すると前記第２スイッチ素子がオン状態となるように前記一対の第１分圧素子の分圧比が定められ、前記コンデンサに充電された電荷に基づく充電電圧が前記第２分圧回路に印加されると前記第１スイッチ素子がオン状態となるように前記一対の第２分圧素子の分圧比が定められ、前記操作スイッチが閉成状態から開成状態に切り替わったときに、前記第２スイッチ素子がオン状態からオフ状態に切り替わると共に、前記第１スイッチ素子がオフ状態からオン状態に切り替わり、前記コンデンサに充電された電荷を、前記第１スイッチ素子を介して放電させて前記操作コイルにリセット電流を流すことを特徴とする。
　この特徴により、停電により入力電圧の電圧降下速度が遅くなっても、第１スイッチ素子を急峻に変化させることができる。第１スイッチ素子が急峻に変化すると、第２スイッチ素子も急峻に変化させることができるので、コンデンサに充電された電荷を第２スイッチ素子を介して放電させて操作コイルに十分なリセット電流を供給することができ、１巻線ラッチングリレーを確実に復帰させることができる。
　本発明に係るラッチングリレー駆動回路は、電源遮断によって操作スイッチが閉成したまま電源電圧が降下してしまうとき、電源電圧降下の影響を受けにくいように、第１スイッチ素子とダイオードとを設けたので、停電等により電源が遮断されても十分なリセット電流を供給して１巻線ラッチングリレーを確実に復帰させることができる。
実施形態１に係るラッチングリレー駆動回路の構成を示す回路図である。 （ａ）は上記ラッチングリレー駆動回路の通常オフ動作における入力電圧とリセット電流を示す波形図であり、（ｂ）は電源遮断時オフ動作における入力電圧とリセット電流を示す波形図である。 上記電源遮断時オフ動作における入力電圧と第１スイッチ素子の出力電圧を示す波形図である。 上記ラッチングリレー駆動回路及び従来の駆動回路の電圧降下時間とリセット電流のピークとの関係を示すグラフである。 実施形態２に係るラッチングリレー駆動回路の構成を示す回路図である。 上記ラッチングリレー駆動回路の電源遮断時オフ動作における入力電圧とリセット電流を説明するための波形図である。 上記ラッチングリレー駆動回路及び従来の駆動回路の電圧降下時間とリセット電流のピークとの関係を示すグラフである。 実施形態３に係るラッチングリレー駆動回路の構成を示す回路図である。 従来のラッチングリレー駆動回路の構成を示す回路図である。 従来の他のラッチングリレー駆動回路の構成を示す回路図である。 （ａ）は従来のラッチングリレー駆動回路の動作を説明するための回路図であり、（ｂ）は上記ラッチングリレー駆動回路に入力される入力信号及びラッチングリレーのコイルに流れるコイル電流を示す波形図である。 （ａ）は上記ラッチングリレー駆動回路に設けられたトランジスタのベース・エミッタ間電圧とベース電流との間の関係を示すグラフであり、（ｂ）は上記トランジスタのコレクタ電圧とコレクタ電流との静特性を示すグラフである。 上記ラッチングリレー駆動回路の通常オフ動作におけるシュミット回路の入力電圧と出力電圧を示す波形図である。 上記ラッチングリレー駆動回路の電源遮断時オフ動作におけるシュミット回路の入力電圧と出力電圧を示す波形図である。 （ａ）はバイポーラトランジスタを用いた上記ラッチングリレー駆動回路の通常オフ動作における入力電圧とリセット電流を示す波形図であり、（ｂ）は電源遮断時オフ動作における入力電圧とリセット電流を示す波形図である。 （ａ）は上記他のラッチングリレー駆動回路の通常オフ動作における入力電圧とリセット電流を示す波形図であり、（ｂ）は電源遮断時オフ動作における入力電圧とリセット電流を示す波形図である。 実施形態４に係るラッチングリレー駆動回路の構成を示す回路図である。
　（実施形態１）
　（ラッチングリレー駆動回路１の構成）
　図１は、実施形態１に係るラッチングリレー駆動回路１の構成を示す回路図である。ラッチングリレー駆動回路１は、１巻線ラッチングリレーに設けられた操作コイルＬ１とその内部抵抗Ｒ５とを備えている。操作コイルＬ１にはコンデンサＣ１が直列に接続されている。
　ラッチングリレー駆動回路１には、コンデンサＣ１及び操作コイルＬ１に並列に接続されたトランジスタＭ２（第１スイッチ素子）が設けられている。トランジスタＭ２のドレイン端子は一定電位、例えばグランドＧに接続されている。
　ラッチングリレー駆動回路１は、電源２と、電源２に基づいてコンデンサＣ１を充電して操作コイルＬ１にセット電流を流すために設けられたスイッチＳＷとを有している。スイッチＳＷとコンデンサＣ１との間には、ダイオードＤ１が設けられている。
　コンデンサＣ１は、電源２のプラス端子に対応するプラスコンデンサ端子と、電源２のマイナス端子に対応するマイナスコンデンサ端子とを有している。コンデンサＣ１のマイナスコンデンサ端子は、操作コイルＬ１及び内部抵抗Ｒ５を介してグランドＧに接続されており、一定電位に保持されている。
　ラッチングリレー駆動回路１には、一端がダイオードＤ１に結合され、他端がトランジスタＭ２のゲート端子に結合された分圧抵抗Ｒ２と、一端がトランジスタＭ２のゲート端子に結合され、他端がグランドＧに結合された分圧抵抗Ｒ４とが設けられている。
　ラッチングリレー駆動回路１は、スイッチＳＷが閉成するとオンし、スイッチＳＷが開成するとオフするトランジスタＭ１（第２スイッチ素子）を有している。トランジスタＭ１のソース端子は、トランジスタＭ２のゲート端子に結合されている。トランジスタＭ２のドレイン端子は、グランドＧに接続されている。
　ラッチングリレー駆動回路１には、一端がダイオードＤ１に結合され、他端がトランジスタＭ１のゲート端子に結合された分圧抵抗Ｒ１と、一端がトランジスタＭ１のゲート端子に結合され、他端がグランドＧに結合された分圧抵抗Ｒ３とが設けられている。
　操作コイルＬ１のインダクタンスと内部抵抗Ｒ５の値はラッチングリレーの品種により異なるが、操作コイルＬ１は例えばインダクタンス４０ｍＨであり、内部抵抗は４０ｏｈｍの品種を用いたとして説明する。
　コンデンサＣ１の静電容量値は、セット電流とリセット電流のパルス幅が、ラッチングリレーを動作させるために十分長い時間幅となるように決定する。例えば、次の式により静電容量値を決定する。
　Ｃ１＝３ＡＡ／Ｒ５
　ここで、ＡＡは、ラッチングリレーの動作に必要な電流のパルス幅であり、ラッチングリレーの品種により異なる。例えば、ＡＡ＝１０ｍｓｅｃの品種とする。パルス幅ＡＡと内部抵抗Ｒ５との値を上式に代入すると、Ｃ１＝３×０．０１÷４０＝０．７５ｍＦが目安となる。ここでは、Ｃ１＝１ｍＦとした。
　分圧抵抗Ｒ１・Ｒ３は、分圧抵抗Ｒ１・Ｒ３により分圧される電圧が、トランジスタＭ１の駆動電圧以上となるように定める。例えば、電源電圧１２Ｖのシステムにおいて駆動電圧１．５ＶのタイプのトランジスタＭ１を使用する場合、Ｒ１：Ｒ３＝７：１の比率よりもＲ３の比率が大きくなるようにＲ１及びＲ３を定める。例えば、分圧抵抗Ｒ１に２００ｋｏｈｍを用い、分圧抵抗Ｒ３に４７０ｋｏｈｍを用いると、Ｒ１とＲ２とで分圧される電圧は、１２Ｖ×４７０ｋ／（２００ｋ＋４７０ｋ）＝８．４Ｖとなる。この場合、駆動電圧１．５Ｖ以上となるため、トランジスタＭ１を動作させることができる。分圧抵抗Ｒ２・Ｒ４も、分圧抵抗Ｒ１・Ｒ３の定め方と同様にして定める。
　（ラッチングリレー駆動回路１の動作）
　まず、スイッチＳＷが閉成されて入力電圧Ｖｉｎがオフからオンになった瞬間に、分圧抵抗Ｒ１・Ｒ３により入力電圧Ｖｉｎが分圧されトランジスタＭ１がオンする。トランジスタＭ１がオンすると、トランジスタＭ２のゲートがトランジスタＭ１を介してグランドＧと接続され、トランジスタＭ２がオフする。この結果、セット電流は、電源２から、スイッチＳＷ、ダイオードＤ１、コンデンサＣ１、操作コイルＬ１を経由してグランドＧに向かって流れる。
　次に、スイッチＳＷを開成して入力電圧Ｖｉｎをオンからオフにすると、トランジスタＭ１のゲート・ソース間電圧が駆動電圧以下になってトランジスタＭ１がオフになる。トランジスタＭ１がオフになると、点Ａの電圧は、コンデンサＣ１の充電電圧を分圧抵抗Ｒ２・Ｒ４により分圧した電圧になり、トランジスタＭ２がオンする。トランジスタＭ２がオンすると、コンデンサＣ１に充電された電荷が放電して操作コイルＬ１にリセット電流が流れる。即ち、リセット電流が、コンデンサＣ１のプラス端子から、トランジスタＭ２、操作コイルＬ１を経由してコンデンサＣ１のマイナス端子に向かって流れる。
　図１１で前述した従来のラッチングリレー駆動回路では、入力電圧Ｖｉｎがオンからオフになると、コンデンサＣのプラス端子とマイナス端子とは、入力電圧Ｖｉｎと同期しながら電位差を維持したまま電圧が下がっていく為、トランジスタがオンにスイッチングするまでの間に損失が発生していた。一方、本実施の形態のラッチングリレー駆動回路１では、トランジスタＭ１がオフしてトランジスタＭ２がオンするまでの間は、コンデンサＣ１のマイナス端子はグランドＧにより電位が確定し、かつ、コンデンサＣ１のプラス端子はダイオードＤ１によって電源２およびスイッチＳＷ側の回路と分離される。よって、コンデンサＣ１のプラス端子とマイナス端子とにおける電圧が、入力電圧Ｖｉｎに同期して電位差を維持したまま下がるのではなく、コンデンサＣ１のプラス端子の電圧が分圧抵抗Ｒ２を介して放電しながら徐々に下がっていくことになる。コンデンサＣ１のプラス端子の電圧降下速度は、コンデンサＣ１と分圧抵抗Ｒ２とからなる時定数によって決まる。よって、電源遮断時におけるシステムの電圧降下時間（システムによって異なるが、一般的には２５０ｍｓｅｃ、あるいは、それよりも短い）に対して、コンデンサＣ１と分圧抵抗Ｒ２とからなる時定数が十分に長くなるように設計すれば（例えば１秒以上）、リセット電流を流すまでの間のコンデンサの放電を抑えることができる。
　入力電圧Ｖｉｎの電圧が下がり、トランジスタＭ１がオフした時、コンデンサに十分に電荷が保持されているので、トランジスタＭ２は瞬時にオンにスイッチングする。よって、トランジスタＭ２における損失を抑えることができる。
　図２の（ａ）はラッチングリレー駆動回路１の通常オフ動作における入力電圧Ｖｉｎとリセット電流ｉＲを示す波形図であり、（ｂ）は電源遮断時オフ動作における入力電圧Ｖｉｎとリセット電流ｉＲを示す波形図である。
　図２の（ａ）を参照すると、時間０．１ｓにおいてスイッチＳＷを閉成することにより入力電圧Ｖｉｎを零Ｖから１２Ｖに急峻に変化させると、セット電流ｉＳが流れる。そして、時間１．１ｓにおいてスイッチＳＷを開成することにより入力電圧Ｖｉｎを１２Ｖから零Ｖに急峻に変化させると、リセット電流ｉＲが流れる。このリセット電流ｉＲのピーク値は２２７ｍＡである。
　即ち、スイッチＳＷが閉成状態から開成状態に切り替わったときに、トランジスタＭ１がオン状態からオフ状態に切り替わると共に、トランジスタＭ２がオフ状態からオン状態に切り替わる。このとき、コンデンサＣ１に充電された電荷が、トランジスタＭ２を介して放電され、操作コイルＬ１にリセット電流ｉＲが流れる。
　図２の（ｂ）を参照すると、図２の（ａ）と同様に、時間０．１ｓにおいてスイッチＳＷを閉成することにより入力電圧Ｖｉｎを零Ｖから１２Ｖに急峻に変化させると、セット電流ｉＳが流れる。そして、時間１．１ｓにおいてスイッチＳＷは閉成したまま、停電により電源が遮断されると、入力電圧Ｖｉｎが１２Ｖから緩やかに減少を開始し、時間１．３５ｓにおいて入力電圧Ｖｉｎが零Ｖに到達する。分圧抵抗Ｒ１・Ｒ２による入力電圧Ｖｉｎの分圧電圧がトランジスタＭ１の駆動電圧を下回ると、トランジスタＭ１がオフし、トランジスタＭ２がオンしてリセット電流ｉＲが流れる。このリセット電流ｉＲのピーク値は、２１３ｍＡであり、従来の構成のように、通常オフ動作におけるリセット電流ｉＲのピーク値から大きく減少しない。従って、停電により電源が遮断されても十分なリセット電流を供給して１巻線ラッチングリレーを確実に復帰させることができる。
　図３は、上記電源遮断時オフ動作における入力電圧Ｖｉｎと、図１のＡ点における電圧ＯｕｔＡとを示す波形図である。時間２０ｍｓにおいてスイッチＳＷは閉成したまま、停電により電源が遮断され、入力電圧Ｖｉｎが１２Ｖから降下を開始し、時間２７０ｍｓにおいて入力電圧Ｖｉｎが零Ｖに到達した場合が示されている。即ち、入力電圧Ｖｉｎの１２Ｖから零Ｖへの電圧降下時間が２５０ｍｓｅｃのとき（９０％－１０％立下り時間が２００ｍｓｅｃのとき）、電圧ＯｕｔＡは５ｍｓｅｃ（１０％－９０％立ち上がり時間）で急峻に応答する。ここで、電圧降下時間の２５０ｍｓｅｃは、トランジスタＭ１の応答時間（一般的に１００ナノ秒程度）よりも十分に長い為、この５ｍｓｅｃは、トランジスタＭ１の入出力特性（静特性）によって決まる値である。即ち、トランジスタＭ１の立ち上がり時間はトランジスタＭ１の性能に依存して決まる。
　実施の形態１に係るラッチングリレー駆動回路１によれば、停電により電源が遮断されて入力電圧Ｖｉｎの電圧降下速度が遅くても、トランジスタＭ１が急峻に変化する。これにより、次段のトランジスタＭ２のゲート端子に対する入力電圧も急峻になるため、トランジスタＭ２は更に急峻にスイッチングができる。
　（ラッチングリレー駆動回路１の効果）
　図４は、上記ラッチングリレー駆動回路及び従来の駆動回路の電圧降下時間とリセット電流のピークとの関係を示すグラフである。線Ｘは、実施の形態１のラッチングリレー駆動回路１によるリセット電流のピーク値と電圧降下時間との関係を示している。線Ａ１は、図９の従来のラッチングリレー駆動回路による上記関係を示している。線Ａ２は、図１０に示す従来の他のラッチングリレー駆動回路による上記関係を示している。
　実施の形態１に係るラッチングリレー駆動回路１は、通常オフ動作（電圧降下時間０ｍｓｅｃ）において、リセット電流が従来と同等に流れる。そして、停電等により電源電圧が緩やかに下降してゆく場合でも（電圧降下時間（停電前の電源電圧を１００％とすると、電源電圧が９０％から１０％に降下するまでの時間）２００ｍｓｅｃ）、ラッチングリレー駆動回路１は、図９及び図１０に示す従来の駆動回路と比較して、リセット電流が多く流れるようになった。
　（実施形態２）
　図５は、実施形態２に係るラッチングリレー駆動回路１Ａの構成を示す回路図である。実施の形態１で前述した構成要素と同一の構成要素には同一の参照符号を付し、これらの構成要素について詳細な説明は繰り返さない。
　ラッチングリレー駆動回路１Ａには、分圧抵抗Ｒ３と並列に接続されたオフディレイコンデンサＣ２が設けられている。オフディレイコンデンサＣ２の一端は、分圧抵抗Ｒ１と分圧抵抗Ｒ３との間の点Ｂに結合されており、他端はグランドＧに結合されている。
　図６は、ラッチングリレー駆動回路１Ａの電源遮断時オフ動作における入力電圧とリセット電流を説明するための波形図である。停電により電源が遮断されてからトランジスタＭ２をオンして操作コイルＬ１へのリセット電流の供給を開始するまでの時間は、分圧抵抗Ｒ１・Ｒ３及びオフディレイコンデンサＣ２により定まる時定数により設定することができる。
　時間１．０ｓｅｃにおいて停電により入力電圧Ｖｉｎは１２Ｖから下降を開始し、時間１．２５ｓｅｃにおいて零Ｖに到達する。オフディレイコンデンサＣ２の静電容量を０．１μＦにすると、分圧抵抗Ｒ１・Ｒ３及びオフディレイコンデンサＣ２により定まる時定数により、オフディレイコンデンサが無い場合と比較して、１４ｍｓｅｃ遅延した後にリセット電流ｉＲ１が流れる。
　オフディレイコンデンサＣ２の静電容量を１μＦにすると、分圧抵抗Ｒ１・Ｒ３及びオフディレイコンデンサＣ２により定まる時定数により、オフディレイコンデンサが無い場合と比較して、２８０ｍｓｅｃ遅延した後にリセット電流ｉＲ２が流れる。一方、オフディレイコンデンサＣ２の静電容量を１０μＦにすると、オフディレイコンデンサが無い場合と比較して、３．５ｓｅｃ遅延した後にリセット電流ｉＲ３が流れる。
　図７は、ラッチングリレー駆動回路１Ａ及び従来の駆動回路の電圧降下時間とリセット電流のピークとの関係を示すグラフである。線Ｘ、線Ａ１～Ａ３は前述した図４と同様である。
　点Ｄ１は、オフディレイコンデンサＣ２を０．１μＦとし、１４ｍｓｅｃ遅延させた場合のリセット電流のピークと電圧降下時間との関係を示している。点Ｄ２は、オフディレイコンデンサＣ２を１μＦとし、２８０ｍｓｅｃ遅延させた場合の上記関係を示している。点Ｄ３は、オフディレイコンデンサＣ２を１０μＦとし、３．５ｓｅｃ遅延させた場合の上記関係を示している。遅延時間を過大に設定すると、点Ｄ３に示すようにリセット電流のピークが減少するが、遅延時間を適切に設定することにより、点Ｄ１・Ｄ２に示すように、遅延時間を設けながら十分なリセット電流を確保することができる。
　リセット電流の供給タイミングを遅延させると、リレーがオフするタイミングを遅延させることができる。よって、例えばラッチングリレー駆動回路を電源リレーとして使用する場合、リレーがオフして後段回路への電源供給が遮断される前に、ラッチングリレー駆動回路のシステムとして必要な動作を行うことができる。
　（実施形態３）
　図８は、実施形態３に係るラッチングリレー駆動回路１Ｂの構成を示す回路図である。実施の形態１で前述した構成要素と同一の構成要素には同一の参照符号を付し、これらの構成要素について詳細な説明は繰り返さない。
　ラッチングリレー駆動回路１Ｂは、シュミット回路３を有している。シュミット回路３の一対の入力は、それぞれスイッチＳＷ及び電源２のマイナス端子に結合されている。シュミット回路３の一対の出力は、それぞれダイオードＤ１及びグランドＧに結合されている。このように、ラッチングリレー駆動回路はシュミット回路と組み合わせてもよい。
　（実施形態４）
　図１７は、実施形態４に係るラッチングリレー駆動回路１Ｃの構成を示す回路図である。実施の形態１で前述した構成要素と同一の構成要素には同一の参照符号を付し、これらの構成要素について詳細な説明は繰り返さない。
　ラッチングリレー駆動回路１Ｃは、実施形態１に係るラッチングリレー駆動回路１におけるトランジスタＭ１、分圧抵抗Ｒ１、および、分圧抵抗Ｒ３の代わりに、コンパレータＵ１Ａ、抵抗Ｒ６、抵抗Ｒ７、抵抗Ｒ８、および、ツェナーダイオードＤ２が設けられている。
　抵抗Ｒ６の一端はダイオードＤ１およびスイッチＳＷに結合され、抵抗Ｒ６の他端がコンパレータＵ１Ａの反転入力端子に結合されている。抵抗Ｒ７の一端はダイオードＤ１およびスイッチＳＷに結合され、抵抗Ｒ７の他端がコンパレータＵ１Ａの非反転入力端子に結合されている。
　抵抗Ｒ８の一端は抵抗Ｒ６およびコンパレータＵ１Ａの反転入力端子に結合され、抵抗Ｒ８の他端がグランドＧに結合されている。ツェナーダイオードＤ２のカソードは抵抗Ｒ７およびコンパレータＵ１Ａの非反転入力端子に結合され、ツェナーダイオードＤ２のアノードがグランドＧに結合されている。
　コンパレータＵ１Ａの出力端子は、トランジスタＭ２のゲート端子に接続されている。また、コンパレータＵ１Ａの正の供給電圧端子は、ダイオードＤ１のカソードおよびコンデンサＣ１に結合されており、コンパレータＵ１Ａの負の供給電圧端子は、グランドＧに結合されている。
　スイッチＳＷが閉成されて電源２からの電力供給が正常に行われている状態において、ツェナーダイオードＤ２の降伏電圧Ｖｚが、抵抗Ｒ６と抵抗Ｒ８との間の電圧Ｖｒ、すなわち、電源電圧を抵抗Ｒ６および抵抗Ｒ８で分圧した電圧Ｖｒよりも低くなるように、抵抗Ｒ６および抵抗Ｒ８の各抵抗値が設定されている。
　（ラッチングリレー駆動回路１Ｃの動作）
　まず、スイッチＳＷが閉成されて入力電圧Ｖｉｎがオフからオンになった瞬間に、コンパレータＵ１Ａの非反転入力端子の電圧は、ツェナーダイオードＤ２の降伏電圧Ｖｚとなる。一方、コンパレータＵ１Ａの反転入力端子の電圧は、抵抗Ｒ６と抵抗Ｒ８との間の電圧Ｖｒとなる。
　ここで、上記のように、スイッチＳＷが閉成されて電源２からの電力供給が正常に行われている状態では、降伏電圧Ｖｚは、抵抗Ｒ６と抵抗Ｒ８との間の電圧Ｖｒよりも低くなっている。よって、コンパレータＵ１Ａの非反転入力端子の電圧よりも、反転入力端子の電圧の方が高くなるので、コンパレータＵ１Ａの出力はＬｏｗとなり、出力電圧はグランドＧレベルとなる。これにより、トランジスタＭ２のゲートがグランドＧレベルとなり、トランジスタＭ２がオフする。この結果、セット電流は、電源２から、スイッチＳＷ、ダイオードＤ１、コンデンサＣ１、操作コイルＬ１を経由してグランドＧに向かって流れる。
　次に、スイッチＳＷを開成して入力電圧Ｖｉｎをオンからオフにすると、コンパレータＵ１Ａの非反転入力端子の電圧は、ツェナーダイオードＤ２の降伏電圧Ｖｚが維持される一方、コンパレータＵ１Ａの反転入力端子の電圧、すなわち、抵抗Ｒ６と抵抗Ｒ８との間の電圧Ｖｒは、供給される電圧の低下に伴って下がっていく。そして、降伏電圧Ｖｚが、抵抗Ｒ６と抵抗Ｒ８との間の電圧Ｖｒよりも高くなった時点で、コンパレータＵ１Ａの出力はＨｉｇｈとなり、出力電圧はコンデンサＣ１の充電電圧となる。このコンパレータＵ１Ａの出力電圧により、トランジスタＭ２がオンする。トランジスタＭ２がオンすると、コンデンサＣ１に充電された電荷が放電して操作コイルＬ１にリセット電流が流れる。即ち、リセット電流が、コンデンサＣ１のプラス端子から、トランジスタＭ２、操作コイルＬ１を経由してコンデンサＣ１のマイナス端子に向かって流れる。
　以上のように、実施形態４に係るラッチングリレー駆動回路１Ｃによっても、実施形態１に係るラッチングリレー駆動回路１と同様の動作を実現することができる。
　（構成のバリエーション）
　スイッチＳＷは、半導体スイッチにより構成してもよい。また、スイッチＳＷを電源２のプラス端子側に配置した例を示したが、本発明はこれに限定されず、スイッチＳＷは電源２のマイナス端子側に配置してもよい。実施の形態１及び２のラッチングリレー駆動回路１・１Ａについても同様である。
　コンデンサＣ１・Ｃ２は、有極性コンデンサの例を挙げて説明したが、本発明はこれに限定されない。無極性コンデンサも本発明に適用することができる。無極性コンデンサは一般的に高信頼性を有するが、容量が大きくなるとコストが増大する。容量の大きい有極性コンデンサは低コストであるが、多少コストが高くても信頼性が高い無極性コンデンサで構成する場合もある。また、駆動回路の電磁継電器が、リセット電流を流す時間（ラッチングリレーの動作に必要な前述した電流パルス幅ＡＡ）が短くても良い品種の電磁継電器であれば、無極性コンデンサでも駆動回路を構成することができる。
　リセット電流は、リセットするために必要な電流値と時間幅（ラッチングリレーの動作に必要な電流のパルス幅ＡＡ）により評価するべきだが、時間幅はコンデンサの容量次第でどのようにでも設計することができるため、リセット電流のピーク値により評価した。リセットするために必要な電流に対してリセット電流のピーク値が小さいと、コンデンサの容量を幾らに設計してもリセットができない。また、リセット電流のピーク値が大きいと、時間幅（上記必要な電流のパルス幅ＡＡ）を満たすコンデンサの容量は小さくすることができるメリットがある。即ち、コンデンサの容量が小さくなる程、小サイズ化、低コスト化につながる。このように、リセット電流のピーク値を大きくすることが設計要素となるため、リセット電流のピーク値により従来技術と比較評価している。
　分圧抵抗Ｒ１、Ｒ３、又は、Ｒ４は、ツェナーダイオードに変更してもよい。また、分圧抵抗Ｒ１及びＲ４をツェナーダイオードに変更してもよいし、分圧抵抗Ｒ３及びＲ４をツェナーダイオードに変更してもよい。また、トランジスタＭ１・Ｍ２は、ＦＥＴ（Field-Effect Transistor、電界効果トランジスタ）に限らず、他のスイッチング素子、例えばバイポーラトランジスタによって構成してもよい。
　（まとめ）
　本発明の態様に係るラッチングリレー駆動回路は、１巻線ラッチングリレーに設けられた操作コイル（操作コイルＬ１）と、前記操作コイルに直列に接続されたコンデンサ（コンデンサＣ１）と、電源（電源２）に基づいて前記コンデンサを充電して前記操作コイルにセット電流を流すために設けられた操作スイッチ（スイッチＳＷ）と、前記操作コイルおよび前記コンデンサの直列回路の両端に並列接続される単一の第１スイッチであって、当該第１スイッチ素子（トランジスタＭ２）がオンしたときに、該直列回路を含む閉回路を形成して前記コンデンサの放電電流を通過させる単一の第１スイッチ素子と、前記操作スイッチの開成または前記電源からの電力供給障害発生にしたがい、前記第１スイッチ素子の信号入力部（ゲート端子）に印加される前記コンデンサの放電電流が流れる第１スイッチ素子駆動回路と、前記操作スイッチの開成期間または前記電源からの電力供給障害発生期間において、前記コンデンサの放電電流が前記第１スイッチ素子駆動回路以外へ流出することを抑止する放電抑止素子（ダイオードＤ１）とを備えている。
　また、本発明の態様に係るラッチングリレー駆動回路は、上記の構成において、前記操作スイッチの開成または前記電源からの電力供給障害発生を検出し、前記第１スイッチ素子駆動回路に前記コンデンサの放電電流が流れるように該第１スイッチ素子駆動回路状態を変更する検出回路をさらに備えた構成としてもよい。
　また、本発明の態様に係るラッチングリレー駆動回路は、上記の構成において、前記第１スイッチ素子駆動回路が、前記操作コイルおよび前記コンデンサの直列回路に対して前記第１スイッチ素子と並列に接続された第２分圧回路によって構成されており、前記第２分圧回路は一対の第２分圧素子（分圧抵抗Ｒ２・Ｒ４）を含み、前記一対の第２分圧素子の間に、前記第１スイッチ素子の信号入力部、および、前記検出回路が接続される構成としてもよい。
　上記の構成によれば、操作スイッチの開成または電源からの電力供給障害発生が検出回路によって検出されると、該検出回路の動作によって第１スイッチ素子の信号入力部の電位状態が変更される。これにより、電源から供給される電圧の降下速度の影響を受けることなく、コンデンサの放電電流が第１スイッチ素子の信号入力部に入力されるようにすることができる。
　また、本発明の態様に係るラッチングリレー駆動回路は、上記の構成において、前記検出回路が第２スイッチ素子（トランジスタＭ１）を備えており、前記第２スイッチ素子の信号入力部（ゲート端子）に対して、前記操作スイッチの開成または前記電源からの電力供給障害発生に応じて変化する電圧が印加されており、前記第２スイッチ素子のスイッチ動作によって、前記第１スイッチ素子駆動回路状態を変更する構成としてもよい。
　上記の構成によれば、例えば電源から供給される電圧の降下速度が遅い場合でも、第２スイッチ素子のスイッチ動作の速度は変わらないことになる。よって、電源から供給される電圧の降下速度の影響を受けることなく、第２スイッチ素子のスイッチ動作によって第１スイッチ素子駆動回路状態を変更することが可能となる。
　また、本発明の態様に係るラッチングリレー駆動回路は、上記の構成において、前記検出回路が、前記操作スイッチを介して前記電源に接続された第１分圧回路を備えており、前記第１分圧回路は一対の第１分圧素子（分圧抵抗Ｒ１・Ｒ３）を含み、前記一対の第１分圧素子の間に前記第２スイッチ素子の信号入力部が接続され、前記操作スイッチの開成または前記電源からの電力供給障害発生時に、前記第２スイッチ素子がオン状態となるように前記一対の第１分圧素子の分圧比が定められている構成としてもよい。
　上記の構成によれば、操作スイッチの開成または電源からの電力供給障害発生に伴って、的確に第２スイッチ素子をオン状態にすることが可能となる。
　また、本発明の態様に係るラッチングリレー駆動回路は、上記の構成において、前記検出回路が、コンパレータ（コンパレータＵ１Ａ）を備えており、前記コンパレータの非反転入力端子および反転入力端子に対して、前記操作スイッチの開成または前記電源からの電力供給障害発生に応じて変化する電圧が印加されており、前記コンパレータの出力変化によって、前記第１スイッチ素子駆動回路状態を変更する構成としてもよい。
　上記の構成によれば、例えば電源から供給される電圧の降下速度が遅い場合でも、コンパレータの出力変化の速度は変わらないことになる。よって、電源から供給される電圧の降下速度の影響を受けることなく、コンパレータの出力変化によって第１スイッチ素子駆動回路状態を変更することが可能となる。
　また、本発明に係るラッチングリレー駆動回路は、前記一対の第２分圧素子のうちの前記操作スイッチ側の第２分圧素子が抵抗であり、前記抵抗と前記コンデンサとにより定まる時定数が１秒以上である構成としてもよい。
　上記構成によれば、操作スイッチが閉成したまま電源電圧が降下した場合、第２スイッチ素子がオフする前に、即ち、リセット電流を流す前に、コンデンサが放電してしまわないようにすることができる。このため、操作コイルに十分なリセット電流を供給することができ、１巻線ラッチングリレーを確実に復帰させることができる。具体的には、操作スイッチを開成するのではなく、停電等による意図しない停電が発生した場合、ラッチングリレー駆動回路の電圧降下の時間（システムによって異なるが、一般的には２００ミリ秒、あるいはそれよりも短い）よりも、コンデンサに充電された電荷が第２分圧素子（抵抗）を介して放電する時間を長く取ることができる。従って、第２スイッチ素子がオフしたときに、リセット電流を操作コイルに供給することが可能になる。
　また、本発明に係るラッチングリレー駆動回路は、前記一対の第１分圧素子のうちの前記操作スイッチと反対側の第１分圧素子と並列に接続されたオフディレイコンデンサが設けられている構成としてもよい。
　上記構成によれば、停電により電源が遮断されてから、リセット電流を操作コイルに供給するタイミングを調整することができる。
　なお、本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、コイルに励磁入力を加えたとき動作又は復帰し,励磁入力を除去した後もその状態を保つ１巻線ラッチングリレーを駆動するラッチングリレー駆動回路に利用することができる。
　１、１Ａ、１Ｂ、１Ｃ　ラッチングリレー駆動回路
　２　電源
　３　シュミット回路
Ｌ１　操作コイル
Ｃ１　コンデンサ
ＳＷ　スイッチ
Ｍ１　トランジスタ（第２スイッチ素子）
Ｍ２　トランジスタ（第１スイッチ素子）
Ｒ１、Ｒ３　分圧抵抗
Ｒ２、Ｒ４　分圧抵抗
Ｒ６、Ｒ７、Ｒ８　抵抗
Ｃ２　オフディレイコンデンサ
Ｄ１　ダイオード
Ｄ２　ツェナーダイオード
　Ｇ　グランド（一定電位）
Ｕ１Ａ　コンパレータ

Claims (9)

  1. 　１巻線ラッチングリレーに設けられた操作コイルと、
    　前記操作コイルに直列に接続されたコンデンサと、
    　電源に基づいて前記コンデンサを充電して前記操作コイルにセット電流を流すために設けられた操作スイッチと、
    　前記操作コイルおよび前記コンデンサの直列回路の両端に並列接続される単一の第１スイッチであって、当該第１スイッチ素子がオンしたときに、前記直列回路を含む閉回路を形成して前記コンデンサの放電電流を通過させる第１スイッチ素子と、
    　前記操作スイッチの開成または前記電源からの電力供給障害発生にしたがい、前記第１スイッチ素子の信号入力部に印加される前記コンデンサの放電電流が流れる第１スイッチ素子駆動回路と、
    　前記操作スイッチの開成期間または前記電源からの電力供給障害発生期間において、前記コンデンサの放電電流が前記第１スイッチ素子駆動回路以外へ流出することを抑止する放電抑止素子と
    　を備えたことを特徴とするラッチングリレー駆動回路。
  2. 　前記操作スイッチの開成または前記電源からの電力供給障害発生を検出し、前記第１スイッチ素子駆動回路に前記コンデンサの放電電流が流れるように該第１スイッチ素子駆動回路状態を変更する検出回路をさらに備えたことを特徴とする請求項１に記載のラッチングリレー駆動回路。
  3. 　前記第１スイッチ素子駆動回路が、前記操作コイルおよび前記コンデンサの直列回路に対して前記第１スイッチ素子と並列に接続された第２分圧回路によって構成されており、
    　前記第２分圧回路は一対の第２分圧素子を含み、
    　前記一対の第２分圧素子の間に、前記第１スイッチ素子の信号入力部、および、前記検出回路が接続されることを特徴とする請求項２に記載のラッチングリレー駆動回路。
  4. 　前記検出回路が第２スイッチ素子を備えており、
    　前記第２スイッチ素子の信号入力部に対して、前記操作スイッチの開成または前記電源からの電力供給障害発生に応じて変化する電圧が印加されており、
    　前記第２スイッチ素子のスイッチ動作によって、前記第１スイッチ素子駆動回路の状態を変更することを特徴とする請求項２に記載のラッチングリレー駆動回路。
  5. 　前記検出回路が、前記操作スイッチを介して前記電源に接続された第１分圧回路を備えており、
    　前記第１分圧回路は一対の第１分圧素子を含み、
    　前記一対の第１分圧素子の間に前記第２スイッチ素子の信号入力部が接続され、
    　前記操作スイッチの開成または前記電源からの電力供給障害発生時に、前記第２スイッチ素子がオン状態となるように前記一対の第１分圧素子の分圧比が定められていることを特徴とする請求項４記載のラッチングリレー駆動回路。
  6. 　前記検出回路が、コンパレータを備えており、
    　前記コンパレータの非反転入力端子および反転入力端子に対して、前記操作スイッチの開成または前記電源からの電力供給障害発生に応じて変化する電圧が印加されており、
    　前記コンパレータの出力変化によって、前記第１スイッチ素子駆動回路状態を変更することを特徴とする請求項２に記載のラッチングリレー駆動回路。
  7. 　操作スイッチを介して電源に接続された第１分圧回路と、
    　前記第１分圧回路の前記操作スイッチとの接続部からダイオードを介して接続された第２分圧回路と、
    　前記第２分圧回路と並列に接続された第１スイッチ素子と、
    　前記第２分圧回路と並列に接続されたＬＣ回路であって、１巻線ラッチングリレーの操作コイル及びコンデンサを含むＬＣ回路とを備え、
    　前記ダイオードは前記第１分圧回路から前記第２分圧回路に向かって順方向となるように配置され、
    　前記第１分圧回路は一対の第１分圧素子を含み、
    　前記第２分圧回路は一対の第２分圧素子を含み、
    　前記一対の第１分圧素子の間に第２スイッチ素子の信号入力部が接続され、
    　前記一対の第２分圧素子の間に前記第２スイッチ素子の電流入力部および前記第１スイッチ素子の信号入力部が接続され、
    　前記第２スイッチ素子の電流出力部が前記電源の前記操作スイッチと反対側に接続され、
    　前記操作スイッチが閉成すると前記第２スイッチ素子がオン状態となるように前記一対の第１分圧素子の分圧比が定められ、
    　前記コンデンサに充電された電荷に基づく充電電圧が前記第２分圧回路に印加されると前記第１スイッチ素子がオン状態となるように前記一対の第２分圧素子の分圧比が定められ、
    　前記操作スイッチが閉成状態から開成状態に切り替わったときに、前記第２スイッチ素子がオン状態からオフ状態に切り替わると共に、前記第１スイッチ素子がオフ状態からオン状態に切り替わり、前記コンデンサに充電された電荷を、前記第１スイッチ素子を介して放電させて前記操作コイルにリセット電流を流すことを特徴とするラッチングリレー駆動回路。
  8. 　前記一対の第２分圧素子のうちの前記操作スイッチ側の第２分圧素子が抵抗であり、
    　前記抵抗と前記コンデンサとにより定まる時定数が１秒以上であることを特徴とする請求項３または７に記載のラッチングリレー駆動回路。
  9. 　前記一対の第１分圧素子のうちの前記操作スイッチと反対側の第１分圧素子と並列に接続されたオフディレイコンデンサが設けられていることを特徴とする請求項５または７に記載のラッチングリレー駆動回路。
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