WO2015137710A1 - 표시장치 및 그 구동방법 - Google Patents

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정훈
유상희
조성현
장성욱
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Definitions

  • the present invention relates to a display device, and more particularly, to a display device and a driving method thereof capable of reducing power consumption.
  • the flat panel display includes a liquid crystal display (LCD), a plasma display (PDP), an organic light emitting display (OLED), an electrophoretic display (EPD), and the like. There is this.
  • LCD liquid crystal display
  • PDP plasma display
  • OLED organic light emitting display
  • EPD electrophoretic display
  • liquid crystal displays display images by using optical anisotropy of liquid crystals, and have advantages such as thin, small size, low power consumption, and high quality. It is widely used.
  • the organic light emitting display which uses a self-luminous element and does not require a separate backlight, also has advantages such as fast response speed, high luminous efficiency, high luminance, and large viewing angle. It is attracting attention.
  • a display device in general, includes a panel for displaying an image, a gate driver for sequentially supplying scan signals to gate lines formed in the panel, and a data driver for supplying data voltages to data lines formed in the panel. And a timing controller for controlling the gate driver and the data driver.
  • the gate driver drives the switching elements of each pixel in an active matrix manner, a dynamic image is displayed.
  • the gate driver may be configured in the form of an integrated circuit (IC), mounted on a panel or a film, or directly formed on the panel using a gate-in-panel method.
  • the gate driver may be provided separately from a panel on which a pixel of the display device is formed, and may be electrically connected to the panel.
  • the gate driver may be electrically connected to the panel by using a chip-on-film (COF) method, a chip-on-glass (COG) method, or various other methods on a separate substrate. .
  • COF chip-on-film
  • COG chip-on-glass
  • the gate driver includes a shift register composed of a plurality of stages for outputting a scan signal to a gate line formed in a panel in synchronization with a predetermined clock.
  • the gate driver is repeatedly driven at a predetermined frequency to sequentially output scan signals to the gate lines every frame.
  • driving the gate driver at a high frequency at all times or driving the gate driver so that scan signals are sequentially output from all stages may consume power. You can waste it.
  • a display device including: a panel including gate lines and data lines; A data driver supplying a data voltage to data lines formed in the panel; And a gate driver including stages sequentially driven according to the start signal, wherein the gate driver controls the output of the scan signal output from at least one of the stages according to the enable signal.
  • a method of driving a display device the gate line being connected to at least one of the stages included in the gate driver in response to an enable signal applied to the gate driver during one frame period. Outputting a scan signal to the apparatus; And not outputting a scan signal to a gate line connected to at least one of the stages according to the enable signal during the one frame period.
  • a panel may be driven by using a method of blocking a scan signal from being applied to some gate lines during one frame period and changing a period in which data is charged in pixels of some driving regions.
  • the present invention allows some stages to output a scan signal while other images do not output a scan signal while an image corresponding to one frame period is output, thereby recharging the pixels unnecessarily in a short period. Therefore, the power consumption that is generated can be reduced.
  • the present invention can block output of the scan signal to some gate lines, and perform operations advantageously performed in a period in which no scan signal is output.
  • a display device that is not limited to a specific driving condition and can cope with various driving environments can be implemented.
  • FIG. 1 is an exemplary view showing a configuration of a display device according to the present invention.
  • 2A is a plan view illustrating an example of a display device with a touch sensing function.
  • 2B is a plan view showing another example of a display device with a touch recognition function.
  • 3A to 3C are various exemplary views for explaining a method of driving a display device according to the present invention.
  • FIG. 4 is an exemplary view showing a configuration of a gate driver applied to a display device according to a first embodiment of the present invention.
  • FIG. 5 is an exemplary view showing waveforms of signals applied to a display device according to the present invention.
  • 6A is an exemplary diagram showing a stage based on SLC.
  • 6B is an exemplary diagram showing a stage based on HDAC.
  • FIG. 7 is an exemplary view for explaining a driving method in the display device according to the present invention.
  • FIG 8 is an exemplary view showing a configuration of a node controller applied to a display device according to the present invention.
  • FIG. 9 is an exemplary view for explaining a driving method for stably driving a display device according to the present invention.
  • FIG. 10 is an exemplary view showing a configuration of a stabilization circuit for stably driving a display device according to the present invention.
  • FIG 11 is an exemplary view showing a gate driver of another structure applied to the display device of the present invention.
  • FIG. 12 is an exemplary view showing a gate driver of another structure applied to the display device of the present invention.
  • FIG. 13 is an exemplary view showing a gate driver of another structure applied to the display device of the present invention.
  • FIG 14 is an exemplary view showing a gate driver of another structure applied to the display device of the present invention.
  • 15 to 18 are various configuration diagrams of a stage constituting the illustrated gate driver of FIG.
  • the embodiments have been described based on a liquid crystal display device, but the present invention is not limited to the liquid crystal display device, but may be applied to all display devices including a gate driver such as an organic light emitting display device.
  • FIG. 1 is an exemplary view showing a configuration of a display device according to the present invention.
  • the display device 100 includes a display area A / A displaying a plurality of pixels P and displaying an image, and a non-display area N / A outside the display area A / A. And a panel 110 with In addition, the display device 100 is a gate driver 120 for outputting a scan signal to the pixel P through the gate lines GL1 to GLg and a data voltage to the pixel P with the data lines DL1 to DLd. It includes a data driver 130 for supplying. The gate driver 120 and the data driver 130 may be provided on the panel 110. The signal controlling the gate driver 120 and the data driver 130 may be provided from the timing controller 140.
  • the panel 110 outputs an image.
  • the configuration of the panel 110 may vary depending on the type of the display device.
  • the display device according to the present invention is a liquid crystal display (LCD)
  • the panel 110 may be a liquid crystal panel in which a liquid crystal layer is formed between two substrates.
  • one of the substrates constituting the liquid crystal panel includes a plurality of data lines DL1 to DLd, a plurality of gate lines GL1 to GLg, electrically connected to data lines and gate lines, and a pixel.
  • a plurality of thin film transistors (TFTs) for driving them are provided.
  • the panel 110 includes a plurality of pixel electrodes for charging a data voltage and a common electrode for driving a liquid crystal provided in the liquid crystal layer together with the pixel electrodes.
  • the panel 110 may be configured of an organic light emitting panel.
  • each pixel included in the panel 110 is connected to an organic light-emitting diode (OLED), the data lines DL, and the gate lines GL, so that the organic light-emitting diode It may include a plurality of thin film transistors and a storage capacitor for controlling the.
  • OLED organic light-emitting diode
  • the gate driver 120 outputs a scan signal to the gate lines using the gate control signal GCS transmitted from the timing controller 140.
  • a scan signal refers to a signal transmitted through a gate line to turn on a switching transistor of pixels to charge the pixels with a data voltage applied from the data line.
  • the signal for turning off the switching transistor is also referred to as a gate off signal.
  • the scan signal is a high level voltage and the gate off signal is a low level voltage.
  • the scan signal is a low level voltage and the gate off signal is a high level voltage.
  • the scan signal and the gate off signal are collectively called a gate signal.
  • the gate driver 120 includes a shift register composed of a plurality of stages, and the gate driver 120 includes a gate-in panel in which an output terminal of the stages is electrically connected to a gate line formed in the display area A / A.
  • the shift register of the gate driver 120 may be provided at one side of the panel 110 or as shown in FIG. 1, at both sides of the panel 110 of the panel 110. In this case, the shift register provided at one side applies a scan signal to pixels of a portion of the panel 110, and the shift register provided at the other side applies a scan signal to pixels included in another region of the panel 110. You may.
  • the gate driver 120 may include a stage of shift registers provided at one side and a scan signal applied to pixels of odd gate lines, and a shift register provided at the other side apply a scan signal to pixels of even gate lines. It can be configured in an interlaced manner.
  • the data driver 130 converts the digital image data transmitted from the timing controller 140 into an analog data voltage using a reference voltage, so that one horizontal line of data voltage is supplied every horizontal period in which a scan signal is supplied to the gate line. To the data lines.
  • the data driver 130 may be connected to the panel 110 in the form of a chip on film (COF), mounted directly on the panel 110, or configured as thin film transistors on the panel 110.
  • COF chip on film
  • the timing controller 140 transmits a data control signal DCS for controlling the data driver 130 and a gate control signal GCS for controlling the gate driver 120, and transmits image data to the data driver 130. Perform the function of sending.
  • the timing controller 140 may supply a clock CLK for driving the gate driver 120.
  • the gate driver 120 or the data driver 130 may be formed as one integrated circuit (IC) together with the timing controller 140.
  • the gate control signal GCS may include a gate start pulse GSP, a start signal, a gate shift clock GSC, a gate output enable signal GOE, a gate clock GCLK, and the like.
  • the data control signal DCS may include a source start pulse SSP, a source shift clock signal SSC, a source output enable signal SOE, and the like.
  • the display device 100 may include a touch sensing function.
  • the panel 110 may be provided with a plurality of touch electrodes, and the display device 100 may supply a touch voltage to the touch electrodes to determine whether the touch is performed. Is provided.
  • the touch electrode and the touch driver 150 may be omitted.
  • the display device determines whether a touch is made on the panel 110 during the touch sensing period, and outputs a scan signal from the gate driver 120 during the image output period.
  • the pixels of 110 may be operated.
  • an in-cell type structure For convenience of description, embodiments are described herein by taking a panel to which an in-cell type structure is applied as an example. However, the present invention can be applied to an on-cell type, add-on type, or hybrid type display device as well as an in-cell type structure.
  • touch electrodes for touch sensing are provided directly on the panel 110.
  • the common electrode of the panel 110 may be used as the touch electrode.
  • the touch panel using the in-cell type structure may be configured by using a self-capacitance method or a mutual-capacitance method.
  • 2A is a plan view illustrating an example of a display device with a touch sensing function.
  • the common electrode 210 for driving the liquid crystal by forming an electric field with the pixel electrode may be configured as a block.
  • the common electrodes 210 are supplied with a voltage for driving the liquid crystal by forming an electric field together with the voltage supplied to the pixel electrode.
  • a voltage for performing a touch sensing function is supplied to each common electrode 210 through the touch signal line 220.
  • the common electrodes 210 serve as touch electrodes.
  • the number of touch electrode lines 220 (TL1 to TL (pxq)) is the number q of touch electrodes 210 arranged in the horizontal direction of the panel 110 and the longitudinal direction of the panel 110. It may correspond to the product of the number (p) of the touch electrodes 210 disposed in the.
  • Each of the plurality of touch electrodes 210 may be formed over a plurality of pixels formed in the panel 110. As shown in FIG. 2A, the touch electrode 210 may be connected to the touch driver 150 through the touch electrode line 220. In this case, a self-capacitance type touch sensing function may be provided. Can be performed.
  • the touch electrode lines 220 may be positioned inside the planarization layer covering the thin film transistors driving the pixels. .
  • the touch electrode lines 220 are positioned below the thin film transistors, the pixel electrode and the common electrode are positioned above the thin film transistor, and the touch electrode lines 220 are connected to the common electrodes 210 through contact holes. It can be connected with.
  • the planarization film may be provided on both the top and the bottom of the layer on which the thin film transistor is formed.
  • the planarization film that is formed before the thin film transistor is formed may be formed of a material capable of minimizing a defect due to the process of forming the thin film transistor.
  • the touch electrode lines 220 are formed on an upper portion of the substrate, and the thin film transistors for driving pixels are provided on the touch electrode lines 220 and the layer on which the touch electrode lines 220 are provided.
  • the planarization layer existing between the layers provided with the thin film transistors may be formed of silicon-based SOG.
  • 2B is a plan view illustrating another example of a display device with a touch recognition function.
  • the panel 110 may include a plurality of driving electrodes TX1 to TXk and a plurality of receiving electrodes RX1 to RXs.
  • the image output period the common voltage is supplied to the driving electrodes and the receiving electrodes to output an image from the panel 110.
  • touch voltages are sequentially supplied to the driving electrodes, and the touch driver 150 uses a mutual capacitive touch sensing function by using sensing signals received from the receiving electrodes. Can be performed.
  • the touch driver 150 may be provided as a separate drive IC, or may be integrated with the timing controller 140 or the data driver 130.
  • 3A to 3C are various exemplary views for explaining a method of driving a display device according to the present invention.
  • Some embodiments of the present invention control the timing at which the enable signal is applied and the period during which the enable signal is applied to control the output of the scan signal to the gate lines on a frame basis. For example, in one frame period during which the enable signal is not applied, scan signals may be sequentially output to the gate lines. Accordingly, as illustrated in FIG. 3A, all pixels in the display area are charged with data voltages applied from the data lines to output an image. However, in one frame period during which the enable signal is applied, no scan signal is output to the gate lines, so that the pixels are not charged with the new data voltage. That is, the display device according to the exemplary embodiment may vary the driving speed of the panel by using the enable signal.
  • the panel is driven at a relatively high speed such as 60 FPS to 240 FPS, but the drive speed of the panel is variable at a drive speed of 1 FPS to 30 FPS in response to a change in the output image or the driving conditions of the panel.
  • the present invention provides a power supply over the general driving method in which all the pixels in the display area are always charged with the same period. Consumption can be reduced.
  • the display device may control the output of the scan signal to some gate lines in one frame period by using the enable signal.
  • the panel is configured to scan the driving region and the gate lines where the scan signal is output.
  • the driving region may be divided into a driving region including gate lines to which signals are not output.
  • performing the scan signal is not output to the gate line, such as touch sensing, using a section in which no scan signal is output for one frame period according to the enable signal.
  • Advantageous operations can be performed.
  • a touch sensing function is performed during a blank time between a frame and a frame in order to detect whether a touch is detected in a period in which there is no noise due to a scan signal.
  • the enable signal a section without an output of the scan signal may be generated several times during one frame period. In this case, since several touch sensing functions may be performed even during one frame period, the touch sensitivity may be improved.
  • operations that are advantageous to be performed in a state in which a scan signal is not output to the gate line may be performed several times during one frame period.
  • the present invention can control the output of the scan signal to the gate lines in various ways by using the enable signal.
  • the stages connected to each gate line are driven sequentially regardless of whether the enable signal is input or not, a separate external signal is not required to stop the operation of the specific stages and start driving again. Therefore, the number, position, and size of each driving region divided in the display region can be freely changed.
  • Pixels in the driving region in which the scan signal is not output to the gate lines may not operate according to the new data voltage even when a new data voltage is supplied through the data line. Therefore, the display area may be divided and driven by controlling the scan signal output from the stage included in the gate driver. Therefore, in some embodiments, the data driver 130 may output the data voltage regardless of whether the scan signal is output to the gate lines of the specific driving region.
  • the timing controller 140 may transmit only the image data corresponding to the driving regions to which the scan signal is supplied to the data driver.
  • the timing controller 140 may control the data driver to output the data voltage to the data lines in accordance with the timing at which the scan signal is output again.
  • the timing controller 140 rearranges input image data input from an external system according to the driving method of the gate driver 120 described herein, and transmits the input image data to the data driver 130.
  • FIG. 4 is a diagram illustrating a configuration of a gate driver applied to a display device according to a first embodiment of the present invention
  • FIG. 5 is a diagram illustrating waveforms of signals applied to a display device according to the present invention.
  • 6A is an exemplary diagram showing a stage based on a simple logic circuit (SLC)
  • FIG. 6B is an exemplary diagram showing a stage based on a half dual pull-down AC (HDAC).
  • SLC simple logic circuit
  • HDAC half dual pull-down AC
  • the gate driver 120 shown in FIG. 4 includes a shift register 260 composed of stages that sequentially generate scan signals. Each gate line is connected to stages of the shift register 260 to receive a scan signal.
  • the gate driver 120 includes a blocking unit 250 for discharging an output terminal of stages connected to the gate line to a low potential voltage source (eg, VGL or Ground) according to the enable signal applied from the enable signal line 212. do.
  • the enable signal performs a function of discharging the output terminal of the stage connected to the gate line to the low potential voltage source (VGL, Ground), whereby the output of the scan signal supplied to the gate line can be controlled. have.
  • the blocking unit 250 includes a transistor T3 connected between the output terminal of the stage connected to the gate line and the low potential voltage source VGL, and the gate connected to the enable signal line 212.
  • the transistor T3 of the blocking unit 250 is turned on by the enable signal, the output of the stage is discharged to the low potential voltage source VGL. Therefore, even if the stage outputs the scan signal to the output terminal, the scan signal is not applied to the gate line.
  • the scan signal When the scan signal is generated in the first stage and the scan signal is output to the output terminal of the first stage, when the transistor T3 of the blocking unit 250 is turned off by the enable signal, the scan signal is output to the gate line. . Thereafter, when the scan signal is generated at the second stage and the scan signal is output to the output terminal of the second stage, when the transistor T3 of the blocking unit 250 is turned on by the enable signal, the scan signal is transferred to the gate line. Instead of being output, the voltage of the low potential voltage source VGL is output to the gate line.
  • the blocking unit 250 that controls the output of the scan signal using one enable signal is illustrated, but the number of enable signals is not limited thereto. Therefore, in other embodiments, the blocking unit 250 may be driven by the enable signals output from the plurality of enable signal lines.
  • the precharge time may be increased, and thus the characteristics of the output of the stage to be started again may be improved.
  • the enable signal line 212 has a gate-off voltage.
  • the enable signal has been applied. Therefore, the scan signals generated from these two stages are sequentially output to the gate lines through the blocking unit 250.
  • scan signals Gout7 and Gout9 are output to the output terminals of the respective stages in the fourth and fifth stages, an enable signal having a gate-on voltage is applied to the enable signal line 212. have. Therefore, the gate lines connected to the fourth and fifth stages are discharged to the low potential voltage source VGL by the transistor T3 of the blocking unit 250.
  • the transistor T3 of the blocking unit 250 is turned off, so that the scan signals generated from the stages are sequentially output to the gate lines. do.
  • a driving region in which pixels are charged with the data voltage of the data line is generated.
  • the transistor T3 of the blocking unit 250 is turned on, and thus, the scan signals generated from the stages are not output to the gate lines.
  • a driving region in which pixels are not charged with the data voltage of the data line is generated.
  • the carry signal generated from the stage may be transmitted to the next stage to sequentially operate the next stages.
  • the stages of the shift register 260 each output a carry signal to the next stage. Can be driven. Therefore, even if the scan signal generated in the stage is not output to the gate lines, the stages of the shift register may be sequentially driven.
  • the carry signal may be supplied to the next stage through the carry signal output terminal Carry OUT of each stage.
  • each stage may further include pull up / pull down transistors for outputting a carry signal in addition to pull up / pull down transistors for outputting a scan signal.
  • the shift register 260 includes two stages shown in FIG. 4 and a plurality of stages not shown. Each of the stages may be connected to one gate line to output one scan signal, but may be connected to two gate lines to output two scan signals sequentially or simultaneously.
  • stages described above may be configured based on half dual pull-down AC (HDAC) or may be configured based on a simple logic circuit (SLC).
  • HDAC half dual pull-down AC
  • SLC simple logic circuit
  • FIG. 6A shows a stage based on SLC
  • FIG. 6B shows a stage based on HDAC.
  • SLC simple logic circuit
  • the SLC based stage may be composed of, for example, seven TFTs and one capacitor.
  • the layout can be simplified and the area of the bezel can be reduced.
  • the coupling voltage may be reduced, the boost strap voltage may be increased, and the voltage holding characteristic of the Q node may be improved.
  • the capacitor CB may be formed to secure a margin of the threshold voltage Vth, thereby improving reliability.
  • the HDAC-based stage has two QB-nodes and includes two power supplies to alternately drive each QB-node.
  • the pull-down TFT repeats deterioration and recovery the reliability of the circuit can be improved.
  • the stability of the circuit can be improved and the reliability of the circuit can be improved.
  • HDAC-based stages two adjacent stages may be implemented as one stage.
  • the stage shown in FIG. 6B substantially includes two stages.
  • each of the two stages constituting the stage illustrated in FIG. 6B includes two QB-nodes, and the two stages share the QB-nodes.
  • this type of stage is referred to as a half dual pull-down AC (HDAC) based stage.
  • TFTs constituting the gate driver applied to the present invention as described above may be implemented with an oxide TFT, for example, Indium Gallium Zinc Oxide (IGZO).
  • IGZO Indium Gallium Zinc Oxide
  • the present invention is not limited thereto. Therefore, the TFT applied to the present invention may be composed of amorphous silicon (a-Si) TFT, or may be composed of poly TFT by LTPS process.
  • the oxide TFT has better current transfer characteristics than the amorphous silicon (a-Si) TFT, when the oxide TFT is applied, the size of the circuit can be reduced.
  • the leakage current of the oxide TFT is lower than that of the a-Si TFT and the LTPS TFT. Therefore, as in the gate driver or the display device according to the present invention, some drive regions of the display device 100 are driven at a lower frame rate than other drive regions, so as not to temporarily output scan signals. When the oxide TFT is applied to the gate driver to be driven, the gate driver can be driven more stably.
  • oxide TFT not only the oxide TFT but also an a-Si TFT or LTPS TFT may be applied to the present invention, and a-Si TFT, LTPS TFT, and Oxide TFT may be used in combination.
  • FIG. 7 is an exemplary view for explaining a driving method in the display device according to the present invention.
  • the display device when the operation is performed by dividing the screen using the enable signal, when the output of the same stage is limited and the scan signal is output from the same stage, the operation is repeated for several frames.
  • the transistors of the deterioration can be accelerated.
  • the display device can adjust the panel so that the stage in which the output of the scan signal is limited is changed by adjusting the timing of the enable signal. For example, an image may be output from the start position shown in FIG. 7A to the stop position in one frame period, and the start as shown in (b) in two frame periods.
  • the position and the stop position may be slightly moved in the lower direction of the panel 100.
  • the data voltage may be continuously output through the data lines.
  • Changing the timing at which the enable signal is temporarily stopped by adjusting the timing and the application period of the enable signal may be variously set in consideration of the characteristics of the elements (a-Si, Oxide, or LTPS) constituting the TFT backplane. Can be.
  • FIG. 8 is an exemplary view illustrating a configuration of a node controller applied to a display device according to the present invention.
  • the present invention can solve the problem of device deterioration of a specific stage by using the driving method as shown in FIG.
  • each stage can be stably driven by using a node controller as shown in FIG.
  • the gate driver has a plurality of stages, each of which is composed of a plurality of TFTs.
  • the stage must maintain the voltage of the gate line connected to itself stably.
  • some nodes in the stage may become floating, and these nodes may be affected by external noise, resulting in abnormal voltages such as changes in the voltage of the gate line. Drive may result.
  • the TFTs included in the stage may be shortened in life due to stress caused by residual charge remaining in the floating nodes.
  • the off current is very low, a very long time is required before the residual charge is naturally discharged. Therefore, the time when the TFT using the oxide semiconductor is stressed by the residual charge also becomes long.
  • the present invention adds a node controller 24 to each stage, as shown in FIG. 8, to minimize the remaining charge while controlling the floating node to a specific state.
  • the gate driver can be driven more stably, and the lifetime and reliability of the transistors constituting the gate driver can be increased.
  • the driver 22 illustrated in FIG. 8 performs a function of generating a signal for driving the pull-up transistor Tpu or the pull-down transistor Tpd. For example, as illustrated in FIGS. 6A and 6B. It may include the same area.
  • the gate driver controls the floating node to a specific state by using the node controller 24, and accordingly, the voltage of the gate line can be stabilized regardless of noise.
  • the present invention can turn off the pull-up transistor and the pull-down transistor for a predetermined time by using the node controller 24, thereby improving the lifetime and reliability of the TFT.
  • the present invention can improve the life of the TFT by removing residual charge by using the node controller 24 when the power supply is stopped.
  • the voltage of the gate line can be stabilized by the node controller 24, in various embodiments of the present invention, even when a scan signal is not output to the gate line, the voltage of the gate line can be stabilized. Can be.
  • the node controller 24 described below may be applied to each stage to be applied to the present invention to be described below, and thus, even in a period in which the scan signal is not output to the gate line, Can be stabilized.
  • the control signal CS input to the node control unit 24 may be input to the node control unit 24 at various timings according to the structure and function of the stage.
  • a stage applied to the present invention includes a pull-up transistor Tpu, a pull-down transistor Tpd, a driver 22, and a node controller 24.
  • the pull-up transistor Tpu is connected between the first signal line and the output terminal 20.
  • the clock CLK or the high potential voltage VDD may be supplied to the first signal line.
  • the gate of the pull-up transistor Tpu is connected to the first node N1, that is, the Q node.
  • the pull-up transistor Tpu supplies a high potential voltage VDD to the output terminal 20 according to the voltage of the first node N1.
  • the pull-down transistor Tpd is connected between the second signal line for supplying the low potential voltage VSS and the output terminal 20.
  • the gate of the pull-down transistor Tpd is connected to the second node N2, that is, the QB node.
  • the pull-down transistor Tpd supplies the low potential voltage VSS to the output terminal 20 according to the voltage of the second node N2.
  • the driver 22 controls the voltages of the first node N1 and the second node N2 according to signals supplied from one or more signal lines (not shown).
  • the driver 22 may alternately turn on and off the pull-up transistor Tpu and the pull-down transistor Tpd while controlling the voltages of the first node N1 and the second node N2.
  • the node controller 24 also controls the voltages of the first node N1, the second node N2, and the output terminal 20.
  • the node controller 24 according to the control signal CS, the first node (N1), the second node (N2) and the output terminal 20, a predetermined voltage, for example, low potential voltage (VSS) ) Can be supplied.
  • a predetermined voltage for example, low potential voltage (VSS)
  • the pull-up transistor Tpu and the pull-down transistor Tpd are set to be turned off.
  • the output terminal 20 maintains the low potential voltage VSS.
  • the node controller 24 includes the first transistor T1 to the third transistor T3.
  • the first transistor T1 is connected between the first node N1 and the low potential voltage source, and the second transistor T2 is connected between the second node N2 and the low potential voltage source.
  • the third transistor T3 is connected between the output terminal 20 and the low potential voltage source.
  • the first transistor T1, the second transistor T2, and the third transistor T3 of the node controller 24 are turned on or off according to the control signal CS.
  • the control signal CS is set to a low potential voltage VSS, a high potential voltage VDD, a voltage higher than the high potential voltage VDD or a predetermined voltage between the low potential voltage VSS and the high potential voltage VDD. Can be.
  • the node controller 24 supplies the low potential voltage VSS to the first node or the second node which is maintained in the floating state according to the control signal CS. A phenomenon in which an abnormal signal is supplied to the first node or the second node can be prevented.
  • the node controller 24 has been described as being connected to the first node N1 connected to the pull-up transistor Tpu or the second node N2 connected to the pull-down transistor Tpd.
  • the node controller 24 may be connected to nodes maintained in a floating state, and may supply a specific voltage to the floated node, and thus, a node constituting the stage. Among these, a phenomenon in which an abnormal signal is supplied to the floating node can be prevented. Accordingly, the voltage of the gate line can be kept stable.
  • the node controller 24 may be provided in a stage applied to each embodiment of the present invention, and thus, the stage may be stably driven.
  • FIG. 9 is an exemplary view for explaining a driving method for stably driving the display device according to the present invention.
  • the PBTS may increase, and the threshold voltage Vth of the pull down TFT may be shifted.
  • VSS_2 In order to prevent the shift of the threshold voltage as described above, as shown in FIG. 9, a method of lowering the value of VSS_2 may be used.
  • FIG. 9 illustrates a scan signal that is output in an abnormal form in a period in which the scan signal is not output by the enable signal as the threshold voltage of the pull-down transistor is shifted.
  • the scan signal is not output in the period in which the scan signal is not output by the enable signal.
  • the threshold voltage of the pull-down transistor is shifted, as illustrated in FIG. 9A, a scan signal having an abnormal shape may be output during the period.
  • VSS_2 having a lower value than VSS output as the gate-off signal may be connected to an output terminal connected to the gate line.
  • VSS_2 is output as the gate off signal. Therefore, in a period in which the scan signal is not output by the enable signal, an abnormally shaped scan signal is not output.
  • FIG. 10 is an exemplary view illustrating a configuration of a stabilization circuit for stably driving a display device according to the present invention.
  • FIG. 9B a method as shown in FIG. 9B may be applied, and a specific method for executing the method shown in FIG. Is shown.
  • the output stage of the stage may be pulled down to a low level by the stabilization circuit 25 as shown in FIG. 10 when the scan signal is not output by the enable signal, and thus, the low level.
  • the gate off signal having a can be stably output.
  • the Q node of the stage outputs a low signal, and the output terminal gate out (N) outputs a gate off signal having the low signal.
  • the first transistor T1 having the gate connected to the Q node is turned off.
  • the clock is a high signal when the second transistor T2 is connected to a terminal to which a clock to be used as a scan signal in a stage is input and the first transistor T1, and a gate is connected to the terminal. Is turned on by the clock. Therefore, the third transistor T3, which is connected to the terminal and the output terminal and whose gate is connected to the connection terminal of the first transistor and the second transistor, is turned on. Accordingly, the fourth transistor T4 connected to the output terminal and the low potential voltage source and having a gate connected to the third transistor T3 is turned on so that a voltage having a level lower than that of the gate off signal is output to the gate line. .
  • an abnormally shaped scan signal as shown in FIG. 9A is not output.
  • the fourth transistor T4 is turned off, and thus, the gate is turned off.
  • the voltage at a level lower than the signal is not output to the gate line.
  • FIG. 11 is an exemplary view illustrating a gate driver having another structure applied to the display device of the present invention.
  • the gate driver 120 includes a plurality of stages that sequentially generate the scan signals, and each of the stages includes a blocking unit 250 as illustrated in FIG. 11. Connected. At least one of the blocking units 250 connected to the stages may block a scan signal output from the stage to the gate line according to an enable signal.
  • one blocking unit 250 is individually connected to each stage outputting one scan signal.
  • the blocking unit 250 includes a 42 th transistor T42 connected to a terminal to which a clock CLK is input and a pull up transistor of the stage, and the clock.
  • the input terminal is connected to the gate of the 42nd transistor T42, and the 41st transistor turned on or off by the clock and the terminal or ground to which the low potential voltage is input (hereinafter, simply referred to as a 'low potential voltage source').
  • a fifth i transistor T5i connected to the gate of the 42 th transistor T42 and turned on or off by the enable signal Enable.
  • the enable signal is off when the pull-up transistor Pull Up of the stage shown in FIG. 11 is turned on and the clock CLK is high
  • the fifth transistor T5i is turned off.
  • the 41 th transistor T41 and the 42 th transistor T42 are turned on, and the clock is input to the pull-up transistor, and the clock is output to the gate line through the pull-up transistor. That is, the clock becomes a scan signal and is output to the gate line.
  • the enable signal is turned on when the pull-up transistor is turned on and the clock is high
  • the forty-first transistor T41 and the fifth-i transistor T5i are turned on. Accordingly, the clock is discharged to the low potential voltage source through the 41 th transistor T41 and the 5 i transistor T5i. Thus, the clock is not output to the gate line through the pull-up transistor. That is, no scan signal is output to the gate line.
  • whether or not the scan signal is output may be determined by controlling the enable signal in each stage.
  • the clock supplied to the pull-up transistor of the stage is controlled, not a method of pulling down the output of the scan signal output from the stage.
  • a method of controlling whether or not the scan signal is output is used.
  • the enable signal goes low, so T5i is turned off, and the high-level clock transmitted through T41 turns on T42.
  • T42 is turned on, the clock is transmitted to Pull up Tr through T42, whereby a normal scan signal is output to the gate line through the output terminal.
  • enable signal turns on T5i and pulls down the gate of T42 to low level. Therefore, the clock CLK is not output to the pull up Tr through the T42, and thus the scan signal is not output to the gate line.
  • FIG. 12 is an exemplary view illustrating a gate driver having another structure applied to the display device of the present invention.
  • the gate driver 120 includes a plurality of stages that sequentially generate scan signals, and a blocking unit 250 is connected to each of the stages. At least one of the blocking units may block a scan signal output from the stage to the gate line according to an enable signal.
  • the basic structure of the gate driver 120 shown in FIG. 12 is similar to the basic structure of the gate driver described with reference to FIG. 11 of the present invention. That is, as shown in FIG. 12, for each stage of outputting one scan signal, one blocking unit 250 is individually connected. However, the blocking unit 250 having a different structure from the previous embodiment is provided.
  • the blocking unit 250 is connected to a terminal to which a clock CLK is input and a pull-up transistor of the stage, and turned on or off by the clock.
  • a fifth i transistor connected to a low potential voltage source to which a 41 th transistor T41 and a low potential voltage are input, and a pull up transistor of the stage, and turned on or off by the enable signal Enable; T5i).
  • the enable signal is turned off when the pull-up transistor Pull Up of the stage shown in FIG. 12 is turned on and the clock CLK is high
  • the fifth i transistor T5i is turned off.
  • the 41 th transistor T41 is turned on, and the clock is input to the pull-up transistor, and the clock is output to the gate line through the pull-up transistor. That is, the clock becomes a scan signal and is output to the gate line.
  • the enable signal is turned on when the pull-up transistor is turned on and the clock is high
  • the forty-first transistor T41 and the fifth-i transistor T5i are turned on. Accordingly, the clock is discharged through the 41 th transistor T41 and the fifth i transistor T5i. Thus, the clock is not output to the gate line through the pull-up transistor. That is, no scan signal is output to the gate line.
  • whether or not the scan signal is output may be determined by controlling the enable signal in each stage.
  • the gate driver shown in FIG. 12 has a structure similar to the case where T42 is removed from the structure shown in FIG. 11 and T41 is directly connected to the pull-up transistor.
  • the gate driver shown in FIG. 12 makes the clock coming through T41 low level using the Enable signal as in the gate driver shown in FIG. As a result, the clock is not output to the gate line through the pull up TFT.
  • FIG. 13 is an exemplary view showing a gate driver having another structure applied to the display device of the present invention.
  • the gate driver 120 includes a plurality of stages that sequentially generate the scan signals, as shown in FIG. 13, and a blocking unit 250 is connected to each of the stages. At least one of the blocking units 250 may block a scan signal output from the stage to the gate line according to an enable signal.
  • the basic structure of the gate driver 120 is similar to that of the gate driver applied to the second embodiment of the present invention described with reference to FIGS. 11 and 12. That is, as shown in FIG. 13, for each stage of outputting one scan signal, one blocking unit 250 is individually connected.
  • the blocking unit 250 is connected to a terminal to which the clock CLK is input and a pull-up transistor of the stage, and a gate thereof is connected to the gate of the pull-up transistor.
  • a fifth i-transistor T5i connected to a 42-th transistor T42 and a low-potential voltage source to which a low-potential voltage is input, and connected to a pull-up transistor of the stage and turned on or off by the enable signal Enable; It includes.
  • the enable signal is turned off when the pull-up transistor Pull Up of the stage shown in FIG. 13 is turned on and the clock CLK is high
  • the fifth i transistor T5i is turned off.
  • the 42 th transistor T42 is turned on, and the clock is input to the pull-up transistor, and the clock is output to the gate line through the pull-up transistor. That is, the clock becomes a scan signal and is output to the gate line.
  • the enable signal is turned on when the pull-up transistor is turned on and the clock CLK is high
  • the 42nd transistor T42 is turned on. Accordingly, the clock is discharged to the low potential voltage source through the 42nd transistor T42 and the 5i transistor T5i. Thus, the clock is not output to the gate line through the pull-up transistor. That is, no scan signal is output to the gate line.
  • the gate of T42 is connected to the Q-node of the stage. Therefore, during normal screen driving, if the Q-node is high voltage, the clock with high level is output to the gate line through the pull up TFT, and when the Q-node is low voltage, T42 is turned off and the clock is the gate line. Is not output.
  • the enable signal becomes High and T5i is On, so that the clock passing through T42 is discharged to the low potential voltage source. Therefore, the scan signal is not output to the gate line, so the scan signal output is stopped to the gate line.
  • the gate line floating during the stop operation by the enable signal is formed by the stabilization circuit 24 described with reference to FIG. 8. Can be stabilized.
  • FIG. 14 is an exemplary view illustrating a gate driver having another structure applied to the display device of the present invention
  • FIGS. 15 to 18 are various configuration diagrams of stages constituting the gate driver shown in FIG. 14.
  • the gate driver 120 sequentially performs a first shift register 270 including carry stages (1st stages) that sequentially generate carry signals Carry_Out_1 to Carry_Out_7 and the carry signals.
  • a second shift register 280 including scan stages (2nd stages) sequentially outputting the scan signals Gate_Out_1 to Gate_Out_7 to the gate lines, and included in the second shift register 280. At least one of the second scan stages blocks the scan signal output to the gate line according to the enable signal.
  • the first stages formed on the left side of FIG. 14 form the first shift register 270
  • the scan stages formed on the right side of the second shift register 280 form the first shift register 280.
  • the carry stages formed in the first shift register 270 sequentially output the carry signals Carry_Out_1 to Carry_Out_7.
  • the carry signal is input to the scan stage as a start signal.
  • the scan stage is driven by the carry signal, and the scan stage finally outputs the scan signal to the gate line.
  • the carry signal is input to another carry stage provided in the first shift register 270 as a start signal.
  • the scan stage may not output the scan signal to the gate line.
  • the scan stages constituting the second shift register 280 are driven by the carry signal, but may not output the scan signal to the gate line according to the enable signal.
  • the embodiment has a dual shift register structure using two shift registers 270 and 280 composed of a plurality of stages, unlike the above-described embodiments.
  • Carry stages and scan stages applied to the dual shift register structure may be configured based on the SLC described with reference to FIG. 6A, or may be configured based on the HDAC described with reference to FIG. 6B.
  • FIGS. 15 to 18 Details of the carry stage and the scan stage applied to the dual shift register structure are illustrated in FIGS. 15 to 18.
  • each stage may be configured as a dual pull down GIP structure, but may be configured based on a simple logic circuit (SLC), or N-SLC (No ripple SLC) with improved unstable ripple. It can be configured based on.
  • SLC simple logic circuit
  • N-SLC No ripple SLC
  • T3c noise cleaner
  • a carry signal Carry Out (n) of the carry stage is input to the scan stage to operate the scan stage.
  • the scan stage in which the enable signal is connected to the source of T1 used as a pre-charge TFT in a general SLC-based stage controls the output of the scan signal from the scan stage according to the enable signal, thereby performing a stop & start operation. .
  • the enable signal when the enable signal is a low signal, a Stop & Start operation is performed, and when the enable signal is a high signal, a normal operation in which a scan signal is output is executed.
  • the enable signal is a high signal in FIG. 15, when the first transistor T1 is turned on by the carry signal Carry Out (n), the enable signal is the first transistor T1. ), The pull-up transistor T6 is turned on. Accordingly, the scan stage may output the scan signal to the gate line.
  • the enable signal when the enable signal is a low signal, even when the first transistor T1 is turned on by the carry signal, the pull-up transistor T6 is turned off, and accordingly, the scan stage does not output a scan signal. Do not.
  • the carry stage and the scan stage shown in FIG. 16 are driven in a similar manner to the method described with reference to FIG.
  • the scan stage shown in FIG. 16 further includes a noise cleaner circuit 27 as compared with the scan stage shown in FIG. 15.
  • the enable signal having the low level is input to the scan stage illustrated in FIG. 16 and the pull-up transistor T6 is turned off, the scan signal is not output to the scan stage.
  • T5i is turned off, so the clock is transmitted to T7n via T42. Since the clock is a signal input for use as a scan signal of the scan stage, the clock has a high level when the carry signal is input. Therefore, T7n is turned on by the clock, so that the low potential voltage VSS is supplied to the output stage of the scan stage.
  • the noise cleaner circuit 27 when the output of the scan signal is limited by the enable signal, the output stage of the scan stage may be floated, and noise may be generated. However, since the low potential voltage VSS is supplied to the output terminal by the noise cleaner circuit 27, noise is not output through the gate line.
  • the scan stage shown in FIG. 17 further includes a stabilizing transistor T9 as compared with the scan stage shown in FIG. 15, and the stabilizing transistor T9 includes an inverted signal having a polarity opposite to an enable signal. (Enable_B) is input.
  • the stabilizing transistor T9 is also referred to as a node control transistor.
  • the basic structure and operation method of the carry stage and the scan stage illustrated in FIG. 17 are the same as the structure and operation method of the carry stage and the scan stage described with reference to FIG. 15.
  • an inversion signal Enable_B is additionally used in addition to the enable signal for the Stop & Start operation, and the stabilizing transistor T9 is in accordance with the inversion signal. ) Is turned on or turned off, so that the Q-node can be stabilized during the Stop & Start operation.
  • the scan signal is not output to the scan stage.
  • the stabilizing transistor T9 is turned on by the inversion signal having a high level, and thus, the low potential voltage VSS is supplied to the gate of the pull-up transistor T6, that is, the Q node.
  • the pull-up transistor T6 is surely turned off. Accordingly, the abnormal scan signal is not output to the gate line. It is also possible to discharge residual charges that may remain in the nodes, thereby delaying the degradation of the transistors.
  • the enable signal has a high level and the inverted signal has a low level. Accordingly, the stabilizing transistor T9 is turned off. As a result, the high level enable signal is normally supplied to the Q node, so that the pull-up transistor T6 is turned on.
  • the carry stage and the scan stage shown in FIG. 18 are driven in a similar manner to the method described with reference to FIG.
  • the scan stage illustrated in FIG. 18 further includes a noise cleaner circuit 27 described with reference to FIG. 16 when compared with the scan stage illustrated in FIG. 17.
  • the noise cleaner circuit 27 supplies the voltage VSS to the output terminal of the scan stage, whereby an abnormal scan signal is not output to the gate line.
  • the stabilizing transistor T9 since the inverting signal having a high level is input to the stabilizing transistor T9, the stabilizing transistor T9 is turned on to supply the low potential voltage VSS to the gate of the pull-up transistor T6. Thus, the pull-up transistor T6 is turned off.
  • the pull-up transistor T6 is surely turned off by the low potential voltage VSS, and is primarily The scan signal can be prevented from being output, and since the voltage VSS is supplied to the output stage of the scan stage by the noise cleaner circuit 27, the abnormal scan signal is not output to the gate line.

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Abstract

본 발명은 표시장치 및 그 구동방법에 관한 것으로서, 특히, 인에이블 신호에 따라 게이트 라인들로 출력되는 스캔신호들 중 적어도 하나를 차단시킬 수 있는, 표시장치 및 그 구동방법을 제공하는 것을 기술적 과제로 한다.

Description

표시장치 및 그 구동방법
본 발명은 표시장치에 관한 것으로서, 특히, 소비전력을 감소시킬 수 있는 표시장치 및 그 구동방법에 관한 것이다.
휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(FPD: Flat Panel Display)가 이용되고 있다. 평판표시장치에는, 액정표시장치(LCD: Liquid Crystal Display), 플라즈마 디스플레이 장치(PDP: Plasma Display), 유기발광표시장치(OLED: Organic Light Emitting Display), 전기영동표시장치(EPD: Electrophoretic Display) 등이 있다.
평판표시장치(간단히 '표시장치'라 함)들 중에서, 액정표시장치(LCD)는 액정의 광학적 이방성을 이용하여 화상을 표시하는 장치로서, 박형, 소형, 저소비전력 및 고화질 등의 장점이 있기 때문에, 널리 이용되고 있다. 자발광 소자를 이용하며, 별도의 백라이트가 필요 없는 유기발광표시장치(Organic Light Emitting Display) 또한 빠른 응답속도, 높은 발광효율, 높은 휘도 및 큰 시야각과 같은 장점을 가지고 있기 때문에, 차세대 평판표시장치로 주목 받고 있다.
일반적으로 표시장치는 영상을 표시하는 패널, 상기 패널에 형성되어 있는 게이트 라인들에 순차적으로 스캔신호를 공급하기 위한 게이트 드라이버, 상기 패널에 형성되어 있는 데이터 라인들에 데이터 전압을 공급하기 위한 데이터 드라이버 및 상기 게이트 드라이버와 상기 데이터 드라이버를 제어하기 위한 타이밍 컨트롤러를 포함하고 있다.
게이트 드라이버가 각 픽셀의 스위칭 소자들을 액티브 매트릭스 방식으로 구동함으로써, 동적인 영상이 표시된다. 게이트 드라이버는 집적회로(Integrated Circuit, IC) 형태로 구성되어, 패널 또는 필름에 장착되거나, Gate-In-Panel 방식을 이용하여 패널에 직접 형성될 수 있다. 게이트 드라이버는 표시장치의 픽셀이 형성된 패널과 별도로 구비되어, 상기 패널과 전기적으로 연결될 수 있다. 예를 들어, 게이트 드라이버는, 별도의 기판에, Chip-On-Film(COF) 방식, Chip-On-Glass(COG) 방식 또는 그 밖의 여러 가지 방식을 이용하여, 상기 패널과 전기적으로 연결될 수 있다.
게이트 드라이버는 소정의 클록에 동기하여 패널에 형성된 게이트 라인에 스캔신호를 출력하는 복수의 스테이지들로 이루어진, 쉬프트 레지스터(shift register)를 포함한다. 원활한 영상출력 또는 그 외의 여러 가지 구동 조건들을 만족하기 위해서, 게이트 드라이버는, 일정한 주파수에 맞춰 구동되어, 게이트 라인들에 순차적으로 스캔신호를 출력하는 동작을, 매 프레임마다 반복적으로 수행한다.
다양한 종류의 영상을 출력하는 표시장치에서, 일시적인 구동조건을 충족하기 위해, 항상 빠른 주파수로 게이트 드라이버를 구동하거나, 모든 스테이지들로부터 순차적으로 스캔신호가 출력되도록 게이트 드라이버를 구동하는 것은, 소비전력을 낭비시킬 수 있다.
또한, 항상 동일한 주파수로 모든 스테이지들로부터 순차적으로 스캔신호가 출력됨에 따라, 표시장치에서, 터치인식 또는 지문인식과 같은 추가기능들의 수행이 제한될 수 있다. 터치인식 또는 지문인식과 같은 추가기능들은, 게이트 드라이버가 스캔신호를 출력하지 않을 때 수행되는 것이 유리할 수 있다. 따라서, 추가기능을 위한 작업들은 두 프레임(Frame) 사이의 휴지기간(Blank Time)에 수행된다. 이런 추가기능들을 수행하기 위한 시간을 더 확보하기 위해서는, 각 프레임기간 중 영상을 출력하는 기간이 단축되어야 한다. 그러나, 이것은 픽셀 충전 타임(Pixel charging time)을 감소시킬 수 있으며, 추가기능을 수행함에 따라 발생되는 노이즈 및 픽셀 커플링에 의해, 플리커(Flicker)와 같은 화질 불량이 발생될 수 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 게이트라인들과 데이터라인들이 형성되어 있는 패널; 상기 패널에 형성되어 있는 데이터라인들로 데이터전압을 공급하는 데이터드라이버; 및 스타트신호에 따라 순차적으로 구동되는 스테이지들로 구성된 게이트 드라이버를 포함하며, 상기 게이트 드라이버는 인에이블신호에 따라 상기스테이지들 중 적어도 하나의 스테이지로부터 출력되는 스캔신호의 출력을 제어한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치 구동방법은, 일 프레임기간 중, 게이트 드라이버에 인가되는 인에이블 신호에 따라 상기 게이트 드라이버에 포함된 스테이지들 중 적어도 하나의 스테이지와 연결된 게이트 라인으로 스캔신호를 출력하는 단계; 및 상기 일 프레임 기간 중, 상기 인에이블신호에 따라 상기 스테이지들 중 적어도 하나의 스테이지와 연결된 게이트 라인으로 스캔신호를 출력하지 않는 단계를 포함한다.
본 발명은 일 프레임기간 중에 일부 게이트 라인들로 스캔신호가 인가되는 것을 차단하여, 일부 구동영역의 픽셀들에 데이터가 충전되는 주기를 가변하는 방법을 이용하여 패널을 구동할 수 있다. 예를 들어, 본 발명은, 일 프레임기간에 대응하는 영상이 출력되는 중에, 일부 스테이지들은 스캔신호를 출력하도록 하고, 다른 일부 스테이지들은 스캔신호를 출력하지 않도록 함으로써, 픽셀들을 불필요하게 짧은 주기로 재충전함에 따라 발생되는 소비전력 낭비를 감소시킬 수 있다. 또한, 일 프레임기간에 대응하는 영상이 출력되는 중에, 본 발명은 일부 게이트 라인들로 스캔신호가 출력되는 것을 차단하고, 스캔신호의 출력이 없는 기간에 수행하기 유리한 작업들을 수행할 수 있다.
이 뿐만 아니라, 일부 스테이지들의 스캔신호의 출력 주기를 다른 스테이지들의 스캔신호의 출력주기와 다르게 가변시킴으로써, 특정 구동조건에 한정되지 않고, 다양한 구동 환경에 대응이 가능한 표시장치가 구현될 수 있다.
도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도.
도 2a는 터치감지기능이 구비된 표시장치의 일예를 도시한 평면도.
도 2b는 터치인식기능이 구비된 표시장치의 또 다른 예를 도시한 평면도.
도 3a내지 도 3c는 본 발명에 따른 표시장치의 구동방법을 설명하기 위한 다양한 예시도들.
도 4는 본 발명의 제1실시예에 따른 표시장치에 적용되는 게이트 드라이버의 구성을 나타낸 예시도.
도 5는 본 발명에 따른 표시장치에 적용되는 신호들의 파형을 나타낸 예시도.
도 6a는 SLC를 기반으로 하는 스테이지를 나타낸 예시도.
도 6b는 HDAC를 기반으로 하는 스테이지를 나타낸 예시도.
도 7은 본 발명에 따른 표시장치에서 구동방법을 설명하기 위한 예시도.
도 8은 본 발명에 따른 표시장치에 적용되는 노드 제어부의 구성을 나타낸 예시도.
도 9는 본 발명에 따른 표시장치를 안정적으로 구동시키기 위한 구동방법을 설명하기 위한 예시도.
도 10은 본 발명에 따른 표시장치를 안정적으로 구동시키기 위한 안정화 회로의 구성을 나타낸 예시도.
도 11은 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도.
도 12는 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도.
도 13은 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도.
도 14는 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도.
도 15 내지 도 18은 도 14의 도시된 게이트 드라이버를 구성하는 스테이지의 다양한 구성도들.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
본 명세서에서 실시예들은 액정표시장치를 기초로 설명하였으나, 본 발명은 액정표시장치에 한정되지 않고 유기발광표시장치 등 게이트 드라이버가 구비된 모든 표시장치에 적용이 가능하다.
도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도이다.
도 1를 참조하면, 표시장치(100)는 복수의 화소(P)가 형성되어 화상을 표시하는 표시영역(A/A) 및 표시영역(A/A)의 외곽에 비표시영역(N/A)을 가진 패널(110)을 포함한다. 또한, 표시장치(100)는 게이트 라인들(GL1 to GLg)을 통해 화소(P)에 스캔신호를 출력하는 게이트 드라이버(120)와 데이터 라인들(DL1 to DLd)로 화소(P)에 데이터 전압을 공급하는 데이터 드라이버(130)를 포함한다. 게이트 드라이버(120)와 데이터 드라이버(130)는 패널(110)상에 구비될 수 있다. 상기 게이트 드라이버(120)와 데이터 드라이버(130)를 제어하는 시그널은 타이밍 컨트롤러(140)로부터 제공될 수 있다.
패널(110)은 영상을 출력하는 기능을 수행한다. 패널(110)의 구성은 상기 표시장치의 종류에 따라 달라질 수 있다. 본 발명에 따른 표시장치가 액정표시장치(LCD)인 경우, 패널(110)은 두 장의 기판 사이에 액정층이 형성되어 있는 액정패널이 될 수 있다. 이 경우, 액정패널을 구성하는 기판 중 하나의 기판에는, 다수의 데이터 라인들(DL1 to DLd), 다수의 게이트 라인들(GL1 to GLg), 데이터 라인들과 게이트 라인들과 전기적으로 연결되어 픽셀들을 구동하는 다수의 박막트랜지스터(Thin Film Transistor: TFT)들이 구비된다. 패널(110)에는 데이터 전압을 충전시키기 위한 다수의 픽셀전극들 및 픽셀전극과 함께 액정층에 구비된 액정을 구동하기 위한 공통전극이 구비된다.
상술하였듯이 패널(110)은 유기발광패널로 구성될 수도 있다. 이 경우, 패널(110)에 구비된 각각의 픽셀은, 유기발광다이오드(Organic Light-Emitting Diode: OLED), 상기 데이터 라인(DL)들과 상기 게이트 라인(GL)들에 접속되어 상기 유기발광다이오드를 제어하기 위한 복수의 박막트랜지스터들 및 스토리지 커패시터를 포함될 수 있다.
게이트 드라이버(120)는 타이밍 컨트롤러(140)로부터 전송되는 게이트 제어신호(GCS)를 이용하여 스캔신호를 게이트 라인들에 출력한다. 본 명세서에서, 스캔신호는, 게이트 라인을 통해 전송되어 픽셀들의 스위칭 트랜지스터를 턴온 시켜, 픽셀들을 데이터 라인에서부터 인가되는 데이터 전압으로 충전시키는 신호를 지칭한다. 또한, 스위칭 트랜지스터를 턴오프시키는 신호는 게이트 오프 신호라 한다. 스위칭 트랜지스터가 N타입인 경우, 스캔신호는 하이레벨의 전압이며, 게이트 오프 신호는 로우레벨의 전압이다. 반대로, 트랜지스터가 P타입인 경우, 스캔신호는 로우레벨의 전압이며, 게이트 오프 신호는 하이레벨의 전압이다. 스캔신호와 게이트 오프 신호를 총칭하여 게이트 신호라 한다.
게이트 드라이버(120)는 복수의 스테이지로 구성된 쉬프트 레지스터를 포함하며, 게이트 드라이버(120)는 스테이지들의 출력단이 표시영역(A/A)에 형성된 게이트 라인과 전기적으로 연결되는 게이트 인 패널(Gate-In-Panel: GIP) 방식으로 구성된다. 게이트 드라이버(120)의 쉬프트 레지스터는 패널(110)의 일 측에 구비되거나, 도 1에 도시된 바와 같이, 패널(110)의 패널(110)의 양 측에 구비될 수도 있다. 이 경우, 한쪽에 구비된 쉬프트 레지스터는 패널(110)의 일부 영역의 픽셀들에 스캔신호를 인가하고 다른 쪽에 구비된 쉬프트 레지스터는 패널(110)의 다른 영역에 포함된 픽셀들에 스캔신호를 인가할 수도 있다. 예를 들어, 게이트 드라이버(120)는, 한쪽에 구비된 쉬프트 레지스터의 스테이지들이 홀수 게이트 라인들의 픽셀들에 스캔신호를 인가하고 다른 쪽에 구비된 쉬프트 레지스터가 짝수 게이트 라인들의 픽셀들에 스캔신호를 인가하는 인터레이스 방식으로 구성될 수 있다.
데이터 드라이버(130)는, 타이밍 컨트롤러(140)로부터 전송되어온 디지털 영상데이터를 기준전압을 이용하여 아날로그 데이터 전압으로 변환하여, 게이트 라인에 스캔신호가 공급되는 1수평기간마다 1수평라인분의 데이터 전압들을 데이터 라인들에 공급한다. 데이터 드라이버(130)는 칩온필름(COF) 형태로 패널(110)에 연결되거나, 패널(110) 상에 직접 장착되거나, 또는 패널(110) 상에 박막트랜지스터들로 구성될 수 있다.
타이밍 컨트롤러(140)는 데이터 드라이버(130)를 제어하기 위한 데이터 제어신호(DCS) 및 게이트 드라이버(120)를 제어하기 위한 게이트 제어신호(GCS)를 전송하고, 데이터 드라이버(130)로 영상데이터를 전송하는 기능을 수행한다. 또한, 타이밍 컨트롤러(140)는 게이트 드라이버(120)의 구동을 위한 클록(CLK)을 공급할 수 있다. 게이트 드라이버(120) 또는 데이터 드라이버(130)는, 타이밍 컨트롤러(140)와 함께 하나의 집적회로(IC)로 형성될 수도 있다.
게이트 제어신호(GCS)에는 게이트 스타트 펄스(GSP), 스타트신호, 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 게이트 클럭(GCLK) 등이 포함 될 수 있다. 데이터 제어신호(DCS)에는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 인에이블 신호(SOE) 등이 포함될 수 있다. 패널(110)에 터치 인식기능이 추가되는 경우, 터치 드라이버(150)를 제어하기 위한 터치 제어 신호는, 타이밍 컨트롤러(140)에서부터 전송될 수 있다.
상술하였듯이, 본 발명에 따른 표시장치(100)에는 터치감지기능이 포함될 수 있다. 터치감지기능이 포함된 경우, 상기 패널(110)에는 복수의 터치전극들이 구비될 수 있으며, 표시장치(100)에는 상기 터치전극들로 터치전압을 공급하여 터치여부를 판단하는 터치드라이버(150)가 구비된다. 터치감지기능이 포함되지 않은 경우, 상기 터치전극 및 상기 터치드라이버(150)는 생략될 수 있다.
본 발명에 따른 표시장치에 터치감지기능이 구비된 경우, 표시장치는 터치감지기간에는 패널(110)에서의 터치여부를 판단하며, 영상출력기간에는 게이트 드라이버(120)로부터 스캔신호를 출력하여 패널(110)의 픽셀들을 동작시킬 수 있다.
설명의 편의상 본 명세서에서는 인셀 타입 구조가 적용된 패널을 예로하여 실시예들이 설명된다. 그러나, 본 발명은 인셀 타입 구조뿐만 아니라 온셀 타입, 애드온 타입 또는 하이브리드 타입의 표시장치에도 적용될 수 있다. 인셀 타입의 표시장치에서, 터치감지를 위한 터치전극들은 패널(110)에 직접 구비된다. 예들 들어, 터치전극으로는 패널(110)의 공통전극이 이용될 수 있다. 인셀 타입 구조를 이용하는 터치패널은, 셀프캐퍼시턴스(Self-Capacitance) 방식 또는 뮤츄얼 캐퍼시턴스(Mutual-Capacitance) 방식을 이용하여 구성될 수 있다.
도 2a는 터치감지기능이 구비된 표시장치의 일 예를 도시한 평면도이다.
표시장치(100)의 패널(110)이 액정패널로 구성된 경우, 픽셀전극과 전계를 형성하여 액정을 구동하기 위한 공통전극(210)은, 블록으로 구성될 수 있다. 영상출력 기간에, 공통전극(210)들에는 픽셀전극에 공급된 전압과 함께 전계를 형성하여 액정을 구동하기 위한 전압이 공급된다. 반면, 터치감지기간에는, 각 공통전극(210)에는 터치신호 라인(220)을 통해 터치감지기능을 수행하기 위한 전압이 공급된다. 이 경우, 공통전극(210)들이 터치전극들의 역할을 수행한다.
터치전극라인(220)들(TL1 to TL(pxq))의 갯수는, 상기 패널(110)의 가로 방향에 배치되어 있는 터치전극(210)들의 갯수(q) 및 상기 패널(110)의 세로 방향에 배치되어 있는 터치전극(210)들의 갯수(p)의 곱에 대응될 수 있다. 복수의 터치전극(210)들 각각은 패널(110)에 형성된 복수의 픽셀들에 걸쳐 형성될 수 있다. 도 2a에 도시된 바와 같이, 터치전극(210)은 터치전극라인(220)을 통해 터치 드라이버(150)와 연결될 수 있으며, 이 경우, 셀프 캐퍼시턴스(Self-Capacitance) 방식의 터치감지기능이 수행될 수 있다.
터치전극라인(220)들이 픽셀전극 또는 공통전극과 너무 가깝게 위치함에 따라 발생할 수 있는 문제점들을 완화하기 위해, 터치전극라인(220)들은 픽셀들을 구동하는 박막트랜지스터들을 덮는 평탄화막 내부에 위치할 수 있다. 일실시예에서, 터치전극라인(220)들은 박막트랜지스터들의 하부에 위치하고, 픽셀전극과 공통전극은 박막트랜지스터의 상부에 위치하며, 터치전극라인(220)들은 콘택홀을 통해 공통전극(210)들과 연결될 수 있다.
박막트랜지스터가 구비된 층을 사이에 두고 터치전극라인(220)들이 픽셀전극 및 공통전극과 반대측에 구비된 경우, 박막트랜지스터가 형성된 층의 상부와 하부 모두에 평탄화막이 구비될 수 있다. 여기서, 박막트랜지스터가 형성되기 전에 먼저 형성되는 평탄화막은, 박막트랜지스터를 형성하는 공정에 의한 불량을 최소화 할 수 있는 물질로 형성될 수 있다. 일실시예에서, 터치전극라인(220)들은 기판의 상부에 형성되고, 터치전극라인(220)들 상부에는 픽셀을 구동하기 위한 박막트랜지스터가 구비되며, 터치전극라인(220)들이 구비된 층과 박막트랜지스터들이 구비된 층 사이에 존재하는 평탄화막은 실리콘 계열의 SOG로 형성될 수 있다.
도 2b는 터치인식기능이 구비된 표시장치의 또 다른 예를 도시한 평면도이다.
도 2b에 도시된 바와 같이, 패널(110)에는 복수의 구동전극들(TX1 내지 TXk) 및 복수의 수신전극들(RX1 내지 RXs)이 구비될 수 있다. 영상출력기간에서는 구동전극들 및 수신전극들로 공통전압이 공급되어 패널(110)로부터 영상이 출력된다. 터치감지기간에서는 구동전극들로 순차적으로 터치전압이 공급되며, 터치드라이버(150)는, 수신전극들로부터 수신되는 센싱신호들을 이용하여, 뮤츄얼 캐퍼시턴스(Mutual-Capacitance) 방식의 터치감지기능을 수행할 수 있다.
터치드라이버(150)는 별도의 드라이브 IC로 구비거나, 타이밍 컨트롤러(140) 또는 데이터 드라이버(130)에 통합되어 구비될 수 있다.
도 3a내지 도 3c는 본 발명에 따른 표시장치의 구동방법을 설명하기 위한 다양한 예시도들이다.
본 발명의 일부 실시예들은, 인에이블신호가 인가되는 타이밍 및 인가되는 기간을 조절하여, 스캔신호가 게이트 라인들로 출력되는 것을 프레임 단위로 제어한다. 예를 들어, 인에이블 신호가 인가되지 않는 일 프레임기간에는 게이트 라인들에 순차적으로 스캔신호가 출력될 수 있다. 이에 따라, 도 3a에 도시된 것과 같이, 표시영역 내의 모든 픽셀들은 데이터 라인에서 인가되는 데이터 전압으로 충전되어 영상을 출력한다. 그러나, 인에이블 신호가 인가되는 1프레임기간에서는, 게이트 라인들로 스캔신호가 출력되지 않아, 픽셀들은 새로운 데이터 전압으로 충전되지 않는다. 즉, 발명의 일부 실시예에 따른 표시장치는, 인에이블 신호를 이용하여, 패널의 구동 속도를 가변할 수 있다. 예를 들어, 패널은, 60 FPS 내지 240 FPS와 같은 비교적 빠른 속도로 구동되다가, 출력영상이나 패널의 구동 조건의 변화에 대응하여, 패널의 구동속도는, 1 FPS 내지 30 FPS의 구동속도로 가변될 수 있다. 픽셀들에 데이터 전압이 충전되는 주기를 출력영상이나 패널의 구동조건의 변화에 따라 가변시키는 것에 의해, 본 발명은, 항상 동일한 주기로 표시영역의 모든 픽셀들에 테이터 전압을 충전시키는 일반적인 구동방식보다 전력소비를 저감할 수 있다.
또한, 본 발명의 일부 실시예들에 따른 표시장치는, 인에이블 신호를 이용하여, 일 프레임기간 내에서, 일부 게이트 라인들에 스캔신호가 출력되는 것을 제어할 수 있다. 예를 들어, 도 3b와 도 3c에 도시된 것과 같이, 일 프레임기간 내에서도 인에이블 신호가 인가되는 타이밍 및 인가되는 기간을 조절함으로써, 패널은 스캔신호가 출력되는 게이트 라인들로 구성된 구동영역과 스캔신호가 출력되지 않는 게이트 라인들로 구성된 구동영역으로 분할되어 구동될 수 있다. 일부 구동영역의 픽셀들에 데이터 전압이 충전되는 주기를, 다른 구동영역의 픽셀들에 데이터 전압이 충전되는 주기보다 짧거나 또는 길게 가변시키는 것에 의해, 본 발명은, 항상 동일한 주기로 표시영역의 모든 픽셀들에 테이터 전압을 충전시키는 일반적인 구동방식과 비교할 때, 전력소비를 저감시킬 수 있다.
또한, 본 발명의 일부 실시예들에 따르면, 인에이블 신호에 따라, 일 프레임기간 동안 스캔신호의 출력이 없는 구간을 이용하여 터치감지 등과 같이, 게이트 라인에 스캔신호가 출력되지 않은 상태에서 수행하기에 유리한 작업들이 수행될 수 있다. 종래에는, 스캔신호에 의한 노이즈가 없는 기간에 터치여부를 감지하기 위해, 프레임과 프레임 사이의 휴지기간(Blank Time) 동안에 터치감지기능이 수행되었다. 그러나, 본 발명에서는, 인에이블 신호에 따라, 일 프레임기간 중에, 스캔신호의 출력이 없는 구간이 여러 번 생성될 수 있다. 이 경우, 일 프레임기간 동안에도 여러 번의 터치감지기능이 수행될 수 있기 때문에, 터치감도가 향상될 수 있다. 터치를 감지하는 작업 이외에도, 게이트 라인으로 스캔신호가 출력되지 않은 상태에서 수행하기 유리한 작업들이, 일 프레임 기간 중에도, 여러 번 수행될 수 있다.
본 발명은 인에이블 신호를 이용하여, 여러 가지 방식으로, 게이트 라인들에 스캔신호가 출력되는 것을 제어할 수 있다. 그러나, 각 게이트 라인에 연결된 스테이지들은 인에이블 신호의 입력 여부와는 상관없이 순차적으로 구동되기 때문에, 특정 스테이지들의 동작을 멈추었다가 다시 구동을 시작하기 위한 별도의 외부 신호가 필요하지 않다. 따라서, 표시영역에서 분할된 구동영역의 수, 위치 및 각 구동영역의 크기가 자유롭게 변경될 수 있다.
스캔신호가 게이트 라인들로 출력되지 않는 구동영역의 픽셀들은, 데이터 라인을 통해 새로운 데이터 전압이 공급되더라도 새로운 데이터 전압에 따라 작동하지 못한다. 따라서, 게이트 드라이버에 포함된 스테이지로부터 출력되는 스캔신호를 제어하는 것에 의해, 표시영역이 분할되어 구동될 수 있다. 따라서, 일부 실시예에서, 데이터 드라이버(130)는 특정 구동영역의 게이트 라인들로 스캔신호가 출력되었는지의 여부에 상관없이, 데이터 전압을 출력할 수 있다.
또 다른 실시예에서, 타이밍 콘트롤러(140)는 스캔신호가 공급되는 구동영역들에 대응되는 영상데이터만을 데이터 드라이버로 전송할 수도 있다.
예를 들어, 본 발명에서, 인에이블신호에 의해 스캔신호가 출력되지 않은 후, 다시 스캔신호가 출력될 때까지, 표시장치(100)의 데이터 라인들에는 데이터 전압이 출력되지 않을 수 있다. 이 경우, 타이밍 컨트롤러(140)는 스캔신호가 다시 출력되는 타이밍에 맞춰, 데이터 라인들로 데이터 전압이 출력되도록 데이터 드라이버를 제어할 수 있다.
타이밍 컨트롤러(140)는 외부 시스템으로부터 입력되는 입력 영상데이터를 본 명세서 설명된 게이트 드라이버(120)의 구동방식에 맞춰 재정렬하여, 데이터 드라이버(130)로 전송하는 기능을 수행한다.
도 4는 본 발명의 제1실시예에 따른 표시장치에 적용되는 게이트 드라이버의 구성을 나타낸 예시도이며, 도 5는 본 발명에 따른 표시장치에 적용되는 신호들의 파형을 나타낸 예시도이다. 도 6a는 SLC(Simple Logic Circuit)를 기반으로 하는 스테이지를 나타낸 예시도이며, 도 6b는 HDAC(Half Dual Pull-down AC)를 기반으로 하는 스테이지를 나타낸 예시도이다.
도 4에 도시된 게이트 드라이버(120)는 순차적으로 스캔신호들을 생성하는 스테이지들로 구성된 쉬프트 레지스터(260)를 포함한다. 각 게이트 라인들은 쉬프트 레지스터(260)의 스테이지들과 연결되어 스캔신호를 공급받는다. 게이트 드라이버(120)는, 인에이블신호라인(212)에서 인가되는 인에이블신호에 따라, 게이트 라인과 연결된 스테이지들의 출력단을 저전위 전압원(VGL 또는 Ground 등)으로 방전시키는 차단부(250)를 포함한다. 제1실시예에서, 인에이블신호는 게이트 라인과 연결된 스테이지의 출력단을 저전위 전압원(VGL, Ground)으로 방전시키는 기능을 수행하며, 이에 따라, 게이트 라인으로 공급되는 스캔신호의 출력이 제어될 수 있다.
부연하여 설명하면, 차단부(250)에는, 게이트 라인과 연결된 스테이지의 출력단과 저전위 전압원(VGL) 사이에 연결되며, 인에이블신호라인(212)에 게이트가 연결된 트랜지스터(T3)가 구비된다. 인에이블신호에 의해 차단부(250)의 트랜지스터(T3)가 턴온 되면, 스테이지의 출력은 저전위 전압원(VGL)로 방전된다. 따라서, 스테이지가 스캔신호를 출력단으로 출력하더라도 스캔신호가 게이트 라인으로 인가되지 않는다.
제1 스테이지에서 스캔신호가 생성되어 제1 스테이지의 출력단으로 스캔신호가 출력될 때, 인에이블신호에 의해 차단부(250)의 트랜지스터(T3)가 턴오프 되면, 스캔신호는 게이트 라인으로 출력된다. 그 이후, 제2스테이지에서 스캔신호가 생성되어 제2스테이지의 출력단으로 스캔신호가 출력될 때, 인에이블신호에 의해 차단부(250)의 트랜지스터(T3)가 턴온 되면, 스캔신호는 게이트 라인으로 출력되지 못하고 저전위 전압원(VGL)의 전압이 게이트 라인으로 출력된다.
도 4에는, 하나의 인에이블 신호를 사용하여 스캔신호의 출력을 제어하는 차단부(250)가 도시되어 있으나, 인에이블신호의 수는 이에 제한되지 않는다. 따라서, 다른 실시예들에서는, 복수의 인에이블신호라인들로부터 출력된 인에이블 신호들에 의해 차단부(250)가 구동될 수 있다. 복수의 인에이블신호를 이용하여 차단부가 동작되는 경우, 프리 차지 타임(Pre-charge time)이 늘어나, 다시 Start되는 스테이지의 출력의 특성이 더욱 좋아질 수 있다.
도 5의 Timing Diagram에 도시된 바와 같이, 첫 번째 스테이지와 두 번째 스테이지들의 스캔신호들(Gout3, Gout5)이 각 스테이지들의 출력단들로 출력될 때, 인에이블신호 라인(212)에는 게이트 오프 전압을 갖는 인에이블신호가 인가되고 있다. 따라서, 이 두 스테이지들로부터 생성된 스캔신호들은 차단부(250)를 통해 게이트 라인들에 순차적으로 출력된다. 반면에, 네 번째 스테이지와 다섯 번째 스테이지들에서 스캔신호들(Gout7, Gout9)이 각 스테이지들의 출력단들로 출력될 때, 인에이블신호 라인(212)에는 게이트 온 전압을 갖는 인에이블 신호가 인가되고 있다. 따라서, 네 번째 스테이지와 다섯 번째 스테이지들과 연결된 게이트 라인들은 차단부(250)의 트랜지스터(T3)에 의해 저전위 전압원(VGL)으로 방전된다. 즉, 게이트 오프 전압을 갖는 인에이블 신호가 인가되고 있는 구간에서는, 차단부(250)의 트랜지스터(T3)가 턴오프되며, 이에 따라, 스테이지들로부터 생성된 스캔신호들은 순차적으로 게이트 라인들로 출력된다. 따라서, 픽셀들이 데이터 라인의 데이터 전압으로 충전되는 구동영역이 생성된다.
그러나, 게이트 온 전압을 갖는 인에이블 신호가 인가되고 있는 구간에서는, 차단부(250)의 트랜지스터(T3)가 턴온되며, 이에 따라, 스테이지들로부터 생성된 스캔신호는 게이트 라인들로 출력되지 못한다. 따라서, 픽셀들이 데이터 라인의 데이터 전압으로 충전되지 않는 구동영역이 생성된다. 인에이블신호에 의해 스테이지들로부터 생성된 스캔신호가 게이트 라인들로 출력되지 못하더라도, 스테이지로부터 생성된 캐리신호는 다음 스테이지로 전송되어 다음 스테이지들을 순차적으로 동작시킬 수 있다.
예를 들어, 도 5에 도시된 바와 같이, 인에이블 신호에 의해 스테이지들로부터 생성된 스캔신호가 게이트 라인들로 출력되지 못하더라도, 쉬프트 레지스터(260)의 스테이지들은 각각 캐리신호를 출력하여 다음 스테이지를 구동시킬 수 있다. 따라서, 스테이지에서 생성된 스캔신호가 게이트 라인들로 출력이 되지 않더라도, 쉬프트 레지스터의 스테이지들은 순차적으로 구동될 수 있다.
캐리신호는 각 스테이지의 캐리신호 출력단(Carry OUT)을 통해 다음 스테이지로 공급될 수 있다. 또한, 각 스테이지는 스캔신호의 출력을 위한 풀업/풀다운 트랜지스터들 이외에 캐리신호의 출력을 위한 풀업/풀다운 트랜지스터들을 추가로 구비할 수도 있다.
여기서, 상기 쉬프트 레지스터(260)는, 도 4에 도시된 두 개의 스테이지)들 및 미도시된 복수의 스테이지들을 포함한다. 상기 스테이지들 각각은 하나의 게이트 라인과 연결되어 하나의 스캔신호를 출력할 수도 있으나, 두 개의 게이트 라인과 연결되어 두 개의 스캔신호를 순차적으로 또는 동시에 출력할 수도 있다.
부연하여 설명하면, 상기에서 설명된 스테이지들은, HDAC(half Dual pull-down AC)을 기반으로 구성될 수도 있으며, SLC(Simple Logic Circuit)를 기반으로 구성될 수 있다. 예들 들어, 도 6a에는, SLC를 기반으로 하는 스테이지가 도시되어 있으며, 도 6b에는 HDAC을 기반으로 하는 스테이지가 도시되어 있다.
우선, 도 6a를 참조하여 SLC(Simple Logic Circuit) 기반의 스테이지를 간단히 설명하면 다음과 같다. SLC 기반의 스테이지에서는, 별도의 QB-node가 없다. QB-node는 상기 게이트 오프 신호의 출력을 제어하는 노드이다.
SLC 기반의 스테이지는, 예를 들어, 7개의 TFT 및 1개의 캐패시터로 구성될 수 있다. SLC 기반의 스테이지에서는 레이아웃이 단순화될 수 있고, 베젤(Bezel)의 면적이 감소될 수 있다.
특히, 상기 캐패시터(CB)에 의해, 커플링 전압이 저감될 수 있고, 부스트랩(Boostrap) 전압이 증가될 수 있으며, Q 노드의 전압 Holding 특성이 향상될 수 있다. 옥사이드를 이용하는 SLC 기반의 스테이지에서는 문턱전압(Vth)의 마진 확보를 위해 상기 커패시터(CB)가 형성될 수 있으며, 이에 따라 신뢰성이 향상될 수 있다.
다음, 도 6b를 참조하여 HDAC(half Dual pull-down AC) 기반의 스테이지를 간단히 설명하면 다음과 같다. HDAC 기반의 스테이지는, 두 개의 QB-node를 갖고 있으며, 각 QB-node를 교번구동하기 위한 두 개의 전원을 포함한다. HDAC 기반의 스테이지에서는, pull-down TFT가 열화 및 회복을 반복하게 되므로, 회로의 신뢰성이 향상될 수 있다.
특히, HDAC 기반의 스테이지들로 구성된 게이트 드라이버에서는, 인접한 2개의 스테이지들끼리 QB-node들을 공유하고 있다. 따라서, TFT의 개수 및 회로의 사이즈가 저감될 수 있다.
HDAC 기반의 스테이지에서는, 회로의 안정성이 향상될 수 있고, 회로의 신뢰성이 향상될 수 있다.
HDAC 기반의 스테이지에서는, 인접되어 있는 두 개의 스테이지들이 하나의 스테이지로 구현될 수도 있다. 예를 들어, 도 6b에 도시된 스테이지는, 실질적으로는, 두 개의 스테이지들을 포함한다. 부연하여 설명하면, 도 6b에 도시된 스테이지를 구성하는 두 개의 스테이지들 각각은 두 개의 QB-node를 포함하며, 상기 두 개의 스테이지들은 상기 QB-node 들을 공유한다. 이러한 형태의 스테이지는 상기한 바와 같이, HDAC(half Dual pull-down AC) 기반의 스테이지라 한다.
상기한 바와 같은 본 발명에 적용되는 게이트 드라이버를 구성하는 TFT들은 산화물 TFT, 예를 들어, Indium Gallium Zinc Oxide(IGZO)로 구현될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명에 적용되는 TFT는 아몰포스 실리콘(a-Si) TFT로 구성될 수도 있으며, 또는 LTPS 공정에 의한 폴리 TFT로 구성될 수도 있다.
특히, 산화물(Oxide) TFT는 아몰포스 실리콘(a-Si) TFT 보다 전류의 이동 특성이 우수하기 때문에, 산화물 TFT가 적용되는 경우, 회로의 크기가 축소될 수 있다.
또한, 산화물(Oxide) TFT의 누설전류는, a-Si TFT와 LTPS TFT 보다 낮다. 따라서, 표시장치(100)의 일부 구동영역이 다른 구동영역보다 더 낮은 프레임 속도 (Frame Rate)로 구동되도록 하는 게이트 드라이버, 또는 본 발명에 따른 표시장치에서와 같이, 일시적으로 스캔신호를 출력하지 않도록 구동되는 게이트 드라이버에, 산화물 TFT가 적용되면, 게이트 드라이버가 보다 더 안정적으로 구동될 수 있다.
그러나, 상기한 바와 같이, 본 발명에는, 산화물 TFT뿐만 아니라, a-Si TFT 또는 LTPS TFT가 적용될 수 있으며, 또한, a-Si TFT, LTPS TFT, Oxide TFT가 혼용될 수도 있다.
도 7은 본 발명에 따른 표시장치에서 구동방법을 설명하기 위한 예시도이다.
본 발명에 따른 표시장치에서, 인에이블 신호를 이용하여 화면을 분할하여 동작할 시에, 동일한 스테이지의 출력이 제한 되고 동일한 스테이지에서부터 스캔신호가 출력되는 동작이, 수 프레임 동안 반복될 경우, 이런 스테이지의 트랜지스터들이 열화가 가속될 수 있다. 따라서, 본 발명에 따른 표시장치는 인에이블신호의 타이밍을 조절 하여, 스캔신호의 출력이 제한되는 스테이지가 변화되도록 패널을 조절할 수 있다. 예를 들어, 1프레임기간에서는 도 7의 (a)에 도시된 스타트(Start) 위치로부터 스탑(Stop) 위치까지 영상이 출력될 수 있으며, 2프레임기간에서는 (b)에 도시된 바와 같이 상기 스타트 위치 및 상기 스탑 위치가 상기 패널(100)의 하단 방향으로 조금 이동될 수 있다.
상기에서 설명된 바와 같이, 본 발명에서는 상기 게이트 라인으로 스캔신호가 출력되고 있는지의 여부와 상관없이, 데이터 전압은 지속적으로 데이터 라인들을 통해 출력될 수 있다.
따라서, 상기 스타트 위치를 상기 패널(100)의 상단으로부터, (a)에 도시된 위치 및 (b)에 도시된 위치를 거쳐 상기 패널(100)의 하단으로 변경시켜 가는 것에 의해, 특정 스테이지의 열화가 방지될 수 있다. 인에이블신호의 타이밍 및 인가기간을 조절하여 화면에서 구동이 일시적으로 멈추는 구역을 수시로 변경하는 것은, TFT Backplane을 구성하고 있는 소자(a-Si, Oxide 또는 LTPS)의 특성을 고려하여 다양하게 설정될 수 있다.
도 8은 본 발명에 따른 표시장치에 적용되는 노드 제어부의 구성을 나타낸 예시도이다.
본 발명은, 도 7에 도시된 바와 같은 구동방법을 이용하여, 특정 스테이지의 소자열화 문제를 해결할 수 있다.
또한, 본 발명은, 도 8에 도시된 바와 같은 노드 제어부를 이용하여, 각 스테이지를 안정적으로 구동시킬 수도 있다.
예를 들어, 상기한 바와 같이, 게이트 구동부는 복수의 스테이지를 구비하며, 스테이지들 각각은 복수의 TFT들로 구성된다. 이 경우, 스테이지는 자신과 접속된 게이트 라인의 전압을 안정적으로 유지해야 한다. 그러나, 게이트 드라이버가 구동되는 중에, 스테이지 내의 일부 노드(node)들은 플로팅 상태가 될 수 있고, 이러한 노드들은 외부 노이즈에 의해 영향을 받을 수 있으며, 이에 따라, 게이트 라인의 전압이 변화되는 등의 비정상적인 구동이 초래될 수 있다.
또한, 스테이지에 포함된 TFT들은 플로팅 상태의 노드들에 남아있는 잔류 전하에 의한 스트레스로 인해 수명이 단축될 수 있다. 특히, 산화물 반도체를 사용하는 TFT의 경우 오프 전류(off current)가 매우 낮기 때문에, 잔류 전하가 자연적으로 방전되기 까지 매우 긴 시간이 필요하다. 따라서, 산화물 반도체를 사용하는 TFT가 잔류 전하에 의한 스트레스를 받는 시간 또한 길어진다.
따라서, 본 발명은, 도 8에 도시된 바와 같이, 각 스테이지에 노드 제어부(24)를 추가하여, 플로팅 노드를 특정 상태로 제어함과 동시에 잔류 전하를 최소화한다. 이로 인해, 게이트 드라이버가 더욱 안정적으로 구동될 수 있으며, 게이트 드라이버를 구성하는 트랜지스터들의 수명과 신뢰성이 증가될 수 있다. 이 경우, 도 8에 도시된 구동부(22)는, 풀업트랜지스터(Tpu) 또는 풀다운 트랜지스터(Tpd)를 구동하는 신호를 생성하는 기능을 수행하며, 예를 들어, 도 6a 및 도 6b에 도시된 바와 같은 영역을 포함할 수 있다.
본 발명에 의하면, 게이트 드라이버는, 노드 제어부(24)를 이용하여 플로팅 노드를 특정 상태로 제어하고, 이에 따라 노이즈와 무관하게 게이트 라인의 전압이 안정화될 수 있다. 또한, 본 발명은 노드 제어부(24)를 이용하여 풀업 트랜지스터 및 풀다운 트랜지스터를 일정시간 동안 턴-오프시킬 수 있고, 이에 따라 TFT의 수명과 신뢰성을 향상시킬 수 있다. 또한, 본 발명은 파워 공급이 중단될 때 노드 제어부(24)를 이용하여 잔류 전하를 제거함으로써 TFT의 수명을 향상시킬 수 있다.
특히, 상기 노드 제어부(24)에 의해, 게이트 라인의 전압이 안정화될 수 있기 때문에, 본 발명의 다양한 실시예들에서, 스캔신호가 게이트 라인으로 출력되지 않는 기간에도, 게이트 라인의 전압이 안정화될 수 있다.
부연하여 설명하면, 이하에서 설명되는 노드 제어부(24)는, 이하에서 설명될 본 발명에 적용되는 각각의 스테이지에 적용될 수 있으며, 이에 따라, 스캔신호가 게이트 라인으로 출력되지 않는 기간에도, 게이트 라인의 전압이 안정화될 수 있다.
상기 노드 제어부(24)로 입력되는 제어신호(CS)는 상기 스테이지의 구조 및 기능에 따라, 다양한 타이밍에 상기 노드 제어부(24)로 입력될 수 있다.
우선, 도 8을 참조하면, 본 발명에 적용되는 스테이지는 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 구동부(22) 및 노드제어부(24)를 포함한다. 풀업 트랜지스터(Tpu)는 제1신호라인과 출력단자(20) 사이에 접속된다. 여기서, 제1신호라인으로는 클럭(CLK) 또는 고전위 전압(VDD)이 공급될 수도 있다. 풀업 트랜지스터(Tpu)의 게이트는 제1노드(N1), 즉, Q노드에 접속된다. 풀업 트랜지스터(Tpu)는 제1노드(N1)의 전압에 따라, 고전위 전압(VDD)을 출력단자(20)로 공급한다.
풀다운 트랜지스터(Tpd)는 저전위 전압(VSS)을 공급하는 제2신호라인과 출력단자(20) 사이에 접속된다. 그리고, 풀다운 트랜지스터(Tpd)의 게이트는 제2노드(N2), 즉, QB노드에 접속된다. 풀다운 트랜지스터(Tpd)는 제2노드(N2)의 전압에 따라, 저전위 전압(VSS)을 출력단자(20)로 공급한다.
구동부(22)는 하나 이상의 신호라인들(미도시)로부터 공급되는 신호들에 따라, 제1노드(N1) 및 제2노드(N2)의 전압을 제어한다. 구동부(22)는 제1노드(N1) 및 제2노드(N2)의 전압을 제어하면서 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)를 교번적으로 턴-온 및 턴-오프할 수 있다.
구동부(22)와는 별개로, 노드 제어부(24)도 제1노드(N1), 제2노드(N2) 및 출력단자(20)의 전압을 제어한다. 예를 들어, 노드제어부(24)는 제어신호(CS)에 따라, 제1노드(N1), 제2노드(N2) 및 출력단자(20)로 소정의 전압, 예를 들어 저전위 전압(VSS)을 공급할 수 있다.
제1노드(N1), 제2노드(N2)로 저전위 전압(VSS)이 공급되면, 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)가 턴-오프 상태로 설정된다. 그리고, 출력단자(20)로 저전위 전압원의 전압이 공급되면 출력단자(20)는 저전위 전압(VSS)을 유지하게 된다.
상기 노드 제어부(24)는 제1트랜지스터(T1) 내지 제3트랜지스터(T3)를 구비한다.
제1트랜지스터(T1)는 제1노드(N1)와 저전위 전압원 사이에 접속되고, 제2트랜지스터(T2)는 제2노드(N2)와 저전위 전압원 사이에 접속된다. 제3트랜지스터(T3)는 출력단자(20)와 저전위 전압원 사이에 접속된다. 노드제어부(24)의 제1트랜지스터(T1), 제2트랜지스터(T2) 및 제3트랜지스터(T3)는 제어신호(CS)에 따라 턴-온 또는 턴-오프된다.
제어신호(CS)는, 저전위 전압(VSS), 고전위 전압(VDD), 고전위 전압(VDD) 이상의 전압 또는 저전위 전압(VSS)과 고전위 전압(VDD) 사이의 소정의 전압으로 설정될 수 있다.
부연하여 설명하면, 상기 노드 제어부(24)는, 제어신호(CS)에 따라, 플로팅 상태로 유지되는 상기 제1노드 또는 상기 제2노드로 저전위 전압(VSS)을 공급하며, 이에 따라, 상기 제1노드 또는 상기 제2노드로 비정상적인 신호가 공급되는 현상이 방지될 수 있다.
상기에서 설명된 본 발명에서는, 스캔신호가 게이트 라인으로 출력되는 것을 제어함으로써, 스테이지의 일부 노드들이 더 긴 시간 동안 플로팅되어, 트랜지스터가 잔류전하에 의해 열화 되는 것이 완화될 수 있다.
또한, 상기 설명에서는, 상기 노드 제어부(24)가 상기 풀업 트랜지스터(Tpu)와 연결된 제1노드(N1) 또는 상기 풀다운 트랜지스터(Tpd)와 연결된 제2노드(N2)에 연결된 것으로 설명되었다. 그러나, 상기 노드 제어부(24)는 상기 제1노드 및 상기 제2노드 이외에도, 플로팅 상태로 유지되는 노드들에 연결되어, 플로팅된 노드에 특정 전압을 공급할 수 있으며, 이에 따라, 스테이지를 구성하는 노드들 중, 플로팅된 노드로 비정상적인 신호가 공급되는 현상이 방지될 수 있다. 이에 따라, 게이트 라인의 전압이 안정적으로 유지될 수 있다.
부연하여 설명하면, 상기 노드 제어부(24)는 본 발명의 각 실시예에 적용되는 스테이지에 구비될 수 있으며, 이에 따라, 스테이지가 안정적으로 구동될 수 있다.
도 9는 본 발명에 따른 표시장치를 안정적으로 구동시키기 위한 구동방법을 설명하기 위한 예시도이다.
본 발명에 적용되는 상기 게이트 드라이버의 구동시간이 증가 할수록 PBTS가 증가 하여, Pull down TFT의 문턱전압(Vth)이 쉬프트(Shift)될 수 있다.
상기한 바와 같은 문턱전압의 쉬프트를 방지하기 위해, 도 9에 도시된 바와 같이, VSS_2의 값을 낮추어 주는 방법이 이용될 수 있다.
부연하여 설명하면, 도 9의 (a)는, 풀다운 트랜지스터의 문턱전압이 쉬프트됨에 따라, 인에이블신호에 의해 스캔신호가 출력되지 않는 기간에서 비정상적인 형태로 출력되고 있는 스캔신호를 나타낸다.
예를 들어, 본 발명에서는, 인에이블신호에 의해 스캔신호가 출력되지 않는 기간에서, 스캔신호가 출력되지 않는다. 그러나, 풀다운 트랜지스터의 문턱전압이 쉬프트되면, 도 9의 (a)에 도시된 바와 같이, 상기 기간에, 비정상적인 형태의 스캔신호가 출력될 수 있다.
이를 방지하기 위해, 본 발명에서는, 도 9의 (b)에 도시된 바와 같이, 게이트 라인과 연결되어 있는 출력단에, 게이트 오프 신호로 출력되는 VSS보다 더 낮은 값을 갖는 VSS_2가 연결될 수 있다. 예를 들어, 인에이블신호에 의해 스캔신호가 출력되지 않는 기간에서, 출력단에 연결된 트랜지스터가 턴온되면, VSS_2가 게이트 오프 신호로 출력된다. 따라서, 인에이블신호에 의해 스캔신호가 출력되지 않는 기간에서, 비정상적인 형태의 스캔신호가 출력되지 않는다.
도 10은 본 발명에 따른 표시장치를 안정적으로 구동시키기 위한 안정화 회로의 구성을 나타낸 예시도이다.
본 발명에 따른 표시장치를 안정적으로 구동시키기 위해, 도 9의 (b)에 도시된 바와 같은 방법이 적용될 수 있으며, 도 9의 (b)에 도시된 방법을 실행시키기 위한 구체적인 방법이 도 10에 도시되어 있다.
본 발명에서, 스테이지의 출력단은, 인에이블 신호에 의해 스캔신호가 출력되지 않을 때, 도 10에 도시된 바와 같은 안정화 회로(25)에 의해 로우 레벨로 풀 다운될 수 있으며, 이에 따라, 로우 레벨을 갖는 게이트 오프 신호가 안정적으로 출력될 수 있다.
예를 들어, 인에이블신호에 의해 스캔신호가 출력되지 않는 기간에, 스테이지의 Q노드는 로우신호를 출력하며, 출력단(gate out(N))은 로우신호를 갖는 게이트 오프신호를 출력한다.
이 경우, 게이트가 Q노드와 연결된 제1트랜지스터(T1)는 턴오프된다. 또한, 스테이지에서 스캔신호로 이용될 클럭이 입력되는 단자와 상기 제1트랜지스터(T1)와 연결되어 있으며, 상기 단자에 게이트가 연결되어 있는 제2트랜지지스터(T2)는, 상기 클럭이 하이신호임으로, 상기 클럭에 의해 턴온된다. 따라서, 상기 단자와 상기 출력단에 연결되어 있으며, 게이트가 상기 제1트랜지스터와 제2트랜지스터의 연결단에 연결되어 있는 제3트랜지스터(T3)는 턴온된다. 이에 따라, 상기 출력단 및 저전위 전압원에 연결되어 있으며, 게이트가 상기 제3트랜지스터(T3)와 연결된 제4트랜지스터(T4)가 턴온되어, 게이트 오프 신호보다 낮은 레벨의 전압이, 게이트 라인으로 출력된다.
따라서, 인에이블신호에 의해 스캔신호가 출력되지 않는 구간에서, 도 9의 (a)에 도시된 바와 같은 비정상적인 형태의 스캔신호가 출력되지 않는다.
그러나, 스캔신호가 정상적으로 출력되는 구간에서는, 상기 클럭이, 제1트랜지스터(T1)와 제2트랜지스터(T2)를 통해 방전되기 때문에, 제4트랜지스터(T4)가 턴오프되며, 이에 따라, 게이트 오프 신호보다 낮은 레벨의 전압이 게이트 라인으로 출력되지 않는다.
도 11은 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도이다.
도 11에 도시된 구조에서, 상기 게이트 드라이버(120)는, 순차적으로 상기 스캔신호들을 생성하는 복수의 스테이지들을 포함하며, 스테이지들 각각에는, 도 11에 도시된 바와 같이, 차단부(250)가 연결된다. 스테이지들에 연결되어 있는 차단부(250)들 중 적어도 하나는, 인에이블 신호에 따라, 상기 스테이지로부터 상기 게이트 라인으로 출력되는 스캔신호를 차단할 수 있다.
즉, 상기 게이트 드라이버(120)에서는, 도 11에 도시된 바와 같이, 하나의 스캔신호를 출력하는 스테이지마다, 하나의 차단부(250)가 개별적으로 연결된다.
예를 들어, 상기 차단부(250)는, 도 11에 도시된 바와 같이, 클럭(CLK)이 입력되는 단자와 상기 스테이지의 풀업 트랜지스터(Pull up)에 연결되는 제42트랜지스터(T42), 상기 클럭이 입력되는 단자와 상기 제42트랜지스터(T42)의 게이트에 연결되며, 상기 클럭에 의해 턴온 또는 턴오프되는 제41트랜지스터 및 저전위 전압이 입력되는 단자 또는 그라운드(이하, 간단히 ‘저전위 전압원’이라 함)와, 상기 제42트랜지스터(T42)의 게이트에 연결되며, 상기 인에이블 신호(Enable)에 의해 턴온 또는 턴오프되는 제5i트랜지스터(T5i)를 포함한다.
이 경우, 도 11에 도시된 상기 스테이지의 풀업 트랜지스터(Pull Up)가 턴온되고, 클럭(CLK)이 하이(High)일 때, 상기 인에이블 신호가 오프이면, 제5i트랜지스터(T5i)는 오프되고, 제41트랜지스터(T41) 및 제42트랜지스터(T42)는 턴온되어, 상기 풀업 트랜지스터로 상기 클럭이 입력되며, 상기 클럭은 상기 풀업 트랜지스터를 통해 상기 게이트 라인으로 출력된다. 즉, 상기 클럭이 스캔신호가 되어 상기 게이트 라인으로 출력된다.
그러나, 상기 풀업 트랜지스터가 턴온되고, 상기 클럭이 하이(High)일 때, 상기 인에이블 신호가 온되면, 제41트랜지스터(T41) 및 제5i트랜지스터(T5i)가 턴온된다. 이에 따라, 상기 클럭은 상기 제41트랜지스터(T41) 및 상기 제5i트랜지스터(T5i)를 통해 저전위 전압원으로 방전된다. 따라서, 상기 클럭이 상기 풀업 트랜지스터를 통해 상기 게이트 라인으로 출력되지 않는다. 즉, 상기 게이트 라인으로 스캔신호가 출력되지 않는다.
상기한 바와 같이, 각각의 스테이지에서 상기 인에이블 신호를 제어하는 것에 의해, 상기 스캔신호의 출력여부가 결정될 수 있다.
부연하여 설명하면, 도 11에 도시된 구조에서는, 도4를 참조하여 설명한 구조와는 달리, 스테이지에서 출력되는 스캔신호의 출력을 풀다운 시키는 방법이 아닌, 스테이지의 풀업 트랜지스터로 공급되는 클럭을 제어하여, 스캔신호의 출력여부를 제어하는 방법을 이용하고 있다. 우선, 기본 정상 구동 시에는 Enable 신호가 Low로 되어 T5i가 OFF 되고, T41을 통해 전송된 하이레벨의 클럭이 T42를 턴온시킨다. T42가 턴온되면, 클럭이 T42를 통해 Pull up Tr로 전송되며, 이에 따라, 정상적인 스캔신호가 출력단을 통해 게이트 라인으로 출력된다. Stop 동작 시에는 Enable 신호가 T5i를 턴온시켜, T42의 Gate를 Low레벨로 Pull down 시킨다. 따라서 클럭(CLK)이 T42를 통해 Pull up Tr로 출력되지 못하고, 결국 게이트 라인으로 스캔신호가 츨력되지 않는다.
도 12는 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도이다.
도 12에 도시된 구조에서, 게이트 드라이버(120)는 순차적으로 스캔신호들을 생성하는 복수의 스테이지들을 포함하며, 상기 스테이지들 각각에는 차단부(250)가 연결된다. 상기 차단부들 중 적어도 하나는, 인에이블신호에 따라, 상기 스테이지로부터 상기 게이트 라인으로 출력되는 스캔신호를 차단할 수 있다.
도 12에 도시된 게이트 드라이버(120)의 기본적인 구조는, 본 발명의 도 11을 참조하여 설명된 게이트 드라이버의 기본적인 구조와 유사하다. 즉, 도 12에 도시된 바와 같이, 하나의 스캔신호를 출력하는 스테이지마다, 하나의 차단부(250)가 개별적으로 연결된다. 하지만, 이전 실시예와는 다른 구조의 차단부(250)가 구비된다.
예를 들어, 상기 차단부(250)는, 도 12에 도시된 바와 같이, 클럭(CLK)이 입력되는 단자와 상기 스테이지의 풀업 트랜지스터(Pull up)에 연결되며, 상기 클럭에 의해 턴온 또는 턴오프되는 제41트랜지스터(T41) 및 저전위 전압이 입력되는 저전위 전압원과, 상기 스테이지의 풀업 트랜지스터(Pull up)에 연결되며, 상기 인에이블 신호(Enable)에 의해 턴온 또는 턴오프되는 제5i트랜지스터(T5i)를 포함한다.
이 경우, 도 12에 도시된 상기 스테이지의 풀업 트랜지스터(Pull Up)가 턴온되고, 클럭(CLK)이 하이(High)일 때, 상기 인에이블 신호가 오프이면, 제5i트랜지스터(T5i)는 오프되고, 제41트랜지스터(T41)는 턴온되어, 상기 풀업 트랜지스터로 상기 클럭이 입력되며, 상기 클럭은 상기 풀업 트랜지스터를 통해 상기 게이트 라인으로 출력된다. 즉, 상기 클럭이 스캔신호가 되어 상기 게이트 라인으로 출력된다.
그러나, 상기 풀업 트랜지스터가 턴온되고, 상기 클럭이 하이(High)일 때, 상기 인에이블 신호가 온되면, 제41트랜지스터(T41) 및 제5i트랜지스터(T5i)가 턴온된다. 이에 따라, 상기 클럭은 상기 제41트랜지스터(T41) 및 상기 제5i트랜지스터(T5i)를 통해 방전된다. 따라서, 상기 클럭이 상기 풀업 트랜지스터를 통해 상기 게이트 라인으로 출력되지 않는다. 즉, 상기 게이트 라인으로 스캔신호가 출력되지 않는다.
상기한 바와 같이, 각각의 스테이지에서 상기 인에이블 신호를 제어하는 것에 의해, 상기 스캔신호의 출력여부가 결정될 수 있다.
부연하여 설명하면, 도 12에 도시된 게이트 드라이버는, 도 11에 도시된 구조에서 T42가 제거되고, T41이 직접 풀업 트랜지스터에 연결된 경우와 유사한 구조를 가지고 있다. 도 12에 도시된 게이트 드라이버는, Stop & start 동작을 하기 위해, T41을 통해 들어오는 clock을, 도 11에 도시된 게이트 드라이버와 마찬가지로 Enable 신호를 이용하여 Low level로 만든다. 이에 따라, clock이 Pull up TFT를 통해 gate line으로 출력되지 못한다.
도 13은 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도이다.
본 실시예에서, 게이트 드라이버(120)는, 도 13에 도시된 바와 같이, 순차적으로 상기 스캔신호들을 생성하는 복수의 스테이지들을 포함하며, 상기 스테이지들 각각에는 차단부(250)가 연결된다. 상기 차단부(250)들 중 적어도 하나는, 인에이블 신호에 따라, 상기 스테이지로부터 상기 게이트 라인으로 출력되는 스캔신호를 차단할 수 있다.
게이트 드라이버(120)의 기본적인 구조는, 도 11 및 도 12를 참조하여 설명된 본 발명의 제2실시예에 적용되는 게이트 드라이버의 기본적인 구조와 유사하다. 즉, 도 13에 도시된 바와 같이, 하나의 스캔신호를 출력하는 스테이지마다, 하나의 차단부(250)가 개별적으로 연결된다.
예를 들어, 상기 차단부(250)는, 도 13에 도시된 바와 같이, 클럭(CLK)이 입력되는 단자와 상기 스테이지의 풀업 트랜지스터(Pull up)에 연결되며, 게이트가 상기 풀업 트랜지스터의 게이트에 연결되어 있는 제42트랜지스터(T42) 및 저전위 전압이 입력되는 저전위 전압원과, 상기 스테이지의 풀업 트랜지스터에 연결되며, 상기 인에이블 신호(Enable)에 의해 턴온 또는 턴오프되는 제5i트랜지스터(T5i)를 포함한다.
이 경우, 도 13에 도시된 상기 스테이지의 풀업 트랜지스터(Pull Up)가 턴온되고, 클럭(CLK)이 하이(High)일 때, 상기 인에이블 신호가 오프이면, 제5i트랜지스터(T5i)는 오프되고, 제42트랜지스터(T42)는 턴온되어, 상기 풀업 트랜지스터로 상기 클럭이 입력되며, 상기 클럭은 상기 풀업 트랜지스터를 통해 상기 게이트 라인으로 출력된다. 즉, 상기 클럭이 스캔신호가 되어 상기 게이트 라인으로 출력된다.
그러나, 상기 풀업 트랜지스터가 턴온되고, 상기 클럭(CLK)이 하이(High)일 때, 상기 인에이블 신호가 턴온되면, 제42트랜지스터(T42)가 턴온된다. 이에 따라, 상기 클럭은 상기 제42트랜지스터(T42) 및 상기 제5i트랜지스터(T5i)를 통해 저전위 전압원으로 방전된다. 따라서, 상기 클럭이 상기 풀업 트랜지스터를 통해 상기 게이트 라인으로 출력되지 않는다. 즉, 상기 게이트 라인으로 스캔신호가 출력되지 않는다.
부연하여 설명하면, 도 13에 도시된 게이트 드라이버에서는, T42 의 gate가 스테이지의 Q-node에 연결된다. 따라서, 정상 화면 구동 시에, Q-node가 high 전압이면, 하이레벨을 갖는clock이 Pull up TFT를 통해 gate line으로 출력되며, Q-node가 low 전압일 때에는 T42가 OFF되어, 클럭이 게이트 라인으로 출력되지 않는다. 또한, 도 13에 도시된 게이트 드라이버에서는, Stop & Start 동작 시에는, Enable 신호가 High로 되어, T5i가 On되며, 따라서, T42를 통과한 clock은 저전위 전압원으로 방전된다. 따라서, gate line으로 스캔신호가 출력되지 않아, gate line으로 스캔신호 출력이 Stop된다.
도 11 내지 도 13에 도시된 게이트 드라이버의 구조들에서, 상기 인에이블 신호에 의한 스탑(Stop) 동작 시에 플로팅(Floating)된 게이트 라인은, 도 8을 참조하여 설명한 안정화 회로(24)에 의해 안정화될 수 있다.
도 14는 본 발명의 표시장치에 적용되는 또 다른 구조의 게이트 드라이버를 나타낸 예시도이고, 도 15 내지 도 18은 도 14의 도시된 게이트 드라이버를 구성하는 스테이지의 다양한 구성도들이다.
도 14에 도시된 바와 같이, 게이트 드라이버(120)는 순차적으로 캐리신호들(Carry_Out_1 to Carry_Out_7)을 생성하는 캐리스테이지(1st stage)들을 포함하는 제1쉬프트 레지스터(270) 및 상기 캐리신호들에 따라, 순차적으로 상기 스캔신호들(Gate_Out_1 to Gate_Out_7)을 상기 게이트 라인들로 출력하는 스캔스테이지(2nd stage)들을 포함하는 제2쉬프트 레지스터(280)를 포함하며, 상기 제2쉬프트 레지스터(280)에 포함되어 있는 상기 스캔스테이지(2nd stage)들 중 적어도 하나는, 상기 인에이블신호(Enable)에 따라, 상기 게이트 라인으로 출력되는 스캔신호를 차단한다.
예를 들어, 도 14에서 좌측에 형성되어 있는 캐리스테이지(1st stage)들은 제1쉬프트 레지스터(270)를 형성하며, 우측에 형성되어 있는 스캔스테이지(2nd stage)들은 제2쉬프트 레지스터(280)를 형성한다.
상기 제1쉬프트 레지스터(270)에 형성되어 있는 상기 캐리스테이지들은 순차적으로 상기 캐리신호들(Carry_Out_1 to Carry_Out_7)을 출력한다.
상기 캐리신호는, 상기 스캔스테이지에 스타트 신호로 입력된다. 상기 캐리신호에 의해 상기 스캔스테이지가 구동되며, 상기 스캔스테이지는 최종적으로 상기 스캔신호를 상기 게이트 라인으로 출력한다. 상기 캐리신호는, 상기 제1쉬프트 레지스터(270)에 구비된 또 다른 캐리스테이지에 스타트 신호로 입력된다.
상기 캐리신호와 함께 상기 인에이블 신호(Enable)가 상기 스캔스테이지로 입력될 때, 상기 스캔스테이지는 상기 스캔신호를 상기 게이트 라인으로 출력하지 않을 수 있다.
즉, 상기 제2쉬프트 레지스터(280)를 구성하는 상기 스캔스테이지들은, 상기 캐리신호에 의해 구동되나, 상기 인에이블신호에 따라 상기 스캔신호를 상기 게이트 라인으로 출력하지 않을 수 있다.
부연하여 설명하면, 본 실시예는, 전술한 실시예들과는 달리, 복수의 스테이지들로 구성된 두 개의 쉬프트 레지스터들(270, 280)을 이용한 듀얼 쉬프트레지스터 구조를 가지고 있다.
듀얼 쉬프트레지스터 구조에 적용되는 캐리스테이지들 및 스캔스테이지들은, 도 6a를 참조하여 설명된 SLC를 기반으로 구성될 수도 있으나, 도 6b를 참조하여 설명된 HDAC를 기반으로 구성될 수도 있다.
듀얼 쉬프트레지스터 구조에 적용되는 상기 캐리스테이지와 상기 스캔스테이지의 세부 구성은 도 15 내지 도 18에 도시되어 있다.
듀얼 쉬프트레지스터 구조에서 각 스테이지는, Dual Pull down GIP 구조로 구성될 수도 있으나, Simple Logic Circuit(SLC)을 기반으로 하여 구성될 수도 있으며, 또는, 불안정한 Ripple이 개선된 N-SLC(No ripple SLC)을 기반으로 하여 구성될 수 있다. SLC 기반의 듀얼 쉬프트레지스터 구조에서, Stop & Start 동작을 하기 위해서는, 도 15 내지 도 18에 도시된 바와 같이, 도 6a에 도시된 SLC기반의 스테이지에 구비된 T3c(Noise cleaner) 회로가 제거된 스테이지들이 이용되어야 하며, 스캔스테이지로는 Enable 신호가 입력되어야 한다.
예를 들어, 도 15에 도시되어 있는 바와 같이, 상기 캐리스테이지의 캐리신호(Carry Out(n))는, 상기 스캔스테이지에 입력되어 스캔스테이지를 동작시킨다. 이 경우, 일반적인 SLC기반의 스테이지에서Pre-charge TFT로 이용되는 T1의 Source에 Enable 신호가 연결된 스캔스테이지가, Enable신호에 따라 상기 스캔스테이지로부터의 스캔신호 출력을 제어하여, stop & start 동작을 한다.
특히, 전술한 실시예들과는 달리, 본 실시예에서는, 상기 인에이블신호가 로우신호일 때, Stop & Start 동작이 실행되며, 상기 인에이블신호가 하이신호일 때, 스캔신호가 출력되는 정상 동작이 실행된다. 예를 들어, 도 15에서 상기 인에이블 신호가 하이신호이면, 상기 캐리신호(Carry Out(n))에 의해 제1트랜지스터(T1)가 턴온될 때, 상기 인에이블 신호가 상기 제1트랜지스터(T1)를 통해 전송되어, 풀업 트랜지스터(T6)가 턴온된다. 이에 따라, 상기 스캔스테이지가 스캔신호를 게이트 라인으로 출력할 수 있다. 그러나, 상기 인에이블 신호가 로우신호이면, 상기 캐리신호에 의해 상기 제1트랜지스터(T1)가 턴온되더라도, 상기 풀업 트랜지스터(T6)가 턴오프되며, 이에 따라, 상기 스캔스테이지는 스캔신호를 출력하지 않는다.
또한, 도 16에 도시된 캐리스테이지와 스캔스테이지는, 도 15를 참조하여 설명된 방법과 유사한 방법으로 구동된다. 도 16에 도시된 스캔스테이지에는, 도 15에 도시된 스캔스테이지와 비교할 때, Noise cleaner회로(27)가 더 포함되어 있다.
도 16에 도시된 스캔스테이지로 로우레벨을 갖는 인에이블신호가 입력되어, 풀업 트랜지스터(T6)가 턴오프되면, 상기 스캔스테이지로 스캔신호가 출력되지 않는다. 이 경우, T5i은 턴오프되며, 따라서, 클럭은, T42를 통해 T7n으로 전송된다. 상기 클럭은 상기 스캔스테이지의 스캔신호로 이용되기 위해 입력되는 신호이기 때문에, 상기 캐리신호가 입력될 때, 하이레벨을 갖는다. 따라서, T7n은 상기 클럭에 의해 턴온되며, 이에 따라, 스캔스테이지의 출력단으로는 저전위 전압(VSS)이 공급된다.
따라서, 인에이블신호에 의해, 스캔신호의 출력이 제한된 경우, 스캔스테이지의 출력단에 저전위 전압(VSS)이 공급되기 때문에, 비정상적인 스캔신호가 게이트 라인으로 출력되지 않는다.
부연하여 설명하면, 상기 노이즈 클리너 회로(27)가 없다면, 인에이블신호에 의해 스캔신호의 출력이 제한될 때, 스캔스테이지의 출력단이 플로팅되어, 노이즈가 발생될 수 있다. 그러나, 상기 노이즈 클리너 회로(27)에 의해 저전위 전압(VSS)이 출력단에 공급되기 때문에, 게이트 라인을 통해 노이즈가 출력되지 않는다.
또한, 도 17에 도시된 캐리스테이지와 스캔스테이지는, 도 15를 참조하여 설명된 방법과 유사한 방법으로 구동된다. 도 17에 도시된 스캔스테이지에는, 도 15에 도시된 스캔스테이지와 비교할 때, 안정화용 트랜지스터(T9)가 더 포함되어 있으며, 상기 안정화용 트랜지스터(T9)로는 인에이블신호와 반대 극성을 갖는 반전신호(Enable_B)가 입력된다. 상기 안정화용 트랜지스터(T9)는 노드제어 트랜지스터라고도 한다.
도 17에 도시된 캐리스테이지와 스캔스테이지의 기본적인 구조 및 동작 방법은, 도 15를 참조하여 설명된 캐리스테이지와 스캔스테이지의 구조 및 동작 방법과 동일하다.
그러나, 도 17에 도시된 게이트 드라이버에서는, 클럭 커플링(Clock coupling)을 방지 하기 위해, Stop & Start 동작 용 Enable 신호 외에 반전신호(Enable_B)가 추가적으로 이용되며, 반전신호에 따라 안정화용 트랜지스터(T9)가 턴온 또는 턴오프됨으로써, Stop & Start 동작 시에 Q-node가 안정화될 수 있다.
예를 들어, 도 17에 도시된 스캔스테이지로 로우레벨을 갖는 인에이블신호가 입력되어, 풀업 트랜지스터(T6)가 턴오프되면, 상기 스캔스테이지로 스캔신호가 출력되지 않는다.
이 경우, 하이레벨을 갖는 상기 반전신호에 의해 상기 안정화용 트랜지스터(T9)가 턴온되며, 이에 따라, 저전위 전압(VSS)이 풀업 트랜지스터(T6)의 게이트, 즉, Q노드에 공급된다.
즉, 인에이블신호에 의해, 스캔신호의 출력이 강제로 차단된 경우, 스캔스테이지의 Q노드에 출력단에 저전위 전압(VSS)이 공급되기 때문에, 상기 풀업 트랜지스터(T6)가 확실히 턴오프되며, 이에 따라, 비정상적인 스캔신호가 게이트 라인으로 출력되지 않는다. 또한, 노드들에 남아있을 수 있는 잔류전하들을 방전시켜, 트랜지스터들의 열화를 지연시킬 수 있다.
스캔신호가 강제로 차단되지 않는 경우에는, 인에이블신호가 하이레벨을 갖고, 반전신호가 로우레벨을 갖는다. 따라서, 안정화용 트랜지스터(T9)가 턴오프되며, 이에 따라, Q노드로는 하이레벨의 인에이블신호가 정상적으로 공급되어, 풀업 트랜지스터(T6)가 턴온될 수 있다.
또한, 도 18에 도시된 캐리스테이지와 스캔스테이지는, 도 17을 참조하여 설명된 방법과 유사한 방법으로 구동된다. 도 18에 도시된 스캔스테이지에는, 도 17에 도시된 스캔스테이지와 비교할 때, 도 16을 참조하여 설명된 Noise cleaner회로(27)가 더 포함되어 있다.
도 18에 도시된 스캔스테이지로 로우레벨을 갖는 인에이블신호가 입력되어, 풀업 트랜지스터(T6)가 턴오프되면, 상기 스캔스테이지로 스캔신호가 출력되지 않는다.
이 경우, 상기 노이즈 클리너 회로(27)에 의해, 상기 스캔스테이지의 출력단으로 전압(VSS)이 공급되며, 이에 따라, 비정상적인 스캔신호가 게이트 라인으로 출력되지 않는다. 또한, 상기 안정화용 트랜지스터(T9)로 하이레벨을 갖는 반전신호가 입력되기 때문에, 상기 안정화용 트랜지스터(T9)가 턴온되어, 상기 풀업 트랜지스터(T6)의 게이트로 저전위 전압(VSS)이 공급되며, 이에 따라, 풀업 트랜지스터(T6)가 턴오프된다.
부연하여 설명하면, 도 18에 도시된 스캔스테이지에서는, 인에이블신호에 의해, 스캔신호가 강제로 차단될 때, 상기 풀업 트랜지스터(T6)가 저전위 전압(VSS)에 의해 확실히 턴오프되어 1차적으로 스캔신호가 출력되는 것이 방지될 수 있으며, 또한, 상기 노이즈 클리너 회로(27)에 의해, 상기 스캔스테이지의 출력단으로 전압(VSS)이 공급되기 때문에, 비정상적인 스캔신호가 게이트 라인으로 출력되지 않는다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (23)

  1. 게이트라인들과 데이터라인들이 형성되어 있는 패널;
    상기 패널에 형성되어 있는 데이터라인들로 데이터전압을 공급하는 데이터드라이버; 및
    스타트신호에 따라 순차적으로 구동되는 스테이지들로 구성된 게이트 드라이버를 포함하며,
    상기 게이트 드라이버는 인에이블신호에 따라 상기스테이지들 중 적어도 하나의 스테이지로부터 출력되는 스캔신호의 출력을 제어하는 표시장치.
  2. 제 1 항에 있어서,
    상기 인에이블신호는, 상기 스테이지들 중 적어도 하나의 스테이지의 출력단을 저전위전압원으로 방전시키는 표시장치.
  3. 제 1 항에 있어서,
    상기 게이트 드라이버는 상기 인에이블신호에 따라 턴온 또는 턴오프되는 트랜지스터로 구성된 차단부를 포함하고,
    상기 트랜지스터는 상기 스테이지들 중 어느 하나의 스테이지의 출력단과 저전위 전압원 사이에 연결된 표시장치.
  4. 제 1 항에 있어서,
    상기 인에이블신호는, 상기 스테이지들 중 어느 하나의 스테이지에 공급되어 상기 스캔신호로 이용되는 클럭을, 저전위 전압원으로 방전시키는 표시장치.
  5. 제 1 항에 있어서,
    상기 게이트 드라이버는 차단부를 포함하고,
    상기 차단부는,
    상기 스테이지들 중 어느 하나의 스테이지에 공급되어 상기 스캔신호로 이용되는 클럭이 입력되는 단자와 풀업트랜지스터에 연결되는 제1트랜지스터;
    상기 클럭이 입력되는 단자와 상기 제1트랜지스터의 게이트에 연결되며, 상기 클럭에 의해 턴온 또는 턴오프되는 제2트랜지스터; 및
    저전위 전압원과 상기 제1트랜지스터의 게이트에 연결되며, 상기 인에이블신호에 따라 턴온 또는 턴오프되는 제3트랜지스터를 포함하는 표시장치.
  6. 제 1 항에 있어서,
    상기 게이트 드라이버는 차단부를 포함하고,
    상기 차단부는,
    상기 스테이지들 중 어느 하나의 스테이지에 공급되어 상기 스캔신호로 이용되는 클럭이 입력되는 단자와 풀업트랜지스터에 연결되며, 상기 클럭에 따라 턴온 또는 턴오프되는 제1트랜지스터; 및
    저전위 전압원과 상기 풀업트랜지스터에 연결되며, 상기 인에이블신호에 따라 턴온 또는 턴오프되는 제2트랜지스터를 포함하는 표시장치.
  7. 제 1 항에 있어서,
    상기 게이트 드라이버는 차단부를 포함하고,
    상기 차단부는,
    상기 스테이지들 중 어느 하나의 스테이지에 공급되어 상기 스캔신호로 이용되는 클럭이 입력되는 단자와 풀업트랜지스터에 연결되며, 게이트가 상기 풀업트랜지스터의 게이트에 연결되어 있는 제1트랜지스터; 및
    저전위 전압원과 상기 풀업트랜지스터에 연결되며, 상기 인에이블신호에 의해 턴온 또는 턴오프되는 제2트랜지스터를 포함하는 표시장치.
  8. 제 1 항에 있어서,
    상기 스테이지들은 순차적으로 캐리신호들을 생성하는 캐리스테이지들 및 상기 캐리신호들에 따라 순차적으로 구동되는 스캔스테이지들을 포함하고,
    상기 스캔스테이지들 중 적어도 하나는, 상기 인에이블신호에 따라, 상기 스캔신호의 출력을 제어하는 표시장치.
  9. 제 8 항에 있어서,
    상기 스캔스테이지들 각각은,
    Q노드의 전위에 따라 클럭을 상기 스캔신호로 출력하는 풀업트랜지스터; 및
    상기 Q노드와 상기 인에이블신호가 입력되는 단자 사이에 연결되며, 상기 캐리신호에 따라 턴온 또는 턴오프되어 상기 Q노드를 상기 인에이블신호로 충전시키는 트랜지스터를 포함하는 표시장치.
  10. 제 9 항에 있어서,
    상기 스캔스테이지들 각각은,
    상기 인에이블신호가 상기 풀업트랜지스터를 턴오프시키는 전위를 가질 때, 상기 출력단자로 저전위전압을 공급하는 안정부를 더 포함하는 표시장치.
  11. 제 10 항에 있어서,
    상기 안정부는,
    상기 출력단자와 상기 저전위전압을 공급하는 저전위 전압원 사이에 연결되는 제1트랜지스터;
    상기 클럭이 입력되는 단자와 상기 제1트랜지스터의 게이트에 연결되는 제2트랜지스터;
    상기 클럭이 입력되는 단자와 상기 제2트랜지스터의 게이트에 연결되며, 게이트가 상기 클럭이 입력되는 단자와 연결된 제3트랜지스터; 및
    상기 제2트랜지스터의 게이트와 상기 저전위 전압원 사이에 연결되며, 게이트가 상기 Q 노드와 연결된 제4트랜지스터를 포함하는 표시장치.
  12. 제 1 항에 있어서,
    상기 스테이지들 중 적어도 하나의 스테이지는 노드제어부를 포함하고,
    상기 노드제어부는 상기 스테이지에서 플로팅되는 노드로, 상기 노드에 연결된 트랜지스터를 오프시키는 전압을 공급하는 표시장치.
  13. 제 12항에 있어서,
    상기 노드제어부는 상기 스테이지에서 플로팅되는 노드와 상기 저전위 전압원 사이에 연결되고, 노드제어신호에 따라 턴온 또는 턴오프되는 노드제어 트랜지스터를 포함하는 표시장치.
  14. 제1항에 있어서,
    상기 게이트 드라이버는 QB-node가 없는 스테이지들로 구성된 표시장치.
  15. 제 1 항에 있어서,
    상기 게이트 드라이버는 서로 인접한 두 개의 스테이지들끼리 서로 QB-node를 공유하도록 구성된 표시장치.
  16. 제 1 항에 있어서,
    상기 인에이블신호에 따라 상기 게이트 드라이버의 스테이지들로부터 상기 스캔신호가 상기 게이트 라인으로 출력되지 않는 동안, 상기 패널의 터치여부를 판단하는 터치 드라이버를 더 포함하는 표시장치.
  17. 일 프레임기간 중, 게이트 드라이버에 인가되는 인에이블 신호에 따라 상기 게이트 드라이버에 포함된 스테이지들 중 적어도 하나의 스테이지와 연결된 게이트 라인으로 스캔신호를 출력하는 단계; 및
    상기 일 프레임 기간 중, 상기 인에이블신호에 따라 상기 스테이지들 중 적어도 하나의 스테이지와 연결된 게이트 라인으로 스캔신호를 출력하지 않는 단계를 포함하는 표시장치 구동방법.
  18. 제 17항에 있어서,
    상기 스캔신호를 출력하지 않는 단계는,
    상기 인에이블 신호가, 상기 게이트 라인과 연결된 스테이지의 출력단을 저전위 전압원으로 방전시켜 상기 게이트 라인에 상기 스캔신호가 출력되지 않도록 제어하는 표시장치 구동방법.
  19. 제 17항에 있어서,
    상기 스캔신호를 출력하지 않는 단계는,
    상기 인에이블 신호가, 상기 게이트 라인과 연결된 스테이지에서 상기 스캔신호로 이용되는 클럭을 저전위 전압원으로 방전시켜 상기 게이트 라인에 상기 스캔신호가 출력되지 않도록 제어하는 표시장치 구동방법.
  20. 제 17항에 있어서,
    상기 스캔신호를 출력하지 않는 단계는,
    상기 인에이블 신호가, 상기 게이트 라인과 연결된 스테이지의 풀업 트랜지스터를 턴 오프 시켜 상기 게이트 라인에 상기 스캔신호가 출력되지 않도록 제어하는 표시장치 구동방법.
  21. 제 17 항에 있어서,
    상기 인에이블 신호에 따라 상기 게이트 라인들 중 적어도 하나의 게이트 라인으로 상기 스캔신호가 출력되지 않는 동안, 터치 여부를 하는 단계를 더 포함하는 표시장치 구동방법.
  22. 제 17 항에 있어서,
    상기 스캔신호를 출력하지 않는 스테이지의 플로팅 노드의 잔류전하를 방전시키는 단계를 더 포함하는 표시장치 구동방법.
  23. 제 17 항에 있어서,
    상기 인에이블 신호에 따라 스캔신호를 출력하지 않는 스테이지의 출력단자로, 상기 스테이지의 스캔신호로서 이용될 클럭과 상기 스테이지의 Q노드의 전위을 이용하여, 저전위 전압을 공급하는 단계를 더 포함하는 표시장치 구동방법.
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