WO2015159450A1 - 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体 - Google Patents

半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体 Download PDF

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Definitions

  • the present invention relates to a semiconductor element, an electric device, a bidirectional field effect transistor, and a mounting structure, and more particularly, a semiconductor element using a gallium nitride (GaN) -based semiconductor, an electric device using the semiconductor element, and a bidirectional field effect transistor.
  • the present invention also relates to an electric apparatus using the bidirectional field effect transistor and a mounting structure including the semiconductor element or the bidirectional field effect transistor.
  • Si silicon
  • GaN gallium nitride
  • a field effect transistor (FET) type lateral type that is, an element having a configuration in which a traveling channel is formed in parallel with a substrate.
  • FET field effect transistor
  • an undoped GaN layer is several ⁇ m thick on a base substrate made of sapphire or SiC, and an AlGaN layer having an Al composition of about 25% is laminated on the AlGaN / GaN heterointerface.
  • This element is usually called an HFET (hetero-junction FET).
  • the phenomenon of current collapse is a phenomenon in which the drain current value after a high voltage is applied to the drain current value at a low drain voltage up to several volts decreases.
  • a higher value means a phenomenon in which the drain current value at the time of ON decreases.
  • Current collapse is not a phenomenon peculiar to GaN-based FETs, but it appears prominently when a high voltage can be applied between the source and drain by a GaN-based FET. This is a phenomenon that occurs.
  • the cause of current collapse is explained as follows.
  • a high voltage is applied between the gate and drain of an FET and between the cathode and anode of a diode, a high electric field region is generated directly under the gate or directly under the anode, but electrons move to or near the surface of the high electric field portion. Trapped.
  • Sources of electrons include those that drift from the gate electrode to the semiconductor surface, and those that channel electrons move to the surface with a high electric field. Since it is negatively biased by the negative charge of the electrons, the electron concentration of the electron channel is reduced and the channel resistance is increased.
  • the surface is subjected to passivation with a dielectric film, so that the electron movement is limited and current collapse is suppressed.
  • current collapse cannot be sufficiently suppressed only by the dielectric film.
  • FP field plate
  • FIG. 1A shows a conventional AlGaN / GaN HFET using field plate technology.
  • a GaN layer 102 and an AlGaN layer 103 are sequentially stacked on a base substrate 101, and a gate electrode 104, a source electrode 105, and a drain electrode 106 are formed on the AlGaN layer 103.
  • a gate electrode 104, a source electrode 105, and a drain electrode 106 are formed on the AlGaN layer 103.
  • the upper part of the gate electrode 104 and the upper part of the source electrode 105 extend like a hat collar to the drain electrode 106 side to form a field plate.
  • FIG. 1B shows the electric field distribution with and without the field plate corresponding to FIG. 1A. Since the area of the electric field distribution is equal to the drain voltage, it is possible to improve the breakdown voltage and suppress the current collapse of the AlGaN / GaN HFET by dispersing the peak electric field.
  • FIG. 2A shows a conventional pn junction with a small reverse bias voltage applied.
  • FIG. 3A shows a superjunction unit unit with a small reverse bias voltage applied.
  • a p-type layer 151 and an n-type layer 152 are joined, a p-type layer 151 has a p-electrode 153, and an n-type layer 152 has an n-electrode 154.
  • the junction surface of the pn junction is parallel to the p electrode 153 and the n electrode 154.
  • a void layer 151a is formed in the vicinity of the bonding surface of the p-type layer 151, and the other part is a p-type neutral region.
  • a void layer 152a is formed in the vicinity of the bonding surface of the n-type layer 152, and the other part is an n-type neutral region.
  • the p-type layer 201 and the n-type layer 202 form a pn junction as in the conventional pn junction.
  • the p-electrode 203 formed on the n-type layer 202 and the n-electrode 204 formed on the n-type layer 202 are formed orthogonal to the main joint surface of the p-type layer 201 and the n-type layer 202 spreading in a planar shape. .
  • the joint surfaces are bent in directions opposite to each other with respect to the main joint surface.
  • a void layer 201a is formed in the vicinity of the bonding surface of the p-type layer 201, and the other part is a p-type neutral region.
  • a void layer 202a is formed in a portion in the vicinity of the bonding surface of the n-type layer 202, and the other portion is an n-type neutral region.
  • FIG. 2B shows the electric field distribution of a conventional pn junction in a state where a small reverse bias voltage is applied between the p electrode 153 and the n electrode 154, corresponding to FIG. 2A.
  • FIG. 3B shows the electric field distribution of the super junction in a state where a small reverse bias voltage is applied between the p electrode 203 and the n electrode 204, corresponding to FIG. 3A.
  • FIG. 4A shows a state where a large reverse bias voltage is applied in a conventional pn junction.
  • FIG. 5A shows a state where a large reverse bias voltage is applied in the super junction.
  • FIG. 4B shows the electric field distribution of the conventional pn junction in a state where a large reverse bias voltage is applied between the p electrode 153 and the n electrode 154, corresponding to FIG. 4A.
  • FIG. 5B shows the electric field distribution of the super junction in a state where a large reverse bias voltage is applied between the p electrode 203 and the n electrode 204, corresponding to FIG. 5A.
  • the spread of the depletion layers 151a, 152a, 201a, and 202a occurs from the pn junction surface as in the conventional pn junction and super junction.
  • the electric field distribution due to fixed charges such as acceptor ions and donor ions in the depletion layers 151a and 152a is triangular as shown in FIGS. 2B and 4B, and a peak electric field distribution is generated.
  • the super junction as shown in FIGS. 3B and 5B, even if the depletion layers 201a and 202a spread, the electric field (integrated value of charges) is constant in the direction connecting the p electrode 203 and the n electrode 204. It can be seen that the electric field concentration does not occur.
  • the applied voltage is an integral value of the electric field (in FIG. 2B, FIG. 3B, FIG. 4B, and FIG. 5B, it corresponds to the area of the electric field)
  • the withstand voltage of the conventional pn junction is limited by the maximum electric field strength generated on the joint surface.
  • the superjunction can handle and withstand the applied voltage with a uniform electric field over the entire semiconductor.
  • the superjunction is applied to the drift layer of Si-MOS power transistors and Si power diodes having vertical and horizontal structures.
  • Patent Document 1 there is a principle of polarization junction as a method of generating positive charge and negative charge distribution similar to that of a super junction without depending on a pn junction (see, for example, Patent Document 1).
  • Patent Document 2 a technique aiming at a high breakdown voltage using polarization has been proposed (see, for example, Patent Document 2).
  • This semiconductor element includes an In z Ga 1-z N layer (0 ⁇ z ⁇ 1), an Al x Ga 1-x N layer (0 ⁇ x ⁇ 1), an In y Ga 1-y N layer (0 ⁇ y ⁇ 1) and a p-type In w Ga 1-w N layer (0 ⁇ w ⁇ 1) are sequentially stacked, and when not operating, an Al x Ga 1-x N layer and an In y Ga 1-y N layer Two-dimensional hole gas is formed in the In y Ga 1-y N layer in the vicinity of the hetero interface between the layers, and the In z Ga 1-z N layer, the Al x Ga 1-x N layer, A two-dimensional electron gas is formed in the In z Ga 1 -z N layer in the vicinity of the hetero interface between the two layers.
  • the surface GaN layer is doped with Mg, the band near the surface is lifted by the negative fixed charge of the Mg acceptor, and a sufficient amount of 2 is added to the AlGaN / GaN heterointerface on the surface side. It is improved to generate a dimensional hole gas.
  • the first transistor that substantially utilizes the polarization effect was announced (see Non-Patent Document 4).
  • Patent Document 3 Since the semiconductor element using the polarization super-junction (PJ) proposed in Patent Document 3 and Non-Patent Document 3 uses the same principle as the Si super-junction method, the field plate conventionally proposed In principle, a super withstand voltage element can be obtained more easily than the method. However, according to a study conducted independently by the present inventors, it has become clear that the operation (dynamics, dynamic characteristics) is limited by the speed of hole movement.
  • PJ polarization super-junction
  • the surface p-type GaN layer in the semiconductor elements of Patent Document 3 and Non-Patent Document 3 is introduced in order to cancel out the surface level, and the total amount of acceptors has an appropriate value. If the total amount of acceptors is too large, in addition to the channel two-dimensional electron gas, a large amount of holes derived from the acceptors are generated, the charge balance with the channel electrons is lost, and the breakdown voltage is reduced. However, a p-side ohmic electrode (p-electrode) is formed on a part of the surface of the p-type GaN layer to extract or introduce holes as the device operates. Ohmic contact cannot be obtained.
  • An object of the present invention is to provide a low-loss semiconductor element and a bidirectional field-effect transistor that can be overcome, have a high breakdown voltage, eliminate the occurrence of current collapse, and can operate at high speed.
  • Another problem to be solved by the present invention is to provide a high-performance electric device using the semiconductor element or the bidirectional field effect transistor.
  • Still another problem to be solved by the present invention is to provide a mounting structure including the semiconductor element or the bidirectional field effect transistor.
  • the present invention provides: A polarization superjunction region and a p-electrode contact region provided separately from each other;
  • the polarization superjunction region is A first undoped GaN layer;
  • the thickness of the second undoped GaN layer is represented by u [nm]
  • the thickness of the p-type GaN layer is represented by v [nm]
  • the Mg concentration of the p-type GaN layer is represented by w [cm ⁇ 3 ].
  • the p-electrode contact region is A p-type GaN contact layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type GaN layer only in the p-electrode contact region; A p-electrode in ohmic contact with the p-type GaN contact layer;
  • a two-dimensional hole gas is formed in the second undoped GaN layer in the vicinity of the heterointerface between the undoped Al x Ga 1-x N layer and the second undoped GaN layer.
  • the p-type GaN contact layer is not particularly limited as long as it is in contact with the p-type GaN layer.
  • the p-type GaN contact layer may be formed in a mesa shape on the p-type GaN layer, or may be embedded in a p-type GaN layer or the like.
  • a groove is provided at a depth reaching at least the undoped Al x Ga 1-x N layer in the undoped Al x Ga 1-x N layer, the second undoped GaN layer, and the p-type GaN layer.
  • a p-type GaN contact layer is buried inside, and the p-type GaN contact layer and the two-dimensional hole gas are joined.
  • a p-type GaN layer is grown sequentially.
  • the first undoped GaN layer and the undoped Al x Ga 1-x N layer and / or the second undoped GaN layer and the undoped Al x Ga 1-x N layer are used as necessary.
  • an undoped Al u Ga 1-u N layer (0 ⁇ u ⁇ 1, u> x), for example an AlN layer, is provided.
  • Al u Ga 1-u N layer between the first undoped GaN layer and the undoped Al x Ga 1-x N layer, an undoped a first undoped GaN layer Al x Ga 1-x N
  • This Al u Ga 1-u N layer or AlN layer may generally be sufficiently thin, for example, about 1 to 2 nm is sufficient.
  • the semiconductor element can be used as various elements, but typically can be used as a field effect transistor (FET), a diode, or the like.
  • FET field effect transistor
  • the field effect transistor can be configured as follows, for example.
  • the second undoped GaN layer and the p-type GaN layer on the undoped Al x Ga 1-x N layer are patterned into a mesa shape, and the p-type GaN contact layer is a mesa shape on the p-type GaN layer.
  • a source electrode and a drain electrode are provided on the undoped Al x Ga 1-x N layer with the second undoped GaN layer and the p-type GaN layer interposed therebetween, and the source electrode, the second undoped GaN layer, and the p-type GaN are provided.
  • a gate electrode is provided on the undoped Al x Ga 1-x N layer between the layers, and a p electrode is provided on the p-type GaN contact layer.
  • the second undoped GaN layer and the p-type GaN layer on the undoped Al x Ga 1-x N layer are patterned into a mesa shape, and the p-type GaN contact layer is a mesa shape on the p-type GaN layer.
  • a source electrode and a drain electrode are provided on the undoped Al x Ga 1-x N layer with the second undoped GaN layer and the p-type GaN layer interposed therebetween, and the source electrode, the second undoped GaN layer, and the p-type GaN are provided.
  • a gate electrode also serving as a p-electrode extends on the p-type GaN contact layer from the end faces of the second undoped GaN layer and the p-type GaN layer on the undoped Al x Ga 1-x N layer between the layers Provided.
  • the second undoped GaN layer and the p-type GaN layer on the undoped Al x Ga 1-x N layer are patterned into a mesa shape, and the p-type GaN contact layer is a mesa shape on the p-type GaN layer.
  • a source electrode and a drain electrode are provided on the undoped Al x Ga 1-x N layer with the second undoped GaN layer and the p-type GaN layer interposed therebetween, and the source electrode, the second undoped GaN layer, and the p-type GaN are provided.
  • Grooves are provided in the undoped Al x Ga 1-x N layer between the layers and connected to the end faces of the second undoped GaN layer and the p-type GaN layer, and a gate electrode that also serves as a p-electrode is provided inside the groove. And extends from the end faces of the second undoped GaN layer and the p-type GaN layer onto the p-type GaN contact layer.
  • the second undoped GaN layer and the p-type GaN layer on the undoped Al x Ga 1-x N layer are patterned into a mesa type, and the p-type GaN contact layer is a mesa type on the p-type GaN layer.
  • a source electrode and a drain electrode are provided on the undoped Al x Ga 1-x N layer with the second undoped GaN layer and the p-type GaN layer sandwiched therebetween, and p serving as a gate electrode on the p-type GaN contact layer An electrode is provided.
  • a groove is provided in the undoped Al x Ga 1-x N layer, the second undoped GaN layer, and the p-type GaN layer at a depth reaching at least the undoped Al x Ga 1-x N layer.
  • a p-type GaN contact layer is buried inside the p-type GaN contact layer and the two-dimensional hole gas is bonded to the p-type GaN contact layer, the second undoped GaN layer on the undoped Al x Ga 1-x N layer and p
  • the p-type GaN layer is patterned into a mesa shape, and a source electrode and a drain electrode are provided on the undoped Al x Ga 1-x N layer with the second undoped GaN layer and the p-type GaN layer sandwiched therebetween, and on the p-type GaN contact layer Is provided with a p-electrode also serving as a gate electrode.
  • the diode can be configured as follows, for example.
  • the second undoped GaN layer and the p-type GaN layer on the undoped Al x Ga 1-x N layer are patterned into a mesa shape, and the p-type GaN contact layer is a mesa shape on the p-type GaN layer.
  • An anode electrode and a cathode electrode are provided across the second undoped GaN layer and the p-type GaN layer, and the anode electrode is embedded in at least a groove provided in the undoped Al x Ga 1-x N layer.
  • the second undoped GaN layer and the p-type GaN layer on the undoped Al x Ga 1-x N layer are patterned into a mesa shape, and the p-type GaN contact layer is a mesa shape on the p-type GaN layer.
  • An anode electrode and a cathode electrode are provided on the undoped Al x Ga 1-x N layer with the second undoped GaN layer and the p-type GaN layer interposed therebetween.
  • the anode electrode, the second undoped GaN layer, and the p-type GaN Grooves are provided in the undoped Al x Ga 1-x N layer between the layers and connected to the end faces of the second undoped GaN layer and the p-type GaN layer, and a p-electrode is embedded in the groove, The end surfaces of the second undoped GaN layer and the p-type GaN layer extend on the p-type GaN contact layer and are electrically connected to the anode electrode.
  • a groove is provided in the undoped Al x Ga 1-x N layer, the second undoped GaN layer, and the p-type GaN layer at a depth reaching at least the undoped Al x Ga 1-x N layer.
  • the second undoped GaN layer on the undoped Al x Ga 1-x N layer and p The type GaN layer is patterned into a mesa shape, and an anode electrode and a cathode electrode are provided across the second undoped GaN layer and the p-type GaN layer, and reach at least the first undoped GaN layer connected to the p-type GaN contact layer.
  • Another groove of depth is provided, the gate electrode is embedded inside this another groove, further extends on the p-type GaN contact layer, and the cathode electrode is AND Provided flops Al x Ga 1-x N layer.
  • the polarization superjunction region is A first undoped GaN layer; An undoped or doped Al x Ga 1-x N layer (0 ⁇ x ⁇ 1) on the first undoped GaN layer; A second undoped GaN layer on the undoped or doped Al x Ga 1-x N layer; A p-type GaN layer doped with Mg on the second undoped GaN layer; The undoped or doped Al x Ga 1-x N layer comprises the first undoped GaN layer and the undoped or doped Al x Ga 1-x N layer on the first undoped GaN layer.
  • a reference HEMT having a structure having an Al composition x and thickness such that the two-dimensional electron gas concentration of the reference HEMT is 0.89 ⁇ 10 13 cm ⁇ 2 or more and 1.70 ⁇ 10 13 cm ⁇ 2 or less;
  • the thickness of the undoped GaN layer is represented by u [nm]
  • the thickness of the p-type GaN layer is represented by v [nm]
  • the Mg concentration of the p-type GaN layer is represented by w [cm ⁇ 3 ].
  • the p-electrode contact region is A p-type GaN contact layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type GaN layer only in the p-electrode contact region; A p-electrode in ohmic contact with the p-type GaN contact layer; When not in operation, a two-dimensional hole is formed in the second undoped GaN layer in the vicinity of the heterointerface between the undoped or doped Al x Ga 1-x N layer and the second undoped GaN layer.
  • a gas is formed and the first undoped GaN layer is two-dimensionally in a portion in the vicinity of the heterointerface between the first undoped GaN layer and the undoped or doped Al x Ga 1-x N layer.
  • Patent Document 3 is valid as long as it is not contrary to the nature of the invention.
  • this invention Having at least one semiconductor element;
  • the semiconductor element is A polarization superjunction region and a p-electrode contact region provided separately from each other;
  • the polarization superjunction region is A first undoped GaN layer;
  • An undoped Al x Ga 1-x N layer (0.17 ⁇ x ⁇ 0.35) having a thickness of 25 nm to 47 nm on the first undoped GaN layer;
  • the thickness of the second undoped GaN layer is represented by u [nm]
  • the thickness of the p-type GaN layer is represented by v [nm]
  • the Mg concentration of the p-type GaN layer is represented by w [cm ⁇ 3 ].
  • the p-electrode contact region is A p-type GaN contact layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type GaN layer only in the p-electrode contact region; A p-electrode in ohmic contact with the p-type GaN contact layer;
  • a two-dimensional hole gas is formed in the second undoped GaN layer in the vicinity of the heterointerface between the undoped Al x Ga 1-x N layer and the second undoped GaN layer.
  • a semiconductor element in which a two-dimensional electron gas is formed in the first undoped GaN layer in the vicinity of the heterointerface between the first undoped GaN layer and the undoped Al x Ga 1-x N layer It is an
  • this invention Having at least one semiconductor element;
  • the semiconductor element is A polarization superjunction region and a p-electrode contact region provided separately from each other;
  • the polarization superjunction region is A first undoped GaN layer;
  • the undoped or doped Al x Ga 1-x N layer comprises the first undoped GaN layer and the undoped or doped Al x Ga 1-x N layer on the first undoped GaN layer.
  • a reference HEMT having a structure having an Al composition x and thickness such that the two-dimensional electron gas concentration of the reference HEMT is 0.89 ⁇ 10 13 cm ⁇ 2 or more and 1.70 ⁇ 10 13 cm ⁇ 2 or less;
  • the thickness of the undoped GaN layer is represented by u [nm]
  • the thickness of the p-type GaN layer is represented by v [nm]
  • the Mg concentration of the p-type GaN layer is represented by w [cm ⁇ 3 ].
  • the p-electrode contact region is A p-type GaN contact layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type GaN layer only in the p-electrode contact region; A p-electrode in ohmic contact with the p-type GaN contact layer; When not in operation, a two-dimensional hole is formed in the second undoped GaN layer in the vicinity of the heterointerface between the undoped or doped Al x Ga 1-x N layer and the second undoped GaN layer.
  • a gas is formed and the first undoped GaN layer is two-dimensionally in a portion in the vicinity of the heterointerface between the first undoped GaN layer and the undoped or doped Al x Ga 1-x N layer. It is an electrical device that is a semiconductor element in which an electron gas is formed.
  • the electric equipment includes almost all of the equipment that uses electricity, regardless of the application, function, size, etc., but is, for example, an electronic equipment, a moving body, a power unit, a construction machine, a machine tool, or the like.
  • Electronic devices include robots, computers, game devices, in-vehicle devices, home appliances (air conditioners, etc.), industrial products, mobile phones, mobile devices, IT devices (servers, etc.), power conditioners used in solar power generation systems, power transmission Such as a system.
  • the moving body is a railway vehicle, an automobile (such as an electric vehicle), a two-wheeled vehicle, an aircraft, a rocket, or a spacecraft.
  • the polarization superjunction region is A first undoped GaN layer; An undoped Al x Ga 1-x N layer (0.17 ⁇ x ⁇ 0.35) having a thickness of 25 nm to 47 nm on the first undoped GaN layer; A second undoped GaN layer on the undoped Al x Ga 1-x N layer; A p-type GaN layer doped with Mg on the second undoped GaN layer; The thickness of the second undoped GaN layer is represented by u [nm], the thickness of the p-type GaN layer is represented by v [nm], and the Mg concentration of the p-type GaN layer is represented by w [cm ⁇ 3 ].
  • the second undoped GaN layer and the p-type GaN layer have a mesa shape
  • a first source electrode and a second source electrode are provided on the undoped Al x Ga 1-x N layer across the second undoped GaN layer and the p-type GaN layer
  • the p-electrode contact region is A first p-type GaN contact layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type GaN layer only in the p-electrode contact region;
  • Two p-type GaN contact layers A first p electrode constituting a first gate electrode in ohmic contact with the first p-type GaN contact layer; A second p electrode constituting a second gate electrode in ohmic contact with the second p-type GaN contact layer;
  • a two-dimensional hole gas is formed in the second undoped GaN layer in the vicinity of the heterointerface between the undoped Al x Ga 1-x N layer and the second undoped GaN layer.
  • two-dimensional electron gas is formed in the first undoped GaN layer in the vicinity of the heterointerface between the first undoped GaN layer and the undoped Al x Ga 1-x N layer. It is a field effect transistor.
  • the polarization superjunction region is A first undoped GaN layer; An undoped or doped Al x Ga 1-x N layer (0 ⁇ x ⁇ 1) on the first undoped GaN layer; A second undoped GaN layer on the undoped or doped Al x Ga 1-x N layer; A p-type GaN layer doped with Mg on the second undoped GaN layer; The undoped or doped Al x Ga 1-x N layer comprises the first undoped GaN layer and the undoped or doped Al x Ga 1-x N layer on the first undoped GaN layer.
  • a reference HEMT having a structure having an Al composition x and thickness such that the two-dimensional electron gas concentration of the reference HEMT is 0.89 ⁇ 10 13 cm ⁇ 2 or more and 1.70 ⁇ 10 13 cm ⁇ 2 or less;
  • the thickness of the undoped GaN layer is represented by u [nm]
  • the thickness of the p-type GaN layer is represented by v [nm]
  • the Mg concentration of the p-type GaN layer is represented by w [cm ⁇ 3 ].
  • the second undoped GaN layer and the p-type GaN layer have a mesa shape, A first source electrode and a second source electrode are provided on the undoped or doped Al x Ga 1-x N layer across the second undoped GaN layer and the p-type GaN layer;
  • the p-electrode contact region is A first p-type GaN contact layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type GaN layer only in the p-electrode contact region; A first layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type
  • Two p-type GaN contact layers A first p electrode constituting a first gate electrode in ohmic contact with the first p-type GaN contact layer; A second p electrode constituting a second gate electrode in ohmic contact with the second p-type GaN contact layer;
  • a two-dimensional hole is formed in the second undoped GaN layer in the vicinity of the heterointerface between the undoped or doped Al x Ga 1-x N layer and the second undoped GaN layer.
  • a gas is formed and the first undoped GaN layer is two-dimensionally in a portion in the vicinity of the heterointerface between the first undoped GaN layer and the undoped or doped Al x Ga 1-x N layer.
  • a bidirectional field effect transistor in which an electron gas is formed.
  • this invention Has one or more bidirectional switches, At least one of the bidirectional switches is A polarization superjunction region and a p-electrode contact region provided separately from each other;
  • the polarization superjunction region is A first undoped GaN layer;
  • the thickness of the second undoped GaN layer is represented by u [nm]
  • the thickness of the p-type GaN layer is represented by v [nm]
  • the Mg concentration of the p-type GaN layer is represented by w [cm ⁇ 3 ].
  • Two p-type GaN contact layers A first p electrode constituting a first gate electrode in ohmic contact with the first p-type GaN contact layer; A second p electrode constituting a second gate electrode in ohmic contact with the second p-type GaN contact layer;
  • a two-dimensional hole gas is formed in the second undoped GaN layer in the vicinity of the heterointerface between the undoped Al x Ga 1-x N layer and the second undoped GaN layer.
  • two-dimensional electron gas is formed in the first undoped GaN layer in the vicinity of the heterointerface between the first undoped GaN layer and the undoped Al x Ga 1-x N layer. It is an electric device which is a field effect transistor.
  • this invention Has one or more bidirectional switches, At least one of the bidirectional switches is A polarization superjunction region and a p-electrode contact region provided separately from each other;
  • the polarization superjunction region is A first undoped GaN layer;
  • the undoped or doped Al x Ga 1-x N layer comprises the first undoped GaN layer and the undoped or doped Al x Ga 1-x N layer on the first undoped GaN layer.
  • the second undoped GaN layer and the p-type GaN layer have a mesa shape, A first source electrode and a second source electrode are provided on the undoped or doped Al x Ga 1-x N layer across the second undoped GaN layer and the p-type GaN layer;
  • the p-electrode contact region is A first p-type GaN contact layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type GaN layer only in the p-electrode contact region; A first layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type
  • Two p-type GaN contact layers A first p electrode constituting a first gate electrode in ohmic contact with the first p-type GaN contact layer; A second p electrode constituting a second gate electrode in ohmic contact with the second p-type GaN contact layer;
  • a two-dimensional hole is formed in the second undoped GaN layer in the vicinity of the heterointerface between the undoped or doped Al x Ga 1-x N layer and the second undoped GaN layer.
  • a gas is formed and the first undoped GaN layer is two-dimensionally in a portion in the vicinity of the heterointerface between the first undoped GaN layer and the undoped or doped Al x Ga 1-x N layer.
  • An electrical device that is a bidirectional field effect transistor in which an electron gas is formed.
  • ⁇ Electric devices using the bidirectional field effect transistor include matrix converters and multi-level inverters in addition to those already mentioned.
  • this invention A chip constituting a semiconductor element; A mounting substrate on which the chip is flip-chip mounted;
  • the semiconductor element is A polarization superjunction region and a p-electrode contact region provided separately from each other;
  • the polarization superjunction region is A first undoped GaN layer;
  • An undoped Al x Ga 1-x N layer (0.17 ⁇ x ⁇ 0.35) having a thickness of 25 nm to 47 nm on the first undoped GaN layer;
  • the thickness of the second undoped GaN layer is represented by u [nm]
  • the thickness of the p-type GaN layer is represented by v [nm]
  • the Mg concentration of the p-type GaN layer is represented by w [cm ⁇ 3 ].
  • the p-electrode contact region is A p-type GaN contact layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type GaN layer only in the p-electrode contact region; A p-electrode in ohmic contact with the p-type GaN contact layer;
  • a two-dimensional hole gas is formed in the second undoped GaN layer in the vicinity of the heterointerface between the undoped Al x Ga 1-x N layer and the second undoped GaN layer.
  • a semiconductor element in which a two-dimensional electron gas is formed in the first undoped GaN layer in the vicinity of the heterointerface between the first undoped GaN layer and the undoped Al x Ga 1-x N layer Is
  • this invention A chip constituting a semiconductor element; A mounting substrate on which the chip is flip-chip mounted;
  • the semiconductor element is A polarization superjunction region and a p-electrode contact region provided separately from each other;
  • the polarization superjunction region is A first undoped GaN layer;
  • the undoped or doped Al x Ga 1-x N layer comprises the first undoped GaN layer and the undoped or doped Al x Ga 1-x N layer on the first undoped GaN layer.
  • a reference HEMT having a structure having an Al composition x and thickness such that the two-dimensional electron gas concentration of the reference HEMT is 0.89 ⁇ 10 13 cm ⁇ 2 or more and 1.70 ⁇ 10 13 cm ⁇ 2 or less;
  • the thickness of the undoped GaN layer is represented by u [nm]
  • the thickness of the p-type GaN layer is represented by v [nm]
  • the Mg concentration of the p-type GaN layer is represented by w [cm ⁇ 3 ].
  • the p-electrode contact region is A p-type GaN contact layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type GaN layer only in the p-electrode contact region; A p-electrode in ohmic contact with the p-type GaN contact layer; When not in operation, a two-dimensional hole is formed in the second undoped GaN layer in the vicinity of the heterointerface between the undoped or doped Al x Ga 1-x N layer and the second undoped GaN layer.
  • a gas is formed and the first undoped GaN layer is two-dimensionally in a portion in the vicinity of the heterointerface between the first undoped GaN layer and the undoped or doped Al x Ga 1-x N layer. It is a mounting structure which is a semiconductor element in which an electron gas is formed.
  • this invention A chip constituting a semiconductor element; A mounting substrate on which the chip is flip-chip mounted;
  • the semiconductor element is A polarization superjunction region and a p-electrode contact region provided separately from each other;
  • the polarization superjunction region is A first undoped GaN layer;
  • An undoped Al x Ga 1-x N layer (0.17 ⁇ x ⁇ 0.35) having a thickness of 25 nm to 47 nm on the first undoped GaN layer;
  • the thickness of the second undoped GaN layer is represented by u [nm]
  • the thickness of the p-type GaN layer is represented by v [nm]
  • the Mg concentration of the p-type GaN layer is represented by w [cm ⁇ 3 ].
  • the second undoped GaN layer and the p-type GaN layer have a mesa shape
  • a first source electrode and a second source electrode are provided on the undoped Al x Ga 1-x N layer across the second undoped GaN layer and the p-type GaN layer
  • the p-electrode contact region is A first p-type GaN contact layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type GaN layer only in the p-electrode contact region;
  • Two p-type GaN contact layers A first p electrode constituting a first gate electrode in ohmic contact with the first p-type GaN contact layer; A second p electrode constituting a second gate electrode in ohmic contact with the second p-type GaN contact layer;
  • a two-dimensional hole gas is formed in the second undoped GaN layer in the vicinity of the heterointerface between the undoped Al x Ga 1-x N layer and the second undoped GaN layer.
  • two-dimensional electron gas is formed in the first undoped GaN layer in the vicinity of the heterointerface between the first undoped GaN layer and the undoped Al x Ga 1-x N layer. It is a mounting structure which is a field effect transistor.
  • this invention A chip constituting a semiconductor element; A mounting substrate on which the chip is flip-chip mounted;
  • the semiconductor element is A polarization superjunction region and a p-electrode contact region provided separately from each other;
  • the polarization superjunction region is A first undoped GaN layer;
  • the undoped or doped Al x Ga 1-x N layer comprises the first undoped GaN layer and the undoped or doped Al x Ga 1-x N layer on the first undoped GaN layer.
  • a reference HEMT having a structure having an Al composition x and thickness such that the two-dimensional electron gas concentration of the reference HEMT is 0.89 ⁇ 10 13 cm ⁇ 2 or more and 1.70 ⁇ 10 13 cm ⁇ 2 or less;
  • the thickness of the undoped GaN layer is represented by u [nm]
  • the thickness of the p-type GaN layer is represented by v [nm]
  • the Mg concentration of the p-type GaN layer is represented by w [cm ⁇ 3 ].
  • the second undoped GaN layer and the p-type GaN layer have a mesa shape, A first source electrode and a second source electrode are provided on the undoped Al x Ga 1-x N layer across the second undoped GaN layer and the p-type GaN layer;
  • the p-electrode contact region is A first p-type GaN contact layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type GaN layer only in the p-electrode contact region; A first layer doped with Mg at a higher concentration than the p-type GaN layer provided in contact with the p-type GaN layer
  • the bidirectional field effect transistor, and the mounting structure In the invention of the electric device, the bidirectional field effect transistor, and the mounting structure, what has been described in relation to the invention of the two semiconductor elements is valid as long as it is not contrary to the nature thereof.
  • the mounting substrate in the mounting structure a substrate having good thermal conductivity is used, and it is appropriately selected from conventionally known substrates.
  • the two-dimensional generated in the second undoped GaN layer in the vicinity of the heterointerface between the undoped Al x Ga 1-x N layer and the second undoped GaN layer during non-operation can be 1 ⁇ 10 12 cm ⁇ 2 or more.
  • the peak electric field generated in the local part of the conduction channel is fundamentally reduced, the generation of current collapse can be eliminated at the same time as the withstand voltage is increased, and the low-loss semiconductor element capable of high-speed operation and the bidirectional electric field An effect transistor can be easily realized.
  • a high-performance electric device can be realized by using the semiconductor element or the bidirectional field effect transistor.
  • a mounting structure in which a chip that constitutes a semiconductor element or a bidirectional field effect transistor is flip-chip mounted on a mounting substrate excellent heat dissipation is achieved even when the semiconductor element or the bidirectional field effect transistor is formed on an insulating substrate. Obtainable.
  • FIG. 4A It is a basic diagram which shows the electric field distribution in the pn junction shown to FIG. 4A. It is sectional drawing which shows the super junction in the state where the big reverse bias voltage was applied. It is a basic diagram which shows the electric field distribution in the super junction shown to FIG. 5A.
  • 1 is a cross-sectional view showing a basic structure of a GaN-based semiconductor device according to a first embodiment of the present invention. It is a basic diagram which shows the energy band structure of the GaN-type semiconductor element by 1st Embodiment of this invention. It is a basic diagram for demonstrating operation
  • FIG. 5 is a schematic diagram showing a relationship between a distance between electrodes measured using a TLM measurement sample manufactured using samples 1 to 4 and resistance.
  • FIG. 14A It is a top view which shows the hall
  • FIG. 6 is a cross-sectional view showing samples 8 to 12 produced in Experiment 4 conducted for consideration of the GaN-based semiconductor device according to the first embodiment of the present invention.
  • FIG. 11 is a cross-sectional view showing a hole measurement sample manufactured using Samples 8 to 13. It is sectional drawing which shows the sample 20 used in Experiment 5 performed in order to consider the GaN-type semiconductor element by 1st Embodiment of this invention.
  • FIG. 6 is a schematic diagram showing a relationship between a converted thickness tR of samples 8 to 23 and a measured 2DHG concentration. It is a basic diagram which expands and shows a part of FIG. P. 272 FIG.
  • FIG. 1 is a schematic diagram in which data of comparative samples A-3, A-4, and A-6 are written in FIG.
  • FIG. 6 is a schematic diagram showing a relationship between a converted thickness tR of samples 24 to 31 and a measured 2DHG concentration. It is a basic diagram which expands and shows a part of FIG. It is a schematic diagram showing the relationship between the conversion thickness tR give undoped Al x Ga 1-x N Al composition x and limitations 2DHG concentration layer. It is sectional drawing for demonstrating the method for producing a polarization superjunction region and a p-electrode contact region in the GaN-based semiconductor device according to the first embodiment of the present invention.
  • FIG. 48 is a schematic diagram showing a measurement result of drain current-drain voltage characteristics of the GaN-based field effect transistor shown in FIG. 47. It is sectional drawing which shows the GaN-type field effect transistor on the sapphire substrate for demonstrating the mounting structure by 5th Embodiment of this invention.
  • FIG. 48 is a schematic diagram showing a measurement result of drain current-drain voltage characteristics of the GaN-based field effect transistor shown in FIG. 47. It is sectional drawing which shows the GaN-type field effect transistor on the sapphire substrate for demonstrating the mounting structure by 5th Embodiment of this invention.
  • FIG. 50 is a schematic diagram showing a measurement result of drain current-drain voltage characteristics of the GaN-based field effect transistor shown in FIG. 49.
  • FIG. 50 is a schematic diagram showing a measurement result of drain current-drain voltage characteristics of the GaN-based field effect transistor shown in FIG. 49.
  • It is a basic diagram which shows the measurement result of the drain current-drain voltage characteristic of the GaN-type field effect transistor on Si substrate for demonstrating the mounting structure by 5th Embodiment of this invention.
  • the current collapse measurement result of the GaN-based field effect transistor on the sapphire substrate and the current collapse measurement result of the GaN-based HFET on the conventional sapphire substrate for explaining the mounting structure according to the fifth embodiment of the present invention are shown.
  • FIG. 50 is a schematic diagram showing a measurement result of drain current-drain voltage characteristics of the GaN-based field effect transistor shown in FIG. 49.
  • FIG. 50 is a schematic diagram showing a measurement result of drain current-drain voltage characteristics of the GaN-based field
  • FIG. 1 A GaN-based semiconductor device according to the first embodiment will be described.
  • This GaN-based semiconductor element is a polarization superjunction element.
  • the basic structure of this GaN-based semiconductor element is shown in FIG.
  • this GaN-based semiconductor element has a polarization superjunction region and a p-electrode contact region region provided separately from each other.
  • a polarization superjunction region In the polarization superjunction region, an undoped GaN layer 11 and an undoped Al x Ga layer having a thickness of 25 nm to 47 nm on a base substrate (not shown) such as a C-plane sapphire substrate on which a GaN-based semiconductor grows in the C plane.
  • a 1-x N layer 12 (0.17 ⁇ x ⁇ 0.35), an undoped GaN layer 13 and a p-type GaN layer 14 doped with Mg are sequentially stacked.
  • a p-type GaN contact layer (hereinafter referred to as “p”) which is in contact with the p-type GaN layer 14 only in this p-electrode contact region and is doped with Mg at a higher concentration than the p-type GaN layer 14.
  • p p-type GaN contact layer
  • a p-electrode is electrically connected to the p-type GaN contact layer.
  • FIG. 6 as an example, a case where a mesa-type p + -type GaN contact layer 15 is stacked on the p-type GaN layer 14 is shown.
  • this GaN-based semiconductor element in a non-operating state, in a portion near the heterointerface between the undoped GaN layer 11 and the undoped Al x Ga 1-x N layer 12 near the base substrate due to piezoelectric polarization and spontaneous polarization.
  • positive fixed charge in the undoped Al x Ga 1-x N layer 12 is induced, and the vicinity of the hetero interface between the undoped Al x Ga 1-x N layer 12 and the undoped GaN layer 13 of the base substrate opposite A negative fixed charge is induced in the undoped Al x Ga 1-x N layer 12 in this portion.
  • FIG. 7 shows the energy band structure of this GaN-based semiconductor element.
  • E v is the energy at the upper end of the valence band
  • E c is the energy at the lower end of the conduction band
  • E F is the Fermi level.
  • the undoped GaN layer 13 alone compensates for the negative fixed charge due to polarization by the surface level.
  • the 2DHG 16 is not formed in the undoped GaN layer 13 in the vicinity of the heterointerface between the Al x Ga 1-x N layer 12 and the undoped GaN layer 13. Therefore, by providing the p-type GaN layer 14 on the undoped GaN layer 13, and pull up the energy E v at the upper end of the valence band of the p-type GaN layer 14 to the Fermi level E F.
  • the 2DHG 16 is formed in the undoped GaN layer 13 in the vicinity of the heterointerface between the undoped Al x Ga 1-x N layer 12 and the undoped GaN layer 13.
  • 2DEG 17 is formed in the undoped GaN layer 11 in the vicinity of the heterointerface between the undoped GaN layer 11 and the undoped Al x Ga 1-x N layer 12.
  • an anode electrode 18 is formed on one end face of the p-type GaN layer 14 so as to extend to the position of 2DHG 16, and one of the undoped Al x Ga 1-x N layer 12 is formed.
  • the cathode electrode 19 is formed so as to extend to the position of 2DEG 17 on the end face.
  • the anode electrode 18 is made of, for example, Ni
  • the cathode electrode 19 is made of, for example, a Ti / Al / Au multilayer film.
  • a reverse bias voltage is applied between the anode electrode 18 and the cathode electrode 19.
  • FIG. 8B shows the electric field distribution along the undoped Al x Ga 1-x N layer 12 at this time. As shown in FIG.
  • the concentrations of 2DHG16 and 2DEG17 are both reduced by an equal amount, and both ends of 2DHG16 and 2DEG17 are vacant. Even if the concentrations of 2DHG16 and 2DEG17 are changed by an equal amount, the amount of change in charge is substantially zero, so that the electric field distribution becomes a superjunction electric field distribution and no peak is generated in the electric field. Therefore, it is possible to improve the high pressure resistance and the low current collapse performance.
  • the thickness of the undoped GaN layer 13 is u [nm]
  • the thickness of the p-type GaN layer 14 is v [nm]
  • the Mg concentration of the p-type GaN layer 14 is w [cm ⁇ ].
  • tR u + v (1 + w ⁇ 10 ⁇ 18 )
  • tR 0.864 / (x ⁇ 0.134) +46.0 [nm]
  • 2DHG 16 having a concentration of 1 ⁇ 10 12 cm ⁇ 2 or more can be generated.
  • a polarization superjunction region and a p-electrode contact region are provided separately from each other, a p + -type GaN contact layer 15 is provided in contact with the p-type GaN layer 14 only in the p-electrode contact region, and tR ⁇ 0.864 /
  • the basis for setting (x ⁇ 0.134) +46.0 [nm] will be described below.
  • Samples 1 to 4 were prepared in order to investigate the necessary conditions (acceptor concentration and thickness) of the p + -type GaN contact layer.
  • Sample 1 was prepared as follows. As shown in FIG. 9, TMG (trimethylgallium) as a Ga source and TMA (trimethyl) as an Al source are formed on a (0001) plane, that is, a C-plane sapphire substrate 21 by a conventionally known MOCVD (metal organic chemical vapor deposition) method.
  • MOCVD metal organic chemical vapor deposition
  • the p + -type GaN contact layer 26 of Mg-doped was grown.
  • Sample 2 was fabricated in the same manner as Sample 1, except that the p + -type GaN contact layer 26 had a thickness of 120 nm.
  • a low-temperature growth (530 ° C.) GaN buffer layer (not shown) having a thickness of 30 nm is stacked on the C-plane sapphire substrate 21 by MOCVD,
  • Sample 4 was a standard sample and was prepared as follows. As shown in FIG. 11, a low-temperature growth (530 ° C.) GaN buffer layer (not shown) having a thickness of 30 nm is stacked on the C-plane sapphire substrate 21 by MOCVD, and then the growth temperature is increased to 1100 ° C. An 800-nm-thick undoped GaN layer 22 and a 600-nm-thick Mg-doped p-type GaN layer 25 having an Mg concentration of 5.0 ⁇ 10 19 cm ⁇ 3 were grown.
  • a low-temperature growth (530 ° C.) GaN buffer layer (not shown) having a thickness of 30 nm is stacked on the C-plane sapphire substrate 21 by MOCVD, and then the growth temperature is increased to 1100 ° C.
  • TLM Transmission Line Method
  • FIGS. 12A to 12C the GaN-based semiconductor layer 27 on the C-plane sapphire substrate 21 is patterned into a predetermined shape by etching and standard lithography techniques, and then the patterned GaN-based semiconductor layer 27 is formed. Electrodes E 1 to E 6 were formed on the substrate.
  • 12A is a perspective view
  • FIG. 12B is a cross-sectional view taken along the line BB ′ of FIG. 12A
  • FIG. 12C is a cross-sectional view taken along the line CC ′ of FIG. 12A.
  • the GaN-based semiconductor layer 27 means all GaN-based semiconductor layers grown on the C-plane sapphire substrate 21.
  • the etching depth of the GaN-based semiconductor layer 27 is 600 nm.
  • the electrodes E 1 to E 6 are Ni / Au electrodes and have a size of 200 ⁇ m ⁇ 200 ⁇ m.
  • the distance between electrodes is 7 ⁇ m for the distance L 1 between the electrodes E 1 and E 2 , 10 ⁇ m for the distance L 2 between the electrodes E 2 and E 3, and between the electrodes E 3 and E 4 .
  • the distance L 3 is 15 ⁇ m
  • the distance L 4 between the electrode E 4 and the electrode E 5 is 30 ⁇ m
  • the distance L 5 between the electrode E 5 and the electrode E 6 is 50 ⁇ m.
  • FIG. 13 shows the measurement results of the electrical resistance with respect to the distance between the electrodes.
  • the obtained slope of the straight line includes information on the resistance of the conductor layer, and the coordinate value of the intersection with the horizontal axis passing through the vertical axis includes information on contact resistance (contact resistance).
  • contact resistance contact resistance
  • the thickness of the p + -type GaN contact layer 26 needs to be 20 nm or more. I understood that.
  • Experiment 2 Based on the results of Experiment 1, an additional Experiment 2 was performed.
  • Sample 5 in which only the Mg concentration on the surface was increased was produced, and the contact resistance was measured.
  • Table 2 From Table 2, according to Sample 5, it was found that increasing the concentration of the p + -type GaN contact layer 26 on the outermost surface is effective in reducing the contact resistance.
  • Experiment 3 was performed to determine the necessary conditions for the polarization superjunction region.
  • the hole concentration in the polarization superjunction region was measured by Hall measurement.
  • the polarization superjunction element exhibits a maximum withstand voltage when the two-dimensional electron gas (2DEG) and the two-dimensional hole gas (2DHG) are generated in substantially equal amounts by the polarization effect.
  • 2DEG two-dimensional electron gas
  • 2DHG two-dimensional hole gas
  • the excess holes derived from the Mg acceptor do not occur, the 2DEG concentration is equal to the 2DHG concentration, and no other holes exist. Therefore, such a p-type GaN layer 25 needs to be designed.
  • a Ti / Al / Au electrode 28 is formed on the surface of the undoped Al x Ga 1-x N layer 23, and a Ni / Au electrode 29 is formed on the p + -type GaN contact layer 26 at the four corners inside the undoped Al x Ga 1-x N layer 23. Hole measurement for holes and hole measurement for two-dimensional electrons were made possible.
  • portions other than the four corners were etched from the surface of the p + -type GaN contact layer 26 to a depth of 0 nm and 70 nm, respectively, and hole measurement was performed for holes and electrons.
  • it is etched from the surface of the p + -type GaN contact layer 26 to a depth of 70 nm, in addition to the p + -type GaN contact layer 26 is also the upper part of the p-type GaN layer 25 thereunder corresponds to the removal .
  • a sample having an etching amount of 0 nm is referred to as sample 6, and a sample having an etching amount of 70 nm is referred to as sample 7.
  • Table 3 shows the sheet resistance value, sheet concentration, and mobility of holes (2DHG) and electrons (2DEG) of Samples 6 and 7 at room temperature.
  • the hole concentration of Sample 6 with an etching amount of 0 nm was 1.12 ⁇ 10 13 cm ⁇ 2
  • the electron concentration was 5.21 ⁇ 10 12 cm ⁇ 2 .
  • the hole concentration slightly decreases when the p + -type GaN contact layer 26 is removed, and the p-type GaN layer 25 underneath is removed.
  • the electron concentration showed a constant value of about 5.2 ⁇ 10 12 cm ⁇ 2 regardless of the etching amount.
  • the hole concentration was 9.85 ⁇ 10 12 cm ⁇ 2 .
  • concentration of the obtained hole is examined.
  • the hole concentration is 3.0 ⁇ 10 11 cm ⁇ 2 when the room temperature activation rate of the Mg acceptor is 1.0%.
  • the experimental value was 9.85 ⁇ 10 12 cm ⁇ 2 .
  • the change in the two-dimensional electron concentration was hardly changed by the etching of the p + -type GaN contact layer 26 and the p-type GaN layer 25, and was about 5.3 ⁇ 10 12 cm ⁇ 2 .
  • the 2DHG concentration at low temperature was 6.5 ⁇ 10 12 cm ⁇ 2 for Sample 6 with an etching amount of 0 nm, and 6.0 ⁇ 10 12 cm ⁇ 2 for Sample 7 with an etching amount of 70 nm.
  • the 2DHG concentration deduced from room temperature measurement data was verified by 77K measurement.
  • the hole mobility was improved by suppressing acoustic scattering, and 52 to 57 cm 2 / Vs was obtained.
  • the intensity of the peak electric field depends on the quantitative balance between the 2DHG concentration and the 2DEG concentration.
  • the polarization superjunction effect is effective, that is, it can be said that the polarization superjunction is a case where the 2DHG concentration is 1/10 to 1/5 of the 2DEG concentration. It is estimated that when it is less than 1/10, it is no longer different from normal HEMT.
  • 1/5 of the 2DEG concentration is set as a criterion (effective limit value) of the 2DHG concentration.
  • a normal AlGaN / GaN HEMT structure was prepared as a reference sample (reference sample), its 2DEG concentration was confirmed, and then the undoped GaN layer and p-type under the structural conditions of the AlGaN layer A polarization superjunction structure is produced by laminating GaN layers, and the 2DEG concentration in that case is confirmed and at the same time the 2DHG concentration is measured.
  • a structure without the undoped GaN layer 24 and the p-type GaN layer 25, that is, a normal AlGaN / GaN HEMT structure was prepared for reference.
  • 3 types of HEMT samples (samples A-1, A-2, A-3) were prepared and their 2DEG concentrations were measured. Table 5 shows the results.
  • the 2DEG concentration slightly changed depending on the thickness of the underlying undoped GaN layer 22, but if the thickness of the undoped GaN layer 22 is 600 nm or more, the 2DEG concentration is constant at 1.1 ⁇ 10 13 cm ⁇ 2.
  • a sample shown in FIG. 15 was prepared as a new sample. As shown in FIG. 15, this sample has the same structure as the sample 1, but the thickness of the p-type GaN layer 25 is 40 nm, and the Mg concentration of the p-type GaN layer 25 is 5 ⁇ 10 18 cm ⁇ 3 , 2 ⁇ 10 18 cm -3, 5 ⁇ 10 17 cm -3, 1 ⁇ 10 17 cm -3, changing the 0 cm -3, p + -type GaN contact layer 26, Mg concentration in the thickness 47nm is 5 ⁇ 10 19 Mg concentration lower p + -type GaN contact layer 26a and the thickness of 3nm of cm -3 were prepared 2 ⁇ 10 20 cm upper p + -type GaN contact layer 26b samples 8-12 of five configured in -3.
  • a sample 13 was prepared by thinning the p-type GaN layer 25 of the sample 10 to a thickness of 20 nm by etching.
  • Samples 8 to 13 were used to produce hole measurement samples as shown in FIG. 16, and hole measurement was performed by the same method as in Experiment 4.
  • the results are shown in Table 6.
  • the sheet electron density is approximately 5.0 ⁇ 10 12 cm ⁇ 2 to 5.3 ⁇ 10 12 cm ⁇ 2
  • the standard HEMT structure samples A-1, A-2, A-3 It was reduced to about 1/2 of the above.
  • the thickness of the undoped GaN layer 24 is 25 nm
  • the thickness of the p-type GaN layer 25 is 20 nm
  • the Mg concentrations are 2 ⁇ 10 18 cm ⁇ 3 , 5 ⁇ 10 17 cm ⁇ 3 and 0 cm ⁇ 3 , respectively.
  • Three types of samples 14 to 16 were prepared. Table 7 shows the results of Hall measurement of these samples 14 to 16. From Table 7, Sample 15 and Sample 16 having a low Mg concentration had a very high resistance and it was difficult to measure the hole concentration. The electron concentration was slightly high (5.5 to 6.0) ⁇ 10 12 cm ⁇ 2 .
  • the thickness of the undoped GaN layer 24 is 15 nm
  • the thickness of the p-type GaN layer 25 is 15 nm
  • the Mg concentrations are 2 ⁇ 10 18 cm ⁇ 3 , 5 ⁇ 10 17 cm ⁇ 3, and 0 cm ⁇ 3 , respectively.
  • Three types of samples 17 to 19 were prepared. Table 8 shows the results of Hall measurement of Samples 17-19. From Table 8, Sample 18 and Sample 19 with a low Mg concentration were very high resistance and it was difficult to measure the hole concentration. The electron concentration was (5.9 to 6.8) ⁇ 10 12 cm ⁇ 2 .
  • FIG. 17 shows the layer structure of the sample 20. Specifically, a GaN buffer layer (not shown) having a thickness of 30 nm is stacked on the C-plane sapphire substrate 21 by low-temperature growth (530 ° C.), and then the growth temperature is increased to 1100 ° C.
  • the central portion of the p + -type GaN contact layer 26a and the p + -type GaN contact layer 26b of the sample 20 is completely etched, and the central portion of the p-type GaN layer 25 is further etched to a thickness of 10 nm.
  • a sample 21 was produced.
  • the central portion of the p-type GaN layer 25, the p + -type GaN contact layer 26a and the p + -type GaN contact layer 26b of the sample 20 is completely etched, and the central portion of the undoped GaN layer 24 is further etched.
  • the sample 22 was manufactured by setting the thickness to 75 nm. As shown in FIG.
  • the central portions of the p-type GaN layer 25, the p + -type GaN contact layer 26a and the p + -type GaN contact layer 26b of the sample 20 are completely etched, and the undoped GaN layer 24 is further etched to obtain a thickness.
  • Sample 23 was produced by setting the thickness to 30 nm.
  • Table 9 shows the results of Hall measurement using Samples 20-23. As shown in Table 9, the hole concentration of the sample 20 without etching was 9.01 ⁇ 10 12 cm ⁇ 2 , whereas the hole concentrations of the sample 21 and the sample 22 were 5.82 ⁇ 10 6 respectively. 12 cm ⁇ 2 and 5.1 ⁇ 10 12 cm ⁇ 2 . In Sample 23, the current did not flow with high resistance, and the presence of holes could not be confirmed.
  • Table 10 summarizes the structures and 2DHG concentrations of Samples 7 to 23 described above.
  • the sample numbers are listed in the first column, the thicknesses of the undoped GaN layer 24, the p-type GaN layer 25, and the Mg concentration of the p-type GaN layer 25 (1 ⁇ in the second to fourth columns). 10 18 cm -3 as a unit).
  • the measured 2DHG concentration is shown in the sixth column.
  • the fifth column is a value based on a new concept of “reduced thickness”, which is a new index introduced to organize experimental values.
  • the converted thickness will be described.
  • the converted thickness is expressed as tR.
  • the converted thickness tR is an amount represented by the following formula.
  • the thickness of the undoped GaN layer 24 is represented by u [nm]
  • the thickness of the p-type GaN layer 25 is represented by v [nm]
  • the Mg concentration is represented by w [cm ⁇ 3 ]
  • the meaning of the term on the right side of this equation will be described.
  • the p-type GaN layer 25 has a higher band than the undoped GaN layer 24 with respect to the Fermi level.
  • the effect of the band at the surface side AlGaN / GaN heterojunction interface rising and generating 2DHG is greater in the p-type GaN layer 25 than in the undoped GaN layer 24. Therefore, the effect of the Mg dopant in the p-type GaN layer 25 will be considered.
  • the activation rate of Mg dopant at room temperature is about 1%.
  • deep levels and n-type impurities are present in the GaN layer from 10 16 cm ⁇ 3 to 10 17 cm ⁇ 3 , which hinders the role of Mg as an acceptor. Therefore, the Mg concentration on the order of 10 17 cm ⁇ 3 does not play a significant role as p-type.
  • the Mg concentration is lower than 10 17 cm ⁇ 3 , it is closer to the undoped layer. Therefore, when evaluating the contribution of the p-type GaN layer 25 to the 2DHG concentration of this structure, it is necessary to incorporate the effect thereof, which can be given by setting 10 18 cm ⁇ 3 as a normalized value. From the above consideration, it is derived as a first order approximation. Accordingly, the 2DHG concentration is expected to have a linear relationship and a saturation curve thereafter with respect to the converted thickness tR represented by the equation (1).
  • the fifth column of Table 10 shows the converted thickness tR calculated by Equation (1).
  • FIG. 21 shows the converted thickness tR in the fifth column of Table 10 on the x-axis and the 2DHG concentration in the sixth column on the y-axis.
  • FIG. 22 shows an enlarged view of a region where the converted thickness tR is 20 to 90 nm in FIG.
  • the numerical values in FIGS. 21 and 22 indicate sample numbers.
  • FIG. 21 it was found that the 2DHG concentration is roughly proportional to the converted thickness tR, and when the converted thickness tR increases, the 2DHG concentration tends to saturate around 1 ⁇ 10 13 cm ⁇ 2 . In the region where the 2DHG concentration is small (FIG.
  • the measurement error of the Hall measurement becomes large and varies slightly, but it was confirmed that the 2DHG concentration is approximately proportional to the converted thickness tR.
  • the converted thickness tR was 50 nm or less, the hole concentration could not be measured.
  • the reason why the error of hole measurement becomes large is that the hole mobility is as small as ⁇ 1 / 100 of that of the electron, so that the measured Hall voltage is small, and the p-type GaN layer 25 This is because the contact resistance value of the ohmic electrode is inherently high (experimentally, 10 5 times the contact resistance value of the ohmic electrode to the n-type GaN layer).
  • the 2DEG concentration was approximately 1.1 ⁇ 10 13 cm ⁇ 2 (see Table 5).
  • the 2DEG concentration in the case of this polarization superjunction structure was approximately (5.1 to 6.8) ⁇ 10 12 cm ⁇ 2 throughout the samples 8 to 23.
  • This undoped Al x Ga 1-x with a relatively thick undoped GaN layer 24 and p-type GaN layer 25 band lifting effect on the N layer 23, an undoped Al x Ga 1-x N layer 23 and the undoped GaN layer 22 This is because the 2DEG concentration of the lower AlGaN / GaN heterojunction formed by the above is reduced.
  • the 2DEG concentration increases with a decrease as the converted thickness tR is smaller, that is, as the band lift is smaller. Nevertheless, interestingly, for the combined change of the upper undoped GaN layer 24 and the p-type GaN layer 25, the almost constant 2DEG concentration (5.1 to 6.8) ⁇ 10 12 cm ⁇ 2 is obtained. Pay attention to those who are.
  • the 2DEG concentration in the case of this polarization superjunction structure is about 1 ⁇ 2 of the 2DEG concentration of the reference HEMT.
  • the 2DEG concentration of the reference HEMT can define the lower limit (limit 2DHG concentration) of the effective 2DHG concentration of the polarization superjunction structure having the corresponding undoped Al x Ga 1-x N layer 23. . That is, the 2DEG concentration of this reference HEMT structure can be used as a reference.
  • the effective 2DHG concentration needs to be about 1/10 to 1/5 or more of the 2DEG concentration.
  • the above-described effective range of the converted thickness tR is obtained when the Al composition x of the undoped Al x Ga 1-x N layer 23 is 0.23 and the thickness is 47 nm. What happens when the Al composition and thickness are different from the above?
  • Sample A-3 is a sample already described.
  • Sample A-4 has an Al composition x of 0.17 and a thickness of 47 nm
  • Sample A-5 has an Al composition x of 0.37 and a thickness of 47 nm
  • Sample A-6 has an Al composition x of 0.1. 37 and the thickness is 25 nm.
  • cracks were generated in the crystal, and the film was torn, making measurement impossible.
  • FIG. 23 shows a known document (F. Calle et al. Journal of Materials Science: Materials in Electronics) showing the relationship between the Al composition x of the Al x Ga 1-x N layer and the sheet carrier concentration (2DEG concentration). 14 (2003) 271-277) p. 272 FIG.
  • FIG. 1 shows data ( ⁇ , ⁇ , ⁇ ) of samples A-3, A-4, and A-6.
  • the Al composition x of the Al x Ga 1-x N layer is changed from 0.16 to 0.36 and the thickness is changed from 17 nm to 42 nm.
  • the 2DEG concentration increases in proportion to the Al composition, and with respect to the thickness, the strain increases as the thickness increases. However, the 2DEG concentration tends to increase, but does not increase significantly.
  • the 2DEG concentrations of Samples A-3, A-4, and A-6 are relatively higher than the literature values.
  • an undoped GaN layer 24 having a thickness of 80 nm and a p-type GaN layer having a thickness of 40 nm and an Mg concentration of 1 ⁇ 10 18 cm ⁇ 3.
  • Mg concentration thickness at 44nm is 5 ⁇ 10 19 cm p + -type GaN layer 26a and the thickness of -3 is Mg concentration 3nm laminating p + -type GaN layer 26b of 2 ⁇ 10 20 cm -3
  • sample 24 was produced.
  • the sample 25 was fabricated by etching the p-type GaN layer 25 of the sample 24 to a thickness of 20 nm.
  • the undoped GaN layer 24 was etched to a depth of 5 nm, and the sample 26 was manufactured with a thickness of 75 nm. Further, the p-type GaN layer 25 of the sample 24 was completely removed by etching, and then the undoped GaN layer 24 was etched to a depth of 30 nm to prepare a sample 27 with a thickness of 50 nm. Table 12 shows the results of Hall measurement of these samples 24-27. The hole concentration of sample 27 could not be measured.
  • the 2DEG concentration increased as the thickness of the undoped GaN layer 24 decreased, and was (3.8 to 4.1) ⁇ 10 12 cm ⁇ 2 . This 2DEG concentration was 42% to 46% of the 2DEG concentration of sample A-4, 8.9 ⁇ 10 12 cm ⁇ 2 .
  • an undoped GaN layer 24, a p-type GaN layer 25, a p + -type GaN layer 26a and a p + -type GaN layer 26b similar to those of the sample 24 are stacked to obtain a sample having a polarization superjunction structure. 28 was produced.
  • a sample 29 in which the thickness of the p-type GaN layer 25 is 20 nm, a sample 30 in which the thickness of the undoped GaN layer 24 is 75 nm, and a sample 31 in which the thickness of the undoped GaN layer 24 is 46 nm are manufactured by etching. did. Table 13 shows the results of Hall measurement of these samples 28 to 31.
  • FIG. 24 is an enlarged view of a portion where the converted thickness tR in FIG. 24 is 0 to 150 nm in order to estimate the limit converted thickness tR at which the device operates.
  • the value of 1/10 of the 2DEG concentration of the reference samples A-3, A-4, and A-6, that is, the limit 2DHG concentration is indicated by a horizontal line. That is, the limit 2DHG concentration is 1.1 ⁇ 10 12 cm ⁇ 2 in sample A-3, 0.89 ⁇ 10 12 cm ⁇ 2 in sample A-4, and 1.7 ⁇ 10 12 cm ⁇ in sample A-6. 2 .
  • This limit 2DHG concentration is the minimum 2DHG concentration necessary for the device to operate as a polarization superjunction device.
  • the 2DHG concentration effective as a polarization superjunction element is important to balance with the 2DEG concentration, and the value is 1/5 to 1/10 of the concentration of coexisting 2DEG. However, 1/5 in the direction of higher density (stricter one) is adopted here.
  • the converted thickness tR reaching the limit 2DHG concentration is 0.17 for the Al composition of the undoped Al x Ga 1-x N layer 23, 70 nm for the samples 24 to 27 having a thickness of 47 nm, and the Al composition is 0.1.
  • Samples 8 to 23 having a thickness of 47 nm 55 nm was obtained, and in Samples 28 to 31 having an Al composition of 0.35 and thickness of 25 nm, 50 nm was obtained.
  • the limit thickness was 55 nm from FIG.
  • the thickness of the undoped Al x Ga 1-x N layer of the sample having an Al composition x of 0.35 is 25 nm. As shown in FIG. 23, in the region of this thickness (from 17 nm to 42 nm), the 2DEG concentration is 2DEG. The thickness dependence is about 30% at most. Especially in the range of the thickness of the experiment (25 nm to 47 nm), the limit thickness of the three sample groups can be understood as a difference in Al composition.
  • FIG. 26 is a plot of the converted thickness tR against the limit 2DHG concentration against the Al composition x of the undoped Al x Ga 1-x N layer 23.
  • the three data in FIG. 26 are the limit conversion thickness for each Al composition x.
  • FIG. 26 shows a curve passing through these three points. This curve is given by the following formula (3) where the Al composition is x and the limit thickness is y [nm].
  • y a / (x ⁇ b) + c (3)
  • This formula (3) is an empirical formula adopted to give a limit thickness to a structure in which the Al composition x of the undoped Al x Ga 1-x N layer 23 is different.
  • the converted thickness tR is expressed by the formula (3). It must be greater than the critical thickness shown. That is, in the range where the Al composition is 0.17 to 0.35 and the thickness is 25 nm to 47 nm, the applied equivalent thickness tR is tR ⁇ 0.864 / (x ⁇ 0.134) +46.0 [nm] (4) It is.
  • a polarization superjunction region and a p-electrode contact region are structurally separated, and a p + -type GaN contact having an acceptor concentration (Mg concentration) higher than that of the p-type GaN layer 25 in the p-electrode contact region.
  • Mg concentration acceptor concentration
  • the polarization superjunction region and the p-electrode contact region may be formed using a method as shown in FIG. 27 or FIG. 28A and FIG. 28B. That is, as shown in FIG. 27, after growing to the p-type GaN layer 25, a growth mask 30 made of a dielectric film such as a SiO 2 film is formed thereon, and a part of this growth mask 30 is etched.
  • An opening is formed by removing, and ap + -type GaN contact layer 26 is selectively grown on the p-type GaN layer 25 exposed in the opening.
  • a growth mask 30 made of a dielectric film such as a SiO 2 film is formed thereon, and a part of the growth mask 30 is etched.
  • An opening is formed by removal, and the groove 31 is formed by etching to an intermediate depth of the undoped Al x Ga 1-x N layer 23 using the growth mask 30.
  • a p + -type GaN contact layer 26 is selectively grown and buried in the groove 31 using a growth mask 30.
  • FIG. 29 shows a field effect transistor having a four-terminal structure.
  • an undoped GaN layer 41, an undoped Al x Ga 1-x N layer 42 (0.17 ⁇ x ⁇ 0.35) having a thickness of 25 nm to 47 nm, an undoped GaN layer 43, and p-type GaN Layers 44 are sequentially stacked.
  • the undoped GaN layer 43 and the p-type GaN layer 44 on the undoped Al x Ga 1-x N layer 42 are patterned in a mesa shape, and a p + -type GaN contact layer 45 is provided in a mesa shape on the p-type GaN layer 44. Yes.
  • a source electrode 46 and a drain electrode 47 are provided on the undoped Al x Ga 1-x N layer 42 with the undoped GaN layer 43 and the p-type GaN layer 44 interposed therebetween.
  • the source electrode 46 and the drain electrode 47 are made of, for example, a Ti / Al bilayer film and are in ohmic contact with the undoped Al x Ga 1 -x N layer 42.
  • a gate electrode 48 is provided on the undoped Al x Ga 1-x N layer 42 between the source electrode 46 and the undoped GaN layer 43 and the p-type GaN layer 44, and a p - electrode is formed on the p + -type GaN contact layer 45. 49 is provided.
  • the gate electrode 48 is made of, for example, a Ni / Au bilayer film, and is in Schottky contact with the undoped Al x Ga 1-x N layer 42.
  • the p electrode 49 is formed of, for example, a Ni / Au bilayer film and is in ohmic contact with the p + -type GaN contact layer 45.
  • This field effect transistor has a method of connecting the p electrode 49 and the source electrode 46 (this corresponds to a metal field plate (FP) source field plate) and a method of connecting the p electrode 49 and the gate electrode 48 ( If the p-electrode 49 is considered as a base electrode, this corresponds to a base field plate).
  • FP metal field plate
  • FIG. 30 shows a field effect transistor having a three-terminal structure.
  • an undoped GaN layer 41, an undoped Al x Ga 1-x N layer 42, an undoped GaN layer 43, and a p-type GaN layer 44 are sequentially stacked.
  • the undoped GaN layer 43 and the p-type GaN layer 44 on the undoped Al x Ga 1-x N layer 42 are patterned in a mesa shape, and a p + -type GaN contact layer 45 is provided in a mesa shape on the p-type GaN layer 44. Yes.
  • a source electrode 46 and a drain electrode 47 are provided on the undoped Al x Ga 1-x N layer 42 with the undoped GaN layer 43 and the p-type GaN layer 44 interposed therebetween.
  • the gate electrode 48 that also serves as the p-electrode 49 is formed on the undoped GaN layer 43 and the p-type. It is provided to extend over the p + -type GaN contact layer 45 from the end surface of the GaN layer 44.
  • the gate electrode 48 is made of, for example, a Ni / Au bilayer film and is in ohmic contact with the p + -type GaN contact layer 45.
  • This field effect transistor has a three-terminal structure in which the gate electrode 48 and the p electrode 49 are integrated, and is equivalent to the field effect transistor shown in FIG. 25 in which the gate electrode 48 and the p electrode 49 are integrated. .
  • FIG. 31 shows a normally-off type three-terminal field effect transistor.
  • an undoped GaN layer 41, an undoped Al x Ga 1-x N layer 42, an undoped GaN layer 43, and a p-type GaN layer 44 are sequentially stacked.
  • the undoped GaN layer 43 and the p-type GaN layer 44 on the undoped Al x Ga 1-x N layer 42 are patterned in a mesa shape, and a p + -type GaN contact layer 45 is provided in a mesa shape on the p-type GaN layer 44. Yes.
  • a source electrode 46 and a drain electrode 47 are provided on the undoped Al x Ga 1-x N layer 42 with the undoped GaN layer 43 and the p-type GaN layer 44 interposed therebetween.
  • a groove is provided in the undoped Al x Ga 1-x N layer 42 between the source electrode 46 and the undoped GaN layer 43 and the p-type GaN layer 44 so as to continue to the end faces of the undoped GaN layer 43 and the p-type GaN layer 44.
  • the gate electrode 48 that also serves as the p electrode 49 is embedded in the groove, and further extends on the p + -type GaN contact layer 45 from the end faces of the undoped GaN layer 43 and the p-type GaN layer 44.
  • the threshold voltage of the field effect transistor is controlled by controlling the thickness of the undoped Al x Ga 1-x N layer 42 in the groove portion provided in the undoped Al x Ga 1-x N layer 42 or the etching residue when the groove is formed. Do by quantity.
  • FIG. 32 shows a field effect transistor having a three-terminal structure.
  • an undoped GaN layer 41, an undoped Al x Ga 1-x N layer 42, an undoped GaN layer 43, and a p-type GaN layer 44 are sequentially stacked.
  • the undoped GaN layer 43 and the p-type GaN layer 44 on the undoped Al x Ga 1-x N layer 42 are patterned in a mesa shape, and a p + -type GaN contact layer 45 is provided in a mesa shape on the p-type GaN layer 44. Yes.
  • a source electrode 46 and a drain electrode 47 are provided on the undoped Al x Ga 1-x N layer 42 with the undoped GaN layer 43 and the p-type GaN layer 44 interposed therebetween.
  • a p-electrode 49 that also serves as the gate electrode 48 is provided on the p + -type GaN contact layer 45. The operation of this field effect transistor is the same as that of the field effect transistor shown in FIG. 31 except that the threshold voltage is deep (shifted to the negative side).
  • FIG. 33 shows a normally-off type three-terminal field effect transistor.
  • an undoped GaN layer 41, an undoped Al x Ga 1-x N layer 42, an undoped GaN layer 43, and a p-type GaN layer 44 are sequentially stacked.
  • the undoped GaN layer 43 and the p-type GaN layer 44 on the undoped Al x Ga 1-x N layer 42 are patterned in a mesa shape.
  • a groove is provided in the undoped Al x Ga 1-x N layer 42 so as to continue to the end faces of the undoped GaN layer 43 and the p-type GaN layer 44, and a p + -type GaN contact layer 45 is embedded in the groove, and this p The + -type GaN contact layer 45 and a two-dimensional hole gas (not shown) are joined.
  • the p + -type GaN contact layer 45 can be grown by selective regrowth.
  • a source electrode 46 and a drain electrode 47 are provided on the undoped Al x Ga 1-x N layer 42 with the undoped GaN layer 43 and the p-type GaN layer 44 interposed therebetween.
  • a p-electrode 49 that also serves as the gate electrode 48 is provided on the p + -type GaN contact layer 45.
  • the gate electrode 48 is a Schottky junction type, but in this field effect transistor, the gate electrode 48 is a p / n junction type.
  • the gate electrode 48 of this field effect transistor is a p / n junction type, but the diffusion potential of the p / n junction is 3.4 V, which is +2 V higher than the diffusion potential of the Schottky junction ⁇ 1.4 V, The gate threshold voltage can be increased.
  • an undoped Al x Ga 1-x N layer 42 of the lower portion of the p + -type GaN contact layer 45 is completely removed, even contacting the p + -type GaN contact layer 45 on the undoped GaN layer 41, improving the threshold voltage It is a good structure from the viewpoint.
  • FIG. 34 shows a diode having a three-terminal structure.
  • an undoped GaN layer 51 an undoped Al x Ga 1-x N layer 52, an undoped GaN layer 53, and a p-type GaN layer 54 are sequentially stacked.
  • the undoped GaN layer 53 and the p-type GaN layer 54 on the undoped Al x Ga 1-x N layer 52 are patterned in a mesa shape, and a p + -type GaN contact layer 55 is provided in a mesa shape on the p-type GaN layer 54. Yes.
  • An anode electrode 56 and a cathode electrode 57 are provided across the undoped GaN layer 53 and the p-type GaN layer 54.
  • the anode electrode 56 is embedded in a groove 58 provided at a depth reaching the undoped GaN layer 51, and is a portion in the vicinity of the heterointerface between the undoped GaN layer 51 and the undoped Al x Ga 1-x N layer 52.
  • the anode electrode 56 is formed of, for example, a Ni / Au bilayer film that is in Schottky contact with an n-type GaN-based semiconductor.
  • the source electrode 57 is provided on the undoped Al x Ga 1-x N layer 52.
  • a p-electrode 59 is provided on the p + -type GaN contact layer 55.
  • the anode electrode 56 and the p electrode 59 are electrically connected to each other.
  • This diode has a Schottky junction formed by etching the undoped Al x Ga 1-x N layer 52 below the gate electrode 48 of the field effect transistor shown in FIG. 25 and bringing it into contact with the undoped GaN layer 51. Equivalent to. If necessary, the anode electrode 56 and the p electrode 59 may be integrally formed.
  • FIG. 35 shows a diode having a two-terminal structure.
  • an undoped GaN layer 51 an undoped Al x Ga 1-x N layer 52, an undoped GaN layer 53, and a p-type GaN layer 54 are sequentially stacked.
  • the undoped GaN layer 53 and the p-type GaN layer 54 on the undoped Al x Ga 1-x N layer 52 are patterned in a mesa shape.
  • a groove is provided in the undoped Al x Ga 1-x N layer 52 so as to continue to the end faces of the undoped GaN layer 53 and the p-type GaN layer 54, and a p + -type GaN contact layer 55 is embedded in the groove, and this p The + -type GaN contact layer 55 and a two-dimensional hole gas (not shown) are joined.
  • An anode electrode 56 and a cathode electrode 57 are provided across the undoped GaN layer 53 and the p-type GaN layer 54.
  • Another groove 58 having a depth reaching the undoped GaN layer 51 is provided continuously to the p + -type GaN contact layer 55.
  • the anode electrode 56 is embedded in the other groove 58 and further extends on the p + -type GaN contact layer 55.
  • the anode electrode 56 is formed of, for example, a Ni / Au bilayer film.
  • the source electrode 57 is provided on the undoped Al x Ga 1-x N layer 52.
  • FIG. 36 shows a diode having a two-terminal structure.
  • an undoped GaN layer 51 an undoped Al x Ga 1-x N layer 52, an undoped GaN layer 53, and a p-type GaN layer 54 are sequentially stacked.
  • the undoped GaN layer 53 and the p-type GaN layer 54 on the undoped Al x Ga 1-x N layer 52 are patterned in a mesa shape, and a p + -type GaN contact layer 55 is provided in a mesa shape on the p-type GaN layer 54. Yes.
  • a groove 60 is provided in the undoped Al x Ga 1-x N layer 52 between the anode electrode 56 and the undoped GaN layer 53 and the p-type GaN layer 54 so as to continue to the end surfaces of the undoped GaN layer 53 and the p-type GaN layer 54. It has been.
  • a p-electrode 59 is embedded in the groove 60, and extends from the end faces of the undoped GaN layer 53 and the p-type GaN layer 54 onto the p + -type GaN contact layer 55, and is electrically connected to the anode electrode 56 together. Connected.
  • This diode has a structure in which a source electrode 46 and a gate electrode 48 of a normally-off (enhancement mode) field effect transistor having a gate threshold voltage of 0 V or more shown in FIG. 32 are integrated.
  • a positive voltage is applied to the anode electrode 56 with respect to the cathode electrode 57, the Schottky junction is turned on, and a forward current flows between the anode electrode 56 and the cathode electrode 57, which are ohmic electrodes.
  • a negative voltage is applied to the anode electrode 56, the Schottky junction is turned off, and no current flows between the anode electrode 56 and the cathode electrode 57 that are adjacent to each other.
  • an undoped GaN layer 61, an undoped Al x Ga 1-x N layer 62, an undoped GaN layer 63, and a p-type GaN layer 64 are sequentially stacked.
  • the undoped GaN layer 63 and the p-type GaN layer 64 on the undoped Al x Ga 1-x N layer 62 are patterned in a mesa shape.
  • a source electrode 65 and a drain electrode 66 are provided on the undoped Al x Ga 1-x N layer 62 with the undoped GaN layer 63 and the p-type GaN layer 64 interposed therebetween.
  • FIG. 37 shows the state of electrons and holes when the transistor is on.
  • Reference numeral 68 indicates 2DHG
  • 69 indicates 2DEG.
  • FIG. 38 shows the state of electrons and holes when the transistor is off. In FIG. 38, a negative voltage is applied to the gate electrode 67, holes (2DHG 68) are extracted through the gate electrode 67, and the electron channel (2DEG 69) immediately below the holes is depleted. In this manner, holes (2DHG68) are injected / extracted in the on / off operation of the transistor. If there is an obstacle to the movement of holes (2DHG68), the dynamic characteristics are affected.
  • Factors affecting the movement of holes include hole mobility. As shown in Table 3, the hole mobility is about 15 to 30 [cm 2 / Vs] experimentally. This value is 1/500 to 1/1000 of the electron mobility, and it is considered that the hole movement speed dominates the speed of this transistor. Then, the switching speed is estimated to be 1/1000 or less of a normal HFET. Therefore, although it depends on the length of the polarization superjunction region, the cutoff frequency is estimated to be about several MHz to several tens of MHz. However, the switching frequency of Si-IGBT (Insulated Gate Bipolar Transistor) is at most several tens of kHz, and that of Si-power MOSFET is several MHz. This field effect transistor using a superjunction is applied to a high voltage power device, and the speed can be higher than that of Si-IGBT and Si-power MOSFET.
  • Si-IGBT Insulated Gate Bipolar Transistor
  • the transistor 2 since the high concentration p + -type GaN contact layer 71 is added to the outermost surface, the p + -type GaN contact layer 71 other than the contact region of the gate electrode 67 that also serves as the p electrode is removed by etching. .
  • the etching amount is 60 nm.
  • the contact resistance of the transistor 1 is 1.3 ⁇ 10 4 ⁇ cm 2, the contact resistance of the transistor 2 is 0.84Omucm 2.
  • the measurement circuit is shown in FIG. As shown in FIG. 41, a DC voltage source, a load resistor, and a test transistor (transistor 1 or 2) were connected in series. The power supply voltage was set to 200V and the load resistance was set to 392 ⁇ . The transistor 1 or 2 was held for 10 seconds in a pinch-off state, and then a positive voltage pulse was applied to the gate electrode 67 to turn on the transistor 1 or 2. The pulse width of the positive voltage applied to the gate electrode 67 is 1 ⁇ s.
  • the transistor 1 or 2 which is a PSJ-FET is indicated by a symbol. In this symbol, ⁇ indicates 2DHG.
  • the drain voltage V d shows waveforms of the gate voltage V g , the drain voltage V d , and the drain current I d .
  • a voltage is applied to the load resistance, so that the drain voltage V d decreases.
  • the transistor 1 has a constant value with no further drop in V d .
  • the V d value that reached a constant value was 69V. This indicates that the channel resistance of the element is very large, which is a so-called current collapse state. This phenomenon is called switching collapse, and this is a big problem even in a normal HFET.
  • the cause of this is that the hole injection rate is low, the region of the p-type GaN layer 64 remains in a negative ionization state, channel constriction occurs due to the Coulomb effect, a small drain current I d and a large drain voltage V. The state d is generated. In the transistor 1 as well, current collapse is eliminated at DC (pulse width of several hundred ms or more).
  • the transition from the on state to the off state results in a very high reverse bias state of 200 V between the gate electrode 67 and the drain electrode 66, so that the contact resistance of the gate electrode 67 that also serves as the p electrode to the p-type GaN layer 64 is reduced. It can be seen that even if it is high, holes are drawn out and a clean off state is achieved at a speed of 100 ns or less.
  • the trade-off relationship between high breakdown voltage and high speed in the semiconductor element using the polarization superjunction proposed in Patent Document 3 and Non-Patent Document 3 is easily broken down.
  • Second Embodiment> A GaN-based semiconductor device according to the second embodiment will be described.
  • the critical conversion thickness is obtained with respect to the structure (composition / thickness) of the undoped Al x Ga 1-x N layer 23 (or the undoped Al x Ga 1-x N layer 12). .
  • the structure of the Al x Ga 1-x N layer and the 2DEG concentration have a primary relationship as described in the above-mentioned reference, and the relationship between the converted thickness tR and the 2DEG concentration of the reference HEMT.
  • the reference HEMT has a structure composed of an undoped GaN layer 11 and an undoped Al x Ga 1-x N layer 12 (0.17 ⁇ x ⁇ 0.35) having a thickness of 25 nm or more and 47 nm or less formed thereon.
  • the HEMT has a structure having a 2DEG concentration of 0.89 ⁇ 10 13 cm ⁇ 2 or more and 1.70 ⁇ 10 13 cm ⁇ 2 or less.
  • FIG. 44 shows the converted thickness tR that gives the limit 2DHG concentration of the corresponding polarization superjunction structure with respect to the 2DEG concentration of the reference HEMT.
  • FIG. 44 shows a 1 / x curve corresponding to the measured value.
  • the 2DEG concentration of the reference HEMT is expressed as n S in units of 10 12 cm ⁇ 2 , and the limit conversion thickness is expressed as y.
  • y a / (n S ⁇ b) + c (5)
  • the Al composition x of the undoped Al x Ga 1-x N layer 12 is 0.17 ⁇ x ⁇ 0.35 and the thickness is 25 nm or more and 47 nm or less, but depending on various conditions of crystal growth,
  • An undoped Al x Ga 1-x N layer 23 (or an undoped Al x Ga 1-x N layer 12 of a reference HEMT having a 2DEG concentration of 0.89 ⁇ 10 13 cm ⁇ 2 or more and 1.7 ⁇ 10 13 cm ⁇ 2 or less. )
  • Structure composition / thickness can vary.
  • the above 2DEG concentration can also be obtained by an undoped Al x Ga 1-x N layer 23 having an Al composition x of 0.17 ⁇ x ⁇ 0.35 and an Al composition and thickness different from the thickness of 25 nm to 47 nm. This is evident as the 2DEG concentration difference between the above reference and the reference HEMT. Because, 2DEG is because caused by polarization, the undoped Al x Ga 1-x N layer 23 is introduced to produce the polarization, the undoped Al x Ga 1-x N layer 23 to obtain the polarization degree This is because the structure (composition / thickness) can change depending on various conditions such as the growth apparatus and temperature.
  • the 2DEG concentration of the reference HEMT is 0.89 ⁇ 10 13 cm ⁇ 2 or more and 1.7 ⁇ 10 13 cm ⁇ 2 or less.
  • the equivalent thickness tR applicable to the undoped Al x Ga 1-x N layer 23 (0 ⁇ x ⁇ 1) is tR ⁇ 24.2 / (n S ⁇ 7.83) +47.4 [nm] (6) It is.
  • a donor (n-type impurity) is used instead of the undoped Al x Ga 1-x N layer 23.
  • an n-type or p-type Al x Ga 1-x N layer doped with an acceptor (p-type impurity), for example, an n-type Al x Ga 1-x N layer doped with Si may be used.
  • the Mg concentration w [cm ⁇ 3 ] of the GaN layer 14 and the Al composition and thickness of the undoped Al x Ga 1-x N layer 12 (or the doped Al x Ga 1-x N layer 12) are selected. By doing so, 2DHG 16 having a concentration of 1 ⁇ 10 12 cm ⁇ 2 or more can be generated.
  • this GaN-based semiconductor element is the same as the GaN-based semiconductor element according to the first embodiment.
  • GaN-based semiconductor element is basically the same as that in the first embodiment.
  • FIG. 45 shows this GaN-based bidirectional field effect transistor.
  • an undoped GaN layer 41, an undoped Al x Ga 1-x N layer 42, an undoped GaN layer 43, and a p-type GaN layer 44 are sequentially stacked.
  • the undoped GaN layer 43 and the p-type GaN layer 44 on the undoped Al x Ga 1-x N layer 42 are patterned in a mesa shape.
  • two p + -type GaN contact layers 45a and 45b are mesa-type and separated from each other.
  • Two source electrodes 46 a and 46 b are provided on the undoped Al x Ga 1-x N layer 42 with the undoped GaN layer 43 and the p-type GaN layer 44 interposed therebetween.
  • p + -type GaN contact layer 45a is p-electrode 49a used as a gate electrode is provided
  • a p-electrode 49b which is used as a gate electrode on the p + -type GaN contact layer 45b is provided.
  • the source electrodes 46a and 46b, the p + -type GaN contact layers 45a and 45b, and the p-electrodes 49a and 49b are formed symmetrically with respect to the undoped GaN layer 43 and the p-type GaN layer 44.
  • This GaN-based bidirectional field effect transistor turns on / off the voltage in both forward and reverse directions with respect to the input AC voltage by the signal voltage (switch signal) applied to the p electrodes 49a and 49b used as the gate electrodes. Can do.
  • the source electrode 46a or the source electrode 46b functions as a drain electrode depending on the polarity of the input AC voltage.
  • This GaN-based bidirectional field effect transistor is suitable for use as a bidirectional switch of a matrix converter.
  • FIG. FIG. 46 shows a power supply circuit of a three-phase AC induction motor M using a matrix converter C. As shown in FIG. 46, the matrix converter C intersects each intersection of the horizontal wirings W 1 , W 2 , W 3 and the vertical wirings W 4 , W 5 , W 6 at each intersection. Bidirectional switches S for connecting the horizontal wiring and the vertical wiring are provided in a matrix. The voltages of each phase of the three-phase AC power supply P are input to the wirings W 1 , W 2 , and W 3 through the input filter F. The wirings W 4 , W 5 , W 6 are connected to the three-phase AC induction motor M. As the bidirectional switch S, a GaN-based bidirectional field effect transistor shown in FIG. 45 is used.
  • the bidirectional switch S of the matrix converter C is turned on / off at high speed to directly apply the voltage of each phase of the three-phase AC input to the wirings W 1 , W 2 , W 3. Then, a three-phase AC induction motor M is driven by cutting out into strips by pulse width modulation (PWM) and outputting an AC voltage of any voltage and frequency obtained thereby to the wirings W 4 , W 5 , W 6 .
  • PWM pulse width modulation
  • This GaN-based bidirectional field effect transistor is also suitable for use as a bidirectional switch of a multilevel inverter.
  • Multi-level inverters are effective, for example, in improving the power conversion efficiency of power conversion systems (see, for example, Fuji Time Report, Vol. 83 No. 6 2010, pp. 362-365).
  • the gate electrode is switched as compared with a GaN-based field effect transistor that is not configured bidirectionally, for example, the GaN-based field effect transistor shown in FIG.
  • the rise time when a signal is input can be shortened, and high-speed operation can be achieved. Therefore, by using this GaN-based bidirectional field effect transistor for the bidirectional switch S of the matrix converter C shown in FIG. 46, the bidirectional switch S can be switched at a higher speed, and the matrix converter C can be operated at a higher speed. Can be achieved.
  • a high performance matrix converter C can be realized, and by using this matrix converter C, a high performance AC power supply circuit can be realized.
  • a high-performance multilevel inverter can be realized, and a highly efficient power conversion system can be realized by using this multilevel inverter.
  • a GaN-based bidirectional field effect transistor according to a fourth embodiment will be described.
  • This GaN-based bidirectional field effect transistor has the same configuration as that of the GaN-based bidirectional field effect transistor according to the third embodiment except that Expression (5) is satisfied. Similar to the GaN-based bidirectional field effect transistor according to the third embodiment, this GaN-based bidirectional field effect transistor is used as the bidirectional switch S of the matrix converter C shown in FIG. 46 or the bidirectional switch of the multilevel inverter. be able to.
  • a mounting structure in which a chip constituting a GaN-based field effect transistor or a GaN-based bidirectional field effect transistor according to any of the first to fourth embodiments is flip-chip mounted on a mounting substrate Explain the body.
  • FIG. 48 shows the dependence of the off breakdown voltage of the field effect transistor (PSJ-FET) manufactured on a sapphire substrate on the length of the polarization superjunction region (PSJ length (L psj )).
  • This field effect transistor has substantially the same structure as the field effect transistor shown in FIG.
  • a p + -type GaN contact layer 45 is provided in a mesa shape on the p-type GaN layer 44, but is not shown in FIG.
  • the p electrode 49 also serving as a gate electrode extends from the end surfaces of the undoped GaN layer 43, the p-type GaN layer 44, and the p + -type GaN contact layer 45 onto the p + -type GaN contact layer 45.
  • the PSJ length L psj is between the end surface on the drain electrode 47 side of the p electrode 49 that also serves as the gate electrode and the end surface on the drain electrode 47 side of the undoped GaN layer 43 and the p-type GaN layer 44.
  • Reference numeral 40 denotes a sapphire substrate.
  • L psj field effect transistors
  • the off breakdown voltage is proportional to L psj , and the effect of super junction is realized. Since the breakdown voltage is proportional to L psj , if the breakdown voltage is to be doubled, L psj may be doubled.
  • FIG. 49 shows this field effect transistor.
  • This field effect transistor has substantially the same structure as the field effect transistor shown in FIG. As shown in FIG. 49, in this field effect transistor, an AlN layer 81 having a thickness of 100 nm, an AlGaN buffer layer 82 having a thickness of 1.5 ⁇ m, and an undoped GaN layer having a thickness of 2.5 ⁇ m on a Si substrate 80.
  • an undoped Al 0.23 Ga 0.77 N layer 84 having a thickness of 40 nm, an undoped GaN layer 85 having a thickness of 30 nm, and a p-type GaN layer 86 having an acceptor concentration of 1 ⁇ 10 19 cm ⁇ 3 and a thickness of 20 nm are sequentially stacked.
  • the undoped GaN layer 85 and the p-type GaN layer 86 on the undoped Al 0.23 Ga 0.77 N layer 84 are patterned into a mesa shape, and the acceptor concentration is 1 ⁇ 10 20 cm ⁇ 3 and the thickness is 5 nm on the p-type GaN layer 86.
  • a p + -type GaN contact layer 87 is provided in a mesa shape.
  • a source electrode 88 and a drain electrode 89 are provided on the undoped Al 0.23 Ga 0.77 N layer 84 with the undoped GaN layer 85 and the p-type GaN layer 86 interposed therebetween.
  • the undoped GaN layer 85 extends so that both end surfaces thereof are in contact with the source electrode 88 and the drain electrode 89, respectively.
  • a p-electrode 90 also serving as a gate electrode is provided on the p + -type GaN contact layer 87.
  • 2DHG15 is formed in the undoped GaN layer 85 in the vicinity of the heterointerface between the undoped Al 0.23 Ga 0.77 N layer 84 and the undoped GaN layer 85, and the undoped GaN layer 83, the undoped Al 0.23 Ga 0.77 N layer 84, 2DEG 16 is formed in the undoped GaN layer 83 in the vicinity of the hetero interface between the two.
  • FIG. 50 shows the measurement results of the drain current-drain voltage characteristics of this field effect transistor (PSJ-FET).
  • the gate voltage V g -10V.
  • the vertical axis in FIG. 50 is a logarithmic scale.
  • the drain current increases from around 800V.
  • FIG. 51 shows a linear scale on the vertical axis of FIG. From FIG. 51, it can be seen that the drain current increases rapidly from around 950V. That is, the off breakdown voltage of the field effect transistor (PSJ-FET) on the Si substrate 80 is about 950 V, which is smaller than the off breakdown voltage of the field effect transistor on the sapphire substrate 40 shown in FIG.
  • the leakage current is the leakage current value of the sample A before the Si substrate is removed. It decreased to 1/4000.
  • the drain current value of sample A 10 ⁇ A (1 ⁇ 10 ⁇ 5 A) was set as the compliance current value.
  • breakdown voltage The voltage at which the field-effect transistor breaks down (breakdown voltage) is unknown because the maximum voltage that can be applied by the measuring instrument used at this time was 1100 V, but it did not break down. Thus, it was proved that the ultrahigh breakdown voltage performance inherent to GaN can be obtained by removing the Si substrate.
  • the breakdown voltage can be increased by the field plate as compared with the case without the field plate. This is because the peak of the electric field can be divided by the field plate to reduce the maximum electric field. In addition, it is possible for the same reason to reduce current collapse by the field plate.
  • GaN-based HFETs with a field plate on a sapphire substrate are known to have a very insufficient suppression of current collapse, and at present, the practical development of GaN-based HFETs on sapphire substrates is abandoned for high-current applications. Has been. In fact, as shown in FIG.
  • a conventional GaN-based HFET on a sapphire substrate has a very large current collapse and is not practical. That is, current collapse occurs when the stress voltage is 50 V or higher.
  • an undoped GaN layer and an Al x Ga 1-x N layer are sequentially stacked on a sapphire substrate, and a gate is formed on the Al x Ga 1-x N layer.
  • An electrode G, a source electrode S, and a drain electrode D are formed.
  • the field effect transistor (PSJ-FET) shown in FIG. 32 does not cause any current collapse even if it is formed on the sapphire substrate.
  • FIG. 53 shows the result of current collapse measurement, where the horizontal axis is the stress voltage, the vertical axis is the ratio of the channel resistance (on-resistance) before and after the stress voltage application, that is, the channel resistance R On (application) before the stress voltage application.
  • the stress voltage is the drain voltage when a large drain voltage is applied by negatively biasing the gate electrode to turn off the transistor. By applying a stress voltage, a large voltage (electric field) is applied between the gate and the drain.
  • the method for measuring current collapse is as follows.
  • a drain voltage (V d ) is applied from 0 to about 10 V in a state where an on voltage of +1 V is applied as a gate voltage (V g ) to the gate electrode, and a drain current (I d ) is measured.
  • the above stress voltage is applied for about 1 second, and V d is set to 0V and V g is set to + 1V.
  • V d is applied from 0 to 10 V, and I d is measured.
  • the ratio of the reciprocal (channel resistance) of the gradient (conductance) of I d that is, R On (after application) / R On (before application) is obtained. That the thus determined R On (applied after) / R On (before application) was plotted against the stress voltage is 53.
  • the field effect transistor (PSJ-FET) according to the present invention
  • current collapse does not occur even if the lower side of the undoped GaN layer (more generally, the undoped InGaN layer) that is the channel layer is an insulating substrate. Even if a Si substrate is used as a base substrate for crystal growth as well as a sapphire substrate, by removing it, a current collapse-free high breakdown voltage device can be manufactured.
  • Sapphire has a thermal conductivity of approximately 30 [W / mK].
  • the thermal conductivity of polyimide or epoxy resin is 0.5 to 5 [W / mK].
  • the problem of heat dissipation can be solved by improving and applying a known flip chip technology.
  • the flip chip technology is included in the category of wiring technology and has been developed as a digital high density packaging technology. Normally, wiring between a (ceramic) substrate and a die (chip) in a package is performed by a wire bonding method, but in order to reduce the bonding area of the die, the substrate and the die pad are connected via solder ball bumps. Directly connect between the faces with face to face. Further, in a light emitting element such as a light emitting diode (LED) or a laser diode (LD), almost the entire surface of a chip is soldered on a submount substrate for the purpose of heat dissipation, which is also a category of flip chip. On the other hand, as far as the present inventor knows, flip-chip technology for GaN-based devices has hardly been reported for electronic devices (electron traveling devices).
  • the gate electrode, the source electrode, and the drain electrode usually have an interdigital structure, but the submount substrate is directly connected to the ohmic electrode of the comb tooth, that is, the source electrode and the drain electrode, Heat contact is desirable.
  • FIG. 54 An example is shown in FIG. That is, as shown in FIG. 54, for example, after forming a field effect transistor (PSJ-FET) (for example, the case of having the structure of the GaN-based field effect transistor shown in FIG.
  • PSJ-FET field effect transistor
  • the Si substrate is removed by a known method, and an insulating layer 91 is formed on the exposed surface.
  • the insulating layer 91 can be formed by applying an organic material such as polyimide or an inorganic glass material such as SOG (spin on glass) by a spin coating method or the like.
  • SOG spin on glass
  • the source electrode 88 and the drain electrode 89 are formed in a metal pillar shape having a height of about several ⁇ m to 10 ⁇ m by plating.
  • a metal layer 93, 94 patterned to approximately the same size as the source electrode 88 and the drain electrode 89 is formed on the submount substrate 92, and a solder layer 95 (or solder ball) is formed thereon. Then, the solder layer 95 of the submount substrate 92 is brought into contact with the source electrode 88 and the drain electrode 89 while being aligned.
  • the submount substrate 92 for example, a Si substrate, a SiC substrate, a diamond substrate, a BeO substrate, a CuW substrate, a CuMo substrate, a Cu substrate, an AlN substrate, or the like can be used.
  • the solder layer 95 is melted and the source electrode 88 and the drain electrode 89 and the metal layers 93 and 94 are welded.
  • the source electrode 88 and the drain electrode 89 and the metal layers 93 and 94 are self-aligned with each other due to the surface tension of the molten solder, alignment accuracy is not required. It is possible with a commercially available die mounter device.
  • the ohmic electrode width that is, the width of the source electrode 88 and the drain electrode 89, is such that it can be aligned with the pattern of the metal layers 93 and 94 on the submount substrate 92 by a normal die mounter. Although required, generally 20 ⁇ m or more is sufficient.
  • FIG. 55 shows an example of the whole image of the chip 96 and the submount substrate 92 constituting the field effect transistor.
  • the metal layers 93 and 94 on the submount substrate 92 are each formed in a comb-teeth shape, and these metal layers 93 and 94 are formed on the chip 96 as patterns separated from each other. Each is connected to an electrode 89.
  • On the metal layers 93 and 94 on the outer side of the chip 96 wide lead electrode pads for wire bonding are formed. In this case, since it is not necessary to provide a lead electrode pad on the chip 96, the area of the wire bonding region can be saved, and the chip 96 can be reduced in size accordingly, and as a result, the manufacturing cost of the field effect transistor can be reduced. Can be reduced.
  • FIG. 56 shows a photograph of an example of a conventional lateral power transistor chip that has been packaged by wire bonding.
  • this chip since a wire bonding region is required separately from the intrinsic region (element region) in the chip, the area of the chip increases.
  • a novel mounting structure is obtained by combining the GaN-based field effect transistor (PSJ-FET) according to the first to fourth embodiments and the flip chip technology.
  • PSJ-FET GaN-based field effect transistor
  • the following advantages can be obtained. That is, since the chip 96 constituting the GaN-based field effect transistor is flip-chip mounted on the submount substrate 92, the heat generated by the chip 96 during operation can be quickly released to the submount substrate 92. Heat can be efficiently radiated from the mount substrate 92 to the outside. For this reason, the temperature rise of the chip 96 can be suppressed.
  • the limitation of the applied voltage of the GaN-based field effect transistor is eliminated, and an ultrahigh voltage GaN-based field effect transistor of 600 V or higher can be realized.
  • any of a sapphire substrate, a Si substrate, and the like can be used as a base substrate used for crystal growth.
  • a new value unprecedented can be produced in the GaN-based field effect transistor as the lateral high current element. This can never be realized with a GaN-based HFET using the conventional field plate technology.
  • the undoped GaN layer 43 is made to extend until its end face comes into contact with the drain electrode 47, as shown by a one-dot chain line in FIGS. Also good.
  • an improvement in surface stability of the undoped Al x Ga 1-x N layer 42 by the undoped GaN layer 43 functions as a surface protective film of the undoped Al x Ga 1-x N layer 42 (the cap layer)
  • the characteristics of the GaN-based field effect transistor can be improved.
  • the undoped GaN layer 43 may be extended until its end face comes into contact with the gate electrode 48, as indicated by a one-dot chain line in FIG. Further, in the GaN-based field effect transistor shown in FIG. 32, the undoped GaN layer 43 may be extended until the end face thereof is in contact with the source electrode 46, as indicated by a one-dot chain line in FIG. Further, in the GaN-based diode shown in FIGS. 34 to 36, the undoped GaN layer 53 may be extended until the end face thereof is in contact with the cathode electrode 57, as shown by a one-dot chain line in FIGS. .
  • the undoped GaN layer 53 is improved surface stability of the undoped Al x Ga 1-x N layer 52 by functioning as a surface protective film of the undoped Al x Ga 1-x N layer 52 As a result, the characteristics of the GaN-based diode can be improved.
  • the undoped GaN layer 53 may be extended until its end face comes into contact with the anode electrode 56, as indicated by a one-dot chain line in FIG. Also, in the GaN-based bidirectional field effect transistor shown in FIG.
  • the undoped GaN layer 43 may be extended until the end face thereof is in contact with the source electrodes 46a and 46b, as shown by a one-dot chain line in FIG. .
  • it is possible to undoped GaN layer 43 is improved surface stability of the undoped Al x Ga 1-x N layer 42 by functioning as a surface protective film of the undoped Al x Ga 1-x N layer 42
  • the characteristics of the GaN-based bidirectional field effect transistor can be improved.
  • undoped Al x Ga 1-x N The entire exposed surface of the layer 42 or the undoped Al x Ga 1-x N layer 52 may be covered with the undoped GaN layer 43 or the undoped GaN layer 53.
  • the normally-on field effect transistor of the GaN-based semiconductor elements according to the first or second embodiment can be made normally-off by mounting a known cascode circuit with an inexpensive low-breakdown-voltage Si transistor. It is.
  • FIG. 57A shows a cascode circuit using the normally-on type field effect transistor T 1 and the low breakdown voltage normally-off type SiMOS transistor T 2 .
  • FIG. 57B shows a modified cascode circuit using the normally-on type field effect transistor T 1 and the low breakdown voltage normally-off type SiMOS transistor T 2 .
  • FIG. 57C shows a modified cascode circuit using the normally-on type field effect transistor T 1 , the low breakdown voltage normally-off type SiMOS transistor T 2 , the Schottky diode D, and the resistor R.
  • FIG. 57A shows a cascode circuit using the normally-on type field effect transistor T 1 and the low breakdown voltage normally-off type SiMOS transistor T 2 .
  • FIG. 57B shows a modified cascode circuit using the normally-on
  • the normally-on field effect transistor T 1 on the high breakdown voltage side has an ON gate voltage (V gs ) of 0 V.
  • V gs ON gate voltage
  • the normally-on field effect transistor T 1 It is effective to apply a positive gate voltage.
  • it is effective to use a modified cascode circuit as shown in FIG. 57B, FIG. 57C or FIG. 57D.
  • it is possible to use a cascode circuit or a modified cascode circuit as described above and arrange the gate driver in one package by a conventionally known technique.

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Abstract

　分極超接合を用いた半導体素子における高耐圧化と高速化との間のトレードオフ関係を容易に打ち破ることができ、高耐圧化と同時に、電流コラプスの発生をなくし、かつ高速動作が可能な低損失の半導体素子を提供する。　半導体素子は分極超接合領域とｐ電極コンタクト領域とを有する。分極超接合領域は、アンドープＧａＮ層１１、厚さ２５ｎｍ以上４７ｎｍ以下、０．１７≦ｘ≦０．３５のアンドープＡｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４を有する。アンドープＧａＮ層１３の厚さｕ［ｎｍ］、ｐ型ＧａＮ層１４の厚さｖ［ｎｍ］、Ｍｇ濃度ｗ［ｃｍ-3］に対し、換算厚さｔＲをｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）と定義したとき、ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］が成立する。ｐ電極コンタクト領域は、ｐ型ＧａＮ層１４と接触して設けられたｐ型ＧａＮコンタクト層とこれにオーミック接触したｐ電極とを有する。

Description

半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体
　この発明は、半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体に関し、特に、窒化ガリウム（ＧａＮ）系半導体を用いた半導体素子、この半導体素子を用いた電気機器、双方向電界効果トランジスタ、この双方向電界効果トランジスタを用いた電気機器およびこの半導体素子または双方向電界効果トランジスタを含む実装構造体に関する。
　省エネ社会実現のために電気エネルギーの重要性が増しており、２１世紀は益々電力に依存しようとしている。電気・電子機器のキーデバイスはトランジスタやダイオードなどの半導体素子である。従って、これらの半導体素子の省エネ性が非常に重要である。現在、電力変換素子はシリコン（Ｓｉ）半導体素子が担っているが、そのＳｉ半導体素子はほぼその物性限界まで性能向上が図られており、これ以上の省エネ化は難しい状況である。
　そこで、Ｓｉに代えて、シリコンカーバイド（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドギャップ半導体による電力変換素子の研究開発が精力的になされてきている。その中でも、ＧａＮは電力効率性・耐電圧性においてＳｉＣよりも格段に優れた物性値を持っているので、ＧａＮ系半導体素子の研究開発が盛んに行われている。
　ＧａＮ系半導体素子は、電界効果トランジスタ（ＦＥＴ）型の横型、すなわち、基板に平行に走行チャネルが形成されている構成の素子が開発されている。例えば、サファイアやＳｉＣなどからなるベース基板上にアンドープＧａＮ層が厚さ数μｍ、その上にＡｌ組成が約２５％程度のＡｌＧａＮ層が厚さ２５～３０ｎｍ程度積層され、ＡｌＧａＮ／ＧａＮヘテロ界面に生ずる２次元電子ガス（２ＤＥＧ）を利用する素子である。この素子は通常はＨＦＥＴ(hetero-junction FET) と呼ばれている。
　さて、上記のＡｌＧａＮ／ＧａＮ　ＨＦＥＴは電流コラプスの抑制という技術課題を抱えている。電流コラプスという現象は、数Ｖまでの低ドレイン電圧におけるドレイン電流値に対して、高電圧が印加された後におけるドレイン電流値が減少する現象であり、この現象は実回路ではスイッチングの動作電圧が高くなるとオン時のドレイン電流値が減少する現象を意味する。電流コラプスはＧａＮ系ＦＥＴに特有の現象ではなく、ＧａＮ系ＦＥＴによりソース・ドレイン間に高電圧を印加することができるようになったことにより顕著に現れるもので、本来は横型素子に一般的に発生する現象である。
　電流コラプスの発生する原因は以下のように説明されている。ＦＥＴではゲート－ドレイン間に、ダイオードではカソード－アノード間に高電圧を印加した場合、ゲート直下またはアノード直下に高電界領域が発生するが、その高電界部分の表面または表面近傍に電子が移動し、トラップされる。電子の源としては、ゲート電極から半導体表面をドリフトするもの、チャネル電子が高電界で表面に移動するものなどがある。その電子の負電荷によって負にバイアスされるため、電子チャネルの電子濃度が減少し、チャネル抵抗が上昇する。
　ゲートリーク由来の電子については、表面に誘電体皮膜によるパッシベーションを施すことにより電子移動が制限され、電流コラプスが抑制される。しかし、誘電体皮膜のみでは電流コラプスを十分に抑制することができない。
　そこで、電流コラプスはゲート近傍の高電界が原因であることに着目し、電界強度、特にピーク電界を抑制する技術が開発されている。これはフィールドプレート（Field Plate,ＦＰ）技術と呼ばれ、Ｓｉ系やＧａＡｓ系のＦＥＴで既に実用化されている公知の技術である（例えば、非特許文献１参照。）。
　図１Ａは、フィールドプレート技術を用いた従来のＡｌＧａＮ／ＧａＮ　ＨＦＥＴを示す。図１Ａに示すように、このＡｌＧａＮ／ＧａＮ　ＨＦＥＴにおいては、ベース基板１０１上にＧａＮ層１０２およびＡｌＧａＮ層１０３が順次積層され、ＡｌＧａＮ層１０３上にゲート電極１０４、ソース電極１０５およびドレイン電極１０６が形成されている。この場合、ゲート電極１０４の上部およびソース電極１０５の上部がドレイン電極１０６側に帽子の鍔のように延びており、フィールドプレートを形成している。これらのゲート電極１０４およびソース電極１０５に形成されたフィールドプレートにより、電磁気学の原理に基づいてチャネルの空乏層端のピーク電界強度を低くすることができる。図１Ｂに、フィールドプレートのある場合とない場合とでの電界分布を図１Ａに対応して示す。電界分布の面積がドレイン電圧に等しいので、ピーク電界を分散させることにより、ＡｌＧａＮ／ＧａＮ　ＨＦＥＴの耐圧の向上および電流コラプスの抑制を図ることができる。
　しかしながら、上述のフィールドプレート技術では、電界をチャネル全域に亘って平準化することはできない。また、パワー素子としての実用的な半導体素子では６００Ｖ以上の電圧が印加されるので、このフィールドプレート技術を適用しても根本的な解決に至っていない。
　一方、電界分布を平準化し、ピーク電界を生じにくくして耐圧を向上させる公知技術の一つに超接合（Super Junction、スーパージャンクション）構造がある（例えば、非特許文献２参照。）。この超接合について説明する。
　図２Ａは、小さい逆バイアス電圧が印加された状態の従来のｐｎ接合を示す。図３Ａは、小さい逆バイアス電圧が印加された状態の超接合の単位ユニットを示す。
　図２Ａに示すように、従来のｐｎ接合においては、ｐ型層１５１とｎ型層１５２とが接合され、ｐ型層１５１にｐ電極１５３が、ｎ型層１５２にｎ電極１５４が形成されており、ｐｎ接合の接合面はｐ電極１５３およびｎ電極１５４に対して平行になっている。ｐ型層１５１の接合面の近傍の部分には空欠層１５１ａが形成され、その他の部分はｐ型中性領域である。ｎ型層１５２の接合面の近傍の部分には空欠層１５２ａが形成され、その他の部分はｎ型中性領域である。
　これに対して、図３Ａに示すように、超接合においては、ｐ型層２０１とｎ型層２０２とによりｐｎ接合が形成されるのは従来のｐｎ接合と同様であるが、ｐ型層２０１に形成されるｐ電極２０３およびｎ型層２０２に形成されるｎ電極２０４は、ｐ型層２０１とｎ型層２０２との、平面状に広がった主たる接合面に対して直交して形成される。ｐｎ接合の両端部では、接合面は主たる接合面に対して互いに逆の方向に折れ曲がっている。ｐ型層２０１の接合面の近傍の部分には空欠層２０１ａが形成され、その他の部分はｐ型中性領域である。ｎ型層２０２の接合面の近傍の部分には空欠層２０２ａが形成され、その他の部分はｎ型中性領域である。
　図２Ｂは、ｐ電極１５３およびｎ電極１５４間に小さい逆バイアス電圧が印加された状態の従来のｐｎ接合の電界分布を図２Ａに対応して示したものである。また、図３Ｂは、ｐ電極２０３およびｎ電極２０４間に小さい逆バイアス電圧が印加された状態の超接合の電界分布を図３Ａに対応して示したものである。
　図４Ａは、従来のｐｎ接合において大きな逆バイアス電圧が印加された状態を示す。図５Ａは、超接合において大きな逆バイアス電圧が印加された状態を示す。
　図４Ｂは、ｐ電極１５３およびｎ電極１５４間に大きな逆バイアス電圧が印加された状態の従来のｐｎ接合の電界分布を図４Ａに対応して示したものである。また、図５Ｂは、ｐ電極２０３およびｎ電極２０４間に大きな逆バイアス電圧が印加された状態の超接合の電界分布を図５Ａに対応して示したものである。
　空乏層１５１ａ、１５２ａ、２０１ａ、２０２ａの広がりはｐｎ接合面を起点に起こることは従来のｐｎ接合および超接合とも同じである。従来のｐｎ接合では、空乏層１５１ａ、１５２ａ内のアクセプタイオンやドナーイオンなどの固定電荷による電界分布は、図２Ｂおよび図４Ｂに示すように三角形状となり、ピーク状の電界分布が生じる。これに対して、超接合では、図３Ｂおよび図５Ｂに示すように、空乏層２０１ａ、２０２ａが広がっても電界（電荷の積分値）はｐ電極２０３およびｎ電極２０４間を結ぶ方向に一定の値で分布し、電界の集中は起こらないことが分かる。
　印加電圧は電界の積分値（図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂでは電界の面積に当たる）であるから、従来のｐｎ接合は、接合面に生じる最大電界強度で耐圧が制限される。一方、超接合は、印加電圧を半導体全体に亘って均一電界により受け持ち耐えることができる。超接合は縦型および横型構造を有するＳｉ－ＭＯＳパワートランジスタおよびＳｉパワーダイオードのドリフト層に適用されている。
　また、ｐｎ接合に依らないで超接合と同様な正電荷および負電荷の分布を生じさせる方法として分極接合という原理がある（例えば、特許文献１参照。）。また、分極を利用して高耐圧化を目指した技術も提案されている（例えば、特許文献２参照。）。
　しかしながら、特許文献１、２に記載の分極接合では、２次元正孔濃度は高性能動作には不十分であることが分かってきた。その理由は、２次元正孔をヘテロ界面にもたらす原因となるヘテロ界面の負の分極電荷が表面欠陥や表面準位によって補償される結果、バンドが下方に押し下げられ、ＡｌＧａＮ／ＧａＮヘテロ界面に存在すべき２次元正孔の濃度が減少してしまうからである。
　そこで、特許文献１、２に記載された分極接合の問題を改善することができる半導体素子が提案された（特許文献３および非特許文献３参照。）。この半導体素子は、Ｉｎz Ｇａ1-z Ｎ層（０≦ｚ＜１）、Ａｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）、Ｉｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）およびｐ型Ｉｎw Ｇａ1-w Ｎ層（０≦ｗ＜１）が順次積層された構造を有し、非動作時に、Ａｌx Ｇａ1-x Ｎ層とＩｎy Ｇａ1-y Ｎ層との間のヘテロ界面の近傍の部分におけるＩｎy Ｇａ1-y Ｎ層に２次元正孔ガスが形成され、かつ、Ｉｎz Ｇａ1-z Ｎ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分におけるＩｎz Ｇａ1-z Ｎ層に２次元電子ガスが形成される。この半導体素子は、より具体的には、例えば表面ＧａＮ層にＭｇをドープし、Ｍｇアクセプタの負の固定電荷により表面近傍のバンドを持ち上げ、表面側のＡｌＧａＮ／ＧａＮヘテロ界面に十分な量の２次元正孔ガスを発生させるように改良したものである。そして、分極効果を実質的に利用した初めてのトランジスタが発表された（非特許文献４参照。）。
特開２００７－１３４６０７号公報 特開２００９－１１７４８５号公報 国際公開第２０１１／１６２２４３号
東芝レビューVol.59 No.7(2004)p.35 IEEE ELECTRON DEVICE LETTERS,VOL.29,NO.10,OCTOBER 2008,p.1087 Applied Physics Express vol.3, (2012) 121004 Proceedings of the 23 rd International Symposium on Power Semiconductor Devices & ICs May 23-26, 2011 San Diego. CA
　特許文献３および非特許文献３で提案された分極超接合（Polarization Super Junction;ＰＳＪ）を利用した半導体素子は、Ｓｉ超接合方式と同じ原理を用いているため、従来より提案されているフィールドプレート方式よりも原理的に超耐圧素子が容易に得られる。しかしながら、本発明者らが独自に行った検討によれば、その動作（ダイナミクス、動特性）は正孔の移動の速度によって制限されることが明らかになってきた。
　すなわち、特許文献３および非特許文献３の半導体素子における表面ｐ型ＧａＮ層は、表面準位と相殺するために導入するものであり、そのアクセプタ総量としては適量値がある。アクセプタ総量が余りに多いと、チャネルの２次元電子ガスのほかにアクセプタに由来する正孔が多量に生成し、チャネルの電子とのチャージバランスが崩れ、耐圧が低下する。しかしながら、ｐ型ＧａＮ層の表面の一部には素子の動作に伴い正孔を引き抜き、あるいは導入するｐ側のオーミック電極（ｐ電極）が形成されているが、表面正孔濃度が低いと良好なオーミック接触が得られない。ｐ電極のオーミック接触抵抗が高いと素子のＣＲ時定数が増大し、動特性が劣化するという現象が現れる。従って、ｐ型ＧａＮ層の正孔濃度に関しては、高耐圧化と動特性との間にトレードオフの関係があることが分かった。従来より提案されている分極超接合素子は、超接合領域の最適化と、ｐ電極のコンタクト部との最適化が共に満足するものとはなっていなかった。
　そこで、この発明が解決しようとする課題は、特許文献３および非特許文献３で提案された、分極超接合を用いた半導体素子における高耐圧化と高速化との間のトレードオフ関係を容易に打ち破ることができ、高耐圧化と同時に、電流コラプスの発生をなくし、かつ高速動作が可能な低損失の半導体素子および双方向電界効果トランジスタを提供することである。
　この発明が解決しようとする他の課題は、上記の半導体素子または双方向電界効果トランジスタを用いた高性能の電気機器を提供することである。
　この発明が解決しようとするさらに他の課題は、上記の半導体素子または双方向電界効果トランジスタを含む実装構造体を提供することである。
　上記課題を解決するために、この発明は、
　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
　前記分極超接合領域は、
　第１のアンドープＧａＮ層と、
　前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
　前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
　前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］
が成立し、
　前記ｐ電極コンタクト領域は、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
　前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
　非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である。
　ｐ型ＧａＮコンタクト層は、ｐ型ＧａＮ層と接触していれば、その設け方は特に限定されない。例えば、ｐ型ＧａＮコンタクト層は、ｐ型ＧａＮ層上にメサ型で形成されていてもよいし、ｐ型ＧａＮ層などに埋め込まれていてもよい。後者に関しては、例えば、アンドープＡｌx Ｇａ1-x Ｎ層、第２のアンドープＧａＮ層およびｐ型ＧａＮ層に少なくともアンドープＡｌx Ｇａ1-x Ｎ層に達する深さに溝が設けられ、この溝の内部にｐ型ＧａＮコンタクト層が埋め込まれ、このｐ型ＧａＮコンタクト層と２次元正孔ガスとが接合している。
　この半導体素子においては、典型的には、ＧａＮ系半導体のＣ面成長が可能なベース基板上に、第１のアンドープＧａＮ層、アンドープＡｌx Ｇａ1-x Ｎ層、第２のアンドープＧａＮ層およびｐ型ＧａＮ層が順次成長される。
　この半導体素子においては、必要に応じて、第１のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間、および／または、第２のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間に、典型的にはアンドープのＡｌu Ｇａ1-u Ｎ層（０＜ｕ＜１、ｕ＞ｘ）、例えばＡｌＮ層が設けられる。第２のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、第２のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第２のアンドープＧａＮ層に形成される２次元正孔ガスのアンドープＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、正孔の移動度を格段に増加させることができる。また、第１のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、第１のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第１のアンドープＧａＮ層に形成される２次元電子ガスのアンドープＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、電子の移動度を格段に増加させることができる。このＡｌu Ｇａ1-u Ｎ層またはＡｌＮ層は一般的には十分に薄くてよく、例えば１～２ｎｍ程度で足りる。
　この半導体素子は種々の素子として用いることができるが、典型的には、電界効果トランジスタ（ＦＥＴ）やダイオードなどとして用いることができる。
　半導体素子が電界効果トランジスタである場合、電界効果トランジスタは例えば次のように構成することができる。第１の例では、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、ｐ型ＧａＮ層上にｐ型ＧａＮコンタクト層がメサ型で設けられ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、ソース電極と第２のアンドープＧａＮ層およびｐ型ＧａＮ層との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層上にゲート電極が設けられ、ｐ型ＧａＮコンタクト層上にｐ電極が設けられる。第２の例では、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、ｐ型ＧａＮ層上にｐ型ＧａＮコンタクト層がメサ型で設けられ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、ソース電極と第２のアンドープＧａＮ層およびｐ型ＧａＮ層との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層上にｐ電極を兼用するゲート電極が、第２のアンドープＧａＮ層およびｐ型ＧａＮ層の端面からｐ型ＧａＮコンタクト層上に延在して設けられる。第３の例では、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、ｐ型ＧａＮ層上にｐ型ＧａＮコンタクト層がメサ型で設けられ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、ソース電極と第２のアンドープＧａＮ層およびｐ型ＧａＮ層との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層に溝が第２のアンドープＧａＮ層およびｐ型ＧａＮ層の端面に連なって設けられ、ｐ電極を兼用するゲート電極が、溝の内部に埋め込まれ、さらに第２のアンドープＧａＮ層およびｐ型ＧａＮ層の端面からｐ型ＧａＮコンタクト層上に延在している。第４の例では、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、ｐ型ＧａＮ層上にｐ型ＧａＮコンタクト層がメサ型で設けられ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、ｐ型ＧａＮコンタクト層上にゲート電極を兼用するｐ電極が設けられる。第５の例では、アンドープＡｌx Ｇａ1-x Ｎ層、第２のアンドープＧａＮ層およびｐ型ＧａＮ層に少なくともアンドープＡｌx Ｇａ1-x Ｎ層に達する深さに溝が設けられ、この溝の内部にｐ型ＧａＮコンタクト層が埋め込まれ、このｐ型ＧａＮコンタクト層と２次元正孔ガスとが接合する場合において、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、ｐ型ＧａＮコンタクト層上にゲート電極を兼用するｐ電極が設けられる。
　半導体素子がダイオードである場合、ダイオードは例えば次のように構成することができる。第１の例では、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、ｐ型ＧａＮ層上にｐ型ＧａＮコンタクト層がメサ型で設けられ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアノード電極およびカソード電極が設けられ、アノード電極は少なくともアンドープＡｌx Ｇａ1-x Ｎ層に設けられた溝に埋め込まれ、カソード電極はアンドープＡｌx Ｇａ1-x Ｎ層上に設けられ、ｐ型ＧａＮコンタクト層上にｐ電極が設けられ、アノード電極とｐ電極とは互いに電気的に接続される。第２の例では、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、ｐ型ＧａＮ層上にｐ型ＧａＮコンタクト層がメサ型で設けられ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアンドープＡｌx Ｇａ1-x Ｎ層上にアノード電極およびカソード電極が設けられ、アノード電極と第２のアンドープＧａＮ層およびｐ型ＧａＮ層との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層に溝が第２のアンドープＧａＮ層およびｐ型ＧａＮ層の端面に連なって設けられ、この溝の内部にｐ電極が埋め込まれ、さらに第２のアンドープＧａＮ層およびｐ型ＧａＮ層の端面からｐ型ＧａＮコンタクト層上に延在し、アノード電極と電気的に接続されている。第３の例では、アンドープＡｌx Ｇａ1-x Ｎ層、第２のアンドープＧａＮ層およびｐ型ＧａＮ層に少なくともアンドープＡｌx Ｇａ1-x Ｎ層に達する深さに溝が設けられ、この溝の内部にｐ型ＧａＮコンタクト層が埋め込まれ、このｐ型ＧａＮコンタクト層と２次元正孔ガスとが接合する場合において、アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層およびｐ型ＧａＮ層はメサ型にパターニングされ、第２のアンドープＧａＮ層およびｐ型ＧａＮ層を挟んでアノード電極およびカソード電極が設けられ、ｐ型ＧａＮコンタクト層に連なって少なくとも第１のアンドープＧａＮ層に達する深さの別の溝が設けられ、ゲート電極は、この別の溝の内部に埋め込まれ、さらにｐ型ＧａＮコンタクト層上に延在し、カソード電極はアンドープＡｌx Ｇａ1-x Ｎ層上に設けられる。
　また、この発明は、
　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
　前記分極超接合領域は、
　第１のアンドープＧａＮ層と、
　前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
　ｔＲ≧２４．２／（ｎs －７．８３）＋４７．４［ｎｍ］
が成立し、
　前記ｐ電極コンタクト領域は、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
　前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
　非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である。
　この半導体素子の発明においては、その性質に反しない限り、上記の半導体素子の発明に関連して説明したことが成立する。
　さらに、上記の二つの半導体素子の発明においては、その性質に反しない限り、特許文献３で説明したことが成立する。
　また、この発明は、
　少なくとも一つの半導体素子を有し、
　前記半導体素子が、
　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
　前記分極超接合領域は、
　第１のアンドープＧａＮ層と、
　前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
　前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
　前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］
が成立し、
　前記ｐ電極コンタクト領域は、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
　前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
　非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である電気機器である。
　また、この発明は、
　少なくとも一つの半導体素子を有し、
　前記半導体素子が、
　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
　前記分極超接合領域は、
　第１のアンドープＧａＮ層と、
　前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
　ｔＲ≧２４．２／（ｎs －７．８３）＋４７．４［ｎｍ］
が成立し、
　前記ｐ電極コンタクト領域は、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
　前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
　非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である電気機器である。
　ここで、電気機器は、およそ電気を用いるもの全てを含み、用途、機能、大きさなどを問わないが、例えば、電子機器、移動体、動力装置、建設機械、工作機械などである。電子機器は、ロボット、コンピュータ、ゲーム機器、車載機器、家庭電気製品（エアコンディショナーなど）、工業製品、携帯電話、モバイル機器、ＩＴ機器（サーバーなど）、太陽光発電システムで使用するパワーコンディショナー、送電システムなどである。移動体は、鉄道車両、自動車（電動車両など）、二輪車、航空機、ロケット、宇宙船などである。
　また、この発明は、
　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
　前記分極超接合領域は、
　第１のアンドープＧａＮ層と、
　前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
　前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
　前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］
が成立し、
　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
　前記ｐ電極コンタクト領域は、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
　前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
　前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
　非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである。
　また、この発明は、
　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
　前記分極超接合領域は、
　第１のアンドープＧａＮ層と、
　前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
　ｔＲ≧２４．２／（ｎs －７．８３）＋４７．４［ｎｍ］
が成立し、
　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
　前記ｐ電極コンタクト領域は、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
　前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
　前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
　非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである。
　また、この発明は、
　一つまたは複数の双方向スイッチを有し、
　少なくとも一つの前記双方向スイッチが、
　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
　前記分極超接合領域は、
　第１のアンドープＧａＮ層と、
　前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
　前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
　前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］
が成立し、
　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
　前記ｐ電極コンタクト領域は、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
　前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
　前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
　非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである電気機器である。
　また、この発明は、
　一つまたは複数の双方向スイッチを有し、
　少なくとも一つの前記双方向スイッチが、
　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
　前記分極超接合領域は、
　第１のアンドープＧａＮ層と、
　前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
　ｔＲ≧２４．２／（ｎs －７．８３）＋４７．４［ｎｍ］
が成立し、
　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
　前記ｐ電極コンタクト領域は、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
　前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
　前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
　非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである電気機器である。
　この双方向電界効果トランジスタを用いた電気機器には、既に挙げたもののほか、マトリックスコンバータやマルチレベルインバータなども含まれる。
　また、この発明は、
　半導体素子を構成するチップと、
　前記チップがフリップチップ実装された実装基板とを有し、
　前記半導体素子が、
　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
　前記分極超接合領域は、
　第１のアンドープＧａＮ層と、
　前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
　前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
　前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］
が成立し、
　前記ｐ電極コンタクト領域は、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
　前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
　非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である実装構造体である。
　また、この発明は、
　半導体素子を構成するチップと、
　前記チップがフリップチップ実装された実装基板とを有し、
　前記半導体素子が、
　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
　前記分極超接合領域は、
　第１のアンドープＧａＮ層と、
　前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
　ｔＲ≧２４．２／（ｎs －７．８３）＋４７．４［ｎｍ］
が成立し、
　前記ｐ電極コンタクト領域は、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
　前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
　非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である実装構造体である。
　また、この発明は、
　半導体素子を構成するチップと、
　前記チップがフリップチップ実装された実装基板とを有し、
　前記半導体素子が、
　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
　前記分極超接合領域は、
　第１のアンドープＧａＮ層と、
　前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
　前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
　前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］
が成立し、
　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
　前記ｐ電極コンタクト領域は、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
　前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
　前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
　非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである実装構造体である。
　また、この発明は、
　半導体素子を構成するチップと、
　前記チップがフリップチップ実装された実装基板とを有し、
　前記半導体素子が、
　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
　前記分極超接合領域は、
　第１のアンドープＧａＮ層と、
　前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
　ｔＲ≧２４．２／（ｎs －７．８３）＋４７．４［ｎｍ］
が成立し、
　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
　前記ｐ電極コンタクト領域は、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
　前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
　前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
　非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである実装構造体である。
　上記の電気機器、双方向電界効果トランジスタおよび実装構造体の発明においては、その性質に反しない限り、上記の二つの半導体素子の発明に関連して説明したことが成立する。実装構造体における実装基板としては、熱伝導が良好な基板が用いられ、従来公知の基板の中から適宜選ばれる。
　この発明によれば、非動作時において、アンドープＡｌx Ｇａ1-x Ｎ層と第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における第２のアンドープＧａＮ層に生成される２次元正孔ガスの濃度を１×１０12ｃｍ-2以上にすることができる。これによって、特許文献３および非特許文献３で提案された分極超接合を用いた半導体素子における高耐圧化と高速化との間のトレードオフ関係を容易に打ち破ることができる。これによって、伝導チャネルの局部に発生するピーク電界を根本的に緩和し、高耐圧化と同時に、電流コラプスの発生をなくすことができ、かつ高速動作が可能な低損失の半導体素子および双方向電界効果トランジスタを容易に実現することができる。そして、この半導体素子または双方向電界効果トランジスタを用いて高性能の電気機器を実現することができる。また、実装基板に半導体素子または双方向電界効果トランジスタを構成するチップをフリップチップ実装した実装構造体により、半導体素子または双方向電界効果トランジスタを絶縁基板上に形成した場合においても優れた放熱性を得ることができる。
従来のフィールドプレート技術を用いたＡｌＧａＮ／ＧａＮ　ＨＦＥＴを示す断面図である。 図１Ａに示すＡｌＧａＮ／ＧａＮ　ＨＦＥＴにおける電界分布を示す略線図である。 小さい逆バイアス電圧が印加された状態の従来のｐｎ接合を示す断面図である。 図２Ａに示すｐｎ接合における電界分布を示す略線図である。 小さい逆バイアス電圧が印加された状態の超接合を示す断面図である。 図３Ａに示す超接合における電界分布を示す略線図である。 大きい逆バイアス電圧が印加された状態の従来のｐｎ接合を示す断面図である。 図４Ａに示すｐｎ接合における電界分布を示す略線図である。 大きい逆バイアス電圧が印加された状態の超接合を示す断面図である。 図５Ａに示す超接合における電界分布を示す略線図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の基本構造を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子のエネルギーバンド構造を示す略線図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を説明するための略線図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を説明するための略線図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験１において用いた試料１、２を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験１において用いた試料３を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験１において用いた試料４を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験１において用いたＴＬＭ測定試料を示す斜視図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験１において用いたＴＬＭ測定試料を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験１において用いたＴＬＭ測定試料を示す断面図である。 試料１～４を用いて作製したＴＬＭ測定試料を用いて測定された電極間距離と抵抗との関係を示す略線図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験３において試料１を用いて作製したホール測定試料を示す平面図である。 図１４Ａに示すホール測定試料の断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験４において作製した試料８～１２を示す断面図である。 試料８～１３を用いて作製されたホール測定試料を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験５において用いた試料２０を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験５において用いた試料２１を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験５において用いた試料２２を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の考察のために行った実験５において用いた試料２３を示す断面図である。 試料８～２３の換算厚さｔＲと測定された２ＤＨＧ濃度との関係を示す略線図である。 図２１の一部を拡大して示す略線図である。 参考文献のｐ．２７２のＦｉｇ．１に比較試料Ａ－３、Ａ－４およびＡ－６のデータを書き込んだ略線図である。 試料２４～３１の換算厚さｔＲと測定された２ＤＨＧ濃度との関係を示す略線図である。 図２４の一部を拡大して示す略線図である。 アンドープＡｌx Ｇａ1-x Ｎ層のＡｌ組成ｘと限界２ＤＨＧ濃度を与える換算厚さｔＲとの関係を示す略線図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子において分極超接合領域とｐ電極コンタクト領域とを作製するための方法を説明するための断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子において分極超接合領域とｐ電極コンタクト領域とを作製するための他の方法を説明するための断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子において分極超接合領域とｐ電極コンタクト領域とを作製するための他の方法を説明するための断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の第１の構造例を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の第２の構造例を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の第３の構造例を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の第４の構造例を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の第５の構造例を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の第６の構造例を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の第７の構造例を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の第８の構造例を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を説明するための略線図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を説明するための略線図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を確認するために行った実験で用いた試料を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を確認するために行った実験で用いた試料を示す断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を確認するために行った実験で用いた測定回路を示す略線図である。 図３９に示す試料を用いて行った動作実験の結果を示す略線図である。 図４０に示す試料を用いて行った動作実験の結果を示す略線図である。 この発明の第２の実施の形態によるＧａＮ系半導体素子の基礎となる、基準ＨＥＭＴの２ＤＥＧ濃度と限界２ＤＨＧ濃度を与える換算厚さｔＲとの関係を示す略線図である。 この発明の第３の実施の形態によるＧａＮ系双方向電界効果トランジスタを示す断面図である。 この発明の第３の実施の形態によるＧａＮ系双方向電界効果トランジスタをマトリックスコンバータの双方向スイッチとして用いた三相交流誘導電動機の電源回路を示す回路図である。 この発明の第５の実施の形態による実装構造体を説明するためのサファイア基板上のＧａＮ系電界効果トランジスタを示す断面図である。 図４７に示すＧａＮ系電界効果トランジスタのドレイン電流－ドレイン電圧特性の測定結果を示す略線図である。 この発明の第５の実施の形態による実装構造体を説明するためのサファイア基板上のＧａＮ系電界効果トランジスタを示す断面図である。 図４９に示すＧａＮ系電界効果トランジスタのドレイン電流－ドレイン電圧特性の測定結果を示す略線図である。 図４９に示すＧａＮ系電界効果トランジスタのドレイン電流－ドレイン電圧特性の測定結果を示す略線図である。 この発明の第５の実施の形態による実装構造体を説明するためのＳｉ基板上のＧａＮ系電界効果トランジスタのドレイン電流－ドレイン電圧特性の測定結果を示す略線図である。 この発明の第５の実施の形態による実装構造体を説明するためのサファイア基板上のＧａＮ系電界効果トランジスタの電流コラプスの測定結果および従来のサファイア基板上のＧａＮ系ＨＦＥＴの電流コラプスの測定結果を示す略線図である。 この発明の第５の実施の形態による実装構造体を示す断面図である。 この発明の第５の実施の形態による実装構造体の全体像の一例を示す斜視図である。 参考例としての従来のワイヤボンディング法によるパッケージングを行ったチップの外観を示す図面代用写真である。 この発明を適用したノーマリーオン型電界効果トランジスタを用いたカスコード回路を示す略線図である。 この発明を適用したノーマリーオン型電界効果トランジスタを用いた変形カスコード回路を示す略線図である。 この発明を適用したノーマリーオン型電界効果トランジスタを用いた変形カスコード回路を示す略線図である。 この発明を適用したノーマリーオン型電界効果トランジスタを用いた変形カスコード回路を示す略線図である。
　以下、発明を実施するための形態（以下、実施の形態と言う。）について説明する。
〈１．第１の実施の形態〉
　第１の実施の形態によるＧａＮ系半導体素子について説明する。このＧａＮ系半導体素子は分極超接合素子である。このＧａＮ系半導体素子の基本構造を図６に示す。
　図６に示すように、このＧａＮ系半導体素子は、互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域領域とを有する。分極超接合領域においては、ＧａＮ系半導体がＣ面成長する、例えばＣ面サファイア基板などのベース基板（図示せず）上に、アンドープＧａＮ層１１、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層１２（０．１７≦ｘ≦０．３５）、アンドープＧａＮ層１３およびＭｇがドープされたｐ型ＧａＮ層１４が順次積層されている。ｐ電極コンタクト領域においてはさらに、このｐ電極コンタクト領域においてのみｐ型ＧａＮ層１４と接触してこのｐ型ＧａＮ層１４よりもＭｇが高濃度にドープされたｐ型ＧａＮコンタクト層（以下、「ｐ+ 型ＧａＮコンタクト層」と言う。）が設けられている。このｐ型ＧａＮコンタクト層にｐ電極が電気的に接続される。図６においては、一例として、ｐ型ＧａＮ層１４上にメサ型のｐ+ 型ＧａＮコンタクト層１５が積層されている場合が示されている。
　このＧａＮ系半導体素子においては、非動作時において、ピエゾ分極および自発分極により、ベース基板寄りのアンドープＧａＮ層１１とアンドープＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＡｌx Ｇａ1-x Ｎ層１２に正の固定電荷が誘起され、また、ベース基板と反対側のアンドープＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＡｌx Ｇａ1-x Ｎ層１２に負の固定電荷が誘起されている。このため、このＧａＮ系半導体素子においては、非動作時に、アンドープＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２次元正孔ガス（２ＤＨＧ）１６が形成され、かつ、アンドープＧａＮ層１１とアンドープＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に２次元電子ガス（２ＤＥＧ）１７が形成されている。
　図７はこのＧａＮ系半導体素子のエネルギーバンド構造を示す。図７において、Ｅv は価電子帯の上端のエネルギー、Ｅc は伝導帯の下端のエネルギー、ＥF はフェルミ準位を示す。アンドープＡｌx Ｇａ1-x Ｎ層１２の厚さおよびＡｌ組成ｘのうちの少なくとも一方を従来のＨＦＥＴより大きく設定することにより、分極により発生する、アンドープＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面およびアンドープＧａＮ層１１とアンドープＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の電位差を大きくし、それによってアンドープＡｌx Ｇａ1-x Ｎ層１２の価電子帯の上端のエネルギーＥv をフェルミ準位ＥF まで引き上げる。この場合、アンドープＡｌx Ｇａ1-x Ｎ層１２上にアンドープＧａＮ層１３しか設けないと、このアンドープＧａＮ層１３のみでは、表面準位により分極による負の固定電荷が補償されてしまうため、アンドープＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２ＤＨＧ１６が形成されない。そこで、アンドープＧａＮ層１３上にｐ型ＧａＮ層１４を設けることにより、ｐ型ＧａＮ層１４の価電子帯の上端のエネルギーＥv をフェルミ準位ＥF まで引き上げている。これによって、アンドープＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２ＤＨＧ１６が形成される。また、アンドープＧａＮ層１１とアンドープＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に２ＤＥＧ１７が形成される。
　今仮に、例えば、図８Ａに示すように、ｐ型ＧａＮ層１４の一端面に２ＤＨＧ１６の位置まで延在するようにアノード電極１８を形成するとともに、アンドープＡｌx Ｇａ1-x Ｎ層１２の一端面に２ＤＥＧ１７の位置まで延在するようにカソード電極１９を形成した場合を考える。アノード電極１８は例えばＮｉからなり、カソード電極１９は例えばＴｉ／Ａｌ／Ａｕ多層膜からなる。これらのアノード電極１８およびカソード電極１９間に逆バイアス電圧を印加する。図８Ｂに、このときのアンドープＡｌx Ｇａ1-x Ｎ層１２に沿った電界分布を示す。図８Ｂに示すように、逆バイアス電圧の印加により、２ＤＨＧ１６および２ＤＥＧ１７の濃度がともに等量減少し、２ＤＨＧ１６および２ＤＥＧ１７の両端部が空欠化する。２ＤＨＧ１６および２ＤＥＧ１７の濃度が等量変化しても実質的に電荷の変化量は０となるから、電界分布は超接合の電界分布となり、電界にピークが発生しない。従って、高耐圧性および低電流コラプス性能の向上を図ることができる。
　次に、２ＤＨＧ１６および２ＤＥＧ１７が同時に存在するこのＧａＮ系半導体素子における構造パラメータについて説明する。
　すなわち、このＧａＮ系半導体素子においては、アンドープＧａＮ層１３の厚さをｕ［ｎｍ］、ｐ型ＧａＮ層１４の厚さをｖ［ｎｍ］、ｐ型ＧａＮ層１４のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層１２（０．１７≦ｘ≦０．３５）に対し、
　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］
が成立するとき、１×１０12ｃｍ-2以上の濃度の２ＤＨＧ１６を生成することができる。
　分極超接合領域とｐ電極コンタクト領域とを互いに分離して設け、ｐ電極コンタクト領域においてのみｐ型ＧａＮ層１４に接してｐ+ 型ＧａＮコンタクト層１５を設けること、および、ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］と設定する根拠について以下に説明する。
　ｐ+ 型ＧａＮコンタクト層の必要条件（アクセプタ濃度および厚さ）を調べるために試料１～４を作製した。
［実験１］
　試料１は次のようにして作製した。図９に示すように、（０００１）面、すなわちＣ面サファイア基板２１上に、従来公知のＭＯＣＶＤ（有機金属気相成長）法により、Ｇａ原料としてＴＭＧ（トリメチルガリウム）、Ａｌ原料としてＴＭＡ（トリメチルアルミニウム）、窒素原料としてＮＨ3 （アンモニア）、キャリアガスとしてＮ2 ガスおよびＨ2 ガスを用いて、低温成長（５３０℃）ＧａＮバッファ層（図示せず）を厚さ３０ｎｍ積層した後、成長温度を１１００℃に上昇させ、厚さ８００ｎｍのアンドープＧａＮ層２２、厚さ４７ｎｍでｘ＝０．２３のアンドープＡｌx Ｇａ1-x Ｎ層２３、厚さ２５ｎｍのアンドープＧａＮ層２４、Ｍｇ濃度が１．５×１０19ｃｍ-3で厚さ４０ｎｍのＭｇドープのｐ型ＧａＮ層２５およびＭｇ濃度が５．０×１０19ｃｍ-3で厚さ５０ｎｍのＭｇドープのｐ+ 型ＧａＮコンタクト層２６を成長させた。
　試料２は、ｐ+ 型ＧａＮコンタクト層２６の厚さが１２０ｎｍであることを除いて、試料１と同様にして作製した。
　試料３は試料１、２に対する比較試料であり、次のようにして作製した。図１０に示すように、Ｃ面サファイア基板２１上に、ＭＯＣＶＤ法により、低温成長（５３０℃）ＧａＮバッファ層（図示せず）を厚さ３０ｎｍ積層した後、成長温度を１１００℃に上昇させ、厚さ８００ｎｍのアンドープＧａＮ層２２、厚さ４７ｎｍでｘ＝０．２３のアンドープＡｌx Ｇａ1-x Ｎ層２３、厚さ２５ｎｍのアンドープＧａＮ層２４およびＭｇ濃度が５．０×１０19ｃｍ-3で厚さ２０ｎｍのＭｇドープのｐ型ＧａＮ層２５を成長させた。
　試料４は標準試料であり、次のようにして作製した。図１１に示すように、Ｃ面サファイア基板２１上に、ＭＯＣＶＤ法により、低温成長（５３０℃）ＧａＮバッファ層（図示せず）を厚さ３０ｎｍ積層した後、成長温度を１１００℃に上昇させ、厚さ８００ｎｍのアンドープＧａＮ層２２、Ｍｇ濃度が５．０×１０19ｃｍ-3で厚さ６００ｎｍのＭｇドープのｐ型ＧａＮ層２５を成長させた。
　これらの試料１～４を用いて、ＴＬＭ（Transmission Line Method）測定試料を作製した。ＴＬＭとは、接触抵抗と導体層の抵抗とを分離・抽出する標準的な方法である。図１２Ａ～図１２Ｃに示すように、Ｃ面サファイア基板２１上のＧａＮ系半導体層２７を、エッチングおよび標準的なリソグラフィ技術により、所定の形状にパターニングした後、パターニングされたＧａＮ系半導体層２７上に電極Ｅ1 ～Ｅ6 を形成した。ここで、図１２Ａは斜視図、図１２Ｂは図１２ＡのＢ－Ｂ’線に沿っての断面図、図１２Ｃは図１２ＡのＣ－Ｃ’線に沿っての断面図である。ＧａＮ系半導体層２７は、Ｃ面サファイア基板２１上に成長された全てのＧａＮ系半導体層を意味する。ＧａＮ系半導体層２７のエッチング深さは６００ｎｍである。電極Ｅ1 ～Ｅ6 はＮｉ／Ａｕ電極であり、大きさは２００μｍ×２００μｍである。電極間距離は、電極Ｅ1 と電極Ｅ2 との間の距離Ｌ1 は７μｍ、電極Ｅ2 と電極Ｅ3 との間の距離Ｌ2 は１０μｍ、電極Ｅ3 と電極Ｅ4 との間の距離Ｌ3 は１５μｍ、電極Ｅ4 と電極Ｅ5 との間の距離Ｌ4 は３０μｍ、電極Ｅ5 と電極Ｅ6 との間の距離Ｌ5 は５０μｍである。
　図１３に電極間距離に対する電気抵抗の測定結果を示す。図１３において、得られた直線の傾きが導体層の抵抗の情報を含み、縦軸を貫き横軸との交点の座標値がコンタクト抵抗（接触抵抗）に関する情報を含んでいる。図１３から分かるように、試料１、試料２および試料４は、抵抗は小さくなっている。しかしながら、最上層のｐ層であるｐ型ＧａＮ層２５の厚さが２０ｎｍと非常に薄い試料３では、抵抗値は試料１に対して３桁大きかった。
　本データから、コンタクト抵抗およびシート抵抗を標準的な方法にて抽出した。その結果を表１にまとめて示す。
Figure JPOXMLDOC01-appb-T000001
 表１から分かるように、試料３はコンタクト抵抗が非常に大きい。これは、同じ表面濃度でも最上層のｐ型ＧａＮ層の厚さとして２０ｎｍでは不足しており、また５０ｎｍであれば十分であることを示している。これは、低いコンタクト抵抗を得るためには、最上層のｐ型ＧａＮ層の厚さがある程度必要であることを示している。一方、ｐ+ 型ＧａＮコンタクト層２６の厚さが１２０ｎｍの試料２では、却ってコンタクト抵抗値が大きくなった。試料４では、構造が異なるもののｐ型ＧａＮ層２５の厚さが６００ｎｍとなってもコンタクト抵抗は低下していなかった。これは、単層のｐ型ＧａＮ層２５であり、試料１、２の構造と異なっているためであると考えられる。
　以上の結果より、ｐ+ 型ＧａＮコンタクト層２６のＭｇ濃度、すなわちアクセプタ濃度が５．０×１０19ｃｍ-3程度のときは、ｐ+ 型ＧａＮコンタクト層２６の厚さとして２０ｎｍ以上必要であることが分かった。
［実験２］
　実験１の結果を踏まえて、追加の実験２を行った。実験２では、表面のＭｇ濃度のみを増加させた試料５を作製し、コンタクト抵抗を測定した。具体的には、試料５の構造としては、実験１においてコンタクト抵抗が最も小さかった試料１の構造において、厚さ５０ｎｍのｐ+ 型ＧａＮコンタクト層２６を上下２層に分け、上層／下層＝３ｎｍ（２×１０20ｃｍ-3）／４７ｎｍ（５×１０19ｃｍ-3）としたものである。その結果を表２に示す。
Figure JPOXMLDOC01-appb-T000002
 表２より、試料５によれば、最表面のｐ+ 型ＧａＮコンタクト層２６をさらに高濃度にすることがコンタクト抵抗の低減に有効であることが分かった。
［実験３］
　分極超接合領域の必要条件を求めるために実験３を行った。実験３では、ホール（Hall）測定により分極超接合領域の正孔濃度の測定を行った。
　分極超接合素子は２次元電子ガス（２ＤＥＧ）と２次元正孔ガス（２ＤＨＧ）とが分極効果によりほぼ等量生じているときに最大の耐圧を示す。現実には、上部のＧａＮ層がアンドープ層のみである場合、表面準位やアンドープ層がｎ型化すること等によってバンドエネルギーが影響を受け、２ＤＨＧは殆ど生じない。しかし、Ｍｇアクセプタの添加により、表面準位を補償し、かつ表面近傍のバンドを持ち上げることによって２ＤＨＧがＡｌＧａＮ／ＧａＮの上部ヘテロ界面に生じるようになる。
　理想的には、Ｍｇアクセプタ由来の過剰な正孔は生じずに、２ＤＥＧ濃度と２ＤＨＧ濃度とは等しく、かつそれ以外の正孔は存在しない方がよい。従って、そのようなｐ型ＧａＮ層２５の設計が必要となる。
　実験１、２の、特に試料１、２はＭｇの添加総量が多く、Ｍｇアクセプタ由来の正孔が過剰に存在している。そこで、図９に示す試料１を用いて、図１４Ａおよび図１４Ｂ（図１４Ｂは図１４ＡのＡ－Ａ’線に沿っての断面図）に示すホール素子を作製し、ｐ型ＧａＮ層２５の厚さと正孔濃度および移動度との関係を調べた。
　図１４Ａおよび図１４Ｂに示すように、図９に示す試料１のアンドープＧａＮ層２４、ｐ型ＧａＮ層２５およびｐ+ 型ＧａＮコンタクト層２６の四隅をエッチングにより円形にパターニングした後、四隅に露出したアンドープＡｌx Ｇａ1-x Ｎ層２３の表面にＴｉ／Ａｌ／Ａｕ電極２８を形成し、その内側の四隅のｐ+ 型ＧａＮコンタクト層２６上にＮｉ／Ａｕ電極２９を形成し、２次元正孔に対するホール測定と２次元電子に対するホール測定とを可能とした。
　次に、四隅以外の部分をｐ+ 型ＧａＮコンタクト層２６の表面からそれぞれ０ｎｍ、７０ｎｍの深さまでエッチングし、正孔および電子に対してホール測定を行った。ここで、ｐ+ 型ＧａＮコンタクト層２６の表面から７０ｎｍの深さまでエッチングした場合は、ｐ+ 型ＧａＮコンタクト層２６に加えてその下のｐ型ＧａＮ層２５の上層部も除去したことに対応する。エッチング量が０ｎｍの試料を試料６、エッチング量が７０ｎｍの試料を試料７とする。
　表３に試料６、７の室温における正孔（２ＤＨＧ）および電子（２ＤＥＧ）のシート抵抗値、シート濃度および移動度を示す。
Figure JPOXMLDOC01-appb-T000003
 表３から分かるように、エッチング量が０ｎｍの試料６の正孔濃度は１．１２×１０13ｃｍ-2であるのに対して、電子濃度は５．２１×１０12ｃｍ-2であった。エッチングを行い、ｐ+ 型ＧａＮコンタクト層２６の厚さを小さくしてゆくと、正孔濃度はｐ+ 型ＧａＮコンタクト層２６を除去したときに若干減少し、その下のｐ型ＧａＮ層２５を２０ｎｍ除去したところ正孔濃度は減少しなかった。電子濃度の方は、エッチング量にかかわりなく約５．２×１０12ｃｍ-2と一定値を示した。エッチング量が７０ｎｍの試料７において、正孔濃度は９．８５×１０12ｃｍ-2であった。
　ここで、得られた正孔のシート濃度について検討を行う。
　エッチング量が０ｎｍの試料６について、ｐ+ 型ＧａＮコンタクト層２６およびｐ型ＧａＮ層２５の全体の合計のＭｇドープ量は、［Ｍｇ］＝５．０×１０19ｃｍ-3×５０×１０-7ｃｍ＋１．５×１０19ｃｍ-3×４０×１０-7ｃｍ＝２．５×１０14ｃｍ-2＋６×１０13ｃｍ-2＝３．１×１０14ｃｍ-2である。Ｍｇアクセプタの室温の活性化率を１．０％とすると、３．１×１０14×１．０×１０-2＝３．１×１０12ｃｍ-2の正孔濃度となる。一方、実験値は表３に示すように１．１２×１０13ｃｍ-2であった。従って、正孔濃度は実験値の方が非常に大きく、この差｛（１１．２－３．１）×１０12ｃｍ-2｝＝８．１×１０12ｃｍ-2は分極によって生じた正孔である。
　次に、エッチング量が７０ｎｍの試料７については、全体のＭｇ量は、［Ｍｇ］＝１．５×１０19ｃｍ-3×２０×１０-7ｃｍ＝３．０×１０13ｃｍ-2であり、これによる正孔濃度は、Ｍｇアクセプタの室温の活性化率を１．０％とすると、３．０×１０11ｃｍ-2である。しかし、実験値は９．８５×１０12ｃｍ-2であった。実験値との差は（９．８５－０．３０）×１０12＝９．５５×１０12ｃｍ-2である。この結果より、この試料７の正孔は（９．５５／９．８５）×１００＝９７．０％がＭｇ由来でないもの、即ち分極によって生じたものであることが分かる。
　一方、２次元電子濃度の変化は、ｐ+ 型ＧａＮコンタクト層２６およびｐ型ＧａＮ層２５のエッチングによっては殆ど変化せず、５．３×１０12ｃｍ-2程度であった。
　次に、正孔が分極によって発生した２次元正孔ガス（２ＤＨＧ）であることを実証するため、低温でのホール測定を行った。Ｍｇアクセプタの準位は価電子帯から１６０ｍｅＶ程度と深いので、２００Ｋ以下の温度では正孔はＭｇアクセプタに落ち込み自由正孔は存在しなくなる。一方、分極由来の２ＤＨＧは低温にてもトラップされる準位がなくヘテロ界面に存在し続ける。従って、低温での正孔濃度は分極によって生成した２ＤＨＧのみによるものを示している。液体窒素温度（７７Ｋ）での測定結果を表４に示す。
Figure JPOXMLDOC01-appb-T000004
 低温において、正孔濃度は、Ｍｇ由来の分だけ減少したと考える。低温における２ＤＨＧ濃度はエッチング量が０ｎｍの試料６で６．５×１０12ｃｍ-2、エッチング量が７０ｎｍの試料７では６．０×１０12ｃｍ-2であった。室温測定データから推測した２ＤＨＧ濃度が、７７Ｋ測定により実証された。正孔の移動度は、音響散乱の抑制により向上し、５２～５７ｃｍ2 ／Ｖｓが得られた。
［実験４］
　次に、Ｍｇ量の絞り込み、言い換えると分極超接合素子として必要最小限のＭｇ量の検討を行った。すなわち、Ｍｇ量はもっと減らすべきであると考えられるが、どこまで減らすことができるかについて検討を行った。そのために実験４を行った。
　以上の実験１～３では、正孔がどの程度のＭｇドープ量から消失するのかがまだ見えていなかった。そこで、実験４により、ｐ型ＧａＮ層の限界実験を行った。限界実験とは、２ＤＨＧ濃度が測定にかからなくなり、実質的に分極超接合素子としての効能がなくなる状態を検討・探索するものである。
　分極超接合素子として有効であるのは、２ＤＨＧと２ＤＥＧとがアンドープＡｌx Ｇａ1-x Ｎ層２３を挟んで共存し、逆バイアス条件で両者が同時に空乏化することである。しかしながら、これは２ＤＨＧ濃度と２ＤＥＧ濃度とが等しいことを要求するものではない。２ＤＨＧ濃度と２ＤＥＧ濃度とがアンバランスであると、それに伴い分極超接合効果が減少し、例えば、その極限として、２ＤＨＧ濃度が全く０ｃｍ-2の場合、通常のＡｌＧａＮ／ＧａＮ　ＨＥＭＴ構造と同一となり、その状態ではよく知られているように、逆バイアス時にアノード端にピーク電界が発生する。結局、２ＤＨＧ濃度と２ＤＥＧ濃度との量的バランスによってピーク電界の強度が依存することになる。実質的に、分極超接合効果が有効であるのは、すなわち、分極超接合であると言えるのは、２ＤＨＧ濃度が２ＤＥＧ濃度の１／１０～１／５の場合であろう。１／１０より小さいともはや、通常のＨＥＭＴと差異はなくなると推定される。ここでは、２ＤＥＧ濃度の１／５を２ＤＨＧ濃度のクライテリア（有効限界値）とおく。
　そこで、実験的には、まず、通常のＡｌＧａＮ／ＧａＮ　ＨＥＭＴ構造を参照試料（レファレンス試料）として作製し、その２ＤＥＧ濃度を確認し、次に、そのＡｌＧａＮ層の構造条件においてアンドープＧａＮ層およびｐ型ＧａＮ層を積層して分極超接合構造を作製し、その場合の２ＤＥＧ濃度を確認すると同時に２ＤＨＧ濃度を測定する。
　具体的には、参照試料として、アンドープＧａＮ層２４およびｐ型ＧａＮ層２５のない構造、すなわち、通常のＡｌＧａＮ／ＧａＮ　ＨＥＭＴ構造を基準用として作製した。サファイア基板上に、厚さ４７ｎｍでｘ＝０．２３のアンドープＡｌx Ｇａ1-x Ｎ層２３／アンドープＧａＮ層２２のＨＥＭＴ構造で、アンドープＧａＮ層２２の厚さをそれぞれ、５００ｎｍ、６００ｎｍ、８００ｎｍと変化させた３種のＨＥＭＴ試料（試料Ａ－１、Ａ－２、Ａ－３）を作製し、それらの２ＤＥＧ濃度を測定した。表５にその結果を示す。
Figure JPOXMLDOC01-appb-T000005
 表５より、２ＤＥＧ濃度は下地のアンドープＧａＮ層２２の厚さによって多少変化したが、アンドープＧａＮ層２２の厚さが６００ｎｍ以上あれば、２ＤＥＧ濃度は１．１×１０13ｃｍ-2で一定となることが分かった。
　さて、新たな試料として、図１５に示す試料を作製した。図１５に示すように、この試料は試料１と同様な構造を有するが、ｐ型ＧａＮ層２５の厚さは４０ｎｍとし、このｐ型ＧａＮ層２５のＭｇ濃度を５×１０18ｃｍ-3、２×１０18ｃｍ-3、５×１０17ｃｍ-3、１×１０17ｃｍ-3、０ｃｍ-3と変え、ｐ+ 型ＧａＮコンタクト層２６を、厚さ４７ｎｍでＭｇ濃度が５×１０19ｃｍ-3の下部ｐ+ 型ＧａＮコンタクト層２６ａおよび厚さ３ｎｍでＭｇ濃度が２×１０20ｃｍ-3の上部ｐ+ 型ＧａＮコンタクト層２６ｂで構成した５種の試料８～１２を作製した。また、試料１０のｐ型ＧａＮ層２５をエッチングにより、厚さ２０ｎｍまで薄化した試料１３を作製した。試料８～１３を用いて図１６に示すようにホール測定試料を作製し、実験４と同じ方法により、ホール測定を行った。その結果を表６に示す。
Figure JPOXMLDOC01-appb-T000006
 表６に示すように、シート電子濃度は概略５．０×１０12ｃｍ-2～５．３×１０12ｃｍ-2となり、標準ＨＥＭＴ構造（試料Ａ－１、Ａ－２、Ａ－３）の約１／２に低下していた。アンドープＧａＮ層２４、ｐ型ＧａＮ層２５等が積層されることによって、バンドが上昇し、正孔が発生するとともに電子濃度が低下したものである。
　次に、アンドープＧａＮ層２４の厚さを２５ｎｍ、ｐ型ＧａＮ層２５の厚さを２０ｎｍとし、Ｍｇ濃度をそれぞれ、２×１０18ｃｍ-3、５×１０17ｃｍ-3および０ｃｍ-3とした３種の試料１４～１６を作製した。これらの試料１４～１６のホール測定の結果を表７に示す。
Figure JPOXMLDOC01-appb-T000007
 表７より、Ｍｇ濃度の少ない試料１５および試料１６では、非常に高抵抗で正孔濃度の測定は困難であった。電子濃度は（５．５～６．０）×１０12ｃｍ-2とやや高かった。
　次に、アンドープＧａＮ層２４の厚さを１５ｎｍ、ｐ型ＧａＮ層２５の厚さを１５ｎｍとし、Ｍｇ濃度をそれぞれ、２×１０18ｃｍ-3、５×１０17ｃｍ-3および０ｃｍ-3とした３種の試料１７～１９を作製した。これらの試料１７～１９のホール測定の結果を表８に示す。
Figure JPOXMLDOC01-appb-T000008
 表８より、Ｍｇ濃度の少ない試料１８および試料１９では、非常に高抵抗で正孔濃度の測定は困難であった。電子濃度は（５．９～６．８）×１０12ｃｍ-2であった。
［実験５］
　次に、アンドープＧａＮ層２４の厚さが２ＤＨＧ濃度に与える影響を確認するために、追加の実験５を行った。具体的には、アンドープＧａＮ層２４の厚さの下限を検討するために、アンドープＧａＮ層２４の厚さを８０ｎｍと厚くした試料２０を作製した。図１７に試料２０の層の構造を示す。具体的には、Ｃ面サファイア基板２１上に低温成長（５３０℃）でＧａＮバッファ層（図示せず）を厚さ３０ｎｍ積層した後、成長温度を１１００℃に上昇させ、厚さ８００ｎｍのアンドープＧａＮ層２２、厚さ４７ｎｍでｘ＝０．２３のアンドープＡｌx Ｇａ1-x Ｎ層２３、厚さ８０ｎｍのアンドープＧａＮ層２４、Ｍｇ濃度が５．０×１０18ｃｍ-3で厚さ２０ｎｍのＭｇドープのｐ型ＧａＮ層２５、Ｍｇ濃度が７．０×１０19ｃｍ-3で厚さが３７ｎｍのｐ+ 型ＧａＮコンタクト層２６ａおよびＭｇ濃度が２．０×１０20ｃｍ-3で厚さが３ｎｍのＭｇドープｐ+ 型ＧａＮコンタクト層２６ｂを成長させることにより、試料２０を作製した。図１８に示すように、試料２０のｐ+ 型ＧａＮコンタクト層２６ａおよびｐ+ 型ＧａＮコンタクト層２６ｂの中央部を完全にエッチングし、さらにｐ型ＧａＮ層２５の中央部をエッチングして厚さ１０ｎｍとすることにより試料２１を作製した。図１９に示すように、試料２０のｐ型ＧａＮ層２５、ｐ+ 型ＧａＮコンタクト層２６ａおよびｐ+ 型ＧａＮコンタクト層２６ｂの中央部を完全にエッチングし、さらにアンドープＧａＮ層２４の中央部をエッチングして厚さ７５ｎｍとすることにより試料２２を作製した。図２０に示すように、試料２０のｐ型ＧａＮ層２５、ｐ+ 型ＧａＮコンタクト層２６ａおよびｐ+ 型ＧａＮコンタクト層２６ｂの中央部を完全にエッチングし、さらにアンドープＧａＮ層２４をエッチングして厚さ３０ｎｍとすることにより試料２３を作製した。
　試料２０～２３を用いてホール測定を行った結果を表９に示す。
Figure JPOXMLDOC01-appb-T000009
 表９に示すように、エッチングなしの試料２０の正孔濃度は９．０１×１０12ｃｍ-2であったのに対して、試料２１および試料２２の正孔濃度はそれぞれ５．８２×１０12ｃｍ-2および５．１×１０12ｃｍ-2であった。試料２３では、高抵抗で電流が流れず正孔の存在を確認できなかった。
　以上の試料７～２３の構造や２ＤＨＧ濃度などを表１０にまとめて示す。表１０では、第１列目に試料番号を、第２～第４列目に、アンドープＧａＮ層２４の厚さ、ｐ型ＧａＮ層２５の厚さおよびｐ型ＧａＮ層２５のＭｇ濃度（１×１０18ｃｍ-3を単位とする）を示した。また、第６列目に、測定された２ＤＨＧ濃度を示した。第５列目は、実験値を整理するために導入した新しい指標である「換算厚さ（Reduced thickness)」という新しい概念に基づく値である。
Figure JPOXMLDOC01-appb-T000010
　換算厚さについて説明する。換算厚さをｔＲと表す。換算厚さｔＲは次の式で表される量である。アンドープＧａＮ層２４の厚さをｕ［ｎｍ］で表し、ｐ型ＧａＮ層２５の厚さをｖ［ｎｍ］、Ｍｇ濃度をｗ［ｃｍ-3］で表したとき、換算厚さｔＲは、
　　　　　　　　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）　　　（１）
と定義される。この式の右辺の項の意味を説明する。ｐ型ＧａＮ層２５はフェルミ準位を基準にして、アンドープＧａＮ層２４よりもバンドが持ち上がっている。すなわち、表面側ＡｌＧａＮ／ＧａＮヘテロ接合界面のバンドが持ち上がり２ＤＨＧを生成する効果は、ｐ型ＧａＮ層２５の方がアンドープＧａＮ層２４よりも大きい。そこで、ｐ型ＧａＮ層２５中のＭｇドーパントの効果を考察する。通常Ｍｇドーパントの室温での活性化率は１％程度である。また、ＧａＮ層中には深い準位やｎ型不純物が１０16ｃｍ-3から１０17ｃｍ-3存在し、Ｍｇのアクセプタとしての役割を妨げる。従って、１０17ｃｍ-3台のＭｇ濃度はｐ型としての役割はそれほど大きくない。従って、Ｍｇ濃度が１０17ｃｍ-3よりも低い場合はむしろアンドープ層に近い。従って、ｐ型ＧａＮ層２５が本構造の２ＤＨＧ濃度に与える寄与度を評価する場合、それの効果を取り入れる必要があり、それは１０18ｃｍ-3を規格化の値とすることにより与えられることが上記の考察から、第１次近似として導き出される。従って、２ＤＨＧ濃度は、式（１）で表される換算厚さｔＲに対して、１次の関係およびその後の飽和曲線になることが期待される。表１０の第５列目は、式（１）で計算される換算厚さｔＲを示したものである。
　次に、表１０の第５列目の換算厚さｔＲをｘ軸に、第６列目の２ＤＨＧ濃度をｙ軸に図示したものを図２１に示す。また、図２１のうち換算厚さｔＲが２０～９０ｎｍの領域の拡大図を図２２に示す。図２１および図２２中の数値は試料番号を示す。図２１において、２ＤＨＧ濃度は、換算厚さｔＲに対して概略比例し、換算厚さｔＲが大きくなると、２ＤＨＧ濃度が１×１０13ｃｍ-2付近で飽和する傾向にあることが分かった。２ＤＨＧ濃度の小さい領域（図２２）では、ホール測定の測定誤差が大きくなるので若干ばらついているが、２ＤＨＧ濃度は、換算厚さｔＲに対して概略比例関係にあることが確認できた。換算厚さｔＲが５０ｎｍ以下では正孔濃度は測定できなかった。ホール測定の誤差が大きくなる理由は、正孔の移動度が電子のそれの～１／１００と非常に小さいので、測定されるホール（Hall）電圧が小さいこと、および、ｐ型ＧａＮ層２５へのオーミック電極のコンタクト抵抗値が本来的に高い（実験的には、ｎ型ＧａＮ層へのオーミック電極のコンタクト抵抗値の１０5 倍）こと等による。
　さて、通常ＨＥＭＴ構造の比較試料Ａ－３では、２ＤＥＧ濃度は概ね１．１×１０13ｃｍ-2であった（表５参照。）。また、本分極超接合構造にした場合の２ＤＥＧ濃度は、試料８から試料２３までを通じて、概ね、（５．１～６．８）×１０12ｃｍ-2であった。これは、アンドープＡｌx Ｇａ1-x Ｎ層２３の上の比較的厚いアンドープＧａＮ層２４およびｐ型ＧａＮ層２５によるバンド持ち上がり効果により、アンドープＡｌx Ｇａ1-x Ｎ層２３とアンドープＧａＮ層２２とにより形成される下側のＡｌＧａＮ／ＧａＮヘテロ接合の２ＤＥＧ濃度を減少させるからである。また、換算厚さｔＲが小さいほど、すなわち、バンドの持ち上がりが少ないほど２ＤＥＧ濃度は小幅ながら増加していることも理解できることである。そうではあるが、興味深いことに、上部のアンドープＧａＮ層２４およびｐ型ＧａＮ層２５の組合せ変化に対して、ほぼ一定の２ＤＥＧ濃度（５．１～６．８）×１０12ｃｍ-2になっていることの方に注目する。
　すなわち、本分極超接合構造にした場合の２ＤＥＧ濃度は、基準ＨＥＭＴの２ＤＥＧ濃度の約１／２となっている。このことは、基準ＨＥＭＴの２ＤＥＧ濃度が、対応するアンドープＡｌx Ｇａ1-x Ｎ層２３を持つ分極超接合構造の有効な２ＤＨＧ濃度の下限（限界２ＤＨＧ濃度）を規定することができることを意味する。すなわち、この基準ＨＥＭＴ構造の２ＤＥＧ濃度を基準に用いることができる。
　さて、分極超接合効果が顕著に得られるためには、有効２ＤＨＧ濃度は２ＤＥＧ濃度に対して１／１０～１／５程度以上必要であることを既に説明したが、ここでは、１／５以上を条件とする。基準ＨＥＭＴの２ＤＥＧ濃度（１．１×１０13ｃｍ-2）を基準にとると、分極超接合の有効下限２ＤＨＧ濃度は、２ＤＥＧ濃度の１／１０＝１．１×１０12ｃｍ-2である。それを、図２２の横線で示した。さて、図２２を参照すると、２ＤＨＧ濃度が１．１×１０12ｃｍ-2に対する換算厚さの値はｔＲ＝５５ｎｍである。即ち、アンドープＧａＮ層２４の厚さをｕ［ｎｍ］、ｐ型ＧａＮ層２５の厚さをｖ［ｎｍ］、そのＭｇ濃度をｗ［ｃｍ-3］とすると、分極超接合として有効な構造は式（１）のｔＲにおいて、
　　　　　　　　　ｔＲ≧５５［ｎｍ］　　　　　　　　　　　　（２）
である。
　以上の換算厚さｔＲの有効範囲は、アンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘが０．２３および厚さが４７ｎｍのときに得られたものである。それでは、それと異なるＡｌ組成および厚さのときにはどうなるであろうか。
　まず、基準となる２ＤＥＧ濃度を得るために、アンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘおよび厚さを変化させた基準ＨＥＭＴを作製した。表１１にそれを示す。
Figure JPOXMLDOC01-appb-T000011
 試料Ａ－３は既出の試料である。試料Ａ－４は、Ａｌ組成ｘが０．１７で厚さが４７ｎｍ、試料Ａ－５は、Ａｌ組成ｘが０．３７で厚さは４７ｎｍ、試料Ａ－６は、Ａｌ組成ｘが０．３７で厚さが２５ｎｍである。実は、試料Ａ－５は、結晶にクラックが発生し、膜が断裂していて測定が不可能であった。もともと、試料Ａ－５は、アンドープＡｌx Ｇａ1-x Ｎ層２３の厚さが理論的な臨界膜厚を大きく超えているが、厚さを４７ｎｍに固定しようと敢えて作製したものである。従って、代替として、試料Ａ－６は、アンドープＡｌx Ｇａ1-x Ｎ層２３の厚さを２５ｎｍと小さくした。２ＤＥＧ濃度は、それぞれ、試料Ａ－４では０．８９×１０13ｃｍ-2、試料Ａ－６では１．７×１０13ｃｍ-2であった。図２３は、Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘとシートキャリア濃度（２ＤＥＧ濃度）との関係を掲載している公知の文献（F.Calle et al. Journal of Materials Science:Materials in Electronics 14(2003)271-277）のｐ．２７２のＦｉｇ．１を示すが、これに試料Ａ－３、Ａ－４、Ａ－６のデータ（△、○、☆）を示す。この参考文献では、Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘを０．１６から０．３６まで、厚さを１７ｎｍから４２ｎｍまで変化させている。２ＤＥＧ濃度はＡｌ組成に対して比例的に増加し、厚さに対しては、厚さを増加すれば歪も増加するので増加傾向にあるが、顕著には増加していないことが見られる。試料Ａ－３、Ａ－４、Ａ－６の２ＤＥＧ濃度は文献値よりも相対的に大きくなっている。これは、本試料Ａ－３、Ａ－４、Ａ－６の結晶品質が高く、格子緩和の程度が文献の試料より少なく、ヘテロ接合の格子歪が大きくて、分極効果が大きく出ているためであると考えられる。
　次に、試料Ａ－４のアンドープＡｌx Ｇａ1-x Ｎ層２３上に、厚さ８０ｎｍのアンドープＧａＮ層２４、厚さが４０ｎｍでＭｇ濃度が１×１０18ｃｍ-3のｐ型ＧａＮ層２５、厚さが４４ｎｍでＭｇ濃度が５×１０19ｃｍ-3のｐ+ 型ＧａＮ層２６ａおよび厚さが３ｎｍでＭｇ濃度が２×１０20ｃｍ-3のｐ+ 型ＧａＮ層２６ｂを積層して試料２４を作製した。この試料２４のｐ型ＧａＮ層２５をエッチングにより厚さ２０ｎｍにして試料２５を作製した。この試料２４のｐ型ＧａＮ層２５をエッチングにより完全に除去した後、アンドープＧａＮ層２４を深さ５ｎｍまでエッチングし、厚さを７５ｎｍにして試料２６を作製した。また、この試料２４のｐ型ＧａＮ層２５をエッチングにより完全に除去した後、アンドープＧａＮ層２４を深さ３０ｎｍまでエッチングし、厚さを５０ｎｍとして試料２７を作製した。これらの試料２４～２７のホール測定の結果を表１２に示す。
Figure JPOXMLDOC01-appb-T000012
 試料２７の正孔濃度は測定できなかった。２ＤＥＧ濃度はアンドープＧａＮ層２４の厚さが小さくなるにつれて増加し、（３．８～４．１）×１０12ｃｍ-2であった。この２ＤＥＧ濃度は、試料Ａ－４の２ＤＥＧ濃度、８．９×１０12ｃｍ-2の４２％から４６％であった。
　次に、試料Ａ－６の上に、試料２４と同様なアンドープＧａＮ層２４、ｐ型ＧａＮ層２５、ｐ+ 型ＧａＮ層２６ａおよびｐ+ 型ＧａＮ層２６ｂを積層して分極超接合構造の試料２８を作製した。同様に、エッチングにより、ｐ型ＧａＮ層２５の厚さを２０ｎｍとした試料２９、アンドープＧａＮ層２４の厚さを７５ｎｍとした試料３０、アンドープＧａＮ層２４の厚さを４６ｎｍとした試料３１を作製した。これらの試料２８～３１のホール測定の結果を表１３に示す。
Figure JPOXMLDOC01-appb-T000013
 これらの試料２８～３１はアンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘが０．３５と高いので、すべての試料において２ＤＨＧ濃度が測定できた。また、２ＤＥＧ濃度は、（７．４～８．２）×１０12ｃｍ-2であった。この２ＤＥＧ濃度は基準ＨＥＭＴ構造の試料Ａ－６の２ＤＥＧ濃度（１．７×１０13ｃｍ-2）の４４％～４８％であった。
　次に、試料２４～３１に対して換算厚さｔＲを計算した。その結果を表１４に示す。
Figure JPOXMLDOC01-appb-T000014
 図２４に、換算厚さｔＲを横軸に、縦軸に２ＤＨＧ濃度をグラフとして図示した。図２４内の数値は試料番号である。図２４には、試料８～２３のデータも併せて示した。ただし、それらの試料番号の表示は省略した。図２４において、換算厚さｔＲと２ＤＨＧ濃度との関係は、２ＤＨＧ濃度が１×１０13ｃｍ-2より少ない場合は概略直線関係となっていることが判明した。素子が動作する限界の換算厚さｔＲを推定するために、図２４の換算厚さｔＲが０～１５０ｎｍの部分を拡大して図２５に示す。図２５に、基準試料である試料Ａ－３、Ａ－４、Ａ－６の２ＤＥＧ濃度の１／１０の値、すなわち、限界２ＤＨＧ濃度を横線で示した。すなわち、限界２ＤＨＧ濃度は、試料Ａ－３では１．１×１０12ｃｍ-2、試料Ａ－４では０．８９×１０12ｃｍ-2、試料Ａ－６では１．７×１０12ｃｍ-2である。この限界２ＤＨＧ濃度は，素子が分極超接合素子として動作するに必要な最低限の２ＤＨＧ濃度である。それは、前に説明した通り、分極超接合素子として有効な２ＤＨＧ濃度は２ＤＥＧ濃度とのバランスが重要であり、その値は共存する２ＤＥＧの濃度の１／５から１／１０であることを述べたが、ここで濃度の高い方向の（厳しい方の）１／５を採用している。
　図２５において、限界２ＤＨＧ濃度に達する換算厚さｔＲは、アンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成が０．１７、厚さが４７ｎｍの試料２４～２７では７０ｎｍ、Ａｌ組成が０．２３、厚さが４７ｎｍの試料８～２３では５５ｎｍ、Ａｌ組成が０．３５、厚さが２５ｎｍの試料２８～３１では５０ｎｍとなった。アンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘが０．２３の素子のデータについては、図２２より、限界厚さは５５ｎｍであった。Ａｌ組成ｘが０．３５の試料のアンドープＡｌx Ｇａ1-x Ｎ層の厚さは２５ｎｍであるが、図２３に見られるように、この厚さの領域（１７ｎｍから４２ｎｍ）では２ＤＥＧ濃度の厚さ依存性は高々３０％程度で、特に本件の実験の厚さ（２５ｎｍ～４７ｎｍ）の範囲では、上記３つの試料グループの限界厚さは、Ａｌ組成の違いとして理解することができる。
　さて、アンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘに対して、限界２ＤＨＧ濃度に対する換算厚さｔＲをプロットしたものが図２６である。図２６の３つのデータは各々のＡｌ組成ｘに対する限界換算厚さである。図２６に、これらの３点を通る曲線を示した。この曲線は、Ａｌ組成をｘ、限界厚さをｙ［ｎｍ］としたとき、下記の式（３）で与えられるものである。
　　　　　　　　　　ｙ＝ａ／（ｘ－ｂ）＋ｃ　　　　　　　　　（３）
　　　　　　　　　　ただし、ａ＝０．８６４
　　　　　　　　　　　　　　ｂ＝０．１３４
　　　　　　　　　　　　　　ｃ＝４６．０
この式（３）は、アンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘが異なる構造に対して限界厚さを与えるために採用した経験式である。
　分極超接合構造のアンドープＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘが０．１７から０．３５で、厚さが概ね２５ｎｍから４７ｎｍにある場合、換算厚さｔＲが式（３）で示す限界厚さよりも大きいことが必要である。すなわち、Ａｌ組成が０．１７から０．３５、厚さが２５ｎｍから４７ｎｍの範囲において、適用換算厚さｔＲは、
　　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］　（４）
である。
　高性能の分極超接合素子を実現させるための設計においては、以上のような低いまたはゼロ（０）のＭｇ量の分極超接合領域においてもｐ電極の低接触抵抗を実現させることが必要であり、それには、分極超接合領域とｐ電極コンタクト領域とを構造的に分離し、ｐ電極コンタクト領域に、ｐ型ＧａＮ層２５よりも高濃度のアクセプタ濃度（Ｍｇ濃度）を有するｐ+ 型ＧａＮコンタクト層を設け、このｐ+ 型ＧａＮコンタクト層にｐ電極をコンタクトさせる。
　図１４Ａおよび図１４Ｂや図１６に示すホール測定試料においては、最上層のｐ+ 型ＧａＮコンタクト層２６の中央部をエッチングすることによって、分極超接合領域とｐ電極コンタクト領域とを作製しているが、例えば、図２７または図２８Ａおよび図２８Ｂに示すような方法を用いて分極超接合領域とｐ電極コンタクト領域とを作製してもよい。すなわち、図２７に示すように、ｐ型ＧａＮ層２５まで成長させた後、その上にＳｉＯ2 膜などの誘電体膜からなる成長マスク３０を形成し、この成長マスク３０の一部をエッチングにより除去して開口を形成し、この開口に露出したｐ型ＧａＮ層２５上にｐ+ 型ＧａＮコンタクト層２６を選択成長させる。あるいは、図２８Ａに示すように、ｐ型ＧａＮ層２５まで成長させた後、その上にＳｉＯ2 膜などの誘電体膜からなる成長マスク３０を形成し、この成長マスク３０の一部をエッチングにより除去して開口を形成し、この成長マスク３０を用いてアンドープＡｌx Ｇａ1-x Ｎ層２３の途中の深さまでエッチングして溝３１を形成する。そして、図２８Ｂに示すように、成長マスク３０を用いてこの溝３１の内部にｐ+ 型ＧａＮコンタクト層２６を選択成長させて埋め込む。
　次に、この半導体素子を電界効果トランジスタおよびダイオードに適用した具体的な構造例について説明する。
［第１の構造例］
　図２９は４端子構造の電界効果トランジスタを示す。図２９に示すように、アンドープＧａＮ層４１、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層４２（０．１７≦ｘ≦０．３５）、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層４２上のアンドープＧａＮ層４３およびｐ型ＧａＮ層４４はメサ型にパターニングされ、ｐ型ＧａＮ層４４上にｐ+ 型ＧａＮコンタクト層４５がメサ型で設けられている。アンドープＧａＮ層４３およびｐ型ＧａＮ層４４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層４２上にソース電極４６およびドレイン電極４７が設けられている。ソース電極４６およびドレイン電極４７は、例えばＴｉ／Ａｌ二層膜により構成され、アンドープＡｌx Ｇａ1-x Ｎ層４２に対してオーミック接触している。ソース電極４６とアンドープＧａＮ層４３およびｐ型ＧａＮ層４４との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層４２上にゲート電極４８が設けられ、ｐ+ 型ＧａＮコンタクト層４５上にｐ電極４９が設けられている。ゲート電極４８は、例えばＮｉ／Ａｕ二層膜により構成され、アンドープＡｌx Ｇａ1-x Ｎ層４２に対してショットキー接触している。ｐ電極４９は、例えばＮｉ／Ａｕ二層膜により構成され、ｐ+ 型ＧａＮコンタクト層４５に対してオーミック接触している。この電界効果トランジスタは、ｐ電極４９とソース電極４６とを接続する方式（これは金属フィールドプレート（ＦＰ）方式のソースフィールドプレートに相当する）およびｐ電極４９とゲート電極４８とを接続する方式（ｐ電極４９をベース電極と考えるとこれはベースフィールドプレートに相当する）の両方式に対応できる構造である。なお、図２９においては、ソース電極４６とゲート電極４８との間、ゲート電極４８とアンドープＧａＮ層４３との間およびアンドープＧａＮ層４３とドレイン電極４７との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層４２が露出しているが、必要に応じてアンドープＡｌx Ｇａ1-x Ｎ層４２の表面をアンドープＧａＮ層で覆うことにより露出しないようにすることができる。
［第２の構造例］
　図３０は３端子構造の電界効果トランジスタを示す。図３０に示すように、アンドープＧａＮ層４１、アンドープＡｌx Ｇａ1-x Ｎ層４２、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層４２上のアンドープＧａＮ層４３およびｐ型ＧａＮ層４４はメサ型にパターニングされ、ｐ型ＧａＮ層４４上にｐ+ 型ＧａＮコンタクト層４５がメサ型で設けられている。アンドープＧａＮ層４３およびｐ型ＧａＮ層４４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層４２上にソース電極４６およびドレイン電極４７が設けられている。ソース電極４６とアンドープＧａＮ層４３およびｐ型ＧａＮ層４４との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層４２上にｐ電極４９を兼用するゲート電極４８が、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４の端面からｐ+ 型ＧａＮコンタクト層４５上に延在して設けられている。ゲート電極４８は、例えばＮｉ／Ａｕ二層膜からなり、ｐ+ 型ＧａＮコンタクト層４５に対してオーミック接触している。この電界効果トランジスタは、ゲート電極４８とｐ電極４９とを一体化した３端子構造を有し、図２５に示す電界効果トランジスタにおいてゲート電極４８とｐ電極４９とを一体化したものと等価である。
［第３の構造例］
　図３１はノーマリーオフ型の３端子構造の電界効果トランジスタを示す。図３１に示すように、アンドープＧａＮ層４１、アンドープＡｌx Ｇａ1-x Ｎ層４２、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層４２上のアンドープＧａＮ層４３およびｐ型ＧａＮ層４４はメサ型にパターニングされ、ｐ型ＧａＮ層４４上にｐ+ 型ＧａＮコンタクト層４５がメサ型で設けられている。アンドープＧａＮ層４３およびｐ型ＧａＮ層４４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層４２上にソース電極４６およびドレイン電極４７が設けられている。ソース電極４６とアンドープＧａＮ層４３およびｐ型ＧａＮ層４４との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層４２に溝がアンドープＧａＮ層４３およびｐ型ＧａＮ層４４の端面に連なって設けられ、ｐ電極４９を兼用するゲート電極４８が、この溝の内部に埋め込まれ、さらにアンドープＧａＮ層４３およびｐ型ＧａＮ層４４の端面からｐ+ 型ＧａＮコンタクト層４５上に延在している。この電界効果トランジスタの閾値電圧の制御は、アンドープＡｌx Ｇａ1-x Ｎ層４２に設けられた溝の部分のアンドープＡｌx Ｇａ1-x Ｎ層４２の厚さ、あるいは溝形成時のエッチング残し量によって行う。
［第４の構造例］
　図３２は３端子構造の電界効果トランジスタを示す。図３２に示すように、アンドープＧａＮ層４１、アンドープＡｌx Ｇａ1-x Ｎ層４２、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層４２上のアンドープＧａＮ層４３およびｐ型ＧａＮ層４４はメサ型にパターニングされ、ｐ型ＧａＮ層４４上にｐ+ 型ＧａＮコンタクト層４５がメサ型で設けられている。アンドープＧａＮ層４３およびｐ型ＧａＮ層４４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層４２上にソース電極４６およびドレイン電極４７が設けられている。ｐ+ 型ＧａＮコンタクト層４５上にゲート電極４８を兼用するｐ電極４９が設けられている。この電界効果トランジスタの動作は、閾値電圧が深く（負側にシフト）なるほかは図３１に示す電界効果トランジスタと同様である。
［第５の構造例］
　図３３はノーマリーオフ型の３端子構造の電界効果トランジスタを示す。図３３に示すように、アンドープＧａＮ層４１、アンドープＡｌx Ｇａ1-x Ｎ層４２、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層４２上のアンドープＧａＮ層４３およびｐ型ＧａＮ層４４はメサ型にパターニングされている。アンドープＡｌx Ｇａ1-x Ｎ層４２に、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４の端面に連なって溝が設けられ、この溝の内部にｐ+ 型ＧａＮコンタクト層４５が埋め込まれ、このｐ+ 型ＧａＮコンタクト層４５と２次元正孔ガス（図示せず）とが接合している。ｐ+ 型ＧａＮコンタクト層４５は選択再成長により成長させることができる。アンドープＧａＮ層４３およびｐ型ＧａＮ層４４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層４２上にソース電極４６およびドレイン電極４７が設けられている。ｐ+ 型ＧａＮコンタクト層４５上にゲート電極４８を兼用するｐ電極４９が設けられている。図３１に示す電界効果トランジスタにおいては、ゲート電極４８はショットキー接合型であるが、この電界効果トランジスタにおいては、ゲート電極４８はｐ／ｎ接合型である。このようにこの電界効果トランジスタのゲート電極４８はｐ／ｎ接合型であるが、ｐ／ｎ接合の拡散電位が３．４Ｖであり、ショットキー接合の拡散電位～１．４Ｖよりも＋２Ｖ高く、ゲート閾値電圧を大きく取ることができる。ｐ+ 型ＧａＮコンタクト層４５の下方の部分のアンドープＡｌx Ｇａ1-x Ｎ層４２を完全に除去し、アンドープＧａＮ層４１にｐ+ 型ＧａＮコンタクト層４５を接触させることも、閾値電圧の向上の観点から良い構造である。
［第６の構造例］
　図３４は３端子構造のダイオードを示す。図３４に示すように、アンドープＧａＮ層５１、アンドープＡｌx Ｇａ1-x Ｎ層５２、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層５２上のアンドープＧａＮ層５３およびｐ型ＧａＮ層５４はメサ型にパターニングされ、ｐ型ＧａＮ層５４上にｐ+ 型ＧａＮコンタクト層５５がメサ型で設けられている。アンドープＧａＮ層５３およびｐ型ＧａＮ層５４を挟んでアノード電極５６およびカソード電極５７が設けられている。アノード電極５６は、アンドープＧａＮ層５１に達する深さに設けられた溝５８の内部に埋め込まれ、アンドープＧａＮ層５１とアンドープＡｌx Ｇａ1-x Ｎ層５２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層５１に形成された２ＤＥＧ（図示せず）と直接接触している。アノード電極５６は、例えば、ｎ型ＧａＮ系半導体に対しショットキー接触するＮｉ／Ａｕ二層膜等で形成される。ソース電極５７はアンドープＡｌx Ｇａ1-x Ｎ層５２上に設けられている。ｐ+ 型ＧａＮコンタクト層５５上にｐ電極５９が設けられている。アノード電極５６とｐ電極５９とは互いに電気的に接続されている。このダイオードは、図２５に示す電界効果トランジスタのゲート電極４８をその下のアンドープＡｌx Ｇａ1-x Ｎ層５２をエッチングしてアンドープＧａＮ層５１に接触させることによりショットキー接合を形成したものに相当する。必要に応じて、アノード電極５６とｐ電極５９とを一体に形成してもよい。
［第７の構造例］
　図３５は２端子構造のダイオードを示す。図３５に示すように、アンドープＧａＮ層５１、アンドープＡｌx Ｇａ1-x Ｎ層５２、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層５２上のアンドープＧａＮ層５３およびｐ型ＧａＮ層５４はメサ型にパターニングされている。アンドープＡｌx Ｇａ1-x Ｎ層５２に、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４の端面に連なって溝が設けられ、この溝の内部にｐ+ 型ＧａＮコンタクト層５５が埋め込まれ、このｐ+ 型ＧａＮコンタクト層５５と２次元正孔ガス（図示せず）とが接合している。アンドープＧａＮ層５３およびｐ型ＧａＮ層５４を挟んでアノード電極５６およびカソード電極５７が設けられている。ｐ+ 型ＧａＮコンタクト層５５に連なってアンドープＧａＮ層５１に達する深さの別の溝５８が設けられている。アノード電極５６は、この別の溝５８の内部に埋め込まれ、さらにｐ+ 型ＧａＮコンタクト層５５上に延在している。アノード電極５６は例えばＮｉ／Ａｕ二層膜により形成される。ソース電極５７はアンドープＡｌx Ｇａ1-x Ｎ層５２上に設けられている。
［第８の構造例］
　図３６は２端子構造のダイオードを示す。図３６に示すように、アンドープＧａＮ層５１、アンドープＡｌx Ｇａ1-x Ｎ層５２、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層５２上のアンドープＧａＮ層５３およびｐ型ＧａＮ層５４はメサ型にパターニングされ、ｐ型ＧａＮ層５４上にｐ+ 型ＧａＮコンタクト層５５がメサ型で設けられている。アノード電極５６とアンドープＧａＮ層５３およびｐ型ＧａＮ層５４との間の部分のアンドープＡｌx Ｇａ1-x Ｎ層５２に溝６０がアンドープＧａＮ層５３およびｐ型ＧａＮ層５４の端面に連なって設けられている。この溝６０の内部にｐ電極５９が埋め込まれ、さらにアンドープＧａＮ層５３およびｐ型ＧａＮ層５４の端面からｐ+ 型ＧａＮコンタクト層５５上に延在し、アノード電極５６と一体になって互いに電気的に接続されている。このダイオードは、図３２に示す、ゲート閾値電圧が０Ｖ以上のノーマリーオフ型（エンハンスメントモード）電界効果トランジスタのソース電極４６とゲート電極４８とを一体化させた構造を有する。カソード電極５７に対してアノード電極５６に正の電圧を印加するとショットキー接合がオンとなり、オーミック電極であるアノード電極５６とカソード電極５７との間に順電流が流れる。アノード電極５６に負電圧を印加するとショットキー接合がオフとなり、隣に接しているアノード電極５６とカソード電極５７との間に電流は流れない。
　次に、図３７に示すような分極超接合構造を適用した電界効果トランジスタを作製し、動作実験を行った結果について説明する。この動作実験により、ｐ電極のコンタクト抵抗がトランジスタのスイッチング特性に与える影響を評価することができる。
　図３７に示すように、この電界効果トランジスタにおいては、アンドープＧａＮ層６１、アンドープＡｌx Ｇａ1-x Ｎ層６２、アンドープＧａＮ層６３およびｐ型ＧａＮ層６４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層６２上のアンドープＧａＮ層６３およびｐ型ＧａＮ層６４はメサ型にパターニングされている。アンドープＧａＮ層６３およびｐ型ＧａＮ層６４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層６２上にソース電極６５およびドレイン電極６６が設けられている。ｐ型ＧａＮ層６４上には、ｐ電極を兼用するゲート電極６７が設けられている。図３７には、トランジスタがオンの状態の電子および正孔の状態を示す。符号６８は２ＤＨＧ、６９は２ＤＥＧを示す。図３８に、トランジスタがオフの状態の電子および正孔の状態を示す。図３８では、ゲート電極６７に負電圧が印加され、ゲート電極６７を通じて正孔（２ＤＨＧ６８）が引き抜かれ、その直下の電子チャネル（２ＤＥＧ６９）が空乏化されている。このように、トランジスタのオン・オフ動作において、正孔（２ＤＨＧ６８）の注入／引抜きが行われる。もし、正孔（２ＤＨＧ６８）の移動に障害があれば、動特性に影響を及ぼす。
　正孔（２ＤＨＧ６８）の移動に影響を及ぼす要因としては、正孔の移動度がある。正孔の移動度は表３に示したように実験的には１５～３０［ｃｍ2 ／Ｖｓ］程度である。この値は電子の移動度の１／５００～１／１０００であり、正孔の移動速度が本トランジスタの速度を支配すると考えられる。とすると、スイッチング速度は通常のＨＦＥＴの１／１０００以下と推定される。従って、分極超接合領域の長さにも依るが、遮断周波数は数ＭＨｚ～数１０ＭＨｚ程度と推定される。しかし、Ｓｉ－ＩＧＢＴ（Insulated Gate Bipolar Transistor)のスイッチング周波数は高々数１０ｋＨｚであり、また、Ｓｉ－パワーＭＯＳＦＥＴのそれは数ＭＨｚである。超接合を用いたこの電界効果トランジスタは高耐圧パワー素子への適用であり、速度はＳｉ－ＩＧＢＴおよびＳｉ－パワーＭＯＳＦＥＴ以上の速度が可能となる。
　ところで、上記速度を達成するためには、ｐ電極のコンタクト抵抗が上記の正孔の移動速度に影響しないように小さくなければならない。そこで、ｐ電極のコンタクト抵抗の影響を調べるために、コンタクト抵抗が互いに大きく異なる二つのトランジスタ１、２を作製し、動特性を調べた。トランジスタ１は図３９に示すような３端子構造である。図３９に示すように、トランジスタ１の層構造は、アンドープＡｌx Ｇａ1-x Ｎ層６２は厚さ４７ｎｍでｘ＝０．２３、アンドープＧａＮ層６３の厚さは２５ｎｍ、ｐ型ＧａＮ層６４はＭｇ濃度が１．５×１０19ｃｍ-3で厚さ４０ｎｍである。トランジスタ２は図４０に示すような３端子構造である。図４０に示すように、トランジスタ２の層構造は、アンドープＡｌx Ｇａ1-x Ｎ層６２は厚さ４７ｎｍでｘ＝０．２３、アンドープＧａＮ層６３の厚さは２５ｎｍ、ｐ型ＧａＮ層６４はＭｇ濃度が１．５×１０19ｃｍ-3で厚さ２０ｎｍであり、ｐ型ＧａＮ層６４上に、Ｍｇ濃度が１．５×１０19ｃｍ-3で厚さ２０ｎｍのｐ型ＧａＮ層およびＭｇ濃度が５×１０19ｃｍ-3で厚さ４０ｎｍのｐ+ 型ＧａＮコンタクト層７１が順次積層され、メサ型に形成されている。ただし、図４０においては、ｐ型ＧａＮ層６４上のｐ型ＧａＮ層はｐ+ 型ＧａＮコンタクト層７１に含ませて図示している。トランジスタ２については、高濃度のｐ+ 型ＧａＮコンタクト層７１が最表面に付加されているので、ｐ電極を兼用するゲート電極６７のコンタクト領域以外のｐ+ 型ＧａＮコンタクト層７１はエッチングで除去した。エッチング量は６０ｎｍである。トランジスタ１のコンタクト抵抗は１．３×１０4 Ωｃｍ2 、トランジスタ２のコンタクト抵抗は０．８４Ωｃｍ2 である。
　測定回路を図４１に示す。図４１に示すように、直流電圧源、負荷抵抗および試験用のトランジスタ（トランジスタ１または２）を直列に接続した。電源電圧を２００Ｖに、負荷抵抗を３９２Ωに設定した。トランジスタ１または２をピンチオフ状態で１０秒間保持し、次にゲート電極６７に正電圧パルスを印加し、トランジスタ１または２をオンした。ゲート電極６７に印加する正電圧のパルス幅は１μｓである。なお、図４１においては、ＰＳＪ－ＦＥＴであるトランジスタ１または２を記号で示した。この記号において、○は２ＤＨＧを示す。
　図４２および図４３に、ゲート電圧Ｖg 、ドレイン電圧Ｖd 、ドレイン電流Ｉd の波形を示す。オフ状態からオン状態への遷移時には、負荷抵抗に電圧がかかるのでドレイン電圧Ｖd が低下してゆく。まず、トランジスタ１については、ドレイン電圧Ｖd の急速な降下の後、それ以上Ｖd の低下がなく一定値となった。一定に達したＶd 値は６９Ｖであった。これは素子のチャネル抵抗が非常に大きいことを示しており、いわゆる電流コラプス状態となっている。なお、この現象をスイッチングコラプスと言い、通常のＨＦＥＴでもこれが大きな問題となっている。これの原因は、正孔の注入速度が小さく、ｐ型ＧａＮ層６４の領域が負イオン化状態のままであり、クーロン的影響によりチャネル狭窄が生じており、小さなドレイン電流Ｉd と大きなドレイン電圧Ｖd の状態を生じている。なお、このトランジスタ１でもＤＣ（パルス幅数１００ｍｓ以上）では電流コラプスは解消されている。一方、オン状態からオフ状態への遷移は、ゲート電極６７－ドレイン電極６６間は２００Ｖの極めて高い逆バイアス状態となるので、ｐ電極を兼用するゲート電極６７のｐ型ＧａＮ層６４に対するコンタクト抵抗が高くても正孔は引抜かれ、１００ｎｓ以下の速さで綺麗なオフ状態となっていることが分かる。
　次に、トランジスタ２の動特性を見てみる。図４３に示すように、ドレイン電圧Ｖd は２００ｎｓ以下でほぼ下がり切っている。これは分極超接合領域が、２００ｎｓ程度で正孔が注入され、中性化されていることを示している。
　以上により、ｐ電極のコンタクト抵抗が小さいことが非常に重要であることが分かる。
　この第１の実施の形態によれば、特許文献３および非特許文献３で提案された、分極超接合を用いた半導体素子における高耐圧化と高速化との間のトレードオフ関係を容易に打ち破ることができ、高耐圧化と同時に、スイッチング時の電流コラプスの発生をなくし、かつ高速動作が可能な低損失のＧａＮ系半導体素子を実現することができる。
〈２．第２の実施の形態〉
　第２の実施の形態によるＧａＮ系半導体素子について説明する。
　第１の実施の形態においては、限界換算厚さをアンドープＡｌx Ｇａ1-x Ｎ層２３（あるいはアンドープＡｌx Ｇａ1-x Ｎ層１２）の構造（組成・厚さ）に対して求めた。ところで、Ａｌx Ｇａ1-x Ｎ層のＡｌ組成や厚さを出来上がりの素子で簡便に計測することは容易ではない。ところが、電子濃度の測定は容易であり、従って素子の２ＤＥＧ濃度と換算厚さｔＲとの関係を検討することの効用は大きい。そこでそれを検討する。前述してきたように、Ａｌx Ｇａ1-x Ｎ層の構造と２ＤＥＧ濃度とは、上記の参考文献にもある通り、一次の関係にあり、換算厚さｔＲを基準ＨＥＭＴの２ＤＥＧ濃度との関係においても求めることができる。基準ＨＥＭＴは、アンドープＧａＮ層１１と、その上に形成された厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層１２（０．１７≦ｘ≦０．３５）とからなる構造を有する構造を有するＨＥＭＴであり、０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下の２ＤＥＧ濃度を有する。この基準ＨＥＭＴの２ＤＥＧ濃度に対して、対応する分極超接合構造の限界２ＤＨＧ濃度を与える換算厚さｔＲを図示すると図４４に示すようになる。図４４に、測定値に一致した１／ｘ曲線を示した。基準ＨＥＭＴの２ＤＥＧ濃度を１０12ｃｍ-2を単位としてｎS と表し、限界換算厚さをｙと表す。このとき、
　　　　　　　　ｙ＝ａ／（ｎS －ｂ）＋ｃ　　　（５）
において、実験値に一致する曲線のａ、ｂ、ｃは、ａ＝２４．２２（丸めて２４．２）、ｂ＝７．８３、ｃ＝４７．３６（丸めて４７．４）であった。
　上記の検討においては、アンドープＡｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘは０．１７≦ｘ≦０．３５、厚さは２５ｎｍ以上４７ｎｍ以下としているが、結晶成長の様々な条件によって、０．８９×１０13ｃｍ-2以上１．７×１０13ｃｍ-2以下の２ＤＥＧ濃度を有する基準ＨＥＭＴのアンドープＡｌx Ｇａ1-x Ｎ層２３（あるいはアンドープＡｌx Ｇａ1-x Ｎ層１２）の構造（組成・厚さ）は変化し得る。そして、０．１７≦ｘ≦０．３５のＡｌ組成ｘおよび２５ｎｍ以上４７ｎｍ以下の厚さと異なるＡｌ組成および厚さを有するアンドープＡｌx Ｇａ1-x Ｎ層２３によっても上記の２ＤＥＧ濃度が得られることは、上記の参考文献と基準ＨＥＭＴとの２ＤＥＧ濃度の違いのように明らかである。なぜなら、２ＤＥＧは分極によって生じるからであり、アンドープＡｌx Ｇａ1-x Ｎ層２３はその分極を生じさせるために導入され、その分極度を得るためのアンドープＡｌx Ｇａ1-x Ｎ層２３の構造（組成・厚さ）は成長装置や温度などの様々な条件によって変化し得るからである。もっとも、そうは言っても、上記の０．１７≦ｘ≦０．３５のＡｌ組成および２５ｎｍ以上４７ｎｍ以下の厚さの範囲を大きく逸脱するものではない。従って、Ａｌx Ｇａ1-x Ｎ層の上記のＡｌ組成および厚さに代えて、基準ＨＥＭＴの２ＤＥＧ濃度が０．８９×１０13ｃｍ-2以上１．７×１０13ｃｍ-2以下となるアンドープＡｌx Ｇａ1-x Ｎ層２３（０＜ｘ＜１）に対して適用できる換算厚さｔＲは
　　ｔＲ≧２４．２／（ｎS －７．８３）＋４７．４［ｎｍ］　　（６）
である。ただし、基準ＨＥＭＴの２ＤＥＧ濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下である限り、アンドープＡｌx Ｇａ1-x Ｎ層２３の代わりにドナー（ｎ型不純物）またはアクセプタ（ｐ型不純物）がドープされたｎ型またはｐ型のＡｌx Ｇａ1-x Ｎ層、例えばＳｉがドープされたｎ型Ａｌx Ｇａ1-x Ｎ層を用いてもよい。
　そこで、このＧａＮ系半導体素子においては、換算厚さｔＲが式（６）を満たすようにアンドープＧａＮ層１３の厚さｕ［ｎｍ］、ｐ型ＧａＮ層１４の厚さｖ［ｎｍ］、ｐ型ＧａＮ層１４のＭｇ濃度ｗ［ｃｍ-3］ならびにアンドープＡｌx Ｇａ1-x Ｎ層１２（あるいはドープされたＡｌx Ｇａ1-x Ｎ層１２）のＡｌ組成および厚さが選ばれる。こうすることで、１×１０12ｃｍ-2以上の濃度の２ＤＨＧ１６を生成することができる。
　このＧａＮ系半導体素子の上記以外のことは、第１の実施の形態によるＧａＮ系半導体素子と同様である。
　このＧａＮ系半導体素子の具体的な構造例も、基本的には第１の実施の形態と同様である。
　この第２の実施の形態によれば、第１の実施の形態と同様な利点を得ることができる。
〈３．第３の実施の形態〉
　第３の実施の形態によるＧａＮ系双方向電界効果トランジスタ（分極超接合双方向電界効果トランジスタ）について説明する。
　図４５はこのＧａＮ系双方向電界効果トランジスタを示す。図４５に示すように、アンドープＧａＮ層４１、アンドープＡｌx Ｇａ1-x Ｎ層４２、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＡｌx Ｇａ1-x Ｎ層４２上のアンドープＧａＮ層４３およびｐ型ＧａＮ層４４はメサ型にパターニングされている。ｐ型ＧａＮ層４４上に二つのｐ+ 型ＧａＮコンタクト層４５ａ、４５ｂがメサ型で、かつ互いに分離して設けられている。アンドープＧａＮ層４３およびｐ型ＧａＮ層４４を挟んでアンドープＡｌx Ｇａ1-x Ｎ層４２上に二つのソース電極４６ａ、４６ｂが互いに分離して設けられている。ｐ+ 型ＧａＮコンタクト層４５ａ上にゲート電極として用いられるｐ電極４９ａが設けられ、ｐ+ 型ＧａＮコンタクト層４５ｂ上にゲート電極として用いられるｐ電極４９ｂが設けられている。ソース電極４６ａ、４６ｂ、ｐ+ 型ＧａＮコンタクト層４５ａ、４５ｂおよびｐ電極４９ａ、４９ｂは、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４に関して左右対称に形成されている。
　このＧａＮ系双方向電界効果トランジスタは、ゲート電極として用いられるｐ電極４９ａ、４９ｂに印加される信号電圧（スイッチ信号）により、入力される交流電圧に対し、順逆両方向の電圧をオン／オフすることができる。この場合、入力される交流電圧の極性に応じて、ソース電極４６ａまたはソース電極４６ｂがドレイン電極として働く。
　このＧａＮ系双方向電界効果トランジスタは、マトリックスコンバータの双方向スイッチとして用いて好適なものである。一例を図４６に示す。図４６はマトリックスコンバータＣを用いた三相交流誘導電動機Ｍの電源回路を示す。図４６に示すように、マトリックスコンバータＣは、横方向の配線Ｗ1 、Ｗ2 、Ｗ3 と縦方向の配線Ｗ4 、Ｗ5 、Ｗ6 との各交差部に、各交差部で交差する横方向の配線と縦方向の配線とを接続する双方向スイッチＳがマトリックス状に設けられている。配線Ｗ1 、Ｗ2 、Ｗ3 には、三相交流電源Ｐの各相の電圧が入力フィルタＦを介して入力される。配線Ｗ4 、Ｗ5 、Ｗ6 は三相交流誘導電動機Ｍに接続されている。双方向スイッチＳとしては、図４５に示すＧａＮ系双方向電界効果トランジスタが用いられる。
　図４６に示す電源回路においては、マトリックスコンバータＣの双方向スイッチＳを高速でオン／オフすることにより、配線Ｗ1 、Ｗ2 、Ｗ3 に入力される三相交流の各相の電圧を直接、パルス幅変調（ＰＷＭ）により短冊状に切り出し、それによって得られる任意の電圧および周波数の交流電圧を配線Ｗ4 、Ｗ5 、Ｗ6 に出力し、三相交流誘導電動機Ｍを駆動する。
　このＧａＮ系双方向電界効果トランジスタは、マルチレベルインバータの双方向スイッチとして用いても好適なものである。マルチレベルインバータは、例えば、電力変換システムの電力変換効率の向上に有効である（例えば、富士時報　Vol.83 No.6 2010,pp.362-365 参照。）。
　この第３の実施の形態によるＧａＮ系双方向電界効果トランジスタによれば、双方向に構成されていないＧａＮ系電界効果トランジスタ、例えば図３２に示すＧａＮ系電界効果トランジスタに比べて、ゲート電極にスイッチ信号が入力された時の立ち上がり時間を短縮することができ、高速動作化を図ることができる。このため、このＧａＮ系双方向電界効果トランジスタを図４６に示すマトリックスコンバータＣの双方向スイッチＳに用いることにより、双方向スイッチＳをより高速でスイッチングすることができ、マトリックスコンバータＣの高速動作化を図ることができる。これによって、高性能のマトリックスコンバータＣを実現することができ、このマトリックスコンバータＣを用いることにより高性能の交流電源回路を実現することができる。同様に、高性能のマルチレベルインバータを実現することができ、このマルチレベルインバータを用いることにより高効率の電力変換システムを実現することができる。
〈４．第４の実施の形態〉
　第４の実施の形態によるＧａＮ系双方向電界効果トランジスタについて説明する。
　このＧａＮ系双方向電界効果トランジスタは、式（５）が成立することを除いて、第３の実施の形態によるＧａＮ系双方向電界効果トランジスタと同様な構成を有する。第３の実施の形態によるＧａＮ系双方向電界効果トランジスタと同様に、このＧａＮ系双方向電界効果トランジスタは、図４６に示すマトリックスコンバータＣの双方向スイッチＳあるいはマルチレベルインバータの双方向スイッチとして用いることができる。
　この第４の実施の形態によれば、第３の実施の形態と同様な利点を得ることができる。
〈５．第５の実施の形態〉
　第５の実施の形態においては、第１～第４の実施の形態のいずれかによるＧａＮ系電界効果トランジスタまたはＧａＮ系双方向電界効果トランジスタを構成するチップを実装基板上にフリップチップ実装した実装構造体について説明する。
　まず、この実装構造体の意義およびその説明を分かりやすくするために、本発明者が行った考察について説明する。
　この発明による電界効果トランジスタにおいては、分極接合の利点と超接合の利点とを兼ね備えた分極超接合と呼ばれるものの原理を用いているので、走行チャネル全域に亘って低い均一電界を実現することができる。一例として、サファイア基板上に作製した図４７に示す電界効果トランジスタ（ＰＳＪ－ＦＥＴ）のオフ耐圧の、分極超接合領域の長さ（ＰＳＪ長（Ｌpsj ））に対する依存性を図４８に示す。この電界効果トランジスタは、図３２に示す電界効果トランジスタとほぼ同様な構造を有する。ｐ型ＧａＮ層４４上にｐ+ 型ＧａＮコンタクト層４５がメサ型で設けられているが、図４７においては図示されていない。また、ゲート電極を兼用するｐ電極４９は、アンドープＧａＮ層４３、ｐ型ＧａＮ層４４およびｐ+ 型ＧａＮコンタクト層４５の端面からｐ+ 型ＧａＮコンタクト層４５上に延在して設けられている。図４７に示すように、ＰＳＪ長Ｌpsj は、ゲート電極を兼用するｐ電極４９のドレイン電極４７側の端面とアンドープＧａＮ層４３およびｐ型ＧａＮ層４４のドレイン電極４７側の端面との間の距離である。符号４０はサファイア基板を示す。Ｌpsj を１０μｍ、２０μｍ、３０μｍ、４０μｍと変化させた四種類の電界効果トランジスタを作製した。図４８から分かるように、オフ耐圧は、Ｌpsj ＝１０μｍの場合には１８００Ｖが得られ、Ｌpsj ＝４０μｍの場合には６０００Ｖも得られた。オフ耐圧はＬpsj に比例しており、超接合の効果が実現している。耐圧がＬpsj に比例しているから、もし耐圧を２倍にしたければ、Ｌpsj を２倍にすればよい。
　以上はサファイア基板４０上に作製した電界効果トランジスタに関する結果であるが、下地の基板をＳｉ基板にすると、こうはならない。すなわち、図４７に示す構造を有する電界効果トランジスタをＳｉ基板上に作製した場合について考察する。図４９にこの電界効果トランジスタを示す。この電界効果トランジスタは図３２に示す電界効果トランジスタとほぼ同様な構造を有する。図４９に示すように、この電界効果トランジスタにおいては、Ｓｉ基板８０上に厚さが１００ｎｍのＡｌＮ層８１、厚さが１．５μｍのＡｌＧａＮバッファ層８２、厚さが２．５μｍのアンドープＧａＮ層８３、厚さが４０ｎｍのアンドープＡｌ0.23Ｇａ0.77Ｎ層８４、厚さが３０ｎｍのアンドープＧａＮ層８５およびアクセプタ濃度が１×１０19ｃｍ-3で厚さが２０ｎｍのｐ型ＧａＮ層８６が順次積層されている。アンドープＡｌ0.23Ｇａ0.77Ｎ層８４上のアンドープＧａＮ層８５およびｐ型ＧａＮ層８６はメサ型にパターニングされ、ｐ型ＧａＮ層８６上にアクセプタ濃度が１×１０20ｃｍ-3で厚さが５ｎｍのｐ+ 型ＧａＮコンタクト層８７がメサ型で設けられている。アンドープＧａＮ層８５およびｐ型ＧａＮ層８６を挟んでアンドープＡｌ0.23Ｇａ0.77Ｎ層８４上にソース電極８８およびドレイン電極８９が設けられている。アンドープＧａＮ層８５はその両端面がそれぞれソース電極８８およびドレイン電極８９と接触するように延在している。ｐ+ 型ＧａＮコンタクト層８７上にゲート電極を兼用するｐ電極９０が設けられている。アンドープＡｌ0.23Ｇａ0.77Ｎ層８４とアンドープＧａＮ層８５との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層８５に２ＤＨＧ１５が形成され、かつ、アンドープＧａＮ層８３とアンドープＡｌ0.23Ｇａ0.77Ｎ層８４との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層８３に２ＤＥＧ１６が形成されている。この場合、ゲート幅Ｗg ＝０．１ｍｍ、Ｌpsj ＝１８μｍである。
　図５０は、この電界効果トランジスタ（ＰＳＪ－ＦＥＴ）のドレイン電流－ドレイン電圧特性の測定結果を示す。ただし、ゲート電圧Ｖg ＝－１０Ｖである。図５０の縦軸は対数目盛である。図５０に示すように、この電界効果トランジスタは、ドレイン電圧が８００Ｖ近辺からドレイン電流が増加している。図５０の縦軸をリニア目盛としたものを図５１に示す。図５１より、ドレイン電圧が９５０Ｖ付近からドレイン電流が急激に増加していることが分かる。すなわち、Ｓｉ基板８０上の電界効果トランジスタ（ＰＳＪ－ＦＥＴ）のオフ耐圧は約９５０Ｖで、図４７に示すサファイア基板４０上の電界効果トランジスタのオフ耐圧に比べて小さい。これは、Ｓｉ基板８０上の電界効果トランジスタでは、動作時に、電子がソース電極８８から下地のＳｉ基板８０に抜けてからドレイン電極８９に達するリーク電流パス、あるいは、電子がソース電極８８からＳｉ基板８０とＡｌＮ層８１との界面を経由してドレイン電極８９に達するリーク電流パスが存在することによることが判明している。Ｓｉ基板８０の耐圧は０．３ＭＶ／ｃｍとＧａＮの耐圧より一桁小さいことが原因である。
　Ｓｉ基板上の電界効果トランジスタのリーク電流の低減を図るためには、Ｓｉ基板を除去してそこに絶縁性物質をコーティングして絶縁基板上の素子とすればよい。図５２は、Ｓｉ基板を除去する前の電界効果トランジスタ（試料Ａ）およびＳｉ基板を除去してそこに例としてエポキシ樹脂をコーティングして絶縁基板上の素子とした後の電界効果トランジスタ（試料Ｂ）のドレイン電流－ドレイン電圧特性の測定結果を示す。ただし、試料Ａ、Ｂとも、Ｗg ＝１ｍｍ、Ｌpsj ＝２５μｍである。図５２から分かるように、Ｓｉ基板を除去してそこにエポキシ樹脂をコーティングして絶縁基板上の素子とした試料Ｂでは、リーク電流は、Ｓｉ基板を除去する前の試料Ａのリーク電流値の４０００分の１に減少した。ただし、試料Ａのドレイン電流値＝１０μＡ（１×１０-5Ａ）をコンプライアンス電流値とした。電界効果トランジスタが破壊に至る電圧（破壊電圧）については、このときに使用した測定器で印加することができる最大電圧が１１００Ｖであったことにより破壊に至らなかったため不明であるが、以上のことから、Ｓｉ基板を除去することでＧａＮ本来の超高耐圧性能が得られることが証明された。
　ところで、従来のフィールドプレート（ＦＰ）技術とサファイア基板との組み合わせによって、電界効果トランジスタの高耐圧化と電流コラプス制御とが可能であるか、考察してみる。まず、フィールドプレートによって、フィールドプレートなしの場合よりも耐圧を高めることはできる。その理由は、フィールドプレートによって電界のピークを分割し最高電界を小さくすることができるためである。また、フィールドプレートにより電流コラプスも緩和することが同じ理由で可能である。しかしながら、サファイア基板上のフィールドプレート付きＧａＮ系ＨＦＥＴは電流コラプスの抑制が非常に不十分であることが知られ、現在では、サファイア基板上へのＧａＮ系ＨＦＥＴの実用化開発は高電流応用では断念されている。実際、図５３に示すように、従来のサファイア基板上のＧａＮ系ＨＦＥＴは電流コラプスが非常に大きく、実用的ではない。すなわち、ストレス電圧が５０Ｖ以上で電流コラプスが生じている。ただし、ＧａＮ系ＨＦＥＴは、図５３中の挿入図に示すように、サファイア基板上にアンドープＧａＮ層およびＡｌx Ｇａ1-x Ｎ層が順次積層され、Ａｌx Ｇａ1-x Ｎ層上にゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄが形成されたものである。これに対して、図５２に示すように、例えば図３２に示す電界効果トランジスタ（ＰＳＪ－ＦＥＴ）ではサファイア基板上に形成されたものであっても全く電流コラプスが生じない。すなわち、ＰＳＪ－ＦＥＴでは、ストレス電圧が３５０Ｖでも電流コラプスが生じていない。ここで、図５３は電流コラプスを測定した結果であり、横軸はストレス電圧、縦軸はストレス電圧印加前後のチャネル抵抗（オン抵抗）の比、すなわちストレス電圧印加前のチャネル抵抗ＲOn（印加前）に対するストレス電圧印加後のチャネル抵抗ＲOn（印加後）の比ＲOn（印加後）／ＲOn（印加前）である。ここで、ストレス電圧とは、ゲート電極を負にバイアスしてトランジスタをオフ状態にし、大きなドレイン電圧を印加するときのそのドレイン電圧のことである。ストレス電圧の印加により、ゲート・ドレイン間に大きな電圧（電界）が印加される。電流コラプスの測定方法は次の通りである。ゲート電極にゲート電圧（Ｖg ）として＋１Ｖのオン電圧を印加した状態で、ドレイン電圧（Ｖd ）を０から１０Ｖ程度まで印加し、ドレイン電流（Ｉd ）を測定する。次に、上記のストレス電圧を１秒間程度印加し、Ｖd を０Ｖ、Ｖg を＋１Ｖにセットする。次に、Ｖd を０から１０Ｖまで印加し、Ｉd を測定する。Ｉd の勾配（コンダクタンス）の逆数（チャネル抵抗）の比、すなわちＲOn（印加後）／ＲOn（印加前）を求める。こうして求めたＲOn（印加後）／ＲOn（印加前）をストレス電圧に対してプロットしたものが図５３である。
　図５３が示す意味を改めて説明すると、従来のＧａＮ系ＨＦＥＴはチャネル層であるアンドープＧａＮ層の下側（表面電極と反対側）はサファイア基板であり絶縁的であるため電流コラプスが生じてしまい、実用性がないということである。一方、伝導性のＳｉ基板上にＧａＮ系ＨＦＥＴを形成した後、Ｓｉ基板を除去して高耐圧化を図ろうとすると電流コラプスが生じる。従って、現在では、電流コラプスの抑制の観点から除去することのできないＳｉ基板の耐圧によって、ＧａＮ系ＨＦＥＴの実用的な耐圧が数１００Ｖに制限されてしまっている。これに対して、この発明による電界効果トランジスタ（ＰＳＪ－ＦＥＴ）では、チャネル層であるアンドープＧａＮ層（より一般的にはアンドープＩｎＧａＮ層）の下側が絶縁基板であっても電流コラプスが生じないので、サファイア基板は勿論、Ｓｉ基板を結晶成長のベース基板に用いても、それを除去することによって、電流コラプスフリーの高耐圧素子を製造することができる。
　さて、高耐圧化のために、チャネル層であるアンドープＧａＮ層の下部を絶縁基板とした場合の課題は、放熱性である。サファイアは熱伝導率が概ね３０［Ｗ／ｍＫ］である。Ｓｉ基板を結晶成長のベース基板とした場合、それを除去し、絶縁基板で支持する構造をとるとき、その熱伝導性が問題となる。実際、ポリイミドやエポキシ樹脂の熱伝導率は０．５から５［Ｗ／ｍＫ］である。このようにサファイアもポリイミドやエポキシ樹脂も熱伝導性が悪いため、このままでは素子の温度上昇が生じてしまうため、実用化することができない。
　放熱の問題は、公知の技術であるフリップチップ技術を改良適用することによって解決することができる。フリップチップ技術は、配線技術のカテゴリーに含まれ、ディジタル系高密度実装技術として発展している。通常、パッケージ内の（セラミック）基板とダイ（チップ）との間の配線はワイヤボンディング法によって行われているが、ダイのボンディング領域の縮小化のため、ハンダボールバンプを介して基板とダイパッドとの間をフェース・ツー・フェース（face to face) で直接結合させる。また、発光ダイオード（ＬＥＤ）やレーザーダイオード（ＬＤ）などの発光素子では、放熱の目的のため、サブマウント基板上にチップのほぼ全面をハンダ接合させるが、これもフリップチップの範疇である。一方、ＧａＮ系素子に対するフリップチップ技術は、本発明者の知る限り、電子素子（電子走行素子）に対しては殆ど報告がない。
　さて、フリップチップ技術においては、チップの放熱を目的とした場合、チップの発熱部に近接した領域でサブマウント基板と接合する必要がある。横型高電流電界効果トランジスタでは通常、ゲート電極、ソース電極およびドレイン電極とも櫛型構造（interdigital structure) をとるが、その櫛の歯のオーミック電極、すなわちソース電極およびドレイン電極にサブマウント基板を直接、熱接触させることが望ましい。図５４にその例を示す。すなわち、図５４に示すように、例えばＳｉ基板上に電界効果トランジスタ（ＰＳＪ－ＦＥＴ）（一例として、図４８に示すＧａＮ系電界効果トランジスタの構造を有する場合を示す。）を形成した後、まず公知の方法でＳｉ基板を除去し、露出した面に絶縁層９１を形成する。絶縁層９１は、例えば、ポリイミドなどの有機系材料やＳＯＧ（スピンオングラス）などの無機硝子系材料であればスピンコート法などで塗布することにより形成することができる。サファイア基板上に形成した電界効果トランジスタ（ＰＳＪ－ＦＥＴ）であれば、サファイア基板を厚さ１００μｍ程度まで薄化処理することが望ましい。ソース電極８８およびドレイン電極８９は、メッキ法により数μｍから１０μｍ程度の高さの金属ピラー状に形成されている。一方、サブマウント基板９２上にソース電極８８およびドレイン電極８９と概略同じサイズにパターニングされた金属層９３、９４を形成し、かつその上にハンダ層９５（またはハンダボール）を形成したものを用意し、このサブマウント基板９２のハンダ層９５をソース電極８８およびドレイン電極８９に位置合わせした状態で接触させる。サブマウント基板９２としては、例えば、Ｓｉ基板、ＳｉＣ基板、ダイヤモンド基板、ＢｅＯ基板、ＣｕＷ基板、ＣｕＭｏ基板、Ｃｕ基板、ＡｌＮ基板などを用いることができる。次に、この状態で加熱することによりハンダ層９５を溶融させてソース電極８８およびドレイン電極８９と金属層９３、９４とを溶着させる。この溶着のとき、溶融したハンダの表面張力によりソース電極８８およびドレイン電極８９と金属層９３、９４とが互いに自己整合するので、合わせ精度を要しない。市販のダイマウンター装置で可能である。なお、オーミック電極幅、すなわちソース電極８８およびドレイン電極８９の幅は、サブマウント基板９２上の金属層９３、９４のパターンに対して通常のダイマウンターで位置合わせすることが可能な程度の幅を必要とするが、一般的には２０μｍ以上あれば十分である。この実装構造体においては、動作時に電界効果トランジスタから発生する熱は、ソース電極８８およびドレイン電極８９と金属層９３、９４とを経由してサブマウント基板９２に迅速に伝わり、最終的にサブマウント基板９２から外部に放熱が行われる。なお、ソース電極８８およびドレイン電極８９のうちの一方だけ（例えば、ドレイン電極８９だけ）を金属層９３または金属層９４を介してサブマウント基板９２に接続するようにしてもよく、この場合も同様に最終的にサブマウント基板９２から放熱を有効に行うことができる。
　図５５に電界効果トランジスタを構成するチップ９６とサブマウント基板９２との全体像の一例を示す。サブマウント基板９２上の金属層９３、９４はそれぞれ櫛の歯状に形成されており、これらの金属層９３、９４が、チップ９６上に互いに分離したパターンとして形成されているソース電極８８およびドレイン電極８９とそれぞれ接続されている。チップ９６の外側の部分の金属層９３、９４には、ワイヤボンディング用の幅広の引出し電極パッド部が形成されている。この場合、チップ９６に引出し電極パッドを設ける必要がないので、ワイヤーボンディング領域の面積を節約することができ、その分だけチップ９６を小型化することが可能であり、ひいては電界効果トランジスタの製造コストの低減を図ることができる。参考のために、ワイヤボンディング法によりパッケージングを行った従来の横型パワートランジスタのチップの一例の写真を図５６に示す。このチップでは、チップにおいて真性領域（素子領域）とは別にワイヤボンディング領域が必要であるため、チップの面積が増大する。
　以上のように、この第５の実施の形態によれば、第１～第４の実施の形態によるＧａＮ系電界効果トランジスタ（ＰＳＪ－ＦＥＴ）とフリップチップ技術との組み合わせによって新規な実装構造体を実現することができる。この実装構造体によれば、次のような利点を得ることができる。すなわち、サブマウント基板９２上にＧａＮ系電界効果トランジスタを構成するチップ９６をフリップチップ実装しているため、動作時にチップ９６で発熱する熱をサブマウント基板９２に迅速に逃がすことができ、このサブマウント基板９２から外部に効率的に放熱を行うことができる。このため、チップ９６の温度上昇を抑えることができる。また、ＧａＮ系電界効果トランジスタ（ＰＳＪ－ＦＥＴ）の印加電圧の制限がなくなり、６００Ｖ以上の超高耐圧ＧａＮ系電界効果トランジスタを実現することができる。また、結晶成長に用いるベース基板として、サファイア基板やＳｉ基板などのいずれも用いることができる。また、素子側の引出しパッド電極領域を設ける必要がなくなり、チップサイズを真性領域のサイズに減少させることができる。このように、この第５の実施の形態によれば、横型高電流素子としてのＧａＮ系電界効果トランジスタにこれまでにない新しい価値を生じさせることができる。これは、従来のフィールドプレート技術を用いたＧａＮ系ＨＦＥＴでは決して実現することができないものである。
　以上、この発明の実施の形態および実施例について具体的に説明したが、この発明は、上述の実施の形態および実施例に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
　例えば、上述の実施の形態および実施例において挙げた数値、構造、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料などを用いてもよい。
　例えば、図２９～図３３に示すＧａＮ系電界効果トランジスタにおいて、図２９～図３３中一点鎖線で示すように、アンドープＧａＮ層４３をその端面がドレイン電極４７と接触するまで延在させるようにしてもよい。こうすることで、アンドープＧａＮ層４３がアンドープＡｌx Ｇａ1-x Ｎ層４２の表面保護膜（キャップ層）として機能することによりアンドープＡｌx Ｇａ1-x Ｎ層４２の表面安定性の向上を図ることができ、ひいてはＧａＮ系電界効果トランジスタの特性の向上を図ることができる。図２９に示すＧａＮ系電界効果トランジスタにおいてはさらに、図２９中一点鎖線で示すように、アンドープＧａＮ層４３をその端面がゲート電極４８と接触するまで延在させるようにしてもよい。また、図３２に示すＧａＮ系電界効果トランジスタにおいてはさらに、図３２中一点鎖線で示すように、アンドープＧａＮ層４３をその端面がソース電極４６と接触するまで延在させるようにしてもよい。また、図３４～図３６に示すＧａＮ系ダイオードにおいて、図３４～図３６中一点鎖線で示すように、アンドープＧａＮ層５３をその端面がカソード電極５７と接触するまで延在させるようにしてもよい。こうすることで、アンドープＧａＮ層５３がアンドープＡｌx Ｇａ1-x Ｎ層５２の表面保護膜として機能することによりアンドープＡｌx Ｇａ1-x Ｎ層５２の表面安定性の向上を図ることができ、ひいてはＧａＮ系ダイオードの特性の向上を図ることができる。図３０に示すＧａＮ系ダイオードにおいてはさらに、図３４中一点鎖線で示すように、アンドープＧａＮ層５３をその端面がアノード電極５６と接触するまで延在させるようにしてもよい。また、図４４に示すＧａＮ系双方向電界効果トランジスタにおいて、図４４中一点鎖線で示すように、アンドープＧａＮ層４３をその端面がソース電極４６ａ、４６ｂと接触するまで延在させるようにしてもよい。こうすることで、アンドープＧａＮ層４３がアンドープＡｌx Ｇａ1-x Ｎ層４２の表面保護膜として機能することによりアンドープＡｌx Ｇａ1-x Ｎ層４２の表面安定性の向上を図ることができ、ひいてはＧａＮ系双方向電界効果トランジスタの特性の向上を図ることができる。必要に応じて、図２９～図３３に示すＧａＮ系電界効果トランジスタ、図３４～図３６に示すＧａＮ系ダイオードおよび図４４に示すＧａＮ系双方向電界効果トランジスタにおいて、アンドープＡｌx Ｇａ1-x Ｎ層４２あるいはアンドープＡｌx Ｇａ1-x Ｎ層５２の露出した表面の全体がアンドープＧａＮ層４３あるいはアンドープＧａＮ層５３で覆われるようにしてもよい。
　また、第１または第２の実施の形態によるＧａＮ系半導体素子のうちのノーマリーオン型の電界効果トランジスタは、安価な低耐圧Ｓｉトランジスタとの公知のカスコード回路実装によりノーマリーオフ型化が可能である。図５７Ａはこのノーマリーオン型電界効果トランジスタＴ1 と低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタＴ2 とを用いたカスコード回路を示す。図５７Ｂはこのノーマリーオン型電界効果トランジスタＴ1 と低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタＴ2 とを用いた変形カスコード回路を示す。図５７Ｃはこのノーマリーオン型電界効果トランジスタＴ1 と低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタＴ2 とショットキーダイオードＤと抵抗Ｒとを用いた変形カスコード回路を示す。図５７Ｄはこのノーマリーオン型電界効果トランジスタＴ1 と低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタＴ3 とキャパシタＣと抵抗Ｒとを用いた変形カスコード回路を示す。図５７Ａに示すカスコード回路においては、高耐圧側のノーマリーオン型電界効果トランジスタＴ1 のオン時のゲート電圧（Ｖgs）は０Ｖになるが、このノーマリーオン型電界効果トランジスタＴ1 においては、正のゲート電圧を印加することが有効である。そのために、図５７Ｂ、図５７Ｃまたは図５７Ｄに示すような変形カスコード回路を用いることが有効である。また、このようにカスコード回路あるいは変形カスコード回路を用いるとともにゲートドライバーを一つのパッケージ内に配置することも、従来公知の技術により可能である。
　１１　アンドープＧａＮ層
　１２　アンドープＡｌx Ｇａ1-x Ｎ層
　１３　アンドープＧａＮ層
　１４　ｐ型ＧａＮ層
　１５　２次元正孔ガス
　１６　２次元電子ガス
　１７　アノード電極
　１８　カソード電極
　２１　Ｃ面サファイア基板
　２２　アンドープＧａＮ層
　２３　アンドープＡｌx Ｇａ1-x Ｎ層
　２４　アンドープＧａＮ層
　２５　ｐ型ＧａＮ層
　２６　ｐ+ 型ＧａＮコンタクト層
　９６　チップ

Claims (14)

  1. 　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    　前記分極超接合領域は、
    　第１のアンドープＧａＮ層と、
    　前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
    　前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
    　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
    　前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
    　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
    と定義したとき、
    　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］
    が成立し、
    　前記ｐ電極コンタクト領域は、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
    　前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
    　非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子。
  2. 　前記ｐ型ＧａＮコンタクト層が前記ｐ型ＧａＮ層上にメサ型で設けられている請求項１記載の半導体素子。
  3. 　前記半導体素子は電界効果トランジスタであり、前記アンドープＡｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型にパターニングされ、前記ｐ型ＧａＮ層上に前記ｐ型ＧａＮコンタクト層がメサ型で設けられ、前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ｐ型ＧａＮコンタクト層上にゲート電極を兼用する前記ｐ電極が設けられている請求項２記載の半導体素子。
  4. 　少なくとも一つの半導体素子を有し、
    　前記半導体素子が、
    　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    　前記分極超接合領域は、
    　第１のアンドープＧａＮ層と、
    　前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
    　前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
    　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
    　前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
    　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
    と定義したとき、
    　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］
    が成立し、
    　前記ｐ電極コンタクト領域は、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
    　前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
    　非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である電気機器。
  5. 　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    　前記分極超接合領域は、
    　第１のアンドープＧａＮ層と、
    　前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
    　前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
    　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
    　前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
    　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
    と定義したとき、
    　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］
    が成立し、
    　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
    　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
    　前記ｐ電極コンタクト領域は、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
    　前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
    　前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
    　非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタ。
  6. 　一つまたは複数の双方向スイッチを有し、
    　少なくとも一つの前記双方向スイッチが、
    　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    　前記分極超接合領域は、
    　第１のアンドープＧａＮ層と、
    　前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
    　前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
    　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
    　前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
    　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
    と定義したとき、
    　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］
    が成立し、
    　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
    　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
    　前記ｐ電極コンタクト領域は、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
    　前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
    　前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
    　非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである電気機器。
  7. 　半導体素子を構成するチップと、
    　前記チップがフリップチップ実装された実装基板とを有し、
    　前記半導体素子が、
    　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    　前記分極超接合領域は、
    　第１のアンドープＧａＮ層と、
    　前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
    　前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
    　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
    　前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
    　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
    と定義したとき、
    　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］
    が成立し、
    　前記ｐ電極コンタクト領域は、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
    　前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
    　非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である実装構造体。
  8. 　半導体素子を構成するチップと、
    　前記チップがフリップチップ実装された実装基板とを有し、
    　前記半導体素子が、
    　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    　前記分極超接合領域は、
    　第１のアンドープＧａＮ層と、
    　前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
    　前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
    　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
    　前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
    　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
    と定義したとき、
    　ｔＲ≧０．８６４／（ｘ－０．１３４）＋４６．０［ｎｍ］
    が成立し、
    　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
    　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
    　前記ｐ電極コンタクト領域は、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
    　前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
    　前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
    　非動作時において、前記アンドープＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである実装構造体。
  9. 　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    　前記分極超接合領域は、
    　第１のアンドープＧａＮ層と、
    　前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
    　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
    　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
    　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
    　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
    と定義したとき、
    　ｔＲ≧２４．２／（ｎs －７．８３）＋４７．４［ｎｍ］
    が成立し、
    　前記ｐ電極コンタクト領域は、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
    　前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
    　非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子。
  10. 　少なくとも一つの半導体素子を有し、
    　前記半導体素子が、
    　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    　前記分極超接合領域は、
    　第１のアンドープＧａＮ層と、
    　前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
    　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
    　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
    　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
    　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
    と定義したとき、
    　ｔＲ≧２４．２／（ｎs －７．８３）＋４７．４［ｎｍ］
    が成立し、
    　前記ｐ電極コンタクト領域は、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
    　前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
    　非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である電気機器。
  11. 　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    　前記分極超接合領域は、
    　第１のアンドープＧａＮ層と、
    　前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
    　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
    　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
    　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
    　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
    と定義したとき、
    　ｔＲ≧２４．２／（ｎs －７．８３）＋４７．４［ｎｍ］
    が成立し、
    　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
    　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
    　前記ｐ電極コンタクト領域は、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
    　前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
    　前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
    　非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタ。
  12. 　一つまたは複数の双方向スイッチを有し、
    　少なくとも一つの前記双方向スイッチが、
    　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    　前記分極超接合領域は、
    　第１のアンドープＧａＮ層と、
    　前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
    　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
    　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
    　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
    　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
    と定義したとき、
    　ｔＲ≧２４．２／（ｎs －７．８３）＋４７．４［ｎｍ］
    が成立し、
    　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
    　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
    　前記ｐ電極コンタクト領域は、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
    　前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
    　前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
    　非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである電気機器。
  13. 　半導体素子を構成するチップと、
    　前記チップがフリップチップ実装された実装基板とを有し、
    　前記半導体素子が、
    　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    　前記分極超接合領域は、
    　第１のアンドープＧａＮ層と、
    　前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
    　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
    　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
    　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
    　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
    と定義したとき、
    　ｔＲ≧２４．２／（ｎs －７．８３）＋４７．４［ｎｍ］
    が成立し、
    　前記ｐ電極コンタクト領域は、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
    　前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有し、
    　非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される半導体素子である実装構造体。
  14. 　半導体素子を構成するチップと、
    　前記チップがフリップチップ実装された実装基板とを有し、
    　前記半導体素子が、
    　互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    　前記分極超接合領域は、
    　第１のアンドープＧａＮ層と、
    　前記第１のアンドープＧａＮ層上のアンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
    　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
    　前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
    　前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層は、前記第１のアンドープＧａＮ層と、前記第１のアンドープＧａＮ層上の前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層とからなる構造を有する基準ＨＥＭＴの２次元電子ガス濃度が０．８９×１０13ｃｍ-2以上１．７０×１０13ｃｍ-2以下となるＡｌ組成ｘおよび厚さを有し、かつ、前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、前記基準ＨＥＭＴの２次元電子ガス濃度を１０12ｃｍ-2を単位としてｎs で表し、換算厚さｔＲを
    　ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
    と定義したとき、
    　ｔＲ≧２４．２／（ｎs －７．８３）＋４７．４［ｎｍ］
    が成立し、
    　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層はメサ型の形状を有し、
    　前記第２のアンドープＧａＮ層および前記ｐ型ＧａＮ層を挟んで前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層上に第１のソース電極および第２のソース電極が設けられており、
    　前記ｐ電極コンタクト領域は、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
    　前記ｐ電極コンタクト領域においてのみ前記ｐ型ＧａＮ層と接触し、かつ前記第１のｐ型ＧａＮコンタクト層と分離して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
    　前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
    　前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有し、
    　非動作時において、前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層と前記第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における前記第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、前記第１のアンドープＧａＮ層と前記アンドープまたはドープされたＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記第１のアンドープＧａＮ層に２次元電子ガスが形成される双方向電界効果トランジスタである実装構造体。
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