WO2015178011A1 - 通信方法および通信装置 - Google Patents

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フランク ヘルマン
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Definitions

  • bit-interleaved coded modulation using a quasi-cyclic low-density parity-check code (QC LDPC code) and quadrature amplitude modulation (QAM).
  • QC LDPC code quasi-cyclic low-density parity-check code
  • QAM quadrature amplitude modulation
  • the present invention relates to a bit interleaver and a bit deinterleaver in an interleaved coding and modulation (BICM) system.
  • BICM interleaved coding and modulation
  • a communication method is a data communication method for performing data communication in a digital communication system using a pseudo cyclic low density parity check code including a repeat accumulated pseudo cyclic low density parity check code, the pseudo cyclic Cyclic block permutation is performed on a codeword generated based on a parity check code, and the codeword is composed of a sequence of N cyclic blocks, and each of the N cyclic blocks has Q bits.
  • N and Q are each a positive integer
  • the cyclic block permutation is a reordering of cyclic blocks within the codeword, and an interleaving step and the cyclic block permutation have been executed.
  • FIG. 1 is a block diagram illustrating a configuration example of a transmitter including general bit-interleaved coding and modulation (BICM).
  • FIG. 2 is a block diagram illustrating a configuration example of the BICM encoder of FIG.
  • FIG. 4 is a diagram illustrating an example of a table defining a repeat accumulating pseudo cyclic low density parity check code.
  • FIG. 5 is a diagram illustrating an information part of a parity check matrix for the first bit in each cyclic block of the information part for the repeat accumulating pseudo cyclic low density parity check code of FIG.
  • FIG. 1 is a block diagram illustrating a configuration example of a transmitter including general bit-interleaved coding and modulation (BICM).
  • FIG. 2 is a block diagram illustrating a configuration example of the BI
  • FIG. 6 is a diagram illustrating a complete parity check matrix including inputs for all information bits and a stepped parity part for the parity check matrix of FIG.
  • FIG. 7 is a diagram illustrating a matrix representing a pseudo cyclic structure of the parity check matrix of FIG.
  • FIG. 8A is a diagram showing a 4-QAM constellation.
  • FIG. 8B shows a 16-QAM constellation.
  • FIG. 8C is a diagram showing a 64-QAM constellation.
  • FIG. 9A is a block diagram showing the configuration of the 4-QAM mapper.
  • FIG. 9B is a block diagram showing the configuration of the 16-QAM mapper.
  • FIG. 9C is a block diagram showing the configuration of the 64-QAM mapper.
  • FIG. 9A is a block diagram showing the configuration of the 4-QAM mapper.
  • FIG. 9B is a block diagram showing the configuration of the 16-QAM mapper.
  • FIG. 9C is a block diagram showing the configuration of the 64-
  • FIG. 10 is a schematic diagram for explaining different robust levels in 8-PAM symbols using Gray coding.
  • FIG. 11 is a diagram illustrating an example of a 4096-QAM constellation based on 1D-64 NU-PAM designed for a specific SNR.
  • 12A is a diagram for explaining an example of the BICM encoder of FIG. 2 based on DVB-NGH.
  • 12B is a diagram for explaining an example of the BICM encoder of FIG. 2 based on DVB-NGH.
  • FIG. 12C is a diagram for explaining an example of the BICM encoder of FIG. 2 based on DVB-NGH.
  • FIG. 13A is a diagram for explaining an example of the BICM encoder of FIG. 2 based on ATSC 3.0.
  • FIG. 13B is a diagram for explaining an example of the BICM encoder of FIG. 2 based on ATSC 3.0.
  • FIG. 13C is a diagram for explaining an example of the BICM encoder of FIG. 2 based on ATSC 3.0.
  • FIG. 14 is a block diagram illustrating a configuration example of the bit interleaver according to the embodiment of the present disclosure.
  • FIG. 1 is a block diagram illustrating a configuration example of a transmitter including general bit-interleaved coding and modulation (BICM).
  • BICM general bit-interleaved coding and modulation
  • the transmitter 100 shown in FIG. 1 includes an input processing unit 110, a BICM encoder 120, an OFDM modulator 130, an up converter 140, an RF (radio frequency) amplifier 150, and an antenna 160.
  • the input processing unit 110 changes the format of the input bit stream into blocks of a predetermined length called baseband frames.
  • the BICM encoder 120 converts the baseband frame into a data stream composed of a plurality of complex values.
  • the OFDM modulator 130 uses, for example, orthogonal frequency-division multiplexing (OFDM) modulation, and typically performs time interleaving and frequency interleaving to improve diversity.
  • the up-converter 140 converts the digital baseband signal into an analog RF (radio frequency) signal.
  • the RF amplifier 150 performs power amplification of the analog RF signal and outputs it to the antenna 160.
  • FIG. 2 is a block diagram showing a configuration example of the BICM encoder 120 shown in FIG.
  • the BICM encoder 120 shown in FIG. 2 includes a low-density parity-check (LDPC) encoder 121, a bit interleaver 122, and a QAM mapper 124.
  • LDPC low-density parity-check
  • the LDPC encoder 121 encodes an input block, that is, a baseband frame, and outputs an LDPC codeword to the bit interleaver 122.
  • Bit interleaver 122 reorders the bits of each LDPC codeword before being mapped to complex cells by QAM mapper 124.
  • the QAM mapper 124 maps the bits of each LDPC codeword after the bits have been rearranged to a complex cell using quadrature amplitude modulation (QAM).
  • QAM quadrature amplitude modulation
  • the LDPC encoder 121 encodes the baseband frame using a specific LDPC code.
  • the present disclosure is designed especially for LDPC block codes having a stepped parity structure such as those adopted in the DVB-S2, DVB-T2, and DVB-C2 standards, and variations of the Raptor-like LDPC codes. Has been. More details are given below.
  • the LDPC block code is a linear error correction code that is completely defined by a parity check matrix (PCM).
  • PCM parity check matrix
  • This PCM is a binary sparse matrix that represents the connection of codeword bits (also called bit nodes or variable nodes) to parity checks (also called check nodes).
  • the PCM columns and rows correspond to variable nodes and check nodes, respectively.
  • the connection of the variable node to the check node is represented by a “1” entry in the PCM matrix.
  • the quasi-cyclic low-density parity-check (QC LDPC) code has a structure that is particularly suitable for hardware implementation.
  • Today QC LDPC codes are used in many, if not all, standards.
  • the PCM of this QC LDPC code has a special structure having a cyclic matrix (or also called cyclic).
  • a cyclic matrix is a square matrix in which each row is cyclically shifted by one matrix element from the previous row, and may have one or more folded diagonals (folded diagonals).
  • each cyclic matrix is Q ⁇ Q (Q rows and Q columns), and Q is called a cyclic factor of the QC LDPC code.
  • Q is called a cyclic factor of the QC LDPC code.
  • the PCM of the QC LDPC code is a matrix of Q ⁇ M rows and Q ⁇ N columns, and the code word is composed of N blocks each composed of Q bits. M is the number of blocks in the parity part.
  • a Q-bit block is referred to as a pseudo cyclic block or simply a cyclic block throughout this document, and is simplified as QB.
  • the PCM includes a circulant matrix with one or two folded diagonals.
  • the QC LDPC code whose PCM is shown in FIG. 3 is a special family of QC LDPC codes called repeat-accumulate quasi-cyclic low-density parity check (RA QC LDPC) codes. Belonging to. RA QC LDPC codes are known for their ease of encoding, and are used in many standards such as the second generation DVB standards (DVB-S2, DVB-T2, DVB-C2).
  • Non-Patent Document 1 of the DVB-S2 standard (DVB-S2 standard: ETSI EN 302 307: V1.2.1 (August 2009)).
  • the definition of the RA QC LDPC code used in the DVB-S2, DVB-T2, and DVB-C2 standard families will be described.
  • the cyclic coefficient Q is 360.
  • Each LDPC code is completely defined by a table that contains, for the first bit of each cyclic block in the information part, the index of each check node to which that first bit is connected. Note that the check node index starts from 0. These indexes are called “addressesaddressof the parity bit accumulators” in the DVB-S2 standard.
  • FIG. 4 shows a table for an LDPC code, an example of which is shown in FIG.
  • FIG. 5 is a diagram showing a PCM information part for the first bit in each cyclic block of the information part for the RA QC LDPC code of FIG.
  • the index of each check node to which the bit is connected is calculated using the following equation (1).
  • q is a bit index (0,..., Q ⁇ 1) within one cyclic block.
  • i q is the index of the check node for bit q.
  • i 0 is one of the check nodes to which the first bit of the cyclic block in the table of FIG. 4 is connected.
  • % Is the modulo operator. For example, for the cyclic block QB of “1”, the calculation using the above equation 1 is performed for each of i 0 13, 24, 27, 31, 47 in the case of FIG. Is called.
  • Equation 2 the permutation represented by the following Equation 2 is applied to the PCM row of FIG. 6, and the matrix is shown in FIG. 7 by the application of this permutation. It will be a thing.
  • i and j are indexes starting from zero.
  • i is the index of the check node before rearrangement
  • j is the index of the check node after rearrangement.
  • M is the number of cyclic blocks in the parity part, which is 6 in the example of FIG. 6, and Q is the number of bits of one cyclic block, which is 8 in the example of FIG. % Is a modulo operator
  • floor (x) is a function that outputs the largest integer less than or equal to x.
  • i and j are indexes starting from zero, i is an index of parity bits before rearrangement, and j is an index of parity bits after rearrangement.
  • M is the number of cyclic blocks in the parity part, which is 6 in the example of FIG. 7, and Q is the number of bits of one cyclic block, which is 8 in the example of FIG. % Is a modulo operator, and floor (x) is a function that outputs the largest integer less than or equal to x.
  • parity permutation or parity interleaving permutation using the number 3 applied only to the parity bit is referred to as parity permutation or parity interleaving throughout this document.
  • parity permutation or parity interleaving is hereinafter regarded as a part of the LDPC encoding process.
  • the ATSC 3.0 standard which is the next generation standard for terrestrial reception of digital video services, is currently under development, with coding rates of 1/15, 2/15, ..., 13/15, codeword length 16200 code bits and 64800 code bits will be defined.
  • the QAM mapper 124 independently modulates the real component and the imaginary component using pulse-amplitude modulation (PAM), thereby converting the bits of the codeword into one of the QAM constellation points. Map to points. Each point of the QAM constellation corresponds to one combination of bits.
  • 8A-8C are diagrams illustrating three types of QAM constellations related to the present disclosure, a 4-QAM constellation, a 16-QAM constellation, and a 64-QAM constellation.
  • the same type of PAM is used for the real and imaginary components.
  • the same type of PAM is used for the real and imaginary components.
  • the 16-QAM constellation, and the 64-QAM constellation, 2-PAM, 4-PAM, and 8-PAM are used for the real component and the imaginary component, respectively.
  • This disclosure also assumes that Gray coding is used for PAM mapping, as shown in FIGS. 8A-8C.
  • the 9A, 9B, and 9C are blocks showing the configuration of the QAM mapper corresponding to the constellation shown in FIGS. 8A, 8B, and 8C, respectively.
  • the 4-QAM mapper 124A of FIG. 9A is composed of two independent 2-PAM mappers 124A-1 and 124A-2, each encoding one bit.
  • the 16-QAM mapper 124B of FIG. 9B comprises two independent 4-PAM mappers 124B-1 and 124B-2, each encoding 2 bits.
  • the 64-QAM mapper 124C of FIG. 9C consists of two independent 8-PAM mappers 124C-1 and 124C-2, each encoding 3 bits.
  • the bits encoded in the PAM symbol have different robust levels, in other words, reliability, when the PAM symbol received at the receiver is demapped. This is a well-known fact, and a schematic diagram for illustrating the different robust levels in 8-PAM symbols using Gray coding is shown in FIG.
  • the reason why the robust levels are different is that the distance between the portion where the bit value is 0 and the portion where the bit is 1 is different between the three bits b 1 , b 2 and b 3 .
  • the reliability of a bit is proportional to the average distance between the portion where the value of the bit is 0 and the portion where the bit is 1. In the example shown in FIG. 10, the bit b 1 has the lowest reliability, the bit b 2 has the second lowest reliability, and the bit b 3 has the highest reliability.
  • non-uniform constellations were first introduced in the DVB-NGH standard. This increase is achieved by changing the spacing between points of the PAM constellation, resulting in so-called 1D-NU-PAMs. Then, a square non-uniform constellation is obtained from 1D-NU-PAMs.
  • the number of QAM symbol bits is represented by B. Since the QAM constellation is square, B is an even number. Furthermore, since a square QAM symbol consists of two identical types of PAM symbols, the bits encoded in the QAM symbol can be grouped into pairs with the same robust level. A collection of bits encoded in a QAM symbol is called a constellation word.
  • bit interleaver 122 Next, the bit interleaver 122 will be described.
  • the bits of the LDPC codeword have different importance and the bits of the constellation have different robust levels. If the bits of the LDPC codeword are mapped directly to the bits of the QAM constellation, that is, without interleaving, optimal performance cannot be obtained. In order to prevent this performance degradation, it is necessary to interleave the bits of the codeword before mapping them to the constellation.
  • bit interleaver 122 is provided between the LDPC encoder 121 and the QAM mapper 124 as shown in FIG.
  • the performance evaluation criterion is a bit error rate (BER) or a frame error rate (FER) as a function of a signal-to-noise ratio (SNR).
  • the reason why the bits of LDPC codewords are different in importance is that the number of parity checks (check nodes) is not the same for all bits. The more parity checks (check nodes) that are connected to a codeword bit (variable node), the more important that bit is in the iterative LDPC decoding process.
  • the importance of the bits of the LDPC codeword is different because secondly, the variable node has different connectivity to the cycle in the turner graph representation of the LDPC code. Therefore, even if the number of parity checks (check nodes) connected to the code word bits of the LDPC code is the same, the importance of the bits may be different.
  • Patent Document 1 (EP11006087.8), which is fully incorporated herein.
  • Patent Document 1 (EP11006087.8) relates to an arbitrary number T of transmission antennas, but in the following, a case related to the present disclosure, that is, a case where the number of transmission antennas T is 1 will be described.
  • the bits of the QC LDPC codeword are (I) Each constellation word is made up of B / 2 cyclic block bits of a QC LDPC codeword; (Ii) each pair of bits of the constellation word encoded in the same QAM symbol and having the same robust level is made up of bits of the same cyclic block; Are mapped to constellation words as follows.
  • Q ⁇ B / 2 bits of B / 2 cyclic blocks are mapped to Q / 2 spatial multiplexing blocks.
  • B / 2 cyclic blocks are called sections.
  • 12A to 12C are diagrams for explaining an example of the BICM encoder 120 in FIG.
  • FIG. 12A shows an arrangement for 24 cyclic blocks in 4 sections.
  • FIG. 12B is a diagram illustrating an example of a path structure from the bit interleaver 122 of the BICM encoder 120 of FIG. 2 to the QAM mapper 124 (including a pair of PAM mappers 124-1 and 124-2) based on DVB-NGH. is there.
  • the LDPC codeword generated by the LDPC encoder 121 of FIG. 2 is supplied to the bit interleaver 122 of FIG. 12B.
  • the bit interleaver 122 is 6 cyclic blocks per section. 12A is processed by the bit interleaver 122 and the QAM mapper 124 (including a pair of PAM mappers 124-1 and 124-2) in FIG. 12B.
  • the bit interleaver 122 changes the order of the supplied bits, and then arranges the rearranged bits in the real part and imaginary part of the corresponding constellation word.
  • the pair of PAM mappers 124-1 and 124-2 uses the 64-PAM constellation to convert the bits (b1 , Re , b2 , Re ,..., B6 , Re ) to the real component of the complex symbol s1.
  • the (Re), bit (b 1, Im, b 2 , Im, ⁇ , b 6, Im) to be mapped to the imaginary component (Im) of the complex symbols s1.
  • FIG. 12C is a diagram for explaining the bit rearrangement executed by the bit interleaver 122 in FIG. 12B.
  • the bit interleaver 122 writes all bits of one section of the codeword to the matrix in the row direction (row-by-row), and writes the written bits from the matrix in the column direction (column-by-row).
  • Column Perform a process equivalent to reading.
  • This matrix is B / 2 rows and Q columns.
  • FIGS. 12A to 12C are diagrams for explaining another example of the BICM encoder 120 in FIG. 13A to 13C are similar to FIGS. 12A to 12C, respectively, except that they show an arrangement based on ATSC 3.0.
  • FIG. 13A shows the arrangement for 24 cyclic blocks in two sections.
  • the number of cyclic blocks per section is the number of bits B of the QAM symbol, and is 12 in the example of FIG. 13A.
  • FIG. 13B is a diagram illustrating an example of a path structure from the bit interleaver 122 to the QAM mapper 124 of the BICM encoder 120 of FIG. 2 based on ATSC 3.0.
  • the LDPC codeword generated by the LDPC encoder 121 of FIG. 2 is supplied to the bit interleaver 122 of FIG. 13B.
  • the bit interleaver 122 is 12 cyclic blocks per section. Note that each section of FIG. 13A is processed by the bit interleaver 122 and the QAM mapper 124 of FIG. 13B.
  • the bit interleaver 122 changes the arrangement order of the supplied bits.
  • the QAM mapper 124 maps the bits (b 0 , b 1 ,..., B 11 ) to the complex symbol s 1 using a 4096-QAM constellation.
  • FIG. 13C is a diagram for explaining the bit rearrangement executed by the bit interleaver 122 of FIG. 13B.
  • the bit interleaver 122 writes all bits of one section of the codeword to the matrix in the row direction (row-by-row), and writes the written bits from the matrix in the column direction (column-by-row).
  • Column Perform a process equivalent to reading.
  • This matrix has B rows and Q columns.
  • the cyclic blocks having different predetermined LDPC codes may have different importance levels because the importance levels of the bits depend on the number of check nodes to which the bits are connected. Therefore, the transmission performance may be improved by combining the importance of the cyclic block with the robustness of the bits of the constellation word to which the cyclic block is mapped.
  • the bit of the cyclic block having the highest importance is mapped to the bit of the constellation word having the strongest robustness.
  • the bit of the least significant cyclic block is mapped to the bit of the constellation word that is the least robust.
  • FIG. 14 is a block diagram illustrating a configuration example of the bit interleaver according to the embodiment of the present disclosure.
  • the cyclic block permutation is performed on the codeword in order to change the order of the cyclic blocks in the codeword without affecting the order of the bits in the cyclic block. (QB permutation: QB permutation) is executed. This first stage process is performed by the cyclic block permutation unit 210.
  • intra-QB permutation Intra-QB permutation
  • the processing of the second stage is executed by the intra-cyclic block permutation units 220-1 to 220-12. Note that the second stage may not exist.
  • the bits of each cyclic block of the codeword are mapped to the constellation word.
  • This third stage can be implemented by dividing the codeword into a plurality of sections and mapping each section to a constellation word (section permutation). For example, it is realized by arranging an interleaver (section interleaver) having a function equivalent to that of the bit interleaver 122 described with reference to FIGS. 13A to 13C at the subsequent stage of the permutation unit in the cyclic block.
  • the inventor can determine a given LDPC code by optimizing the cyclic block permutation, i.e., by selecting a cyclic block permutation that combines constellation bits of different reliability with cyclic blocks of different importance. I realized that the communication performance for
  • mapping of cyclic blocks to constellation word bits is not easy. Finding an optimized cyclic block permutation is a time consuming task because no analytical solution is currently known.
  • the method used to find the optimal cyclic block permutation disclosed in this disclosure consists of the following steps, applied for each of different constellations and different code rates.
  • a very large number (1e4... 1e5) of cyclic block permutations are randomly generated without restriction.
  • the Monte-Carlo simulation calculates a threshold signal-to-noise ratio (SNR) at a predetermined target value of block error rate (BLER). This is done using blind demapping and iterative demapping. The cyclic block permutation with the lowest threshold SNR, that is, the best performance is retained.
  • SNR signal-to-noise ratio
  • the inventor realized that the optimization of cyclic block permutation for blind demapping does not achieve optimal performance with iterative demapping, and vice versa. Finding cyclic block permutation that provides good performance for both blind and iterative demapping remains a difficult task.
  • the SNR range for various cyclic block permutations is determined. Then, the threshold SNR is set to select only cyclic block permutation that provides good performance for blind demapping. Good performance means low SNR. The threshold SNR should not be set too low. This is because if the threshold SNR is set too low, many cyclic block permutations that can provide very good performance for iterative demapping are excluded. On the other hand, when cyclic block permutation that is strictly optimized for blind demapping is used for iterative demapping, performance is degraded. Proper selection of the initial threshold SNR is a matter of experience.
  • a large number of cyclic block permutations are randomly generated without restriction.
  • a BLER curve for blind demapping is determined using, for example, Monte-Carlo simulation. Only cyclic block permutations in which the SNR at the BLER target value is lower than a predetermined threshold SNR are retained. A BLER curve regarding iterative demapping is obtained for the retained cyclic block permutation, and the best cyclic block permutation is retained.
  • a medium number of cyclic block permutations obtained from the cyclic block permutation selected in the first selection step are randomly generated under restriction.
  • the selection criteria of the first selection step are then applied.
  • the constrained cyclic block permutation is obtained by applying random permutation to the cyclic block of one randomly selected section. Applying this constraint ensures that the performance change is small and concentrates around the good performance cyclic block permutation already selected in the first selection step. In this way, it is possible to find a more efficient cyclic block permutation than using a search that is not subject to blind constraints.
  • a medium number of cyclic block permutations obtained from the cyclic block permutation selected in the second selection step are randomly generated under restriction.
  • the selection criteria of the first selection step are then applied.
  • the constrained cyclic block permutation is obtained by applying random permutation to bits having the same robust level.
  • the inventor has performed optimization of cyclic block permutation for coding rates of 6/15, 7/15, and 8/15, respectively.
  • the inventor also determined the optimal non-uniform constellation to be used with the coding rates 6/15, 7/15, and 8/15 simultaneously with the optimization of the cyclic block permutation.
  • optimized QB permutation and non-uniform constellation for code rates 6/15, 7/15, and 8/15, respectively, are shown.
  • Tables 1 and 2 are tables showing non-uniform 64-PAM constellations constituting cyclic block permutation and non-uniform 4096-QAM constellations, respectively, when the coding rate according to the present disclosure is 6/15. It is.
  • the index of the cyclic block starts from 0 and extends to 179.
  • “J-th block of Group-wise Interleaver Output” indicates an index of the cyclic block in the codeword after the cyclic blocks are rearranged.
  • “ ⁇ (j) -thblockthof Group-wise Interleaver Input” indicates an index of the cyclic block in the codeword before the cyclic blocks are rearranged.
  • the address label x starts from 0 and reaches 63.
  • Tables 3 and 4 are tables showing the non-uniform 64-PAM constellation constituting the cyclic block permutation and the non-uniform 4096-QAM constellation when the coding rate according to the present disclosure is 7/15, respectively. It is.
  • Tables 5 and 6 are tables showing non-uniform 64-PAM constellations constituting cyclic block permutation and non-uniform 4096-QAM constellations when the coding rate according to the present disclosure is 8/15, respectively. It is.
  • the cyclic block permutation unit 210 in FIG. 14 corresponds to the coding rate of the code used by the LDPC encoder 121 according to the coding rates 6/15, 7/15, and 8/15 according to Table 1, Based on the cyclic block permutation in Table 3 and Table 5, the cyclic blocks in the codeword are rearranged.
  • the mapping to the complex cell s (Re, Im) by the QAM mapper 124 is performed by calculating the following equation (4).
  • the non-uniform PAM coordinate p (x) is obtained from Table 2 when the coding rate is 6/15, from Table 4 when the coding rate is 7/15, and from Table 6 when the coding rate is 8/15. can get.
  • the address label x ′ of the real part p (x ′) is an interleaver (section interleaver) having a function equivalent to that of the bit interleaver 122 described with reference to FIGS.
  • the number of cyclic blocks per section is calculated from Equation 5 using even-numbered bits b 0 , b 2 , b 4 , b 6 , b 8 , b 10 output from B).
  • the address label x ′′ of the imaginary part p (x ′′) is expressed by Equation 6 using odd-numbered bits b 1 , b 3 , b 5 , b 7 , b 9 , b 11 output from the section interleaver.
  • the cyclic block permutation described above (eg, Table 1, Table 3, Table 5) and non-uniform QAM constellation (eg, Table 2, Table 4, Table 6) can be applied to both the transmitter side and the receiver in a digital communication system.
  • Each of the cyclic block permutations described above uniquely defines an inverse cyclic block permutation, and one of the cyclic block permutations described above is used for bit interleaving at the transmitter side, and the reverse cyclic block permutation. Permutation is used for bit deinterleaving at the receiver side.
  • mapping the constellation word or codeword bit to the complex cell used for transmission is performed at the transmitter.
  • the demapping of the received complex cell is performed at the receiver on the other side of the communication channel.
  • the cyclic block permutation described above and the non-uniform 4096-QAM constellation described above are optimized for special LDPC codes with coding rates of 6/15, 7/15, and 8/15, respectively. .
  • Tables 7-1 and 7-2 show the definitions of LDPC codes with a code length of 6/15 and a code length of 64,800 code bits. Actually, the definition of the LDPC code is completed when the last row of Table 7-1 is followed by the first row of Table 7-2.
  • Table 8-1 and Table 8-2 show the definitions of LDPC codes with a code length of 7/15 and a code length of 64,800 code bits. Actually, the definition of the LDPC code is completed when the last row of Table 8-1 is followed by the first row of Table 8-2.
  • Tables 9-1 and 9-2 show the definitions of LDPC codes with a coding length of 8/15 and a code length of 64,800 code bits. Actually, the definition of the LDPC code is completed when the last row of Table 9-1 is followed by the first row of Table 9-2.
  • LDPC codes with coding rates of 6/15 and 7/15 are defined based on the following algorithm.
  • the LDPC encoder 121 calculates parity bits as follows.
  • x represents the address of the parity bit accumulator corresponding to the first bit ⁇ 0 .
  • mod represents a modulo operator (the same applies hereinafter).
  • x is the address of the lambda L, a second row of values of definition if based on Table 7-1 and Table 7-2 coding rate 6/15, if table of the encoding rate 7/15 8 -1 and the value in the second row of the definition based on Table 8-2.
  • x indicates an address corresponding to the first code bit of each group of codeword bits, and in the case of a coding rate of 6/15, the row corresponding to each group defined in Table 7-1 and Table 7-2. This is a value of a row corresponding to each group of definitions based on Table 8-1 and Table 8-2 when the coding rate is 7/15.
  • LDPC code with a coding rate of 8/15 is defined by the following algorithm.
  • N 64800
  • K N ⁇ coding rate
  • w (i) is the number of elements in the i-th row in the index list based on the definitions based on Tables 9-1 and 9-2.
  • parity interleaver The role of the parity interleaver is to convert the stepped structure of the parity part of the LDPC parity check matrix into a pseudo cyclic structure similar to the information part of the matrix. Parity-interleaved codeword bits c 0 , c 1 ,..., C N ⁇ 1 are sent to cyclic block permutation unit 210 of the bit interleaver.
  • Parameter q (i, j, 0) indicates the j-th entry in the i-th row in the index list based on the definitions based on Table 9-1 and Table 9-2, and satisfies the relationship of Equation 19.
  • the present disclosure is in the form of a computer-readable medium embodying computer-executable instructions adapted to allow a computer, microprocessor, microcontroller, etc. to perform all the steps of the methods according to the embodiments of the present disclosure. May be implemented.
  • ASIC Application-Specific Integrated Circuit
  • FPGA Field Programmable Gate Array
  • the present disclosure relates to a digital communication system based on a QC LDPC code and a higher-order constellation.
  • the present disclosure provides special permutation for reordering bits of an LDPC code and special non-uniform constellation for transmitting interleaved codewords. Permutation and non-uniform constellation are optimized in concert at a coding rate of 6/15, 7/15, or 8/15.
  • a first communication method is a data communication method for performing data communication in a digital communication system using a pseudo cyclic low density parity check code including a repeat accumulating pseudo cyclic low density parity check code, the pseudo cyclic parity Cyclic block permutation is performed on a codeword generated based on a check code, and the codeword is composed of a sequence of N cyclic blocks, and each of the N cyclic blocks is composed of Q bits.
  • N and Q are each a positive integer
  • the cyclic block permutation is a reordering of cyclic blocks within the codeword, an interleaving step, and a code on which the cyclic block permutation has been executed.
  • the second communication method is the first communication method
  • the coding rate of the pseudo cyclic low density parity check code is 6/15
  • the non-uniform constellation is a non-uniform 64-PAM constellation in which real coordinates and imaginary coordinates are respectively given according to Table 2 above.
  • Uniform 4096-QAM constellation is a non-uniform 64-PAM constellation in which real coordinates and imaginary coordinates are respectively given according to Table 2 above.
  • the coding rate of the pseudo cyclic low density parity check code is 6/15, and the cyclic block permutation is as shown in Table 1 above. Defined according to
  • the fourth communication method is the first communication method, wherein the pseudo cyclic low density parity check code has a coding rate of 7/15, and the non-uniform constellation has real and imaginary coordinates, respectively.
  • a non-uniform 4096-QAM constellation which is a non-uniform 64-PAM constellation given according to Table 4 above.
  • the fifth communication method is the first or fourth communication method, wherein the coding rate of the pseudo cyclic low density parity check code is 7/15, and the cyclic block permutation is as shown in Table 3 above. Defined according to
  • the sixth communication method is the first communication method, wherein the coding rate of the pseudo cyclic low density parity check code is 8/15, and the non-uniform constellation has real and imaginary coordinates, respectively.
  • a non-uniform 4096-QAM constellation which is a non-uniform 64-PAM constellation given according to Table 6 above.
  • the coding rate of the pseudo cyclic low density parity check code is 8/15, and the cyclic block permutation is as shown in Table 5 above. Defined according to
  • the eighth communication method is any one of the first to seventh communication methods, wherein N is 180 and Q is 360.
  • the ninth communication method is any one of the first to eighth communication methods, wherein the pseudo cyclic parity check code used for generating the codeword is a plurality of predetermined pseudo cyclics having different coding rates. A parity check code is selected.
  • the first communication device is a communication device in a digital communication system that performs any one of the first to ninth communication methods.
  • a tenth communication method is a data communication method for performing data communication in a digital communication system using a pseudo cyclic low density parity check including a repeat accumulated pseudo cyclic low density parity check code, the pseudo cyclic low density parity Cyclic block permutation is performed on the codeword generated based on the check code, and the bits of the codeword subjected to cyclic block permutation are obtained by constellation mapping of non-uniform constellation. For each of the complex cells, demapping based on the non-uniform constellation is performed, and a process reverse to the cyclic block permutation is performed on the demapping result.
  • the second communication device is a communication device in a digital communication system that performs the tenth communication method.
  • the present disclosure can be used for a BICM system using a QC LDPC code and QAM.

Landscapes

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Abstract

　本開示の一態様に係る通信方法は、リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回パリティ検査符号に基づいて生成された符号語に対して、この符号語内での巡回ブロックの並びを替える巡回ブロックパーミュテーションを実行し、巡回ブロックパーミュテーションが実行された符号語の各ビットを非均一コンステレーションのコンステレーションポイントにマッピングする。これによって、受信性能の向上を図る。

Description

通信方法および通信装置
　２０１４年５月２２日提出の欧州特許出願１４１６９５３５．３に含まれる明細書、請求項、図面及び要約書の開示内容は全て本願に援用される。
　本開示は、デジタル通信分野に関する。より詳細には、疑似巡回低密度パリティ検査符号（quasi-cyclic low-density parity-check code：ＱＣ　ＬＤＰＣ符号）と直交振幅変調（quadrature amplitude modulation：ＱＡＭ）とを用いるビットインタリーブ符号化変調（bit-interleaved coding and modulation：ＢＩＣＭ）システムにおけるビットインタリーバとビットデインタリーバに関する。
　近年、情報ビットを符号化して符号語ビットを出力するエンコーダと、符号語ビットをコンステレーションにマッピングして変調シンボルを出力するコンステレーションマッパの間にビットインタリーバが配置された送信機が多く提案されている（例えば、特許文献１参照）。
欧州特許出願公開第２５５２０４３号明細書
ＤＶＢ－Ｓ２規格：ＥＴＳＩ　ＥＮ　３０２　３０７、Ｖ１．２．１（２００９年８月）
　本開示の一態様に係る通信方法は、リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査符号を用いるデジタル通信システムにおけるデータ通信を行うデータ通信方法であって、前記疑似巡回パリティ検査符号に基づいて生成された符号語に対して巡回ブロックパーミュテーションを実行し、前記符号語はＮ個の巡回ブロックの列からなり、前記Ｎ個の巡回ブロックの夫々はＱ個のビットからなり、ＮとＱは夫々正の整数であり、前記巡回ブロックパーミュテーションは前記符号語内での巡回ブロックの並び替えである、インタリービングステップと、前記巡回ブロックパーミュテーションが実行された符号語の各ビットを非均一コンステレーションのコンステレーションポイントにマッピングするコンステレーションマッピングステップと、を有し、前記巡回ブロックパーミュテーション及び前記非均一コンステレーションは符号語の生成に用いる前記疑似巡回低密度パリティ検査符号の符号化率に基づいて選択される。
図１は、一般的なビットインタリーブ符号化変調（bit-interleaved coding and modulation：ＢＩＣＭ）を含む送信機の一構成例を示すブロック図である。 図２は、図１のＢＩＣＭエンコーダの一構成例を示すブロック図である。 図３は、Ｍ＝６、Ｎ＝１８、Ｑ＝８の疑似巡回低密度パリティ検査符号のパリティ検査行列の一例を示す図である。 図４は、リピートアキュミュレート疑似巡回低密度パリティ検査符号を定義するテーブルの一例を示す図である。 図５は、図４のリピートアキュミュレート疑似巡回低密度パリティ検査符号に対する、情報パートの各巡回ブロックにおける最初のビットに対するパリティ検査行列の情報パートを示す図である。 図６は、図５のパリティ検査行列に対する、全情報ビットに対する入力と、階段状のパリティパートを含む、完全なパリティ検査行列を示す図である。 図７は、図６のパリティ検査行列の疑似巡回構造を表す行列を示す図である。 図８Ａは、４－ＱＡＭコンステレーションを示す図である。 図８Ｂは、１６－ＱＡＭコンステレーションを示す図である。 図８Ｃは、６４－ＱＡＭコンステレーションを示す図である。 図９Ａは、４－ＱＡＭマッパの構成を示すブロック図である。 図９Ｂは、１６－ＱＡＭマッパの構成を示すブロック図である。 図９Ｃは、６４－ＱＡＭマッパの構成を示すブロック図である。 図１０は、グレイ符号化を用いた８－ＰＡＭシンボルにおける異なるロバストレベルを説明するための概略図である。 図１１は、特定のＳＮＲに対して設計された１Ｄ－６４　ＮＵ－ＰＡＭに基づく４０９６－ＱＡＭコンステレーションの一例を示す図である。 図１２Ａは、ＤＶＢ－ＮＧＨに基づく図２のＢＩＣＭエンコーダの一例を説明するための図である。 図１２Ｂは、ＤＶＢ－ＮＧＨに基づく図２のＢＩＣＭエンコーダの一例を説明するための図である。 図１２Ｃは、ＤＶＢ－ＮＧＨに基づく図２のＢＩＣＭエンコーダの一例を説明するための図である。 図１３Ａは、ＡＴＳＣ３．０に基づく図２のＢＩＣＭエンコーダの一例を説明するための図である。 図１３Ｂは、ＡＴＳＣ３．０に基づく図２のＢＩＣＭエンコーダの一例を説明するための図である。 図１３Ｃは、ＡＴＳＣ３．０に基づく図２のＢＩＣＭエンコーダの一例を説明するための図である。 図１４は、本開示の実施の形態に係るビットインタリーバの一構成例を示すブロック図である。
　≪発明者らが本開示に至るまでの確認事項≫
　図１は、一般的なビットインタリーブ符号化変調（bit-interleaved coding and modulation：ＢＩＣＭ）を含む送信機の一構成例を示すブロック図である。
　図１に示す送信機１００は、入力プロセシングユニット１１０、ＢＩＣＭエンコーダ１２０、ＯＦＤＭモジュレータ１３０、アップコンバータ１４０、ＲＦ（radio frequency）増幅器１５０、及びアンテナ１６０を備える。
　入力プロセシングユニット１１０は、入力ビットストリームをベースバンドフレームと呼ばれる所定長のブロックに形式を変える。ＢＩＣＭエンコーダ１２０は、ベースバンドフレームを複数の複素値からなるデータストリームに変換する。ＯＦＤＭモジュレータ１３０は、例えば直交周波数分割多重（orthogonal frequency-division multiplexing：ＯＦＤＭ）変調を使用し、典型的にダイバーシティを向上させるための時間インタリービングと周波数インタリービングを行う。アップコンバータ１４０はデジタルベースバンド信号をアナログＲＦ（radio frequency）信号に変換する。ＲＦ増幅器１５０はアナログＲＦ信号の電力増幅を行い、アンテナ１６０へ出力する。
　図２は図１のＢＩＣＭエンコーダ１２０の一構成例を示すブロックである。
　図２に示すＢＩＣＭエンコーダ１２０は、低密度パリティ検査（low-density parity-check：ＬＤＰＣ）エンコーダ１２１、ビットインタリーバ１２２、及びＱＡＭマッパ１２４を備える。
　ＬＤＰＣエンコーダ１２１は、入力ブロック、即ち、ベースバンドフレームを符号化し、ＬＤＰＣ符号語をビットインタリーバ１２２へ出力する。ビットインタリーバ１２２は、各ＬＤＰＣ符号語のビットを、ＱＡＭマッパ１２４によって複素セルにマッピングされる前に、並び替える。ＱＡＭマッパ１２４は、ビットが並び替えられた後の各ＬＤＰＣ符号語のビットを、直交振幅変調（quadrature amplitude modulation：ＱＡＭ）を用いて複素セルにマッピングする。
　以下、図２のＢＩＣＭエンコーダ１２０の各構成要素についてより詳細に説明する。
　まず、ＬＤＰＣエンコーダ１２１について説明する。
　ＬＤＰＣエンコーダ１２１は、ベースバンドフレームを、特定のＬＤＰＣ符号を用いて符号化する。本開示は、特に、ＤＶＢ－Ｓ２、ＤＶＢ－Ｔ２、ＤＶＢ－Ｃ２規格において採用されているような階段状のパリティ構造を持ったＬＤＰＣブロック符号と、Ｒａｐｔｏｒ－ｌｉｋｅ　ＬＤＰＣ符号の変形に対して、設計されている。より詳細を以下に記載する。
　ＬＤＰＣブロック符号は、パリティ検査行列（parity-check matrix：ＰＣＭ）によって完全に定義される線形誤り訂正符号である。このＰＣＭは、符号語ビット（ビットノード又は変数ノードとも呼ばれる。）のパリティ検査（検査ノードとも呼ばれる。）への接続を表す、２値の疎行列である。ＰＣＭの列と行は、夫々、変数ノードと検査ノードに対応する。変数ノードの検査ノードへの接続は、ＰＣＭ行列において“１”エントリによって表される。
　疑似巡回低密度パリティ検査（quasi-cyclic low-density parity-check：ＱＣ　ＬＤＰＣ）符号は、ハードウェア実装に特別に適した構造になっている。事実、今日、全てと言うわけではないが多くの規格にＱＣ　ＬＤＰＣ　符号が使用されている。このＱＣ　ＬＤＰＣ符号のＰＣＭは、巡回行列（又は、巡回とも呼ばれる。）を有する特別な構造になっている。巡回行列は、各行が一つ前の行を行列要素１つ分巡回シフトした正方行列であり、１以上の折りたたまれた対角線（folded diagonals）を有する場合がある。
　各巡回行列のサイズはＱ×Ｑ（Ｑ行Ｑ列）であり、ＱはＱＣ　ＬＤＰＣ符号の巡回係数（cyclic factor）と呼ばれる。この疑似巡回構造により、Ｑ個の検査ノードを並列に処理することが可能になる。このため、疑似巡回構造は効率的なハードウェア実装にとって明らかに有利である。
　ＱＣ　ＬＤＰＣ符号のＰＣＭは、Ｑ×Ｍ行Ｑ×Ｎ列の行列であり、符号語は夫々がＱビットからなるＮ個のブロックからなる。また、Ｍはパリティパートにおけるブロックの数である。なお、Ｑビットのブロックを、本件書類を通して、疑似巡回ブロック、又は、単に巡回ブロックと呼び、ＱＢと簡略化する。
　図３はＭ＝６、Ｎ＝１８、Ｑ＝８のＱＣ　ＬＤＰＣ符号のＰＣＭの一例を示す図である。ＰＣＭは１又は２の折りたたまれた対角線を有する巡回行列を含む。このＱＣ　ＬＤＰＣ符号は、８×１２＝９６ビットのブロックを８×１８＝１４４ビットの符号語に符号化し、従って符号化率は２／３である。なお、図３、図５から図７において、黒四角が値“１”の行列要素であり、白四角が値“０”の行列要素である。
　ＰＣＭが図３に示されるＱＣ　ＬＤＰＣ符号は、リピートアキュミュレート疑似巡回低密度パリティ検査（repeat-accumulate quasi-cyclic low-density parity-check：ＲＡ　ＱＣ　ＬＤＰＣ）符号と呼ばれる、ＱＣ　ＬＤＰＣ符号の特別なファミリーに属する。ＲＡ　ＱＣ　ＬＤＰＣ符号は符号化が容易であることで知られており、第２世代ＤＶＢ規格（ＤＶＢ－Ｓ２、ＤＶＢ－Ｔ２、ＤＶＢ－Ｃ２）など、非常に多くの規格において採用されている。
　次に、ＤＶＢ－Ｓ２規格の非特許文献１（ＤＶＢ－Ｓ２規格：ＥＴＳＩ　ＥＮ　３０２　３０７：Ｖ１．２．１（２００９年８月））のセクション５．３．２と付録Ｂ、Ｃにおいて記載されている、ＤＶＢ－Ｓ２、ＤＶＢ－Ｔ２、ＤＶＢ－Ｃ２の規格ファミリーにおいて使用されている、ＲＡ　ＱＣ　ＬＤＰＣ符号の定義について、説明する。この規格ファミリーにおいて、巡回係数Ｑは３６０である。
　各ＬＤＰＣ符号は情報パートにおける各巡回ブロックの最初のビットに対して、その最初のビットが接続される各検査ノードのインデックスを含む、テーブルによって完全に定義される。なお、検査ノードのインデックスは０から始まる。これらのインデックスはＤＶＢ－Ｓ２規格において“addresses of the parity bit accumulators”と呼ばれる。図３に一例を示すＬＤＰＣ符号に対するテーブルを図４に示す。
　図５は、図４のＲＡ　ＱＣ　ＬＤＰＣ符号に対する、情報パートの各巡回ブロックにおける最初のビットに対するＰＣＭの情報パートを示す図である。
　完全なＰＣＭは、全情報ビットに対する入力と、階段状のパリティパートを含み、図６に示される。
　情報パートにおける各巡回ブロックの最初のビット以外のビットの夫々に対して、そのビットが接続される各検査ノードのインデックスは次の数１を用いて計算される。
Figure JPOXMLDOC01-appb-M000001
　但し、ｑは一つの巡回ブロック内でのビットインデックス（０、・・・、Ｑ－１）である。ｉｑはビットｑに対する検査ノードのインデックスである。ｉ０は図４のテーブルにおける巡回ブロックの最初のビットが接続される各検査ノードの一つである。Ｍはパリティパートにおける巡回ブロックの数であり、図６の例では６であり、Ｑは１つの巡回ブロックのビットの数であり、図６の例では８である。Ｑ×Ｍはパリティビットの数であり、図６の例では８×６＝４８である。％はモジューロ演算子（modulo operator）である。なお、例えば、「１」の巡回ブロックＱＢに対して、上記の数１を用いた計算は、図４の場合には、ｉ０＝１３、２４、２７、３１、４７の夫々に対して行われる。
　図６のＰＣＭの疑似巡回構造を表すために、次の数２で表されるパーミュテーションを図６のＰＣＭの行に対して適用し、このパーミュテーションの適用により行列は図７に示すものとなる。
Figure JPOXMLDOC01-appb-M000002
　但し、ｉとｊはゼロから始まるインデックスである。ｉは並び替え前の検査ノードのインデックスであり、ｊは並び替え後の検査ノードのインデックスである。Ｍはパリティパートにおける巡回ブロックの数であり、図６の例では６であり、Ｑは１つの巡回ブロックのビットの数であり、図６の例では８である。％はモジューロ演算子（modulo operator）であり、ｆｌｏｏｒ（ｘ）はｘ以下の最大の整数を出力する関数である。
　この数２を用いたパーミュテーションはビットに対して適用されていないため、符号の定義は変わっていない。しかしながら、この数２を用いたパーミュテーションの結果得られるＰＣＭのパリティパートは疑似巡回とはなっていない。パリティパートを疑似巡回にするために、次の数３で表される特別なパーミュテーションがパリティビットに対してのみ適用されなければならない。
Figure JPOXMLDOC01-appb-M000003
　但し、ｉとｊはゼロから始まるインデックスであり、ｉは並び替え前のパリティビットのインデックス、ｊは並び替え後のパリティビットのインデックスである。Ｍはパリティパートにおける巡回ブロックの数であり、図７の例では６であり、Ｑは１つの巡回ブロックのビットの数であり、図７の例では８である。％はモジューロ演算子（modulo operator）であり、ｆｌｏｏｒ（ｘ）はｘ以下の最大の整数を出力する関数である。
　このパリティビットに対してのみ適用される数３を用いたパーミュテーションは符号の定義を変える。
　なお、パリティビットに対してのみ適用される数３を用いたパーミュテーションを本件書類を通してパリティパーミュテーション又はパリティインタリービングと呼ぶ。但し、パリティパーミュテーション又はパリティインタリービングは、以降、ＬＤＰＣ符号化処理の一部とみなす。
　デジタルビデオサービスの地上波受信向けの次世代規格であるＡＴＳＣ３．０規格は、現在開発中であり、符号化率として１／１５、２／１５、・・・、１３／１５、符号語長として１６２００符号ビット、６４８００符号ビットを定義する予定である。
　次に、ＱＡＭマッパ１２４について説明する。
　ＱＡＭマッパ１２４は、実数成分及び虚数成分を夫々パルス振幅変調（pulse-amplitude modulation：ＰＡＭ）を用いて独立に変調することによって、符号語のビットをＱＡＭコンステレーションの複数のポイントのうちの一つのポイントにマッピングする。ＱＡＭコンステレーションの各ポイントは夫々ビットの一つの組み合わせに対応する。図８Ａから図８Ｃは、本開示に関連するＱＡＭコンステレーションの３つのタイプ、４－ＱＡＭコンステレーション、１６－ＱＡＭコンステレーション、及び６４－ＱＡＭコンステレーションを示す図である。
　ここで、実数成分と虚数成分に対して同じ型のＰＡＭが用いられる。４－ＱＡＭコンステレーション、１６－ＱＡＭコンステレーション、及び６４－ＱＡＭコンステレーションでは、夫々、２－ＰＡＭ、４－ＰＡＭ、８－ＰＡＭが実数成分と虚数成分に対して用いられる。
　本開示は、また、図８Ａから図８Ｃに示すように、ＰＡＭマッピングにグレイ符号化を用いるものと仮定する。
　図９Ａ、図９Ｂ、図９Ｃは、夫々、図８Ａ、図８Ｂ、図８Ｃのコンステレーションに対応するＱＡＭマッパの構成を示すブロックである。図９Ａの４－ＱＡＭマッパ１２４Ａは夫々が１ビットを符号化する２つの独立した２－ＰＡＭマッパ１２４Ａ－１，１２４Ａ－２からなる。図９Ｂの１６－ＱＡＭマッパ１２４Ｂは夫々が２ビットを符号化する２つの独立した４－ＰＡＭマッパ１２４Ｂ－１，１２４Ｂ－２からなる。図９Ｃの６４－ＱＡＭマッパ１２４Ｃは夫々が３ビットを符号化する２つの独立した８－ＰＡＭマッパ１２４Ｃ－１，１２４Ｃ－２からなる。
　ＰＡＭシンボルにおいて符号化されたビットは、受信機において受信されたＰＡＭシンボルがデマップされるときに、ロバストレベル、言い換えると、信頼性が異なる。これはよく知られた事実であり、グレイ符号化を用いた８－ＰＡＭシンボルにおける異なるロバストレベルを説明するための概略図を図１０に示す。
　ロバストレベルが異なるのは、ビットの値が０である部分とビットが１である部分との距離が３つのビットｂ１、ｂ２、ｂ３の間で互いに異なる、ことに起因する。ビットの信頼性は、当該ビットの値が０である部分とビットが１である部分との間の平均距離に比例する。図１０に示す例では、ビットｂ１の信頼性が最も低く、ビットｂ２の信頼性が２番目に低く、ビットｂ３の信頼性が最も高い。
　ビットの伝送レート、即ち、ＢＩＣＭの容量を増大するために、非均一コンステレーションが初めてＤＶＢ－ＮＧＨ規格において取り入れられた。この増大は、ＰＡＭコンステレーションのポイント間の間隔を変えることによって達成され、いわゆる１Ｄ－ＮＵ－ＰＡＭｓが得られる。そして、次に、１Ｄ－ＮＵ－ＰＡＭｓから正方形の非均一コンステレーションが得られる。
　ＡＴＳＣ３．０において、このアイデアは、二次元の非均一コンステレーション、いわゆる、２Ｄ－ＮＵＣｓを取り入れることによって、さらに改善されている。２Ｄ－ＮＵＣｓは、受信された複素セルのＩ（In-phase）成分とＱ（quadrature）成分が依存しあうため、受信機でのデマッピングの複雑さの増大を伴う。より高いデマッピングの複雑さは、ＡＴＳＣ３．０ではコンステレーションの次数が１０２４まで許容されると考えられる。その上、４０９６－ＱＡＭコンステレーション用のＰＡＭに基づくコンステレーションのみが許可されることが決定されている。１Ｄ－６４　ＮＵ－ＰＡＭに基づく４０９６－ＱＡＭコンステレーションの一例を図１１に示す。
　ＱＡＭシンボルのビット数をＢで表す。ＱＡＭコンステレーションは正方形であるので、Ｂは偶数である。さらに、正方形ＱＡＭシンボルは２つの同じ型のＰＡＭシンボルからなるので、ＱＡＭシンボルに符号化されるビットは同じロバストレベルを持つペアにグループ分けすることができる。ＱＡＭシンボルに符号化されるビットの集まりをコンステレーションワードと呼ぶ。
　次に、ビットインタリーバ１２２について説明する。
　通常、ＬＤＰＣ符号語のビットは異なる重要度を有し、コンステレーションのビットは異なるロバストレベルを有する。直接、つまり、インタリービングせずに、ＬＤＰＣ符号語のビットをＱＡＭコンステレーションのビットにマッピングする場合、最適な性能が得られない。この性能の低下を防ぐために、符号語のビットをコンステレーションにマッピングする前にインタリーブする必要がある。
　このために、ビットインタリーバ１２２が、図２に示すように、ＬＤＰＣエンコーダ１２１とＱＡＭマッパ１２４との間に設けられている。注意深くビットインタリーバ１２２を設計することによって、ＬＤＰＣ符号語のビットとコンステレーションによって符号化されるビットとの間で最適な関係を得ることができ、性能の向上につながる。通常、性能の評価基準は、信号対雑音比（signal-to-noise ratio：ＳＮＲ）の関数としてのビットエラーレート（bit error rate：ＢＥＲ）又はフレームエラーレート（frame error rate：ＦＥＲ）である。
　ＬＤＰＣ符号語のビットの重要度が異なるのは、第１に、全てのビットにおいてパリティ検査（検査ノード）の数が同じになっているわけではない、ことに起因する。符号語ビット（変数ノード）に接続されるパリティ検査（検査ノード）の数が多ければ多い程、そのビットは反復ＬＤＰＣ復号処理においてより重要になる。
　さらに、ＬＤＰＣ符号語のビットの重要度が異なるのは、第２に、変数ノードがＬＤＰＣ符号のターナグラフ表現においてサイクルに対して異なる接続性を有している、ことに起因する。従って、ＬＤＰＣ符号の符号語ビットに接続されるパリティ検査（検査ノード）の数が同数であったとしても、ビットの重要度が異なることがある。
　これらの見解は当該技術分野で周知である。原則として、変数ノードに接続される検査ノードの数が多くなると、その変数ノードの重要度が大きくなる。
　特にＱＣ　ＬＤＰＣ符号の場合、Ｑビットの巡回ブロックに含まれる全ビットは、ビットに接続されるパリティ検査（検査ノード）の数が同数であり、ターナグラフ表現におけるサイクルに対する接続性が同じであるため、同じ重要度である。
　次に、ＱＣ　ＬＤＰＣ符号語のビットをコンステレーションワードにマッピングする方法について記載する。このマッピングは図２のビットインタリーバ１２２によって行われる。なお、このマッピングの方法は特許文献１（EP11006087.8）に開示されており、ここに完全に援用する。特許文献１（EP11006087.8）は、送信アンテナ数が任意の数Ｔに関するものであるが、以下では、本開示に関連する場合、つまり送信アンテナ数Ｔが１である場合について説明する。
　特許文献１（EP11006087.8）によれば、ＱＣ　ＬＤＰＣ符号語のビットは、
　（ｉ）各コンステレーションワードはＱＣ　ＬＤＰＣ符号語のＢ／２個の巡回ブロックのビットから作られ、
　（ｉｉ）同じＱＡＭシンボルに符号化され、ロバストレベルが同じである、コンステレーションワードのビットの各ペアは、同じ巡回ブロックのビットから作られる、
ようにコンステレーションワードにマッピングされる。
　特に、Ｂ／２個の巡回ブロックのＱ×Ｂ／２個のビットは、Ｑ／２個の空間多重ブロックにマッピングされる。この場合、Ｂ／２個の巡回ブロックをセクションと呼ぶ。
　図１２Ａから図１２Ｃは、図２のＢＩＣＭエンコーダ１２０の一例を説明するための図である。
　図１２Ａは４つのセクションで２４個の巡回ブロックに関する配置を示す。図１２Ａの例では、１セクション当たりの巡回ブロックの数はＢ／２＝１２／２＝６である。
　図１２Ｂは、ＤＶＢ－ＮＧＨに基づく図２のＢＩＣＭエンコーダ１２０のビットインタリーバ１２２からＱＡＭマッパ１２４（一対のＰＡＭマッパ１２４－１、１２４－２を含む。）までの経路の構造の一例を示す図である。
　図２のＬＤＰＣエンコーダ１２１によって生成されたＬＤＰＣ符号語は図１２Ｂのビットインタリーバ１２２に供給される。ビットインタリーバ１２２は１セクション当たり６巡回ブロックである。なお、図１２Ａの各セクションに対して、図１２Ｂのビットインタリーバ１２２及びＱＡＭマッパ１２４（一対のＰＡＭマッパ１２４－１、１２４－２を含む。）によって処理が行われる。ビットインタリーバ１２２は、供給されるビットの並び順を替え、それから並び替え後のビットを対応するコンステレーションワードの実数部と虚数部とに配置する。一対のＰＡＭマッパ１２４－１、１２４－２は、６４－ＰＡＭコンステレーションを用いて、ビット（ｂ１，Ｒｅ，ｂ２，Ｒｅ，・・・，ｂ６，Ｒｅ）を複素シンボルｓ１の実数成分（Ｒｅ）に、ビット（ｂ１，Ｉｍ，ｂ２，Ｉｍ，・・・，ｂ６，Ｉｍ）を複素シンボルｓ１の虚数成分（Ｉｍ）にマッピングする。
　図１２Ｃは図１２Ｂのビットインタリーバ１２２によって実行されるビットの並び替えを説明するための図である。図１２Ｃに示すように、ビットインタリーバ１２２は、符号語の１セクションの全ビットを行列に行方向に（row-by-row）書き込み、書き込んだビットを当該行列から列方向に（column-by-column）読み出す、ことと等価な処理を実行する。なお、この行列はＢ／２行Ｑ列である。
　図１３Ａから図１３Ｃは、図２のＢＩＣＭエンコーダ１２０の他の例を説明するための図である。図１３Ａから図１３Ｃは、夫々、ＡＴＳＣ３．０に基づく配置を示していることを除くと、図１２Ａから図１２Ｃと類似している。
　図１３Ａは２つのセクションで２４個の巡回ブロックに関する配置を示す。図１３Ａの例では、図１２Ａの場合と異なり、１セクション当たりの巡回ブロックの数は、ＱＡＭシンボルのビット数Ｂであり、図１３Ａの例では１２である。
　図１３Ｂは、ＡＴＳＣ３．０に基づく図２のＢＩＣＭエンコーダ１２０のビットインタリーバ１２２からＱＡＭマッパ１２４までの経路の構造の一例を示す図である。
　図２のＬＤＰＣエンコーダ１２１によって生成されたＬＤＰＣ符号語は図１３Ｂのビットインタリーバ１２２に供給される。ビットインタリーバ１２２は１セクション当たり１２巡回ブロックである。なお、図１３Ａの各セクションに対して、図１３Ｂのビットインタリーバ１２２及びＱＡＭマッパ１２４によって処理が行われる。ビットインタリーバ１２２は、供給されるビットの並び順を替える。ＱＡＭマッパ１２４は、４０９６－ＱＡＭコンステレーションを用いて、ビット（ｂ０，ｂ１，・・・，ｂ１１）を複素シンボルｓ１にマッピングする。
　図１３Ｃは図１３Ｂのビットインタリーバ１２２によって実行されるビットの並び替えを説明するための図である。図１３Ｃに示すように、ビットインタリーバ１２２は、符号語の１セクションの全ビットを行列に行方向に（row-by-row）書き込み、書き込んだビットを当該行列から列方向に（column-by-column）読み出す、ことと等価な処理を実行する。なお、この行列はＢ行Ｑ列である。
　≪実施の形態≫
　上述したように、所定のＬＤＰＣ符号の異なる巡回ブロックは、ビットの重要度が当該ビットが接続される検査ノードの数に依存するため、重要度が異なっている可能性がある。従って、巡回ブロックの重要度と、この巡回ブロックがマップされるコンステレーションワードのビットのロバストとを合わすことによって、送信性能の向上が図られる可能性がある。特に、重要度が最も高い巡回ブロックのビットを、ロバストが最も強いコンステレーションワードのビットにマッピングする。逆に、重要度が最も低い巡回ブロックのビットを、ロバストが最も弱いコンステレーションワードのビットにマッピングする。
　図１４は本開示の実施の形態に係るビットインタリーバの一構成例を示すブロック図である。図１４の例では、ＬＤＰＣ符号語は夫々がＱ＝８ビットからなるＮ＝１２個の巡回ブロックＱＢ１，ＱＢ２，・・・，ＱＢ１２からなる。
　ビットインタリーバにおいて、第１のステージにおいて、巡回ブロック内でのビットの並び順に影響を与えることなく、符号語内での巡回ブロックの並び順を替えるために、符号語に対して巡回ブロックパーミュテーション（QB permutation：ＱＢパーミュテーション）が実行される。この第１のステージの処理は巡回ブロックパーミュテーションユニット２１０によって行われる。
　第２のステージにおいて、巡回ブロック内でのビットの並び順を替えるために、巡回ブロックに対して巡回ブロック内パーミュテーション（Intra-QB permutation：Ｉｎｔｒａ－ＱＢパーミュテーション）が実行される。この第２のステージの処理は巡回ブロック内パーミュテーションユニット２２０－１～２２０－１２によって実行される。なお、第２のステージは存在しなくてもよい。
　第３のステージにおいて、第１のステージ及び第２のステージが実行された後、符号語の各巡回ブロックのビットがコンステレーションワードにマップされる。この第３のステージは、符号語を複数のセクションに分割し、セクション毎にコンステレーションワードにマッピングする（セクションパーミュテーション）ことによって実装可能である。例えば、巡回ブロック内パーミュテーションユニットの後段に、図１３Ａから図１３Ｃを用いて説明したビットインタリーバ１２２と同等の機能を有するインタリーバ（セクションインタリーバ）を配置することによって実現される。
　発明者は、巡回ブロックパーミュテーションを最適化することによって、即ち、異なる信頼性のコンステレーションビットと異なる重要度の巡回ブロックとを合わせる巡回ブロックパーミュテーションを選択することによって、所定のＬＤＰＣ符号に対する通信性能が向上することを悟った。
　しかしながら、巡回ブロックのコンステレーションワードビットへのマッピングは、簡単なことではない。最適化された巡回ブロックパーミュテーションを見つけることは、解析的な解法が現在のところ知られていないため、非常に時間を要する作業である。本開示において開示された最適な巡回ブロックパーミュテーションを見つけるために使用された方法は次のステップからなり、異なるコンステレーション及び異なる符号化率の夫々に対して適用される。
　予備ステップにおいて、非常に多くの数（１ｅ４・・・１ｅ５）の巡回ブロックパーミュテーションを制約なくランダムに生成する。これらの巡回ブロックパーミュテーションに対して、Ｍｏｎｔｅ－Ｃａｒｌｏシミュレーションが、ブロックエラーレート（block error rate：ＢＬＥＲ）の所定の目標値における、閾値信号対雑音比（signal-to-noise ratio：ＳＮＲ）を求めるために、ブラインドデマッピング及び反復デマッピングを用いて実行される。閾値ＳＮＲが最も低い、即ち、最も性能の良い、巡回ブロックパーミュテーションが保持される。
　発明者は、ブラインドデマッピングに対する巡回ブロックパーミュテーションの最適化は反復デマッピングでは最適な性能にならず、逆もまた然りである、ことを悟った。ブラインドデマッピングと反復デマッピングの両方に対して良い性能が得られる巡回ブロックパーミュテーションを見つけることは、困難な課題のまま残る。
　従って、ブラインドデマッピングと反復デマッピングの両方に対して良い性能が得られる巡回ブロックパーミュテーションを提示する。
　予備ステップから、様々な巡回ブロックパーミュテーションに対するＳＮＲの範囲が求められる。それから、閾値ＳＮＲがブラインドデマッピングに対して良い性能が得られる巡回ブロックパーミュテーションのみを選択するために設定される。良い性能とは低ＳＮＲを意味する。閾値ＳＮＲは低く設定し過ぎるべきではない。なぜなら、閾値ＳＮＲを低く設定し過ぎると、反復デマッピングに対して非常に良い性能が得られる多くの巡回ブロックパーミュテーションを除外してしまうからである。一方で、ブラインドデマッピングに対して厳しく最適化された巡回ブロックパーミュテーションを反復デマッピングに用いた場合、性能が悪くなってしまう。初期の閾値ＳＮＲを適切に選択することは経験の問題である。
　第１の選択ステップにおいて、多くの数の巡回ブロックパーミュテーションを制約なくランダムに生成する。各巡回ブロックパーミュテーションに対して、ブラインドデマッピングに関するＢＬＥＲ曲線が、例えば、Ｍｏｎｔｅ－Ｃａｒｌｏシミュレーションを使って、求められる。ＢＬＥＲの目標値におけるＳＮＲが予め定められた閾値ＳＮＲより低い巡回ブロックパーミュテーションのみが保持される。その保持された巡回ブロックパーミュテーションに対して、反復デマッピングに関するＢＬＥＲ曲線が求められ、最も良い巡回ブロックパーミュテーションが保持される。
　第２の選択ステップにおいて、第１の選択ステップによって選択された巡回ブロックパーミュテーションから求められる、中ぐらいの数の巡回ブロックパーミュテーションを制約を受けてランダムに生成する。そして、第１の選択ステップの選択基準が適用される。制約を受けた巡回ブロックパーミュテーションは、一つのランダムに選択されたセクションの巡回ブロックに対して、ランダムパーミュテーションを適用することによって、求められる。この制約を適用することによって、性能の変化が小さく、第１の選択ステップで既に選択された性能の良い巡回ブロックパーミュテーションの周りに集中する、ことが保証さる。この方法により、ブラインドの制約を受けていない検索を使うよりもより効果的に良い性能の巡回ブロックパーミュテーションを見つけることができる。
　第３の選択ステップにおいて、第２の選択ステップによって選択された巡回ブロックパーミュテーションから求められる、中ぐらいの数の巡回ブロックパーミュテーションを制約を受けてランダムに生成する。そして、第１の選択ステップの選択基準が適用される。制約を受けた巡回ブロックパーミュテーションは、同じロバストレベルを持つビットに対して、ランダムパーミュテーションを適用することによって求められる。従って、性能の変化は、かなり小さく、ブラインドデマッピングよりも反復デマッピングに影響を及ぼす。よって、反復デマッピングに関する性能は、ブラインドデマッピングに関する性能を犠牲にすることなく、最適化される。
　発明者は、巡回ブロックパーミュテーションの最適化を、符号化率６／１５、７／１５、８／１５の夫々に対して実施した。また、発明者は、巡回ブロックパーミュテーションの最適化と同時に、符号化率６／１５、７／１５、８／１５とともに使用される最適な非均一コンステレーションの決定を行った。以下、符号化率６／１５、７／１５、８／１５の夫々に対する最適化されたＱＢパーミュテーション及び非均一コンステレーションを示す。
　表１及び表２は、夫々、本開示に係る符号化率が６／１５である場合の巡回ブロックパーミュテーション及び非均一４０９６－ＱＡＭコンステレーションを構成する非均一６４－ＰＡＭコンステレーションを示すテーブルである。
　但し、表１並びに後述する表３及び表５において、巡回ブロックのインデックスは０から始まり、１７９までである。「j-th block of Group-wise Interleaver Output」は、巡回ブロックが並び替えられた後の符号語内での巡回ブロックのインデックスを示す。また、「π（j）-thblock of Group-wise Interleaver Input」は巡回ブロックが並び替えられる前の符号語内での巡回ブロックのインデックスを示す。また、表２並びに後述する表３及び表５において、アドレスラベルｘは０から始まり、６３まである。「Address Label x (integer, MSB first)」は、ビットの最上位ビット（most significant bit：ＭＳＢ）のアドレスラベルが「０」、最上位ビットの次のビットのアドレスラベルが「１」である。「PAM spots p(x)」はアドレスラベルに対応するＰＡＭシンボルの実数値を示す。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　表３及び表４は、夫々、本開示に係る符号化率が７／１５である場合の巡回ブロックパーミュテーション及び非均一４０９６－ＱＡＭコンステレーションを構成する非均一６４－ＰＡＭコンステレーションを示すテーブルである。
Figure JPOXMLDOC01-appb-T000003
Figure JPOXMLDOC01-appb-T000004
　表５及び表６は、夫々、本開示に係る符号化率が８／１５である場合の巡回ブロックパーミュテーション及び非均一４０９６－ＱＡＭコンステレーションを構成する非均一６４－ＰＡＭコンステレーションを示すテーブルである。
Figure JPOXMLDOC01-appb-T000005
Figure JPOXMLDOC01-appb-T000006
　なお、図１４の巡回ブロックパーミュテーションユニット２１０は、ＬＤＰＣエンコーダ１２１が用いた符号の符号化率に応じて、符号化率６／１５、７／１５、及び８／１５に応じて表１、表３、及び表５の巡回ブロックパーミュテーションに基づいて符号語内の巡回ブロックの並び替えを行う。
　次に、本実施の形態のＱＡＭマッパの動作について説明する。
　ＱＡＭマッパ１２４による複素セルｓ（Ｒｅ，Ｉｍ）へのマッピングは、次の数４を計算することによって行われる。但し、非均一ＰＡＭ座標ｐ（ｘ）は、符号化率６／１５の場合は表２から、符号化率７／１５の場合は表４から、符号化率８／１５の場合は表６から得られる。
Figure JPOXMLDOC01-appb-M000004
　但し、実数部ｐ（ｘ’）のアドレスラベルｘ’は、図１４の後段に配置される、図１３Ａから図１３Ｃを用いて説明したビットインタリーバ１２２と同等の機能を有するインタリーバ（セクションインタリーバ）（セクション当たりの巡回ブロック数はＢ）から出力される偶数番号のビットｂ０、ｂ２、ｂ４、ｂ６、ｂ８、ｂ１０を用いて数５から計算される。
Figure JPOXMLDOC01-appb-M000005
　また、虚数部ｐ（ｘ”）のアドレスラベルｘ”は、上記のセクションインタリーバから出力される奇数番号のビットｂ１、ｂ３、ｂ５、ｂ７、ｂ９、ｂ１１を用いて数６から計算される。
Figure JPOXMLDOC01-appb-M000006
　上述した巡回ブロックパーミュテーション（例えば表１、表３、表５）と非均一ＱＡＭコンステレーション（例えば表２、表４、表６）は、デジタル通信システムにおける送信機側と受信機の両方に関連する。上述した巡回ブロックパーミュテーションの夫々は一意に逆の巡回ブロックパーミュテーションを定義し、上述した巡回ブロックパーミュテーションの一つが送信機側でのビットインタリービングに使用され、その逆の巡回ブロックパーミュテーションが受信機側でのビットデインタリービングに使用される。さらに、上述した非均一ＱＡＭコンステレーション（２次元非均一コンステレーション）の上記の定義に基づいて、コンステレーションワード即ち符号語のビットを送信に使用される複素セルにマッピングすることが送信機において行われ、受信された複素セルのデマッピングが通信チャネルの他方での受信機において行われる。
　上述した巡回ブロックパーミュテーションと上述した非均一４０９６－ＱＡＭコンステレーションは、夫々、符号化率が６／１５、７／１５、８／１５である特別なＬＤＰＣ符号に対して最適化されている。
　この符号化率６／１５で符号長６４８００符号ビットのＬＤＰＣ符号の定義を表７－１、表７－２に示す。なお、実際は、表７－１の最後の行の次に表７－２の最初の行が続くことによってＬＤＰＣ符号の定義は完成する。
Figure JPOXMLDOC01-appb-T000007
Figure JPOXMLDOC01-appb-T000008
　この符号化率７／１５で符号長６４８００符号ビットのＬＤＰＣ符号の定義を表８－１及び表８－２に示す。なお、実際は、表８－１の最後の行の次に表８－２の最初の行が続くことによってＬＤＰＣ符号の定義は完成する。
Figure JPOXMLDOC01-appb-T000009
Figure JPOXMLDOC01-appb-T000010
　この符号化率８／１５で符号長６４８００符号ビットのＬＤＰＣ符号の定義を表９－１及び表９－２に示す。なお、実際は、表９－１の最後の行の次に表９－２の最初の行が続くことによってＬＤＰＣ符号の定義は完成する。
Figure JPOXMLDOC01-appb-T000011
Figure JPOXMLDOC01-appb-T000012
　以下、ＬＤＰＣエンコーダ１２１が行うパリティビットの演算処理を説明する。
　符号化率が６／１５、７／１５であるＬＤＰＣ符号は次のアルゴリズムに基づいて定義される。
　ＬＤＰＣ符号は、情報ブロックｓ＝（ｓ０，ｓ１，・・・，ｓＫ－１）を符号化し、これによって、符号長Ｎ＝Ｋ＋Ｍ１＋Ｍ２の符号語Λ＝（λ０，λ１，・・・，λＮ－１）＝（λ０，λ１，・・・，λｋ－１，ｐ０，ｐ１，・・・，ｐＭ１＋Ｍ２－１）を生成する、ために使用される。
　但し、符号化率６／１５の場合、Ｍ１＝１０８０、Ｍ２＝３７８００、Ｑ１＝３、Ｑ２＝１０５である。また、符号化率７／１５の場合、Ｍ１＝１０８０、Ｍ２＝３３４８０、Ｑ１＝３、Ｑ２＝９３である。
　ＬＤＰＣエンコーダ１２１はパリティビットを次のようにして計算する。
　（１）　数７の初期化を行う。
Figure JPOXMLDOC01-appb-M000007
　（２）　λｍ（但し、ｍ＝０，１，・・・，３５９）に対して、数８を用いてパリティビットアドレスにおいてλｍを累積する。
Figure JPOXMLDOC01-appb-M000008
　但し、ｘは最初のビットλ０に対応するパリティビットアキュミュレータのアドレスを示す。なお、ｍｏｄはモジューロ演算子（modulo operator）を表す（以下において同様）。
　（３）　３６０番目の情報ビットλＬに対して、パリティビットアキュミュレータのアドレスは、符号化率６／１５の場合表７－１及び表７－２に基づく定義の２行目で与えられ、符号化率７／１５の場合表８－１及び表８－２に基づく定義の２行目で与えられる。同様の方法で、次のλｍ（但し、ｍ＝Ｌ＋１，Ｌ＋２，・・・，Ｌ＋３５９）に対するパリティビットアキュミュレータのアドレスが、数９を用いて得られる。
Figure JPOXMLDOC01-appb-M000009
　但し、ｘはλＬのアドレスを示し、符号化率６／１５の場合表７－１及び表７－２に基づく定義の２行目の値であり、符号化率７／１５の場合表８－１及び表８－２に基づく定義の２行目の値である。
　（４）　同様の方法で、３６０個の新しい情報ビットのグループ毎に、符号化率６／１５の場合表７－１及び表７－２に基づく定義の新しい行が、符号化率７／１５の場合表８－１及び表８－２に基づく定義の新しい行が、パリティビットアキュミュレータのアドレスを見つけるために使用される。
　（５）　λ０からλＫ－１までの符号語ビットが処理された後、数１０に示す演算をｉ＝１から始めて順番に行う。
Figure JPOXMLDOC01-appb-M000010
　（６）　λＫからλＫ＋Ｍ１－１までのパリティビットは、数１１に示すＬ＝３６０のインタリービング演算を用いて得られる。
Figure JPOXMLDOC01-appb-M000011
　（７）　λＫからλＫ＋Ｍ１－１までの新しいＬ＝３６０の符号語ビットのグループ毎に、パリティビットアキュミュレータのアドレスが、符号化率６／１５の場合表７－１及び表７－２に基づく定義の新しい行を、符号化率７／１５の場合表８－１及び表８－２に基づく定義の新しい行を用い、数１２から計算される。
Figure JPOXMLDOC01-appb-M000012
　但し、ｘは符号語ビットの各グループの先頭の符号ビットに対応するアドレスを示し、符号化率６／１５の場合表７－１及び表７－２に基づく定義の各グループに対応する行の値であり、符号化率７／１５の場合表８－１及び表８－２に基づく定義の各グループに対応する行の値である。
　（８）　λＫからλＫ＋Ｍ１－１までの符号語ビットが処理された後、λＫ＋Ｍ１からλＫ＋Ｍ１＋Ｍ２－１までのパリティビットは、数１３に示すＬ＝３６０のインタリービング演算を用いて得られる。
Figure JPOXMLDOC01-appb-M000013
　（９）　符号語のビットλｉ（ｉ＝０，１，・・・，Ｎ－１）は続いてビットインタリーバの巡回ブロックパーミュテーションユニット２１０に送られる。
　符号化率が８／１５であるＬＤＰＣ符号は次のアルゴリズムによって定義される。
　（１）　ＬＤＰＣ符号語のビットをｃ０，ｃ１，・・・，ｃＮ－１と表記し、最初のＫビットは情報ビットに等しく、数１４で表される。
Figure JPOXMLDOC01-appb-M000014
　そして、パリティビットｐｋ＝ｃｋ＋ＫはＬＤＰＣエンコーダ１２１によって次のように計算される。
　（２）　数１５の初期化を行う。
Figure JPOXMLDOC01-appb-M000015
　但し、Ｎ＝６４８００、Ｋ＝Ｎ×符号化率である。
　（３）ｋが０以上Ｋ未満に対して、ｋを３６０で割った値より大きくない最大の整数をｉとし、ｌ＝ｋ　ｍｏｄ　３６０とする。全てのｊに対してｉｋをｐｑ（ｉ，ｊ，ｋ）に数１６に示すように累積する。
Figure JPOXMLDOC01-appb-M000016
　但し、ｗ（ｉ）は表９－１と表９－２に基づく定義に基づくインデックスリストにおけるｉ行目における要素の数である。
　（４）０＜ｋ＜Ｎ－Ｋの全てのｋに対して、数１７の処理を行う。
Figure JPOXMLDOC01-appb-M000017
　（５）　上記のステップまでで、全符号語ビットｃ０，ｃ１，・・・，ｃＮ－１が得られる。数１８に示すパリティインタリーバが最後のＮ－Ｋ個の符号語ビットに対して適用される。
Figure JPOXMLDOC01-appb-M000018
　パリティインタリーバの役割は、ＬＤＰＣパリティ検査行列のパリティパートの階段状の構造を、当該行列の情報パートに類似した疑似巡回構造に変換することである。パリティインタリーブされた符号語ビットｃ０，ｃ１，・・・，ｃＮ－１がビットインタリーバの巡回ブロックパーミュテーションユニット２１０に送られる。
　パラメータｑ（ｉ，ｊ，０）は表９－１及び表９－２に基づく定義に基づくインデックスリストにおけるｉ行目のｊ番目のエントリを示し、数１９の関係を満たす。
Figure JPOXMLDOC01-appb-M000019
　全アキュミュレーションはＧＦ（２）に関する加算によって実現される。符号化率８／１５の場合、Ｒは８４である。
　≪補足（その１）≫
　本開示は上記の実施の形態で説明した内容に限定されず、本開示の目的とそれに関連又は付随する目的を達成するためのいかなる形態においても実施可能であり、例えば、以下であってもよい。
　（１）　本開示は、添付した図面において説明される特別な実施の形態を参照することによって、特に、キーパラメータＮ、Ｍ、Ｑの値として一例を提示することによって、記述されている。しかしながら、本開示は、このパラメータの特定の組み合わせによって限定されるものではない。事実、本開示は、ＤＶＢ－Ｔ２規格において記載されているような、又は、類似の規格によって定義されているような、これらのパラメータに対する値（正の整数）の実用的に関連するいかなる組み合わせに対して適用可能である。
　（２）　本開示は、ソフトウェアおよびハードウェアの双方において、開示された方法やデバイスを実装するために特定の形態に制限されるものではない。
　特に、本開示は、コンピュータ、マイクロプロセッサ、マイクロコントローラなどが本開示の実施の形態に従う方法のすべてのステップを実行できるように適合されたコンピュータ実行可能命令を具現化したコンピュータ読み取り可能媒体の形態で実装されてもよい。
　また、本開示は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ－Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）の形態や、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）の形態で実装されてもよい。
　（３）　本開示は、ＱＣ　ＬＤＰＣ符号と高次のコンステレーションに基づくデジタル通信システムに関する。本開示は、ＬＤＰＣ符号のビットを並び替える特別なパーミュテーションと、インタリーブされた符号語を伝送する特別な非均一コンステレーションを提供する。パーミュテーションと非均一コンステレーションは、６／１５、７／１５、又は、８／１５の符号化率において、連携して最適化されている。
　≪補足（その２）≫
　本開示に係る通信方法等についてまとめる。
　（１）　第１の通信方法は、リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査符号を用いるデジタル通信システムにおけるデータ通信を行うデータ通信方法であって、前記疑似巡回パリティ検査符号に基づいて生成された符号語に対して巡回ブロックパーミュテーションを実行し、前記符号語はＮ個の巡回ブロックの列からなり、前記Ｎ個の巡回ブロックの夫々はＱ個のビットからなり、ＮとＱは夫々正の整数であり、前記巡回ブロックパーミュテーションは前記符号語内での巡回ブロックの並び替えである、インタリービングステップと、前記巡回ブロックパーミュテーションが実行された符号語の各ビットを非均一コンステレーションのコンステレーションポイントにマッピングするコンステレーションマッピングステップと、を有し、前記巡回ブロックパーミュテーション及び前記非均一コンステレーションは符号語の生成に用いる前記疑似巡回低密度パリティ検査符号の符号化率に基づいて選択される。
　（２）　第２の通信方法は、第１の通信方法において、
　前記疑似巡回低密度パリティ検査符号の符号化率が６／１５であり、前記非均一コンステレーションが、実数座標及び虚数座標が夫々上記の表２に従って与えられる非均一６４－ＰＡＭコンステレーションである非均一４０９６－ＱＡＭコンステレーションである。
　（３）　第３の通信方法は、第１または第２の通信方法において、前記疑似巡回低密度パリティ検査符号の符号化率が６／１５であり、前記巡回ブロックパーミュテーションが上記の表１に従って定義される。
　（４）　第４の通信方法は、第１の通信方法において、前記疑似巡回低密度パリティ検査符号の符号化率が７／１５であり、前記非均一コンステレーションが、実数座標及び虚数座標が夫々上記の表４に従って与えられる非均一６４－ＰＡＭコンステレーションである非均一４０９６－ＱＡＭコンステレーションである。
　（５）　第５の通信方法は、第１または第４の通信方法において、前記疑似巡回低密度パリティ検査符号の符号化率が７／１５であり、前記巡回ブロックパーミュテーションが上記の表３に従って定義される。
　（６）　第６の通信方法は、第１の通信方法において、前記疑似巡回低密度パリティ検査符号の符号化率が８／１５であり、前記非均一コンステレーションが、実数座標及び虚数座標が夫々上記の表６に従って与えられる非均一６４－ＰＡＭコンステレーションである非均一４０９６－ＱＡＭコンステレーションである。
　（７）　第７の通信方法は、第１または第６の通信方法において、前記疑似巡回低密度パリティ検査符号の符号化率が８／１５であり、前記巡回ブロックパーミュテーションが上記の表５に従って定義される。
　（８）　第８の通信方法は、第１から第７の何れかの通信方法において、前記Ｎは１８０、前記Ｑは３６０である。
　（９）　第９の通信方法は、第１から第８の何れかの通信方法において、前記符号語の生成に用いる前記疑似巡回パリティ検査符号は、互いに符号化率が異なる複数の所定の疑似巡回パリティ検査符号の中から選択される。
　（１０）　第１の通信装置は、第１から第９の何れかの通信方法を行うデジタル通信システムにおける通信装置である。
　（１１）　第１０通信方法は、リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査を用いるデジタル通信システムにおけるデータ通信を行うデータ通信方法であって、前記疑似巡回低密度パリティ検査符号に基づいて生成された符号語に対して巡回ブロックパーミュテーションが実行され、巡回ブロックパーミュテーションが実行された符号語のビットが非均一コンステレーションのコンステレーションマッピングされることにより得られた複素セルの夫々に対して、当該非均一コンステレーションに基づくデマッピングを行い、デマッピングの結果に対して前記巡回ブロックパーミュテーションと逆の処理を行う。
　（１２）　第２の通信装置は、第１０の通信方法を行うデジタル通信システムにおける通信装置である。
　本開示は、ＱＣ　ＬＤＰＣ符号とＱＡＭとを用いるＢＩＣＭシステムに利用することができる。
　１００　送信機
　１１０　入力プロセシングユニット
　１２０　ＢＩＣＭエンコーダ
　１３０　ＯＦＤＭモジュレータ
　１４０　アップコンバータ
　１５０　ＲＦ増幅器
　１２１　ＬＤＰＣエンコーダ
　１２２　ビットインタリーバ
　１２４　ＱＡＭマッパ
　２１０　巡回ブロックパーミュテーションユニット
　２２０－１～２２０－１２　巡回ブロック内パーミュテーションユニット

Claims (12)

  1. 　リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査符号を用いるデジタル通信システムにおけるデータ通信を行うデータ通信方法であって、
    　前記疑似巡回パリティ検査符号に基づいて生成された符号語に対して巡回ブロックパーミュテーションを実行し、前記符号語はＮ個の巡回ブロックの列からなり、前記Ｎ個の巡回ブロックの夫々はＱ個のビットからなり、ＮとＱは夫々正の整数であり、前記巡回ブロックパーミュテーションは前記符号語内での巡回ブロックの並び替えである、インタリービングステップと、
    　前記巡回ブロックパーミュテーションが実行された符号語の各ビットを非均一コンステレーションのコンステレーションポイントにマッピングするコンステレーションマッピングステップと、
    　を有し、
    　前記巡回ブロックパーミュテーション及び前記非均一コンステレーションは符号語の生成に用いる前記疑似巡回低密度パリティ検査符号の符号化率に基づいて選択される、
    　通信方法。
  2. 　前記疑似巡回低密度パリティ検査符号の符号化率が６／１５であり、前記非均一コンステレーションが、実数座標及び虚数座標が夫々表１に従って与えられる非均一６４－ＰＡＭコンステレーションである非均一４０９６－ＱＡＭコンステレーションである、
    Figure JPOXMLDOC01-appb-T000013
     　請求項１記載の通信方法。
  3. 　前記疑似巡回低密度パリティ検査符号の符号化率が６／１５であり、前記巡回ブロックパーミュテーションが表２に従って定義される、
    Figure JPOXMLDOC01-appb-T000014
     　請求項１又は請求項２記載の通信方法。
  4. 　前記疑似巡回低密度パリティ検査符号の符号化率が７／１５であり、前記非均一コンステレーションが、実数座標及び虚数座標が夫々表３に従って与えられる非均一６４－ＰＡＭコンステレーションである非均一４０９６－ＱＡＭコンステレーションである、
    Figure JPOXMLDOC01-appb-T000015
     　請求項１記載の通信方法。
  5. 　前記疑似巡回低密度パリティ検査符号の符号化率が７／１５であり、前記巡回ブロックパーミュテーションが表４に従って定義される、
    Figure JPOXMLDOC01-appb-T000016
     　請求項１又は請求項４記載の通信方法。
  6. 　前記疑似巡回低密度パリティ検査符号の符号化率が８／１５であり、前記非均一コンステレーションが、実数座標及び虚数座標が夫々表５に従って与えられる非均一６４－ＰＡＭコンステレーションである非均一４０９６－ＱＡＭコンステレーションである、
    Figure JPOXMLDOC01-appb-T000017
     　請求項１記載の通信方法。
  7. 　前記疑似巡回低密度パリティ検査符号の符号化率が８／１５であり、前記巡回ブロックパーミュテーションが表６に従って定義される、
    Figure JPOXMLDOC01-appb-T000018
     　請求項１又は請求項６記載の通信方法。
  8. 　前記Ｎは１８０、前記Ｑは３６０である、
    　請求項１から請求項７の何れか一項に記載の通信方法。
  9. 　前記符号語の生成に用いる前記疑似巡回パリティ検査符号は、互いに符号化率が異なる複数の所定の疑似巡回パリティ検査符号の中から選択される、
    　請求項１から請求項８の何れか一項に記載の通信方法。
  10. 　請求項１から請求項９の何れか一項に記載の通信方法を行うデジタル通信システムにおける通信装置。
  11. 　リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査を用いるデジタル通信システムにおけるデータ通信を行うデータ通信方法であって、
    　前記疑似巡回低密度パリティ検査符号に基づいて生成された符号語に対して巡回ブロックパーミュテーションが実行され、巡回ブロックパーミュテーションが実行された符号語のビットが非均一コンステレーションのコンステレーションマッピングされることにより得られた複素セルの夫々に対して、当該非均一コンステレーションに基づくデマッピングを行い、
    　デマッピングの結果に対して前記巡回ブロックパーミュテーションと逆の処理を行う、
    　通信方法。
  12. 　請求項１１記載の通信方法を行うデジタル通信システムにおける通信装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MX387373B (es) * 2014-05-22 2025-03-18 Panasonic Corp Método de comunicación y dispositivo de comunicación.

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011523318A (ja) * 2008-06-13 2011-08-04 トムソン ライセンシング Ａｗｇｎチャネル上の性能を向上させるための適応型ｑａｍ伝送方式
WO2013014906A1 (en) * 2011-07-25 2013-01-31 Panasonic Corporation Interleaving method and deinterleaving method
WO2013024584A1 (ja) * 2011-08-17 2013-02-21 パナソニック株式会社 インターリービング方法、及びデインターリービング方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2552043Y2 (ja) 1991-01-17 1997-10-27 日信工業 株式会社 負圧ブースタ
JP3139909B2 (ja) * 1994-03-15 2001-03-05 株式会社東芝 階層的直交周波数多重伝送方式および送受信装置
EP2525495A1 (en) * 2011-05-18 2012-11-21 Panasonic Corporation Bit-interleaved coding and modulation (BICM) with quasi-cyclic LDPC codes
KR101246460B1 (ko) * 2011-07-28 2013-03-21 현대제철 주식회사 턴디쉬의 침지 노즐용 예열 장치
EP2690790A1 (en) * 2012-07-27 2014-01-29 Panasonic Corporation Bit interleaving for rotated constellations with quasi-cyclic LDPC codes
CN105556855A (zh) 2013-09-26 2016-05-04 索尼公司 数据处理装置和数据处理方法
EP2947836A1 (en) * 2014-05-22 2015-11-25 Panasonic Corporation Cyclic-block permutations for 1D-4096-QAM with quasi-cyclic LDPC codes and code rates 6/15, 7/15, and 8/15
MX387373B (es) * 2014-05-22 2025-03-18 Panasonic Corp Método de comunicación y dispositivo de comunicación.
KR102552043B1 (ko) 2021-10-28 2023-07-06 강길영 전방향성 rf 방향탐지 및 지향성 레이더 탐지를 조합 사용하여 침입 드론의 위치를 측정 및 교란하기 위한 시스템 및 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011523318A (ja) * 2008-06-13 2011-08-04 トムソン ライセンシング Ａｗｇｎチャネル上の性能を向上させるための適応型ｑａｍ伝送方式
WO2013014906A1 (en) * 2011-07-25 2013-01-31 Panasonic Corporation Interleaving method and deinterleaving method
WO2013024584A1 (ja) * 2011-08-17 2013-02-21 パナソニック株式会社 インターリービング方法、及びデインターリービング方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
BELKACEM MOUHOUCHE ET AL.: "High order non- uniform constellations for broadcasting UHDTV", WIRELESS COMMUNICATIONS AND NETWORKING CONFERENCE (WCNC, pages 600 - 605, XP032682611 *

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