WO2016016968A1 - 電子装置及び電子装置の製造方法 - Google Patents

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    • H10W72/9413—Dispositions of bond pads on encapsulations

Definitions

  • the present invention relates to an electronic device and a method for manufacturing the electronic device.
  • a technique using a waveguide for signal transmission of an electronic device is known.
  • a semiconductor device in which a waveguide is provided above or below a semiconductor chip, and a transmission antenna and a reception antenna that are electrically connected to the semiconductor chip are provided in the waveguide without contact with the waveguide Has been proposed.
  • Waveguides enable signal transmission with lower loss than planar transmission lines.
  • the size of the waveguide capable of signal transmission with low loss increases, and it may be difficult to obtain a small electronic device including the waveguide.
  • a substrate having a terminal, a lower conductor provided above the substrate and having an opening at a position corresponding to the terminal, and an upper conductor disposed above the lower conductor;
  • an electronic device including a waveguide including: a columnar conductor that is provided above the terminal, passes through the opening in a non-contact manner with the lower conductor, and is connected to the upper conductor.
  • a step of preparing a substrate having a terminal, a lower conductor having an opening at a position corresponding to the terminal above the substrate, and an upper portion disposed above the lower conductor Forming a waveguide including a conductor, wherein the step of forming the waveguide is connected to the upper conductor through the opening without contacting the lower conductor and above the terminal.
  • FIG. 3 is a first diagram illustrating an analysis example of transmission characteristics of an electronic device.
  • FIG. 10 is a second diagram illustrating an analysis example of transmission characteristics of an electronic device. It is FIG. (1) which shows the example of an analysis of the transmission characteristic of a waveguide conversion part. It is FIG. (2) which shows the example of an analysis of the transmission characteristic of a waveguide conversion part. It is explanatory drawing (the 1) of an example of a conductor pin design method. It is explanatory drawing (the 2) of an example of a conductor pin design method.
  • FIG. (1) shows an example of the formation method of an electronic device provided with a waveguide.
  • FIG. (2) which shows an example of the formation method of an electronic device provided with a waveguide.
  • FIG. (3) which shows an example of the formation method of an electronic device provided with a waveguide.
  • FIG. (4) which shows an example of the formation method of an electronic device provided with a waveguide.
  • FIG. (5) which shows an example of the formation method of an electronic device provided with a waveguide. It is FIG.
  • FIG. (6) which shows an example of the formation method of an electronic device provided with a waveguide.
  • FIG. (7) which shows an example of the formation method of an electronic device provided with a waveguide.
  • FIG. (8) which shows an example of the formation method of an electronic device provided with a waveguide.
  • FIG. (1) which shows another example of the formation method of an electronic device provided with a waveguide.
  • FIG. (2) which shows another example of the formation method of an electronic device provided with a waveguide.
  • FIG. (2) which shows another example of the formation method of an electronic device provided with a waveguide.
  • FIG. (2) which shows another example of the formation method of an electronic device provided with a waveguide.
  • FIG. 1 is an explanatory diagram of one embodiment of a waveguide.
  • FIG. 1A is a schematic perspective view of an essential part of one embodiment of a waveguide
  • FIG. 1B is a schematic cross-sectional view of a plane X in FIG.
  • 1A and 1B includes a lower conductor 110, an upper conductor 120, and a sidewall conductor 130.
  • An upper conductor 120 is provided to face the lower conductor 110, and the lower conductor 110 and the upper conductor 120 are connected by a side wall conductor 130.
  • the inside of the waveguide 100 is hollow, for example.
  • the waveguide 100 is mounted on a device (electronic device) such as a semiconductor chip or a semiconductor device including the semiconductor chip, and is a signal line drawn from the device side, for example, as shown in FIGS. 1A and 1B.
  • a coaxial signal line (coaxial signal line) 200 is connected.
  • the coaxial signal line 200 includes a center conductor 210 and a covered conductor 230 provided around the center conductor 210 via an insulating material 220. Such a coaxial signal line 200 is connected to the waveguide 100, and signal transmission (mode conversion) is performed with the waveguide 100.
  • the coaxial signal line 200 exposes the central conductor 210 in the waveguide 100 in a non-contact manner with the waveguide 100 in order to convert a transmission signal between the coaxial signal line 200 and the waveguide 100. Connected.
  • the length I of the central conductor 210 exposed in the waveguide 100 is, for example, about 1 ⁇ 4 wavelength of the transmission signal.
  • the width a of the waveguide 100 is set based on the frequency of the transmission signal, and the thickness b of the waveguide 100 is often about half of the width a as a standard. For transmission of high-frequency signals exceeding millimeter waves, low-loss signal transmission can be performed by using the hollow waveguide 100.
  • the size (thickness) of the waveguide 100 is exposed.
  • the module including the waveguide 100 may become large in size.
  • FIG. 2 is an explanatory view of another form of the waveguide.
  • FIG. 2A is a schematic perspective view of an essential part of another form of the waveguide
  • FIG. 2B is a schematic cross-sectional view of the plane Y of FIG. 2A and 2B illustrate a waveguide 100a that is thinner than the waveguide 100 illustrated in FIGS. 1A and 1B.
  • the distance between the lower conductor 110 and the upper conductor 120 is narrower than that of the waveguide 100, and the length I of the central conductor 210 of the coaxial signal line 200 exposed in the waveguide 100a.
  • the structure is shortened.
  • a waveguide capable of low-loss signal transmission and suppressing an increase in the size of a module, and an electronic device including such a waveguide will be described.
  • a waveguide according to an embodiment of the present invention and an electronic device including the waveguide will be described in detail.
  • FIG. 3 is a diagram illustrating an example of an electronic device.
  • FIG. 3A is a schematic plan view of an essential part of an example of an electronic apparatus
  • FIG. 3B is a schematic cross-sectional view of an essential part of an example of an electronic apparatus.
  • 3A is a schematic plan view of the position along the line P2-P2 in FIG. 3B
  • FIG. 3B is a cross-sectional view at the position along the line P1-P1 in FIG. It is a schematic diagram.
  • the electronic device 1 illustrated in FIGS. 3A and 3B includes a substrate 20 and a waveguide 10.
  • the waveguide 10 includes a lower conductor 11, an upper conductor 12, and a sidewall conductor 13.
  • An upper conductor 12 is provided so as to face the lower conductor 11, and the lower conductor 11 and the upper conductor 12 are connected by a side wall conductor 13.
  • the inside of the waveguide 10 is hollow.
  • An insulating layer 30 is provided outside the waveguide 10.
  • the waveguide 10 is provided above the substrate 20.
  • a pseudo SoC (System20on Chip) substrate is illustrated as an example of the substrate 20.
  • the substrate 20 may be before dicing or after dicing.
  • the substrate 20 includes a resin layer 21 and a semiconductor chip 22 embedded in the resin layer 21.
  • the semiconductor chip 22 has a plurality of terminals 22a.
  • a ground (GND) terminal 22aa and a signal terminal 22ab are illustrated.
  • the semiconductor chip 22 is embedded in the resin layer 21 so that the GND terminal 22aa and the signal terminal 22ab (terminal 22a) are exposed on the surface 21a side of the resin layer 21.
  • the substrate on which the waveguide 10 is provided is not limited to a pseudo SoC substrate including the resin layer 21 and the semiconductor chip 22 such as the substrate 20, and may be a semiconductor chip, an interposer, a circuit substrate, or the like.
  • the lower conductor 11 of the waveguide 10 is provided above the substrate 20 via an insulating layer 30 and is electrically connected to the GND terminal 22aa of the semiconductor chip 22 of the substrate 20.
  • the lower conductor 11 is provided with an opening 11a at a position corresponding to the signal terminal 22ab of the semiconductor chip 22.
  • Conductor pins (columnar conductors) 40 are provided on the signal terminals 22ab corresponding to the openings 11a.
  • the conductor pin 40 is provided from the signal terminal 22ab side so as to pass through the opening 11a of the lower conductor 11 and further extend to the upper conductor 12 side, and the upper end reaches the upper conductor 12.
  • the conductor pin 40 is connected to the lower conductor 41 provided on the signal terminal 22ab, the intermediate pin 42 provided on the pin 41, and further provided on the pin 42 to the upper conductor 12 (short circuit). And an upper layer pin 43 formed thereon.
  • the pin 41 is provided at a height from the signal terminal 22ab to the upper surface of the lower conductor 11 (the opening 11a thereof), and the pin 42 has a height divided into two from the upper surface of the lower conductor 11 to the lower surface of the upper conductor 12.
  • the case where the pin 43 is provided is illustrated.
  • the diameters (widths of the cross section in the plane direction) of the pins 41, 42, and 43 of the conductor pins 40 can be set to desired values, respectively.
  • a case where the pin 42 has a larger diameter than the pin 41 and the pin 43 has a smaller diameter than the pin 42 is illustrated.
  • the cross-sectional shape in the planar direction of the pin 41, the pin 42, and the pin 43 of the conductor pin 40 is not limited to a circular shape, and various shapes such as a substantially circular shape, an elliptical shape, a substantially elliptical shape, a rectangular shape, and a substantially rectangular shape. Is possible.
  • the number of layers of the conductor pin 40 connecting the signal terminal 22ab of the semiconductor chip 22 and the upper conductor 12 of the waveguide 10 is limited to three layers such as the pin 41, the pin 42, and the pin 43 described above.
  • the number of layers can be set to one layer or two or more layers.
  • a case where the number of pin layers of the conductor pin 40 is three is taken as an example.
  • signal transmission is performed between the waveguide 10 and the substrate 20 (the signal terminal 22ab of the semiconductor chip 22) as described above.
  • the distance from the lower conductor 11 to the upper conductor 12 of the waveguide 10, that is, the thickness (height) of the waveguide 10 is, for example, 1 ⁇ 4 of the signal transmitted between the semiconductor chip 22 and the waveguide 10. It can be made below the wavelength.
  • the impedance on the semiconductor chip 22 side and the impedance on the waveguide 10 side can be adjusted (matched) by the diameters of the pin 41, the pin 42, and the pin 43 of the conductor pin 40.
  • FIG. 4 and 5 are diagrams illustrating examples of analysis of transmission characteristics of the electronic device.
  • FIG. 4 shows an electronic device 1a in which the conductor pin 40a provided on the signal terminal 22ab of the semiconductor chip 22 and the upper conductor 12 of the waveguide 10 are not connected (short-circuited) (the waveguide of FIG. 1 above).
  • 100 corresponds to an electronic device provided with 100).
  • a cross section of the main part of such an electronic device 1a is schematically shown in FIG.
  • the thickness of the waveguide 10 (the distance between the lower conductor 11 and the upper conductor 12) is 432 ⁇ m.
  • FIG. 4B is an example of an electromagnetic field analysis result of such an electronic device 1a.
  • FIG. 4A shows an electronic device 1a in which the conductor pin 40a provided on the signal terminal 22ab of the semiconductor chip 22 and the upper conductor 12 of the waveguide 10 are not connected (short-circuited) (the waveguide of FIG. 1 above).
  • 100 corresponds to an electronic device provided with 100).
  • FIG. 4B shows an electromagnetic field analysis when the distance between the conductor pins 40a provided in the two ports (Ports 1 and 2) of the waveguide 10 is set to 3 mm as shown in FIG. 1 shows an example of the relationship between the frequency (Frequency [GHz]) obtained in step S and the S parameter (S parameter [dB]).
  • S11 is used for evaluation of reflection characteristics
  • S21 is used for evaluation of transmission characteristics.
  • FIG. 5 shows an analysis example of the electronic device 1 of FIG. 3 in which the conductor pin 40 provided on the signal terminal 22ab of the semiconductor chip 22 and the upper conductor 12 of the waveguide 10 are connected (short-circuited). Yes.
  • a cross section of the main part of the electronic device 1 is schematically shown in FIG.
  • the thickness of the waveguide 10 (the distance between the lower conductor 11 and the upper conductor 12) is 40 ⁇ m.
  • FIG. 5B is an example of an electromagnetic field analysis result of such an electronic device 1.
  • FIG. 5B shows an electromagnetic field analysis in the case where the distance between the conductor pins 40 provided in the two ports (Port 1, 2) of the waveguide 10 is set to 3 mm as shown in FIG. 5C.
  • step S shows an example of the relationship between the frequency (Frequency [GHz]) obtained in step S and the S parameter (S parameter [dB]).
  • S11 is used for evaluating the reflection characteristic of the transmission signal
  • S21 is used for evaluating the transmission characteristic of the transmission signal.
  • the S parameters (S11, S21) shown in FIGS. 4B and 5B are values (dB) obtained by taking the logarithm of the absolute value
  • S absolute value
  • the thickness of the waveguide 10 is about 1/10. 4B and 5B
  • the transmission loss of the electronic device 1 (FIG. 5A) in which the conductor pin 40 is short-circuited to the waveguide 10 is the electronic device 1a (FIG. 4A) that is not short-circuited. It can be said that it is equivalent to the transmission loss of)).
  • the thickness of the waveguide 10 can be reduced to about 1/10 with a transmission loss equivalent to that of the electronic device 1a.
  • FIG. 6 and 7 are diagrams illustrating an example of analysis of transmission characteristics of the waveguide converter.
  • FIG. 6 illustrates a model of the conversion unit of the waveguide 10 having a different conductor pin shape.
  • FIG. 6A shows a model corresponding to the waveguide 100 of FIG. 1, that is, a model A (Model A) in which the conductor pin 40 a is not short-circuited to the waveguide 10.
  • FIGS. 6B and 6C are models in which the conductor pin 40 is short-circuited to the waveguide 10.
  • FIG. 6B shows a model B in which a conductor pin 40 having a constant diameter is short-circuited to the waveguide 10
  • FIG. 6C shows a conductor pin provided with parts having different diameters.
  • a model C in which 40 is short-circuited to the waveguide 10 is shown.
  • FIG. 7 shows the relationship between the frequency obtained by the electromagnetic field analysis and the S parameter for the input / output ports (Port 1, 2) of the converter in each of the models A to C in FIGS. 6 (A) to 6 (C).
  • FIG. 7A shows an example of the relationship between the frequency (Frequency [GHz]) and S11 (S11 [dB])
  • FIG. 7B shows the frequency (Frequency [GHz]) and S21 (S21 [ An example of the relationship of dB]) is shown.
  • S11 is used for evaluating the reflection characteristic of the transmission signal
  • S21 is used for evaluating the transmission characteristic of the transmission signal.
  • the models B and C in which the conductor pin 40 is short-circuited to the waveguide 10 are compared with the model A in which the conductor pin 40a is not short-circuited to the waveguide 10.
  • the value of S11, which is an index of the reflection characteristic, is low
  • the value of S21, which is an index of the transmission characteristic is high.
  • the transmission loss in the conversion part of the waveguide 10 can be suppressed as compared with the model A.
  • the shape of the conductor pin 40 that is short-circuited to the waveguide 10 affects the reflection characteristics and transmission characteristics of the transmission signal. .
  • the shape of the conductor pin 40 By adjusting the shape of the conductor pin 40, it is possible to adjust the reflection characteristic and the transmission characteristic in the conversion part of the waveguide 10. By performing such adjustment, it is possible to perform impedance matching between the waveguide 10 and the signal line (the signal terminal 22ab of the semiconductor chip 22 and the conductor pin 40).
  • FIGS. 8 to 12 are explanatory diagrams of an example of a conductor pin design method.
  • FIG. 8 is a diagram schematically showing an electronic device including a conductor pin and a waveguide in the initial stage of design.
  • FIG. 8A is a schematic plan view of the main part of the electronic device
  • FIG. 8B is a schematic cross-sectional view of the main part of the electronic device.
  • the diameter Dp of the pin 41 provided on the signal terminal 22ab of the semiconductor chip 22 is set to an arbitrary constant value.
  • the diameter Dp of the pin 41 can be set based on, for example, the planar size of the signal terminal 22ab.
  • the pins 42 and 43 provided on the pins 41 are also set to the diameter Dp.
  • the opening size (diameter) Dh of the opening 11a provided in the lower conductor 11 of the waveguide 10 is a characteristic when the pin 41, the insulating layer 30, and the lower conductor 11 are regarded as coaxial lines having the pin 41 as a central conductor.
  • the diameter Dh can be set to a predetermined value such as 50 ⁇ .
  • the thickness b and width a of the waveguide 10 can be set to arbitrary constant values. However, it is desirable to set based on the frequency of the signal to be transmitted. Further, the distance from the side wall conductor 13 to the conductor pin 40 (back stub length Lb) can be set to about 1 ⁇ 4 wavelength of a signal transmitted through the waveguide 10, for example.
  • the diameter Dp of the conductor pin 40 (pin 41) is 100 ⁇ m, and the opening diameter Dh of the lower conductor 11 is 230 ⁇ m.
  • the width a of the waveguide 10 is 864 ⁇ m, the thickness b is 40 ⁇ m, and the back stub length Lb is 300 ⁇ m.
  • the diameters of the pin 42 and the pin 43 on the pin 41 are adjusted. In this adjustment, the lengths of the pins 41, 42, and 43 are not changed.
  • FIG. 9 is an explanatory diagram of the first adjustment of the conductor pin.
  • FIG. 9A is a schematic cross-sectional view of an essential part showing an example of the electronic device in the first adjustment stage
  • FIG. 9B is a diagram showing an example of the Smith chart in the first adjustment stage.
  • FIG. 9B shows a Smith chart of input impedance (normalized) viewed from the semiconductor chip 22 side.
  • FIG. 10 is an explanatory diagram of the second adjustment of the conductor pin.
  • FIG. 10A is a schematic cross-sectional view of an essential part showing an example of an electronic device in the second adjustment stage
  • FIG. 10B is a diagram showing an example of a Smith chart in the second adjustment stage.
  • FIG. 10B shows a Smith chart of input impedance (normalized) viewed from the semiconductor chip 22 side.
  • the diameter Dt of the pin 43 is smaller than the diameter Db of the pin 42 directly below, the lower conductor 11 of the waveguide 10 and the pin 42 of the conductor pin 40 close thereto are The distance does not change. Therefore, the capacitance between the lower conductor 11 and the conductor pin 40 does not change or does not change greatly.
  • the resistance value of the conductor pin 40 increases, and therefore the real part of the input impedance viewed from the semiconductor chip 22 side tends to increase. Indicates.
  • FIG. 11 and 12 are explanatory diagrams of an example of impedance matching.
  • FIG. 11 shows a Smith chart as an example when impedance matching is performed by performing the first adjustment as described in FIG. 9 and the second adjustment as described in FIG. .
  • FIG. 12 shows an example of the relationship between the frequency (Frequency [GHz]) and the S parameter (S parameter [dB]) obtained by the electromagnetic field analysis after the unadjusted stage and after the first adjustment and the second adjustment.
  • S11 is used for evaluating the reflection characteristic of the transmission signal
  • S21 is used for evaluating the transmission characteristic of the transmission signal.
  • the imaginary part of the input impedance of the pin 42 on the pin 41 and the diameter Db of the pin 43 becomes 0 near the frequency of the transmission signal. Or adjust so that it is almost zero.
  • the diameter Dt of the upper pin 43 is adjusted so that the real part of the input impedance is 1 or close to 1 for such a conductor pin 40.
  • the resistance value of the conductor pin 40 is increased, and the real part of the input impedance is mainly shifted in the increasing direction, and the real part becomes 1 or approaches 1, that is, impedance matching can be achieved. .
  • Fine adjustment of the diameter may be performed.
  • the first adjustment is performed from the unadjusted stage, and then the second adjustment is performed.
  • the value of S21 which is an index of the passage characteristic, can be increased.
  • FIGS. 13 to 20 schematically show a cross section of the main part of each forming process of the electronic device.
  • a substrate 20 including a resin layer 21 and a semiconductor chip 22 embedded in the resin layer 21 is prepared.
  • a filler filler
  • the substrate 20 is formed by coating the periphery of the semiconductor chip 22 with the resin layer 21 so that the arrangement surface side of the terminals 22a (22aa, 22ab) is exposed, and then heat-molding it.
  • another semiconductor chip or a chip component such as a chip capacitor may be further embedded in the resin layer 21 of the substrate 20.
  • the substrate 20 for example, a wafer-like material (pseudo wafer) before dicing is used.
  • a pseudo wafer obtained by dicing can be used.
  • an insulating layer 31 (a part of the insulating layer 30) having an opening 31a communicating with the terminal 22a of the semiconductor chip 22 in the substrate 20 is formed.
  • a photosensitive phenol resin is applied to the substrate 20 to a thickness of 10 ⁇ m, exposed to light, and then developed using tetramethylammonium hydroxide (TMAH) or the like.
  • TMAH tetramethylammonium hydroxide
  • curing is performed at a temperature of 200 ° C. to 250 ° C., for example, 200 ° C. to form an insulating layer 31 having an opening 31a as shown in FIG.
  • a seed layer 51 is formed on the insulating layer 31 including the inside of the opening 31a.
  • a titanium (Ti) layer is formed with a thickness of 20 nm on the insulating layer 31 by sputtering
  • a copper (Cu) layer is further formed with a thickness of 100 nm on the Ti layer by sputtering, A seed layer 51 is formed.
  • a resist pattern 61 having an opening 61 a corresponding to a region where the pin 41 of the conductor pin 40 and the lower conductor 11 of the waveguide 10 are formed is formed on the seed layer 51.
  • a resist material is applied on the seed layer 51 with a thickness of 8 ⁇ m, and after exposure, the resist pattern 61 is formed by developing using TMAH or the like.
  • the resist pattern 61 is formed in a region that separates the pin 41 and the lower conductor 11 formed on the signal terminal 22ab of the semiconductor chip 22.
  • the lowermost pin 41 of the conductor pin 40 and the lower conductor 11 of the waveguide 10 are formed in the opening 61 a of the resist pattern 61.
  • the pin 41 and the lower conductor 11 are formed by depositing Cu as a conductor material by electrolytic plating using the seed layer 51 as a power feeding layer.
  • the height of the lower conductor 11 is, for example, 5 ⁇ m.
  • the lower conductor 11 is connected to the GND terminal 22aa of the semiconductor chip 22.
  • the pin 41 is connected to the signal terminal 22ab of the semiconductor chip 22.
  • the resist pattern 61 and part of the seed layer 51 are removed.
  • the resist pattern 61 is first removed using acetone or the like, and then the portion of the seed layer 51 exposed by removing the resist pattern 61 is removed.
  • the seed layer 51 has a laminated structure in which a Cu layer is provided on the Ti layer as described above, the Cu layer is first selectively removed, and then the Ti layer is selectively removed.
  • the Cu layer is selectively removed by wet etching using, for example, potassium sulfate (K 2 SO 4 ) as an etchant.
  • K 2 SO 4 potassium sulfate
  • the Ti layer is selectively removed by, for example, dry etching using a mixed gas of carbon tetrafluoride (CF 4 ) and oxygen (O 2 ).
  • an insulating layer 32 (a part of the insulating layer 30) is formed in a region where the resist pattern 61 and a part of the seed layer 51 are removed.
  • a photosensitive phenolic resin having a thickness of 5 ⁇ m is applied, exposed, developed using TMAH, etc., and cured at a temperature of 200 ° C.
  • an insulating layer 33 (a part of the insulating layer 30) is formed in a region outside the waveguide 10 to be formed.
  • a photosensitive phenol resin with a thickness of 10 ⁇ m is applied, exposed, developed with TMAH, etc., and cured at a temperature of 200 ° C.
  • a sacrificial layer 62 having an opening 62a corresponding to a region where the pin 42 of the conductor pin 40 and the side wall conductor 13 of the waveguide 10 are formed is formed.
  • a sacrificial layer 62 is formed by applying a resist material with a thickness of 10 ⁇ m, and developing after exposure using TMAH or the like.
  • the opening 62 a of the sacrificial layer 62 the opening 62 a corresponding to the region where the pin 42 is formed is formed with a diameter based on the diameter of the pin 42 to be formed.
  • FIG. 15C illustrates a case where the opening 62a having a larger diameter than the pin 41 on the signal terminal 22ab is formed.
  • a seed layer 52 is formed on the sacrificial layer 62 including the inside of the opening 62a.
  • the seed layer 52 is formed, for example, by forming a Ti layer and a Cu layer with a predetermined thickness by sputtering.
  • a resist pattern 63 having an opening 63a corresponding to a region where the pin 42 of the conductor pin 40 and the side wall conductor 13 of the waveguide 10 are formed is formed on the seed layer 52.
  • the resist pattern 63 is formed by, for example, applying a resist material with a thickness of 8 ⁇ m on the seed layer 52 and developing the resist pattern using TMAH or the like after exposure.
  • the pin 42 (intermediate layer) of the conductor pin 40 and the sidewall conductor of the waveguide 10 are formed in the opening 62 a of the sacrificial layer 62 located in the opening 63 a of the resist pattern 63. 13 (lower layer) is formed.
  • the pins 42 and the side wall conductors 13 are formed, for example, by depositing Cu by electrolytic plating using the seed layer 52 as a power feeding layer.
  • the height of the pin 42 and the side wall conductor 13 formed here is, for example, 10 ⁇ m.
  • the resist pattern 63 and a part of the seed layer 52 are removed.
  • the resist pattern 63 is first removed using acetone or the like, and the portion of the seed layer 52 exposed after the removal is selectively removed by etching. By removing the seed layer 52, the pin 42 and the sidewall conductor 13 are electrically separated.
  • an insulating layer 34 (a part of the insulating layer 30) is formed in a region outside the waveguide 10 to be formed.
  • the insulating layer 34 is formed, for example, by first applying a photosensitive phenol-based resin with a thickness of 10 ⁇ m, developing after exposure using TMAH, and performing curing at a temperature of 200 ° C.
  • a sacrificial layer 64 having an opening 64a corresponding to a region where the pin 43 of the conductor pin 40 and the sidewall conductor 13 of the waveguide 10 are formed is formed.
  • the sacrificial layer 64 is formed by, for example, applying a resist material with a thickness of 10 ⁇ m, developing after exposure using TMAH or the like.
  • the opening 64 a of the sacrificial layer 64 is formed with a diameter based on the diameter of the pin 43 to be formed.
  • FIG. 17C illustrates the case where the opening 64a having a smaller diameter than the previously formed pin 42 is formed.
  • a seed layer 53 is formed on the sacrificial layer 64 including the inside of the opening 64a.
  • the seed layer 53 is formed, for example, by forming a Ti layer and a Cu layer with a predetermined thickness by sputtering.
  • a resist pattern 65 having an opening 65 a corresponding to a region where the pin 43 of the conductor pin 40 and the side wall conductor 13 of the waveguide 10 are formed is formed on the seed layer 53.
  • the resist pattern 65 is formed by, for example, applying a resist material with a thickness of 8 ⁇ m on the seed layer 53, developing after exposure using TMAH or the like.
  • the pin 43 (upper layer) of the conductor pin 40 and the sidewall conductor of the waveguide 10 are formed in the opening 64 a of the sacrificial layer 64 located in the opening 65 a of the resist pattern 65. 13 (upper layer) is formed.
  • the pin 43 and the side wall conductor 13 are formed by depositing Cu by, for example, electrolytic plating using the seed layer 53 as a power feeding layer.
  • the height of the pin 43 and the side wall conductor 13 formed here is, for example, 10 ⁇ m.
  • the resist pattern 65 is removed, and the seed layer 53 exposed after the removal is removed.
  • the resist pattern 65 is removed using acetone or the like, and the seed layer 53 is selectively removed by etching. By removing the seed layer 53, the pin 43 and the sidewall conductor 13 are electrically separated.
  • the sacrificial layer 62 and the sacrificial layer 64 are removed.
  • the sacrificial layer 62 and the sacrificial layer 64 are removed using, for example, acetone.
  • the hollow portion of the waveguide 10 is formed.
  • the upper conductor 12 of the waveguide 10 is formed.
  • a metal foil such as Cu is bonded on the insulating layer 34, the sidewall conductor 13, and the conductor pin 40 by lamination.
  • the thickness of the metal foil is, for example, 20 ⁇ m.
  • the resin layer 21 in which the semiconductor chip 22 is embedded and the waveguide 10 are integrated by performing the process up to the formation of the waveguide 10 as described above.
  • a pseudo wafer is obtained.
  • individual electronic devices 1 including the waveguides 10 are obtained by dicing into pieces by dicing using a diamond blade or the like.
  • the electronic device 1 including the waveguide 10 is obtained by performing the formation up to the waveguide 10 as described above.
  • the case where the conductor pin 40 having the three layers of the pin 41, the pin 42, and the pin 43 is formed is illustrated.
  • the steps after FIG. 19B may be performed.
  • the steps of FIGS. 17B to 19A are omitted after the step of FIG. 17A, and the sacrificial layer 62 is formed according to the example of FIG. 19B.
  • the upper conductor 12 may be formed according to the example of FIG.
  • FIG. 21 is a diagram illustrating another example of an electronic device.
  • FIG. 21 schematically illustrates a cross section of a main part of another example of the electronic device.
  • the electronic device 1A shown in FIG. 21 is different from the electronic device 1 shown in FIG. 3 and the like in that at least one slot 12a is provided in the upper conductor 12 of the waveguide 10.
  • FIG. 21 illustrates one slot 12a, but the upper conductor 12 may be provided with a plurality of slots 12a. Further, the shape and position of the slot 12a, the arrangement (slot pattern) of the plurality of slots 12a, and the like can be set as appropriate based on characteristics such as the frequency of a signal to be transmitted or received.
  • the waveguide 10 can have an antenna function as well as a signal transmission function.
  • An electronic device 1A including a thin waveguide 10 that can transmit or receive signals, has a conversion unit in which the conductor pin 40 is short-circuited with the upper conductor 12, and suppresses transmission loss of the conversion unit is realized. be able to.
  • Such an electronic device 1A can be formed, for example, according to the example described with reference to FIGS.
  • the upper conductor 12 such as a metal foil provided with the slot 12a in advance is laminated with the insulating layer 30 ( 34) Adhere on the side wall conductor 13 and the conductor pin 40.
  • the electronic device 1A can be formed using the following method.
  • the process can be the same up to the step of forming the seed layer 53 in FIG. The subsequent forming process will be described with reference to FIGS.
  • the pin 43 of the conductor pin 40, the side wall conductor 13 of the waveguide 10 and the upper conductor 12 are formed as shown in FIG. 22A.
  • a resist pattern 65 having an opening 65a corresponding to the region to be formed is formed.
  • the upper conductor having the pin 43 (upper layer) of the conductor pin 40, the side wall conductor 13 (upper layer) of the waveguide 10, and the slot 12a in the opening 65a of the resist pattern 65. 12 is formed.
  • the pin 43, the sidewall conductor 13, and the upper conductor 12 are formed by depositing a conductor material such as Cu by electrolytic plating using the seed layer 53 as a power feeding layer.
  • the resist pattern 65 is removed, and the seed layer 53 exposed after the removal is removed.
  • the sacrificial layer 62 and the sacrificial layer 64 are removed using an etchant such as acetone, thereby forming the waveguide 10 having a hollow portion as shown in FIG.
  • the etchant flows into the waveguide 10 through the slot 12 a of the upper conductor 12 and flows out of the waveguide 10, so that the sacrificial layer 62 and the sacrificial layer 64 are etched. And removed from the inside of the waveguide 10.
  • the electronic device 1A including the waveguide 10 having the slot 12a can be obtained.
  • slot patterns of various shapes, arrangements, and sizes can be formed with high accuracy.
  • FIGS. 22A to 22C and FIG. 23 are performed after the step shown in FIG.
  • the process up to the above-described step of FIG. 19A is performed, and the slot 12a is moved from the state where the pin 43 and the side wall conductor 13 are formed according to the procedure example of FIGS. 22A to 22C and FIG. You may make it form the upper conductor 12 which has.
  • the upper end of the conductor pin 40 standing on the signal terminal 22ab of the semiconductor chip 22 is connected to the upper conductor 12 of the waveguide 10 having the lower conductor 11, the side wall conductor 13, and the upper conductor 12. And short-circuit.
  • the diameter of the conductor pin 40 is adjusted so that impedance matching can be achieved between the semiconductor chip 22 and the waveguide 10. According to such a waveguide 10, low-loss signal transmission between the semiconductor chip 22 and the waveguide 10 is possible, and even a high-frequency signal exceeding millimeter waves can be transmitted with low loss. Become.
  • the waveguide 10 can be formed by using the rewiring technique, and is wider than the wiring formed by the semiconductor process and has a thickness by the rewiring technique. It is possible to form a thin waveguide 10 that is about the insulating portion (insulating layer) of the redistribution layer. By forming such a waveguide 10, it is possible to realize a thin electronic device 1, 1 ⁇ / b> A with low transmission loss.
  • the rewiring technique used in the heterogeneous device integration such as pseudo SoC as described above is an effective means for suppressing the loss in the transmission line connecting the elements. This is because according to the rewiring technique, it is possible to realize a transmission line having a relatively short transmission line length between the respective elements and a relatively wider transmission line than a semiconductor process.
  • the frequency range is higher than that of millimeter waves
  • the length of the transmission line cannot be ignored with respect to the wavelength, the conductor loss due to the skin effect increases, and the dielectric loss of the insulating material cannot be ignored. Can occur. Therefore, in such high-frequency signal transmission, it is effective to use a hollow waveguide for the transmission line.
  • a wide and thin hollow waveguide 10 can be realized by using a rewiring technique, and a conductor to be short-circuited to the waveguide 10.
  • Low loss signal transmission can be realized by adjusting the diameter of the pin 40. For example, when a signal having a frequency of 300 GHz is transmitted through a transmission line having a length of 1 mm, the transmission loss is -2.5 dB in the microstrip line, whereas the transmission loss is -0.5 dB in the hollow waveguide 10. Can be suppressed.
  • a waveguide 10 used for transmission of a signal having a frequency of 300 GHz, a waveguide 10 having a width of 500 ⁇ m or more, a thickness of about 40 ⁇ m, and a pass characteristic of ⁇ 0.5 dB can be realized.
  • the case where the inside of the waveguide 10 is hollow is illustrated, but a dielectric may be provided inside the waveguide 10.
  • a pseudo SoC substrate is used as the substrate 20 is exemplified.
  • the waveguide 10 as described above is not limited to a pseudo SoC substrate, but may be provided on a single semiconductor chip or a circuit board such as a printed board or an interposer. It can also be provided on top.
  • FIG. 24 is a diagram illustrating an example of an electronic device including a waveguide provided on a semiconductor chip.
  • FIG. 24A schematically illustrates a cross section of a main part of a first configuration example of an electronic device including a waveguide provided over a semiconductor chip
  • tip is typically illustrated.
  • An electronic device 1B shown in FIG. 24A includes a semiconductor chip 70 and a waveguide 10 provided on the semiconductor chip 70.
  • the semiconductor chip 70 includes a semiconductor substrate 71 such as silicon (Si) and a wiring layer 72 provided on the semiconductor substrate 71. Circuit elements (not shown) such as transistors, resistors, and capacitors are formed on the surface of the semiconductor substrate 71 (the surface on which the wiring layer 72 is disposed).
  • the wiring layer 72 includes a conductor portion (not shown) such as a wiring or a via electrically connected to a circuit element such as a transistor formed on the semiconductor substrate 71 and an insulating portion (around the conductor portion). (Not shown).
  • a GND terminal 22aa and a signal terminal 22ab are provided in the uppermost conductor portion of the wiring layer 72.
  • the waveguide 10 is provided on the wiring layer 72 of the semiconductor chip 70.
  • the conductor pin 40 provided on the signal terminal 22ab is connected to the upper conductor 12 of the waveguide 10.
  • the lower conductor 11 of the waveguide 10 is connected to the GND terminal 22aa.
  • the electronic device 1 ⁇ / b> C illustrated in FIG. 24B includes the semiconductor chip 70 and the waveguide 10 provided on the semiconductor chip 70.
  • a through electrode 73 that penetrates the semiconductor substrate 71 and is electrically connected to the wiring layer 72 provided on the surface (formation surface of a circuit element such as a transistor) is provided in the semiconductor chip 70. (Through Silicon Via) technology or the like.
  • a GND terminal 22aa and a signal terminal 22ab are provided on the surface of the through electrode 73 opposite to the surface on which the wiring layer 72 is provided.
  • the conductor pin 40 provided on the signal terminal 22ab is connected to the upper conductor 12 of the waveguide 10.
  • the lower conductor 11 of the waveguide 10 is connected to the GND terminal 22aa.
  • the waveguide 10 can be provided on the semiconductor chip 70, and in this case, the wiring layer 72 is disposed on the side of the wiring layer 72 or on the semiconductor substrate 71. It can be provided on the back surface (surface opposite to the surface on which the wiring layer 72 is disposed). Note that a slot (such as the above-described slot 12a) may be provided in the upper conductor 12 of the waveguide 10 so that the electronic device 1B and the electronic device 1C have an antenna function.
  • FIG. 25 is a diagram showing an example of an electronic device including a waveguide provided on a circuit board.
  • FIG. 25 schematically illustrates a cross section of a main part of a configuration example of an electronic device including a waveguide provided on a circuit board.
  • the 25 includes a circuit board 80 and a waveguide 10 provided on the circuit board 80.
  • the circuit board 80 includes a base material 81 and conductor portions 82 (wiring, vias, etc.) provided on the inside or the surface of the base material 81.
  • a circuit board 80 in which the front and back surfaces (both main surfaces) are electrically connected by a conductor portion 82 is illustrated.
  • the circuit board 80 may be, for example, a printed board or an interposer using an insulating material such as a resin for the base material 81, or may be a Si interposer using a semiconductor substrate such as Si for at least a part of the base material 81. .
  • a GND terminal 22aa and a signal terminal 22ab are provided on the conductor portion 82 exposed on one surface side of the circuit board 80.
  • the waveguide 10 is provided on such a circuit board 80.
  • the conductor pin 40 provided on the signal terminal 22ab is connected to the upper conductor 12 of the waveguide 10.
  • the lower conductor 11 of the waveguide 10 is connected to the GND terminal 22aa.
  • the waveguide 10 can also be provided on a circuit board 80. It should be noted that the upper conductor 12 of the waveguide 10 may be provided with a slot (the above-described slot 12a or the like) so that the electronic device 1D has an antenna function.

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Abstract

　低損失で信号伝送が可能な導波管を備える小型の電子装置を提供する。　電子装置（１）は、信号端子（２２ａｂ）を有する基板（２０）と、基板（２０）の上方に設けられた導波管（１０）とを有する。導波管（１０）は、基板（２０）の信号端子（２２ａｂ）に対応する位置に開口部（１１ａ）を有する下部導体（１１）と、下部導体（１１）の上方に配置された上部導体（１２）とを含む。信号端子（２２ａｂ）の上方には、導波管（１０）の下部導体（１１）と非接触でその開口部（１１ａ）を貫通する導体ピン（４０）が設けられ、導体ピン（４０）は、下部導体（１１）の上方の上部導体（１２）に接続される。

Description

電子装置及び電子装置の製造方法
　本発明は、電子装置及び電子装置の製造方法に関する。
　電子装置の信号伝送に、導波管を用いる技術が知られている。例えば、半導体チップの上方或いは下方に導波管を設け、半導体チップに電気的に接続された送信アンテナ及び受信アンテナを、その導波管内に、導波管とは非接触で設けた半導体装置等が提案されている。
特開２００８－１４８０４１号公報
　導波管は、平面伝送路よりも低損失な信号伝送を可能にする。しかし、これまでの導波管構造では、低損失で信号伝送が可能な導波管のサイズが大きくなって、導波管を備えた小型の電子装置を得ることが難しい場合がある。
　本発明の一観点によれば、端子を有する基板と、前記基板の上方に設けられ、前記端子に対応する位置に開口部を有する下部導体と、前記下部導体の上方に配置された上部導体とを含む導波管と、前記端子の上方に設けられ、前記下部導体と非接触で前記開口部を貫通し、前記上部導体に接続される柱状導体とを含む電子装置が提供される。
　本発明の一観点によれば、端子を有する基板を準備する工程と、前記基板の上方に、前記端子に対応する位置に開口部を有する下部導体と、前記下部導体の上方に配置された上部導体とを含む導波管を形成する工程とを含み、前記導波管を形成する工程は、前記端子の上方に、前記下部導体と非接触で前記開口部を貫通して前記上部導体に接続される柱状導体を形成する工程を含む電子装置の製造方法が提供される。
　開示の技術によれば、低損失で信号伝送が可能な導波管を備える小型の電子装置を実現することが可能になる。
　本発明の目的、特徴及び利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
導波管の一形態の説明図である。 導波管の別形態の説明図である。 電子装置の一例を示す図である。 電子装置の伝送特性の解析例を示す図（その１）である。 電子装置の伝送特性の解析例を示す図（その２）である。 導波管変換部の伝送特性の解析例を示す図（その１）である。 導波管変換部の伝送特性の解析例を示す図（その２）である。 導体ピン設計方法の一例の説明図（その１）である。 導体ピン設計方法の一例の説明図（その２）である。 導体ピン設計方法の一例の説明図（その３）である。 導体ピン設計方法の一例の説明図（その４）である。 導体ピン設計方法の一例の説明図（その５）である。 導波管を備える電子装置の形成方法の一例を示す図（その１）である。 導波管を備える電子装置の形成方法の一例を示す図（その２）である。 導波管を備える電子装置の形成方法の一例を示す図（その３）である。 導波管を備える電子装置の形成方法の一例を示す図（その４）である。 導波管を備える電子装置の形成方法の一例を示す図（その５）である。 導波管を備える電子装置の形成方法の一例を示す図（その６）である。 導波管を備える電子装置の形成方法の一例を示す図（その７）である。 導波管を備える電子装置の形成方法の一例を示す図（その８）である。 電子装置の別例を示す図である。 導波管を備える電子装置の形成方法の別例を示す図（その１）である。 導波管を備える電子装置の形成方法の別例を示す図（その２）である。 半導体チップ上に設けられた導波管を備える電子装置の一例を示す図である。 回路基板上に設けられた導波管を備える電子装置の一例を示す図である。
　まず、導波管の一形態について述べる。
　図１は導波管の一形態の説明図である。図１（Ａ）は導波管の一形態の要部斜視模式図、図１（Ｂ）は図１（Ａ）の面Ｘの断面模式図である。
　図１（Ａ）及び図１（Ｂ）に示す導波管１００は、下部導体１１０、上部導体１２０、及び側壁導体１３０を含む。下部導体１１０に対向するように上部導体１２０が設けられ、下部導体１１０と上部導体１２０は、側壁導体１３０で連結されている。導波管１００の内部は、例えば中空とされる。
　導波管１００は、半導体チップや半導体チップを含む半導体装置等のデバイス（電子装置）上に搭載され、デバイス側から引き出される信号線、例えば図１（Ａ）及び図１（Ｂ）に示すような同軸構造の信号線（同軸信号線）２００と接続される。
　同軸信号線２００は、中心導体２１０、及び中心導体２１０の周囲に絶縁材料２２０を介して設けられた被覆導体２３０を含む。このような同軸信号線２００が導波管１００に接続されて、導波管１００との間で信号の伝送（モードの変換）が行われる。同軸信号線２００は、導波管１００との間での伝送信号の変換のため、その中心導体２１０を、導波管１００とは非接触で導波管１００内に露出させ、導波管１００と接続される。導波管１００内に露出する中心導体２１０の長さＩは、例えば、伝送信号の１／４波長程度とされる。
　導波管１００の幅ａは、伝送信号の周波数に基づいて設定され、導波管１００の厚みｂは、規格として幅ａの半分程度とされることが多い。
　ミリ波を超える高周波信号の伝送には、中空の導波管１００を用いることで、低損失の信号伝送が行える。
　但し、上記の導波管１００のように、同軸信号線２００の中心導体２１０を伝送信号の１／４波長程度、導波管１００内に露出させる形態では、導波管１００のサイズ（厚み）が大きくなり、導波管１００を含むモジュールが大型になる場合がある。
　ここで、図２は導波管の別形態の説明図である。図２（Ａ）は導波管の別形態の要部斜視模式図、図２（Ｂ）は図２（Ａ）の面Ｙの断面模式図である。
　図２（Ａ）及び図２（Ｂ）には、上記図１（Ａ）及び図１（Ｂ）に示した導波管１００よりも厚みを薄くした導波管１００ａを例示している。この導波管１００ａは、上記導波管１００よりも、下部導体１１０と上部導体１２０の間隔を狭め、且つ、同軸信号線２００の、導波管１００ａ内に露出する中心導体２１０の長さＩを短くした構造を有している。
　このような薄型の導波管１００ａを用いると、導波管１００ａを含むモジュールの大型化は抑えられ得る。しかし、薄型化の結果、同軸信号線２００の、導波管１００ａ内に露出する中心導体２１０の長さＩが、伝送信号の１／４波長に満たなくなると、十分なインピーダンス整合が行われず、同軸信号線２００と導波管１００ａの間で良好な信号伝送が行えなくなる場合がある。
　以上のような点に鑑み、以下では、低損失の信号伝送が可能で、モジュールの大型化が抑制可能な導波管、及びそのような導波管を備える電子装置について説明する。
　以下、本発明の一実施形態に係る導波管、及び導波管を備えた電子装置について、詳細に説明する。
　図３は電子装置の一例を示す図である。図３（Ａ）は電子装置の一例の要部平面模式図、図３（Ｂ）は電子装置の一例の要部断面模式図である。ここで、図３（Ａ）は図３（Ｂ）のＰ２－Ｐ２線に沿った位置の平面模式図、図３（Ｂ）は図３（Ａ）のＰ１－Ｐ１線に沿った位置の断面模式図である。
　図３（Ａ）及び図３（Ｂ）に示す電子装置１は、基板２０及び導波管１０を有している。
　導波管１０は、下部導体１１、上部導体１２、及び側壁導体１３を含む。下部導体１１に対向するように上部導体１２が設けられ、下部導体１１と上部導体１２は、側壁導体１３で連結されている。導波管１０の内部は、中空になっている。導波管１０の外側には、絶縁層３０が設けられている。
　導波管１０は、基板２０上方に設けられている。ここでは基板２０の一例として、擬似ＳｏＣ（System on Chip）基板を図示している。基板２０は、ダイシングによる個片化前のものでも、個片化後のものでもよい。基板２０は、樹脂層２１、及び樹脂層２１に埋設された半導体チップ２２を含む。半導体チップ２２は、複数の端子２２ａを有している。ここでは端子２２ａとして、グランド（ＧＮＤ）端子２２ａａ及び信号端子２２ａｂを例示している。半導体チップ２２は、ＧＮＤ端子２２ａａ及び信号端子２２ａｂ（端子２２ａ）が樹脂層２１の表面２１ａ側に露出するように、樹脂層２１に埋設されている。
　尚、基板２０の樹脂層２１には、半導体チップ２２のほか、別の半導体チップや、チップコンデンサ等のチップ部品が更に埋設されてもよい。
　また、導波管１０を設ける基板は、この基板２０のような樹脂層２１と半導体チップ２２を含む擬似ＳｏＣ基板に限定されるものではなく、半導体チップ、インターポーザ、回路基板等でもよい。ここでは説明の便宜上、図３（Ｂ）に示すような擬似ＳｏＣ基板を基板２０の例とする。
　導波管１０の下部導体１１は、基板２０上方に絶縁層３０を介して設けられ、基板２０の半導体チップ２２のＧＮＤ端子２２ａａに電気的に接続されている。この下部導体１１には、半導体チップ２２の信号端子２２ａｂに対応する位置に開口部１１ａが設けられている。開口部１１ａに対応する信号端子２２ａｂ上には、導体ピン（柱状導体）４０が設けられている。導体ピン４０は、信号端子２２ａｂ側から、下部導体１１の開口部１１ａを貫通し、更に上部導体１２側へと延び、上端が上部導体１２に達するように、設けられている。
　導体ピン４０は、信号端子２２ａｂ上に設けられた下層のピン４１と、このピン４１上に設けられた中層のピン４２と、更にこのピン４２上に設けられて上部導体１２に接続（短絡）された上層のピン４３とを含む。ここでは、信号端子２２ａｂから下部導体１１（その開口部１１ａ）の上面までの高さでピン４１を設け、下部導体１１の上面から上部導体１２の下面までを２分割した高さでピン４２とピン４３を設けた場合を例示している。導体ピン４０のピン４１、ピン４２及びピン４３の径（平面方向の断面の幅）は、それぞれ所望の値に設定することができる。ここではピン４１よりもピン４２が大径で、ピン４２よりもピン４３が小径である場合を例示している。
　尚、導体ピン４０のピン４１、ピン４２及びピン４３の平面方向の断面形状は、円形状のほか、略円形状、楕円形状、略楕円形状、矩形状、略矩形状等、様々な形状とすることが可能である。
　また、半導体チップ２２の信号端子２２ａｂと導波管１０の上部導体１２の間を繋ぐ導体ピン４０のピンの層数は、上記のピン４１、ピン４２及びピン４３のような３層に限定されるものではなく、１層又は２層以上の層数に設定することができる。ここでは説明の便宜上、導体ピン４０のピンの層数を３層とする場合を例にする。
　電子装置１では、上記のような導波管１０と基板２０（半導体チップ２２の信号端子２２ａｂ）の間で、信号の伝送（モード変換）が行われる。導波管１０の下部導体１１から上部導体１２までの距離、即ち導波管１０の厚み（高さ）は、例えば、半導体チップ２２と導波管１０の間を伝送される信号の１／４波長以下とすることができる。半導体チップ２２側のインピーダンスと、導波管１０側のインピーダンスは、導体ピン４０のピン４１、ピン４２及びピン４３の径で調整する（整合させる）ことができる。
　図４及び図５は電子装置の伝送特性の解析例を示す図である。
　ここで、図４には、半導体チップ２２の信号端子２２ａｂ上に設けた導体ピン４０ａと導波管１０の上部導体１２を接続（短絡）させない形態の電子装置１ａ（上記図１の導波管１００を設けた電子装置に相当）の解析例を示している。このような電子装置１ａの要部断面を、図４（Ａ）に模式的に図示している。図４（Ａ）に示す電子装置１ａにおいて、導波管１０の厚み（下部導体１１と上部導体１２の間の距離）は、４３２μｍとしている。図４（Ｂ）は、このような電子装置１ａの電磁界解析結果の一例である。図４（Ｂ）には、図４（Ｃ）に示すような、導波管１０の２ポート（Port 1, 2）に設けた導体ピン４０ａ間の距離を３ｍｍに設定した場合の電磁界解析で得られた周波数（Frequency [GHz]）とＳパラメータ（S parameter [dB]）の関係の一例を示している。Ｓ１１を反射特性の評価に用い、Ｓ２１を通過特性の評価に用いる。
　また、図５には、半導体チップ２２の信号端子２２ａｂ上に設けた導体ピン４０と導波管１０の上部導体１２を接続（短絡）させた上記図３の電子装置１の解析例を示している。電子装置１の要部断面を、図５（Ａ）に模式的に図示している。図５（Ａ）に示す電子装置１において、導波管１０の厚み（下部導体１１と上部導体１２の間の距離）は、４０μｍとしている。図５（Ｂ）は、このような電子装置１の電磁界解析結果の一例である。図５（Ｂ）には、図５（Ｃ）に示すような、導波管１０の２ポート（Port 1, 2）に設けた導体ピン４０間の距離を３ｍｍに設定した場合の電磁界解析で得られた周波数（Frequency [GHz]）とＳパラメータ（S parameter [dB]）の関係の一例を示している。Ｓ１１を伝送信号の反射特性の評価に用い、Ｓ２１を伝送信号の通過特性の評価に用いる。
　尚、図４（Ｂ）及び図５（Ｂ）に示すＳパラメータ（Ｓ１１，Ｓ２１）は、絶対値｜Ｓ｜の対数をとった値（ｄＢ）である。以下で述べる図７（Ａ）、図７（Ｂ）及び図１２についても同じである。
　上記のように、信号端子２２ａｂ上の導体ピン４０を導波管１０に短絡させた電子装置１（図５（Ａ））では、導体ピン４０ａを導波管１０に短絡させない電子装置１ａ（図４（Ａ））に比べて、導波管１０の厚みを１／１０程度としている。図４（Ｂ）及び図５（Ｂ）より、導体ピン４０を導波管１０に短絡させた電子装置１（図５（Ａ））の伝送損失は、短絡させない電子装置１ａ（図４（Ａ））の伝送損失と同等と言える。電子装置１では、電子装置１ａと同等の伝送損失で、導波管１０の厚みを１／１０程度に縮小することができる。
　図６及び図７は導波管変換部の伝送特性の解析例を示す図である。
　ここで、図６には、導体ピン形状の異なる導波管１０の変換部のモデルを例示している。図６（Ａ）には、上記図１の導波管１００に相当するモデル、即ち導体ピン４０ａを導波管１０に短絡させないモデルＡ（Model A）を示している。一方、図６（Ｂ）及び図６（Ｃ）は、導体ピン４０を導波管１０に短絡させたモデルである。図６（Ｂ）には、一定の径の導体ピン４０を導波管１０に短絡させたモデルＢ（Model B）を示し、図６（Ｃ）には、異なる径の部位を設けた導体ピン４０を導波管１０に短絡させたモデルＣ（Model C）を示している。
　図７には、図６（Ａ）～図６（Ｃ）の各モデルＡ～Ｃにおける変換部の入出力ポート（Port 1, 2）について電磁界解析で得られた周波数とＳパラメータの関係の一例を示している。図７（Ａ）には、周波数（Frequency [GHz]）とＳ１１（S11 [dB]）の関係の一例を示し、図７（Ｂ）には、周波数（Frequency [GHz]）とＳ２１（S21 [dB]）の関係の一例を示している。Ｓ１１を伝送信号の反射特性の評価に用い、Ｓ２１を伝送信号の通過特性の評価に用いる。
　図７（Ａ）及び図７（Ｂ）より、導体ピン４０を導波管１０に短絡させたモデルＢ，Ｃでは、導体ピン４０ａを導波管１０に短絡させないモデルＡに比べて、伝送信号の反射特性の指標となるＳ１１の値が低く、通過特性の指標となるＳ２１の値が高くなる。モデルＢ，Ｃでは、モデルＡに比べて、導波管１０の変換部における伝送損失を小さく抑えることができる。
　上記のモデルＢ，Ｃについて図７（Ａ）及び図７（Ｂ）に示したように、導波管１０と短絡させる導体ピン４０の形状は、伝送信号の反射特性及び通過特性に影響を及ぼす。導体ピン４０の形状を調整することで、導波管１０の変換部における反射特性及び通過特性を調整することができる。そして、このような調整を行うことで、導波管１０と信号線（上記半導体チップ２２の信号端子２２ａｂ、導体ピン４０）のインピーダンス整合を行うことも可能になる。
　導体ピン４０の形状を含め、導体ピン４０及び導波管１０の設計方法について、次の図８～図１２を参照して説明する。
　図８～図１２は導体ピン設計方法の一例の説明図である。
　図８は設計初期の導体ピンと導波管を含む電子装置を模式的に示す図である。ここで、図８（Ａ）は電子装置の要部平面模式図、図８（Ｂ）は電子装置の要部断面模式図である。
　まず、半導体チップ２２の信号端子２２ａｂ上に設けるピン４１の径Ｄｐを任意の一定値に設定する。ピン４１の径Ｄｐは、例えば、信号端子２２ａｂの平面サイズを基に設定することができる。設計初期では、このピン４１上に設けるピン４２及びピン４３も、径Ｄｐに設定する。
　導波管１０の下部導体１１に設ける開口部１１ａの開口サイズ（径）Ｄｈは、ピン４１、絶縁層３０及び下部導体１１を、ピン４１を中心導体とする同軸線と見做した時の特性インピーダンスが例えば５０Ωといった所定値になる径Ｄｈに設定することができる。
　導波管１０の厚みｂ及び幅ａは、それぞれ任意の一定値に設定することができる。但し、伝送する信号の周波数を基に設定されることが望ましい。また、側壁導体１３から導体ピン４０までの距離（バックスタブ長Ｌｂ）は、例えば、導波管１０内を伝送される信号の１／４波長程度に設定することができる。
　一例として、周波数３００ＧＨｚの信号を伝送させる導波管１０とそれに接続する導体ピン４０について、導体ピン４０（ピン４１）の径Ｄｐを１００μｍ、下部導体１１の開口径Ｄｈを２３０μｍとする。また、導波管１０の幅ａを８６４μｍ、厚みｂを４０μｍ、バックスタブ長Ｌｂを３００μｍとする。
　設計初期の導体ピン４０でインピーダンス整合が取れない場合、ピン４１上のピン４２及びピン４３の径を調整する。尚、この調整時には、ピン４１、ピン４２及びピン４３の各々の長さは変化させない。
　図９は導体ピンの第１調整の説明図である。ここで、図９（Ａ）は第１調整段階の電子装置の一例を示す要部断面模式図、図９（Ｂ）は第１調整段階のスミスチャートの一例を示す図である。尚、図９（Ｂ）には、半導体チップ２２側から見た入力インピーダンス（正規化）のスミスチャートを示している。
　例えば、図９（Ａ）に示すように、ピン４２及び４３の径Ｄｂを、信号端子２２ａｂ上のピン４１の径Ｄｐよりも大きくすると、導波管１０の下部導体１１とそれに近い導体ピン４０のピン４２との距離が縮まり、下部導体１１と導体ピン４０の間の容量が大きくなる。そのため、図９（Ｂ）に示すように、半導体チップ２２側から見た入力インピーダンスは、虚部がマイナス方向にシフトする傾向を示す。ピン４２及びピン４３の径Ｄｂを大きくすると、導体ピン４０の抵抗値が小さくなるため、入力インピーダンスの実部も多少小さくなる。
　尚、ピン４２及びピン４３の径Ｄｂを、ピン４１の径Ｄｐよりも小さくした場合には、大きくした場合と逆方向にシフトする傾向を示す。
　このようなピン４２及びピン４３の径Ｄｂの調整によってインピーダンス整合が取れない場合には、ピン４２及びピン４３のうち、上側のピン４３の径を更に調整する。尚、この調整時には、ピン４１、ピン４２及びピン４３の各々の長さは変化させない。
　図１０は導体ピンの第２調整の説明図である。ここで、図１０（Ａ）は第２調整段階の電子装置の一例を示す要部断面模式図、図１０（Ｂ）は第２調整段階のスミスチャートの一例を示す図である。尚、図１０（Ｂ）には、半導体チップ２２側から見た入力インピーダンス（正規化）のスミスチャートを示している。
　例えば、図１０（Ａ）に示すように、ピン４３の径Ｄｔを、直下のピン４２の径Ｄｂよりも小さくすると、導波管１０の下部導体１１とそれに近い導体ピン４０のピン４２との距離は変化しない。そのため、下部導体１１と導体ピン４０の間の容量は変化しないか或いは大きく変化しない。ピン４３の径Ｄｔを、直下のピン４２の径Ｄｂよりも小さくすると、導体ピン４０の抵抗値が大きくなるため、半導体チップ２２側から見た入力インピーダンスの実部が大きくなる方向にシフトする傾向を示す。
　尚、ピン４３の径Ｄｔを、直下のピン４２の径Ｄｂよりも大きくした場合には、導体ピン４０の抵抗値が小さくなり、入力インピーダンスの実部が小さくなる。更に、ピン４３と下部導体１１の間の容量が増加し、入力インピーダンスの虚部も、ある程度変化するようになる。
　図１１及び図１２はインピーダンス整合の一例の説明図である。ここで、図１１には、上記図９で述べたような第１調整、及び上記図１０で述べたような第２調整を行って、インピーダンス整合を取る場合の一例のスミスチャートを示している。図１２には、未調整段階並びに第１調整後及び第２調整後の電磁界解析により得られた周波数（Frequency [GHz]）とＳパラメータ（S parameter [dB]）の関係の一例を示している。Ｓ１１を伝送信号の反射特性の評価に用い、Ｓ２１を伝送信号の通過特性の評価に用いる。
　例えば、図８の設計初期の未調整段階で、導体ピン４０のピン４２及びピン４３の径（Ｄｂ，Ｄｔ）が、信号端子２２ａｂ上のピン４１の径Ｄｐと同じで、いずれも１００μｍに設定されているものとする（Ｄｔ＝Ｄｂ＝１００μｍ（Ｄｐ））。
　このような導体ピン４０について、図９で述べた第１調整の例に従い、まずピン４１上のピン４２及びピン４３の径Ｄｂを、伝送信号の周波数付近で入力インピーダンスの虚部が０になるか又はほぼ０になるように、調整する。この例では、径Ｄｐが１００μｍであるピン４１上のピン４２及びピン４３の径Ｄｂを、いずれも１８０μｍにする（Ｄｔ＝Ｄｂ＝１８０μｍ）。このようにすると、導波管１０の下部導体１１と導体ピン４０の間の容量が増加し、主に入力インピーダンスの虚部がマイナス方向にシフトし、虚部が０になるか又は０に近づくようになる。
　続いて、このような導体ピン４０について、図１０で述べた第２調整の例に従い、上側のピン４３の径Ｄｔを、入力インピーダンスの実部を１にするか又は１に近付けるように、調整する。この例では、上側のピン４３の径Ｄｔを、その下側の径Ｄｂが１８０μｍのピン４２よりも小さい、８５μｍにする（Ｄｔ＝８５μｍ，Ｄｂ＝１８０μｍ）。このようにすると、導体ピン４０の抵抗値が大きくなり、主に入力インピーダンスの実部が増加する方向にシフトし、実部が１になるか又は１に近付く、即ちインピーダンス整合が取れるようになる。
　尚、このような第１調整と第２調整を行った後に、より良好なインピーダンス整合が取れるように、導体ピン４０のピン４１、ピン４２及びピン４３のうちの１つ又は２つ以上について、径の微調整を行ってもよい。
　上記のように、未調整の段階から、まず第１調整を行い、続いて第２調整を行うことで、図１２に示すように、伝送信号の反射特性の指標となるＳ１１の値を低くし、通過特性の指標となるＳ２１の値を高くすることができる。このように導体ピン４０として設けるピン４１、ピン４２及びピン４３の径を調整することで、インピーダンス整合を取り、導波管１０の変換部における伝送損失を小さく抑えることが可能になる。
　続いて、上記のような導波管１０を備える電子装置の形成方法の一例について、図１３～図２０を参照して詳細に説明する。図１３～図２０には、電子装置の各形成工程の要部断面を模式的に図示している。
　ここでは、基板２０として擬似ＳｏＣ基板を用い、擬似ＳｏＣ基板上に配線（再配線）を形成する所謂再配線技術を用いて、導波管１０を形成する場合を例にして説明する。
　まず、図１３（Ａ）に示すような、樹脂層２１、及び樹脂層２１に埋設された半導体チップ２２を含む基板２０（擬似ＳｏＣ基板）を準備する。基板２０の樹脂層２１には、例えば、エポキシ系の樹脂にシリカ等のフィラー（充填剤）を混合したものを用いる。基板２０は、半導体チップ２２の周囲をその端子２２ａ（２２ａａ，２２ａｂ）の配設面側が露出するように樹脂層２１で被覆し、これを加熱成形することによって、形成する。尚、基板２０の樹脂層２１には、半導体チップ２２のほか、別の半導体チップや、チップコンデンサ等のチップ部品が更に埋設されてもよい。
　基板２０には、例えば、ダイシングによる個片化前のウェハ状のもの（擬似ウェハ）を用いる。尚、基板２０には、擬似ウェハをダイシングにより個片化したものを用いることもできる。
　次いで、図１３（Ｂ）に示すように、基板２０内の半導体チップ２２の端子２２ａに通じる開口部３１ａを有する絶縁層３１（上記絶縁層３０の一部）を形成する。その際は、例えば、まず基板２０上に、厚さ１０μｍで感光性フェノール系樹脂を塗布し、これを露光した後、水酸化テトラメチルアンモニウム（ＴＭＡＨ）等を用いて現像する。そして、２００℃～２５０℃の温度、例えば２００℃でキュア（硬化）を行い、図１３（Ｂ）に示すような、開口部３１ａを有する絶縁層３１を形成する。
　次いで、図１３（Ｃ）に示すように、開口部３１ａ内を含む絶縁層３１上に、シード層５１を形成する。その際は、例えば、絶縁層３１上に、スパッタリングによってチタン（Ｔｉ）層を厚さ２０ｎｍで形成し、更にそのＴｉ層上に、スパッタリングによって銅（Ｃｕ）層を厚さ１００ｎｍで形成して、シード層５１を形成する。
　次いで、図１４（Ａ）に示すように、シード層５１上に、導体ピン４０のピン４１及び導波管１０の下部導体１１を形成する領域に対応した開口部６１ａを有するレジストパターン６１を形成する。その際は、例えば、シード層５１上にレジスト材料を厚さ８μｍで塗布し、露光後、ＴＭＡＨ等を用いて現像することで、レジストパターン６１を形成する。レジストパターン６１は、半導体チップ２２の信号端子２２ａｂ上に形成するピン４１と下部導体１１を分離する領域に形成される。
　次いで、図１４（Ｂ）に示すように、レジストパターン６１の開口部６１ａ内に、導体ピン４０の最下層のピン４１と、導波管１０の下部導体１１を形成する。その際は、例えば、シード層５１を給電層に用いた電解めっきにより、導体材料としてＣｕを堆積することによって、ピン４１及び下部導体１１を形成する。下部導体１１の高さは、例えば、５μｍとする。下部導体１１は、半導体チップ２２のＧＮＤ端子２２ａａと接続される。ピン４１は、半導体チップ２２の信号端子２２ａｂと接続される。
　次いで、図１４（Ｃ）に示すように、レジストパターン６１、及びシード層５１の一部を除去する。その際は、例えば、まずアセトン等を用いてレジストパターン６１を除去し、その後、レジストパターン６１の除去によって露出したシード層５１の部分を除去する。シード層５１を、上記のようなＴｉ層上にＣｕ層を設けた積層構造とした場合には、まずＣｕ層を選択的に除去し、次いでＴｉ層を選択的に除去する。Ｃｕ層は、例えば、硫酸カリウム（Ｋ2ＳＯ4）をエッチング液に用いたウェットエッチングによって、選択的に除去する。Ｔｉ層は、例えば、四フッ化炭素（ＣＦ4）と酸素（Ｏ2）の混合ガスを用いたドライエッチングによって、選択的に除去する。
　次いで、レジストパターン６１、及びシード層５１の一部を除去した領域に、図１５（Ａ）に示すように、絶縁層３２（上記絶縁層３０の一部）を形成する。その際は、例えば、まず厚さ５μｍで感光性フェノール系樹脂を塗布し、これを露光した後、ＴＭＡＨ等を用いて現像し、２００℃といった温度でキュアを行うことで、図１５（Ａ）に示すような絶縁層３２を形成する。
　次いで、図１５（Ｂ）に示すように、形成する導波管１０の外側になる領域に、絶縁層３３（上記絶縁層３０の一部）を形成する。その際は、例えば、まず厚さ１０μｍで感光性フェノール系樹脂を塗布し、これを露光した後、ＴＭＡＨ等を用いて現像し、２００℃といった温度でキュアを行うことで、図１５（Ｂ）に示すような絶縁層３３を形成する。
　次いで、図１５（Ｃ）に示すように、導体ピン４０のピン４２及び導波管１０の側壁導体１３を形成する領域に対応した開口部６２ａを有する犠牲層６２を形成する。その際は、例えば、レジスト材料を厚さ１０μｍで塗布し、露光後、ＴＭＡＨ等を用いて現像することで、犠牲層６２を形成する。犠牲層６２の開口部６２ａのうち、ピン４２を形成する領域に対応する開口部６２ａは、形成するピン４２の径に基づいた径で、形成される。図１５（Ｃ）には、信号端子２２ａｂ上のピン４１よりも大径の開口部６２ａを形成する場合を例示している。
　次いで、図１６（Ａ）に示すように、開口部６２ａ内を含む犠牲層６２上に、シード層５２を形成する。シード層５２は、例えば、スパッタリングによってＴｉ層及びＣｕ層をそれぞれ所定の厚さで形成することで、形成される。
　次いで、図１６（Ｂ）に示すように、シード層５２上に、導体ピン４０のピン４２及び導波管１０の側壁導体１３を形成する領域に対応した開口部６３ａを有するレジストパターン６３を形成する。レジストパターン６３は、例えば、シード層５２上にレジスト材料を厚さ８μｍで塗布し、露光後、ＴＭＡＨ等を用いて現像することで、形成される。
　次いで、図１６（Ｃ）に示すように、レジストパターン６３の開口部６３ａに位置する犠牲層６２の開口部６２ａ内に、導体ピン４０のピン４２（中層）と、導波管１０の側壁導体１３（下層）を形成する。ピン４２及び側壁導体１３は、例えば、シード層５２を給電層に用いた電解めっきによってＣｕを堆積することで、形成される。ここで形成するピン４２及び側壁導体１３の高さは、例えば、１０μｍとする。
　次いで、図１７（Ａ）に示すように、レジストパターン６３、及びシード層５２の一部を除去する。例えば、まずアセトン等を用いてレジストパターン６３を除去し、その除去後に露出するシード層５２の部分を、エッチングにより選択的に除去する。シード層５２を除去することで、ピン４２と側壁導体１３を電気的に分離する。
　次いで、図１７（Ｂ）に示すように、形成する導波管１０の外側になる領域に、絶縁層３４（上記絶縁層３０の一部）を形成する。絶縁層３４は、例えば、まず厚さ１０μｍで感光性フェノール系樹脂を塗布し、露光後、ＴＭＡＨ等を用いて現像し、２００℃といった温度でキュアを行うことで、形成される。
　次いで、図１７（Ｃ）に示すように、導体ピン４０のピン４３及び導波管１０の側壁導体１３を形成する領域に対応した開口部６４ａを有する犠牲層６４を形成する。犠牲層６４は、例えば、レジスト材料を厚さ１０μｍで塗布し、露光後、ＴＭＡＨ等を用いて現像することで、形成される。犠牲層６４の開口部６４ａのうち、ピン４３を形成する領域に対応する開口部６４ａは、形成するピン４３の径に基づいた径で、形成される。図１７（Ｃ）には、先に形成したピン４２よりも小径の開口部６４ａを形成する場合を例示している。
　次いで、図１８（Ａ）に示すように、開口部６４ａ内を含む犠牲層６４上に、シード層５３を形成する。シード層５３は、例えば、スパッタリングによってＴｉ層及びＣｕ層をそれぞれ所定の厚さで形成することで、形成される。
　次いで、図１８（Ｂ）に示すように、シード層５３上に、導体ピン４０のピン４３及び導波管１０の側壁導体１３を形成する領域に対応した開口部６５ａを有するレジストパターン６５を形成する。レジストパターン６５は、例えば、シード層５３上にレジスト材料を厚さ８μｍで塗布し、露光後、ＴＭＡＨ等を用いて現像することで、形成される。
　次いで、図１８（Ｃ）に示すように、レジストパターン６５の開口部６５ａに位置する犠牲層６４の開口部６４ａ内に、導体ピン４０のピン４３（上層）と、導波管１０の側壁導体１３（上層）を形成する。ピン４３及び側壁導体１３は、例えば、シード層５３を給電層に用いた電解めっきによってＣｕを堆積することで、形成される。ここで形成するピン４３及び側壁導体１３の高さは、例えば、１０μｍとする。このようにしてピン４３を形成することで、信号端子２２ａｂ上に、３層のピン４１、ピン４２及びピン４３を有する導体ピン４０が形成される。
　次いで、図１９（Ａ）に示すように、レジストパターン６５を除去し、その除去後に露出するシード層５３を除去する。例えば、レジストパターン６５はアセトン等を用いて除去し、シード層５３はエッチングにより選択的に除去する。シード層５３を除去することで、ピン４３と側壁導体１３を電気的に分離する。
　次いで、図１９（Ｂ）に示すように、犠牲層６２及び犠牲層６４を除去する。その際は、例えば、アセトン等を用いて、犠牲層６２及び犠牲層６４を除去する。犠牲層６２及び犠牲層６４を除去することで、導波管１０の中空部が形成される。
　次いで、図１９（Ｃ）に示すように、導波管１０の上部導体１２を形成する。その際は、例えば、Ｃｕ等の金属箔を、ラミネートにより絶縁層３４、側壁導体１３及び導体ピン４０の上に接着する。金属箔の厚さは、例えば、２０μｍとする。このようにして上部導体１２を形成することで、図２０に示すような中空の導波管１０が形成される。
　個片化前の疑似ウェハを基板２０に用いた場合には、以上のように導波管１０の形成まで行うことで、半導体チップ２２が埋設された樹脂層２１と導波管１０が一体となった疑似ウェハが得られる。この後、ダイヤモンドブレード等を用いたダイシングによる個片化を行うことで、導波管１０を備えた個々の電子装置１が得られる。
　また、予め疑似ウェハを個片化したものを基板２０に用いた場合には、以上のように導波管１０の形成まで行うことで、導波管１０を備えた電子装置１が得られる。
　尚、ここでは、３層のピン４１、ピン４２及びピン４３を有する導体ピン４０を形成する場合を例示した。４層以上のピンを形成する場合には、図１９（Ａ）の工程後、図１９（Ｂ）の工程前に、ピンの層数に応じた回数だけ図１７（Ｂ）～図１９（Ａ）の工程を繰り返し、その後、図１９（Ｂ）以降の工程を行うようにすればよい。
　また、ピンを２層とする場合には、図１７（Ａ）の工程後、図１７（Ｂ）～図１９（Ａ）の工程を省略し、図１９（Ｂ）の例に従って犠牲層６２を除去し、図１９（Ｃ）の例に従って上部導体１２を形成するようにすればよい。
　以上、一実施形態に係る導波管１０及び電子装置１について説明した。
　以上説明した導波管１０には、アンテナ機能を設けることもできる。
　図２１は電子装置の別例を示す図である。図２１には、電子装置の別例の要部断面を模式的に図示している。
　図２１に示す電子装置１Ａは、導波管１０の上部導体１２に、少なくとも１つのスロット１２ａが設けられている点で、上記図３等に示した電子装置１と相違する。図２１には、１つのスロット１２ａを例示するが、上部導体１２には複数のスロット１２ａが設けられてよい。また、スロット１２ａの形状や位置、複数のスロット１２ａの並び（スロットパターン）等は、送信又は受信する信号の周波数等の特性に基づき、適宜設定することができる。
　上部導体１２にスロット１２ａを設けることで、導波管１０に、信号伝送機能と共に、アンテナ機能を持たせることができる。信号の送信又は受信が可能で、導体ピン４０を上部導体１２と短絡させた変換部を有しその変換部の伝送損失が抑えられた薄型の導波管１０を備える、電子装置１Ａを実現することができる。
　このような電子装置１Ａは、例えば、上記電子装置１の形成方法として図１３～図１９で述べた例に従って、形成することができる。電子装置１Ａを形成する場合には、上記図１９（Ｃ）で述べた上部導体１２の形成工程において、予めスロット１２ａが設けられている金属箔等の上部導体１２を、ラミネートにより絶縁層３０（３４）、側壁導体１３及び導体ピン４０の上に接着する。
　また、電子装置１Ａは、次のような方法を用いて形成することもできる。
　電子装置１Ａの形成では、例えば、上記電子装置１の形成方法として述べた図１８（Ａ）のシード層５３の形成工程までは同じとすることができる。その後の形成工程について、図２２及び図２３を参照して説明する。
　まず、上記図１８（Ａ）のようにシード層５３を形成した後、図２２（Ａ）に示すように、導体ピン４０のピン４３、導波管１０の側壁導体１３及び上部導体１２を形成する領域に対応した開口部６５ａを有するレジストパターン６５を形成する。
　次いで、図２２（Ｂ）に示すように、レジストパターン６５の開口部６５ａに、導体ピン４０のピン４３（上層）、導波管１０の側壁導体１３（上層）、及びスロット１２ａを有する上部導体１２を形成する。ピン４３、側壁導体１３及び上部導体１２は、シード層５３を給電層に用いた電解めっきによってＣｕ等の導体材料を堆積することで、形成される。
　次いで、図２２（Ｃ）に示すように、レジストパターン６５を除去し、その除去後に露出するシード層５３を除去する。
　そして、アセトン等のエッチャントを用いて、犠牲層６２及び犠牲層６４を除去することで、図２３に示すような、中空部を有する導波管１０を形成する。犠牲層６２及び犠牲層６４の除去時には、エッチャントが、上部導体１２のスロット１２ａを通して導波管１０内に流入し、導波管１０外に流出することで、犠牲層６２及び犠牲層６４がエッチングされ、導波管１０内から除去される。
　このような方法を用いて、スロット１２ａを有する導波管１０を備えた電子装置１Ａを得ることができる。レジストパターン６５をマスクにして、めっき法により上部導体１２を形成する本方法では、様々な形状、配置、サイズのスロットパターンを精度良く形成することができる。
　尚、ここでは、上記図１８（Ａ）の工程後、図２２（Ａ）～図２２（Ｃ）及び図２３のような工程を行う例を示した。このほか、上記図１９（Ａ）の工程まで行って、ピン４３及び側壁導体１３を形成した状態から、図２２（Ａ）～図２２（Ｃ）及び図２３の手順の例に従い、スロット１２ａを有する上部導体１２を形成するようにしてもよい。
　以上説明したように、下部導体１１、側壁導体１３及び上部導体１２を有する導波管１０の、その上部導体１２に、半導体チップ２２の信号端子２２ａｂ上に立設する導体ピン４０の上端を接続して短絡させる。導体ピン４０は、半導体チップ２２と導波管１０の間でインピーダンス整合が取れるように径が調整される。このような導波管１０によれば、半導体チップ２２と導波管１０の間の低損失な信号伝送が可能になり、ミリ波を超えるような高周波信号でも低損失で伝送することが可能になる。
　また、導波管１０は、上記のように、再配線技術を用いて形成することができ、半導体プロセスで形成されるような配線に比べて幅広で、且つ、厚みが再配線技術で形成される再配線層の絶縁部（絶縁層）程度である薄い導波管１０を形成することができる。このような導波管１０を形成することで、伝送損失の低い、薄型の電子装置１，１Ａを実現することが可能になる。
　ミリ波のような高周波領域において、各素子間を接続する伝送線路での損失抑制には、上記のような擬似ＳｏＣ等の異種デバイス集積で利用されている再配線技術が有効な手段となる。再配線技術によれば、各素子間の伝送線路長を比較的短く、且つ、半導体プロセスよりも比較的幅広の伝送線路を実現することができるためである。一方で、ミリ波より更に高い周波数領域になると、波長に対して伝送線路長が無視できない長さになる、表皮効果による導体の損失が増加する、絶縁材料の誘電損失が無視できなくなる、といった問題が生じ得る。そのため、このような高周波の信号伝送では、内部が中空の導波管を伝送線路に用いることが有効となる。しかし、これまでは、再配線層内に中空の領域を設ける手法や、導波管が従来のものに比べて幅広薄型になることによる素子と導波管の間での信号のモード変換が課題となっていた。
　これに対し、上記導波管１０及びその形成方法によれば、再配線技術を用いて、幅広薄型の中空の導波管１０を実現することができ、更に、導波管１０に短絡させる導体ピン４０の径を調整して低損失な信号伝送を実現することができる。例えば、長さ１ｍｍの伝送線路で周波数３００ＧＨｚの信号を伝送する場合において、マイクロストリップラインでは伝送損失が－２．５ｄＢになるのに対し、中空の導波管１０では伝送損失を－０．５ｄＢに抑えることができる。また、周波数３００ＧＨｚの信号の伝送に用いる導波管１０として、幅が５００μｍ以上、厚みが４０μｍ程度、通過特性が－０．５ｄＢの導波管１０を実現することができる。
　尚、以上の説明では、導波管１０の内部を中空とする場合を例示したが、導波管１０の内部に誘電体を設けることも可能である。
　また、以上の説明では、基板２０に擬似ＳｏＣ基板を用いる場合を例示した。このほか、上記のような導波管１０（アンテナ機能を有する導波管１０を含む）は、擬似ＳｏＣ基板に限らず、半導体チップ単体の上に設けたり、プリント基板やインターポーザ等の回路基板の上に設けたりすることもできる。
　図２４は半導体チップ上に設けられた導波管を備える電子装置の一例を示す図である。ここで、図２４（Ａ）には、半導体チップ上に設けられた導波管を備える電子装置の第１構成例の要部断面を模式的に図示し、図２４（Ｂ）には、半導体チップ上に設けられた導波管を備える電子装置の第２構成例の要部断面を模式的に図示している。
　図２４（Ａ）に示す電子装置１Ｂは、半導体チップ７０と、半導体チップ７０上に設けられた導波管１０とを有している。半導体チップ７０は、シリコン（Ｓｉ）等の半導体基板７１と、半導体基板７１上に設けられた配線層７２を含む。半導体基板７１には、その表面（配線層７２の配設面）側に、トランジスタ、抵抗、容量等の回路素子（図示せず）が形成されている。配線層７２は、半導体基板７１に形成されたトランジスタ等の回路素子に電気的に接続された配線やビア等の導体部（図示せず）と、その導体部の周囲に設けられた絶縁部（図示せず）とを含んでいる。配線層７２の最上層の導体部には、ＧＮＤ端子２２ａａ及び信号端子２２ａｂが設けられている。電子装置１Ｂでは、このような半導体チップ７０の配線層７２上に、導波管１０が設けられている。信号端子２２ａｂ上に設けられる導体ピン４０は、導波管１０の上部導体１２に接続されている。導波管１０の下部導体１１は、ＧＮＤ端子２２ａａに接続されている。
　図２４（Ｂ）に示す電子装置１Ｃも同様に、半導体チップ７０と、半導体チップ７０上に設けられた導波管１０とを有している。電子装置１Ｃでは、半導体チップ７０に、半導体基板７１を貫通しその表面（トランジスタ等の回路素子の形成面）側に設けられている配線層７２に電気的に接続された貫通電極７３が、ＴＳＶ（Through Silicon Via）技術等を用いて形成されている。貫通電極７３の、配線層７２の配設面と反対の面側に、ＧＮＤ端子２２ａａ及び信号端子２２ａｂが設けられている。信号端子２２ａｂ上に設けられる導体ピン４０は、導波管１０の上部導体１２に接続されている。導波管１０の下部導体１１は、ＧＮＤ端子２２ａａに接続されている。
　図２４（Ａ）及び図２４（Ｂ）に示すように、導波管１０は、半導体チップ７０上に設けることができ、その際は、配線層７２の配設面側、或いは半導体基板７１の裏面（配線層７２の配設面と反対の面）側に設けることができる。尚、導波管１０の上部導体１２にスロット（上記のスロット１２ａ等）を設け、電子装置１Ｂ及び電子装置１Ｃにアンテナ機能を持たせることもできる。
　また、図２５は回路基板上に設けられた導波管を備える電子装置の一例を示す図である。ここで、図２５には、回路基板上に設けられた導波管を備える電子装置の構成例の要部断面を模式的に図示している。
　図２５に示す電子装置１Ｄは、回路基板８０と、回路基板８０上に設けられた導波管１０とを有している。回路基板８０は、基材８１と、基材８１の内部や表面等に設けられた導体部８２（配線やビア等）とを含んでいる。ここでは一例として、表裏面（両主面）間を導体部８２によって導通させた回路基板８０を図示している。回路基板８０は、例えば、基材８１に樹脂等の絶縁材料を用いたプリント基板やインターポーザであり、或いは基材８１の少なくとも一部にＳｉ等の半導体基板を用いたＳｉインターポーザであってもよい。回路基板８０の一方の面側に露出する導体部８２に、ＧＮＤ端子２２ａａ及び信号端子２２ａｂが設けられている。電子装置１Ｄでは、このような回路基板８０上に、導波管１０が設けられている。信号端子２２ａｂ上に設けられる導体ピン４０は、導波管１０の上部導体１２に接続されている。導波管１０の下部導体１１は、ＧＮＤ端子２２ａａに接続されている。
　図２５に示すように、導波管１０は、回路基板８０上に設けることもできる。尚、導波管１０の上部導体１２にスロット（上記のスロット１２ａ等）を設け、電子装置１Ｄにアンテナ機能を持たせることもできる。
　以上、本発明の実施形態を例示した。
　上記については単に本発明の原理を示すものである。更に、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応する全ての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。
　１，１ａ，１Ａ，１Ｂ，１Ｃ，１Ｄ　電子装置
　１０，１００，１００ａ　導波管
　１１，１１０　下部導体
　１１ａ，３１ａ，６１ａ，６２ａ，６３ａ，６４ａ，６５ａ　開口部
　１２，１２０　上部導体
　１２ａ　スロット
　１３，１３０　側壁導体
　２０，８１　基板
　２１　樹脂層
　２１ａ　表面
　２２，７０　半導体チップ
　２２ａ　端子
　２２ａａ　ＧＮＤ端子
　２２ａｂ　信号端子
　３０，３１，３２，３３，３４　絶縁層
　４０，４０ａ　導体ピン
　４１，４２，４３　ピン
　５１，５２，５３　シード層
　６１，６３，６５　レジストパターン
　６２，６４　犠牲層
　７１　半導体基板
　７２　配線層
　７３　貫通電極
　８０　回路基板
　８２　導体部
　２００　同軸信号線
　２１０　中心導体
　２２０　絶縁材料
　２３０　被覆導体

Claims (15)

  1. 　端子を有する基板と、
    　前記基板の上方に設けられ、前記端子に対応する位置に開口部を有する下部導体と、前記下部導体の上方に配置された上部導体とを含む導波管と、
    　前記端子の上方に設けられ、前記下部導体と非接触で前記開口部を貫通し、前記上部導体に接続される柱状導体と
    　を含むことを特徴とする電子装置。
  2. 　前記下部導体から前記上部導体までの高さが、前記端子と前記導波管の間を伝送される信号の１／４波長以下であることを特徴とする請求項１に記載の電子装置。
  3. 　前記柱状導体は、
    　前記端子側から前記開口部内に延びる第１導体部と、
    　前記第１導体部の上方に設けられ、前記上部導体に接続される第２導体部と
    　を含むことを特徴とする請求項１に記載の電子装置。
  4. 　前記第２導体部は、前記第１導体部とは径が異なることを特徴とする請求項３に記載の電子装置。
  5. 　前記第２導体部は、互いに径が異なる複数の部位を含むことを特徴とする請求項３に記載の電子装置。
  6. 　前記開口部は、前記下部導体と前記柱状導体の前記開口部内に位置する部位とを同軸線とした時の特性インピーダンスが所定値となる径に設定されていることを特徴とする請求項１に記載の電子装置。
  7. 　前記上部導体は、スロットを有することを特徴とする請求項１に記載の電子装置。
  8. 　前記基板は、
    　樹脂層と、
    　前記端子を有し、前記樹脂層に埋設され、前記端子が前記樹脂層から露出する半導体素子と
    　を含むことを特徴とする請求項１に記載の電子装置。
  9. 　前記導波管は、中空であることを特徴とする請求項１乃至８のいずれかに記載の電子装置。
  10. 　端子を有する基板を準備する工程と、
    　前記基板の上方に、前記端子に対応する位置に開口部を有する下部導体と、前記下部導体の上方に配置された上部導体とを含む導波管を形成する工程と
    　を含み、
    　前記導波管を形成する工程は、前記端子の上方に、前記下部導体と非接触で前記開口部を貫通して前記上部導体に接続される柱状導体を形成する工程を含むことを特徴とする電子装置の製造方法。
  11. 　前記導波管を形成する工程は、
    　前記基板の上方に、前記開口部を有する前記下部導体と、前記端子側から前記開口部内に前記下部導体と非接触で延びる第１導体部とを形成する工程と、
    　前記第１導体部の上方に第２導体部を形成し、前記第１導体部及び前記第２導体部を有する前記柱状導体を形成する工程と、
    　前記下部導体の上方に、前記第２導体部と接続されるように前記上部導体を形成する工程と
    　を含むことを特徴とする請求項１０に記載の電子装置の製造方法。
  12. 　前記下部導体と前記第１導体部とを形成する工程後に、前記第１導体部に対応する位置に貫通孔を有する犠牲層を形成する工程を含み、
    　前記第２導体部を形成する工程では、前記貫通孔内に前記第２導体部を形成し、
    　前記第２導体部を形成する工程後に、前記犠牲層を除去する工程を含み、
    　前記犠牲層を除去する工程後に、前記上部導体を形成することを特徴とする請求項１１に記載の電子装置の製造方法。
  13. 　前記下部導体と前記第１導体部とを形成する工程後に、前記第１導体部に対応する位置に貫通孔を有する犠牲層を形成する工程を含み、
    　前記第２導体部を形成する工程では、前記貫通孔内に前記第２導体部を形成し、
    　前記上部導体を形成する工程では、前記犠牲層及び前記第２導体部の上方に前記上部導体を形成し、
    　前記上部導体を形成する工程後に、前記犠牲層を除去する工程を含むことを特徴とする請求項１１に記載の電子装置の製造方法。
  14. 　前記第２導体部を形成する工程は、互いに径が異なる複数の部位を形成する工程を含むことを特徴とする請求項１１に記載の電子装置の製造方法。
  15. 　前記複数の部位を形成する工程は、前記端子側と前記導波管側のインピーダンスが整合するようにそれぞれ設定された径で前記複数の部位を形成する工程を含むことを特徴とする請求項１４に記載の電子装置の製造方法。
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