WO2016072212A1 - 変圧装置 - Google Patents

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初川　聡
弘津　研一
大平　孝
恭平 山田
大也 江頭
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Toyohashi University of Technology NUC
Sumitomo Electric Industries Ltd
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    • H02M5/293—Conversion of AC power input into AC power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into DC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • the present invention relates to a transformer device.
  • Transformers are used for commercial AC transmission and distribution systems. Near the customer, for example, a pole transformer that transforms 6600 V (50 Hz or 60 Hz) to 200 V is used (see Non-Patent Document 1). In such a transformer on a pole, a thick coil serving as a conducting wire is wound around an iron core and has a corresponding weight. Further, if insulating oil and a case are further included, for example, a type having a diameter of 40 cm and a height of 80 cm has a weight of about 200 kg.
  • SST Solid-State Transformer
  • a high-frequency transformer is used for SST (see, for example, Non-Patent Document 2).
  • the output voltage of solar power generation may be as high as 1000V, and in order to step down the voltage to about 100 to 200V, a device such as a step-down transformer is required on the way, like an AC circuit.
  • the present invention provides a revolutionary next-generation transformer that is small and light and does not require magnetic coupling, electromagnetic induction, a coil for mutual inductance, an iron core, or the like as in a conventional transformer.
  • the purpose is to provide.
  • the power source may be either AC or DC.
  • the transformer device of the present invention is provided between a power source and a load, and is constituted by a front-stage circuit and a rear-stage circuit.
  • a plurality of switches that are multiples of 2 are connected in series to each other, and the odd-numbered switch and the even-numbered switch are alternately turned on when viewed from one end side of the series body.
  • a switch series body connected in parallel to the power source as a whole, and (b) a total of m nodes including interconnection points of the switches and both end points of the switch series body, and the both end points
  • a ground node when viewed in the order of 1 to m from one end side of the switch series body, the first electric circuit that bundles the odd nodes and leads to the first output port, and the even nodes are bundled
  • a capacitor provided corresponding to (m ⁇ 1) nodes excluding the ground node, and (c) without passing through the capacitor.
  • the connection And a a ground path is directly connected to the first output port of the node.
  • the latter circuit is formed by (d) connecting a pair of semiconductor elements that are energized in opposite polarities to each other in series, and one end of the series body is connected to the first output port and the ground terminal of the load.
  • the transformer device includes a control unit that controls the on / off operation of the switch.
  • the transformer device of the present invention it is possible to provide a revolutionary next-generation transformer device that is small and light and does not require magnetic coupling, electromagnetic induction, a coil for mutual inductance, an iron core, or the like as in a conventional transformer. Can do.
  • this transformer can be connected to the input / output common ground.
  • FIG. 1 It is a circuit diagram of a transformer as an original form of a transformer concerning this embodiment.
  • A) is a circuit diagram showing a state of substantial connection when two switches on the upper side of the four switches in FIG. 1 are on and two switches on the lower side are off
  • B) is a circuit diagram in which the same circuit diagram as (a) is rewritten stepwise.
  • A) is a circuit diagram showing a state of substantial connection when two switches on the lower side among the four switches in FIG. 1 are on and two switches on the upper side are off
  • (B) is a circuit diagram in which the same circuit diagram as (a) is rewritten stepwise.
  • the upper diagram is a waveform diagram showing the input voltage to the transformer, and the lower diagram is the input current.
  • Voltage v m at the intermediate stage of the transformer, the current i m is a waveform diagram illustrating respectively.
  • the upper diagram is a waveform diagram showing the output voltage from the transformer, and the lower diagram is the output current.
  • It is a circuit diagram which shows an example of the transformer apparatus developed more practically. It is a circuit diagram which shows the variation of topology about the principal part of a front
  • FIG. 11 is a diagram showing another circuit variation of the first electric circuit when the total number of capacitors is not reduced from the first electric circuit (solid line) in FIG. 10.
  • FIG. 11 is a diagram showing a circuit variation of the first electric circuit when the total number of capacitors is reduced by one from the first electric circuit (solid line) in FIG. 10.
  • FIG. 1 shows a circuit variation in the case of reducing one capacitor from the 1st electric circuit (solid line) or the 2nd electric circuit (broken line) in FIG.
  • It is a circuit diagram which shows the deformation
  • It is a circuit diagram which shows the deformation
  • FIG. 20 is a diagram illustrating a current flow in a first half time for a circuit on the rear stage side of the switch after stray capacitances of the switches in FIG. 19 are described.
  • FIG. 20 is a diagram illustrating the flow of current in the latter half of the circuit on the downstream side of the switch after describing the stray capacitances of the switches in FIG. 19.
  • (A) is a graph which shows the output voltage of a transformer
  • (b) is a graph which shows the voltage of the both ends of an inductor. It is a graph which shows each waveform of switch voltage VSW (solid line) and electric current IQ (broken line). It is the figure which expanded the part enclosed with the square of the upper right in FIG. It is a diagram showing the vicinity of the top of the current I Q of the linear approximation. It is the figure which extended the waveform of FIG. 28 to the time-axis direction (right direction). It is a graph which shows the relationship between dead time (tau) [ns] and efficiency [%] in the case of condition 1.
  • FIG. 41 is a graph showing a relationship between dead time ⁇ [ns] and efficiency [%] in the case of condition 1 in the transformer of FIG. 40.
  • FIG. 41 is a graph showing the relationship between dead time ⁇ [ns] and output power [W] in condition 1 in the transformer of FIG. 40.
  • FIG. 41 is a graph showing the relationship between dead time ⁇ [ns] and efficiency [%] in the case of condition 2 in the transformer device of FIG. 40.
  • 41 is a graph showing the relationship between dead time ⁇ [ns] and output power [W] in condition 2 in the transformer device of FIG. 40. It is a circuit diagram of an input / output common grounding type “4C2L” transformer. 46 is a graph showing a relationship between dead time ⁇ [ns] and efficiency [%] in the case of condition 1 in the transformer device of FIG. 46 is a graph showing the relationship between dead time ⁇ [ns] and output power [W] in the case of condition 1 in the transformer device of FIG. 46 is a graph showing a relationship between dead time ⁇ [ns] and efficiency [%] in the case of condition 2 in the transformer device of FIG.
  • 46 is a graph showing a relationship between dead time ⁇ [ns] and output power [W] in the case of condition 2 in the transformer device of FIG. It is a circuit diagram of an input / output common grounding type “6C2L” transformer.
  • the transformer of FIG. 50 it is a graph which shows the relationship between dead time (tau) [ns] in the case of the conditions 1, and efficiency [%].
  • the transformer of FIG. 50 it is a graph which shows the relationship between dead time (tau) [ns] in case of the conditions 1, and output electric power [W].
  • 50 is a graph showing a relationship between dead time ⁇ [ns] and efficiency [%] in the case of condition 2 in the transformer device of FIG. 50.
  • the transformer of FIG. 50 it is a graph which shows the relationship between dead time (tau) [ns] in case of the conditions 2, and output electric power [W].
  • the gist of the embodiment of the present invention includes at least the following.
  • This is a transformer provided between a power source and a load, and is constituted by a front-stage circuit and a rear-stage circuit.
  • a plurality of switches that are multiples of 2 are connected in series to each other, and the odd-numbered switch and the even-numbered switch are alternately turned on when viewed from one end side of the series body.
  • a switch series body connected in parallel to the power source as a whole, and (b) a total of m nodes including interconnection points of the switches and both end points of the switch series body, and the both end points
  • a ground node when viewed in the order of 1 to m from one end side of the switch series body, the first electric circuit that bundles the odd nodes and leads to the first output port, and the even nodes are bundled
  • a capacitor provided corresponding to (m ⁇ 1) nodes excluding the ground node, and (c) without passing through the capacitor.
  • the connection And a a ground path is directly connected to the first output port of the node.
  • the latter circuit is formed by (d) connecting a pair of semiconductor elements that are energized in opposite polarities to each other in series, and one end of the series body is connected to the first output port and the ground terminal of the load.
  • the transformer device includes a control unit that controls the on / off operation of the switch.
  • the transformation can be performed by the circuit configuration including the front-stage circuit and the rear-stage circuit and switching.
  • a transformer as a power transformer, a conventional transformer including a coil, an iron core, and the like is not necessary. Therefore, a dramatic reduction in size and weight of the transformer and a cost reduction associated therewith can be realized.
  • the problems of parasitic capacitance and leakage magnetic field generation which are problems with high-frequency transformers, are eliminated, and a low-loss transformer can be realized.
  • the power source can be applied to both AC and DC.
  • this transformer device can perform input / output common grounding from the power source to the load. In this case, there is an advantage of sharing the ground wire.
  • the control for one of the switches is turned on from the dead time start time when the control for the odd-numbered switch and the even-numbered switch are both turned off. Assuming that the time until the dead time end time is the dead time ⁇ , the control unit performs the floating capacitance of the switch from the inductor of the third electric circuit while one of the semiconductor elements is conducting after the dead time start time.
  • the first half time ⁇ 1 obtained on the basis of the electric charge moving to 1 and the second half time obtained on the basis of the electric charge moving from the inductor of the third electric circuit to the floating capacitance of the switch while the other of the semiconductor elements is conducting ⁇ 2 is obtained, and the dead time ⁇ is determined based on the first half time ⁇ 1 and the second half time ⁇ 2. Also good. In this case, it is possible to determine an appropriate dead time ⁇ based on the times ⁇ 1 and ⁇ 2 obtained by paying attention to the charge movement in the dead time, and to realize a zero voltage transition (ZVT).
  • ZVT zero voltage transition
  • the control unit ends the dead time ⁇ before the charge transferred to the floating capacitance returns to the inductor of the third electric circuit.
  • the switch voltage rises again.
  • the dead time ⁇ is terminated before that, so that the rise of the switch voltage can be prevented.
  • FIG. 1 is a circuit diagram of a transformer device 1 as a prototype of the transformer device according to the present embodiment.
  • the transformer 1 is provided between an AC power source 2 and a load R (R is also a resistance value).
  • the transformer 1 includes a pair of capacitors C1 and C2, a pair of inductors L1 and L2, four switches S r1 , S r2 , S b1 , and S b2 , and these switches S r1 , S r2 , S b1 , S and a control unit 3 that controls on / off of b2 .
  • the switching frequency of the control unit 3 is, for example, about 1 MHz.
  • the capacitance values of the pair of capacitors C1 and C2 may be the same or different from each other. The same applies to the inductance values of the pair of inductors L1, L2.
  • the switches S r1 , S r2 , S b1 , S b2 and the control unit 3 constitute a switch device 4 that switches the circuit connection state of the transformer 1.
  • the switches S r1 and S r2 operate in synchronization with each other, and the switches S b1 and S b2 operate in synchronization with each other.
  • the pair of switches S r1 and S r2 and the pair of switches S b1 and S b2 operate so as to be alternately turned on.
  • the switches S r1 , S r2 , S b1 , S b2 are, for example, semiconductor switching elements made of SiC elements or GaN elements. An SiC element or a GaN element can be switched at a higher speed than, for example, an Si element. Further, a sufficient breakdown voltage (for example, 6 kV / 1 unit is possible) can be obtained without connecting the elements in multiple stages.
  • a pair of capacitors C1 and C2 are connected in series with each other at a connection point M1.
  • AC power supply 2 is connected to both ends of the series body.
  • An input voltage v in is applied to the series body of the pair of capacitors C1 and C2, and an input current i in flows.
  • the pair of inductors L1 and L2 are connected in series with each other at the connection point M2. Then, the both ends of the series connection body, are applied input voltage v m through the capacitors C1, C2 flows input current i m.
  • a current flows through the load R when one of the switches S r2 and S b2 is on.
  • the voltage applied to the load R is v out
  • the output current flowing from the transformer 1 to the load R is i out .
  • FIG. 2B is a circuit diagram in which the same circuit diagram as in FIG. On the other hand, (a) in FIG. 3, of the four switches in FIG.
  • FIG. 3B is a circuit diagram in which the same circuit diagram as in FIG.
  • the circuit configuration includes a front-stage circuit including a pair of capacitors C1 and C2 and a rear-stage circuit including a pair of inductors L1 and L2.
  • the polarity of the output with respect to the input is inverted by switching. Note that the direction of the current is alternately reversed by switching for the capacitors C1 and C2, and the direction of the voltage is alternately reversed by switching for the inductors L1 and L2.
  • the input voltage is output at 1/4. This will be proved theoretically below.
  • the input voltage from the AC power source 2 is v in
  • the voltage applied to the load R is v out
  • the voltage applied to the capacitor C1 is v 1
  • the voltage applied to the capacitor C2 is v 2
  • the inductor L1 is the current flowing through the inductor
  • i 2 is the current flowing through the inductor L 2
  • the following equation holds: For simplification of calculation, it is assumed that the capacitors C1 and C2 have the same capacitance C, and the inductors L1 and L2 have the same inductance L.
  • the input voltage from the AC power supply 2 is v in
  • the voltage applied to the load R is v out
  • the voltage applied to the capacitor C1 is v 1
  • the capacitor C2 is applied.
  • v 2 the current flowing through the inductor L 1 is i 1
  • the current flowing through the inductor L 2 is i 2 , the following equation holds.
  • the impedance of L in a frequency f o of the input voltage is sufficiently small with respect to resistance value. That is, 2 ⁇ f o L ⁇ R.
  • the difference indicated by the inequality sign is preferably a difference of one digit or more, more preferably two digits or more. As a result, a more stable transformation operation with less distortion can be obtained.
  • each C and each L is treated as the same value, but even when they are different, the same result can be derived by the same expression expansion.
  • the second term on the right side of the lowermost formula in the conclusion formula is sufficiently smaller than the first term and can be ignored. Accordingly, v in ⁇ 4v out regardless of the load fluctuation (fluctuation in the value of R), and the output voltage is about 1 ⁇ 4 of the input voltage. Since there is no loss except for the load R, the output current is about 4 times the input current and the input impedance is 16 times the resistance value R.
  • FIG. 4 is a waveform diagram in which the upper part represents the input voltage to the transformer 1 and the lower part represents the input current.
  • Figure 5 is a waveform diagram showing the voltage v m at the intermediate stage of the transformer, the current i m respectively. This is actually constituted by a pulse train by switching, and has a waveform as shown in the figure as a whole.
  • FIG. 6 is a waveform diagram in which the upper part represents the output voltage from the transformer 1 and the lower part represents the output current. As apparent from the comparison between FIGS. 4 and 6, the voltage is transformed to 1 ⁇ 4, and the current is quadrupled accordingly.
  • Each of the front-stage circuit 1f and the rear-stage circuit 1r can be expressed as follows as the topology of the circuit configuration.
  • the pre-stage circuit 1 f includes the following “switch series body” and “capacitor”.
  • the “switch series body” is formed by connecting two switches (Sr1, Sb1) in series with each other, and an odd-numbered switch (S r1 ) and an even number when viewed from one end side (for example, the upper end side) of the series body.
  • the second switch (S b1 ) is turned on alternately and connected to the power supply 2 in parallel as a whole.
  • the “capacitor (C1, C2)” has a total of three nodes including the interconnection point (N2) of each switch and both end points (N1, N3) of the switch series body.
  • At least one of a first electric circuit that bundles odd nodes (N1, N3) and leads to the first output port Px and a second electric circuit that leads even nodes (N2) to the second output port Py. are provided corresponding to two nodes.
  • the post-stage circuit 1r includes the following “element series body” and “inductor”.
  • the “element series body” is formed by connecting a pair of switches (S r2 , S b2 ) that conduct currents having opposite polarities in series, one end of the series body being connected to the first output port Px, and the other end Is connected to the second output port Py.
  • the “inductors (L1, L2)” are a connection point between a pair of switches and a third electric circuit that bundles two nodes (N11, N13) that are both end points of the element series body and leads them to one end of the load R.
  • One node (N12) is provided on at least one of the fourth circuits that guides the other end of the load R, and exists corresponding to two nodes (N11, N13) out of a total of three nodes To do.
  • FIG. 7 is a circuit diagram of the transformer device 1.
  • the transformer device 1 is provided between a power source 2 and a load R, and includes a front circuit 1f, a rear circuit 1r, and a control unit 3.
  • the power source 2 is a DC power source, for example, and the voltage is 1 kV.
  • Load R has a resistance R 3, a capacitor C 6 as an equivalent circuit element.
  • the pre-stage circuit 1f includes bleeder resistors R1 and R2, switches SW1 to SW4, diodes D1 to D4 included therein, and capacitors C1 to C5, which are connected as illustrated.
  • the post-stage circuit 1r includes diodes D11 and D12 and inductors L1 and L2, which are connected as illustrated. Further, a control unit 3 that controls the on / off operation of the switches SW1 to SW4 is provided.
  • the circuit of FIG. 7 is referred to as a “4C2L” circuit of the front stage 4C and the rear stage 2L using “4” as many as the number of switches.
  • the circuit of FIG. 1 is “2C2L”.
  • the diodes D1 to D4 may be external diodes provided separately depending on the types of the switches SW1 to SW4 in addition to the body diodes inherent in the switches SW1 to SW4. These diodes D1 to D4 function as free-wheeling diodes and can reduce switching loss in some cases. As a result, the inductances of the inductors L1 and L2 can be reduced, which may contribute to downsizing.
  • the preceding circuit 1f includes a “switch series body” and “capacitors (C1 to C5)”.
  • the “switch series body” is formed by connecting switches (SW1 to SW4) in series with each other, and an odd-numbered switch (SW1, SW3) and an even-numbered switch as viewed from one end side (for example, the upper end side) of the series body.
  • the switches (SW2, SW4) are turned on alternately and connected to the power supply 2 in parallel as a whole.
  • the “capacitors (C1 to C5)” are either one end of the switch series body, with the interconnection points (N2, N3, N4) of the switches and both end points (N1, N5) of the switch series body as a total of five nodes.
  • the first electric circuit for bundling odd nodes (N1, N3, N5) and leading to the first output port Px, and the second output by bundling even nodes (N2, N4) It is provided on at least one of the second electric circuits leading to the port Py, and exists corresponding to five nodes.
  • the post-stage circuit 1r includes an “element series body” and “inductors (L1, L2)”.
  • the “element series body” is formed by connecting a pair of semiconductor elements (D11, D12) that are energized in opposite polarities to each other in series, one end of the series body being connected to the first output port Px, and the other end being Connected to the second output port Py.
  • the “inductors (L1, L2)” are a third electric circuit for bundling two nodes (N11, N13), which are both end points of the element series body, and leading to one end of the load R, and an interconnection point between a pair of semiconductor elements Is provided on at least one of the fourth electric circuits that guide one node (N12) to the other end of the load R, and corresponds to two nodes (N11, N13) out of a total of three nodes.
  • the input voltage 1 kV can be stepped down to a direct current of 125 V.
  • FIG. 8 is a circuit diagram showing a topology variation of the main part of the pre-stage circuit 1 f in the “2C2L” transformer 1.
  • the circuit shown in each of the drawings (a) to (e) includes a pair of switches and a pair of capacitors (reference numerals omitted).
  • FIG. 8A there are capacitors corresponding to the node N3 of the switch series body and the node N2 of the interconnection point of the pair of switches.
  • B is the topology of FIG.
  • C has a capacitor corresponding to the node N1 of the switch series body and the node N2 of the interconnection point of the pair of switches.
  • D is an example in which two capacitors exist corresponding to the node N3 of the switch series body and one capacitor exists in the output direction corresponding to the node N1.
  • (E) is an example in which two capacitors exist corresponding to the node N1 of the switch series body and one capacitor exists in the output direction corresponding to the node N3. In any circuit, there are two capacitors, but capacitors may exist corresponding to all the nodes N1 to N3.
  • FIG. 9 is a circuit diagram showing a topology variation with respect to the main part of the post-stage circuit 1r.
  • the rear circuit 1r connected to the load is constituted by a pair of switches and a pair of inductors (reference numerals omitted).
  • a diode can be used as shown in FIG.
  • FIG. 9A there are inductors corresponding to the node N13 of the switch series body and the node N12 of the interconnection point of the pair of switches.
  • B is the topology of FIG.
  • In (c) an inductor exists corresponding to the node N11 of the switch series body and the node N12 of the interconnection point of the pair of switches.
  • D is an example in which two inductors exist corresponding to the node N13 of the switch series body, and one inductor exists in the output direction corresponding to the node N11.
  • E is an example in which two inductors exist corresponding to the node N11 of the switch series body and one inductor exists in the output direction corresponding to the node N13. In each circuit, there are two inductors, but there may be inductors corresponding to all the nodes N11 to N13.
  • FIG. 10 is a diagram of a main part of the pre-stage circuit 1 f in the “4C2L” transformer 1.
  • the first electric circuit that bundles the odd nodes N1, N3, and N5 and leads to the first output port Px is represented by a solid line
  • the even nodes N2 and N4 are bundled to the second output port Py.
  • the second electric circuit to be guided is represented by a broken line.
  • what is represented by a broken line is for convenience of display, and is an electric circuit coexisting with the first electric circuit.
  • This topology is the same as that of the pre-stage circuit 1f of FIG.
  • the first electric circuit (solid line) or the second electric circuit (broken line) are bundled with each other, and at least one capacitor is interposed between the connected nodes in order to realize DC insulation. It is necessary to be.
  • FIG. 11 and 12 are diagrams showing circuit variations of the first electric circuit when the total number of capacitors is not reduced from the first electric circuit (solid line) in FIG.
  • capacitors are provided in the three electric circuits before being bundled together (same as FIG. 10).
  • capacitors are provided in two of the three electric circuits before being bundled, and capacitors are also provided in one electric circuit after being bundled.
  • the electric circuit is bundled in two stages, and a capacitor is provided before or after the bundle.
  • FIG. 13 is a diagram showing circuit variations of the first electric circuit when the total number of capacitors is reduced by one from the first electric circuit (solid line) in FIG.
  • any one of N1, N3, and N5 is directly connected to the first output port Px.
  • the other nodes are connected to the first output port Px via one or two capacitors.
  • FIG. 14 is a diagram showing a circuit variation of the second electric circuit (broken line) in FIG. (A),
  • (b) is a circuit diagram in the case of reducing one capacitor from the second electric circuit without reducing the capacitor from the first electric circuit.
  • the node N2 is directly connected to the second output port Py.
  • the node N4 is connected to the second output port Py through a capacitor.
  • the node N4 is directly connected to the second output port Py.
  • the node N2 is connected to the second output port Py through a capacitor.
  • (d), (e) is a circuit diagram in the case where one capacitor is reduced from the first electric circuit and the capacitor is not decreased from the second electric circuit.
  • the nodes N2 and N4 are both connected to the second output port Py via one or two capacitors. .
  • FIG. 15 is a diagram of a main part of the pre-stage circuit 1 f in the “6C2L” transformer 1.
  • the first electric circuit that bundles odd nodes N1, N3, N5, and N7 and leads them to the first output port Px when viewed from one end of the switch series body is represented by a solid line, and the even nodes N2, N4, and N6 are bundled to be the second.
  • the second electric circuit leading to the output port Py is represented by a broken line.
  • what is represented by a broken line is for convenience of display, and is an electric circuit coexisting with the first electric circuit.
  • FIG. 16 is a diagram showing circuit variations when one capacitor is reduced from the first electric circuit (solid line) or the second electric circuit (broken line) in FIG.
  • the node N3 is directly connected to the first output port Px without a capacitor.
  • the node N7 is directly connected to the first output port Px without passing through a capacitor.
  • the node N4 is directly connected to the second output port Py without passing through a capacitor.
  • the pre-stage circuit 1f (FIGS. 1, 8, and 10 to 16) is formed by connecting a plurality of switches that are multiples of (a) 2 in series with each other, and the odd-numbered circuit viewed from one end side of the series body.
  • the switch and the even-numbered switch are alternately turned on, and as a whole, the switch series body connected in parallel to the power supply, and (b) the total number of m of the interconnection points of the switches and the end points of the switch series body
  • a first electric circuit that bundles odd nodes and leads them to the first output port when viewed in the order of 1 to m from any one end side of the switch series body, and a second output port that bundles even nodes
  • a capacitor that is provided on at least one of the second electric circuits leading to the first electric circuit and exists corresponding to at least (m ⁇ 1) nodes.
  • the post-stage circuit 1r (FIGS. 1, 7, and 9) includes (c) a pair of semiconductor elements that conduct currents having opposite polarities, connected in series, and one end of the series body is the first output port. An element series body having the other end connected to the second output port; and (d) a third electric circuit for bundling two nodes that are both end points of the element series body and leading to one end of the load; Is provided on at least one of the fourth circuit that leads one node which is an interconnection point of the semiconductor elements to the other end of the load, and exists corresponding to at least two of the three nodes in total And an inductor.
  • an element series body can be configured by serially connecting the energization directions in opposite directions.
  • the semiconductor element is a switch, a pair of switches are connected in series to form an element series body, and the pair of switches are alternately turned on.
  • the transformation can be performed by the circuit configuration including the front circuit 1f and the rear circuit 1r and switching.
  • a transformer device 1 as a power transformer, a conventional transformer including a coil and an iron core becomes unnecessary. Therefore, a dramatic reduction in size and weight of the transformer and a cost reduction associated therewith can be realized.
  • the problems of parasitic capacitance and leakage magnetic field generation which are problems with high-frequency transformers, are eliminated, and a low-loss transformer can be realized.
  • the power source can be applied to both AC and DC.
  • FIG. 17 is a circuit diagram showing a modification procedure for the pre-stage circuit 1f to the input / output common ground type.
  • A is the pre-stage circuit 1 f described also in FIGS. 7 and 10.
  • B is a pre-stage circuit 1f performing an input / output operation equivalent to the pre-stage circuit 1f of (a).
  • the topology of FIG. 13E and the topology of FIG. 14D are used.
  • the pre-stage circuit 1f of FIG. 17B the node N5 can be directly connected to the first output port Px as it is without passing through a capacitor. Therefore, the pre-stage circuit 1f of (b) is suitable for the input / output common ground.
  • FIG. 18 is a circuit diagram showing a modification procedure of the rear circuit 1r connected to the load R to the input / output common ground type.
  • (A) is a circuit using three inductors L1 to L3 which can be said to be the original form of the post-stage circuit 1r. From this point, the circuit of (b) can be obtained by omitting the inductor L2. However, the circuit of (b) is not suitable when it is desired to ground the electric circuit at the bottom of the circuit. Therefore, the inductor L3 is omitted from (a) and the polarities of the diodes D11 and D12 are inverted to form the circuit of (c).
  • the circuit (c) is suitable for the input / output common ground type because there is no circuit element in the electric circuit at the bottom of the circuit.
  • the circuit (c) becomes the circuit (d) when expressed by changing the position of the inductor L1.
  • the circuit of (c) and the circuit of (d) are the same as circuit connection.
  • FIG. 19 is a circuit diagram of the input / output common ground type transformer 1. This transformer device 1 is obtained by applying the modification shown in FIGS. 17 and 18 to the circuit of FIG. In FIG. 19, the transformer device 1 is provided between a power source 2 and a load R, and includes a front circuit 1f and a rear circuit 1r.
  • the pre-stage circuit 1 f includes the following “switch series body”, “capacitor”, and “grounding circuit”.
  • the “switch series body” is formed by connecting four switches SW1 to SW4 in series with each other.
  • the odd-numbered switches SW1 and SW3 and the even-numbered switches SW2 and SW4 are alternately viewed from the upper end side of the series body. And is connected in parallel to the power source 2 as a whole.
  • the interconnection points N2, N3, N4 of each switch and the both end points N1, N5 of the switch series body are a total of five nodes, and one of the both end points is a ground node N5.
  • Capacitors C1 and C3 are provided in the first electric circuit, and capacitors C2 and C4 are provided in the second electric circuit. However, the capacitors exist in the output direction corresponding to the remaining four nodes excluding the ground node N5. This correspondence is as follows. N1: C1, C3 N2: C2, C4 N3: C3 N4: C4 The ground circuit G connects the ground node N5 directly to the first output port Px without passing through a capacitor.
  • a “switch series body” consists of a plurality of switches that are multiples of 2 connected in series to each other, and an odd number when viewed from one end of the series body. These switches and even-numbered switches are turned on alternately, and are connected in parallel to the power supply as a whole.
  • the “capacitor” is any one of the switch series bodies in which the interconnection point of each switch and the both end points of the switch series body are a total of m nodes, and one of the both end points is a ground node.
  • the post-stage circuit 1r includes a “diode series body” and an “inductor”.
  • the “diode series body” is formed by connecting a pair of diodes D11 and D12 that are energized with opposite polarities in series, and one end (node N13) of the series body is the ground terminal of the first output port Px and the load R. The other end (node N11) of the series body is connected to the second output port Py.
  • the inductor L1 is provided in the third electric circuit that guides the non-grounded end (node N11) of the diode series body to the grounded end of the load R.
  • the inductor L2 is provided in the fourth electric circuit that guides the interconnection point (node N12) of the pair of diodes D11 and D12 to the ungrounded end of the load R.
  • the post-stage circuit 1r includes an “element series body” and an “inductor”.
  • the “element series body” is formed by connecting a pair of semiconductor elements that are energized in opposite polarities to each other in series, and one end of the series body is connected to the first output port and the ground end of the load. Is connected to the second output port.
  • the “inductor” is a third electric circuit that leads the non-grounded end of the element series body to the grounded end of the load, and a fourth electric circuit that leads an interconnection point of the pair of semiconductor elements to the non-grounded end of the load, respectively. Provided.
  • the input / output common ground type transformer device 1 configured as described above, transformation can be performed by the circuit configuration including the front circuit 1f and the rear circuit 1r and switching, as in FIG.
  • a transformer device 1 as a power transformer, a conventional transformer including a coil and an iron core becomes unnecessary. Therefore, a dramatic reduction in size and weight of the transformer and a cost reduction associated therewith can be realized.
  • the problems of parasitic capacitance and leakage magnetic field generation which are problems with high-frequency transformers, are eliminated, and a low-loss transformer can be realized.
  • the power source can be applied to both AC and DC.
  • the transformer device 1 can perform common input / output grounding from the power source 2 to the load R. In this case, there is an advantage that the ground line can be shared. There is also an advantage that the number of parts is small.
  • the dead time is either from the moment when the control for all the switches is turned off between the time when the odd-numbered switches SW1 and SW3 and the even-numbered switches SW2 and SW4 are alternately turned on in FIG. This is a transitional time until the switch control is turned on.
  • FIG. 20 is a graph showing changes in the switch voltage (drain-source voltage) when the odd-numbered or even-numbered switch is turned off from on and turned on again.
  • the switch voltage is 0V when on and 500V when off.
  • ZVT Zero Voltage Transition
  • a zero voltage transition that turns on after the switch voltage drops to 0 V is preferable in order to minimize switching loss.
  • FIG. 21 is a graph showing the relationship with ZVT by setting the length of the dead time from off to on to three types of large, medium and small.
  • the dead time ⁇ is smaller than the appropriate value (medium)
  • the voltage changes as indicated by the alternate long and short dash line, and the next turn-on starts before reaching 0V. That is, it is not a ZVT.
  • the dead time ⁇ is larger than the appropriate value (medium)
  • the voltage changes as shown by a solid line and reaches 0V at one end, but then the voltage rises again and eventually the next ON is started as it is. That is, this is not ZVT. Therefore, it can be said that ⁇ indicated by a broken line has an appropriate range that is not too large and not too small.
  • FIG. 22 is a graph showing the change in various quantities when changing from off to on across the dead time ⁇ , with the time on the horizontal axis enlarged. Shown are four quantities of any one of the switch voltage V SW (solid line), the current I L1 flowing through the inductor L1 (broken line), the current I D11 flowing through the diode D11, and the current I D12 flowing through the diode D12. It is a change.
  • the dead time ⁇ includes the first half time ⁇ 1 from 500 V to 250 V, and the subsequent second half time ⁇ 2 from 250 V to 0 V. That is, ⁇ ⁇ ⁇ 1 + ⁇ 2 (1) It is.
  • the slopes of the first half time ⁇ 1 and the second half time ⁇ 2 are slightly different from each other, and ⁇ 1 ⁇ 2 . Therefore, the dead time ⁇ can be considered separately for the first half time ⁇ 1 and the second half time ⁇ 2 .
  • ⁇ 1 Voltage is from 4V out to 2V out
  • ⁇ 2 The voltage is from 2V out to 0.
  • the diode D12 conducts and the current I D12 flows.
  • the diode D11 is turned on and the current ID11 flows.
  • FIG. 23 is a diagram illustrating the flow of current in the first half time ⁇ 1 for the circuit on the rear stage side of the switches SW1 to SW4 after describing the floating capacitances C11 to C14 respectively included in the switches SW1 to SW4 in FIG.
  • Stray capacitance C11 ⁇ C14 is assumed to have a common capacitance C DS.
  • the diode D12 becomes conductive, diode D11 has become nonconductive.
  • FIG. 24 shows stray capacitances C11 to C14 that the switches SW1 to SW4 in FIG. 19 respectively have, and shows the current flow in the second half time ⁇ 2 for the circuit on the rear stage side of the switches SW1 to SW4.
  • FIG. In the second half time ⁇ 2 the diode D11 is conductive and the diode D12 is nonconductive.
  • the voltage waveform at both ends of the inductors L1 and L2 is a rectangular wave with a duty ratio of 50%.
  • the absolute value of the voltage V L across the inductor L1 is twice the output voltage. That is, assuming that the maximum value of the voltage V L is V Lmax and the minimum value is V Lmin , V Lmax ⁇ 2V out V Lmin ⁇ -2V out It is.
  • FIG. 25A is a graph showing the output voltage of the transformer 1.
  • (B) is a graph showing a voltage V LI across the inductor L1.
  • the voltage V L1 indicates ⁇ 250V,
  • FIG. 26 is a graph showing waveforms of the switch voltage V SW (solid line) and the current I Q (broken line).
  • FIG. 27 is an enlarged view of the portion surrounded by the upper right square in FIG.
  • the slope of the switch voltage in the dead time tau (solid line) is changed, it changes the change characteristic of the current I Q. Therefore, the change of the current I Q, and the first half of time ⁇ 1, be divided into the second half time ⁇ 2.
  • FIG. 28 is a diagram showing the vicinity of the top of the current I Q of the linear approximation.
  • ⁇ 1 (T / 4) + (L 1 / 4R 3 ) -(1/4) [ ⁇ T + (L 1 / R 3 ) ⁇ 2 -128L 1 C DS ] 1/2 ... (7) It becomes.
  • FIG. 29 is a diagram in which the waveform of FIG. 28 is extended in the time axis direction (right direction).
  • ⁇ 0 elapses, a negative current flows. This means that the charge returns from the stray capacitance CDS to the inductor L1. If this happens, the switch voltage will rise again, so the time ⁇ 0 must not be exceeded.
  • tau max is, ⁇ max ⁇ (T / 2 ) of course it must be.
  • the dead time ⁇ range should be set as follows. ⁇ 1 + ⁇ 2 ⁇ ⁇ ⁇ ⁇ 0 + ⁇ 1 (14)
  • ⁇ 0 , ⁇ 1 and ⁇ 2 are as follows.
  • ⁇ 0 , ⁇ 1 , and ⁇ 2 are as follows when generalized in consideration of the multi-stage of the previous circuit. Note that equation (14) remains unchanged even when multistage is considered.
  • the control unit 3 of the transformer 1 performs the floating capacitance of the switch from the inductor L1 while one of the diodes D11 and D12 (D12) is conducting after the dead time start time.
  • a first half time tau 1 obtained based on the charge transferred to the C DS, calculated based on the charge transferred from the inductor L1 to the stray capacitance C DS switch between the other diode D11, D12 to (D11) is conducting seeking a late time tau 2 to be, on the basis of the first half time tau 1 and the second half time tau 2, it is possible to determine the dead time tau.
  • an appropriate dead time ⁇ can be determined based on the times ⁇ 1 and ⁇ 2 obtained by paying attention to the movement of charges during the dead time, and zero voltage transition (ZVT) can be realized.
  • ZVT zero voltage transition
  • the control unit 3 before the charge transferred to the floating capacitance C DS returns to inductor L1 that end the dead time tau, it is possible to prevent the re-rise of the switch voltage. Further, the preferred range of the dead time ⁇ can be clearly defined by the above equations (7), (9), (13), and (14), and zero voltage transition can be realized with certainty. Further, since the inductance that is a factor for determining the range of ⁇ is only the inductor L1, there is an advantage that the low-loss inductor that should have a precise inductance may be only L1.
  • FIG. 30 is a graph showing the relationship between the dead time ⁇ [ns] and the efficiency [%] in the case of condition 1.
  • FIG. 31 is a graph showing the relationship between the dead time ⁇ [ns] in the case of condition 1 and the output power [W] as the transformer.
  • FIG. 32 is a graph showing the relationship between dead time ⁇ [ns] and efficiency [%] in the case of condition 2.
  • FIG. 33 is a graph showing the relationship between the dead time ⁇ [ns] and the output power [W] as the transformer in the case of condition 2.
  • ⁇ min and ⁇ max are shown on the graph, it can be seen that this is consistent with a stable high output range on the characteristics of the graph.
  • the transformer can obtain excellent efficiency and stable high output.
  • FIG. 34 is an actually measured waveform of the switch voltage for the switch SW4 when ⁇ is 200 ns.
  • the control is turned on around the circle in the figure.
  • FIG. 35 is an actually measured waveform of the switch voltage when ⁇ is 500 ns.
  • FIG. 36 shows a measured waveform of the switch voltage when ⁇ is 1000 ns. In this case, it is ZVT.
  • FIG. 37 shows an actual measurement waveform of the switch voltage when ⁇ is 2000 ns. In this case, it is ZVT. In other words, this is a theoretical result that ⁇ becomes ZVT at 449 to 2685 ns.
  • FIG. 38 shows a measured waveform of the switch voltage when ⁇ is 2700 ns. In this case, the voltage begins to rise again when the control is turned on.
  • FIG. 39 is a measured waveform of the switch voltage when ⁇ is 3000 ns. In this case, when the control is turned on, the voltage rises again. That is, ⁇ max is in good agreement with the calculated value of 2585 ns.
  • FIG. 40 is a circuit diagram of the input / output common grounding type “2C2L” transformer 1.
  • the circuit diagram is simplified by omitting illustration of a diode, a bleeder resistor, and the like.
  • the semiconductor elements D11 and D12 of the post-stage circuit 1r are diodes having opposite polarities or switches that are alternately turned on (the same applies hereinafter). The result of verifying the performance of the transformer 1 in FIG. 40 is shown below.
  • FIG. 41 is a graph showing the relationship between dead time ⁇ [ns] and efficiency [%] in the case of condition 1.
  • FIG. 42 is a graph showing the relationship between the dead time ⁇ [ns] in the case of condition 1 and the output power [W] as the transformer.
  • FIG. 43 is a graph showing the relationship between dead time ⁇ [ns] and efficiency [%] in the case of condition 2.
  • FIG. 44 is a graph showing the relationship between the dead time ⁇ [ns] and the output power [W] as the transformer in the case of condition 2.
  • ⁇ min and ⁇ max are shown on the graph, it can be seen that this is consistent with a stable high output range on the characteristics of the graph.
  • FIG. 45 is a circuit diagram of the input / output common grounding type “4C2L” transformer device 1. Although it is a circuit equivalent to FIG. 19, the position of the capacitor C3 is slightly different from FIG. The results of verifying the performance of the transformer 1 are shown below.
  • FIG. 46 is a graph showing the relationship between dead time ⁇ [ns] and efficiency [%] in condition 1.
  • FIG. 47 is a graph showing a relationship between the dead time ⁇ [ns] in the case of condition 1 and the output power [W] as the transformer.
  • ⁇ min and ⁇ max are shown on the graph, it can be seen that this is consistent with a stable high output range on the characteristics of the graph.
  • FIG. 48 is a graph showing the relationship between dead time ⁇ [ns] and efficiency [%] in the case of condition 2.
  • FIG. 49 is a graph showing the relationship between the dead time ⁇ [ns] in the case of condition 2 and the output power [W] as the transformer.
  • FIG. 50 is a circuit diagram of the input / output common grounding type “6C2L” transformer device 1. The results of verifying the performance of the transformer 1 are shown below.
  • FIG. 51 is a graph showing the relationship between dead time ⁇ [ns] and efficiency [%] in the case of condition 1.
  • FIG. 52 is a graph showing a relationship between the dead time ⁇ [ns] in the case of condition 1 and the output power [W] as the transformer.
  • FIG. 53 is a graph showing the relationship between dead time ⁇ [ns] and efficiency [%] in the case of condition 2.
  • FIG. 54 is a graph showing the relationship between the dead time ⁇ [ns] and the output power [W] as the transformer in the case of condition 2.
  • ⁇ min and ⁇ max are shown on the graph, it can be seen that this is consistent with a stable high output range on the characteristics of the graph.

Landscapes

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Abstract

　前段回路として、奇数番目のスイッチと偶数番目のスイッチとは交互にオン動作し、全体としては電源に対して並列に接続されるスイッチ直列体と、各スイッチの相互接続点及びスイッチ直列体の両端点を合計ｍ個のノードとし、かつ、両端点のいずれか一方を接地ノードとして、奇数ノードを束ねて第１出力ポートへ導く第１電路、及び、偶数ノードを束ねて第２出力ポートへ導く第２電路の少なくとも一方の電路上に設けられ、接地ノードを除く（ｍ－１）個のノードに対応して存在するキャパシタと、キャパシタを介さずに、接地ノードを第１出力ポートに直結する接地電路と、を備える。また、後段回路として、互いに逆極性の通電動作をする一対の半導体素子を互いに直列に接続して成り、直列体の一端が第１出力ポート及び負荷の接地端に接続され、直列体の他端が第２出力ポートに接続される素子直列体と、素子直列体の非接地端を負荷の接地端へ導く第３電路、及び、一対の半導体素子の相互接続点を負荷の非接地端へ導く第４電路にそれぞれ設けられたインダクタと、を備える。

Description

変圧装置
　本発明は、変圧装置に関する。
　商用交流の送配電系統には、変圧器が用いられる。需要家の直近では、例えば６６００Ｖ（５０Ｈｚ又は６０Ｈｚ）を、２００Ｖに変圧する柱上トランスが用いられる（非特許文献１参照。）。このような柱上トランスは、導線となる太いコイルが鉄心に巻回されており、相応の重量がある。また、さらに絶縁油やケースを含めると、例えば直径４０ｃｍ、高さ８０ｃｍのタイプでは２００ｋｇ程度の重量がある。
　一方、次世代の電力システムであるスマートグリッドの実現に向け、ＳＳＴ（Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｔｒａｎｓｆｏｒｍｅｒ）の研究が行われている。ＳＳＴには、高周波トランスが用いられる（例えば、非特許文献２参照。）。
　また、近年、例えば太陽光発電の出力電圧（直流）を降圧して、低圧の計測用電源等に使用したいという需要がある。太陽光発電の出力電圧は１０００Ｖもの高電圧になる場合があり、これを１００～２００Ｖ程度に降圧するには、交流回路と同様に、降圧トランスのような装置が途中に必要となる。
中部電力ホームページ、「柱上変圧器」、［ｏｎｌｉｎｅ］、［平成２６年９月１２日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｃｈｕｄｅｎ．ｃｏ．ｊｐ／ｋｉｄｓ／ｋｉｄｓ＿ｄｅｎｋｉ／ｈｏｍｅ／ｈｏｍ＿ｋａｋｕ／ｉｎｄｅｘ．ｈｔｍｌ＞ Ｆａｌｃｏｎｅｓ，　Ｓ．：　ｅｔ　ａｌ．，　Ｐｏｗｅｒ　ａｎｄ　Ｅｎｅｒｇｙ　Ｓｏｃｉｅｔｙ　Ｇｅｎｅｒａｌ　Ｍｅｅｔｉｎｇ，　２０１０　ＩＥＥＥ，　ｐｐ．　１－８，　Ｍｉｎｎｅａｐｏｌｉｓ，　Ｊｕｌｙ　２０１０
　従来の柱上トランスは重く、従って、取り扱いが容易ではない。また、その外形寸法を収めるに足る大きな取付スペースが、柱上に必要である。
　一方、高周波トランスは、寄生容量の影響が回避できず、設計上の困難性がある。
　かかる従来の問題点に鑑み、本発明は、小型軽量で、従来のトランスのような磁気結合や電磁誘導、相互インダクタンス用のコイルや鉄心等を必要としない画期的な次世代の変圧装置を提供することを目的とする。なお、電源は交流、直流いずれの場合もある。
　本発明の変圧装置は、電源と負荷との間に設けられ、前段回路及び後段回路によって構成されている。
　前記前段回路は、（ａ）２の倍数である複数のスイッチを互いに直列に接続して成り、直列体のいずれか一端側から見て奇数番目のスイッチと偶数番目のスイッチとは交互にオン動作し、全体としては前記電源に対して並列に接続されるスイッチ直列体と、（ｂ）各スイッチの相互接続点及び前記スイッチ直列体の両端点を合計ｍ個のノードとし、かつ、前記両端点のいずれか一方を接地ノードとして、前記スイッチ直列体のいずれか一端側から１～ｍの順番に見たとき、奇数ノードを束ねて第１出力ポートへ導く第１電路、及び、偶数ノードを束ねて第２出力ポートへ導く第２電路の少なくとも一方の電路上に設けられ、前記接地ノードを除く（ｍ－１）個のノードに対応して存在するキャパシタと、（ｃ）キャパシタを介さずに、前記接地ノードを前記第１出力ポートに直結する接地電路と、を備えている。
　また、前記後段回路は、（ｄ）互いに逆極性の通電動作をする一対の半導体素子を互いに直列に接続して成り、直列体の一端が前記第１出力ポート及び前記負荷の接地端に接続され、直列体の他端が前記第２出力ポートに接続される素子直列体と、（ｅ）前記素子直列体の非接地端を前記負荷の接地端へ導く第３電路、及び、前記一対の半導体素子の相互接続点を前記負荷の非接地端へ導く第４電路にそれぞれ設けられたインダクタと、を備えている。
　また、変圧装置は、前記スイッチのオン／オフ動作を制御する制御部を備えている。
　本発明の変圧装置によれば、小型軽量で、従来のトランスのような磁気結合や電磁誘導、相互インダクタンス用のコイルや鉄心等を必要としない画期的な次世代の変圧装置を提供することができる。また、この変圧装置は入出力共通接地が可能である。
本実施形態に係る変圧装置の原形としての変圧装置の回路図である。 （ａ）は、図１における４つのスイッチのうち、上側にある２つのスイッチがオンで、下側にある２つのスイッチがオフであるときの、実体接続の状態を示す回路図であり、また、（ｂ）は、（ａ）と同じ回路図を、階段状に書き換えた回路図である。 （ａ）は、図１における４つのスイッチのうち、下側にある２つのスイッチがオンで、上側にある２つのスイッチがオフであるときの、実体接続の状態を示す回路図であり、また、（ｂ）は、（ａ）と同じ回路図を、階段状に書き換えた回路図である。 上が、変圧装置に対する入力電圧、下が、入力電流をそれぞれ表す波形図である。 変圧の中間段階での電圧ｖｍ、電流ｉｍをそれぞれ表す波形図である。 上が、変圧装置からの出力電圧、下が、出力電流をそれぞれ表す波形図である。 より実用的に発展させた変圧装置の一例を示す回路図である。 「２Ｃ２Ｌ」の変圧装置における、前段回路の要部についての、トポロジーのバリエーションを示す回路図である。 後段回路の要部についての、トポロジーのバリエーションを示す回路図である。 「４Ｃ２Ｌ」の変圧装置における前段回路の要部の図である。 図１０における第１電路（実線）からキャパシタ総数を減らさない場合の、第１電路の回路バリエーションを示す図である。 図１０における第１電路（実線）からキャパシタ総数を減らさない場合の、第１電路の他の回路バリエーションを示す図である。 図１０における第１電路（実線）からキャパシタ総数を１個減らす場合の、第１電路の回路バリエーションを示す図である。 図１０における第２電路（破線）の回路バリエーションを示す図である。 「６Ｃ２Ｌ」の変圧装置における前段回路の要部の図である。 図１５における第１電路（実線）又は第２電路（破線）からキャパシタを１個減らす場合の、回路バリエーションを示す図である。 前段回路についての入出力共通接地型への変形要領を示す回路図である。 負荷へ接続される後段回路についての、入出力共通接地型への変形要領を示す回路図である。 入出力共通接地型の変圧装置の回路図である。 奇数番目又は偶数番目のスイッチがオンからオフになり、再びオンになるときのスイッチ電圧（ドレイン－ソース間電圧）の変化を示すグラフである。 オフからオンへのデッドタイムの長さを大・中・小の３種類に設定し、ＺＶＴとの関係を示すグラフである。 デッドタイムτを挟んでオフからオンへ変化するときの諸量の変化を、横軸の時間を拡大して示したグラフである。 図１９におけるスイッチがそれぞれ持つ浮遊キャパシタンスを記載した上で、スイッチより後段側の回路についての前半時間における電流の流れを示した図である。 図１９におけるスイッチがそれぞれ持つ浮遊キャパシタンスを記載した上で、スイッチより後段側の回路についての後半時間における電流の流れを示した図である。 （ａ）は、変圧装置の出力電圧を示すグラフであり、（ｂ）は、インダクタの両端の電圧を示すグラフである。 スイッチ電圧ＶＳＷ（実線）及び電流ＩＱ（破線）の各波形を示すグラフである。 図２６における右上の四角で囲んだ部分を拡大した図である。 直線近似した電流ＩＱの頂点付近を示す図である。 図２８の波形を時間軸方向（右方向）へ延長した図である。 条件１の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。 条件１の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。 条件２の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。 条件２の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。 τが２００ｎｓの場合のスイッチ電圧の実測波形である。 τが５００ｎｓの場合のスイッチ電圧の実測波形である。 τが１０００ｎｓの場合のスイッチ電圧の実測波形である。 τが２０００ｎｓの場合のスイッチ電圧の実測波形である。 τが２７００ｎｓの場合のスイッチ電圧の実測波形である。 τが３０００ｎｓの場合のスイッチ電圧の実測波形である。 入出力共通接地型で「２Ｃ２Ｌ」の変圧装置の回路図である。 図４０の変圧装置において、条件１の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。 図４０の変圧装置において、条件１の場合のデッドタイムτ［ｎｓ］と出力電力［Ｗ］との関係を示すグラフである。 図４０の変圧装置において、条件２の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。 図４０の変圧装置において、条件２の場合のデッドタイムτ［ｎｓ］と出力電力［Ｗ］との関係を示すグラフである。 入出力共通接地型で「４Ｃ２Ｌ」の変圧装置の回路図である。 図４５の変圧装置において、条件１の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。 図４５の変圧装置において、条件１の場合のデッドタイムτ［ｎｓ］と出力電力［Ｗ］との関係を示すグラフである。 図４５の変圧装置において、条件２の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。 図４５の変圧装置において、条件２の場合のデッドタイムτ［ｎｓ］と出力電力［Ｗ］との関係を示すグラフである。 入出力共通接地型で「６Ｃ２Ｌ」の変圧装置の回路図である。 図５０の変圧装置において、条件１の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。 図５０の変圧装置において、条件１の場合のデッドタイムτ［ｎｓ］と出力電力［Ｗ］との関係を示すグラフである。 図５０の変圧装置において、条件２の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。 図５０の変圧装置において、条件２の場合のデッドタイムτ［ｎｓ］と出力電力［Ｗ］との関係を示すグラフである。
　［実施形態の要旨］
　本発明の実施形態の要旨としては、少なくとも以下のものが含まれる。
　（１）これは、電源と負荷との間に設けられる変圧装置であって、前段回路及び後段回路によって構成されている。
　前記前段回路は、（ａ）２の倍数である複数のスイッチを互いに直列に接続して成り、直列体のいずれか一端側から見て奇数番目のスイッチと偶数番目のスイッチとは交互にオン動作し、全体としては前記電源に対して並列に接続されるスイッチ直列体と、（ｂ）各スイッチの相互接続点及び前記スイッチ直列体の両端点を合計ｍ個のノードとし、かつ、前記両端点のいずれか一方を接地ノードとして、前記スイッチ直列体のいずれか一端側から１～ｍの順番に見たとき、奇数ノードを束ねて第１出力ポートへ導く第１電路、及び、偶数ノードを束ねて第２出力ポートへ導く第２電路の少なくとも一方の電路上に設けられ、前記接地ノードを除く（ｍ－１）個のノードに対応して存在するキャパシタと、（ｃ）キャパシタを介さずに、前記接地ノードを前記第１出力ポートに直結する接地電路と、を備えている。
　また、前記後段回路は、（ｄ）互いに逆極性の通電動作をする一対の半導体素子を互いに直列に接続して成り、直列体の一端が前記第１出力ポート及び前記負荷の接地端に接続され、直列体の他端が前記第２出力ポートに接続される素子直列体と、（ｅ）前記素子直列体の非接地端を前記負荷の接地端へ導く第３電路、及び、前記一対の半導体素子の相互接続点を前記負荷の非接地端へ導く第４電路にそれぞれ設けられたインダクタと、を備えている。
　そして、変圧装置は、前記スイッチのオン／オフ動作を制御する制御部を備えている。
　上記（１）のように構成された変圧装置では、前段回路及び後段回路を含む回路構成とスイッチングとによって変圧を行うことができる。このような変圧装置を電力用の変圧器として用いることにより、コイルや鉄心等を含む従来のトランスは不要となる。従って、変圧器の飛躍的な小型軽量化及び、それに伴う低コスト化を実現することができる。また、高周波トランスで課題となる寄生容量、漏れ磁界発生の問題も解消され、低損失な変圧器を実現することができる。なお、電源は、交流、直流共に、適用可能である。
　そして、この変圧装置は、電源から負荷まで入出力共通接地が可能である。この場合、接地線の共用という利点がある。
　（２）また、（１）の変圧装置において、前記奇数番目のスイッチ及び前記偶数番目のスイッチに対する制御がいずれもオフになったデッドタイム開始時刻から、いずれか一方のスイッチに対する制御がオンになるデッドタイム終了時刻までの時間をデッドタイムτとすると、前記制御部は、前記デッドタイム開始時刻後、前記半導体素子の一方が導通している間に前記第３電路のインダクタから前記スイッチの浮遊キャパシタンスに移動する電荷に基づいて求められる前半時間τ１と、前記半導体素子の他方が導通している間に前記第３電路のインダクタから前記スイッチの浮遊キャパシタンスに移動する電荷に基づいて求められる後半時間τ２とを求め、前半時間τ１及び後半時間τ２に基づいて、前記デッドタイムτを定めるようにしてもよい。
　この場合、デッドタイムにおける電荷の移動に着目して求めた時間τ１，τ２に基づいて、適切なデッドタイムτを定め、ゼロ電圧遷移（ＺＶＴ：Zero Volt Transition）を実現することができる。
　（３）また、（２）の変圧装置において、前記制御部は、前記浮遊キャパシタンスに移動した電荷が前記第３電路のインダクタに戻る以前に前記デッドタイムτを終わらせることが好ましい。
　浮遊キャパシタンスに移動した電荷が戻ってくるとスイッチ電圧が再上昇するが、それ以前にデッドタイムτを終わらせることで、スイッチ電圧の再上昇を防止することができる。
　（４）また、（３）の変圧装置において、前記スイッチのスイッチング周期をＴ、前記第３電路のインダクタのインダクタンスをＬ１、前記負荷の抵抗値をＲ３とした場合、前記デッドタイムτは、
　τ１＋τ２≦τ≦τ０＋τ１
の関係にあって、
Figure JPOXMLDOC01-appb-I000002
であり、但し、ｎは、浮遊キャパシタンスＣＤＳの個数、ＣｎＤＳは、ｎ番目の浮遊キャパシタンス、上記ルート記号の中の値は符号がプラスであってτ１＜τ２である。
　この場合、デッドタイムτの好適範囲を明確に定め、確実にゼロ電圧遷移を実現することができる。さらに、τの範囲を決める要素となるインダクタンスはインダクタＬ１のみであるので、精密なインダクタンスを有するべき低損失なインダクタがＬ１のみでよいという利点がある。
　［実施形態の詳細］
　以下、実施形態の詳細について図面を参照して説明する。
　《原形回路例１》
　図１は、本実施形態に係る変圧装置の原形としての変圧装置１の回路図である。図において、変圧装置１は、交流電源２と、負荷Ｒ（Ｒは、抵抗値でもある。）との間に設けられている。変圧装置１は、一対のキャパシタＣ１，Ｃ２と、一対のインダクタＬ１，Ｌ２と、４つのスイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２と、これらのスイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２のオン／オフを制御する制御部３とを備えている。制御部３のスイッチング周波数は、例えば１ＭＨｚ程度である。
　なお、一対のキャパシタＣ１，Ｃ２のキャパシタンス値は同じ値であってもよいし、互いに異なる値であってもよい。一対のインダクタＬ１，Ｌ２のインダクタンス値についても同様である。
　スイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２及び制御部３により、変圧装置１の回路接続の状態を切り替えるスイッチ装置４が構成されている。スイッチＳｒ１，Ｓｒ２は互いに同期して動作し、また、スイッチＳｂ１，Ｓｂ２は互いに同期して動作する。そして、スイッチＳｒ１，Ｓｒ２のペアと、スイッチＳｂ１，Ｓｂ２のペアとは、排他的に交互にオンとなるよう動作する。スイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２は、例えば、ＳｉＣ素子又はＧａＮ素子からなる半導体スイッチング素子である。ＳｉＣ素子又はＧａＮ素子は、例えばＳｉ素子に比べて、より高速なスイッチングが可能である。また、素子を多段に接続しなくても、充分な耐圧（例えば６ｋＶ／１個も可能）が得られる。
　図１において、一対のキャパシタＣ１，Ｃ２は、接続点Ｍ１において互いに直列に接続されている。そして、その直列体の両端に、交流電源２が接続されている。一対のキャパシタＣ１，Ｃ２の直列体には入力電圧ｖｉｎが印加され、入力電流ｉｉｎが流れる。
　また、一対のインダクタＬ１，Ｌ２は、接続点Ｍ２において互いに直列に接続されている。そして、その直列体の両端に、キャパシタＣ１，Ｃ２を介した入力電圧ｖｍが印加され、入力電流ｉｍが流れる。負荷Ｒには、スイッチＳｒ２，Ｓｂ２のいずれかがオンのとき電流が流れる。ここで、負荷Ｒに印加される電圧をｖｏｕｔ、変圧装置１から負荷Ｒに流れる出力電流をｉｏｕｔとする。
　図２の（ａ）は、図１における４つのスイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２のうち、上側にある２つのスイッチＳｒ１，Ｓｒ２がオンで、下側にある２つのスイッチＳｂ１，Ｓｂ２がオフであるときの、実体接続の状態を示す回路図である。なお、図１におけるスイッチ装置４の図示は省略している。また、図２の（ｂ）は、（ａ）と同じ回路図を、階段状に書き換えた回路図である。
　一方、図３の（ａ）は、図１における４つのスイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２のうち、下側にある２つのスイッチＳｂ１，Ｓｂ２がオンで、上側にある２つのスイッチＳｒ１，Ｓｒ２がオフであるときの、実体接続の状態を示す回路図である。また、図３の（ｂ）は、（ａ）と同じ回路図を、階段状に書き換えた回路図である。
　図２，図３の状態を交互に繰り返すことにより、キャパシタＣ１，Ｃ２の直列体の接続点Ｍ１を介して取り出される電圧は、さらに、インダクタＬ１，Ｌ２の直列体の接続点Ｍ２を介して取り出される電圧となる。すなわち、一対のキャパシタＣ１，Ｃ２を含む前段回路と、一対のインダクタＬ１，Ｌ２を含む後段回路を備えた回路構成であり、かつ、各段において、スイッチングにより、入力に対する出力の極性が反転する。なお、キャパシタＣ１，Ｃ２に関してはスイッチングにより交互に電流の向きが反転し、インダクタＬ１，Ｌ２に関してはスイッチングにより交互に電圧の向きが反転する。
　ここで、入力電圧は１／４となって出力されるのではないかと推定できる。以下、これを理論的に証明する。
　図２において、交流電源２からの入力電圧をｖｉｎ、負荷Ｒに印加される電圧をｖｏｕｔ、キャパシタＣ１に印加される電圧をｖ１、キャパシタＣ２に印加される電圧をｖ２、インダクタＬ１に流れる電流をｉ１、インダクタＬ２に流れる電流をｉ２とすると、以下の式が成り立つ。
　なお、計算の簡略化のため、キャパシタＣ１，Ｃ２のキャパシタンスは共に同じ値Ｃ、インダクタＬ１，Ｌ２のインダクタンスは共に同じ値Ｌ、とする。
Figure JPOXMLDOC01-appb-I000003
　上記の式は、ｖ１，ｉ１，ｉ２の式に変形すると、以下のようになる。
Figure JPOXMLDOC01-appb-I000004
　ここで、Ｒｉ１＝ｖ３、Ｒｉ２＝ｖ４と置くと、以下の方程式１が得られる。
　（方程式１）
Figure JPOXMLDOC01-appb-I000005
　また、図３において、図２と同様に、交流電源２からの入力電圧をｖｉｎ、負荷Ｒに印加される電圧をｖｏｕｔ、キャパシタＣ１に印加される電圧をｖ１、キャパシタＣ２に印加される電圧をｖ２、インダクタＬ１に流れる電流をｉ１、インダクタＬ２に流れる電流をｉ２とすると、以下の式が成り立つ。
Figure JPOXMLDOC01-appb-I000006
　上記の式は、ｖ１，ｉ１，ｉ２の式に変形すると、以下のようになる。
Figure JPOXMLDOC01-appb-I000007
　ここで、Ｒｉ１＝ｖ３、Ｒｉ２＝ｖ４と置くと、以下の方程式２が得られる。
　（方程式２）
Figure JPOXMLDOC01-appb-I000008
　ここで、上記２つの状態から厳密解の導出は困難である。そこで、実用上問題ないと思われる範囲で以下の条件を設定する。
　（１）入力電圧の周波数ｆｏにおけるＬのインピーダンス（リアクタンス）は、抵抗値に対して十分小さい。すなわち、２πｆｏＬ＜＜Ｒ、である。不等号で示す差は、例えば、１桁以上、より好ましくは２桁以上の差であることが好ましい。これにより、歪みの少ない、より安定した変圧動作が得られる。
　（２）Ｃのインピーダンス（リアクタンス）は、スイッチング周波数ｆｓにおいては、抵抗値Ｒに対して十分小さいが、入力電圧の周波数ｆｏにおいては、抵抗値に対して十分大きい。すなわち、１／（２πｆｓＣ）＜＜Ｒ＜＜１／（２πｆｏＣ）、である。不等号で示す差は、例えば、１桁以上、より好ましくは２桁以上の差であることが好ましい。これにより、歪みの少ない、より安定した変圧動作が得られる。
　（３）また、スイッチングの一周期中で、入力電圧は、ほとんど変化しない。
　従って、ｖｉｎ（ｔ＋Δｔ）＝ｖｉｎ（ｔ）　（０　≦　Δｔ　≦　１／ｆｓ）
　（４）系は定常であり、周期（１／ｆｓ）で同等な状態に戻る。
　従って、ｖｘ（ｔ＋（１／ｆｓ））≒　ｖｘ（ｔ）　（ｘ＝１，２，３，４）
　スイッチＳｒ１，Ｓｒ２が、０≦ｔ≦（１／２ｆｓ）の時間でオン、スイッチＳｂ１，Ｓｂ２が、（１／２ｆｓ）≦ｔ≦（１／ｆｓ）の時間でオンになるとすると、方程式１についてはｔ＝０の周りで１次近似して以下の方程式３が得られる。また、方程式２については、ｔ＝（１／２ｆｓ）の周りで１次近似して以下の方程式４が得られる。
　（方程式３）
Figure JPOXMLDOC01-appb-I000009
　なお、上記の方程式（３）において、３段目の式における右辺の第３項の、－（１／２）｛ｖｉｎ（１／２ｆｓ）－ｖｉｎ（０）｝は、十分に０に近い値である。
　（方程式４）
Figure JPOXMLDOC01-appb-I000010
　なお、上記の方程式（４）において、３段目の式における右辺の第３項の、－（１／２）｛ｖｉｎ（１／ｆｓ）－ｖｉｎ（１／２ｆｓ）｝は、十分に０に近い値である。
　ここで、方程式３，４におけるｖ１，ｖ３，ｖ４をそれぞれ繋げると、すなわち、ｖ１（０）＝ｖ１（１／ｆｓ）、ｖ３（０）＝ｖ３（１／ｆｓ）、ｖ４（０）＝ｖ４（１／ｆｓ）、であることを利用し、また、ΔＴ＝１／（２ｆｓ）とおいて、以下の式が得られる。
Figure JPOXMLDOC01-appb-I000011
　また、上記（直前）の式の１段目と２段目との和をとると、
ｖｉｎ＝－２｛ｖ３（０）＋ｖ４（０）＋ｖ３（ΔＴ）＋ｖ４（ΔＴ）｝＋ｖ１（０）－ｖ１（ΔＴ）
　ここで、方程式３の３段目の式より、ｖ１（０）－ｖ１（ΔＴ）＝（１／（４ｆｓＣＲ））ｖ４（０）
　また、－ｖｏｕｔ＝Ｒ（ｉ１＋ｉ２）＝ｖ３＋ｖ４であり、常に成り立つ式であるので、以下の結論式が得られる。
Figure JPOXMLDOC01-appb-I000012
　なお、ここでは簡略化のために各Ｃ、各Ｌは同一値として扱ったが、これらが異なる場合においても、同様の式展開によって同様の結果を導くことができる。
　結論式における最下段の式の右辺の第２項は第１項に比べて十分に小さいので無視できる。従って、負荷変動（Ｒの値の変動）に関係なくｖｉｎ≒４ｖｏｕｔとなり、出力電圧は、入力電圧の約１／４となる。なお、負荷Ｒ以外での損失は無いので、出力電流は入力電流の約４倍、入力インピーダンスは抵抗値Ｒの１６倍になる。
　なお、回路パラメータ条件として、インダクタンスに関しては、２πｆｏＬ＜＜Ｒ、である。また、キャパシタンスに関しては、１／（２πｆｓＣ）＜＜Ｒ＜＜１／（２πｆｏＣ）である。この回路パラメータ条件が満たされることにより、負荷変動に対して変圧比が一定であることを確実に実現し、歪みの少ない、より安定した変圧動作が得られる。なお、不等号で示す差は、例えば、１桁以上、より好ましくは２桁以上の差があることが好ましい。
　図４は、上が、変圧装置１に対する入力電圧、下が、入力電流をそれぞれ表す波形図である。
　図５は、変圧の中間段階での電圧ｖｍ、電流ｉｍをそれぞれ表す波形図である。これは実際には、スイッチングによるパルス列によって構成され、全体として図示のような波形となる。
　また、図６は、上が、変圧装置１からの出力電圧、下が、出力電流をそれぞれ表す波形図である。図４，図６の対比により明らかなように、電圧は１／４に変圧され、それに伴って、電流は４倍となる。
　なお、図１の変圧装置１は、スイッチＳｒ１，Ｓｂ１及びキャパシタＣ１，Ｃ２を含む前段回路１ｆと、スイッチＳｒ２，Ｓｂ２及びインダクタＬ１，Ｌ２を含む後段回路１ｒとによって構成されている。この前段回路１ｆ及び後段回路１ｒは、それぞれ、回路構成のトポロジーとしては、次のように表現することができる。
　すなわち前段回路１ｆは、下記の「スイッチ直列体」と「キャパシタ」とを備えている。
　「スイッチ直列体」は、２個のスイッチ（Ｓｒ１，Ｓｂ１）を互いに直列に接続して成り、直列体のいずれか一端側（例えば上端側）から見て奇数番目のスイッチ（Ｓｒ１）と偶数番目のスイッチ（Ｓｂ１）とは交互にオン動作し、全体としては電源２に対して並列に接続される。
　「キャパシタ（Ｃ１，Ｃ２）」は、各スイッチの相互接続点（Ｎ２）及びスイッチ直列体の両端点（Ｎ１，Ｎ３）を合計３個のノードとして、スイッチ直列体のいずれか一端側から１～３の順番に見たとき、奇数ノード（Ｎ１，Ｎ３）を束ねて第１出力ポートＰｘへ導く第１電路、及び、偶数ノード（Ｎ２）を第２出力ポートＰｙへ導く第２電路の少なくとも一方の電路上に設けられ、２個のノードに対応して存在する。
　また、後段回路１ｒは、下記の「素子直列体」と「インダクタ」とを備えている。
　「素子直列体」は、互いに逆極性の通電動作をする一対のスイッチ（Ｓｒ２，Ｓｂ２）を互いに直列に接続して成り、直列体の一端が第１出力ポートＰｘに接続され、他端が第２出力ポートＰｙに接続される。
　「インダクタ（Ｌ１，Ｌ２）」は、素子直列体の両端点である２個のノード（Ｎ１１，Ｎ１３）を束ねて負荷Ｒの一端へ導く第３電路、及び、一対のスイッチの相互接続点である１個のノード（Ｎ１２）を負荷Ｒの他端へ導く第４電路の少なくとも一方の電路上に設けられ、合計３個のノードのうち２個のノード（Ｎ１１，Ｎ１３）に対応して存在する。
　《原形回路例２》
　次に、上述の原形回路に基づいて、これをさらに実用的に発展させた変圧装置の一例について説明する。
　図７は、かかる変圧装置１の回路図である。この変圧装置１は、電源２と負荷Ｒとの間に設けられ、前段回路１ｆ、後段回路１ｒ、及び、制御部３によって構成される。電源２は、例えば直流電源であり、電圧は１ｋＶである。負荷Ｒは、等価回路要素として抵抗Ｒ３と、キャパシタンスＣ６とを有する。
　前段回路１ｆは、ブリーダ抵抗Ｒ１，Ｒ２と、スイッチＳＷ１～ＳＷ４及びそれらに内在するダイオードＤ１～Ｄ４と、キャパシタＣ１～Ｃ５とを有し、これらは図示のように接続されている。
　後段回路１ｒは、ダイオードＤ１１，Ｄ１２と、インダクタＬ１，Ｌ２とを有し、これらは図示のように接続されている。
　また、スイッチＳＷ１～ＳＷ４について、オン／オフ動作を制御する制御部３が設けられている。
　なお、ここでは５個のキャパシタＣ１～Ｃ５があるが、後述するように、これらのうち１個のキャパシタは省略が可能である。従って、図７の回路は、スイッチ数と同数の「４」を用いて、前段４Ｃ、後段２Ｌの「４Ｃ２Ｌ」の回路と称する。これに対して、図１の回路は、「２Ｃ２Ｌ」である。
　なお、ダイオードＤ１～Ｄ４は、スイッチＳＷ１～ＳＷ４に内在するボディダイオードの他、スイッチＳＷ１～ＳＷ４のタイプによっては、別に設ける外付けのダイオードであってもよい。これらのダイオードＤ１～Ｄ４は、環流ダイオードとして機能し、スイッチング損失を小さくできる場合がある。また、その結果、インダクタＬ１，Ｌ２のインダクタンスを低減することができて小型化に寄与する場合がある。
　ここで、図１と同様に回路構成のトポロジーを表現すれば、前段回路１ｆとして、「スイッチ直列体」と、「キャパシタ（Ｃ１～Ｃ５）」とを備えている。
　「スイッチ直列体」は、スイッチ（ＳＷ１～ＳＷ４）を互いに直列に接続して成り、直列体のいずれか一端側（例えば上端側）から見て奇数番目のスイッチ（ＳＷ１，ＳＷ３）と偶数番目のスイッチ（ＳＷ２，ＳＷ４）とは交互にオン動作し、全体としては電源２に対して並列に接続される。
　「キャパシタ（Ｃ１～Ｃ５）」は、各スイッチの相互接続点（Ｎ２，Ｎ３，Ｎ４）及びスイッチ直列体の両端点（Ｎ１，Ｎ５）を合計５個のノードとして、スイッチ直列体のいずれか一端側から１～５の順番に見たとき、奇数ノード（Ｎ１，Ｎ３，Ｎ５）を束ねて第１出力ポートＰｘへ導く第１電路、及び、偶数ノード（Ｎ２，Ｎ４）を束ねて第２出力ポートＰｙへ導く第２電路の少なくとも一方の電路上に設けられ、５個のノードに対応して存在する。
　また、後段回路１ｒとしては、「素子直列体」と、「インダクタ（Ｌ１，Ｌ２）」とを備えている。
　「素子直列体」は、互いに逆極性の通電動作をする一対の半導体素子（Ｄ１１，Ｄ１２）を互いに直列に接続して成り、直列体の一端が第１出力ポートＰｘに接続され、他端が第２出力ポートＰｙに接続される。
　「インダクタ（Ｌ１，Ｌ２）」は、素子直列体の両端点である２個のノード（Ｎ１１，Ｎ１３）を束ねて負荷Ｒの一端へ導く第３電路、及び、一対の半導体素子の相互接続点である１個のノード（Ｎ１２）を負荷Ｒの他端へ導く第４電路の少なくとも一方の電路上に設けられ、合計３個のノードのうち２個のノード（Ｎ１１，Ｎ１３）に対応して存在する。
　図７の変圧装置は、図１の変圧装置１と同様な条件でスイッチＳＷ１，ＳＷ３と、スイッチＳＷ２，ＳＷ４とが交互にオンになるようにスイッチングすることにより、変圧比１／８の降圧回路として動作することが確認された。すなわち、入力電圧１ｋＶを、直流の１２５Ｖに降圧することができる。
　《トポロジーのバリエーション》
　次に、変圧装置１（図１，図７その他）における回路構成のトポロジーのバリエーションについて説明する。
　（２Ｃ前段回路のトポロジー）
　図８は、「２Ｃ２Ｌ」の変圧装置１における、前段回路１ｆの要部についての、トポロジーのバリエーションを示す回路図である。（ａ）～（ｅ）の各図の回路は、一対のスイッチ及び一対のキャパシタ（符号省略）によって構成されている。
　図８の（ａ）は、スイッチ直列体のノードＮ３と、一対のスイッチの相互接続点のノードＮ２とに対応してキャパシタが存在する。（ｂ）は、図１のトポロジーである。（ｃ）は、スイッチ直列体のノードＮ１と、一対のスイッチの相互接続点のノードＮ２とに対応してキャパシタが存在する。（ｄ）は、スイッチ直列体のノードＮ３に対応して２つのキャパシタが存在し、ノードＮ１に対応して出力方向に１つのキャパシタが存在する例である。（ｅ）は、スイッチ直列体のノードＮ１に対応して２つのキャパシタが存在し、ノードＮ３に対応して出力方向に１つのキャパシタが存在する例である。
　なお、いずれの回路もキャパシタは２個であるが、全てのノードＮ１～Ｎ３にそれぞれ対応してキャパシタが存在してもよい。
　（２Ｌ後段回路のトポロジー）
　図９は、後段回路１ｒの要部についての、トポロジーのバリエーションを示す回路図である。（ａ）～（ｅ）の各図の回路は、負荷に接続される後段回路１ｒが、一対のスイッチ及び一対のインダクタ（符号省略）によって構成されている。なお、スイッチに代えて、図７に示すようにダイオードを用いることができる。
　図９の（ａ）は、スイッチ直列体のノードＮ１３と、一対のスイッチの相互接続点のノードＮ１２とに対応してインダクタが存在する。（ｂ）は、図１のトポロジーである。（ｃ）は、スイッチ直列体のノードＮ１１と、一対のスイッチの相互接続点のノードＮ１２とに対応してインダクタが存在する。（ｄ）は、スイッチ直列体のノードＮ１３に対応して２つのインダクタが存在し、ノードＮ１１に対応して出力方向に１つのインダクタが存在する例である。（ｅ）は、スイッチ直列体のノードＮ１１に対応して２つのインダクタが存在し、ノードＮ１３に対応して出力方向に１つのインダクタが存在する例である。
　なお、いずれの回路もインダクタは２個であるが、全てのノードＮ１１～Ｎ１３にそれぞれ対応してインダクタが存在してもよい。
　（４Ｃ前段回路のトポロジー）
　図１０は、「４Ｃ２Ｌ」の変圧装置１における前段回路１ｆの要部の図である。
　ここで、スイッチ直列体の一端から見て奇数ノードＮ１，Ｎ３，Ｎ５を束ねて第１出力ポートＰｘに導く第１電路は実線で表し、偶数ノードＮ２，Ｎ４を束ねて第２出力ポートＰｙに導く第２電路は破線で表している。なお、破線で表しているのは表示の便宜上であり、第１電路と併存する電路である。
　このトポロジーは、図７の前段回路１ｆと同様である。
　ここで、５つあるキャパシタのうち、１つだけを省略し、「４Ｃ」にすることができる。ノードの数をｍ（＝５）とすると、対応するキャパシタの数は少なくとも４個必要である。
　また、５つのノードＮ１～Ｎ５のうち、第１電路（実線）又は第２電路（破線）で相互に束ねられ、繋がるノード間には直流的な絶縁を実現すべく、少なくとも１つのキャパシタを介していることが必要である。
　図１１及び図１２は、図１０における第１電路（実線）からキャパシタ総数を減らさない場合の、第１電路の回路バリエーションを示す図である。
　図１１の（ａ）の回路では、１本に束ねる前の３電路にそれぞれキャパシタが設けられている（図１０と同じ）。（ｂ）、（ｃ）、（ｄ）の回路では、１本に束ねる前の３電路のうち２電路にそれぞれキャパシタが設けられ、束ねた後の１本の電路にもキャパシタが設けられる。
　図１２の（ａ）、（ｂ）、（ｃ）、（ｄ）の回路では、電路の束ね方が２段階になり、束ねる前又は後にキャパシタが設けられている。
　図１３は、図１０における第１電路（実線）からキャパシタ総数を１個減らす場合の、第１電路の回路バリエーションを示す図である。
　図１３の（ａ）～（ｅ）の回路では、Ｎ１，Ｎ３，Ｎ５のうちいずれか１個のノードは、第１出力ポートＰｘに直結されている。それ以外のノードは、キャパシタを１個又は２個介して、第１出力ポートＰｘに接続されている。
　図１４は、図１０における第２電路（破線）の回路バリエーションを示す図である。
　（ａ）、（ｂ）は、第１電路からキャパシタを減らさずに、第２電路からキャパシタを１個減らす場合の回路図である。（ａ）の場合、ノードＮ２は第２出力ポートＰｙに直結されている。ノードＮ４は、キャパシタを介して第２出力ポートＰｙに接続されている。（ｂ）の場合、ノードＮ４は第２出力ポートＰｙに直結されている。ノードＮ２は、キャパシタを介して第２出力ポートＰｙに接続されている。
　（ｃ）、（ｄ）、（ｅ）は、第１電路からキャパシタを１個減らし、第２電路からはキャパシタを減らさない場合の回路図である。（ｃ）（図１０と同じ）、（ｄ）、（ｅ）のいずれの場合も、ノードＮ２，Ｎ４は共に、１個又は２個のキャパシタを介して第２出力ポートＰｙに接続されている。
　（６Ｃ前段回路のトポロジー）
　また、降圧比増大方向への変形として「６Ｃ２Ｌ」も可能である。
　図１５は、「６Ｃ２Ｌ」の変圧装置１における前段回路１ｆの要部の図である。
　ここで、スイッチ直列体の一端から見て奇数ノードＮ１，Ｎ３，Ｎ５，Ｎ７を束ねて第１出力ポートＰｘに導く第１電路は実線で表し、偶数ノードＮ２，Ｎ４，Ｎ６を束ねて第２出力ポートＰｙに導く第２電路は破線で表している。なお、破線で表しているのは表示の便宜上であり、第１電路と併存する電路である。
　図１５に示す「６Ｃ２Ｌ」においては、７つあるキャパシタのうち、１つだけを省略し、「６Ｃ」にすることができる。ノードの数をｍ（＝７）とすると、対応するキャパシタの数は少なくとも６個必要である。
　また、７つのノードＮ１～Ｎ７のうち、第１電路（実線）又は第２電路（破線）で相互に束ねられ、繋がるノード間には直流的な絶縁を実現すべく、少なくとも１つのキャパシタを介していることが必要である。
　図１６は、図１５における第１電路（実線）又は第２電路（破線）からキャパシタを１個減らす場合の、回路バリエーションを示す図である。（ａ）の回路では、ノードＮ３はキャパシタを介さずに第１出力ポートＰｘに直結される。（ｂ）の回路では、ノードＮ７はキャパシタを介さずに第１出力ポートＰｘに直結される。（ｃ）の回路では、ノードＮ４はキャパシタを介さずに第２出力ポートＰｙに直結される。
　《トポロジーの総括》
　なお、さらに、「８Ｃ」以上にも同様に拡張することができる。
　以上例示した各種の回路から、前段回路１ｆのトポロジーは以下のように表現できる。
　前段回路１ｆ（図１，図８，図１０～１６）は、（ａ）２の倍数である複数のスイッチを互いに直列に接続して成り、直列体のいずれか一端側から見て奇数番目のスイッチと偶数番目のスイッチとは交互にオン動作し、全体としては電源に対して並列に接続されるスイッチ直列体と、（ｂ）各スイッチの相互接続点及びスイッチ直列体の両端点を合計ｍ個のノードとして、スイッチ直列体のいずれか一端側から１～ｍの順番に見たとき、奇数ノードを束ねて第１出力ポートへ導く第１電路、及び、偶数ノードを束ねて第２出力ポートへ導く第２電路の少なくとも一方の電路上に設けられ、少なくとも（ｍ－１）個のノードに対応して存在するキャパシタと、を備えている。
　一方、後段回路１ｒ（図１，図７，図９）は、（ｃ）互いに逆極性の通電動作をする一対の半導体素子を互いに直列に接続して成り、直列体の一端が第１出力ポートに接続され、他端が第２出力ポートに接続される素子直列体と、（ｄ）素子直列体の両端点である２個のノードを束ねて負荷の一端へ導く第３電路、及び、一対の半導体素子の相互接続点である１個のノードを負荷の他端へ導く第４電路の少なくとも一方の電路上に設けられ、合計３個のノードのうち少なくとも２個のノードに対応して存在するインダクタと、を備えている。
　なお、後段回路１ｒの半導体素子がダイオードの場合は、通電方向を互いに逆向きにして直列接続することにより素子直列体を構成することができる。半導体素子がスイッチの場合は、一対のスイッチを直列接続して素子直列体を構成し、一対のスイッチを交互にオン動作させる。
　上記のような変圧装置１では、前段回路１ｆ及び後段回路１ｒを含む回路構成とスイッチングとによって変圧を行うことができる。このような変圧装置１を電力用の変圧器として用いることにより、コイルや鉄心等を含む従来のトランスは不要となる。従って、変圧器の飛躍的な小型軽量化及び、それに伴う低コスト化を実現することができる。また、高周波トランスで課題となる寄生容量、漏れ磁界発生の問題も解消され、低損失な変圧器を実現することができる。なお、電源は、交流、直流共に、適用可能である。
　《入出力共通接地型の変圧装置》
　次に、本発明のいわば本題としての入出力共通接地型の変圧装置について説明する。図１，図７の変圧装置１は、電源２から負荷Ｒまでの、入出力共通接地をすることはできない。入出力共通接地ができれば接地が容易になる。そこで、入出力共通接地型の変圧装置への変形を考える。
　図１７は、前段回路１ｆについての入出力共通接地型への変形要領を示す回路図である。（ａ）は、図７，図１０にも記載した前段回路１ｆである。（ｂ）は、（ａ）の前段回路１ｆと同等の入出力動作をする前段回路１ｆである。これは、図１３の（ｅ）のトポロジー及び、図１４の（ｄ）のトポロジーが使用されている。図１７の（ｂ）の前段回路１ｆによれば、ノードＮ５を、キャパシタを介することなく、そのまま第１出力ポートＰｘに直結することができる。従って、（ｂ）の前段回路１ｆは、入出力共通接地に適する。
　図１８は、負荷Ｒへ接続される後段回路１ｒについての、入出力共通接地型への変形要領を示す回路図である。（ａ）は後段回路１ｒの原形とも言える３個のインダクタＬ１～Ｌ３を用いた回路である。ここから、インダクタＬ２を省略して（ｂ）の回路にすることができる。しかし、（ｂ）の回路は、回路の一番下にある電路を接地したい場合に適さない。そこで、（ａ）からインダクタＬ３を省略し、かつ、ダイオードＤ１１，Ｄ１２の極性を反転して（ｃ）の回路にする。（ｃ）の回路は、回路の一番下にある電路に回路素子がないので、入出力共通接地型に適する。なお、（ｃ）の回路は、インダクタＬ１の位置を変えて表現すれば（ｄ）の回路となる。（ｃ）の回路と（ｄ）の回路とは、回路接続としては同じものである。
　図１９は、入出力共通接地型の変圧装置１の回路図である。この変圧装置１は、図１７，図１８で示した変形要領を図７の回路に適用したものである。
　図１９において、変圧装置１は、電源２と負荷Ｒとの間に設けられ、前段回路１ｆ及び後段回路１ｒによって構成される。
　前段回路１ｆは、下記の「スイッチ直列体」と、「キャパシタ」と、「接地電路」とを備えている。
　「スイッチ直列体」は、４個のスイッチＳＷ１～ＳＷ４を互いに直列に接続して成り、直列体の例えば上端側から見て奇数番目のスイッチＳＷ１，ＳＷ３と偶数番目のスイッチＳＷ２，ＳＷ４とは交互にオン動作し、全体としては電源２に対して並列に接続される。
　各スイッチの相互接続点Ｎ２，Ｎ３，Ｎ４及びスイッチ直列体の両端点Ｎ１，Ｎ５を合計５個のノードとし、かつ、両端点の一方を接地ノードＮ５として、スイッチ直列体の上端側から見た奇数ノードＮ１，Ｎ３，Ｎ５を束ねて第１出力ポートＰｘへ導く第１電路、及び、偶数ノードＮ２，Ｎ４を束ねて第２出力ポートＰｙへ導く第２電路が存在している。
　そして、第１電路にはキャパシタＣ１，Ｃ３、第２電路にはキャパシタＣ２，Ｃ４が設けられる。但し、キャパシタは、接地ノードＮ５を除く残り４個のノードに対応して出力方向に存在する。この対応関係は以下の通りである。
　Ｎ１：Ｃ１，Ｃ３
　Ｎ２：Ｃ２，Ｃ４
　Ｎ３：Ｃ３
　Ｎ４：Ｃ４
　また、接地電路Ｇは、キャパシタを介さずに、接地ノードＮ５を第１出力ポートＰｘに直結する。
　各種トポロジーを想定して一般的な表現をすれば、「スイッチ直列体」は、２の倍数である複数のスイッチを互いに直列に接続して成り、直列体のいずれか一端側から見て奇数番目のスイッチと偶数番目のスイッチとは交互にオン動作し、全体としては前記電源に対して並列に接続される。
　また、「キャパシタ」は、各スイッチの相互接続点及び前記スイッチ直列体の両端点を合計ｍ個のノードとし、かつ、前記両端点のいずれか一方を接地ノードとして、前記スイッチ直列体のいずれか一端側から１～ｍの順番に見たとき、奇数ノードを束ねて第１出力ポートへ導く第１電路、及び、偶数ノードを束ねて第２出力ポートへ導く第２電路の少なくとも一方の電路上に設けられ、前記接地ノードを除く（ｍ－１）個のノードに対応して存在する。
　一方、後段回路１ｒは、「ダイオード直列体」と、「インダクタ」とを備えている。
　「ダイオード直列体」は、互いに逆極性の通電動作をする一対のダイオードＤ１１，Ｄ１２を互いに直列に接続して成り、直列体の一端（ノードＮ１３）が第１出力ポートＰｘ及び負荷Ｒの接地端に接続され、直列体の他端（ノードＮ１１）が第２出力ポートＰｙに接続される。
　インダクタＬ１は、ダイオード直列体の非接地端（ノードＮ１１）を負荷Ｒの接地端へ導く第３電路に設けられている。また、インダクタＬ２は、一対のダイオードＤ１１，Ｄ１２の相互接続点（ノードＮ１２）を負荷Ｒの非接地端へ導く第４電路に設けられている。
　なお、ダイオードＤ１１，Ｄ１２は、同様な動作をするように制御されるスイッチとすることもできる。従って、より一般的な表現とすれば、後段回路１ｒは、「素子直列体」と、「インダクタ」とを備えている。
　「素子直列体」は、互いに逆極性の通電動作をする一対の半導体素子を互いに直列に接続して成り、直列体の一端が前記第１出力ポート及び前記負荷の接地端に接続され、直列体の他端が前記第２出力ポートに接続される。
　「インダクタ」は、前記素子直列体の非接地端を前記負荷の接地端へ導く第３電路、及び、前記一対の半導体素子の相互接続点を前記負荷の非接地端へ導く第４電路にそれぞれ設けられる。
　上記のように構成された入出力共通接地型の変圧装置１では、図７と同様に、前段回路１ｆ及び後段回路１ｒを含む回路構成とスイッチングとによって変圧を行うことができる。このような変圧装置１を電力用の変圧器として用いることにより、コイルや鉄心等を含む従来のトランスは不要となる。従って、変圧器の飛躍的な小型軽量化及び、それに伴う低コスト化を実現することができる。また、高周波トランスで課題となる寄生容量、漏れ磁界発生の問題も解消され、低損失な変圧器を実現することができる。なお、電源は、交流、直流共に、適用可能である。
　そして、この変圧装置１は、電源２から負荷Ｒまで入出力共通接地が可能である。この場合、接地線が共用できる利点がある。また、部品点数が少ないという利点もある。
　《デッドタイムの設計》
　次に図１９に示す変圧装置１におけるデッドタイムの設計について説明する。デッドタイムとは、図１９において奇数番目のスイッチＳＷ１，ＳＷ３と、偶数番目のスイッチＳＷ２，ＳＷ４とが交互のオンになる合間の、全てのスイッチに対する制御がオフになった瞬間から、いずれか一方のスイッチの制御がオンになるまでの過渡的な時間である。
　図２０は、奇数番目又は偶数番目のスイッチがオンからオフになり、再びオンになるときのスイッチ電圧（ドレイン－ソース間電圧）の変化を示すグラフである。オンの時、スイッチ電圧は０Ｖ、オフの時は例えば５００Ｖである。オンからオフ又はオフからオンに転じる間のデッドタイムτに過渡的な電圧変化がある。オフからオンに変化するときは、スイッチ電圧が０Ｖまで低下した後、オンになるゼロ電圧遷移（ＺＶＴ：Zero Voltage Transition）が、スイッチング損失を最小限に抑えるために好ましい。
　図２１は、オフからオンへのデッドタイムの長さを大・中・小の３種類に設定し、ＺＶＴとの関係を示すグラフである。図において、デッドタイムτが適正値（中）より小さいと、一点鎖線で示す電圧変化となり、０Ｖに達する前に次のオンが開始してしまう。すなわち、これはＺＶＴではない。また、デッドタイムτが適正値（中）より大きいと、実線で示す電圧変化となり、一端０Ｖに達するものの、その後再び電圧が上昇し、結局そのまま次のオンが開始してしまう。すなわち、これもＺＶＴではない。従って、破線で示すτには、大きすぎず、小さすぎずの、適切な範囲があるといえる。
　図２２は、デッドタイムτを挟んでオフからオンへ変化するときの諸量の変化を、横軸の時間を拡大して示したグラフである。図示しているのは、いずれか１つのスイッチ電圧ＶＳＷ（実線）、インダクタＬ１に流れる電流ＩＬ１（破線）、ダイオードＤ１１に流れる電流ＩＤ１１、ダイオードＤ１２に流れる電流ＩＤ１２の４つの量の変化である。
　図２２において、デッドタイムτには、５００Ｖから２５０Ｖまでの前半時間τ１と、それに続く、２５０Ｖから０Ｖまでの後半時間τ２とが含まれている、との知見が得られた。すなわち
　τ≧τ１＋τ２　　　・・・（１）
である。前半時間τ１と後半時間τ２とは勾配が互いに少し異なり、τ１＜τ２である。従って、デッドタイムτを、前半時間τ１と後半時間τ２とに分けて考察することができる。変圧装置１の出力電圧１２５ＶをＶｏｕｔとすると、
　τ１：電圧が、４Ｖｏｕｔ～２Ｖｏｕｔまで、
　τ２：電圧が、２Ｖｏｕｔ～０まで、である。
　前半時間τ１には、ダイオードＤ１２が導通し、電流ＩＤ１２が流れている。後半時間τ２には、ダイオードＤ１１が導通し、電流ＩＤ１１が流れている。
　図２３は、図１９におけるスイッチＳＷ１～ＳＷ４がそれぞれ持つ浮遊キャパシタンスＣ１１～Ｃ１４を記載した上で、スイッチＳＷ１～ＳＷ４より後段側の回路についての前半時間τ１における電流の流れを示した図である。浮遊キャパシタンスＣ１１～Ｃ１４は、共通のキャパシタンスＣＤＳを有するものとする。
　前半時間τ１においては、ダイオードＤ１２が導通し、ダイオードＤ１１は不導通となっている。この状態において、後段回路１ｒから前段回路１ｆの浮遊キャパシタンスＣ１１～Ｃ１４に流れ込む電流ＩＱは、インダクタＬ１に流れる電流と同じであり、
　ＩＱ＝ＩＬ１
である。
　同様に、図２４は、図１９におけるスイッチＳＷ１～ＳＷ４がそれぞれ持つ浮遊キャパシタンスＣ１１～Ｃ１４を記載した上で、スイッチＳＷ１～ＳＷ４より後段側の回路についての後半時間τ２における電流の流れを示した図である。
　後半時間τ２においては、ダイオードＤ１１が導通し、ダイオードＤ１２は不導通となっている。この状態において、後段回路１ｒから前段回路１ｆの浮遊キャパシタンスＣ１１～Ｃ１４に流れ込む電流ＩＱは、インダクタＬ１に流れる電流から負荷の抵抗Ｒ３に流れる電流ＩＲを減じたものであり、
　ＩＱ＝ＩＬ１－ＩＲ
である。
　ここで、以下の解析の近似条件を用いる。
　（近似条件１）
　まず、降圧比は１／８で一定とする。すなわち、変圧装置１の入力電圧をＶｉｎ、出力電圧をＶｏｕｔとすると、
　Ｖｏｕｔ≒Ｖｉｎ／８＝１２５［Ｖ］
である。
　（近似条件２）
　インダクタＬ１，Ｌ２の両端の電圧波形はデューティ比５０％の矩形波である。
　（近似条件３）
　そして、インダクタＬ１の両端の電圧ＶＬの絶対値は、出力電圧の２倍である。すなわち、電圧ＶＬの最大値をＶＬｍａｘ、最小値をＶＬｍｉｎとすると、
　ＶＬｍａｘ≒２Ｖｏｕｔ
　ＶＬｍｉｎ≒－２Ｖｏｕｔ
である。
　図２５の（ａ）は、変圧装置１の出力電圧を示すグラフである。出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎ（＝１ｋＶ）の１／８で、１２５Ｖとなる。（ｂ）は、インダクタＬ１の両端の電圧ＶＬＩを示すグラフである。電圧ＶＬ１は、±２５０Ｖを示しており、
　|ＶＬ１|≒２Ｖｏｕｔ
であると言える。従って、以下の計算では、
　ＶＬ１≒±２Ｖｏｕｔ
とする。
　図２６は、スイッチ電圧ＶＳＷ（実線）及び電流ＩＱ（破線）の各波形を示すグラフである。
　ここで、インダクタＬ１の両端電圧ＶＬ１は、
　ＶＬ１＝Ｌ１（ｄＩＬ（ｔ）／ｄｔ）＝Ｌ１・ａ
である。ａは電流ＩＱの近似直線の傾きである。
　従って、
　ａ＝２Ｖｏｕｔ／Ｌ１　　　・・・（２）
である。
　また、負荷に流れる電流ＩＲは、
　ＩＲ＝Ｖｏｕｔ／Ｒ３　　　・・・（３）
　図２６における右上の四角で囲んだ部分を拡大すると、図２７のようになる。デッドタイムτにおいてスイッチ電圧（実線）の勾配が変化する前半時間τ１と後半時間τ２との境界において、電流ＩＱの変化特性が変わる。そこで、電流ＩＱの変化を、前半時間τ１と、後半時間τ２とに分けて考える。
　図２８は、直線近似した電流ＩＱの頂点付近を示す図である。
　図において、前半時間τ１の間に浮遊キャパシタンスＣＤＳ（Ｃ１１～Ｃ１４の総称）に流れ込む電荷Ｑ１は、図の左側のハッチング面積となる。途中の計算を省略して結果を示すと、
　Ｑ１＝（Ｖｏｕｔ・τ１／２）｛（Ｔ／Ｌ１）＋（１／Ｒ３）｝
　　　　－（Ｖｏｕｔ・τ１ ２／Ｌ１）　　　　　　　　　　　・・・（４）
である。
　また、後半時間τ２の間に浮遊キャパシタンスＣＤＳに流れ込む電荷Ｑ２は、図の右側のハッチング面積となる。すなわち、
　Ｑ２＝（Ｖｏｕｔ・τ２／２）｛（Ｔ／Ｌ１）－（１／Ｒ３）｝
　　　　－（Ｖｏｕｔ・τ２ ２／Ｌ１）　　　　　　　　　　　・・・（５）
である。
　また、電荷Ｑ１により、４つの浮遊キャパシタンスＣＤＳ（Ｃ１１～Ｃ１４）に対してＶｉｎ（＝１ｋＶ）／４すなわち、２５０Ｖ（＝２Ｖｏｕｔ）分の電荷が移動するので、
　Ｑ１＝４ＣＤＳ・２Ｖｏｕｔ＝８ＣＤＳ・Ｖｏｕｔ　　　・・・（６）
である。式（４）、（６）から得られる二次方程式をτ１について解くと、
　τ１＝（Ｔ／４）＋（Ｌ１／４Ｒ３）
　　　　　－（１／４）［｛Ｔ＋（Ｌ１／Ｒ３）｝２－１２８Ｌ１ＣＤＳ］１／２
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（７）
となる。
　同様に、電荷Ｑ２により、４つの浮遊キャパシタンスＣＤＳ（Ｃ１１～Ｃ１４）に対してＶｉｎ（＝１ｋＶ）／４すなわち、２５０Ｖ（＝２Ｖｏｕｔ）分の電荷が移動するので、
　Ｑ２＝４ＣＤＳ・２Ｖｏｕｔ＝８ＣＤＳ・Ｖｏｕｔ　　　・・・（８）
である。式（５）、（８）から得られる二次方程式をτ２について解くと、
　τ２＝（Ｔ／４）－（Ｌ１／４Ｒ３）
　　　　　－（１／４）［｛Ｔ－（Ｌ１／Ｒ３）｝２－１２８Ｌ１ＣＤＳ］１／２
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（９）
となる。
　また、デッドタイムτの最小値τｍｉｎは、
　τｍｉｎ＝τ１＋τ２　　　・・・（１０）
である。
　次に、デッドタイムτの最大値について考える。
　図２９は、図２８の波形を時間軸方向（右方向）へ延長した図である。後半時間τ２の後半領域に入ると、電流の勾配は（－ａ）となる。従って、ピークからＩＱ＝０となるまでの時間τ０が存在する。時間τ０を経過すると、マイナスの電流が流れることになる。これは、浮遊キャパシタンスＣＤＳからインダクタＬ１に電荷が戻ってくることを意味している。もしそうなると、スイッチ電圧が再上昇するので、時間τ０を超えないようにしなければならない。τ０を超えないためのデッドタイムの最大値をτｍａｘとすると、
　τｍａｘ＝τ１＋τ０　　　・・・（１１）
である。なお、スイッチングのオン時間を確保するために、τｍａｘは、τｍａｘ＜（Ｔ／２）でなければならないことは言うまでもない。
　図２９において、電流ＩＱ＝０の式を立てると、
　｛（ａＴ／４）－（Ｖｏｕｔ／２Ｒ３）｝－ａτ０＝０　　　・・・（１２）
である。ここからさらに、
　τ０＝（Ｔ／４）－（Ｌ１／４Ｒ３）　　　・・・（１３）
となる。
　上記の結果、デッドタイムτの範囲は、以下のように設定すべきである。
　τ１＋τ２≦τ≦τ０＋τ１　　　・・・（１４）
　ここで、τ０，τ１，τ２は、以下の通りである。
Figure JPOXMLDOC01-appb-I000013
　　　　　　　　　　　　　　　　　　　　　　・・・（１５）
　なお、上記ルート記号の中の値は符号がプラスであってτ１＜τ２である。
　また、τ０，τ１，τ２は、前段回路の多段化を考慮して一般化すると、以下のようになる。なお、式（１４）は多段化を考慮しても不変である。
　浮遊キャパシタンスＣＤＳの個数（すなわちスイッチ直列体を構成するスイッチの個数と同じ）をｎ、１から順番に数えてｎ番目の浮遊キャパシタンスをＣｎＤＳとすると、τ０，τ１，τ２は以下のように一般化される。
Figure JPOXMLDOC01-appb-I000014
　　　　　　　　　　　　　　　　　　　　　　・・・（１６）
 
　なお、上記ルート記号の中の値は符号がプラスであってτ１＜τ２である。
　（まとめ）
　以上、詳述したように、図１９において、変圧装置１の制御部３は、デッドタイム開始時刻後、ダイオードＤ１１，Ｄ１２の一方（Ｄ１２）が導通している間にインダクタＬ１からスイッチの浮遊キャパシタンスＣＤＳに移動する電荷に基づいて求められる前半時間τ１と、ダイオードＤ１１，Ｄ１２の他方（Ｄ１１）が導通している間にインダクタＬ１からスイッチの浮遊キャパシタンスＣＤＳに移動する電荷に基づいて求められる後半時間τ２とを求め、前半時間τ１及び後半時間τ２に基づいて、デッドタイムτを定めることができる。
　これにより、デッドタイムにおける電荷の移動に着目して求めた時間τ１，τ２に基づいて、適切なデッドタイムτを定め、ゼロ電圧遷移（ＺＶＴ）を実現することができる。
　また、制御部３は、浮遊キャパシタンスＣＤＳに移動した電荷がインダクタＬ１に戻る以前にデッドタイムτを終わらせることで、スイッチ電圧の再上昇を防止することができる。
　また、上記式（７）、（９）、（１３）、（１４）により、デッドタイムτの好適範囲を明確に定め、確実にゼロ電圧遷移を実現することができる。
　さらに、τの範囲を決める要素となるインダクタンスはインダクタＬ１のみであるので、精密なインダクタンスを有するべき低損失なインダクタがＬ１のみでよいという利点がある。
　《デッドタイムτの効果の検証》
　次に、上記の範囲でデッドタイムτを設計した場合の入出力共通接地型の変圧装置について、その性能を検証した結果を以下に示す。
　＜条件１＞
　回路構成：「入出力共通接地型（図１９）」
　インダクタＬ１のインダクタンスＬ１＝１５［ｍＨ］
　負荷の抵抗Ｒ３＝１５６２５［Ω］
　浮遊キャパシタンスＣＤＳ＝５［ｐＦ］
　上記の条件１の場合、式（１４）に基づいてデッドタイムτの最小値及び最大値を計算すると、
　最小値τｍｉｎ＝２４９［ｎｓ］
　最大値τｍａｘ＝２３７２［ｎｓ］
となる。
　図３０は、条件１の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
　図３１は、条件１の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
　＜条件２＞
　回路構成：「入出力共通接地型」
　インダクタＬ１のインダクタンスＬ１＝１５［ｍＨ］
　負荷の抵抗Ｒ３＝１５６２５［Ω］
　浮遊キャパシタンスＣＤＳ＝１０［ｐＦ］
　上記の条件２の場合、式（１４）に基づいてデッドタイムτの最小値及び最大値を計算すると、
　最小値τｍｉｎ＝５１２［ｎｓ］
　最大値τｍａｘ＝２４８９［ｎｓ］
となる。
　図３２は、条件２の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
　図３３は、条件２の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
　以上のように、デッドタイムτを、式（１４）に示す関係で定めることにより、変圧装置は、優れた効率と安定した高出力とを得ることができる。
　次に、図１９の回路において、以下の条件で、τの数値を適宜変更しながらＺＶＴについての電圧波形観測を行った。
　Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ６：１０ｎＦ
　Ｒ１，Ｒ２：３３０ｋΩ
　Ｌ１：２．２ｍＨ
　Ｌ２：１００ｍＨ
　Ｒ３：１５０００Ω
　スイッチング周波数ｆｓ：１００ｋＨｚ
　Ｄ１～Ｄ４：ボディダイオード
　Ｖｉｎ：２０Ｖ
　上記の条件でのτｍｉｎ及びτｍａｘの計算値は、式（１４）によれば、
　τｍｉｎ＝４４９ｎｓ
　τｍａｘ＝２６８５ｎｓ
である。
　図３４は、τが２００ｎｓの場合の、スイッチＳＷ４についてのスイッチ電圧の実測波形である。この場合、図中の丸印のあたりで制御がオンになる。しかしこの時、電圧はまだ０Ｖまで下がっていない。従って、τ＝２００ｎｓではＺＶＴにならない。
　同様に、図３５は、τが５００ｎｓの場合のスイッチ電圧の実測波形である。この場合、制御がオンになる時、電圧は、既に０Ｖに落ちている。従って、τ＝５００ｎｓでＺＶＴになり始めている。これは、計算値４４９ｎｓと概ね一致する。
　図３６は、τが１０００ｎｓの場合のスイッチ電圧の実測波形である。この場合、ＺＶＴになっている。
　また、図３７は、τが２０００ｎｓの場合のスイッチ電圧の実測波形である。この場合、ＺＶＴになっている。
　すなわち、τが、４４９～２６８５ｎｓでＺＶＴになるという理論通りの結果である。
　図３８は、τが２７００ｎｓの場合のスイッチ電圧の実測波形である。この場合、制御がオンになる時、電圧が再上昇し始める。
　図３９は、τが３０００ｎｓの場合のスイッチ電圧の実測波形である。この場合、制御がオンになる時、電圧の再上昇が発生している。
　すなわち、τｍａｘが２６８５ｎｓという計算値と良く一致している。
　《デッドタイムτの効果の検証・補足》
　また、参考までに、種々のトポロジーの、入出力共通接地型の変圧装置について、デッドタイムτの範囲と、その場合の性能とを検証した結果を以下に示す。
　図４０は、入出力共通接地型で「２Ｃ２Ｌ」の変圧装置１の回路図である。但し、ダイオードやブリーダ抵抗等の図示は省略して簡略化した回路図である。また、後段回路１ｒの半導体素子Ｄ１１，Ｄ１２は、互いに逆極性のダイオード又は交互にオン動作するスイッチである（以下同様）。
　図４０の変圧装置１について、その性能を検証した結果を以下に示す。
　＜条件１＞
　インダクタＬ１のインダクタンスＬ１＝１５［ｍＨ］
　負荷の抵抗Ｒ３＝７０００［Ω］
　浮遊キャパシタンスＣＤＳ＝１０［ｐＦ］
　この場合、式（１４）に基づいてデッドタイムτの最小値及び最大値を計算すると、
　最小値τｍｉｎ＝２５９［ｎｓ］
　最大値τｍａｘ＝２０６５［ｎｓ］
となる。
　図４１は、条件１の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
　図４２は、条件１の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
　＜条件２＞
　インダクタＬ１のインダクタンスＬ１＝３０［ｍＨ］
　負荷の抵抗Ｒ３＝１５６２５［Ω］
　浮遊キャパシタンスＣＤＳ＝１０［ｐＦ］
　この場合、式（１４）に基づいてデッドタイムτの最小値及び最大値を計算すると、
　最小値τｍｉｎ＝５３１［ｎｓ］
　最大値τｍａｘ＝２２２９［ｎｓ］
となる。
　図４３は、条件２の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
　図４４は、条件２の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
　図４５は、入出力共通接地型で「４Ｃ２Ｌ」の変圧装置１の回路図である。図１９と同等な回路であるが、キャパシタＣ３の位置が図１９と若干異なる。
　この変圧装置１について、その性能を検証した結果を以下に示す。
　＜条件１＞
　インダクタＬ１のインダクタンスＬ１＝１５［ｍＨ］
　負荷の抵抗Ｒ３＝１５６２５［Ω］
　浮遊キャパシタンスＣＤＳ＝５，８，１３，１４［ｐＦ］
　この場合、式（１４）に基づいてデッドタイムτの最小値及び最大値を計算すると、
　最小値τｍｉｎ＝５１２［ｎｓ］
　最大値τｍａｘ＝２４８９［ｎｓ］
となる。
　図４６は、条件１の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
　図４７は、条件１の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
　＜条件２＞
　インダクタＬ１のインダクタンスＬ１＝１５［ｍＨ］
　負荷の抵抗Ｒ３＝１５６２５［Ω］
　浮遊キャパシタンスＣＤＳ＝４，７，１２，９［ｐＦ］
　この場合、式（１４）に基づいてデッドタイムτの最小値及び最大値を計算すると、
　最小値τｍｉｎ＝４０５［ｎｓ］
　最大値τｍａｘ＝２４４１［ｎｓ］
となる。
　図４８は、条件２の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
　図４９は、条件２の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
　図５０は、入出力共通接地型で「６Ｃ２Ｌ」の変圧装置１の回路図である。
　この変圧装置１について、その性能を検証した結果を以下に示す。
　＜条件１＞
　インダクタＬ１のインダクタンスＬ１＝１５［ｍＨ］
　負荷の抵抗Ｒ３＝１５６２５［Ω］
　浮遊キャパシタンスＣＤＳ＝１０［ｐＦ］
　この場合、式（１４）に基づいてデッドタイムτの最小値及び最大値を計算すると、
　最小値τｍｉｎ＝７９２［ｎｓ］
　最大値τｍａｘ＝２６１１［ｎｓ］
となる。
　図５１は、条件１の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
　図５２は、条件１の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
　＜条件２＞
　インダクタＬ１のインダクタンスＬ１＝１５［ｍＨ］
　負荷の抵抗Ｒ３＝１５６２５［Ω］
　浮遊キャパシタンスＣＤＳ＝５［ｐＦ］
　この場合、式（１４）に基づいてデッドタイムτの最小値及び最大値を計算すると、
　最小値τｍｉｎ＝３７８［ｎｓ］
　最大値τｍａｘ＝２４２９［ｎｓ］
となる。
　図５３は、条件２の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
　図５４は、条件２の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
　以上のように、式（１４）で決まるデッドタイムτの範囲が適切であることは、上記補足内容によっても、裏付けられている。
　《補記》
　なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
　１　変圧装置
　１ｆ　前段回路
　１ｒ　後段回路
　２　交流電源、電源
　３　制御部
　４　スイッチ装置
　Ｃ１～Ｃ６　キャパシタ
　Ｃ６　キャパシタンス
　Ｄ１～Ｄ４，Ｄ１１，Ｄ１２　ダイオード
　Ｇ　接地電路
　Ｌ１，Ｌ２　インダクタ
　Ｍ１，Ｍ２　接続点
　Ｎ１～Ｎ７，Ｎ１１～Ｎ１３　ノード
　Ｐｘ　第１出力ポート
　Ｐｙ　第２出力ポート
　Ｒ　負荷
　Ｒ１，Ｒ２　ブリーダ抵抗
　Ｒ３　抵抗
　Ｓｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２　スイッチ
　ＳＷ１～ＳＷ６　スイッチ

Claims (4)

  1. 　電源と負荷との間に設けられる変圧装置であって、前段回路及び後段回路によって構成され、
    　前記前段回路として、
    　２の倍数である複数のスイッチを互いに直列に接続して成り、直列体のいずれか一端側から見て奇数番目のスイッチと偶数番目のスイッチとは交互にオン動作し、全体としては前記電源に対して並列に接続されるスイッチ直列体と、
    　各スイッチの相互接続点及び前記スイッチ直列体の両端点を合計ｍ個のノードとし、かつ、前記両端点のいずれか一方を接地ノードとして、前記スイッチ直列体のいずれか一端側から１～ｍの順番に見たとき、奇数ノードを束ねて第１出力ポートへ導く第１電路、及び、偶数ノードを束ねて第２出力ポートへ導く第２電路の少なくとも一方の電路上に設けられ、前記接地ノードを除く（ｍ－１）個のノードに対応して存在するキャパシタと、
    　キャパシタを介さずに、前記接地ノードを前記第１出力ポートに直結する接地電路と、を備え、
    　前記後段回路として、
    　互いに逆極性の通電動作をする一対の半導体素子を互いに直列に接続して成り、直列体の一端が前記第１出力ポート及び前記負荷の接地端に接続され、直列体の他端が前記第２出力ポートに接続される素子直列体と、
    　前記素子直列体の非接地端を前記負荷の接地端へ導く第３電路、及び、前記一対の半導体素子の相互接続点を前記負荷の非接地端へ導く第４電路にそれぞれ設けられたインダクタと、を備え、
    　前記スイッチのオン／オフ動作を制御する制御部を備えている変圧装置。
  2. 　前記奇数番目のスイッチ及び前記偶数番目のスイッチに対する制御がいずれもオフになったデッドタイム開始時刻から、いずれか一方のスイッチに対する制御がオンになるデッドタイム終了時刻までの時間をデッドタイムτとすると、
    　前記制御部は、前記デッドタイム開始時刻後、前記半導体素子の一方が導通している間に前記第３電路のインダクタから前記スイッチの浮遊キャパシタンスに移動する電荷に基づいて求められる前半時間τ１と、前記半導体素子の他方が導通している間に前記第３電路のインダクタから前記スイッチの浮遊キャパシタンスに移動する電荷に基づいて求められる後半時間τ２とを求め、前半時間τ１及び後半時間τ２に基づいて、前記デッドタイムτを定める請求項１に記載の変圧装置。
  3. 　前記制御部は、前記浮遊キャパシタンスに移動した電荷が前記第３電路のインダクタに戻る以前に前記デッドタイムτを終わらせる請求項２に記載の変圧装置。
  4. 　前記スイッチのスイッチング周期をＴ、前記第３電路のインダクタのインダクタンスをＬ１、前記負荷の抵抗値をＲ３とした場合、前記デッドタイムτは、
    　τ１＋τ２≦τ≦τ０＋τ１
    の関係にあって、
    Figure JPOXMLDOC01-appb-I000001
    であり、但し、ｎは、浮遊キャパシタンスＣＤＳの個数、ＣｎＤＳは、ｎ番目の浮遊キャパシタンス、上記ルート記号の中の値は符号がプラスであってτ１＜τ２である請求項３に記載の変圧装置。
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