WO2016107870A1 - Passivation multicouche de la face supérieure de l'empilement de matériaux semi-conducteurs d'un transistor à effet de champ - Google Patents

Passivation multicouche de la face supérieure de l'empilement de matériaux semi-conducteurs d'un transistor à effet de champ Download PDF

Info

Publication number
WO2016107870A1
WO2016107870A1 PCT/EP2015/081346 EP2015081346W WO2016107870A1 WO 2016107870 A1 WO2016107870 A1 WO 2016107870A1 EP 2015081346 W EP2015081346 W EP 2015081346W WO 2016107870 A1 WO2016107870 A1 WO 2016107870A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
sub
stack
gate
upper face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2015/081346
Other languages
English (en)
Inventor
Raphaël Aubry
Jean-Claude Jacquet
Olivier PATARD
Nicolas Michel
Mourad OUALLI
Sylvain Delage
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Thales SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Thales SA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to CN201580076556.1A priority Critical patent/CN107408573A/zh
Priority to US15/540,993 priority patent/US20180019334A1/en
Priority to JP2017535340A priority patent/JP2018506849A/ja
Priority to EP15832737.9A priority patent/EP3241238A1/fr
Publication of WO2016107870A1 publication Critical patent/WO2016107870A1/fr
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/40—Encapsulations, e.g. protective coatings characterised by their materials
    • H10W74/43—Encapsulations, e.g. protective coatings characterised by their materials comprising oxides, nitrides or carbides, e.g. ceramics or glasses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/137—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being directly on the semiconductor body

Definitions

  • the present invention relates to high-mobility electronic field effect transistors referred to as HEMT transistors, an acronym for "High Electron Mobility Transistor", in the English language.
  • the present invention more specifically relates to the stacks from which are manufactured the HEMT transistors used as a low noise or power amplifier, as a switch or as an oscillator and covering the frequency range typically between 1 MHz and 100 GHz. And more particularly the protective layer of the upper face of the stack called "passivation layer".
  • passivation layer is understood to mean a layer of material disposed on the top face of the stack intended to protect the component against corrosion, mechanical wear, chemical attack and condition the surface charge states.
  • FIG. 1 represents a sectional view of the structure of a conventional elementary HEMT transistor system, in a xOz plane, made on a substrate 11.
  • an insulating or semiconductor substrate 11 comprising, for example, silicon (Si), Silicum carbide (SiC) or Sapphire (Al 2 O 3 ), on which is produced an Emp stack along the z axis of at least two semiconductor layers which extend into the xOy plan.
  • the buffer layer 12 comprises, for example, a material comprising a binary compound of nitrogen, such as GaN or a ternary compound of III nitride, called III-N, such as AIGaN, or more precisely the Al x Ga 1-x N.
  • III-N such as AIGaN
  • the thickness of the buffer layer 12 along the z axis is between 0.2 microns and 3 microns.
  • a second layer, called a barrier layer 13 has a larger forbidden band than that of the buffer layer 12.
  • This barrier layer 13 comprises a material based on quaternary compound, ternary or binary element III nitride, called III-N, based on Al, Ga, In or B. Typically, the thickness of the barrier layer 13 is between 5 nm and 40 nm.
  • the barrier layer 13 may comprise Al x Ga 1-x N or ⁇ 1-x ⁇ ⁇ ⁇ , or an In 1-x AI X N / AIN or Al x Ga 1-x N / AIN.
  • the bandgap widths of Al x Ga 1-x N and ln 1-x Al x N vary between 3.4eV (GaN) and 6.2eV (AIN) and between 0.7eV (InN) and 6.2eV (AIN), respectively.
  • the buffer layer 12 and the barrier layer 13 are conventionally produced by organometallic vapor phase epitaxy, better known under the term MOCVD, the acronym for "Metalorganic Vapor Phase Epitaxy", in the English language, or by molecular beam epitaxy, better known by the term “MBE”, acronym for "Molecular Beam Epitaxy", in the English language. Additional layers may be present on the upper face 14 of the stack Emp including a passivation layer 16.
  • An HEMT transistor conventionally comprises a source S, a drain D and a gate G deposited on the upper face 14 of the stack Emp.
  • a gate G is deposited between the source S and the drain D and makes it possible to control the transistor.
  • the conductance between the source S and the drain D is modulated by the electrostatic action of the gate G, typically of the Schottky type or of the MIS type, acronym for metal / insulator / semiconductor, and the voltage V GS applied between the gate G and the source S controls the transistor.
  • the gate G typically of the Schottky type or of the MIS type, acronym for metal / insulator / semiconductor
  • These electrons are mobile in the xOy plane and have a high electron mobility ⁇ , typically the electron mobility ⁇ e is greater than 1000 cm 2 / Vs.
  • a potential difference V DS is applied between the source S and the drain D, with typically a source S at ground, and the value of the current IDS is a function of the applied voltage V GS between the gate G and the source S.
  • the transistor effect is based on the modulation of the conductance gm between the contacts of the source S and the drain D by the electrostatic action of the control electrode G. The variation of this conductance is proportional to the number of carriers free in the channel, and therefore the current between the source S and the drain D.
  • FIG. 2 represents the distribution of the electric charges in the vicinity of the heterojunction 15.
  • the buffer layers 12 and barrier 13 comprise materials of the family of 11-N highly electronegative.
  • a fixed electrical charge appears at their interface, which may be positive ⁇ + as shown in FIG. 2, or negative ⁇ -.
  • This fixed charge attracts mobile charges: the electrons when it is positive as in Figure 2, or the holes when it is negative. It is these mobile charges em which create a current when a voltage is applied between the drain D and the source S.
  • the HEMT structure comprising a GaN type buffer layer 12 in particular has the particularity of having the two-dimensional gas 9 close to the upper face 14 of the stack Emp, typically at a distance of between 2 and 30 nm.
  • This two-dimensional gas 9 is generated by the equilibrium of the electric charges in the Emp stack. It is, consequently, completely dependent on the electric charges present on the upper face 14 of the stack Emp, and, more specifically, on the electrical charges present at the interface 17 between the upper face 14 of the stack Emp and the passivation layer 16.
  • the two-dimensional gas 9 comprises electric charges, in this case electrons, these electric charges are partly the image of the charges present on the surface of the stack Emp.
  • the two-dimensional gas 9 has a surface charge density of 10 13 electrons, cm -2 , which also corresponds to the surface charge density of the upper face of the stack Emp.
  • a function of the passivation layer 16 is to fix the surface state on the upper face 14 of the stack Emp, and whatever the conditions of use of the transistor, the voltage applied between the source S and the gate G, in a configuration that minimizes the traps in the deep electrical centers so as to obtain a current close to the maximum current during the entire operation time of the transistor.
  • Called deep center an impurity whose energy level is set to more than 2 to 3 times the thermal activation energy (3/2 k b * T) of the minimum of ia conduction band for an N-type impurity or at most of the valence band for a P-type impurity.
  • the thermal activation energy is of the order of 40 meV.
  • a center will therefore be considered deep when it is located at more than 100 meV of one of these extrema, which is the case for GaN doped with acceptor-type impurities.
  • These centers are negatively charged when the transistor is turned on and as they are deep do not discharge at operating frequencies above megahertz. This has the effect of reducing the number of mobile charges em present in the conductive channel, which reduces the current.
  • the passivation layer 16 comprises a monolayer of material, typically comprising silicon nitride (SiN) or silicon oxide (SiO 2 ) making it possible to reduce the trapping effects at the interface 17 between the upper face 14 of the stack Emp and the passivation layer 16.
  • This passivation protects ('stacking Emp of semiconductor materials, for aggressive operating conditions, as for high electric fields, greater than 6.10 6 V / cm and high operating temperatures above 300 ° C.
  • FIG. 3a shows a profile of a transistor comprising a passivation monolayer 16 according to the known art on the surface of the upper face 14 of the stack
  • FIG. 3b is an enlargement of the base of the gate G or else referred to as a grid foot framed in Figure 3a.
  • the upper face 14 of the stack comprises a source S, a gate G, and a drain D.
  • FIG. 4a corresponds to a mapping of the intensities of the electric field on the profile represented in FIG. 3b in the vicinity of the gate foot G when a voltage V DS of 20V is applied and that a drain current I DS of 200 mA per mm of grid length Lg.
  • the values of the intensity of the electric field are represented by gray levels, the areas for which the intensity of the electric fields is important are represented in light gray and the zones of lower intensity of electric fields are represented in dark gray. In other words, the higher the intensity of the electric field, the more clearly the area is represented.
  • two zones Z1; Z2 can be highlighted: a first zone Z1 of high intensity of electric field disposed at the foot of the gate G between the gate G and the drain D over a distance of about 0.15 microns from the base of the grid G, the intensity of the electric field on this first zone Z1 of high electrical intensity being between 3.75.10 6 V.cm -1 and 5.10 6 V.cm -1 , and a second zone Z2 of lower field strength electric extending from the first zone Z1 of high intensity and extending over the remainder of the upper face 14 on which the intensity of the electric field is less than 1.10 6 V.cm -1 .
  • FIG. 4b is a map of FIG. 3b showing the intensity of the electric field when a negative bias is applied to the gate G preventing the two-dimensional gas 9 from flowing.
  • the electric potential difference V GS between the gate G and the source is -6V.
  • the first zone Z1 of high intensity is larger than previously, it is located from the base of the grid G and extends over a distance of 0.25 microns.
  • the portion of the first zone Z1 of high intensity in direct contact with the gate G has an electric field strength greater than 5.10 6 V.cm -1 .
  • the intensity of the electric field then decreases progressively as one moves away from the base of the gate G to reach values lower than 2.5 ⁇ 10 6 V.cm -1 at a distance of 0.12 ⁇ m from the base of the gate G.
  • the remainder of the passivation layer 16 has electric field strengths of less than 2.5 ⁇ 10 6 V.cm -1 .
  • FIGS. 5 and 5 are simulations of the evolution of the electric field as a function of the distance with respect to the gate foot G.
  • FIG. 5a shows the simulated curves 31 and 32 of intensity of the electric field as a function of the distance from the base of the grid at 5 nm from the surface of the stack Emp, ie inside of the passivation monolayer produced according to the known art, respectively for a pinched transistor not allowing the moving charges of the two-dimensional gas 9 to circulate, and for an open transistor allowing the electrons to circulate.
  • the curve 31 is a simulated graphical representation of the intensity of the electric field as a function of the distance for a zero voltage V DS and a voltage V GS equal to -5V. In other words, it is the estimation of the electric field when the transistor is pinched, that is to say, when the two-dimensional gas is depopulated under the gate.
  • the intensity of the electric field decreases as one moves away from the gate G. It decreases rapidly near the gate foot and then decreases more slowly. Indeed, in contact with the gate G, the intensity of the electric field is 7.2.10 6 V / cm, the intensity is reduced by half at a distance of 0.025 microns from the gate foot G. At a distance 0.3 ⁇ m of the gate foot, the intensity of the electric field is only 10 6 V / cm.
  • the curve 32 is a simulated graphical representation of the intensity of the electric field as a function of the distance for a zero V DS voltage and a zero V GS voltage, the current DS measured being 200 mA / mm.
  • the two-dimensional gas 9 flows in the channel.
  • the curve 32 has a similar appearance to the curve 31.
  • the intensity of the electric field is 5.10 6 V / cm and then decreases rapidly when moving away from the gate foot.
  • FIG. 5b shows simulated curves 33 and 34 of intensity of the electric field as a function of the distance with respect to the gate foot G inside the channel.
  • Curve 33 is a simulated graphical representation of the intensity of the electric field inside the channel, that is to say along a plane buried in the stack contrary to the case of curves 31 and 32 of FIG. 5b. This simulation of electric field is a function of the distance from the gate foot G for a zero V DS voltage and a voltage V GS equal to -5 V when the transistor is pinched.
  • the intensity of the electric field in the channel vis-à-vis the gate foot reaches a value of 3.5.10. 6 V / cm. This value is twice as small as the estimated value at the extreme surface ( Figure 5a). This value then decreases rapidly with distance.
  • curve 33 is an estimate of the electric field strengths in the channel as the two-dimensional gas is flowing in.
  • the intensity of the electric field in the channel opposite the gate foot reaches a value of 2.5 ⁇ 10 6 V / cm.
  • the surface state of the upper face 14 of the stack Emp can then be modified in particular by the hydroxide ions present in the surrounding atmosphere.
  • an object of the invention is to provide a passivation layer that notably improves the performance of the transistor.
  • a field effect transistor comprising:
  • a stack (Emp) along the z-axis of semiconductor materials comprising a binary or ternary or quaternary nitride compound; o a drain (D), a source (S) and a grid (G); a passivation tray (16) disposed above the top face (14) of said stack (Emp), said passivation layer (16) comprising two sub-layers (16a; 16b);
  • drain (D), said source (S) and said gate (G) define:
  • said first sub-layer (16a) extends over the second zone (Z2), comprises a first material (Mat1) of electric breakdown field E c ii ii, the electric charge of said first sub-layer (16a) being strictly less than the electrical charge of said upper face (14) of the stack (Emp);
  • said second sub-layer (16b) extends over (a first zone (Z1), covers the first sub-layer (16a), and comprises a second material (Maté) electric breakdown field E cl2 strictly greater than E cl1
  • the electrical breakdown field of the second material Mat2 is greater than the maximum electric field at the base of the gate foot.
  • the synthesis temperature T synth of the second material Mat2 is greater than the maximum temperature T Z1 reached on the first zone Z1 during operation of the transistor.
  • the charge of said first sublayer 16a of the transistor is less than or equal to 1% of the load of said upper face 14.
  • synthesis temperature of the second material is meant the temperature reached during the preparation of the material.
  • the production of a passivation layer comprising at least two sub-layers makes it possible to fulfill the functions of stabilizing the surface state and protecting the surface of the stack against aggressive use conditions such as a high electric field or high temperatures.
  • the residual charge density of the first material is less than or equal to 1% of the surface charge density of the upper face.
  • the thickness of the first sub-layer in the direction of the z axis is greater than or equal to 20 nm.
  • the first material comprises SiN silicon nitride or Al 2 O 3 alumina.
  • the first material is obtained by inductively coupled plasma-phase physical deposition (ICP-CVD) or atomic layer deposition (ALD).
  • This manufacturing method makes it possible to deposit the silicon nitride atomic layer by atomic layer, which makes it possible to obtain a material of high purity, which is poor in oxygen, in particular, which limits the reactivity at the surface of the first underlayer.
  • the first underlayer thus formed is stable over time.
  • the second material comprises silicon nitride SiN or silicon oxide or aluminum nitride obtained by chemical vapor deposition-assisted plasma (PECVD) or by cathode sputtering or by atomic layer deposition (ALD ).
  • PECVD chemical vapor deposition-assisted plasma
  • ALD atomic layer deposition
  • the thickness of the second sub-layer in the direction of the z axis is greater than or equal to 50 nm so as to encapsulate the first sub-layer and to move the surface of the first underlayer away from the atmosphere. surrounding.
  • the synthesis of the first material is performed by a method modifying only the first and second atomic layer of the upper face of the stack.
  • the synthesis of the first material is carried out by inductively coupled plasma-phase physical deposition (ICP-CVD) or atomic layer deposition (ALD).
  • ICP-CVD inductively coupled plasma-phase physical deposition
  • ALD atomic layer deposition
  • the synthesis temperature of the second material is greater than the maximum temperature observed on the first zone when the transistor is in operation.
  • the synthesis of the second material is carried out by a plasma-assisted physical vapor deposition (PECVD) method.
  • PECVD plasma-assisted physical vapor deposition
  • FIG. 1 already cited schematically represents a section of the structure of a conventional HEMT transistor
  • FIG. 2 already cited represents the distribution of the charges in the vicinity of the heterojunction of the conventional HEMT transistor
  • FIG. 3a schematically represents a profile of the stack Emp
  • FIG. 3b is an enlargement of the box framed on FIG. 3a situated at the base of the grid
  • FIGS. 4a and 4b are maps of the electric field intensities at the base of the gate, respectively, when the transistor is in operation (curves 32 and 34) and when the transistor is pinched (curves 31 and 33).
  • FIGS. 5a and 5b show simulated curves of the intensity of the electric field as a function of the distance
  • FIG. 6 is a schematic representation of the passivation layer, according to the invention.
  • FIGS. 7a and 7b show characterization curves of the transistors respectively, with a passivation layer according to the known art, and, with a passivation layer, according to the invention.
  • FIG. 6 is a schematic representation of the profile of a stack comprising a passivation layer according to the invention.
  • the stack Emp comprises a superposition of layers of semiconductor materials.
  • the stack Emp comprises in particular a substrate 11, a buffer layer 12 and a barrier layer 13.
  • a source S On the upper face 14 of the stack Emp are arranged a source S, a gate G and a drain D.
  • the upper face 14, the gate G, the source S and the drain D are covered with a passivation layer 16 according to the invention.
  • the barrier layer 13 may comprise InAIGaN, AIGaN or ⁇ .
  • the indium, gallium and nitrogen atoms are particularly unstable and can easily react with the molecules of the surrounding atmosphere, which modifies the surface state of the upper face 14 of the stack Emp, and which consequently modifies the flow of two-dimensional gas 9 in the channel. Indeed, as we have already mentioned above, the two-dimensional gas 9 is dependent on the surface state of the upper face 14 of the Emp stack, in particular.
  • the idea of the invention therefore consists in disposing a passivation layer on the surface of the upper face 14.
  • the passivation layer comprises two different materials so as to fulfill the two different functions of the passivation layer 16.
  • the passivation layer 16 comprises two sub-layers 16a; 16b: a first sub-layer 16a comprising a first material Mat 1 disposed on the second zone Z2 of the upper face 14 of the stack Emp intended to encapsulate the surface of the stack so as to freeze the surface state, and a second sub-layer 16b disposed on the first zone Z1 of the upper face 14 of the stack Emp and on the first sub-layer 16a, the second sub-layer 16b comprising a second material Mat 2 intended to protect the upper face 14 of the stack of high intensities of electric field, in particular.
  • the first material Mat 1 comprises silicon nitride SiN, or ⁇ 2 ⁇ 3 obtained by deposition methods such as ALD, acronym for "Atomic Layer Deposition", in the English language, and deposit of atomic layer, in French language
  • This method makes it possible in particular to produce an atomic layer deposition per atomic layer making it possible to obtain a deposit of the first dense and low-reactivity material Mat 1. Nevertheless, the use of ALD does not imply obtaining a dense and unreactive material: these characteristics can be variable depending on the setting of the deposit, chosen in the embodiments of the invention to be adapted to the manufacture of a dense and unreactive material. However, other deposit methods described as "soft" for producing a dense, low-reactivity deposit can be envisaged, such as ICP-CVD acronym for inductively coupled chemical vapor phase-plasma deposition.
  • soft deposit method means methods that modify at most the extreme surface of the material on which the deposit is made. Typically the extreme surface corresponds to one or even two atomic layers. Preferentially, a gentle deposition method does not modify the surface of the material on which the deposit is made.
  • the underlayer 16a thus produced has an electric charge strictly less than the electric charge of the upper face 14 of the stack Emp (that is to say a surface charge) and more specifically to the electric charge of the upper surface. 14 in contact with said sublayer 16a.
  • the electric charge of the sublayer 16a is less than a few percent of the electric charge of the two-dimensional gas 9, and more specifically less than or equal to 10% and preferably less than 1%.
  • the electric charge of the two-dimensional gas 9 is a function of the electric charge on the upper surface 14 and is substantially equal to the electric charge on the upper surface 14.
  • the charge of said first sublayer is less than or equal to 10% of the load of said upper face 14 and preferably less than or equal to 1% of the load of said upper face 14.
  • the surface density of charge mat1 ⁇ of the underlayer 16a is preferably between 10 10 and 10 12 charges.cm -2 .
  • the thickness of the first sub-layer 16a in the direction of the stack Emp is greater than 20 nm so as to freeze the surface state of the upper face 14 of the stack Emp.
  • the second sub-layer 16b comprises a second material Mat 2 resistant to high electric field strengths and high temperatures above 200 ° C, the second sub-layer 16b being disposed on the first zone Z1 of high intensity. and on the first underlayer 16a.
  • the second material Mat2 comprises silicon nitride SiN, silicon oxide Si0 2 or aluminum nitride AIN obtained by PECVD, acronym for plasma-enhanced chemical vapor deposition or by sputtering or deposition of ALD atomic layers and heat treatment.
  • PECVD plasma-enhanced chemical vapor deposition or by sputtering or deposition of ALD atomic layers and heat treatment.
  • the parameters of an ALD deposition of a layer of Mat2 material will be different from those potentially used for the deposition of a Mat1 material layer.
  • the breakdown electric field ⁇ cl2 of the second sub-layer 16b is strictly greater than the breakdown electric field E cl1 of the first sub-layer 16b. layer 16a.
  • the deposition methods of the sub-layers 16 are chosen to allow, among other things, this inequality.
  • the thickness above the first sub-layer 16a in the direction of the stack Emp of the second sub-layer 16b is greater than 50 nm so as to move the surface of the first sub-layer 16a away. surrounding atmosphere.
  • FIGS. 7a and 7b show the characterization curves of the transistors for different gate voltage values, respectively for a transistor comprising a passivation monolayer according to the prior art and a passivation layer according to the invention.
  • FIG. 7a shows transistor characteristic curves comprising a passivation monolayer according to the known art. The measurements taken for different resting points make it possible to quantify the effects of charges.
  • the gate voltage V G is -5V.
  • FIG. 7b represents the transistor characteristic curves comprising a passivation multilayer according to the invention.
  • the maximum drain current I D of a transistor comprising a multilayer passivation layer according to the invention is greater than the drain current of a transistor comprising a monolayer passivation layer according to the invention. known art.
  • a passivation layer according to the invention thus makes it possible to freeze the surface state of the upper face of the stack and thus to confine the two-dimensional gas in the channel by avoiding the trapping of the electrons in deep centers.
  • the passivation layer according to the invention makes it possible to protect the stack from high electric field strengths and high temperatures.
  • the performance of a transistor comprising a passivation layer according to the invention is improved.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)

Abstract

L'invention concerne un transistor à effet de champ comprenant un empilement (Emp) de matériaux semi-conducteurs, la face supérieure (14) de l'empilement étant recouverte d'une couche de passivation (16) comprenant deux sous-couches : - une première sous-couche (16a) s'étendant sur une deuxième zone (Z2) de faible intensité comprenant un premier matériau de champ électrique de claquage Ecl1, la charge de ladite première sous-couche (16a) étant strictement inférieure à la charge de ladite face supérieure (14) de l'empilement, - une deuxième sous-couche (16b) s'étendant sur une première zone (Z1) de forte intensité et recouvrant la première sous-couche (16a), la deuxième sous-couche (16b) comprenant un deuxième matériau de champ électrique de claquage Ecl2 strictement supérieur à Ecl1.

Description

Passivation multicouche de la face supérieure de l'empilement de matériaux semi-conducteurs d'un transistor à effet de champ
La présente invention concerne les transistors à effet de champ à haute mobilité électronique dénommés transistors HEMT, acronyme de « High Electron Mobility Transistor », en langue anglaise.
La présente invention concerne plus précisément les empilements à partir desquels sont fabriqués les transistors HEMT utilisés comme amplificateur faible bruit ou de puissance, comme commutateur ou comme oscillateur et couvrant la gamme de fréquences comprise typiquement entre 1 MHz et 100 GHz. Et plus particulièrement la couche protectrice de la face supérieure de l'empilement appelée « couche de passivation ».
On entend par « couche de passivation » une couche de matériau disposée sur la face supérieure de ('empilement destinée â protéger (e composant contre la corrosion, l'usure mécanique, les attaques chimiques et conditionner les états de charges électriques de surface.
La figure 1 représente une vue en coupe de la structure d'un système de transistor HEMT élémentaire classique, dans un plan xOz, réalisé sur un substrat 11. Classiquement, on utilise un substrat 11 isolant ou semi-conducteur comprenant, par exemple, du silicium (Si), du carbure de Silicum (SiC) ou du Saphir (Al2O3), sur lequel est réalisé un empilement Emp selon l'axe z d'au moins deux couches de semi-conducteur qui s'étendent dans le plan xOy.
Une première couche 12, dénommée couche tampon, ou, plus connu, sous le terme anglo-saxon « buffer », présente une large bande interdite, on parle de matériau semi-conducteur dit « â grand gap ». La couche tampon 12 comprend, par exemple, un matériau comprenant un composé binaire de l'azote, tel le GaN ou un composé ternaire de nitrure d'éléments III, dénommé lll-N, tel que l'AIGaN, ou plus précisément l'AlxGa1-xN. Typiquement, l'épaisseur de la couche tampon 12 selon l'axe z est comprise entre 0,2 μm et 3 μm. Une seconde couche, dénommée couche barrière 13, présente une bande interdite plus grande que celle de la couche tampon 12.
Cette couche barrière 13 comprend un matériau à base de composé quaternaire, ternaire ou binaire de nitrure d'éléments III, dénommé lll-N, à base de Al, Ga, In ou B. Typiquement, l'épaisseur de la couche barrière 13 est comprise entre 5 nm et 40 nm.
Par exemple, avec une couche tampon 12 en GaN, la couche barrière 13 peut comprendre de l'AlxGa1-xN ou de l'Ιη1-xΑΙχΝ, ou une séquence In1-xAIXN/AIN ou AlxGa1-xN/AIN. Selon la teneur x en aluminium, les largeurs de bandes interdites de l'AlxGa1-xN et de l'ln1-xAlxN varient entre 3.4eV (GaN) et 6.2eV (AIN) et entre 0.7eV (InN) et 6.2eV (AIN), respectivement. A titre d'exemple, on peut citer une couche tampon 12 à base de GaN avec une couche barrière à base d'AIGaN ou d'InAIN, et plus précisément à base d'AlxGa1-xN ou d'InzAl1 -ZN, avec x compris typiquement entre 15% et 35%, et, z compris typiquement entre 15% et 25%. La couche tampon 12 et la couche barrière 13 sont classiquement réalisées par épitaxie en phase vapeur aux organométalliques plus connue sous le terme MOCVD acronyme de « Metalorganic Vapor Phase Epitaxy », en langue anglaise, ou par épitaxie par jet moléculaire, plus connu sous le terme « MBE », acronyme de « Molecular Beam Epitaxy », en langue anglaise. Des couches supplémentaires peuvent être présentes sur la face supérieure 14 de l'empilement Emp notamment une couche de passivation 16.
La jonction entre la couche tampon 12 et la couche barrière 13 constitue une hétérojonction 15 qui s'étend également dans le plan xOy, l'origine O du repère (O, x, y, z) étant choisie dans ce plan. Un transistor HEMT comprend classiquement une source S, un drain D et une grille G déposés sur la face supérieure 14 de l'empilement Emp. Une grille G est déposée entre la source S et le drain D et permet de commander le transistor.
La conductance entre la source S et le drain D est modulée par l'action électrostatique de la grille G, classiquement de type Schottky ou de type MIS, acronyme de métal/isolant/semi-conducteur, et la tension VGS appliquée entre la grille G et la source S commande le transistor.
Un gaz bidimensionnel d'électrons 9, dénommé 2DEG pour « Two-Dimensional Electron Gas », en langue anglaise, est localisé au voisinage de l'hétérojonction 15. Ces électrons sont mobiles dans le plan xOy et ont une forte mobilité électronique μβ, typiquement la mobilité électronique μe est supérieure à 1000 cm2/Vs.
Dans un fonctionnement normal du transistor ces électrons ne peuvent pas circuler selon la direction z car ils sont confinés dans le puits de potentiel se formant dans le plan xOy au voisinage de l'hétérojonction 15. Le gaz d'électrons 9 confiné dans ce qui est dénommé le canal du transistor, est donc apte à transporter un courant IDS circulant entre le drain D et la source S.
Classiquement, une différence de potentiel VDS est appliquée entre la source S et le drain D, avec typiquement une source S à la masse, et la valeur du courant IDS est une fonction de la tension appliquée VGS entre la grille G et la source S. L'effet transistor est basé sur la modulation de la conductance gm entre les contacts de la source S et du drain D par l'action électrostatique de l'électrode de commande G. La variation de cette conductance est proportionnelle au nombre de porteurs libres dans le canal, et donc au courant entre la source S et le drain D.
C'est l'effet d'amplification transistor qui permet de transformer un faible signal appliqué sur la grille G en un signal plus fort récupéré sur le drain D.
La figure 2 représente la répartition des charges électriques au voisinage de l'hétérojonction 15.
En l'occurrence, les couches tampon 12 et barrière 13 comprennent des matériaux de la famille des lll-N fortement électronégatifs. Lors de la mise en contact de deux composés différents de cette famille une charge électrique fixe apparaît à leur interface pouvant être positive σ+ telle que représentée sur la figure 2, ou négative σ-. Cette charge fixe attire des charges mobiles : les électrons lorsqu'elle est positive telle que sur la figure 2, ou les trous lorsqu'elle est négative. Ce sont ces charges mobiles em qui créent un courant lorsqu'une tension est appliquée entre le drain D et la source S.
En effet, la structure HEMT comprenant une couche tampon 12 de type GaN notamment, présente la particularité d'avoir le gaz bidimensionnel 9 proche de la face supérieure 14 de l'empilement Emp, typiquement, à une distance comprise entre 2 et 30 nm.
Ce gaz bidimensionnel 9 est généré par l'équilibre des charges électriques dans l'empilement Emp. Il est, par voie de conséquence, complètement dépendant des charges électriques présentes sur la face supérieure 14 de l'empilement Emp, et, plus précisément, des charges électriques présentes à l'interface 17 entre la face supérieure 14 de l'empilement Emp et la couche de passivation 16.
En d'autres termes, le gaz bidimensionnel 9 comprend des charges électriques, en l'espèce des électrons, ces charges électriques sont en partie l'image des charges présentes à la surface de l'empilement Emp. En l'espèce, le gaz bidimensionnel 9 présente une densité surfacique de charge de 1013 électrons, cm-2, et qui correspond aussi à la densité de charge de surface de la face supérieure de l'empilement Emp.
Aussi, une fonction de la couche de passivation 16 est de figer l'état de surface sur la face supérieure 14 de l'empilement Emp, et ce quelles que soient les conditions d'utilisation du transistor, la tension appliquée entre la source S et la grille G, dans une configuration minimisant les pièges dans les centres électriques profonds de manière à obtenir un courant proche du courant maximal pendant toute la durée de fonctionnement du transistor.
On appelle centre profond une impureté dont le niveau d'énergie est situé à plus de 2 à 3 fois l'énergie d'activation thermique (3/2 kb *T) du minimum de ia bande de conduction pour une impureté de type N, ou, du maximum de la bande de valence pour une impureté de type P. A température ambiante, l'énergie d'activation thermique est de l'ordre de 40 meV. Un centre sera donc considéré comme profond lorsqu'il sera situé à plus de 100 meV de l'un de ces extrema, ce qui est le cas pour le GaN dopé en impuretés de type accepteur. Ces centres se chargent négativement lorsque le transistor est mis sous tension et comme ils sont profonds ne se déchargent pas aux fréquences de fonctionnement supérieures au mégahertz. Cela a pour effet de réduire le nombre de charges mobiles em présent dans le canal conducteur, ce qui réduit le courant.
Il s'ensuit que cette approche a pour principal inconvénient en sus de générer de la dispersion, de réduire le rendement du transistor et la puissance qu'il peut émettre. Cette dégradation des performances est d'autant plus prononcée que la tension VDS de fonctionnement du transistor est élevée, typiquement supérieure à 20V.
Aujourd'hui, la couche de passivation 16 comprend une monocouche de matériau, comprenant, typiquement, du nitrure de silicium (SiN) ou de l'oxyde de silicium (SiO2) permettant de diminuer les effets de piégeage à l'interface 17 entre la face supérieure 14 de l'empilement Emp et la couche de passivation 16. Cette passivation protège ('empilement Emp de matériaux semi-conducteurs, pour des conditions de fonctionnement agressives, comme pour des champs électriques élevés, supérieurs à 6.106 V/cm et des températures de fonctionnement élevées, supérieures à 300°C.
La figure 3a représente un profil d'un transistor comprenant une monocouche de passivation 16 selon l'art connu à la surface de la face supérieure 14 de l'empilement Emp et la figure 3b est un agrandissement de la base de la grille G ou encore appelée pied de grille encadrée sur la figure 3a. La face supérieure 14 de l'empilement comprend une source S, une grille G, et un drain D.
En l'espèce, la face supérieure 14 de l'empilement Emp est recouverte d'une monocouche continue de passivation 16 selon l'art connu comprenant typiquement du nitrure de silicium SiN. La figure 4a correspond à une cartographie des intensités du champ électrique sur le profil représenté sur la figure 3b au voisinage du pied de grille G lorsqu'on applique une tension VDS de 20V et que l'on mesure un courant de drain lDS de 200 mA par mm de longueur de grille Lg. Autrement dit, lorsque le gaz bidimensionnel 9 circule. En l'espèce, les valeurs de l'intensité du champ électrique sont représentées par des niveaux de gris, les zones pour lesquelles l'intensité des champs électriques est importante sont représentées en gris clair et les zones de plus faible intensité de champs électriques sont représentées en gris foncé. En d'autres termes, plus l'intensité du champ électrique est importante et plus la zone considérée est représentée en clair.
En l'occurrence, deux zones Z1 ; Z2 peuvent être mises en évidence : une première zone Z1 de forte intensité de champ électrique disposée au pied de la grille G entre la grille G et le drain D sur une distance d'environ 0,15 μm à partir de la base de la grille G, l'intensité du champ électrique sur cette première zone Z1 de forte intensité électrique étant comprise entre 3,75.106 V.cm-1 et 5.106 V.cm-1, et, une deuxième zone Z2 de plus faible intensité de champ électrique s'étendant à partir de la première zone Z1 de forte intensité et s'étendant sur le reste de la face supérieure 14 sur laquelle l'intensité du champ électrique est inférieure à 1.106 V.cm-1.
La figure 4b est une cartographie de la figure 3b mettant en évidence l'intensité du champ électrique lorsqu'on applique une polarisation négative sur la grille G empêchant le gaz bidimensionnel 9 de circuler. En l'espèce, la différence de potentiel électrique VGS entre la grille G et la source est de -6 V. Comme sur la figure 4a, il est aussi possible de distinguer une première Z1 et une deuxième 72 zone, respectivement de forte et de faible intensité de champ électrique
La première zone Z1 de forte intensité est plus étendue que précédemment, elle est située à partir de la base de la grille G et s'étend sur une distance de 0,25 μm. La partie de la première zone Z1 de forte intensité en contact direct avec la grille G présente une intensité de champ électrique supérieure à 5.106 V.cm-1. L'intensité du champ électrique diminue ensuite progressivement à mesure qu'on s'éloigne de la base de la grille G pour atteindre des valeurs inférieures à 2,5.106 V.cm-1 à une distance de 0,12 μm de la base de la grille G. Le reste de la couche de passivation 16 présente des intensités de champ électriques inférieures à 2,5.106 V.cm-1.
Cette première zone Z1 de forte intensité de champ électrique subit aussi une forte élévation de température pouvant atteindre jusqu'à 400°C. Les figures 5 sont des simulations de l'évolution du champ électrique en fonction de la distance par rapport au pied de grille G.
La figure 5a représente les courbes 31 et 32 simulées d'intensité du champ électrique en fonction de la distance par rapport à la base de la grille à 5 nm de la surface de l'empilement Emp, c'est à dire à l'intérieur de la monocouche de passivation réalisée selon l'art connu, respectivement pour un transistor pincé ne laissant pas circuler les charges mobiles du gaz bidimensionnel 9, et, pour un transistor ouvert laissant circuler les électrons.
La courbe 31 est une représentation graphique simulée de l'intensité du champ électrique en fonction de la distance pour une tension VDS nulle et une tension VGS égale à -5V. En d'autres termes, il s'agit de l'estimation du champ électrique lorsque le transistor est pincé, c'est-à-dire, lorsque le gaz bidimensionnel est dépeuplé sous la grille. L'intensité du champ électrique (courbe 31) décroit à mesure que l'on s'éloigne de la grille G. Elle décroît rapidement à proximité du pied de grille puis décroit plus lentement. En effet, au contact de la grille G, l'intensité du champ électrique est de 7,2.106 V/cm, l'intensité est réduite de moitié à une distance de 0,025 μm par rapport au pied de grille G. A une distance de 0,3 μm du pied de grille, l'intensité du champ électrique n'est plus que de 106 V/cm.
La courbe 32 est une représentation graphique simulée de l'intensité du champ électrique en fonction de la distance pour une tension VDS nulle et une tension VGS nulle, le courant lDS mesuré étant de 200 mA/mm. En d'autres termes, le gaz bidimensionnel 9 circule dans le canal. La courbe 32 a une allure similaire à la courbe 31. Au contact du pied de grille, l'intensité du champ électrique est de 5.106 V/cm puis décroît rapidement lorsqu'on s'éloigne du pied de grille. La figure 5b représente les courbes simulées 33 et 34 d'intensité du champ électrique en fonction de la distance par rapport au pied de grille G à l'intérieur du canal.
La courbe 33 est une représentation graphique simulée de l'intensité du champ électrique à l'intérieur du canal, c'est-à-dire selon un plan enfoui dans l'empilement contrairement aux cas des courbes 31 et 32 de la figure 5b. Cette simulation du champ électrique est en fonction de la distance à partir du pied de grille G pour une tension VDS nulle et une tension VGS égale à -5 V lorsque le transistor est pincé.
L'intensité du champ électrique dans le canal en vis-à-vis du pied de grille atteint une valeur de 3,5.10.6 V/cm. Cette valeur est deux fois moins importante que la valeur estimée en extrême surface (figure 5a). Cette valeur diminue ensuite rapidement avec la distance.
De fa même manière que précédemment, (a courbe 33 est une estimation des intensités de champ électrique dans le canal lorsque le gaz bidimensionnel circule. L'intensité du champ électrique dans le canal en vis-à-vis du pied de grille atteint une valeur de 2,5.10.6 V/cm.
Ces simulations montrent que les intensités de champ électrique dans Je voisinage immédiat du pied de grille, c'est-à-dire sur la première zone Z1 , sont très élevées pouvant atteindre jusqu'à 7.106V/cm et diminuent très rapidement à mesure que l'on s'éloigne du pied de grille. Le reste de la face supérieure 14 de l'empilement Emp constitue la deuxième zone Z2 de plus faible intensité.
Ces conditions agressives de fort champ électrique, supérieures à 7MV/cm, de températures élevées, supérieures à 350°C peuvent altérer la couche de passivation 16 réalisée selon l'art connu.
L'état de surface de la face supérieure 14 de l'empilement Emp peut alors être modifié notamment par les ions hydroxydes présents dans l'atmosphère environnante.
Aussi, un but de l'invention est de proposer une couche de passivation permettant notamment d'améliorer les performances du transistor.
Selon un aspect de l'invention, il est proposé un transistor à effet de champ comprenant :
o un empilement (Emp) selon l'axe z de matériaux semi-conducteurs comprenant un composé binaire ou ternaire ou quaternaire de nitrure ; o un drain (D), une source (S) et une grille (G) ; o une∞uche de passivation (16) disposée au-dessus de la face supérieure (14) dudit empilement (Emp), ladite couche de passivation (16) comprenant deux sous-couches (16a ; 16b) ;
caractérisé en ce que ledit drain (D), ladite source (S) et ladite grille (G) définissent :
o une première zone (Z1) de forte intensité de champ électrique à la base de la grille (G) entre la grille (G) et le drain (D) ou entre la grille (G) et la source (S) lorsqu'une différence de tension électrique (VDS, respectivement VGS). est appliquée entre le drain (D) et la source (S) ou entre la grille (G) et la source (S), et
o une deuxième zone (Z2) de faible intensité de champ électrique ;
et en ce que :
o ladite première sous-couche (16a) s'étend sur la deuxième zone (Z2), comprend un premier matériau (Mat1) de champ électrique de claquage Ecii, la charge électrique de ladite première sous-couche (16a) étant strictement inférieure à la charge électrique de ladite face supérieure (14) de l'empilement (Emp) ;
o ladite deuxième sous-couche (16b) s'étend sur (a première zone (Z1), recouvre la première sous-couche (16a), et comprend un deuxième matériau (Maté) de champ électrique de claquage Ecl2 strictement supérieur à E cl1
Avantageusement, le champ électrique de claquage du deuxième matériau Mat2 est supérieur au champ électrique maximal à la base du pied de grille.
Avantageusement, la température de synthèse Tsynth du deuxième matériau Mat2 est supérieure à la température maximale TZ1 atteinte sur la première zone Z1 lors du fonctionnement du transistor.
Avantageusement, la charge de ladite première sous-couche 16a du transistor est inférieure ou égal à 1% de la charge de ladite face supérieure 14.
On entend par température de synthèse du deuxième matériau, la température atteinte lors de l'élaboration du matériau. La réalisation d'une couche de passivation comprenant au moins deux sous- couches permet de remplir les fonctions de stabilisation de l'état de surface, et, de protection de la surface de l'empilement contre les conditions d'utilisation agressives telles qu'un champ électrique élevé ou des températures élevées.
Avantageusement, la densité de charge résiduelle du premier matériau est inférieure ou égale à 1% de la densité surfacique de charge de la face supérieure.
Avantageusement, l'épaisseur de la première sous-couche selon la direction de l'axe z est supérieure ou égale à 20 nm.
Avantageusement, le premier matériau comprend du nitrure de silicium SiN ou de l'alumine Al2O3. Préférentiellement le premier matériau est obtenu par dépôt physique en phase vapeur-plasma couplé par induction (ICP-CVD) ou dépôt de couches atomiques (ALD).
Cette méthode de fabrication permet de déposer le nitrure de silicium couche atomique par couche atomique ce qui permet d'obtenir un matériau de grande pureté, pauvre en oxygène, notamment, ce qui limite la réactivité en surface de la première sous-couche. La première sous-couche ainsi formée est stable dans le temps.
Avantageusement, le deuxième matériau comprend du nitrure de silicium SiN ou de l'oxyde de silicium ou du nitrure d'aluminium obtenu par dépôt chimique en phase vapeur-assisté par plasma (PECVD) ou par pulvérisation cathodique ou par dépôt de couches atomiques (ALD).
Ces méthodes permettent l'obtention d'un matériau résistant à des champs électriques élevés, supérieurs à la valeur seuil 105Vcm-1 et à des températures supérieures à 300°C. Avantageusement, l'épaisseur de la deuxième sous-couche selon la direction de l'axe z est supérieure ou égale à 50 nm de manière â encapsuler la première sous- couche et à éloigner la surface de la première sous-couche de l'atmosphère environnante. Selon un autre aspect de l'invention, il est proposé un procédé de fabrication d'une couche de passivation sur un empilement d'un transistor selon l'une des revendications précédentes comprenant :
- une première étape de synthèse de la première sous-couche comprenant un premier matériau sur la deuxième zone.
- une deuxième étape de synthèse de la deuxième sous-couche comprenant le deuxième matériau sur la sous-couche et sur la première zone.
Avantageusement, la synthèse du premier matériau est réalisée par une méthode modifiant uniquement la première et deuxième couche atomique de la face supérieure de l'empilement.
Avantageusement, la synthèse du premier matériau est réalisée par dépôt physique en phase vapeur-plasma couplé par induction (ICP-CVD) ou dépôt de couches atomiques (ALD).
Avantageusement, la température de synthèse du deuxième matériau est supérieure à la température maximale observée sur la première zone lorsque le transistor est en fonctionnement.
Avantageusement, la synthèse du deuxième matériau est réalisée par une méthode de dépôt physique en phase vapeur-assisté par plasma (PECVD).
L'invention sera mieux comprise et d'autres avantages apparaîtront â la lecture de la description qui va suivre donnée à titre d'exemple non limitatif, et, grâce aux figures annexées parmi lesquelles :
- la figure 1 déjà citée représente schématiquement une coupe de la structure d'un transistor HEMT classique,
- la figure 2 déjà citée représente la répartition des charges au voisinage de l'hétérojonction du transistor HEMT classique,
- la figure 3a représente schématiquement un profil de l'empilement Emp et la figure 3b est un agrandissement de (a zone encadrée sur fa figure 3a située â la base de la grille, - les figures 4a et 4b sont des cartographies des intensités de champ électrique à la base de la grille, respectivement, lorsque le transistor est en fonctionnement (courbes 32 et 34) et lorsque le transistor est pincé (courbes 31 et 33).
- les figures 5a et 5b représentent des courbes simulées de l'intensité du champ électrique en fonction de la distance,
- la figure 6 est une représentation schématique de la couche de passivation, selon l'invention,
- les figures 7a et 7b représentent des courbes de caractérisation des transistors respectivement, avec une couche de passivation selon l'art connu, et, avec une couche de passivation, selon l'invention.
La figure 6 est une représentation schématique du profil d'un empilement comprenant une couche de passivation selon l'invention.
L'empilement Emp comprend une superposition de couches de matériaux semiconducteurs. L'empilement Emp comprend notamment un substrat 11 , une couche tampon 12 et une couche barrière 13. Sur la face supérieure 14 de l'empilement Emp sont disposés une source S, une grille G et un drain D. La face supérieure 14, la grille G, la source S et le drain D sont recouverts d'une couche de passivation 16 selon l'invention. En l'espèce, la couche barrière 13 peut comprendre de l'InAIGaN, de l'AIGaN ou de l'ΑΙΝ. Or, les atomes d'indium, de gallium et d'azote sont -particulièrement instables et peuvent aisément réagir avec les molécules de l'atmosphère environnante, ce qui modifie l'état de surface de la face supérieure 14 de l'empilement Emp, et, qui, par voie de conséquence, modifie la circulation du gaz bidimensionnel 9 dans le canal. En effet, comme nous l'avons déjà évoqué précédemment, le gaz bidimensionnel 9 est dépendant de l'état de surface de la face supérieure 14 de l'empilement Emp, notamment.
L'idée de l'invention consiste donc à disposer une couche de passivation à la surface de la face supérieure 14. La couche de passivation comprenant deux matériaux différents de manière à remplir les deux fonctions différentes de la couche de passivation 16. La couche de passivation 16 comprend deux sous-couches 16a ; 16b : une première sous-couche 16a comprenant un premier matériau Mat 1 disposée sur la deuxième zone Z2 de la face supérieure 14 de l'empilement Emp destinée à encapsuler la surface de l'empilement de manière à figer l'état de surface, et, une deuxième sous-couche 16b disposée sur la première zone Z1 de la face supérieure 14 de l'empilement Emp et sur la première sous-couche 16a, la deuxième sous-couche 16b comprenant un deuxième matériau Mat 2 destiné à protéger la face supérieure 14 de l'empilement des fortes intensités de champ électrique, notamment. En l'espèce le premier matériau Mat 1 comprend du nitrure de silicium SiN, ou de l'ΑΙ2Ο3 obtenus par des méthodes de dépôt tel que l'ALD, acronyme pour « Atomic Layer Déposition », en langue anglaise, et dépôt de couche atomique, en langue française.
Cette méthode permet notamment de réaliser un dépôt couche atomique par couche atomique permettant d'obtenir un dépôt du premier matériau Mat 1 dense et peu réactif. Néanmoins, l'emploi d'ALD n'implique pas l'obtention d'un matériau dense et peu réactif : ces caractéristiques peuvent être variables en fonction du paramétrage du dépôt, choisi dans les modes de réalisation de l'invention pour être adaptés à la fabrication d'un matériau dense et peu réactif. Toutefois, d'autres méthodes de dépôt qualifiées de « douces » permettant de réaliser un dépôt dense, peu réactif peuvent être envisagées telle que l'ICP-CVD acronyme de dépôt chimique en phase vapeur-plasma couplé par induction.
On entend par méthode de dépôt douce des méthodes qui modifient au plus l'extrême surface du matériau sur lequel est réalisé le dépôt. Typiquement l'extrême surface correspond à une, voire deux, couches atomiques. Préférentiellement, une méthode de dépôt douce ne modifie pas la surface du matériau sur lequel est réalisé le dépôt.
Ces méthodes ne présentent généralement pas d'étapes de bombardements électroniques ou ioniques de la surface sur laquelle est réalisé le dépôt. On peut citer à titre d'exemple, une méthode de dépôt par enduction centrifuge, plus connue sous le nom de « spin coating », en langue anglaise. La sous-couche 16a ainsi réalisée présente une charge électrique strictement inférieure à la charge électrique de la face supérieure 14 de l'empilement Emp (c'est-à-dire une charge surfacique) et plus précisément à la charge électrique de la surface supérieure 14 en contact avec ladite sous-couche 16a. Avantageusement, la charge électrique de la sous-couche 16a est inférieure à quelques pourcents de la charge électrique du gaz bidimensionnel 9, et, plus précisément, inférieure ou égale à 10 % et préférentiellement inférieure à 1%. La charge électrique du gaz bidimensionnel 9 est une fonction de la charge électrique la surface supérieure 14 et est sensiblement égale à la charge électrique la surface supérieure 14. Avantageusement, la charge de la dite première sous-couche est inférieure ou égal à 10% de la charge de ladite face supérieure 14 et préférentiellement inférieure ou égal à 1% de la charge de ladite face supérieure 14. Ainsi, en assimilant la sous- couche 16a à une surface, la densité surfacique de charge δmat1 de la sous-couche 16a est préférentiellement comprise entre 1010 et 1012 charges.cm-2. Avantageusement, l'épaisseur de la première sous-couche 16a selon la direction de l'empilement Emp est supérieure à 20 nm de manière à figer l'état de surface de la face supérieure 14 de l'empilement Emp.
En l'espèce, la deuxième sous-couche 16b comprend un deuxième matériau Mat 2 résistant aux fortes intensités de champ électrique et aux températures élevées supérieures à 200°C, la deuxième sous-couche 16b étant disposée sur la première zone Z1 de forte intensité et sur la première sous-couche 16a.
Avantageusement, le deuxième matériau Mat2 comprend du nitrure de silicium SiN, de l'oxyde de silicium Si02 ou du nitrure d'aluminium AIN obtenu par PECVD, acronyme de dépôt chimique en phase vapeur assisté par plasma ou par pulvérisation cathodique ou par dépôt de couches atomiques ALD et traitement thermique. Les paramètres d'un dépôt par ALD d'une couche de matériau Mat2 seront différents de ceux potentiellement utilisés pour le dépôt d'une couche de matériau Mat1.
Ces matériaux ainsi réalisés sont plus résistants aux températures élevées et aux fortes intensités de champs électriques. Dans les modes de réalisation de l'invention, le champ électrique de claquage Εcl2 de la seconde sous-couche 16b est strictement supérieur au champ électrique de claquage Ecl1 de la première sous- couche 16a. Les méthodes de dépôt des sous-couches 16 sont choisies pour permettre entre autre cette inégalité.
Avantageusement, l'épaisseur au-dessus de la première sous-couche 16a selon la direction de l'empilement Emp de la deuxième sous-couche 16b est supérieure à 50 nm de manière à éloigner la surface de la première sous-couche 16a de l'atmosphère environnante.
Les figures 7a et 7b représentent les courbes de caractérïsation des transistors pour différentes valeurs de tension de grille, respectivement pour un transistor comprenant une monocouche de passivation selon l'art connu et une couche de passivation selon l'invention.
La figure 7a représente les courbes caractéristiques de transistor comprenant une monocouche de passivation selon l'art connu. Les mesures puisées réalisées pour différents points de repos permettent de quantifier les effets de charges.
Les courbes (représentées en trait épais) 41a ; 42a ; 43a ; 44a ; 45a, 46a et 47a représentent le courant de drain lD en fonction de la tension puisée appliquée entre le drain et la source VDS pour un point de repos VGS=0 V et νDS=0 V et pour différentes tension de grille allant de +1 V à -5 V.
Ces courbes correspondent au mode nominal V<ss=0V et VDS=0V lorsque le transistor est utilisé pour la première fois, ou en d'autres termes, lorsqu'aucune polarisation n'a été appliquée au préalable sur le transistor.
Les courbes (trait simple) 41b ; 42b ; 43b ; 44b ; 45b ; 46b et 47b représentent le courant de drain lD en fonction de la tension appliquée VDS entre le drain D et la source S pour un point de repos VGS=-Vp et VDS=0 V, et, pour différentes tensions de grille allant de +1V à -5V. Les courbes (pointillée) 41c ; 42c ; 43c ; 44c ; 45c ; 46c et 47c représentent le courant de drain lD en fonction de la tension puisée appliquée entre le drain D et la source S pour un point de repos VGS=-VP et VDS=25V pour différentes tensions de grille allant de +1 V à -5V. Les conditions correspondant aux points de repos VGS=-Vp et VDS=0V et VGS=-VP et VDS=25V sont équivalentes aux conditions de polarisation du transistor en fonctionnement hyperfréquence.
Au cours de la première utilisation, et pour une tension de grille de +1V (courbe 41a), c'est-à-dire pour une tension laissant passer les électrons, le courant augmente de manière linéaire avant d'atteindre un plateau à une valeur de 1,1 A/mm. Après une polarisation VDS=25V et VGS—Vp (courbe 41c), et pour une tension de grille de +1 V, la valeur du courant atteint un plateau à une valeur de 0, 75 A/mm. En l'espèce, une chute importante du courant maximal est observée entre la mesure du courant de drain lD d'un transistor comprenant une monocouche de passivation selon l'art connu : d'une part (ors d'une utilisation avec un point de repos Vgs=0 et Vds=0 (courbe 41a), et, d'autre part lors d'une utilisation avec un point de repos simulant un transistor en fonctionnement à VGS= -Vp et νDS= 25V (courbe 41c). Cette chute de courant est estimée à environ 37% et peut être attribuée au piégeage des électrons em dans des centres profonds.
Pour les autres ensembles de courbes (42a ; 42b ; 42c) à (47a ; 47b ; 47c), il existe aussi une diminution du courant de drain maximal lD est entre les courbes 42a à 47a pour un transistor en première utilisation et les courbes 42c à 47c simulant un transistor en fonctionnement.
Par ailleurs, lorsque la tension de grille VGS descend vers des valeurs négatives plus importantes en valeur absolue, le courant de drain lD maximal diminue. En effet la tension de grille peut être assimilée à une tension de pincement du canal ou de fermeture du canal. En d'autres termes, plus la tension de grille augmente en valeur absolue et moins les électrons circulent dans le canal, et, par voie de conséquence, plus la courant de drain lDest faible jusqu'à atteindre une valeur sensiblement égale à zéro pour une tension de grille égale à la tension de pincement. En l'occurrence, la tension de grille VG est de -5V.
La figure 7b représente les courbes caractéristiques de transistor comprenant une multicouche de passivation selon l'invention. Les courbes 51a ; 52a ; 53a ; 54a ; 55a ; 56a et 57a représentent le courant de drain lD en fonction de la tension puisée appliquée entre le drain et la source VDS pour un point de repos VGS=0V et VDS=0V et pour différentes tension de grille allant de +1V à -5V.
Les courbes 51a ; 52a ; 53a ; 54a ; 55a ; 56a et 57a correspondent à la première utilisation VGS=0V et VDS=0V lorsque le transistor est utilisé pour la première fois, ou, en d'autres termes, lorsqu'aucune polarisation n'a été appliquée au préalable sur le transistor.
Les courbes 51b ; 52b ; 53b ; 54b ; 55b ; 56b et 57b représentent le courant de drain en fonction de la tension puisée appliquée entre le drain et la source pour un point de repos VDS—Vp et VDS=0V, pour différentes tensions de grille allant de +1V à -5V.
Les courbes 51c ; 52c ; 53c ; 54c ; 55c ; 56c et 57c représentent le courant de drain lD en fonction de la tension puisée appliquée VDS entre le drain et la source pour un point de repos VGS—Vp et VDS=25V pour différentes tensions de grille allant de +1 V à -5V.
Les conditions correspondant aux points de repos VGS =-Vp et VDS=0V et VGS =-Vp et V0s=25V sont équivalentes aux conditions de polarisation du transistor en fonctionnement hyperfréquence. En mode nominal, c'est-à-dire, au cours de sa première utilisation sans polarisation préalable, et pour une tension de grille de +1V (courbe 51a), c'est-à-dire pour une tension de grille VGS laissant passer les électrons, le courant augmente de manière linéaire avant d'atteindre un plateau à une valeur de 1,6 A/mm.
Lors de la première utilisation sans polarisation préalable, le courant de drain lD maximal d'un transistor comprenant une couche de passivation multicouche selon l'invention est supérieur au courant de drain d'un transistor comprenant une couche de passivation monocouche au selon l'art connu.
On peut donc conclure que même en mode nominal, une partie des électrons em est piégée dans l'empilement et que l'utilisation d'une couche de passivation 16 multicouche selon l'invention permet de limiter le piégeage des électrons. Par ailleurs, avec un point de repos VGS = Vp et VDS=25V et pour une tension de grille de +1 V, la valeur du courant lD atteint un plateau à une valeur de 1,5 A/mm soit une chute de courant d'environ 7%.
La réalisation d'une couche de passivation selon l'invention permet donc de figer l'état de surface de la face supérieure de l'empilement et donc de confiner le gaz bidimensionnel dans le canal en évitant le piégeage des électrons dans des centres profonds.
Par ailleurs, la couche de passivation selon l'invention permet de protéger l'empilement des fortes intensités de champ électriques et des fortes températures. Ainsi, les performances d'un transistor comprenant une couche de passivation selon l'invention sont améliorées.

Claims

REVENDICATIONS
1. Transistor à effet de champ comprenant :
o un empilement (Emp) selon l'axe z de matériaux semi-conducteurs comprenant un composé binaire ou ternaire ou quaternaire de nitrure ; o un drain (D), une source (S) et une grille (G) ;
o une couche de passivation (16) disposée au-dessus de la face supérieure (14) dudit empilement (Emp), ladite couche de passivation (16) comprenant deux sous-couches (16a ; 16b) ;
caractérisé en ce que ledit drain (D), ladite source (S) et ladite grille (G) définissent :
o une première zone (Z1 ) de forte intensité de champ électrique à la base de la grille (G) entre la grille (G) et le drain (D) ou entre la grille (G) et la source (S) lorsqu'une différence de tension électrique (VDS, respectivement VGS). est appliquée entre le drain (D) et la source (S) ou entre la grille (G) et la source (S), et
o une deuxième zone (Z2) de faible intensité de champ électrique ;
et en ce que :
o ladite première sous-couche (16a) s'étend sur la deuxième zone {22), comprend un premier matériau (Mat1) de champ électrique de claquage ■ Ecl1, la charge électrique de ladite première sous-couche (16a) étant strictement inférieure à la charge électrique de ladite face supérieure (14) de l'empilement (Emp),
o ladite deuxième sous-couche (16b) s'étend sur la première zone (Z1), recouvre la première sous-couche (16a) et comprend un deuxième matériau (Met2) de champ électrique de claquage Εcl2 strictement supérieur à Ecl1.
2. Transistor selon la revendication 1 dans lequel la charge de ladite première sous- couche (16a) est inférieure ou égal à 1% de la charge de ladite face supérieure (14).
3. Transistor selon la revendication 1 ou 2 dans lequel l'épaisseur de la première sous-couche (16a) selon la direction de l'axe z est supérieure ou égale à 20 nm.
4. Transistor selon l'une des revendications précédentes dans lequel le premier matériau (Mat1 ) comprend du nitrure de silicium ou de l'alumine (Al2O3).
5. Transistor selon (a revendication 4 dans lequel le premier matériau (Mat1) est réalisé par dépôt chimique en phase vapeur-plasma couplé par induction (ICP-CVD) ou par dépôt de couches atomiques (ALD).
6. Transistor selon l'une des revendications précédentes dans lequel le deuxième matériau (Mat2) comprend du nitrure de silicium (SiN) ou de l'oxyde de silicium (Si02) ou du nitrure d'aluminium (AIN).
7. Transistor selon la revendication 6 dans lequel le deuxième matériau est obtenu par dépôt chimique en phase vapeur assisté par plasma (PECVD) ou par pulvérisation cathodique ou par dépôt de couches atomiques (ALD) avec traitement thermique.
8. Transistor selon l'une des revendications précédentes dans lequel l'épaisseur de la deuxième sous-couche (16b) selon la direction de l'axe z est supérieure ou égale à 50 nm.
9. Procédé de fabrication d'une couche de passivation (16) sur un empilement (Emp) d'un transistor selon l'une des revendications précédentes comprenant :
- une première étape de synthèse de la première sous-couche (16a) comprenant le premier matériau (Mat1 ) sur la deuxième zone (22).
- une deuxième étape de synthèse de la deuxième sous-couche (16b) comprenant le deuxième matériau (Mat2) sur la sous-couche (16a) et sur la première zone (Z1).
10. Procédé selon la revendication 9 dans lequel la synthèse du premier matériau (Mat1) est réalisée par une méthode modifiant uniquement la première et deuxième couche atomique de la face supérieure (14) de l'empilement (Emp).
11. Procédé selon la revendication 10 dans lequel la synthèse du premier matériau (Mat1 ) est réalisée par dépôt chimique en phase vapeur-plasma couplé par induction (ICP-CVD) ou dépôt de couches atomiques (ALD).
12. Procédé selon l'une des revendications 9 à 11 dans lequel la température de synthèse ( Tsynth) du deuxième matériau (Mat2) est supérieure à la température maximale observée sur la première zone (Z1) lorsque le transistor est en fonctionnement.
13. Procédé selon la revendication 12 dans lequel la synthèse du deuxième matériau (Mat 2) est réalisée par une méthode de dépôt physique en phase vapeur assisté par plasma (PECVD) ou par pulvérisation cathodique ou par dépôt de couches atomiques (ALD) avec traitement thermique.
PCT/EP2015/081346 2014-12-30 2015-12-29 Passivation multicouche de la face supérieure de l'empilement de matériaux semi-conducteurs d'un transistor à effet de champ Ceased WO2016107870A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201580076556.1A CN107408573A (zh) 2014-12-30 2015-12-29 场效应晶体管的半导体材料堆叠的上表面的多层钝化
US15/540,993 US20180019334A1 (en) 2014-12-30 2015-12-29 Multilayer passivation of the upper face of the stack of semiconductor materials of a field-effect transistor
JP2017535340A JP2018506849A (ja) 2014-12-30 2015-12-29 電界効果トランジスタの半導体材料の積層の上面の多層パッシベーション
EP15832737.9A EP3241238A1 (fr) 2014-12-30 2015-12-29 Passivation multicouche de la face supérieure de l'empilement de matériaux semi-conducteurs d'un transistor à effet de champ

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1403025 2014-12-30
FR1403025A FR3031239B1 (fr) 2014-12-30 2014-12-30 Passivation multicouche de la face superieure de l'empilement de materiaux semi-conducteurs d'un transistor a effet de champ.

Publications (1)

Publication Number Publication Date
WO2016107870A1 true WO2016107870A1 (fr) 2016-07-07

Family

ID=53177528

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2015/081346 Ceased WO2016107870A1 (fr) 2014-12-30 2015-12-29 Passivation multicouche de la face supérieure de l'empilement de matériaux semi-conducteurs d'un transistor à effet de champ

Country Status (6)

Country Link
US (1) US20180019334A1 (fr)
EP (1) EP3241238A1 (fr)
JP (1) JP2018506849A (fr)
CN (1) CN107408573A (fr)
FR (1) FR3031239B1 (fr)
WO (1) WO2016107870A1 (fr)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016002180A1 (fr) * 2014-07-04 2016-01-07 パナソニックＩｐマネジメント株式会社 Dispositif à semi-conducteurs
US10714536B2 (en) * 2018-10-23 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form memory cells separated by a void-free dielectric structure
US12015075B2 (en) * 2021-05-20 2024-06-18 Macom Technology Solutions Holdings, Inc. Methods of manufacturing high electron mobility transistors having a modified interface region
US12446252B2 (en) 2021-05-20 2025-10-14 Macom Technology Solutions Holdings, Inc. Transistors including semiconductor surface modification and related fabrication methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277680A1 (en) * 2012-04-23 2013-10-24 Bruce M. Green High Speed Gallium Nitride Transistor Devices
US20140264364A1 (en) * 2013-03-18 2014-09-18 Fujitsu Limited Semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223341A (ja) * 2000-02-08 2001-08-17 Furukawa Electric Co Ltd:The 電源装置
JP2005286135A (ja) * 2004-03-30 2005-10-13 Eudyna Devices Inc 半導体装置および半導体装置の製造方法
US20100155779A1 (en) * 2005-09-30 2010-06-24 Yasuhiro Murase Field Effect Transistor
WO2008035403A1 (fr) * 2006-09-20 2008-03-27 Fujitsu Limited Transistor à effet de champ
US8330167B2 (en) * 2008-11-26 2012-12-11 Furukawa Electric Co., Ltd GaN-based field effect transistor and method of manufacturing the same
JP5589329B2 (ja) * 2009-09-24 2014-09-17 豊田合成株式会社 Ｉｉｉ族窒化物半導体からなる半導体装置、電力変換装置
JP5636867B2 (ja) * 2010-10-19 2014-12-10 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2014078537A (ja) * 2011-02-15 2014-05-01 Sharp Corp 横型半導体装置
JP5966301B2 (ja) * 2011-09-29 2016-08-10 富士通株式会社 化合物半導体装置及びその製造方法
JP5917990B2 (ja) * 2012-04-11 2016-05-18 シャープ株式会社 窒化物半導体装置
JP6245559B2 (ja) * 2012-10-11 2017-12-13 ローム株式会社 窒化物半導体装置およびその製造方法
US8946779B2 (en) * 2013-02-26 2015-02-03 Freescale Semiconductor, Inc. MISHFET and Schottky device integration
US9082722B2 (en) * 2013-03-25 2015-07-14 Raytheon Company Monolithic integrated circuit (MMIC) structure and method for forming such structure
CN104037221B (zh) * 2014-07-02 2017-01-25 西安电子科技大学 一种基于极化效应的复合场板高性能AlGaN/GaN HEMT器件结构及制作方法
CN104134690B (zh) * 2014-07-22 2017-06-06 华为技术有限公司 一种高电子迁移率晶体管及其制备方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277680A1 (en) * 2012-04-23 2013-10-24 Bruce M. Green High Speed Gallium Nitride Transistor Devices
US20140264364A1 (en) * 2013-03-18 2014-09-18 Fujitsu Limited Semiconductor device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
See also references of EP3241238A1 *
WANG MAOJUN ET AL: "Investigation of Surface- and Buffer-Induced Current Collapse in GaN High-Electron Mobility Transistors Using a Soft Switched Pulsed \(I-V\) Measurement", IEEE ELECTRON DEVICE LETTERS, IEEE SERVICE CENTER, NEW YORK, NY, US, vol. 35, no. 11, November 2014 (2014-11-01), pages 1094 - 1096, XP011562392, ISSN: 0741-3106, [retrieved on 20141021], DOI: 10.1109/LED.2014.2356720 *

Also Published As

Publication number Publication date
JP2018506849A (ja) 2018-03-08
FR3031239B1 (fr) 2023-04-28
EP3241238A1 (fr) 2017-11-08
FR3031239A1 (fr) 2016-07-01
US20180019334A1 (en) 2018-01-18
CN107408573A (zh) 2017-11-28

Similar Documents

Publication Publication Date Title
JP6765578B1 (ja) 半導体装置およびその製造方法
US20110108885A1 (en) Semiconductor device and method of manufacturing a semiconductor device
EP2736079B1 (fr) Procédé de fabrication d&#39;un transistor à hétérojonction de type normalement bloqué
CN103718300A (zh) Iii族氮化物金属绝缘体半导体场效应晶体管
WO2019106272A1 (fr) Composant electronique a heterojonction muni d&#39;une couche barriere enterree amelioree
WO2017072249A1 (fr) Transistor a effet de champ a rendement et gain optimise
WO2015052456A1 (fr) Transistor hemt à base d&#39;heterojonction
WO2016097576A1 (fr) Transistor hemt
EP3203527A1 (fr) Transistor a heterojonction a haute mobilite electronique de type normalement bloque
KR101256466B1 (ko) 질화물계 이종접합 반도체 소자 및 그 제조 방법
FR3059467A1 (fr) Transistor a heterojonction a structure verticale
JP6085178B2 (ja) Ｍｅｓ構造トランジスタを作製する方法、ｍｅｓ構造トランジスタ
WO2016107870A1 (fr) Passivation multicouche de la face supérieure de l&#39;empilement de matériaux semi-conducteurs d&#39;un transistor à effet de champ
EP3127160B1 (fr) Couche tampon optimisée pour transistor a effet de champ a haute mobilité
WO2017046077A1 (fr) TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AlGaN/GaN ET UNE GRILLE EN DIAMANT DOPE P
EP3561880A1 (fr) Transistor hemt et procedes de fabrication favorisant une longueur et des fuites de grille reduites
WO2016050879A1 (fr) Transistor à effet de champ avec contact de drain mixte optimisé et procédé de fabrication
JP6093190B2 (ja) Ｍｉｓ構造トランジスタ、及びｍｉｓ構造トランジスタを作製する方法
EP4084085A1 (fr) Dispositif microélectronique
FR3047609A1 (fr) Transistor hemt de type normalement ouvert presentant une tension de seuil eleve et une resistance de conduction reduite
EP4503138A1 (fr) Procédé de réalisation d&#39;un transistor à effet de champ à haute mobilité
EP3559998A2 (fr) Transistor hemt normalement bloqué à canal contraint
FR3084966A1 (fr) Transistor a haute mobilite electronique
EP3542401B1 (fr) Composant électronique à hétérojonction à haute mobilité électronique
FR3033664A1 (fr) Transistor a heterojonction a tension de seuil ajustable

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15832737

Country of ref document: EP

Kind code of ref document: A1

REEP Request for entry into the european phase

Ref document number: 2015832737

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 15540993

Country of ref document: US

ENP Entry into the national phase

Ref document number: 2017535340

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE