WO2016115782A1 - 一种goa单元及驱动方法、goa电路及显示装置 - Google Patents

一种goa单元及驱动方法、goa电路及显示装置 Download PDF

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Definitions

  • the present invention relates to the field of display manufacturing, and in particular, to a GOA unit and a driving method, a GOA circuit, and a display device.
  • the display is generally composed of a matrix of pixels in both horizontal and vertical directions.
  • the driving circuit outputs a driving signal to scan each pixel line by line.
  • the drive circuit is required to output a multi-pulse drive signal.
  • the multi-pulse driving signal is characterized in that the driving signals of the respective rows are transmitted by the at least two signals having the same clock cycle, the same duty ratio, and the same number as the delay of the driving signal period.
  • the drive circuit that generates such a drive signal is called a multi-pulse shift register.
  • each stage of the multi-pulse shift register in the prior art is controlled by a multi-pulse output unit 101 and an advanced unit 102; wherein, the multi-pulse output unit 101 and the advanced The unit 102 is composed of an integrated gate drive (GOA) unit of the same or similar structure; an output signal of the GOA unit constituting the multi-pulse output unit 101 is input as a GOA unit constituting the advanced unit 102.
  • GOA integrated gate drive
  • the signal, the output signal of the GOA unit constituting the advanced unit 102 is the same as the output signal waveform of the GOA unit constituting the multi-pulse output unit 101, but delayed by 1/2 clock cycle, and the output signal of the GOA unit constituting the advanced unit 102 is further As an input signal of the GOA unit constituting the multi-pulse output unit in the next stage, the output signal of the GOA unit constituting the next-stage multi-pulse output unit is the same as the output waveform of the GOA unit constituting the multi-pulse output unit of the present stage, and is delayed by one clock cycle. Finally, the output signal of the GOA unit constituting the multi-pulse output unit is input as a driving signal into the corresponding gate line, and then Pulse driving signal. In the multi-pulse shift register of the prior art, the driving signal of the first-level gate line is controlled and output by two GOA units having the same structure or similar, so that the gate driving circuit in the prior art has a large area and large power consumption.
  • Embodiments of the present invention provide a GOA unit and a driving method, a GOA circuit, and a display device for reducing an area of a gate driving circuit and reducing power consumption of a gate driving circuit.
  • a GOA unit including: an input module, a reset module, a control module, a first output module, a second output module, and a feedback module;
  • the input module is connected to the first signal input end, the second signal input end, the first clock signal end, the second clock signal end, the first level end, the second level end, the first control node, and the third control node.
  • a second input signal at the second signal input end, a first clock signal at the first clock signal end, a second clock signal at the second clock signal end, and a first voltage at the first level terminal Controlling, by the second voltage of the second level terminal and the voltage of the third control node, the voltage of the first signal input terminal and the voltage of the first control node;
  • the reset module is connected to the first signal input end, the second clock signal end, the second level end, the first control node, the third control node, and the third signal input end, for And controlling the voltage of the first control node under the control of the first input signal of the first signal input terminal, the second clock signal of the second clock signal end, and the third input signal of the third signal input end
  • the second voltage of the second level terminal is aligned
  • the control module is connected to the first clock signal end, the second clock signal end, the first control node, the second level end, the second control node, and the third signal input end, for Controlling a voltage of the second control node and the first clock signal under control of a first clock signal of the first clock signal end, a voltage of the first control node, and a third input signal of the third signal input end
  • the voltage of the terminal is aligned, or the voltage of the second control node is controlled by the second clock signal of the second clock signal terminal, the voltage of the first control node, and the third input signal of the third signal input terminal.
  • the voltage of the first clock signal terminal is aligned, or the voltage of the second control node is aligned with the second voltage of the second level terminal under the control of the voltage of the first control node;
  • the first output module is connected to the second signal input end, the first control node, the second control node, the first level end, the second level end, and the first signal output end;
  • the first voltage at the first level terminal is at the first signal under a second input signal at the second signal input, a voltage of the first control node, and a voltage of the second control node Outputting the output or, under the control of the second control node, aligning the voltage of the first signal output terminal with the second voltage of the second level terminal;
  • the second output module is connected to the first control node, the second control node, the second level end, the third clock signal end, and the second signal output end; Controlling, by the control of the voltage of the control node, the third clock signal of the third clock signal terminal at the second signal output terminal, or the second level terminal under the control of the voltage of the second control node
  • the second voltage is aligned with the voltage of the second signal output terminal;
  • the feedback module is connected to the first signal output end, the first control node, the second control node, the first level end, the second level end, the third signal output end, and the first a third control node; configured to, under the control of the voltage of the first control node, the voltage of the second control node, and the voltage of the first signal output, the voltage of the third control node and the first The first voltage of the level terminal is aligned, and the first voltage of the first level terminal is outputted at the third signal output end.
  • the input module includes: a first transistor, a second transistor, a third transistor, a fourth transistor, and a fifth transistor;
  • the first end of the first transistor is connected to the first signal input end, the second end of the first transistor is connected to the third control node, and the gate of the first transistor is connected to the gate of the second transistor ;
  • a first end of the second transistor is connected to the third control node, a second end of the second transistor is connected to the first control node, and a gate of the second transistor is connected to a third transistor
  • a first end of the third transistor is connected to the first level end, a second end of the third transistor is connected to a first end of the fourth transistor, and a gate of the third transistor is connected to the first end Clock signal end;
  • a first end of the fourth transistor is connected to a first end of the fifth transistor, a second end of the fourth transistor is connected to a second end of the fifth transistor, and a gate of the fourth transistor is connected Said second clock signal end;
  • the second end of the fifth transistor is connected to the second level terminal, and the gate of the fifth transistor is connected to the second signal input end.
  • the reset module includes: a sixth transistor, a seventh transistor, an eighth transistor, a ninth transistor, and a tenth transistor;
  • a first end of the sixth transistor is connected to a gate of the sixth transistor, a second end of the sixth transistor is connected to a first end of the seventh transistor, and a gate of the sixth transistor is connected to the a second clock signal terminal;
  • a second end of the seventh transistor is connected to a first end of the eighth transistor, and a gate of the seventh transistor is connected to a gate of the eighth transistor;
  • a first end of the eighth transistor is connected to the third signal input end, a second end of the eighth transistor is connected to the second level end, and a gate of the eighth transistor is connected to the first signal input end;
  • a first end of the ninth transistor is connected to the first control node, a second end of the ninth transistor is connected to a first end of the tenth transistor, and a gate of the ninth transistor is connected to the tenth The gate of the transistor;
  • a first end of the tenth transistor is connected to the third control node, a second end of the tenth transistor is connected to the second level end, and a gate of the tenth transistor is connected to the sixth transistor Two ends.
  • control module includes: an eleventh transistor, a twelfth transistor, a thirteenth transistor, and a fourteenth transistor,
  • a first end of the eleventh transistor is connected to a gate of the eleventh transistor, and a second end of the eleventh transistor is connected to a second end of the twelfth transistor, the eleventh transistor
  • the gate is connected to the second clock signal end;
  • a first end of the twelfth transistor is connected to a gate of the twelfth transistor, and a second end of the twelfth transistor is connected to a first end of the thirteenth transistor, the twelfth transistor a gate is connected to the first clock signal end;
  • a first end of the thirteenth transistor is connected to the second control node, a second end of the thirteenth transistor is connected to a first end of the fourteenth transistor, and a gate of the thirteenth transistor is connected a gate of the fourteenth transistor;
  • a first end of the fourteenth transistor is connected to the third signal input end, a second end of the fourteenth transistor is connected to the second level end, and a gate of the fourteenth transistor is connected to the first A control node.
  • the first output module includes: a first capacitor, a second capacitor, a fifteenth transistor, and a sixteenth transistor;
  • the first pole of the first capacitor is connected to the second signal input end, and the second end of the first capacitor is connected to the first pole of the second capacitor;
  • a first pole of the second capacitor is connected to the first control node, and a second pole of the second capacitor is connected to a second end of the fifteenth transistor;
  • a first end of the fifteenth transistor is connected to the first level end, a second end of the fifteenth transistor is connected to the first signal output end, and a gate of the fifteenth transistor is connected to the first a control node;
  • a first end of the sixteenth transistor is connected to the first signal output end, a second end of the sixteenth transistor is connected to the second level end, and a gate of the sixteenth transistor is connected to the first Two control nodes.
  • the second output module includes: a seventeenth transistor and an eighteenth transistor;
  • a first end of the seventeenth transistor is connected to the third clock signal end; a second end of the seventeenth transistor is connected to the second signal output end, and a gate of the seventeenth transistor is connected to the First control node;
  • a first end of the eighteenth transistor is connected to the second signal output end; a second end of the eighteenth transistor is connected to the second level end; a gate of the eighteenth transistor is connected to the first Two control nodes.
  • the feedback module includes: a nineteenth transistor, a twentieth transistor, a twenty-first transistor, and a twenty-second transistor;
  • a first end of the nineteenth transistor is connected to the first level end, a second end of the nineteenth transistor is connected to a first end of the twentieth transistor, and a gate connection of the nineteenth transistor is The first control node;
  • a first end of the twentieth transistor is connected to a first end of the twenty-first transistor; a second end of the twentieth transistor is connected to the second level end, a gate of the twentieth transistor Connecting the second control node;
  • a first end of the twenty-first transistor is connected to a first end of the twenty-second transistor, a second end of the twenty-first transistor is connected to the third control node; a gate connected to the gate of the twenty-second transistor;
  • the second end of the twenty-second transistor is connected to the third signal output end, and the gate of the twenty-second transistor is connected to the first signal output end.
  • the transistors are all N-type transistors; or the transistors are P-type transistors.
  • the first clock signal of the first clock signal end is opposite to the second clock signal of the second clock signal end, and the first clock signal of the first clock signal end and the second clock signal end
  • the duty ratio of the second clock signal is 50%.
  • a GOA circuit comprising: at least two of the above GOA units;
  • the first signal input end of the first stage GOA unit inputs a frame start signal, and the second signal input end of the first stage GOA unit is connected to the first signal of the second stage GOA unit.
  • An output end, the first signal output end of the first stage GOA unit is connected to the first signal input end of the second stage GOA unit; the third signal output end of the first stage GOA unit is connected to the second stage GOA unit Third signal input terminal;
  • a first signal input end of the nth stage GOA unit is connected to a first signal output end of the n-1th stage GOA unit, and a second signal input end of the nth stage GOA unit is connected to the first end of the n+1th stage GOA unit a signal output end
  • the third signal output end of the nth stage GOA unit is connected to the third signal input end of the n+1th GOA unit
  • the first signal output end of the nth stage GOA unit is connected to the n+1th a first signal input end of the stage GOA unit
  • the first signal output end of the nth stage GOA unit is connected to the second signal input end of the n-1th stage GOA unit
  • the third stage of the nth stage GOA unit The signal input terminal is coupled to the third signal output terminal of the n-1th stage GOA unit; wherein n is a positive integer.
  • a display device comprising: the GOA circuit described above.
  • a driving method of a GOA unit including:
  • the control module aligns the voltage of the second control node with the voltage of the first clock signal under the control of the first clock signal of the first clock signal end and the voltage of the first control node;
  • the first output module is The second voltage of the second level terminal is aligned with the voltage of the first signal output terminal under the control of the voltage of the second control node;
  • the second output module is configured to be the second power under the control of the voltage of the second control node The second voltage of the flat end is aligned with the voltage of the second signal output end;
  • the first output module is controlled by the second input signal of the second signal input, the voltage of the first control node, the voltage of the second control node, and the voltage of the third node Passing the first voltage of the first level terminal at the first signal An output terminal;
  • the second output module outputs a third clock signal of the third clock signal terminal at the second signal output terminal under the control of the voltage of the first control node and the voltage of the third control node
  • the feedback module aligns the first voltage of the first level end with the voltage of the third signal output terminal under the control of the voltage of the first control node and the voltage of the first signal output end;
  • the reset module controls the first control node under the control of the first input signal of the first signal input end, the second clock signal of the second clock signal end, and the third input signal of the third signal input end
  • the voltage is aligned with the second voltage of the second level terminal; the first signal output terminal pulls the voltage of the first signal output terminal and the second voltage terminal of the second level terminal under the control of the second control node
  • the second signal output terminal aligns the second voltage of the second level terminal with the voltage of the second signal output terminal under the control of the voltage of the second control node.
  • the input module includes: a first transistor, a second transistor, a third transistor, a fourth transistor, and a fifth transistor;
  • the first end of the first transistor is connected to the first signal input end, the second end of the first transistor is connected to the third control node, and the gate of the first transistor is connected to the gate of the second transistor ;
  • a first end of the second transistor is connected to the third control node, a second end of the second transistor is connected to the first control node, and a gate of the second transistor is connected to a third transistor
  • a first end of the third transistor is connected to the first level end, a second end of the third transistor is connected to a first end of the fourth transistor, and a gate of the third transistor is connected to the first end Clock signal end;
  • a first end of the fourth transistor is connected to a first end of the fifth transistor, a second end of the fourth transistor is connected to a second end of the fifth transistor, and a gate of the fourth transistor is connected Said second clock signal end;
  • a second end of the fifth transistor is connected to the second level end, and a gate of the fifth transistor is connected to the second signal input end;
  • the third phase includes 2n time segments, where n is a positive integer, and the method further includes:
  • the first transistor is in an off state
  • the second transistor is in an off state
  • the third transistor is in an off state
  • the fourth transistor is in an on state
  • the fifth transistor is in an off state. Cutoff state
  • the first transistor is in an on state
  • the second transistor is in an on state
  • the third transistor is in an on state
  • the fourth transistor is in an off state
  • the fifth transistor is in an off state
  • the first transistor is in an off state
  • the second transistor is in an off state
  • the third transistor is in an off state
  • the fourth transistor is in an on state
  • the fifth transistor is in an on state
  • the first transistor is in an off state
  • the second transistor is in an off state
  • the third transistor is in an on state
  • the fourth transistor is in an off state
  • Five transistors are in a conducting state
  • the first transistor is in an off state
  • the second transistor is in an off state
  • the third transistor is in an on state
  • the fourth transistor is in an off state
  • the fifth transistor is in an on state
  • the first transistor is in an off state
  • the second transistor is in an off state
  • the third transistor is in an off state
  • the fourth transistor is in an on state
  • the fifth transistor is in an on state.
  • the reset module includes: a sixth transistor, a seventh transistor, an eighth transistor, a ninth transistor, and a tenth transistor;
  • a first end of the sixth transistor is connected to a gate of the sixth transistor, a second end of the sixth transistor is connected to a first end of the seventh transistor, and a gate of the sixth transistor is connected to the a second clock signal terminal;
  • a second end of the seventh transistor is connected to a first end of the eighth transistor, and a gate of the seventh transistor is connected to a gate of the eighth transistor;
  • a first end of the eighth transistor is connected to the third signal input end, a second end of the eighth transistor is connected to the second level end, and a gate of the eighth transistor is connected to the first signal input end;
  • a first end of the ninth transistor is connected to the first control node, a second end of the ninth transistor is connected to a first end of the tenth transistor, and a gate of the ninth transistor is connected to the tenth The gate of the transistor;
  • a first end of the tenth transistor is connected to the third control node, a second end of the tenth transistor is connected to the second level end, and a gate of the tenth transistor is connected to the sixth transistor Two ends
  • the third phase includes 2n time segments, where n is a positive integer, and the method further includes:
  • the sixth transistor is in an on state, the seventh transistor is in an on state, the eighth transistor is in an on state, the ninth transistor is in an off state, and the tenth transistor is in an off state;
  • the sixth transistor is in an off state, the seventh transistor is in an on state, the eighth transistor is in an on state, the ninth transistor is in an off state, and the tenth transistor is in an off state;
  • the sixth transistor In the odd time period in the third stage, the sixth transistor is in an on state, the seventh transistor is in an on state, the eighth transistor is in an on state, the ninth transistor is in an off state, and the tenth transistor is in an off state;
  • the sixth transistor is in an off state
  • the seventh transistor is in an on state
  • the eighth transistor is in an on state
  • the ninth transistor is in an off state.
  • the tenth transistor is in an off state
  • the sixth transistor In the 2nth period of the third stage, the sixth transistor is in an off state, the seventh transistor is in an off state, the eighth transistor is in an off state, the ninth transistor is in an off state, and the tenth transistor is in an off state;
  • the sixth transistor is in an on state
  • the seventh transistor is in an off state
  • the eighth transistor is in an off state
  • the ninth transistor is in an on state
  • the tenth transistor is in an on state.
  • control module includes: an eleventh transistor, a twelfth transistor, a thirteenth transistor, and a fourteenth transistor;
  • a first end of the eleventh transistor is connected to a gate of the eleventh transistor, and a second end of the eleventh transistor is connected to a second end of the twelfth transistor, the eleventh transistor
  • the gate is connected to the second clock signal end;
  • a first end of the twelfth transistor is connected to a gate of the twelfth transistor, and a second end of the twelfth transistor is connected to a first end of the thirteenth transistor, the twelfth transistor a gate is connected to the first clock signal end;
  • a first end of the thirteenth transistor is connected to the second control node, a second end of the thirteenth transistor is connected to a first end of the fourteenth transistor, and a gate of the thirteenth transistor is connected a gate of the fourteenth transistor;
  • a first end of the fourteenth transistor is coupled to the third signal input end, the tenth a second end of the four transistor is connected to the second level end, and a gate of the fourteenth transistor is connected to the first control node;
  • the third phase includes 2n time segments, where n is a positive integer, and the method further includes:
  • the eleventh transistor is in an on state
  • the twelfth transistor is in an off state
  • the thirteenth transistor is in an off state
  • the fourteenth transistor is in an off state
  • the eleventh transistor is in an off state, the twelfth transistor is in an on state, the thirteenth transistor is in an on state, and the fourteenth transistor is in an on state;
  • the eleventh transistor is in an on state
  • the twelfth transistor is in an off state
  • the thirteenth transistor is in an on state
  • the fourteenth transistor is in an on state
  • the eleventh transistor is in an off state
  • the twelfth transistor is in an on state
  • the thirteenth transistor is in an on state
  • the fourteenth transistor is in a conducting state. Pass state
  • the eleventh transistor is in an off state, the twelfth transistor is in an on state, the thirteenth transistor is in an on state, and the fourteenth transistor is in an on state;
  • the eleventh transistor is in an on state
  • the twelfth transistor is in an off state
  • the thirteenth transistor is in an off state
  • the fourteenth transistor is in an off state.
  • the first output module includes: a first capacitor, a second capacitor, a fifteenth transistor, and a sixteenth transistor;
  • the first pole of the first capacitor is connected to the second signal input end, and the second end of the first capacitor is connected to the first pole of the second capacitor;
  • a first pole of the second capacitor is connected to the first control node, and a second pole of the second capacitor is connected to a second end of the fifteenth transistor;
  • a first end of the fifteenth transistor is connected to the first level end, a second end of the fifteenth transistor is connected to the first signal output end, and a gate of the fifteenth transistor is connected to the first a control node;
  • a first end of the sixteenth transistor is connected to the first signal output end, a second end of the sixteenth transistor is connected to the second level end, and a gate of the sixteenth transistor is connected to the first Two control nodes;
  • the third stage includes 2n time periods, where n is a positive integer, and the method further includes include:
  • the fifteenth transistor is in an off state, and the sixteenth transistor is in an on state;
  • the fifteenth transistor is in an on state, and the sixteenth transistor is in an off state;
  • the fifteenth transistor is in an on state, and the sixteenth transistor is in an off state;
  • the fifteenth transistor is in an on state, and the sixteenth transistor is in an off state;
  • the fifteenth transistor is in an on state, and the sixteenth transistor is in an off state;
  • the fifteenth transistor is in an off state, and the sixteenth transistor is in an on state.
  • the second output module includes: a seventeenth transistor and an eighteenth transistor;
  • a first end of the seventeenth transistor is connected to the third clock signal end; a second end of the seventeenth transistor is connected to the second signal output end, and a gate of the seventeenth transistor is connected to the First control node;
  • a first end of the eighteenth transistor is connected to the second signal output end; a second end of the eighteenth transistor is connected to the second level end; a gate of the eighteenth transistor is connected to the first Two control nodes
  • the third phase includes 2n time segments, where n is a positive integer, and the method further includes:
  • the seventeenth transistor is in an off state, and the eighteenth transistor is in an on state;
  • the seventeenth transistor is in an on state, and the eighteenth transistor is in an off state;
  • the seventeenth transistor is in an on state, and the eighteenth transistor is in an off state;
  • the seventeenth transistor is in an on state, and the eighteenth transistor is in an off state;
  • the seventeenth transistor is in an on state, and the eighteenth transistor is in an off state;
  • the seventeenth transistor is in an off state, and the eighteenth transistor is in an on state.
  • the feedback module includes: a nineteenth transistor, a twentieth transistor, a twenty-first transistor, and a twenty-second transistor;
  • a first end of the nineteenth transistor is connected to the first level end, a second end of the nineteenth transistor is connected to a first end of the twentieth transistor, and a gate connection of the nineteenth transistor is The first control node;
  • a first end of the twentieth transistor is connected to a first end of the twenty-first transistor; a second end of the twentieth transistor is connected to the second level end, a gate of the twentieth transistor Connecting the second control node;
  • a first end of the twenty-first transistor is connected to a first end of the twenty-second transistor, a second end of the twenty-first transistor is connected to the third control node; a gate connected to the gate of the twenty-second transistor;
  • a second end of the twenty-second transistor is connected to the third signal output end, and a gate of the twenty-second transistor is connected to the first signal output end;
  • the third phase includes 2n time segments, where n is a positive integer, and the method further includes:
  • the nineteenth transistor is in an off state
  • the twentieth transistor is in an on state
  • the twenty first transistor is in an off state
  • the twenty-second transistor is in an off state
  • the nineteenth transistor is in an on state
  • the twentieth transistor is in an off state
  • the twenty first transistor is in an on state
  • the twenty-second transistor is in an on state
  • the nineteenth transistor is in an on state
  • the twentieth transistor is in an off state
  • the twenty first transistor is in an on state
  • the twenty second transistor is in an on state Is in a conducting state
  • the 19th transistor is in an on state
  • the twentieth transistor is in an off state
  • the 21st transistor is in an on state.
  • the twenty-second transistor is in an on state
  • the 19th transistor is in an on state
  • the twentieth transistor is in an off state
  • the 21st transistor is in an on state
  • the 22nd transistor is in an on state Is in a conducting state
  • the nineteenth transistor is in an off state
  • the twentieth transistor is in an on state
  • the twenty first transistor is in an off state
  • the twenty-second transistor is in an off state
  • the transistors are all N-type transistors; or the transistors are P-type transistors.
  • the first clock signal of the first clock signal end is opposite to the second clock signal of the second clock signal end, and the first clock signal of the first clock signal end and the second clock signal end
  • the duty ratio of the second clock signal is 50%.
  • the GOA unit and the driving method, the GOA circuit and the display device provided by the embodiment of the invention control the output of the driving signal to the gate line through the input module, the reset module, the control module, the first output module, the second output module and the feedback module, compared with
  • the driving signal of the primary gate line is controlled by two GOA units of the same or similar structure.
  • the driving signal of the primary gate line is controlled and output by one GOA unit, so the implementation of the present invention The example reduces the area of the gate driving circuit and reduces the power consumption of the gate driving circuit.
  • FIG. 1 is a schematic structural diagram of a multi-pulse shift register in the prior art
  • FIG. 2 is a schematic structural diagram of a GOA unit according to an embodiment of the present invention.
  • FIG. 3 is a structural diagram of a circuit of a GOA unit according to an embodiment of the present invention.
  • FIG. 4 is a schematic flowchart of a driving method of a GOA unit according to an embodiment of the present invention.
  • FIG. 5 is a schematic diagram of a signal timing state of a GOA unit according to an embodiment of the present invention.
  • FIG. 6 is a schematic structural diagram of another GOA circuit according to an embodiment of the present invention.
  • the transistors employed in all embodiments of the present invention may each be a thin film transistor or a field effect transistor or other device having the same characteristics.
  • the transistor employed in the embodiment of the present invention may be mainly a switching transistor depending on its role in the circuit. Since the source and drain of the switching transistor used here are symmetrical, the source and the drain are interchangeable. In the embodiment of the present invention, in order to distinguish the two poles of the transistor except the gate, the source is referred to as a first end, and the drain is referred to as a second end. According to the form in the drawing, the middle end of the transistor is the gate, the signal input end is the source, and the signal output end is the drain.
  • the switching transistor used in the embodiment of the present invention includes two types of a P-type switching transistor and an N-type switching transistor, wherein the P-type switching transistor is turned on when the gate is at a low level, and is turned off when the gate is at a high level, and the N-type switch is turned off.
  • the transistor is turned on when the gate is at a high level, and is turned off when the gate is at a low level;
  • the driving transistor includes a P-type and an N-type, wherein the P-type driving transistor is at a low level of the gate voltage (the gate voltage is less than the source voltage) When the absolute value of the voltage difference of the gate source is greater than the threshold voltage, it is in an amplified state or a saturated state; wherein the N-type driving transistor is at a high level of the gate voltage (the gate voltage is greater than the source voltage) and the voltage of the gate source When the absolute value of the difference is greater than the threshold voltage, it is in an amplified state or a saturated state.
  • an embodiment of the present invention provides a GOA unit, where the GOA unit includes: an input module 201, a reset module 202, a control module 203, a first output module 204, a second output module 205, and a feedback module 206. ;
  • the input module 201 is connected to the first signal input terminal Input1, the second signal input terminal Input2, the first clock signal terminal CLK1, the second clock signal terminal CLK2, the first level terminal V1, the second level terminal V2, and the first a control node Q1 and a third control node Q3, a second input signal at the second signal input terminal Input2, a first clock signal of the first clock signal terminal CLK1, and a second clock signal of the second clock signal terminal CLK2 And controlling the voltage of the first signal input terminal Input1 and the first control under the control of a first voltage of the first level terminal V1, a second voltage of the second level terminal V2, and a voltage of the third control node Q3
  • the voltage of node Q1 is pulled (ie, the potentials of the two voltages are equal);
  • the reset module 202 is connected to the first signal input terminal Input1, the second clock signal terminal CLK2, the second level terminal V2, the first control node Q1, and the third a control node Q3 and a third signal input terminal Input3, a first input signal at the first signal input terminal Input1, a second clock signal at the second clock signal terminal CLK2, and the third signal input terminal Input3
  • the voltage of the first control node Q1 is aligned with the second voltage of the second level terminal V2 under the control of the third input signal;
  • the control module 203 is connected to the first clock signal terminal CLK1, the second clock signal terminal CLK2, the first control node Q1, the second level terminal V2, the second control node Q2, and the third signal input terminal Input3. And controlling the second control under the control of the first clock signal of the first clock signal terminal CLK1, the voltage of the first control node Q1, and the third input signal of the third signal input terminal Input3
  • the voltage of the node Q2 is aligned with the voltage of the first clock signal terminal CLK1, or the second clock signal of the second clock signal terminal CLK2, the voltage of the first control node Q1, and the third signal input terminal Input3
  • the voltage of the second control node Q2 is aligned with the voltage of the first clock signal terminal CLK1 under the control of the third input signal, or the first step is controlled under the control of the voltage of the first control node Q1
  • the voltage of the second control node Q2 is aligned with the second voltage of the second level terminal V2;
  • the first output module 204 is connected to the second signal input terminal Input2, the first control node Q1, the second control node Q2, the first level terminal V1, the second level terminal V2, and the first a signal output terminal Output1; for the second input signal of the second signal input terminal Input2, the voltage of the first control node Q1, and the voltage of the second control node Q2 to control the first power
  • the first voltage of the flat terminal V1 is outputted at the first signal output terminal Output1, or the voltage of the first signal output terminal Output1 and the second voltage of the second level terminal V2 are controlled by the second control node Q2.
  • the second output module 205 is connected to the first control node Q1, the second control node Q2, the second level terminal V2, the third clock signal terminal CLK3, and the second signal output terminal Output2;
  • the third clock signal of the third clock signal terminal CLK3 is outputted at the second signal output terminal Output2 under the control of the voltage of the first control node Q1, or is controlled by the second control node Q2.
  • the second voltage of the second level terminal V2 is aligned with the voltage of the second signal output terminal Output2;
  • the feedback module 206 is connected to the first signal output terminal Output1, the first control node Q1, the second control node Q2, the first level terminal V1, the second level terminal V2, and the third signal.
  • the voltage of the third control node Q3 is aligned with the first voltage of the first level terminal V1 under the control of the voltage of the output terminal Output1, and the first voltage of the first level terminal V1 is at the Three signal output Terminal3 output.
  • the GOA unit provided by the embodiment of the present invention controls the output of the driving signal to the gate line through the input module, the reset module, the control module, the first output module, the second output module, and the feedback module, compared to the prior art first-level gate line.
  • the driving signal is controlled by two GOA units of the same or similar structure.
  • the driving signal of the primary gate line is controlled by a GOA unit, so that the embodiment of the present invention reduces the gate driving circuit.
  • the area reduces the power consumption of the gate drive circuit.
  • the input module includes: a first transistor T1, a second transistor T2, a third transistor T3, a fourth transistor T4, and a fifth transistor T5;
  • the first end of the first transistor T1 is connected to the first signal input terminal Input1, the second end of the first transistor T1 is connected to the third control node Q3, and the gate of the first transistor T1 is connected to the first a gate of the second transistor T2;
  • a first end of the second transistor T2 is connected to the third control node Q3, a second end of the second transistor T2 is connected to the first control node Q1, and a gate of the second transistor T2 is connected to the a second end of the third transistor T3;
  • a first end of the third transistor T3 is connected to the first level terminal V1
  • a second end of the third transistor T3 is connected to a first end of the fourth transistor T4, and a gate of the third transistor T3 Connecting the first clock signal terminal CLK1;
  • the first end of the fourth transistor T4 is connected to the first end of the fifth transistor T5, and the second end of the fourth transistor T4 is connected to the second end of the fifth transistor T5, the fourth transistor T4 The gate is connected to the second clock signal terminal CLK2;
  • the second end of the fifth transistor T5 is connected to the second level terminal V2, and the gate of the fifth transistor T5 is connected to the second signal input terminal Input2.
  • the reset module 202 includes: a sixth transistor T6, a seventh transistor T7, an eighth transistor T8, a ninth transistor T9, and a tenth transistor T10;
  • the first end of the sixth transistor T6 is connected to the gate of the sixth transistor T6, and the second end of the sixth transistor T6 is connected to the first end of the seventh transistor T7, the sixth transistor T6
  • the gate is connected to the second clock signal terminal CLK2;
  • the second end of the seventh transistor T7 is connected to the first end of the eighth transistor T8, and the gate of the seventh transistor T7 is connected to the gate of the eighth transistor T8;
  • the first end of the eighth transistor T8 is connected to the third signal input terminal Input3, the second end of the eighth transistor T8 is connected to the second level terminal V2, and the gate of the eighth transistor T8 is connected to the gate. Said first signal input terminal Input1;
  • the first end of the ninth transistor T9 is connected to the first control node Q1, and the second end of the ninth transistor T9 is connected to the first end of the tenth transistor T10, and the gate of the ninth transistor T9 Connecting a gate of the tenth transistor T10;
  • the first end of the tenth transistor T10 is connected to the third control node Q3, the second end of the tenth transistor T10 is connected to the second level terminal V2, and the gate of the tenth transistor T10 is connected to the The second end of the sixth transistor T6.
  • the control module 203 includes: an eleventh transistor T11, a twelfth transistor T12, a thirteenth transistor T13, and a fourteenth transistor T14,
  • a first end of the eleventh transistor T11 is connected to the gate of the eleventh transistor T11, and a second end of the eleventh transistor T11 is connected to the second end of the twelfth transistor T12, the a gate of the eleven transistor is connected to the second clock signal terminal CLK2;
  • a first end of the twelfth transistor T12 is connected to a gate of the twelfth transistor T12, and a second end of the twelfth transistor T12 is connected to a first end of the thirteenth transistor T13, the The gate of the twelve transistor T12 is connected to the first clock signal terminal CLK1;
  • the first end of the thirteenth transistor T13 is connected to the second control node Q2, and the second end of the thirteenth transistor T13 is connected to the first end of the fourteenth transistor T14, the thirteenth transistor a gate of T13 is connected to a gate of the fourteenth transistor T14;
  • the first end of the fourteenth transistor T14 is connected to the third signal input terminal Input3, the second end of the fourteenth transistor T14 is connected to the second level terminal V2, and the gate of the fourteenth transistor T14 The pole is connected to the first control node Q1.
  • the first output module 204 includes: a first capacitor C1, a second capacitor C2, a fifteenth transistor T15, and a sixteenth transistor T16;
  • the first pole of the first capacitor C1 is connected to the second signal input terminal Input2, and the second pole of the first capacitor C1 is connected to the first pole of the second capacitor C2;
  • the first pole of the second capacitor C2 is connected to the first control node Q1, and the second pole of the second capacitor C2 is connected to the second end of the fifteenth transistor T15;
  • the first end of the fifteenth transistor T15 is connected to the first level terminal V1, and the second end of the fifteenth transistor T15 is connected to the first signal output terminal Output1, and the gate of the fifteenth transistor T15 Connecting the first control node Q1 to the pole;
  • the first end of the sixteenth transistor T16 is connected to the first signal output terminal Output1, the second end of the sixteenth transistor T16 is connected to the second level terminal V2, and the gate of the sixteenth transistor T16 The pole is connected to the second control node Q2.
  • the second output module 205 includes: a seventeenth transistor T17 and an eighteenth transistor T18;
  • the first end of the seventeenth transistor T17 is connected to the third clock signal terminal CLK3; the second end of the seventeenth transistor T17 is connected to the second signal output terminal Output2, the seventeenth transistor T17 a gate is connected to the first control node Q1;
  • the first end of the eighteenth transistor T18 is connected to the second signal output terminal Output2; the second end of the eighteenth transistor T18 is connected to the second level terminal V2; the gate of the eighteenth transistor T18 The pole is connected to the second control node Q2.
  • the feedback module 206 includes: a nineteenth transistor T19, a twentieth transistor T20, a twenty-first transistor T21, and a twenty-second transistor T22;
  • the first end of the nineteenth transistor T19 is connected to the first level terminal V1, and the second end of the nineteenth transistor T19 is connected to the first end of the twentieth transistor T20, the nineteenth transistor The gate of T19 is connected to the first control node Q1;
  • a first end of the twentieth transistor T20 is connected to the first end of the twenty-first transistor T21; a second end of the twentieth transistor T20 is connected to the second level end V2, the twentieth The gate of the transistor T20 is connected to the second control node Q2;
  • a first end of the twenty-first transistor T21 is connected to the first end of the twenty-second transistor T22, and a second end of the twenty-first transistor T21 is connected to the third control node Q3; a gate of the twenty-first transistor T21 is connected to a gate of the twenty-second transistor T22;
  • the second end of the twenty-second transistor T22 is connected to the third signal output terminal Output3, and the gate of the twenty-second transistor T22 is connected to the first signal output terminal Output1.
  • multiple modules share one signal end (for example, the input module, the reset module, the control module, the first output module, the second output module, and the feedback module share the second level end) to reduce the GOA.
  • the number of signal terminals in the unit of course, these modules can also be connected to different signal terminals, as long as the signal terminal can provide a similar signal.
  • An embodiment of the present invention provides a driving method of a GOA unit. Referring to FIG. 4, The method includes:
  • the first stage, the control module aligns the voltage of the second control node with the voltage of the first clock signal end under the control of the first clock signal of the first clock signal end and the voltage of the first control node; the first output The module aligns the second voltage of the second level terminal with the voltage of the first signal output terminal under the control of the voltage of the second control node; the second output module is controlled by the voltage of the second control node The second voltage of the two-level terminal is aligned with the voltage of the second signal output terminal.
  • the first output module is controlled by the second input signal of the second signal input terminal, the voltage of the first control node, the voltage of the second control node, and the third node voltage. And outputting the first voltage of the first level terminal to the first signal output terminal; the second output module is to control the third clock under the control of the voltage of the first control node and the voltage of the third control node a third clock signal of the signal end is output at the second signal output end; the feedback module is configured to control the first voltage of the first level terminal under the control of the voltage of the first control node and the voltage of the first signal output end And the voltage of the third signal output terminal is aligned.
  • the fourth stage, the reset module is configured to control the first input signal of the first signal input terminal, the second clock signal of the second clock signal end, and the third input signal of the third signal input end.
  • the voltage of the control node is aligned with the second voltage of the second level terminal; the first signal output terminal controls the voltage of the first signal output terminal and the second terminal of the second level terminal under the control of the second control node The voltage is pulled; the second signal output terminal aligns the second voltage of the second level terminal with the voltage of the second signal output terminal under the control of the voltage of the second control node.
  • the control module aligns the voltage of the second control node with the voltage of the first clock signal terminal; the first output module sets the second voltage of the second level terminal with the first signal The voltage of the output terminal is aligned; the second output module aligns the second voltage of the second level terminal with the voltage of the second signal output terminal, and in the second stage, the input module compares the voltage of the first signal input terminal with the voltage of the first control node
  • the first output module outputs the first voltage of the first level terminal at the first signal output end;
  • the second output module sets the first voltage of the first level end at the third signal output end
  • the third stage the first output module outputs the first voltage of the first level terminal at the first signal output end; the second output module sets the third clock signal of the third clock signal end to the second a signal output end output;
  • the feedback module outputs the first voltage of the first level terminal at the third signal output end; in the fourth stage, the reset module compares the voltage of the first control node with the second level The second voltage is
  • the signal is controlled by two GOA units having the same structure or similarity in comparison with the driving signals of the primary gate lines in the prior art.
  • the driving signals of the primary gate lines are controlled by one GOA unit, so Embodiments of the present invention reduce the area of the gate drive circuit and reduce the power consumption of the gate drive circuit.
  • the input module includes: a first transistor, a second transistor, a third transistor, a fourth transistor, and a fifth transistor;
  • the first end of the first transistor is connected to the first signal input end, the second end of the first transistor is connected to the third control node, and the gate of the first transistor is connected to the gate of the second transistor ;
  • a first end of the second transistor is connected to the third control node, a second end of the second transistor is connected to the first control node, and a gate of the second transistor is connected to a third transistor
  • a first end of the third transistor is connected to the first level end, a second end of the third transistor is connected to a first end of the fourth transistor, and a gate of the third transistor is connected to the first end Clock signal end;
  • a first end of the fourth transistor is coupled to a first end of the fifth transistor, the a second end of the fourth transistor is connected to the second end of the fifth transistor, and a gate of the fourth transistor is connected to the second clock signal end;
  • a second end of the fifth transistor is connected to the second level end, and a gate of the fifth transistor is connected to the second signal input end;
  • the third phase includes 2n time segments, where n is a positive integer, and the method further includes:
  • the first transistor is in an off state
  • the second transistor is in an off state
  • the third transistor is in an off state
  • the fourth transistor is in an on state
  • the fifth transistor is in an off state
  • the first transistor is in an on state
  • the second transistor is in an on state
  • the third transistor is in an on state
  • the fourth transistor is in an off state
  • the fifth transistor is in an off state
  • the first transistor is in an off state
  • the second transistor is in an off state
  • the third transistor is in an off state
  • the fourth transistor is in an on state
  • the fifth transistor is in an on state
  • the first transistor is in an off state
  • the second transistor is in an off state
  • the third transistor is in an on state
  • the fourth transistor is in an off state
  • Five transistors are in a conducting state
  • the first transistor is in an off state
  • the second transistor is in an off state
  • the third transistor is in an on state
  • the fourth transistor is in an off state
  • the fifth transistor is in an on state
  • the first transistor is in an off state
  • the second transistor is in an off state
  • the third transistor is in an off state
  • the fourth transistor is in an on state
  • the fifth transistor is in an on state.
  • the reset module includes: a sixth transistor, a seventh transistor, an eighth transistor, a ninth transistor, and a tenth transistor;
  • a first end of the sixth transistor is connected to a gate of the sixth transistor, a second end of the sixth transistor is connected to a first end of the seventh transistor, and a gate of the sixth transistor is connected to the a second clock signal terminal;
  • a second end of the seventh transistor is connected to a first end of the eighth transistor, and a gate of the seventh transistor is connected to a gate of the eighth transistor;
  • the first end of the eighth transistor is connected to the third signal input end, the eighth crystal a second end of the body tube is connected to the second level end, and a gate of the eighth transistor is connected to the first signal input end;
  • a first end of the ninth transistor is connected to the first control node, a second end of the ninth transistor is connected to a first end of the tenth transistor, and a gate of the ninth transistor is connected to the tenth The gate of the transistor;
  • a first end of the tenth transistor is connected to the third control node, a second end of the tenth transistor is connected to the second level end, and a gate of the tenth transistor is connected to the sixth transistor Two ends
  • the third phase includes 2n time segments, where n is a positive integer, and the method further includes:
  • the sixth transistor is in an on state, the seventh transistor is in an on state, the eighth transistor is in an on state, the ninth transistor is in an off state, and the tenth transistor is in an off state;
  • the sixth transistor is in an off state, the seventh transistor is in an on state, the eighth transistor is in an on state, the ninth transistor is in an off state, and the tenth transistor is in an off state;
  • the sixth transistor In the odd time period in the third stage, the sixth transistor is in an on state, the seventh transistor is in an on state, the eighth transistor is in an on state, the ninth transistor is in an off state, and the tenth transistor is in an off state;
  • the sixth transistor is in an off state
  • the seventh transistor is in an on state
  • the eighth transistor is in an on state
  • the ninth transistor is in an off state.
  • the tenth transistor is in an off state
  • the sixth transistor In the 2nth period of the third stage, the sixth transistor is in an off state, the seventh transistor is in an off state, the eighth transistor is in an off state, the ninth transistor is in an off state, and the tenth transistor is in an off state;
  • the sixth transistor is in an on state
  • the seventh transistor is in an off state
  • the eighth transistor is in an off state
  • the ninth transistor is in an on state
  • the tenth transistor is in an on state.
  • control module includes: an eleventh transistor, a twelfth transistor, a thirteenth transistor, and a fourteenth transistor,
  • a first end of the eleventh transistor is connected to a gate of the eleventh transistor, and a second end of the eleventh transistor is connected to a second end of the twelfth transistor, the eleventh a gate of the transistor is connected to the second clock signal terminal;
  • a first end of the twelfth transistor is connected to a gate of the twelfth transistor, and a second end of the twelfth transistor is connected to a first end of the thirteenth transistor, the twelfth transistor a gate is connected to the first clock signal end;
  • a first end of the thirteenth transistor is connected to the second control node, a second end of the thirteenth transistor is connected to a first end of the fourteenth transistor, and a gate of the thirteenth transistor is connected a gate of the fourteenth transistor;
  • a first end of the fourteenth transistor is connected to the third signal input end, a second end of the fourteenth transistor is connected to the second level end, and a gate of the fourteenth transistor is connected to the first a control node;
  • the third phase includes 2n time segments, where n is a positive integer, and the method further includes:
  • the eleventh transistor is in an on state
  • the twelfth transistor is in an off state
  • the thirteenth transistor is in an off state
  • the fourteenth transistor is in an off state
  • the eleventh transistor is in an off state, the twelfth transistor is in an on state, the thirteenth transistor is in an on state, and the fourteenth transistor is in an on state;
  • the eleventh transistor is in an on state
  • the twelfth transistor is in an off state
  • the thirteenth transistor is in an on state
  • the fourteenth transistor is in an on state
  • the eleventh transistor is in an off state
  • the twelfth transistor is in an on state
  • the thirteenth transistor is in an on state
  • the fourteenth transistor is in a conducting state. Pass state
  • the eleventh transistor is in an off state, the twelfth transistor is in an on state, the thirteenth transistor is in an on state, and the fourteenth transistor is in an on state;
  • the eleventh transistor is in an on state
  • the twelfth transistor is in an off state
  • the thirteenth transistor is in an off state
  • the fourteenth transistor is in an off state.
  • the first output module includes: a first capacitor, a second capacitor, a fifteenth transistor, and a sixteenth transistor;
  • the first pole of the first capacitor is connected to the second signal input end, and the second pole of the first capacitor is connected to the first pole of the second capacitor;
  • a first pole of the second capacitor is connected to the first control node, and the second capacitor is a second pole is connected to the second end of the fifteenth transistor;
  • a first end of the fifteenth transistor is connected to the first level end, a second end of the fifteenth transistor is connected to the first signal output end, and a gate of the fifteenth transistor is connected to the first a control node;
  • a first end of the sixteenth transistor is connected to the first signal output end, a second end of the sixteenth transistor is connected to the second level end, and a gate of the sixteenth transistor is connected to the first Two control nodes;
  • the third phase includes 2n time segments, where n is a positive integer, and the method further includes:
  • the fifteenth transistor is in an off state, and the sixteenth transistor is in an on state;
  • the fifteenth transistor is in an on state, and the sixteenth transistor is in an off state;
  • the fifteenth transistor is in an on state, and the sixteenth transistor is in an off state;
  • the fifteenth transistor is in an on state, and the sixteenth transistor is in an off state;
  • the fifteenth transistor is in an on state, and the sixteenth transistor is in an off state;
  • the fifteenth transistor is in an off state, and the sixteenth transistor is in an on state.
  • the second output module includes: a seventeenth transistor and an eighteenth transistor;
  • a first end of the seventeenth transistor is connected to the third clock signal end; a second end of the seventeenth transistor is connected to the second signal output end, and a gate of the seventeenth transistor is connected to the First control node;
  • a first end of the eighteenth transistor is connected to the second signal output end; a second end of the eighteenth transistor is connected to the second level end; a gate of the eighteenth transistor is connected to the first Two control nodes;
  • the third phase includes 2n time segments, where n is a positive integer, and the method further includes:
  • the seventeenth transistor is in an off state, and the eighteenth transistor is in an on state;
  • the seventeenth transistor is in an on state, and the eighteenth transistor is in an off state;
  • the seventeenth transistor is in an on state, and the eighteenth transistor is in an off state;
  • the seventeenth transistor is in an on state, and the eighteenth transistor is in an off state;
  • the seventeenth transistor is in an on state, and the eighteenth transistor is in an off state;
  • the seventeenth transistor is in an off state, and the eighteenth transistor is in an on state.
  • the feedback module includes: a nineteenth transistor, a twentieth transistor, a twenty-first transistor, and a twenty-second transistor;
  • a first end of the nineteenth transistor is connected to the first level end, a second end of the nineteenth transistor is connected to a first end of the twentieth transistor, and a gate connection of the nineteenth transistor is The first control node;
  • a first end of the twentieth transistor is connected to a first end of the twenty-first transistor; a second end of the twentieth transistor is connected to the second level end, a gate of the twentieth transistor Connecting the second control node;
  • a first end of the twenty-first transistor is connected to a first end of the twenty-second transistor, a second end of the twenty-first transistor is connected to the third control node; a gate connected to the gate of the twenty first transistor;
  • a second end of the twenty-second transistor is connected to the third signal output end, and a gate of the twenty-second transistor is connected to the first signal output end;
  • the third phase includes 2n time segments, where n is a positive integer, and the method further includes:
  • the nineteenth transistor is in an off state
  • the twentieth transistor is in an on state
  • the twenty first transistor is in an off state
  • the twenty-second transistor is in an off state
  • the nineteenth transistor is in an on state
  • the twentieth transistor is in an off state
  • the twenty first transistor is in an on state
  • the twenty-second transistor is in an on state
  • the nineteenth transistor is in a conducting state
  • the twentieth transistor is in an off state
  • the twenty-first transistor is in an on state
  • the twenty-second transistor is in an on state
  • the 19th transistor is in an on state
  • the twentieth transistor is in an off state
  • the 21st transistor is in an on state.
  • the twenty-second transistor is in an on state
  • the 19th transistor is in an on state
  • the twentieth transistor is in an off state
  • the 21st transistor is in an on state
  • the 22nd transistor is in an on state Is in a conducting state
  • the nineteenth transistor is in an off state
  • the twentieth transistor is in an on state
  • the twenty first transistor is in an off state
  • the twenty-second transistor is in an off state
  • the transistors are all N-type transistors; or the transistors are P-type transistors.
  • the first clock signal of the first clock signal end is opposite to the second clock signal of the second clock signal end, and the first clock signal of the first clock signal end and the second clock signal end
  • the duty ratio of the second clock signal is 50%.
  • FIG. 5 shows a first clock signal of the first clock signal terminal CLK1, a second clock signal of the second clock signal terminal CLK2, a third clock signal of the third clock signal terminal CLK3, a first input signal of the first signal input terminal Input1, a second input signal of the second signal input terminal Input2, a third input signal of the third signal input terminal Input3, a first output signal of the first signal output terminal Output1, and a second a timing output state of the second output signal of the signal output terminal Output2, the third output signal of the third signal output terminal Output3, the voltage of the first control node Q1, the voltage of the second control node Q2, and the voltage of the third control node Q3, wherein
  • the first level terminals V1, V2 provide a stable voltage.
  • the first voltage of the first level terminal V1 is a high level
  • the second voltage of the second level terminal V2 is a low level
  • the terminal V2 can also provide a ground voltage.
  • the GOA unit is a first-stage GOA unit
  • the timing state of the Input1 is the same as the timing state of the frame start signal. As shown in FIG. 5, a four-stage timing state is provided, wherein the first phase includes t1; the second phase includes t2; the third phase includes t3, t4, t5, t6; and the fourth phase includes t7.
  • Input1, CLK1, Q1, Output1, Output3, and Q3 are high, CLK2, Q2, Input2, and Input3 are low; T1, T2, T3, T7, T8, T12, T13, T14, T15, T17 T19, T21, T22 are turned on, T4, T5, T6, T9, T10, T11, T16, T18, T20 are off; at this stage, CLK2 is low, so T4 is off, Input2 is low, so T5 is off, CLK1 High level, so T3 is turned on, the gates of T1 and T2 are connected to V1 through T3, so T1 and T2 are turned on, and Q1 is connected to Input1 through T1 and T2, so Q1 is high level, T15, T17, T19 are turned on.
  • Output1 is connected to V1 through T15, so Output1 is high level output, T17 is on, Output2 is connected to CLK3 through T17, so Output2 outputs the clock signal of CLK3; Output3 is connected to V1 through T22 and T19, so Output3 outputs high level.
  • Q3 is connected to V1 through T21 and T19, so Q3 is high. The high level of Q3 can prevent leakage of T1, T2, T9, and T10 when they are turned off, and can keep Q1 high.
  • Q2 is low level, T16, T18, and T20 are turned off, and the level of the electrode connected to Input2 of C1 is The low level of the t2 phase becomes the high level of this phase. Due to the bootstrap effect of C1, the level of the Q1 point is further increased, T15, T17, and T19 are fully turned on, and Output1 is connected to V1 through T15, so the Output1 is high. Level output, T17 is on, Output2 is connected to CLK3 through T17, so Output2 outputs the clock signal of CLK3; Output3 is connected to V1 through T22 and T19, so Output3 outputs high level. Q3 is connected to V1 through T21 and T19, so Q3 is high.
  • Stage t4, Input1, CLK1, Q1, Output1, Input2, Output3, Input3 And Q3 are high level, CLK2 and Q2 are low level; T3, T5, T7, T8, T12, T13, T14, T15, T17, T19, T21, T22 are turned on, T1, T2, T4, T6, T9 T10, T11, T16, T18, T20 are cut off; at this stage, CLK1 is high, so T3 is turned on and Input2 is high, so T5 is turned on, and T1 and T2 are turned off.
  • Output1 is connected to V1 through T15, high level output, T17 and T18 are turned on;
  • Output2 is connected to CLK3 through T17, so Output2 outputs the clock signal of CLK3;
  • Output3 is connected to V1 through T22 and T19, so Output3 is output at a high level.
  • Q3 is connected to V1 through T21 and T19 and is kept at a high level.
  • stage t5 Input1, CLK2, Q1, Output1, Input2, Output3, Input3, and Q3 are high, CLK1 and Q2 are low; T4, T5, T6, T7, T8, T11, T13, T14, T15, T17 T19, T21, T22 are turned on, T1, T2, T3, T9, T10, T12, T16, T18, T20 are cut off; at this stage, the input signals, output signals, and timing states of each control node are exactly the same as the t3 phase. Please refer to the t3 stage. In order to avoid redundancy, this article will not elaborate on it here.
  • stage t6 CLK1, Q1, Output1, Input2, Output3, Input3, and Q3 are high, Input1, CLK2, and Q2 are low; T3, T5, T12, T13, T14, T15, T17, T19, T21, T22 On, T1, T2, T4, T6, T7, T8, T9, T10, T11, T16, T18, T20 are off; at this stage, Input1 is low, so T7 and T8 are off, CLK2 is low, so T9, T10 still maintains the off-state of the previous stage.
  • Output1 is connected to V1 through T15, high level output, T17 is turned on, Output2 is connected to CLK3 through T17, so Output2 outputs the clock signal of CLK3; Output3 is connected to V1 through T22 and T19, so Output3 is high.
  • Level output. Q3 is connected to V1 through T21 and T19 and is kept at a high level.
  • T9, T10 gate high level, so T9, T10 turn on, Q1 connects to V2 through T9, T10, so Q1 low level, T15, T17, T19 cut off, Output1 and V1 are disconnected, Output1 low level , T21, T22 cut off, Output3 low level; Output2 connects to V2 through T18, Output2 low level.
  • the input1 from the t1 phase to the input level of the GOA unit of the current level is again input as a complete working period of the GOA unit of the current level, and then the level is after the above t7 stage.
  • the number of pulses of the output drive signal is controlled by the length of the third stage.
  • the above only gives an example of the third stage including t3-t6, in which case the multi-pulse signal includes 5 pulses.
  • the third stage includes more time periods by extending the pulse length of the frame start signal when the drive signal requires more pulses, thereby causing the drive signal output by the GOA unit to include more pulses.
  • all the transistors in the GOA unit in the above embodiment may also be P-type transistors that are turned on at a low level. If all the transistors are P-type transistors, only the timing state of each input signal of the GOA unit needs to be re-adjusted. For example, the first level terminal V1 is adjusted to provide a low level, and the first clock signal terminal of the t1 phase is adjusted to a high level in the t1 phase, and the first control node is turned to a low level in the t3 phase, and other signals are also adjusted to be opposite in phase. Timing signal.
  • an N-type transistor and a P-type transistor can also be used at the same time.
  • Reasonable variations that can be made by personnel in accordance with embodiments of the present invention are therefore intended to be within the scope of the present invention.
  • the use of a uniform type of transistor in the GOA circuit is more advantageous for simplifying the process of the GOA circuit.
  • an embodiment of the present invention provides a GOA circuit comprising at least two GOA units in the above-described embodiments.
  • the first signal input end of the first stage GOA unit inputs a frame start signal
  • the second signal input end of the first stage GOA unit is connected to the first signal output end of the second stage GOA unit, the first stage
  • the first signal output end of the GOA unit is connected to the first signal input end of the second stage GOA unit
  • the third signal output end of the first stage GOA unit is connected to the third signal input end of the second stage GOA unit;
  • a first signal input end of the nth stage GOA unit is connected to a first signal output end of the n-1th stage GOA unit, and a second signal input end of the nth stage GOA unit is connected to the first end of the n+1th stage GOA unit a signal output end, a third signal output end of the nth stage GOA unit is connected to a third signal input end of the n+1th stage GOA unit, the nth stage GOA unit
  • the first signal output end is connected to the first signal input end of the n+1th stage GOA unit, and the first signal output end of the nth stage GOA unit is connected to the second signal input end of the n-1th stage GOA unit
  • the third signal input end of the nth stage GOA unit is connected to the third signal output end of the n-1th stage GOA unit; wherein n is a positive integer.
  • the GOA circuit includes a plurality of cascaded GOA units, wherein a first signal input end of the first stage GOA unit inputs a frame start signal, and a first signal output of the first stage GOA unit The first signal input end of the second stage GOA unit is connected, the second signal output end of the first stage GOA unit is connected to the gate line G1, and the second signal input end of the first stage GOA unit is connected to the first stage of the second stage GOA unit.
  • the third signal output end of the first stage GOA unit is connected to the third signal input end of the second stage GOA unit, and the first signal input end of the second stage GOA unit is connected to the first signal output of the first stage GOA unit End, the second signal input end of the second stage GOA unit is connected to the first signal output end of the third stage GOA unit, and the first signal output end of the second stage GOA unit is connected to the first stage of the third stage GOA unit At the signal input end, the second signal output end of the second stage GOA unit is connected to the gate line G2, and the third signal output end of the second stage GOA unit is connected to the third signal input end of the third stage GOA unit, and the other of the GOA circuits
  • the GOA unit is connected in accordance with the level 2 GOA unit.
  • Each GOA unit has a first clock signal terminal CLK1, a second clock signal terminal CLK2, a third clock signal terminal CLK3 and two level input terminals; as shown in FIG. 5, three system clock signals clock1 are passed. , clock2, clock3 provide clock signals to the three clock signal terminals connected to each GOA unit, wherein CLK1 of the first stage GOA unit is input to clock1, CLK2 of the first stage GOA unit is input to clock2, and the CLK3 input of the first stage GOA unit Clock3, CLK1 input clock2 of the 2nd stage GOA unit, CLK2 input clock1 of the 2nd stage GOA unit, CLK3 input clock3 of the 2nd stage GOA unit; for the nth stage GOA unit, when n is an odd number, the nth stage GOA unit Each clock signal terminal inputs the same clock signal as each clock signal terminal of the first-stage GOA unit; when n is an even number, each clock signal terminal of the n-th GOA unit is input to each clock signal terminal of the second-stage G
  • the timing state of the system clock refers to the first clock signal of the first clock signal terminal CLK1, the second clock signal of the second clock signal terminal CLK2, and the third clock signal of the third clock signal terminal CLK3; wherein clock1 Contrary to the phase of clock2, clock1 Both clock2 and clock2 have a 50% duty cycle clock signal.
  • the GOA unit in the GOA circuit provided by the above embodiment controls the output of the driving signal to the gate line through the input module, the reset module, the control module, the first output module, the second output module, and the feedback module, compared to the prior art.
  • the driving signal of the gate line is controlled by two GOA units of the same or similar structure.
  • the driving signal of the first gate line is controlled by one GOA unit, so the embodiment of the present invention reduces the gate.
  • the area of the drive circuit reduces the power consumption of the gate drive circuit.
  • Embodiments of the present invention also provide a display device including any of the GOA circuits of the above embodiments.
  • the display device may be: electronic paper, mobile phone, tablet computer, television, display, notebook computer, digital photo frame, navigator, etc., any product or component having a display function.
  • the GOA unit in the display device controls the output of the driving signal to the gate line through the input module, the reset module, the control module, the first output module, the second output module, and the feedback module, compared to the prior art.
  • the driving signal of the gate line is controlled by two GOA units of the same or similar structure.
  • the driving signal of the first gate line is controlled by one GOA unit, so the embodiment of the present invention reduces the gate.
  • the area of the drive circuit reduces the power consumption of the gate drive circuit.

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Abstract

一种GOA单元及驱动方法、GOA电路和显示装置，涉及显示器制造领域，用于减小栅极驱动电路的面积，降低栅极驱动电路的功耗，该GOA单元包括：输入模块（201）、复位模块（202）、控制模块（203）、第一输出模块（204）、第二输出模块（205）和反馈模块（206）。

Description

一种GOA单元及驱动方法、GOA电路及显示装置 技术领域
本发明涉及显示器制造领域，尤其涉及一种GOA单元及驱动方法、GOA电路及显示装置。
背景技术
显示器一般是由水平和垂直两个方向的像素矩阵构成的，显示器进行显示时，驱动电路输出驱动信号，逐行对各像素进行扫描。此外，在一些显示器中，需要驱动电路输出多脉冲的驱动信号。多脉冲的驱动信号的特点是，各行的驱动信号是由至少两个时钟周期相同、占空比相同、个数相同的信号以该驱动信号的周期为延迟逐行传递。产生这种驱动信号的驱动电路称为多脉冲移位寄存器。
参照图1所示，现有技术中的多脉冲移位寄存器中每一级栅线驱动信号由一个多脉冲输出单元101和一个进阶单元102控制输出；其中，多脉冲输出单元101和进阶单元102由结构相同或类似的集成栅极驱动(英文：Gate driver On Array，简称：GOA)单元组成；构成多脉冲输出单元101的GOA单元的输出信号作为构成进阶单元102的GOA单元的输入信号，构成进阶单元102的GOA单元的输出信号与构成多脉冲输出单元101的GOA单元的输出信号波形相同，但延迟1/2个时钟周期，构成进阶单元102的GOA单元的输出信号再作为下一级构成多脉冲输出单元的GOA单元的输入信号，构成下一级多脉冲输出单元的GOA单元的输出信号与构成本级多脉冲输出单元的GOA单元的输出波形相同，延迟一个时钟周期，最后将构成多脉冲输出单元的GOA单元的输出信号作为驱动信号输入对应的栅线中，则可以得到多脉冲驱动信号。现有技术中的多脉冲移位寄存器中，一级栅线的驱动信号由两个结构相同或类似的GOA单元控制输出，所以导致现有技术中的栅极驱动电路面积大，功耗大。
发明内容
本发明的实施例提供一种GOA单元及驱动方法、GOA电路及显示装置，用于减小栅极驱动电路的面积，降低栅极驱动电路的功耗。
为达到上述目的，本发明的实施例采用如下技术方案：
一方面，提供一种GOA单元，包括：输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块；
其中，所述输入模块连接第一信号输入端、第二信号输入端、第一时钟信号端、第二时钟信号端、第一电平端、第二电平端、第一控制节点和第三控制节点，用于在所述第二信号输入端的第二输入信号、所述第一时钟信号端的第一时钟信号、所述第二时钟信号端的第二时钟信号、所述第一电平端的第一电压、所述第二电平端的第二电压和所述第三控制节点的电压的控制下将所述第一信号输入端的电压与所述第一控制节点的电压拉齐；
所述复位模块连接所述第一信号输入端、所述第二时钟信号端、所述第二电平端、所述第一控制节点、所述第三控制节点和第三信号输入端，用于在所述第一信号输入端的第一输入信号、所述第二时钟信号端的第二时钟信号和所述第三信号输入端的第三输入信号的控制下将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；
所述控制模块连接第一时钟信号端、所述第二时钟信号端、所述第一控制节点、所述第二电平端、第二控制节点和所述第三信号输入端，用于在所述第一时钟信号端的第一时钟信号、所述第一控制节点的电压和所述第三信号输入端的第三输入信号的控制下将所述第二控制节点的电压与所述第一时钟信号端的电压拉齐，或者在所述第二时钟信号端的第二时钟信号、第一控制节点的电压和所述第三信号输入端的第三输入信号的控制下将所述第二控制节点的电压与所述第一时钟信号端的电压拉齐，或者在所述第一控制节点的电压的控制下将所述第二控制节点的电压与所述第二电平端的第二电压拉齐；
所述第一输出模块连接所述第二信号输入端、所述第一控制节点、所述第二控制节点、所述第一电平端、所述第二电平端、第一信号输出端；用于在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压控制下将所述第一电平端的第一电压在所述第一信号输出端输出，或者在所述第二控制节点的控制下将第一信号输出端的电压与所述第二电平端的第二电压拉齐；
所述第二输出模块连接所述第一控制节点、所述第二控制节点、所述第二电平端、第三时钟信号端和第二信号输出端；用于在所述第 一控制节点的电压的控制下将所述第三时钟信号端的第三时钟信号在所述第二信号输出端输出，或者在所述第二控制节点的电压的控制下将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐；
所述反馈模块连接所述第一信号输出端、所述第一控制节点、所述第二控制节点、所述第一电平端、所述第二电平端、第三信号输出端和所述第三控制节点；用于在所述第一控制节点的电压、所述第二控制节点的电压和所述第一信号输出端的电压的控制下将所述第三控制节点的电压与所述第一电平端的第一电压拉齐，以及将所述第一电平端的第一电压在所述第三信号输出端输出。
可选的，所述输入模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
所述第一晶体管的第一端连接第一信号输入端，所述第一晶体管的第二端连接所述第三控制节点，所述第一晶体管的栅极连接所述第二晶体管的栅极；
所述第二晶体管的第一端连接所述第三控制节点，所述第二晶体管的第二端连接所述第一控制节点，所述第二晶体管的栅极连接所述第三晶体管的第二端；
所述第三晶体管的第一端连接所述第一电平端，所述第三晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的栅极连接所述第一时钟信号端；
所述第四晶体管的第一端连接所述第五晶体管的第一端，所述第四晶体管的第二端连接所述第五晶体管的第二端，所述第四晶体管的栅极连接所述第二时钟信号端；
所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述第二信号输入端。
可选的，所述复位模块包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
所述第六晶体管的第一端连接所述第六晶体管的栅极，所述第六晶体管的第二端连接所述第七晶体管的第一端，所述第六晶体管的栅极连接所述第二时钟信号端；
所述第七晶体管的第二端连接所述第八晶体管的第一端，所述第七晶体管的栅极连接所述第八晶体管的栅极；
所述第八晶体管的第一端连接所述第三信号输入端，所述第八晶体管的第二端连接所述第二电平端，所述第八晶体管的栅极连接所述第一信号输入端；
所述第九晶体管的第一端连接所述第一控制节点，所述第九晶体管的第二端连接所述第十晶体管的第一端，所述第九晶体管的栅极连接所述第十晶体管的栅极；
所述第十晶体管的第一端连接所述第三控制节点，所述第十晶体管的第二端连接所述第二电平端，所述第十晶体管的栅极连接所述第六晶体管的第二端。
可选的，所述控制模块包括：第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管、
所述第十一晶体管的第一端连接所述第十一晶体管的栅极，所述第十一晶体管的第二端连接所述第十二晶体管的第二端，所述第十一晶体管的栅极连接所述第二时钟信号端；
所述第十二晶体管的第一端连接所述第十二晶体管的栅极，所述第十二晶体管的第二端连接所述第十三晶体管的第一端，所述第十二晶体管的栅极连接所述第一时钟信号端；
所述第十三晶体管的第一端连接所述第二控制节点，所述第十三晶体管的第二端连接所述第十四晶体管的第一端，所述第十三晶体管的栅极连接所述第十四晶体管的栅极；
所述第十四晶体管的第一端连接所述第三信号输入端，所述第十四晶体管的第二端连接所述第二电平端，所述第十四晶体管的栅极连接所述第一控制节点。
可选的，所述第一输出模块包括：第一电容、第二电容、第十五晶体管和第十六晶体管；
所述第一电容的第一极连接所述第二信号输入端，所述第一电容的第二端连接所述第第二电容的第一极；
所述第二电容的第一极连接所述第一控制节点，所述第二电容的第二极连接所述第十五晶体管的第二端；
所述第十五晶体管的第一端连接所述第一电平端，所述第十五晶体管的第二端连接所述第一信号输出端，所述第十五晶体管的栅极连接所述第一控制节点；
所述第十六晶体管的第一端连接所述第一信号输出端，所述第十六晶体管的第二端连接所述第二电平端，所述第十六晶体管的栅极连接所述第二控制节点。
可选的，所述第二输出模块包括：第十七晶体管和第十八晶体管；
所述第十七晶体管的第一端连接所述第三时钟信号端；所述第十七晶体管的第二端连接所述第二信号输出端，所述第十七晶体管的栅极连接所述第一控制节点；
所述第十八晶体管的第一端连接所述第二信号输出端；所述第十八晶体管的第二端连接所述第二电平端；所述第十八晶体管的栅极连接所述第二控制节点。
可选的，所述反馈模块包括：第十九晶体管、第二十晶体管、第二十一晶体管和第二十二晶体管；
所述第十九晶体管的第一端连接所述第一电平端，所述第十九晶体管的第二端连接所述第二十晶体管的第一端，所述第十九晶体管的栅极连接所述第一控制节点；
所述第二十晶体管的第一端连接所述第二十一晶体管的第一端；所述第二十晶体管的第二端连接所述第二电平端，所述第二十晶体管的栅极连接所述第二控制节点；
所述第二十一晶体管的第一端连接所述第二十二晶体管的第一端，所述第二十一晶体管的第二端连接所述第三控制节点；所述第二十一晶体管的栅极连接所述第二十二晶体管的栅极；
所述第二十二晶体管的第二端连接所述第三信号输出端，所述第二十二晶体管的栅极连接所述第一信号输出端。
可选的，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
可选的，所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50％。
根据另一方面，提供一种GOA电路，包括：至少两个上述GOA单元；
其中，第1级GOA单元的第一信号输入端输入帧起始信号，所述第1级GOA单元的第二信号输入端连接第2级GOA单元的第一信号 输出端，所述第1级GOA单元的第一信号输出端连接第2级GOA单元的第一信号输入端；所述第1级GOA单元的第三信号输出端连接所述第2级GOA单元的第三信号输入端；
第n级GOA单元的第一信号输入端连接第n-1级GOA单元的第一信号输出端，所述第n级GOA单元的第二信号输入端连接第n+1级GOA单元的第一信号输出端，所述第n级GOA单元的第三信号输出端连接第n+1级GOA单元的第三信号输入端，所述第n级GOA单元的第一信号输出端连接第n+1级GOA单元的第一信号输入端，所述第n级GOA单元的第一信号输出端连接所述第n-1级GOA单元的第二信号输入端，所述第n级GOA单元的第三信号输入端连接所述第n-1级GOA单元的第三信号输出端；其中，n为正整数。
根据另一方面，提供一种显示装置，包括：上述的GOA电路。
根据又一方面，提供一种GOA单元的驱动方法，包括：
第一阶段，控制模块在第一时钟信号端的第一时钟信号、第一控制节点的电压的控制下将第二控制节点的电压与所述第一时钟信号端的电压拉齐；第一输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第一信号输出端的电压拉齐；第二输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第二信号输出端的电压拉齐；
第二阶段，输入模块在第二信号输入端的第二输入信号、所述第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、第一电平端的第一电压和所述第二电平端的第二电压的控制下将第一信号输入端的电压与所述第一控制节点的电压拉齐；第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压控制下将所述第一电平端的第一电压在所述第一信号输出端输出；第二输出模块在所述第一控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与第三信号输出端的电压拉齐；
第三阶段，所述第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压和所述第三节点电压的控制下将所述第一电平端的第一电压在所述第一信号输 出端输出；所述第二输出模块在所述第一控制节点的电压和所述第三控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与所述第三信号输出端的电压拉齐；
第四阶段，复位模块在所述第一信号输入端的第一输入信号、所述第二时钟信号端的第二时钟信号和第三信号输入端的第三输入信号的控制下将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；第一信号输出端在所述第二控制节点的控制下将第一信号输出端的电压与所述第二电平端的第二电压拉齐；第二信号输出端在所述第二控制节点的电压的控制下将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐。
可选的，所述输入模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
所述第一晶体管的第一端连接第一信号输入端，所述第一晶体管的第二端连接所述第三控制节点，所述第一晶体管的栅极连接所述第二晶体管的栅极；
所述第二晶体管的第一端连接所述第三控制节点，所述第二晶体管的第二端连接所述第一控制节点，所述第二晶体管的栅极连接所述第三晶体管的第二端；
所述第三晶体管的第一端连接所述第一电平端，所述第三晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的栅极连接所述第一时钟信号端；
所述第四晶体管的第一端连接所述第五晶体管的第一端，所述第四晶体管的第二端连接所述第五晶体管的第二端，所述第四晶体管的栅极连接所述第二时钟信号端；
所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述第二信号输入端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在所述第一阶段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为 截止状态；
在所述第二阶段，第一晶体管为导通状态，第二晶体管为导通状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为截止状态；
在所述第三阶段中的奇数时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为导通状态；
在所述第三阶段中的除第2n时间段之外的偶数时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态；
在所述第三阶段中的第2n时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态；
在所述第四阶段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为导通状态。
可选的，所述复位模块包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
所述第六晶体管的第一端连接所述第六晶体管的栅极，所述第六晶体管的第二端连接所述第七晶体管的第一端，所述第六晶体管的栅极连接所述第二时钟信号端；
所述第七晶体管的第二端连接所述第八晶体管的第一端，所述第七晶体管的栅极连接所述第八晶体管的栅极；
所述第八晶体管的第一端连接所述第三信号输入端，所述第八晶体管的第二端连接所述第二电平端，所述第八晶体管的栅极连接所述第一信号输入端；
所述第九晶体管的第一端连接所述第一控制节点，所述第九晶体管的第二端连接所述第十晶体管的第一端，所述第九晶体管的栅极连接所述第十晶体管的栅极；
所述第十晶体管的第一端连接所述第三控制节点，所述第十晶体管的第二端连接所述第二电平端，所述第十晶体管的栅极连接所述第六晶体管的第二端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在所述第一阶段，第六晶体管为导通状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为导截止态；
在所述第二阶段，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的奇数时间段，第六晶体管为导通状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的除第2n时间段之外的偶数时间段，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的第2n时间段，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第四阶段，第六晶体管为导通状态，第七晶体管为截止状态，第八晶体管为截止状态，第九晶体管为导通状态，第十晶体管为导通状态。
可选的，所述控制模块包括：第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；
所述第十一晶体管的第一端连接所述第十一晶体管的栅极，所述第十一晶体管的第二端连接所述第十二晶体管的第二端，所述第十一晶体管的栅极连接所述第二时钟信号端；
所述第十二晶体管的第一端连接所述第十二晶体管的栅极，所述第十二晶体管的第二端连接所述第十三晶体管的第一端，所述第十二晶体管的栅极连接所述第一时钟信号端；
所述第十三晶体管的第一端连接所述第二控制节点，所述第十三晶体管的第二端连接所述第十四晶体管的第一端，所述第十三晶体管的栅极连接所述第十四晶体管的栅极；
所述第十四晶体管的第一端连接所述第三信号输入端，所述第十 四晶体管的第二端连接所述第二电平端，所述第十四晶体管的栅极连接所述第一控制节点；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为截止状态，第十四晶体管为截止状态；
在第二阶段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的奇数时间段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的除第2n时间段之外的偶数时间段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的第2n时间段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第四阶段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为截止状态，第十四晶体管为截止状态。
可选的，所述第一输出模块包括：第一电容、第二电容、第十五晶体管和第十六晶体管；
所述第一电容的第一极连接所述第二信号输入端，所述第一电容的第二端连接所述第第二电容的第一极；
所述第二电容的第一极连接所述第一控制节点，所述第二电容的第二极连接所述第十五晶体管的第二端；
所述第十五晶体管的第一端连接所述第一电平端，所述第十五晶体管的第二端连接所述第一信号输出端，所述第十五晶体管的栅极连接所述第一控制节点；
所述第十六晶体管的第一端连接所述第一信号输出端，所述第十六晶体管的第二端连接所述第二电平端，所述第十六晶体管的栅极连接所述第二控制节点；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包 括：
在第一阶段，所述第十五晶体管为截止状态，所述第十六晶体管为导通状态；
在第二阶段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的奇数时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的除第2n时间段之外的偶数时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的第2n时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第四阶段，所述第十五晶体管为截止状态，所述第十六晶体管为导通状态。
可选的，所述第二输出模块包括：第十七晶体管和第十八晶体管；
所述第十七晶体管的第一端连接所述第三时钟信号端；所述第十七晶体管的第二端连接所述第二信号输出端，所述第十七晶体管的栅极连接所述第一控制节点；
所述第十八晶体管的第一端连接所述第二信号输出端；所述第十八晶体管的第二端连接所述第二电平端；所述第十八晶体管的栅极连接所述第二控制节点
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十七晶体管为截止状态，所述第十八晶体管为导通状态；
在第二阶段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段中的奇数时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段中的除第2n时间段之外的偶数时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段的第2n时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第四阶段，所述第十七晶体管为截止状态，所述第十八晶体管为导通状态。
可选的，所述反馈模块包括：第十九晶体管、第二十晶体管、第二十一晶体管和第二十二晶体管；
所述第十九晶体管的第一端连接所述第一电平端，所述第十九晶体管的第二端连接所述第二十晶体管的第一端，所述第十九晶体管的栅极连接所述第一控制节点；
所述第二十晶体管的第一端连接所述第二十一晶体管的第一端；所述第二十晶体管的第二端连接所述第二电平端，所述第二十晶体管的栅极连接所述第二控制节点；
所述第二十一晶体管的第一端连接所述第二十二晶体管的第一端，所述第二十一晶体管的第二端连接所述第三控制节点；所述第二十一晶体管的栅极连接所述第二十二晶体管的栅极；
所述第二十二晶体管的第二端连接所述第三信号输出端，所述第二十二晶体管的栅极连接所述第一信号输出端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十九晶体管为截止状态，所述第二十晶体管为导通状态，所述第二十一晶体管为截止状态，所述第二十二晶体管为截止状态；
在第二阶段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段中的奇数时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段中的除第2n时间段之外的偶数时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段的第2n时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第四阶段，所述第十九晶体管为截止状态，所述第二十晶体管为导通状态，所述第二十一晶体管为截止状态，所述第二十二晶体管为截止状态。
可选的，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
可选的，所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50％。
本发明实施例提供的GOA单元及驱动方法、GOA电路及显示装置，通过输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块控制向栅线输出驱动信号，相比于现有技术中一级栅线的驱动信号由两个结构相同或类似的GOA单元控制输出，本发明的实施例中一级栅线的驱动信号由一个GOA单元控制输出，所以本发明的实施例减小了栅极驱动电路的面积，降低了栅极驱动电路的功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中多脉冲移位寄存器示意性结构图；
图2为本发明实施例提供的一种GOA单元示意性结构图；
图3为本发明实施例提供的一种GOA单元电路结构图；
图4为本发明实施例提供的一种GOA单元的驱动方法示意性流程图；
图5为本发明实施例提供的一种GOA单元的信号时序状态示意图；
图6为本发明实施例提供的另一种GOA电路示意性结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方 案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。根据其在电路中的作用，本发明的实施例所采用的晶体管主要可以为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中源极称为第一端，漏极称为第二端。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止；驱动晶体管包括P型和N型，其中P型驱动晶体管在栅极电压为低电平(栅极电压小于源极电压)且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态；其中N型驱动晶体管在栅极电压为高电平(栅极电压大于源极电压)且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态。
参照图2所示，本发明的实施例提供一种GOA单元，所述GOA单元包括：输入模块201、复位模块202、控制模块203、第一输出模块204、第二输出模块205和反馈模块206；
其中，所述输入模块201连接第一信号输入端Input1、第二信号输入端Input2、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电平端V1、第二电平端V2、第一控制节点Q1和第三控制节点Q3，用于在所述第二信号输入端Input2的第二输入信号、第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号、第一电平端V1的第一电压、第二电平端V2的第二电压和所述第三控制节点Q3的电压的控制下将所述第一信号输入端Input1的电压与所述第一控制节点Q1的电压拉齐(即，使得所述两个电压的电位相等)；
所述复位模块202连接所述第一信号输入端Input1、所述第二时钟信号端CLK2、所述第二电平端V2、所述第一控制节点Q1，所述第三 控制节点Q3和第三信号输入端Input3，用于在所述第一信号输入端Input1的第一输入信号、所述第二时钟信号端CLK2的第二时钟信号和所述第三信号输入端Input3的第三输入信号的控制下将所述第一控制节点Q1的电压与所述第二电平端V2的第二电压拉齐；
所述控制模块203连接第一时钟信号端CLK1、所述第二时钟信号端CLK2、所述第一控制节点Q1、所述第二电平端V2、第二控制节点Q2和第三信号输入端Input3，用于在所述第一时钟信号端CLK1的第一时钟信号、所述第一控制节点Q1的电压和所述第三信号输入端Input3的第三输入信号的控制下将所述第二控制节点Q2的电压与所述第一时钟信号端CLK1的电压拉齐，或者在所述第二时钟信号端CLK2的第二时钟信号、第一控制节点Q1的电压和所述第三信号输入端Input3的第三输入信号的控制下将所述第二控制节点Q2的电压与所述第一时钟信号端CLK1的电压拉齐，或者在所述第一控制节点Q1的电压的控制下将所述第二控制节点Q2的电压与所述第二电平端V2的第二电压拉齐；
所述第一输出模块204连接所述第二信号输入端Input2、所述第一控制节点Q1、所述第二控制节点Q2、所述第一电平端V1、所述第二电平端V2和第一信号输出端Output1；用于在所述第二信号输入端Input2的第二输入信号、所述第一控制节点Q1的电压、所述第二控制节点Q2的电压控制下将所述第一电平端V1的第一电压在所述第一信号输出端Output1输出，或者在所述第二控制节点Q2的控制下将第一信号输出端Output1的电压与所述第二电平端V2的第二电压拉齐；
所述第二输出模块205连接所述第一控制节点Q1、所述第二控制节点Q2、所述第二电平端V2、第三时钟信号端CLK3和第二信号输出端Output2；用于在所述第一控制节点Q1的电压的控制下将所述第三时钟信号端CLK3的第三时钟信号在所述第二信号输出端Output2输出，或者在所述第二控制节点Q2的控制下将所述第二电平端V2的第二电压与所述第二信号输出端Output2的电压拉齐；
所述反馈模块206连接所述第一信号输出端Output1、所述第一控制节点Q1、所述第二控制节点Q2、所述第一电平端V1、所述第二电平端V2、第三信号输出端Output3和第三控制节点Q3；用于在所述第一控制节点Q1的电压、所述第二控制节点Q2的电压和所述第一信号 输出端Output1的电压的控制下将所述第三控制节点Q3的电压与所述第一电平端V1的第一电压拉齐，以及将所述第一电平端V1的第一电压在所述第三信号输出端Output3输出。
本发明实施例提供的GOA单元，通过输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块控制向栅线输出驱动信号，相比于现有技术中一级栅线的驱动信号由两个结构相同或类似的GOA单元控制输出，本发明的实施例中一级栅线的驱动信号由一个GOA单元控制输出，所以本发明的实施例减小了栅极驱动电路的面积，降低了栅极驱动电路的功耗。
具体的，参照图3所示，所述输入模块包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5；
所述第一晶体管T1的第一端连接第一信号输入端Input1，所述第一晶体管T1的第二端连接所述第三控制节点Q3，所述第一晶体管T1的栅极连接所述第二晶体管T2的栅极；
所述第二晶体管T2的第一端连接所述第三控制节点Q3，所述第二晶体管T2的第二端连接所述第一控制节点Q1，所述第二晶体管T2的栅极连接所述第三晶体管T3的第二端；
所述第三晶体管T3的第一端连接所述第一电平端V1，所述第三晶体管T3的第二端连接所述第四晶体管T4的第一端，所述第三晶体管T3的栅极连接所述第一时钟信号端CLK1；
所述第四晶体管T4的第一端连接所述第五晶体管T5的第一端，所述第四晶体管T4的第二端连接所述第五晶体管T5的第二端，所述第四晶体管T4的栅极连接所述第二时钟信号端CLK2；
所述第五晶体管T5的第二端连接所述第二电平端V2，所述第五晶体管T5的栅极连接所述第二信号输入端Input2。
所述复位模块202包括：第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10；
所述第六晶体管T6的第一端连接所述第六晶体管T6的栅极，所述第六晶体管T6的第二端连接所述第七晶体管T7的第一端，所述第六晶体管T6的栅极连接所述第二时钟信号端CLK2；
所述第七晶体管T7的第二端连接所述第八晶体管T8的第一端，所述第七晶体管T7的栅极连接所述第八晶体管T8的栅极；
所述第八晶体管T8的第一端连接所述第三信号输入端Input3，所述第八晶体管T8的第二端连接所述第二电平端V2，所述第八晶体管T8的栅极连接所述第一信号输入端Input1；
所述第九晶体管T9的第一端连接所述第一控制节点Q1，所述第九晶体管T9的第二端连接所述第十晶体管T10的第一端，所述第九晶体管T9的栅极连接所述第十晶体管T10的栅极；
所述第十晶体管T10的第一端连接所述第三控制节点Q3，所述第十晶体管T10的第二端连接所述第二电平端V2，所述第十晶体管T10的栅极连接所述第六晶体管T6的第二端。
所述控制模块203包括：第十一晶体管T11、第十二晶体管T12、第十三晶体管T13和第十四晶体管T14、
所述第十一晶体管T11的第一端连接所述第十一晶体管T11的栅极，所述第十一晶体管T11的第二端连接所述第十二晶体管T12的第二端，所述第十一晶体管的栅极连接所述第二时钟信号端CLK2；
所述第十二晶体管T12的第一端连接所述第十二晶体管T12的栅极，所述第十二晶体管T12的第二端连接所述第十三晶体管T13的第一端，所述第十二晶体管T12的栅极连接所述第一时钟信号端CLK1；
所述第十三晶体管T13的第一端连接所述第二控制节点Q2，所述第十三晶体管T13的第二端连接所述第十四晶体管T14的第一端，所述第十三晶体管T13的栅极连接所述第十四晶体管T14的栅极；
所述第十四晶体管T14的第一端连接所述第三信号输入端Input3，所述第十四晶体管T14的第二端连接所述第二电平端V2，所述第十四晶体管T14的栅极连接所述第一控制节点Q1。
所述第一输出模块204包括：第一电容C1、第二电容C2、第十五晶体管T15和第十六晶体管T16；
所述第一电容C1的第一极连接所述第二信号输入端Input2，所述第一电容C1的第二极连接所述第二电容C2的第一极；
所述第二电容C2的第一极连接所述第一控制节点Q1，所述第二电容C2的第二极连接所述第十五晶体管T15的第二端；
所述第十五晶体管T15的第一端连接所述第一电平端V1，所述第十五晶体管T15的第二端连接所述第一信号输出端Output1，所述第十五晶体管T15的栅极连接所述第一控制节点Q1；
所述第十六晶体管T16的第一端连接所述第一信号输出端Output1，所述第十六晶体管T16的第二端连接所述第二电平端V2，所述第十六晶体管T16的栅极连接所述第二控制节点Q2。
所述第二输出模块205包括：第十七晶体管T17和第十八晶体管T18；
所述第十七晶体管T17的第一端连接所述第三时钟信号端CLK3；所述第十七晶体管T17的第二端连接所述第二信号输出端Output2，所述第十七晶体管T17的栅极连接所述第一控制节点Q1；
所述第十八晶体管T18的第一端连接所述第二信号输出端Output2；所述第十八晶体管T18的第二端连接所述第二电平端V2；所述第十八晶体管T18的栅极连接所述第二控制节点Q2。
所述反馈模块206包括：第十九晶体管T19、第二十晶体管T20、第二十一晶体管T21和第二十二晶体管T22；
所述第十九晶体管T19的第一端连接所述第一电平端V1，所述第十九晶体管T19的第二端连接所述第二十晶体管T20的第一端，所述第十九晶体管T19的栅极连接所述第一控制节点Q1；
所述第二十晶体管T20的第一端连接所述第二十一晶体管T21的第一端；所述第二十晶体管T20的第二端连接所述第二电平端V2，所述第二十晶体管T20的栅极连接所述第二控制节点Q2；
所述第二十一晶体管T21的第一端连接所述第二十二晶体管T22的第一端，所述第二十一晶体管T21的第二端连接所述第三控制节点Q3；所述第二十一晶体管T21的栅极连接所述第二十二晶体管T22的栅极；
所述第二十二晶体管T22的第二端连接所述第三信号输出端Output3，所述第二十二晶体管T22的栅极连接所述第一信号输出端Output1。
需要说明的是，上述实施例中，多个模块共用一个信号端(例如：输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块共用第二电平端)可以减少GOA单元中信号端的数量，当然，这些模块还可以分别连接不同的信号端，只要该信号端可以提供类似的信号即可。
本发明的实施例提供一种GOA单元的驱动方法，参照图4所示， 该方法包括：
S401、第一阶段，控制模块在第一时钟信号端的第一时钟信号、第一控制节点的电压的控制下将第二控制节点的电压与所述第一时钟信号端的电压拉齐；第一输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第一信号输出端的电压拉齐；第二输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第二信号输出端的电压拉齐。
S402、第二阶段，输入模块在第二信号输入端的第二输入信号、所述第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、第一电平端的第一电压和所述第二电平端的第二电压的控制下将第一信号输入端的电压与所述第一控制节点的电压拉齐；第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压控制下将所述第一电平端的第一电压在所述第一信号输出端输出；第二输出模块在所述第一控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与第三信号输出端的电压拉齐。
S403、第三阶段，第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压和所述第三节点电压的控制下将所述第一电平端的第一电压在所述第一信号输出端输出；第二输出模块在所述第一控制节点的电压和所述第三控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与所述第三信号输出端的电压拉齐。
S404、第四阶段，复位模块在所述第一信号输入端的第一输入信号、所述第二时钟信号端的第二时钟信号和第三信号输入端的第三输入信号的控制下将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；第一信号输出端在所述第二控制节点的控制下将第一信号输出端的电压与所述第二电平端的第二电压拉齐；第二信号输出端在所述第二控制节点的电压的控制下将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐。
上述GOA单元的驱动方法中，第一阶段，控制模块将第二控制节点的电压与所述第一时钟信号端的电压拉齐；第一输出模块将第二电平端的第二电压与第一信号输出端的电压拉齐；第二输出模块将第二电平端的第二电压与第二信号输出端的电压拉齐，第二阶段，输入模块将第一信号输入端的电压与所述第一控制节点的电压拉齐，第一输出模块将所述第一电平端的第一电压在所述第一信号输出端输出；第二输出模块将所述第一电平端的第一电压在第三信号输出端输出；第三阶段，第一输出模块将所述第一电平端的第一电压在所述第一信号输出端输出；第二输出模块将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块将所述第一电平端的第一电压在第三信号输出端输出；第四阶段，复位模块将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；第一信号输出端将第一信号输出端的电压与所述第二电平端的第二电压拉齐；第二信号输出端将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐；所以上述GOA单元的驱动方法通过GOA单元中的输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块控制向栅线输出驱动信号，相比于现有技术中一级栅线的驱动信号由两个结构相同或类似的GOA单元控制输出，本发明的实施例中一级栅线的驱动信号由一个GOA单元控制输出，所以本发明的实施例减小了栅极驱动电路的面积，降低了栅极驱动电路的功耗。
可选的，所述输入模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
所述第一晶体管的第一端连接第一信号输入端，所述第一晶体管的第二端连接所述第三控制节点，所述第一晶体管的栅极连接所述第二晶体管的栅极；
所述第二晶体管的第一端连接所述第三控制节点，所述第二晶体管的第二端连接所述第一控制节点，所述第二晶体管的栅极连接所述第三晶体管的第二端；
所述第三晶体管的第一端连接所述第一电平端，所述第三晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的栅极连接所述第一时钟信号端；
所述第四晶体管的第一端连接所述第五晶体管的第一端，所述第 四晶体管的第二端连接所述第五晶体管的第二端，所述第四晶体管的栅极连接所述第二时钟信号端；
所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述第二信号输入端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在所述第一阶段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态；
在所述第二阶段，第一晶体管为导通状态，第二晶体管为导通状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为截止状态；
在所述第三阶段中的奇数时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为导通状态；
在所述第三阶段中的除第2n时间段之外的偶数时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态；
在所述第三阶段中的第2n时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态；
在所述第四阶段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为导通状态。
可选的，所述复位模块包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
所述第六晶体管的第一端连接所述第六晶体管的栅极，所述第六晶体管的第二端连接所述第七晶体管的第一端，所述第六晶体管的栅极连接所述第二时钟信号端；
所述第七晶体管的第二端连接所述第八晶体管的第一端，所述第七晶体管的栅极连接所述第八晶体管的栅极；
所述第八晶体管的第一端连接所述第三信号输入端，所述第八晶 体管的第二端连接所述第二电平端，所述第八晶体管的栅极连接所述第一信号输入端；
所述第九晶体管的第一端连接所述第一控制节点，所述第九晶体管的第二端连接所述第十晶体管的第一端，所述第九晶体管的栅极连接所述第十晶体管的栅极；
所述第十晶体管的第一端连接所述第三控制节点，所述第十晶体管的第二端连接所述第二电平端，所述第十晶体管的栅极连接所述第六晶体管的第二端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在所述第一阶段，第六晶体管为导通状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为导截止态；
在所述第二阶段，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的奇数时间段，第六晶体管为导通状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的除第2n时间段之外的偶数时间段，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第三阶段中的第2n时间段，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态，第九晶体管为截止状态，第十晶体管为截止状态；
在所述第四阶段，第六晶体管为导通状态，第七晶体管为截止状态，第八晶体管为截止状态，第九晶体管为导通状态，第十晶体管为导通状态。
可选的，所述控制模块包括：第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管、
所述第十一晶体管的第一端连接所述第十一晶体管的栅极，所述第十一晶体管的第二端连接所述第十二晶体管的第二端，所述第十一 晶体管的栅极连接所述第二时钟信号端；
所述第十二晶体管的第一端连接所述第十二晶体管的栅极，所述第十二晶体管的第二端连接所述第十三晶体管的第一端，所述第十二晶体管的栅极连接所述第一时钟信号端；
所述第十三晶体管的第一端连接所述第二控制节点，所述第十三晶体管的第二端连接所述第十四晶体管的第一端，所述第十三晶体管的栅极连接所述第十四晶体管的栅极；
所述第十四晶体管的第一端连接所述第三信号输入端，所述第十四晶体管的第二端连接所述第二电平端，所述第十四晶体管的栅极连接所述第一控制节点；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为截止状态，第十四晶体管为截止状态；
在第二阶段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的奇数时间段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的除第2n时间段之外的偶数时间段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第三阶段中的第2n时间段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
在第四阶段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为截止状态，第十四晶体管为截止状态。
可选的，所述第一输出模块包括：第一电容、第二电容、第十五晶体管和第十六晶体管；
所述第一电容的第一极连接所述第二信号输入端，所述第一电容的第二极连接所述第二电容的第一极；
所述第二电容的第一极连接所述第一控制节点，所述第二电容的 第二极连接所述第十五晶体管的第二端；
所述第十五晶体管的第一端连接所述第一电平端，所述第十五晶体管的第二端连接所述第一信号输出端，所述第十五晶体管的栅极连接所述第一控制节点；
所述第十六晶体管的第一端连接所述第一信号输出端，所述第十六晶体管的第二端连接所述第二电平端，所述第十六晶体管的栅极连接所述第二控制节点；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十五晶体管为截止状态，所述第十六晶体管为导通状态；
在第二阶段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的奇数时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的除第2n时间段之外的偶数时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第三阶段中的第2n时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
在第四阶段，所述第十五晶体管为截止状态，所述第十六晶体管为导通状态。
可选的，所述第二输出模块包括：第十七晶体管和第十八晶体管；
所述第十七晶体管的第一端连接所述第三时钟信号端；所述第十七晶体管的第二端连接所述第二信号输出端，所述第十七晶体管的栅极连接所述第一控制节点；
所述第十八晶体管的第一端连接所述第二信号输出端；所述第十八晶体管的第二端连接所述第二电平端；所述第十八晶体管的栅极连接所述第二控制节点；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十七晶体管为截止状态，所述第十八晶体管为导通状态；
在第二阶段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段中的奇数时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段中的除第2n时间段之外的偶数时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第三阶段的第2n时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
在第四阶段，所述第十七晶体管为截止状态，所述第十八晶体管为导通状态。
可选的，所述反馈模块包括：第十九晶体管、第二十晶体管、第二十一晶体管和第二十二晶体管；
所述第十九晶体管的第一端连接所述第一电平端，所述第十九晶体管的第二端连接所述第二十晶体管的第一端，所述第十九晶体管的栅极连接所述第一控制节点；
所述第二十晶体管的第一端连接所述第二十一晶体管的第一端；所述第二十晶体管的第二端连接所述第二电平端，所述第二十晶体管的栅极连接所述第二控制节点；
所述第二十一晶体管的第一端连接所述第二十二晶体管的第一端，所述第二十一晶体管的第二端连接所述第三控制节点；所述第二十一晶体管的栅极连接所述第二十一晶体管的栅极；
所述第二十二晶体管的第二端连接所述第三信号输出端，所述第二十二晶体管的栅极连接所述第一信号输出端；
所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
在第一阶段，所述第十九晶体管为截止状态，所述第二十晶体管为导通状态，所述第二十一晶体管为截止状态，所述第二十二晶体管为截止状态；
在第二阶段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段中的奇数时间段，所述第十九晶体管为导通状态，所 述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段中的除第2n时间段之外的偶数时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第三阶段的第2n时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
在第四阶段，所述第十九晶体管为截止状态，所述第二十晶体管为导通状态，所述第二十一晶体管为截止状态，所述第二十二晶体管为截止状态。
可选的，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
可选的，所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50％。
以下，参照图5所示的时序状态示意图，对图3对应的GOA单元以及图4所述对应的GOA单元的驱动方法的工作原理进行说明，其中，以所有晶体管均为高电平导通的N型晶体管为例进行说明；图5中示出了第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号、第三时钟信号端CLK3的第三时钟信号、第一信号输入端Input1的第一输入信号、第二信号输入端Input2的第二输入信号、第三信号输入端Input3的第三输入信号、第一信号输出端Output1的第一输出信号、第二信号输出端Output2的第二输出信号、第三信号输出端Output3的第三输出信号、第一控制节点Q1的电压、第二控制节点Q2的电压以及第三控制节点Q3的电压的时序状态，其中，第一电平端V1、V2提供稳定电压，示例性的，第一电平端V1的第一电压为高电平，第二电平端V2的第二电压为低电平，第二电平端V2也可以提供接地电压，此外，若上述GOA单元为第1级GOA单元，则Input1的时序状态与帧起始信号的时序状态形同。如图5所示，提供四个阶段的时序状态，其中，第一阶段包括t1；第二阶段包括t2；第三阶段包括t3、t4、t5、t6；第四阶段包括t7。
t1阶段，Input1、CLK2和Q2为高电平，CLK1、Q1、Output1、Input2、Output3、Input3和Q3为低电平；T4、T6、T7、T8、T11、T16、T18、T20导通，T1、T2、T3、T5、T9、T10、T12、T13、T14、T15、T17、T19、T21、T22截止；此阶段，CLK2高电平，所以T4导通，T1和T2的栅极通过T4连接V2，所以T1、T2截止，CLK2高电平，所以T6导通；T13、T14截止，所以Q2高电平，T16、T18、T20导通，Output2通过T18连接V2，所以Output2为低电平。
t2阶段，Input1、CLK1、Q1、Output1、Output3和Q3为高电平，CLK2、Q2、Input2和Input3为低电平；T1、T2、T3、T7、T8、T12、T13、T14、T15、T17、T19、T21、T22导通，T4、T5、T6、T9、T10、T11、T16、T18、T20截止；此阶段，CLK2低电平，所以T4截止，Input2低电平，所以T5截止，CLK1高电平，所以T3导通，T1和T2的栅极通过T3连接V1，所以T1和T2导通，Q1点通过T1和T2连接Input1，所以Q1高电平，T15、T17、T19导通，Output1通过T15连接V1，所以Output1高电平输出，T17导通，Output2通过T17连接CLK3，所以Output2输出CLK3的时钟信号；Output3通过T22、T19连接V1，所以Output3高电平输出。Q3通过T21、T19连接V1，所以Q3高电平。Q3点高电平可以防止T1、T2、T9、T10截止时的漏电，进而能够使Q1点保持高电平。
t3阶段，Input1、CLK2、Q1、Output1、Input2、Output3、Input3和Q3为高电平，CLK1和Q2为低电平；T4、T5、T6、T7、T8、T11、T13、T14、T15、T17、T19、T21、T22导通，T1、T2、T3、T9、T10、T12、T16、T18、T20截止；此阶段，CLK2高电平，所以T4导通；Input2高电平所以T5导通，T1和T2的栅极通过T4、T5连接V2所以T1、T2截止，Q2通过T13、T14连接V2，所以Q2低电平，T16、T18、T20截止，C1的与Input2连接的电极的电平由t2阶段的低电平变为此阶段的高电平，由于C1的自举效应，所以Q1点的电平进一步升高，T15、T17、T19完全导通，Output1通过T15连接V1，所以Output1高电平输出，T17导通，Output2通过T17连接CLK3，所以Output2输出CLK3的时钟信号；Output3通过T22、T19连接V1，所以Output3高电平输出。Q3通过T21、T19连接V1，所以Q3高电平。
t4阶段，Input1、CLK1、Q1、Output1、Input2、Output3、Input3 和Q3为高电平，CLK2和Q2为低电平；T3、T5、T7、T8、T12、T13、T14、T15、T17、T19、T21、T22导通，T1、T2、T4、T6、T9、T10、T11、T16、T18、T20截止；此阶段，CLK1高电平，所以T3导通，Input2高电平，所以T5导通，T1、T2截止。Output1通过T15连接V1，高电平输出，T17、T18导通；Output2通过T17连接CLK3，所以Output2输出CLK3的时钟信号；Output3通过T22、T19连接V1，所以Output3高电平输出。Q3通过T21、T19连接V1，保持高电平。
t5阶段，Input1、CLK2、Q1、Output1、Input2、Output3、Input3和Q3为高电平，CLK1和Q2为低电平；T4、T5、T6、T7、T8、T11、T13、T14、T15、T17、T19、T21、T22导通，T1、T2、T3、T9、T10、T12、T16、T18、T20截止；此阶段各输入信号、输出信号以及各个控制节点的时序状态与t3阶段完全相同，具体请参照t3阶段，为避免赘述，本文在此不再对其进行详细说明。
t6阶段，CLK1、Q1、Output1、Input2、Output3、Input3和Q3为高电平，Input1、CLK2和Q2为低电平；T3、T5、T12、T13、T14、T15、T17、T19、T21、T22导通，T1、T2、T4、T6、T7、T8、T9、T10、T11、T16、T18、T20截止；此阶段，Input1低电平，所以T7、T8截止，CLK2低电平，所以T9、T10仍然保持上一阶段的截止状态，Output1通过T15连接V1，高电平输出，T17导通，Output2通过T17连接CLK3，所以Output2输出CLK3的时钟信号；Output3通过T22、T19连接V1，所以Output3高电平输出。Q3通过T21、T19连接V1，保持高电平。
t7阶段，CLK2、Q2、Input2和Input3为高电平，Input1、Output1、CLK1、Output3、Q3和Q1为低电平；T4、T5、T6、T9、T10、T11、T16、T18、T20导通，T1、T2、T3、T7、T8、T12、T13、T14、T15、T17、T19、T21、T22截止；此阶段，CLK2高电平，所以T6导通，Input1低电平所以T7、T8截止，T9、T10的栅极高电平，所以T9、T10导通，Q1通过T9、T10连接V2，所以Q1低电平，T15、T17、T19截止，Output1与V1断开连接，Output1低电平，T21、T22截止，Output3低电平；Output2通过T18连接V2，Output2低电平。
其中，以t1阶段开始到本级GOA单元的Input1再次输入高电平作为本级GOA单元的一个完整工作周期，则在上述t7阶段之后本级 GOA单元的一个工作周期中还可能存在若干阶段，这是由GOA电路扫描的行数所决定的，但在t7之后本级GOA单元的Input1再次输入高电平之前，本级GOA单元的Output2保持其电平。其中输出的驱动信号的脉冲数量由第三阶段的长短控制，以上只是给出了第三阶段包括t3-t6的示例，此种情况下多脉冲信号包括5个脉冲。当然，可以在驱动信号需要更多脉冲数量时，通过延长帧起始信号的脉冲长度使第三阶段包括更多时间段，进而使GOA单元输出的驱动信号包括更多脉冲数量。
进一步的，上述实施例中的GOA单元中所有晶体管还可以均为低电平导通的P型晶体管，若所有晶体管均为P型晶体管，则只需要重新调整GOA单元各个输入信号的时序状态即可，例如：调整第一电平端V1提供低电平，图5中t1阶段第一时钟信号端调整为高电平，t3阶段第一控制节点变为低电平，其他信号也调整为相位相反的时序信号。
再进一步的，上述GOA单元中也可以同时采用N型晶体管和P型晶体管，此时需保证GOA电路中通过同一个时序信号或电压控制的晶体管采用相同的类型，当然这都是本领域的技术人员依据本发明的实施例可以做出的合理变通方案，因此均应为本发明的保护范围。然而，考虑到晶体管的制程工艺，由于不同类型的晶体管的有源层掺杂材料不相同，因此GOA电路中采用统一类型的晶体管更有利于简化GOA电路的制程工艺。
参照图6所示，本发明的一个实施例提供了一种GOA电路，包括至少两个上述实施例中的GOA单元。
其中，第1级GOA单元的第一信号输入端输入帧起始信号，所述第1级GOA单元的第二信号输入端连接第2级GOA单元的第一信号输出端，所述第1级GOA单元的第一信号输出端连接第2级GOA单元的第一信号输入端；所述第1级GOA单元的第三信号输出端连接所述第2级GOA单元的第三信号输入端；
第n级GOA单元的第一信号输入端连接第n-1级GOA单元的第一信号输出端，所述第n级GOA单元的第二信号输入端连接第n+1级GOA单元的第一信号输出端，所述第n级GOA单元的第三信号输出端连接第n+1级GOA单元的第三信号输入端，所述第n级GOA单元 的第一信号输出端连接第n+1级GOA单元的第一信号输入端，所述第n级GOA单元的第一信号输出端连接所述第n-1级GOA单元的第二信号输入端，所述第n级GOA单元的第三信号输入端连接所述第n-1级GOA单元的第三信号输出端；其中，n为正整数。
具体的，参照图6所示，该GOA电路包括若干个级联的GOA单元，其中，第1级GOA单元的第一信号输入端输入帧起始信号，第1级GOA单元的第一信号输出端连接第2级GOA单元的第一信号输入端，第1级GOA单元的第二信号输出端连接栅线G1，第1级GOA单元的第二信号输入端连接第2级GOA单元的第一信号输出端；第1级GOA单元的第三信号输出端连接第2级GOA单元的第三信号输入端，第2级GOA单元的第一信号输入端连接第1级GOA单元的第一信号输出端，所述第2级GOA单元的第二信号输入端连接第3级GOA单元的第一信号输出端，所述第2级GOA单元的第一信号输出端连接第3级GOA单元的第一信号输入端，第2级GOA单元的第二信号输出端连接栅线G2，第2级GOA单元的第三信号输出端连接第3级GOA单元的第三信号输入端，该GOA电路的其他的GOA单元依照第2级GOA单元的方式连接。
每个GOA单元都有一个第一时钟信号端CLK1、一个第二时钟信号端CLK2，一个第三时钟信号端CLK3及两个电平输入端；参照图5所示，通过三个系统时钟信号clock1、clock2、clock3向与每个GOA单元连接的三个时钟信号端提供时钟信号，其中第1级GOA单元的CLK1输入clock1，第1级GOA单元的CLK2输入clock2，第1级GOA单元的CLK3输入clock3，第2级GOA单元的CLK1输入clock2，第2级GOA单元的CLK2输入clock1，第2级GOA单元的CLK3输入clock3；对于第n级GOA单元，当n为奇数时，第n级GOA单元的各个时钟信号端输入与第1级GOA单元的各个时钟信号端相同的时钟信号；当n为偶数时，第n级GOA单元的各个时钟信号端输入与第2级GOA单元的各个时钟信号端相同的时钟信号；图6中以n为偶数为例进行说明。
其中，系统时钟的时序状态参照图5中第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号、第三时钟信号端CLK3的第三时钟信号；其中，clock1与clock2的相位相反，clock1 与clock2均为占空比为50％的时钟信号。
上述实施例提供的GOA电路中的GOA单元，通过输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块控制向栅线输出驱动信号，相比于现有技术中一级栅线的驱动信号由两个结构相同或类似的GOA单元控制输出，本发明的实施例中一级栅线的驱动信号由一个GOA单元控制输出，所以本发明的实施例减小了栅极驱动电路的面积，降低了栅极驱动电路的功耗。
本发明的实施例还提供一种显示装置，包括上述实施例中任一种GOA电路。
另外，显示装置可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
上述实施例提供的显示装置中的GOA单元，通过输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块控制向栅线输出驱动信号，相比于现有技术中一级栅线的驱动信号由两个结构相同或类似的GOA单元控制输出，本发明的实施例中一级栅线的驱动信号由一个GOA单元控制输出，所以本发明的实施例减小了栅极驱动电路的面积，降低了栅极驱动电路的功耗。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (20)

  1. 一种GOA单元，其特征在于，包括：输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块；
    其中，所述输入模块连接第一信号输入端、第二信号输入端、第一时钟信号端、第二时钟信号端、第一电平端、第二电平端、第一控制节点和第三控制节点，用于在所述第二信号输入端的第二输入信号、所述第一时钟信号端的第一时钟信号、所述第二时钟信号端的第二时钟信号、所述第一电平端的第一电压、所述第二电平端的第二电压和所述第三控制节点的电压的控制下将所述第一信号输入端的电压与所述第一控制节点的电压拉齐；
    所述复位模块连接所述第一信号输入端、所述第二时钟信号端、所述第二电平端、所述第一控制节点、所述第三控制节点和第三信号输入端，用于在所述第一信号输入端的第一输入信号、所述第二时钟信号端的第二时钟信号和所述第三信号输入端的第三输入信号的控制下将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；
    所述控制模块连接所述第一时钟信号端、所述第二时钟信号端、所述第一控制节点、所述第二电平端、第二控制节点和所述第三信号输入端，用于在所述第一时钟信号端的第一时钟信号、所述第一控制节点的电压和所述第三信号输入端的第三输入信号的控制下将所述第二控制节点的电压与所述第一时钟信号端的电压拉齐，或者在所述第二时钟信号端的第二时钟信号、第一控制节点的电压和所述第三信号输入端的第三输入信号的控制下将所述第二控制节点的电压与所述第一时钟信号端的电压拉齐，或者在所述第一控制节点的电压的控制下将所述第二控制节点的电压与所述第二电平端的第二电压拉齐；
    所述第一输出模块连接所述第二信号输入端、所述第一控制节点、所述第二控制节点、所述第一电平端、所述第二电平端和第一信号输出端；用于在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压控制下将所述第一电平端的第一电压在所述第一信号输出端输出，或者在所述第二控制节点的控制下将第一信号输出端的电压与所述第二电平端的第二电压拉齐；
    所述第二输出模块连接所述第一控制节点、所述第二控制节点、 所述第二电平端、第三时钟信号端和第二信号输出端；用于在所述第一控制节点的电压的控制下将所述第三时钟信号端的第三时钟信号在所述第二信号输出端输出，或者在所述第二控制节点的电压的控制下将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐；
    所述反馈模块连接所述第一信号输出端、所述第一控制节点、所述第二控制节点、所述第一电平端、所述第二电平端、第三信号输出端和所述第三控制节点；用于在所述第一控制节点的电压、所述第二控制节点的电压和所述第一信号输出端的电压的控制下将所述第三控制节点的电压与所述第一电平端的第一电压拉齐，以及将所述第一电平端的第一电压在所述第三信号输出端输出。
  2. 根据权利要求1所述的GOA单元，其特征在于，所述输入模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
    所述第一晶体管的第一端连接第一信号输入端，所述第一晶体管的第二端连接所述第三控制节点，所述第一晶体管的栅极连接所述第二晶体管的栅极；
    所述第二晶体管的第一端连接所述第三控制节点，所述第二晶体管的第二端连接所述第一控制节点，所述第二晶体管的栅极连接所述第三晶体管的第二端；
    所述第三晶体管的第一端连接所述第一电平端，所述第三晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的栅极连接所述第一时钟信号端；
    所述第四晶体管的第一端连接所述第五晶体管的第一端，所述第四晶体管的第二端连接所述第五晶体管的第二端，所述第四晶体管的栅极连接所述第二时钟信号端；
    所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述第二信号输入端。
  3. 根据权利要求1所述的GOA单元，其特征在于，所述复位模块包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
    所述第六晶体管的第一端连接所述第六晶体管的栅极，所述第六晶体管的第二端连接所述第七晶体管的第一端，所述第六晶体管的栅 极连接所述第二时钟信号端；
    所述第七晶体管的第二端连接所述第八晶体管的第一端，所述第七晶体管的栅极连接所述第八晶体管的栅极；
    所述第八晶体管的第一端连接所述第三信号输入端，所述第八晶体管的第二端连接所述第二电平端，所述第八晶体管的栅极连接所述第一信号输入端；
    所述第九晶体管的第一端连接所述第一控制节点，所述第九晶体管的第二端连接所述第十晶体管的第一端，所述第九晶体管的栅极连接所述第十晶体管的栅极；
    所述第十晶体管的第一端连接所述第三控制节点，所述第十晶体管的第二端连接所述第二电平端，所述第十晶体管的栅极连接所述第六晶体管的第二端。
  4. 根据权利要求1所述的GOA单元，其特征在于，所述控制模块包括：第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管、
    所述第十一晶体管的第一端连接所述第十一晶体管的栅极，所述第十一晶体管的第二端连接所述第十二晶体管的第二端，所述第十一晶体管的栅极连接所述第二时钟信号端；
    所述第十二晶体管的第一端连接所述第十二晶体管的栅极，所述第十二晶体管的第二端连接所述第十三晶体管的第一端，所述第十二晶体管的栅极连接所述第一时钟信号端；
    所述第十三晶体管的第一端连接所述第二控制节点，所述第十三晶体管的第二端连接所述第十四晶体管的第一端，所述第十三晶体管的栅极连接所述第十四晶体管的栅极；
    所述第十四晶体管的第一端连接所述第三信号输入端，所述第十四晶体管的第二端连接所述第二电平端，所述第十四晶体管的栅极连接所述第一控制节点。
  5. 根据权利要求1所述的GOA单元，其特征在于，所述第一输出模块包括：第一电容、第二电容、第十五晶体管和第十六晶体管；
    所述第一电容的第一极连接所述第二信号输入端，所述第一电容的第二极连接所述第二电容的第一极；
    所述第二电容的第一极连接所述第一控制节点，所述第二电容的 第二极连接所述第十五晶体管的第二端；
    所述第十五晶体管的第一端连接所述第一电平端，所述第十五晶体管的第二端连接所述第一信号输出端，所述第十五晶体管的栅极连接所述第一控制节点；
    所述第十六晶体管的第一端连接所述第一信号输出端，所述第十六晶体管的第二端连接所述第二电平端，所述第十六晶体管的栅极连接所述第二控制节点。
  6. 根据权利要求1所述的GOA单元，其特征在于，所述第二输出模块包括：第十七晶体管和第十八晶体管；
    所述第十七晶体管的第一端连接所述第三时钟信号端；所述第十七晶体管的第二端连接所述第二信号输出端，所述第十七晶体管的栅极连接所述第一控制节点；
    所述第十八晶体管的第一端连接所述第二信号输出端；所述第十八晶体管的第二端连接所述第二电平端；所述第十八晶体管的栅极连接所述第二控制节点。
  7. 根据权利要求1所述的GOA单元，其特征在于，所述反馈模块包括：第十九晶体管、第二十晶体管、第二十一晶体管和第二十二晶体管；
    所述第十九晶体管的第一端连接所述第一电平端，所述第十九晶体管的第二端连接所述第二十晶体管的第一端，所述第十九晶体管的栅极连接所述第一控制节点；
    所述第二十晶体管的第一端连接所述第二十一晶体管的第一端；所述第二十晶体管的第二端连接所述第二电平端，所述第二十晶体管的栅极连接所述第二控制节点；
    所述第二十一晶体管的第一端连接所述第二十二晶体管的第一端，所述第二十一晶体管的第二端连接所述第三控制节点；所述第二十一晶体管的栅极连接所述第二十二晶体管的栅极；
    所述第二十二晶体管的第二端连接所述第三信号输出端，所述第二十二晶体管的栅极连接所述第一信号输出端。
  8. 根据权利要求2-7任一项所述的GOA单元，其特征在于，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
  9. 根据权利要求1-7任一项所述的GOA单元，其特征在于，所 述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50％。
  10. 一种GOA电路，其特征在于，包括：至少两个根据权利要求1-9任一项所述的GOA单元；
    其中，第1级GOA单元的第一信号输入端输入帧起始信号，所述第1级GOA单元的第二信号输入端连接第2级GOA单元的第一信号输出端，所述第1级GOA单元的第一信号输出端连接第2级GOA单元的第一信号输入端；所述第1级GOA单元的第三信号输出端连接所述第2级GOA单元的第三信号输入端；
    第n级GOA单元的第一信号输入端连接第n-1级GOA单元的第一信号输出端，所述第n级GOA单元的第二信号输入端连接第n+1级GOA单元的第一信号输出端，所述第n级GOA单元的第三信号输出端连接第n+1级GOA单元的第三信号输入端，所述第n级GOA单元的第一信号输出端连接第n+1级GOA单元的第一信号输入端，所述第n级GOA单元的第一信号输出端连接所述第n-1级GOA单元的第二信号输入端，所述第n级GOA单元的第三信号输入端连接所述第n-1级GOA单元的第三信号输出端；其中，n为正整数。
  11. 一种显示装置，其特征在于，包括：根据权利要求10所述的GOA电路。
  12. 一种GOA单元的驱动方法，其特征在于，包括：
    第一阶段，控制模块在第一时钟信号端的第一时钟信号、第一控制节点的电压的控制下将第二控制节点的电压与所述第一时钟信号端的电压拉齐；第一输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第一信号输出端的电压拉齐；第二输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第二信号输出端的电压拉齐；
    第二阶段，输入模块在第二信号输入端的第二输入信号、所述第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、第一电平端的第一电压和所述第二电平端的第二电压的控制下将第一信号输入端的电压与所述第一控制节点的电压拉齐；第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述 第二控制节点的电压控制下将所述第一电平端的第一电压在所述第一信号输出端输出；第二输出模块在所述第一控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与第三信号输出端的电压拉齐；
    第三阶段，所述第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压和所述第三节点电压的控制下将所述第一电平端的第一电压在所述第一信号输出端输出；所述第二输出模块在所述第一控制节点的电压和所述第三控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与所述第三信号输出端的电压拉齐；
    第四阶段，复位模块在所述第一信号输入端的第一输入信号、所述第二时钟信号端的第二时钟信号和第三信号输入端的第三输入信号的控制下将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；第一信号输出端在所述第二控制节点的控制下将第一信号输出端的电压与所述第二电平端的第二电压拉齐；第二信号输出端在所述第二控制节点的电压的控制下将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐。
  13. 根据权利要求12所述的方法，其特征在于，所述输入模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
    所述第一晶体管的第一端连接第一信号输入端，所述第一晶体管的第二端连接所述第三控制节点，所述第一晶体管的栅极连接所述第二晶体管的栅极；
    所述第二晶体管的第一端连接所述第三控制节点，所述第二晶体管的第二端连接所述第一控制节点，所述第二晶体管的栅极连接所述第三晶体管的第二端；
    所述第三晶体管的第一端连接所述第一电平端，所述第三晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的栅极连接所述第一时钟信号端；
    所述第四晶体管的第一端连接所述第五晶体管的第一端，所述第四晶体管的第二端连接所述第五晶体管的第二端，所述第四晶体管的栅极连接所述第二时钟信号端；
    所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述第二信号输入端；
    所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
    在所述第一阶段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态；
    在所述第二阶段，第一晶体管为导通状态，第二晶体管为导通状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为截止状态；
    在所述第三阶段中的奇数时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为导通状态；
    在所述第三阶段中的除第2n时间段之外的偶数时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态；
    在所述第三阶段中的第2n时间段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态；
    在所述第四阶段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为导通状态。
  14. 根据权利要求12所述的方法，其特征在于，所述复位模块包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
    所述第六晶体管的第一端连接所述第六晶体管的栅极，所述第六晶体管的第二端连接所述第七晶体管的第一端，所述第六晶体管的栅极连接所述第二时钟信号端；
    所述第七晶体管的第二端连接所述第八晶体管的第一端，所述第 七晶体管的栅极连接所述第八晶体管的栅极；
    所述第八晶体管的第一端连接所述第三信号输入端，所述第八晶体管的第二端连接所述第二电平端，所述第八晶体管的栅极连接所述第一信号输入端；
    所述第九晶体管的第一端连接所述第一控制节点，所述第九晶体管的第二端连接所述第十晶体管的第一端，所述第九晶体管的栅极连接所述第十晶体管的栅极；
    所述第十晶体管的第一端连接所述第三控制节点，所述第十晶体管的第二端连接所述第二电平端，所述第十晶体管的栅极连接所述第六晶体管的第二端；
    所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
    在所述第一阶段，第六晶体管为导通状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为导截止态；
    在所述第二阶段，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
    在所述第三阶段中的奇数时间段，第六晶体管为导通状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
    在所述第三阶段中的除第2n时间段之外的偶数时间段，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为导通状态，第九晶体管为截止状态，第十晶体管为截止状态；
    在所述第三阶段中的第2n时间段，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态，第九晶体管为截止状态，第十晶体管为截止状态；
    在所述第四阶段，第六晶体管为导通状态，第七晶体管为截止状态，第八晶体管为截止状态，第九晶体管为导通状态，第十晶体管为导通状态。
  15. 根据权利要求12所述的方法，其特征在于，所述控制模块包括：第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；
    所述第十一晶体管的第一端连接所述第十一晶体管的栅极，所述第十一晶体管的第二端连接所述第十二晶体管的第二端，所述第十一晶体管的栅极连接所述第二时钟信号端；
    所述第十二晶体管的第一端连接所述第十二晶体管的栅极，所述第十二晶体管的第二端连接所述第十三晶体管的第一端，所述第十二晶体管的栅极连接所述第一时钟信号端；
    所述第十三晶体管的第一端连接所述第二控制节点，所述第十三晶体管的第二端连接所述第十四晶体管的第一端，所述第十三晶体管的栅极连接所述第十四晶体管的栅极；
    所述第十四晶体管的第一端连接所述第三信号输入端，所述第十四晶体管的第二端连接所述第二电平端，所述第十四晶体管的栅极连接所述第一控制节点；
    所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
    在第一阶段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为截止状态，第十四晶体管为截止状态；
    在第二阶段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
    在第三阶段中的奇数时间段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
    在第三阶段中的除第2n时间段之外的偶数时间段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
    在第三阶段中的第2n时间段，第十一晶体管为截止状态，第十二晶体管为导通状态，第十三晶体管为导通状态，第十四晶体管为导通状态；
    在第四阶段，第十一晶体管为导通状态，第十二晶体管为截止状态，第十三晶体管为截止状态，第十四晶体管为截止状态。
  16. 根据权利要求12所述的方法，其特征在于，所述第一输出模块包括：第一电容、第二电容、第十五晶体管和第十六晶体管；
    所述第一电容的第一极连接所述第二信号输入端，所述第一电容 的第二端连接所述第第二电容的第一极；
    所述第二电容的第一极连接所述第一控制节点，所述第二电容的第二极连接所述第十五晶体管的第二端；
    所述第十五晶体管的第一端连接所述第一电平端，所述第十五晶体管的第二端连接所述第一信号输出端，所述第十五晶体管的栅极连接所述第一控制节点；
    所述第十六晶体管的第一端连接所述第一信号输出端，所述第十六晶体管的第二端连接所述第二电平端，所述第十六晶体管的栅极连接所述第二控制节点；
    所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
    在第一阶段，所述第十五晶体管为截止状态，所述第十六晶体管为导通状态；
    在第二阶段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
    在第三阶段中的奇数时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
    在第三阶段中的除第2n时间段之外的偶数时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
    在第三阶段中的第2n时间段，所述第十五晶体管为导通状态，所述第十六晶体管为截止状态；
    在第四阶段，所述第十五晶体管为截止状态，所述第十六晶体管为导通状态。
  17. 根据权利要求12所述的方法，其特征在于，所述第二输出模块包括：第十七晶体管和第十八晶体管；
    所述第十七晶体管的第一端连接所述第三时钟信号端；所述第十七晶体管的第二端连接所述第二信号输出端，所述第十七晶体管的栅极连接所述第一控制节点；
    所述第十八晶体管的第一端连接所述第二信号输出端；所述第十八晶体管的第二端连接所述第二电平端；所述第十八晶体管的栅极连接所述第二控制节点
    所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包 括：
    在第一阶段，所述第十七晶体管为截止状态，所述第十八晶体管为导通状态；
    在第二阶段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
    在第三阶段中的奇数时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
    在第三阶段中的除第2n时间段之外的偶数时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
    在第三阶段的第2n时间段，所述第十七晶体管为导通状态，所述第十八晶体管为截止状态；
    在第四阶段，所述第十七晶体管为截止状态，所述第十八晶体管为导通状态。
  18. 根据权利要求12所述的方法，其特征在于，所述反馈模块包括：第十九晶体管、第二十晶体管、第二十一晶体管和第二十二晶体管；
    所述第十九晶体管的第一端连接所述第一电平端，所述第十九晶体管的第二端连接所述第二十晶体管的第一端，所述第十九晶体管的栅极连接所述第一控制节点；
    所述第二十晶体管的第一端连接所述第二十一晶体管的第一端；所述第二十晶体管的第二端连接所述第二电平端，所述第二十晶体管的栅极连接所述第二控制节点；
    所述第二十一晶体管的第一端连接所述第二十二晶体管的第一端，所述第二十一晶体管的第二端连接所述第三控制节点；所述第二十一晶体管的栅极连接所述第二十二晶体管的栅极；
    所述第二十二晶体管的第二端连接所述第三信号输出端，所述第二十二晶体管的栅极连接所述第一信号输出端；
    所述第三阶段包括2n个时间段，其中n为正整数，所述方法还包括：
    在第一阶段，所述第十九晶体管为截止状态，所述第二十晶体管为导通状态，所述第二十一晶体管为截止状态，所述第二十二晶体管为截止状态；
    在第二阶段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
    在第三阶段中的奇数时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
    在第三阶段中的除第2n时间段之外的偶数时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
    在第三阶段的第2n时间段，所述第十九晶体管为导通状态，所述第二十晶体管为截止状态，所述第二十一晶体管为导通状态，所述第二十二晶体管为导通状态；
    在第四阶段，所述第十九晶体管为截止状态，所述第二十晶体管为导通状态，所述第二十一晶体管为截止状态，所述第二十二晶体管为截止状态。
  19. 根据权利要求13-18任一项所述的方法，其特征在于，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
  20. 根据权利要求12-18任一项所述的方法，其特征在于，所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50％。
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CN105185320B (zh) * 2015-10-23 2017-12-08 京东方科技集团股份有限公司 一种goa单元、goa电路、显示驱动电路和显示装置
CN105427790B (zh) * 2016-01-05 2017-12-08 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN105895046B (zh) * 2016-06-22 2018-12-28 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路以及显示设备
CN106531112B (zh) * 2017-01-03 2019-01-11 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、移位寄存器以及显示装置
CN108665860B (zh) * 2017-03-30 2019-11-08 京东方科技集团股份有限公司 一种goa单元及其驱动方法、goa驱动电路、显示装置
CN108182917B (zh) * 2018-01-02 2020-07-07 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路
CN111223459B (zh) 2018-11-27 2022-03-08 元太科技工业股份有限公司 移位寄存器以及栅极驱动电路
CN109712552A (zh) * 2019-02-12 2019-05-03 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
CN111210758B (zh) * 2020-02-28 2023-01-31 合肥鑫晟光电科技有限公司 栅极驱动电路及显示装置
US11151959B2 (en) * 2020-03-04 2021-10-19 Tcl China Star Optoelectronics Technology Co., Ltd. GOA circuit and display device
CN112489582A (zh) 2020-11-26 2021-03-12 昆山国显光电有限公司 移位寄存器、显示面板
CN119380789A (zh) * 2023-07-26 2025-01-28 合肥京东方卓印科技有限公司 移位寄存器、栅极驱动电路及显示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102831860A (zh) * 2012-09-05 2012-12-19 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动器及显示装置
CN102831861A (zh) * 2012-09-05 2012-12-19 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动器及显示装置
CN103500551A (zh) * 2013-10-23 2014-01-08 合肥京东方光电科技有限公司 移位寄存器单元、goa电路、阵列基板以及显示装置
CN103943065A (zh) * 2014-03-27 2014-07-23 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
US20140210699A1 (en) * 2008-05-07 2014-07-31 Au Optronics Corp. Lcd device based on dual source drivers with data writing synchronous control mechanism and related driving method
CN104021750A (zh) * 2014-05-30 2014-09-03 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及驱动方法和显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003107314A2 (en) 2002-06-01 2003-12-24 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
TWI263191B (en) * 2003-11-18 2006-10-01 Ind Tech Res Inst Shift-register circuit
KR20070072011A (ko) * 2005-12-30 2007-07-04 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
KR100776511B1 (ko) 2006-04-18 2007-11-16 삼성에스디아이 주식회사 주사구동회로 및 이를 이용한 유기발광표시장치
KR100796137B1 (ko) 2006-09-12 2008-01-21 삼성에스디아이 주식회사 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치
US8773413B2 (en) * 2011-09-13 2014-07-08 Shenzhen China Star Optoelectronics Technology Co., Ltd. Liquid crystal display panel, liquid crystal display device, and gate driving method of liquid crystal display panel
CN202677790U (zh) * 2012-04-13 2013-01-16 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器和显示装置
CN103489484B (zh) * 2013-09-22 2015-03-25 京东方科技集团股份有限公司 一种移位寄存器单元及栅极驱动电路
CN103714780B (zh) * 2013-12-24 2015-07-15 京东方科技集团股份有限公司 栅极驱动电路、方法、阵列基板行驱动电路和显示装置
CN103927960B (zh) * 2013-12-30 2016-04-20 上海中航光电子有限公司 一种栅极驱动装置和显示装置
CN103778896B (zh) * 2014-01-20 2016-05-04 深圳市华星光电技术有限公司 集成栅极驱动电路及具有集成栅极驱动电路的显示面板
CN104269134B (zh) * 2014-09-28 2016-05-04 京东方科技集团股份有限公司 一种栅极驱动器、显示装置及栅极驱动方法
CN104282269B (zh) * 2014-10-17 2016-11-09 京东方科技集团股份有限公司 一种显示电路及其驱动方法和显示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140210699A1 (en) * 2008-05-07 2014-07-31 Au Optronics Corp. Lcd device based on dual source drivers with data writing synchronous control mechanism and related driving method
CN102831860A (zh) * 2012-09-05 2012-12-19 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动器及显示装置
CN102831861A (zh) * 2012-09-05 2012-12-19 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动器及显示装置
CN103500551A (zh) * 2013-10-23 2014-01-08 合肥京东方光电科技有限公司 移位寄存器单元、goa电路、阵列基板以及显示装置
CN103943065A (zh) * 2014-03-27 2014-07-23 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
CN104021750A (zh) * 2014-05-30 2014-09-03 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及驱动方法和显示装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3249638A4 *

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