WO2016123985A1 - 阵列基板及其制作方法和驱动方法、显示装置 - Google Patents

阵列基板及其制作方法和驱动方法、显示装置 Download PDF

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王海生
陈小川
丁小梁
杨盛际
赵卫杰
刘红娟
李昌峰
刘伟
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Beijing BOE Optoelectronics Technology Co Ltd
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Beijing BOE Optoelectronics Technology Co Ltd
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    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04111—Cross over in capacitive digitiser, i.e. details of structures for connecting electrodes of the sensing pattern where the connections cross each other, e.g. bridge structures comprising an insulating layer, or vias through substrate

Definitions

  • At least one embodiment of the present invention provides an array substrate, a manufacturing method thereof and a driving method thereof, and a display device, wherein a common electrode is disposed on a substrate by forming a common electrode and a plurality of self-capacitance electrodes on a substrate of the array substrate Between the substrate and the layer where the self-capacitance electrode is located, the manufacturing process can be reduced and the signal-to-noise ratio can be improved.
  • the way in which the self-capacitance electrodes and the wires are disposed in the same layer can be applied to products with higher resolution, because the pixel size of such products is small, and the touch dead zone can be adjusted to an acceptable range.
  • this method can also be applied to products with a higher PPI (Pixels Per Inch).
  • the wire When the self-capacitance electrode and the wire electrically connected thereto are disposed in different layers, the wire may be located on a side of the self-capacitance electrode away from the substrate (ie, above the self-capacitance electrode 160 in FIG. 1), or may be located on the surface of the self-capacitance electrode. One side of the base substrate (ie, below the self-capacitance electrode 160 in FIG. 1).
  • the self-capacitance electrode and the wire electrically connected thereto may be in direct contact, or may be electrically connected to the wire through other conductive structures as shown in FIG. The following embodiment will be described by taking the case shown in FIG. 1 as an example.
  • the wire electrically connected to the self-capacitance electrode can be made of a material of any metal structure on the array substrate.
  • the wire 163 may be disposed in the same layer as the first electrode included in the thin film transistor 120, so that the wire can be made using the material from which the first electrode is made.
  • the first electrode may be the gate 121 of the thin film transistor 120, or the source 124 and the drain 125.
  • the gate and the source/drain may be made of a metal material such as aluminum, copper, zirconium, or molybdenum.
  • FIG. 1 only takes the thin film transistor 120 as a bottom gate thin film transistor as an example, but it may also be a top gate thin film transistor, in which case the gate electrode 121 and the gate insulating layer 122 may be located at the source 124 and Above the drain 125.
  • the wires 163 may be disposed in the same layer as the source and drain electrodes of the lower layer, and the conductive blocks 166 may be disposed in the same layer as the gates of the upper layer.
  • the above-mentioned recessed portion 165 located in the second insulating layer 235 may be disposed in the third insulating layer 130 because the third insulating layer 130 may be disposed thicker, and the recessed portion 165 may be disposed in the insulating layer.
  • the display unevenness problem caused by the uneven distribution of the via holes 164 is improved.
  • the thin film transistor 120 includes a gate insulating layer 122, which is a lower electrode of the wiring 163 and the thin film transistor 120 (for example, a gate of a bottom gate type thin film transistor, or a source and a drain of a top gate type thin film transistor).
  • the second insulating layer 235 between the self-capacitance electrode 160 and the wire 163 further includes a gate insulating layer 122 (for example, an insulating material such as silicon nitride may be used).
  • a hollow region may be provided at a position where the common electrode 140 corresponds to a portion of the first extension portion 161 and the second extension portion 162; for example, for a cross-shaped structure
  • the self-capacitance electrode 160 can correspond to all of the common electrodes 140
  • a hollowed out area is provided at a position of an extension portion and a second extension portion.
  • a parasitic capacitance can be generated between the self-capacitance electrode 160 and the gate line 180 and the data line 190.
  • the self-capacitance electrode 160 and the gate line 180 and/or the data line can be formed.
  • An insulating layer is provided between 190.
  • the third insulating layer 130 between the layer in which the common electrode 140 is located and the thin film transistor 120 may be utilized to reduce the capacitance between the self-capacitance electrode 160 and the gate line 180 and the data line 190, respectively.
  • each adjacent two rows of pixel units 089 form one pixel unit group, and two adjacent gate lines 180 are disposed between the adjacent two rows of pixel units 089, and the wires 163 It can be set at a gap between adjacent pixel unit groups.
  • the second insulating layer 235 between the self-capacitance electrode 160 and the wire 163 includes the first insulating layer 150 , the third insulating layer 130 , and the gate insulating layer 122 .
  • the second insulating layer 235 may further include a first insulating layer 150 and a third insulating layer 130, excluding the gate insulating layer 122; for example, the third insulating layer 130 may not be disposed on the array substrate 100, and correspondingly, the second The insulating layer 235 may not include the third insulating layer 130.
  • At least one embodiment of the present invention further provides a method for fabricating an array substrate.
  • the method includes: forming a plurality of gate lines 180, a plurality of data lines 190 on the substrate substrate 110, a thin film transistor 120, a common electrode 140, and a pixel electrode 170; a first insulating layer 150 is formed on a side of the common electrode 140 away from the substrate 110 by one patterning process; and a liner away from the first insulating layer 150 by one patterning process A plurality of self-capacitance electrodes 160 are formed on one side of the base substrate 110.
  • gate line 180 and data line 190 define a plurality of pixel cells 089 distributed in an array, each pixel cell 089 including thin film transistor 120, common electrode 140, and pixel electrode 170.
  • the patterning process includes a process of forming a set pattern by using a mask, for example, including photoresist coating
  • a process of forming a set pattern by using a mask for example, including photoresist coating
  • the process for example, can be formed by a screen printing process.
  • the order in which the self-capacitance electrode 160 and the pixel electrode 170 are formed is not limited.
  • the pixel electrode 170 may be formed before or after the plurality of self-capacitance electrodes 160 are formed.
  • the self-capacitance electrode may be in the form of a grid or a cross to reduce the influence on the electric field between the common electrode and the pixel electrode.
  • each self-capacitance electrode 160 formed includes at least one first extension 161 extending in a first direction and/or at least one second extension 162 extending in a second direction, said One direction intersects the second direction.
  • a part or all of the first extension of the common electrode 140 corresponding to each self-capacitance electrode 160 may be formed at the same time as the common electrode 140 is formed by one patterning process.
  • a hollowed out region 142 is formed at the location of the portion 161 and the second extension 162.
  • the manufacturing method may include: in the process of forming the self-capacitance electrode 140, overlapping each self-capacitance electrode 140 with at least one wire electrically connected to other self-capacitance electrodes; forming a second insulation layer During the process, at least one recess 165 is formed in the second insulating layer, and the at least one recess 165 corresponds to each self-capacitance electrode and the at least one wire electrically connected to the self-capacitance electrode The depth of the recess 165 is smaller than the thickness of the second insulating layer (ie, the recess 165 is not a through hole penetrating the second insulating layer).
  • the wire when the self-capacitance electrode and the wire are disposed in different layers, the wire may be located above or below the self-capacitance electrode.
  • the fabrication method includes forming an opening 141 corresponding to the via 164 in the common electrode 140 while forming the common electrode 140. .
  • the wires electrically connected to the self-capacitance electrodes may be fabricated using materials that form any of the metal structures on the array substrate.
  • the fabrication method may include forming a first electrode (eg, gate 121, or source 124 and drain 125) of the thin film transistor 120 and a plurality of wires 163 by one patterning process.
  • the common electrode 140 in the array substrate 100 is a plate electrode
  • the pixel electrode 170 is a slit electrode
  • the self-capacitance electrode 160 and the pixel electrode 170 are arranged side by side on the first insulating layer 150
  • the thin film transistor 120 is a bottom gate.
  • the thin film transistor, the self-capacitance electrode 160 is electrically connected to the wire 163 through the conductive block 166.
  • the method for fabricating the array substrate provided by the embodiment of the present invention may include the following steps S1 to S9, which are introduced one by one below.
  • Step S2 forming a gate insulating layer material, forming a gate insulating layer 122 by a second patterning process, and forming a gate insulating layer via 022 at a position of the corresponding wire 163 of the gate insulating layer 122 to expose the wire 163, as shown in FIG. 6b. Shown.
  • a depressed portion (not shown in FIG. 6e) which overlaps with one of the wires in the direction along the base substrate 110 may also be formed in the third insulating layer 130.
  • Step S7 forming a first insulating layer material, forming a first insulating layer 150 by a seventh patterning process, forming a via 164 at a position corresponding to the conductive block 166 to expose the conductive block 166, and at a position corresponding to the drain 125 A via 172 is formed to expose the drain 125 as shown in Figure 6g.
  • Step S8 forming a layer of metal material, forming a self-capacitance electrode 160 through an eighth patterning process, such that each self-capacitance electrode 160 includes at least one first extension portion 161 and at least one second extension portion 162, such that each self-capacitance One extension of the electrode 160 is electrically connected to the conductive block 166 and at least one The extension corresponds to the hollowed out region 142 in the common electrode 140, and the metal material in the via 172 is etched away to expose the drain 125, as shown in FIG. 6h.
  • the self-capacitance electrode 160 is formed at a position corresponding to the depressed portion.
  • the metal material in the via 172 can also be retained.
  • the above fabrication method is obtained by adding a mask process for forming a self-capacitance electrode on the basis of an array substrate of 8 mask processes (ie, patterning process).
  • the fabrication method provided by the embodiment of the present invention is also applicable to other array substrates, for example, an array substrate using a 7-time mask process and a 6-time mask process, which will not be described herein.
  • the common electrode 140 and the self-capacitance electrode 160 are disposed on the base substrate 110 of the array substrate 100 , and the layer where the common electrode 140 is located away from the substrate 110 is provided with a first surface.
  • An insulating layer 150 is disposed on a side of the first insulating layer 150 away from the substrate.
  • the display device may be any product or component having a display function, such as a liquid crystal panel, an electronic paper, a mobile phone, a tablet computer, a television, a display, a notebook computer, a digital photo frame, a navigator, and the like.
  • a display function such as a liquid crystal panel, an electronic paper, a mobile phone, a tablet computer, a television, a display, a notebook computer, a digital photo frame, a navigator, and the like.

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Abstract

一种阵列基板及其制作方法和驱动方法、显示装置，所述阵列基板(100)包括衬底基板(110)、设置于所述衬底基板(110)上的多条栅线(180)和多条数据线(190)；所述栅线(180)和所述数据线(190)限定多个呈阵列分布的像素单元(089)；每个像素单元(089)包括公共电极(140)、像素电极(170)以及薄膜晶体管(120)；所述公共电极(140所在的层远离所述衬底基板(110)的一侧设有第一绝缘层(150)；所述第一绝缘层(150)的远离所述衬底基板(110)的一侧设有多个自电容电极(160)。与采用互电容技术的阵列基板相比，该阵列基板(100)的制作流程少且信噪比较高。

Description

阵列基板及其制作方法和驱动方法、显示装置 技术领域
本发明的至少一个实施例涉及一种阵列基板及其制作方法和驱动方法、显示装置。
背景技术
随着显示技术的飞速发展，触摸屏已经逐渐遍及人们的生活中。目前常用的触摸屏为液晶式触摸屏，其主要包括用于实现触控功能的触控结构和用于实现显示功能的液晶显示面板。
液晶显示面板包括相互对置的阵列基板和对置基板(例如彩膜基板)，以及设置于阵列基板和对置基板之间的液晶层。液晶显示装置通过对公共电极和像素电极加载电压以控制液晶分子的偏转，进而控制光线。根据显示模式的不同，公共电极和像素电极可分别位于对置基板和阵列基板上(例如TN模式)，公共电极与像素电极也可以均位于阵列基板上(例如IPS模式、ADS模式)。
触摸屏例如包括将触控结构与显示面板外的保护玻璃集成在一起的外挂式触摸屏，以及将触控结构设置在显示面板内部的内嵌式触摸屏。外挂式触摸屏具有制作成本较高、光透过率较低且模组较厚等缺点，内嵌式触摸屏可以减薄触模组整体的厚度、降低触摸屏的制作成本，因而受到各大面板厂家的青睐。
目前，大多数触摸屏为电容式触摸屏，其分为利用互电容原理的触摸屏和利用自电容原理的触摸屏。
利用互电容原理的触摸屏通常是在基板表面制作横向电极与纵向电极，在横向电极和纵向电极交叉的地方会形成电容。当触摸物(例如，人的手指)触摸到屏幕时，影响了触摸位置附近两个电极之间的耦合，从而改变了这两个电极之间的电容，根据电容的变化情况，可以计算出触摸位置的坐标。
利用自电容原理的触摸屏的结构通常包括多个同层设置且相互绝缘的自电容电极，每个自电容电极通过导线连接到触控侦测芯片。当触摸物(例如， 人的手指)未触摸屏幕时，各自电容电极的电容为一固定值；当触摸物触摸屏幕时，触摸位置对应的自电容电极的电容为固定值叠加触摸物引起的电容，触控侦测芯片通过检测各自电容电极的电容值的变化情况可以得出触摸位置的坐标。
发明内容
本发明的至少一个实施例提供了一种阵列基板及其制作方法和驱动方法、显示装置，与采用互电容技术相比，本发明实施例可以减少制作流程并提高信噪比。
本发明的至少一个实施例提供了一种阵列基板，其包括衬底基板、设置于所述衬底基板上的多条栅线和多条数据线，所述栅线和所述数据线限定多个呈阵列分布的像素单元；每个像素单元包括公共电极、像素电极以及薄膜晶体管；所述公共电极所在的层远离所述衬底基板的一侧设有第一绝缘层；所述第一绝缘层的远离所述衬底基板的一侧设有多个自电容电极。
本发明的至少一个实施例还提供了一种显示装置，其包括上述任一项所述的阵列基板。
本发明的至少一个实施例提供了一种阵列基板的制作方法，该方法包括：在衬底基板上形成多条栅线、多条数据线、薄膜晶体管、公共电极和像素电极；通过一次构图工艺在所述公共电极的远离所述衬底基板的一侧形成第一绝缘层；以及通过一次构图工艺在所述第一绝缘层的远离所述衬底基板的一侧形成多个自电容电极。在该方法中，所述栅线和数据线限定呈阵列分布的多个像素单元，每个像素单元包括所述薄膜晶体管、公共电极和像素电极。
本发明的至少一个实施例还提供了一种阵列基板的驱动方法，该方法包括：对所述公共电极施加公共电极信号，同时对所述各自电容电极施加驱动信号；接收各自电容电极的反馈信号，并根据反馈信号判断触摸位置。或者，该方法包括：将显示一帧图像的时间分成显示时间段和触控时间段，在显示时间段和触控时间段对所述公共电极施加公共电极信号，在触控时间段对各自电容电极施加驱动信号并接收各自电容电极的反馈信号，并根据反馈信号判断触摸位置。在该方法中，所述公共电极、所述自电容电极均设置在所述阵列基板的衬底基板上，所述公共电极所在的层远离所述衬底基板的一侧设 有第一绝缘层，所述第一绝缘层的远离所述衬底基板的一侧设有自电容电极。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1为本发明实施例提供的一种阵列基板的剖视示意图；
图2为本发明实施例提供的一种阵列基板的俯视示意图；
图3为本发明实施例提供的一种自电容电极与导线同层设置的俯视示意图；
图4为本发明实施例提供的一种自电容电极与导线异层设置的俯视示意图；
图5为本发明实施例提供的一种阵列基板的俯视示意图；
图6a-6h为本发明实施例提供的一种阵列基板的制作方法中经过各步骤处理之后的阵列基板的剖视示意图；
图7为本发明实施例提供的一种显示装置的剖视示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或 者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在研究中，本申请的发明人注意到，对于内嵌式触摸屏，当将触控结构制作在阵列基板上并且采用互电容技术时，需要增加至少两次构图工艺，并且制得的触摸屏的信噪比较低。由于在自电容技术中，触摸物(例如，手指)触摸屏幕时，触摸物与自电容电极直接耦合，因而产生的触控变化量比较大，信噪比较高，并且自电容技术只需要一次构图工艺形成自电容电极，因而自电容技术相对于互电容技术可以减少制作流程并提高信噪比，因而更适合内嵌式触摸屏。
本发明的至少一个实施例提供了一种阵列基板及其制作方法和驱动方法、显示装置，通过在阵列基板的衬底基板上形成公共电极和多个自电容电极，将公共电极设置在衬底基板和自电容电极所在的层之间，可以减少制作流程并提高信噪比。
本发明的至少一个实施例提供了一种阵列基板，如图1和图2所示，阵列基板100包括衬底基板110、设置于衬底基板110上的多条栅线180和多条数据线190；栅线180和数据线190限定多个呈阵列分布的像素单元089，每个像素单元089包括公共电极140、像素电极170以及薄膜晶体管120；公共电极140所在的层远离衬底基板110的一侧设有第一绝缘层150；第一绝缘层150的远离衬底基板110的一侧设有多个自电容电极160。
在本发明实施例中，例如，衬底基板110可以为玻璃基板、石英基板等。
在本发明实施例中，公共电极140和像素电极170采用透明导电材料制作，例如可以采用氧化铟锡、氧化铟锌、氧化铟镓锌等透明金属氧化物制作。公共电极140可以为板状电极位于狭缝状的像素电极170的下层(即更靠近衬底基板110)，或者公共电极140也可以为狭缝电极位于板状的像素电极170的上层。图1以公共电极140为板状电极且位于狭缝状像素电极170的下层为例进行说明。
在本发明实施例中，第一绝缘层150用于使公共电极140和自电容电极160彼此绝缘，其例如可以采用氧化硅、氮氧化硅、氮化硅、树脂等绝缘材料制作。
在至少一个实施例中，自电容电极160可以位于公共电极140所在的层与像素电极170所在的层之间，或者自电容电极160可以位于像素电极170所在的层的背离衬底基板110的一侧，或者自电容电极160与像素电极170可以并排位于同一膜层上。也就是说，自电容电极160可以位于像素电极170的上层或下层，或与像素电极170同层。图1以自电容电极160位于像素电极170之间的间隙中、与像素电极170并排位于第一绝缘层150上为例进行说明。
在至少一个实施例中，当自电容电极160位于像素电极170所在的层背离衬底基板110的一侧时，或者当自电容电极160与像素电极170并排位于同一膜层上时，自电容电极160上可以设有保护层。
例如，如图1所示，当自电容电极160与像素电极170并排位于第一绝缘层150上时，自电容电极160上设有保护层171。例如，保护层171可以采用透明金属氧化物材料制作以防止自电容电极160氧化。例如，在采用金属导电材料形成自电容电极160之后，可以在其上形成一层透明金属氧化物材料，然后通过一次构图工艺(例如包括曝光、显影、刻蚀等步骤)形成像素电极170以及位于自电容电极160上的保护层171，即，保护层171可以与像素电极170同层设置，这样可以节省单独制作保护层171的工艺流程。例如，当自电容电极160位于像素电极170所在的层之上时，可以在自电容电极160上设置绝缘层(例如可以采用氮化硅等绝缘材料)以对自电容电极160进行保护。
在至少一个实施例中，可以将每个自电容电极160设计成网格状或十字形等结构。这样可以尽量减少自电容电极占据的尺寸(面积)，从而减小自电容电极160对公共电极140和像素电极170之间的电场的影响，并提高开口率。例如，如图2所示，每个自电容电极160可以包括至少一个沿第一方向延伸的第一延伸部161和/或至少一个沿第二方向延伸的第二延伸部162，第一方向与第二方向交叉。图2中示出了两个网格状的自电容电极160，即此时自电容电极160包括多个第一延伸部和多个第二延伸部。例如当自电容电极采用十字形、L形或T形结构时，其可以包括一个第一延伸部和一个第二延伸部。
需要说明的是，图1中的160可以表示采用网格状或十字形等结构的自 电容电极160的第一延伸部161或第二延伸部162。
在至少一个实施例中，当自电容电极160采用网格状或十字形等结构时，可以采用金属材料(例如铝、铜、锆、钼等金属或金属合金材料)制作自电容电极160，以减小其电阻值。
在至少一个实施例中，为尽量降低自电容电极160对开口率和显示效果的影响，尤其是当自电容电极160采用金属材料制作时，可以使第一延伸部161在垂直于衬底基板110的方向上与栅线180重叠，第二延伸部162在垂直于衬底基板110的方向上与数据线190重叠，如图2所示。这是因为当阵列基板与对置基板(例如彩膜基板)对盒之后，数据线和栅线对应对置基板上的黑矩阵所在的位置，将第一延伸部和第二延伸部分别与栅线和数据线对应，使得第一延伸部和第二延伸部也对应黑矩阵所在的位置，从而不容易被用户注意到，避免影响显示效果，并且不会对开口率造成影响。
为了将自电容电极的信号导出，每个自电容电极可以与一条导线电连接。在至少一个实施例中，自电容电极与导线可以同层设置或者异层设置。下面结合附图对自电容电极的导线的设置进行详细说明。
图3为本发明实施例提供的一种自电容电极与导线同层设置的俯视示意图。在图3中，每个自电容电极160与其对应的导线163同层设置在公共电极140所在的层之上(图3中未示出第一绝缘层150)。由于自电容电极160与导线163同层设置，在导线163比较密集的位置(例如区域A处)容易出现触控盲区，在触控盲区内信号比较紊乱，难以保证触控性能。但自电容电极与导线同层设置的方式可以应用到分辨率较高的产品，因为这类产品的像素尺寸较小，触控盲区可以调整到可接受范围内。此外，这种方式还可以应用到具有较高PPI(Pixels Per Inch，每英寸像素数目)的产品上。
图1示出了自电容电极与导线异层设置的方式。如图1所示，自电容电极160所在的层以及导线163之间设有第二绝缘层235，自电容电极160与导线163通过过孔164电连接。在本发明实施例中，自电容电极与导线异层设置，可以避免触控盲区。
图4为本发明实施例提供的一种自电容电极与导线异层设置的俯视示意图。如图4所示，自电容电极可以与至少一条与其他自电容电极电连接的导线重叠，图4以每个自电容电极与两条导线(一条为该自电容电极的导线， 另一条为其他自电容电极的导线)重叠为例进行说明。从图4可以看出，过孔164并不是均匀分布的，由于光的衍射作用等，这些过孔164可能被用户注意到，从而影响显示效果。
为了降低因过孔分布不均而对显示效果造成的影响，在至少一个实施例中，可以在每个自电容电极和与其重叠的至少一条与其他自电容电极电连接的导线之间的第二绝缘层中设置凹陷部，凹陷部的深度小于第二绝缘层的厚度(即未形成通孔)。图4中示出了8个自电容电极，例如，自电容电极160a和与其电连接的导线163a重叠，还与自电容电极160b的导线163b重叠；自电容电极160a通过过孔164与导线163a电连接，在自电容电极160a与导线163b之间设置凹陷部165；图4中的其他自电容电极也采用类似的方式设置。从图4可以看出，过孔164和凹陷部165的整体是均匀分布的，这样可以提高显示的一致性，降低因过孔分布不均对显示效果造成的影响。
当自电容电极和与其电连接的导线异层设置时，导线可以位于自电容电极的远离衬底基板的一侧(即图1中自电容电极160的上方)，也可以位于自电容电极的面向衬底基板的一侧(即图1中自电容电极160的下方)。自电容电极和与其电连接的导线可以直接接触，也可以如图1所示的自电容电极通过其他导电结构与导线电连接。以下实施例以图1所示的情形为例进行说明。
例如，如图1所示，导线163设置在自电容电极160的下方，在这种情况下，公共电极140在对应过孔164的位置处设有开口141，过孔164通过开口141，该开口141例如为封闭开口或半封闭开口。自电容电极160与导线163之间的第二绝缘层235包括自电容电极160与公共电极140之间的第一绝缘层150。
在本发明实施例中，与自电容电极电连接的导线可以利用阵列基板上的任一金属结构的材料制作。例如，导线163可以与薄膜晶体管120包括的第一电极同层设置，这样可以利用制作第一电极的材料制作导线。例如，第一电极可以为薄膜晶体管120的栅极121，或源极124和漏极125。例如，栅极和源极/漏极可以采用铝、铜、锆、钼等金属材料制作。
例如，自电容电极160与导线163可以通过导电块166电连接。通过设置导电块166，可以避免在制作过孔164的过程中由于对第二绝缘层235的 过度刻蚀而使导线163断开的问题，可以使自电容电极160与导线163更好地电连接。例如，导电块166可以与薄膜晶体管120包括的第二电极同层设置。例如，如图1所示，第二电极可以为源极124和漏极125，这样导电块166以及薄膜晶体管的源极124和漏极125可以在同一次构图工艺(例如包括曝光、显影、刻蚀等步骤)中同时形成。
需要说明的是，图1仅以薄膜晶体管120为底栅型薄膜晶体管为例进行说明，但其还可以为顶栅型薄膜晶体管，此时栅极121和栅绝缘层122可以位于源极124和漏极125之上。在这种情况下，导线163可以与位于下层的源极和漏极同层设置，导电块166可以与位于上层的栅极同层设置。
为了减小阵列基板的功耗，可以在公共电极140下方设置一层较厚的绝缘层来减小公共电极140与位于其下方的金属结构(例如栅线、数据线等)之间的电容。例如，如图1所示，在公共电极140所在的层与薄膜晶体管120之间设置有第三绝缘层130。例如，第三绝缘层可以采用树脂材料制作。例如，第三绝缘层的厚度可以为2～3μm。当设有第三绝缘层130时，自电容电极160与导线163之间的第二绝缘层235还包括第三绝缘层130。
此外，上述位于第二绝缘层235中的凹陷部165可以设置在第三绝缘层130中，这是因为第三绝缘层130可以设置得较厚，将凹陷部165设置在该绝缘层中可以有效地改善因过孔164分布不均造成的显示不均问题。为进一步改善显示不均的问题，还可以在公共电极140对应凹陷部165的位置处设置开口。
如图1所示，薄膜晶体管120包括栅绝缘层122，当导线163与薄膜晶体管120中位于下层的电极(例如底栅型薄膜晶体管的栅极，或顶栅型薄膜晶体管的源极和漏极)同层设置时，自电容电极160与导线163之间的第二绝缘层235还包括栅绝缘层122(例如可以采用氮化硅等绝缘材料制作)。
在至少一个实施例中，可以在公共电极140的对应每个自电容电极140的部分或全部第一延伸部161和第二延伸部162的位置处设置镂空区域142，这样可以降低自电容电极160的对地电容，使自电容电极160更容易被驱动。例如，对于采用网格状结构的自电容电极160，可以在公共电极140对应其第一延伸部161和第二延伸部162中的一部分的位置处设置镂空区域；例如，对于采用十字形结构的自电容电极160，可以在公共电极140对应其全部第 一延伸部和第二延伸部的位置处设置镂空区域。
此外，公共电极被挖空后，自电容电极160与栅线180、数据线190之间可产生寄生电容，为减小此寄生电容，可以在自电容电极160与栅线180和/或数据线190之间设置绝缘层。例如，可以利用上述公共电极140所在的层与薄膜晶体管120之间的第三绝缘层130来减小自电容电极160分别与栅线180和数据线190之间的电容。
在至少一个实施例中，如图5所示，每相邻的两行像素单元089形成一个像素单元组，所述相邻的两行像素单元089之间设有两条栅线180，导线163可以设置在相邻的像素单元组之间的间隙处。
通常，在阵列基板中，栅线与薄膜晶体管的栅极同层设置(例如二者一体形成)，数据线与薄膜晶体管的源极和漏极同层设置(例如数据线与源漏极之一一体形成)。因此，在图1所示的情形中，导线163、栅极121和栅线可以同层设置，并在同一个构图工艺中形成；导电块166、源极124、漏极125以及数据线可以同层设置，并在同一构图工艺中形成。此外，为公共电极提供信号的公共电极线还可以与导线163、栅极121和栅线同层设置并在同一构图工艺中形成。
需要说明的是，在图1所示的情形中，自电容电极160与导线163之间的第二绝缘层235包括第一绝缘层150、第三绝缘层130和栅绝缘层122。但本发明实施例不限于此。例如，第二绝缘层235还可以包括第一绝缘层150、第三绝缘层130，不包括栅绝缘层122；例如，阵列基板100上还可以不设置第三绝缘层130，相应地，第二绝缘层235可以不包括第三绝缘层130。
本发明的至少一个实施例还提供了一种阵列基板的制作方法，如图1和图2所示，该方法包括：在衬底基板110上形成多条栅线180、多条数据线190、薄膜晶体管120、公共电极140和像素电极170；通过一次构图工艺在公共电极140的远离衬底基板110的一侧形成第一绝缘层150；以及通过一次构图工艺在第一绝缘层150的远离衬底基板110的一侧形成多个自电容电极160。在该方法中，栅线180和数据线190限定呈阵列分布的多个像素单元089，每个像素单元089包括薄膜晶体管120、公共电极140和像素电极170。
构图工艺包括通过利用掩膜板形成设定图案的工艺，例如包括光刻胶涂 敷、光刻胶曝光、光刻胶显影、利用光刻胶图案刻蚀薄膜层等步骤；但实施方式不限于此，构图工艺还可以是其他的不需要利用掩膜板即可形成设定图案的工艺，例如可以通过丝网印刷工艺形成设定图案。
在本发明实施例中，自电容电极160形成在公共电极140之后，从而所形成的阵列基板中，公共电极140位于衬底基板110和自电容电极160所在的层之间。与采用互电容技术相比，本发明实施例只需增加一次构图工艺即可形成自电容电极，这不但可以减少制作流程，也可以提高信噪比。
在本发明实施例中，自电容电极160与像素电极170形成的先后顺序不受限制，例如，可以在形成多个自电容电极160之前或者之后，形成像素电极170。
在形成自电容电极140之前形成像素电极170时，由于自电容电极160位于像素电极170的上层，因此可以在自电容电极160上形成保护层171。例如，可以在自电容电极的远离衬底基板的一侧形成透明导电材料；通过一次构图工艺，在形成所述像素电极的同时，在每个自电容电极上形成保护层。
在至少一个实施例中，自电容电极可以采用网格状或十字形等结构，以减小对公共电极和像素电极之间的电场的影响。例如，如图2所示，形成的每个自电容电极160包括至少一个沿第一方向延伸的第一延伸部161和/或至少一个沿第二方向延伸的第二延伸部162，所述第一方向与所述第二方向交叉。
在至少一个实施例中，为了减小自电容电极的对地电容，可以通过一次构图工艺，在形成公共电极140的同时，在公共电极140对应每个自电容电极160的部分或全部第一延伸部161和第二延伸部162的位置处形成镂空区域142。
在至少一个实施例中，自电容电极和与其电连接的导线可以同层设置或异层设置。例如，当自电容电极与导线同层设置时，可以在形成多个自电容电极的同时形成多条导线，使每个自电容电极与一条导线电连接。例如，当自电容电极与导线异层设置时，如图1所示，可以在形成公共电极140之前，在衬底基板110上依次形成多条导线163以及第二绝缘层235，使每个自电容电极160通过第二绝缘层235中的过孔164与导线163电连接。
在至少一个实施例中，为了降低因过孔164分布不均造成的显示不均， 如图4所示，所述制作方法可以包括：在形成自电容电极140的过程中，使每个自电容电极140与至少一条与其他自电容电极电连接的导线重叠；在形成第二绝缘层的过程中，在第二绝缘层中形成至少一个凹陷部165，该至少一个凹陷部165对应每个自电容电极及与该自电容电极重叠的所述至少一条与其他自电容电极电连接的导线，凹陷部165的深度小于所述第二绝缘层的厚度(即，凹陷部165不是贯穿第二绝缘层的通孔)。
在本发明实施例中，当自电容电极与导线异层设置时，导线可以位于自电容电极的上方或下方。当导线位于自电容电极的下方时，在至少一个实施例中，如图1所示，所述制作方法包括：在形成公共电极140的同时，在公共电极140中形成对应过孔164的开口141。
在本发明实施例中，与自电容电极电连接的导线可以利用形成阵列基板上的任一金属结构的材料制作。例如，所述制作方法可以包括：通过一次构图工艺，形成薄膜晶体管120的第一电极(例如栅极121，或者源极124和漏极125)以及多条导线163。
在本发明实施例中，自电容电极160与导线163可以直接接触，也可以通过导电块166电连接。例如，自电容电极160与导线163通过导电块166电连接时，所述制作方法包括：通过一次构图工艺，形成薄膜晶体管的第二电极，以及电连接自电容电极160与导线163的导电块166。例如，当薄膜晶体管120为底栅型薄膜晶体管时，第二电极可以为源极124和漏极125；例如，当薄膜晶体管120为顶栅型薄膜晶体管时，第二电极可以为栅极。
下面以图1所示的阵列基板为例，对本发明实施例提供的阵列基板的制作方法进行详细说明。
如图1所示，阵列基板100中的公共电极140为板状电极，像素电极170为狭缝电极，自电容电极160与像素电极170并排位于第一绝缘层150上，薄膜晶体管120为底栅型薄膜晶体管，自电容电极160通过导电块166与导线163电连接。在这种情况下，本发明实施例提供的阵列基板的制作方法可以包括以下步骤S1至步骤S9，下面逐一介绍这些步骤。
步骤S1、如图6a所示，在衬底基板110上形成栅极金属层，通过第一次构图工艺形成导线163、栅极121和栅线(图6a中未示出)。
例如，衬底基板110可以为玻璃基板、石英基板等，栅极金属层可以采 用铝、铜、锆、钼等金属制作。此外，在此步骤中还可以形成公共电极线等，此处不做赘述。
步骤S2、形成栅绝缘层材料，通过第二次构图工艺形成栅绝缘层122，并在栅绝缘层122的对应导线163的位置处形成栅绝缘层过孔022以暴露出导线163，如图6b所示。
步骤S3、形成有源层材料，通过第三次构图工艺形成有源层123，并且刻蚀掉栅绝缘层过孔022中的有源层材料以暴露出导线163，如图6c所示。
步骤S4、如图6d所示，形成源漏金属层，通过第四次构图工艺形成源极124、漏极125、数据线(图6d中未示出)以及位于栅绝缘层过孔022中的导电块166，使导电块166与导线163接触。
步骤S5、形成第三绝缘层材料，通过第五次构图工艺形成第三绝缘层130，在对应导电块166的位置处形成过孔131以暴露出导电块166，在对应漏极125的位置处形成过孔132以暴露出漏极125，如图6e所示。
在该步骤中，还可以在第三绝缘层130中形成凹陷部(图6e中未示出)，该凹陷部在沿衬底基板110的方向上与一条导线重叠。
步骤S6、形成第一透明导电材料，通过第六次构图工艺形成公共电极140，如图6f所示。在该步骤中，公共电极140在对应导电块166的位置处形成有开口141，过孔131中的第一透明导电材料被刻蚀掉以暴露出导电块166；公共电极140在对应待形成的每个自电容电极的一部分或全部第一延伸部和第二延伸部的位置处形成有镂空区域142；公共电极140在对应漏极125的位置处形成有开口，过孔132中的第一透明导电材料被刻蚀掉以暴露出漏极125。
在此步骤中，如果上述步骤S5中形成有凹陷部，还可以在公共电极的对应凹陷部的位置处形成开口。
步骤S7、形成第一绝缘层材料，通过第七次构图工艺形成第一绝缘层150，在对应导电块166的位置处形成过孔164以暴露出导电块166，并且在对应漏极125的位置处形成过孔172以暴露出漏极125，如图6g所示。
步骤S8、形成一层金属材料，通过第八次构图工艺形成自电容电极160，使每个自电容电极160包括至少一个第一延伸部161和至少一个第二延伸部162，使每个自电容电极160的一个延伸部与导电块166电连接以及至少一个 延伸部对应公共电极140中的镂空区域142，刻蚀掉过孔172中的金属材料以暴露出漏极125，如图6h。
在此步骤中，如果上述步骤S5中形成有凹陷部，则在对应该凹陷部的位置处形成有自电容电极160。在此步骤中，过孔172中的金属材料也可以保留。
步骤S9、形成第二透明导电材料，通过第九次构图工艺形成像素电极170，使其与漏极125接触，并且保留覆盖自电容电极160的第二透明导电材料以形成保护层171，如图1所示。
在此步骤中，如果步骤S8中未刻蚀掉过孔172中的金属材料，则可以使像素电极170与过孔172中的金属材料接触，以实现像素电极170与漏极125的电连接。
需要说明的是，上述制作方法是在采用8次掩膜工艺(即构图工艺)的阵列基板的基础上增加一次形成自电容电极的掩膜工艺得到的。本发明实施例提供的制作方法还适用于其他阵列基板，例如采用7次掩膜工艺以及6次掩膜工艺的阵列基板，此处不做赘述。
以上制作方法中，各结构的设置可参考阵列基板的实施例中的相关描述，重复之处不再赘述。
本发明的至少一个实施例还提供了一种如上述任一实施例提供的阵列基板的驱动方法，该驱动方法包括：对公共电极施加公共电极信号，同时对各自电容电极施加驱动信号；接收各自电容电极的反馈信号，并根据反馈信号判断触摸位置(以下称为方式一)；或者将显示一帧图像的时间分成显示时间段和触控时间段，在显示时间段和触控时间段对公共电极施加公共电极信号，在触控时间段对各自电容电极施加驱动信号并接收各自电容电极的反馈信号，并根据反馈信号判断触摸位置(以下称为方式二)。在该驱动方法中，如图1所示，公共电极140、自电容电极160均设置在阵列基板100的衬底基板110上，公共电极140所在的层远离衬底基板110的一侧设有第一绝缘层150，第一绝缘层150的远离衬底基板的一侧设有自电容电极160。关于该驱动方法中阵列基板的实施，可以参考上述阵列基板的实施例，此处不再赘述。
本发明实施例的驱动方法提供了两种驱动方式：在方式一中，显示驱动 和触控驱动是分别进行的，二者互不影响，因此显示驱动可以一直进行，触控驱动也可以一直进行；在方式二中，采用分时驱动，将一帧图像的显示时间分成显示时间段和触控时间段，显示驱动在显示时间段和触控时间段可以一直进行，触控驱动只在触控阶段进行。因此，本发明实施例提供的驱动方法中，显示功能不受触控功能的影响。
在本发明实施例中，在进行显示驱动的过程中，所述驱动方法还包括：对栅线施加栅扫描信号，对数据线施加灰阶信号。
例如，当采用上述方式二时，所述驱动方法可以包括：在显示时间段，对多条栅线依次施加栅扫描信号，对多条数据信号线依次施加灰阶信号，对公共电极施加公共电极信号，以实现液晶显示功能，并且，自电容电极接地。在触控时间段，向各自电容电极施加驱动信号，接收各自电容电极的反馈信号，通过对反馈信号进行分析以判断是否发生触控，从而实现触控功能，并且在此过程中，栅线、数据线以及公共电极的信号与显示时间段一致以实现液晶显示功能。在该示例中，在显示时间段，还可以向自电容电极施加公共电极信号。
当采用方式一时，液晶显示功能的实现以及触控功能的实现与上述方式二类似，不同之处在于方式一中不需要划分显示时间段和触控时间段，显示驱动和触控驱动可以同时进行。
此外，在实现触控功能的过程中，可以向自电容电极依次施加驱动信号，并依次接收各自电容电极的反馈信号，也可以向各自电容电极同时施加驱动信号，并同时接收各自电容电极的反馈信号。
本发明的至少一个实施例还提供了一种显示装置，其包括上述任一实施例所述的阵列基板100。如图7所示，阵列基板100上的自电容电极160设置在公共电极140上，并且图7以自电容电极160与导线163异层设置为例进行说明。关于阵列基板的实施，可参考以上相关描述，此处不做赘述。
本发明实施例提供的显示装置可以为：液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在至少一个实施例中，如图7所示，所述显示装置还包括与阵列基板100相对设置的对置基板200，对置基板200上设有黑矩阵210，当每个自电容电 极160包括至少一个沿第一方向延伸的第一延伸部和/或至少一个沿第二方向延伸的第二延伸部，且第一方向与第二方向交叉时，第一延伸部161和第二延伸162部对应黑矩阵所在的位置。也就是说，当每个自电容电极160采用网格状或十字形等结构时，自电容电极160对应黑矩阵210所在的位置。由于黑矩阵采用黑色遮光材料制作，自电容电极160(尤其是采用金属材料制作时)由于被黑矩阵遮挡而不会对显示效果造成影响。
当然，阵列基板100和对置基板200之间还设有液晶，在对置基板200上还可以设有例如彩色滤光层、平坦层、隔垫物等结构，在阵列基板100上还设有触控IC、印刷电路板等结构。由于这些结构为本领域技术人员所熟知，本发明实施例不做赘述。
以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。
本申请要求于2015年2月2日递交的中国专利申请第201510053731.7号的优先权，在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。

Claims (30)

  1. 一种阵列基板，包括衬底基板、设置于所述衬底基板上的多条栅线和多条数据线，其中，
    所述栅线和所述数据线限定多个呈阵列分布的像素单元；
    每个像素单元包括公共电极、像素电极以及薄膜晶体管；
    所述公共电极所在的层远离所述衬底基板的一侧设有第一绝缘层；
    所述第一绝缘层的远离所述衬底基板的一侧设有多个自电容电极。
  2. 如权利要求1所述的阵列基板，其中，
    所述自电容电极位于所述公共电极所在的层与所述像素电极所在的层之间，或者所述自电容电极位于所述像素电极所在的层背离所述衬底基板的一侧，或者所述自电容电极与所述像素电极并排位于同一膜层上。
  3. 如权利要求2所述的阵列基板，其中，
    当所述自电容电极位于所述像素电极所在的层背离所述衬底基板的一侧时，或者当所述自电容电极与所述像素电极并排位于同一膜层上时，所述自电容电极上设有保护层。
  4. 如权利要求1-3任一项所述的阵列基板，其中，
    每个自电容电极包括至少一个沿第一方向延伸的第一延伸部和/或至少一个沿第二方向延伸的第二延伸部，所述第一方向与所述第二方向交叉。
  5. 如权利要求4所述的阵列基板，其中，每个第一延伸部在垂直于所述衬底基板的方向上与所述栅线之一重叠，每个第二延伸部在垂直于所述衬底基板的方向上与所述数据线之一重叠。
  6. 如权利要求4或5所述的阵列基板，其中，
    所述公共电极在对应每个自电容电极的部分或全部所述第一延伸部和第二延伸部的位置处设有镂空区域。
  7. 如权利要求1-6任一项所述的阵列基板，其中，
    每个自电容电极与一条导线电连接，所述导线用于将所述自电容电极的信号导出；
    所述自电容电极与所述导线异层设置，所述自电容电极所在的层以及所述导线之间设有第二绝缘层，所述自电容电极与所述导线通过过孔电连接。
  8. 如权利要求7所述的阵列基板，其中，所述自电容电极与至少一条与其他自电容电极电连接的导线重叠并且在二者之间的所述第二绝缘层中设有凹陷部，所述凹陷部的深度小于所述第二绝缘层的厚度。
  9. 如权利要求7或8所述的阵列基板，其中，所述公共电极在对应所述过孔的位置设有开口，所述过孔通过所述开口。
  10. 如权利要求9所述的阵列基板，其中，所述薄膜晶体管包括第一电极，所述导线与所述第一电极同层设置。
  11. 如权利要求10所述的阵列基板，其中，
    所述薄膜晶体管还包括第二电极，所述自电容电极与所述导线通过与所述第二电极同层设置的导电块电连接。
  12. 如权利要求9-11任一项所述阵列基板，其中，所述公共电极所在的层与所述薄膜晶体管之间设有第三绝缘层，所述第二绝缘层包括所述第三绝缘层。
  13. 如权利要求12所述的阵列基板，其中，所述薄膜晶体管包括栅绝缘层，所述第二绝缘层还包括所述栅绝缘层。
  14. 如权利要求9-13任一项所述的阵列基板，其中，每相邻的两行像素单元形成一个像素单元组，所述相邻的两行像素单元之间设有两条栅线，所述导线设置在相邻的所述像素单元组之间的间隙处。
  15. 如权利要求1-8任一项所述的阵列基板，其中，所述公共电极所在的层与所述薄膜晶体管之间设有第三绝缘层。
  16. 如权利要求1-6任一项所述的阵列基板，其中，
    每个自电容电极与一条导线电连接，所述导线用于将所述自电容电极的信号导出；所述自电容电极与所述导线同层设置。
  17. 如权利要求4-16任一项所述的阵列基板，其中，所述自电容电极采用金属材料制作。
  18. 一种显示装置，包括如权利要求1-17任一项所述的阵列基板。
  19. 如权利要求18所述的显示装置，还包括：与所述阵列基板相对设置的对置基板，其中，
    所述对置基板上设有黑矩阵，当每个自电容电极包括至少一个沿第一方向延伸的第一延伸部和/或至少一个沿第二方向延伸的第二延伸部，且所述第 一方向与所述第二方向交叉时，所述第一延伸部和所述第二延伸部对应所述黑矩阵所在的位置。
  20. 一种阵列基板的制作方法，包括：
    在衬底基板上形成多条栅线、多条数据线、薄膜晶体管、公共电极和像素电极；
    通过一次构图工艺在所述公共电极的远离所述衬底基板的一侧形成第一绝缘层；以及
    通过一次构图工艺在所述第一绝缘层的远离所述衬底基板的一侧形成多个自电容电极；
    其中，所述栅线和数据线限定呈阵列分布的多个像素单元，每个像素单元包括所述薄膜晶体管、公共电极和像素电极。
  21. 如权利要求20所述的制作方法，其中，
    在形成所述自电容电极之前或者之后，形成所述像素电极。
  22. 如权利要求21所述的制作方法，其中，
    在所述自电容电极的远离所述衬底基板的一侧形成透明导电材料；
    通过一次构图工艺，在形成所述像素电极的同时，在每个自电容电极上形成保护层。
  23. 如权利要求20-22任一项所述的制作方法，其中，
    每个自电容电极包括至少一个沿第一方向延伸的第一延伸部和/或至少一个沿第二方向延伸的第二延伸部，所述第一方向与所述第二方向交叉。
  24. 如权利要求23所述的制作方法，其中，
    在形成所述公共电极的同时，在所述公共电极对应每个自电容电极的部分或全部所述第一延伸部和第二延伸部的位置处形成镂空区域。
  25. 如权利要求20-24任一项所述的制作方法，其中，
    在所述衬底基板上依次形成多条导线以及第二绝缘层，使每个自电容电极通过过孔与所述导线电连接。
  26. 如权利要求25所述的制作方法，其中，
    在形成所述自电容电极的过程中，使每个自电容电极与至少一条与其他自电容电极电连接的导线重叠；
    在形成所述第二绝缘层的过程中，在所述第二绝缘层中形成凹陷部，所 述凹陷部对应每个自电容电极及与其重叠的所述至少一条与其他自电容电极电连接的导线，所述凹陷部的深度小于所述第二绝缘层的厚度。
  27. 如权利要求25或26所述的制作方法，其中，
    在形成所述公共电极的同时，在所述公共电极中形成对应所述过孔的开口。
  28. 如权利要求27所述的制作方法，其中，
    通过一次构图工艺，形成所述薄膜晶体管的第一电极以及所述多条导线。
  29. 如权利要求28所述的制作方法，其中，
    通过一次构图工艺，形成所述薄膜晶体管的第二电极，以及电连接所述自电容电极与所述导线的导电块。
  30. 一种阵列基板的驱动方法，包括：
    对所述公共电极施加公共电极信号，同时对所述各自电容电极施加驱动信号；接收各自电容电极的反馈信号，并根据反馈信号判断触摸位置；或者
    将显示一帧图像的时间分成显示时间段和触控时间段，在显示时间段和触控时间段对所述公共电极施加公共电极信号，在触控时间段对各自电容电极施加驱动信号并接收各自电容电极的反馈信号，并根据反馈信号判断触摸位置；
    其中，所述公共电极、所述自电容电极均设置在所述阵列基板的衬底基板上，所述公共电极所在的层远离所述衬底基板的一侧设有第一绝缘层，所述第一绝缘层的远离所述衬底基板的一侧设有自电容电极。
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