WO2016143381A1 - 化合物半導体基板 - Google Patents

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深澤 暁
満久 生川
川村 啓介
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    • H10D64/60Electrodes characterised by their materials
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Definitions

  • the present invention relates to a compound semiconductor substrate, and more particularly to a compound semiconductor substrate provided with a SiC (silicon carbide) layer.
  • SiC has a larger band gap than Si (silicon) and a high dielectric breakdown electric field strength. For this reason, SiC is expected as a material for a semiconductor device having a high breakdown voltage.
  • 3C—SiC SiC having a 3C type crystal structure
  • GaN gallium nitride
  • a Si substrate or a bulk SiC substrate is widely used. Of these, only about 4 inches of SiC substrates currently exist, and there is a problem that it is difficult to increase the diameter. In order to obtain an inexpensive and large-diameter SiC layer, it is preferable to use a Si substrate as a base substrate.
  • Patent Document 1 an Al x In y Ga 1-xy N layer (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, on a SiC layer formed on a Si substrate at a temperature higher than the GaN film formation temperature.
  • x + y ⁇ 1) deposits GaN at the GaN deposition temperature
  • a method of manufacturing a semiconductor substrate which includes a second step of forming a film of 0 ⁇ y ⁇ 1, x + y ⁇ 1), and then forming a GaN film at a GaN film formation temperature.
  • Patent Documents 2 to 4 below disclose a method of doping a nitride semiconductor layer with C (carbon) or the like for the purpose of improving the breakdown voltage of a semiconductor device including the nitride semiconductor layer. That is, in the following Patent Document 2, an Al x Ga 1-x N single crystal layer (0.6 ⁇ x ⁇ 1) containing 1 ⁇ 10 18 to 1 ⁇ 10 21 atoms / cm 3 of C on a Si single crystal substrate. 0.0) and Al y Ga 1-y N single crystal layers (0.1 ⁇ y ⁇ 0.5) containing 1 ⁇ 10 17 to 1 ⁇ 10 21 atoms / cm 3 of C are alternately and repeatedly stacked.
  • a compound semiconductor substrate in which a multilayer buffer layer, an electron transit layer having a C-containing concentration of 5 ⁇ 10 17 atoms / cm 3 or less, and a nitride active layer comprising an electron supply layer are sequentially deposited is disclosed. .
  • the C-containing concentration of the Al x Ga 1-x N single crystal layer and the Al y Ga 1-y N single crystal layer decreases from the substrate side toward the active layer side.
  • Patent Document 3 listed below includes a substrate, an Al x Ga 1-x N layer (0 ⁇ x ⁇ 0.05), an Al y Ga 1-y N layer (0 ⁇ y ⁇ 1 and x ⁇ y), A nitride semiconductor wafer with a buffer layer on a substrate, including alternating layers is disclosed. In the alternating layers, only the Al y Ga 1-y N layer contains the acceptor.
  • Patent Document 4 includes a base substrate, a buffer layer formed above the base substrate, an active layer formed on the buffer layer, and at least two electrodes formed above the active layer.
  • a nitride semiconductor device is disclosed.
  • the buffer layer has one or more composite layers including a plurality of nitride semiconductor layers having different lattice constants, and at least one of the composite layers is a nitride semiconductor layer having the largest lattice constant among the plurality of nitride semiconductor layers.
  • the carrier region is intentionally doped with a predetermined concentration of carbon atoms and a predetermined concentration of oxygen atoms.
  • the nitride semiconductor layer is doped with C or the like for the purpose of improving the breakdown voltage as in the techniques of Patent Documents 2 to 4, the crystal quality of the nitride semiconductor layer deteriorates due to the doped C. There was a problem to do.
  • the present invention is for solving the above-mentioned problems, and an object of the present invention is to provide a compound semiconductor substrate capable of improving the breakdown voltage and crystal quality.
  • a compound semiconductor substrate includes a Si substrate or an SOI (Silicon On Insulator) substrate, a SiC layer formed on the surface of the substrate, and Al a In b Ga formed on the surface of the SiC layer.
  • 1-ab N layer (0 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 1, 0 ⁇ 1-ab ⁇ 1, a> b, a> 1-ab) and the Al a In b Ga 1 ⁇ ab N layer and the composite layer formed on the surface of, said formed on the surface of the composite layer Al c in d Ga 1-cd N layer (0 ⁇ c ⁇ 0.3,0 ⁇ d ⁇ 0.4, c ⁇ a, 1-ab ⁇ 1-cd), and the composite layer is an Al v In w Ga 1-vw N layer (0 ⁇ v ⁇ 0.3, 0 ⁇ w ⁇ 0.
  • the average concentration of C and Fe in the Al v In w Ga 1 -vw N layer is C and Fe in the Al x In y Ga 1 -xy N layer. Higher than the average concentration.
  • the composite layer is 1 layer or more and 9 layers or less.
  • the compound semiconductor substrate includes a plurality of composite layers, and the Al v In w Ga 1 -vw N layer in at least one composite layer of the plurality of composite layers contains C.
  • the average concentration of Al v In w Ga 1-vw each N layer C and Fe in the plurality of composite layers from the nearest Al v In w Ga 1-vw N layer SiC layer , Decreasing toward the Al v In w Ga 1 -vw N layer farthest from the SiC layer.
  • the plurality of composite layers are 3 layers or more and 6 layers or less.
  • the composition ratio of each of Al, In, and Ga in one Al v In w Ga 1 -vw N layer in the plurality of composite layers and the other Al v In w Ga 1 -vw N The composition ratios of Al, In, and Ga in the layers are different from each other, the composition ratios of Al, In, and Ga in one Al x In y Ga 1-xy N layer in a plurality of composite layers, and others
  • the composition ratios of Al, In, and Ga in the Al x In y Ga 1-xy N layer are different from each other.
  • the average concentration of C and Fe in the Al v In w Ga 1 -vw N layer in the at least one composite layer is preferably 1 ⁇ 10 18 atoms / cm 3 or more and 1 ⁇ 10 20 atoms / cm. 3 or less.
  • the average concentration of C and Fe in the Al v In w Ga 1 -vw N layer in the at least one composite layer is preferably 3 ⁇ 10 18 atoms / cm 3 or more and 1 ⁇ 10 19 atoms / cm. 3 or less.
  • the concentration of C and Fe inside the Al v In w Ga 1 -vw N layer in at least one composite layer changes in a direction from the side closer to the SiC layer toward the side farther from the SiC layer. is doing.
  • the Al v In w Ga 1 -vw N layer in the at least one composite layer includes a first layer, a second layer formed on a surface of the first layer, a second layer
  • the average concentration of C and Fe in the second layer is equal to the average concentration of C and Fe in the first layer and C in the third layer. And higher than the average concentration of Fe.
  • the Al v In w Ga 1 -vw N layer is preferably an Al v Ga 1 -v N layer (0 ⁇ v ⁇ 0.3, v ⁇ a, 1-ab ⁇ 1-v).
  • the Al x In y Ga 1-xy N layer is an Al x Ga 1-x N layer (v ⁇ x ⁇ 1, 0 ⁇ x ⁇ 1, 1-x ⁇ 1-v, c ⁇ x, 1-x ⁇ 1-cd, x> 1-x).
  • the Al v In w Ga 1 -vw N layer is a GaN layer
  • the Al x In y Ga 1 -xy N layer is an AlN layer
  • the compound semiconductor substrate further includes first and second electrodes formed on the surface side of the Al c In d Ga 1-cd N layer, and a current flowing between the first electrode and the second electrode.
  • the magnitude of depends on the voltage between the first electrode and the second electrode.
  • the “front surface” of each layer constituting the compound semiconductor substrate refers to the upper surface in the figure
  • the “back surface” refers to the lower surface in the figure.
  • the “surface side” means a position including a position in contact with the “surface” and a position including an upper position in the figure separated from the “surface”.
  • the “back side” means a position in contact with the “back side” and the “back side” includes a lower position in the figure at a distance.
  • FIG. 1 is a cross-sectional view showing a configuration of a compound semiconductor substrate according to the first embodiment of the present invention.
  • the compound semiconductor substrate in the present embodiment includes a HEMT (High Electron Mobility Transistor).
  • the compound semiconductor substrate includes the Si substrate 1, the SiC layer 2, the AlN layer 3, the composite layers 6a, 6b, and 6c, the GaN layer 7, the AlGaN layer 8, the source electrode 11 and the drain electrode 12 (first electrode). And an example of a second electrode) and a gate electrode 13.
  • the Si substrate 1 is made of undoped Si.
  • the (111) plane is exposed on the surface of the Si substrate 1.
  • the Si substrate 1 may have a p-type or n-type conductivity type.
  • the (100) plane or the (110) plane may be exposed on the surface of the Si substrate 1.
  • the SiC layer 2 is formed on the surface of the Si substrate 1.
  • the SiC layer 2 is made of 3C—SiC, 4H—SiC, 6H—SiC, or the like.
  • the SiC layer 2 is generally made of 3C—SiC.
  • the SiC layer 2 is formed on a base layer made of SiC obtained by carbonizing the surface of the Si substrate 1.
  • the MBE (Molecular Beam Epitaxy) method, the CVD (Chemical Vapor Deposition) method, or the LPE (Liquid Phase Epitaxy) method is used.
  • SiC may be formed by homoepitaxial growth.
  • SiC layer 2 may be formed only by carbonizing the surface of Si substrate 1.
  • SiC layer 2 may be formed by heteroepitaxial growth on the surface of Si substrate 1 (or with a buffer layer interposed).
  • the SiC layer 2 may be n-type or p-type.
  • an impurity (dopant) that makes SiC layer 2 p-type for example, at least one of B (boron), Al (aluminum), Ga (gallium), and In (indium) can be used.
  • an impurity that makes SiC layer 2 n-type for example, at least one of N (nitrogen), P (phosphorus), and As (arsenic) can be used.
  • a transition element such as V (vanadium) may be doped.
  • the AlN layer 3 is formed on the surface of the SiC layer 2.
  • the AlN layer 3 functions as a buffer layer that relaxes the difference in lattice constant between the SiC layer 2 and the GaN layer 4.
  • the AlN layer 3 is formed by using, for example, MOCVD (Metal Organic Chemical Vapor Deposition) method.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the growth temperature of the AlN layer 3 is, for example, 1100 ° C. or higher and 1300 ° C. or lower.
  • the Al source gas for example, TMA (Tri Methyl Aluminum), TEA (Tri Ethyl Aluminum), or the like is used.
  • NH 3 (ammonia) is used as the N source gas.
  • the thickness of the AlN layer 3 is preferably 10 nm or more and 500 nm or less.
  • AlN layer 3 replacing a portion of the Al atom in at least either of In atoms and Ga atoms (provided that the composition ratio of In shall not exceed the composition ratio of Al) by, Al a It may be an In b Ga 1-ab N layer (0 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 1, 0 ⁇ 1-ab ⁇ 1, a> b, a> 1-ab). Further, the AlN layer 3 may be changed to an Al a Ga 1-a N layer (0 ⁇ a ⁇ 1, a> 1-a) by replacing a part of Al atoms with Ga atoms. However, in order to ensure the crystal quality of the GaN layer 4, the Al a In b Ga 1-ab N layer is preferably an AlN layer (not replacing Al atoms with In atoms and Ga atoms).
  • Each of composite layers 6a, 6b, and 6c is formed on the surface of SiC layer 2 in this order.
  • Each of the composite layers 6a, 6b, and 6c includes a GaN layer and an AlN layer.
  • the GaN layer 4 a of the composite layer 6 a is formed on the surface of the AlN layer 3.
  • the AlN layer 5a of the composite layer 6a is formed on the surface of the GaN layer 4a.
  • the GaN layer 4b of the composite layer 6b is formed on the surface of the AlN layer 5a.
  • the AlN layer 5b of the composite layer 6b is formed on the surface of the GaN layer 4b.
  • the GaN layer 4c of the composite layer 6c is formed on the surface of the AlN layer 5b.
  • the AlN layer 5c of the composite layer 6c is formed on the surface of the GaN layer 4c.
  • the compound semiconductor substrate only needs to include at least one composite layer 6.
  • the compound semiconductor substrate preferably includes a composite layer of 1 to 9 layers, more preferably a plurality (2 to 9 layers), and even more preferably 3 to 6 layers.
  • the thickness of the GaN layer 4 is preferably 50 nm or more and 5 ⁇ m or less. As a result, a high-quality GaN layer can be obtained while suppressing the warpage of the substrate.
  • the GaN layer 4a is formed by the following method using, for example, the MOCVD method. First, a three-dimensional nucleus made of a GaN crystal is formed to have a predetermined density. Subsequently, at a temperature lower than the growth temperature of the AlN layer 5, three-dimensional nuclei made of GaN crystals are laterally grown to form a continuous GaN single crystal film. At this time, for example, TMG (Tri Ethyl Gallium), TEG (Tri Ethyl Gallium) or the like is used as the Ga source gas. For example, NH 3 is used as the N source gas.
  • TMG Tri Ethyl Gallium
  • TEG Tri Ethyl Gallium
  • NH 3 is used as the N source gas.
  • each of the GaN layers 4b and 4c is formed by the following method using, for example, the MOCVD method.
  • Two-dimensional nucleus growth is performed at a temperature lower than the growth temperature of the AlN layer 5 to form a continuous GaN single crystal film.
  • TMG, TEG, etc. are used as Ga source gas, for example.
  • NH 3 is used as the N source gas.
  • the processing temperature (growth temperature of the GaN layer 4) in the step of forming the three-dimensional nucleus, the step of laterally growing the three-dimensional nucleus of the GaN crystal, and the two-dimensional nucleus growth step is higher than the growth temperature of the AlN layer 5.
  • the growth temperature of the GaN layer 4 is, for example, 900 ° C. or more and 1200 ° C. or less.
  • the GaN layer 4 replaces a part of Ga atoms with at least one of Al atoms and In atoms to thereby obtain an Al v In w Ga 1 -vw N layer (0 ⁇ v ⁇ 0.3, 0 ⁇ w ⁇ 0.4, v ⁇ a, 1-ab ⁇ 1-vw).
  • the GaN layer 4 is obtained by replacing a part of Ga atoms with Al atoms, thereby obtaining an Al v Ga 1-v N layer (0 ⁇ v ⁇ 0.3, v ⁇ a, 1-ab ⁇ 1-v).
  • the Al v In w Ga 1 -vw N layer is a GaN layer (Do not replace Ga atoms with Al atoms and In atoms).
  • the AlN layer 5 functions to suppress the occurrence of warping.
  • the AlN layer 5 functions to relieve stress between the two GaN layers 4.
  • the AlN layer 5 is formed using, for example, the MOCVD method.
  • the growth temperature of the AlN layer 5 is lower than the growth temperature of the AlN layer 3, for example, 800 ° C. or more and 1200 ° C. or less.
  • TMA or TEA is used as the Al source gas.
  • NH 3 is used as the N source gas.
  • the thickness of the AlN layer 5 is preferably 10 nm or more and 500 nm or less. Thereby, dislocations formed in the AlN layer 5 can be reduced, and the quality of the crystal of the GaN layer 4 can be improved. In addition, the time required for forming the AlN layer 5 can be shortened.
  • AlN layer 5 replacing a portion of the Al atom in at least either of In atoms and Ga atoms (provided that the composition ratio of In shall not exceed the composition ratio of Al) by, Al x In y Ga 1-xy N layer (v ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ 1-xy ⁇ 1, 1-xy ⁇ 1-vw, c ⁇ x, 1-x -Y ⁇ 1-cd, x> y, x> 1-xy).
  • the AlN layer 5 is obtained by replacing a part of Al atoms with Ga atoms to thereby obtain an Al x Ga 1-x N layer (v ⁇ x ⁇ 1, 0 ⁇ x ⁇ 1, 1-x ⁇ 1-v, c ⁇ X, 1-x ⁇ 1-cd).
  • the Al x In y Ga 1 -xy N layer is preferably an AlN layer (not replacing Al atoms with In atoms and Ga atoms).
  • the Al composition ratio of the Al x In y Ga 1 -xy N layer Is higher than the Al composition ratio of the Al v In w Ga 1 -vw N layer (ie, v ⁇ x), and the Ga composition ratio of the Al x In y Ga 1 -xy N layer is Al v In w Ga 1 -vw. It is lower than the Ga composition ratio of the N layer (that is, 1-xy ⁇ 1-vw).
  • AlN and GaN have very close lattice constants, and the lattice constant of AlN is smaller than that of GaN.
  • the AlN layer does not inherit the crystal structure of the base GaN layer, and slipping occurs at the interface between the AlN layer and the GaN layer.
  • the GaN layer is formed using the AlN layer as a base, the GaN layer grows coherently with the base AlN layer, and compressive stress acts in the GaN layer under the influence of the lattice constant of the AlN layer. As a result, the occurrence of cracks and warpage in the GaN layer is suppressed.
  • the crystal quality of the GaN layer 4 and the AlN layer 5 is improved. Can do.
  • the average concentration of C and Fe in the GaN layer 4 is higher than the average concentration of C and Fe in the AlN layer 5.
  • the average concentration of C and Fe in the GaN layer 4 in the at least one composite layer 6 is preferably 1 ⁇ 10 18 atoms / cm 3 or more, more preferably 3 ⁇ 10 18 atoms / cm 3 or more, More preferably, it is 5 ⁇ 10 18 atoms / cm 3 or more. Thereby, the resistance of the GaN layer 4 can be greatly increased, and the breakdown voltage can be improved.
  • the average concentration of C and Fe in the GaN layer 4 in the at least one composite layer 6 is preferably 1 ⁇ 10 20 atoms / cm 3 or less, and more preferably 1 ⁇ 10 19 atoms / cm 3 or less. preferable. Thereby, the fall of the quality of the crystal
  • the GaN layer 4 in at least one composite layer 6 preferably contains C.
  • the average concentration of C and Fe is the average value of the total concentration distribution of C and Fe in the normal direction (depth direction) of the surface of the Si substrate 1 in the layer.
  • the concentration distribution of C and Fe in the normal direction on the surface of the Si substrate 1 in the layer can be measured using SIMS (Secondary Ion Mass Spectrometry).
  • C is doped into the GaN layer 4 by the following method, for example.
  • the GaN layer 4 positively doped with C is formed using the MOCVD method, by adopting a different film formation temperature and pressure than when forming a GaN layer not positively doped with C, C contained in the organic metal of Ga is doped into the GaN layer 4.
  • C may be doped into the GaN layer 4 by introducing an organic gas into a chamber for performing MOCVD. Further, C ions may be implanted into the GaN layer 4.
  • Fe is doped into the GaN layer 4 by the following method, for example.
  • Fe is doped into the GaN layer 4 by introducing an organometallic Fe into a chamber in which MOCVD is performed. Further, Fe ions may be implanted into the GaN layer 4.
  • the GaN layer 4 preferably does not contain O.
  • the GaN layer 7 is formed on the surface of the composite layer 6c. No impurities are introduced into the GaN layer 7, and the GaN layer 7 becomes an electron transit layer of the HEMT.
  • the GaN layer 7 is formed by the same method as the GaN layer 5.
  • the AlGaN layer 8 is formed on the surface of the GaN layer 7.
  • the AlGaN layer 8 has an n-type conductivity and serves as a HEMT barrier layer.
  • the AlGaN layer 8 is formed by, for example, the MOCVD method.
  • Each of the source electrode 11, the drain electrode 12, and the gate electrode 13 is formed on the surface of the AlGaN layer 8 with a space between each other.
  • Each of the source electrode 11 and the drain electrode 12 is in ohmic contact with the AlGaN layer 8.
  • the gate electrode 13 is in Schottky contact with the AlGaN layer 8.
  • Each of the source electrode 11 and the drain electrode 12 has a structure in which, for example, a Ti (titanium) layer and an Al (aluminum) layer are stacked in this order from the AlGaN layer 8 side.
  • the gate electrode 13 has, for example, a structure in which a Ni (nickel) layer and an Au (gold) layer are stacked in this order from the AlGaN layer 8 side.
  • Each of the source electrode 11, the drain electrode 12, and the gate electrode 13 is formed by, for example, an evaporation method, an MOCVD method, or a sputtering method.
  • the HEMT according to this embodiment operates as follows. Due to the difference in band gap between the GaN layer 7 and the AlGaN layer 8, electrons generated in the AlGaN layer 8 gather at the heterojunction interface with the AlGaN layer 8 in the GaN layer 7 to form a two-dimensional electron gas. Along with the formation of the two-dimensional electron gas, the inside of the AlGaN layer 8 extends downward from the junction interface with the depletion layer extending upward in FIG. 1 from the heterojunction interface with the GaN layer 7 and the gate electrode 13 in FIG. It is completely depleted with the depletion layer.
  • the crystal quality of the GaN layer 4 is improved by forming the AlN layer 3 on the surface of the SiC layer 2 and forming the GaN layer 4 on the surface of the AlN layer 3. be able to.
  • the average concentration of C and Fe in the GaN layer 4 in the at least one composite layer 6 is high, the electrical resistance of the GaN layer 4 can be increased and the breakdown voltage of the compound semiconductor substrate can be improved.
  • the average concentration of C and Fe in the AlN layer 5 in the at least one composite layer 6 is low, the quality of the crystal of the GaN layer 4 formed on the surface can be improved.
  • the AlN layer has a higher electric resistance than the GaN layer, even if C or Fe is positively doped into the AlN layer, the effect of improving the breakdown voltage is small. For this reason, it is preferable that the AlN layer 3 is not actively doped with C or Fe.
  • FIG. 2 is a graph showing a first example of the relationship between the distance from the surface of the Si substrate and the concentrations of C and Fe in the composite layer in the compound semiconductor substrate according to the first embodiment of the present invention.
  • the average concentration of C and Fe in each of GaN layers 4a, 4b, and 4c is the same as that of AlN layer 5a. Higher than the average concentration of C and Fe in each layer of 5b and 5c.
  • the concentrations of C and Fe inside each of the GaN layers 4a, 4b, and 4c are constant values (concentration C1) regardless of the distance from the surface of the Si substrate 1.
  • the average concentration of C and Fe in each of the GaN layers 4a, 4b, and 4c is the concentration C1.
  • concentrations of C and Fe in each of the AlN layers 5a, 5b, and 5c are constant values (concentration C11) regardless of the distance from the surface of the Si substrate 1.
  • concentration C11 concentration C11
  • concentration C11 concentration C11
  • a composite layer having a uniform C and Fe concentration distribution can be formed.
  • FIG. 3 is a graph showing a second example of the relationship between the distance from the Si substrate surface and the concentration of C and Fe in the composite layer in the compound semiconductor substrate according to the first embodiment of the present invention.
  • the average concentration of C and Fe in each of GaN layers 4a and 4b is the same as that in each of AlN layers 5a and 5b. Higher than the average concentration of C and Fe.
  • the average concentrations of C and Fe in the GaN layer 4c are lower than the average concentrations of C and Fe in the AlN layer 5c.
  • the concentrations of C and Fe inside each of the GaN layers 4a, 4b, and 4c are constant values regardless of the distance from the surface of the Si substrate 1.
  • the concentrations of C and Fe in each of the AlN layers 5a, 5b, and 5c are constant values (concentration C11) regardless of the distance from the surface of the Si substrate 1.
  • concentration C11 concentration of C and Fe in each of the AlN layers 5a, 5b, and 5c is a concentration C11 (C3 ⁇ C11 ⁇ C2).
  • the average concentration of C and Fe in each of the GaN layers 4a, 4b, and 4c decreases from the GaN layer 4a closest to the SiC layer 2 toward the GaN layer 4c farthest from the SiC layer 2.
  • the average concentration of C and Fe in the GaN layer 4a is the concentration C1.
  • the average concentration of C and Fe in the GaN layer 4b is a concentration C2 ( ⁇ C1).
  • the average concentration of C and Fe in the GaN layer 4c is a concentration C3 ( ⁇ C2).
  • the GaN layer 4 (mainly the GaN layer 4a) close to the SiC layer 2 plays a role of improving the breakdown voltage
  • the GaN layer 4 (mainly the GaN layer 4c) separated from the SiC layer 2 is the GaN layer 4 It plays a role in improving the quality of crystals.
  • both the breakdown voltage and the crystal quality can be effectively improved.
  • the average concentration of C and Fe in each of the AlN layers 5a, 5b, and 5c may decrease from the AlN layer 5a closest to the SiC layer 2 toward the AlN layer 5c farthest from the SiC layer 2. .
  • FIG. 4 is a graph showing a third example of the relationship between the distance from the Si substrate surface and the concentration of C and Fe in the composite layer in the compound semiconductor substrate according to the first embodiment of the present invention.
  • the concentrations of C and Fe in each of GaN layers 4a, 4b, and 4c are from the back side (side closer to Si substrate 1) to the front side (distant from Si substrate 1). Side).
  • the C and Fe concentrations in the GaN layer 4a decrease from the concentration C1A to the concentration C1B ( ⁇ C1 ⁇ C1A) from the back surface side to the front surface side.
  • the concentrations of C and Fe in the GaN layer 4b decrease from the concentration C2A to the concentration C2B ( ⁇ C2 ⁇ C2A) from the back surface side to the front surface side.
  • the concentrations of C and Fe in the GaN layer 4c decrease from the concentration C3A to the concentration C3B ( ⁇ C3 ⁇ C3A) from the back surface side to the front surface side.
  • the average concentration of C and Fe in each of the GaN layers 4a, 4b, and 4c decreases from the GaN layer 4a closest to the SiC layer 2 toward the GaN layer 4d farthest from the SiC layer 2.
  • the average concentration of C and Fe in the GaN layer 4a is the concentration C1.
  • the average concentration of C and Fe in the GaN layer 4b is a concentration C2 ( ⁇ C1).
  • the average concentration of C and Fe in the GaN layer 4c is a concentration C3 ( ⁇ C2).
  • the concentrations of C and Fe in each of the AlN layers 5a, 5b, and 5c are constant values (concentration C11) regardless of the distance from the surface of the Si substrate 1.
  • the average concentration of C and Fe in each of the AlN layers 5a, 5b, and 5c is a concentration C11 (C3 ⁇ C11 ⁇ C2).
  • the same effect as that of the second example can be obtained, and the concentration distribution of C and Fe inside the GaN layer 4 can be varied.
  • concentrations of C and Fe in each of the AlN layers 5a, 5b, and 5c change from the back surface side (side closer to the Si substrate 1) to the front surface side (side far from the Si substrate 1). Also good.
  • FIG. 5 is a graph showing a fourth example of the relationship between the distance from the Si substrate surface and the concentrations of C and Fe in the composite layer in the compound semiconductor substrate according to the first embodiment of the present invention. In FIG. 5, only the concentration distributions of C and Fe in the GaN layer 4a are extracted and shown.
  • the GaN layer 4a is composed of a plurality of layers having different concentrations of C and Fe.
  • the GaN layer 4 a includes a first layer 31, a second layer 32, and a third layer 33.
  • the second layer 32 is formed on the surface of the first layer 31.
  • the third layer 33 is formed on the surface of the second layer 32.
  • the concentrations of C and Fe inside each of the first layer 31, the second layer 32, and the third layer 33 are constant regardless of the distance from the surface of the Si substrate 1.
  • the average concentration of C and Fe in the second layer 32 is a concentration C4.
  • the average concentration of C and Fe in each of the first layer 31 and the third layer 33 is a concentration C5 ( ⁇ C4).
  • the average concentration of C and Fe in the GaN layer 4a is C1 (C5 ⁇ C1 ⁇ C4, C11 ⁇ C1).
  • the second layer 32 plays a role of improving the breakdown voltage
  • each of the first layer 31 and the third layer plays a role of flattening the interface with each of the AlN layers 3 and 5a.
  • each of the GaN layers 4b and 4c may have a C and Fe concentration distribution similar to the concentration distribution of C and Fe inside the GaN layer 4a, or the inside of the GaN layer 4a.
  • the C and Fe concentration distribution may be different from the C and Fe concentration distribution.
  • the AlN layer 5 may be composed of a plurality of layers having different C and Fe concentrations.
  • FIG. 6 is a cross-sectional view showing a configuration of a compound semiconductor substrate according to the second embodiment of the present invention.
  • the compound semiconductor substrate according to the present embodiment is different from the compound semiconductor substrate according to the first embodiment in that an SOI substrate 1 is provided instead of the Si substrate.
  • the SOI substrate is a single crystal Si substrate formed on an insulating film.
  • the SOI substrate 1 includes a Si substrate 21, a SiO 2 (silicon dioxide) layer 22, and an SOI layer 23.
  • a SiO 2 layer 22 is formed on the surface of the Si substrate 21.
  • An SOI layer 23 made of Si is formed on the surface of the SiO 2 layer 22.
  • the SOI substrate 1 is manufactured by an arbitrary method.
  • the concentration distribution of C and Fe in the composite layer, and the like are the same as those of the compound semiconductor substrate in the first embodiment, the same member is used. Are denoted by the same reference numerals, and the description thereof will not be repeated.
  • the junction capacity of the compound semiconductor substrate can be reduced and the breakdown voltage can be improved.
  • the compound semiconductor substrate includes a plurality of composite layers 6, and a layer corresponding to the GaN layer 4 in each of the plurality of composite layers 6 is an Al v In w Ga 1 -vw N layer (0 ⁇ v ⁇ 0.3, 0 ⁇ w). ⁇ 0.4, v ⁇ a, 1-ab ⁇ 1-vw ), a single Al v In w Ga 1-vw N layer Al, In in the plurality of composite layers 6 , And Ga may be different from the composition ratio of each of Al, In, and Ga in the other Al v In w Ga 1 -vw N layers.
  • the layer corresponding to the AlN layer 5 in each of the plurality of composite layers 6 is an Al x In y Ga 1-xy N layer (v ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1, 1-x -Y ⁇ 1-vw, c ⁇ x, 1-xy ⁇ 1-cd), one Al x In y Ga 1-xy N layer in the plurality of composite layers 6
  • the composition ratio of each of Al, In, and Ga may be different from the composition ratio of each of Al, In, and Ga in the other Al x In y Ga 1-xy N layers.
  • the device formed on the compound semiconductor substrate may be any device, and may be a transistor, an LED (Light Emitting Diode), a thyristor, or a semiconductor laser in addition to the above devices.
  • the magnitude of the current flowing between the first electrode and the second electrode formed on the surface side of the Al x In y Ga 1-xy N layer is such that the first electrode and the second electrode As long as it depends on the voltage between the two.
  • Si Si (silicon) substrate or SOI (Silicon On Insulator) substrate 2 SiC layer 3, 5, 5a, 5b, 5c AlN (aluminum nitride) layer 4, 4a, 4b, 4c, 7 GaN (gallium nitride) layer 6, 6a , 6b, 6c composite layer 8 AlGaN (aluminum gallium nitride) layer 11 source electrode 12 drain electrode 13 gate electrode 21 Si substrate 22 SiO 2 (silicon oxide) layer 23 Si layer 31 first layer 32 second layer 33 third Layer of

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Abstract

 耐圧および結晶の品質を向上することのできる化合物半導体基板を提供する。 化合物半導体基板は、Si(ケイ素)基板と、Si基板の表面に形成されたSiC(炭化ケイ素)層と、SiC層の表面に形成されたAlN(窒化アルミニウム)層と、AlN層の表面に形成された複合層と、複合層の表面に形成されたGaN(窒化ガリウム)層とを備えている。複合層は、AlN(窒化アルミニウム)層と、AlN層の表面に形成されたGaN層とを含んでいる。少なくとも1つの複合層において、GaN層中のCおよびFeの平均濃度は、AlN層中のCおよびFeの平均濃度よりも高い。

Description

化合物半導体基板
 本発明は、化合物半導体基板に関し、より特定的には、SiC(炭化ケイ素)層を備えた化合物半導体基板に関する。
 SiCは、Si(ケイ素)に比べてバンドギャップが大きく、高い絶縁破壊電界強度を有している。このため、SiCは、高耐圧を有する半導体装置の材料として期待されている。また、3C-SiC(3C型の結晶構造を有するSiC)は、GaN(窒化ガリウム)との格子定数が近いことから、GaNを成長させるためのバッファー層として使用することができる。GaNを成長させるためのバッファー層として、3C-SiCを使用した場合、GaNおよび3C-SiCはいずれも高い絶縁破壊電界強度を有することから、より高耐圧なGaNの半導体装置を実現することができる。
 SiC層を成長させるための下地基板としては、Si基板またはバルクのSiC基板が広く用いられている。このうちSiC基板は、現在のところ4インチ程度のものしか存在しておらず、大口径化が困難であるという問題を有している。安価で大口径のSiC層を得るためには、下地基板としてSi基板を用いることが好ましい。
 下記特許文献1には、Si基板上に成膜したSiC層上に、GaN成膜温度よりも高温でAlxInyGa1-x-yN層(0<x≦1,0≦y≦1,x+y≦1)を成膜し、その後GaN成膜温度でGaNを成膜する第1工程と、GaN成膜温度よりも低温でAlxInyGa1-x-yN層(0<x≦1,0≦y≦1,x+y≦1)を成膜し、その後GaN成膜温度でGaNを成膜する第2工程とを備えた半導体基板の製造方法が開示されている。
 下記特許文献2~4には、窒化物半導体層を含む半導体装置の耐圧を改善することを目的として、窒化物半導体層にC(炭素)などをドープする方法が開示されている。すなわち、下記特許文献2には、Si単結晶基板上に、Cを1×1018~1×1021原子/cm3含むAlxGa1-xN単結晶層(0.6≦x≦1.0)と、Cを1×1017~1×1021原子/cm3含むAlyGa1-yN単結晶層(0.1≦y≦0.5)とが順に交互に繰り返し積層された多層バッファー層と、C含有濃度が5×1017原子/cm3以下である電子走行層と、電子供給層とからなる窒化物活性層とを順次堆積された化合物半導体基板が開示されている。AlxGa1-xN単結晶層およびAlyGa1-yN単結晶層のC含有濃度は、基板側から活性層側に向かって減少している
 下記特許文献3には、基板と、AlxGa1-xN層(0≦x≦0.05)と、AlyGa1-yN層(0<y≦1、かつx<y)との交互層を含む、基板上のバッファー層とを備えた窒化物半導体ウェハが開示されている。交互層において、AlyGa1-yN層のみがアクセプタを含んでいる。
 さらに下記特許文献4には、ベース基板と、ベース基板の上方に形成されたバッファー層と、バッファー層上に形成された活性層と、活性層の上方に形成された少なくとも2つの電極とを備えた窒化物半導体素子が開示されている。バッファー層は、格子定数の異なる複数の窒化物半導体層を含む複合層を1層以上有し、複合層の少なくとも1層は、複数の窒化物半導体層のうち格子定数が最も大きい窒化物半導体層のキャリア領域には、予め定められた濃度の炭素原子および予め定められた濃度の酸素原子が意図的にドープされている。
特開2013-179121号公報 特開2011-82494号公報 特開2014-49674号公報 特開2013-69714号公報
 GaNを用いた半導体デバイスを作製する際に、スタート基板(下地基板)としてSi基板を用いた場合、GaNとSiとの格子定数および熱膨張係数の差が大きいことに起因して、基板の反りやGaN層へのクラックが発生しやすい。そこで、特許文献1の技術のように、SiC層およびAlxInyGa1-x-yN層をバッファー層として用いることにより、GaNとSiとの格子定数や熱膨張係数を緩和し、基板の反りやGaN層へのクラックを抑制することができる。一方で、特許文献1の技術には、耐圧が低いという問題があった。
 また、特許文献2~4の技術のように、耐圧を改善することを目的として窒化物半導体層にCなどをドープした場合には、ドープされたCによって窒化物半導体層の結晶の品質が悪化するという問題があった。
 本発明は、上記課題を解決するためのものであり、その目的は、耐圧および結晶の品質を向上することのできる化合物半導体基板を提供することである。
 本発明の一の局面に従う化合物半導体基板は、Si基板またはSOI(Silicon On Insulator)基板と、前記基板の表面に形成されたSiC層と、前記SiC層の表面に形成されたAlaInbGa1-a-bN層(0<a≦1、0≦b<1、0≦1-a-b<1、a>b、a>1-a-b)と、前記AlaInbGa1-a-bN層の表面に形成された複合層と、前記複合層の表面に形成された前記AlcIndGa1-c-dN層(0≦c≦0.3、0≦d≦0.4、c<a、1-a-b<1-c-d)とを備え、前記複合層は、AlvInwGa1-v-wN層(0≦v≦0.3、0≦w≦0.4、v<a、1-a-b<1-v-w)と、前記AlvInwGa1-v-wN層の表面に形成されたAlxInyGa1-x-yN層(v<x≦1、0≦y<1、0≦1-x-y<1、1-x-y<1-v-w、c<x、1-x-y<1-c-d、x>y、x>1-x-y)とを含み、少なくとも1つの前記複合層において、前記AlvInwGa1-v-wN層中のCおよびFeの平均濃度は、前記AlxInyGa1-x-yN層中のCおよびFeの平均濃度よりも高い。
 上記化合物半導体基板において好ましくは、複合層は1層以上9層以下である。
 上記化合物半導体基板において好ましくは、複合層は複数であり、複数の複合層のうち少なくとも1つの複合層におけるAlvInwGa1-v-wN層はCを含む。
 上記化合物半導体基板において好ましくは、複数の複合層におけるAlvInwGa1-v-wN層の各々のCおよびFeの平均濃度は、SiC層に最も近いAlvInwGa1-v-wN層から、SiC層から最も遠いAlvInwGa1-v-wN層に向かって減少している。
 上記化合物半導体基板において好ましくは、複数の複合層は3層以上6層以下である。
 上記化合物半導体基板において好ましくは、複数の複合層における一のAlvInwGa1-v-wN層のAl、In、およびGaの各々の組成比と、他のAlvInwGa1-v-wN層のAl、In、およびGaの各々の組成比とは互いに異なり、複数の複合層における一のAlxInyGa1-x-yN層のAl、In、およびGaの各々の組成比と、他のAlxInyGa1-x-yN層のAl、In、およびGaの各々の組成比とは互いに異なる。
 上記化合物半導体基板において好ましくは、少なくとも1つの複合層におけるAlvInwGa1-v-wN層中のCおよびFeの平均濃度は、1×1018原子/cm3以上1×1020原子/cm3以下である。
 上記化合物半導体基板において好ましくは、少なくとも1つの複合層におけるAlvInwGa1-v-wN層中のCおよびFeの平均濃度は、3×1018原子/cm3以上1×1019原子/cm3以下である。
 上記化合物半導体基板において好ましくは、少なくとも1つの複合層におけるAlvInwGa1-v-wN層の内部のCおよびFeの濃度は、SiC層に近い側からSiC層から遠い側に向かう方向で変化している。
 上記化合物半導体基板において好ましくは、少なくとも1つの複合層におけるAlvInwGa1-v-wN層は、第1の層と、第1の層の表面に形成された第2の層と、第2の層の表面に形成された第3の層とを含み、第2の層中のCおよびFeの平均濃度は、第1の層中のCおよびFeの平均濃度および第3の層中のCおよびFeの平均濃度よりも高い。
 上記化合物半導体基板において好ましくは、AlvInwGa1-v-wN層はAlvGa1-vN層(0≦v≦0.3、v<a、1-a-b<1-v)であり、AlxInyGa1-x-yN層はAlxGa1-xN層(v<x≦1、0<x≦1、1-x<1-v、c<x、1-x<1-c-d、x>1-x)である。
 上記化合物半導体基板において好ましくは、AlvInwGa1-v-wN層はGaN層であり、AlxInyGa1-x-yN層はAlN層である。
 上記化合物半導体基板において好ましくは、AlcIndGa1-c-dN層の表面側に形成された第1および第2電極をさらに備え、第1の電極と第2の電極との間に流れる電流の大きさは、第1の電極と第2の電極との間の電圧に依存する。
 本発明によれば、耐圧および結晶の品質を向上することのできる化合物半導体基板を提供することができる。
本発明の第1の実施の形態における化合物半導体基板の構成を示す断面図である。 本発明の第1の実施の形態の化合物半導体基板における、Si基板表面からの距離と、複合層中のCおよびFeの濃度との関係の第1の例を示すグラフである。 本発明の第1の実施の形態の化合物半導体基板における、Si基板表面からの距離と、複合層中のCおよびFeの濃度との関係の第2の例を示すグラフである。 本発明の第1の実施の形態の化合物半導体基板における、Si基板表面からの距離と、複合層中のCおよびFeの濃度との関係の第3の例を示すグラフである。 本発明の第1の実施の形態の化合物半導体基板における、Si基板表面からの距離と、複合層中のCおよびFeの濃度との関係の第4の例を示すグラフである。 本発明の第2の実施の形態における化合物半導体基板の構成を示す断面図である。
 以下、本発明の実施の形態について、図面に基づいて説明する。以降の説明において、化合物半導体基板を構成する各層の「表面」とは、図中上側の面を指しており、「裏面」とは、図中下側の面を指している。また、「表面側」とは、「表面」と接触する位置と、「表面」とは距離を隔てた図中上側の位置とを含む位置とを含む意味である。「裏面側」とは、「裏面」と接触する位置と、「裏面」とは距離を隔てた図中下側の位置とを含む意味である。
 [第1の実施の形態]
 図1は、本発明の第1の実施の形態における化合物半導体基板の構成を示す断面図である。
 図1を参照して、本実施の形態における化合物半導体基板は、HEMT(High Electron Mobility Transistor)を含んでいる。化合物半導体基板は、Si基板1と、SiC層2と、AlN層3と、複合層6a、6b、および6cと、GaN層7と、AlGaN層8と、ソース電極11およびドレイン電極12(第1および第2の電極の一例)と、ゲート電極13とを備えている。
 Si基板1は、アンドープのSiよりなっている。Si基板1の表面には(111)面が露出している。なお、Si基板1は、p型またはn型の導電型を有していてもよい。Si基板1の表面には(100)面や(110)面が露出していてもよい。
 SiC層2は、Si基板1の表面に形成されている。SiC層2は、3C-SiC、4H-SiC、または6H-SiCなどよりなっている。特に、SiC層2がSi基板1の表面にエピタキシャル成長されたものである場合、一般的に、SiC層2は3C-SiCよりなっている。
 SiC層2は、Si基板1の表面を炭化することで得られたSiCよりなる下地層上に、MBE(Molecular Beam Epitaxy)法、CVD(Chemical Vapor Deposition)法、またはLPE(Liquid Phase Epitaxy)法などを用いて、SiCをホモエピタキシャル成長させることによって形成されてもよい。SiC層2は、Si基板1の表面を炭化することのみによって形成されてもよい。さらに、SiC層2は、Si基板1の表面に(またはバッファー層を挟んで)ヘテロエピタキシャル成長させることによって形成されてもよい。
 なお、SiC層2はn型化またはp型化されていてもよい。SiC層2をp型化する不純物(ドーパント)としては、たとえばB(ホウ素)、Al(アルミニウム)、Ga(ガリウム)、およびIn(インジウム)のうち少なくとも1種類のものを用いることができる。SiC層2をn型化する不純物としては、たとえばN(窒素)、P(リン)、およびAs(砒素)のうち少なくとも1種類のものを用いることができる。なお、p型およびn型のキャリア濃度を制御するために、V(バナジウム)などの遷移元素をドープしてもよい。
 AlN層3は、SiC層2の表面に形成されている。AlN層3は、SiC層2とGaN層4との格子定数の差を緩和するバッファー層としての機能を果たす。AlN層3は、たとえばMOCVD(Metal Organic Chemical Vapor Deposition)法を用いて形成される。AlN層3の成長温度は、たとえば1100℃以上1300℃以下とされる。このとき、Al源ガスとしては、たとえばTMA(Tri Methyl Aluminium)や、TEA(Tri Ethyl Aluminium)などが用いられる。N源ガスとしては、たとえばNH3(アンモニア)が用いられる。AlN層3の厚さは、10nm以上500nm以下であることが好ましい。
 なお、AlN層3は、Al原子の一部をIn原子およびGa原子のうち少なくともいずれか一方で置き換える(但し、Inの組成比はAlの組成比を上回らないものとする)ことにより、AlaInbGa1-a-bN層(0<a≦1、0≦b<1、0≦1-a-b<1、a>b、a>1-a-b)とされてもよい。また、AlN層3は、Al原子の一部をGa原子で置き換えることにより、AlaGa1-aN層(0<a≦1、a>1-a)とされてもよい。但し、GaN層4の結晶の品質を確保するためには、AlaInbGa1-a-bN層はAlN層であること(Al原子をIn原子およびGa原子で置き換えないこと)が好ましい。
 複合層6a、6b、および6cの各々は、この順序でSiC層2の表面に形成されている。複合層6a、6b、および6cの各々は、いずれもGaN層とAlN層とを含んでいる。複合層6aのGaN層4aは、AlN層3の表面に形成されている。複合層6aのAlN層5aは、GaN層4aの表面に形成されている。複合層6bのGaN層4bは、AlN層5aの表面に形成されている。複合層6bのAlN層5bは、GaN層4bの表面に形成されている。複合層6cのGaN層4cは、AlN層5bの表面に形成されている。複合層6cのAlN層5cは、GaN層4cの表面に形成されている。
 以降、GaN層4a、4b、および4cのうち任意のものをGaN層4と記し、AlN層5a、5b、および5cのうち任意のものをAlN層5と記し、複合層6a、6b、および6cのうち任意のものを複合層6と記すことがある。化合物半導体基板は、少なくとも1つの複合層6を備えていればよい。化合物半導体基板は、好ましくは1層以上9層以下、より好ましくは複数(2層以上9層以下)、さらに好ましくは3層以上6層以下の複合層を備えている。
 GaN層4の厚さは、50nm以上5μm以下であることが好ましい。これにより、基板の反りを抑制しつつ高品質なGaN層を得ることができる。
 GaN層4aは、たとえば、MOCVD法を用いて、次の方法で形成される。始めに、GaN結晶による三次元核を所定の密度となるように形成させる。続いて、AlN層5の成長温度より低い温度で、GaN結晶による三次元核を横方向成長させて連続的なGaN単結晶膜にする。このとき、Ga源ガスとしては、たとえば、TMG(Tri Methyl Gallium)や、TEG(Tri Ethyl Gallium)などが用いられる。N源ガスとしては、たとえばNH3が用いられる。
 さらに、GaN層4bおよび4c(GaN層4a以外のGaN層)の各々は、たとえば、MOCVD法を用いて、次の方法で形成される。AlN層5の成長温度より低い温度で二次元核成長(コヒーレント成長)させて連続的なGaN単結晶膜を形成する。このとき、Ga源ガスとしては、たとえばTMGやTEGなどが用いられる。N源ガスとしては、たとえばNH3が用いられる。
 三次元核を形成させる工程、GaN結晶による三次元核を横方向に成長させる工程、および二次元核成長工程における処理温度(GaN層4の成長温度)は、AlN層5の成長温度よりも高い温度である。GaN層4の成長温度は、たとえば900℃以上1200℃以下である。
 なお、GaN層4は、Ga原子の一部をAl原子およびIn原子のうち少なくともいずれか一方で置き換えることにより、AlvInwGa1-v-wN層(0≦v≦0.3、0≦w≦0.4、v<a、1-a-b<1-v-w)とされてもよい。また、GaN層4は、Ga原子の一部をAl原子で置き換えることにより、AlvGa1-vN層(0≦v≦0.3、v<a、1-a-b<1-v)とされてもよい。但し、GaN層4の結晶の品質を確保するためには、AlvInwGa1-v-wN層はGaN層であること(Ga原子をAl原子およびIn原子で置き換えないこと)が好ましい。
 AlN層5は、反りの発生を抑制する機能を果たす。また、AlN層5が2つのGaN層4に挟まれている場合には、2つのGaN層4の間の応力を緩和する機能を果たす。AlN層5は、たとえばMOCVD法を用いて形成される。AlN層5の成長温度は、AlN層3の成長温度よりも低く、たとえば800℃以上1200℃以下とされる。このとき、Al源ガスとしては、たとえばTMAや、TEAなどが用いられる。N源ガスとしては、たとえばNH3が用いられる。AlN層5の厚さは、10nm以上500nm以下であることが好ましい。これにより、AlN層5内に形成される転位を低減し、GaN層4の結晶の品質を良好にすることができる。加えて、AlN層5の形成に要する時間を短縮することができる。
 なお、AlN層5は、Al原子の一部をIn原子およびGa原子のうち少なくともいずれか一方で置き換える(但し、Inの組成比はAlの組成比を上回らないものとする)ことにより、AlxInyGa1-x-yN層(v<x≦1、0≦y<1、0≦1-x-y<1、1-x-y<1-v-w、c<x、1-x-y<1-c-d、x>y、x>1-x-y)とされてもよい。また、AlN層5は、Al原子の一部をGa原子で置き換えることにより、AlxGa1-xN層(v<x≦1、0<x≦1、1-x<1-v、c<x、1-x<1-c-d)とされてもよい。但し、GaN層4の結晶の品質を確保するためには、AlxInyGa1-x-yN層はAlN層であること(Al原子をIn原子およびGa原子で置き換えないこと)が好ましい。
 GaN層4がAlvInwGa1-v-wN層であり、AlN層5がAlxInyGa1-x-yN層である場合、AlxInyGa1-x-yN層のAlの組成比はAlvInwGa1-v-wN層のAlの組成比よりも高く(つまりv<x)、AlxInyGa1-x-yN層のGaの組成比はAlvInwGa1-v-wN層のGaの組成比よりも低い(つまり1-x-y<1-v-w)。
 AlNとGaNとは格子定数が非常に近く、AlNの格子定数はGaNの格子定数よりも小さい。AlN層がGaN層を下地として形成されると、AlN層は下地のGaN層の結晶構造を引き継がず、AlN層とGaN層との界面には滑りが生じる。一方、GaN層がAlN層を下地として形成されると、GaN層は下地のAlN層に対してコヒーレントに成長し、AlN層の格子定数の影響を受けてGaN層内には圧縮応力が働く。その結果、GaN層へのクラックや反りの発生が抑制される。加えて、SiC層2の表面に、上述の成長条件でAlN層3、GaN層4、およびAlN層5の各々を形成することにより、GaN層4およびAlN層5の結晶の品質を向上することができる。
 少なくとも1つの複合層6において、GaN層4中のCおよびFeの平均濃度は、AlN層5中のCおよびFeの平均濃度よりも高い。
 少なくとも1つの複合層6におけるGaN層4のCおよびFeの平均濃度は、1×1018原子/cm3以上であることが好ましく、3×1018原子/cm3以上であることがより好ましく、5×1018原子/cm3以上であることがより好ましい。これにより、GaN層4の抵抗を大きく増加させることができ、耐圧を向上することができる。一方、少なくとも1つの複合層6におけるGaN層4のCおよびFeの平均濃度は、1×1020原子/cm3以下であることが好ましく、1×1019原子/cm3以下であることがより好ましい。これにより、GaN層4の結晶の品質の低下を抑制することができる。少なくとも1つの複合層6におけるGaN層4は、Cを含んでいることが好ましい。
 CおよびFeの平均濃度とは、層内におけるSi基板1の表面の法線方向(深さ方向)のCおよびFeの合計の濃度分布の平均値である。層内におけるSi基板1の表面の法線方向のCおよびFeの濃度分布は、SIMS(Secondary Ion Mass Spectrometry)を用いて測定することができる。
 Cは、たとえば次の方法でGaN層4にドープされる。MOCVD法を用いてCを積極的にドープしたGaN層4を形成する場合、Cを積極的にドープしないGaN層を成膜する場合とは異なる成膜温度および成膜圧力を採用することで、Gaの有機金属に含まれるCがGaN層4にドープされる。また、MOCVDを行うチャンバー内に有機ガスを導入することにより、CがGaN層4にドープされてもよい。さらに、CイオンがGaN層4に注入されてもよい。
 Feは、たとえば次の方法でGaN層4にドープされる。MOCVD法を用いてGaN層4が形成される場合、MOCVDを行うチャンバー内にFeの有機金属を導入することにより、FeがGaN層4にドープされる。また、FeイオンがGaN層4に注入されてもよい。
 なお、O(酸素)はGaN層の結晶の品質に悪影響を及ぼすため、GaN層4はOを含まないことが好ましい。
 GaN層7は、複合層6cの表面に形成されている。GaN層7には不純物が導入されておらず、GaN層7はHEMTの電子走行層となる。GaN層7は、GaN層5と同様の方法で形成される。
 AlGaN層8は、GaN層7の表面に形成されている。AlGaN層8はn型の導電型を有しており、HEMTの障壁層となる。AlGaN層8は、たとえばMOCVD法などにより形成される。
 ソース電極11、ドレイン電極12、およびゲート電極13の各々は、AlGaN層8の表面に互いに間隔を空けて形成されている。ソース電極11およびドレイン電極12の各々は、AlGaN層8にオーミック接触している。ゲート電極13は、AlGaN層8にショットキー接触している。ソース電極11およびドレイン電極12の各々は、たとえば、AlGaN層8側から順にTi(チタン)層およびAl(アルミニウム)層を積層した構造を有している。ゲート電極13は、たとえば、AlGaN層8側から順にNi(ニッケル)層およびAu(金)層を積層した構造を有している。ソース電極11、ドレイン電極12、およびゲート電極13の各々は、たとえば蒸着法、MOCVD法、またはスパッタ法などにより形成される。
 本実施の形態のHEMTは次のように動作する。GaN層7とAlGaN層8とのバンドギャップの差に起因して、AlGaN層8で発生した電子は、GaN層7におけるAlGaN層8とのヘテロ接合界面に集まり、二次元電子ガスを形成する。二次元電子ガスの形成に伴い、AlGaN層8内は、GaN層7とのヘテロ接合界面から図1中上方向に延びる空乏層と、ゲート電極13との接合界面から図1中下方向に延びる空乏層とで完全に空乏層化される。
 ソース電極11が接地電位に保たれた状態で、ゲート電極13およびドレイン電極12の各々に正の電圧を印加すると、電界効果により二次元電子ガスの濃度が高くなり、ドレイン電極12からソース電極11へ電流が流れる。
 本実施の形態の化合物半導体基板によれば、SiC層2の表面にAlN層3を形成し、AlN層3の表面にGaN層4を形成することにより、GaN層4の結晶の品質を向上することができる。また、少なくとも1つの複合層6においてGaN層4中のCおよびFeの平均濃度が高いので、GaN層4の電気抵抗が増加し、化合物半導体基板の耐圧を向上することができる。さらに、少なくとも1つの複合層6においてAlN層5中のCおよびFeの平均濃度が低いので、その表面に形成されるGaN層4の結晶の品質を向上することができる。すなわち、AlN層5中のCおよびFeの平均濃度が高いと、AlN層5の表面の平滑性が悪化し、AlN層5の表面に形成されるGaN層4に圧縮力が働かなくなる。その結果、AlN層5の表面に形成されるGaN層4にクラックや反りが発生しやすくなる。GaN層4へのクラックや反りの発生は、GaN層4よりも表面側に形成される各層の品質の低下を招く。AlN層5表面の平滑性を確保するためには、AlN層5中のCおよびFeの平均濃度を可能な限り低くすることする必要がある。
 なお、AlN層はGaN層に比べて電気抵抗が高いため、仮にAlN層へCまたはFeを積極的にドープしたとしても、耐圧が向上する効果は小さいものである。このため、AlN層3へは積極的にCまたはFeをドープしないことが好ましい。
 次に、複合層中のCおよびFeの濃度分布の例について説明する。
 図2は、本発明の第1の実施の形態の化合物半導体基板における、Si基板表面からの距離と、複合層中のCおよびFeの濃度との関係の第1の例を示すグラフである。
 図2を参照して、本例では、全ての複合層6a、6b、および6cの各々において、GaN層4a、4b、および4cの各々の層中のCおよびFeの平均濃度が、AlN層5a、5b、および5cの各々の層中のCおよびFeの平均濃度よりも高い。GaN層4a、4b、および4cの各々の内部におけるCおよびFeの濃度は、Si基板1の表面からの距離にかかわらず一定値(濃度C1)である。GaN層4a、4b、および4cの各々の層中のCおよびFeの平均濃度は、いずれも濃度C1である。AlN層5a、5b、および5cの各々におけるCおよびFeの濃度は、Si基板1の表面からの距離にかかわらず一定値(濃度C11)である。AlN層5a、5b、および5cの各々の層中のCおよびFeの平均濃度は、いずれも濃度C11(<C1)である。
 本例によれば、CおよびFeの濃度分布が均一な複合層を形成することができる。
 図3は、本発明の第1の実施の形態の化合物半導体基板における、Si基板表面からの距離と、複合層中のCおよびFeの濃度との関係の第2の例を示すグラフである。
 図3を参照して、本例では、複合層6aおよび6bの各々において、GaN層4aおよび4bの各々の層中のCおよびFeの平均濃度は、AlN層5aおよび5bの各々の層中のCおよびFeの平均濃度よりも高い。一方、複合層6cにおいて、GaN層4c中のCおよびFeの平均濃度は、AlN層5c中のCおよびFeの平均濃度よりも低い。GaN層4a、4b、および4cの各々の内部におけるCおよびFeの濃度は、Si基板1の表面からの距離にかかわらず一定値である。AlN層5a、5b、および5cの各々におけるCおよびFeの濃度は、Si基板1の表面からの距離にかかわらず一定値(濃度C11)である。AlN層5a、5b、および5cの各々の層中のCおよびFeの平均濃度は、いずれも濃度C11(C3<C11<C2)である。
 GaN層4a、4b、および4cの各々のCおよびFeの平均濃度は、SiC層2に最も近いGaN層4aから、SiC層2から最も遠いGaN層4cに向かって減少している。具体的には、GaN層4aのCおよびFeの平均濃度は濃度C1である。GaN層4bのCおよびFeの平均濃度は濃度C2(<C1)である。GaN層4cのCおよびFeの平均濃度は濃度C3(<C2)である。
 本例によれば、SiC層2に近いGaN層4(主にGaN層4a)が耐圧を向上する役割を果たし、SiC層2から離れたGaN層4(主にGaN層4c)がGaN層4の結晶の品質を向上する役割を果たす。その結果、耐圧および結晶の品質の両方を効果的に向上することができる。
 なお、AlN層5a、5b、および5cの各々のCおよびFeの平均濃度が、SiC層2に最も近いAlN層5aから、SiC層2から最も遠いAlN層5cに向かって減少していてもよい。
 図4は、本発明の第1の実施の形態の化合物半導体基板における、Si基板表面からの距離と、複合層中のCおよびFeの濃度との関係の第3の例を示すグラフである。
 図4を参照して、本例では、GaN層4a、4b、および4cの各々の内部におけるCおよびFeの濃度は、裏面側(Si基板1に近い側)から表面側(Si基板1に遠い側)に向かって変化している。具体的には、GaN層4a内のCおよびFeの濃度は、裏面側から表面側に向かって濃度C1Aから濃度C1B(<C1<C1A)に減少している。GaN層4b内のCおよびFeの濃度は、裏面側から表面側に向かって濃度C2Aから濃度C2B(<C2<C2A)に減少している。GaN層4c内のCおよびFeの濃度は、裏面側から表面側に向かって濃度C3Aから濃度C3B(<C3<C3A)に減少している。
 GaN層4a、4b、および4cの各々のCおよびFeの平均濃度は、SiC層2に最も近いGaN層4aから、SiC層2から最も遠いGaN層4dに向かって減少している。具体的には、GaN層4aのCおよびFeの平均濃度は濃度C1である。GaN層4bのCおよびFeの平均濃度は濃度C2(<C1)である。GaN層4cのCおよびFeの平均濃度は濃度C3(<C2)である。AlN層5a、5b、および5cの各々におけるCおよびFeの濃度は、Si基板1の表面からの距離にかかわらず一定値(濃度C11)である。AlN層5a、5b、および5cの各々の層中のCおよびFeの平均濃度は、いずれも濃度C11(C3<C11<C2)である。
 本例によれば、第2の例と同様の効果を得ることができるとともに、GaN層4の内部のCおよびFeの濃度分布を変動のあるものにすることができる。
 なお、AlN層5a、5b、および5cの各々の内部におけるCおよびFeの濃度が、裏面側(Si基板1に近い側)から表面側(Si基板1に遠い側)に向かって変化していてもよい。
 図5は、本発明の第1の実施の形態の化合物半導体基板における、Si基板表面からの距離と、複合層中のCおよびFeの濃度との関係の第4の例を示すグラフである。なお図5では、GaN層4a内のCおよびFeの濃度分布のみを抜粋して示している。
 図5を参照して、本例では、GaN層4aが、CおよびFeの濃度が互いに異なる複数の層で構成されている。GaN層4aは、第1の層31と、第2の層32と、第3の層33とを含んでいる。第2の層32は、第1の層31の表面に形成されている。第3の層33は、第2の層32の表面に形成されている。第1の層31、第2の層32、および第3の層33の各々の内部のCおよびFeの濃度は、Si基板1の表面からの距離にかかわらず一定値である。第2の層32のCおよびFeの平均濃度は濃度C4である。第1の層31および第3の層33の各々のCおよびFeの平均濃度は濃度C5(<C4)である。GaN層4aのCおよびFeの平均濃度はC1(C5<C1<C4、C11<C1)である。
 本例によれば、第2の層32が耐圧を向上する役割を果たし、第1の層31および第3の層の各々がAlN層3および5aの各々との界面を平坦にする役割を果たす。その結果、耐圧および結晶の品質の両方を効果的に向上するとともに、反りおよびクラックの発生を効果的に抑制することができる。
 なお、本例において、GaN層4bおよび4cの各々は、GaN層4aの内部のCおよびFeの濃度分布と同様のCおよびFeの濃度分布を有していてもよいし、GaN層4aの内部のCおよびFeの濃度分布とは異なるCおよびFeの濃度分布を有していてもよい。AlN層5が、GaN層4aと同様に、CおよびFeの濃度が互いに異なる複数の層で構成されていてもよい。
 [第2の実施の形態]
 図6は、本発明の第2の実施の形態における化合物半導体基板の構成を示す断面図である。
 図6を参照して、本実施の形態における化合物半導体基板は、Si基板の代わりにSOI基板1を備えている点において、第1の実施の形態の化合物半導体基板とは異なっている。SOI基板とは、絶縁膜上に形成した単結晶Siの基板である。SOI基板1は、Si基板21と、SiO2(二酸化ケイ素)層22と、SOI層23とを含んでいる。Si基板21の表面にはSiO2層22が形成されている。SiO2層22の表面にはSiよりなるSOI層23が形成されている。SOI基板1は任意の方法で作製される。
 本実施の形態における化合物半導体基板の上述以外の構成や、複合層中のCおよびFeの濃度分布などは、第1の実施の形態における化合物半導体基板の場合と同様であるため、同一の部材には同一の符号を付し、その説明は繰り返さない。
 本実施の形態によれば、SiC層2の下地としてSOI基板1を用いることで、化合物半導体基板の接合容量を小さくすることができ、耐圧を向上することができる。
 [その他]
 化合物半導体基板が複数の複合層6を備え、複数の複合層6の各々におけるGaN層4に相当する層がAlvInwGa1-v-wN層(0≦v≦0.3、0≦w≦0.4、v<a、1-a-b<1-v-w)で構成されている場合、複数の複合層6における一のAlvInwGa1-v-wN層のAl、In、およびGaの各々の組成比と、他のAlvInwGa1-v-wN層のAl、In、およびGaの各々の組成比とは、互いに異なっていてもよい。また、複数の複合層6の各々におけるAlN層5に相当する層がAlxInyGa1-x-yN層(v<x≦1、0≦y<1、0<x+y≦1、1-x-y<1-v-w、c<x、1-x-y<1-c-d)で構成されている場合、複数の複合層6における一のAlxInyGa1-x-yN層のAl、In、およびGaの各々の組成比と、他のAlxInyGa1-x-yN層のAl、In、およびGaの各々の組成比とは、互いに異なっていてもよい。
 化合物半導体基板に形成されるデバイスは任意のデバイスであればよく、上述のものの他、トランジスタ、LED(Light Emitting Diode)、サイリスタ、または半導体レーザーなどであってもよい。化合物半導体基板は、AlxInyGa1-x-yN層の表面側に形成された第1の電極と第2電極との間に流れる電流の大きさが、第1の電極と第2の電極との間の電圧に依存するものであればよい。
 上述の実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
 1 Si(ケイ素)基板またはSOI(Silicon On Insulator)基板
 2 SiC層
 3,5,5a,5b,5c AlN(窒化アルミニウム)層
 4,4a,4b,4c,7 GaN(窒化ガリウム)層
 6,6a,6b,6c 複合層
 8 AlGaN(窒化アルミニウムガリウム)層
 11 ソース電極
 12 ドレイン電極
 13 ゲート電極
 21 Si基板
 22 SiO2(酸化ケイ素)層
 23 Si層
 31 第1の層
 32 第2の層
 33 第3の層

Claims (13)

  1.  Si基板またはSOI(Silicon On Insulator)基板と、
     前記基板の表面に形成されたSiC層と、
     前記SiC層の表面に形成されたAlaInbGa1-a-bN層(0<a≦1、0≦b<1、0≦1-a-b<1、a>b、a>1-a-b)と、
     前記AlaInbGa1-a-bN層の表面に形成された複合層と、
     前記複合層の表面に形成された前記AlcIndGa1-c-dN層(0≦c≦0.3、0≦d≦0.4、c<a、1-a-b<1-c-d)とを備え、
     前記複合層は、AlvInwGa1-v-wN層(0≦v≦0.3、0≦w≦0.4、v<a、1-a-b<1-v-w)と、前記AlvInwGa1-v-wN層の表面に形成されたAlxInyGa1-x-yN層(v<x≦1、0≦y<1、0≦1-x-y<1、1-x-y<1-v-w、c<x、1-x-y<1-c-d、x>y、x>1-x-y)とを含み、
     少なくとも1つの前記複合層において、前記AlvInwGa1-v-wN層中のCおよびFeの平均濃度は、前記AlxInyGa1-x-yN層中のCおよびFeの平均濃度よりも高い、化合物半導体基板。
  2.  前記複合層は1層以上9層以下である、請求項1に記載の化合物半導体基板。
  3.  前記複合層は複数であり、
     複数の前記複合層のうち少なくとも1つの前記複合層における前記AlvInwGa1-v-wN層はCを含む、請求項2に記載の化合物半導体基板。
  4.  前記複数の複合層における前記AlvInwGa1-v-wN層の各々のCおよびFeの平均濃度は、前記SiC層に最も近い前記AlvInwGa1-v-wN層から、前記SiC層から最も遠い前記AlvInwGa1-v-wN層に向かって減少している、請求項3に記載の化合物半導体基板。
  5.  前記複数の複合層は3層以上6層以下である、請求項3に記載の化合物半導体基板。
  6.  前記複数の複合層における一の前記AlvInwGa1-v-wN層のAl、In、およびGaの各々の組成比と、他の前記AlvInwGa1-v-wN層のAl、In、およびGaの各々の組成比とは互いに異なり、
     前記複数の複合層における一の前記AlxInyGa1-x-yN層のAl、In、およびGaの各々の組成比と、他の前記AlxInyGa1-x-yN層のAl、In、およびGaの各々の組成比とは互いに異なる、請求項3に記載の化合物半導体基板。
  7.  少なくとも1つの前記複合層における前記AlvInwGa1-v-wN層中のCおよびFeの平均濃度は、1×1018原子/cm3以上1×1020原子/cm3以下である、請求項1に記載の化合物半導体基板。
  8.  少なくとも1つの前記複合層における前記AlvInwGa1-v-wN層中のCおよびFeの平均濃度は、3×1018原子/cm3以上1×1019原子/cm3以下である、請求項7に記載の化合物半導体基板。
  9.  少なくとも1つの前記複合層における前記AlvInwGa1-v-wN層の内部のCおよびFeの濃度は、前記SiC層に近い側から前記SiC層から遠い側に向かう方向で変化している、請求項1に記載の化合物半導体基板。
  10.  少なくとも1つの前記複合層における前記AlvInwGa1-v-wN層は、第1の層と、前記第1の層の表面に形成された第2の層と、前記第2の層の表面に形成された第3の層とを含み、
     前記第2の層中のCおよびFeの平均濃度は、前記第1の層中のCおよびFeの平均濃度および前記第3の層中のCおよびFeの平均濃度よりも高い、請求項1に記載の化合物半導体基板。
  11.  前記AlvInwGa1-v-wN層はAlvGa1-vN層(0≦v≦0.3、v<a、1-a-b<1-v)であり、
     前記AlxInyGa1-x-yN層はAlxGa1-xN層(v<x≦1、0<x≦1、1-x<1-v、c<x、1-x<1-c-d、x>1-x)である、請求項1に記載の化合物半導体基板。
  12.  前記AlvInwGa1-v-wN層はGaN層であり、
     前記AlxInyGa1-x-yN層はAlN層である、請求項11に記載の化合物半導体基板。
  13.  前記AlcIndGa1-c-dN層の表面側に形成された第1および第2電極をさらに備え、
     前記第1の電極と前記第2の電極との間に流れる電流の大きさは、前記第1の電極と前記第2の電極との間の電圧に依存する、請求項1に記載の化合物半導体基板。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3544045A4 (en) * 2016-11-18 2019-09-25 Air Water Inc. METHOD FOR PRODUCING A COMPOSED SEMICONDUCTOR SUBSTRATE AND COMPOUND SEMICONDUCTOR SUBSTRATE
WO2020161791A1 (ja) * 2019-02-05 2020-08-13 三菱電機株式会社 半導体装置および半導体装置の製造方法
EP3723114A4 (en) * 2017-12-08 2021-01-20 Air Water Inc. COMPOSITE SEMICONDUCTOR SUBSTRATE
JP2021507523A (ja) * 2017-12-21 2021-02-22 エピガン ナムローゼ フェンノートシャップ シリコン基板上に炭化ケイ素を形成するための方法
JPWO2022219861A1 (ja) * 2021-04-15 2022-10-20
JP2023103681A (ja) * 2022-01-14 2023-07-27 富士電機株式会社 窒化物半導体装置の製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6781095B2 (ja) * 2017-03-31 2020-11-04 エア・ウォーター株式会社 化合物半導体基板
JP6692334B2 (ja) 2017-09-20 2020-05-13 株式会社東芝 半導体基板及び半導体装置
JP6898222B2 (ja) * 2017-12-27 2021-07-07 エア・ウォーター株式会社 化合物半導体基板
JP2020098829A (ja) * 2018-12-17 2020-06-25 株式会社ナノマテリアル研究所 パワーデバイスの製造方法およびそれにより製造されるパワーデバイス
JP7158272B2 (ja) 2018-12-25 2022-10-21 エア・ウォーター株式会社 化合物半導体基板
JP2020113693A (ja) * 2019-01-16 2020-07-27 エア・ウォーター株式会社 化合物半導体基板
WO2020155096A1 (zh) * 2019-02-01 2020-08-06 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
CN114556529B (zh) * 2019-10-23 2025-02-25 三菱电机株式会社 半导体晶片及其制造方法
US12289901B2 (en) 2021-04-12 2025-04-29 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US20220328678A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US12125801B2 (en) 2021-04-12 2024-10-22 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US12317532B2 (en) 2021-04-12 2025-05-27 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US12125902B2 (en) 2021-04-12 2024-10-22 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
WO2022217413A1 (en) 2021-04-12 2022-10-20 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing thereof
US12279444B2 (en) 2021-04-12 2025-04-15 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US12274082B2 (en) 2021-04-12 2025-04-08 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
CN114864379B (zh) * 2022-04-22 2026-01-27 江苏第三代半导体研究院有限公司 改善位错缺陷的外延方法及其外延片
TW202414543A (zh) * 2022-07-27 2024-04-01 日商新唐科技日本股份有限公司 半導體裝置及半導體裝置之製造方法
TWI838935B (zh) * 2022-08-18 2024-04-11 環球晶圓股份有限公司 發光元件結構
CN118588710A (zh) * 2023-03-02 2024-09-03 苏州晶湛半导体有限公司 一种复合衬底及其制备方法
EP4614548A1 (en) * 2024-03-08 2025-09-10 Epinovatech AB A semiconductor structure with strained bottom layer
KR102923407B1 (ko) * 2024-04-02 2026-02-06 웨이브로드 주식회사 전기 절연성이 강화된 GaN HEMT용 에피택시 웨이퍼 및 그 제조 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216671A (ja) * 2005-02-02 2006-08-17 Toshiba Corp 窒素化合物半導体素子
JP2010123725A (ja) * 2008-11-19 2010-06-03 Sanken Electric Co Ltd 化合物半導体基板及び該化合物半導体基板を用いた半導体装置
JP2010232297A (ja) * 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体装置
JP2011082494A (ja) 2009-09-14 2011-04-21 Covalent Materials Corp 化合物半導体基板
JP2012243868A (ja) * 2011-05-17 2012-12-10 Advanced Power Device Research Association 半導体素子及びその製造方法
JP2013069714A (ja) 2011-09-20 2013-04-18 Advanced Power Device Research Association 窒化物半導体素子及び製造方法
JP2013070053A (ja) * 2011-09-21 2013-04-18 Internatl Rectifier Corp 不純物濃度を選択的に減少させたiii−v族デバイス構造
JP2013179121A (ja) 2012-02-28 2013-09-09 Air Water Inc 半導体基板の製造方法および半導体基板
JP2014049674A (ja) 2012-09-03 2014-03-17 Hitachi Metals Ltd 窒化物半導体ウェハ
JP2014072429A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3752810B2 (ja) * 1997-11-26 2006-03-08 昭和電工株式会社 エピタキシャルウェハおよびその製造方法並びに半導体素子
JP5224311B2 (ja) * 2007-01-05 2013-07-03 古河電気工業株式会社 半導体電子デバイス
US9276066B2 (en) * 2012-09-25 2016-03-01 Fuji Electric Co., Ltd. Semiconductor multi-layer substrate and semiconductor element
US9245736B2 (en) * 2013-03-15 2016-01-26 Semiconductor Components Industries, Llc Process of forming a semiconductor wafer
US9748344B2 (en) * 2015-07-08 2017-08-29 Coorstek Kk Nitride semiconductor substrate having recesses at interface between base substrate and initial nitride
FR3041470B1 (fr) * 2015-09-17 2017-11-17 Commissariat Energie Atomique Structure semi-conductrice a tenue en tension amelioree
JP6465785B2 (ja) * 2015-10-14 2019-02-06 クアーズテック株式会社 化合物半導体基板

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216671A (ja) * 2005-02-02 2006-08-17 Toshiba Corp 窒素化合物半導体素子
JP2010123725A (ja) * 2008-11-19 2010-06-03 Sanken Electric Co Ltd 化合物半導体基板及び該化合物半導体基板を用いた半導体装置
JP2010232297A (ja) * 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体装置
JP2011082494A (ja) 2009-09-14 2011-04-21 Covalent Materials Corp 化合物半導体基板
JP2012243868A (ja) * 2011-05-17 2012-12-10 Advanced Power Device Research Association 半導体素子及びその製造方法
JP2013069714A (ja) 2011-09-20 2013-04-18 Advanced Power Device Research Association 窒化物半導体素子及び製造方法
JP2013070053A (ja) * 2011-09-21 2013-04-18 Internatl Rectifier Corp 不純物濃度を選択的に減少させたiii−v族デバイス構造
JP2013179121A (ja) 2012-02-28 2013-09-09 Air Water Inc 半導体基板の製造方法および半導体基板
JP2014049674A (ja) 2012-09-03 2014-03-17 Hitachi Metals Ltd 窒化物半導体ウェハ
JP2014072429A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3544045A4 (en) * 2016-11-18 2019-09-25 Air Water Inc. METHOD FOR PRODUCING A COMPOSED SEMICONDUCTOR SUBSTRATE AND COMPOUND SEMICONDUCTOR SUBSTRATE
US11476115B2 (en) 2016-11-18 2022-10-18 Air Water Inc. Compound semiconductor substrate comprising a SiC layer
EP3723114A4 (en) * 2017-12-08 2021-01-20 Air Water Inc. COMPOSITE SEMICONDUCTOR SUBSTRATE
JP2021507523A (ja) * 2017-12-21 2021-02-22 エピガン ナムローゼ フェンノートシャップ シリコン基板上に炭化ケイ素を形成するための方法
JP7330189B2 (ja) 2017-12-21 2023-08-21 ソイテック ベルジャム ナムローゼ フェンノートシャップ シリコン基板上に炭化ケイ素を形成するための方法
JPWO2020161791A1 (ja) * 2019-02-05 2021-10-14 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP7120334B2 (ja) 2019-02-05 2022-08-17 三菱電機株式会社 半導体装置および半導体装置の製造方法
WO2020161791A1 (ja) * 2019-02-05 2020-08-13 三菱電機株式会社 半導体装置および半導体装置の製造方法
JPWO2022219861A1 (ja) * 2021-04-15 2022-10-20
WO2022219861A1 (ja) * 2021-04-15 2022-10-20 ソニーグループ株式会社 半導体装置、及び無線通信装置
JP7806788B2 (ja) 2021-04-15 2026-01-27 ソニーグループ株式会社 半導体装置、及び無線通信装置
JP2023103681A (ja) * 2022-01-14 2023-07-27 富士電機株式会社 窒化物半導体装置の製造方法
JP7815775B2 (ja) 2022-01-14 2026-02-18 富士電機株式会社 窒化物半導体装置の製造方法

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