WO2016185837A1 - 熱抵抗解析モデル、および半導体集積回路 - Google Patents

熱抵抗解析モデル、および半導体集積回路 Download PDF

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    • G06F2119/08—Thermal analysis or thermal optimisation

Definitions

  • This embodiment relates to a thermal resistance analysis model and a semiconductor integrated circuit.
  • the ambient temperature Ta of the device is greatly influenced by the arrangement of each heat generating component on the mounting substrate.
  • CFD computational Fluid Dynamics
  • This embodiment provides a highly accurate thermal resistance analysis model as a thermal resistance analysis model of a semiconductor integrated circuit that generates local heat, and a semiconductor integrated circuit to which this thermal resistance analysis model is applied.
  • a die that constitutes a bottom inner node, and a semiconductor chip that is disposed on the die and has a local heat generating portion that constitutes a junction node, and that constitutes an additional plate node.
  • the semiconductor integrated circuit includes a first thermal resistance between the junction node and the plate node, and a second thermal resistance between the plate node and the bottom inner node, and the semiconductor integrated circuit is represented by a multi-thermal resistance network.
  • a thermal resistance analysis model is provided.
  • the die constituting the bottom inner node, the first local heat generating part arranged on the die and constituting the first junction node, and the first local heat generating part are separated from each other.
  • a thermal resistance analysis model that has four thermal resistances and represents the semiconductor integrated circuit with a multi-thermal resistance network It is.
  • a semiconductor integrated circuit to which the above thermal resistance analysis model is applied is provided.
  • thermo resistance analysis model as a thermal resistance analysis model of a semiconductor integrated circuit that locally generates heat, and a semiconductor integrated circuit to which this thermal resistance analysis model is applied.
  • FIG. 1 is a bird's-eye view of a semiconductor integrated circuit to which a thermal resistance analysis model according to a first embodiment is applied.
  • the semiconductor integrated circuit to which the thermal resistance analysis model according to the first embodiment is applied (a) an explanatory diagram of a top inner TI, a top outer TO, a side SI, and a lead LE, and (b) a lead side LES of the lead LE and Explanatory drawing of lead foot LEF.
  • FIG. 1 An explanatory view of the shape of a detailed model (no standard) as a CFD applied thermal resistance analysis model according to a comparative example.
  • a numerical example of the junction temperature and thermal resistance ⁇ JA of the semiconductor chip when the entire surface is heated calculated using a detailed model.
  • a numerical example of the junction temperature and thermal resistance ⁇ JA of the semiconductor chip when the entire surface is heated calculated by applying the DELPHI model.
  • a numerical example of the junction temperature and thermal resistance ⁇ JA of a semiconductor chip during local heat generation calculated by applying a detailed model.
  • a numerical example of the junction temperature and thermal resistance ⁇ JA of a semiconductor chip at the time of local heat generation calculated by applying the DELPHI model As a comparative example, a numerical example of the junction temperature and thermal resistance ⁇ JA of a semiconductor chip at the time of local heat generation calculated by applying the DELPHI model.
  • A As a comparative example, a bird's-eye view of a semiconductor chip when the entire surface heat is applied to which the DELPHI model is applied, and (b) an explanatory diagram of the shape of the DELPHI model corresponding to FIG.
  • FIG. 3 is an explanatory diagram of a shape between a junction node JN and a bottom inner node BI in a local DELPHI model to which a plate node PN is added as a thermal resistance analysis model according to the first embodiment.
  • the bird's-eye view block diagram of the semiconductor integrated circuit which applies the local DELPHI model which added the plate node PN as a thermal resistance analysis model which concerns on 1st Embodiment.
  • (A) In the semiconductor integrated circuit to which the thermal resistance analysis model according to the first embodiment is applied, a schematic diagram in a cross-sectional direction of the semiconductor chip 10 (PN) for explaining a state where an isothermal line ET is drawn from the junction node JN.
  • (B) In the semiconductor integrated circuit corresponding to FIG. 14 to which the thermal resistance analysis model according to the first embodiment is applied, a schematic top view of a semiconductor chip for explaining a state in which an isotherm is drawn from the junction node JN. The thermal resistance analysis result of each part of the semiconductor integrated circuit to which the local DELPHI model is applied as the thermal resistance analysis model according to the first embodiment.
  • FIG. 20 are substrate specifications, (a) a schematic cross-sectional structure diagram of a 1s (one layer) substrate, (b) a schematic cross-sectional structure diagram of a 2s (two-layer) substrate, and (c) a 2s2p (four-layer) substrate.
  • FIG. FIG. 3 is an explanatory diagram of a semiconductor integrated circuit that considers heat dissipation in the upper surface direction of the semiconductor integrated circuit during local heat generation in the local DELPHI model as a thermal resistance analysis model according to the first embodiment.
  • FIG. 5 is an explanatory diagram of a shape portion of a local DELPHI model expressing a plurality of local heat generations.
  • A A schematic plan view of an integrated circuit for system power supply to which a local DELPHI model expressing a plurality of local heat generations is applied as a thermal resistance analysis model according to the second embodiment, and (b) in FIG.
  • the bird's-eye view of the semiconductor integrated circuit to which the local DELPHI model expressing (A) Schematic plan view of a semiconductor chip to which a local DELPHI model is applied when it has three junction nodes as a thermal resistance analysis model according to the third embodiment, and (b) a third embodiment.
  • the top inner node TI may be simply expressed as a top inner TI.
  • a bird's-eye view configuration example of the semiconductor integrated circuit 100 to which the thermal resistance analysis model according to the first embodiment is applied is expressed as shown in FIG.
  • a semiconductor (LSI) chip can be mounted in the semiconductor integrated circuit 100.
  • the description of each part of the top inner TI, the top outer TO, the side SI, and the lead LE is as shown in FIG. Is done.
  • the description of each part of the lead foot LEF and the lead side LES of the lead LE is expressed as shown in FIG.
  • each part of the bottom inner BI and the bottom outer BO is described as shown in FIG.
  • the description of each part of the top outer TO is expressed as shown in FIG.
  • the description of the junction node JN is expressed as shown in FIG.
  • the description of the side SI and lead LE portions is expressed as shown in FIG.
  • the CFD applied thermal resistance analysis model according to the comparative example can be selected from three models, a detailed model, a DELPHI model, and a two resistance model, depending on the purpose of the analysis.
  • the detailed model models the internal structure in as much detail as possible while simplifying it using the fact that it is thermally equivalent.
  • the 2-resistance model is generally the simplest form, and the shape is simply modeled as two thermal resistances.
  • the DELPHI model is a more detailed thermal resistance model than the two-resistance model modeled with six or more thermal resistances.
  • the description of the shape of the 2-resistance compact model (JESD15-3) is expressed as shown in FIG.
  • the shape of the two-resistance compact model (JESD15-3) includes a simple model in which the semiconductor integrated circuit 100 is simply divided up and down from the junction node JN.
  • the two-resistance compact model (JESD15-3) includes a junction node JN, a case node CN, a board node BN, and a thermal resistance ⁇ JC arranged between the junction node JN and the case node CN.
  • junction node JN corresponds to a junction portion serving as a heat source of the semiconductor chip.
  • case node CN corresponds to a case portion arranged upward from the junction node JN.
  • board node BN corresponds to a mounting substrate portion on which a semiconductor chip is mounted.
  • the 2-resistance compact model (JESD15-3) has a junction node JN composed of one node. Moreover, the accuracy as the heat generation model is low.
  • the shape of the DELPHI compact model (JESD15-4) includes a model in which a semiconductor integrated circuit is expressed by a multi-heat resistance network, as shown in FIG. That is, as shown in FIG. 5, the DELPHI compact model (JESD15-4) includes a junction node JN, a top inner node TI, a top outer node TO, a bottom inner node BI, a bottom outer node BO, and a side node.
  • thermal resistance ⁇ JTI disposed between junction node JN and top inner node TI
  • thermal resistance ⁇ JTO disposed between junction node JN and top outer node TO
  • junction node JN side node Thermal resistance ⁇ JS disposed between SI, thermal resistance ⁇ JL disposed between junction node JN and lead node LE, thermal resistance ⁇ JBI disposed between junction node JN and bottom inner node BI, and junction node JN Bottom out
  • the thermal resistance ⁇ JBO disposed between the node BO and the top inner node TI and the top outer node TO, the thermal resistance ⁇ TS disposed between the top inner node TI and the side node SI, and the top Thermal resistance ⁇ TL arranged between outer node TO and lead node LE, thermal resistance ⁇ S B arranged between side node SI and bottom inner node BI, and heat arranged between lead node LE and bottom outer node BO
  • a resistance ⁇ LB and a thermal resistance ⁇ BIO disposed between the bottom inner node BI and the
  • the bottom inner node BI and the bottom outer node BO correspond to the inner portion and the outer portion of the mounting substrate portion on which the semiconductor chip is mounted in the semiconductor integrated circuit.
  • the top inner node TI and the top outer node TO are, as shown in FIGS. 2A and 3B, an inner portion and an outer portion of the upper case portion in which the semiconductor chip is disposed. It corresponds to.
  • the junction node JN corresponds to a junction portion that becomes a heat source of the semiconductor chip in the semiconductor integrated circuit.
  • the side node SI and the lead node LE are provided in the side portion of the case portion on which the semiconductor chip is mounted and the lead terminal arrangement portion in the semiconductor integrated circuit. It corresponds.
  • the DELPHI compact model (JESD15-4) has a junction node JN composed of one node. Further, the accuracy as the heat generation model is good, but it is difficult to cope with local heat generation.
  • the description of the shape of the detailed model (no standard) of the semiconductor integrated circuit 100M is expressed as shown in FIG. That is, the detailed model is a model with a low abstraction level because it includes the semiconductor chip constituting the semiconductor integrated circuit 100M, the dimensions and physical property values of each component, and the like.
  • the accuracy of the detailed model is the best as the heat generation model, but it is difficult to obtain in practice because it contains internal detailed information, and there is no standard, and the quality is different for each company.
  • calculation time is required and compatibility between analysis tools is low.
  • the detailed model according to the comparative example has difficulty in availability. Further, the two-resistance model according to the comparative example cannot be used for detailed design. On the other hand, the DELPHI model according to the comparative example is realistic, but it is difficult to cope with local heat generation.
  • junction temperature 82.5 ° C.
  • thermal resistance ⁇ JA 20.6 ° C./W.
  • junction temperature 82.6 ° C.
  • thermal resistance ⁇ JA 20.7 ° C./W.
  • the calculation result of the junction temperature and thermal resistance ⁇ JA of the semiconductor chip during the entire surface heat generation calculated by applying the DELPHI model is substantially the same as the calculation result of the detailed model. The accuracy is good.
  • FIG. 9 a numerical example of the junction temperature and the thermal resistance ⁇ JA of the semiconductor chip during local heat generation calculated by applying a detailed model is expressed as shown in FIG.
  • the maximum junction temperature is 115.5 ° C.
  • the thermal resistance ⁇ JA is 31.6 ° C./W.
  • junction temperature 91.9 ° C.
  • thermal resistance ⁇ JA 23.7 ° C./W.
  • the calculation results of the semiconductor chip junction temperature and thermal resistance ⁇ JA during local heat generation calculated using the DELPHI model show significantly different values from the detailed model calculation results.
  • the accuracy as a heat generation model is low.
  • the DELPHI model does not support local heat generation.
  • FIG. 11A the bird's-eye view configuration of the semiconductor chip 10 during the entire surface heat generation to which the DELPHI model is applied is represented as shown in FIG. 11A, and the description of the DELPHI model shape corresponding to FIG. It is expressed as shown in (b).
  • FIG. 11A in the semiconductor chip 10 in the entire surface heat generation to which the DELPHI model is applied, the entire semiconductor chip 10 is represented as the junction node JN itself.
  • FIG. 11B for explaining the shape of the DELPHI model corresponding to FIG. 11A is similar to the shape of the DELPHI compact model (JESD15-4) shown in FIG. Since the model expressed by is provided, redundant description is omitted.
  • FIG. 12A The bird's-eye view configuration of the semiconductor chip 10 to which the local DELPHI model is applied as the thermal resistance analysis model according to the first embodiment is expressed as shown in FIG. 12A and corresponds to the local DELPHI corresponding to FIG.
  • the description of the shape of the model is expressed as shown in FIG.
  • a local DELPHI model expressing local heat generation in the semiconductor chip 10 can be provided by adding one plate node PN. That is, in the thermal resistance analysis model according to the first embodiment, as shown in FIG. 12A, in the semiconductor chip 10, a local heat generating part in a junction part such as a power transistor is expressed by a junction node JN. A portion of the semiconductor chip 10 other than the local heat generating portion is expressed by a plate node PN.
  • the shape of the local DELPHI model includes a model in which a semiconductor integrated circuit is represented by a multi-thermal resistance network, as shown in FIG.
  • the local DELPHI model as the thermal resistance analysis model according to the first embodiment includes a junction node JN, an added plate node PN, a top inner node TI, as shown in FIG. Top outer node TO, bottom inner node BI, bottom outer node BO, side node SI, lead node LE, thermal resistance ⁇ JTI disposed between junction node JN and top inner node TI, and junction node JN Thermal resistance ⁇ JTO disposed between the top outer node TO, thermal resistance ⁇ JS disposed between the junction node JN and the side node SI, thermal resistance ⁇ JL disposed between the junction node JN and the lead node LE, and a junction node Arranged between JN and plate node PN Thermal resistance ⁇ JP, thermal resistance ⁇ PBI disposed between plate node PN and bottom inner node BI, thermal resistance ⁇ JBO disposed between junction node JN and bottom outer node BO, top inner node TI and top outer node Thermal resistance ⁇ TIO disposed between
  • bottom inner node BI and the bottom outer node BO correspond to the inner portion and the outer portion of the mounting substrate portion on which the semiconductor chip 10 is mounted in the semiconductor integrated circuit, as in FIG.
  • top inner node TI and the top outer node TO are, as in FIGS. 2 (a) and 3 (b), an inner portion and an outer portion of the upper surface case portion where the semiconductor chip 10 is disposed in the semiconductor integrated circuit. It corresponds to.
  • the junction node JN corresponds to a junction portion that becomes a local heat source of the semiconductor chip 10 in the semiconductor integrated circuit.
  • the additional plate node PN corresponds to the semiconductor chip 10 (PN) other than the junction node JN that becomes a local heat source of the semiconductor chip 10 in the semiconductor integrated circuit, as shown in FIG. Yes.
  • the side node SI and the lead node LE are provided in the side portion of the case portion on which the semiconductor chip 10 is mounted and the lead terminal arrangement portion in the semiconductor integrated circuit. It corresponds.
  • the local DELPHI model as the thermal resistance analysis model according to the first embodiment, one plate node PN is added, the local heat generation part is expressed by the junction node JN, and the semiconductor chip 10 other than the local heat generation part is represented.
  • the plate node PN By expressing the plate node PN, local heat generation in the chip can be expressed with high accuracy.
  • FIG. 13 is an extraction of the broken line portion of FIG.
  • the bird's-eye view configuration of the semiconductor integrated circuit 100 to which the local DELPHI model to which the plate node PN is added is applied as the thermal resistance analysis model according to the first embodiment is expressed as shown in FIG.
  • the semiconductor integrated circuit 100 to which the local DELPHI model is applied as a thermal resistance analysis model includes a die 14, a die connection unit 12, and a semiconductor chip 10.
  • the semiconductor chip 10 is disposed on the die 14 via the die connection part 12.
  • the die 14 constitutes an island such as a metal layer mounted on the substrate, and corresponds to the bottom inner node BI in the local DELPHI model.
  • the die connection part 12 is composed of a solder layer or the like that connects the die 14 and the semiconductor chip 10.
  • the local heat generating part of the semiconductor chip 10 is represented by a junction node JN.
  • the semiconductor chip 10 portion other than the local heat generating portion (junction node JN) is represented by a plate node PN, but the center CE of the semiconductor chip 10 substantially corresponds to the plate node PN. That is, the semiconductor chip 10 includes a local heat generating portion (junction node JN) including a junction portion such as a power transistor, and a semiconductor chip 10 (plate node PN) other than the local heat generating portion (JN).
  • a thermal resistance ⁇ JP is disposed between the junction node JN and the plate node PN (CE), and a thermal resistance ⁇ PBI is disposed between the plate node PN and the bottom inner node BI.
  • the local DELPHI model as the thermal resistance analysis model according to the first embodiment can accurately express local heat generation in the chip by adding one plate node PN and adding a network.
  • Chip temperature distribution A schematic bird's-eye view of the chip temperature distribution simulation result of the semiconductor chip to which the thermal resistance analysis model according to the first embodiment is applied is expressed as shown in FIG. As shown in FIG. 15, the maximum temperature in the local heat generating portion is about 115.5 ° C., and the temperature of the central portion of the semiconductor chip is about 79.4 ° C.
  • FIG. 16 A schematic diagram of a heat flux simulation result in the vicinity of the junction node JN corresponding to the local heat generating portion of the semiconductor chip to which the thermal resistance analysis model according to the first embodiment is applied is expressed as shown in FIG.
  • FIG. 16 when the heat flux is displayed as a vector, it can be seen that most of the heat flux flows downward (bottom inner node side: substrate side such as Cu). The heat flow rate flowing downward is about 2.94 W from the CFD simulation result.
  • FIG. 10 a schematic diagram in the cross-sectional direction of the semiconductor chip 10 (PN) for explaining the appearance of the isothermal line ET from the junction node JN is shown in FIG. It is expressed as shown in (a).
  • the isotherm ET is indicated by a broken line as shown in FIG.
  • the thermal resistance between the isothermal lines ET near the junction node JN and the junction node JN is represented by, for example, ⁇ 1, and sequentially, the thermal resistance between the isothermal lines ET is represented by, for example, ⁇ 2 ⁇ ⁇ 3.
  • FIG. 14 a schematic upper surface of the semiconductor chip 10 (PN) for explaining a state in which an isotherm is drawn from the junction node JN.
  • the figure is represented as shown in FIG.
  • the isotherm ET is indicated by a broken line as shown in FIG.
  • the isotherm ET is drawn from the junction node JN to the semiconductor chip 10 (PN) center CE, and the thermal resistance ⁇ JP to that point is calculated.
  • the semiconductor chip 10 (PN) center CE substantially corresponds to the plate node PN.
  • the isotherm ET is drawn from the junction node JN at an arbitrary position to the semiconductor chip 10 (PN) center CE, and the thermal resistance up to that point is drawn.
  • PN semiconductor chip 10
  • the thermal resistance from the center CE of the semiconductor chip 10 (PN) to the bottom inner node BI is represented by ⁇ PBI.
  • the thermal resistance analysis result of each part of the semiconductor integrated circuit to which the local DELPHI model is applied as the thermal resistance analysis model according to the first embodiment is expressed as shown in FIG.
  • the analysis result of the thermal resistance arranged between the start point node and the end point node is indicated by a numerical value (° C./W).
  • the thermal resistance between the top inner node TI and the top outer node TO is 1480.252 (° C./W).
  • the thermal resistance between the plate node PN and the junction node JN is 12.3 (° C./W).
  • the thermal resistance between the plate node PN and the bottom inner node BI is 2.26567 (° C./W).
  • thermal resistance ⁇ JA As a comparative example, a numerical example of the junction temperature and the thermal resistance ⁇ JA of the semiconductor chip at the time of local heat generation calculated by applying a detailed model is expressed as shown in FIG. In the detailed model, the maximum junction temperature is about 115.5 ° C., and the thermal resistance ⁇ JA is about 31.6 ° C./W.
  • junction temperature and the thermal resistance ⁇ JA of the semiconductor chip during the entire heat generation calculated by applying the DELPHI model is expressed as shown in FIG.
  • a junction temperature of about 91.9 ° C. and a thermal resistance ⁇ JA of about 23.7 ° C./W are obtained.
  • thermal resistance analysis model numerical examples of the junction temperature and the thermal resistance ⁇ JA of the semiconductor chip to which the local DELPHI model is applied are expressed as shown in FIG.
  • the maximum junction temperature is about 115.4 ° C.
  • the thermal resistance ⁇ JA is about 31.6 ° C./W.
  • the result calculated by applying the DELPHI model is a numerical example of the junction temperature and the thermal resistance ⁇ JA of the semiconductor chip when the entire surface generates heat. Therefore, a relative error compared to the result calculated by applying the detailed model. Is big.
  • the result calculated by applying the local DELPHI model as the thermal resistance analysis model according to the first embodiment by adding the plate node PN, the junction temperature and thermal resistance ⁇ of the semiconductor chip at the time of local heat generation are obtained. Since this is a numerical example of JA, the error is relatively small compared with the result calculated by applying the detailed model, and a good result is obtained.
  • FIG. 21A a schematic cross-sectional structure of a 1s (one layer) substrate is represented as shown in FIG. 21A, and a schematic cross-sectional structure of a 2s (two layer) substrate is shown in FIG.
  • the schematic cross-sectional structure of the 2s2p (4-layer) substrate is expressed as shown in FIG.
  • the 1s (single layer) substrate includes an insulating substrate 150 and a first electrode layer (footprint) S1 disposed on the insulating substrate 150, as shown in FIG.
  • the semiconductor chip 10 is disposed on the first electrode layer (footprint) S1 via the die 14 (BI).
  • the 2s (two-layer) substrate includes an insulating substrate 150, a first electrode layer (footprint) S1 disposed on the insulating substrate 150, and a first electrode layer of the insulating substrate 150.
  • the second electrode layer S2 is provided on the back surface facing the S1.
  • the 2s2p (four-layer) substrate includes an insulating substrate 150, a first electrode layer (footprint) S1 disposed on the insulating substrate 150, and a first electrode layer of the insulating substrate 150.
  • (Footprint) Second electrode layer S2 disposed on the back surface facing S1, first plane electrode layer P1 embedded in insulating substrate 150, first plane electrode layer P1, and second electrode layer S2 And a second plane electrode layer P2 embedded in the inside of the insulating substrate 150.
  • the semiconductor chip 10 is disposed on the first electrode layer (footprint) S1 via the die 14 (BI).
  • the second electrode layer S2 can be applied as a ground electrode layer.
  • the first plane electrode layer P1 may be held at the ground potential (GND), and the second plane electrode layer P2 may be held at the potential of the power supply voltage V CC .
  • the heat source 1ch corresponds to, for example, a case where a heat source of a plurality of channels is assumed and only one channel among them generates heat.
  • the multiple-channel heat source corresponds to, for example, a case in which a plurality of power transistors are arranged in parallel and a plurality of junction nodes are included.
  • Tj is the junction temperature.
  • TPN is the die temperature, which is the temperature of the die 14 called the bottom inner or island.
  • Ta is the ambient temperature.
  • P (W) is power consumption.
  • ⁇ JA is a thermal resistance, and represents the thermal resistance between the junction node JN and the surrounding environment. In FIG. 20, the error of the thermal resistance ⁇ JA from the detailed model is also displayed in%.
  • the local DELPHI model is applied as the thermal resistance analysis model according to the first embodiment, it can be sufficiently applied even when the heat dissipation performance of the substrate is changed.
  • the description of the semiconductor integrated circuit 100 that considers heat dissipation toward the top surface of the semiconductor chip during local heat generation is expressed as shown in FIG. .
  • the error can be reduced by adding a network to the upper surface side of the semiconductor chip.
  • local heat generation can be modeled.
  • thermo resistance analysis model as a thermal resistance analysis model of a semiconductor integrated circuit that locally generates heat, and a semiconductor integrated circuit to which this thermal resistance analysis model is applied.
  • a thermal resistance analysis model according to the second embodiment a bird's-eye view configuration of a semiconductor chip 10 to which a plurality of examples of local heat generation, that is, a local DELPHI model in which a plurality of junction nodes JN1 and JN2 and a plate node PN are added, 23 (a), and the description of the shape portion of the local DELPHI model is expressed as shown in FIG. 23 (b).
  • a local DELPHI model expressing a plurality of local heat generations in the chip can be provided. It can. That is, in the thermal resistance analysis model according to the second embodiment, as shown in FIG. 23A, in the semiconductor chip 10, for example, the local heat generating portion in each junction portion such as two power transistors is a junction. The nodes JN1 and JN2 are expressed, and the semiconductor chip 10 portion other than the local heat generating portion is expressed by a plate node PN.
  • the shape of the local DELPHI model expressing a plurality of local heat generations in the chip is as shown in FIG. It has a model that represents it.
  • the local DELPHI model representing a plurality of local heat generations as a thermal resistance analysis model includes a junction node JN1, a junction node JN2, and a plate node as shown in FIG. PN, top inner node TI, top outer node TO, bottom inner node BI, bottom outer node BO, side node SI, lead node LE, junction node JN1, and top inner node TI
  • Thermal resistance ⁇ J1TI thermal resistance ⁇ J1TO disposed between junction node JN1 and top outer node TO
  • bottom inner node BI and the bottom outer node BO correspond to the inner portion and the outer portion of the mounting substrate portion on which the semiconductor chip 10 is mounted in the semiconductor integrated circuit, as in FIG.
  • top inner node TI and the top outer node TO are, as in FIGS. 2 (a) and 3 (b), an inner portion and an outer portion of the upper surface case portion where the semiconductor chip 10 is disposed in the semiconductor integrated circuit. It corresponds to.
  • junction nodes JN1 and JN2 correspond to junction portions that are a plurality of local heat sources of the semiconductor chip 10 in the semiconductor integrated circuit.
  • the plate node PN is connected to the semiconductor chips 10 (other than the junction nodes JN1 and JN2 which are local heat sources of the semiconductor chip 10 in the semiconductor integrated circuit). PN).
  • the side node SI and the lead node LE are provided in the side portion of the case portion on which the semiconductor chip 10 is mounted and the lead terminal arrangement portion in the semiconductor integrated circuit. It corresponds.
  • a local DELPHI model that expresses a plurality of local heat generations in a chip expresses a local heat generation part with junction nodes JN1 and JN2, and the semiconductor chip 10 other than the local heat generation part 10
  • the portion by the plate node PN a plurality of local heat generation in the semiconductor chip can be accurately expressed.
  • FIG. 24 a schematic plan configuration of the integrated circuit 140 for system power supply is shown in FIG.
  • FIG. 24 Schematic of DC / DC converter block 121 (JN1) and LDO regulator block 122 (JN2) having different heat generation profiles in system power supply integrated circuit 140 shown in FIG. 24A and corresponding to FIG.
  • the target plane configuration is expressed as shown in FIG.
  • FIG. 24 (a) the junction nodes JN1 and JN2 are shown, but the detailed description of other parts is omitted.
  • the semiconductor chip 10 is disposed on the die 14 via the die connection part 12.
  • the die 14 constitutes an island such as a metal layer mounted on the substrate, and corresponds to the bottom inner node BI in the local DELPHI model.
  • the die connection part 12 is composed of a solder layer or the like that connects the die 14 and the semiconductor chip 10.
  • the local heat generating portion of the semiconductor chip 10 is represented by junction nodes JN1 and JN2. Further, the semiconductor chip 10 portion other than the local heat generating portions (junction nodes JN1 and JN2) is represented by a plate node PN, but the center CE of the semiconductor chip 10 substantially corresponds to the plate node PN.
  • the power transistor portions of the DC / DC converter block 121 (JN1) and the LDO regulator block 122 (JN2) are mainly used.
  • a thermal resistance ⁇ JN1P is arranged between the junction node JN1 corresponding to the DC / DC converter block 121 and the center CE of the semiconductor chip 10, and the junction node JN2 corresponding to the LDO regulator block 122 and the semiconductor chip 10 are
  • a thermal resistance ⁇ JN2P is arranged between the center CE.
  • a thermal resistance ⁇ NPBI is disposed between the plate node PN and the bottom inner node BI.
  • a local DELPHI model expressing a plurality of local heat generations is obtained by adding one plate node PN and adding a network to the junction nodes JN1 and N2.
  • the local heat generation in the chip can be accurately expressed.
  • a highly accurate thermal resistance analysis model as a thermal resistance analysis model of a semiconductor integrated circuit that locally generates heat at a plurality of locations, and a semiconductor integrated circuit to which this thermal resistance analysis model is applied are provided. Can do.
  • FIG. 1 a schematic plan configuration of the semiconductor chip 10 to which the local DELPHI model is applied when there are three junction nodes JN1, JN2, and JN3 is shown in FIG. Represented as shown.
  • FIG. 2 a schematic plan configuration of the semiconductor chip 10 to which the local DELPHI model is applied when there are a plurality of junction nodes JN1, JN2,..., JNm,.
  • a schematic planar configuration is expressed as shown in FIG.
  • the three junction nodes JN1, JN2, and JN3 may be expressed as a junction node JN.
  • the three junction nodes JN1, JN2, and JN3 By expressing the three junction nodes JN1, JN2, and JN3 as a merged junction node JN, it can be handled in the same manner as the local DELPHI model having the junction node JN and the plate node PN.
  • junction nodes JN1, JN2,..., JNm,..., JN2m, ..., JNn when there are a plurality of junction nodes JN1, JN2,..., JNm,..., JN2m, ..., JNn, as shown in FIG. JNm... JN2m... JNn may be expressed as a junction node JN.
  • junction nodes JN1, JN2,..., JNm,..., JNn By representing a plurality of junction nodes JN1, JN2,..., JNm,..., JNn as junction nodes JN, they can be handled in the same manner as a local DELPHI model having junction nodes JN and plate nodes PN. it can.
  • thermal resistance analysis model according to the third embodiment even when there is a multi-channel heat source, it can be handled in the same manner as the local DELPHI model having the junction node JN and the plate node PN.
  • a highly accurate thermal resistance analysis model as a thermal resistance analysis model of a semiconductor integrated circuit that locally generates heat at a plurality of locations, and a semiconductor integrated circuit to which this thermal resistance analysis model is applied are provided. Can do.
  • a highly accurate thermal resistance analysis model as a thermal resistance analysis model of a semiconductor integrated circuit that locally generates heat, and a semiconductor integrated circuit to which this thermal resistance analysis model is applied are provided. be able to.
  • the present embodiment includes various embodiments that are not described here.
  • the thermal resistance analysis model of the present embodiment can be applied to a semiconductor integrated circuit that generates locally heat, and it can be applied to a wide range of fields such as mobile devices, in-vehicle devices, industrial devices, medical devices, and display devices that use the semiconductor integrated circuits as electronic components. Applicable.

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Abstract

熱抵抗解析モデルは、ボトムインナーノードＢＩを構成するダイ（１４）と、ダイ（１４）上に配置され、ジャンクションノードＪＮを構成する局所発熱部を有すると共に、追加のプレートノードＰＮを構成する半導体チップ（１０）とを備える半導体集積回路（１００）において、ジャンクションノードＪＮとプレートノードＰＮ間の第１熱抵抗θJPと、プレートノードＰＮとボトムインナーノードＢＩ間の第２熱抵抗θPBIを有し、半導体集積回路（１００）を多熱抵抗ネットワークで表現した。局所発熱する半導体集積回路の熱抵抗解析モデルとして精度の良好な熱抵抗解析モデル、およびこの熱抵抗解析モデルを適用した半導体集積回路を提供する。

Description

熱抵抗解析モデル、および半導体集積回路
　本実施の形態は、熱抵抗解析モデル、および半導体集積回路に関する。
　半導体集積回路の製造工程においては、構想設計、基本設計、詳細設計、試作／デバック、および設計変更／量産の手順を経過するが、対策の自由度は、初期工程が大きく、後工程に行くほど低下する。また、製造における対策コストは、初期工程が小さく、後工程に行くほど増大する。したがって、初期工程に重みを置くことでトータルの工数削減を図ることができる。半導体集積回路の熱設計においても、初期工程に重みを置くフロントローディング化を進める必要がある。
　半導体集積回路部品の小型化に伴い、実装基板上における各発熱部品の配置によって、装置の周囲温度Ｔaが大きく影響されるようになってきている。また、実装基板上における高密度実装に伴い、隣り合う半導体集積回路部品間で、熱的に干渉する状況も生じてきている。したがって、例えば、数値流体力学（ＣＦＤ：Computational Fluid Dynamics）を適用した解析が必要になり、解析に必要な熱抵抗モデルの必要性は高まっている。
　ジャンクション温度をはじめ、半導体集積回路各部の温度を高精度で予測するためには、内部構造の正確なモデルが必要となる。例えば、解析ツールとして、半導体集積回路の内部構造を考慮した高精度のモデルが提案されており、標準化団体の電子機器技術評議会（ＪＥＤＥＣ：Joint Electron Device Engineering Councils）によって採用されている。
米国特許第８，６２８，２３６号明細書 特開２００８－１０６１７号公報
　本実施の形態は、局所発熱する半導体集積回路の熱抵抗解析モデルとして精度の良好な熱抵抗解析モデル、およびこの熱抵抗解析モデルを適用した半導体集積回路を提供する。
　本実施の形態の一態様によれば、ボトムインナーノードを構成するダイと、前記ダイ上に配置され、ジャンクションノードを構成する局所発熱部を有すると共に、追加のプレートノードを構成する半導体チップとを備える半導体集積回路において、前記ジャンクションノードと前記プレートノード間の第１熱抵抗と、前記プレートノードと前記ボトムインナーノード間の第２熱抵抗を有し、前記半導体集積回路を多熱抵抗ネットワークで表現した熱抵抗解析モデルが提供される。
　本実施の形態の他の態様によれば、ボトムインナーノードを構成するダイと、前記ダイ上に配置され、第１ジャンクションノードを構成する第１局所発熱部と、前記第１局所発熱部と離隔され、第２ジャンクションノードを構成する第２局所発熱部とを有すると共に、追加のプレートノードを構成する半導体チップとを備える半導体集積回路において、前記第１ジャンクションノードと前記プレートノード間の第１熱抵抗と、前記プレートノードと前記ボトムインナーノード間の第２熱抵抗と、前記プレートノードと前記第２ジャンクションノード間の第３熱抵抗と、前記第１ジャンクションノードと前記第２ジャンクションノード間の第４熱抵抗とを有し、前記半導体集積回路を多熱抵抗ネットワークで表現した熱抵抗解析モデルが提供される。
　本実施の形態の他の態様によれば、上記の熱抵抗解析モデルを適用した半導体集積回路が提供される。
　本実施の形態によれば、局所発熱する半導体集積回路の熱抵抗解析モデルとして精度の良好な熱抵抗解析モデル、およびこの熱抵抗解析モデルを適用した半導体集積回路を提供することができる。
第１の実施の形態に係る熱抵抗解析モデルを適用する半導体集積回路の鳥瞰図。 第１の実施の形態に係る熱抵抗解析モデルを適用する半導体集積回路において、（ａ）トップインナーＴＩ、トップアウターＴＯ、サイドＳＩ、リードＬＥの説明図、（ｂ）リードＬＥのリードサイドＬＥＳおよびリードフットＬＥＦの説明図。 第１の実施の形態に係る熱抵抗解析モデルを適用する半導体集積回路において、（ａ）ボトムインナーＢＩ、ボトムアウターＢＯの説明図、（ｂ）トップインナーＴＩ、トップアウターＴＯの説明図、（ｃ）ジャンクションノードＪＮの説明図、（ｄ）サイドＳＩ、リードＬＥの説明図。 比較例に係るＣＦＤ適用熱抵抗解析モデルとして、２抵抗モデル（ＪＥＳＤ１５－３）の形状の説明図。 比較例に係るＣＦＤ適用熱抵抗解析モデルとして、ＤＥＬＰＨＩモデル（ＪＥＳＤ１５－４）の形状の説明図。 比較例に係るＣＦＤ適用熱抵抗解析モデルとして、詳細モデル（規格無）の形状の説明図。 比較例として、詳細モデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例。 比較例として、ＤＥＬＰＨＩモデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例。 比較例として、詳細モデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例。 比較例として、ＤＥＬＰＨＩモデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例。 （ａ）比較例として、ＤＥＬＰＨＩモデルを適用する全面発熱時の半導体チップの鳥瞰図、（ｂ）図１１（ａ）に対応するＤＥＬＰＨＩモデルの形状の説明図。 （ａ）第１の実施の形態に係る熱抵抗解析モデルとしての局所ＤＥＬＰＨＩモデルを適用する半導体チップの鳥瞰図、（ｂ）図１２（ａ）に対応する局所ＤＥＬＰＨＩモデルの形状の説明図。 第１の実施の形態に係る熱抵抗解析モデルとして、プレートノードＰＮを追加した局所ＤＥＬＰＨＩモデルにおいて、ジャンクションノードＪＮ・ボトムインナーノードＢＩ間の形状の説明図。 第１の実施の形態に係る熱抵抗解析モデルとして、プレートノードＰＮを追加した局所ＤＥＬＰＨＩモデルを適用する半導体集積回路の鳥瞰構成図。 第１の実施の形態に係る熱抵抗解析モデルを適用した半導体チップのチップ温度分布シミュレーション結果の模式的鳥瞰図。 第１の実施の形態に係る熱抵抗解析モデルを適用した半導体チップの局所発熱部近傍の熱流束シミュレーション結果の模式図。 （ａ）第１の実施の形態に係る熱抵抗解析モデルを適用した半導体集積回路において、ジャンクションノードＪＮから等温線ＥＴを引いた様子を説明する半導体チップ１０（ＰＮ）の断面方向の模式図、（ｂ）第１の実施の形態に係る熱抵抗解析モデルを適用した図１４に対応する半導体集積回路において、ジャンクションノードＪＮから等温線を引いた様子を説明する半導体チップの模式的上面図。 第１の実施の形態に係る熱抵抗解析モデルとして局所ＤＥＬＰＨＩモデルを適用した半導体集積回路の各部の熱抵抗解析結果。 (ａ)比較例として、詳細モデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例、（ｂ）比較例として、ＤＥＬＰＨＩモデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例、（ｃ）第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用する半導体チップのジャンクション温度と熱抵抗θJAの数値例。 様々な基板仕様および、発熱源を全面および局所とする場合において、比較例として、詳細モデルおよびＤＥＬＰＨＩモデルを適用して計算した数値例、第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用して計算した数値例。 図２０における基板仕様であって、（ａ）１ｓ（１層）基板の模式的断面構造図、（ｂ）２ｓ（２層）基板の模式的断面構造図、（ｃ）２ｓ２ｐ（４層）基板の模式的断面構造図。 第１の実施の形態に係る熱抵抗解析モデルとしての局所ＤＥＬＰＨＩモデルにおいて、局所発熱時の半導体集積回路上面方向への放熱を考慮する半導体集積回路の説明図。 （ａ）第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを適用する半導体チップの鳥瞰図、（ｂ）第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルの形状の部分の説明図。 （ａ）第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを適用するシステム電源用集積回路の模式的平面図、（ｂ）図２４（ａ）に対応するシステム電源用集積回路において、それぞれ発熱プロファイルが異なるＤＣ／ＤＣコンバータブロックおよびＬＤＯレギュレータブロックの模式的平面図、（ｃ）第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを適用する半導体集積回路の鳥瞰図。 （ａ）第３の実施の形態に係る熱抵抗解析モデルとして、３個のジャンクションノードを有する場合に局所ＤＥＬＰＨＩモデルを適用する半導体チップの模式的平面図、（ｂ）第３の実施の形態に係る熱抵抗解析モデルとして、複数個のジャンクションノードを有する場合に局所ＤＥＬＰＨＩモデルを適用する半導体チップの模式的平面図。
　次に、図面を参照して、本実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
　尚、以下の説明において、トップインナーノードＴＩを単にトップインナーＴＩと表現する場合もある。ボトムインナーノードＢＩ、ボトムアウターノードＢＯ、トップアウターノードＴＯ、サイドノードＳＩ、リードノードＬＥ、リードフットノードＬＥＦおよびリードサイドノードＬＥＳについても同様である。
　[第１の実施の形態]
　第１の実施の形態に係る熱抵抗解析モデルを適用する半導体集積回路１００の鳥瞰構成例は、図１に示すように表される。半導体集積回路１００内には、半導体（ＬＳＩ）チップが搭載可能である。
　第１の実施の形態に係る熱抵抗解析モデルを適用する半導体集積回路１００において、トップインナーＴＩ、トップアウターＴＯ、サイドＳＩ、リードＬＥの各部の説明は、図２（ａ）に示すように表される。また、リードＬＥのリードフットＬＥＦおよびリードサイドＬＥＳの各部の説明は、図２（ｂ）に示すように表される。
　第１の実施の形態に係る熱抵抗解析モデルを適用する半導体集積回路１００において、ボトムインナーＢＩ、ボトムアウターＢＯの各部の説明は、図３（ａ）に示すように表され、トップインナーＴＩ、トップアウターＴＯの各部の説明は、図３（ｂ）に示すように表される。また、ジャンクションノードＪＮの部分の説明は、図３（ｃ）に示すように表される。また、サイドＳＩ、リードＬＥの部分の説明は、図３（ｄ）に示すように表される。
　（比較例）
　比較例に係るＣＦＤ適用熱抵抗解析モデルとしては、解析の目的に応じて、詳細モデル、ＤＥＬＰＨＩモデル、２抵抗モデルの３つのモデルから選択可能である。詳細モデルは、熱的に等価であることを利用して簡易化しながらも、出来る限り詳細に内部構造をモデル化する。２抵抗モデルは、一般的に最も簡易な形式で、形状を２つの熱抵抗として簡易的にモデル化する。ＤＥＬＰＨＩモデルは、６つ以上の熱抵抗でモデル化した、２抵抗モデルよりも詳細な熱抵抗モデルである。
　―２抵抗コンパクトモデル―
　比較例に係るＣＦＤ適用熱抵抗解析モデルとして、２抵抗コンパクトモデル（ＪＥＳＤ１５－３）の形状の説明は、図４に示すように表される。２抵抗コンパクトモデル（ＪＥＳＤ１５－３）の形状は、図４に示すように、半導体集積回路１００をジャンクションノードＪＮから上下に分けただけの簡単なモデルを備えている。すなわち、２抵抗コンパクトモデル（ＪＥＳＤ１５－３）は、図４に示すように、ジャンクションノードＪＮと、ケースノードＣＮと、ボードノードＢＮと、ジャンクションノードＪＮ・ケースノードＣＮ間に配置される熱抵抗θJCと、ジャンクションノードＪＮ・ボードノードＢＮ間に配置される熱抵抗θJBとを備える。ここで、ジャンクションノードＪＮは、半導体チップの熱源となるジャンクション部分に対応している。ケースノードＣＮは、ジャンクションノードＪＮから上方向に配置されるケース部分に対応している。また、ボードノードＢＮは、半導体チップが搭載される実装基板部分に対応している。
　比較例に係るＣＦＤ適用熱抵抗解析モデルとして、２抵抗コンパクトモデル（ＪＥＳＤ１５－３）は、ジャンクションノードＪＮが１つのノードで構成されている。また、その発熱モデルとしての精度は低い。
　―ＤＥＬＰＨＩコンパクトモデル―
　比較例に係るＣＦＤ適用熱抵抗解析モデルとして、ＤＥＬＰＨＩコンパクトモデル（ＪＥＳＤ１５－４）の形状の説明は、図５に示すように表される。
　ＤＥＬＰＨＩコンパクトモデル（ＪＥＳＤ１５－４）の形状は、図５に示すように、半導体集積回路を多熱抵抗ネットワークで表現したモデルを備えている。すなわち、ＤＥＬＰＨＩコンパクトモデル（ＪＥＳＤ１５－４）は、図５に示すように、ジャンクションノードＪＮと、トップインナーノードＴＩと、トップアウターノードＴＯと、ボトムインナーノードＢＩと、ボトムアウターノードＢＯと、サイドノードＳＩと、リードノードＬＥと、ジャンクションノードＪＮ・トップインナーノードＴＩ間に配置される熱抵抗θJTIと、ジャンクションノードＪＮ・トップアウターノードＴＯ間に配置される熱抵抗θJTOと、ジャンクションノードＪＮ・サイドノードＳＩ間に配置される熱抵抗θJSと、ジャンクションノードＪＮ・リードノードＬＥ間に配置される熱抵抗θJLと、ジャンクションノードＪＮ・ボトムインナーノードＢＩ間に配置される熱抵抗θJBIと、ジャンクションノードＪＮ・ボトムアウターノードＢＯ間に配置される熱抵抗θJBOと、トップインナーノードＴＩ・トップアウターノードＴＯ間に配置される熱抵抗θTIOと、トップインナーノードＴＩ・サイドノードＳＩ間に配置される熱抵抗θTSと、トップアウターノードＴＯ・リードノードＬＥ間に配置される熱抵抗θTLと、サイドノードＳＩ・ボトムインナーノードＢＩ間に配置される熱抵抗θS Bと、リードノードＬＥ・ボトムアウターノードＢＯ間に配置される熱抵抗θLBと、ボトムインナーノードＢＩ・ボトムアウターノードＢＯ間に配置される熱抵抗θBIOとを備える。
　また、ボトムインナーノードＢＩとボトムアウターノードＢＯは、図３（ａ）に示すように、半導体集積回路内において、半導体チップが搭載される実装基板部分の内側部分および外側部分に対応している。
　また、トップインナーノードＴＩとトップアウターノードＴＯは、図２（ａ）・図３（ｂ）に示すように、半導体集積回路内において、半導体チップが配置される上面ケース部分の内側部分および外側部分に対応している。
　また、ジャンクションノードＪＮは、図３（ｃ）に示すように、半導体集積回路内において、半導体チップの熱源となるジャンクション部分に対応している。
　また、サイドノードＳＩとリードノードＬＥは、図２（ａ）・図３（ｄ）に示すように、半導体集積回路内において、半導体チップを搭載するケース部分のサイド部分およびリード端子の配置部分に対応している。
　比較例に係る熱抵抗解析モデルとして、ＤＥＬＰＨＩコンパクトモデル（ＪＥＳＤ１５－４）は、ジャンクションノードＪＮが１つのノードで構成されている。また、その発熱モデルとしての精度は良好であるが、局所発熱に対しては、対応することが困難である。
　―詳細モデル―
　比較例に係るＣＦＤ適用熱抵抗解析モデルとして、半導体集積回路１００Ｍの詳細モデル（規格無）の形状の説明は、図６に示すように表される。すなわち、詳細モデルは、半導体集積回路１００Ｍを構成する半導体チップや各構成部分の寸法、物性値などが含まれているため、抽象度の低いモデルである。詳細モデルは、その発熱モデルとしての精度は精度は最良であるが、内部の詳細な情報が含まれるため、実際上は入手困難であり、また、規格が無く、品質は各社各様である。また、詳細なモデルであるため、計算時間がかかり、解析ツール間の互換性が低い。
　比較例に係る詳細モデルは入手性に難が有る。また、比較例に係る２抵抗モデルは、詳細設計には、使えない。一方、比較例に係るＤＥＬＰＨＩモデルが現実的であるが、局所発熱に対しては、対応することが困難である。
　（全面発熱時）
　比較例として、詳細モデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図７に示すように表される。図７に示す例では、ジャンクション温度＝８２．５℃、熱抵抗θJA＝２０．６℃／Ｗである。
　比較例として、ＤＥＬＰＨＩモデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図８に示すように表される。図８に示す例では、ジャンクション温度＝８２．６℃、熱抵抗θJA＝２０．７℃／Ｗである。
　比較例として、ＤＥＬＰＨＩモデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの計算結果では、詳細モデルの計算結果と略一致しており、全面発熱時の発熱モデルとしての精度は良好である。
　（局所発熱時）
　比較例として、詳細モデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図９に示すように表される。図９においては、熱源が複数のチャネルを有する半導体チップにおいて、その内の１チャネルのみが発熱する局所発熱時を想定している。図９に示す例では、接合最高温度＝１１５．５℃、熱抵抗θJA＝３１．６℃／Ｗである。
　比較例として、ＤＥＬＰＨＩモデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図１０に示すように表される。図１０に示す例では、ジャンクション温度＝９１．９℃、熱抵抗θJA＝２３．７℃／Ｗである。
　比較例として、ＤＥＬＰＨＩモデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの計算結果では、詳細モデルの計算結果とは、大きく異なった値を示しており、局所発熱時の発熱モデルとしての精度は低い。ＤＥＬＰＨＩモデルは、局所発熱には対応していない。
　（比較例：ＤＥＬＰＨＩモデル）
　比較例として、ＤＥＬＰＨＩモデルを適用する全面発熱時の半導体チップ１０の鳥瞰構成は、図１１（ａ）に示すように表され、図１１（ａ）に対応するＤＥＬＰＨＩモデル形状の説明は、図１１（ｂ）に示すように表される。ＤＥＬＰＨＩモデルを適用する全面発熱時の半導体チップ１０では、図１１（ａ）に示すように、半導体チップ１０全体が、ジャンクションノードＪＮそのものとして表される。図１１（ａ）に対応するＤＥＬＰＨＩモデル形状を説明する図１１（ｂ）の構成は、図５に示したＤＥＬＰＨＩコンパクトモデル（ＪＥＳＤ１５－４）の形状と同様に、半導体集積回路を多熱抵抗ネットワークで表現したモデルを備えているため、重複説明は省略する。
　（第１の実施の形態：局所ＤＥＬＰＨＩモデル）
　第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用する半導体チップ１０の鳥瞰構成は、図１２（ａ）に示すように表され、図１２（ａ）に対応する局所ＤＥＬＰＨＩモデルの形状の説明は、図１２（ｂ）に示すように表される。
　第１の実施の形態に係る熱抵抗解析モデルにおいては、１つプレートノードＰＮを追加することで、半導体チップ１０内の局所発熱を表現する局所ＤＥＬＰＨＩモデルを提供することができる。すなわち、第１の実施の形態に係る熱抵抗解析モデルにおいては、図１２（ａ）に示すように、半導体チップ１０において、例えばパワートランジスタなどのジャンクション部における局所発熱部をジャンクションノードＪＮで表現し、局所発熱部以外の半導体チップ１０部分をプレートノードＰＮで表現する。
　第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルの形状は、図１２（ｂ）に示すように、半導体集積回路を多熱抵抗ネットワークで表現したモデルを備えている。
　すなわち、第１の実施の形態に係る熱抵抗解析モデルとしての局所ＤＥＬＰＨＩモデルは、図１２（ｂ）に示すように、ジャンクションノードＪＮと、追加されたプレートノードＰＮと、トップインナーノードＴＩと、トップアウターノードＴＯと、ボトムインナーノードＢＩと、ボトムアウターノードＢＯと、サイドノードＳＩと、リードノードＬＥと、ジャンクションノードＪＮ・トップインナーノードＴＩ間に配置される熱抵抗θJTIと、ジャンクションノードＪＮ・トップアウターノードＴＯ間に配置される熱抵抗θJTOと、ジャンクションノードＪＮ・サイドノードＳＩ間に配置される熱抵抗θJSと、ジャンクションノードＪＮ・リードノードＬＥ間に配置される熱抵抗θJLと、ジャンクションノードＪＮ・プレートノードＰＮ間に配置される熱抵抗θJPと、プレートノードＰＮ・ボトムインナーノードＢＩ間に配置される熱抵抗θPBIと、ジャンクションノードＪＮ・ボトムアウターノードＢＯ間に配置される熱抵抗θJBOと、トップインナーノードＴＩ・トップアウターノードＴＯ間に配置される熱抵抗θTIOと、トップインナーノードＴＩ・サイドノードＳＩ間に配置される熱抵抗θTSと、トップアウターノードＴＯ・リードノードＬＥ間に配置される熱抵抗θTLと、サイドノードＳＩ・ボトムインナーノードＢＩ間に配置される熱抵抗θSBと、リードノードＬＥ・ボトムアウターノードＢＯ間に配置される熱抵抗θLBと、ボトムインナーノードＢＩ・ボトムアウターノードＢＯ間に配置される熱抵抗θBIOとを備える。
　また、ボトムインナーノードＢＩとボトムアウターノードＢＯは、図３（ａ）と同様に、半導体集積回路内において、半導体チップ１０が搭載される実装基板部分の内側部分および外側部分に対応している。
　また、トップインナーノードＴＩとトップアウターノードＴＯは、図２（ａ）・図３（ｂ）と同様に、半導体集積回路内において、半導体チップ１０が配置される上面ケース部分の内側部分および外側部分に対応している。
　また、ジャンクションノードＪＮは、図１２（ａ）に示すように、半導体集積回路内において、半導体チップ１０の局所的な熱源となるジャンクション部分に対応している。
　また、追加のプレートノードＰＮは、図１２（ａ）に示すように、半導体集積回路内において、半導体チップ１０の局所的な熱源となるジャンクションノードＪＮ以外の半導体チップ１０（ＰＮ）に対応している。
　また、サイドノードＳＩとリードノードＬＥは、図２（ａ）・図３（ｄ）と同様に、半導体集積回路内において、半導体チップ１０を搭載するケース部分のサイド部分およびリード端子の配置部分に対応している。
　第１の実施の形態に係る熱抵抗解析モデルとしての局所ＤＥＬＰＨＩモデルは、１つプレートノードＰＮを追加して、局所発熱部をジャンクションノードＪＮで表現し、局所発熱部以外の半導体チップ１０部分をプレートノードＰＮで表現することによって、チップ内の局所発熱を精度よく表現することができる。
　第１の実施の形態に係る熱抵抗解析モデルとして、プレートノードＰＮを追加した局所ＤＥＬＰＨＩモデルにおいて、ジャンクションノードＪＮ・ボトムインナーノードＢＩ間の形状の説明は、図１３に示すように表される。図１３は、図１２（ｂ）の破線部分を抽出したものである。
　第１の実施の形態に係る熱抵抗解析モデルとして、プレートノードＰＮを追加した局所ＤＥＬＰＨＩモデルを適用する半導体集積回路１００の鳥瞰構成は、図１４に示すように表される。
　第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用する半導体集積回路１００は、図１４に示すように、ダイ１４と、ダイ接続部１２と、半導体チップ１０とを備える。
　半導体チップ１０は、ダイ１４上にダイ接続部１２を介して配置される。
　ダイ１４は、基板上に搭載される金属層などのアイランドを構成し、局所ＤＥＬＰＨＩモデルにおけるボトムインナーノードＢＩに対応している。
　ダイ接続部１２は、ダイ１４と半導体チップ１０を接続する半田層等で構成される。
　半導体チップ１０の局所発熱部は、ジャンクションノードＪＮで表されている。また、局所発熱部（ジャンクションノードＪＮ）以外の半導体チップ１０部分は、プレートノードＰＮで表されているが、実質的に半導体チップ１０の中心ＣＥがプレートノードＰＮに対応している。すなわち、半導体チップ１０は、例えばパワートランジスタなどのジャンクション部からなる局所発熱部（ジャンクションノードＪＮ）と、局所発熱部（ＪＮ）以外の半導体チップ１０（プレートノードＰＮ）とを備える。
　ジャンクションノードＪＮ・プレートノードＰＮ（ＣＥ）間には、熱抵抗θJPが配置され、プレートノードＰＮ・ボトムインナーノードＢＩ間には、熱抵抗θPBIが配置されている。
　第１の実施の形態に係る熱抵抗解析モデルとしての局所ＤＥＬＰＨＩモデルは、１つプレートノードＰＮを追加し、ネットワークを追加することによって、チップ内の局所発熱を精度よく表現することができる。
　（チップ温度分布）
　第１の実施の形態に係る熱抵抗解析モデルを適用した半導体チップのチップ温度分布シミュレーション結果の模式的鳥瞰図は、図１５に示すように表される。図１５に示すように、局所発熱部における最高温度は約１１５．５℃であり、半導体チップの中心部分の温度は、約７９．４℃である。
　（ジャンクション部の熱流束）
　第１の実施の形態に係る熱抵抗解析モデルを適用した半導体チップの局所発熱部に対応するジャンクションノードＪＮ近傍の熱流束シミュレーション結果の模式図は、図１６に示すように表される。図１６に示すように、熱流束をベクトル表示すると、ほとんどが下側（ボトムインナーノード側：Ｃｕなどの基板側）に流れていることがわかる。下側に流れる熱流量は、ＣＦＤのシミュレーション結果より約２．９４Ｗである。以上より追加する熱抵抗θJPを計算すると、θJP＝（１１５．５℃－７９．４℃）／２．９４Ｗ＝１２．３℃／Ｗで表される。
　（ジャンクションノードＪＮから等温線を引いた様子）
　第１の実施の形態に係る熱抵抗解析モデルを適用した半導体集積回路において、ジャンクションノードＪＮから等温線ＥＴを引いた様子を説明する半導体チップ１０（ＰＮ）の断面方向の模式図は、図１７（ａ）に示すように表される。等温線ＥＴは、図１７（ａ）に示すように、破線で示されている。ジャンクションノードＪＮとジャンクションノードＪＮ近い等温線ＥＴ間の熱抵抗は、例えばθ1で表され、また順次、等温線ＥＴ間の熱抵抗は、例えばθ2・θ3で表されている。
　また、第１の実施の形態に係る熱抵抗解析モデルを適用した図１４に対応する半導体集積回路において、ジャンクションノードＪＮから等温線を引いた様子を説明する半導体チップ１０（ＰＮ）の模式的上面図は、図１７（ｂ）に示すように表される。同様に、等温線ＥＴは、図１７（ｂ）に示すように、破線で示されている。
　図１７に示すように、ジャンクションノードＪＮから半導体チップ１０（ＰＮ）中心ＣＥまで等温線ＥＴを引いて、そこまでの熱抵抗θJPを算出する。半導体チップ１０（ＰＮ）中心ＣＥが、実質的にプレートノードＰＮに対応している。
　第１の実施の形態に係る熱抵抗解析モデルを適用した局所ＤＥＬＰＨＩモデルにおいては、任意の位置のジャンクションノードＪＮから半導体チップ１０（ＰＮ）中心ＣＥまで等温線ＥＴを引いて、そこまでの熱抵抗θJPを算出することによって、半導体チップ１０（ＰＮ）の上面の面最適化を図ることができる。さらに、半導体チップ１０（ＰＮ）の中心ＣＥからボトムインナーノードＢＩまでの熱抵抗が、θPBIで表される。
　（各部の熱抵抗解析の具体例）
　第１の実施の形態に係る熱抵抗解析モデルとして局所ＤＥＬＰＨＩモデルを適用した半導体集積回路の各部の熱抵抗解析結果は、図１８に示すように表される。図１８に示すように、始点ノード・終点ノード間に配置される熱抵抗の解析結果が数値（℃／Ｗ）で示されている。例えば、トップインナーノードＴＩ・トップアウターノードＴＯ間の熱抵抗は、１４８０．２５２（℃／Ｗ）である。プレートノードＰＮ・ジャンクションノードＪＮ間の熱抵抗は、１２．３（℃／Ｗ）である。プレートノードＰＮ・ボトムインナーノードＢＩ間の熱抵抗は、２．２６５６７（℃／Ｗ）である。
　（熱抵抗θJAの数値例）
　比較例として、詳細モデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図１９（ａ）に示すように表される。詳細モデルにおいては、最高ジャンクション温度は、約１１５．５℃、熱抵抗θJAは、約３１．６℃／Ｗが得られている。
　比較例として、ＤＥＬＰＨＩモデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図１９（ｂ）に示すように表される。
ＤＥＬＰＨＩモデルにおいては、ジャンクション温度は、約９１．９℃、熱抵抗θJAは、約２３．７℃／Ｗが得られている。
　一方、第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用する半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図１９（ｃ）に示すように表される。局所ＤＥＬＰＨＩモデルにおいては、最高ジャンクション温度は、約１１５．４℃、熱抵抗θJAは、約３１．６℃／Ｗが得られている。
　ＤＥＬＰＨＩモデルを適用して計算した結果では、全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例となるため、詳細モデルを適用して計算した結果と比較して、相対的に誤差が大きい。
　一方、第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用して計算した結果では、プレートノードＰＮを追加することによって、局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例となるため、詳細モデルを適用して計算した結果と比較して、相対的に誤差小さく、良好な結果がえられている。
　（基板の放熱性能）
　様々な基板仕様および、発熱源を全面および局所とする場合において、比較例として、詳細モデルおよびＤＥＬＰＨＩモデルを適用して計算した数値例、第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用して計算した数値例は、図２０に示すように表される。
　基板仕様について、図２１（ａ）・図２１（ｂ）・図２１（ｃ）を参照して説明する。
　図２０における基板仕様として、１ｓ（１層）基板の模式的断面構造は図２１（ａ）に示すように表され、２ｓ（２層）基板の模式的断面構造は図２１（ｂ）に示すように表され、２ｓ２ｐ（４層）基板の模式的断面構造は図２１（ｃ）に示すように表される。
　１ｓ（１層）基板は、図２１（ａ）に示すように、絶縁基板１５０と、絶縁基板１５０上に配置された第１電極層（フットプリント）Ｓ１とを備える。第１電極層（フットプリント）Ｓ１上にはダイ１４（ＢＩ）を介して半導体チップ１０が配置される。
　２ｓ（２層）基板は、図２１（ｂ）に示すように、絶縁基板１５０と、絶縁基板１５０上に配置された第１電極層（フットプリント）Ｓ１と、絶縁基板１５０の第１電極層（フットプリント）Ｓ１に対向する裏面上に配置された第２電極層Ｓ２とを備える。
　２ｓ２ｐ（４層）基板は、図２１（ｃ）に示すように、絶縁基板１５０と、絶縁基板１５０上に配置された第１電極層（フットプリント）Ｓ１と、絶縁基板１５０の第１電極層（フットプリント）Ｓ１に対向する裏面上に配置された第２電極層Ｓ２と、絶縁基板１５０の内部に埋め込まれた第１プレーン電極層Ｐ１と、第１プレーン電極層Ｐ１と第２電極層Ｓ２との間の絶縁基板１５０の内部に埋め込まれた第２プレーン電極層Ｐ２とを備える。第１電極層（フットプリント）Ｓ１上にはダイ１４（ＢＩ）を介して半導体チップ１０が配置される。第２電極層Ｓ２は、接地電極層として適用可能である。第１プレーン電極層Ｐ１は、接地電位（ＧＮＤ）に保持され、第２プレーン電極層Ｐ２は、電源電圧ＶCCの電位に保持されていても良い。
　発熱源１ｃｈとは、例えば、複数チャネルの発熱源を想定して、その中の１チャネルのみが発熱した場合に対応している。複数チャネルの発熱源とは、例えば、パワートランジスタが複数個並列に配置された構成において、複数のジャンクションノードを有する場合などに対応する。
　Ｔjはジャンクション温度である。ＴPNはダイ温度であり、ボトムインナー或いはアイランドと呼ばれるダイ１４の温度である。Ｔaは周囲温度である。Ｐ（Ｗ）は消費電力である。また、θJAは熱抵抗であり、ジャンクションノードＪＮと周囲環境間の熱抵抗を表す。図２０においては、詳細モデルとの熱抵抗θJAの誤差についても％表示されている。
　全面発熱源の場合には、図２０に示すように、基板の放熱性能をパラメータにして、詳細モデルとＤＥＬＰＨＩモデルの差を確認すると、２ｓ２ｐ（４層）構造および２ｓ（２層）構造では、誤差が無いが、１ｓ（１層）構造では、基板の放熱性能が相対的に低いため、約３％の誤差を生じている。
　局所発熱源（１ｃｈ）の場合には、図２０に示すように、基板の放熱性能をパラメータにして、詳細モデルとＤＥＬＰＨＩモデルの差を確認すると、２ｓ２ｐ（４層）構造では、約３３％の誤差を示し、２ｓ（２層）構造では、約２９％の誤差を示し、１ｓ（１層）構造では、約１２％の誤差を示している。一方、詳細モデルと局所ＤＥＬＰＨＩモデルの差を確認すると、２ｓ２ｐ（４層）構造では、誤差が無く、２ｓ（２層）構造では、約３％の誤差を示し、１ｓ（１層）構造では、約７％の誤差を示している。
　局所ＤＥＬＰＨＩモデルは、基板の放熱性能が相対的に低くなるにつれて、相対的に誤差が増加する傾向が観られるが、詳細モデルとの誤差の範囲は、約１０％以下である。
　したがって、第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用すれば、基板の放熱性能が変わった場合に対しても十分に適用可能である。
　また、半導体チップ上面への放熱が増える（下面の基板側への放熱能力低下）ことによって、誤差は大きくなる傾向が観られるが、半導体チップ上面側へのネットワークを追加することで、影響緩和ができる。
　第１の実施の形態に係る熱抵抗解析モデルとしての局所ＤＥＬＰＨＩモデルにおいて、局所発熱時の半導体チップ上面方向への放熱を考慮する半導体集積回路１００の説明は、図２２に示すように表される。図２２に示すように、半導体チップ１０の局所発熱源としてのジャンクションノードＪＮから樹脂モールド層２００を介した上面方向への熱流ＴＦuと、半導体チップ１０・ダイ１４を介した絶縁基板１５０方向への熱流ＴＦdとの両方を考慮する。すなわち、半導体チップ上面側へのネットワークを追加することによって、誤差を縮小することができる。
　第１の実施の形態に係る熱抵抗解析モデルとして、ノードを追加した局所ＤＥＬＰＨＩモデルによれば、局所発熱をモデル化可能である。
　第１の実施の形態によれば、局所発熱する半導体集積回路の熱抵抗解析モデルとして精度の良好な熱抵抗解析モデル、およびこの熱抵抗解析モデルを適用した半導体集積回路を提供することができる。
　[第２の実施の形態：複数の局所発熱例]
　第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱例、すなわち複数のジャンクションノードＪＮ１・ＪＮ２およびプレートノードＰＮを追加した局所ＤＥＬＰＨＩモデルを適用する半導体チップ１０の鳥瞰構成は、図２３（ａ）に示すように表され、その局所ＤＥＬＰＨＩモデルの形状部分の説明は、図２３（ｂ）に示すように表される。
　第２の実施の形態に係る熱抵抗解析モデルにおいては、２つジャンクションノードＪＮ１・ＪＮ２とプレートノードＰＮを追加することで、チップ内の複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを提供することもできる。すなわち、第２の実施の形態に係る熱抵抗解析モデルにおいては、図２３（ａ）に示すように、半導体チップ１０において、例えば２個のパワートランジスタなどのそれぞれのジャンクション部における局所発熱部をジャンクションノードＪＮ１、ＪＮ２で表現し、局所発熱部以外の半導体チップ１０部分をプレートノードＰＮで表現する。
　第２の実施の形態に係る熱抵抗解析モデルとして、チップ内の複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルの形状は、図２３（ｂ）に示すように、半導体集積回路を多熱抵抗ネットワークで表現したモデルを備えている。
　すなわち、第２の実施の形態に係る熱抵抗解析モデルとしての複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルは、図２３（ｂ）に示すように、ジャンクションノードＪＮ１と、ジャンクションノードＪＮ２と、プレートノードＰＮと、トップインナーノードＴＩと、トップアウターノードＴＯと、ボトムインナーノードＢＩと、ボトムアウターノードＢＯと、サイドノードＳＩと、リードノードＬＥと、ジャンクションノードＪＮ１・トップインナーノードＴＩ間に配置される熱抵抗θJ1TIと、ジャンクションノードＪＮ１・トップアウターノードＴＯ間に配置される熱抵抗θJ1TOと、ジャンクションノードＪＮ１・サイドノードＳＩ間に配置される熱抵抗θJ1Sと、ジャンクションノードＪＮ１・ジャンクションノードＪＮ２間に配置される熱抵抗θJ12と、ジャンクションノードＪＮ２・トップインナーノードＴＩ間に配置される熱抵抗θJ2TIと、ジャンクションノードＪＮ２・トップアウターノードＴＯ間に配置される熱抵抗θJ2TOと、ジャンクションノードＪＮ２・リードノードＬＥ間に配置される熱抵抗θJ2Lと、ジャンクションノードＪＮ２・ボトムアウターノードＢＯ間に配置される熱抵抗θJ2Bと、ジャンクションノードＪＮ２・プレートノードＰＮ間に配置される熱抵抗θJN2Pと、ジャンクションノードＪＮ１・プレートノードＰＮ間に配置される熱抵抗θJN1Pと、プレートノードＰＮ・ボトムインナーノードＢＩ間に配置される熱抵抗θNPBIと、ジャンクションノードＪＮ１・ボトムアウターノードＢＯ間に配置される熱抵抗θJ1BOと、トップインナーノードＴＩ・トップアウターノードＴＯ間に配置される熱抵抗θTIOと、トップインナーノードＴＩ・サイドノードＳＩ間に配置される熱抵抗θTSと、トップアウターノードＴＯ・リードノードＬＥ間に配置される熱抵抗θTLと、サイドノードＳＩ・ボトムインナーノードＢＩ間に配置される熱抵抗θSBと、リードノードＬＥ・ボトムアウターノードＢＯ間に配置される熱抵抗θLBと、ボトムインナーノードＢＩ・ボトムアウターノードＢＯ間に配置される熱抵抗θBIOとを備える。
　また、ボトムインナーノードＢＩとボトムアウターノードＢＯは、図３（ａ）と同様に、半導体集積回路内において、半導体チップ１０が搭載される実装基板部分の内側部分および外側部分に対応している。
　また、トップインナーノードＴＩとトップアウターノードＴＯは、図２（ａ）・図３（ｂ）と同様に、半導体集積回路内において、半導体チップ１０が配置される上面ケース部分の内側部分および外側部分に対応している。
　また、ジャンクションノードＪＮ１・ＪＮ２は、図２３（ａ）に示すように、半導体集積回路内において、半導体チップ１０の複数の局所的な熱源となるジャンクション部分に対応している。
　また、プレートノードＰＮは、図２３（ａ）・図２３（ｂ）に示すように、半導体集積回路内において、半導体チップ１０の局所的な熱源となるジャンクションノードＪＮ１・ＪＮ２以外の半導体チップ１０（ＰＮ）に対応している。
　また、サイドノードＳＩとリードノードＬＥは、図２（ａ）・図３（ｄ）と同様に、半導体集積回路内において、半導体チップ１０を搭載するケース部分のサイド部分およびリード端子の配置部分に対応している。
　第２の実施の形態に係る熱抵抗解析モデルとして、チップ内の複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルは、局所発熱部をジャンクションノードＪＮ１・ＪＮ２で表現し、局所発熱部以外の半導体チップ１０部分をプレートノードＰＮで表現することによって、半導体チップ内の複数の局所発熱を精度よく表現することができる。
　（具体例）
　第２の実施の形態に係る熱抵抗解析モデルとして、半導体チップ内の複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを適用する具体例として、システム電源用集積回路１４０の模式的平面構成は、図２４（ａ）に示すように表され、図２４（ａ）に対応するシステム電源用集積回路１４０において、それぞれ発熱プロファイルが異なるＤＣ／ＤＣコンバータブロック１２１（ＪＮ１）およびＬＤＯレギュレータブロック１２２（ＪＮ２）の模式的平面構成は、図２４（ｂ）に示すように表される。また、第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを適用する半導体集積回路１００の鳥瞰構成は、図２４（ｃ）に示すように表される。なお、図２４（ａ）においてはジャンクションノードＪＮ１・ＪＮ２については表示しているが、その他の各部の詳細説明は省略する。
　第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを適用する半導体集積回路１００は、図２４（ｃ）に示すように、ダイ１４と、ダイ接続部１２と、半導体チップ１０とを備える。
　半導体チップ１０は、ダイ１４上にダイ接続部１２を介して配置される。
　ダイ１４は、基板上に搭載される金属層などのアイランドを構成し、局所ＤＥＬＰＨＩモデルにおけるボトムインナーノードＢＩに対応している。
　ダイ接続部１２は、ダイ１４と半導体チップ１０を接続する半田層等で構成される。
　半導体チップ１０の局所発熱部は、ジャンクションノードＪＮ１・ＪＮ２で表されている。また、局所発熱部（ジャンクションノードＪＮ１・ＪＮ２）以外の半導体チップ１０部分は、プレートノードＰＮで表されているが、実質的に半導体チップ１０の中心ＣＥがプレートノードＰＮに対応している。
　システム電源用集積回路１４０においては、図２４（ａ）・図２４（ｂ）に示すように、主として、ＤＣ／ＤＣコンバータブロック１２１（ＪＮ１）・ＬＤＯレギュレータブロック１２２（ＪＮ２）のそれぞれのパワートランジスタ部分において局所発熱を生じる。このため、ＤＣ／ＤＣコンバータブロック１２１に対応するジャンクションノードＪＮ１と半導体チップ１０の中心ＣＥとの間には、熱抵抗θJN1Pが配置され、ＬＤＯレギュレータブロック１２２に対応するジャンクションノードＪＮ２と半導体チップ１０の中心ＣＥとの間には、熱抵抗θJN2Pが配置される。プレートノードＰＮ・ボトムインナーノードＢＩ間には、熱抵抗θNPBIが配置されている。
　第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルは、ジャンクションノードＪＮ１・Ｎ２に対して、１つプレートノードＰＮを追加し、ネットワークを追加することによって、チップ内の局所発熱を精度よく表現することができる。
　第２の実施の形態によれば、複数箇所で局所発熱する半導体集積回路の熱抵抗解析モデルとして精度の良好な熱抵抗解析モデル、およびこの熱抵抗解析モデルを適用した半導体集積回路を提供することができる。
　[第３の実施の形態：複数の局所発熱例]
　第３の実施の形態に係る熱抵抗解析モデルとして、３個のジャンクションノードＪＮ１・ＪＮ２・ＪＮ３を有する場合に局所ＤＥＬＰＨＩモデルを適用する半導体チップ１０の模式的平面構成は、図２５（ａ）に示すように表される。また、第３の実施の形態に係る熱抵抗解析モデルとして、複数個のジャンクションノードＪＮ１・ＪＮ２・…・ＪＮｍ・…・ＪＮ２ｍ・…・ＪＮｎを有する場合に局所ＤＥＬＰＨＩモデルを適用する半導体チップ１０の模式的平面構成は、図２５（ｂ）に示すように表される。
　３個のジャンクションノードＪＮ１・ＪＮ２・ＪＮ３を有する場合には、図２５(ａ)に示すように、３個のジャンクションノードＪＮ１・ＪＮ２・ＪＮ３を併合したジャンクションノードＪＮとして表現しても良い。３個のジャンクションノードＪＮ１・ＪＮ２・ＪＮ３を併合したジャンクションノードＪＮとして表現することによって、ジャンクションノードＪＮとプレートノードＰＮを有する局所ＤＥＬＰＨＩモデルと同様に取り扱うことができる。
　同様に、複数個のジャンクションノードＪＮ１・ＪＮ２・…・ＪＮｍ・…・ＪＮ２ｍ・…・ＪＮｎを有する場合には、図２５(ｂ)に示すように、複数個のジャンクションノードＪＮ１・ＪＮ２・…・ＪＮｍ・…・ＪＮ２ｍ・…・ＪＮｎを併合したジャンクションノードＪＮとして表現しても良い。複数個のジャンクションノードＪＮ１・ＪＮ２・…・ＪＮｍ・…・ＪＮ２ｍ・…・ＪＮｎを併合したジャンクションノードＪＮとして表現することによって、ジャンクションノードＪＮとプレートノードＰＮを有する局所ＤＥＬＰＨＩモデルと同様に取り扱うことができる。
　第３の実施の形態に係る熱抵抗解析モデルとして、多チャンネル発熱源が有る場合もジャンクションノードＪＮとプレートノードＰＮを有する局所ＤＥＬＰＨＩモデルと同様に取り扱うことができる。
　第３の実施の形態によれば、複数箇所で局所発熱する半導体集積回路の熱抵抗解析モデルとして精度の良好な熱抵抗解析モデル、およびこの熱抵抗解析モデルを適用した半導体集積回路を提供することができる。
　以上説明したように、本実施の形態によれば、局所発熱する半導体集積回路の熱抵抗解析モデルとして精度の良好な熱抵抗解析モデル、およびこの熱抵抗解析モデルを適用した半導体集積回路を提供することができる。
　[その他の実施の形態]
　上記のように、本実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、本実施の形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
　このように、本実施の形態はここでは記載していない様々な実施の形態などを含む。
　本実施の形態の熱抵抗解析モデルは、局所発熱する半導体集積回路に適用可能であり、この半導体集積回路を電子部品とするモバイル機器、車載機器、産業機器、医療機器、ディスプレイ装置など幅広い分野に適用可能である。
１０…半導体チップ
１２…ダイ接続部
１４…ダイ（ボトムインナー、アイランド）
１００、１００Ｍ…半導体集積回路
１２１…ＤＣ／ＤＣコンバータブロック
１２２…ＬＤＯレギュレータブロック
１４０…システム電源用集積回路
１５０…絶縁基板
２００…樹脂モールド層
Ｓ１…第１電極層（フットプリント）
Ｓ２…第２電極層
Ｐ１…第１プレーン電極層
Ｐ２…第２プレーン電極層
ＢＩ…ボトムインナーノード
ＢＯ…ボトムアウターノード
ＴＩ…トップインナーノード
ＴＯ…トップアウターノード
ＳＩ…サイドノード
ＬＥ…リードノード
ＬＥＳ…リードサイドノード
ＬＥＦ…リードフットノード
ＣＮ…ケースノード
ＢＮ…ボードノード
ＪＮ、ＪＮ１、ＪＮ２、…、ＪＮｍ、…、ＪＮ２ｍ、…、ＪＮｎ…ジャンクションノード
ＰＮ…プレートノード（追加ノード）
θJA、TIO、θTS、θJTI、θJTO、θTL、θJS、θJL、θSB、θJBI、θJBO、θLB、θBIO、θJP、θPBI、θJ1TI、θJ2TI、θJ1TO、θJ1S、θJ12、θJ2L、θJ2TO、θJN1P、θJN2P、θJ2B、θNPBI、θJ1BO、θJP、θPBI、θ1、θ2、θ3…熱抵抗
ＥＴ…等温線
ＣＥ…中心
Ｔj…ジャンクション温度
ＴPN…プレートノード（追加ノード）温度
Ｔa…周囲温度
Ｐ…消費電力

Claims (21)

  1. 　ボトムインナーノードを構成するダイと、
    　前記ダイ上に配置され、ジャンクションノードを構成する局所発熱部を有すると共に、追加のプレートノードを構成する半導体チップと
    　を備える半導体集積回路において、
    　前記ジャンクションノードと前記プレートノード間の第１熱抵抗と、前記プレートノードと前記ボトムインナーノード間の第２熱抵抗を有し、前記半導体集積回路を多熱抵抗ネットワークで表現したことを特徴とする熱抵抗解析モデル。
  2. 　前記プレートノードは、平面視において前記半導体チップの実質的に中心部に配置されることを特徴とする請求項１に記載の熱抵抗解析モデル。
  3. 　トップインナーノードと、
    　トップアウターノードと、
    　サイドノードと、
    　リードノードと、
    　ボトムアウターノードと
    　を備えることを特徴とする請求項１または２に記載の熱抵抗解析モデル。
  4. 　前記リードノードは、さらにリードフットノードとリードサイドノードとを備えることを特徴とする請求項３に記載の熱抵抗解析モデル。
  5. 　前記ボトムインナーノードと前記ボトムアウターノードは、前記半導体集積回路内において、前記半導体チップが搭載される実装基板の内側および外側に対応し、
    　前記トップインナーノードと前記トップアウターノードは、前記半導体集積回路内において、前記半導体チップが配置される上面ケースの内側および外側に対応し、
    　前記ジャンクションノードは、前記半導体集積回路内において、前記半導体チップの熱源となるジャンクション部に対応し、
    　前記サイドノードと前記リードノードは、前記半導体集積回路内において、前記半導体チップが配置される前記上面ケースのサイド部分およびリード端子の配置部分に対応していることを特徴とする請求項３または４に記載の熱抵抗解析モデル。
  6. 　前記半導体集積回路内に配置され、前記ダイを搭載する基板を備えることを特徴とする請求項１～５のいずれか１項に記載の熱抵抗解析モデル。
  7. 　前記基板は、
    　絶縁基板と、
    　前記絶縁基板上に配置された第１電極層と
    　を備え、
    　前記第１電極層上には前記ダイを介して前記半導体チップが搭載されることを特徴とする請求項６に記載の熱抵抗解析モデル。
  8. 　前記基板は、
    　絶縁基板と、
    　前記絶縁基板上に配置された第１電極層と、
    　前記絶縁基板の前記第１電極層に対向する裏面上に配置された第２電極層と
    　を備え、
    　前記第１電極層上には前記ダイを介して前記半導体チップが搭載されることを特徴とする請求項６に記載の熱抵抗解析モデル。
  9. 　前記基板は、
    　絶縁基板と、
    　前記絶縁基板上に配置された第１電極層と、
    　前記絶縁基板の前記第１電極層に対向する裏面上に配置された第２電極層と、
    　前記絶縁基板の内部に埋め込まれた第１プレーン電極層と、
    　前記第１プレーン電極層と前記第２電極層との間の前記絶縁基板の内部に埋め込まれた第２プレーン電極層Ｐ２と
    　を備え、
    　前記第１電極層上には前記ダイを介して前記半導体チップが搭載されることを特徴とする請求項６に記載の熱抵抗解析モデル。
  10. 　前記半導体チップは、複数の発熱源を備え、
    　前記局所発熱部は、前記複数の発熱源を併合した１つの発熱源を備えることを特徴とする請求項１～９のいずれか１項に記載の熱抵抗解析モデル。
  11. 　前記半導体チップは、複数チャネルの発熱源を備え、
    　前記局所発熱部は、前記複数チャネルの内の任意の１チャネルの発熱源を備えることを特徴とする請求項１～９のいずれか１項に記載の熱抵抗解析モデル。
  12. 　前記複数チャネルの発熱源は、複数個並列に配置されたパワートランジスタのジャンクション部を備えることを特徴とする請求項１１に記載の熱抵抗解析モデル。
  13. 　ボトムインナーノードを構成するダイと、
    　前記ダイ上に配置され、第１ジャンクションノードを構成する第１局所発熱部と、前記第１局所発熱部と離隔され、第２ジャンクションノードを構成する第２局所発熱部とを有すると共に、追加のプレートノードを構成する半導体チップと
    　を備える半導体集積回路において、
    　前記第１ジャンクションノードと前記プレートノード間の第１熱抵抗と、前記プレートノードと前記ボトムインナーノード間の第２熱抵抗と、前記プレートノードと前記第２ジャンクションノード間の第３熱抵抗と、前記第１ジャンクションノードと前記第２ジャンクションノード間の第４熱抵抗とを有し、前記半導体集積回路を多熱抵抗ネットワークで表現したことを特徴とする熱抵抗解析モデル。
  14. 　前記プレートノードは、平面視において前記半導体チップの実質的に中心部に配置されることを特徴とする請求項１３に記載の熱抵抗解析モデル。
  15. 　トップインナーノードと、
    　トップアウターノードと、
    　サイドノードと、
    　リードノードと、
    　ボトムアウターノードと
    　を備えることを特徴とする請求項１３または１４に記載の熱抵抗解析モデル。
  16. 　前記リードノードは、さらにリードフットノードとリードサイドノードとを備えることを特徴とする請求項１５に記載の熱抵抗解析モデル。
  17. 　前記ボトムインナーノードと前記ボトムアウターノードは、前記半導体集積回路内において、前記半導体チップが搭載される実装基板の内側および外側に対応し、
    　前記トップインナーノードと前記トップアウターノードは、前記半導体集積回路内において、前記半導体チップが配置される上面ケースの内側および外側に対応し、
    　前記第１ジャンクションノードおよび前記第１ジャンクションノードは、前記半導体集積回路内において、前記半導体チップの熱源となる２つのジャンクション部に対応し、
    　前記サイドノードと前記リードノードは、前記半導体集積回路内において、前記半導体チップが配置される前記上面ケースのサイド部分およびリード端子の配置部分に対応していることを特徴とする請求項１５または１６に記載の熱抵抗解析モデル。
  18. 　前記半導体チップは、システム電源用集積回路を備えることを特徴とする請求項１５～１７のいずれか１項に記載の熱抵抗解析モデル。
  19. 　前記第１局所発熱部と前記第２局所発熱部は異なる発熱プロファイルを備えることを特徴とする請求項１８に記載の熱抵抗解析モデル。
  20. 　前記第１局所発熱部は、ＤＣ／ＤＣコンバータブロックを備え、前記第２局所発熱部は、ＬＤＯレギュレータブロックを備えることを特徴とする請求項１８または１９に記載の熱抵抗解析モデル。
  21. 　請求項１～２０のいずれか１項に記載の熱抵抗解析モデルを適用したことを特徴とする半導体集積回路。
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