WO2017029774A1 - 信号伝送回路 - Google Patents

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    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/40—Near-field transmission systems, e.g. inductive or capacitive transmission systems characterised by components specially adapted for near-field transmission
    • H04B5/48—Transceivers

Definitions

  • the present invention generally relates to a signal transmission circuit, and more particularly to a signal transmission circuit in which a primary circuit and a secondary circuit are magnetically coupled or capacitively coupled.
  • a wireless communication system (signal transmission circuit) that transmits a signal from a primary circuit to a secondary circuit using magnetic coupling is known, and is disclosed in, for example, Patent Document 1.
  • This wireless communication system includes a transmitter and a receiver.
  • the transmitter includes a transmission circuit (primary circuit) to which transmission data is input and a transmission coil as a transmission antenna.
  • the transmission circuit causes the transmission coil to generate a magnetic field change corresponding to the transmission data by causing a current corresponding to the transmission data to flow through the transmission coil.
  • the receiver includes a receiving coil as a receiving antenna and a receiving circuit (secondary circuit).
  • the receiving coil is inductively coupled with the transmitting coil, and detects a magnetic field change generated in the transmitting coil.
  • the reception circuit generates reception data based on the induced electromotive force generated at one end and the other end of the reception coil.
  • the signal transmission circuit includes a primary element that is generated from a transmission signal and receives a differential signal having an AC component, and outputs an AC signal that includes the AC component of the differential signal by being magnetically or capacitively coupled to the primary element.
  • a feedback circuit that feeds back the intermediate voltage so as to converge the intermediate voltage to the reference voltage.
  • FIG. 1 is a schematic block diagram of a signal transmission circuit according to the embodiment.
  • FIG. 2 is a schematic circuit diagram of the signal transmission circuit according to the embodiment.
  • FIG. 3 is a schematic circuit diagram of a primary circuit of the signal transmission circuit according to the embodiment.
  • FIG. 4 is a diagram illustrating a signal of the primary circuit of the signal transmission circuit according to the embodiment.
  • FIG. 5 is a diagram illustrating a signal of the secondary circuit of the signal transmission circuit according to the embodiment.
  • FIG. 6A is a schematic block diagram of a feedback circuit of the signal transmission circuit according to the embodiment.
  • FIG. 6B is a schematic circuit diagram of a differential amplifier circuit and a control circuit of the signal transmission circuit according to the embodiment.
  • FIG. 7 is a schematic circuit diagram of a secondary circuit of the signal transmission circuit of the comparative example.
  • FIG. 8 is a waveform diagram showing the result of simulation of the operation of the signal transmission circuit of the comparative example.
  • FIG. 9 is a waveform diagram showing the result of simulation of the operation of the signal transmission circuit according to the embodiment.
  • FIG. 10 is a diagram illustrating frequency characteristics of the feedback circuit of the signal transmission circuit according to the embodiment.
  • FIG. 11 is a schematic circuit diagram of another primary circuit and another insulating circuit of the signal transmission circuit according to the embodiment.
  • the signal transmission circuit 100 includes an insulating circuit 3 having a transformer including a primary coil L1 that is a primary element and a secondary coil L2 that is a secondary element, a secondary circuit 2, and a feedback circuit 4. Differential signals S21 and S22 generated from the transmission signal S1 are input to the primary coil L1.
  • the secondary coil L2 is magnetically coupled to the primary coil L1, and outputs AC signals S31 and S32 including AC components of the differential signals S21 and S22.
  • the secondary circuit 2 is electrically connected to the secondary coil L2, and has a pair of transmission lines 24 and 25 through which alternating current signals S31 and S32 flow. Further, the secondary circuit 2 extracts the transmission signal S1 from the AC signals S31 and S32 and outputs it as the output signal S5.
  • the signal transmission circuit 100 of the present embodiment will be described in detail.
  • the configuration described below is only an example of the present invention, and the present invention is not limited to the following embodiment, and the technical idea according to the present invention is not deviated from this embodiment.
  • Various changes can be made in accordance with the design or the like as long as they are not.
  • the primary circuit 1 is electrically connected to the primary coil L1 (primary element), and generates differential signals S21 and S22 from the transmission signal S1.
  • the transmission signal S1 is a signal that electrically indicates data.
  • the data is serial data.
  • the primary circuit 1 includes a waveform shaping circuit 11, an AC component extraction circuit 12, and a drive circuit 13.
  • the waveform shaping circuit 11 is composed of, for example, a Schmitt trigger circuit.
  • the waveform shaping circuit 11 amplifies the harmonic component of the transmission signal S1 by sharply shaping the rising edge and the falling edge of the transmission signal S1.
  • the waveform shaping circuit 11 is not limited to the Schmitt trigger circuit, and the waveform shaping circuit 11 may have another configuration.
  • Switching elements 155 and 156 are electrically connected in parallel to differentiators 153 and 154, respectively. Switching elements 155 and 156 are switched on / off by differential signals S12 and S13, respectively. In the embodiment, the switching element 155 is turned on when the differential signal S12 is at a high level, and is turned off when the differential signal S12 is at a low level. The switching element 156 is turned on when the differential signal S13 is at a high level, and is turned off when the differential signal S13 is at a low level.
  • the signals output from the NOT elements 151 and 152 do not pass through the differentiators 153 and 154 when the differential signals S12 and S13 are at a high level, respectively, and pass through the differentiators 153 and 154 when at a low level. . Therefore, the differential signal S14 is a signal obtained by differentiating the rising edge of the signal S11 as shown in FIG. Further, as shown in FIG. 4, the differential signal S15 is a signal obtained by differentiating the falling edge of the signal S11.
  • the differential signal S14 is offset by a constant current source IS3 that supplies a constant current to the power supply potential point Vdd.
  • the differential signal S15 is offset by a constant current source IS4 that supplies a constant current to the circuit ground GND.
  • the drive circuit 13 is a differential signal S21, which is a current signal for driving the primary coil L1 of the insulation circuit 3, based on the differential signals S12 to S15 output from the differentiation circuit 15. S22 is generated and output.
  • the drive circuit 13 is composed of four switching elements Q1 to Q4.
  • the switching elements Q1, Q2 are npn-type bipolar transistors.
  • the switching elements Q3 and Q4 are enhancement-type n-channel MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors).
  • the collectors of the switching elements Q1 and Q2 are electrically connected to the power supply potential point Vdd.
  • a differential signal S14 is input to the base of the switching element Q1 (point a in FIG. 3). Further, the differential signal S15 is input to the base of the switching element Q2 (point b in FIG. 3).
  • the sources of the switching elements Q3 and Q4 are electrically connected to the circuit ground GND.
  • the differential signal S12 is input to the gate of the switching element Q3 (point c in FIG. 3). Further, the differential signal S13 is input to the gate of the switching element Q4 (point d in FIG. 3).
  • the secondary circuit 2 includes an A / D conversion circuit 21 and an extraction circuit 22. Further, the secondary circuit 2 has a pair of transmission lines 24 and 25 through which the AC signals S31 and S32 flow, respectively.
  • the comparators 211 and 212 are electrically connected to the pair of transmission lines 24 and 25, respectively.
  • the comparators 211 and 212 compare the AC signals S31 and S32 input from the pair of transmission lines 24 and 25.
  • the AC signal S31 is input to the inverting input terminal 211a of the comparator 211.
  • a signal S32a obtained by superimposing the offset voltage Voff1 on the AC signal S32 is input to the non-inverting input terminal 211b of the comparator 211.
  • the offset voltage Voff1 (see FIG. 5) is generated by the resistor R3 and the constant current source IS1.
  • the resistor R3 is electrically connected between the non-inverting input terminal 211b of the comparator 211 and the transmission line 25.
  • the constant current source IS1 is electrically connected between a connection point P101 where one end of the resistor R3 and the non-inverting input terminal 211b of the comparator 211 are connected, and the power supply potential point Vdd.
  • the comparator 211 outputs a pulse signal S41 that is at a high level when the signal S32a is greater than the AC signal S31 and that is at a low level when the signal S32a is equal to or less than the AC signal S31.
  • the pulse signal S41 is made up of pulses generated at substantially the same timing as the transmission signal S1 falls. That is, the comparator 211 outputs a signal (pulse signal S41) corresponding to the falling edge of the transmission signal S1.
  • the AC signal S32 is input to the inverting input terminal 212a of the comparator 212.
  • a signal S31a obtained by superimposing the offset voltage Voff2 on the AC signal S31 is input to the non-inverting input terminal 212b of the comparator 212.
  • the offset voltage Voff2 is generated by the resistor R4 and the constant current source IS2.
  • the resistor R4 is electrically connected between the non-inverting input terminal 212b of the comparator 212 and the transmission line 24.
  • the constant current source IS2 is electrically connected between a connection point P102 where one end of the resistor R4 and the non-inverting input terminal 212b of the comparator 212 are connected, and the power supply potential point Vdd.
  • the comparator 212 outputs a pulse signal S42 that is at a high level when the signal S31a is greater than the AC signal S32 and that is at a low level when the signal S31a is equal to or less than the AC signal S32.
  • the pulse signal S42 is composed of pulses that are generated at substantially the same timing as the transmission signal S1 rises. That is, the comparator 212 outputs a signal (pulse signal S42) corresponding to the rising edge of the transmission signal S1.
  • the offset voltages Voff1 and Voff2 are applied to the non-inverting input terminals 211b and 212b of the comparator 211 and the comparator 212, respectively. For this reason, in the signal transmission circuit 100 of this embodiment, chattering in the comparator 211 and the comparator 212 can be prevented.
  • the signal transmission circuit 100 of this embodiment includes a trimming circuit that can arbitrarily adjust the offset voltages Voff1 and Voff2.
  • the trimming circuit arbitrarily adjusts the offset voltages Voff1 and Voff2, for example, by adjusting the current value of the current flowing through the constant current sources IS1 and IS2.
  • a trimming circuit it is optional whether or not a trimming circuit is provided, and further whether or not a configuration for applying the offset voltages Voff1 and Voff2 to the comparator 211 and the comparator 212 is provided.
  • extracting the transmission signal S1 means extracting the transmission signal S1 in such a manner that data transmitted from the primary circuit 1 to the secondary circuit 2 can be extracted. That is, the transmission signal S1 extracted by the extraction circuit 22 only needs to have the same signal information as the transmission signal S1 input to the primary circuit 1, and the waveform shape such as the amplitude of the transmission signal S1 is the same. There may be no delay, and the transmission signal S1 input to the primary circuit 1 may be delayed.
  • the pulse signal S41 is input to the reset terminal 22b of the extraction circuit 22, and the pulse signal S42 is input to the set terminal 22a.
  • the extraction circuit 22 outputs an output signal S5 that goes high when the pulse of the pulse signal S42 is input to the set terminal 22a and goes low when the pulse of the pulse signal S41 is input to the reset terminal 22b.
  • the timing at which the pulse of the pulse signal S41 is generated is almost the same as the timing at which the transmission signal S1 falls.
  • the timing at which the pulse of the pulse signal S42 is generated is almost the same as the timing at which the transmission signal S1 rises.
  • the output signal S5 is a signal that alternately becomes a low level and becomes a high level at almost the same timing as the rising and falling edges of the transmission signal S1. That is, the extraction circuit 22 extracts the transmission signal S1 and outputs it as the output signal S5.
  • FIG. 6A is a schematic block diagram of the feedback circuit 4.
  • the feedback circuit 4 includes a differential amplifier circuit 41 and a control circuit 42 as shown in FIG. 6A.
  • the control circuit 42 includes a buffer 421 and a buffer 422.
  • the control circuit 42 has a pair of terminals T11 and T12. As shown in FIG. 2, the pair of terminals T11 and T12 are electrically connected to nodes 26 and 27, respectively.
  • the nodes 26 and 27 are provided in the pair of transmission lines 24 and 25, respectively, as shown in FIG.
  • the terminals T11 and T12 may be part of a conductor formed as a wiring on a substrate, for example.
  • the drain of the switching element Q5 is electrically connected to the drain and gate of the switching element Q7.
  • the gate of the switching element Q7 is electrically connected to the gate of the switching element Q8.
  • the drain of switching element Q8 is electrically connected to the drain and gate of switching element Q9.
  • the sources of the switching elements Q7 and Q8 are electrically connected to the power supply potential point Vdd.
  • the source of the switching element Q9 is electrically connected to the circuit ground GND. That is, the switching elements Q5, Q7 to Q9 constitute a current mirror circuit.
  • the drain of the switching element Q6 is electrically connected to the drain and gate of the switching element Q10.
  • the gate of the switching element Q10 is electrically connected to the gate of the switching element Q11.
  • the drain of the switching element Q11 is electrically connected to the drain of the switching element Q12.
  • the gate of the switching element Q12 is electrically connected to the gate of the switching element Q9.
  • the sources of the switching elements Q10 and Q11 are electrically connected to the power supply potential point Vdd.
  • the source of the switching element Q12 is electrically connected to the circuit ground GND. That is, the switching elements Q6, Q10 to Q12 constitute a current mirror circuit.
  • the differential amplifier circuit 41 outputs a current signal that increases or decreases according to the difference between the intermediate voltage VC1 and the reference voltage VR1 to the buffer 421 and the buffer 422. That is, the differential amplifier circuit 41 increases the output current signal when the intermediate voltage VC1 exceeds the reference voltage VR1. Further, the differential amplifier circuit 41 reduces the output current signal when the intermediate voltage VC1 falls below the reference voltage VR1.
  • the buffer 422 is a current mirror circuit including three switching elements Q13, Q16, and Q17, a capacitor C2, and a constant current source IS6 shown in FIG. 6B.
  • the switching element Q16 is an enhancement type p-channel MOSFET.
  • the switching element Q17 is an enhancement type n-channel MOSFET. That is, the buffer 421 and the buffer 422 share the switching element Q13 and the constant current source IS6.
  • the gate of the switching element Q17 is electrically connected to the gate of the switching element Q13.
  • the drain of the switching element Q17 is electrically connected to the drain of the switching element Q16.
  • a capacitor C2 is electrically connected between the gate and drain of the switching element Q16.
  • the source of the switching element Q16 is electrically connected to the power supply potential point Vdd.
  • the source of the switching element Q17 is electrically connected to the circuit ground GND.
  • the control circuit 42 controls the current flowing through the nodes 26 and 27 according to the signal output from the differential amplifier circuit 41. That is, when the intermediate voltage VC1 exceeds the reference voltage VR1, the drain current of the switching elements Q14 and Q16 becomes larger than the current flowing through the constant current source IS6, so that the control circuit 42 goes from the terminals T11 and T12 to the nodes 26 and 27. And operate to pass current. Further, when the intermediate voltage VC1 falls below the reference voltage VR1, the drain current of the switching elements Q14 and Q16 becomes smaller than the current flowing through the constant current source IS6, so that the control circuit 42 goes from the nodes 26 and 27 to the terminals T11 and T12. And operate to draw current.
  • the feedback circuit 4 is electrically connected to the nodes 26 and 27 provided in the pair of transmission lines 24 and 25, respectively.
  • the feedback circuit 4 feeds back the intermediate voltage VC1 by controlling the current flowing through the nodes 26 and 27 according to the difference between the intermediate voltage VC1 and the reference voltage VR1.
  • the nodes 26 and 27 are preferably connected directly to the input terminals T1 and T2 of the secondary circuit 2, respectively.
  • the nodes 26 and 27 are preferably directly connected to both ends of the secondary coil L2 that generates the AC signals S31 and S32. That is, the nodes 26 and 27 have the input terminals T1 and T2 (or the secondary coil L2) so that no wiring impedance is interposed between the nodes 26 and 27 and the input terminals T1 and T2 (or both ends of the secondary coil L2). Are preferably connected to both ends).
  • the intermediate voltage VC1 can be fed back by the feedback circuit 4 so as to avoid the influence of the wiring impedance of the pair of transmission lines 24 and 25 as much as possible.
  • the primary circuit 1 generates differential signals S21 and S22 from the transmission signal S1 and outputs them to the primary coil L1.
  • the differential signals S21 and S22 are input to the primary coil L1, an alternating current flows through the primary coil L1.
  • AC signals S31 and S32 including AC components of the differential signals S21 and S22 are generated when an AC current flows through the primary coil L1.
  • the comparator 211 compares the AC signals S31 and S32 and outputs a pulse signal S41 corresponding to the falling edge of the transmission signal S1.
  • the comparator 212 compares the AC signals S31 and S32 and outputs a pulse signal S42 corresponding to the rising edge of the transmission signal S1.
  • the extraction circuit 22 extracts the transmission signal S1 based on the pulse signals S41 and S42 and outputs it as the output signal S5.
  • the primary circuit 1 generates differential signals S21 and S22 from the input transmission signal S1 and transmits them to the secondary circuit 2 via the insulation circuit 3. Then, the secondary circuit 2 extracts the transmission signal S1 from the signal transmitted from the primary circuit 1, thereby outputting an output signal S5 corresponding to the transmission signal S1.
  • parasitic capacitances Cp1 and Cp2 exist between the primary coil L1 (primary element) and the secondary coil L2 (secondary element) as shown in FIG.
  • the noise may be transmitted to the secondary circuit 2 via the parasitic capacitances Cp1 and Cp2.
  • FIG. 7 is a schematic circuit diagram of the secondary circuit 200 of the signal transmission circuit of the comparative example.
  • the same reference numerals are assigned to the same parts as those of the secondary circuit 2 shown in FIG.
  • the signal transmission circuit (secondary circuit 200) of the comparative example has the same configuration as the signal transmission circuit 100 (secondary circuit 2) of the present embodiment, except that the feedback circuit 4 is not provided.
  • FIG. 8 shows a signal obtained by a simulation in which common mode noise is applied to the primary circuit of the signal transmission circuit of the comparative example.
  • the vertical axis represents the signal value
  • the horizontal axis represents time.
  • a positive voltage CN1 of several tens of kV simulating common mode noise is applied to the primary circuit from time t0 to time t3.
  • time t0 and time t1 for example, 1 ⁇ s
  • the voltage level of the AC signals S31 and S32 is relatively lowered due to the increase of the intermediate voltage VC1.
  • the voltage levels of the AC signals S31 and S32 are out of the allowable input voltage range of the comparator 211 and the comparator 212, so that the comparator 211 and the comparator 212 malfunction.
  • FIG. 9 shows the result of a simulation in which common mode noise is applied to the primary circuit 1 of the signal transmission circuit 100 of this embodiment.
  • the vertical axis indicates signal Ata
  • the horizontal axis indicates time.
  • the feedback circuit 4 causes the intermediate voltage VC1 to converge to the reference voltage VR1. Since the intermediate voltage VC1 is fed back, the intermediate voltage VC1 hardly fluctuates. Even when the negative voltage CN1 is applied, the intermediate voltage VC1 hardly fluctuates for the same reason. For this reason, since the voltage levels of the AC signals S31 and S32 hardly fluctuate, the AC signals S31 and S32 hardly fall outside the allowable input voltage range of the comparator 211 and the comparator 212, and the comparator 211 and the comparator 212 are unlikely to malfunction.
  • the pulse signals S41 and S42 input to the extraction circuit 22 are not likely to be abnormal, and the output signal S5 is likely to be normally output from the extraction circuit 22. That is, a transmission error of the transmission signal S1 hardly occurs.
  • the feedback circuit 4 causes the intermediate voltage VC1 to converge to the reference voltage VR1.
  • the signal transmission circuit 100 of this embodiment fluctuations in the input voltage of the secondary circuit 2 (particularly, the input voltages to the comparator 211 and the comparator 212) can be suppressed. Therefore, the signal transmission circuit 100 according to the present embodiment hardly causes a malfunction of the secondary circuit 2 even when noise is applied to the primary circuit 1.
  • the signal transmission circuit 100 of the present embodiment it is difficult to cause malfunction of the secondary circuit 2 by providing the feedback circuit 4 without providing two transformers. And increase in cost can be suppressed.
  • the frequency of noise (common mode noise) assumed in the signal transmission circuit 100 of the present embodiment is several hundred MHz or less, depending on the frequency of occurrence.
  • the frequencies of the AC signals S31 and S32 output from the secondary coil L2 (secondary element) are matched to the characteristics of the transformer (the primary coil L1 and the secondary coil L2). It is several hundred MHz or more or about several GHz.
  • the feedback circuit 4 is preferably configured to limit the passage of the AC signals S31 and S32.
  • FIG. 10 shows the frequency characteristics of the feedback circuit 4.
  • the feedback circuit 4 is preferably configured such that the cutoff frequency fc1 is located between f0 and f1, that is, satisfies the relationship of f0 ⁇ fc1 ⁇ f1.
  • the feedback circuit 4 responds to common mode noise having a frequency lower than the cutoff frequency fc1, and the feedback circuit 4 becomes difficult to respond to AC signals S31 and S32 having a frequency higher than the cutoff frequency fc1. .
  • the cutoff frequency fc1 is determined by the capacitance component and the resistance component of the feedback circuit 4.
  • the capacitance component and the resistance component can be appropriately changed by adjusting the size of the switching elements Q5 to Q17 included in the feedback circuit 4 and the current flowing through the constant current source IS3, for example.
  • the insulating circuit 3 includes a primary coil L1 (primary element) and a secondary coil L2 (secondary element) that are magnetically coupled to each other. That is, in the signal transmission circuit 100 of the present embodiment, the primary element and the secondary element are magnetically coupled to each other, but may have other configurations.
  • the electrodes C11a and C12a of the capacitors C11 and C12 are electrically connected to the output terminals of the buffers 16 and 17 of the primary circuit 1a, respectively.
  • the electrodes C11b and C12b of the capacitors C11 and C12 are connected to the input terminals T1 and T2 of the secondary circuit 2, respectively.
  • the electrodes C11a and C12a on the primary circuit 1 side of the capacitors C11 and C12 function as primary elements
  • the electrodes C11b and C12b on the secondary circuit 2 side of the capacitors C11 and C12 function as secondary elements. That is, in the signal transmission circuit 100 of this embodiment, the primary element and the secondary element may be capacitively coupled to each other.

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Abstract

信号伝送回路は、伝送信号から生成されて交流成分を有する差動信号が入力される一次素子と、一次素子と磁気結合または容量結合して差動信号の交流成分を含む交流信号を出力する二次素子と、二次素子と電気的に接続されてかつ交流信号が流れる一対の伝送線路を有して交流信号から伝送信号を抽出する二次回路と、一対の伝送線路間の電圧の中間電圧を基準電圧に収束させるように中間電圧を帰還する帰還回路とを備える。この信号伝送回路は、ノイズが印加されても、二次回路の誤動作を引き起こし難い。

Description

信号伝送回路
　本発明は、一般に信号伝送回路、より詳細には、一次回路と二次回路とが磁気結合または容量結合した信号伝送回路に関する。
　磁気結合を用いて一次回路から二次回路に信号を伝送する無線通信システム（信号伝送回路）が知られており、たとえば特許文献１に開示されている。この無線通信システムは、送信機と、受信機とを備えている。
　送信機は、送信データが入力される送信回路（一次回路）と、送信アンテナとしての送信コイルとを備えている。送信回路は、送信データに対応した電流を送信コイルに流すことで、送信コイルに送信データに対応した磁界変化を発生させる。
　受信機は、受信アンテナとしての受信コイルと、受信回路（二次回路）とを備えている。受信コイルは、送信コイルと誘導結合され、送信コイルで発生する磁界変化を検出する。受信回路は、受信コイルの一端および他端に発生する誘導起電力に基づいて、受信データを生成する。
特開２００７－３６４９７号公報
　信号伝送回路は、伝送信号から生成されて交流成分を有する差動信号が入力される一次素子と、一次素子と磁気結合または容量結合して差動信号の交流成分を含む交流信号を出力する二次素子と、二次素子と電気的に接続されてかつ交流信号が流れる一対の伝送線路を有して交流信号から伝送信号を抽出する二次回路と、一対の伝送線路の電圧の間の電圧の中間電圧を基準電圧に収束させるように中間電圧を帰還する帰還回路とを備える。
　この信号伝送回路は、ノイズが印加されても、二次回路の誤動作を引き起こし難い。
図１は実施形態に係る信号伝送回路の概略ブロック図である。 図２は実施形態に係る信号伝送回路の概略回路図である。 図３は実施形態に係る信号伝送回路の一次回路の概略回路図である。 図４は実施形態に係る信号伝送回路の一次回路の信号を示す図である。 図５は実施形態に係る信号伝送回路の二次回路の信号を示す図である。 図６Ａは実施形態に係る信号伝送回路の帰還回路の概略ブロック図である。 図６Ｂは実施形態に係る信号伝送回路の差動増幅回路と制御回路の概略回路図である。 図７は比較例の信号伝送回路の二次回路の概略回路図である。 図８は比較例の信号伝送回路の動作のシミュレーションの結果を示す波形図である。 図９は実施形態に係る信号伝送回路の動作のシミュレーションの結果を示す波形図である。 図１０は実施形態に係る信号伝送回路の帰還回路の周波数特性を示す図である。 図１１は実施形態に係る信号伝送回路の他の一次回路および他の絶縁回路の概略回路図である。
　図１と図２はそれぞれ実施形態に係る信号伝送回路１００の概略ブロック図と概略回路図である。信号伝送回路１００は、一次素子である一次コイルＬ１および二次素子である二次コイルＬ２からなるトランスを有する絶縁回路３と、二次回路２と、帰還回路４とを備えている。一次コイルＬ１には、伝送信号Ｓ１から生成される差動信号Ｓ２１、Ｓ２２が入力される。
　二次コイルＬ２は、一次コイルＬ１と磁気結合し、差動信号Ｓ２１、Ｓ２２の交流成分を含む交流信号Ｓ３１、Ｓ３２を出力する。二次回路２は、二次コイルＬ２と電気的に接続され、交流信号Ｓ３１、Ｓ３２が流れる一対の伝送線路２４、２５を有している。また、二次回路２は、交流信号Ｓ３１、Ｓ３２から伝送信号Ｓ１を抽出し、出力信号Ｓ５として出力する。
　帰還回路４は、一対の伝送線路２４、２５の電圧の間の中間電圧ＶＣ１を基準電圧ＶＲ１に収束させるように中間電圧ＶＣ１を帰還する。
　以下、本実施形態の信号伝送回路１００について詳細に説明する。ただし、以下に説明する構成は、本発明の一例に過ぎず、本発明は下記の実施形態に限定されることはなく、この実施形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。
　一次回路１は、一次コイルＬ１（一次素子）と電気的に接続され、伝送信号Ｓ１から差動信号Ｓ２１、Ｓ２２を生成する。伝送信号Ｓ１はデータを電気的に示す信号である。本実施形態ではデータはシリアルデータである。一次回路１は、波形整形回路１１と、交流成分抽出回路１２と、駆動回路１３とを備えている。
　波形整形回路１１は、たとえばシュミットトリガ回路で構成されている。波形整形回路１１は、伝送信号Ｓ１の立ち上がりエッジおよび立ち下がりエッジを急峻に整形することで、伝送信号Ｓ１の高調波成分を増幅する。なお、波形整形回路１１をシュミットトリガ回路に限定する趣旨ではなく、波形整形回路１１は他の構成であってもよい。
　交流成分抽出回路１２は、信号変換回路１４と、微分回路１５とを備えている。信号変換回路１４は差動アンプで構成されている。図３は一次回路１の概略回路図である。図４は一次回路１の動作波形図である。図５は二次回路２動作波形図である。図４と図５において、縦軸は信号の値を示し、横軸は時間を示す。信号変換回路１４は、図３に示すように、波形整形回路１１から出力されるシングルエンドの信号Ｓ１１を２つの差動信号Ｓ１２、Ｓ１３に変換して出力する。差動信号Ｓ１３は、図４に示すように、信号Ｓ１１から僅かに位相が遅れている。また、差動信号Ｓ１２は、図４に示すように、差動信号Ｓ１３の位相を反転した信号である。
　微分回路１５は、図３に示すように、信号変換回路１４から出力される差動信号Ｓ１２、Ｓ１３を微分することで、差動信号Ｓ１２、Ｓ１３の交流成分を抽出した差動信号Ｓ１４、Ｓ１５を出力する。微分回路１５は、２つのＮＯＴ素子１５１、１５２と、２つの微分器１５３、１５４と、２つのスイッチング素子１５５、１５６とを備えている。ＮＯＴ素子１５１、１５２は、それぞれ差動信号Ｓ１２、Ｓ１３の位相を反転した信号を出力する。微分器１５３、１５４は、それぞれＮＯＴ素子１５１、１５２から出力される信号を微分して出力する。微分器１５３、１５４は、たとえば抵抗およびキャパシタを有するＲＣ回路で構成される。
　スイッチング素子１５５、１５６は、それぞれ微分器１５３、１５４に並列に電気的に接続される。スイッチング素子１５５、１５６は、それぞれ差動信号Ｓ１２、Ｓ１３によりオン／オフが切り替えられる。実施形態では、スイッチング素子１５５は差動信号Ｓ１２がハイレベルのときにオンに切り替わり、ローレベルのときにオフに切り替わる。スイッチング素子１５６は、差動信号Ｓ１３がハイレベルのときにオンに切り替わり、ローレベルのときにオフに切り替わる。
　したがって、ＮＯＴ素子１５１、１５２から出力される信号は、それぞれ差動信号Ｓ１２、Ｓ１３がハイレベルのときは微分器１５３、１５４を通過せず、ローレベルのときに微分器１５３、１５４を通過する。このため、差動信号Ｓ１４は、図４に示すように、信号Ｓ１１の立ち上がりエッジを微分した信号となる。また、差動信号Ｓ１５は、図４に示すように、信号Ｓ１１の立ち下がりエッジを微分した信号となる。なお、差動信号Ｓ１４は、電源電位点Ｖｄｄに一定電流を流す定電流源ＩＳ３により、オフセットが与えられている。また、差動信号Ｓ１５は、回路グランドＧＮＤに一定電流を流す定電流源ＩＳ４により、オフセットが与えられている。
　駆動回路１３は、図３に示すように、微分回路１５から出力される差動信号Ｓ１２～Ｓ１５に基づいて、絶縁回路３の一次コイルＬ１を駆動するための電流信号である差動信号Ｓ２１、Ｓ２２を生成して出力する。駆動回路１３は、４つのスイッチング素子Ｑ１～Ｑ４で構成されている。スイッチング素子Ｑ１、Ｑ２は、ｎｐｎ型のバイポーラトランジスタである。スイッチング素子Ｑ３、Ｑ４は、エンハンスメント型のｎチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。
　スイッチング素子Ｑ１、Ｑ２のコレクタは電源電位点Ｖｄｄに電気的に接続されている。スイッチング素子Ｑ１のベースには差動信号Ｓ１４が入力される（図３の点ａ）。また、スイッチング素子Ｑ２のベースには差動信号Ｓ１５が入力される（図３の点ｂ）。スイッチング素子Ｑ３、Ｑ４のソースは回路グランドＧＮＤに電気的に接続されている。スイッチング素子Ｑ３のゲートには差動信号Ｓ１２が入力される（図３の点ｃ）。また、スイッチング素子Ｑ４のゲートには差動信号Ｓ１３が入力される（図３の点ｄ）。スイッチング素子Ｑ１のエミッタおよびスイッチング素子Ｑ３のドレインが接続されている接続点Ｎ１２は、一次コイルＬ１の端Ｌ１１に電気的に接続されている。また、スイッチング素子Ｑ２のエミッタおよびスイッチング素子Ｑ４のドレインが接続されている接続点Ｎ１３は一次コイルＬ１の端Ｌ１２に電気的に接続されている。
　図４は一次回路１の信号を示す。駆動回路１３により、電流である差動信号Ｓ２１が一次コイルＬ１の端Ｌ１１に入力される。また、駆動回路１３により、電流である差動信号Ｓ２２が一次コイルＬ１の端Ｌ１２に入力される。差動信号Ｓ２２は、差動信号Ｓ２１の位相を反転した信号である。したがって、一次コイルＬ１には、図４に示す交流電圧Ｖ１が印加される。
　言い換えれば、駆動回路１３は、微分された差動信号Ｓ２１、Ｓ２２のうち伝送信号Ｓ１の立ち上がりに対応する信号である差動信号Ｓ２１を一次コイルＬ１の端Ｌ１１に出力する。また、駆動回路１３は、微分された差動信号Ｓ２１、Ｓ２２のうち伝送信号Ｓ１の立ち下がりに対応する信号である差動信号Ｓ２２を一次コイルＬ１の端Ｌ１２に出力する。
　ところで、単にデータに応じた矩形波を一次コイルＬ１および二次コイルＬ２よりなるトランスに入力する場合でも、一次コイルＬ１に入力される信号の交流成分が二次コイルＬ２に伝わる。しかしながら、トランスは直流成分に対してはインピーダンスが低いため、単にデータに応じた矩形波をトランスに入力した場合、一次コイルＬ１および一次回路１に電流が流れ続け、消費電力が増大するおそれがある。
　本実施形態の信号伝送回路１００では、一次回路１の微分回路１５により、一次コイルＬ１に入力される信号の直流成分を除いている。したがって、本実施形態の信号伝送回路１００では、一次コイルＬ１および一次回路１に電流が流れ続けることがなく、消費電力の低減を図ることができる。なお、一次回路１は微分回路１５を備えていなくてもよい。
　二次回路２は、図１、図２に示すように、Ａ／Ｄ変換回路２１と、抽出回路２２とを備えている。また、二次回路２は、交流信号Ｓ３１、Ｓ３２がそれぞれ流れる一対の伝送線路２４、２５を有している。
　Ａ／Ｄ変換回路２１は、二次コイルＬ２から出力されるアナログ信号である交流信号Ｓ３１、Ｓ３２をディジタルのパルス信号Ｓ４１、Ｓ４２に変換して出力する。Ａ／Ｄ変換回路２１は、コンパレータ２１１、２１２と分圧回路２３とを備えている。
　コンパレータ２１１、２１２は、一対の伝送線路２４、２５にそれぞれ電気的に接続されている。コンパレータ２１１、２１２は、一対の伝送線路２４、２５から入力される交流信号Ｓ３１、Ｓ３２を比較する。
　コンパレータ２１１の反転入力端子２１１ａには、交流信号Ｓ３１が入力される。コンパレータ２１１の非反転入力端子２１１ｂには、オフセット電圧Ｖｏｆｆ１を交流信号Ｓ３２に重畳して得られる信号Ｓ３２ａが入力される。オフセット電圧Ｖｏｆｆ１（図５参照）は抵抗Ｒ３および定電流源ＩＳ１により生成される。抵抗Ｒ３は、コンパレータ２１１の非反転入力端子２１１ｂと伝送線路２５との間に電気的に接続される。定電流源ＩＳ１は、抵抗Ｒ３の一端とコンパレータ２１１の非反転入力端子２１１ｂとが接続された接続点Ｐ１０１と電源電位点Ｖｄｄとの間に電気的に接続される。
　コンパレータ２１１は、信号Ｓ３２ａが交流信号Ｓ３１よりも大きいときにハイレベルとなり、信号Ｓ３２ａが交流信号Ｓ３１以下であるときにローレベルとなるパルス信号Ｓ４１を出力する。パルス信号Ｓ４１は、伝送信号Ｓ１が立ち下がるタイミングとほぼ同じタイミングで発生するパルスよりなる。つまり、コンパレータ２１１は、伝送信号Ｓ１の立ち下がりに対応する信号（パルス信号Ｓ４１）を出力する。
　コンパレータ２１２の反転入力端子２１２ａには交流信号Ｓ３２が入力される。コンパレータ２１２の非反転入力端子２１２ｂには、オフセット電圧Ｖｏｆｆ２を交流信号Ｓ３１に重畳して得られた信号Ｓ３１ａが入力される。オフセット電圧Ｖｏｆｆ２は、抵抗Ｒ４および定電流源ＩＳ２により生成される。抵抗Ｒ４は、コンパレータ２１２の非反転入力端子２１２ｂと伝送線路２４との間に電気的に接続される。定電流源ＩＳ２は、抵抗Ｒ４の一端とコンパレータ２１２の非反転入力端子２１２ｂとが接続された接続点Ｐ１０２と電源電位点Ｖｄｄとの間に電気的に接続される。
　コンパレータ２１２は、信号Ｓ３１ａが交流信号Ｓ３２よりも大きいときにハイレベルとなり、信号Ｓ３１ａが交流信号Ｓ３２以下であるときにローレベルとなるパルス信号Ｓ４２を出力する。パルス信号Ｓ４２は、伝送信号Ｓ１が立ち上がるタイミングとほぼ同じタイミングで発生するパルスよりなる。つまり、コンパレータ２１２は、伝送信号Ｓ１の立ち上がりに対応する信号（パルス信号Ｓ４２）を出力する。
　上述のように、本実施形態の信号伝送回路１００では、コンパレータ２１１およびコンパレータ２１２の非反転入力端子２１１ｂ、２１２ｂにオフセット電圧Ｖｏｆｆ１、Ｖｏｆｆ２をそれぞれ与えている。このため、本実施形態の信号伝送回路１００では、コンパレータ２１１およびコンパレータ２１２でのチャタリングを防止することができる。
　なお、本実施形態の信号伝送回路１００は、オフセット電圧Ｖｏｆｆ１、Ｖｏｆｆ２を任意に調整することのできるトリミング回路を備えていることが好ましい。この構成では、部品のばらつきなどによりコンパレータ２１１およびコンパレータ２１２の感度が変動した場合に、トリミング回路により感度を調整することができる。トリミング回路は、たとえば定電流源ＩＳ１、ＩＳ２の流す電流の電流値を調整することで、オフセット電圧Ｖｏｆｆ１、Ｖｏｆｆ２を任意に調整する。もちろん、トリミング回路を備えるか否か、さらにはコンパレータ２１１およびコンパレータ２１２にオフセット電圧Ｖｏｆｆ１、Ｖｏｆｆ２を与える構成を備えるか否かは任意である。
　分圧回路２３は、一対の伝送線路２４、２５間の電圧を分圧するように構成されている。分圧回路２３は、互いに直列に接続された抵抗Ｒ１、Ｒ２よりなる直列回路で構成されている。抵抗Ｒ１の第１端は伝送線路２４に電気的に接続されている。抵抗Ｒ２の第１端は、伝送線路２５に電気的に接続されている。そして、抵抗Ｒ１の第２端と抵抗Ｒ２の第２端とが接続されている接続点Ｐ１０３には、一対の伝送線路２４、２５の電圧の間の中間電圧ＶＣ１が発生する。言い換えれば、中間電圧ＶＣ１は、分圧回路２３により分圧された電圧である。
　ここで、中間電圧ＶＣ１は、一対の伝送線路２４、２５間の電圧を分圧した電圧であればよく、抵抗Ｒ１、Ｒ２の抵抗値は等しくなくてもよい。なお、抵抗Ｒ１、Ｒ２の抵抗値を同じとすることにより、回路設計を簡素にできる。また、分圧回路２３は、２つの抵抗Ｒ１、Ｒ２の直列回路のみならず、互いに直列に接続された３つ以上の抵抗よりなる直列回路で構成されていてもよい。また、分圧回路２３は、抵抗の代わりに、互いに直列に接続された複数のキャパシタよりなる直列回路で構成されていてもよい。なお、本実施形態の信号伝送回路１００が分圧回路２３を備えるか否かは任意である。
　抽出回路２２は、たとえばＲＳフリップフロップ回路で構成されている。抽出回路２２は、パルス信号Ｓ４１、Ｓ４２に基づいて伝送信号Ｓ１を抽出し、出力信号Ｓ５として出力する。言い換えれば、抽出回路２２は、コンパレータ（コンパレータ２１１およびコンパレータ２１２）の比較結果に基づいて伝送信号Ｓ１を抽出する。
　ここで、「伝送信号Ｓ１を抽出する」とは、一次回路１から二次回路２に伝送されるデータを取り出すことのできる形で伝送信号Ｓ１を抽出することを意味する。つまり、抽出回路２２で抽出される伝送信号Ｓ１は、一次回路１に入力される伝送信号Ｓ１と同一の信号情報を有していればよく、伝送信号Ｓ１の振幅などの波形の形状は同一でなくてもよく、一次回路１に入力される伝送信号Ｓ１から遅延していてもよい。
　具体的には、抽出回路２２のリセット端子２２ｂにパルス信号Ｓ４１が入力され、セット端子２２ａにパルス信号Ｓ４２が入力される。抽出回路２２は、セット端子２２ａにパルス信号Ｓ４２のパルスが入力されるとハイレベルになり、リセット端子２２ｂにパルス信号Ｓ４１のパルスが入力されるとローレベルとなる出力信号Ｓ５を出力する。既に述べたように、パルス信号Ｓ４１のパルスが発生するタイミングは、伝送信号Ｓ１が立ち下がるタイミングとほぼ同じである。また、パルス信号Ｓ４２のパルスが発生するタイミングは、伝送信号Ｓ１が立ち上がるタイミングとほぼ同じである。したがって、出力信号Ｓ５は、伝送信号Ｓ１の立ち上がりと立ち下がりとそれぞれほぼ同じタイミングで交互にローレベルとなりハイレベルとなる信号となる。つまり、抽出回路２２は、伝送信号Ｓ１を抽出し、出力信号Ｓ５として出力する。
　図６Ａは帰還回路４の概略ブロック図である。帰還回路４は、図６Ａに示すように、差動増幅回路４１と、制御回路４２とを備えている。制御回路４２は、バッファ４２１と、バッファ４２２とを備えている。また、制御回路４２は、一対の端子Ｔ１１、Ｔ１２を有している。図２に示すように、一対の端子Ｔ１１、Ｔ１２は、それぞれノード２６、２７に電気的に接続されている。ここで、ノード２６、２７は、図２に示すように、一対の伝送線路２４、２５にそれぞれ設けられている。なお、端子Ｔ１１、Ｔ１２は、たとえば基板上に配線として形成された導体の一部であってもよい。
　図６Ｂは差動増幅回路４１と制御回路４２の概略回路図である。差動増幅回路４１は、図６Ｂに示すように、８つのスイッチング素子Ｑ５～Ｑ１２と、定電流源ＩＳ５とを備えている。スイッチング素子Ｑ５、Ｑ６、Ｑ９、Ｑ１２は、エンハンスメント型のｎチャネルＭＯＳＦＥＴである。スイッチング素子Ｑ７、Ｑ８、Ｑ１０、Ｑ１１は、エンハンスメント型のｐチャネルＭＯＳＦＥＴである。スイッチング素子Ｑ５のゲートには基準電圧ＶＲ１が入力される。ここで、基準電圧ＶＲ１は、たとえばＢＧＲ（Ｂａｎｄ　Ｇａｐ　Ｒｅｆｅｒｅｎｃｅ）回路で生成される電圧である。スイッチング素子Ｑ６のゲートには中間電圧ＶＣ１が入力される。スイッチング素子Ｑ５、Ｑ６のソースは定電流源ＩＳ５に電気的に接続されている。定電流源ＩＳ５は回路グランドＧＮＤに一定電流を流す。
　スイッチング素子Ｑ５のドレインは、スイッチング素子Ｑ７のドレインおよびゲートに電気的に接続されている。スイッチング素子Ｑ７のゲートは、スイッチング素子Ｑ８のゲートに電気的に接続されている。スイッチング素子Ｑ８のドレインは、スイッチング素子Ｑ９のドレインおよびゲートに電気的に接続されている。スイッチング素子Ｑ７、Ｑ８のソースは、電源電位点Ｖｄｄに電気的に接続されている。スイッチング素子Ｑ９のソースは、回路グランドＧＮＤに電気的に接続されている。つまり、スイッチング素子Ｑ５、Ｑ７～Ｑ９は、カレントミラー回路を構成している。
　スイッチング素子Ｑ６のドレインは、スイッチング素子Ｑ１０のドレインおよびゲートに電気的に接続されている。スイッチング素子Ｑ１０のゲートは、スイッチング素子Ｑ１１のゲートに電気的に接続されている。スイッチング素子Ｑ１１のドレインは、スイッチング素子Ｑ１２のドレインに電気的に接続されている。スイッチング素子Ｑ１２のゲートは、スイッチング素子Ｑ９のゲートに電気的に接続されている。スイッチング素子Ｑ１０、Ｑ１１のソースは、電源電位点Ｖｄｄに電気的に接続されている。スイッチング素子Ｑ１２のソースは、回路グランドＧＮＤに電気的に接続されている。つまり、スイッチング素子Ｑ６、Ｑ１０～Ｑ１２は、カレントミラー回路を構成している。
　差動増幅回路４１は、中間電圧ＶＣ１と基準電圧ＶＲ１との差分に応じて増減する電流信号を、バッファ４２１およびバッファ４２２に出力する。つまり、差動増幅回路４１は、中間電圧ＶＣ１が基準電圧ＶＲ１を上回ると、出力する電流信号を大きくする。また、差動増幅回路４１は、中間電圧ＶＣ１が基準電圧ＶＲ１を下回ると、出力する電流信号を小さくする。
　バッファ４２１は、図６Ｂに示す３つのスイッチング素子Ｑ１３～Ｑ１５と、キャパシタＣ１と、定電流源ＩＳ６とで構成されるカレントミラー回路である。スイッチング素子Ｑ１３、Ｑ１５は、エンハンスメント型のｎチャネルＭＯＳＦＥＴである。また、スイッチング素子Ｑ１４は、エンハンスメント型のｐチャネルＭＯＳＦＥＴである。定電流源ＩＳ６は、電源電位点Ｖｄｄからスイッチング素子Ｑ１３のドレインへと一定電流を流す。スイッチング素子Ｑ１３のドレインおよびゲートは、電気的に接続されている。スイッチング素子Ｑ１３のゲートは、スイッチング素子Ｑ１５のゲートに電気的に接続されている。スイッチング素子Ｑ１５のドレインは、スイッチング素子Ｑ１４のドレインに電気的に接続されている。スイッチング素子Ｑ１４のゲート－ドレイン間には、キャパシタＣ１が電気的に接続されている。スイッチング素子Ｑ１４のソースは、電源電位点Ｖｄｄに電気的に接続されている。スイッチング素子Ｑ１３、Ｑ１５のソースは、回路グランドＧＮＤに電気的に接続されている。
　バッファ４２２は、図６Ｂに示す３つのスイッチング素子Ｑ１３、Ｑ１６、Ｑ１７と、キャパシタＣ２と、定電流源ＩＳ６とで構成されるカレントミラー回路である。スイッチング素子Ｑ１６は、エンハンスメント型のｐチャネルＭＯＳＦＥＴである。また、スイッチング素子Ｑ１７は、エンハンスメント型のｎチャネルＭＯＳＦＥＴである。つまり、バッファ４２１およびバッファ４２２は、スイッチング素子Ｑ１３と、定電流源ＩＳ６とを共用している。スイッチング素子Ｑ１７のゲートは、スイッチング素子Ｑ１３のゲートに電気的に接続されている。スイッチング素子Ｑ１７のドレインは、スイッチング素子Ｑ１６のドレインに電気的に接続されている。スイッチング素子Ｑ１６のゲート－ドレイン間には、キャパシタＣ２が電気的に接続されている。スイッチング素子Ｑ１６のソースは、電源電位点Ｖｄｄに電気的に接続されている。スイッチング素子Ｑ１７のソースは、回路グランドＧＮＤに電気的に接続されている。
　制御回路４２は、差動増幅回路４１から出力される信号に応じて、ノード２６、２７を流れる電流を制御する。つまり、中間電圧ＶＣ１が基準電圧ＶＲ１を上回ると、スイッチング素子Ｑ１４、Ｑ１６のドレイン電流が定電流源ＩＳ６の流す電流よりも大きくなるため、制御回路４２は、端子Ｔ１１、Ｔ１２からノード２６、２７へと電流を流すように動作する。また、中間電圧ＶＣ１が基準電圧ＶＲ１を下回ると、スイッチング素子Ｑ１４、Ｑ１６のドレイン電流が定電流源ＩＳ６の流す電流よりも小さくなるため、制御回路４２は、ノード２６、２７から端子Ｔ１１、Ｔ１２へと電流を引き込むように動作する。
　このように、帰還回路４は、一対の伝送線路２４、２５にそれぞれ設けられたノード２６、２７に電気的に接続されている。そして、帰還回路４は、中間電圧ＶＣ１と基準電圧ＶＲ１との差分に応じて、ノード２６、２７を流れる電流を制御することで、中間電圧ＶＣ１を帰還する。
　ここで、ノード２６、２７は、二次回路２の入力端Ｔ１、Ｔ２にそれぞれ直接的に接続されるのが好ましい。また、ノード２６、２７は、交流信号Ｓ３１、Ｓ３２を発生する二次コイルＬ２の両端にそれぞれ直接的に接続されるのが好ましい。つまり、ノード２６、２７は、ノード２６、２７と入力端Ｔ１、Ｔ２（または二次コイルＬ２の両端）との間に配線インピーダンスが介在しないように、入力端Ｔ１、Ｔ２（または二次コイルＬ２の両端）に接続されるのが好ましい。この構成では、一対の伝送線路２４、２５の配線インピーダンスの影響を極力避けるようにして、帰還回路４により中間電圧ＶＣ１を帰還させることができる。
　以下、本実施形態の信号伝送回路１００の動作について簡単に説明する。一次回路１は、伝送信号Ｓ１から差動信号Ｓ２１、Ｓ２２を生成し、一次コイルＬ１に出力する。差動信号Ｓ２１、Ｓ２２が一次コイルＬ１に入力されることで、一次コイルＬ１に交流電流が流れる。二次コイルＬ２には、一次コイルＬ１に交流電流が流れることで、差動信号Ｓ２１、Ｓ２２の交流成分を含む交流信号Ｓ３１、Ｓ３２が発生する。
　二次回路２において、コンパレータ２１１は、交流信号Ｓ３１、Ｓ３２を比較して、伝送信号Ｓ１の立ち下がりに対応するパルス信号Ｓ４１を出力する。また、コンパレータ２１２は、交流信号Ｓ３１、Ｓ３２を比較して、伝送信号Ｓ１の立ち上がりに対応するパルス信号Ｓ４２を出力する。そして、抽出回路２２は、パルス信号Ｓ４１、Ｓ４２に基づいて伝送信号Ｓ１を抽出し、出力信号Ｓ５として出力する。
　つまり、本実施形態の信号伝送回路１００では、一次回路１は、入力された伝送信号Ｓ１から差動信号Ｓ２１、Ｓ２２を生成し、絶縁回路３を介して二次回路２に伝送する。そして、二次回路２は、一次回路１から伝送された信号から伝送信号Ｓ１を抽出することで、伝送信号Ｓ１に相当する出力信号Ｓ５を出力する。
　ところで、一次コイルＬ１（一次素子）と二次コイルＬ２（二次素子）との間には、図２に示すように、寄生容量Ｃｐ１、Ｃｐ２が存在する。たとえば雷サージなどにより、ノイズ特にコモンモードノイズが一次回路１に印加されると、寄生容量Ｃｐ１、Ｃｐ２を介してノイズが二次回路２に伝わることがある。
　図７は、比較例の信号伝送回路の二次回路２００の概略回路図である。図７において図２に示す二次回路２と同じ部分には同じ参照番号を付す。図７に示すように、比較例の信号伝送回路（二次回路２００）は、帰還回路４を備えていないことを除いて、本実施形態の信号伝送回路１００（二次回路２）と同じ構成を有する。以下、比較例の信号伝送回路の一次回路にノイズが印加された場合について説明する。図８は、比較例の信号伝送回路の一次回路にコモンモードノイズを印加したシミュレーションにより得られた信号を示す。図８において、縦軸は信号の値を示し、横軸は時間を示す。
　図８に示すシミュレーションでは、比較例の信号伝送回路において、コモンモードノイズを模擬した数十ｋＶの正極性の電圧ＣＮ１が、時刻ｔ０から時刻ｔ３まで一次回路に印加されている。時刻ｔ０から時刻ｔ１の間（たとえば１μｓ）においては、中間電圧ＶＣ１が上がることで、相対的に交流信号Ｓ３１、Ｓ３２の電圧レベルが下がる。このため、図８に示す例では、交流信号Ｓ３１、Ｓ３２の電圧レベルが、コンパレータ２１１およびコンパレータ２１２の許容される入力電圧の範囲から外れることで、コンパレータ２１１およびコンパレータ２１２が誤動作する。
　同様に、時刻ｔ２から時刻ｔ３の間（たとえば１μｓ）においては、中間電圧ＶＣ１が下がることで、相対的に交流信号Ｓ３１、Ｓ３２の電圧レベルが上がる。このため、図８に示す例では、交流信号Ｓ３１、Ｓ３２の電圧レベルが、コンパレータ２１１およびコンパレータ２１２の許容される入力電圧の範囲から外れることで、コンパレータ２１１およびコンパレータ２１２が誤動作する。
　したがって、比較例の信号伝送回路では、抽出回路２２に入力されるパルス信号Ｓ４１、Ｓ４２に異常が生じるので、抽出回路２２から出力信号Ｓ５が正常に出力されなくなる。つまり、伝送信号Ｓ１の伝送エラーが生じ易い。
　前述の従来の信号伝送回路でも、たとえば雷サージなどにより一次回路にノイズが印加されると、ノイズが二次回路に伝わり、二次回路の誤動作を引き起こす可能性がある。
　一方、本実施形態の信号伝送回路１００の一次回路１にノイズが印加された場合について説明する。図９は、本実施形態の信号伝送回路１００の一次回路１にコモンモードノイズを印加したシミュレーションの結果を示す。図９において、縦軸は信号の阿多を示し、横軸は時間を示す。
　本実施形態の信号伝送回路１００では、図９に示すように、コモンモードノイズを模擬した正極性の電圧ＣＮ１が印加されても、帰還回路４により中間電圧ＶＣ１が基準電圧ＶＲ１に収束するように中間電圧ＶＣ１が帰還されるので、中間電圧ＶＣ１は殆ど変動しない。なお、負極性の電圧ＣＮ１を印加した場合も、同様の理由で中間電圧ＶＣ１は殆ど変動しない。このため、交流信号Ｓ３１、Ｓ３２は、それらの電圧レベルも殆ど変動しないことから、コンパレータ２１１およびコンパレータ２１２の許容される入力電圧の範囲から外れ難く、コンパレータ２１１およびコンパレータ２１２が誤動作し難い。
　このため、本実施形態の信号伝送回路１００では、抽出回路２２に入力されるパルス信号Ｓ４１、Ｓ４２にも異常が生じ難く、抽出回路２２から出力信号Ｓ５が正常に出力され易い。つまり、伝送信号Ｓ１の伝送エラーが生じ難い。
　上述のように、本実施形態の信号伝送回路１００では、一次回路１にノイズが印加され、ノイズが二次回路２に伝わっても、帰還回路４により中間電圧ＶＣ１が基準電圧ＶＲ１に収束する。このため、本実施形態の信号伝送回路１００では、二次回路２の入力電圧（とくに、コンパレータ２１１およびコンパレータ２１２への入力電圧）の変動を抑制することができる。したがって、本実施形態の信号伝送回路１００は、一次回路１にノイズが印加されても、二次回路２の誤動作を引き起こし難い。
　ところで、一次回路１へのノイズの印加による二次回路２の誤動作の可能性を低減する方法としては、たとえば絶縁回路３において、一次コイルＬ１および二次コイルＬ２でそれぞれ構成される２個のトランスを設けることが考えられる。しかしながら、この構成では、２個のトランスを必要とすることから、回路の大型化やコストの増大化を招いてしまう。
　これに対して、本実施形態の信号伝送回路１００では、２個のトランスを設けずとも、帰還回路４を設けるだけで二次回路２の誤動作を引き起こし難くすることができるので、回路の大型化やコストの増大化を抑制することができる。
　ここで、本実施形態の信号伝送回路１００において想定するノイズ（コモンモードノイズ）の周波数は、その発生頻度にもよるが、数百ＭＨｚ以下である。一方、本実施形態の信号伝送回路１００において、二次コイルＬ２（二次素子）から出力される交流信号Ｓ３１、Ｓ３２の周波数は、トランス（一次コイルＬ１および二次コイルＬ２）の特性に合わせ、数百ＭＨｚ以上または数ＧＨｚ程度である。
　ここで、交流信号Ｓ３１、Ｓ３２は差動信号なので、原則、コモンモードノイズなどの同相成分を除去する帰還回路４で除去されることはないと考えられる。しかしながら、例外を考慮して、帰還回路４は、コモンモードノイズのみを除去し、交流信号Ｓ３１、Ｓ３２に影響しないように構成されるのが好ましい。
　そこで、本実施形態の信号伝送回路１００では、帰還回路４は、交流信号Ｓ３１、Ｓ３２の通過を制限するように構成されているのが好ましい。図１０は帰還回路４の周波数特性を示す。たとえば、図１０に示すように、コモンモードノイズの周波数領域を０～ｆ０［Ｈｚ］、交流信号Ｓ３１、Ｓ３２の周波数領域をｆ１～ｆ２［Ｈｚ］と仮定する。このとき、帰還回路４は、遮断周波数ｆｃ１がｆ０とｆ１との間に位置する、すなわちｆ０＜ｆｃ１＜ｆ１の関係を満たすように構成されるのが好ましい。この構成では、遮断周波数ｆｃ１よりも低い周波数のコモンモードノイズに対して帰還回路４が応答し、遮断周波数ｆｃ１よりも高い周波数の交流信号Ｓ３１、Ｓ３２に対しては帰還回路４が応答し難くなる。
　遮断周波数ｆｃ１は、帰還回路４が有する容量成分および抵抗成分によって決定される。そして、容量成分及び抵抗成分は、たとえば帰還回路４の有するスイッチング素子Ｑ５～Ｑ１７のサイズや、定電流源ＩＳ３の流す電流を調整することで、適宜変更することが可能である。
　ところで、本実施形態の信号伝送回路１００では、絶縁回路３は、互いに磁気結合する一次コイルＬ１（一次素子）と二次コイルＬ２（二次素子）とで構成されている。つまり、本実施形態の信号伝送回路１００では、一次素子および二次素子は互いに磁気結合するが、他の構成であってもよい。
　図１１は実施形態における信号伝送回路の他の一次回路１ａおよび他の絶縁回路３ａの概略回路図である。図１１において、図２に示す信号伝送回路１００の一次回路１と絶縁回路３と同じ部分には同じ参照番号を付す。一次回路１ａは、図２に示す一次回路１の駆動回路１３の代わりに、微分回路１５の出力端に接続された入力端をそれぞれ有するバッファ１６、１７を有する。キャパシタＣ１１は互いに対向してキャパシタＣ１１の容量を形成する電極Ｃ１１ａ、Ｃ１１ｂを有する。キャパシタＣ１２は互いに対向してキャパシタＣ１２の容量を形成する電極Ｃ１２ａ、Ｃ１２ｂを有する。キャパシタＣ１１、Ｃ１２の電極Ｃ１１ａ、Ｃ１２ａは一次回路１ａのバッファ１６、１７の出力端にそれぞれ電気的に接続されている。キャパシタＣ１１、Ｃ１２の電極Ｃ１１ｂ、Ｃ１２ｂは二次回路２の入力端Ｔ１、Ｔ２にそれぞれ接続されている。キャパシタＣ１１、Ｃ１２の一次回路１の側の電極Ｃ１１ａ、Ｃ１２ａが一次素子として機能し、キャパシタＣ１１、Ｃ１２の二次回路２の側の電極Ｃ１１ｂ、Ｃ１２ｂが二次素子として機能する。つまり、本実施形態の信号伝送回路１００では、一次素子および二次素子は互いに容量結合されていてもよい。
１００　　信号伝送回路
１　　一次回路
１３　　駆動回路
１５　　微分回路
２　　二次回路
２１１　　コンパレータ（第１コンパレータ）
２１２　　コンパレータ（第２コンパレータ）
２２　　抽出回路
２３　　分圧回路
２４，２５　　一対の伝送線路
２６，２７　　ノード
４　　帰還回路
Ｓ１　　伝送信号
Ｓ２１，Ｓ２２　　差動信号
Ｌ１　　一次コイル（一次素子）
Ｌ１１　　端（第１端）
Ｌ１２　　端（第２端）
Ｌ２　　二次コイル（二次素子）
Ｓ３１，Ｓ３２　　交流信号
ＶＣ１　　中間電圧
ＶＲ１　　基準電圧
Ｔ１，Ｔ２　　入力端

Claims (8)

  1. 　伝送信号から生成されて交流成分を有する差動信号が入力される一次素子と、
    　前記一次素子と磁気結合または容量結合し、前記差動信号の前記交流成分を含む交流信号を出力する二次素子と、
    　前記二次素子と電気的に接続され、前記交流信号が流れる一対の伝送線路を有し、前記交流信号から前記伝送信号を抽出する二次回路と、
    　前記一対の伝送線路の電圧の間の中間電圧を基準電圧に収束させるように前記中間電圧を帰還する帰還回路と、
    を備えた信号伝送回路。
  2. 前記二次回路は、前記一対の伝送線路間の電圧を分圧する分圧回路をさらに有し、
    　前記中間電圧は、前記分圧回路により分圧された電圧である、請求項１に記載の信号伝送回路。
  3. 前記帰還回路は、前記交流信号の通過を制限するように構成されている、請求項１または２に記載の信号伝送回路。
  4. 前記帰還回路は、前記一対の伝送線路のそれぞれに設けられたノードに電気的に接続されており、
    前記帰還回路は、前記中間電圧と前記基準電圧との差分に応じて前記ノードを流れる電流を制御することで前記中間電圧を帰還する、請求項１から３のいずれか１項に記載の信号伝送回路。
  5. 前記ノードは、前記二次回路の入力端に直接的に接続されている、請求項４に記載の信号伝送回路。
  6. 前記二次回路は、
    　　　前記一対の伝送線路に流れる前記交流信号を比較するコンパレータと、
    　　　前記コンパレータの比較結果に基づいて前記伝送信号を抽出する抽出回路と、
    をさらに有する、請求項１から５のいずれか１項に記載の信号伝送回路。
  7. 前記コンパレータは、
    　　　前記一対の伝送線路に電気的に接続されて、前記伝送信号の立ち下がりに対応する信号を出力する第１コンパレータと、
    　　　前記伝送信号の立ち上がりに対応する信号を出力する第２コンパレータと、
    を有する、請求項６に記載の信号伝送回路。
  8. 前記一次素子と電気的に接続されて、前記伝送信号から前記差動信号を生成する一次回路をさらに備え、
    前記一次素子および前記二次素子は、それぞれ互いに磁気結合された一次コイルおよび二次コイルであり、
    前記一次回路は、
    　　　前記差動信号を微分する微分回路と、
    　　　前記微分された差動信号のうち前記伝送信号の立ち上がりに対応する信号を前記一次コイルの第１端に出力し、かつ前記伝送信号の立ち下がりに対応する信号を前記一次コイルの第２端に出力する駆動回路と、
    を有する、請求項７に記載の信号伝送回路。
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