WO2017131096A1 - 電力変換装置 - Google Patents

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大斗 水谷
亮太 近藤
貴昭 ▲高▼原
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a power conversion apparatus that converts input from an AC power source to obtain desired DC power.
  • the power conversion device disclosed in Patent Document 1 includes a rectifier circuit connected to an AC power supply, a smoothing capacitor connected to the rectifier circuit, a first switching circuit connected to the rectifier circuit via the smoothing capacitor, a resonant capacitor, and It comprises a transformer provided with a resonant inductor and a second switching circuit provided on the DC load side via the transformer. In this power converter, by controlling the switching operation of the second switching circuit, switching loss is reduced and high efficiency is realized.
  • the present invention has been made to solve the above-described problems, and an object thereof is to obtain a power converter capable of performing high power factor control of alternating current and control of output power to a direct current load.
  • a power converter includes a first rectifier circuit that rectifies AC power input from an AC power supply, a first switching element and a second switching element connected in series, and the first switching element and the second switching element.
  • a second rectifier circuit that rectifies power and outputs the direct current load to a DC load; and a control circuit that controls the operation of the inverter circuit.
  • the control circuit controls the ON period of the first leg, thereby controlling the first rectifier circuit.
  • the voltage of the DC capacitor is made constant by controlling the output current and controlling the phase shift amount between the ON period of the second leg and the ON period of the first leg and the ON period of the second leg. It is characterized by controlling.
  • high power factor control and output power control can be realized simultaneously with one stage of a full bridge inverter circuit.
  • Embodiment 1 of this invention It is a figure showing the operation principle of the power converter device shown in Embodiment 1 of this invention. It is a figure showing the control system of the power converter device shown in Embodiment 1 of this invention. It is a figure showing the control system of the power converter device shown in Embodiment 1 of this invention. It is a figure showing the control system of the power converter device shown in Embodiment 1 of this invention. It is a figure showing the control system of the power converter device shown in Embodiment 1 of this invention. It is a figure showing the operation principle of the power converter device shown in Embodiment 1 of this invention. It is a figure showing the control system of the power converter device shown in Embodiment 1 of this invention.
  • Embodiment 1 of this invention It is a figure showing the control system of the power converter device shown in Embodiment 1 of this invention. It is a block diagram showing the hardware constitutions of the control circuit shown in Embodiment 1 of this invention. It is a figure showing the operation principle of the power converter device shown in Embodiment 2 of this invention. It is a figure showing the control system of the power converter device shown in Embodiment 2 of this invention. It is a figure showing the control system of the power converter device shown in Embodiment 2 of this invention. It is a figure showing the operation principle of the power converter device shown in Embodiment 3 of this invention. It is a figure showing the simple equivalent circuit of the power converter device shown in Embodiment 3 of this invention.
  • FIG. 1 is a configuration diagram of a power conversion device according to Embodiment 1 of the present invention.
  • the power converter shown in FIG. 1 is connected to an AC power source 1 and a DC load 10, converts AC power input from the AC power source 1 into DC power, and outputs the DC power to the DC load 10.
  • the power conversion device includes a main circuit that converts AC power input from the AC power supply 1 into DC power, and a control circuit that controls the main circuit.
  • the main circuit has a transformer 6 having at least two windings.
  • the side of the main circuit connected to the AC power source 1 is the primary side and the side connected to the DC load 10 is 2 It will be described as the next side.
  • a rectifier circuit (first rectifier circuit) 200 that rectifies AC power
  • a reactor 3 that operates as a current limiting circuit
  • DC power rectified by the rectifier circuit 200 is supplied to AC power having a desired voltage.
  • An inverter circuit 400 is provided that converts the signal into the transformer 6 and outputs it to the transformer 6.
  • a rectifier circuit (second rectifier circuit) 700 that rectifies AC power output from the transformer 6 into DC power, and a smoothing reactor that smoothes DC power output from the rectifier circuit 700 are provided. 8 and a smoothing capacitor 9 are provided.
  • the rectifier circuit 200 which is the first rectifier circuit is connected to the AC power source 1 and rectifies the input from the AC power source 1 to convert it into DC power.
  • the rectifier circuit 200 is a full bridge circuit composed of four diode elements 201 to 204, and the DC terminal of the rectifier circuit 200 is connected to the inverter circuit 400 via the reactor 3.
  • the positive terminal is referred to as a positive DC terminal
  • the negative terminal is referred to as a negative DC terminal.
  • the rectifier circuit 200 is not limited to the above-described configuration, and any circuit that rectifies AC power into DC power may be used.
  • a part or all of the diode elements may be replaced with switching elements. You may make it comprise using active elements, such as.
  • the reactor 3 is a current limiting reactor having one end connected to the positive side DC terminal of the rectifier circuit 200 and the other end connected to the inverter circuit 400.
  • the connection point between the reactor 3 and the inverter circuit 400 is also connected to the primary side terminal of the transformer 6.
  • the reactor 3 may be connected to the negative DC terminal of the rectifier circuit 200 or may be connected to each of the two DC terminals of the rectifier circuit 200.
  • the inverter circuit 400 is a full-bridge inverter circuit including four semiconductor switching elements 401a to 404a, and each semiconductor switching element performs a switching operation based on a gate signal from the control circuit 11. Further, diodes 401b to 404b are connected in antiparallel to the semiconductor switching elements 401a to 404a, respectively, and capacitors 401c to 404c are connected in parallel to each other, so that semiconductor elements such as MOSFETs can be used.
  • the semiconductor switching element 401a (first switching element) and the semiconductor switching element 402a (second switching element), the semiconductor switching element 403a (third switching element) and the semiconductor switching element 404a (fourth switching element) are connected in series.
  • the semiconductor switching element 401a and the semiconductor switching element 402a connected in series are referred to as a first leg
  • the semiconductor switching element 403a and the semiconductor switching element 404a connected in series are referred to as a second leg.
  • the semiconductor switching element 401a has a diagonal relationship with the semiconductor switching element 404a
  • the semiconductor switching element 402a has a diagonal relationship with the semiconductor switching element 403a.
  • a connection point (first AC terminal) between the semiconductor switching element 401a and the semiconductor switching element 402a is connected to the positive DC terminal of the rectifier circuit 200 through the reactor 3, and is connected to the primary terminal of the transformer 6. Is also connected.
  • the inverter circuit 400 includes a DC capacitor 5, and the DC capacitor 5, the first leg, and the second leg are connected in parallel between the DC buses (between the PN buses).
  • the negative side bus of the inverter circuit 400 is connected to the negative side DC terminal of the rectifier circuit 200.
  • the transformer 6 is an insulating transformer composed of two windings (a primary winding and a secondary winding). One end of the primary winding is a first AC end of the inverter circuit 400 and the other end is a semiconductor switching element. 403a and the semiconductor switching element 404a are connected to a second AC terminal that is a connection point.
  • the leakage inductance of the transformer 6 is used as a resonance element, but an external reactor may be used.
  • the rectifier circuit 700 which is the second rectifier circuit, is a full bridge circuit composed of four diode elements in the same manner as the rectifier circuit 200.
  • the AC terminal of the rectifier circuit 700 is connected to the secondary-side output terminal of the transformer 6, and the AC power output from the transformer 6 is rectified and output from the DC terminal of the rectifier circuit 700.
  • the rectifier circuit 700 is a full bridge diode rectification method, but may be any circuit as long as it is a circuit that rectifies AC power output from the transformer 6.
  • some or all of the diode elements may be configured using active elements such as semiconductor switching elements.
  • the DC terminal on the positive side of the rectifier circuit 700 is connected to the smoothing reactor 8, and the smoothing capacitor 9 is connected to the subsequent stage of the smoothing reactor 8 and the DC terminal on the negative side of the rectifier circuit 700.
  • a DC load 10 is connected to the smoothing capacitor 9, and DC power output from the rectifier circuit 700 is supplied to the DC load.
  • the DC load 10 is, for example, a storage battery (battery). In addition, it may be a DC load that requires insulation from other AC inputs, and may be constituted by, for example, an electric double layer capacitor.
  • a current detector that detects the current (i ac ) that is output from the rectifier circuit 200 and flows through the reactor 3, and a voltage detector that detects the DC voltage (V dc ) of the DC capacitor 5 1 voltage detector), and a voltage detector (second voltage detector) for detecting the voltage (V bat ) of the smoothing capacitor 9 is provided.
  • a voltage detector that detects a power supply voltage (V ac ) of the AC power supply 1 and a current detector that detects a current (i bat ) input to the DC load 10 are provided. Information on these voltage value and current value is input to the control circuit 11.
  • FIG. 2 is a diagram illustrating a gate waveform for explaining the operation of the semiconductor switching elements 401a to 404a, a current flowing through the reactor 3, and a state of charging / discharging of the DC capacitor 5.
  • 3 to 6 are diagrams showing current paths in the power conversion device in the four operation modes defined in FIG.
  • the driving period of the semiconductor switching elements 401a, 402a, 403a, and 404a is T
  • the switching time of the semiconductor switching elements 401a and 402a that perform current control is t2.
  • the OFF timing of the semiconductor switching element 404a is t1
  • the OFF timing of the semiconductor switching element 403a is t3.
  • the operation mode has four periods of 0 to t1 (first operation mode), t1 to t2 (second operation mode), t2 to t3 (third operation mode), and t3 to T (fourth operation mode).
  • FIG. 3 to FIG. 6 show current paths for each of the four operation modes.
  • the semiconductor switching elements 401a and 404a are turned on, and the semiconductor switching elements 402a and 403a are turned off.
  • the current i ac input from the AC power source 1 and rectified by the rectifier circuit flows through the reactor 3, the transformer 6, and the semiconductor switching element 404a and returns to the input side.
  • a current flows from the DC capacitor 5 to the transformer 6 via the semiconductor switching element 401a, and the current returns from the transformer 6 to the DC capacitor 5 via the semiconductor switching element 404a.
  • the potential at the subsequent stage of the reactor 3 is fixed to V dc when the semiconductor switching element 401a is turned on.
  • the current i ac decreases when the DC voltage V dc of the DC capacitor 5 is controlled to be higher than the peak voltage Vp of the voltage V ac of the AC power supply 1.
  • V dc decreases since the DC capacitor 5 discharges current.
  • the semiconductor switching elements 401a and 403a are turned on, and the semiconductor switching elements 402a and 404a are turned off.
  • the current i ac flows through the reactor 3, the transformer 6, the diode element 403 b, and the DC capacitor 5, and the current returns to the input side. Further, part of the current flowing through the diode element 403b flows through the semiconductor switching element 401a and circulates to the transformer 6.
  • the potential at the subsequent stage of the reactor 3 is fixed to V dc when the semiconductor switching element 401 a is turned on, and the voltage V dc of the DC capacitor 5 is higher than the peak voltage Vp of the voltage V ac of the AC power supply 1.
  • the current i ac decreases.
  • V dc increases.
  • the potential difference generated at both ends of the transformer 6 is small, the output amount of power to the secondary side is small and is not considered here.
  • the operation of the power conversion apparatus in the third operation mode that is, the period from t2 to t3 shown in FIG. 2 will be described.
  • the semiconductor switching elements 402a and 403a are turned on, and the semiconductor switching elements 401a and 404a are turned off.
  • the current i ac flows back from the reactor 3 to the input side via the semiconductor switching element 402a. Further, a current flows from the DC capacitor 5 to the DC capacitor 5 through the semiconductor switching element 403a, the transformer 6, and the semiconductor switching element 402a.
  • the potential at the subsequent stage of the reactor 3 is fixed to 0 when the semiconductor switching element 402a is turned on, and the current i ac increases.
  • V dc decreases.
  • the fourth operation mode the semiconductor switching elements 402a and 404a are turned on, and the semiconductor switching elements 401a and 403a are turned off.
  • the current i ac flows back from the reactor 3 to the input side via the semiconductor switching element 402a. Further, current circulates through the semiconductor switching element 402a, the diode 404b, and the transformer 6.
  • the potential at the subsequent stage of the reactor 3 is fixed to 0 when the semiconductor switching element 402a is turned on, and the current i ac increases.
  • V dc is constant.
  • a current is input to the transformer 6 to supply power to the secondary side, and the polarity of the current is changed between the first operation mode and the third operation mode. It will be reversed.
  • an alternating current is input to the transformer 6.
  • the AC power input to the primary side of the transformer 6 is transformed according to the ratio of the number of windings and output to the secondary side.
  • the AC power is converted into DC power by the rectifier circuit 700, the DC power is smoothed by the smoothing reactor 8 and the smoothing capacitor 9, and the smoothed DC power is supplied to the DC load 10. That is, DC power can be supplied to the DC load 10 during the period of the first operation mode and the third operation mode.
  • the first leg on-period that is, the first and second operation modes that are the on-period of the semiconductor switching element 401a, and the on-period of the semiconductor switching element 402a.
  • the duty ratio with the third and fourth operation modes is controlled. That is, by controlling the time t2 in FIG. 2, it is possible to control the ratio of increase and decrease of current i ac flowing through the reactor 3, it is possible to control the current i ac flowing through the reactor 3.
  • the phase shift amount between the ON period of the first leg and the ON period of the second leg that is, the phase of the driving signal of the semiconductor switching element 403a with respect to the semiconductor switching element 401a and the driving signal of the semiconductor switching element 404a with respect to the semiconductor switching element 402a is shifted.
  • the amount (phase shift amount) to be performed the charge amount and discharge amount of the DC capacitor 5 can be adjusted, and the voltage V dc of the DC capacitor 5 can be controlled to be constant.
  • the power difference between the AC power captured by the current control and the power supplied to the DC load 10 is adjusted to control the voltage V dc of the DC capacitor 5 to be constant.
  • the time t1 and the time t3 in FIG. 2 are controlled.
  • the period from 0 to t1 is equal to the period from t2 to t3.
  • t2 is a timing determined by current control
  • the time ratio (duty ratio) D 401 of the on-time 0 to t2 per switching period T in the semiconductor switching element 401a is expressed by Equation (1)
  • the time ratio (duty ratio) D 402 of the on-times t2 to T per switching period T in the semiconductor switching element 402a is expressed by Equation (2).
  • v ac is the voltage of the AC power supply 1
  • V dc is the voltage of the DC capacitor 5.
  • the phase shift amount of the second leg is set to zero.
  • this phase shift amount is set to 0, so that the rising edge of the semiconductor switching element 403a in the on state is synchronized with the rising edge of the semiconductor switching element 401a.
  • the rising edge of the semiconductor switching element 404a is synchronized with the rising edge of the semiconductor switching element 402a. That is, the ON period (gate pulse width) and phase of the third switching element are made equal to those of the first switching element, and the ON period (gate pulse width) and phase of the fourth switching element are made equivalent to those of the second switching element. In this case, only the second and fourth operation modes are operated, and the period of the first and third operation modes is zero.
  • the control circuit 11 controls the phase shift amount from this initial state. As a result, power supply can be started gradually in the initial state.
  • the rise of the semiconductor switching element 404a in the on state may be synchronized with the rise of the semiconductor switching element 401a in the on state.
  • the rising edge of the semiconductor switching element 403a is synchronized with the rising edge of the semiconductor switching element 402a. That is, the ON period (gate pulse width) and phase of the fourth switching element are made equal to those of the first switching element, and the ON period (gate pulse width) and phase of the third switching element are made equal to those of the second switching element. In this case, only the first and third operation modes are operated, and the period of the second and fourth operation modes is zero.
  • the control circuit 11 controls the phase shift amount from this initial state. As a result, power supply can be started sharply from the initial state.
  • the phase shift amount does not necessarily have to be 0, and a phase shift amount that is determined in advance according to a request in the initial state may be set as the initial state.
  • the overlapping period of the semiconductor switching elements 401a and 404a (first operation mode period) is equal to the overlapping period of the semiconductor switching elements 402a and 403a (third operation mode period). Control to be. That is, the periods from 0 to t1 and t2 to t3 in FIG. 2 are equal. Note that the period of the first operation mode and the period of the third operation mode are not necessarily the same.
  • the phase shift amount of the second leg corresponds to the length of the period of the first operation mode (t0 to t1) in FIG. 2, and here, it is expressed as a time ratio to match D 401 and D 402. To do.
  • the phase shift amount D 403 of the second leg is expressed as Equation (3).
  • N1 the number of turns on the primary side of the transformer 6, that is, the AC power supply side
  • N2 the number of turns on the secondary side, that is, the DC load side
  • V bat is the voltage of the smoothing capacitor 9.
  • the semiconductor switching element 403a and the semiconductor switching element 404a are operated with the same phase shift amount in accordance with the phase shift amount shown in Equation (3).
  • D 403 must always be lower than D 401 and D 402 . That is, it is necessary to satisfy the relationship of 0 ⁇ t1 ⁇ t2 for t1 and the relationship of t2 ⁇ t3 ⁇ T for t3.
  • FIG. 7 shows a schematic duty locus diagram of D 401 and D 402 satisfying this relationship.
  • the horizontal axis represents the phase of the voltage V ac of the AC power supply 1
  • the vertical axis represents the time ratio of the on-time of each semiconductor switching element to the driving cycle.
  • the controllable condition for constant control of the DC capacitor voltage V dc is that D limit in the peak phase, that is, D 403 is smaller than D limit_p . This means that Equation (5) becomes a controllable condition.
  • the command value D 403 is controlled to be equal to or less than D limit .
  • the locus of D 403 becomes as in FIG. 8, D 403 is greater than D limit, D 403 as D limit, D 403 is the D 403 calculated in Equation (3) If D limit smaller than . In this case, D 403 can always fall below D limit regardless of the phase, and satisfies the controllable condition.
  • phase shift amount D 403 of the semiconductor switching element 403a and the semiconductor switching element 404a is a less restricted D limit by D 401 and D 402 determined by current control by the semiconductor switching element 401 a and the semiconductor switching element 402a , V dc constant control is established, and high power factor control and output power control can be realized by one full bridge inverter circuit.
  • the DC capacitor 5 Since the DC capacitor 5 is charged and discharged in the drive cycle T of the inverter circuit 400, a voltage ripple based on the drive cycle is generated.
  • the voltage ripple is defined by the voltage ripple during the charging period in the second operation mode.
  • a voltage ripple having a frequency twice that of the AC frequency is generated in the DC section, but in the power converter shown in the present embodiment, a voltage ripple having a frequency that is twice this frequency is generated. Therefore, the capacity of the DC capacitor 5 can be greatly suppressed, and the DC capacitor 5 can be reduced in size.
  • the voltage and current of the AC power source having a power factor of 1 are expressed as in equations (6) and (7). Further, the power P ac of the AC power supply 1 is expressed as shown in Equation (8).
  • all Pac expressed by Equation (8) is transmitted to DC load 10. Assuming that the DC load 10 is controlled to a constant voltage V bat , the current I bat supplied to the DC load is defined by (9). Therefore, the current flowing into the DC load 10 has a pulsating component having an AC frequency twice as large.
  • FIG. 9 is a control block diagram illustrating generation of a duty command value used in output control of the semiconductor switching element 401a and the semiconductor switching element 402a in the control circuit 11.
  • the control circuit 11 calculates a duty command value for controlling the current iac so that the amount of current from the AC power source 1 and the power factor from the AC power source 1 are approximately 1.
  • a current difference 20 between a sinusoidal predetermined current command (target sine wave current) i ac * synchronized with the power supply voltage V ac and a current i ac detected by the current detector is calculated.
  • the output 21 is calculated by PI control using the calculated current difference 20 as a feedback amount.
  • the duty command value 22 of the semiconductor switching element 402a is obtained by dividing the output 21 by the voltage Vdc of the DC capacitor 5 detected by the voltage detector.
  • the feed-forward term 23 is a value represented by Expression (2), and is determined for each drive cycle according to the phase of the AC power supply 1.
  • the duty command value 24 obtained by adding the feedforward term 23 is set as the duty command value of the semiconductor switching element 402a.
  • the duty command value 25 obtained by subtracting the duty command value 24 of the semiconductor switching element 402a from 1 is set as the duty command value of the semiconductor switching element 401a.
  • FIG. 10 is a calculation block diagram of D limit calculated based on the duty command value 24 of the semiconductor switching element 402a and the duty command value 25 of the semiconductor switching element 401a.
  • duty selection unit (MUX) 26 in accordance with the magnitude relation of the duty command value 25 of the duty command value 24 and D 401 of D 402, selects a duty command value 24 or the duty command value 25 as D limit. That is, when the duty command value 25 is larger than the duty command value 24, L is output as the comparison signal 27, and the duty command value 24 is selected as the D limit 28 by the duty selector 26. On the other hand, when the duty command value 24 is larger than the duty command value 25, H is output as the comparison signal 27, and the duty command value 25 is selected as the D limit 28 by the duty selector 26.
  • FIG. 11 is a control block diagram illustrating generation of a D 403 command value in the constant control of the voltage V dc of the DC capacitor 5 by the semiconductor switching element 403a and the semiconductor switching element 404a.
  • the output power from the semiconductor switching element 403a and the semiconductor switching element 404a is adjusted to calculate a D 403 command value for controlling the voltage V dc of the DC capacitor 5 to be constant.
  • a difference 29 between a predetermined DC voltage command value V dc * of the DC capacitor 5 and the voltage V dc detected by the voltage detector is calculated.
  • the DC voltage command value V dc * is set to a voltage value higher than the peak voltage of the AC voltage input from the AC power supply.
  • a calculation result obtained by PI control is set as an output current command value 30 to the DC load 10.
  • a calculation result 32 obtained by PI control using the difference value 31 between the output current command value 30 and the detected DC current value I bat as a feedback amount is input to the gain adjuster 33 to generate a D 403 command value 34.
  • the D 403 command value 34 and D limit 28 are input to the selector (MUX) 35.
  • the selector 35 selects the D 403 command value 34 and D limit 28 in accordance with the magnitude comparison calculation result 36 of the D 403 command value 34 and D limit 28.
  • the D 403 command value 34 is set as the phase shift amount command value 37 of D 403 .
  • D 403 command value 34 is greater than D limit 28, the D limit 28 and the phase shift amount command value 37 of the D 403.
  • the phase shift amount command value 37 of D 403 of the semiconductor switching element 403a and the semiconductor switching element 404a can always be equal to or less than D limit 28, and the controllable condition of V dc control can be satisfied.
  • the semiconductor switching element 401 a gate signal generated from duty command value 25 of D 401, the gate signal of the semiconductor switching elements 402a to generate the duty command value 24 of D 402, the phase shift amount command value 37 D 403
  • a process of generating the gate signals of the semiconductor switching element 403a and the semiconductor switching element 404a to be generated will be described.
  • these gate signals are generated using a sawtooth wave as a carrier wave is shown.
  • FIG. 13 shows a sawtooth wave 38 as a carrier wave, a duty command value 25 of D 401 , a duty command value 24 of D 402 , a phase shift amount command value 37 of D 403 , and gates of semiconductor switching elements 401a to 404a. Signal relationships are shown.
  • FIG. 14 shows a calculation block diagram for generating gate signals of the semiconductor switching element 401a and the semiconductor switching element 402a
  • FIG. 15 shows a calculation block diagram for generating gate signals of the semiconductor switching element 403a and the semiconductor switching element 404a.
  • the sawtooth wave having the same value and the same phase is used for the four elements from the semiconductor switching elements 401a to 404a.
  • the duty command value 24 of D 402 and the sawtooth wave 38 are input to the gate signal generator 39.
  • the semiconductor switching element to turn on the semiconductor switching element 402a The gate signal 40 of 402a is generated.
  • the gate signal of the semiconductor switching elements 401a to turn on the semiconductor switching element 401a 41 Is generated.
  • the semiconductor switching element 401a and the semiconductor switching element 402a on the basis of the semiconductor switching element 401a and the semiconductor switching element 402a is the duty command value 25 of the duty command value 24, D 402 of D 401, which is calculated by the high power factor control Generate a gate signal.
  • the phase shift amount command value 37 and the sawtooth wave 38 of D 403 are input to the gate signal generator 42.
  • the gate signal generator 44 includes a phase shift amount signal 43 which took the sum of the duty command value 24 of the phase shift amount command value 37 and D 402 of D 403, inputs a sawtooth 38.
  • a signal obtained by ANDing the comparison signal of the phase shift amount signal 43 and the sawtooth wave 38 and the comparison signal of the sawtooth wave 38 and the phase shift amount command value 37 of D 403 is defined as a gate signal 45 of the semiconductor switching element 404a.
  • a signal obtained by negating the gate signal 45 is defined as a gate signal 46 of the semiconductor switching element 403a.
  • the gate signal to the semiconductor switching elements 401a to 404a can be generated.
  • FIGS. 9 to 12 and FIG. 14 may be configured in hardware using an arithmetic circuit.
  • a memory for storing a program and a processor for processing the program May be configured as software.
  • a dead time may be provided.
  • a dead time may be provided in the semiconductor switching element 403a and the semiconductor switching element 404a.
  • one terminal of the reactor 3 is connected to the P side of the DC output terminal of the rectifier circuit 200, and the other terminal of the reactor 3 is the first AC that is a connection point between the semiconductor switching element 401a and the semiconductor switching element 402a.
  • the high power factor control is performed by the semiconductor switching elements 401a and 402a connected to the ends, but the other terminals of the reactor 3 are connected to the connection points of the semiconductor switching elements 403a and 404a and the semiconductor switching elements 403a and 404a are used. High power factor control may be performed.
  • a gate signal input to the semiconductor switching element 401a may be input to the semiconductor switching element 403a
  • a gate signal input to the semiconductor switching element 402a may be input to the semiconductor switching element 404a.
  • the semiconductor switching element High power factor control is performed at 401a and 402a, and output power control is performed at the semiconductor switching element 403a and the semiconductor switching element 404a.
  • the on-duty of the semiconductor switching element 401a and the semiconductor switching element 402a is controlled to adjust the input current from the AC power supply 1 to a predetermined current value
  • the power factor can be controlled to be about 1.
  • the DC voltage of the DC capacitor 5 is controlled to be constant by changing the phase shift amount of the semiconductor switching element 403a and the semiconductor switching element 404a so that the DC voltage Vdc of the DC capacitor 5 follows the target voltage.
  • the output power to can be controlled.
  • the on-state overlapping period of the semiconductor switching element 401a and the semiconductor switching element 404a and the on-state overlapping period of the semiconductor switching element 402a and the semiconductor switching element 404a are made equal to suppress the bias magnetism of the transformer 6, thereby improving reliability. High control can be realized.
  • Embodiment 2 FIG.
  • the sawtooth wave is used as the on-period control carrier signal in the generation of the gate signals of the semiconductor switching elements 401a to 404a.
  • a triangular wave is used as the on-period control carrier signal. Show the case.
  • the circuit configuration and control method of the power conversion device in the present embodiment are the same as those shown in the first embodiment, and a description thereof will be omitted.
  • the calculation results of the duty command value 25 of D 401 , the duty command value 24 of D 402 , and the phase shift amount command value 37 of D 403 are calculated by the same method as in the first embodiment. That is, the operation other than the gate signal generation operation of each semiconductor switching element shown in FIGS. 13 to 15 is the same as that shown in the first embodiment.
  • the gate signal of the semiconductor switching element 401a generated from the duty command value 25 of D 401 in the present embodiment, the gate signal of the semiconductor switching element 402a generated from the duty command value 24 of D 402 , and the phase shift amount command value The gate signal generation process of each of the semiconductor switching element 403a and the semiconductor switching element 404a generated from 37 will be described.
  • FIG. 17 shows a carrier wave 47, a duty command value 25 of D 401 , a duty command value 24 of D 402 , a phase shift amount command value 37 of D 403 , and gate signals of the semiconductor switching elements 401a to 404a.
  • the figure showing the relationship of is shown.
  • the carrier wave 47 is a triangular wave, and the same triangular wave is used to generate the gate signals of the semiconductor switching elements 401a to 404a.
  • the phase of the semiconductor switching element 403a is shifted with respect to the semiconductor switching element 401a due to the magnitude relationship between the rectangular wave 48 and the triangular wave 47 whose amplitude is the phase shift amount command value of D 403.
  • the phase of the semiconductor switching element 404a is shifted with respect to the semiconductor switching element 402a.
  • the value of the square wave is switched between the peak and valley of the triangular wave.
  • the semiconductor switching element 401a has the same configuration in the four operation modes defined in the first embodiment.
  • the semiconductor switching element 402a performs high power factor control, and the semiconductor switching element 403a and the semiconductor switching element 404a perform output power control.
  • two DC signals having the same value as the rectangular wave amplitude may be used, and the signal to be compared in magnitude at the timing of the peaks and valleys of the triangular wave 47 may be switched to form a pseudo rectangular wave.
  • Figure 18 shows a block diagram for generating a gate signal of the gate signal and the semiconductor switching element 402a of the semiconductor switching element 401a from the duty command value 24 of the duty command value 25 and D 402 of the D 401.
  • the duty command value 24 of D 402 and the triangular wave 47 are input to the gate signal generator 49.
  • the gate signal 50 of the semiconductor switching element 402 a is generated so that the duty command value 24 of D 402 is turned on in a period longer than the triangular wave 47.
  • the gate signal 51 of the semiconductor switching element 401 a is generated so that the duty command value 24 of D 402 is turned on in a period smaller than the triangular wave 47.
  • FIG. 19 is a calculation block diagram showing a method for generating gate signals of the semiconductor switching elements 403a and 404a.
  • the rectangular wave 48 is generated by adding the duty command value 24 of D 402 and the phase shift amount command value 37 of D 403 to a single amplitude.
  • the generated rectangular wave 48 and triangular wave 47 are input to the comparator 52.
  • a calculation result 53 obtained by comparing the rectangular wave 48 and the triangular wave 47 is used as a gate signal of the semiconductor switching element 404a.
  • the signal 54 obtained by negating the calculation result 53 is used as the gate signal of the semiconductor switching element 403a.
  • the gate signals of the semiconductor switching elements 401a to 404a can be generated.
  • Embodiment 3 In the power conversion devices shown in the first and second embodiments, in the return period (second operation mode or fourth operation mode) in which semiconductor switching elements 401a and 403a or semiconductor switching elements 402a and 404a are turned on, Since the potential difference generated at both ends is small, the output amount to the secondary side is small and has not been considered. However, in the present embodiment, the potential difference generated at both ends of the transformer 6 is taken into consideration, and the power that enables more stable operation. The conversion device will be described. In addition, the structure of the power converter device shown in this Embodiment is the same as that of the case shown in FIG. 1, and abbreviate
  • FIG. 20 shows a sawtooth wave 38 that is a carrier wave, a duty command value 25 of D 401, and a duty of D 402 , in consideration of the voltage across the minute transformer 6 generated in the second operation mode and the fourth operation mode.
  • the relationship between the command value 24, the phase shift amount command value 37 of D 403 , the gate signals of the semiconductor switching elements 401a to 404a, the voltage of the transformer 6, and the current of the smoothing reactor 8 is shown.
  • a minute voltage across the transformer 6 is also generated during the return period.
  • FIG. 21 shows a simple equivalent circuit during the reflux period in which the semiconductor switching elements 401a and 403a or the semiconductor switching elements 402a and 404a are turned on.
  • the both-ends voltage V tr_p of the transformer 6 is expressed as the following formula (10).
  • the forward voltage of the diodes 701 to 704 is defined as V f
  • the leakage inductance of the transformer 6 is defined as L k
  • the inductance value of the smoothing reactor 8 is defined as Lf.
  • the leakage inductance 55 and the excitation inductance 56 of the transformer 6 may be external reactors.
  • the transformer 6 by correcting the power transmission period (first operation mode and third operation mode) and the return period (second operation mode and fourth operation mode), the transformer 6 The voltage / time product deviation and the current integrated value deviation of the current in the smoothing reactor 8 are reduced. The details will be described below.
  • the time ratio (duty ratio) D 401 of the semiconductor switching element 401a, the time ratio (duty ratio) D 402 of the semiconductor switching element 402a, and the phase shift amount D 403 of the second leg are set as in the first embodiment.
  • the calculation is performed in the same manner as in the second embodiment. In the power conversion device described in this embodiment, correction is performed on these calculated values.
  • FIG. 22 shows a schematic duty locus diagram when the phase shift amount D 403 of the second leg composed of the semiconductor switching element 403a and the semiconductor switching element 404a is corrected.
  • the phase shift amount of the second leg is corrected as shown by the locus indicated by D 403 -2.
  • D 403 -2 the locus indicated by D 403 -2.
  • by correcting the phase shift amount of the second leg by correcting the phase shift amount of the second leg, the on-time and the phase shift amount of the semiconductor switching element 403a and the semiconductor switching element 404a change. Accordingly, it is possible to suppress the voltage / time product deviation of the transformer 6 and the current integrated value deviation of the current in the smoothing reactor 8.
  • a correction period in the power transmission period at this time is defined as ⁇ T.
  • ⁇ T defines that the polarity of increasing the power transmission period composed of the semiconductor switching element 402a and the semiconductor switching element 403a is positive.
  • both ends are increased or decreased by ⁇ T / 2 with reference to the center of the gate signal phase in the semiconductor switching element 403a and the semiconductor switching element 404a. Instead of reducing both ends by ⁇ T / 2, either pulse end may be increased or decreased by ⁇ T.
  • the duty ratio (on time) of the first leg composed of the semiconductor switching element 401a and the semiconductor switching element 402a may be corrected.
  • the phase shift amount D 403 is the first operating sub-mode a smaller period than D limit, D 403 is defined as a second operating sub-mode period is D limit or more.
  • D 403 is defined as a second operating sub-mode period is D limit or more.
  • the ON timing of the semiconductor switching element 402a when considering the correction period ⁇ T1 is t02
  • the OFF timing of the semiconductor switching element 403a is t12.
  • the ON timing of the semiconductor switching element 401a is t22
  • the OFF timing of the semiconductor switching element 404a is t32. In this case, it can be classified into four operation modes of t02 to t12, t12 to t22, t22 to t32, and t32 to T.
  • ⁇ I int1 represents the time integral value of the smoothing reactor 8 current when the semiconductor switching elements 401a and 404a are in the ON state
  • ⁇ I int2 represents the time integral value of the smoothing reactor 8 current when the semiconductor switching elements 402a and 403a are in the ON state.
  • the above four operation mode periods can be expressed as the following formulas (11) to (14), respectively. Note that the initial time t02 is set to zero.
  • the initial current i Lf of the smoothing reactor 8 in each operation mode can be expressed as follows.
  • ⁇ 1 in the formula (22) is defined as follows.
  • the ON timing of the semiconductor switching element 402a when the correction period ⁇ T2 is taken into consideration is t03, and the OFF timing of the semiconductor switching element 403a is t13.
  • the ON timing of the semiconductor switching element 401a is t23, and the OFF timing of the semiconductor switching element 404a is t33. In this case, it can be classified into four operation modes of t03 to t13, t13 to t23, t23 to t33, and t33 to T.
  • the initial time t03 is set to 0.
  • the correction periods of the mathematical expressions (22) and (29) are respectively the DC capacitor 5 voltage (V dc ), the smoothing capacitor 9 voltage (V bat ) detection value, and the smoothing reactor 8 current value ( i Lf ), the duty ratio D 401 of the semiconductor switching element 401a, the duty ratio D 402 of the semiconductor switching element 402a, and the phase shift amount D 403 of the second leg can be calculated.
  • the voltage value (V dc ) of the DC capacitor 5 and the voltage value (V bat ) of the smoothing capacitor 9 do not necessarily have to be detected values, and may be target voltages of the respective voltage values or may be calculated values. Good.
  • the current value (i Lf ) of the smoothing reactor 8 is not necessarily a calculated value, and a detection value detected by a current detector may be used.
  • the duty ratio (ON time) of the first leg including the semiconductor switching element 401a and the semiconductor switching element 402a may be corrected.
  • the duty ratios of the semiconductor switching element 401a and the semiconductor switching element 402a are corrected using correction values similar to those in Expression (22) and Expression (29). That is, the voltage value of the DC capacitor, the voltage value of the smoothing capacitor, the current value of the smoothing reactor, the calculated value of the duty ratio of the first switching element, the duty ratio of the second switching element, The on period of the first leg is corrected based on the calculated value of the phase shift amount of the second leg.
  • the upper limit value of the phase shift amount D 403 depends on the duty ratios D 401 and D 402 of the semiconductor switching elements 401a and 402a, so that D 401 and D 402 are When corrected, the upper limit value of the phase shift amount D 403 is also corrected accordingly.
  • the generation process of the gate signal of the semiconductor switching element 401a generated from the duty command value 25 of D 401 and the gate signal of the semiconductor switching element 402a generated from the duty command value 24 of D 402 in this embodiment are as follows. This is the same method as in Embodiment 1 and Embodiment 2, and will not be described.
  • the carrier wave is a sawtooth wave as in the first embodiment
  • the gate signal generation process of each of the semiconductor switching element 403a and the semiconductor switching element 404a generated from the phase shift amount command value 37 and the correction period of the power transmission period is as follows. explain.
  • Figure 27 is a formula (22) in equation (29), a correction period ⁇ T1 is calculated by substituting the instantaneous value of the apparatus operating Delta] T2, and the phase shift amount command value 37 and D limit 28 of D 403 3 is a calculation block diagram for generating duty correction values dt of the semiconductor switching element 403a and the semiconductor switching element 404a.
  • the correction period ⁇ T1 (57) and the correction period ⁇ T2 (58) are input to the selector (MUX) 59.
  • the selector 59 selects the correction period ⁇ T1 (57) and the correction period ⁇ T2 (58) according to the magnitude comparison calculation result 60 of the D 403 phase shift amount command value 37 and the D limit 28.
  • phase shift amount command value 37 of D 403 is smaller than D limit 28, the correction period ⁇ T1 (57) is set as the correction value 61.
  • the correction period ⁇ T2 (58) is set as the correction value 61.
  • a duty correction value dt63 is output from the product of the switching frequency 62 and the correction value 61 of the semiconductor switching elements 401a to 404a.
  • the addition value 64 of the duty correction value dt 63 and the phase shift amount command value 37 of D 403 and the sawtooth wave 38 are input to the gate signal generator 65.
  • a difference value 67 between the phase shift amount signal 66 and the duty correction value dt 63 and the sawtooth wave 38 are input to the gate signal generator 68.
  • a signal obtained by ANDing the comparison signal 69 between the added value 64 and the sawtooth wave 38 and the comparison signal 70 between the sawtooth wave 38 and the difference value 67 is defined as a gate signal 71 of the semiconductor switching element 404a.
  • a signal obtained by negating the gate signal 71 is defined as a gate signal 72 of the semiconductor switching element 403a.
  • the gate signal to the semiconductor switching elements 403a and 404a can be generated.
  • the carrier wave may be a triangular wave as shown in the second embodiment.
  • the configuration and control described above are performed in the first and second embodiments while realizing a stable operation that suppresses the demagnetization phenomenon of the transformer 6.
  • high power factor control and output power control can be realized simultaneously with one stage of a full bridge inverter circuit.

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Abstract

整流回路と、それぞれ２つのスイッチング素子が直列接続された第１レグおよび第２レグ、直流コンデンサを有するフルブリッジ構成のインバータ回路と、トランスと、インバータ回路の動作を制御する制御回路と、を備え、制御回路は、第１レグのオン期間を制御することより交流入力から第１整流回路を介して流れる電流の増減を制御し、第２レグのオン期間、および、第１レグのオン期間と第２レグのオン期間との位相シフト量を制御することより直流コンデンサの電圧を一定に制御すること、を特徴とする電力変換装置であって、フルブリッジインバータ回路１段で高力率制御と出力電力制御を同時に実現することができる。

Description

電力変換装置
　この発明は、交流電源からの入力を電力変換して所望の直流電力を得る電力変換装置に関するものである。
　交流電源から供給された交流電力を直流電力に変換して直流負荷に供給する電力変換装置では、高効率化の要求が高まっており、高効率化を実現する電力変換装置が提案されている（例えば、特許文献１参照）。特許文献１に開示された電力変換装置は、交流電源に接続された整流回路、整流回路に接続された平滑コンデンサ、平滑コンデンサを介して整流回路に接続された第１のスイッチング回路、共振コンデンサおよび共振インダクタを備えたトランス、トランスを介して直流負荷側に設けられた第２のスイッチング回路より構成されている。この電力変換装置において、第２のスイッチング回路のスイッチング動作を制御することにより、スイッチング損失の低減し、高効率化を実現している。
特開２０１２－２４９３７５号公報
　上述した従来の電力変換装置では、直流出力部に電流平滑用リアクトルが設けられていないため、交流電流の高力率制御および直流負荷に出力する直流電力を同時に調整することが困難である。そのため、不特定周波数のリプル成分が直流負荷に入力されることとなり、直流負荷としてバッテリを用いる場合、バッテリ電流に不特定周波数のリプル成分が混入することでバッテリが劣化して寿命が低下する恐れがある。
　この発明は、上記のような課題を解決するためになされたものであり、交流電流の高力率制御および直流負荷への出力電力の制御を行うことが可能な電力変換器を得ることを目的とする。
　本発明に係る電力変換装置は、交流電源より入力された交流電力を整流する第１整流回路と、直列接続された第１スイッチング素子および第２スイッチング素子を有し、第１スイッチング素子および第２スイッチング素子との接続点である第１交流端に第１整流回路の正極側直流端子が接続された第１レグ、ダイオードが逆並列にそれぞれ接続された第３スイッチング素子および第４スイッチング素子を有し、第３スイッチング素子および第４スイッチング素子が直列接続された第２レグ、直流コンデンサ、が互いに並列接続され、負極側直流母線が第１整流回路の負極側直流端子に接続されたインバータ回路と、１次巻線および２次巻線を有し、１次巻線の一端にインバータ回路の第１交流端、他端に第３スイッチング素子および第４スイッチング素子の接続点である第２交流端が接続されたトランスと、　一端がトランスの２次巻線に接続され、他端が平滑コンデンサを介して直流負荷に接続され、トランスより入力される交流電力を整流して直流負荷に出力する第２整流回路と、インバータ回路の動作を制御する制御回路と、を備え、制御回路は、第１レグのオン期間を制御することより第１整流回路より出力される電流を制御し、第２レグのオン期間、および、第１レグのオン期間と第２レグのオン期間との位相シフト量を制御することより直流コンデンサの電圧が一定となるように制御すること、を特徴とする。
　本発明に係る電力変換装置では、フルブリッジインバータ回路１段で高力率制御と出力電力制御を同時に実現することができる。これにより、直流負荷としてバッテリを接続し充電動作を行う場合には、バッテリ電流に混入する不特定周波数のリプル成分を抑制して充電電力を供給可能となるためバッテリの寿命劣化を防止できる。
本発明の実施の形態１に示す電力変換装置の構成図である。 本発明の実施の形態１に示す電力変換装置の各スイッチング素子の動作を説明した図である。 本発明の実施の形態１に示す電力変換装置の電流経路を表した図である。 本発明の実施の形態１に示す電力変換装置の電流経路を表した図である。 本発明の実施の形態１に示す電力変換装置の電流経路を表した図である。 本発明の実施の形態１に示す電力変換装置の電流経路を表した図である。 本発明の実施の形態１に示す電力変換装置の動作原理を表した図である。 本発明の実施の形態１に示す電力変換装置の動作原理を表した図である。 本発明の実施の形態１に示す電力変換装置の制御システムを表した図である。 本発明の実施の形態１に示す電力変換装置の制御システムを表した図である。 本発明の実施の形態１に示す電力変換装置の制御システムを表した図である。 本発明の実施の形態１に示す電力変換装置の制御システムを表した図である。 本発明の実施の形態１に示す電力変換装置の動作原理を表した図である。 本発明の実施の形態１に示す電力変換装置の制御システムを表した図である。 本発明の実施の形態１に示す電力変換装置の制御システムを表した図である。 本発明の実施の形態１に示す制御回路のハードウェア構成を表したブロック図である。 本発明の実施の形態２に示す電力変換装置の動作原理を表した図である。 本発明の実施の形態２に示す電力変換装置の制御システムを表した図である。 本発明の実施の形態２に示す電力変換装置の制御システムを表した図である。 本発明の実施の形態３に示す電力変換装置の動作原理を表した図である。 本発明の実施の形態３に示す電力変換装置の簡易等価回路を表した図である。 本発明の実施の形態３に示す電力変換装置の動作原理を表した図である。 本発明の実施の形態３に示す電力変換装置の動作原理を表した図である。 本発明の実施の形態３に示す電力変換装置の動作原理を表した図である。 本発明の実施の形態３に示す電力変換装置の動作原理を表した図である。 本発明の実施の形態３に示す電力変換装置の動作原理を表した図である。 本発明の実施の形態３に示す電力変換装置の制御システムを表した図である。 本発明の実施の形態３に示す電力変換装置の制御システムを表した図である。
実施の形態１．
　本発明の実施の形態１に係る電力変換装置の構成を、図面を用いて説明する。図１は、本発明の実施の形態１に係る電力変換装置の構成図である。図１に示す電力変換装置は、交流電源１および直流負荷１０と接続されており、交流電源１から入力される交流電力を直流電力に変換し、直流負荷１０に出力する。
　電力変換装置は、交流電源１から入力される交流電力を直流電力に変換する主回路と、主回路を制御する制御回路とから構成される。主回路は、少なくとも２つの巻線を有するトランス６を有しており、主回路のうちトランスに対して交流電源１に接続される側を１次側、直流負荷１０に接続される側を２次側として説明する。主回路の１次側には、交流電力を整流する整流回路（第１整流回路）２００、限流回路としての動作するリアクトル３、整流回路２００により整流された直流電力を所望の電圧の交流電力に変換してトランス６に出力するインバータ回路４００が設けられている。また、主回路の２次側には、トランス６から出力される交流電力を直流電力に整流する整流回路（第２整流回路）７００、整流回路７００から出力された直流電力を平滑化する平滑リアクトル８および平滑コンデンサ９が設けられている。
　第１整流回路である整流回路２００は、交流電源１に接続され、交流電源１から入力を整流して直流電力に変換する。整流回路２００は、４つのダイオード素子２０１～２０４から構成されたフルブリッジ回路であり、整流回路２００の直流端子は、リアクトル３を介してインバータ回路４００と接続される。ここで、整流回路２００の２つ直流端子のうち、正極側の端子を正極側直流端子、負極側の端子を負極側直流端子と称することとする。なお、整流回路２００は上述したような構成に限ったものではなく、交流電力を直流電力に整流する回路であればどのようなものでもよく、例えば、一部または全部のダイオード素子を、スイッチング素子等の能動素子を用いて構成するようにしてもよい。
　リアクトル３は、一端が整流回路２００の正極側直流端子に接続され、他端がインバータ回路４００に接続された限流リアクトルである。また、リアクトル３とインバータ回路４００の接続点はトランス６の１次側の端子にも接続される。なお、リアクトル３は、整流回路２００の負極側直流端子に接続してもよく、整流回路２００の２つ直流端子のそれぞれに分散して接続してもよい。
　インバータ回路４００は、４つの半導体スイッチング素子４０１ａ～４０４ａを備えたフルブリッジインバータ回路であり、各半導体スイッチング素子は、制御回路１１からのゲート信号に基づいてスイッチング動作を行う。また、半導体スイッチング素子４０１ａ～４０４ａには、それぞれダイオード４０１ｂ～４０４ｂが逆並列に接続され、また、それぞれコンデンサ４０１ｃ～４０４ｃが並列接続されており、ＭＯＳＦＥＴ等の半導体素子を用いることができる。
　半導体スイッチング素子４０１ａ（第１スイッチング素子）と半導体スイッチング素子４０２ａ（第２スイッチング素子）、半導体スイッチング素子４０３ａ（第３スイッチング素子）と半導体スイッチング素子４０４ａ（第４スイッチング素子）はそれぞれ直列接続されている。ここで、直列接続された半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａを第１レグ、直列接続された半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａを第２レグと称することとする。また、半導体スイッチング素子４０１ａは半導体スイッチング素子４０４ａと対角の関係にあり、半導体スイッチング素子４０２ａは半導体スイッチング素子４０３ａと対角の関係にある。
　半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａとの接続点（第１交流端）がリアクトル３を介して整流回路２００の正極側直流端子と接続されており、また、トランス６の１次側の端子にも接続されている。また、インバータ回路４００は、直流コンデンサ５を備えており、直流コンデンサ５、第１レグ、第２レグが互いに直流母線間（ＰＮ母線間）に並列接続されている。また、インバータ回路４００の負極側母線が、整流回路２００の負極側直流端子に接続されている。
　トランス６は、２つの巻線（１次巻線および２次巻線）から構成された絶縁トランスであり、１次巻線の一端がインバータ回路４００の第１交流端、他端が半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａの接続点である第２交流端に接続されている。なお、ここではトランス６の漏洩インダクタンスを共振要素とする構成しているが、外付けのリアクトルを用いて構成してもよい。
　第２整流回路である整流回路７００は、整流回路２００と同様に４つのダイオード素子から構成されたフルブリッジ回路である。整流回路７００の交流端子は、トランス６の２次側の出力端子に接続されており、トランス６から出力される交流電力を整流し、整流回路７００の直流端子から出力させる。なお、整流回路７００は、フルブリッジダイオード整流方式としているが、トランス６から出力される交流電力を整流する回路であればどのような回路であってもよい。例えば、一部または全部のダイオード素子を、半導体スイッチング素子等の能動素子を用いて構成するようにしてもよい。
　整流回路７００の正極側の直流端子は、平滑リアクトル８に接続されており、平滑リアクトル８の後段と整流回路７００の負極側の直流端子に平滑コンデンサ９が接続される。また、平滑コンデンサ９には直流負荷１０が接続されており、整流回路７００より出力された直流電力が直流負荷に供給される。
　直流負荷１０は、例えば、蓄電池（バッテリ）である。なお、その他の交流入力と絶縁を必要とする直流負荷でもよく、例えば電気２重層コンデンサなどで構成してもよい。
　図１に示す電力変換装置では、整流回路２００より出力されてリアクトル３を流れる電流（ｉａｃ）を検出する電流検出器、直流コンデンサ５の直流電圧（Ｖｄｃ）を検出する電圧検出器（第１電圧検出器）、平滑コンデンサ９の電圧（Ｖｂａｔ）を検出する電圧検出器（第２電圧検出器）が設けられている。また、交流電源１の電源電圧（Ｖａｃ）を検出する電圧検出器、直流負荷１０に入力される電流（ｉｂａｔ）を検出する電流検出器が設けられている。これらの電圧値、電流値の情報は制御回路１１に入力される構成となっている。
　次に、本発明の実施の形態１に示す電力変換装置の動作、すなわち交流電源１から入力された交流電力を直流電力に変換し、直流負荷１０に出力する動作について、図を用いて説明する。図２は、半導体スイッチング素子４０１ａ～４０４ａの動作を説明するゲート波形と、リアクトル３を流れる電流および直流コンデンサ５の充放電の状態を示す図である。図３～図６は、図２で定義される４つの動作モードにおける電力変換装置内の電流経路を示す図である。
　ここでは、半導体スイッチング素子４０１ａ、４０２ａ、４０３ａ、４０４ａの駆動周期をＴとし、電流制御を行う半導体スイッチング素子４０１ａと４０２ａのスイッチング時間をｔ２とする。また、半導体スイッチング素子４０４ａのＯＦＦタイミングをｔ１、半導体スイッチング素子４０３ａのＯＦＦタイミングをｔ３とする。この場合、０～ｔ１（第１動作モード）、ｔ１～ｔ２（第２動作モード）、ｔ２～ｔ３（第３動作モード）、ｔ３～Ｔ（第４動作モード）の４つ期間の動作モードに分類することができ、この４つの動作モードごとの電流経路を図３～図６に示す。
　第１動作モード、すなわち、図２に示す０～ｔ１期間における電力変換装置の動作について説明する。第１動作モードでは、半導体スイッチング素子４０１ａ、４０４ａがオン状態となり、半導体スイッチング素子４０２ａ、４０３ａがオフ状態となる。第１動作モードでは、図３に示すとおり、交流電源１より入力され整流回路により整流された電流ｉａｃは、リアクトル３、トランス６、半導体スイッチング素子４０４ａと流れて入力側へ戻ることとなる。同時に、直流コンデンサ５から半導体スイッチング素子４０１ａを介してトランス６へと電流が流入し、トランス６から半導体スイッチング素子４０４ａを介して直流コンデンサ５へと電流が戻る。第１動作モードでは、リアクトル３の後段の電位は半導体スイッチング素子４０１ａがオン状態となることでＶｄｃに固定される。また、ここでは、直流コンデンサ５の直流電圧Ｖｄｃは交流電源１の電圧Ｖａｃのピーク電圧Ｖｐより高く制御されている状態では、電流ｉａｃは減少する。また、直流コンデンサ５では電流を放電しているためＶｄｃは減少する。
　第２動作モード、すなわち、図２に示すｔ１～ｔ２期間における電力変換装置の動作について説明する。第２動作モードでは、半導体スイッチング素子４０１ａ、４０３ａがオン状態、半導体スイッチング素子４０２ａ、４０４ａがオフ状態となる。第２動作モードでは、図４に示すとおりに、電流ｉａｃはリアクトル３、トランス６、ダイオード素子４０３ｂ、直流コンデンサ５と流れて入力側へ電流が戻る。また、ダイオード素子４０３ｂを流れた電流の一部は、半導体スイッチング素子４０１ａを流れてトランス６へと循環することとなる。第２動作モードではリアクトル３の後段の電位は半導体スイッチング素子４０１ａがオン状態となることでＶｄｃに固定され、直流コンデンサ５の電圧Ｖｄｃは交流電源１の電圧Ｖａｃのピーク電圧Ｖｐより高く制御されている状態では、電流ｉａｃは減少する。また直流コンデンサ５では電流を充電しているためＶｄｃは増加する。なお、第２動作モードにおいては、トランス６の両端に生じる電位差が小さいため、２次側への電力の出力量は小さく、ここでは考慮しないものとする。
　第３動作モード、すなわち、図２に示すｔ２～ｔ３期間における電力変換装置の動作について説明する。第３動作モードでは、半導体スイッチング素子４０２ａと４０３ａがオン状態とし、半導体スイッチング素子４０１ａ、４０４ａがオフ状態となる。第３動作モードにおいて、図５に示すとおり、電流ｉａｃはリアクトル３から半導体スイッチング素子４０２ａを介して入力側へと還流する。また、直流コンデンサ５から半導体スイッチング素子４０３ａ、トランス６、半導体スイッチング素子４０２ａを介して直流コンデンサ５へと電流が流れる。第３動作モードではリアクトル３の後段の電位は、半導体スイッチング素子４０２ａがオン状態となることで０に固定され、電流ｉａｃは増加する。また、直流コンデンサ５では電流を放電しているためＶｄｃは減少する。
　第４動作モード、すなわち、図２に示すｔ３～Ｔ期間における電力変換装置の動作について説明する。第４動作モードでは、半導体スイッチング素子４０２ａ、４０４ａがオン状態とし、半導体スイッチング素子４０１ａ、４０３ａをオフ状態とする。第４動作モードでは、図６に示す通りに、電流ｉａｃはリアクトル３から半導体スイッチング素子４０２ａを介して入力側へと還流する。また、半導体スイッチング素子４０２ａ、ダイオード４０４ｂ、トランス６を介して電流が循環する。第４動作モードではリアクトル３の後段の電位は半導体スイッチング素子４０２ａがオン状態となることで０に固定され、電流ｉａｃは増加する。また、直流コンデンサ５では電流を充放電しないためＶｄｃは一定である。なお、第４動作モードにおいては、第２動作モードの場合と同様に、トランス６の両端に生じる電位差が小さいため、２次側への電力の出力量は小さく、ここでは考慮しないものとする。
　上述のように、第１動作モードと第３動作モードにおいて電流がトランス６に入力されて２次側に電力供給しており、第１動作モードと第３動作モードとの間で電流の極性が反転することとなる。これらの動作モードを変化させていくことにより、交流電流がトランス６に入力されることとなる。トランス６の１次側に入力された交流電力は、巻線数の比率に応じて変圧され、２次側に出力される。トランス６の後段では、整流回路７００にて交流電力を直流電力に変換して、平滑リアクトル８と平滑コンデンサ９にて直流電力を平滑して、直流負荷１０に平滑された直流電力を供給する。すなわち、第１動作モードおよび第３動作モードの期間において直流電力を直流負荷１０に供給することができる。
　本発明の実施の形態１に示す電力変換装置では、第１レグのオン期間、すなわち、半導体スイッチング素子４０１ａのオン期間である第１および第２動作モードと、半導体スイッチング素子４０２ａのオン期間である第３および第４動作モードとの時比率を制御する。すなわち、図２における時刻ｔ２を制御することにより、リアクトル３を流れる電流ｉａｃの増加量と減少量の比率を制御することができ、リアクトル３を流れる電流ｉａｃの制御を行うことができる。
　また、第２レグのオン期間、すなわち、半導体スイッチング素子４０３ａのオン期間である第２および第３動作モードと、半導体スイッチング素子４０４ａのオン期間である第１および第４動作モードとの時比率を制御する。あわせて、第１レグのオン期間と第２レグのオン期間との位相シフト量、すなわち、半導体スイッチング素子４０１ａに対する半導体スイッチング素子４０３ａ、半導体スイッチング素子４０２ａに対する半導体スイッチング素子４０４ａの駆動信号の位相をシフトする量（位相シフト量）を制御することで、直流コンデンサ５の充電量と放電量を調整して、直流コンデンサ５の電圧Ｖｄｃを一定となるように制御することができる。または、上述したように電流制御でとりこんだ交流電力と直流負荷１０に供給する電力との差電力を調整して直流コンデンサ５の電圧Ｖｄｃを一定となるように制御する。これは、図２における時刻ｔ１と時刻ｔ３を制御することを意味する。なお、後述するように０～ｔ１とｔ２～ｔ３の期間は等しくする。
　このように、実施の形態１に示す電力変換装置では、半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａを用いた電流制御と、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａを用いたＶｄｃの電圧制御をそれぞれ個別に行うことで、電流制御と電圧制御を同時に実現しながら直流負荷１０に直流電力を供給することができる。したがって、電流制御を行うことにより交流電力の高力率制御、すなわち力率をおよそ１に制御することができる。また、直流コンデンサ５の電圧Ｖｄｃを一定となるように制御することにより、直流負荷１０に対する出力電力の制御が可能となる。そのため、直流負荷としてバッテリが接続される場合において、バッテリ電流の不特定周波数のリプル成分を抑制することができ、より高品質な充電電力を供給することが可能となる。
　ここで、図２におけるｔ１、ｔ２、ｔ３の定め方について説明する。ｔ２は、電流制御によって定まるタイミングであり、半導体スイッチング素子４０１ａにおけるスイッチング周期Ｔあたりのオン時間０～ｔ２の時比率（デューティ比）Ｄ４０１は数式（１）で表される。一方、半導体スイッチング素子４０２ａにおけるスイッチング周期Ｔあたりのオン時間ｔ２～Ｔの時比率（デューティ比）Ｄ４０２は数式（２）で表される。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
 　ここで、ｖａｃは交流電源１の電圧、Ｖｄｃは直流コンデンサ５の電圧である。このように、半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａはそれぞれ数式（１）と数式（２）に基づいた時比率で駆動させる。
　まず、初期状態、すなわちバッテリ充電制御動作の開始時の状態では、第２レグの位相シフト量を０とする。初期状態においては、この位相シフト量を０とするため、半導体スイッチング素子４０３ａのオン状態における立ち上がりは半導体スイッチング素子４０１ａのオン状態の立ち上がりと同期させる。同様に、半導体スイッチング素子４０４ａのオン状態の立ち上がりは半導体スイッチング素子４０２ａのオン状態の立ち上がりと同期させる。すなわち、第３スイッチング素子のオン期間（ゲートパルス幅）および位相を第１スイッチング素子と等しくし、第４スイッチング素子のオン期間（ゲートパルス幅）および位相を前記第２スイッチング素子と等しくする。この場合、第２および第４動作モードのみの動作となり、第１および第３動作モードの期間は０となる。制御回路１１は、この初期状態から位相シフト量を制御させる。これにより、初期状態において緩やかに電力供給を開始することができる。
　また、この位相シフト量を０とするため、半導体スイッチング素子４０４ａのオン状態における立ち上がりは半導体スイッチング素子４０１ａのオン状態の立ち上がりと同期させてもよい。このとき、半導体スイッチング素子４０３ａのオン状態の立ち上がりは半導体スイッチング素子４０２ａのオン状態の立ち上がりと同期させる。すなわち、第４スイッチング素子のオン期間（ゲートパルス幅）および位相を第１スイッチング素子と等しくし、第３スイッチング素子のオン期間（ゲートパルス幅）および位相を前記第２スイッチング素子と等しくする。この場合、第１および第３動作モードのみの動作となり、第２および第４動作モードの期間は０となる。制御回路１１は、この初期状態から位相シフト量を制御させる。これにより、初期状態から急峻に電力供給を開始することができる。なお、必ずしも位相シフト量を０とする必要はなく、初期状態における要求に従って予め定められた位相シフト量を初期状態としてもよい。
　上述したように第１動作モードの期間と、第３動作モードの期間でそれぞれトランス６に逆極性に電流が流れる。従って、絶縁トランスの偏磁を抑制するために、半導体スイッチング素子４０１ａおよび４０４ａの重なり期間（第１動作モードの期間）と半導体スイッチング素子４０２ａおよび４０３ａの重なり期間（第３動作モードの期間）は等しくなるように制御する。すなわち、図２における０～ｔ１と、ｔ２～ｔ３の期間は等しくなる。なお、第１動作モードの期間と第３動作モードの期間は必ずしも同じである必要はない。
　次に、第２レグの位相シフト量について説明する。第２レグの位相シフト量は図２における第１動作モード（ｔ０～ｔ１）の期間の長さに相当するものであり、ここでは、Ｄ４０１、Ｄ４０２と合わせるために時比率で表すものとする。第２レグの位相シフト量Ｄ４０３は数式（３）のように表される。ここで、トランス６の１次側すなわち交流電源側の巻き数をＮ１、２次側すなわち直流負荷側の巻き数をＮ２と定義する。また、Ｖｂａｔは平滑コンデンサ９の電圧である。数式（３）に示す位相シフト量に従い、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａは同じ位相シフト量で動作させる。
Figure JPOXMLDOC01-appb-M000003
　本実施の形態に示す電力変換装置では、Ｄ４０３が、Ｄ４０１およびＤ４０２より常に下回る必要がある。すなわち、ｔ１について、０≦ｔ１≦ｔ２の関係を、ｔ３についてｔ２≦ｔ３≦Ｔの関係を満たす必要がある。
　この関係を満たすＤ４０１とＤ４０２の概略デューティ軌跡図を図７に示す。図７において、横軸は交流電源１の電圧Ｖａｃの位相、縦軸は駆動周期に対する各半導体スイッチング素子のオン時間の時比率を表す。交流電圧の位相がゼロおよびπではゼロ電圧となり、その近傍ではＤ４０１が限りなくゼロに近くなるため、Ｄ４０３はＤ４０１が制約となる。一方で、π／２付近ではＤ４０２＜Ｄ４０１となるため、Ｄ４０２が制約となる。その結果、図７の太線で示す軌跡がＤ４０３の上限値である制約デューティＤｌｉｍｉｔとなる。Ｄｌｉｍｉｔは数式（４）で表すことができる。
Figure JPOXMLDOC01-appb-M000004
　Ｄ４０３がＤｌｉｍｉｔを下回ることでトランス６への電流通流期間０～ｔ１、ｔ２～ｔ３を任意に調整することができ、Ｖｄｃ制御を実現することができる。本実施の形態では、直流コンデンサの電圧Ｖｄｃの一定制御の可制御条件はピーク位相におけるＤｌｉｍｉｔ、すなわち、Ｄｌｉｍｉｔ＿ｐよりＤ４０３が小さいことを条件とする。これは、数式（５）が可制御条件となることを意味する。
Figure JPOXMLDOC01-appb-M000005
　位相ゼロ付近ではＤｌｉｍｉｔが原理上限りなくゼロに近いため、数式（５）の関係を満たすことが出来ない。この場合、指令値Ｄ４０３はＤｌｉｍｉｔ以下となるように制御する。この場合、Ｄ４０３の軌跡は図８の通りとなり、Ｄ４０３がＤｌｉｍｉｔより大きい場合、Ｄ４０３はＤｌｉｍｉｔとして、Ｄ４０３がＤｌｉｍｉｔより小さい場合は数式（３）で演算したＤ４０３とする。この場合、位相に関わらず常にＤ４０３はＤｌｉｍｉｔを下回ることができ、可制御条件を満たす。
　このように、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａの位相シフト量Ｄ４０３が、半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａによる電流制御で定まるＤ４０１とＤ４０２による制限Ｄｌｉｍｉｔ以下とすることで、Ｖｄｃ一定制御が成立して、高力率制御と出力電力制御をフルブリッジインバータ回路１回路で実現することができる。
　なお、半導体スイッチング素子４０３ａ、４０４ａにはオン期間のみを制御しても高力率制御と出力電力制御を実現できるが、半導体スイッチに貫通電流が生じて損失が増大する。しかし、第２レグの位相シフト量も制御することで貫通電流を抑制でき、ソフトスイッチング動作による高効率動作が可能となる。
　インバータ回路４００の駆動周期Ｔにて、直流コンデンサ５の充電と放電を行うため、駆動周期に基づいた電圧リプルが発生する。特に電圧リプルは第２動作モードにおける充電期間での電圧リプルで規定される。一般に、単相系統に接続する単相インバータでは直流部に交流周波数の２倍の周波数の電圧リプルが発生するが、本実施の形態に示す電力変換装置ではこの２倍の周波数の電圧リプルが発生しないため、直流コンデンサ５の容量を大幅に抑制することができ、直流コンデンサ５を小型化することができる。
　本実施の形態における電力変換装置において、力率が１となる交流電源の電圧と電流は数式（６）と（７）のように表される。また、交流電源１の電力Ｐａｃは数式（８）のように表される。本実施の形態に示す電力変換装置では、数式（８）で表されるＰａｃがすべて直流負荷１０へと伝送される。直流負荷１０が一定の電圧Ｖｂａｔに制御されたとすると、直流負荷へ供給される電流Ｉｂａｔは（９）で規定される。従って、直流負荷１０に流れ込む電流に２倍の交流周波数の脈動成分を有する。
Figure JPOXMLDOC01-appb-M000006
Figure JPOXMLDOC01-appb-M000007
Figure JPOXMLDOC01-appb-M000008
Figure JPOXMLDOC01-appb-M000009
　次に、半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａによる電流制御、すなわち力率がおよそ１となるように、電流ｉａｃを予め定められた目標正弦波電流となるように制御する方法の詳細について説明する。図９は、制御回路１１における半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａの出力制御で用いるｄｕｔｙ指令値の生成を示す制御ブロック図である。制御回路１１では、交流電源１からの電流量と、交流電源１からの力率がおよそ１となるように、電流ｉａｃを制御するためのｄｕｔｙ指令値を演算する。まず、電源電圧Ｖａｃと同期した正弦波状の予め定められた電流指令（目標正弦波電流）ｉａｃ＊と、電流検出器により検出された電流ｉａｃとの電流差２０を算出する。算出した電流差２０をフィードバック量として、ＰＩ制御により出力２１を演算する。次に、出力２１を電圧検出器により検出された直流コンデンサ５の電圧Ｖｄｃで割ることで半導体スイッチング素子４０２ａのｄｕｔｙ指令値２２を求める。
　ｄｕｔｙ指令値２２にフィードフォワード項２３を加算する。ここで、フィードフォワード項２３は、数式（２）で表される値であり、交流電源１の位相に従って駆動周期ごとに決められる。フィードフォワード項２３を加算したｄｕｔｙ指令値２４を、半導体スイッチング素子４０２ａのｄｕｔｙ指令値とする。また、半導体スイッチング素子４０２ａのｄｕｔｙ指令値２４を１から減算したｄｕｔｙ指令値２５を半導体スイッチング素子４０１ａのｄｕｔｙ指令値とする。
　図１０は、半導体スイッチング素子４０２ａのｄｕｔｙ指令値２４と、半導体スイッチング素子４０１ａのｄｕｔｙ指令値２５に基づいて演算されるＤｌｉｍｉｔの演算ブロック図である。ｄｕｔｙ選択機（ＭＵＸ）２６は、Ｄ４０２のｄｕｔｙ指令値２４とＤ４０１のｄｕｔｙ指令値２５の大小関係に従って、ｄｕｔｙ指令値２４もしくはｄｕｔｙ指令値２５をＤｌｉｍｉｔとして選択する。すなわち、ｄｕｔｙ指令値２５がｄｕｔｙ指令値２４よりも大きい場合、比較信号２７はＬが出力され、ｄｕｔｙ選択機２６にてｄｕｔｙ指令値２４がＤｌｉｍｉｔ２８として選択される。一方、ｄｕｔｙ指令値２４がｄｕｔｙ指令値２５よりも大きい場合、比較信号２７はＨが出力され、ｄｕｔｙ選択機２６にてｄｕｔｙ指令値２５がＤｌｉｍｉｔ２８として選択される。
　図１１は、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａによる直流コンデンサ５の電圧Ｖｄｃの一定制御におけるＤ４０３指令値の生成を示す制御ブロック図である。半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａによる出力電力を調整して、直流コンデンサ５の電圧Ｖｄｃを一定となるように制御するためのＤ４０３指令値を演算している。
　まず、予め定められた直流コンデンサ５の直流電圧指令値Ｖｄｃ＊と、電圧検出器により検出した電圧Ｖｄｃとの差２９を演算する。ここでは、直流電圧指令値Ｖｄｃ＊を、交流電源より入力される交流電圧のピーク電圧よりも高い電圧値とする。この差２９をフィードバック量として、ＰＩ制御した演算結果を直流負荷１０への出力電流指令値３０とする。この出力電流指令値３０と直流電流の検出値Ｉｂａｔとの差分値３１をフィードバック量としてＰＩ制御した演算結果３２を、ゲイン調整機３３に入力してＤ４０３指令値３４を生成する。
　図１２は、図１１で示した演算ブロック図で算出したＤ４０３指令値３４と、図１０で示した演算ブロックで算出したＤｌｉｍｉｔ２８とから、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａの位相シフト量指令値を生成する演算ブロック図である。まず、Ｄ４０３指令値３４とＤｌｉｍｉｔ２８を選択機（ＭＵＸ）３５に入力する。選択機３５では、Ｄ４０３指令値３４とＤｌｉｍｉｔ２８の大小比較演算結果３６に従って、Ｄ４０３指令値３４とＤｌｉｍｉｔ２８を選択する。Ｄ４０３指令値３４がＤｌｉｍｉｔ２８よりも小さい場合、Ｄ４０３指令値３４をＤ４０３の位相シフト量指令値３７とする。一方、Ｄ４０３指令値３４がＤｌｉｍｉｔ２８よりも大きい場合、Ｄｌｉｍｉｔ２８をＤ４０３の位相シフト量指令値３７とする。このようにすることで、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａのＤ４０３の位相シフト量指令値３７が常にＤｌｉｍｉｔ２８以下をすることができ、Ｖｄｃ制御の可制御条件を満たすことができる。
　次に、Ｄ４０１のｄｕｔｙ指令値２５から生成する半導体スイッチング素子４０１ａのゲート信号、Ｄ４０２のｄｕｔｙ指令値２４から生成する半導体スイッチング素子４０２ａのゲート信号、Ｄ４０３の位相シフト量指令値３７から生成する半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａのゲート信号それぞれの生成過程を説明する。本実施の形態では、キャリア波に鋸波を用いてこれらのゲート信号を生成する場合について示す。
　図１３に、キャリア波である鋸波３８と、Ｄ４０１のｄｕｔｙ指令値２５と、Ｄ４０２のｄｕｔｙ指令値２４と、Ｄ４０３の位相シフト量指令値３７と、半導体スイッチング素子４０１ａ～４０４ａのゲート信号の関係を示す。また、図１４に半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａのゲート信号を生成する演算ブロック図を、図１５に半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａのゲート信号を生成する演算ブロック図を示す。鋸波は半導体スイッチング素子４０１ａから４０４ａまでの４素子に対して同じ値、同じ位相の鋸波を使用する。
　図１４に示すように、ゲート信号生成器３９にＤ４０２のｄｕｔｙ指令値２４と鋸波３８を入力する。図１３に示すように、Ｄ４０２のｄｕｔｙ指令値２４と鋸波３８を比較して、Ｄ４０２のｄｕｔｙ指令値２４が鋸波３８よりも大きい場合、半導体スイッチング素子４０２ａをターンオンとする半導体スイッチング素子４０２ａのゲート信号４０を生成する。また、Ｄ４０２のｄｕｔｙ指令値２４と鋸波３８を比較して、Ｄ４０２のｄｕｔｙ指令値２４が鋸波３８よりも小さい場合、半導体スイッチング素子４０１ａをターンオンとする半導体スイッチング素子４０１ａのゲート信号４１を生成する。このようにして半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａは高力率制御によって演算されたＤ４０１のｄｕｔｙ指令値２４、Ｄ４０２のｄｕｔｙ指令値２５に基づいて半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａのゲート信号を生成する。
　図１５に示すように、ゲート信号生成器４２にＤ４０３の位相シフト量指令値３７と鋸波３８を入力する。また、ゲート信号生成器４４には、Ｄ４０３の位相シフト量指令値３７とＤ４０２のｄｕｔｙ指令値２４の和をとった位相シフト量信号４３と、鋸波３８を入力する。位相シフト量信号４３および鋸波３８の比較信号と、鋸波３８とＤ４０３の位相シフト量指令値３７の比較信号の論理積をとった信号を半導体スイッチング素子４０４ａのゲート信号４５とする。ゲート信号４５の否定をとった信号を半導体スイッチング素子４０３ａのゲート信号４６とする。上述のようにして半導体スイッチング素子４０１ａ～４０４ａへのゲート信号を生成することができる。
　図９～１２および図１４に示す演算ブロック図は、演算回路を用いてハードウェア的に構成してもよいし、図１６に示すように、プログラムを記憶するメモリと、そのプログラムを処理するプロセッサを用いてソフトウェア的に構成してもよい。
　なお、本実施の形態では半導体スイッチング素子４０１ａのオン期間と、半導体スイッチング素子４０２ａのオン期間との間にデッドタイムを設けない場合について示したが、デッドタイムを設けるようにしても良い。同様に、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａにデッドタイムを設けても良い。
　本実施の形態では、リアクトル３の片端子を整流回路２００の直流出力端子のＰ側に接続して、リアクトル３の他端子を半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａの接続点である第１交流端に接続して半導体スイッチング素子４０１ａ、４０２ａにて高力率制御を実施したが、リアクトル３の他端子を半導体スイッチング素子４０３ａと４０４ａと接続点に接続して半導体スイッチング素子４０３ａと４０４ａを用いて高力率制御を実施しても良い。この場合、半導体スイッチング素子４０１ａに入力するゲート信号を半導体スイッチング素子４０３ａに、半導体スイッチング素子４０２ａに入力するゲート信号を半導体スイッチング素子４０４ａに入力すればよい。
　また、リアクトル３をダイオード整流回路の出力直流端子のＮ側に接続する場合、または、リアクトル３をダイオード整流回路の出力直流端子のＰ側とＮ側に分散して接続する場合は、半導体スイッチング素子４０１ａと４０２ａにて高力率制御を実施して、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａにて出力電力制御を実施する。
　本実施の形態では、上述したように電流指令値に従って、半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａのオンｄｕｔｙを制御することで、交流電源１からの入力電流を所定の電流値に調整して、力率をおよそ１となるように制御することができる。また、同時に直流コンデンサ５の直流電圧Ｖｄｃが目標電圧に追従するように半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａの位相シフト量を変化させて直流コンデンサ５の直流電圧を一定に制御し、直流負荷への出力電力を制御することができる。
　１つのフルブリッジインバータの構成にて、レグごとに高力率制御と出力電力制御の機能を分けることで、１つのフルブリッジインバータで高力率制御と出力電力制御を両立することが可能となり、一般的な２つの電力変換器を設けて高力率制御と出力電力制御を個別に実現する従来方式に比べて回路全体での小型化を実現することができる。
　交流電源１にて生じる交流電源周期の２倍の周波数で脈動する電力脈動はすべて直流負荷１０に伝達され、直流コンデンサ５ではスイッチング周期Ｔに起因した充放電によってのみ電圧リプルが発生する。この場合、交流電源周期の２倍の周波数の電力脈動を直流コンデンサ５で担保する必要がなく、一般的な２つの電力変換器を設けて２つの電力変換器のリンク部にコンデンサを設置する方式と比べると、スイッチング周期Ｔに起因した充放電だけを担保すればよいため、直流コンデンサ５の必要容量は大幅に低減することができ、直流コンデンサ５の小型化を実現することができる。
　また、半導体スイッチング素子４０１ａおよび半導体スイッチング素子４０４ａのオン状態重なり期間と、半導体スイッチング素子４０２ａおよび半導体スイッチング素子４０４ａのオン状態重なり期間を等しくしてトランス６の偏磁を抑制することで、より信頼性の高い制御を実現することができる。
　実施の形態２．
　実施の形態１では、半導体スイッチング素子４０１ａ～４０４ａのゲート信号の作成において、オン期間制御用キャリア信号に鋸波を用いていたが、実施の形態２ではオン期間制御用キャリア信号に三角波を用いた場合について示す。
　本実施の形態における電力変換装置の回路構成、および、制御方式は実施の形態１に示す場合と同様であり、説明を省略する。また、Ｄ４０１のｄｕｔｙ指令値２５と、Ｄ４０２のｄｕｔｙ指令値２４と、Ｄ４０３の位相シフト量指令値３７の演算結果は実施の形態１と同様の方法で演算される。すなわち、図１３～１５に示す各半導体スイッチング素子のゲート信号生成動作以外については、実施の形態１に示す場合と同様である。
　本実施の形態におけるＤ４０１のｄｕｔｙ指令値２５から生成される半導体スイッチング素子４０１ａのゲート信号と、Ｄ４０２のｄｕｔｙ指令値２４から生成される半導体スイッチング素子４０２ａのゲート信号と、位相シフト量指令値３７から生成される半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａそれぞれのゲート信号生成過程を説明する。
　図１７に、キャリア波４７と、Ｄ４０１のｄｕｔｙ指令値２５と、Ｄ４０２のｄｕｔｙ指令値２４と、Ｄ４０３の位相シフト量指令値３７と、半導体スイッチング素子４０１ａ～半導体スイッチング素子４０４ａのゲート信号の関係を表す図を示す。キャリア波４７は三角波であり、半導体スイッチング素子４０１ａ～４０４ａのゲート信号を生成するにあたって同じの三角波を用いる。
　Ｄ４０２のｄｕｔｙ指令値２４を基準に、Ｄ４０３の位相シフト量指令値を振幅とする矩形波４８と三角波４７の大小関係により、半導体スイッチング素子４０３ａの位相を半導体スイッチング素子４０１ａに対してシフトし、半導体スイッチング素子４０４ａの位相を半導体スイッチング素子４０２ａに対してシフトする。矩形波の値は三角波の山と谷で切り替える。この場合、図２で定義した第１動作モードから第４動作モードは新たに図の通りに定義されるが、実施の形態１で定義した４つの動作モードで同一の構成として、半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａにて高力率制御を行い、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａにて出力電力制御を実施する。
　なお、矩形波４８の代わりに矩形波振幅と同値である２つの直流信号を使用し、三角波４７の山谷のタイミングで大小比較する信号を切り替え、疑似的な矩形波としてもよい。
　図１８に、Ｄ４０１のｄｕｔｙ指令値２５とＤ４０２のｄｕｔｙ指令値２４から半導体スイッチング素子４０１ａのゲート信号と半導体スイッチング素子４０２ａのゲート信号を生成するブロック図を示す。ゲート信号生成機４９に、Ｄ４０２のｄｕｔｙ指令値２４と三角波４７を入力する。Ｄ４０２のｄｕｔｙ指令値２４が三角波４７より大きい期間にてターンオンするように半導体スイッチング素子４０２ａのゲート信号５０を生成する。反対に、Ｄ４０２のｄｕｔｙ指令値２４が三角波４７より小さい期間にてターンオンするように半導体スイッチング素子４０１ａのゲート信号５１を生成する。
　図１９に、半導体スイッチング素子４０３ａおよび４０４ａのゲート信号の生成方法を示す演算ブロック図を示す。図１９に示すように、まずＤ４０２のｄｕｔｙ指令値２４とＤ４０３の位相シフト量指令値３７を片振幅とする矩形波４８と加算し、矩形波４８を生成する。次に、比較器５２に、生成した矩形波４８と三角波４７を入力する。矩形波４８と三角波４７を比較した演算結果５３を半導体スイッチング素子４０４ａのゲート信号とする。また、演算結果５３の否定をとった信号５４を半導体スイッチング素子４０３ａのゲート信号とする。上述のようにして、半導体スイッチング素子４０１ａ～４０４ａのゲート信号を生成することができる。
　本実施の形態では、上述したような構成および制御を行うため、実施の形態１に示す電力変換装置と同様に、フルブリッジインバータ回路１段で高力率制御と出力電力制御を同時に実現することができる。
　実施の形態３．
　実施の形態１および２に示す電力変換装置では、半導体スイッチング素子４０１ａと４０３ａ、もしくは半導体スイッチング素子４０２ａと４０４ａがＯＮ状態となる還流期間（第２動作モードまたは第４動作モード）において、トランス６の両端に生じる電位差が小さいため２次側への出力量は小さく、考慮しないものとして説明したが、本実施の形態ではトランス６の両端に生じる電位差を考慮し、より安定した動作を可能とする電力変換装置について説明する。なお、本実施の形態に示す電力変換装置の構成は、図１に示す場合と同様であり、説明を省略する。
　図２０に、第２動作モードおよび第４動作モードにおいて生じる微小なトランス６の両端電圧を考慮した場合の、キャリア波である鋸波３８と、Ｄ４０１のｄｕｔｙ指令値２５と、Ｄ４０２のｄｕｔｙ指令値２４と、Ｄ４０３の位相シフト量指令値３７と、半導体スイッチング素子４０１ａ～４０４ａのゲート信号と、トランス６の電圧と、平滑リアクトル８の電流の関係を示す。図２０に示すように還流期間においても、トランス６に微小な両端電圧が発生することとなる。
　図２１に、半導体スイッチング素子４０１ａおよび４０３ａ、または、半導体スイッチング素子４０２ａおよび４０４ａがＯＮ状態となる還流期間における簡易等価回路を示す。このとき、トランス６の両端電圧Ｖｔｒ_ｐは、以下の数式（１０）のように表される。なお、ダイオード７０１～７０４の順方向電圧をＶｆ、トランス６の漏れインダクタンスをＬｋ、平滑リアクトル８のインダクタンス値をＬｆと定義している。なお、トランス６の漏れインダクタンス５５と励磁インダクタンス５６は外付けのリアクトルでもよい。
Figure JPOXMLDOC01-appb-M000010
　図２０および数式（１０）に示すように、トランス６の微小な両端電圧を考慮すると、トランス６における電圧・時間積、および平滑リアクトル８における電流の時間積分値にずれが生じるため、電力容量の大きい用途では、偏磁現象が発生する恐れがある。トランスやリアクトル等の受動部品のスペックを変化させることなく偏磁現象を抑制するためには、トランス６における電圧・時間積ずれ、および平滑リアクトル８における電流の時間積分値ずれを打ち消す必要がある。そこで、本実施の形態に示す電力変換装置では、電力伝送期間（第１動作モードおよび第３動作モード）と還流期間（第２動作モードおよび第４動作モード）を補正することにより、トランス６の電圧・時間積ずれ、および平滑リアクトル８における電流の時間積分値ずれを小さくする。以下、その詳細について説明する。
　制御回路１１では、半導体スイッチング素子４０１ａの時比率（デューティ比）Ｄ４０１、半導体スイッチング素子４０２ａの時比率（デューティ比）Ｄ４０２、および第２レグの位相シフト量Ｄ４０３を実施の形態１および実施の形態２と同様の方法で演算する。本実施の形態に示す電力変換装置では、これらの演算値に対し、補正を行う。
　図２２に、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａからなる第２レグの位相シフト量Ｄ４０３を補正した際の概略デューティ軌跡図を示す。図２２では、第２レグの位相シフト量をＤ４０３－２に示す軌跡のように補正を行う。図２２に示すように、第２レグの位相シフト量を補正することで、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａそれぞれのオン時間と位相シフト量が変化する。このことから、トランス６の電圧・時間積ずれ、および平滑リアクトル８における電流の時間積分値ずれを抑制することが可能となる。このときの電力伝送期間における補正期間をΔＴと定義する。また、ΔＴは半導体スイッチング素子４０２ａと半導体スイッチング素子４０３ａからなる電力伝送期間を増加する極性を正と定義する。さらに、補正方法としては、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａにおけるゲート信号位相の中心を基準とし、両端をΔＴ／２ずつ増減させる。なお、両端をΔＴ／２ずつ低減する代わりにどちらか一方のパルス端をΔＴ増減させてもよい。なお、図２３に示すように、半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａからなる第１レグのデューティ比（オン時間）を補正してもよい。
　平滑リアクトル８における電流の時間積分値のずれを抑制することで、トランス６の電圧・時間積も同様に抑制されるため、平滑リアクトル８における電流の時間積分値を用いて制御手法を説明する。
　図２４に示すように、位相シフト量Ｄ４０３がＤｌｉｍｉｔよりも小さい期間を第１動作サブモードとし、Ｄ４０３がＤｌｉｍｉｔ以上である期間を第２動作サブモードと定義する。まず、第１動作サブモードにおいて、電力伝送期間に補正期間ΔＴ１を考慮した場合について説明する。図２５に示すように、補正期間ΔＴ１を考慮した際の半導体スイッチング素子４０２ａのＯＮタイミングをｔ０２とし、半導体スイッチング素子４０３ａのＯＦＦタイミングをｔ１２とする。また、半導体スイッチング素子４０１ａのＯＮタイミングをｔ２２とし、半導体スイッチング素子４０４ａのＯＦＦタイミングをｔ３２とする。この場合、ｔ０２～ｔ１２、ｔ１２～ｔ２２、ｔ２２～ｔ３２、ｔ３２～Ｔの４動作モードに分類することができる。
　また、半導体スイッチング素子４０１ａと４０４ａがＯＮ状態の期間における平滑リアクトル８電流の時間積分値をΔＩｉｎｔ１、半導体スイッチング素子４０２ａおよび４０３ａがＯＮ状態の期間における平滑リアクトル８電流の時間積分値をΔＩｉｎｔ２と定義する。
　上記４つの動作モード期間はそれぞれ以下の数式（１１）～（１４）のように表すことができる。なお、初期時間ｔ０２を０としている。
Figure JPOXMLDOC01-appb-M000011
Figure JPOXMLDOC01-appb-M000012
Figure JPOXMLDOC01-appb-M000013
Figure JPOXMLDOC01-appb-M000014
　このとき、それぞれの動作モードにおける平滑リアクトル８の初期電流ｉＬｆは、以下のように表すことができる。
Figure JPOXMLDOC01-appb-M000015
Figure JPOXMLDOC01-appb-M000016
Figure JPOXMLDOC01-appb-M000017
Figure JPOXMLDOC01-appb-M000018
　このことから、平滑リアクトル８電流の各時間積分値は数式（１９）と数式（２０）で表すことができる。　
Figure JPOXMLDOC01-appb-M000019
Figure JPOXMLDOC01-appb-M000020
　数式（１９）および数式（２０）から、上記平滑リアクトル８電流の時間積分値ずれΔＩｉｎｔは、以下のように表される。
Figure JPOXMLDOC01-appb-M000021
　トランス６の偏磁を抑制するにはΔＩｉｎｔがゼロとなる必要があるため、数式（２１）から補正期間ΔＴ１は以下のように表すことができる。
Figure JPOXMLDOC01-appb-M000022
　なお、数式（２２）中のβ１は以下のように定義している。
Figure JPOXMLDOC01-appb-M000023
　次に、図２４の第２動作サブモードにおいて、電力伝送期間に補正期間ΔＴ２を考慮した場合について説明する。図２６に示すように、補正期間ΔＴ２を考慮した際の半導体スイッチング素子４０２ａのＯＮタイミングをｔ０３とし、半導体スイッチング素子４０３ａのＯＦＦタイミングをｔ１３とする。また、半導体スイッチング素子４０１ａのＯＮタイミングをｔ２３とし、半導体スイッチング素子４０４ａのＯＦＦタイミングをｔ３３とする。この場合、ｔ０３～ｔ１３、ｔ１３～ｔ２３、ｔ２３～ｔ３３、ｔ３３～Ｔの４動作モードに分類することができる。
　上記４つの動作モード期間はそれぞれ数式（２４）～数式（２７）のように表すことができる。なお、初期時間ｔ０３を０としている。
Figure JPOXMLDOC01-appb-M000024
Figure JPOXMLDOC01-appb-M000025
Figure JPOXMLDOC01-appb-M000026
Figure JPOXMLDOC01-appb-M000027
　上記第１動作サブモードと同様に、第２動作サブモードにおける平滑リアクトル８電流の時間積分値ずれΔＩｉｎｔは、数式（２８）で表される。　
Figure JPOXMLDOC01-appb-M000028
　上記第１動作サブモードと同様に、トランス６の偏磁を抑制するにはΔＩｉｎｔがゼロとなる必要があるため、数式（２８）から補正期間ΔＴ２は以下のように表される。
Figure JPOXMLDOC01-appb-M000029
　なお、数式（２９）中のβ２とγ２は以下のように定義している。
Figure JPOXMLDOC01-appb-M000030
Figure JPOXMLDOC01-appb-M000031
　数式（２２）と数式（２９）それぞれの補正期間は、装置動作中の、直流コンデンサ５の電圧（Ｖｄｃ）、平滑コンデンサ９の電圧（Ｖｂａｔ）の検出値、平滑リアクトル８の電流値（ｉＬｆ）、半導体スイッチング素子４０１ａにおけるデューティ比Ｄ４０１、半導体スイッチング素子４０２ａにおけるデューティ比Ｄ４０２、第２レグの位相シフト量Ｄ４０３、の演算値から算出することができる。なお、直流コンデンサ５の電圧値（Ｖｄｃ）および平滑コンデンサ９の電圧値（Ｖｂａｔ）はかならずしも検出値である必要はなく、各電圧値の目標電圧でもよく、また、演算値を用いてもよい。また、平滑リアクトル８の電流値（ｉＬｆ）は、必ずしも演算値である必要はなく、電流検出器により検出した検出値を用いてもよい。
　また、ここでは第２レグの位相シフト量Ｄ４０３の補正を行う場合について説明したが、半導体スイッチング素子４０１ａと半導体スイッチング素子４０２ａからなる第１レグのデューティ比（オン時間）を補正してもよい。この場合も、数式（２２）と数式（２９）と同様の補正値を用いて半導体スイッチング素子４０１ａおよび半導体スイッチング素子４０２ａのデューティ比の補正を行う。すなわち、前記直流コンデンサの電圧値と、前記平滑コンデンサの電圧値と、前記平滑リアクトルの電流値と、前記第１スイッチング素子のデューティ比の演算値と、前記第２スイッチング素子のデューティ比と、前記第２レグの位相シフト量の演算値とに基づいて、前記第１レグのオン期間の補正を行う。なお、実施の形態１において説明したように、位相シフト量Ｄ４０３の上限値は、半導体スイッチング素子４０１ａおよび４０２ａのデューティ比Ｄ４０１およびＤ４０２に依存することとなるため、Ｄ４０１およびＤ４０２が補正された場合、位相シフト量Ｄ４０３の上限値もそれに合わせ補正されることとなる。
　本実施の形態におけるＤ４０１のｄｕｔｙ指令値２５から生成される半導体スイッチング素子４０１ａのゲート信号と、Ｄ４０２のｄｕｔｙ指令値２４から生成される半導体スイッチング素子４０２ａのゲート信号の生成過程は、実施の形態１および実施の形態２と同様の方法であり、説明を省略する。実施の形態１と同様にキャリア波を鋸波とした場合において、位相シフト量指令値３７と電力伝送期間の補正期間から生成される半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａそれぞれのゲート信号生成過程を説明する。
図２７は、数式（２２）と数式（２９）に、装置動作中の瞬時値を代入することで算出される補正期間ΔＴ１とΔＴ２、およびＤ４０３の位相シフト量指令値３７とＤｌｉｍｉｔ２８とから、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａのデューティ補正値ｄｔを生成する演算ブロック図である。まず、補正期間ΔＴ１（５７）と補正期間ΔＴ２（５８）を選択機（ＭＵＸ）５９に入力する。選択機５９では、Ｄ４０３位相シフト量指令値３７とＤｌｉｍｉｔ２８の大小比較演算結果６０に従って、補正期間ΔＴ１（５７）と補正期間ΔＴ２（５８）を選択する。Ｄ４０３の位相シフト量指令値３７がＤｌｉｍｉｔ２８よりも小さい場合、補正期間ΔＴ１（５７）を補正値６１とする。一方、Ｄ４０３の位相シフト量指令値３７がＤｌｉｍｉｔ２８よりも大きい場合、補正期間ΔＴ２（５８）を補正値６１とする。半導体スイッチング素子４０１ａ～４０４ａのスイッチング周波数６２と補正値６１との積から、デューティ補正値ｄｔ６３を出力する。
図２８に示すように、デューティ補正値ｄｔ６３とＤ４０３の位相シフト量指令値３７との加算値６４と、鋸波３８をゲート信号生成器６５に入力する。また、Ｄ４０３の位相シフト量指令値３７とＤ４０２のｄｕｔｙ指令値２４の和から位相シフト量信号６６を算出する。位相シフト量信号６６とデューティ補正値ｄｔ６３との差分値６７および鋸波３８をゲート信号生成器６８に入力する。加算値６４と鋸波３８との比較信号６９、および、鋸波３８と差分値６７との比較信号７０の論理積をとった信号を半導体スイッチング素子４０４ａのゲート信号７１とする。ゲート信号７１の否定をとった信号を半導体スイッチング素子４０３ａのゲート信号７２とする。上述のようにして半導体スイッチング素子４０３ａおよび４０４ａへのゲート信号を生成することができる。
　なお、上記ゲート信号生成過程ではキャリア波を実施の形態１と同様の鋸波とした場合について説明したが、実施の形態２に示すようにキャリア波を三角波としてもよい。
　また、本実施の形態では半導体スイッチング素子４０１ａのオン期間と、半導体スイッチング素子４０２ａのオン期間との間にデッドタイムを設けない場合について示したが、デッドタイムを設けるようにしても良い。同様に、半導体スイッチング素子４０３ａと半導体スイッチング素子４０４ａにデッドタイムを設けても良い。
　本実施の形態では、上述のような構成をしているため、トランス６の偏磁現象を抑制した安定動作を実現しつつ、上述したような構成および制御を実施の形態１と実施の形態２に示す電力変換装置と同様に、フルブリッジインバータ回路１段で高力率制御と出力電力制御を同時に実現することができる。
１　交流電源、３　リアクトル、５　直流コンデンサ、６　トランス、８　平滑リアクトル、９　平滑コンデンサ、１０　直流負荷、１１　制御回路、２００　第１整流回路、２０１～２０４　ダイオード素子、４０１ａ～４０４ａ　半導体スイッチング素子（第１～第４スイッチング素子）、４０１ｂ～４０４ｂ　ダイオード、４０１ｃ～４０４ｃ　コンデンサ、７００　第２整流回路、７０１～７０４　ダイオード。

Claims (14)

  1. 　交流電源より入力された交流電力を整流する第１整流回路と、
    　直列接続された第１スイッチング素子および第２スイッチング素子を有し、前記第１スイッチング素子および前記第２スイッチング素子との接続点である第１交流端に前記第１整流回路の正極側直流端子が接続された第１レグ、ダイオードが逆並列にそれぞれ接続された第３スイッチング素子および第４スイッチング素子を有し、前記第３スイッチング素子および前記第４スイッチング素子が直列接続された第２レグ、直流コンデンサ、が互いに並列接続され、負極側直流母線が前記第１整流回路の負極側直流端子に接続されたインバータ回路と、
    　１次巻線および２次巻線を有し、前記１次巻線の一端に前記インバータ回路の前記第１交流端、他端に前記第３スイッチング素子および第４スイッチング素子の接続点である第２交流端が接続されたトランスと、
    　一端が前記トランスの前記２次巻線に接続され、他端が平滑コンデンサを介して直流負荷に接続され、トランスより入力される交流電力を整流して前記直流負荷に出力する第２整流回路と、
    　前記インバータ回路の動作を制御する制御回路と、を備え、
    　前記制御回路は、前記第１レグのオン期間を制御することより前記第１整流回路より出力される電流を制御し、
    　前記第２レグのオン期間、および、前記第１レグのオン期間と前記第２レグのオン期間との位相シフト量を制御することより前記直流コンデンサの電圧を一定となるように制御すること、
    　を特徴とする電力変換装置。
  2. 　前記制御回路は、
    前記第１スイッチング素子および前記第４スイッチング素子をオンとする第１動作モードと、
    前記第１スイッチング素子および前記第３スイッチング素子をオンとする第２動作モードと、
    前記第２スイッチング素子および前記第３スイッチング素子をオンとする第３動作モードと、
    前記第２スイッチング素子および前記第４スイッチング素子をオンとする第４動作モードと、を用い、前記第１～第４動作モードの各期間を制御することにより前記インバータ回路を制御すること、
    　を特徴とする請求項１に記載の電力変換装置。
  3. 　前記制御回路は、前記第１整流回路より出力される電流が予め定められた目標正弦波電流になるように前記第１レグのオン期間を制御し、
    　前記直流コンデンサの電圧が、前記交流電源より入力される交流電圧のピーク電圧よりも高い目標電圧になるように前記第２レグのオン期間と位相シフト量を制御すること、
    　を特徴とする請求項１または２のいずれかに記載の電力変換装置。
  4. 　前記制御回路は、前記第２レグの位相シフト量を、前記第１スイッチング素子および前記第２スイッチング素子の２つのデューティ比のうち、より小さい方を上限として制御すること、
    　を特徴とする請求項３に記載の電力変換装置。
  5. 　前記制御回路は、前記第３スイッチング素子および前記第４スイッチング素子の位相シフトするタイミングを同期させること、
    　を特徴とする請求項３に記載の電力変換装置。
  6. 　前記制御回路は、前記第１スイッチング素子のオン期間と、対角の関係にある前記第４スイッチング素子のオン期間とが重なり合う期間と、
    　前記第２スイッチング素子のオン期間と、対角の関係にある前記第３スイッチング素子のオン期間とが重なり合う期間を等しくなるように、前記第１レグおよび第２レグのオン期間と前記第２レグの位相シフト量を制御することを特徴とする請求項３に記載の電力変換装置。
  7. 　前記制御回路は、前記第１スイッチング素子と前記第２スイッチング素子とをオンオフが反転するように制御し、
    　位相シフト量をゼロとする初期状態で、前記第３スイッチング素子のゲートパルス幅および位相を前記第１スイッチング素子と等しくし、
    　前記第４スイッチング素子のゲートパルス幅および位相を前記第２スイッチング素子と等しくすること、
    　を特徴とする請求項３～６のいずれか１項に記載の電力変換装置。
  8. 　前記制御回路は、前記第１スイッチング素子と前記第２スイッチング素子とをオンオフが反転するように制御し、
    　位相シフト量をゼロとする初期状態で、前記第３スイッチング素子のゲートパルス幅および位相を前記第２スイッチング素子と等しくし、
    　前記第４スイッチング素子のゲートパルス幅および位相を前記第１スイッチング素子と等しくすること、
    　を特徴とする請求項３～６のいずれか１項に記載の電力変換装置。
  9. 　前記制御回路は、前記第１レグ、前記第２レグのキャリア波に鋸波を用い、
    　位相シフト量が増加するにしたがい、前記第３スイッチング素子のオン時間を前記第１スイッチング素子のオン時間と等しくしつつ、
    　前記第３スイッチング素子のゲートパルスの立ち上がりの位相が、前記第１スイッチング素子のゲートパルスの立ち上がりの位相に対してシフトし、
    　前記第４スイッチング素子のオン時間を前記第２スイッチング素子のオン時間と等しくしつつ、
    　前記第４スイッチング素子のゲートパルスの立ち上がりの位相が、前記第２スイッチング素子のゲートパルスの立ち上がりの位相に対してシフトすること、
    　を特徴とする請求項７に記載の電力変換装置。
  10. 　前記制御回路は、前記第１レグ、前記第２レグのキャリア波に三角波を用い、
    　位相シフト量が増加するにしたがい、
    　前記第３スイッチング素子のオン時間を前記第１スイッチング素子のオン時間と等しくしつつ、
    　前記第３スイッチング素子のゲートパルスの立ち上がりの位相が、前記第１スイッチング素子のゲートパルスの立ち上がりの位相に対してシフトし、
    　前記第４スイッチング素子のオン時間を前記第２スイッチング素子のオン時間と等しくしつつ、
    　前記第４スイッチング素子のゲートパルスの立ち上がりの位相が、前記第２スイッチング素子のゲートパルスの立ち上がりの位相に対してシフトすること、
    　を特徴とする請求項７に記載の電力変換装置。
  11. 　前記制御回路は、前記第１レグ、前記第２レグのキャリア波に鋸波を用い、
    　位相シフト量が増加するにしたがい、
    前記第３スイッチング素子のオン時間を前記第１スイッチング素子のオン時間と等しくしつつ、
    前記第３スイッチング素子のゲートパルスの立ち上がりの位相が、前記第２スイッチング素子のゲートパルスの立ち上がりの位相に対してシフトし、
    前記第４スイッチング素子のオン時間を前記第２スイッチング素子のオン時間と等しくしつつ、
    前記第４スイッチング素子のゲートパルスの立ち上がりの位相が、前記第１スイッチング素子のゲートパルスの立ち上がりの位相に対してシフトすること、
    　を特徴とする請求項８に記載の電力変換装置。
  12. 　前記制御回路は、前記第１レグ、前記第２レグのキャリア波に三角波を用い、
    　位相シフト量が増加するにしたがい、
    　前記第３スイッチング素子のオン時間を前記第１スイッチング素子のオン時間と等しくしつつ、
    　前記第３スイッチング素子のゲートパルスの立ち上がりの位相が、前記第２スイッチング素子のゲートパルスの立ち上がりの位相に対してシフトし、
    　前記第４スイッチング素子のオン時間を前記第２スイッチング素子のオン時間と等しくしつつ、
    　前記第４スイッチング素子のゲートパルスの立ち上がりの位相が、前記第１スイッチング素子のゲートパルスの立ち上がりの位相に対してシフトすること、
    　を特徴とする請求項８に記載の電力変換装置。
  13. 　前記第２整流回路の直流端子に接続された平滑リアクトルと、
    を備え、
    　前記制御回路は、前記直流コンデンサの電圧値と、前記平滑コンデンサの電圧値と、前記平滑リアクトルの電流値と、前記第１スイッチング素子のデューティ比の演算値と、前記第２スイッチング素子のデューティ比と、前記第２レグの位相シフト量の演算値とに基づいて、前記第２レグのオン期間を制御すること、
    　を特徴とする請求項６に記載の電力変換装置。
  14. 　前記第２整流回路の直流端子に接続された平滑リアクトルと、
    を備え、
    　前記制御回路は、前記直流コンデンサの電圧値と、前記平滑コンデンサの電圧値と、前記平滑リアクトルの電流値と、前記第１スイッチング素子のデューティ比の演算値と、前記第２スイッチング素子のデューティ比と、前記第２レグの位相シフト量の演算値とに基づいて、前記第１レグのオン期間を制御すること、
    　を特徴とする請求項６に記載の電力変換装置。
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