WO2018020549A1 - 半導体装置 - Google Patents

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gate fingers
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semiconductor
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裕太郎 山口
政毅 半谷
山中　宏治
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    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies

Definitions

  • the present invention relates to a semiconductor device having a transistor structure.
  • transistors having a nitride semiconductor such as GaN (gallium nitride) or AlGaN (aluminum gallium nitride) are widely used as high-frequency power semiconductor devices such as microwaves.
  • GaN is superior in terms of breakdown voltage and saturation electron velocity over other semiconductor materials such as GaAs (gallium arsenide) and Si (silicon).
  • GaN is used as a constituent material for power semiconductor devices such as HEMT (High Electron Mobility Transistor).
  • HEMT High Electron Mobility Transistor
  • a transistor structure called a multi-fingered structure in which a plurality of transistor elements are arranged in parallel is also widely used.
  • a HEMT having a multi-finger structure disclosed in Non-Patent Document 1 below includes a GaN buffer layer formed on a substrate, an AlGaN barrier layer formed on the GaN buffer layer, and the AlGaN barrier layer.
  • a plurality of finger-shaped gate electrodes (hereinafter also referred to as “gate fingers”) arranged in a predetermined direction above, and a drain electrode and a source electrode formed at positions sandwiching each gate finger. is there.
  • heat dissipation can be improved by increasing the interval (pitch) between the gate fingers. That is, since the end of each gate finger on the drain electrode side serves as a heat source, it is possible to reduce the overlap of heat distribution generated by each of the plurality of gate fingers by widening the gap between the gate fingers. Thereby, the device temperature can be reduced.
  • an object of the present invention is to provide a semiconductor device capable of improving heat dissipation without widening the gap between gate fingers as much as possible.
  • a semiconductor device includes a base substrate having first and second main surfaces facing each other, a semiconductor layer formed on the first main surface, and a predetermined thickness on the semiconductor layer.
  • a group of gate fingers each disposed in a region between the drain electrode and the source electrode, wherein the group of gate fingers are respectively disposed at positions shifted from each other in the extending direction.
  • a plurality of gate fingers are provided.
  • FIG. 2 is a schematic cross-sectional view of a unit transistor structure that constitutes a part of the semiconductor device shown in FIG. 1. It is a graph which shows the calculation result of the thermal resistance by a 45 degree method. It is a top view which shows roughly an example of the layout of the semiconductor device which has the conventional multi-finger structure.
  • FIG. 5A is a diagram showing an example of a heat distribution photograph obtained by measuring a multi-finger structure of an operating HEMT using an IR (infrared) microscope
  • FIG. 5B is a graph showing a temperature distribution. .
  • FIG. 1 is a plan view showing a layout of a semiconductor device 1 having a multi-finger structure according to the first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view of a unit transistor structure constituting a part of the semiconductor device 1 shown in FIG. FIG. 2 shows a cross section parallel to the XZ plane including the X axis and the Z axis.
  • the semiconductor device 1 includes a base substrate 4 such as a silicon (Si) substrate, a silicon carbide (SiC) substrate, or a sapphire substrate, and a front surface (first main surface) of the base substrate 4. And a stacked body 5 composed of a plurality of compound semiconductor layers stacked on the surface). As shown in FIG. 1, the semiconductor device 1 connects the conductor pattern 10 including the drain electrodes 11 to 15, the ground connection conductors 20 A and 20 B, the source electrodes 21 to 24, and the source electrodes 21 and 22.
  • a base substrate 4 such as a silicon (Si) substrate, a silicon carbide (SiC) substrate, or a sapphire substrate
  • a stacked body 5 composed of a plurality of compound semiconductor layers stacked on the surface.
  • the semiconductor device 1 connects the conductor pattern 10 including the drain electrodes 11 to 15, the ground connection conductors 20 A and 20 B, the source electrodes 21 to 24, and the source electrodes 21 and 22.
  • Air bridges 25 and 26 which are wiring layers electrically connected to the conductor 20A
  • air bridges 27 and 28 which are wiring layers electrically connecting the source electrodes 23 and 24 to the connection conductor 20B, and gate fingers 31 to 38.
  • a conductor pattern 30 including These conductor patterns 10 and 30, source electrodes 21 to 24, connection conductors 20A and 20B, and air bridges 25 to 28 are formed on the laminate 5 shown in FIG.
  • the gate fingers 31 to 38 are covered with a protective film 8 composed of a lower protective film 8A and an upper protective film 8B as shown in FIG.
  • the protective film 8 may be made of an insulating film such as an aluminum oxide film (Al 2 O 3 film) or a silicon nitride film (SiN film).
  • Al 2 O 3 film aluminum oxide film
  • SiN film silicon nitride film
  • the semiconductor device 1 of the present embodiment is a high frequency device having a HEMT (High Electron Mobility Transistor) structure using a group III nitride semiconductor.
  • the group III nitride semiconductor is a compound semiconductor containing a group III element such as Ga (gallium), In (indium), or Al (aluminum) and N (nitrogen).
  • GaN (gallium nitride), AlN (aluminum nitride), InN (indium nitride), AlGaN (aluminum gallium nitride) or InAlN (indium aluminum nitride) can be used as the group III nitride semiconductor.
  • a channel layer 6 formed on the base substrate 4 and a barrier layer 7 heterojunction with the channel layer 6.
  • a heterojunction interface is formed between the channel layer 6 and the barrier layer 7. Due to the presence of the heterojunction interface, a two-dimensional electron gas is induced inside the channel layer 6.
  • a GaN layer can be formed as the channel layer 6, and an AlGaN (aluminum gallium nitride) layer or an InAlN (indium aluminum nitride) layer can be formed as the barrier layer 7, for example.
  • the barrier layer 7 is not limited to a single layer, and may be composed of a plurality of layers such as an AlGaN layer and an InAlN layer.
  • a spacer layer such as AlN may be provided between the channel layer 6 and the barrier layer 7 in order to control the heterojunction interface.
  • the channel layer 6, the barrier layer 7, and the spacer layer can be formed by MOCVD (Metal Organic Chemical Vapor Deposition) or MBE (Molecular Beam Epitaxy).
  • the conductor pattern 30 has a signal input connection end 39 to be electrically connected to the input circuit 3 for transmitting a high-frequency signal, and a branch from the connection end 39 to the X-axis positive direction.
  • a wiring portion 30a extending in the negative direction
  • a group of gate fingers 31 extending in the positive Y-axis direction from these wiring portions 30a and 30b.
  • the total number of gate fingers 31 to 38 is 8, but the number is not limited to this number.
  • Each of the gate fingers 31 to 38 is a gate electrode having a linear finger shape extending in the Y-axis positive direction (predetermined extending direction). These gate fingers 31 to 38 have the same dimensions and are arranged at a constant interval (pitch) Lg in the X-axis direction (predetermined arrangement direction).
  • the conductor pattern 30 can be formed using a metal material such as Ni (nickel) or Au (gold), for example, by vapor deposition or dry etching.
  • the wiring portions 30a and 30b, the gate fingers 31 to 38, and the connection end 39 may be formed simultaneously in the same film forming process, or may be formed individually in different film forming processes. Also good. At least the gate fingers 31 to 38 are formed so as to form a Schottky junction with the barrier layer 7 of FIG.
  • the conductor pattern 10 shown in FIG. 1 has a signal output connection end 19 to be electrically connected to the output circuit 2 for transmitting a high-frequency signal, and the connection end 19 is electrically connected.
  • the drain electrodes 11, 12, 13, 14, and 15 are included.
  • source electrodes 21, 22, 23, 24, and 25 are provided at positions corresponding to the drain electrodes 11, 12, 13, 14, and 15, respectively.
  • the drain electrodes 11 to 15 and the source electrodes 21 to 25 are arranged so as to constitute an electrode pattern in which the source electrodes and the drain electrodes are alternately arranged along the X-axis direction. .
  • Each of the gate fingers 31 to 38 is disposed in each region between the alternately arranged source electrodes and drain electrodes. Therefore, in this embodiment, eight unit transistor structures are formed.
  • the conductor pattern 10, the source electrodes 21 to 24, and the connection conductors 20A and 20B can be formed using a metal material such as Ti (titanium) or Al (aluminum), for example, by vapor deposition or dry etching.
  • the conductor pattern 10, the source electrodes 21 to 24, and the connection conductors 20A and 20B may be simultaneously formed in the same film forming process, or may be formed individually in different film forming processes. Good.
  • At least the source electrodes 21 to 24 and the drain electrodes 11 to 15 are formed so as to be in ohmic contact with the barrier layer 7 of FIG.
  • connection conductor 20A is electrically connected to a grounding via conductor 29A that penetrates the multilayer body 5 and the base substrate 4 of FIG. 2 in the thickness direction (Z-axis direction) of the base substrate 4.
  • connection conductor 20B is electrically connected to a ground via conductor 29B that penetrates the multilayer body 5 and the base substrate 4 in the thickness direction.
  • the via conductors 29A and 29B are connected to a ground electrode (not shown) formed on the back surface (second main surface) of the base substrate 4 and are grounded.
  • the gate fingers 31 to 38 include gate fingers 31, 33, 36, 38 arranged at an upper position, and gate fingers 32, 34, 35, 37 arranged at a lower position. 2 minutes.
  • the gate fingers 31, 33, 36, and 38 arranged above are arranged in a row in the X-axis direction, and the other gate fingers 32, 34, 35, and 37 arranged below are also arranged in a row in the X-axis direction. It is arranged.
  • the gate fingers 31, 33, 36, and 38 disposed above and the gate fingers 32, 34, 35, and 37 disposed below are in the Y-axis direction (that is, the extending direction of the gate fingers 31 to 38). ) At positions shifted from each other.
  • the gate fingers 31 to 38 of the present embodiment are arranged at positions that are staggered in the vertical direction in the Y-axis direction.
  • the gate fingers 31 to 38 are arranged such that the positions of the adjacent gate fingers via the source electrode or the drain electrode are shifted from each other in the Y-axis direction.
  • the drain electrodes 11 to 15 and the source electrodes 21 to 24 have a substantially parallelogram shape in accordance with the arrangement of the gate fingers 31 to 38.
  • the wiring portions 30a and 30b have a waveform shape that is bent in accordance with the arrangement of the gate fingers 31 to 38.
  • the wiring portion for connecting the drain electrodes 11 to 15 to the connection end portion 19 also has a waveform shape as shown in FIG.
  • the shape of the inner edges of the connection conductors 20A and 20B also has a waveform shape in accordance with the shape of the wiring portions 30a and 30b.
  • the gate fingers 31 to 38 When the gate fingers 31 to 38 are arranged in this way, the X axis between the gate fingers 31, 33, 36, 38 disposed above and the gate fingers 32, 34, 35, 37 disposed below.
  • the length Wc of the overlapping range when viewed from the direction is reduced. Thereby, the spatial overlap of the heat distribution generated in the gate fingers 31 to 38 can be reduced. Therefore, compared with the conventional multi-finger structure, the multi-finger structure of the present embodiment can suppress an increase in thermal resistance.
  • FIG. 3 is a graph showing the calculation result of the thermal resistance by the 45 degree method.
  • the 45-degree method is a technique for calculating a one-dimensional thermal resistance when it is assumed that heat is diffused from the heat source at the end of each gate finger toward the base substrate 4 at an angle of 45 degrees.
  • the horizontal axis of the graph in FIG. 3 indicates the length Wc (unit: micrometer) of the overlapping range, and the vertical axis of the graph indicates the thermal resistance Rth (unit: K / W).
  • the gate finger interval (Lg) is 20 ⁇ m
  • the number of gate fingers is 8
  • the gate width of each gate finger is 50 ⁇ m
  • the gate length of each gate finger is 0.15 ⁇ m
  • an SiC substrate The thermal conductivity of SiC: 350 W / (m ⁇ K)
  • FIG. 4 is a plan view schematically showing an example of a layout of a semiconductor device 100 having a conventional multi-finger structure.
  • the semiconductor device 100 has a HEMT structure using GaN.
  • the semiconductor device 100 includes a conductor pattern 110 including drain electrodes 111 to 115 arranged in a horizontal row, ground connection conductors 120A and 120B, and source electrodes 121 arranged in a horizontal row.
  • a conductor pattern 110 including drain electrodes 111 to 115 arranged in a horizontal row, ground connection conductors 120A and 120B, and source electrodes 121 arranged in a horizontal row.
  • air bridges 125 and 126 which are wiring layers electrically connecting the source electrodes 121 and 122 to the connection conductor 120A, and air which is wiring layers electrically connecting the source electrodes 123 and 124 to the connection conductor 120B.
  • the bridges 127 and 128 and a conductor pattern 130 including gate fingers 131 to 138 arranged in a horizontal row are configured.
  • the conductor pattern 110 has a connection end 119 to be connected to an output circuit (not shown), and the conductor pattern 130 has a connection end 139 to be connected to an input circuit (not shown). . Furthermore, the gate fingers 131 to 138 are arranged at a constant interval Lg1 in the lateral direction.
  • the gate fingers 131 to 138 overlap in the range of the length Wc1 when viewed from their arrangement direction (lateral direction).
  • a point Pt shown in the graph of FIG. 3 corresponds to this length Wc1. Therefore, it can be seen that the multi-finger structure of the present embodiment has a structure in which the spatial overlap of heat distribution is reduced and the thermal resistance can be reduced as compared with the conventional multi-finger structure.
  • FIG. 5A is a diagram showing an example of a heat distribution photograph obtained by measuring a conventional multi-finger structure of an HEMT using an IR (infrared) microscope.
  • FIG. 5B is a graph showing the temperature distribution along the broken line CS in FIG. 5A.
  • the horizontal axis of the graph of FIG. 5B indicates the distance (unit: micrometer) from the reference position, and the vertical axis of the graph indicates the device temperature (unit: ° C.).
  • FIGS. 5A and 5B it can be seen that a heat source is generated in each gate finger.
  • the temperature of the gate finger located in the center is higher than that of the gate fingers located on the side, it can be seen that there is an overlap of heat distribution between the gate fingers. In order to reduce the device temperature, it is necessary to minimize the spatial overlap of the heat distribution between the gate fingers.
  • the semiconductor device 1 of the present embodiment can improve heat dissipation without increasing the distance Lg between the gate fingers 31 to 38 as compared with the conventional multi-finger structure. Therefore, the semiconductor device 1 can be easily downsized. Further, since it is not necessary to increase the size of the drain electrodes 11 to 15 in the X-axis direction, there is an advantage that heat dissipation can be improved without increasing the parasitic capacitance caused by the drain electrodes 11 to 15. is there.
  • the semiconductor device 1 is used as a power amplifier as an internal matching FET (IM-FET: Internal Matching-Field Effect Transistor) or as a part of a monolithic microwave integrated circuit (MMIC: Monolithic Microwave Integrated Circuit). It can be used.
  • IM-FET Internal Matching-Field Effect Transistor
  • MMIC Monolithic Microwave Integrated Circuit
  • FIG. 6 is a plan view showing a layout of a multi-fingered semiconductor device 1A according to the second embodiment of the present invention.
  • the semiconductor device 1A of the present embodiment is configured to have a total of four grounding via conductors 29A, 29B, 29C, and 29D. That is, the semiconductor device 1A has the same configuration as that of the semiconductor device 1 of the first embodiment. Further, as shown in FIG. 6, the connection conductors 20C and 20D, the air bridges 25B, 26B, 27B, and 28B, and vias Conductors 29C and 29D are provided.
  • connection conductor 20C As shown in FIG. 6, the ends of the source electrodes 21, 22 on the Y axis positive direction side are electrically connected to the connection conductor 20C by air bridges 25B, 26B made of a conductive material.
  • the air bridges 25 ⁇ / b> B and 26 ⁇ / b> B are formed so as to straddle the wiring portion so as not to contact the wiring portion of the conductor pattern 10.
  • the connection conductor 20 ⁇ / b> C is electrically connected to a grounding via conductor 29 ⁇ / b> C that penetrates the multilayer body 5 and the base substrate 4 of FIG. 2 in the thickness direction of the base substrate 4.
  • connection conductor 20D is electrically connected to a ground via conductor 29D that penetrates the multilayer body 5 and the base substrate 4 in the thickness direction.
  • the via conductors 29 ⁇ / b> C and 29 ⁇ / b> D described above are connected to a ground electrode (not shown) formed on the back surface (second main surface) of the base substrate 4 and are grounded.
  • the shape of the inner edge of the connection conductors 20 ⁇ / b> C and 20 ⁇ / b> D has a waveform shape corresponding to the waveform shape of the wiring portion of the conductor pattern 10.
  • the semiconductor device 1A of the second embodiment has the same configuration as that of the first embodiment, and thus can achieve the same effects as those of the first embodiment.
  • the semiconductor device 1A of the second embodiment since the number of via conductors 29A to 29D for grounding is greater in the present embodiment than in the first embodiment, the source inductance can be reduced and the gain can be improved. Therefore, the semiconductor device 1A of the second embodiment has a structure suitable for a higher frequency band than the first embodiment.
  • FIG. 7 is a plan view showing a layout of a multi-fingered semiconductor device 1B according to the third embodiment of the present invention.
  • the semiconductor device 1B includes a conductor pattern 40 including drain electrodes 41 to 45, connection conductors 50A, 50B, 50C, and 50D for grounding, source electrodes 51 to 54, and source electrodes 51 and 52.
  • Air bridges 55, 56, 55B, and 56B which are wiring layers that electrically connect the connection electrodes 50A and 50C, and air bridges that are wiring layers that electrically connect the source electrodes 53 and 54 to the connection conductors 50B and 50D.
  • conductor patterns 40, 60, source electrodes 51 to 54, connection conductors 50A, 50B, 50C, 50D and air bridges 55, 56, 55B, 56B, 57, 58, 57B, 58B are the same as in the first embodiment. 2 is formed on the laminate 5 shown in FIG.
  • the conductor pattern 60 branches from the connection end 69 for signal input to be electrically connected to the input circuit 3 for transmitting a high-frequency signal, and rotates clockwise with respect to the positive direction of the Y axis.
  • an inclined wiring portion 60a extending in an oblique direction inclined at an angle of less than 90 °, and an inclined portion branched from the connection end 69 and inclined at an angle of less than 90 ° counterclockwise with respect to the positive Y-axis direction. It has an inclined wiring portion 60b extending in the direction, and a group of gate fingers 61 to 68 extending from these inclined wiring portions 60a and 60b in the positive Y-axis direction.
  • the total number of gate fingers 61 to 68 is 8, but the number is not limited to this number.
  • Each of the gate fingers 61 to 68 is a gate electrode having a linear finger shape extending in the Y-axis direction (predetermined extending direction). These gate fingers 61 to 68 have the same dimensions and are arranged at a constant interval (pitch) in the X-axis direction.
  • the conductor pattern 60 can be formed by using a metal material such as Ni or Au, for example, by vapor deposition or dry etching.
  • the wiring portions 60a and 60b, the gate fingers 61 to 68, and the connection end portion 69 may be simultaneously formed in the same film forming process, or may be formed individually in different film forming processes. Also good.
  • At least the gate fingers 61 to 68 are formed so as to be in Schottky junction with the barrier layer 7 of FIG.
  • the conductor pattern 40 shown in FIG. 7 has a signal output connection end portion 49 to be electrically connected to the output circuit 2 for transmitting a high-frequency signal, and the connection end portion 49 and the wiring portion are electrically connected.
  • Drain electrodes 41, 42, 43, 44, 45 connected to each other.
  • source electrodes 51, 52, 53, 54, 55 are provided at positions corresponding to the drain electrodes 41, 42, 43, 44, 45, respectively.
  • the drain electrodes 41 to 45 and the source electrodes 51 to 55 are arranged so as to constitute an electrode pattern in which the source electrodes and the drain electrodes are alternately arranged along a predetermined arrangement direction. Yes.
  • Each of the eight gate fingers 61 to 68 is arranged in each region between the alternately arranged source electrode and drain electrode. Therefore, in this embodiment, eight unit transistor structures are formed.
  • the conductor pattern 40, the source electrodes 51 to 54, and the connection conductors 50A, 50B, 50C, and 50D can be formed using a metal material such as Ti or Al, for example, by vapor deposition or dry etching.
  • the conductor pattern 40, the source electrodes 51 to 54, and the connection conductors 50A, 50B, 50C, and 50D may be formed simultaneously in the same film forming process or individually in different film forming processes. It may be membraned.
  • At least the source electrodes 51 to 54 and the drain electrodes 41 to 45 are formed so as to be in ohmic contact with the barrier layer 7 of FIG.
  • the end of the source electrode 51 on the Y axis negative direction side is electrically connected to the connection conductor 50A by an air bridge 55 made of a conductive material.
  • the end of the source electrode 52 on the Y axis negative direction side is also electrically connected to the connection conductor 50A by an air bridge 55B made of a conductive material.
  • the air bridges 55 and 55B are formed so as to straddle the wiring portion 60a so as not to contact the wiring portion 60a of the conductor pattern 60.
  • the connection conductor 50A is electrically connected to a grounding via conductor 59A that penetrates the multilayer body 5 and the base substrate 4 of FIG. 2 in the thickness direction (Z-axis direction) of the base substrate 4.
  • connection conductor 50C The ends of the source electrodes 51 and 52 on the Y axis positive direction side are electrically connected to the connection conductor 50C by air bridges 56 and 56B made of a conductive material.
  • the air bridges 56 and 56 ⁇ / b> B are formed so as to straddle the wiring portion so as not to contact the wiring portion of the conductor pattern 40.
  • connection conductor 50 ⁇ / b> C is electrically connected to a grounding via conductor 59 ⁇ / b> C that penetrates the multilayer body 5 and the base substrate 4 of FIG. 2 in the thickness direction of the base substrate 4.
  • the end of the source electrode 54 on the Y axis negative direction side is electrically connected to the connection conductor 50B by an air bridge 58 made of a conductive material.
  • the end of the source electrode 53 on the Y axis negative direction side is also electrically connected to the connection conductor 50A by an air bridge 58B made of a conductive material.
  • the air bridges 58 and 58B are formed so as to straddle the wiring portion 60b so as not to contact the wiring portion 60b of the conductor pattern 60.
  • the connection conductor 50 ⁇ / b> B is electrically connected to a grounding via conductor 59 ⁇ / b> B that penetrates the multilayer body 5 and the base substrate 4 of FIG. 2 in the thickness direction of the base substrate 4.
  • connection conductor 50D The ends of the source electrodes 53 and 54 on the Y axis positive direction side are electrically connected to the connection conductor 50D by air bridges 57 and 57B made of a conductive material.
  • the air bridges 57 and 57 ⁇ / b> B are formed so as to straddle the wiring portion so as not to contact the wiring portion of the conductor pattern 40.
  • the connection conductor 50 ⁇ / b> D is electrically connected to a grounding via conductor 59 ⁇ / b> D that penetrates the multilayer body 5 and the base substrate 4 of FIG. 2 in the thickness direction of the base substrate 4.
  • gate fingers 61 to 64 extend in the Y-axis positive direction from one inclined wiring portion 60a. These gate fingers 61 to 64 are arranged at regular intervals along an oblique direction (first arrangement direction) inclined at an angle of less than 90 ° clockwise with respect to the positive direction of the Y axis. Further, the gate fingers 61 to 64 are arranged at positions shifted from each other in the Y-axis direction. Gate fingers 65 to 68 extend in the positive direction of the Y axis from the other inclined wiring portion 60b.
  • gate fingers 65 to 68 are arranged at regular intervals along an oblique direction (second arrangement direction) inclined at an angle of less than 90 ° counterclockwise with respect to the Y-axis positive direction. Further, the gate fingers 65 to 68 are arranged at positions shifted from each other in the Y-axis direction. Therefore, the gate fingers 61 to 68 are arranged in a V shape as a whole.
  • the drain electrodes 41 to 45 and the source electrodes 51 to 54 have a substantially parallelogram shape in accordance with the arrangement of the gate fingers 61 to 68.
  • the gate fingers 61 to 68 When the gate fingers 61 to 68 are thus arranged, the gate fingers 61 to 64 extending from the one inclined wiring portion 60a (particularly, between the adjacent gate fingers via the source electrode or the drain electrode).
  • the overlapping range when viewed from the X-axis direction can be almost eliminated.
  • the overlapping range when viewed from the X-axis direction between the gate fingers 65 to 68 extending from the other inclined wiring portion 60b (particularly, between adjacent gate fingers via the source electrode or the drain electrode) is also provided. It can be almost eliminated. Thereby, the spatial overlap of the heat distribution generated in the gate fingers 61 to 68 can be reduced. Therefore, compared with the conventional multi-finger structure, the multi-finger structure of the present embodiment can suppress an increase in thermal resistance.
  • the semiconductor device 1B according to the third embodiment can improve heat dissipation without increasing the distance between the gate fingers 61 to 68 in the X-axis direction as compared with the conventional multi-finger structure. Therefore, it is easy to reduce the size of the semiconductor device 1B. Further, since it is not necessary to increase the size of the drain electrodes 41 to 45 in the X-axis direction, there is an advantage that heat dissipation can be improved without increasing the parasitic capacitance caused by the drain electrodes 11 to 15. is there.
  • the semiconductor device 1B of the third embodiment can be used as a power amplifier as an IM-FET or as a part of an MMIC.
  • the output circuit 2 is disposed in a region between the inclined wiring portions 60a and 60b (a region having a V-shaped valley) as shown in FIG. Therefore, it is possible to easily realize downsizing of the entire power amplifier.
  • each source electrode is connected to the ground connection conductor using an air bridge.
  • a ground via conductor ISV is connected to the back surface of each source electrode. For this reason, in the fourth and fifth embodiments, a connection conductor for grounding becomes unnecessary.
  • FIG. 8 is a plan view showing a layout of a multi-fingered semiconductor device 1C according to the fourth embodiment of the present invention.
  • FIG. 9 is a schematic cross-sectional view of a unit transistor structure that constitutes a part of the semiconductor device 1C shown in FIG.
  • FIG. 9 shows a cross section parallel to the XZ plane including the X axis and the Z axis.
  • the semiconductor device 1C is provided on the conductor pattern 70 including the drain electrodes 71 to 75, the source electrodes 91, 92, 93, and 94, and the back surfaces of the source electrodes 91, 92, 93, and 94, respectively.
  • Via conductors 91R, 92R, 93R, and 94R and a conductor pattern 80 including gate fingers 81 to 88 are provided.
  • the conductor patterns 70 and 80 and the source electrodes 91 to 94 are formed on the multilayer body 5 shown in FIG.
  • the conductor pattern 80 includes a signal input connection end 89 to be electrically connected to the input circuit 3 that transmits a high-frequency signal, and a wiring portion that branches from the connection end 89 and extends in the X-axis positive direction. 80a, a wiring part 80b branched from the connection end 89 and extending in the negative X-axis direction, and a group of gate fingers 81 to 88 extending from the wiring parts 80a and 80b in the positive Y-axis direction. ing. In the present embodiment, the total number of gate fingers 81 to 88 is 8, but the number is not limited to this number.
  • Each of the gate fingers 81 to 88 is a gate electrode having a linear finger shape extending in the Y-axis positive direction (predetermined extending direction). These gate fingers 81 to 88 have the same dimensions and are arranged at a constant interval (pitch) in the X-axis direction.
  • the conductor pattern 80 can be formed by using a metal material such as Ni or Au, for example, by vapor deposition or dry etching.
  • the wiring portions 80a and 80b, the gate fingers 81 to 88, and the connection end portion 89 may be simultaneously formed in the same film forming step, or may be formed individually in different film forming steps. Also good.
  • At least the gate fingers 81 to 88 are formed so as to form a Schottky junction with the barrier layer 7 of FIG.
  • the conductor pattern 70 shown in FIG. 8 has a signal output connection end 79 to be electrically connected to the output circuit 2 for transmitting a high-frequency signal, and extends from the connection end 79 in the X-axis positive direction.
  • source electrodes 91, 92, 93, 94, 95 are provided at positions corresponding to the drain electrodes 71, 72, 73, 74, 75, respectively. As shown in FIG.
  • the drain electrodes 71 to 75 and the source electrodes 91 to 95 are arranged so as to form an electrode pattern in which the source electrodes and the drain electrodes are alternately arranged along the X-axis direction.
  • Each of the eight gate fingers 81 to 88 is disposed in each region between the alternately arranged source electrode and drain electrode. Therefore, in this embodiment, eight unit transistor structures are formed.
  • the conductor pattern 70 and the source electrodes 91 to 94 can be formed using a metal material such as Ti or Al, for example, by vapor deposition or dry etching.
  • the conductor pattern 70 and the source electrodes 91 to 94 may be simultaneously formed in the same film forming process, or may be formed individually in different film forming processes.
  • At least the source electrodes 91 to 94 and the drain electrodes 71 to 75 are formed so as to be in ohmic contact with the barrier layer 7 of FIG.
  • the source electrodes 91, 92, 93, and 94 are ground via conductors 91R, 92R, 93R, and 94R that penetrate the laminate 5 and the base substrate 4 in FIG.
  • the via conductors 91R, 92R, 93R, 94R are connected to the grounding back wiring layer 90 shown in FIG. 9 and grounded.
  • the via conductors 91R to 94R can be formed, for example, by forming via holes penetrating from the back surface of the base substrate 4 to the upper surface of the multilayer body 5 by dry etching, and then embedding a conductive material in these via holes.
  • the gate fingers 81 to 88 are arranged in the same manner as the gate fingers 31 to 38 of the first embodiment. That is, the gate fingers 81 to 88 are divided into two parts: gate fingers 81, 83, 86, 88 arranged at an upper position and gate fingers 82, 84, 85, 87 arranged at a lower position.
  • the gate fingers 81, 83, 86, 88 arranged above are arranged in a line in the X-axis direction, and the other gate fingers 82, 84, 85, 87 arranged below are also arranged in a line in the X-axis direction. It is arranged.
  • the gate fingers 81, 83, 86, 88 disposed above and the gate fingers 82, 84, 85, 87 disposed below are in the Y-axis direction (that is, the extending direction of the gate fingers 81-88). ) At positions shifted from each other. Further, the gate fingers 81 to 88 of the present embodiment are arranged at positions that are staggered vertically in the Y-axis direction. In other words, the gate fingers 81 to 88 are arranged such that the positions of the adjacent gate fingers via the source electrode or the drain electrode are shifted from each other in the Y-axis direction.
  • the drain electrodes 71 to 75 and the source electrodes 91 to 94 have a substantially parallelogram shape in accordance with the arrangement of the gate fingers 81 to 88. Further, the inner edges of the wiring portions 80a and 80b have a waveform shape that is bent in accordance with the arrangement of the gate fingers 81 to 88.
  • the gate fingers 81 to 88 When the gate fingers 81 to 88 are arranged in this way, the X axis between the gate fingers 81, 83, 86, 88 disposed above and the gate fingers 82, 84, 85, 87 disposed below.
  • the length of the overlapping range when viewed from the direction is reduced.
  • the spatial overlap of the heat distribution generated in the gate fingers 81 to 88 can be reduced. Therefore, compared with the conventional multi-finger structure, the multi-finger structure of the present embodiment can suppress an increase in thermal resistance. Therefore, as in the case of the first embodiment, the semiconductor device 1 can be easily downsized. Further, the heat dissipation can be improved without increasing the parasitic capacitance caused by the drain electrodes 71 to 75.
  • grounding via conductors 91R to 94R are provided on the back surfaces of the source electrodes 91 to 94, so that the connection conductors 20A to 20D and 50A to 50D of the first to third embodiments are used. Without this, the source electrodes 91 to 94 can be grounded. Therefore, the device size can be further reduced as compared with the first to third embodiments. Further, since the air bridge is not used, the source inductance can be reduced. Further, as shown in FIG. 8, since the areas of the wiring portions 70a, 70b, 80a, and 80b can be made larger than those in the first to third embodiments, the space between the source electrodes and between the drain electrodes can be increased. The phase difference of the high frequency signal can be reduced. Therefore, the gain can be improved and a structure suitable for a higher frequency band can be realized.
  • the semiconductor device 1C of the fourth embodiment can also be used as a power amplifier as an IM-FET or as a part of an MMIC.
  • FIG. 10 is a plan view showing a layout of a semiconductor device 1D according to the fifth embodiment of the present invention.
  • the configuration of the semiconductor device 1D according to the present embodiment is the same as the configuration of the semiconductor device 1C according to the fourth embodiment, except that the conductor patterns 70A and 80A in FIG. .
  • the outer edges 70e and 70f of the conductor pattern 70 wiring portions 70a and 70b are not inclined with respect to the X-axis direction as shown in FIG.
  • the outer edges 80e and 80f of the wiring portions 80a and 80b of the conductor pattern 80 are not inclined with respect to the X-axis direction.
  • the wiring portions 70Aa and 70Ab of the conductor pattern 70A of the present embodiment have an inclined shape that is inclined with respect to the X-axis direction.
  • the wiring portions 80Aa and 80Ab of the conductor pattern 80A also have an inclined shape that is inclined with respect to the X-axis direction.
  • the configurations of the conductor patterns 70A and 80A in the present embodiment are the same as the configurations of the conductor patterns 70 and 80 in the fourth embodiment except for the inclined shapes of the outer edges 70Ae, 70Af, 80Ae, and 80Af.
  • the shape of the outer edges 70Ae and 70Af of the wiring portions 70Aa and 70Ab increases as the width in the X-axis direction of the wiring portions 70Aa and 70Ab moves from the connection end 79 to the source electrodes 71 to 75. It is formed to do.
  • the shapes of the outer edges 80Ae and 80Af of the wiring portions 80Aa and 80Ab are also formed so that the width in the X-axis direction of the wiring portions 80Aa and 80Ab increases from the connection end portion 89 toward the source electrodes 71 to 75. ing.
  • the phase difference of the high-frequency signal between the source electrodes and the drain electrodes can be further reduced. Therefore, the gain can be further improved as compared with the fourth embodiment, and a structure suitable for a higher frequency band can be realized.
  • the HEMT structures of the semiconductor devices 1 and 1A to 1D of the first to fifth embodiments are all high-frequency devices using GaN, but are not limited to this.
  • the semiconductor device according to the present invention can be used in a power amplifier operating in a high frequency band, it can be applied to, for example, a radar device, an antenna device, a microwave communication device, or a high frequency measuring instrument.
  • 1,1A-1D semiconductor device 2 output circuit, 3 input circuit, 4 base substrate, 5 laminate, 6 channel layer, 7 barrier layer, 8 protective film, 10 conductor pattern, 11-15 drain electrode, 19 connection end 20A-20D connection conductor, 21-24 source electrode, 25-28 air bridge, 29A-29D via conductor, 30 conductor pattern, 30a, 30b wiring part, 31-38 gate finger, 39 connection end part, 40 conductor pattern, 41-45 drain electrode, 50A-50D connecting conductor, 51-54 source electrode, 55-58, 55B, 56B, 57B, 58B air bridge, 59A-59D via conductor, 60 conductor pattern, 60a, 60b inclined wiring section, 61 ⁇ 68 Gate finger, 70, 70A conductor pattern, 0a, 70b, 70Aa, 70Ab wiring section, 70e, 70f, 70Ae, 70Af outer edge, 71-75 drain electrode, 79 connection end, 80, 80A conductor pattern, 80a, 80b, 80Aa, 80Ab wiring section, 80e

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導体装置（１）は、下地基板と、下地基板上に形成されている半導体層と、この半導体層上で予め定められた配列方向（Ｘ）に沿ってドレイン電極及びソース電極が交互に配列されている電極パターン（１０，２１～２４）と、前記配列方向（Ｘ）とは異なる延在方向（Ｙ）に延在する形状を有する一群のゲートフィンガー（３１～３８）とを備える。ゲートフィンガー（３１～３８）の各々は、ドレイン電極とソース電極との間の領域に配置されている。また、ゲートフィンガー（３１～３８）は、延在方向（Ｙ）に互いにずれた位置にそれぞれ配置されている。

Description

半導体装置
　本発明は、トランジスタ構造を有する半導体装置に関する。
　近年、マイクロ波などの高周波用のパワー半導体デバイスとして、ＧａＮ（窒化ガリウム）やＡｌＧａＮ（窒化アルミニウムガリウム）などの窒化物半導体を構成材料とするトランジスタが広く使用されている。ＧａＮは、ＧａＡｓ（ガリウムヒ素）及びＳｉ（シリコン）といった他の半導体材料よりも、絶縁破壊耐圧及び飽和電子速度の点で優れている。このため、ＧａＮは、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）などのパワー半導体デバイス用の構成材料として使用されている。たとえば、高周波帯域で動作する電力増幅器の場合、電力増幅器は、出力電力が飽和する領域で動作するときに非常に高い温度状態となる。このような非常に高い温度状態では、電子の移動度が低下することにより電流量が低下し、出力電力が低下するという課題がある。出力電力の低下を抑制するためには、できるだけ高温状態とならないように電力増幅器のトランジスタ構造を熱設計することが重要である。
　一方、高い出力電力を得るために、複数のトランジスタ素子が並列に配列されたマルチフィンガー構造（ｍｕｌｔｉ－ｆｉｎｇｅｒｅｄ　ｓｔｒｕｃｔｕｒｅ）と呼ばれるトランジスタ構造も広く採用されている。たとえば、下記の非特許文献１に開示されているマルチフィンガー構造を有するＨＥＭＴは、基板上に形成されたＧａＮバッファ層と、このＧａＮバッファ層上に形成されたＡｌＧａＮバリア層と、このＡｌＧａＮバリア層上で所定方向に沿って配列された複数のフィンガー状のゲート電極（以下「ゲートフィンガー」ともいう。）と、各ゲートフィンガーを挟み込む位置に形成されたドレイン電極及びソース電極とを備えたものである。
Ali M. Darwish, A. Bayba, and H. A. Hung, "Thermal Resistance Calculation of AlGaN/GaN Devices," IEEE Transactions on Microwave Theory and Techniques, vol. 52, issue 11, pp. 2611-2620, 2004.
　上述したように、出力電力の低下を抑制するためには、できるだけ高温状態とならないようにトランジスタ構造を熱設計することが重要である。上記したマルチフィンガー構造の場合、ゲートフィンガーの間隔（ピッチ）を拡げることで放熱性を高めることができる。すなわち、基本的に各ゲートフィンガーのドレイン電極側端部が熱源となるので、ゲートフィンガーの間隔を拡げることによって、複数のゲートフィンガーでそれぞれ発生する熱の分布の重なりを低減させることができる。これにより、デバイス温度の低減が可能となる。
　しかしながら、ゲートフィンガーの間隔を拡げると、デバイスサイズが大きくなる。また、ゲートフィンガーの間隔を拡げることで、ゲートフィンガー間に形成されるドレイン電極のサイズも大きくなるので、当該ドレイン電極に起因する寄生容量が増大する。この寄生容量の増大は、トランジスタの効率を劣化させる。
　上記に鑑みて本発明の目的は、ゲートフィンガーの間隔を極力拡げずに放熱性の向上を図ることができる半導体装置を提供する点にある。
　本発明の一態様による半導体装置は、互いに対向する第１及び第２の主面を有する下地基板と、前記第１の主面上に形成されている半導体層と、前記半導体層上で予め定められた少なくとも１つの配列方向に沿ってドレイン電極及びソース電極が交互に配列されている電極パターンと、各々が前記半導体層上で前記少なくとも１つの配列方向とは異なる延在方向に延在する形状を有するとともに、各々が前記ドレイン電極と前記ソース電極との間の領域に配置されている一群のゲートフィンガーとを備え、前記一群のゲートフィンガーは、前記延在方向に互いにずれた位置にそれぞれ配置された複数のゲートフィンガーを含むことを特徴とする。
　本発明によれば、ゲートフィンガーの間隔を極力拡げずに放熱性の向上を実現することができる。
本発明に係る実施の形態１であるマルチフィンガー構造の半導体装置のレイアウトを示す平面図である。 図１に示した半導体装置の一部を構成する単位トランジスタ構造の概略断面図である。 ４５度法による熱抵抗の計算結果を示すグラフである。 従来のマルチフィンガー構造を有する半導体装置のレイアウトの一例を概略的に示す平面図である。 図５Ａは、動作状態のＨＥＭＴのマルチフィンガー構造をＩＲ（赤外線）マイクロスコープを用いて測定して得られた熱分布写真の一例を示す図であり、図５Ｂは、温度分布を示すグラフである。 本発明に係る実施の形態２であるマルチフィンガー構造の半導体装置のレイアウトを示す平面図である。 本発明に係る実施の形態３であるマルチフィンガー構造の半導体装置のレイアウトを示す平面図である。 本発明に係る実施の形態４であるマルチフィンガー構造の半導体装置のレイアウトを示す平面図である。 図８に示した半導体装置の一部を構成する単位トランジスタ構造の概略断面図である。 本発明に係る実施の形態５である半導体装置のレイアウトを示す平面図である。
　以下、図面を参照しつつ、本発明に係る種々の実施の形態について詳細に説明する。なお、図面全体において同一符号を付された構成要素は、同一構成及び同一機能を有するものとする。また、図面に示されるＸ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交している。
実施の形態１．
　図１は、本発明に係る実施の形態１であるマルチフィンガー構造の半導体装置１のレイアウトを示す平面図である。図２は、図１に示した半導体装置１の一部を構成する単位トランジスタ構造の概略断面図である。図２には、Ｘ軸及びＺ軸を含むＸ－Ｚ平面に平行な断面が示されている。
　この半導体装置１は、図２に示されるように、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板またはサファイア基板などの下地基板４と、この下地基板４のおもて面（第１の主面）上に積層された複数の化合物半導体層からなる積層体５とを備えている。また図１に示されるように、半導体装置１は、ドレイン電極１１～１５を含む導体パターン１０と、接地用の接続導体２０Ａ，２０Ｂと、ソース電極２１～２４と、ソース電極２１，２２を接続導体２０Ａと電気的に接続する配線層であるエアブリッジ２５，２６と、ソース電極２３，２４を接続導体２０Ｂと電気的に接続する配線層であるエアブリッジ２７，２８と、ゲートフィンガー３１～３８を含む導体パターン３０とを備えて構成されている。これら導体パターン１０，３０、ソース電極２１～２４、接続導体２０Ａ，２０Ｂ及びエアブリッジ２５～２８は、図２に示した積層体５の上に形成される。
　なお、ゲートフィンガー３１～３８は、図２に示されるような下部保護膜８Ａ及び上部保護膜８Ｂからなる保護膜８によって被覆される。保護膜８は、たとえば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）またはシリコン窒化膜（ＳｉＮ膜）などの絶縁膜で構成されていればよい。説明の便宜上、図１において保護膜８の表示は省略されている。
　本実施の形態の半導体装置１は、ＩＩＩ族窒化物半導体を用いたＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）構造を有する高周波デバイスである。ＩＩＩ族窒化物半導体は、Ｇａ（ガリウム），Ｉｎ（インジウム）またはＡｌ（アルミニウム）などのＩＩＩ族元素と、Ｎ（窒素）とを含有する化合物半導体である。たとえば、ＧａＮ（窒化ガリウム），ＡｌＮ（窒化アルミニウム），ＩｎＮ（窒化インジウム）、ＡｌＧａＮ（窒化アルミニウムガリウム）またはＩｎＡｌＮ（窒化インジウムアルミニウム）がＩＩＩ族窒化物半導体として使用され得る。
　図２に示される積層体５は、下地基板４上に成膜されたチャネル層６と、このチャネル層６とヘテロ接合するバリア層７とを含んで構成されている。チャネル層６とバリア層７との間にはヘテロ接合界面が形成されている。このヘテロ接合界面の存在によりチャネル層６の内部に２次元電子ガスが誘起される。チャネル層６としては、たとえばＧａＮ層を形成することができ、バリア層７としては、たとえば、ＡｌＧａＮ（窒化アルミニウムガリウム）層またはＩｎＡｌＮ（窒化インジウムアルミニウム）層を形成することができる。バリア層７は、単一層に限らず、ＡｌＧａＮ層及びＩｎＡｌＮ層などの複数層で構成されてもよい。また、ヘテロ接合界面を制御するために、チャネル層６とバリア層７との間にＡｌＮなどのスペーサ層が設けられてもよい。チャネル層６、バリア層７及びスペーサ層は、ＭＯＣＶＤ（有機金属化学気相蒸着：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）またはＭＢＥ（分子線エピタキシー：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）によって成膜可能である。
　図１を参照すると、導体パターン３０は、高周波信号を伝達する入力回路３と電気的に接続されるべき信号入力用の接続端部３９と、この接続端部３９から分岐してＸ軸正方向に延在する配線部３０ａと、接続端部３９から分岐してＸ軸負方向に延在する配線部３０ｂと、これら配線部３０ａ，３０ｂからＹ軸正方向に延在する一群のゲートフィンガー３１～３８とを有している。なお、本実施の形態では、ゲートフィンガー３１～３８の総数は８個であるが、この個数に限定されるものではない。
　ゲートフィンガー３１～３８の各々は、Ｙ軸正方向（予め定められた延在方向）に延在する直線状のフィンガー形状を有するゲート電極である。これらゲートフィンガー３１～３８は、同一寸法を有し、且つＸ軸方向（予め定められた配列方向）において一定間隔（ピッチ）Ｌｇで配列されている。導体パターン３０は、Ｎｉ（ニッケル）やＡｕ（金）などの金属材料を用いて、たとえば蒸着法及びドライエッチングによって形成可能である。ここで、配線部３０ａ，３０ｂ、ゲートフィンガー３１～３８及び接続端部３９は、同一の成膜工程で同時に成膜されてもよいし、あるいは、互いに異なる成膜工程で個別に成膜されてもよい。少なくともゲートフィンガー３１～３８は、図２のバリア層７とショットキー接合するように成膜される。
　一方、図１に示される導体パターン１０は、高周波信号を伝達する出力回路２と電気的に接続されるべき信号出力用の接続端部１９と、この接続端部１９と電気的に接続されているドレイン電極１１，１２，１３，１４，１５とを有している。また、これらドレイン電極１１，１２，１３，１４，１５とそれぞれ対応する位置にソース電極２１、２２，２３，２４，２５が設けられている。図１に示されるように、ドレイン電極１１～１５及びソース電極２１～２５は、ソース電極とドレイン電極とがＸ軸方向に沿って交互に配列された電極パターンを構成するように配置されている。交互に配列されたソース電極とドレイン電極との間の各領域にゲートフィンガー３１～３８の各々が配置されている。よって、本実施の形態では、８個の単位トランジスタ構造が形成されている。
　導体パターン１０、ソース電極２１～２４及び接続導体２０Ａ，２０Ｂは、Ｔｉ（チタン）やＡｌ（アルミニウム）などの金属材料を用いて、たとえば蒸着法及びドライエッチングによって形成可能である。ここで、導体パターン１０、ソース電極２１～２４及び接続導体２０Ａ，２０Ｂは、同一の成膜工程で同時に成膜されてもよいし、あるいは、互いに異なる成膜工程で個別に成膜されてもよい。少なくともソース電極２１～２４及びドレイン電極１１～１５は、図２のバリア層７とオーミック接合するように成膜される。
　また、図１に示されるように、ソース電極２１，２２のＹ軸負方向側の端部は、導電材料からなるエアブリッジ２５，２６により接続導体２０Ａと電気的に接続されている。ここで、エアブリッジ２５，２６は、導体パターン３０の配線部３０ａと接触しないように当該配線部３０ａを跨ぐように形成されている。更に、接続導体２０Ａは、図２の積層体５及び下地基板４を下地基板４の厚み方向（Ｚ軸方向）に貫通する接地用のビア導体２９Ａと電気的に接続されている。
　一方、ソース電極２３，２４のＹ軸負方向側の端部も、導電材料からなるエアブリッジ２７，２８により接続導体２０Ｂと電気的に接続されている。ここで、エアブリッジ２７，２８は、導体パターン３０の配線部３０ｂと接触しないように当該配線部３０ｂを跨ぐように形成されている。更に、接続導体２０Ｂは、積層体５及び下地基板４を厚み方向に貫通する接地用のビア導体２９Ｂと電気的に接続されている。上記したビア導体２９Ａ，２９Ｂは、下地基板４の裏面（第２の主面）上に形成された接地電極（図示せず）と接続されて接地されている。
　次に、本実施の形態の特徴であるゲートフィンガー３１～３８の配置について説明する。
　図１に示されるように、ゲートフィンガー３１～３８は、上方の位置に配置されたゲートフィンガー３１，３３，３６，３８と、下方の位置に配置されたゲートフィンガー３２，３４，３５，３７とに２分される。上方に配置されたゲートフィンガー３１，３３，３６，３８は、Ｘ軸方向において一列に配列されており、下方に配置された他のゲートフィンガー３２，３４，３５，３７もＸ軸方向において一列に配列されている。ここで、上方に配置されたゲートフィンガー３１，３３，３６，３８と、下方に配置されたゲートフィンガー３２，３４，３５，３７とは、Ｙ軸方向（すなわちゲートフィンガー３１～３８の延在方向）において互いにずれた位置に配置されている。また、本実施の形態のゲートフィンガー３１～３８は、Ｙ軸方向において上下互い違いの位置に配置されている。言い換えれば、ゲートフィンガー３１～３８は、ソース電極またはドレイン電極を介して隣り合うゲートフィンガーの位置がＹ軸方向に互いにずれるように配置されている。
　ドレイン電極１１～１５及びソース電極２１～２４は、このようなゲートフィンガー３１～３８の配置に合わせてほぼ平行四辺形の形状を有する。また、配線部３０ａ，３０ｂは、ゲートフィンガー３１～３８の配置に合わせて折り曲がった波形の形状を有する。ドレイン電極１１～１５を接続端部１９に接続するための配線部も、図１に示されるように波形の形状を有している。更に、接続導体２０Ａ，２０Ｂの内側エッジの形状も、配線部３０ａ，３０ｂの形状に合わせて波形の形状を有する。
　このようにしてゲートフィンガー３１～３８が配置されると、上方に配置されたゲートフィンガー３１，３３，３６，３８と下方に配置されたゲートフィンガー３２，３４，３５，３７との間のＸ軸方向から視たときの重複範囲の長さＷｃが小さくなる。これにより、ゲートフィンガー３１～３８で発生する熱の分布の空間的な重なりを低減させることができる。したがって、従来のマルチフィンガー構造と比べると、本実施の形態のマルチフィンガー構造は、熱抵抗の増大を抑制することができる。
　図３は、４５度法による熱抵抗の計算結果を示すグラフである。４５度法とは、熱が各ゲートフィンガー端の熱源から下地基板４の側へ４５度の角度で拡散すると仮定したときの１次元的な熱抵抗を計算する手法である。図３のグラフの横軸は、重複範囲の長さＷｃ（単位：マイクロメートル）を示し、そのグラフの縦軸は、熱抵抗Ｒｔｈ（単位：Ｋ／Ｗ）を示している。計算条件として、ゲートフィンガーの間隔（Ｌｇ）が２０μｍ、ゲートフィンガー数が８個、各ゲートフィンガーのゲート幅が５０μｍ、各ゲートフィンガーのゲート長が０．１５μｍとされ、下地基板４としてＳｉＣ基板（ＳｉＣの熱伝導率：３５０Ｗ／（ｍ・Ｋ））が想定された。図３に示されるように、重複範囲の長さＷｃが短くなるほど、熱抵抗Ｒｔｈが低くなることが分かる。特に、重複範囲が完全になくなるＷｃ＝０μｍに設定することが望ましい。
　次に、本実施の形態のマルチフィンガー構造と比較するための従来のマルチフィンガー構造について説明する。図４は、従来のマルチフィンガー構造を有する半導体装置１００のレイアウトの一例を概略的に示す平面図である。この半導体装置１００は、ＧａＮを用いたＨＥＭＴ構造を有している。
　半導体装置１００は、図４に示されるように、横一列に配列されたドレイン電極１１１～１１５を含む導体パターン１１０と、接地用の接続導体１２０Ａ，１２０Ｂと、横一列に配列されたソース電極１２１～１２４と、ソース電極１２１，１２２を接続導体１２０Ａと電気的に接続する配線層であるエアブリッジ１２５，１２６と、ソース電極１２３，１２４を接続導体１２０Ｂと電気的に接続する配線層であるエアブリッジ１２７，１２８と、横一列に配列されたゲートフィンガー１３１～１３８を含む導体パターン１３０とを備えて構成されている。また、導体パターン１１０は、出力回路（図示せず）に接続されるべき接続端部１１９を有し、導体パターン１３０は、入力回路（図示せず）に接続されるべき接続端部１３９を有する。更に、ゲートフィンガー１３１～１３８は、横方向において一定間隔Ｌｇ１で配列されている。
　図４に示されるようにゲートフィンガー１３１～１３８は、これらの配列方向（横方向）から視たときに長さＷｃ１の範囲で重複する。図３のグラフに示される点Ｐｔは、この長さＷｃ１に対応している。よって、本実施の形態のマルチフィンガー構造は、従来のマルチフィンガー構造と比べると、熱分布の空間的な重なりが低減され、熱抵抗を低減することができる構造となっていることが分かる。
　図５Ａは、動作状態の従来のＨＥＭＴのマルチフィンガー構造をＩＲ（赤外線）マイクロスコープを用いて測定して得られた熱分布写真の一例を示す図である。図５Ｂは、図５Ａの破線ＣＳにおける温度分布を示すグラフである。図５Ｂのグラフの横軸は、基準位置からの距離（単位：マイクロメートル）を示し、そのグラフの縦軸は、デバイス温度（単位：℃）を示している。図５Ａ及び図５Ｂに示されるように、各ゲートフィンガーに熱源が発生していることが分かる。更に、側方に位置するゲートフィンガーに比べて、中央に位置するゲートフィンガーの温度が高いため、各ゲートフィンガー間で熱の分布の重なりが生じていることが分かる。デバイス温度を低減するためには各ゲートフィンガー間の熱の分布の空間的な重なりをできるだけ小さくする必要がある。
　以上に説明したように本実施の形態の半導体装置１は、従来のマルチフィンガー構造と比べると、ゲートフィンガー３１～３８の間隔Ｌｇを拡げずに放熱性の向上を図ることができる。したがって、半導体装置１の小型化が容易である。また、ドレイン電極１１～１５のＸ軸方向におけるサイズも拡大せずに済むことから、ドレイン電極１１～１５に起因する寄生容量を増大させずに放熱性の向上を実現することができるという利点がある。
　本実施の形態の半導体装置１は、内部整合型ＦＥＴ（ＩＭ－ＦＥＴ：Ｉｎｔｅｒｎａｌ　Ｍａｔｃｈｉｎｇ－Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）として、あるいは、モノリシックマイクロ波集積回路（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ　Ｍｉｃｒｏｗａｖｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）の一部として電力増幅器に使用することができるものである。
実施の形態２．
　次に、上記実施の形態１の変形例である実施の形態２について説明する。上記実施の形態１では、接地用のビア導体２９Ａ，２９Ｂの数は２個であったが、これに限定されるものではない。実施の形態１の構成を変形して接地用のビア導体の個数を２個よりも増やしてもよい。図６は、本発明に係る実施の形態２であるマルチフィンガー構造の半導体装置１Ａのレイアウトを示す平面図である。
　本実施の形態の半導体装置１Ａは、合計４個の接地用のビア導体２９Ａ，２９Ｂ，２９Ｃ，２９Ｄを有するように構成されている。すなわち、半導体装置１Ａは、上記実施の形態１の半導体装置１と同じ構成を有し、更に、図６に示されるように、接続導体２０Ｃ，２０Ｄ、エアブリッジ２５Ｂ，２６Ｂ，２７Ｂ，２８Ｂ及びビア導体２９Ｃ，２９Ｄを有する。
　図６に示されるように、ソース電極２１，２２のＹ軸正方向側の端部は、導電材料からなるエアブリッジ２５Ｂ，２６Ｂにより接続導体２０Ｃと電気的に接続されている。ここで、エアブリッジ２５Ｂ，２６Ｂは、導体パターン１０の配線部と接触しないように当該配線部を跨ぐように形成されている。更に、接続導体２０Ｃは、図２の積層体５及び下地基板４を下地基板４の厚み方向に貫通する接地用のビア導体２９Ｃと電気的に接続されている。
　一方、ソース電極２３，２４のＹ軸正方向側の端部も、導電材料からなるエアブリッジ２７Ｂ，２８Ｂにより接続導体２０Ｄと電気的に接続されている。ここで、エアブリッジ２７Ｂ，２８Ｂは、導体パターン１０の配線部と接触しないように当該配線部を跨ぐように形成されている。更に、接続導体２０Ｄは、積層体５及び下地基板４を厚み方向に貫通する接地用のビア導体２９Ｄと電気的に接続されている。上記したビア導体２９Ｃ，２９Ｄは、下地基板４の裏面（第２の主面）上に形成された接地電極（図示せず）と接続されて接地されている。なお、接続導体２０Ｃ，２０Ｄの内側エッジの形状は、導体パターン１０の配線部の波形形状に応じた波形の形状を有する。
　以上に説明したように実施の形態２の半導体装置１Ａは、上記実施の形態１と同様の構成を有することから、上記実施の形態１と同様の効果を奏することができる。また、本実施の形態は、上記実施の形態１と比べて接地用のビア導体２９Ａ～２９Ｄの個数が多いので、ソースインダクタンスが低減し、利得を向上させることができる。よって、実施の形態２の半導体装置１Ａは、上記実施の形態１と比べて、より高周波帯域に適した構造を有する。
実施の形態３．
　次に、本発明に係る実施の形態３について説明する。図７は、本発明に係る実施の形態３であるマルチフィンガー構造の半導体装置１Ｂのレイアウトを示す平面図である。
　図７に示されるように半導体装置１Ｂは、ドレイン電極４１～４５を含む導体パターン４０と、接地用の接続導体５０Ａ，５０Ｂ，５０Ｃ，５０Ｄと、ソース電極５１～５４と、ソース電極５１，５２を接続導体５０Ａ，５０Ｃと電気的に接続する配線層であるエアブリッジ５５，５６，５５Ｂ，５６Ｂと、ソース電極５３，５４を接続導体５０Ｂ，５０Ｄと電気的に接続する配線層であるエアブリッジ５７，５８，５７Ｂ，５８Ｂと、ゲートフィンガー６１～６８を含む導体パターン６０とを備えて構成されている。
　これら導体パターン４０，６０、ソース電極５１～５４、接続導体５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ及びエアブリッジ５５，５６，５５Ｂ，５６Ｂ，５７，５８，５７Ｂ，５８Ｂは、実施の形態１と同様に図２に示した積層体５の上に形成される。
　導体パターン６０は、高周波信号を伝達する入力回路３と電気的に接続されるべき信号入力用の接続端部６９と、この接続端部６９から分岐して、Ｙ軸正方向に対して時計回りに９０°未満の角度で傾斜する斜め方向に延在する傾斜配線部６０ａと、接続端部６９から分岐して、Ｙ軸正方向に対して反時計回りに９０°未満の角度で傾斜する斜め方向に延在する傾斜配線部６０ｂと、これら傾斜配線部６０ａ，６０ｂからＹ軸正方向に延在する一群のゲートフィンガー６１～６８とを有している。なお、本実施の形態では、ゲートフィンガー６１～６８の総数は８個であるが、この個数に限定されるものではない。
　ゲートフィンガー６１～６８の各々は、Ｙ軸方向（予め定められた延在方向）に延在する直線状のフィンガー形状を有するゲート電極である。これらゲートフィンガー６１～６８は、同一寸法を有し、且つＸ軸方向において一定間隔（ピッチ）で配列されている。導体パターン６０は、ＮｉやＡｕなどの金属材料を用いて、たとえば蒸着法及びドライエッチングによって形成可能である。ここで、配線部６０ａ，６０ｂ、ゲートフィンガー６１～６８及び接続端部６９は、同一の成膜工程で同時に成膜されてもよいし、あるいは、互いに異なる成膜工程で個別に成膜されてもよい。少なくともゲートフィンガー６１～６８は、図２のバリア層７とショットキー接合するように成膜される。
　一方、図７に示される導体パターン４０は、高周波信号を伝達する出力回路２と電気的に接続されるべき信号出力用の接続端部４９と、この接続端部４９と配線部を介して電気的に接続されているドレイン電極４１，４２，４３，４４，４５とを有している。また、これらドレイン電極４１，４２，４３，４４，４５とそれぞれ対応する位置にソース電極５１，５２，５３，５４，５５が設けられている。図７に示されるように、ドレイン電極４１～４５及びソース電極５１～５５は、ソース電極とドレイン電極とが所定の配列方向に沿って交互に配列された電極パターンを構成するように配置されている。交互に配列されたソース電極とドレイン電極との間の各領域に８個のゲートフィンガー６１～６８の各々が配置されている。よって、本実施の形態では、８個の単位トランジスタ構造が形成されている。
　導体パターン４０、ソース電極５１～５４及び接続導体５０Ａ，５０Ｂ，５０Ｃ，５０Ｄは、ＴｉやＡｌなどの金属材料を用いて、たとえば蒸着法及びドライエッチングによって形成可能である。ここで、導体パターン４０、ソース電極５１～５４及び接続導体５０Ａ，５０Ｂ，５０Ｃ，５０Ｄは、同一の成膜工程で同時に成膜されてもよいし、あるいは、互いに異なる成膜工程で個別に成膜されてもよい。少なくともソース電極５１～５４及びドレイン電極４１～４５は、図２のバリア層７とオーミック接合するように成膜される。
　また、図７に示されるように、ソース電極５１のＹ軸負方向側の端部は、導電材料からなるエアブリッジ５５により接続導体５０Ａと電気的に接続されている。また、ソース電極５２のＹ軸負方向側の端部も、導電材料からなるエアブリッジ５５Ｂにより接続導体５０Ａと電気的に接続されている。ここで、エアブリッジ５５，５５Ｂは、導体パターン６０の配線部６０ａと接触しないように当該配線部６０ａを跨ぐように形成されている。更に、接続導体５０Ａは、図２の積層体５及び下地基板４を下地基板４の厚み方向（Ｚ軸方向）に貫通する接地用のビア導体５９Ａと電気的に接続されている。
　また、ソース電極５１，５２のＹ軸正方向側の端部は、導電材料からなるエアブリッジ５６，５６Ｂにより接続導体５０Ｃと電気的に接続されている。ここで、エアブリッジ５６，５６Ｂは、導体パターン４０の配線部と接触しないように当該配線部を跨ぐように形成されている。更に、接続導体５０Ｃは、図２の積層体５及び下地基板４を下地基板４の厚み方向に貫通する接地用のビア導体５９Ｃと電気的に接続されている。
　一方、ソース電極５４のＹ軸負方向側の端部は、導電材料からなるエアブリッジ５８により接続導体５０Ｂと電気的に接続されている。また、ソース電極５３のＹ軸負方向側の端部も、導電材料からなるエアブリッジ５８Ｂにより接続導体５０Ａと電気的に接続されている。ここで、エアブリッジ５８，５８Ｂは、導体パターン６０の配線部６０ｂと接触しないように当該配線部６０ｂを跨ぐように形成されている。更に、接続導体５０Ｂは、図２の積層体５及び下地基板４を下地基板４の厚み方向に貫通する接地用のビア導体５９Ｂと電気的に接続されている。
　また、ソース電極５３，５４のＹ軸正方向側の端部は、導電材料からなるエアブリッジ５７，５７Ｂにより接続導体５０Ｄと電気的に接続されている。ここで、エアブリッジ５７，５７Ｂは、導体パターン４０の配線部と接触しないように当該配線部を跨ぐように形成されている。更に、接続導体５０Ｄは、図２の積層体５及び下地基板４を下地基板４の厚み方向に貫通する接地用のビア導体５９Ｄと電気的に接続されている。
　次に、本実施の形態のゲートフィンガー６１～６８の配置について説明する。図７に示されるように、一方の傾斜配線部６０ａからは、ゲートフィンガー６１～６４がＹ軸正方向に延在している。これらゲートフィンガー６１～６４は、Ｙ軸正方向に対して時計回りに９０°未満の角度で傾斜する斜め方向（第１の配列方向）に沿って一定間隔で配列されている。また、ゲートフィンガー６１～６４は、Ｙ軸方向に互いにずれた位置にそれぞれ配置されている。他方の傾斜配線部６０ｂからは、ゲートフィンガー６５～６８がＹ軸正方向に延在している。これらゲートフィンガー６５～６８は、Ｙ軸正方向に対して反時計回りに９０°未満の角度で傾斜する斜め方向（第２の配列方向）に沿って一定間隔で配列されている。また、ゲートフィンガー６５～６８は、Ｙ軸方向に互いにずれた位置にそれぞれ配置されている。したがって、ゲートフィンガー６１～６８は、全体として、Ｖ字状に配置されている。なお、ドレイン電極４１～４５及びソース電極５１～５４は、このようなゲートフィンガー６１～６８の配置に合わせてほぼ平行四辺形の形状を有する。
　このようにしてゲートフィンガー６１～６８が配置されると、一方の傾斜配線部６０ａから延在するゲートフィンガー６１～６４の相互間（特に、ソース電極またはドレイン電極を介して隣り合うゲートフィンガー間）のＸ軸方向から視たときの重複範囲をほぼ無くすことができる。同様に、他方の傾斜配線部６０ｂから延在するゲートフィンガー６５～６８の相互間（特に、ソース電極またはドレイン電極を介して隣り合うゲートフィンガー間）のＸ軸方向から視たときの重複範囲もほぼ無くすことができる。これにより、ゲートフィンガー６１～６８で発生する熱の分布の空間的な重なりを低減させることができる。したがって、従来のマルチフィンガー構造と比べると、本実施の形態のマルチフィンガー構造は、熱抵抗の増大を抑制することができる。
　以上に説明したように実施の形態３の半導体装置１Ｂは、従来のマルチフィンガー構造と比べると、ゲートフィンガー６１～６８のＸ軸方向における間隔を拡げずに放熱性の向上を図ることができる。したがって、半導体装置１Ｂの小型化が容易である。また、ドレイン電極４１～４５のＸ軸方向におけるサイズも拡大せずに済むことから、ドレイン電極１１～１５に起因する寄生容量を増大させずに放熱性の向上を実現することができるという利点がある。
　また、本実施の形態３の半導体装置１Ｂも、ＩＭ－ＦＥＴとして、あるいはＭＭＩＣの一部として電力増幅器に使用することができる。特に、ＭＭＩＣの一部として半導体装置１Ｂが使用される場合は、図７に示されるように傾斜配線部６０ａ，６０ｂ間の領域（Ｖ字形状の谷間の領域）に出力回路２を配置することができることから、電力増幅器全体の小型化を容易に実現することができる。
実施の形態４．
　次に、本発明に係る実施の形態４について説明する。上記実施の形態１～３では、エアブリッジを使用して各ソース電極が接地用の接続導体と接続されている。これに対し、以下に説明される実施の形態４，５では、各ソース電極の裏面に接地用のビア導体（ＩＳＶ：Ｉｓｌａｎｄ　Ｓｏｕｒｃｅ　Ｖｉａ）が接続される。このため、実施の形態４，５では、接地用の接続導体が不要となる。
　図８は、本発明に係る実施の形態４であるマルチフィンガー構造の半導体装置１Ｃのレイアウトを示す平面図である。図９は、図８に示した半導体装置１Ｃの一部を構成する単位トランジスタ構造の概略断面図である。図９には、Ｘ軸及びＺ軸を含むＸ－Ｚ平面に平行な断面が示されている。
　図８に示されるように半導体装置１Ｃは、ドレイン電極７１～７５を含む導体パターン７０と、ソース電極９１，９２，９３，９４と、これらソース電極９１，９２，９３，９４の裏面にそれぞれ設けられたビア導体９１Ｒ，９２Ｒ，９３Ｒ，９４Ｒと、ゲートフィンガー８１～８８を含む導体パターン８０とを備えて構成されている。これら導体パターン７０，８０及びソース電極９１～９４は、図９に示される積層体５の上に形成される。
　導体パターン８０は、高周波信号を伝達する入力回路３と電気的に接続されるべき信号入力用の接続端部８９と、この接続端部８９から分岐してＸ軸正方向に延在する配線部８０ａと、接続端部８９から分岐してＸ軸負方向に延在する配線部８０ｂと、これら配線部８０ａ，８０ｂからＹ軸正方向に延在する一群のゲートフィンガー８１～８８とを有している。なお、本実施の形態では、ゲートフィンガー８１～８８の総数は８個であるが、この個数に限定されるものではない。
　ゲートフィンガー８１～８８の各々は、Ｙ軸正方向（予め定められた延在方向）に延在する直線状のフィンガー形状を有するゲート電極である。これらゲートフィンガー８１～８８は、同一寸法を有し、且つＸ軸方向において一定間隔（ピッチ）で配列されている。導体パターン８０は、ＮｉやＡｕなどの金属材料を用いて、たとえば蒸着法及びドライエッチングによって形成可能である。ここで、配線部８０ａ，８０ｂ、ゲートフィンガー８１～８８及び接続端部８９は、同一の成膜工程で同時に成膜されてもよいし、あるいは、互いに異なる成膜工程で個別に成膜されてもよい。少なくともゲートフィンガー８１～８８は、図９のバリア層７とショットキー接合するように成膜される。
　一方、図８に示される導体パターン７０は、高周波信号を伝達する出力回路２と電気的に接続されるべき信号出力用の接続端部７９と、この接続端部７９からＸ軸正方向に延在する配線部７０ａと、この接続端部７９からＸ軸負方向に延在する配線部７０ｂと、これら配線部７０ａ，７０ｂからＹ軸負方向に延在するドレイン電極７１，７２，７３，７４，７５とを有している。また、これらドレイン電極７１，７２，７３，７４，７５とそれぞれ対応する位置にソース電極９１，９２，９３，９４，９５が設けられている。図８に示されるようにドレイン電極７１～７５及びソース電極９１～９５は、ソース電極とドレイン電極とがＸ軸方向に沿って交互に配列された電極パターンを構成するように配置されている。交互に配列されたソース電極とドレイン電極との間の各領域に８個のゲートフィンガー８１～８８の各々が配置されている。よって、本実施の形態では、８個の単位トランジスタ構造が形成されている。
　導体パターン７０及びソース電極９１～９４は、ＴｉやＡｌなどの金属材料を用いて、たとえば蒸着法及びドライエッチングによって形成可能である。ここで、導体パターン７０及びソース電極９１～９４は、同一の成膜工程で同時に成膜されてもよいし、あるいは、互いに異なる成膜工程で個別に成膜されてもよい。少なくともソース電極９１～９４及びドレイン電極７１～７５は、図９のバリア層７とオーミック接合するように成膜される。また、ソース電極９１，９２，９３，９４は、図９の積層体５及び下地基板４を下地基板４の厚み方向（Ｚ軸方向）に貫通する接地用のビア導体９１Ｒ，９２Ｒ，９３Ｒ，９４Ｒとそれぞれ電気的に接続されている。ビア導体９１Ｒ，９２Ｒ，９３Ｒ，９４Ｒは、図９に示される接地用の裏面配線層９０と接続されて接地されている。ビア導体９１Ｒ～９４Ｒは、たとえば、ドライエッチングにより下地基板４の裏面から積層体５の上面まで貫通するビアホールを形成し、次に、これらビアホールに導電材料を埋め込むことにより、形成可能である。
　図８に示されるように、ゲートフィンガー８１～８８は、実施の形態１のゲートフィンガー３１～３８と同様に配置されている。すなわち、ゲートフィンガー８１～８８は、上方の位置に配置されたゲートフィンガー８１，８３，８６，８８と、下方の位置に配置されたゲートフィンガー８２，８４，８５，８７とに２分される。上方に配置されたゲートフィンガー８１，８３，８６，８８は、Ｘ軸方向において一列に配列されており、下方に配置された他のゲートフィンガー８２，８４，８５，８７もＸ軸方向において一列に配列されている。ここで、上方に配置されたゲートフィンガー８１，８３，８６，８８と、下方に配置されたゲートフィンガー８２，８４，８５，８７とは、Ｙ軸方向（すなわちゲートフィンガー８１～８８の延在方向）において互いにずれた位置に配置されている。また、本実施の形態のゲートフィンガー８１～８８は、Ｙ軸方向において上下互い違いの位置に配置されている。言い換えれば、ゲートフィンガー８１～８８は、ソース電極またはドレイン電極を介して隣り合うゲートフィンガーの位置がＹ軸方向に互いにずれるように配置されている。
　ドレイン電極７１～７５及びソース電極９１～９４は、このようなゲートフィンガー８１～８８の配置に合わせてほぼ平行四辺形の形状を有する。また、配線部８０ａ，８０ｂの内側エッジは、ゲートフィンガー８１～８８の配置に合わせて折り曲がった波形の形状を有している。
　このようにしてゲートフィンガー８１～８８が配置されると、上方に配置されたゲートフィンガー８１，８３，８６，８８と下方に配置されたゲートフィンガー８２，８４，８５，８７との間のＸ軸方向から視たときの重複範囲の長さが小さくなる。これにより、ゲートフィンガー８１～８８で発生する熱の分布の空間的な重なりを低減させることができる。よって、従来のマルチフィンガー構造と比べると、本実施の形態のマルチフィンガー構造は、熱抵抗の増大を抑制することができる。したがって、実施の形態１の場合と同様に、半導体装置１の小型化を容易に実現することができる。また、ドレイン電極７１～７５に起因する寄生容量を増大させずに放熱性の向上を実現することができる。
　更に、本実施の形態では、ソース電極９１～９４の裏面に接地用のビア導体９１Ｒ～９４Ｒが設けられているので、上記実施の形態１～３の接続導体２０Ａ～２０Ｄ，５０Ａ～５０Ｄを使用せずにソース電極９１～９４を接地することができる。よって、実施の形態１～３と比べるとデバイスサイズの更なる小型化を実現することができる。また、エアブリッジを用いないためにソースインダクタンスの低減も可能である。更に、図８に示されるように、配線部７０ａ，７０ｂ，８０ａ，８０ｂの面積を、上記実施の形態１～３のそれらと比べると大きくすることができるので、ソース電極間及びドレイン電極間における高周波信号の位相差を低減することができる。したがって、利得を向上させるこことができ、より高周波帯域に適した構造を実現することができる。
　なお、本実施の形態４の半導体装置１Ｃも、ＩＭ－ＦＥＴとして、あるいはＭＭＩＣの一部として電力増幅器に使用することができる。
実施の形態５．
　次に、上記実施の形態４の変形例である実施の形態５について説明する。図１０は、本発明に係る実施の形態５である半導体装置１Ｄのレイアウトを示す平面図である。本実施の形態の半導体装置１Ｄの構成は、上記導体パターン７０，８０に代えて図１０の導体パターン７０Ａ，８０Ａを有する点を除いて、実施の形態４の半導体装置１Ｃの構成と同じである。
　上記実施の形態４では、図８に示されるように導体パターン７０配線部７０ａ，７０ｂの外側エッジ７０ｅ，７０ｆはＸ軸方向に対して傾斜していない。同様に、導体パターン８０の配線部８０ａ，８０ｂの外側エッジ８０ｅ，８０ｆもＸ軸方向に対して傾斜しない。これに対し、本実施の形態の導体パターン７０Ａの配線部７０Ａａ，７０Ａｂは、Ｘ軸方向に対して傾斜する傾斜形状を有している。同様に、導体パターン８０Ａの配線部８０Ａａ，８０Ａｂも、Ｘ軸方向に対して傾斜する傾斜形状を有している。本実施の形態の導体パターン７０Ａ，８０Ａの構成は、外側エッジ７０Ａｅ，７０Ａｆ，８０Ａｅ，８０Ａｆの傾斜形状を除いて、上記実施の形態４の導体パターン７０，８０の構成と同じである。
　図１０に示されるように、配線部７０Ａａ，７０Ａｂの外側エッジ７０Ａｅ，７０Ａｆの形状は、当該配線部７０Ａａ，７０ＡｂのＸ軸方向の幅が接続端部７９からソース電極７１～７５へ向かうに従って拡大するように形成されている。同様に、配線部８０Ａａ，８０Ａｂの外側エッジ８０Ａｅ，８０Ａｆの形状も、当該配線部８０Ａａ，８０ＡｂのＸ軸方向の幅が接続端部８９からソース電極７１～７５へ向かうに従って拡大するように形成されている。このように外側エッジ７０Ａｅ，７０Ａｆ，８０Ａｅ，８０Ａｆが形成されることにより、ソース電極間及びドレイン電極間における高周波信号の位相差を更に低減することが可能となる。したがって、実施の形態４と比べると利得を更に向上させるこことができ、より高周波帯域に適した構造を実現することができる。
　以上、図面を参照して本発明に係る種々の実施の形態１～５について述べたが、これら実施の形態は本発明の例示であり、これら実施の形態以外の様々な形態を採用することもできる。たとえば、上記実施の形態１～５の半導体装置１，１Ａ～１ＤのＨＥＭＴ構造は、いずれも、ＧａＮを用いた高周波デバイスであるが、これに限定されるものではない。
　なお、本発明の範囲内において、上記実施の形態１～５の自由な組み合わせ、各実施の形態の任意の構成要素の変形、または各実施の形態の任意の構成要素の省略が可能である。
　本発明に係る半導体装置は、高周波帯域で動作する電力増幅器に使用され得るので、たとえば、レーダ装置、アンテナ装置、マイクロ波通信装置あるいは高周波測定器に適用することができるものである。
　１，１Ａ～１Ｄ　半導体装置、２　出力回路、３　入力回路、４　下地基板、５　積層体、６　チャネル層、７　バリア層、８　保護膜、１０　導体パターン、１１～１５　ドレイン電極、１９　接続端部、２０Ａ～２０Ｄ　接続導体、２１～２４　ソース電極、２５～２８　エアブリッジ、２９Ａ～２９Ｄ　ビア導体、３０　導体パターン、３０ａ，３０ｂ　配線部、３１～３８　ゲートフィンガー、３９　接続端部、４０　導体パターン、４１～４５　ドレイン電極、５０Ａ～５０Ｄ　接続導体、５１～５４　ソース電極、５５～５８，５５Ｂ，５６Ｂ，５７Ｂ，５８Ｂ　エアブリッジ、５９Ａ～５９Ｄ　ビア導体、６０　導体パターン、６０ａ，６０ｂ　傾斜配線部、６１～６８　ゲートフィンガー、７０，７０Ａ　導体パターン、７０ａ，７０ｂ，７０Ａａ，７０Ａｂ　配線部、７０ｅ，７０ｆ，７０Ａｅ，７０Ａｆ　外側エッジ、７１～７５　ドレイン電極、７９　接続端部、８０，８０Ａ　導体パターン、８０ａ，８０ｂ，８０Ａａ，８０Ａｂ　配線部、８０ｅ，８０ｆ，８０Ａｅ，８０Ａｆ　外側エッジ、８１～８８　ゲートフィンガー、９０　裏面配線層、９１～９４　ソース電極、９１Ｒ～９４Ｒ　ビア導体。

Claims (12)

  1. 　互いに対向する第１及び第２の主面を有する下地基板と、
    　前記第１の主面上に形成されている半導体層と、
    　前記半導体層上で予め定められた少なくとも１つの配列方向に沿ってドレイン電極及びソース電極が交互に配列されている電極パターンと、
    　各々が前記半導体層上で前記少なくとも１つの配列方向とは異なる延在方向に延在する形状を有するとともに、各々が前記ドレイン電極と前記ソース電極との間の領域に配置されている一群のゲートフィンガーと
    を備え、
    　前記一群のゲートフィンガーは、前記延在方向に互いにずれた位置にそれぞれ配置された複数のゲートフィンガーを含むことを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置であって、
    　前記複数のゲートフィンガーは、
    　前記少なくとも１つの配列方向に沿って一列に配列されている２個以上のゲートフィンガーと、
    　前記２個以上のゲートフィンガーに対して前記延在方向にずれた位置に配置されている少なくとも１個のゲートフィンガーと
    を含むことを特徴とする半導体装置。
  3. 　請求項２記載の半導体装置であって、前記少なくとも１個のゲートフィンガーは、２個以上のゲートフィンガーからなり、前記少なくとも１つの配列方向に沿って一列に配列されていることを特徴とする半導体装置。
  4. 　請求項１記載の半導体装置であって、前記少なくとも１つの配列方向は、前記延在方向に対して傾斜する方向であることを特徴とする半導体装置。
  5. 　請求項１記載の半導体装置であって、
    　前記少なくとも１つの配列方向は、前記延在方向に対して時計回りの方向に９０°未満の角度で傾斜する第１の配列方向と、前記延在方向に対して反時計回りの方向に９０°未満の角度で傾斜する第２の配列方向とからなり、
    　前記複数のゲートフィンガーは、前記第１の配列方向及び前記第２の配列方向に沿って配列されていることを特徴とする半導体装置。
  6. 　請求項１記載の半導体装置であって、
    　前記半導体層上に形成され、前記ソース電極の前記延在方向における一端部と電気的に接続される第１の接続導体と、
    　前記半導体層及び前記下地基板を前記下地基板の厚み方向に貫通し、前記第１の接続導体と電気的に接続される第１の接地用ビア導体と、
    　前記半導体層上に形成され、前記ソース電極の前記延在方向における他端部と電気的に接続される第２の接続導体と、
    　前記半導体層及び前記下地基板を前記厚み方向に貫通し、前記第２の接続導体と電気的に接続される第２の接地用ビア導体と
    を更に備えることを特徴とする半導体装置。
  7. 　請求項６記載の半導体装置であって、
    　前記ソース電極の当該一端部を前記第１の接続導体と電気的に接続する第１のエアブリッジと、
    　前記ソース電極の当該他端部を前記第２の接続導体と電気的に接続する第２のエアブリッジと
    を更に備えることを特徴とする半導体装置。
  8. 　請求項１記載の半導体装置であって、
    　前記下地基板の当該第２の主面上に形成されている裏面配線層と、
    　前記下地基板及び前記半導体層を前記下地基板の厚み方向に貫通して前記ソース電極を前記裏面配線層と電気的に接続する接地用ビア導体と
    を更に備えることを特徴とする半導体装置。
  9. 　請求項８記載の半導体装置であって、
    　信号入力用の第１の接続端部と、
    　信号出力用の第２の接続端部と、
    　前記第１の接続端部と前記ソース電極との間を電気的に接続する第１の配線部と、
    　前記第２の接続端部と前記ドレイン電極との間を電気的に接続する第２の配線部と
    を備え、
    　前記第１の配線部の外側エッジは、当該第１の配線部の前記少なくとも１つの配列方向における幅を前記第１の接続端部から前記ソース電極へ向かうに従って拡大させる傾斜形状を有し、
    　前記第２の配線部の外側エッジは、当該第２の配線部の前記少なくとも１つの配列方向における幅を前記第２の接続端部から前記ドレイン電極へ向かうに従って拡大させる傾斜形状を有する、
    ことを特徴とする半導体装置。
  10. 　請求項１記載の半導体装置であって、前記複数のゲートフィンガーは、前記少なくとも１つの配列方向において一定間隔で配列されていることを特徴とする半導体装置。
  11. 　請求項１記載の半導体装置であって、前記半導体層は、各々がＩＩＩ族窒化物半導体からなる複数の化合物半導体層が積層された積層体であることを特徴とする半導体装置。
  12. 　請求項１１記載の半導体装置であって、前記複数の化合物半導体層は、２次元電子ガスが形成されるチャネル層と、前記チャネル層上で当該チャネル層とヘテロ接合するバリア層とを含むことを特徴とする半導体装置。
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