WO2018198486A1 - 固体撮像素子および電子機器 - Google Patents

固体撮像素子および電子機器 Download PDF

Info

Publication number
WO2018198486A1
WO2018198486A1 PCT/JP2018/004875 JP2018004875W WO2018198486A1 WO 2018198486 A1 WO2018198486 A1 WO 2018198486A1 JP 2018004875 W JP2018004875 W JP 2018004875W WO 2018198486 A1 WO2018198486 A1 WO 2018198486A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor substrate
vertical gate
solid
depth direction
state imaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2018/004875
Other languages
English (en)
French (fr)
Inventor
遥之 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR1020237042578A priority Critical patent/KR102749084B1/ko
Priority to EP18792040.0A priority patent/EP3618116B1/en
Priority to CN202410869140.6A priority patent/CN118919543A/zh
Priority to CN201880025934.7A priority patent/CN110546764B/zh
Priority to KR1020247041167A priority patent/KR20250007015A/ko
Priority to EP24184841.5A priority patent/EP4418324A3/en
Priority to EP21199436.3A priority patent/EP3951879B1/en
Priority to CN202410869048.XA priority patent/CN118919542A/zh
Priority to KR1020237009585A priority patent/KR102625901B1/ko
Priority to US16/607,028 priority patent/US11587963B2/en
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to KR1020197029910A priority patent/KR102514138B1/ko
Publication of WO2018198486A1 publication Critical patent/WO2018198486A1/ja
Anticipated expiration legal-status Critical
Priority to US18/094,269 priority patent/US12376398B2/en
Priority to US19/261,580 priority patent/US20250338649A1/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80373—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the gate of the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes

Definitions

  • This technology relates to a solid-state imaging device and an electronic device.
  • the present invention relates to a solid-state imaging device in which a transfer gate has a vertical gate electrode and an electronic apparatus including the solid-state imaging device.
  • CMOS image sensor in order to increase the amount of charge that can be stored in a photodiode that performs photoelectric conversion in a pixel portion, a potential that can store charge in a deep region has been formed. is there.
  • a vertical gate electrode inserted in silicon instead of a normal transfer gate, modulation is performed up to a deep region and reading is performed with an electric field applied.
  • a structure employing a plurality of vertical gate electrodes has also been proposed (see, for example, Patent Documents 1 to 3).
  • JP 2010-114273 A Japanese Patent Laid-Open No. 2016-136584 Japanese Patent Laying-Open No. 2015-053411
  • the present technology has been developed in view of such a situation, and aims to improve charge transfer efficiency in a transfer gate having a vertical gate electrode.
  • a first side surface of the present technology is a photoelectric conversion unit that is formed in the depth direction of the semiconductor substrate and generates charges according to the amount of received light.
  • a charge storage unit for storing the charge generated by the photoelectric conversion unit; and a transfer gate for transferring the charge of the photoelectric conversion unit to the charge storage unit, wherein the transfer gate is predetermined from the interface of the semiconductor substrate.
  • a solid-state imaging device including a plurality of vertical gate electrodes embedded in the depth direction of the semiconductor substrate and having at least a portion of a different diameter in the depth direction of the semiconductor substrate, and an electronic device including the solid-state imaging device. As a result, an electric field is applied to the vicinity of the vertical gate electrode, and the charge of the photodiode is efficiently transferred to the floating diffusion.
  • the plurality of vertical gate electrodes may have a shape whose diameter is narrowed in the depth direction of the semiconductor substrate.
  • the plurality of vertical gate electrodes may have a shape with a taper ratio of 0.02 or more and a small diameter in the depth direction of the semiconductor substrate.
  • the plurality of vertical gate electrodes may have a shape in which the diameter is equal to a certain depth of the semiconductor substrate and the diameter is reduced in the depth direction from the certain depth.
  • the plurality of vertical gate electrodes may have a shape in which a diameter is reduced in a depth direction to a certain depth of the semiconductor substrate, and a diameter is equal from the certain depth.
  • the plurality of vertical gate electrodes may have a shape in which a central portion in the depth direction of the semiconductor substrate swells and a shallow portion and a deep portion are narrow.
  • the plurality of vertical gate electrodes may have a shape in which the diameter is reduced stepwise in the depth direction of the semiconductor substrate.
  • the plurality of vertical gate electrodes may have shapes having different lengths in the depth direction of the semiconductor substrate.
  • the plurality of vertical gate electrodes may have a polygonal cross section.
  • the gate electrode of the transfer gate may be electrically separated for each of the plurality of vertical gate electrodes.
  • the plurality of vertical gate electrodes are partially connected and have a U-shaped cross section, and the cross-sectional area decreases in the depth direction of the semiconductor substrate. There may be.
  • the plurality of vertical gate electrodes may have a donut cylindrical shape and a cross-sectional area that decreases in the depth direction of the semiconductor substrate.
  • the present technology it is possible to obtain an excellent effect that the charge transfer efficiency can be improved in the transfer gate having the vertical gate electrode.
  • the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
  • Embodiment 2 modes for carrying out the present technology (hereinafter referred to as embodiments) will be described. The description will be made in the following order. 1. Embodiment 2. FIG. Modified example
  • FIG. 1 is a diagram illustrating a configuration example of an electronic apparatus that is an example of a semiconductor device having an image sensor according to an embodiment of the present technology.
  • the electronic device includes an image sensor 10 and a peripheral circuit unit.
  • the peripheral circuit unit includes a vertical drive circuit 20, a horizontal drive circuit 30, a control circuit 40, a column signal processing circuit 50, and an output circuit 60.
  • the image sensor 10 is a pixel array in which a plurality of pixels 11 including a photoelectric conversion unit are arranged in a two-dimensional array.
  • the pixel 11 includes, for example, a photodiode serving as a photoelectric conversion unit and a plurality of pixel transistors.
  • the plurality of pixel transistors can be configured by three transistors, for example, a transfer transistor, a reset transistor, and an amplification transistor.
  • the vertical drive circuit 20 drives the pixels 11 in units of rows.
  • the vertical drive circuit 20 is configured by a shift register, for example.
  • the vertical drive circuit 20 selects a pixel drive wiring and supplies a pulse for driving the pixel 11 to the selected pixel drive wiring. Thereby, the vertical drive circuit 20 sequentially selects and scans each pixel 11 of the image sensor 10 in the vertical direction in units of rows, and a pixel signal based on the signal charge generated according to the amount of received light in the photoelectric conversion unit of each pixel 11. Is supplied to the column signal processing circuit 50.
  • the horizontal drive circuit 30 drives the column signal processing circuit 50 in units of columns.
  • the horizontal drive circuit 30 is configured by a shift register, for example.
  • the horizontal drive circuit 30 sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 50 in order, and outputs a pixel signal from each of the column signal processing circuits 50 to the horizontal signal line 59.
  • the control circuit 40 controls the entire solid-state imaging device.
  • the control circuit 40 receives an input clock and data for instructing an operation mode, and outputs data such as internal information of the solid-state imaging device.
  • the control circuit 40 generates a clock signal and a control signal that serve as a reference for operations of the vertical drive circuit 20, the column signal processing circuit 50, the horizontal drive circuit 30, and the like based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. Generate. These signals are input to the vertical drive circuit 20, the column signal processing circuit 50, the horizontal drive circuit 30, and the like.
  • the column signal processing circuit 50 is arranged for each column of the pixels 11 and performs signal processing such as noise removal for each pixel column on the signal output from the pixels 11 for one row. That is, the column signal processing circuit 50 performs signal processing such as CDS, signal amplification, and AD conversion for removing fixed pattern noise unique to the pixel 11.
  • a horizontal selection switch (not shown) is connected between the output stage of the column signal processing circuit 50 and the horizontal signal line 59.
  • FIG. 2 is a diagram illustrating an example of a cross section of the image sensor 10 according to the embodiment of the present technology. In the figure, the depth direction of the semiconductor substrate 12 is shown downward (Z coordinate). The semiconductor substrate 12 is assumed to be composed of a p-type silicon substrate.
  • the photodiode (PD) 200 includes an n-type impurity region (n region) 204 and an n-type high-concentration impurity region (n + ) formed in order from the back surface side to the front surface side of the semiconductor substrate 12 inside the semiconductor substrate 12. Region) 203 and a p-type high concentration impurity region (p + region) 202.
  • the photodiode 200 is mainly composed of a pn junction that is a junction surface between the p + region 202 and the n + region 203.
  • a p-type low impurity concentration region (p ⁇ region) 205 having an impurity concentration lower than that of the p + region 202 is formed between the n + region 203 constituting the photodiode 200 and the gate insulating film 102.
  • the photodiode 200 is a photoelectric conversion unit that is formed in the depth direction of the semiconductor substrate 12 and generates a charge corresponding to the amount of received light.
  • the floating diffusion (FD) 300 is formed in a region on the surface side of the semiconductor substrate 12 over the outside of the photodiode 200 by an n-type high concentration impurity region (n + region).
  • the floating diffusion 300 is a charge storage unit that stores charges generated by the photodiode 200.
  • the transfer gate (TG) 100 is disposed between the photodiode 200 and the floating diffusion 300, and is a gate of the transfer transistor 101 that transfers the charge of the photodiode 200 to the floating diffusion 300.
  • the transfer gate 100 is formed in the semiconductor substrate 12 via the gate insulating film 102.
  • FIG. 3 is a diagram illustrating an example of a cross section viewed from another angle of the image sensor 10 according to the embodiment of the present technology.
  • a in the figure is a cross-sectional view of the semiconductor substrate 12 as viewed from the back side.
  • FIG. 4B is a cross-sectional view of the floating diffusion 300 viewed from the vertical gate 100.
  • FIG. 4 is a diagram illustrating an example of an appearance of the transfer gate 100 according to the embodiment of the present technology.
  • the transfer gate 100 includes a transfer gate electrode 110 that is a planar electrode, and two vertical gate electrodes 120 formed in the depth direction.
  • the charge 90 of the photodiode 200 is transferred to the floating diffusion 300 through the space between the two vertical gate electrodes 120.
  • the vertical gate electrode 120 in the embodiment is changed so that the diameter thereof becomes narrower in the depth direction of the semiconductor substrate 12. Due to the shape of this diameter, the potential between the two vertical gate electrodes 120 is less modulated in the deeper region and larger in the shallower region. This potential distribution generates an electric field in the depth direction of the vertical gate electrode 120 to enable good charge transfer. That is, charges can be efficiently transferred within a range in which the modulation force between the two vertical gate electrodes 120 overlaps and has an influence.
  • FIG. 5 is a diagram illustrating an example of a cross-sectional view of the transfer gate 100 according to the embodiment of the present technology.
  • the degree of modulation can be controlled by the distance and shape between the two vertical gate electrodes 120. That is, in the potential design in the vicinity of the vertical gate electrode 120, the distance and the shape between the vertical gate electrodes 120 can be used as parameters for adjusting the method of assigning the electric field distribution.
  • FIG. 6 is a diagram for comparing the shapes of the transfer gate 100 and the conventional transfer gate in the embodiment of the present technology. In each figure, a downward arrow indicates a depth direction in the semiconductor substrate.
  • a vertical gate electrode has been used to suck charges from a deep region of a photodiode to a shallow region.
  • the conventional vertical gate electrode has a vertical shape as shown in FIG.
  • the modulation range is wider than in the single structure, so that charges can be sucked out from a deeper and wider range of photodiodes. There is no change in terms of difficulty.
  • FIG. 7 is a diagram for comparing the potential distribution of the transfer gate 100 according to the embodiment of the present technology and the conventional transfer gate.
  • the right direction indicates the depth direction in the semiconductor substrate, and the downward direction indicates the potential.
  • the potential of a conventional vertical vertical gate electrode is indicated by a dotted line, and the potential of a tapered vertical gate electrode 120 in this embodiment is indicated by a solid line.
  • the one-dimensional potential in the depth direction at the midpoint between the two vertical gate electrodes is plotted.
  • FIG. 8 is a diagram illustrating an example of dimensions of the transfer gate 100 according to the embodiment of the present technology.
  • the length of each vertical gate electrode 120 is VGL, and the shape thereof is tapered along the depth direction.
  • the thickness of the vertical gate electrode 120 is VGR1 at the thickest portion and VGR2 at the thinnest portion.
  • the depth direction taper ratio is 0.02 or more.
  • tape ratio means that the diameter of the vertical gate electrode is reduced by 2 nm when proceeding in the depth direction of 100 nm.
  • the electric field enhancement increases as the applied voltage to the transfer gate 100 decreases.
  • an electric field can be applied to the vicinity of the vertical gate electrode, and the charge of the photodiode can be efficiently transferred to the floating diffusion.
  • FIG. 9 is a diagram illustrating a structure example of a first modification of the vertical gate electrode according to the embodiment of the present technology.
  • the vertical gate electrode 121 has a shape having the same diameter up to a certain depth of the semiconductor substrate, and the diameter becomes smaller in the depth direction from the certain depth. That is, the upper part has a normal columnar shape, and the lower part has a tapered shape.
  • the taper portion generates a vertical electric field due to the structure, and the column portion generates an electric field due to multistage implantation. This makes it possible to take out charges from the deep part.
  • FIG. 10 is a diagram illustrating a structure example of a second modification of the vertical gate electrode according to the embodiment of the present technology.
  • the vertical gate electrode 122 has a shape in which the diameter is reduced in the depth direction to a certain depth of the semiconductor substrate, and the diameter is the same from the certain depth. That is, the shallow portion has a taper and the deep portion has a vertical shape.
  • the tip of the vertical gate electrode is tapered, the modulation range may be reduced, and charge may not be read from the photodiode.
  • this modification by making the tip of the vertical gate electrode vertical, an electric field in the depth direction can be generated in the shallow portion while maintaining the modulation force.
  • FIG. 11 is a diagram illustrating a structure example of a third modification of the vertical gate electrode according to the embodiment of the present technology.
  • the vertical gate electrode 123 has a shape in which the central portion is swollen. That is, the center swells and the shallow and deep portions are narrowed.
  • the modulation is strong in the swollen region at the center of the vertical gate electrode. Therefore, the charge transfer path does not reach the vicinity of the surface of the vertical gate electrode and stops at the center, so that the transfer can be performed without being affected by defects near the interface.
  • FIG. 12 is a diagram illustrating a structure example of a fourth modification example of the vertical gate electrode according to the embodiment of the present technology.
  • the vertical gate electrode 124 has a shape whose diameter is reduced stepwise. That is, it is a structure of a vertical gate electrode whose diameter is changed stepwise. This structure can be realized by digging holes with different diameters in several times.
  • FIG. 13 is a diagram illustrating a structure example of the fifth modification example of the vertical gate electrode according to the embodiment of the present technology.
  • the two vertical gate electrodes 125 and 126 have different lengths in the depth direction of the semiconductor substrate.
  • the structure is such that a vertical electric field can be applied after adjusting the charge transfer path by changing one length.
  • FIG. 14 is a diagram illustrating a structure example of a sixth modification of the vertical gate electrode according to the embodiment of the present technology.
  • the cross section of the diameter is circular, but in the sixth modification, the vertical gate electrode 127 has a square cross section of the diameter. That is, it has a columnar shape with different diameters in the depth direction.
  • the cross section of the diameter is a square shape is shown, but the cross section of the diameter may be a polygonal shape.
  • FIG. 15 is a diagram illustrating a structure example of a seventh modification example of the vertical gate electrode according to the embodiment of the present technology.
  • a transfer gate electrode 111 is provided separately for each vertical gate electrode 120. That is, the transfer gate electrode 111 has an independent structure for each of the plurality of vertical gate electrodes 120.
  • the transfer gate electrode 111 is electrically separated for each of the plurality of vertical gate electrodes 120, different voltages can be applied to each vertical gate electrode 120. As a result, the transfer path can be changed or adjusted according to the timing of voltage application.
  • FIG. 16 is a diagram illustrating a structure example of an eighth modification example of the vertical gate electrode according to the embodiment of the present technology.
  • the example in which the two vertical gate electrodes 120 are provided has been described.
  • three vertical gate electrodes 120 are provided. That is, the number of vertical gate electrodes 120 is not limited, and three or more vertical gate electrodes 120 may be provided as necessary.
  • the potential at the center is further deepened, and an electric field can be further generated in the depth direction.
  • FIG. 17 is a diagram illustrating a structure example of a ninth modification example of the vertical gate electrode according to the embodiment of the present technology.
  • the ninth modified example a part of the vertical gate electrode 128 is connected and the cross section is the same.
  • This is a letter-shaped shape and has a cross-sectional area that decreases in the depth direction of the semiconductor substrate. That is, it is an electrode structure in which the U-shaped thickness increases from the lower part to the upper part, and the silicon part in between decreases. Even in this case, an electric field is generated in the depth direction based on the same principle as in the above-described embodiment, so that charge transfer is possible.
  • FIG. 18 is a diagram illustrating a structure example of a tenth modification of the vertical gate electrode according to the embodiment of the present technology.
  • the vertical gate electrode 129 has a donut cylindrical shape and a cross-sectional area that decreases in the depth direction of the semiconductor substrate.
  • the modulation is weak because the distance between the electrodes is long, and in the upper part, the modulation is strong because the distance between the electrodes is short. Thereby, an electric field can be generated in the vertical direction.
  • etching is performed so as to change the diameter from the lower part to the upper part.
  • the vertical gate electrode structure tapered in the depth direction by using the vertical gate electrode structure tapered in the depth direction, a transfer electric field can be generated in the depth direction. Can be read out. As a result, even in a structure in which the vertical gate electrode is lengthened, it is easy to read out charges, and a saturated charge amount can be added in the deep part of the photodiode. Further, by adjusting the parameters related to the taper shape, the modulation amount and electric field in the vicinity of the vertical gate electrode can be controlled. Therefore, it is possible to adjust the potential at the time of transfer according to the shape of the vertical gate electrode without modifying the potential design by implantation.
  • this technique can also take the following structures.
  • a photoelectric conversion unit that is formed in the depth direction of the semiconductor substrate and generates a charge corresponding to the amount of received light;
  • a charge accumulating unit for accumulating charges generated by the photoelectric conversion unit;
  • a transfer gate for transferring the charge of the photoelectric conversion unit to the charge storage unit,
  • the transfer gate is a solid-state imaging device including a plurality of vertical gate electrodes that are embedded to a predetermined depth from the interface of the semiconductor substrate and have at least some of the diameters different in the depth direction of the semiconductor substrate.
  • a photoelectric conversion unit that is formed in the depth direction of the semiconductor substrate and generates charges according to the amount of received light; a charge storage unit that stores charges generated by the photoelectric conversion unit; and an interface of the semiconductor substrate
  • a transfer gate embedded to a predetermined depth and having a plurality of vertical gate electrodes having different diameters in the depth direction of the semiconductor substrate and transferring charges of the photoelectric conversion unit to the charge storage unit;
  • a solid-state imaging device comprising: An electronic apparatus comprising: a signal processing circuit that processes an output signal of the solid-state imaging device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

縦型ゲート電極を有する転送ゲートにおいて電荷転送効率を向上させる。　固体撮像素子は、光電変換部と、電荷蓄積部と、転送ゲートとを備える。光電変換部は、半導体基板の深さ方向に形成されて、受光量に応じた電荷を生成する。電荷蓄積部は、光電変換部により生成された電荷を蓄積する。転送ゲートは、光電変換部の電荷を電荷蓄積部に転送する。転送ゲートは、半導体基板の界面から所定の深さまで埋め込まれて、半導体基板の深さ方向に少なくとも一部の径が異なる複数の縦型ゲート電極を備える。

Description

固体撮像素子および電子機器
　本技術は、固体撮像素子および電子機器に関する。詳しくは、転送ゲートが縦型ゲート電極を有する固体撮像素子およびその固体撮像素子を備える電子機器に関する。
　従来、ＣＭＯＳ型固体撮像素子（ＣＭＯＳイメージセンサ）では、画素部の光電変換を行うフォトダイオードに蓄積できる電荷量を増加させるために、深い領域までに電荷を蓄積できるようなポテンシャルを形成することがある。このような場合、通常の転送ゲートではなく、シリコン中に差し込まれた縦型ゲート電極を用いることにより、深い領域まで変調し、電界をつけて読出しを行う。また、その変調力を増加させるために、複数の縦型ゲート電極を採用する構造も提案されている（例えば、特許文献１乃至３参照。）。
特開２０１０－１１４２７３号公報 特開２０１６－１３６５８４号公報 特開２０１５－０５３４１１号公報
　上述の従来技術では、転送ゲートに縦型ゲート電極を用いることにより、電界をつけた読出しが行われる。しかし、縦型ゲート電極自体は同電位であるため、縦型ゲート電極の長さを伸ばすと深さ方向に電界をつける（電界を生じさせる）ことが困難になる。これに対し、上述の従来技術では、半導体領域を複数の領域に分割して、基板表面になるほど不純物濃度が濃くなるようにすることも提案されているが、その場合には工程が増加してしまうという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、縦型ゲート電極を有する転送ゲートにおいて電荷転送効率を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、半導体基板の深さ方向に形成されて受光量に応じた電荷を生成する光電変換部と、上記光電変換部により生成された電荷を蓄積する電荷蓄積部と、上記光電変換部の電荷を上記電荷蓄積部に転送する転送ゲートとを具備し、上記転送ゲートは、上記半導体基板の界面から所定の深さまで埋め込まれて上記半導体基板の深さ方向に少なくとも一部の径が異なる複数の縦型ゲート電極を備える固体撮像素子およびその固体撮像素子を備える電子機器である。これにより、縦型ゲート電極の近傍に電界をかけて、フォトダイオードの電荷をフローティングディフュージョンに効率よく転送させるという作用をもたらす。
　また、この第１の側面において、上記複数の縦型ゲート電極は、上記半導体基板の深さ方向に径が細くなる形状であってもよい。この場合、上記複数の縦型ゲート電極は、上記半導体基板の深さ方向にテーパ率０．０２以上で径が細くなる形状であってもよい。
　また、この第１の側面において、上記複数の縦型ゲート電極は、上記半導体基板の一定の深さまで径が等しく、上記一定の深さから深さ方向に径が細くなる形状であってもよい。また、上記複数の縦型ゲート電極は、上記半導体基板の一定の深さまで深さ方向に径が細くなり、上記一定の深さから径が等しい形状であってもよい。
　また、この第１の側面において、上記複数の縦型ゲート電極は、上記半導体基板の深さ方向の中央部が膨らみ、浅部および深部が細い形状であってもよい。
　また、この第１の側面において、上記複数の縦型ゲート電極は、上記半導体基板の深さ方向に階段状に径が細くなる形状であってもよい。
　また、この第１の側面において、上記複数の縦型ゲート電極は、上記半導体基板の深さ方向の長さが互いに異なる形状であってもよい。
　また、この第１の側面において、上記複数の縦型ゲート電極は、径の断面が多角形状であってもよい。
　また、この第１の側面において、上記転送ゲートのゲート電極は、上記複数の縦型ゲート電極毎に電気的に分離していてもよい。
　また、この第１の側面において、上記複数の縦型ゲート電極は、一部が接続されて断面がコの字型の形状であり、上記半導体基板の深さ方向に断面積が小さくなる形状であってもよい。
　また、この第１の側面において、上記複数の縦型ゲート電極は、ドーナツ円柱形状を形成し、上記半導体基板の深さ方向に断面積が小さくなる形状であってもよい。
　本技術によれば、縦型ゲート電極を有する転送ゲートにおいて電荷転送効率を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の実施の形態における撮像素子を有する半導体装置の一例である電子機器の構成例を示す図である。 本技術の実施の形態における撮像素子１０の断面の一例を示す図である。 本技術の実施の形態における撮像素子１０の他の角度からみた断面の一例を示す図である。 本技術の実施の形態における転送ゲート１００の外観の一例を示す図である。 本技術の実施の形態における転送ゲート１００の断面図の一例を示す図である。 本技術の実施の形態における転送ゲート１００と従来の転送ゲートの形状を比較するための図である。 本技術の実施の形態における転送ゲート１００と従来の転送ゲートのポテンシャル分布を比較するための図である。 本技術の実施の形態における転送ゲート１００の寸法の一例を示す図である。 本技術の実施の形態における縦型ゲート電極の第１の変形例の構造例を示す図である。 本技術の実施の形態における縦型ゲート電極の第２の変形例の構造例を示す図である。 本技術の実施の形態における縦型ゲート電極の第３の変形例の構造例を示す図である。 本技術の実施の形態における縦型ゲート電極の第４の変形例の構造例を示す図である。 本技術の実施の形態における縦型ゲート電極の第５の変形例の構造例を示す図である。 本技術の実施の形態における縦型ゲート電極の第６の変形例の構造例を示す図である。 本技術の実施の形態における縦型ゲート電極の第７の変形例の構造例を示す図である。 本技術の実施の形態における縦型ゲート電極の第８の変形例の構造例を示す図である。 本技術の実施の形態における縦型ゲート電極の第９の変形例の構造例を示す図である。 本技術の実施の形態における縦型ゲート電極の第１０の変形例の構造例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．実施の形態
　２．変形例
　＜１．実施の形態＞
　［電子機器の構成］
　図１は、本技術の実施の形態における撮像素子を有する半導体装置の一例である電子機器の構成例を示す図である。この電子機器は、撮像素子１０および周辺回路部からなる。周辺回路部は、垂直駆動回路２０と、水平駆動回路３０と、制御回路４０と、カラム信号処理回路５０と、出力回路６０とを備える。
　撮像素子１０は、光電変換部を含む複数の画素１１を、２次元アレイ状に配列した画素アレイである。この画素１１は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタを含む。ここで、複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタおよび増幅トランジスタの３つのトランジスタにより構成することができる。
　垂直駆動回路２０は、行単位で画素１１を駆動するものである。この垂直駆動回路２０は、例えばシフトレジスタによって構成される。この垂直駆動回路２０は、画素駆動配線を選択して、その選択された画素駆動配線に画素１１を駆動するためのパルスを供給する。これにより、垂直駆動回路２０は、撮像素子１０の各画素１１を行単位で順次垂直方向に選択走査し、各画素１１の光電変換部において受光量に応じて生成された信号電荷に基く画素信号を、カラム信号処理回路５０に供給する。
　水平駆動回路３０は、列単位にカラム信号処理回路５０を駆動するものである。この水平駆動回路３０は、例えばシフトレジスタによって構成される。この水平駆動回路３０は、水平走査パルスを順次出力することによって、カラム信号処理回路５０の各々を順番に選択し、カラム信号処理回路５０の各々から画素信号を水平信号線５９に出力させる。
　制御回路４０は、固体撮像装置の全体を制御するものである。この制御回路４０は、入力クロックと、動作モードなどを指令するデータとを受け取り、固体撮像装置の内部情報などのデータを出力する。すなわち、この制御回路４０は、垂直同期信号、水平同期信号およびマスタクロックに基いて、垂直駆動回路２０、カラム信号処理回路５０および水平駆動回路３０などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路２０、カラム信号処理回路５０および水平駆動回路３０等に入力する。
　カラム信号処理回路５０は、画素１１の例えば列ごとに配置され、１行分の画素１１から出力される信号に対し、画素列ごとにノイズ除去などの信号処理を行うものである。すなわち、このカラム信号処理回路５０は、画素１１固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５０の出力段には、図示しない水平選択スイッチが水平信号線５９との間に接続される。
　出力回路６０は、カラム信号処理回路５０の各々から水平信号線５９を通して順次に供給される信号に対し、信号処理を行って出力するものである。その際、この出力回路６０は、カラム信号処理回路５０からの信号をバッファリングする。また、この出力回路６０は、カラム信号処理回路５０からの信号に対して、黒レベル調整、列ばらつき補正、各種デジタル信号処理などを行うようにしてもよい。
　［撮像素子の構造］
　図２は、本技術の実施の形態における撮像素子１０の断面の一例を示す図である。同図では、半導体基板１２の深さ方向を下方（Ｚ座標）に示している。半導体基板１２はｐ型のシリコン基板により構成されることを想定している。
　フォトダイオード（ＰＤ）２００は、半導体基板１２の内部において、半導体基板１２の裏面側から表面側に順に形成されたｎ型の不純物領域（ｎ領域）２０４、ｎ型の高濃度不純物領域（ｎ＋領域）２０３、ｐ型の高濃度不純物領域（ｐ＋領域）２０２からなる。このフォトダイオード２００は、主に、ｐ＋領域２０２とｎ＋領域２０３の接合面であるｐｎ接合により構成される。フォトダイオード２００を構成するｎ＋領域２０３とゲート絶縁膜１０２との間に、ｐ＋領域２０２よりも不純物濃度の低いｐ型低不純物濃度領域（ｐ－領域）２０５が形成される。このフォトダイオード２００は、半導体基板１２の深さ方向に形成されており、受光量に応じた電荷を生成する光電変換部である。
　フローティングディフュージョン（ＦＤ）３００は、ｎ型の高濃度不純物領域（ｎ＋領域）により、フォトダイオード２００の外側に架けて、半導体基板１２の表面側の領域に形成される。このフローティングディフュージョン３００は、フォトダイオード２００により生成された電荷を蓄積する電荷蓄積部である。
　転送ゲート（ＴＧ）１００は、フォトダイオード２００とフローティングディフュージョン３００との間に配置され、フォトダイオード２００の電荷をフローティングディフュージョン３００に転送する転送トランジスタ１０１のゲートである。この転送ゲート１００は、半導体基板１２内に、ゲート絶縁膜１０２を介して形成される。
　図３は、本技術の実施の形態における撮像素子１０の他の角度からみた断面の一例を示す図である。同図におけるａは、半導体基板１２の裏面側からみた場合の断面図である。同図におけるｂは、縦型ゲート１００からフローティングディフュージョン３００をみた場合の断面図である。
　図２および図３において、転送ゲート１００に電圧を印加することにより、フォトダイオード２００の電荷は、フローティングディフュージョン３００に対して、縦型ゲート１００を介して１点鎖線の矢印の方向に転送される。
　図４は、本技術の実施の形態における転送ゲート１００の外観の一例を示す図である。転送ゲート１００は、平面状の電極である転送ゲート電極１１０と、深さ方向に形成された２本の縦型ゲート電極１２０とを備える。フォトダイオード２００の電荷９０は、２本の縦型ゲート電極１２０の間を通ってフローティングディフュージョン３００に転送される。
　実施の形態における縦型ゲート電極１２０は、半導体基板１２の深さ方向に径を細くなうように変化させている。この径の形状により、２本の縦型ゲート電極１２０の間のポテンシャルは、深いところでは変調が小さくなり、浅いところでは変調が大きくなる。そして、このポテンシャルの分布により、縦型ゲート電極１２０の深さ方向に電界を生じさせて、良好な電荷転送を可能とする。すなわち、２本の縦型ゲート電極１２０の間の変調力が重なって影響を及ぼしている範囲において、電荷を効率良く転送することができる。
　図５は、本技術の実施の形態における転送ゲート１００の断面図の一例を示す図である。縦型ゲート電極１２０の間の距離が短いと、変調力が上がり、ポテンシャルが深くなる。一方、縦型ゲート電極１２０の間の距離が長いと、変調力が下がり、ポテンシャルが浅くなる。この構造においては、２本の縦型ゲート電極１２０間の距離および形状によってその変調の度合いを制御することができる。すなわち、縦型ゲート電極１２０の近傍のポテンシャル設計において、電界分布の付け方を調整するためのパラメータとして縦型ゲート電極１２０間の距離および形状を用いることができる。
　図６は、本技術の実施の形態における転送ゲート１００と従来の転送ゲートの形状を比較するための図である。各図において下方向への矢印は、半導体基板における深さ方向を示している。
　フォトダイオードの深い領域から電荷を浅い領域まで吸い上げるために、従来から縦型ゲート電極が用いられている。従来の縦型ゲート電極は、同図におけるｂに示すように、垂直形状となっている。
　縦型ゲート電極は、その長さが長くなると、縦型ゲート電極に沿った垂直方向寄りの電界が付きにくくなるため、転送が難しくなる。また、縦型ゲート電極を２本用いた構造では、１本の構造よりも変調範囲が広くなるため、より深く広い範囲のフォトダイオードから電荷を吸い出せるようになるが、深さ方向の電界の付きにくさという点では変わらない。
　そこで、本技術の実施の形態では、同図におけるａのように、テーパを付けた縦型ゲート電極を２本用いることにより、縦方向の電界を強くして、転送効率を向上させ、転送設計の容易化を図る。
　図７は、本技術の実施の形態における転送ゲート１００と従来の転送ゲートのポテンシャル分布を比較するための図である。同図において、右方向が半導体基板における深さ方向を示し、下方向がポテンシャルを示している。
　従来の垂直形状の縦型ゲート電極のポテンシャルを点線で、この実施の形態におけるテーパ形状の縦型ゲート電極１２０のポテンシャルを実線で示している。なお、ここでは、２本の縦型ゲート電極の中間点における深さ方向１次元のポテンシャルをプロットしている。
　ここに示すように、従来の垂直形状では、縦型ゲート電極の近傍のポテンシャルは電源電圧に張り付き、電界はほとんどつかない。一方、この実施の形態のようにテーパ形状とした構造においては、縦型ゲート電極１２０の下部の変調が減少する代わりに、縦型ゲート電極１２０の近傍の電界がつくことがわかる。
　図８は、本技術の実施の形態における転送ゲート１００の寸法の一例を示す図である。２本の縦型ゲート電極１２０を、距離ＶＧＤで配置し、それらをパッド型の転送ゲート電極１１０によって導通している構造を考える。ただし、それぞれの縦型ゲート電極１２０の長さはＶＧＬとし、その形状は深さ方向に沿って先細りとする。この縦型ゲート電極１２０の太さは、もっとも太い部分でＶＧＲ１であり、もっとも細い部分でＶＧＲ２であるものとする。
　縦型ゲート電極間の距離ＶＧＤが短いほど、垂直形状とテーパ形状での縦型ゲート電極近傍の電界比は大きくなる。また、縦型ゲート電極１２０におけるテーパの角度が大きいほど、垂直形状とテーパ形状での縦型ゲート電極近傍の電界比は大きくなる。
　縦型ゲート電極間の距離ＶＧＤが４００ｎｍ以下、縦型ゲート電極の径ＶＧＲ１が１００ｎｍ以上の構造に対して、深さ方向のテーパ率が０．０２以上付いているものにおいて、深さ方向の電界を増強する効果が認められる。ここで、「テーパ率が０．０２」とは、１００ｎｍ深さ方向に進むと、縦型ゲート電極の径が２ｎｍ細くなることを意味する。また、転送ゲート１００への印可電圧の小さい方が、この電界増強度は大きくなる。
　このような形状を形成するためには、ドライエッチング時に、ガス種や分圧を調整することにより、テーパが生じるような条件を用いることになる。
　このように、本技術の実施の形態によれば、縦型ゲート電極の近傍に電界をかけて、フォトダイオードの電荷をフローティングディフュージョンに効率よく転送することができる。
　＜２．変形例＞
　［第１の変形例（一定の深さから径が細くなる形状）］
　図９は、本技術の実施の形態における縦型ゲート電極の第１の変形例の構造例を示す図である。この第１の変形例では、縦型ゲート電極１２１は、半導体基板の一定の深さまで径が等しく、その一定の深さからは深さ方向に径が細くなる形状となっている。すなわち、上部は通常の柱状で、下部にテーパ形状をつけた構造である。テーパ部分は構造による縦方向電界を生じさせ、柱部は多段インプラによる電界を生じさせる。これにより、深部から電荷を取り出すことが可能となる。
　［第２の変形例（一定の深さまで径が細くなる形状）］
　図１０は、本技術の実施の形態における縦型ゲート電極の第２の変形例の構造例を示す図である。この第２の変形例では、縦型ゲート電極１２２は、半導体基板の一定の深さまで深さ方向に径が細くなり、その一定の深さからは径が等しい形状である。すなわち、浅部はテーパが付いており、深部は垂直形状となっている構造である。縦型ゲート電極の先を細くした際には、変調範囲が小さくなりフォトダイオードから電荷を読み出せなくなる場合も生じ得る。これに対し、この変形例では、縦型ゲート電極の先を垂直形状にすることにより、変調力は維持したままで、浅部では深さ方向の電界を生じさせることができる。
　［第３の変形例（中央部が膨らんでいる形状）］
　図１１は、本技術の実施の形態における縦型ゲート電極の第３の変形例の構造例を示す図である。この第３の変形例では、縦型ゲート電極１２３は、その中央部が膨らんだ形状となっている。すなわち、中央が膨らみ、浅部と深部は細くなっている構造である。この構造において、変調が強くなるのは、縦型ゲート電極の中央の膨らんでいる領域である。したがって、電荷の転送経路は縦型ゲート電極の表面付近まで到達せず、中央で止まることによって、界面付近の欠陥の影響を受けずに転送することが可能となる。
　［第４の変形例（階段状に径が細くなる形状）］
　図１２は、本技術の実施の形態における縦型ゲート電極の第４の変形例の構造例を示す図である。この第４の変形例では、縦型ゲート電極１２４は、階段状に径が細くなる形状となっている。すなわち、段階的に径を変えた縦型ゲート電極の構造である。何回かに分けて径の異なる孔を掘っていくことにより、この構造を実現することができる。
　［第５の変形例（長さが異なる構造）］
　図１３は、本技術の実施の形態における縦型ゲート電極の第５の変形例の構造例を示す図である。この第５の変形例では、２つの縦型ゲート電極１２５および１２６は、半導体基板の深さ方向の長さが互いに異なっている。一方の長さを変えることにより電荷の転送経路を調整した上で、縦方向の電界を付与することもできる構造である。
　［第６の変形例（径の断面が多角形状）］
　図１４は、本技術の実施の形態における縦型ゲート電極の第６の変形例の構造例を示す図である。上述の実施の形態では径の断面が円形状であったが、この第６の変形例では、縦型ゲート電極１２７は径の断面が四角形状である。すなわち、深さ方向に径が異なる柱状の形状となっている。ここでは、径の断面が四角形状の例を示したが、径の断面は多角形状であってもよい。
　［第７の変形例（転送ゲート電極が縦型ゲート電極毎に独立）］
　図１５は、本技術の実施の形態における縦型ゲート電極の第７の変形例の構造例を示す図である。この第７の変形例では、縦型ゲート電極１２０毎に転送ゲート電極１１１が別々に設けられている。すなわち、転送ゲート電極１１１が複数の縦型ゲート電極１２０毎に独立した構造となっている。この構造では、転送ゲート電極１１１が複数の縦型ゲート電極１２０毎に電気的に分離しているため、それぞれの縦型ゲート電極１２０に別々の電圧を印加することができる。これにより、電圧印可のタイミングによって転送経路を変更または調整することが可能となる。例えば、右の転送ゲートをオンにするとともに左の転送ゲートをオフにする第１の状態と、左の転送ゲートをオンにするとともに右の転送ゲートをオフにする第２の状態とを繰り返すことにより、逆移送により電荷を転送することができる。もっとも、この構造においても、両者に同じ電圧を印加するようにしてもよい。
　［第８の変形例（３本の縦型ゲート電極）］
　図１６は、本技術の実施の形態における縦型ゲート電極の第８の変形例の構造例を示す図である。上述の実施の形態では２つの縦型ゲート電極１２０を備える例について説明したが、この第８の変形例では、縦型ゲート電極１２０を３つ備えている。すなわち、縦型ゲート電極１２０の数に制約はなく、必要に応じて３つ以上の縦型ゲート電極１２０を設けるようにしてよい。これにより、中央のポテンシャルを更に深くして、深さ方向にさらに電界を生じさせることが可能となる。
　［第９の変形例（断面がコの字型）］
　図１７は、本技術の実施の形態における縦型ゲート電極の第９の変形例の構造例を示す図である。上述の実施の形態では複数の縦型ゲート電極１２０が別々に配置された例について説明したが、この第９の変形例では、縦型ゲート電極１２８の一部が接続されて、断面がコの字型の形状であり、半導体基板の深さ方向に断面積が小さくなる形状である。すなわち、下部から上部に掛けて、コの字の太さが太くなり、間のシリコンの部分が狭まっていく電極構造である。この場合においても、上述の実施の形態と同様の原理で深さ方向に電界が生じるため、電荷の転送が可能になる。
　［第１０の変形例（ドーナツ円柱形状）］
　図１８は、本技術の実施の形態における縦型ゲート電極の第１０の変形例の構造例を示す図である。この第１０の変形例では、縦型ゲート電極１２９は、ドーナツ円柱形状を形成し、半導体基板の深さ方向に断面積が小さくなる形状である。下部では電極間距離が長いために変調が弱くなり、上部では電極間距離が短いために変調が強くなる。これにより、縦方向に電界を生じさせることができる。この構造を形成するためには、下部から上部に掛けて径を変えるようにエッチングを行うことになる。
　このように、本技術の実施の形態および変形例によれば、深さ方向にテーパの付いた縦型ゲート電極構造を用いることにより、深さ方向に転送電界を生じさせることができ、深部からの電荷の読出しが可能となる。これにより、縦型ゲート電極を長くした構造においても、電荷の読出しが容易となり、フォトダイオードの深部で飽和電荷量を付けることができる。また、テーパ形状に関するパラメータを調整することによって、縦型ゲート電極の近傍の変調量や電界を制御することができるようになる。そのため、インプランテーションによるポテンシャル設計に手を加えることなく、縦型ゲート電極の形状によって転送時のポテンシャルを調整することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）半導体基板の深さ方向に形成されて受光量に応じた電荷を生成する光電変換部と、
　前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、
　前記光電変換部の電荷を前記電荷蓄積部に転送する転送ゲートと
を具備し、
　前記転送ゲートは、前記半導体基板の界面から所定の深さまで埋め込まれて前記半導体基板の深さ方向に少なくとも一部の径が異なる複数の縦型ゲート電極を備える
固体撮像素子。
（２）前記複数の縦型ゲート電極は、前記半導体基板の深さ方向に径が細くなる形状である
前記（１）に記載の固体撮像素子。
（３）前記複数の縦型ゲート電極は、前記半導体基板の深さ方向にテーパ率０．０２以上で径が細くなる形状である
前記（１）または（２）に記載の固体撮像素子。
（４）前記複数の縦型ゲート電極は、前記半導体基板の一定の深さまで径が等しく、前記一定の深さから深さ方向に径が細くなる形状である
前記（１）に記載の固体撮像素子。
（５）前記複数の縦型ゲート電極は、前記半導体基板の一定の深さまで深さ方向に径が細くなり、前記一定の深さから径が等しい形状である
前記（１）に記載の固体撮像素子。
（６）前記複数の縦型ゲート電極は、前記半導体基板の深さ方向の中央部が膨らみ、浅部および深部が細い形状である
前記（１）に記載の固体撮像素子。
（７）前記複数の縦型ゲート電極は、前記半導体基板の深さ方向に階段状に径が細くなる形状である
前記（１）に記載の固体撮像素子。
（８）前記複数の縦型ゲート電極は、前記半導体基板の深さ方向の長さが互いに異なる
前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）前記複数の縦型ゲート電極は、径の断面が多角形状である
前記（１）から（８）のいずれかに記載の固体撮像素子。
（１０）前記転送ゲートのゲート電極は、前記複数の縦型ゲート電極毎に電気的に分離している
前記（１）から（９）のいずれかに記載の固体撮像素子。
（１１）前記複数の縦型ゲート電極は、一部が接続されて断面がコの字型の形状であり、前記半導体基板の深さ方向に断面積が小さくなる形状である
前記（１）に記載の固体撮像素子。
（１２）前記複数の縦型ゲート電極は、ドーナツ円柱形状を形成し、前記半導体基板の深さ方向に断面積が小さくなる形状である
前記（１）に記載の固体撮像素子。
（１３）半導体基板の深さ方向に形成されて受光量に応じた電荷を生成する光電変換部と、前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、前記半導体基板の界面から所定の深さまで埋め込まれて前記半導体基板の深さ方向に少なくとも一部の径が異なる複数の縦型ゲート電極を有して前記光電変換部の電荷を前記電荷蓄積部に転送する転送ゲートとを備える固体撮像素子と、
　前記固体撮像素子の出力信号を処理する信号処理回路と
を具備する電子機器。
　１０　撮像素子
　１１　画素
　１２　半導体基板
　２０　垂直駆動回路
　３０　水平駆動回路
　４０　制御回路
　５０　カラム信号処理回路
　６０　出力回路
　１００　転送ゲート（ＴＧ：Transfer Gate、Transmission Gate）
　１０１　転送トランジスタ
　１０２　ゲート絶縁膜
　１１０、１１１　転送ゲート電極
　１２０～１２９　縦型ゲート電極
　２００　フォトダイオード（ＰＤ：Photodiode）
　３００　フローティングディフュージョン（ＦＤ：Floating Diffusion）

Claims (13)

  1. 　半導体基板の深さ方向に形成されて受光量に応じた電荷を生成する光電変換部と、
    　前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、
    　前記光電変換部の電荷を前記電荷蓄積部に転送する転送ゲートと
    を具備し、
    　前記転送ゲートは、前記半導体基板の界面から所定の深さまで埋め込まれて前記半導体基板の深さ方向に少なくとも一部の径が異なる複数の縦型ゲート電極を備える
    固体撮像素子。
  2. 　前記複数の縦型ゲート電極は、前記半導体基板の深さ方向に径が細くなる形状である
    請求項１記載の固体撮像素子。
  3. 　前記複数の縦型ゲート電極は、前記半導体基板の深さ方向にテーパ率０．０２以上で径が細くなる形状である
    請求項２記載の固体撮像素子。
  4. 　前記複数の縦型ゲート電極は、前記半導体基板の一定の深さまで径が等しく、前記一定の深さから深さ方向に径が細くなる形状である
    請求項１記載の固体撮像素子。
  5. 　前記複数の縦型ゲート電極は、前記半導体基板の一定の深さまで深さ方向に径が細くなり、前記一定の深さから径が等しい形状である
    請求項１記載の固体撮像素子。
  6. 　前記複数の縦型ゲート電極は、前記半導体基板の深さ方向の中央部が膨らみ、浅部および深部が細い形状である
    請求項１記載の固体撮像素子。
  7. 　前記複数の縦型ゲート電極は、前記半導体基板の深さ方向に階段状に径が細くなる形状である
    請求項１記載の固体撮像素子。
  8. 　前記複数の縦型ゲート電極は、前記半導体基板の深さ方向の長さが互いに異なる
    請求項１記載の固体撮像素子。
  9. 　前記複数の縦型ゲート電極は、径の断面が多角形状である
    請求項１記載の固体撮像素子。
  10. 　前記転送ゲートのゲート電極は、前記複数の縦型ゲート電極毎に電気的に分離している
    請求項１記載の固体撮像素子。
  11. 　前記複数の縦型ゲート電極は、一部が接続されて断面がコの字型の形状であり、前記半導体基板の深さ方向に断面積が小さくなる形状である
    請求項１記載の固体撮像素子。
  12. 　前記複数の縦型ゲート電極は、ドーナツ円柱形状を形成し、前記半導体基板の深さ方向に断面積が小さくなる形状である
    請求項１記載の固体撮像素子。
  13. 　半導体基板の深さ方向に形成されて受光量に応じた電荷を生成する光電変換部と、前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、前記半導体基板の界面から所定の深さまで埋め込まれて前記半導体基板の深さ方向に少なくとも一部の径が異なる複数の縦型ゲート電極を有して前記光電変換部の電荷を前記電荷蓄積部に転送する転送ゲートとを備える固体撮像素子と、
    　前記固体撮像素子の出力信号を処理する信号処理回路と
    を具備する電子機器。
PCT/JP2018/004875 2017-04-28 2018-02-13 固体撮像素子および電子機器 Ceased WO2018198486A1 (ja)

Priority Applications (13)

Application Number Priority Date Filing Date Title
KR1020237009585A KR102625901B1 (ko) 2017-04-28 2018-02-13 광검출 장치 및 전자 기기
CN202410869140.6A CN118919543A (zh) 2017-04-28 2018-02-13 光检测元件和电子装置
CN201880025934.7A CN110546764B (zh) 2017-04-28 2018-02-13 固态摄像元件和电子装置
KR1020247041167A KR20250007015A (ko) 2017-04-28 2018-02-13 광검출 소자
EP24184841.5A EP4418324A3 (en) 2017-04-28 2018-02-13 Solid-state imaging element and electronic apparatus
EP21199436.3A EP3951879B1 (en) 2017-04-28 2018-02-13 Solid-state imaging element and electronic apparatus
CN202410869048.XA CN118919542A (zh) 2017-04-28 2018-02-13 光检测元件和电子装置
KR1020237042578A KR102749084B1 (ko) 2017-04-28 2018-02-13 광검출 장치 및 전자 기기
EP18792040.0A EP3618116B1 (en) 2017-04-28 2018-02-13 Solid-state imaging element and electronic machine
US16/607,028 US11587963B2 (en) 2017-04-28 2018-02-13 Solid-state imaging element and electronic apparatus
KR1020197029910A KR102514138B1 (ko) 2017-04-28 2018-02-13 고체 촬상 소자 및 전자 기기
US18/094,269 US12376398B2 (en) 2017-04-28 2023-01-06 Solid-state imaging element and electronic apparatus
US19/261,580 US20250338649A1 (en) 2017-04-28 2025-07-07 Solid-state imaging element and electronic apparatus

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017090536A JP2018190797A (ja) 2017-04-28 2017-04-28 固体撮像素子および電子機器
JP2017-090536 2017-04-28

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US16/607,028 A-371-Of-International US11587963B2 (en) 2017-04-28 2018-02-13 Solid-state imaging element and electronic apparatus
US18/094,269 Continuation US12376398B2 (en) 2017-04-28 2023-01-06 Solid-state imaging element and electronic apparatus

Publications (1)

Publication Number Publication Date
WO2018198486A1 true WO2018198486A1 (ja) 2018-11-01

Family

ID=63919582

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/004875 Ceased WO2018198486A1 (ja) 2017-04-28 2018-02-13 固体撮像素子および電子機器

Country Status (6)

Country Link
US (3) US11587963B2 (ja)
EP (3) EP3618116B1 (ja)
JP (1) JP2018190797A (ja)
KR (4) KR102749084B1 (ja)
CN (3) CN118919542A (ja)
WO (1) WO2018198486A1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020026856A1 (ja) * 2018-07-31 2020-02-06 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器
WO2021015011A1 (ja) * 2019-07-19 2021-01-28 ソニーセミコンダクタソリューションズ株式会社 撮像装置
WO2021033556A1 (en) * 2019-08-20 2021-02-25 Sony Semiconductor Solutions Corporation Solid-state imaging device, method for manufacturing the same, and electronic apparatus
WO2021131844A1 (ja) * 2019-12-25 2021-07-01 ソニーセミコンダクタソリューションズ株式会社 受光素子及び受光装置
CN114127939A (zh) * 2019-07-24 2022-03-01 索尼半导体解决方案公司 固态摄像装置和电子设备
WO2022259855A1 (ja) * 2021-06-11 2022-12-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器
WO2024232316A1 (ja) * 2023-05-10 2024-11-14 ソニーセミコンダクタソリューションズ株式会社 半導体装置
WO2026088629A1 (ja) * 2024-10-23 2026-04-30 ソニーセミコンダクタソリューションズ株式会社 光検出装置およびその製造方法
CN114127939B (zh) * 2019-07-24 2026-05-22 索尼半导体解决方案公司 固态摄像装置和电子设备

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018190797A (ja) 2017-04-28 2018-11-29 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
US20220359584A1 (en) * 2019-07-12 2022-11-10 Sony Semiconductor Solutions Corporation Photodetector
WO2021009979A1 (ja) * 2019-07-12 2021-01-21 ソニーセミコンダクタソリューションズ株式会社 光検出装置
CN111146224A (zh) * 2019-12-23 2020-05-12 上海华力微电子有限公司 图像传感器及电荷转移方法
TWI889735B (zh) * 2019-12-25 2025-07-11 日商索尼半導體解決方案公司 受光元件及受光裝置
JP7557172B2 (ja) * 2020-03-06 2024-09-27 Ｇｐｉｘｅｌ Ｊａｐａｎ株式会社 固体撮像装置用画素
US11616088B2 (en) * 2020-03-25 2023-03-28 Omnivision Technologies, Inc. Transistors having increased effective channel width
US11521997B2 (en) * 2020-04-16 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-protrusion transfer gate structure
US11735677B2 (en) 2020-07-20 2023-08-22 ActLight SA Photodetectors and photodetector arrays
CN112259569A (zh) * 2020-10-30 2021-01-22 上海华力微电子有限公司 图像传感器及图像传感器像素结构的形成方法
JP2022086611A (ja) * 2020-11-30 2022-06-09 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及びその製造方法
US11948965B2 (en) 2021-04-01 2024-04-02 Omnivision Technologies, Inc. Uneven-trench pixel cell and fabrication method
US20250133847A1 (en) 2021-08-13 2025-04-24 Sony Semiconductor Solutions Corporation Imaging apparatus and electronic device
CN117546294A (zh) 2021-08-13 2024-02-09 索尼半导体解决方案公司 成像装置和电子设备
KR20230067338A (ko) 2021-11-09 2023-05-16 삼성전자주식회사 이미지 센서
US12474453B2 (en) 2022-01-20 2025-11-18 ActLight SA Control techniques for photodetector systems
JP2023157511A (ja) * 2022-04-15 2023-10-26 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
US20240162258A1 (en) * 2022-11-16 2024-05-16 Samsung Electronics Co., Ltd. Image sensor and method of manufacturing the same
TW202433734A (zh) 2022-11-28 2024-08-16 日商索尼半導體解決方案公司 半導體裝置及電子機器
TW202433740A (zh) * 2023-01-20 2024-08-16 日商索尼半導體解決方案公司 半導體裝置
US12598374B2 (en) 2023-09-27 2026-04-07 ActLight SA Techniques for minimizing power consumption in photodetector measurements
JP2025059388A (ja) * 2023-09-29 2025-04-10 ソニーセミコンダクタソリューションズ株式会社 光検出装置
WO2025079337A1 (ja) * 2023-10-13 2025-04-17 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114273A (ja) 2008-11-06 2010-05-20 Sony Corp 固体撮像装置、及び電子機器
JP2013026264A (ja) * 2011-07-15 2013-02-04 Sony Corp 固体撮像素子、固体撮像素子の製造方法、及び、電子機器
JP2013038118A (ja) * 2011-08-04 2013-02-21 Sony Corp 固体撮像素子および電子機器
JP2015053411A (ja) 2013-09-09 2015-03-19 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、および電子機器
JP2016136584A (ja) 2015-01-23 2016-07-28 株式会社東芝 固体撮像装置および固体撮像装置の製造方法
JP2016152377A (ja) * 2015-02-19 2016-08-22 株式会社リコー 半導体デバイス及びその製造方法並びに撮像装置
JP2016162788A (ja) * 2015-02-27 2016-09-05 ソニー株式会社 撮像素子、撮像装置、並びに、製造装置および方法
WO2017057278A1 (ja) * 2015-09-30 2017-04-06 株式会社ニコン 撮像素子および撮像装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5361110B2 (ja) * 2004-10-20 2013-12-04 三星電子株式会社 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法
KR100630704B1 (ko) * 2004-10-20 2006-10-02 삼성전자주식회사 비평면 구조의 트랜지스터를 구비한 ｃｍｏｓ 이미지 센서및 그 제조 방법
KR20060108017A (ko) * 2005-04-11 2006-10-17 삼성전자주식회사 씨모스 이미지 센서 및 그 제조방법
EP2133918B1 (en) * 2008-06-09 2015-01-28 Sony Corporation Solid-state imaging device, drive method thereof and electronic apparatus
KR101845257B1 (ko) * 2011-02-07 2018-04-04 삼성전자주식회사 이미지 센서
KR101867337B1 (ko) * 2012-01-30 2018-06-15 삼성전자주식회사 이미지 센서 및 그 제조 방법
KR101968197B1 (ko) * 2012-05-18 2019-04-12 삼성전자주식회사 이미지 센서 및 이의 형성 방법
KR20140111492A (ko) * 2013-03-11 2014-09-19 삼성전자주식회사 반도체 장치
WO2014141900A1 (ja) * 2013-03-14 2014-09-18 ソニー株式会社 固体撮像素子およびその製造方法、並びに電子機器
KR102087112B1 (ko) * 2013-04-23 2020-03-10 삼성전자 주식회사 이미지 센서
FR3019379A1 (fr) * 2014-03-31 2015-10-02 St Microelectronics Crolles 2 Transistor a grille verticale et structure de pixel comprenant un tel transistor
US9659987B2 (en) * 2014-09-19 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Approach for reducing pixel pitch using vertical transfer gates and implant isolation regions
KR102456530B1 (ko) * 2015-09-09 2022-10-20 삼성전자주식회사 이미지 센서
US20180061875A1 (en) * 2016-08-30 2018-03-01 Stmicroelectronics (Crolles 2) Sas Vertical transfer gate transistor and active cmos image sensor pixel including a vertical transfer gate transistor
JP2018190797A (ja) 2017-04-28 2018-11-29 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114273A (ja) 2008-11-06 2010-05-20 Sony Corp 固体撮像装置、及び電子機器
JP2013026264A (ja) * 2011-07-15 2013-02-04 Sony Corp 固体撮像素子、固体撮像素子の製造方法、及び、電子機器
JP2013038118A (ja) * 2011-08-04 2013-02-21 Sony Corp 固体撮像素子および電子機器
JP2015053411A (ja) 2013-09-09 2015-03-19 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、および電子機器
JP2016136584A (ja) 2015-01-23 2016-07-28 株式会社東芝 固体撮像装置および固体撮像装置の製造方法
JP2016152377A (ja) * 2015-02-19 2016-08-22 株式会社リコー 半導体デバイス及びその製造方法並びに撮像装置
JP2016162788A (ja) * 2015-02-27 2016-09-05 ソニー株式会社 撮像素子、撮像装置、並びに、製造装置および方法
WO2017057278A1 (ja) * 2015-09-30 2017-04-06 株式会社ニコン 撮像素子および撮像装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3618116A4

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11482550B2 (en) 2018-07-31 2022-10-25 Sony Semiconductor Solutions Corporation Imaging device and electronic apparatus
US11923387B2 (en) 2018-07-31 2024-03-05 Sony Semiconductor Solutions Corporation Imaging device and electronic apparatus
US20240021633A1 (en) * 2018-07-31 2024-01-18 Sony Semiconductor Solutions Corporation Imaging device and electronic apparatus
US12230654B2 (en) 2018-07-31 2025-02-18 Sony Semiconductor Solutions Corporation Imaging device and electronic apparatus
WO2020026856A1 (ja) * 2018-07-31 2020-02-06 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器
US20250081646A1 (en) * 2018-07-31 2025-03-06 Sony Semiconductor Solutions Corporation Imaging device and electronic apparatus
WO2021015011A1 (ja) * 2019-07-19 2021-01-28 ソニーセミコンダクタソリューションズ株式会社 撮像装置
JPWO2021015011A1 (ja) * 2019-07-19 2021-01-28
CN113924650A (zh) * 2019-07-19 2022-01-11 索尼半导体解决方案公司 成像装置
JP7615028B2 (ja) 2019-07-19 2025-01-16 ソニーセミコンダクタソリューションズ株式会社 撮像装置
CN114127939A (zh) * 2019-07-24 2022-03-01 索尼半导体解决方案公司 固态摄像装置和电子设备
US12464838B2 (en) * 2019-07-24 2025-11-04 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus
US20220254819A1 (en) * 2019-07-24 2022-08-11 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus
CN114127939B (zh) * 2019-07-24 2026-05-22 索尼半导体解决方案公司 固态摄像装置和电子设备
JP7403993B2 (ja) 2019-08-20 2023-12-25 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその製造方法、並びに電子機器
JP2021034435A (ja) * 2019-08-20 2021-03-01 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその製造方法、並びに電子機器
WO2021033556A1 (en) * 2019-08-20 2021-02-25 Sony Semiconductor Solutions Corporation Solid-state imaging device, method for manufacturing the same, and electronic apparatus
JPWO2021131844A1 (ja) * 2019-12-25 2021-07-01
US20230013285A1 (en) * 2019-12-25 2023-01-19 Sony Semiconductor Solutions Corporation Light receiving element and light receiving device
JP7696830B2 (ja) 2019-12-25 2025-06-23 ソニーセミコンダクタソリューションズ株式会社 受光素子及び受光装置
US12382738B2 (en) 2019-12-25 2025-08-05 Sony Semiconductor Solutions Corporation Light receiving element and light receiving device
KR102877902B1 (ko) * 2019-12-25 2025-10-30 소니 세미컨덕터 솔루션즈 가부시키가이샤 수광 소자 및 수광 장치
KR20220115949A (ko) * 2019-12-25 2022-08-19 소니 세미컨덕터 솔루션즈 가부시키가이샤 수광 소자 및 수광 장치
WO2021131844A1 (ja) * 2019-12-25 2021-07-01 ソニーセミコンダクタソリューションズ株式会社 受光素子及び受光装置
WO2022259855A1 (ja) * 2021-06-11 2022-12-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器
WO2024232316A1 (ja) * 2023-05-10 2024-11-14 ソニーセミコンダクタソリューションズ株式会社 半導体装置
WO2026088629A1 (ja) * 2024-10-23 2026-04-30 ソニーセミコンダクタソリューションズ株式会社 光検出装置およびその製造方法

Also Published As

Publication number Publication date
EP4418324A3 (en) 2025-03-12
CN118919542A (zh) 2024-11-08
EP4418324A2 (en) 2024-08-21
US12376398B2 (en) 2025-07-29
KR102749084B1 (ko) 2025-01-03
CN110546764B (zh) 2024-07-19
US20200135781A1 (en) 2020-04-30
KR102625901B1 (ko) 2024-01-18
EP3618116A4 (en) 2020-04-15
CN118919543A (zh) 2024-11-08
EP3951879A1 (en) 2022-02-09
KR20230170989A (ko) 2023-12-19
KR20250007015A (ko) 2025-01-13
KR20230043243A (ko) 2023-03-30
KR102514138B1 (ko) 2023-03-27
CN110546764A (zh) 2019-12-06
JP2018190797A (ja) 2018-11-29
US20250338649A1 (en) 2025-10-30
KR20200002815A (ko) 2020-01-08
EP3951879B1 (en) 2024-09-25
US20230154952A1 (en) 2023-05-18
EP3618116A1 (en) 2020-03-04
US11587963B2 (en) 2023-02-21
EP3618116B1 (en) 2021-11-10

Similar Documents

Publication Publication Date Title
JP2018190797A (ja) 固体撮像素子および電子機器
JP5213501B2 (ja) 固体撮像装置
CN103137640B (zh) 固态成像设备、照相机和固态成像设备的设计方法
KR101031982B1 (ko) 고상 촬상 디바이스 및 그 구동 방법
CN104115271B (zh) 固态成像装置及其驱动方法
US20180247969A1 (en) Solid-state imaging device, method for manufacturing solid-state imaging device, and electronic apparatus
JP2005268537A (ja) 撮像素子およびそれを備えた撮像装置
US11031430B2 (en) Image sensor with dummy lines for minimizing fixed pattern noise (FPN) and electronic apparatus including the same
EP1850387B1 (en) Solid-state image pickup device
JP2014011253A (ja) 固体撮像装置および電子機器
JP2016219514A (ja) 固体撮像素子
US12369415B2 (en) Image sensing device with multiple transmission gates for global shutter operation
JP4771664B2 (ja) 固体撮像装置及びその駆動方法
JP2020141029A (ja) 固体撮像装置
US20070058060A1 (en) Solid state imaging device and adjustment method thereof
JP2013138237A (ja) 固体撮像装置
JP2011211120A (ja) 固体撮像素子及び撮像装置
JP2008282949A (ja) 電荷転送部及び固体撮像装置
JP2009147714A (ja) 固体撮像装置及びその駆動方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18792040

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20197029910

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2018792040

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 2018792040

Country of ref document: EP

Effective date: 20191128