WO2018209743A1 - Goa电路以及液晶显示器 - Google Patents

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WO2018209743A1
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    • G09G3/3266—Details of drivers for scan electrodes

Definitions

  • the present invention relates to the field of liquid crystal display technology, and in particular to a GOA circuit and a liquid crystal display.
  • GOA Gate Driver on Array, array substrate row drive technology
  • ICs integrated circuits
  • IGZO indium gallium zinc Oxide, indium gallium zinc oxide
  • the size of the thin film transistor is smaller than that of a thin film transistor fabricated using a-Si (amorphous silicon), thereby facilitating narrowing.
  • the manufacture of the bezel display at the same time, due to good device stability, the number of power supplies and thin film transistors used to stabilize the performance of the thin film transistor can be reduced, thereby making a relatively simple GOA circuit and reducing power consumption.
  • gate The RC (resistance-capacitance) delay of the line directly affects the output waveform of the GOA circuit.
  • the high-resolution display has a clearer picture quality and better meets the needs of people for visual enjoyment.
  • high resolution display gate The greater the RC delay of line, the greater the impact of the GOA waveform.
  • the technical problem to be solved by the present invention is to provide a GOA circuit and a liquid crystal display, which can delay the time of the CK signal to a low level, so that the gate signal is completely pulled to a low potential, effectively preventing the slow down time due to the Gate. Mischarged and other issues.
  • a technical solution adopted by the present invention is to provide a GOA circuit including a plurality of cascaded shift register units, wherein each shift register unit includes: a pull-up control circuit, and a control terminal thereof Receiving a first control signal, the first connection end receives the level transmission signal, and the second connection end outputs the second control signal;
  • the pull-up circuit includes a first switch tube, and the control end is coupled to the second connection of the pull-up control circuit The first connection end receives the clock signal, and the second connection end outputs the driving signal;
  • the bootstrap capacitor is coupled between the second connection end of the pull-up control circuit and the second connection end of the first switch tube;
  • the circuit includes a second switch, the control end of which is coupled to the second connection end of the pull-up control circuit, the first connection end receives the clock signal, and the second connection end outputs the level transmission signal; wherein, the first control signal When it is at the first level, the pull-up control circuit is turned off, and the second control signal is output to turn
  • a technical solution adopted by the present invention is to provide a GOA circuit including a plurality of cascaded shift register units, each of the shift register units including: a pull-up control circuit, and the control terminal receives the first a control signal, the first connection end receives the level transmission signal, and the second connection end outputs the second control signal;
  • the pull-up circuit includes a first switch tube, and the control end is coupled to the second connection end of the pull-up control circuit, The first connection end receives the clock signal, and the second connection end outputs the drive signal;
  • the bootstrap capacitor is coupled between the second connection end of the pull-up control circuit and the second connection end of the first switch tube;
  • a liquid crystal display including a display panel and a backlight
  • the display panel including an array substrate, a color filter substrate, and a liquid crystal layer therebetween
  • the array A GOA circuit is disposed on the substrate
  • the GOA circuit includes a plurality of cascaded shift register units, each shift register unit includes: a pull-up control circuit, the control terminal receives the first control signal, and the first connection end receives The second connection end outputs a second control signal
  • the pull-up circuit includes a first switch tube, the control end of which is coupled to the second connection end of the pull-up control circuit, and the first connection end receives the clock signal, The second connection end outputs a driving signal
  • the bootstrap capacitor is coupled between the second connection end of the pull-up control circuit and the second connection end of the first switch tube; wherein, when the first control signal is at the first level, Pulling up the control circuit and outputting a second control signal to turn on the first switch of the pull-up circuit
  • the GOA circuit of the present invention includes a cascaded shift register unit, the shift register unit includes: a pull-up control circuit, and the control terminal receives the first control signal, The first connection end receives the level transmission signal, and the second connection end outputs the second control signal;
  • the pull-up circuit includes a first switch tube, and the control end is coupled to the second connection end of the pull-up control circuit, and the first connection thereof The terminal receives the clock signal, and the second connection end outputs a driving signal;
  • the bootstrap capacitor is coupled between the second connection end of the pull-up control circuit and the second connection end of the first switch tube; wherein, when the first control signal is When the first level is, the pull-up control circuit is turned off, and the second control signal is output to turn on the first switch of the pull-up circuit; and after the falling edge of the clock signal, the first control signal is at the first The level time is greater than the set time value.
  • FIG. 1 is a schematic structural diagram of an embodiment of a GOA circuit provided by the present invention.
  • FIG. 2 is a schematic diagram of a specific circuit in an embodiment of a GOA circuit provided by the present invention.
  • FIG. 3 is a timing diagram of a CK signal in the prior art
  • FIG. 4 is a timing diagram of a CK signal in an embodiment of a GOA circuit provided by the present invention.
  • FIG. 5 is a schematic structural view of an embodiment of a liquid crystal display provided by the present invention.
  • FIG. 1 is a schematic structural diagram of an embodiment of a GOA circuit according to the present invention.
  • the GOA circuit includes a cascaded shift register unit, and the shift register unit includes:
  • the pull-up control circuit 11 has a control terminal receiving the first control signal XCK, a first connection terminal receiving the level transmission signal ST(N-n), and a second connection terminal outputting the second control signal Q(N).
  • the level-transmitted signal may be a scan signal (level-transmitted signal) output by the first-stage GOA circuit.
  • the pull-up circuit 12 includes a first switch T1, the control end of which is coupled to the second connection end of the pull-up control circuit (ie, the second control signal Q(N) is passed), and the first connection end receives the clock signal CK. Its second connection terminal outputs a drive signal G(N).
  • the bootstrap capacitor C is coupled between the second connection end of the pull-up control circuit (ie, the control end of T1) and the second connection end of the first switch tube T1 (ie, G(N)).
  • the function of the bootstrap capacitor is to maintain the high level of Q(N) by the bootstrap action of the capacitor C when G(N) outputs a high level.
  • the GOA circuit in the actual application further includes a pull-down circuit, a pull-down sustain circuit, and the like, and the circuit structure of other constituent circuits is not limited herein.
  • a specific implementation circuit is shown below in the form of an embodiment, as shown in FIG.
  • the GOA circuit also includes:
  • the lower circuit 13 includes a second switch T2, and its control end is coupled to the second connection end of the pull-up control circuit 11 (ie, G(N)), and the first connection end receives the clock signal CK, and the second connection end thereof
  • the output stage transmits a signal ST(N).
  • the stage transmission output terminal ST(N) is similar to the scan output terminal G(N), and it also outputs the CK signal when T2 is turned on, but the output signal is used for the next-level or lower-level GOA circuit. Pull the input of the control circuit.
  • Pull-up control circuit 11 including;
  • the fourth switch T4 has a first connection end coupled to the second connection end of the third switch tube T3, and a second connection end coupled to the control end of the first switch tube T1.
  • the fifth switch tube T5 has a control end coupled to the control end of the first switch tube T1, a first connection end coupled to the first connection end of the fourth switch tube T4, and a second connection end coupled to the scan output end G ( N), for controlling the output level of the third switch tube T3 to be lower than the first connection end level of the third switch tube T3 when the scan output terminal outputs the second level.
  • the first connection end of the third switch tube T3 is connected to the level transmission signal ST(Nn) outputted by the upper stage (or upper n stage) GOA circuit, and the control ends of the third switch tube T3 and the fourth switch tube T4 are connected.
  • the first control signal XCK is entered.
  • XCK is at a high level
  • the level signal ST(Nn) outputted by the GOA circuit of the previous stage is at a high level
  • CK is Low level
  • T3 and T4 are turned on, and the ST(N-n) of the high level is raised by the second control signal Q(N).
  • Q(N) the high level of Q(N)
  • T1 is turned on, but at this time CK is low, so G(N) outputs a low level.
  • XCK is low and CK is high.
  • T3 and T4 are turned off, and Q(N) continues to remain high.
  • Q(N) high level T1 continues to conduct, and CK is high at this time, so G(N) outputs a high level.
  • T5 under the action of Q(N) high level, T5 is turned on, and the high level of G(N) is turned into the first connection end of T4, so that the first connection end of T4
  • the control level is higher than T4, preventing T4 from turning on at this stage due to threshold drift.
  • the GOA circuit further includes a first pull-down circuit 14, a clamp circuit 15, and a second pull-down circuit 16, wherein the first pull-down circuit 14 includes:
  • the sixth switch tube T6 has a first connection end coupled to the scan output end G(N).
  • the seventh switch tube T7 the first connection end of which is coupled to the stage transmission output terminal ST(N);
  • the eighth switch tube T8 has a first connection end coupled to the second output end of the third switch tube T3.
  • the clamp circuit 15 is coupled to the control end and the second connection end of the sixth switch tube T6, the seventh switch tube T7, and the eighth switch tube T8, and is configured to control when the scan output terminal G(N) outputs the second level.
  • the control terminal levels of the six switch tubes T6, the seventh switch tube T7, and the eighth switch tube T8 are lower than the second connection end levels of the sixth switch tube T6, the seventh switch tube T7, and the eighth switch tube T8, and are scanned.
  • the control terminal levels of the sixth switch tube T6, the seventh switch tube T7, and the eighth switch tube T8 are higher than the sixth switch tube T6, the seventh switch tube T7, and the eighth switch tube T8.
  • the second connection level, the second level is higher than the first level.
  • T6 T7, and T8 should be completely cut off, in order to prevent the guidance of T6, T7, and T8.
  • the clamp circuit 15 passes Vss2 to the control terminals of T6, T7, and T8, and Vss1 to the second terminal of T6, T7, and T8, where Vss1>Vss2 ensures that T6, T7, and T8 are completely cut off.
  • T6, T7, and T8 are required to be turned on, and the level of G(N) is pulled low by the low level Vss1. Therefore, the clamp circuit 15 is to the control end of T6, T7, and T8. Passing a high level, Vss1 is connected to the second connection end of T6, T7, T8 to ensure that T6, T7, and T8 are turned on.
  • the second pull-down circuit 16 includes:
  • the ninth switch tube T9 has a first connection end coupled to the second connection end of the third switch tube T3.
  • the tenth switch tube T10 has a first connection end coupled to the stage transmission output terminal ST(N).
  • the eleventh switch tube T11 has a first connection end coupled to the scan output end G(N).
  • the clamp circuit 15 is coupled to the control terminal and the second connection end of the ninth switch tube T9, the tenth switch tube T10, and the eleventh switch tube T11, and is configured to control the ninth switch tube when the scan output end outputs the second level.
  • the control terminal level of the T9, the tenth switch tube T10, and the eleventh switch tube T11 is lower than the second connection end level of the ninth switch tube T9, the tenth switch tube T10, and the eleventh switch tube T11, and is in the scan output.
  • the control terminal level of the ninth switch tube T9, the tenth switch tube T10, and the eleventh switch tube T11 is higher than the ninth switch tube T9, the tenth switch tube T10, and the eleventh switch tube.
  • the second connection level of T11 is coupled to the control terminal and the second connection end of the ninth switch tube T9, the tenth switch tube T10, and the eleventh switch tube T11, and is configured to control the ninth switch tube when the scan output end outputs the second level.
  • the second pull-down circuit 16 of the present embodiment has the same implementation principle as the first pull-down circuit 14 described above, and details are not described herein again.
  • the clamp circuit 15 controls the first pull-down circuit 14 and the second pull-down circuit 16 to work alternately.
  • the clamp circuit 15 includes a first control circuit, a second control circuit, a first clamp terminal, and a second clamp terminal.
  • the first clamp terminal is connected to the third level Vss1, coupled to the second connection end of the sixth switch tube T6, the seventh switch tube 67, and the eighth switch tube 68, and the second clamp terminal is connected to the fourth level Vss2
  • the third level Vss1 is higher than the fourth level Vss2.
  • the first control circuit includes:
  • the twelfth switch tube T12 has a control signal and a first connection end that pass through the first control signal LC1.
  • the thirteenth switch tube T13 has a control end coupled to the second connection end of the twelfth switch tube T12, the first connection end of which is connected to the first control signal LC1, and the second connection end is coupled to the sixth switch tube T6, The control end of the seventh switch tube T7 and the eighth switch tube T8.
  • the fourth switch tube T14 has a control end coupled to the second connection end of the third switch tube T3, a first connection end coupled to the second connection end of the twelfth switch tube T12, and a second connection end coupled to the second connection end Two clamp ends.
  • the fifteenth switch tube T15 has a control end coupled to the second connection end of the third switch tube T3, a first connection end coupled to the second connection end of the thirteenth switch tube T13, and a second connection end coupled to the second connection end Two clamp ends.
  • the control terminal level of the sixth switch tube T6, the seventh switch tube T7, and the eighth switch tube T8 is defined as P(N).
  • the second control circuit includes:
  • the sixteenth switch tube T16 has a control signal and a first connection end that pass through the second control signal LC2.
  • the seventh switch tube T17 has a control end coupled to the second connection end of the sixteenth switch tube, the first connection end of which is connected to the second control signal LC2, and the second connection end is coupled to the ninth switch tube T9, The control end of the ten switch tube T10 and the eleventh switch tube T11.
  • the 18th switch tube T18 has a control end coupled to the second connection end of the third switch tube T3, a first connection end coupled to the second connection end of the sixteenth switch tube T16, and a second connection end coupled to the second connection end Two clamp ends.
  • the 19th switch tube T19 has a control end coupled to the second connection end of the third switch tube T3, a first connection end coupled to the second connection end of the 17th switch tube T17, and a second connection end coupled to the second connection end Two clamp ends.
  • the control terminal level of the ninth switch tube T9, the tenth switch tube T10, and the eleventh switch tube T11 is defined as K(N).
  • the pull-up circuit 11 further includes a capacitor Cb coupled between the scan output terminal G(N) and the control end of the first switch transistor T1.
  • the timing diagrams of the eight groups of CK signals are as shown in FIG. 2, in which CK1 and CK5 are opposite, CK2 and CK6 are opposite, CK3 and CK7 are opposite, and CK4 and CK8 are opposite.
  • the time of the overlap (overlap) between adjacent CKs is called H.
  • ST (N-4) is connected to the ST (N-4) stage of the previous four stages to transmit a signal. For example, if the current stage is the 10th stage, the signal received by the first connection end of T3 is the 6th stage shift register unit.
  • the output stage transmits a signal ST(6).
  • the first connection end of T3 of the first four stages is connected to the STV.
  • the STV in this embodiment is start
  • the pulse trigger signal has one pulse per frame, the pulse width is 8*H, and the overlap between STV and CK1 is H.
  • the first control signal XCK of the first stage is CK1
  • the clock signal CK signal is CK5.
  • the purpose is that when the voltage of Q1 is the voltage of the right shoulder, the low voltage of CK5 controlling G1 can be written, which can make G1 pull to a low potential very quickly.
  • G1 has a good falling waveform.
  • the right shoulder width of Q1 is small (0.8H)
  • the time is relatively short
  • the high resolution display with a large delay of the gate line RC is such that the short time cannot quickly pull the potential of G1. Low, resulting in a shoulder.
  • the existence of the shoulder peak will inevitably lead to the mischarge of the data (data signal) and display an abnormality.
  • the pull-up control circuit when the first control signal XCK is at the first level, the pull-up control circuit is turned on, and the second control signal Q(N) is output to make the first switch of the pull-up circuit
  • the tube T1 is turned on; and after the falling edge of the clock signal CK, the time at which the first control signal is at the first level is greater than the set time value.
  • the first control signal is at a first level for more than 50% of the time.
  • the first control signal of the Nth stage shift register unit is CK(N)
  • the clock signal is CK(N+3)
  • the time length of the CK signal is 8H
  • the rising edge is delayed by H from the rising edge of CK(N), where N is a positive integer and H is a unit time length; wherein the input signals of the first, second, and third stage shift register units are input
  • the level-transmitting signal is the STV signal
  • the rising edge of CK(1) is longer than the rising edge of the STV signal
  • the level-transmitting signal input to the input signal input terminal of the N-th stage shift register unit is N-3.
  • the ST(N-3) signal output from the stage signal output of the stage shift register unit.
  • CK1 is low, T3 and T4 are turned off.
  • CK4 is high, G(1) outputs high potential, Q(1) is subjected to capacitor C coupling effect, and is raised to a higher potential; P(1), K(1) continue to be maintained. Low potential.
  • CK1 and CK4 are both low, but Q(1) is degraded due to the coupling effect, but it is still in a high potential operation state. Therefore, the low potential of CK4 is transmitted to G(1), and G(1) is pulled to a low potential.
  • the time when the above G(1) is pulled to the low potential is 2.8H, and such a long time is enough to cause G(1) to be pulled to a low potential, effectively preventing the problem that the Gate falling time is slow.
  • CK1 is high, the low potential of STV is transmitted to Q(1), and Q(1) is pulled to low potential; at the same time, K(1) is low and P(1) is high. T6, T7, and T8 are turned on, and Q(1) and G(1) are further pulled to a low potential.
  • the switching transistor mentioned in each of the above embodiments is a TFT (Thin Film Transistor) fabricated by IGZO.
  • the TFT in the above embodiment is N-type, the control terminal is a gate, and the first connection end is a source.
  • the second connection end is a drain; or the control end thereof is a gate, the first connection end is a drain, and the second connection end is a source.
  • the P-type TFT may be used to connect the circuits, and it is only necessary to adjust the order of the control terminal or the source and the drain in accordance with the above embodiments.
  • FIG. 5 is a schematic structural diagram of an embodiment of a liquid crystal display according to the present invention.
  • the liquid crystal display includes a display panel 51 and a driving circuit 52.
  • the driving circuit 52 is disposed on a side of the display panel 51 for driving the display panel. 51.
  • the driving circuit 52 is a GOA circuit as described in the above embodiments, and its working principle and circuit structure are similar, and details are not described herein again.

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Abstract

一种GOA电路以及液晶显示器，GOA电路包括：上拉控制电路(11)，其控制端接收第一控制信号(XCK)，其第一连接端接收级传信号(ST(N-n))，其第二连接端输出第二控制信号(Q(N))；上拉电路(12)，包括第一开关管(T1)，其控制端耦接上拉控制电路(11)的第二连接端，其第一连接端接收时钟信号(CK)，其第二连接端输出驱动信号(G(N))；其中，当第一控制信号(XCK)为第一电平时，上拉控制电路(11)断开，并输出第二控制信号(Q(N))，以使上拉电路(12)的第一开关管(T1)接通；以及在时钟信号(CK)的下降沿之后，第一控制信号(XCK)处于第一电平的时间大于设定时间值。通过延迟时钟信号(CK)低电平的时间，使得栅极信号完全被拉到低电位，有效的防止了因Gate下降时间慢而引起的错充等问题。

Description

GOA电路以及液晶显示器
【技术领域】
本发明涉及液晶显示技术领域，特别是涉及GOA电路以及液晶显示器。
【背景技术】
GOA(Gate Driver on Array，阵列基板行驱动)技术可以有利于制作窄边框或者无边框的显示产品，并且，能减少外接集成电路(IC)的绑定工序，有利于提升产能并降低产品的成本，因而得到广泛的应用与研究。
IGZO(indium gallium zinc oxide，铟镓锌氧化物)，由于其具有高的迁移率和良好的器件稳定性，在制作GOA电路时，可以减少GOA电路的复杂度，得到了广泛的应用。具体地，由于具有高的迁移率，将其用于制作GOA电路中的薄膜晶体管时，薄膜晶体管的尺寸相对于采用a-Si(非晶硅)而制作的薄膜晶体管要小，进而有利于窄边框显示器的制作；同时，由于良好的器件稳定性，可以减少用于稳定薄膜晶体管性能的电源和薄膜晶体管的数量，进而制作出相对简单的GOA电路，并且降低功耗。
然而，gate line(栅线)的RC(电阻-电容)延迟直接影响GOA电路输出波形的好坏，高分辨率的显示器画质更清晰，更能满足人们对视觉享受的需求。但是，高分辨率的显示器gate line 的RC延迟越大, GOA波形受到影响也越大。
【发明内容】
本发明主要解决的技术问题是提供GOA电路以及液晶显示器，能够通过延迟CK信号低电平的时间，从而使得栅极信号完全被拉到低电位，有效的防止了因Gate下降时间慢而引起的错充等问题。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种GOA电路，包括多个级联的移位寄存单元，其中，每个移位寄存单元包括：上拉控制电路，其控制端接收第一控制信号，其第一连接端接收级传信号，其第二连接端输出第二控制信号；上拉电路，包括第一开关管，其控制端耦接上拉控制电路的第二连接端，其第一连接端接收时钟信号，其第二连接端输出驱动信号；自举电容，耦接于上拉控制电路的第二连接端和第一开关管的第二连接端之间；下传电路，包括第二开关管，其控制端耦接上拉控制电路的第二连接端，其第一连接端接收时钟信号，其第二连接端输出级传信号；其中，当第一控制信号为第一电平时，上拉控制电路断开，并输出的第二控制信号，以使上拉电路的第一开关管接通；以及在时钟信号的下降沿之后，第一控制信号在周期内处于第一电平的时间大于50%。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种GOA电路，包括多个级联的移位寄存单元，每个移位寄存单元包括：上拉控制电路，其控制端接收第一控制信号，其第一连接端接收级传信号，其第二连接端输出第二控制信号；上拉电路，包括第一开关管，其控制端耦接上拉控制电路的第二连接端，其第一连接端接收时钟信号，其第二连接端输出驱动信号；自举电容，耦接于上拉控制电路的第二连接端和第一开关管的第二连接端之间；其中，当第一控制信号为第一电平时，上拉控制电路断开，并输出的第二控制信号，以使上拉电路的第一开关管接通；以及在时钟信号的下降沿之后，第一控制信号处于第一电平的时间大于设定时间值。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种液晶显示器，该液晶显示器包括显示面板和背光，显示面板包括阵列基板、彩膜基板以及其之间的液晶层，该阵列基板上设置有GOA电路，该GOA电路，包括多个级联的移位寄存单元，每个移位寄存单元包括：上拉控制电路，其控制端接收第一控制信号，其第一连接端接收级传信号，其第二连接端输出第二控制信号；上拉电路，包括第一开关管，其控制端耦接上拉控制电路的第二连接端，其第一连接端接收时钟信号，其第二连接端输出驱动信号；自举电容，耦接于上拉控制电路的第二连接端和第一开关管的第二连接端之间；其中，当第一控制信号为第一电平时，上拉控制电路断开，并输出的第二控制信号，以使上拉电路的第一开关管接通；以及在时钟信号的下降沿之后，第一控制信号处于第一电平的时间大于设定时间值。
本发明的有益效果是：区别于现有技术的情况，本发明的GOA电路包括级联的移位寄存单元，该移位寄存单元包括：上拉控制电路，其控制端接收第一控制信号，其第一连接端接收级传信号，其第二连接端输出第二控制信号；上拉电路，包括第一开关管，其控制端耦接上拉控制电路的第二连接端，其第一连接端接收时钟信号，其第二连接端输出驱动信号；自举电容，耦接于上拉控制电路的第二连接端和第一开关管的第二连接端之间；其中，当第一控制信号为第一电平时，上拉控制电路断开，并输出的第二控制信号，以使上拉电路的第一开关管接通；以及在时钟信号的下降沿之后，第一控制信号处于第一电平的时间大于设定时间值。通过上述方式，能够通过延迟CK信号低电平的时间，从而使得栅极信号完全被拉到低电位，有效的防止了因Gate下降时间慢而引起的错充等问题。
【附图说明】
图1是本发明提供的GOA电路一实施例的结构示意图；
图2是本发明提供的GOA电路一实施例中一具体的电路示意图；
图3是现有技术中CK信号的时序示意图；
图4是本发明提供的GOA电路一实施例中CK信号的时序示意图；
图5是本发明提供的液晶显示器一实施例的结构示意图。
【具体实施方式】
参阅图1，图1是本发明提供的GOA电路一实施例的结构示意图，该GOA电路包括级联的移位寄存单元，该移位寄存单元包括：
上拉控制电路11，其控制端接收第一控制信号XCK，其第一连接端接收级传信号ST(N-n)，其第二连接端输出第二控制信号Q(N)。
其中，级传信号可以是前n级GOA电路输出的扫描信号（级传信号），下面会给出一具体的实施例，这里不再赘述。
上拉电路12，包括第一开关管T1，其控制端耦接上拉控制电路的第二连接端（即通入第二控制信号Q(N)），其第一连接端接收时钟信号CK，其第二连接端输出驱动信号G(N)。
自举电容C，耦接于上拉控制电路的第二连接端（即T1的控制端）和第一开关管T1的第二连接端（即G(N)）之间。
其中，自举电容的作用在于，在G(N)输出高电平时，通过电容C的自举作用，保持Q(N)的高电平。
可以理解的，实际应用中的GOA电路还包括下拉电路、下拉维持电路等，这里对其他组成电路的电路结构不作限定。
下面以一种实施例的形式给出一种具体的实施电路，如图2所示。
该GOA电路还包括：
下传电路13，包括第二开关管T2，其控制端耦接上拉控制电路11的第二连接端（即G(N)），其第一连接端接收时钟信号CK，其第二连接端输出级传信号ST(N)。其中，级传输出端ST(N)与扫描输出端G(N)类似，其也是在T2导通时输出CK信号，但其输出的信号是用于下一级或下n级GOA电路的上拉控制电路的输入。
上拉控制电路11，包括;
第三开关管T3。
第四开关管T4，其第一连接端耦接第三开关管T3的第二连接端，其第二连接端耦接第一开关管T1的控制端。
第五开关管T5，其控制端耦接第一开关管T1的控制端，其第一连接端耦接第四开关管T4的第一连接端，其第二连接端耦接扫描输出端G(N)，用于在扫描输出端输出第二电平时，控制第三开关管T3的控制端电平低于第三开关管T3的第一连接端电平。
其中，第三开关管T3的第一连接端通入上一级(或上n级)GOA电路输出的级传信号ST(N-n)，第三开关管T3和第四开关管T4的控制端通入第一控制信号XCK。
可以理解的，在该级GOA电路的扫描准备阶段(即扫描阶段的前一阶段)，XCK为高电平，上一级GOA电路输出的级传信号ST(N-n)为高电平，CK为低电平。
具体地，在XCK的高电平作用下，T3和T4导通，高电平的ST(N-n)对似的第二控制信号Q(N)抬高。在Q(N)高电平的作用下，T1导通，但此时CK为低电平，因此G(N)输出低电平。
在扫描阶段，XCK为低电平，CK为高电平。
具体地，在XCK低电平的作用下，T3和T4截止，Q(N)继续保持高电平。在Q(N)高电平的作用下，T1继续导通，此时CK为高电平，因此G(N)输出高电平。
值得注意的是，在此阶段中，在Q(N)高电平的作用下，T5导通，G(N)的高电平通入T4的第一连接端，使得T4的第一连接端的电平高于T4的控制端，防止T4在此阶段出现阈值漂移而导通。
另外，该GOA电路还包括第一下拉电路14、箝位电路15和第二下拉电路16，其中，第一下拉电路14包括：
第六开关管T6，其第一连接端耦接扫描输出端G(N)。
第七开关管T7，其第一连接端耦接级传输出端ST(N)；
第八开关管T8，其第一连接端耦接第三开关管T3的第二输出端。
箝位电路15耦接第六开关管T6、第七开关管T7、第八开关管T8的控制端和第二连接端，用于在扫描输出端G(N)输出第二电平时，控制第六开关管T6、第七开关管T7、第八开关管T8的控制端电平低于第六开关管T6、第七开关管T7、第八开关管T8的第二连接端电平，在扫描输出端输出第二电平时，控制第六开关管T6、第七开关管T7、第八开关管T8的控制端电平高于第六开关管T6、第七开关管T7、第八开关管T8的第二连接端电平，第二电平高于第一电平。
可以理解的，在G(N)输出高电平时，T1、T5打开，Q(N)为高电平；此时，应当保证T6、T7、T8完全截止，为了防止T6、T7、T8的导通阈值漂移，箝位电路15向T6、T7、T8的控制端通入Vss2，向T6、T7、T8的第二连接端通入Vss1，其中，Vss1＞Vss2，保证T6、T7、T8完全截止。
在G(N)输出低电平时，需要T6、T7、T8导通，通过低电平Vss1来拉低G(N)的电平，因此，箝位电路15向T6、T7、T8的控制端通入一高电平，向T6、T7、T8的第二连接端通入Vss1，保证T6、T7、T8导通。
其中，第二下拉电路16包括：
第九开关管T9，其第一连接端耦接第三开关管T3的第二连接端。
第十开关管T10，其第一连接端耦接级传输出端ST(N)。
第十一开关管T11，其第一连接端耦接扫描输出端G(N)。
箝位电路15耦接第九开关管T9、第十开关管T10、第十一开关管T11的控制端和第二连接端，用于在扫描输出端输出第二电平时，控制第九开关管T9、第十开关管T10、第十一开关管T11的控制端电平低于第九开关管T9、第十开关管T10、第十一开关管T11的第二连接端电平，在扫描输出端输出第二电平时，控制第九开关管T9、第十开关管T10、第十一开关管T11的控制端电平高于第九开关管T9、第十开关管T10、第十一开关管T11的第二连接端电平。
可以理解的，本实施方式的第二下拉电路16与上述第一下拉电路14的实施原理相同，这里不再赘述。
可选的，在本实施方式中，箝位电路15控制第一下拉电路14和第二下拉电路16交替工作。
具体地，箝位电路15包括第一控制电路、第二控制电路、第一箝位端、第二箝位端。
第一箝位端通入第三电平Vss1，耦接第六开关管T6、第七开关管67、第八开关管68的第二连接端，第二箝位端通入第四电平Vss2，第三电平Vss1高于第四电平Vss2。
第一控制电路包括：
第十二开关管T12，其控制端和第一连接端通入第一控制信号LC1。
第十三开关管T13，其控制端耦接第十二开关管T12的第二连接端，其第一连接端通入第一控制信号LC1，其第二连接端耦接第六开关管T6、第七开关管T7、第八开关管T8的控制端。
第十四开关管T14，其控制端耦接第三开关管T3的第二连接端，其第一连接端耦接第十二开关管T12的第二连接端，其第二连接端耦接第二箝位端。
第十五开关管T15，其控制端耦接第三开关管T3的第二连接端，其第一连接端耦接第十三开关管T13的第二连接端，其第二连接端耦接第二箝位端。
其中，定义第六开关管T6、第七开关管T7、第八开关管T8的控制端电平为P(N)。
第二控制电路包括：
第十六开关管T16，其控制端和第一连接端通入第二控制信号LC2。
第十七开关管T17，其控制端耦接第十六开关管的第二连接端，其第一连接端通入第二控制信号LC2，其第二连接端耦接第九开关管T9、第十开关管T10、第十一开关管T11的控制端。
第十八开关管T18，其控制端耦接第三开关管T3的第二连接端，其第一连接端耦接第十六开关管T16的第二连接端，其第二连接端耦接第二箝位端。
第十九开关管T19，其控制端耦接第三开关管T3的第二连接端，其第一连接端耦接第十七开关管T17的第二连接端，其第二连接端耦接第二箝位端。
其中，定义第九开关管T9、第十开关管T10、第十一开关管T11的控制端电平为K(N)。
可选的，上拉电路11还包括电容Cb，耦接于扫描输出端G(N)与第一开关管T1的控制端之间。
下面以上述提供的一具体实施电路和8组CK信号分别对现有技术和本实施例进行对比分析说明。
在现有技术中，8组CK信号的时序图如图2所示，其中，CK1和CK5相反、CK2和CK6相反、CK3和CK7相反、CK4和CK8相反。相邻CK之间的overlap（重叠部分）的时间取名叫做H。ST(N-4)连接前面四级的ST(N-4)级传输出信号，例如，当前级为第10级，则T3的第一连接端接收的信号即为第6级移位寄存单元输出级传信号ST(6)。
可选的，前四级（即第一级、第二级、第三极以及第四级）的T3的第一连接端跟STV相连。本实施例中的STV是start pulse触发信号，每一帧有一个脉冲，脉宽为8*H，STV和CK1之间的overlap为H.
这里以第一级为例，第一级的第一控制信号XCK为CK1，时钟信号CK信号为CK5，在实际应用中，为了能使得G1有很好的下降波形，我们会将Q1节点的波形设计成凸字形，目的是，当Q1电压为右肩的电压，控制G1的CK5的低电压可以写入，能够使得G1很快的拉到低电位。从而G1有很好的下降波形。但是，现有技术中Q1的右肩宽度很小（0.8H），时间上比较短，对栅线RC延迟较大的高分辨显示来讲，这样短的时间，不能很快将G1的电位拉低，导致会伴有一个肩峰。肩峰的存在，必然导致data（数据信号）的错充，显示异常。
在参阅图4，在本实施例中，当第一控制信号XCK为第一电平时，上拉控制电路打开，并输出的第二控制信号Q(N)，以使上拉电路的第一开关管T1接通；以及在时钟信号CK的下降沿之后，第一控制信号处于第一电平的时间大于设定时间值。
可选的，第一控制信号在周期内处于第一电平的时间大于50%。
在本实施例中，第N级移位寄存单元的第一控制信号为CK（N），时钟信号为CK（N+3），CK信号一个周期的时间长度为8H，CK（N+1）的上升沿比CK（N）的上升沿延迟H，其中，N为正整数，H为单位时间长度；其中，第一、第二、第三级移位寄存单元的级传信号输入端输入的级传信号为STV信号，CK（1）的上升沿比STV信号的上升沿延H，N大于3时，第N级移位寄存单元的级传信号输入端输入的级传信号为N-3级移位寄存单元的级传信号输出端输出的ST（N-3）信号。
具体地，继续以G(1)对电路的工作状态进行说明。
假设在这一帧中，LC1为高电位H，LC2为低电位L。
当G(N)=G(1)时,T3的第一连接端连接STV, T1的第一连接端通入CK4，T3、T4的控制端通入CK1。
当STV为高电位，CK1为高电位，T3、T4打开，STV高电位传入到Q(1)，Q点为高电位。同时，T1打开，此时，CK4是低电位，所以G(1)为低电位；同时，P(1)，Q(1)为低，T6、T7、T8、T9、T10、T11为关闭，Vss的低电位不会影响G(1)的电位。
然后，CK1为低电位， T3、T4关闭，此时，CK4为高电位，G(1)输出高电位，Q(1)受到电容C耦合效应，被抬升到更高的电位；P(1)，K(1)继续保持低电位。
然后，CK1，CK4都是低电位，但是Q(1)由于受到耦合效应，电位有所下降，但仍然处于高电位的工作状态。所以CK4的低电位被传到G(1)，G(1)被拉到低电位。
上述G(1)被拉到低电位这一阶段的时间为2.8H，这么长的时间已经足够使得G(1)被拉到低电位，有效的防止了Gate下降时间慢的问题。
然后，CK1为高电位，STV的低电位传到Q(1)，Q(1)被拉到低电位；同时，K(1)为低电位，P(1)为高电位， T6、T7、T8打开，Q(1)、G(1)进一步的被拉到低电位。
通过上述方式，能够通过延迟CK信号低电平的时间，从而使得栅极信号完全被拉到低电位，有效的防止了因Gate下降时间慢而引起的错充等问题。
可以理解的，本领域技术人员应当知道，上述的开关管的第一连接端和第二连接端并不表示开关管引脚的顺序，而是对开关管引脚的特定命名。上述各个实施方式中提到的开关管为IGZO制作的TFT(薄膜晶体管)，可选的，在上述实施方式中的TFT为N型，其控制端为栅极，其第一连接端为源极，其第二连接端为漏极；或其控制端为栅极，其第一连接端为漏极，其第二连接端为源极。
另外，在其他实施方式中，也可以采用P型TFT进行电路的连接，仅需要在上述实施方式的基础上对控制端电平或者源极、漏极的顺序进行相应的调整即可。
参阅图5，图5是本发明液晶显示器一实施方式的结构示意图，该液晶显示器包括显示面板51以及驱动电路52，其中，驱动电路52设置于显示面板51的侧边，用于驱动该显示面板51。
具体地，该驱动电路52是如上述各个实施方式所述的GOA电路，其工作原理和电路结构类似，这里不再赘述。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (19)

  1. 一种GOA电路，包括多个级联的移位寄存单元，其中，每个所述移位寄存单元包括：
    上拉控制电路，其控制端接收第一控制信号，其第一连接端接收级传信号，其第二连接端输出第二控制信号；
    上拉电路，包括第一开关管，其控制端耦接所述上拉控制电路的第二连接端，其第一连接端接收时钟信号，其第二连接端输出驱动信号；
    自举电容，耦接于所述上拉控制电路的第二连接端和所述第一开关管的第二连接端之间；
    下传电路，包括第二开关管，其控制端耦接所述上拉控制电路的第二连接端，其第一连接端接收所述时钟信号，其第二连接端输出级传信号；
    其中，当所述第一控制信号为第一电平时，所述上拉控制电路断开，并输出的所述第二控制信号，以使所述上拉电路的第一开关管接通；以及
    在所述时钟信号的下降沿之后，所述第一控制信号在周期内处于所述第一电平的时间大于50%。
  2. 根据权利要求1所述的GOA电路，其中，
    第N级移位寄存单元的第一控制信号为CK(N)，时钟信号为CK(N+3)，CK信号一个周期的时间长度为8H，CK(N+1)的上升沿比CK(N)的上升沿延迟H，其中，N为正整数，H为单位时间长度；
    其中，第一、第二、第三级移位寄存单元的级传信号输入端输入的级传信号为STV信号，CK(1)的上升沿比所述STV信号的上升沿延H，N大于3时，第N级移位寄存单元的级传信号输入端输入的级传信号为N-3级移位寄存单元的级传信号输出端输出的ST(N-3)信号。
  3. 根据权利要求1所述的GOA电路，其中，所述上拉控制电路包括：
    第三开关管；
    第四开关管，其第一连接端耦接所述第三开关管的第二连接端，其第二连接端耦接所述第一开关管的控制端；
    第五开关管，其控制端耦接所述第一开关管的控制端，其第一连接端耦接所述第四开关管的第一连接端，其第二连接端耦接所述第一开关管的第二连接端，用于在所述第一开关管的第二连接端输出高电平时，控制所述第三开关管的控制端电平低于所述第三开关管的第一连接端电平。
  4. 根据权利要求3所述的GOA电路，其中，所述GOA电路还包括第一下拉电路和箝位电路；
    所述第一下拉电路包括：
    第六开关管，其第一连接端耦接所述第一开关管的第二连接端；
    第七开关管，其第一连接端耦接所述第二开关管的第二连接端；
    第八开关管，其第一连接端耦接所述第四开关管的第二连接端；
    所述箝位电路耦接所述第六开关管、所述第七开关管、所述第八开关管的控制端和第二连接端，用于在所述第一开关管的第二连接端输出高电平时，控制所述第六开关管、所述第七开关管、所述第八开关管的控制端电平低于所述第六开关管、所述第七开关管、所述第八开关管的第二连接端电平，在所述第一开关管的第二连接端输出低电平时，控制所述第六开关管、所述第七开关管、所述第八开关管的控制端电平高于所述第六开关管、所述第七开关管、所述第八开关管的第二连接端电平。
  5. 根据权利要求4所述的GOA电路，其中，所述GOA电路还包括第二下拉电路；
    所述第二下拉电路包括：
    第九开关管，其第一连接端耦接所述第一开关管的第二连接端；
    第十开关管，其第一连接端耦接所述第二开关管的第二连接端；
    第十一开关管，其第一连接端耦接所述第四开关管的第二连接端；
    所述箝位电路耦接所述第九开关管、所述第十开关管、所述第十一开关管的控制端和第二连接端，用于在所述第一开关管的第二连接端输出高电平时，控制所述第九开关管、所述第十开关管、所述第十一开关管的控制端电平低于所述第九开关管、所述第十开关管、所述第十一开关管的第二连接端电平，在所述第一开关管的第二连接端输出低电平时，控制所述第九开关管、所述第十开关管、所述第十一开关管的控制端电平高于所述第九开关管、所述第十开关管、所述第十一开关管的第二连接端电平；
    其中，所述箝位电路控制所述第一下拉电路和所述第二下拉电路交替工作。
  6. 根据权利要求4所述的GOA电路，其中，所述箝位电路包括第一控制电路、第一箝位端、第二箝位端；
    第一箝位端通入第一低电平，耦接所述第六开关管、所述第七开关管、所述第八开关管的第二连接端，第二箝位端通入第二低电平，所述第一低电平高于所述第二低电平；
    所述第一控制电路包括：
    第十二开关管，其控制端和第一连接端通入第三控制信号；
    第十三开关管，其控制端耦接所述第十二开关管的第二连接端，其第一连接端通入所述第三控制信号，其第二连接端耦接所述第六开关管、所述第七开关管、所述第八开关管的控制端；
    第十四开关管，其控制端耦接所述第四开关管的第二连接端，其第一连接端耦接所述第十二开关管的第二连接端，其第二连接端耦接所述第二箝位端；
    第十五开关管，其控制端耦接所述第四开关管的第二连接端，其第一连接端耦接所述第十三开关管的第二连接端，其第二连接端耦接所述第二箝位端。
  7. 根据权利要求6所述的GOA电路，其中，所述箝位电路还包括第二控制电路；
    所述第二控制电路包括：
    第十六开关管，其控制端和第一连接端通入第四控制信号；
    第十七开关管，其控制端耦接所述第十六开关管的第二连接端，其第一连接端通入所述第四控制信号，其第二连接端耦接所述第九开关管、所述第十开关管、所述第十一开关管的控制端；
    第十八开关管，其控制端耦接所述第四开关管的第二连接端，其第一连接端耦接所述第十六开关管的第二连接端，其第二连接端耦接所述第二箝位端；
    第十九开关管，其控制端耦接所述第四开关管的第二连接端，其第一连接端耦接所述第十七开关管的第二连接端，其第二连接端耦接所述第二箝位端。
  8. 一种GOA电路，包括多个级联的移位寄存单元，其中，每个所述移位寄存单元包括：
    上拉控制电路，其控制端接收第一控制信号，其第一连接端接收级传信号，其第二连接端输出第二控制信号；
    上拉电路，包括第一开关管，其控制端耦接所述上拉控制电路的第二连接端，其第一连接端接收时钟信号，其第二连接端输出驱动信号；
    自举电容，耦接于所述上拉控制电路的第二连接端和所述第一开关管的第二连接端之间；
    其中，当所述第一控制信号为第一电平时，所述上拉控制电路断开，并输出的所述第二控制信号，以使所述上拉电路的第一开关管接通；以及
    在所述时钟信号的下降沿之后，所述第一控制信号处于第一电平的时间大于设定时间值。
  9. 根据权利要求8所述的GOA电路，其中，所述第一控制信号在周期内处于所述第一电平的时间大于50%。
  10. 根据权利要求8所述的GOA电路，其中，
    所述移位寄存单元还包括下传电路，所述下传电路包括第二开关管，其控制端耦接所述上拉控制电路的第二连接端，其第一连接端接收所述时钟信号，其第二连接端输出级传信号。
  11. 根据权利要求10所述的GOA电路，其中，
    第N级移位寄存单元的第一控制信号为CK(N)，时钟信号为CK(N+3)，CK信号一个周期的时间长度为8H，CK(N+1)的上升沿比CK(N)的上升沿延迟H，其中，N为正整数，H为单位时间长度；
    其中，第一、第二、第三级移位寄存单元的级传信号输入端输入的级传信号为STV信号，CK(1)的上升沿比所述STV信号的上升沿延H，N大于3时，第N级移位寄存单元的级传信号输入端输入的级传信号为N-3级移位寄存单元的级传信号输出端输出的ST(N-3)信号。
  12. 根据权利要求10所述的GOA电路，其中，所述上拉控制电路包括：
    第三开关管；
    第四开关管，其第一连接端耦接所述第三开关管的第二连接端，其第二连接端耦接所述第一开关管的控制端；
    第五开关管，其控制端耦接所述第一开关管的控制端，其第一连接端耦接所述第四开关管的第一连接端，其第二连接端耦接所述第一开关管的第二连接端，用于在所述第一开关管的第二连接端输出高电平时，控制所述第三开关管的控制端电平低于所述第三开关管的第一连接端电平。
  13. 根据权利要求12所述的GOA电路，其中，所述GOA电路还包括第一下拉电路和箝位电路；
    所述第一下拉电路包括：
    第六开关管，其第一连接端耦接所述第一开关管的第二连接端；
    第七开关管，其第一连接端耦接所述第二开关管的第二连接端；
    第八开关管，其第一连接端耦接所述第四开关管的第二连接端；
    所述箝位电路耦接所述第六开关管、所述第七开关管、所述第八开关管的控制端和第二连接端，用于在所述第一开关管的第二连接端输出高电平时，控制所述第六开关管、所述第七开关管、所述第八开关管的控制端电平低于所述第六开关管、所述第七开关管、所述第八开关管的第二连接端电平，在所述第一开关管的第二连接端输出低电平时，控制所述第六开关管、所述第七开关管、所述第八开关管的控制端电平高于所述第六开关管、所述第七开关管、所述第八开关管的第二连接端电平。
  14. 根据权利要求13所述的GOA电路，其中，所述GOA电路还包括第二下拉电路；
    所述第二下拉电路包括：
    第九开关管，其第一连接端耦接所述第一开关管的第二连接端；
    第十开关管，其第一连接端耦接所述第二开关管的第二连接端；
    第十一开关管，其第一连接端耦接所述第四开关管的第二连接端；
    所述箝位电路耦接所述第九开关管、所述第十开关管、所述第十一开关管的控制端和第二连接端，用于在所述第一开关管的第二连接端输出高电平时，控制所述第九开关管、所述第十开关管、所述第十一开关管的控制端电平低于所述第九开关管、所述第十开关管、所述第十一开关管的第二连接端电平，在所述第一开关管的第二连接端输出低电平时，控制所述第九开关管、所述第十开关管、所述第十一开关管的控制端电平高于所述第九开关管、所述第十开关管、所述第十一开关管的第二连接端电平；
    其中，所述箝位电路控制所述第一下拉电路和所述第二下拉电路交替工作。
  15. 根据权利要求13所述的GOA电路，其中，所述箝位电路包括第一控制电路、第一箝位端、第二箝位端；
    第一箝位端通入第一低电平，耦接所述第六开关管、所述第七开关管、所述第八开关管的第二连接端，第二箝位端通入第二低电平，所述第一低电平高于所述第二低电平；
    所述第一控制电路包括：
    第十二开关管，其控制端和第一连接端通入第三控制信号；
    第十三开关管，其控制端耦接所述第十二开关管的第二连接端，其第一连接端通入所述第三控制信号，其第二连接端耦接所述第六开关管、所述第七开关管、所述第八开关管的控制端；
    第十四开关管，其控制端耦接所述第四开关管的第二连接端，其第一连接端耦接所述第十二开关管的第二连接端，其第二连接端耦接所述第二箝位端；
    第十五开关管，其控制端耦接所述第四开关管的第二连接端，其第一连接端耦接所述第十三开关管的第二连接端，其第二连接端耦接所述第二箝位端。
  16. 根据权利要求15所述的GOA电路，其中，所述箝位电路还包括第二控制电路；
    所述第二控制电路包括：
    第十六开关管，其控制端和第一连接端通入第四控制信号；
    第十七开关管，其控制端耦接所述第十六开关管的第二连接端，其第一连接端通入所述第四控制信号，其第二连接端耦接所述第九开关管、所述第十开关管、所述第十一开关管的控制端；
    第十八开关管，其控制端耦接所述第四开关管的第二连接端，其第一连接端耦接所述第十六开关管的第二连接端，其第二连接端耦接所述第二箝位端；
    第十九开关管，其控制端耦接所述第四开关管的第二连接端，其第一连接端耦接所述第十七开关管的第二连接端，其第二连接端耦接所述第二箝位端。
  17. 一种液晶显示器，包括GOA电路，其中，GOA电路包括多个级联的移位寄存单元，其中，每个所述移位寄存单元包括：
    上拉控制电路，其控制端接收第一控制信号，其第一连接端接收级传信号，其第二连接端输出第二控制信号；
    上拉电路，包括第一开关管，其控制端耦接所述上拉控制电路的第二连接端，其第一连接端接收时钟信号，其第二连接端输出驱动信号；
    自举电容，耦接于所述上拉控制电路的第二连接端和所述第一开关管的第二连接端之间；
    其中，当所述第一控制信号为第一电平时，所述上拉控制电路断开，并输出的所述第二控制信号，以使所述上拉电路的第一开关管接通；以及
    在所述时钟信号的下降沿之后，所述第一控制信号处于第一电平的时间大于设定时间值。
  18. 根据权利要求17所述的液晶显示器，其中，所述第一控制信号在周期内处于所述第一电平的时间大于50%。
  19. 根据权利要求17所述的液晶显示器，其中，
    所述移位寄存单元还包括下传电路，所述下传电路包括第二开关管，其控制端耦接所述上拉控制电路的第二连接端，其第一连接端接收所述时钟信号，其第二连接端输出级传信号。
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