WO2018235137A1 - 半導体装置 - Google Patents

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hemt
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雄司 森永
淳志 久徳
芳彦 菊地
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Shindengen Electric Manufacturing Co Ltd
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    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a semiconductor device having a power supply circuit.
  • a semiconductor device having a power supply circuit that converts a power supply voltage into a desired voltage and outputs the converted voltage is known.
  • the power supply circuit includes an inverter, a rectifier, a DC / DC converter, and the like.
  • Such a semiconductor device is used, for example, in a power conditioner of a solar power generation system, a server device, and the like.
  • a half bridge circuit or a full bridge circuit is used. These circuits have a structure in which semiconductor switching elements are cascaded.
  • GaN-HEMTs high electron mobility transistors
  • Patent Document 1 describes an LED driving device using a GaN-HEMT.
  • the influence of the parasitic inductance in the wiring of the power supply circuit becomes much greater than before with the high speed operation. This may cause a malfunction of the power supply circuit.
  • an object of the present invention is to provide a semiconductor device capable of suppressing a malfunction of a power supply circuit having a GaN-HEMT.
  • the semiconductor device is An insulating substrate, A first conductive pattern portion formed on the insulating substrate; A second conductive pattern portion formed on the insulating substrate; A third conductive pattern portion formed on the insulating substrate; A fourth conductive pattern portion formed on the insulating substrate; A fifth conductive pattern portion formed on the insulating substrate; A first GaN-HEMT having a first GaN main electrode, a second GaN main electrode, and a first GaN gate electrode, and disposed on the first conductive pattern portion; A first MOS having a first MOS main electrode, a second MOS main electrode, and a first MOS gate electrode, wherein the first MOS main electrode is electrically connected to the second GaN main electrode.
  • a second GaN-HEMT having a third GaN main electrode, a fourth GaN main electrode, and a second GaN gate electrode, and disposed on the second conductive pattern portion;
  • a second MOS having a third MOS main electrode, a fourth MOS main electrode and a second MOS gate electrode, wherein the third MOS main electrode is electrically connected to the fourth GaN main electrode -FET,
  • a bypass capacitor having a first electrode and a second electrode;
  • the first GaN main electrode of the first GaN-HEMT is electrically connected to the third conductive pattern portion, and the second MOS main electrode of the first MOS-FET is the The third GaN main electrode of the second GaN-HEMT is electrically connected to the fourth conductive pattern portion; and the second MOS-FET is electrically connected to the fourth conductive pattern portion.
  • the fourth MOS main electrode of the second invention is electrically connected to the fifth conductive pattern portion, and the first electrode of the bypass capacitor is electrically connected to the third conductive pattern portion;
  • the second electrode is electrically connected to the fifth conductive pattern portion,
  • the first GaN-HEMT has a first side and a second side opposite to the first side, and the second GaN-HEMT has a third side and the third side.
  • a fourth side opposite to The first GaN main electrode of the first GaN-HEMT is provided along the first side
  • the third GaN main electrode of the second GaN-HEMT is the third side A first virtual line extending along the first side and a second virtual line extending along the third side
  • the second GaN-HEMT has a fifth side connecting the third side and the fourth side
  • the fifth conductive pattern portion is a conductive pattern facing the fifth side
  • the second GaN gate electrode of the second GaN-HEMT is electrically connected to the fifth conductive pattern portion through a connecting member
  • the connecting member is the fifth side and the conductive pattern. It is characterized in that it is orthogonal to the side.
  • the first GaN-HEMT and the second GaN-HEMT are normally on type transistors, and the first MOS-FET and the second MOS-FET are normally off transistors. It may be made to be.
  • connection member may be a metal wire or a connector.
  • the first GaN main electrode of the first GaN-HEMT is electrically connected to the high voltage side terminal through the third conductive pattern portion, and the fourth main surface of the second MOS-FET is The MOS main electrode may be electrically connected to the low voltage side terminal through the fifth conductive pattern portion.
  • the insulating substrate has a first substrate side from which the high voltage side terminal and the low voltage side terminal protrude in plan view, and a second substrate side facing the first substrate side.
  • the first GaN-HEMT is disposed such that the first virtual line is parallel to the first substrate side, and the second virtual line is the second virtual line. It may be arranged to be oblique to the first substrate side.
  • the angle at which the first virtual line and the second virtual line intersect may be 30 ° or more and 60 ° or less.
  • the angle at which the first virtual line and the second virtual line intersect may be 45 degrees.
  • the first GaN-HEMT has a sixth side connecting the first side and the second side, and the fourth conductive pattern portion is a conductive pattern facing the sixth side Have a side,
  • the first GaN gate electrode of the first GaN-HEMT is electrically connected to the fourth conductive pattern portion through a connection member, and the connection member is the sixth side and the conductive pattern. It may be orthogonal to the side.
  • the first MOS-FET may be disposed on the first GaN-HEMT, and the second MOS-FET may be disposed on the second GaN-HEMT.
  • the bypass capacitor may be resin-sealed together with the first GaN-HEMT, the second GaN-HEMT, the first MOS-FET, and the second MOS-FET.
  • a fourth GaN-HEMT having a seventh GaN main electrode, an eighth GaN main electrode, and a fourth GaN gate electrode, disposed on the seventh conductive pattern portion;
  • a fourth MOS having a seventh MOS main electrode, an eighth MOS main electrode, and a fourth MOS gate electrode, wherein the seventh MOS main electrode is electrically connected to the eighth GaN main electrode.
  • the fifth GaN main electrode of the third GaN-HEMT is electrically connected to the eighth conductive pattern portion
  • the sixth MOS main electrode of the third MOS-FET is the The seventh GaN main electrode of the fourth GaN-HEMT is electrically connected to the ninth conductive pattern portion; and the fourth MOS-FET is electrically connected to the third conductive pattern portion.
  • the eighth MOS main electrode is electrically connected to the fifth conductive pattern portion;
  • the first GaN-HEMT and the third GaN-HEMT are symmetrically disposed with the fifth conductive pattern portion interposed therebetween, and the second GaN-HEMT and the fourth GaN-HEMT are It may be arranged symmetrically across the fifth conductive pattern portion.
  • bypass capacitor having a third electrode and a fourth electrode;
  • the third electrode is electrically connected to the eighth conductive pattern portion, and the fourth electrode is electrically connected to the fifth conductive pattern portion.
  • the bypass capacitor and the another bypass capacitor may be disposed symmetrically with respect to the fifth conductive pattern portion.
  • a first virtual line extending along the first side of the first GaN-HEMT and a second virtual line extending along the third side of the second GaN-HEMT are connected to each other.
  • the bypass capacitor path can be shortened, and the parasitic inductance of the bypass capacitor path can be reduced.
  • the metal wire electrically connecting the second GaN gate electrode of the second GaN-HEMT to the fifth conductive pattern portion is the second GaN-HEMT.
  • the conductive pattern side of the fifth conductive pattern portion is connected to the fifth conductive pattern portion at the shortest distance, and the metal wire can be shortened. Therefore, according to the present invention, it is possible to suppress the malfunction of the power supply circuit having the GaN-HEMT.
  • FIG. 1 is a plan view showing an internal configuration of a semiconductor device 1 according to an embodiment of the present invention. It is a figure which shows the external appearance of the semiconductor device 1 which concerns on embodiment of this invention. It is a circuit diagram of semiconductor device 1 concerning an embodiment of the present invention. It is an enlarged plan view of FIG. FIG. 5 is a cross-sectional view taken along the line AA of FIG. 4;
  • the semiconductor device 1 has a first half bridge circuit and a second half bridge circuit.
  • the first half bridge circuit includes a high side switching unit composed of cascaded GaN-HEMTs 10 and MOS-FETs 15 and a low side switch unit composed of cascaded GaN-HEMTs 20 and MOS-FETs 25 .
  • the second half bridge circuit includes a high side switching unit composed of cascaded GaN-HEMTs 30 and MOS-FETs 35 and a low side switch unit composed of cascaded GaN-HEMTs 40 and MOS-FETs 45 .
  • the semiconductor device 1 functions as, for example, a DC / DC converter, a rectifier, and an inverter.
  • the bypass capacitor 80 is provided between the terminal T1 and the terminal T7, and the bypass capacitor 90 is provided between the terminal T11 and the terminal T7.
  • the bypass capacitor 80 is provided between the drain electrode of the GaN-HEMT 10 and the source electrode of the MOS-FET 25.
  • the bypass capacitor 90 is provided between the drain electrode of the GaN-HEMT 30 and the source electrode of the MOS-FET 45.
  • the capacitance of the bypass capacitors 80 and 90 is, for example, as large as possible within the range where the breakdown voltage of the bypass capacitors is larger than the breakdown voltage of the GaN-HEMTs 10, 20, 30, and 40.
  • the semiconductor device 1 includes an insulating substrate 2, GaN-HEMTs 10, 20, 30, 40 (first, second, third and fourth GaN-HEMTs), and MOS-FETs 15, 25, 35, 45 (first , Second and third MOS-FETs), bypass capacitors 80 and 90, and a resin sealing portion 95.
  • the semiconductor device 1 is configured to be symmetrical in the left-right direction, a first half bridge circuit is formed on one side, and a second half bridge circuit is formed on the other side.
  • the semiconductor device 1 includes conductive pattern portions 51, 52, 53, 54, 55, 56, 57, 58, 59 (first, second, third, fourth, fifth, etc.) formed on the insulating substrate 2. , Sixth, seventh, eighth and ninth conductive pattern portions) and conductive pattern portions 61, 62, 63, 64.
  • the conductive pattern portions 51 to 59 and 61 to 64 are formed, for example, by patterning a copper foil on the insulating substrate 2. Detailed description of each conductive pattern portion will be described later.
  • the insulating substrate 2 is made of an insulating material, and is made of, for example, a material such as ceramic with good heat dissipation. As shown in FIG. 1, the insulating substrate 2 has a substrate side 2a (first substrate side) and a substrate side 2b (second substrate side) opposed to the substrate side 2a.
  • the substrate sides 2a and 2b are sides from which various terminals of the semiconductor device 1 protrude in plan view. That is, terminals T1, T4, T7, T11 and T14 protrude from substrate side 2a in plan view, and terminals T2, T3, T5, T6, T12, T13, T15 and T16 from substrate side 2b in plan view It is sticking out.
  • a conductive pattern portion 65 connected to a heat sink (not shown) such as a heat sink is formed on the back surface of the insulating substrate 2 so as to cover the back surface (see FIG. 5).
  • the GaN-HEMTs 10, 20, 30, 40 are high electron mobility transistors using a gallium nitride (GaN) -based semiconductor material.
  • the GaN-HEMTs 10, 20, 30, and 40 are transistors of a type in which a channel flows even when the gate voltage is 0 V and in which current flows (so-called normally on type).
  • the MOS-FETs 15, 25, 35, 45 are field effect transistors (FETs) having a MOS (Metal Oxide Semiconductor) structure.
  • the MOS-FETs 15, 25, 35, 45 are so-called normally-off transistors.
  • the bypass capacitor 80 has an electrode 81 and an electrode 82, and the bypass capacitor 90 has an electrode 91 and an electrode 92.
  • the bypass capacitors 80 and 90 are resin-sealed by a resin sealing portion 95 together with electronic parts such as the GaN-HEMTs 10, 20, 30, 40, the MOS-FETs 15, 25, 35, 45 and the like.
  • the semiconductor device 1 further includes terminals T1, T2, T3, T4, T5, T6, T7, T11, T12, T13, T14, T15, and T16 for connecting to an external device (an IC chip such as a driver, power supply). Have. These terminals are provided so as to project from the paper surface in FIGS. 1 and 2. The portions other than the inner leads of these terminals and the back surface of the insulating substrate 2 are resin-sealed by a resin sealing portion 95. As shown in FIG. 2, the semiconductor device 1 is provided with through holes H1 and H2 for inserting mounting screws.
  • the terminals T1 and T11 are terminals (high voltage side terminals) connected to the high voltage side of the power supply (not shown).
  • the terminal T7 is a terminal (low voltage side terminal) connected to the low voltage side (ground) of the power supply.
  • the terminal T1 and the terminal T11 are connected to the load on the output side.
  • Terminals T2 and T12 are terminals for inputting a gate signal to the high side switch of the half bridge circuit.
  • the terminal T2 is electrically connected to the gate electrode 18 of the MOS-FET 15, and the terminal T12 is electrically connected to the gate electrode 38 of the MOS-FET 35.
  • Terminals T5 and T15 are terminals for inputting a gate signal to the low side switch of the half bridge circuit.
  • the terminal T5 is electrically connected to the gate electrode 28 of the MOS-FET 25, and the terminal T15 is electrically connected to the gate electrode 48 of the MOS-FET 45.
  • These terminals T2, T5, T12 and T15 are electrically connected to a driver (not shown) for driving the power supply circuit.
  • the terminal T3 is a terminal for monitoring the voltage between the MOS-FET 15 and the GaN-HEMT 20.
  • the terminal T13 is a terminal for monitoring the voltage between the MOS-FET 35 and the GaN-HEMT 40.
  • the terminal T4 is a terminal that outputs the output voltage of the first half bridge circuit.
  • the terminal T14 is a terminal that outputs the output voltage of the second half bridge circuit.
  • the terminal T6 is a terminal for monitoring the voltage between the MOS-FET 25 and the terminal T7.
  • the terminal T16 is a terminal for monitoring the voltage between the MOS-FET 45 and the terminal T7.
  • GaN-HEMTs 10, 20, 30, 40 and the MOS-FETs 15, 25, 35, 45 will be described in detail.
  • the GaN-HEMTs 10, 20, 30, and 40 are N-type semiconductor devices having a lateral structure, and a drain electrode, a source electrode, and a gate electrode are provided on the top surface.
  • the GaN-HEMT 20 includes the drain electrode 21 (third GaN main electrode), the source electrode 22 (fourth GaN main electrode), and the gate electrode 23 (second GaN gate). Electrode).
  • the GaN-HEMT 10 has a drain electrode 11 (first GaN main electrode), a source electrode (second GaN main electrode, not shown), and a gate electrode 13 (first GaN gate electrode).
  • the GaN-HEMT 30 has a drain electrode 31 (fifth GaN main electrode), a source electrode (sixth GaN main electrode, not shown), and a gate electrode 33 (third GaN gate electrode).
  • the GaN-HEMT 40 has a drain electrode 41 (seventh GaN main electrode), a source electrode (eighth GaN main electrode, not shown), and a gate electrode 43 (fourth GaN gate electrode).
  • the GaN-HEMTs 10, 20, 30, 40 may have a vertical structure.
  • the drain electrode provided on the back surface of GaN-HEMT 10 is connected to conductive pattern portion 51 via solder, and conductive pattern portion 51 and conductive pattern portion 53 are connected and integrated As a conductive pattern portion of
  • the drain electrode provided on the back surface of the GaN-HEMT 20 is connected to the conductive pattern portion 52 via the solder, and the conductive pattern portion 52 and the conductive pattern portion 55 are connected.
  • the MOS-FETs 15, 25, 35, 45 are N-type semiconductor devices having a vertical structure, a source electrode and a gate electrode are provided on the upper surface, and a drain electrode is provided on the lower surface.
  • the MOS-FET 25 includes a drain electrode 26 (third MOS main electrode), a source electrode 27 (fourth MOS main electrode), and a gate electrode 28 (second MOS gate). Electrode).
  • the MOS-FET 15 has a drain electrode (first MOS main electrode, not shown), a source electrode 17 (second MOS main electrode) and a gate electrode 18 (first MOS gate electrode).
  • the MOS-FET 35 has a drain electrode (fifth MOS main electrode, not shown), a source electrode 37 (sixth MOS main electrode), and a gate electrode 38 (third MOS gate electrode).
  • the MOS-FET 45 has a drain electrode (seventh MOS main electrode, not shown), a source electrode 47 (eighth MOS main electrode) and a gate electrode 48 (fourth MOS gate electrode).
  • the MOS-FET 25 is disposed on the GaN-HEMT 20 such that the drain electrode 26 of the MOS-FET 25 is electrically connected to the source electrode 22 of the GaN-HEMT 20.
  • the MOS-FETs 15, 35, 45 are disposed on the GaN-HEMTs 10, 30, 40, respectively. That is, the drain electrode of the MOS-FET 15 is electrically connected to the source electrode of the GaN-HEMT 10 via solder, and the drain electrode of the MOS-FET 35 is electrically connected to the source electrode of the GaN-HEMT 30 via solder.
  • the drain electrode of the MOS-FET 45 is electrically connected to the source electrode of the GaN-HEMT 40 via a solder.
  • the drain electrode 11 of the GaN-HEMT 10 is electrically connected to the conductive pattern portion 53 via the metal wire 3.
  • the drain electrode 11 is electrically connected to the high voltage side terminal (terminal T1) through the conductive pattern portion 53.
  • the source electrode (not shown) of the GaN-HEMT 10 is connected to the drain electrode of the MOS-FET 15 via a solder.
  • the gate electrode 13 of the GaN-HEMT 10 is electrically connected to the conductive pattern portion 54 via the metal wire 5.
  • the gate electrode 13 is electrically connected to the source electrode 17 of the MOS-FET 15 through the conductive pattern portion 54.
  • the drain electrode 21 of the GaN-HEMT 20 is electrically connected to the conductive pattern portion 54 via the metal wire 3.
  • the source electrode of the GaN-HEMT 20 is connected to the drain electrode of the MOS-FET 25 via a solder.
  • the gate electrode 23 of the GaN-HEMT 20 is electrically connected to the conductive pattern portion 55 via the metal wire 6.
  • the gate electrode 23 is electrically connected to the source electrode 27 of the MOS-FET 25 through the conductive pattern portion 55.
  • the drain electrode 31 of the GaN-HEMT 30 is electrically connected to the conductive pattern portion 58 via the metal wire 3.
  • the source electrode of the GaN-HEMT 20 is connected to the drain electrode of the MOS-FET 35 via a solder.
  • the gate electrode 33 of the GaN-HEMT 30 is electrically connected to the conductive pattern portion 59 via the metal wire 7.
  • the gate electrode 33 is electrically connected to the source electrode 37 of the MOS-FET 35 through the conductive pattern portion 59.
  • the drain electrode 41 of the GaN-HEMT 40 is electrically connected to the conductive pattern portion 59 via the metal wire 3.
  • the source electrode of the GaN-HEMT 40 is connected to the drain electrode of the MOS-FET 45 via a solder.
  • the gate electrode 43 of the GaN-HEMT 40 is electrically connected to the conductive pattern portion 55 via the metal wire 8.
  • the gate electrode 43 is electrically connected to the source electrode 47 of the MOS-FET 45 through the conductive pattern portion 55.
  • the source electrode 17 of the MOS-FET 15 is electrically connected to the conductive pattern portion 54 through the metal wire 3.
  • the gate electrode 18 of the MOS-FET 15 is electrically connected to the conductive pattern portion 61 via the metal wire 3.
  • the source electrode 27 of the MOS-FET 25 is electrically connected to the conductive pattern portion 55 through the metal wire 3.
  • the source electrode 27 is electrically connected to the low voltage side terminal (terminal T7) through the conductive pattern portion 55.
  • the gate electrode 28 of the MOS-FET 25 is electrically connected to the conductive pattern portion 62 through the metal wire 3.
  • the source electrode 37 of the MOS-FET 35 is electrically connected to the conductive pattern portion 59 through the metal wire 3.
  • the gate electrode 38 of the MOS-FET 35 is electrically connected to the conductive pattern portion 63 through the metal wire 3.
  • the source electrode 47 of the MOS-FET 45 is electrically connected to the conductive pattern portion 55 via the metal wire 3.
  • the gate electrode 48 of the MOS-FET 45 is electrically connected to the conductive pattern portion 64 through the metal wire 3.
  • the metal wire 3 is an aluminum wire (Al wire), but may be made of another metal material. Although the aluminum wires (Al wires) are used as the metal wires 5, 6, 7, and 8 in this embodiment, other metal materials may be used. The material of the metal wires 5, 6, 7, 8 may be matched to the material of the gate electrodes 13, 23, 33, 43.
  • a semiconductor switching part and a conductive pattern part may replace with a metal wire and may use the connector which consists of electroconductive board material.
  • the conductive pattern portions 51, 52, 53, 54, 55, 61 and 62 are conductive pattern portions for forming the first half bridge circuit.
  • the conductive pattern portions 55, 56, 57, 58, 59, 63, 64 are conductive pattern portions for forming a second half bridge circuit.
  • the conductive pattern portion 55 is shared by the first half bridge circuit and the second half bridge circuit. Further, as shown in FIG. 1, the conductive pattern portion 55 is formed in a symmetrical shape in the left-right direction.
  • the conductive pattern portion 51 is a conductive pattern portion for mounting the GaN-HEMT 10.
  • the conductive pattern portion 52 is a conductive pattern portion for mounting the GaN-HEMT 20.
  • the conductive pattern portion 56 is a conductive pattern portion for mounting the GaN-HEMT 30.
  • the conductive pattern portion 57 is a conductive pattern portion for mounting the GaN-HEMT 40.
  • the conductive pattern portions 51, 52, 56, 57 are formed in a substantially square shape in plan view in accordance with the shapes of the GaN-HEMTs 10, 20, 30, 40.
  • the GaN-HEMT 10 is disposed on the conductive pattern portion 51
  • the GaN-HEMT 20 is disposed on the conductive pattern portion 52
  • the GaN-HEMT 30 is disposed on the conductive pattern portion 56
  • the GaN-HEMT 40 is a conductive pattern portion 57.
  • the drain electrode 11 of the GaN-HEMT 10 is electrically connected to the conductive pattern portion 53 via the metal wire 3, and the terminal T1 and the electrode 81 of the bypass capacitor 80 are connected via solder.
  • the drain electrode 31 of the GaN-HEMT 30 is electrically connected to the conductive pattern portion 58 via the metal wire 3, and the terminal T11 and the electrode 91 of the bypass capacitor 90 are connected via solder. .
  • the conductive pattern portion 54 electrically connects the high side switches (GaN-HEMTs 10 and MOS-FETs 15) of the first half bridge circuit to the low side switches (GaN-HEMTs 20 and MOS-FETs 25). Further, the terminals T3 and T4 are electrically connected to the conductive pattern portion 54 through solder. Further, the other end of the metal wire 5 whose one end is connected to the gate electrode 13 of the GaN-HEMT 10 is connected to the conductive pattern portion 54.
  • the conductive pattern portion 59 electrically connects the high side switches (GaN-HEMTs 30 and MOS-FETs 35) and the low side switches (GaN-HEMTs 40 and MOS-FETs 45) of the second half bridge circuit. Further, the terminal T13 and the terminal T14 are electrically connected to the conductive pattern portion 59 via a solder. Further, the other end of the metal wire 7 whose one end is connected to the gate electrode 33 of the GaN-HEMT 30 is connected to the conductive pattern portion 59.
  • the electrode 82 of the bypass capacitor 80 is electrically connected to the conductive pattern portion 55 via a solder, and the source electrode 27 of the MOS-FET 25 is electrically connected via the metal wire 3. Further, the electrode 92 of the bypass capacitor 90 is electrically connected to the conductive pattern portion 55 via the solder, and the source electrode 47 of the MOS-FET 45 is electrically connected via the metal wire 3. Further, terminals T6, T7 and T16 are electrically connected to the conductive pattern portion 55 through solder.
  • the gate electrode 23 of the GaN-HEMT 20 is electrically connected to the conductive pattern portion 55 through the metal wire 6, and the gate electrode 43 of the GaN-HEMT 40 is electrically connected through the metal wire 8. It is connected.
  • the conductive pattern portion 61 is a conductive pattern portion for electrically connecting the gate electrode 18 of the MOS-FET 15 and the terminal T2.
  • the gate electrode 18 is electrically connected to the conductive pattern portion 61 through the metal wire 3, and the terminal T2 is electrically connected to the conductive pattern portion 61 through the solder.
  • the conductive pattern portion 63 is a conductive pattern portion for electrically connecting the gate electrode 38 of the MOS-FET 35 and the terminal T12.
  • the gate electrode 38 is electrically connected to the conductive pattern portion 63 through the metal wire 3, and the terminal T12 is electrically connected to the conductive pattern portion 63 through the solder.
  • the conductive pattern portion 62 is a conductive pattern portion for electrically connecting the gate electrode 28 of the MOS-FET 25 and the terminal T5.
  • the gate electrode 28 is electrically connected to the conductive pattern portion 62 through the metal wire 3, and the terminal T5 is electrically connected to the conductive pattern portion 62 through the solder.
  • the conductive pattern portion 64 is a conductive pattern portion for electrically connecting the gate electrode 48 of the MOS-FET 45 and the terminal T15.
  • the gate electrode 48 is electrically connected to the conductive pattern portion 64 through the metal wire 3, and the terminal T15 is electrically connected to the conductive pattern portion 64 through the solder.
  • the GaN-HEMT 10 and the GaN-HEMT 20 have a substantially rectangular shape in plan view.
  • the GaN-HEMT 10 has a side S1 (first side) and a side S2 (second side) opposite to the side S1.
  • the side S1 and the side S2 are substantially parallel.
  • the GaN-HEMT 20 has a side S3 (third side) and a side S4 (fourth side) opposite to the side S3.
  • the side S3 and the side S4 are substantially parallel.
  • the drain electrode 11 of the GaN-HEMT 10 is provided along the side S1.
  • the source electrode 17 of the MOS-FET 15 is provided along the side S2.
  • the drain electrode 21 of the GaN-HEMT 20 is provided along the side S3.
  • the source electrode 27 of the MOS-FET 25 is provided along the side S4.
  • a virtual line L1 extending along the side S1 intersects with a virtual line L2 extending along the side S3.
  • the virtual line L1 and the virtual line L2 are not parallel.
  • the bypass capacitor path P1 can be shortened compared to the case where the GaN-HEMT 10 and the GaN-HEMT 20 are arranged in parallel (that is, when the virtual line L1 and the virtual line L2 are parallel). Parasitic inductance can be reduced.
  • the angle ⁇ at which the imaginary line L1 and the imaginary line L2 intersect is preferably 30 ° or more and 135 ° or less, and more preferably 30 ° or more and 60 ° or less. In the present embodiment, the angle ⁇ is approximately 45 °.
  • the GaN-HEMT 10 on the high side switch side is disposed such that the virtual line L1 is substantially parallel to the substrate side 2a of the insulating substrate 2, and the GaN on the low side switch side
  • the HEMT 20 is disposed such that the virtual line L 2 is oblique to the substrate side 2 a of the insulating substrate 2. This facilitates securing of the space in the upper central region of the insulating substrate 2. That is, in the conductive pattern portion 55, the region in which the metal wire 3 connected to the source electrode 27 of the MOS-FET 25 is connected to the conductive pattern portion 55 can be widened. As a result, the parasitic inductance of the bypass capacitor path P1 can be reduced.
  • the semiconductor device 1 has a symmetrical configuration. That is, the GaN-HEMT 10 and the GaN-HEMT 20 are disposed symmetrically with the conductive pattern portion 55 interposed therebetween, and the GaN-HEMT 20 and the GaN-HEMT 40 are disposed symmetrically disposed with the conductive pattern portion 55 interposed therebetween.
  • the bypass capacitor 80 and the bypass capacitor 90 are also disposed symmetrically with the conductive pattern portion 55 interposed therebetween.
  • the conductive pattern portion 55 is shared by two half bridge circuits. By configuring the semiconductor device 1 symmetrically in this manner, the conductive pattern portion 55 can be made wider, and the parasitic inductance of the bypass capacitor paths P1 and P2 can be further reduced.
  • the GaN-HEMT 20 has a side S5 (fifth side) connecting the side S3 and the side S4.
  • the conductive pattern portion 55 has a conductive pattern side 55S opposed to the side S5.
  • the gate electrode 23 of the GaN-HEMT 20 is electrically connected to the conductive pattern portion 55 via the metal wire 6.
  • the metal wire 6 is orthogonal to the side S 5 of the GaN-HEMT 20 and the conductive pattern side 55 S of the conductive pattern portion 55.
  • the gate electrode 23 is connected to the conductive pattern portion 55 at the shortest distance, and the metal wire 6 can be shortened.
  • the term "orthogonal" includes not only the case of strictly crossing at 90 ° but also the case of being substantially orthogonal in order to allow manufacturing tolerances and errors.
  • the metal wire 8 electrically connecting the gate electrode 43 of the GaN-HEMT 40 and the conductive pattern portion 55 is also configured to have the shortest length in the same manner as the metal wire 6.
  • the gate electrode 23 of the GaN-HEMT 20 is electrically connected to the conductive pattern portion 55 through the connector, and this connector is the side S5 of the GaN-HEMT 20, and It is orthogonal to the conductive pattern side 55S of the conductive pattern portion 55. Therefore, generally speaking, connecting members such as metal wires and connectors are provided orthogonal to the side S5 of the GaN-HEMT 20 and the conductive pattern side 55S of the conductive pattern portion 55.
  • the GaN-HEMT 10 and the GaN-HEMT 20 are disposed on the insulating substrate 2 such that the virtual line L1 and the virtual line L2 intersect.
  • the bypass capacitor path P1 can be shortened, and the parasitic inductance of the bypass capacitor path P1 can be reduced.
  • the metal wire 6 electrically connecting the gate electrode 23 of the GaN-HEMT 20 to the conductive pattern portion 55 is substantially orthogonal to the side S 5 of the GaN-HEMT 20 and the conductive pattern side 55 S of the conductive pattern portion 55.
  • the gate electrode 23 of the GaN-HEMT 20 is connected to the conductive pattern portion 55 by the metal wire 6 at the shortest distance.
  • the semiconductor device according to the present embodiment has been described above.
  • the semiconductor device according to the present invention is not limited to the above-described half bridge circuit, but may be applied to a power supply circuit having another configuration such as a full bridge circuit or a push-pull circuit as long as it has cascaded semiconductor switching elements. It is also possible.
  • the gate electrode 13 may be electrically connected to the conductive pattern portion 54 with the metal wire 5, and the metal wire 5 may be provided so as to have the shortest length. That is, as shown in FIG. 4, the metal wire 5 may be provided to be orthogonal to the side S6 connecting the side S1 and the side S2 and the conductive pattern side 54S opposed to the side S6. Thereby, the malfunction of the power supply circuit can be further suppressed.
  • Reference Signs List 1 semiconductor device 2 insulating substrate 2a, 2b substrate side 3, 5, 6, 7, 8 metal wire 10, 20, 30, 40 GaN-HEMT 11, 21, 31, 41 drain electrode 22 source electrode 13, 23, 33, 43 gate electrode 15, 25, 35, 45 MOS-FET 26 drain electrode 17, 27, 37, 47 source electrode 18, 28, 38, 48 gate electrode 51, 52, 53, 54, 55, 56, 57, 58, 59, 61, 62, 63, 64, 65 conductive pattern Portions 54S, 55S Conductive pattern sides 80, 90 Bypass capacitors 81, 82, 91, 92 Electrodes 95 Resin sealing portions H1, H2 Through holes L1, L2 Virtual lines N1, N2, N3, N4 Nodes S1, S2, S3, S4 , S5, S6 Sides T1, T2, T3, T4, T5, T6, T7, T11, T12, T13, T14, T15, T16 Terminals

Landscapes

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Abstract

【課題】ＧａＮ－ＨＥＭＴを有する電源回路の誤動作を抑制する。 【解決手段】実施形態の半導体装置１は、絶縁基板２と、前記絶縁基板の上に形成された導電パターン部５１，５２，５３，５４，５５と、導電パターン部５１の上に配置されたＧａＮ－ＨＥＭＴ１０と、導電パターン部５２の上に配置されたＧａＮ－ＨＥＭＴ２０と、を備え、ＧａＮ－ＨＥＭＴ１０の仮想線Ｌ１およびＧａＮ－ＨＥＭＴ２０の仮想線Ｌ２が交わり、ＧａＮ－ＨＥＭＴ２０のＧａＮゲート電極２３は金属ワイヤー６を介して導電パターン部５５に電気的に接続され、金属ワイヤー６はＧａＮ－ＨＥＭＴ２０の辺Ｓ５および導電パターン部５５の導電パターン辺５５Ｓに対して直交する。

Description

半導体装置
　本発明は、電源回路を有する半導体装置に関する。
　電源電圧を所望の電圧に変換して出力する電源回路を有する半導体装置が知られている。電源回路には、インバータ、整流器、ＤＣ／ＤＣコンバータなどがある。このような半導体装置は、例えば、太陽光発電システムのパワーコンディショナやサーバ装置等に用いられる。半導体装置内の電源回路では、ハーフブリッジ回路やフルブリッジ回路が用いられる。これらの回路は、半導体スイッチング素子が縦続接続された構造を有する。
　近年、電源回路の電力変換効率を高めるべく、高速動作（例えば１００ＭＨｚ超）が可能なＧａＮ系半導体材料を用いた高電子移動度トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）（以下、単に「ＧａＮ－ＨＥＭＴ」ともいう。）をスイッチング素子に適用することが検討されている。
　なお、特許文献１には、ＧａＮ－ＨＥＭＴを用いたＬＥＤ駆動装置が記載されている。
特開２０１５－０２９０４０号公報
　ＧａＮ－ＨＥＭＴを電源回路に適用する場合、高速動作に伴って、電源回路の配線における寄生インダクタンスの影響が従来よりも格段に大きくなる。このため、電源回路の誤動作が引き起こされるおそれがある。
　そこで、本発明は、ＧａＮ－ＨＥＭＴを有する電源回路の誤動作を抑制することができる半導体装置を提供することを目的とする。
　本発明に係る半導体装置は、
　絶縁基板と、
　前記絶縁基板の上に形成された第１の導電パターン部と、
　前記絶縁基板の上に形成された第２の導電パターン部と、
　前記絶縁基板の上に形成された第３の導電パターン部と、
　前記絶縁基板の上に形成された第４の導電パターン部と、
　前記絶縁基板の上に形成された第５の導電パターン部と、
　第１のＧａＮ主電極、第２のＧａＮ主電極および第１のＧａＮゲート電極を有し、前記第１の導電パターン部の上に配置された第１のＧａＮ－ＨＥＭＴと、
　第１のＭＯＳ主電極、第２のＭＯＳ主電極および第１のＭＯＳゲート電極を有し、前記第１のＭＯＳ主電極が前記第２のＧａＮ主電極に電気的に接続された第１のＭＯＳ－ＦＥＴと、
　第３のＧａＮ主電極、第４のＧａＮ主電極および第２のＧａＮゲート電極を有し、前記第２の導電パターン部の上に配置された第２のＧａＮ－ＨＥＭＴと、
　第３のＭＯＳ主電極、第４のＭＯＳ主電極および第２のＭＯＳゲート電極を有し、前記第３のＭＯＳ主電極が前記第４のＧａＮ主電極に電気的に接続された第２のＭＯＳ－ＦＥＴと、
　第１の電極および第２の電極を有するバイパスコンデンサと、を備え、
　前記第１のＧａＮ－ＨＥＭＴの前記第１のＧａＮ主電極は、前記第３の導電パターン部に電気的に接続され、前記第１のＭＯＳ－ＦＥＴの前記第２のＭＯＳ主電極は、前記第４の導電パターン部に電気的に接続され、前記第２のＧａＮ－ＨＥＭＴの前記第３のＧａＮ主電極は、前記第４の導電パターン部に電気的に接続され、前記第２のＭＯＳ－ＦＥＴの前記第４のＭＯＳ主電極は、前記第５の導電パターン部に電気的に接続され、前記バイパスコンデンサの前記第１の電極は、前記第３の導電パターン部に電気的に接続され、前記第２の電極は、前記第５の導電パターン部に電気的に接続され、
　前記第１のＧａＮ－ＨＥＭＴは、第１の辺と、前記第１の辺に対向する第２の辺とを有し、前記第２のＧａＮ－ＨＥＭＴは、第３の辺と、前記第３の辺に対向する第４の辺とを有し、
　前記第１のＧａＮ－ＨＥＭＴの前記第１のＧａＮ主電極は、前記第１の辺に沿って設けられ、前記第２のＧａＮ－ＨＥＭＴの前記第３のＧａＮ主電極は、前記第３の辺に沿って設けられ、前記第１の辺に沿って延びる第１の仮想線と、前記第３の辺に沿って延びる第２の仮想線とが交わり、
　前記第２のＧａＮ－ＨＥＭＴは、前記第３の辺と前記第４の辺を接続する第５の辺を有し、前記第５の導電パターン部は、前記第５の辺に対向する導電パターン辺を有し、
　前記第２のＧａＮ－ＨＥＭＴの前記第２のＧａＮゲート電極は、接続部材を介して前記第５の導電パターン部に電気的に接続され、前記接続部材は、前記第５の辺および前記導電パターン辺に対して直交することを特徴とする。
　また、前記半導体装置において、
　前記第１のＧａＮ－ＨＥＭＴおよび前記第２のＧａＮ－ＨＥＭＴは、ノーマリーオン型のトランジスタであり、前記第１のＭＯＳ－ＦＥＴおよび前記第２のＭＯＳ－ＦＥＴは、ノーマリーオフ型のトランジスタであるようにしてもよい。
　また、前記半導体装置において、
　前記接続部材は、金属ワイヤーまたは接続子であるようにしてもよい。
　また、前記半導体装置において、
　前記第１のＧａＮ－ＨＥＭＴの前記第１のＧａＮ主電極は、前記第３の導電パターン部を介して高電圧側端子に電気的に接続され、前記第２のＭＯＳ－ＦＥＴの前記第４のＭＯＳ主電極は、前記第５の導電パターン部を介して低電圧側端子に電気的に接続されているようにしてもよい。
　また、前記半導体装置において、
　前記絶縁基板は、平面視して前記高電圧側端子と前記低電圧側端子が突き出る第１の基板辺と、前記第１の基板辺に対向する第２の基板辺とを有し、
　前記第１のＧａＮ－ＨＥＭＴは、前記第１の仮想線が前記第１の基板辺に対して平行になるように配置され、前記第２のＧａＮ－ＨＥＭＴは、前記第２の仮想線が前記第１の基板辺に対して斜めになるように配置されているようにしてもよい。
　また、前記半導体装置において、
　前記第１の仮想線と前記第２の仮想線が交わる角度は、３０°以上、６０°以下であるようにしてもよい。
　また、前記半導体装置において、
　前記第１の仮想線と前記第２の仮想線が交わる角度は、４５°であるようにしてもよい。
　また、前記半導体装置において、
　前記第１のＧａＮ－ＨＥＭＴは、前記第１の辺と前記第２の辺を接続する第６の辺を有し、前記第４の導電パターン部は、前記第６の辺に対向する導電パターン辺を有し、
　前記第１のＧａＮ－ＨＥＭＴの前記第１のＧａＮゲート電極は、接続部材を介して前記第４の導電パターン部に電気的に接続され、前記接続部材は、前記第６の辺および前記導電パターン辺に対して直交するようにしてもよい。
　また、前記半導体装置において、
　前記第１のＭＯＳ－ＦＥＴは前記第１のＧａＮ－ＨＥＭＴの上に配置され、前記第２のＭＯＳ－ＦＥＴは前記第２のＧａＮ－ＨＥＭＴの上に配置されているようにしてもよい。
　また、前記半導体装置において、
　前記バイパスコンデンサは、前記第１のＧａＮ－ＨＥＭＴ、前記第２のＧａＮ－ＨＥＭＴ、前記第１のＭＯＳ－ＦＥＴおよび前記第２のＭＯＳ－ＦＥＴとともに樹脂封止されているようにしてもよい。
　また、前記半導体装置において、
　前記絶縁基板の上に形成された第６の導電パターン部と、
　前記絶縁基板の上に形成された第７の導電パターン部と、
　前記絶縁基板の上に形成された第８の導電パターン部と、
　前記絶縁基板の上に形成された第９の導電パターン部と、
　第５のＧａＮ主電極、第６のＧａＮ主電極および第３のＧａＮゲート電極を有し、前記第６の導電パターン部の上に配置された第３のＧａＮ－ＨＥＭＴと、
　第５のＭＯＳ主電極、第６のＭＯＳ主電極および第３のＭＯＳゲート電極を有し、前記第５のＭＯＳ主電極が前記第６のＧａＮ主電極に電気的に接続された第３のＭＯＳ－ＦＥＴと、
　第７のＧａＮ主電極、第８のＧａＮ主電極および第４のＧａＮゲート電極を有し、前記第７の導電パターン部の上に配置された第４のＧａＮ－ＨＥＭＴと、
　第７のＭＯＳ主電極、第８のＭＯＳ主電極および第４のＭＯＳゲート電極を有し、前記第７のＭＯＳ主電極が前記第８のＧａＮ主電極に電気的に接続された第４のＭＯＳ－ＦＥＴと、
　前記第３のＧａＮ－ＨＥＭＴの前記第５のＧａＮ主電極は、前記第８の導電パターン部に電気的に接続され、前記第３のＭＯＳ－ＦＥＴの前記第６のＭＯＳ主電極は、前記第９の導電パターン部に電気的に接続され、前記第４のＧａＮ－ＨＥＭＴの前記第７のＧａＮ主電極は、前記第９の導電パターン部に電気的に接続され、前記第４のＭＯＳ－ＦＥＴの前記第８のＭＯＳ主電極は、前記第５の導電パターン部に電気的に接続され、
　前記第１のＧａＮ－ＨＥＭＴと前記第３のＧａＮ－ＨＥＭＴは、前記第５の導電パターン部を挟んで対称に配置され、前記第２のＧａＮ－ＨＥＭＴと前記第４のＧａＮ－ＨＥＭＴは、前記第５の導電パターン部を挟んで対称に配置されているようにしてもよい。
　また、前記半導体装置において、
　第３の電極および第４の電極を有する別のバイパスコンデンサをさらに備え、
　前記第３の電極は前記第８の導電パターン部に電気的に接続され、前記第４の電極は前記第５の導電パターン部に電気的に接続され、
　前記バイパスコンデンサと前記別のバイパスコンデンサは、前記第５の導電パターン部を挟んで対称に配置されているようにしてもよい。
　本発明に係る半導体装置では、第１のＧａＮ－ＨＥＭＴの第１の辺に沿って延びる第１の仮想線と、第２のＧａＮ－ＨＥＭＴの第３の辺に沿って延びる第２の仮想線とが交わる。これにより、バイパスコンデンサ経路を短くすることができ、バイパスコンデンサ経路の寄生インダクタンスを低減することができる。これに加えて、本発明に係る半導体装置では、第２のＧａＮ－ＨＥＭＴの第２のＧａＮゲート電極と第５の導電パターン部とを電気的に接続する金属ワイヤーは、第２のＧａＮ－ＨＥＭＴの第５の辺および第５の導電パターン部の導電パターン辺に対して直交する。これにより、第２のＧａＮゲート電極が第５の導電パターン部に最短距離で接続され、当該金属ワイヤーを短くすることができる。よって、本発明によれば、ＧａＮ－ＨＥＭＴを有する電源回路の誤動作を抑制することができる。
本発明の実施形態に係る半導体装置１の内部構成を示す平面図である。 本発明の実施形態に係る半導体装置１の外観を示す図である。 本発明の実施形態に係る半導体装置１の回路図である。 図１の拡大平面図である。 図４のＡ－Ａ線に沿う断面図である。
　以下、図面を参照しつつ本発明の実施形態に係る半導体装置について説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付す。
　まず、本発明の実施形態に係る半導体装置１の回路構成について、図３を参照して説明する。図３に示すように、半導体装置１は、第１のハーフブリッジ回路および第２のハーフブリッジ回路を有する。第１のハーフブリッジ回路は、縦続接続されたＧａＮ－ＨＥＭＴ１０およびＭＯＳ－ＦＥＴ１５から構成されるハイサイドスイッチング部と、縦続接続されたＧａＮ－ＨＥＭＴ２０およびＭＯＳ－ＦＥＴ２５から構成されるローサイドスイッチ部とを含む。第２のハーフブリッジ回路は、縦続接続されたＧａＮ－ＨＥＭＴ３０およびＭＯＳ－ＦＥＴ３５から構成されるハイサイドスイッチング部と、縦続接続されたＧａＮ－ＨＥＭＴ４０およびＭＯＳ－ＦＥＴ４５から構成されるローサイドスイッチ部とを含む。半導体装置１は、例えばＤＣ／ＤＣコンバータ、整流器、インバータとして機能する。
　図３に示すように、バイパスコンデンサ８０は端子Ｔ１と端子Ｔ７との間に設けられ、バイパスコンデンサ９０は端子Ｔ１１と端子Ｔ７との間に設けられている。バイパスコンデンサ８０は、ＧａＮ－ＨＥＭＴ１０のドレイン電極とＭＯＳ－ＦＥＴ２５のソース電極との間に設けられている。バイパスコンデンサ９０は、ＧａＮ－ＨＥＭＴ３０のドレイン電極とＭＯＳ－ＦＥＴ４５のソース電極との間に設けられている。このようにバイパスコンデンサ８０，９０が設けられることで、ノードＮ１からバイパスコンデンサ８０を経てノードＮ２に至る経路（バイパスコンデンサ経路Ｐ１）と、ノードＮ３からバイパスコンデンサ９０を経てノードＮ４に至る経路（バイパスコンデンサ経路Ｐ２）とが形成されている。バイパスコンデンサ８０，９０は、半導体装置１の電源電圧の変動を回避したり、各種ノイズを除去するために設けられている。
　なお、バイパスコンデンサ８０，９０の静電容量は、例えば、当該バイパスコンデンサの耐圧がＧａＮ－ＨＥＭＴ１０，２０，３０，４０の耐圧よりも大きい範囲内で、できるだけ大きい値とする。
　次に、半導体装置１の具体的構成について、図１および図２を参照して説明する。
　半導体装置１は、絶縁基板２と、ＧａＮ－ＨＥＭＴ１０，２０，３０，４０（第１、第２、第３および第４のＧａＮ－ＨＥＭＴ）と、ＭＯＳ－ＦＥＴ１５，２５，３５，４５（第１、第２、第３および第４のＭＯＳ－ＦＥＴ）と、バイパスコンデンサ８０，９０と、樹脂封止部９５と、を備えている。図１に示すように、半導体装置１は、左右対称に構成されており、一方の側に第１のハーフブリッジ回路が形成され、他方の側に第２のハーフブリッジ回路が形成されている。
　また、半導体装置１は、絶縁基板２上に形成された導電パターン部５１，５２，５３，５４，５５，５６，５７，５８，５９（第１、第２、第３、第４、第５、第６、第７、第８および第９の導電パターン部）と、導電パターン部６１，６２，６３，６４と、をさらに備えている。導電パターン部５１～５９，６１～６４は、例えば、絶縁基板２上の銅箔をパターニングすることにより形成されたものである。各導電パターン部の詳しい説明は後述する。
　絶縁基板２は、絶縁材料からなり、例えば、放熱性の良いセラミック等の材料からなる。図１に示すように、絶縁基板２は、基板辺２ａ（第１の基板辺）と、この基板辺２ａに対向する基板辺２ｂ（第２の基板辺）を有する。基板辺２ａ，２ｂは、平面視して半導体装置１の各種端子が突き出る辺である。すなわち、端子Ｔ１，Ｔ４，Ｔ７，Ｔ１１，Ｔ１４は平面視して基板辺２ａから突き出ており、端子Ｔ２，Ｔ３，Ｔ５，Ｔ６，Ｔ１２，Ｔ１３，Ｔ１５，Ｔ１６は平面視して基板辺２ｂから突き出ている。なお、絶縁基板２の裏面には、ヒートシンク等の放熱体（図示せず）に接続される導電パターン部６５が裏面を被覆するように形成されている（図５参照）。
　ＧａＮ－ＨＥＭＴ１０，２０，３０，４０は、窒化ガリウム（ＧａＮ）系の半導体材料を用いた高電子移動度トランジスタである。ＧａＮ－ＨＥＭＴ１０，２０，３０，４０は、ゲート電圧が０Ｖの場合でもチャネルが存在し、電流が流れるタイプ（いわゆるノーマリーオン型）のトランジスタである。
　ＭＯＳ－ＦＥＴ１５，２５，３５，４５は、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）である。ＭＯＳ－ＦＥＴ１５，２５，３５，４５は、いわゆるノーマリーオフ型のトランジスタである。
　図１に示すように、バイパスコンデンサ８０は電極８１および電極８２を有し、バイパスコンデンサ９０は電極９１および電極９２を有する。バイパスコンデンサ８０，９０は、ＧａＮ－ＨＥＭＴ１０，２０，３０，４０、ＭＯＳ－ＦＥＴ１５，２５，３５，４５等の電子部品とともに樹脂封止部９５により樹脂封止されている。
　半導体装置１は、外部の装置（ドライバ等のＩＣチップ、電源）と接続するための端子Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６をさらに備えている。これらの端子は、図１および図２において紙面から手前に飛び出すように設けられている。これらの端子のインナーリードおよび絶縁基板２の裏面以外の部分は、樹脂封止部９５により樹脂封止されている。なお、図２に示すように、半導体装置１には、取り付け用のネジを挿通させるための貫通孔Ｈ１，Ｈ２が設けられている。
　ここで、半導体装置１の各端子の詳細について説明する。
　端子Ｔ１，Ｔ１１は、電源（図示せず）の高電圧側に接続される端子（高電圧側端子）である。一方、端子Ｔ７は、電源の低電圧側（グランド）に接続される端子（低電圧側端子）である。なお、半導体装置１の電源回路が整流器として機能する場合、端子Ｔ１および端子Ｔ１１は出力側の負荷に接続される。
　端子Ｔ２，Ｔ１２は、ハーフブリッジ回路のハイサイドスイッチに対するゲート信号を入力する端子である。端子Ｔ２はＭＯＳ－ＦＥＴ１５のゲート電極１８に電気的に接続され、端子Ｔ１２はＭＯＳ－ＦＥＴ３５のゲート電極３８に電気的に接続される。端子Ｔ５，Ｔ１５は、ハーフブリッジ回路のローサイドスイッチに対するゲート信号を入力する端子である。端子Ｔ５はＭＯＳ－ＦＥＴ２５のゲート電極２８に電気的に接続され、端子Ｔ１５はＭＯＳ－ＦＥＴ４５のゲート電極４８に電気的に接続される。これらの端子Ｔ２，Ｔ５，Ｔ１２，Ｔ１５は、電源回路を駆動するドライバ（図示せず）に電気的に接続される。
　端子Ｔ３は、ＭＯＳ－ＦＥＴ１５とＧａＮ－ＨＥＭＴ２０間の電圧をモニタするための端子である。同様に、端子Ｔ１３は、ＭＯＳ－ＦＥＴ３５とＧａＮ－ＨＥＭＴ４０間の電圧をモニタするための端子である。端子Ｔ４は、第１のハーフブリッジ回路の出力電圧を出力する端子である。同様に、端子Ｔ１４は、第２のハーフブリッジ回路の出力電圧を出力する端子である。なお、半導体装置１の電源回路が整流器として機能する場合、端子Ｔ４と端子Ｔ１４の間には入力側の交流電源が接続される。
　端子Ｔ６は、ＭＯＳ－ＦＥＴ２５と端子Ｔ７間の電圧をモニタするための端子である。同様に、端子Ｔ１６は、ＭＯＳ－ＦＥＴ４５と端子Ｔ７間の電圧をモニタするための端子である。
　次に、ＧａＮ－ＨＥＭＴ１０，２０，３０，４０、およびＭＯＳ－ＦＥＴ１５，２５，３５，４５について詳しく説明する。
　ＧａＮ－ＨＥＭＴ１０，２０，３０，４０は、横型構造を有するＮ型の半導体デバイスであり、上面にドレイン電極、ソース電極およびゲート電極が設けられている。例えば、ＧａＮ－ＨＥＭＴ２０は、図４および図５に示すように、ドレイン電極２１（第３のＧａＮ主電極）、ソース電極２２（第４のＧａＮ主電極）およびゲート電極２３（第２のＧａＮゲート電極）を有する。同様に、ＧａＮ－ＨＥＭＴ１０は、ドレイン電極１１（第１のＧａＮ主電極）、ソース電極（第２のＧａＮ主電極、図示せず）、およびゲート電極１３（第１のＧａＮゲート電極）を有する。ＧａＮ－ＨＥＭＴ３０は、ドレイン電極３１（第５のＧａＮ主電極）、ソース電極（第６のＧａＮ主電極、図示せず）、およびゲート電極３３（第３のＧａＮゲート電極）を有する。ＧａＮ－ＨＥＭＴ４０は、ドレイン電極４１（第７のＧａＮ主電極）、ソース電極（第８のＧａＮ主電極、図示せず）、およびゲート電極４３（第４のＧａＮゲート電極）を有する。
　なお、ＧａＮ－ＨＥＭＴ１０，２０，３０，４０は、縦型構造であってもよい。この場合、ＧａＮ－ＨＥＭＴ１０を例に言えば、ＧａＮ－ＨＥＭＴ１０の裏面に設けられたドレイン電極がはんだを介して導電パターン部５１に接続され、導電パターン部５１と導電パターン部５３は連結され、一体の導電パターン部として構成される。ＧａＮ－ＨＥＭＴ２０の場合も同様に、ＧａＮ－ＨＥＭＴ２０の裏面に設けられたドレイン電極がはんだを介して導電パターン部５２に接続され、導電パターン部５２と導電パターン部５５が連結される。
　ＭＯＳ－ＦＥＴ１５，２５，３５，４５は、縦型構造を有するＮ型の半導体デバイスであり、上面にソース電極およびゲート電極が設けられ、下面にドレイン電極が設けられている。例えば、ＭＯＳ－ＦＥＴ２５は、図４および図５に示すように、ドレイン電極２６（第３のＭＯＳ主電極）、ソース電極２７（第４のＭＯＳ主電極）およびゲート電極２８（第２のＭＯＳゲート電極）を有する。同様に、ＭＯＳ－ＦＥＴ１５は、ドレイン電極（第１のＭＯＳ主電極、図示せず）、ソース電極１７（第２のＭＯＳ主電極）およびゲート電極１８（第１のＭＯＳゲート電極）を有する。ＭＯＳ－ＦＥＴ３５は、ドレイン電極（第５のＭＯＳ主電極、図示せず）、ソース電極３７（第６のＭＯＳ主電極）およびゲート電極３８（第３のＭＯＳゲート電極）を有する。ＭＯＳ－ＦＥＴ４５は、ドレイン電極（第７のＭＯＳ主電極、図示せず）、ソース電極４７（第８のＭＯＳ主電極）およびゲート電極４８（第４のＭＯＳゲート電極）を有する。
　図５に示すように、ＭＯＳ－ＦＥＴ２５のドレイン電極２６がＧａＮ－ＨＥＭＴ２０のソース電極２２に電気的に接続されるように、ＭＯＳ－ＦＥＴ２５はＧａＮ－ＨＥＭＴ２０の上に配置されている。ＭＯＳ－ＦＥＴ２５と同様に、ＭＯＳ－ＦＥＴ１５，３５，４５はそれぞれ、ＧａＮ－ＨＥＭＴ１０，３０，４０の上に配置されている。すなわち、ＭＯＳ－ＦＥＴ１５のドレイン電極はＧａＮ－ＨＥＭＴ１０のソース電極にはんだを介して電気的に接続され、ＭＯＳ－ＦＥＴ３５のドレイン電極はＧａＮ－ＨＥＭＴ３０のソース電極にはんだを介して電気的に接続され、ＭＯＳ－ＦＥＴ４５のドレイン電極はＧａＮ－ＨＥＭＴ４０のソース電極にはんだを介して電気的に接続されている。
　ＧａＮ－ＨＥＭＴ１０のドレイン電極１１は、金属ワイヤー３を介して導電パターン部５３に電気的に接続されている。そして、ドレイン電極１１は、導電パターン部５３を介して高電圧側端子（端子Ｔ１）に電気的に接続されている。ＧａＮ－ＨＥＭＴ１０のソース電極（図示せず）は、ＭＯＳ－ＦＥＴ１５のドレイン電極にはんだを介して接続されている。ＧａＮ－ＨＥＭＴ１０のゲート電極１３は、金属ワイヤー５を介して導電パターン部５４に電気的に接続されている。そして、このゲート電極１３は、導電パターン部５４を介してＭＯＳ－ＦＥＴ１５のソース電極１７に電気的に接続されている。
　ＧａＮ－ＨＥＭＴ２０のドレイン電極２１は、金属ワイヤー３を介して導電パターン部５４に電気的に接続されている。ＧａＮ－ＨＥＭＴ２０のソース電極は、ＭＯＳ－ＦＥＴ２５のドレイン電極にはんだを介して接続されている。ＧａＮ－ＨＥＭＴ２０のゲート電極２３は、金属ワイヤー６を介して導電パターン部５５に電気的に接続されている。そして、このゲート電極２３は、導電パターン部５５を介してＭＯＳ－ＦＥＴ２５のソース電極２７に電気的に接続されている。
　ＧａＮ－ＨＥＭＴ３０のドレイン電極３１は、金属ワイヤー３を介して導電パターン部５８に電気的に接続されている。ＧａＮ－ＨＥＭＴ２０のソース電極は、ＭＯＳ－ＦＥＴ３５のドレイン電極にはんだを介して接続されている。ＧａＮ－ＨＥＭＴ３０のゲート電極３３は、金属ワイヤー７を介して導電パターン部５９に電気的に接続されている。そして、ゲート電極３３は、導電パターン部５９を介してＭＯＳ－ＦＥＴ３５のソース電極３７に電気的に接続されている。
　ＧａＮ－ＨＥＭＴ４０のドレイン電極４１は、金属ワイヤー３を介して導電パターン部５９に電気的に接続されている。ＧａＮ－ＨＥＭＴ４０のソース電極は、ＭＯＳ－ＦＥＴ４５のドレイン電極にはんだを介して接続されている。ＧａＮ－ＨＥＭＴ４０のゲート電極４３は、金属ワイヤー８を介して導電パターン部５５に電気的に接続されている。そして、ゲート電極４３は、導電パターン部５５を介してＭＯＳ－ＦＥＴ４５のソース電極４７に電気的に接続されている。
　ＭＯＳ－ＦＥＴ１５のソース電極１７は、金属ワイヤー３を介して導電パターン部５４に電気的に接続されている。ＭＯＳ－ＦＥＴ１５のゲート電極１８は、金属ワイヤー３を介して導電パターン部６１に電気的に接続されている。
　ＭＯＳ－ＦＥＴ２５のソース電極２７は、金属ワイヤー３を介して導電パターン部５５に電気的に接続されている。このソース電極２７は、導電パターン部５５を介して低電圧側端子（端子Ｔ７）に電気的に接続されている。ＭＯＳ－ＦＥＴ２５のゲート電極２８は、金属ワイヤー３を介して導電パターン部６２に電気的に接続されている。
　ＭＯＳ－ＦＥＴ３５のソース電極３７は、金属ワイヤー３を介して導電パターン部５９に電気的に接続されている。ＭＯＳ－ＦＥＴ３５のゲート電極３８は、金属ワイヤー３を介して導電パターン部６３に電気的に接続されている。
　ＭＯＳ－ＦＥＴ４５のソース電極４７は、金属ワイヤー３を介して導電パターン部５５に電気的に接続されている。ＭＯＳ－ＦＥＴ４５のゲート電極４８は、金属ワイヤー３を介して導電パターン部６４に電気的に接続されている。
　なお、金属ワイヤー３は、アルミニウム線（Ａｌ線）であるが、他の金属材料からなるものであってもよい。金属ワイヤー５，６，７，８についても、本実施形態では、アルミニウム線（Ａｌ線）としているが、他の金属材料からなるものを用いてもよい。金属ワイヤー５，６，７，８の材料は、ゲート電極１３，２３，３３，４３の材料に合わせてもよい。
　なお、半導体スイッチング部と導電パターン部とを電気的に接続するために、金属ワイヤーに代えて、導電性の板材からなる接続子を用いてもよい。
　次に、図１を参照して、半導体装置１の各導電パターン部について詳しく説明する。
　導電パターン部５１，５２，５３，５４，５５，６１，６２は、第１のハーフブリッジ回路を構成するための導電パターン部である。導電パターン部５５，５６，５７，５８，５９，６３，６４は、第２のハーフブリッジ回路を構成するための導電パターン部である。導電パターン部５５は、第１のハーフブリッジ回路と第２のハーフブリッジ回路に共用される。また、図１に示すように、導電パターン部５５は左右対称な形状に形成されている。
　導電パターン部５１は、ＧａＮ－ＨＥＭＴ１０を実装するための導電パターン部である。同様に、導電パターン部５２は、ＧａＮ－ＨＥＭＴ２０を実装するための導電パターン部である。導電パターン部５６は、ＧａＮ－ＨＥＭＴ３０を実装するための導電パターン部である。導電パターン部５７は、ＧａＮ－ＨＥＭＴ４０を実装するための導電パターン部である。
　本実施形態では、導電パターン部５１，５２，５６，５７は、図１に示すように、ＧａＮ－ＨＥＭＴ１０，２０，３０，４０の形状に合わせて平面視で略四角形状に形成されている。ＧａＮ－ＨＥＭＴ１０は導電パターン部５１の上に配置され、ＧａＮ－ＨＥＭＴ２０は導電パターン部５２の上に配置され、ＧａＮ－ＨＥＭＴ３０は導電パターン部５６の上に配置され、ＧａＮ－ＨＥＭＴ４０は導電パターン部５７の上に配置されている。
　導電パターン部５３には、ＧａＮ－ＨＥＭＴ１０のドレイン電極１１が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ１およびバイパスコンデンサ８０の電極８１がはんだを介して接続されている。同様に、導電パターン部５８には、ＧａＮ－ＨＥＭＴ３０のドレイン電極３１が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ１１およびバイパスコンデンサ９０の電極９１がはんだを介して接続されている。
　導電パターン部５４は、第１のハーフブリッジ回路のハイサイドスイッチ（ＧａＮ－ＨＥＭＴ１０とＭＯＳ－ＦＥＴ１５）とローサイドスイッチ（ＧａＮ－ＨＥＭＴ２０とＭＯＳ－ＦＥＴ２５）を電気的に接続する。また、導電パターン部５４には、端子Ｔ３およびＴ４がはんだを介して電気的に接続されている。また、導電パターン部５４には、ＧａＮ－ＨＥＭＴ１０のゲート電極１３に一端が接続された金属ワイヤー５の他端が接続されている。
　同様に、導電パターン部５９は、第２のハーフブリッジ回路のハイサイドスイッチ（ＧａＮ－ＨＥＭＴ３０とＭＯＳ－ＦＥＴ３５）とローサイドスイッチ（ＧａＮ－ＨＥＭＴ４０とＭＯＳ－ＦＥＴ４５）を電気的に接続する。また、導電パターン部５９には、端子Ｔ１３および端子Ｔ１４がはんだを介して電気的に接続されている。また、導電パターン部５９には、ＧａＮ－ＨＥＭＴ３０のゲート電極３３に一端が接続された金属ワイヤー７の他端が接続されている。
　導電パターン部５５には、バイパスコンデンサ８０の電極８２がはんだを介して電気的に接続され、ＭＯＳ－ＦＥＴ２５のソース電極２７が金属ワイヤー３を介して電気的に接続される。さらに、導電パターン部５５には、バイパスコンデンサ９０の電極９２がはんだを介して電気的に接続され、ＭＯＳ－ＦＥＴ４５のソース電極４７が金属ワイヤー３を介して電気的に接続される。また、導電パターン部５５には、端子Ｔ６，Ｔ７およびＴ１６がはんだを介して電気的に接続されている。
　図１に示すように、導電パターン部５５には、ＧａＮ－ＨＥＭＴ２０のゲート電極２３が金属ワイヤー６を介して電気的に接続され、ＧａＮ－ＨＥＭＴ４０のゲート電極４３が金属ワイヤー８介して電気的に接続されている。
　導電パターン部６１は、ＭＯＳ－ＦＥＴ１５のゲート電極１８と端子Ｔ２を電気的に接続するための導電パターン部である。この導電パターン部６１には、ゲート電極１８が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ２がはんだを介して電気的に接続される。同様に、導電パターン部６３は、ＭＯＳ－ＦＥＴ３５のゲート電極３８と端子Ｔ１２を電気的に接続するための導電パターン部である。この導電パターン部６３には、ゲート電極３８が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ１２がはんだを介して電気的に接続される。
　導電パターン部６２は、ＭＯＳ－ＦＥＴ２５のゲート電極２８と端子Ｔ５を電気的に接続するための導電パターン部である。この導電パターン部６２には、ゲート電極２８が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ５がはんだを介して電気的に接続される。同様に、導電パターン部６４は、ＭＯＳ－ＦＥＴ４５のゲート電極４８と端子Ｔ１５を電気的に接続するための導電パターン部である。この導電パターン部６４には、ゲート電極４８が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ１５がはんだを介して電気的に接続される。
　次に、ＧａＮ－ＨＥＭＴ１０とＧａＮ－ＨＥＭＴ２０の配置関係について説明する。
　図４に示すように、ＧａＮ－ＨＥＭＴ１０およびＧａＮ－ＨＥＭＴ２０は、平面視して略四角形状である。ＧａＮ－ＨＥＭＴ１０は、辺Ｓ１（第１の辺）と、この辺Ｓ１に対向する辺Ｓ２（第２の辺）を有する。本実施形態では、辺Ｓ１と辺Ｓ２は略平行である。同様に、ＧａＮ－ＨＥＭＴ２０は、辺Ｓ３（第３の辺）と、この辺Ｓ３に対向する辺Ｓ４（第４の辺）を有する。本実施形態では、辺Ｓ３と辺Ｓ４は略平行である。
　ＧａＮ－ＨＥＭＴ１０のドレイン電極１１は辺Ｓ１に沿って設けられている。また、ＭＯＳ－ＦＥＴ１５のソース電極１７は辺Ｓ２に沿って設けられている。ＧａＮ－ＨＥＭＴ２０のドレイン電極２１は辺Ｓ３に沿って設けられている。また、ＭＯＳ－ＦＥＴ２５のソース電極２７は辺Ｓ４に沿って設けられている。
　半導体装置１においては、図４に示すように、辺Ｓ１に沿って延びる仮想線Ｌ１と、辺Ｓ３に沿って延びる仮想線Ｌ２とが交わる。換言すれば、仮想線Ｌ１と仮想線Ｌ２は平行ではない。これにより、ＧａＮ－ＨＥＭＴ１０とＧａＮ－ＨＥＭＴ２０が平行配置される場合（すなわち、仮想線Ｌ１と仮想線Ｌ２が平行の場合）に比べてバイパスコンデンサ経路Ｐ１を短くすることができ、バイパスコンデンサ経路Ｐ１の寄生インダクタンスを低減することができる。
　なお、仮想線Ｌ１と仮想線Ｌ２が交わる角度θが大きいほどバイパスコンデンサ経路Ｐ１の長さが短くなり、寄生インダクタンスが抑制される。しかしながら、一方で、ＭＯＳ－ＦＥＴ１５のソース電極１７およびＧａＮ－ＨＥＭＴ２０のドレイン電極２１間の経路の長さが長くなるため、当該経路の寄生インダクタンスが大きくなってしまい、電源回路の誤動作の原因となる。このような事情を考慮すると、仮想線Ｌ１と仮想線Ｌ２が交わる角度θは、３０°以上、１３５°以下であることが好ましく、３０°以上、６０°以下であることがさらに好ましい。本実施形態では、角度θは略４５°である。
　本実施形態では、図１に示すように、ハイサイドスイッチ側のＧａＮ－ＨＥＭＴ１０は、仮想線Ｌ１が絶縁基板２の基板辺２ａに対して略平行になるように配置され、ローサイドスイッチ側のＧａＮ－ＨＥＭＴ２０は、仮想線Ｌ２が絶縁基板２の基板辺２ａに対して斜めになるように配置されている。これにより、絶縁基板２の上側中央領域におけるスペースの確保が容易となる。すなわち、導電パターン部５５のうち、ＭＯＳ－ＦＥＴ２５のソース電極２７に接続された金属ワイヤー３が導電パターン部５５に接続される領域の幅広化を図ることができる。その結果、バイパスコンデンサ経路Ｐ１の寄生インダクタンスを低減することができる。
　なお、本実施形態では、図１に示すように、半導体装置１は左右対称の構成を有している。すなわち、ＧａＮ－ＨＥＭＴ１０とＧａＮ－ＨＥＭＴ２０は、導電パターン部５５を挟んで対称に配置され、ＧａＮ－ＨＥＭＴ２０とＧａＮ－ＨＥＭＴ４０は、導電パターン部５５を挟んで対称に配置されている。バイパスコンデンサ８０とバイパスコンデンサ９０も、導電パターン部５５を挟んで対称に配置されている。そして、導電パターン部５５が２つのハーフブリッジ回路で共用されている。このように半導体装置１が左右対称に構成されることで、導電パターン部５５を幅広とすることができ、バイパスコンデンサ経路Ｐ１，Ｐ２の寄生インダクタンスをさらに低減することができる。
　図４に示すように、ＧａＮ－ＨＥＭＴ２０は、辺Ｓ３と辺Ｓ４を接続する辺Ｓ５（第５の辺）を有する。導電パターン部５５は、辺Ｓ５に対向する導電パターン辺５５Ｓを有する。
　図４に示すように、ＧａＮ－ＨＥＭＴ２０のゲート電極２３は、金属ワイヤー６を介して導電パターン部５５に電気的に接続されている。金属ワイヤー６は、ＧａＮ－ＨＥＭＴ２０の辺Ｓ５、および導電パターン部５５の導電パターン辺５５Ｓに対して直交している。これにより、ゲート電極２３が導電パターン部５５に最短距離で接続され、金属ワイヤー６を短くすることができる。なお、本願において、「直交」の用語は、厳密に９０°で交わる場合だけでなく、製造上の公差や誤差を許容する趣旨で、実質的に直交する場合も含む。
　本実施形態では、ＧａＮ－ＨＥＭＴ４０のゲート電極４３と導電パターン部５５を電気的に接続する金属ワイヤー８についても、金属ワイヤー６と同様にして、長さが最短になるように構成されている。
　なお、金属ワイヤー５，６，７，８に代えて、接続子を用いる場合も同様である。例えば金属ワイヤー６に代えて接続子を用いる場合、ＧａＮ－ＨＥＭＴ２０のゲート電極２３は、接続子を介して導電パターン部５５に電気的に接続され、この接続子はＧａＮ－ＨＥＭＴ２０の辺Ｓ５、および導電パターン部５５の導電パターン辺５５Ｓに対して直交する。したがって、一般的に言えば、金属ワイヤーや接続子等の接続部材は、ＧａＮ－ＨＥＭＴ２０の辺Ｓ５、および導電パターン部５５の導電パターン辺５５Ｓに対して直交するように設けられる。
　以上説明したように、本実施形態の半導体装置１においては、ＧａＮ－ＨＥＭＴ１０とＧａＮ－ＨＥＭＴ２０は仮想線Ｌ１と仮想線Ｌ２が交わるように絶縁基板２上に配置される。これにより、バイパスコンデンサ経路Ｐ１を短くすることができ、バイパスコンデンサ経路Ｐ１の寄生インダクタンスを低減することができる。さらに、半導体装置１では、ＧａＮ－ＨＥＭＴ２０のゲート電極２３と導電パターン部５５を電気的に接続する金属ワイヤー６がＧａＮ－ＨＥＭＴ２０の辺Ｓ５および導電パターン部５５の導電パターン辺５５Ｓに略直交する。これにより、ＧａＮ－ＨＥＭＴ２０のゲート電極２３が導電パターン部５５に金属ワイヤー６により最短距離で接続される。このようにして金属ワイヤー６を短くすることにより、金属ワイヤー６の寄生インダクタンスを抑制することができる。本実施形態では、バイパスコンデンサ経路Ｐ１の長さ、および金属ワイヤー６の長さの両方の短縮を図ることにより、ＧａＮ－ＨＥＭＴ２０の誤動作を抑制できる。よって、本実施形態によれば、ＧａＮ－ＨＥＭＴを有する電源回路の誤動作を抑制することができる。
　以上、本実施形態に係る半導体装置について説明した。なお、本発明に係る半導体装置は、上述したハーフブリッジ回路に限られず、縦続接続された半導体スイッチング素子を有するものであれば、フルブリッジ回路やプッシュプル回路等の他の構成の電源回路に適用することも可能である。
　なお、ＧａＮ－ＨＥＭＴ１０についても、ゲート電極１３は、導電パターン部５４に金属ワイヤー５で電気的に接続され、この金属ワイヤー５は長さが最短になるように設けられていてもよい。すなわち、図４に示すように、金属ワイヤー５は、辺Ｓ１および辺Ｓ２を接続する辺Ｓ６、および辺Ｓ６に対向する導電パターン辺５４Ｓに直交するように設けられていてもよい。これにより、電源回路の誤動作をさらに抑制することができる。
　上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。異なる実施形態にわたる構成要素を適宜組み合わせてもよい。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
１　半導体装置
２　絶縁基板
２ａ，２ｂ　基板辺
３，５，６，７，８　金属ワイヤー
１０，２０，３０，４０　ＧａＮ－ＨＥＭＴ
１１，２１，３１，４１　ドレイン電極
２２　ソース電極
１３，２３，３３，４３　ゲート電極
１５，２５，３５，４５　ＭＯＳ－ＦＥＴ
２６　ドレイン電極
１７，２７，３７，４７　ソース電極
１８，２８，３８，４８　ゲート電極
５１，５２，５３，５４，５５，５６，５７，５８，５９，６１，６２，６３，６４，６５　導電パターン部
５４Ｓ，５５Ｓ　導電パターン辺
８０，９０　バイパスコンデンサ
８１，８２，９１，９２　電極
９５　樹脂封止部
Ｈ１，Ｈ２　貫通孔
Ｌ１，Ｌ２　仮想線
Ｎ１，Ｎ２，Ｎ３，Ｎ４　ノード
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６　辺
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６　端子

Claims (12)

  1. 　絶縁基板と、
    　前記絶縁基板の上に形成された第１の導電パターン部と、
    　前記絶縁基板の上に形成された第２の導電パターン部と、
    　前記絶縁基板の上に形成された第３の導電パターン部と、
    　前記絶縁基板の上に形成された第４の導電パターン部と、
    　前記絶縁基板の上に形成された第５の導電パターン部と、
    　第１のＧａＮ主電極、第２のＧａＮ主電極および第１のＧａＮゲート電極を有し、前記第１の導電パターン部の上に配置された第１のＧａＮ－ＨＥＭＴと、
    　第１のＭＯＳ主電極、第２のＭＯＳ主電極および第１のＭＯＳゲート電極を有し、前記第１のＭＯＳ主電極が前記第２のＧａＮ主電極に電気的に接続された第１のＭＯＳ－ＦＥＴと、
    　第３のＧａＮ主電極、第４のＧａＮ主電極および第２のＧａＮゲート電極を有し、前記第２の導電パターン部の上に配置された第２のＧａＮ－ＨＥＭＴと、
    　第３のＭＯＳ主電極、第４のＭＯＳ主電極および第２のＭＯＳゲート電極を有し、前記第３のＭＯＳ主電極が前記第４のＧａＮ主電極に電気的に接続された第２のＭＯＳ－ＦＥＴと、
    　第１の電極および第２の電極を有するバイパスコンデンサと、を備え、
    　前記第１のＧａＮ－ＨＥＭＴの前記第１のＧａＮ主電極は、前記第３の導電パターン部に電気的に接続され、前記第１のＭＯＳ－ＦＥＴの前記第２のＭＯＳ主電極は、前記第４の導電パターン部に電気的に接続され、前記第２のＧａＮ－ＨＥＭＴの前記第３のＧａＮ主電極は、前記第４の導電パターン部に電気的に接続され、前記第２のＭＯＳ－ＦＥＴの前記第４のＭＯＳ主電極は、前記第５の導電パターン部に電気的に接続され、前記バイパスコンデンサの前記第１の電極は、前記第３の導電パターン部に電気的に接続され、前記第２の電極は、前記第５の導電パターン部に電気的に接続され、
    　前記第１のＧａＮ－ＨＥＭＴは、第１の辺と、前記第１の辺に対向する第２の辺とを有し、前記第２のＧａＮ－ＨＥＭＴは、第３の辺と、前記第３の辺に対向する第４の辺とを有し、
    　前記第１のＧａＮ－ＨＥＭＴの前記第１のＧａＮ主電極は、前記第１の辺に沿って設けられ、前記第２のＧａＮ－ＨＥＭＴの前記第３のＧａＮ主電極は、前記第３の辺に沿って設けられ、前記第１の辺に沿って延びる第１の仮想線と、前記第３の辺に沿って延びる第２の仮想線とが交わり、
    　前記第２のＧａＮ－ＨＥＭＴは、前記第３の辺と前記第４の辺を接続する第５の辺を有し、前記第５の導電パターン部は、前記第５の辺に対向する導電パターン辺を有し、
    　前記第２のＧａＮ－ＨＥＭＴの前記第２のＧａＮゲート電極は、接続部材を介して前記第５の導電パターン部に電気的に接続され、前記接続部材は、前記第５の辺および前記導電パターン辺に対して直交することを特徴とする半導体装置。
  2. 　前記第１のＧａＮ－ＨＥＭＴおよび前記第２のＧａＮ－ＨＥＭＴは、ノーマリーオン型のトランジスタであり、前記第１のＭＯＳ－ＦＥＴおよび前記第２のＭＯＳ－ＦＥＴは、ノーマリーオフ型のトランジスタであることを特徴とする請求項１に記載の半導体装置。
  3. 　前記接続部材は、金属ワイヤーまたは接続子であることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１のＧａＮ－ＨＥＭＴの前記第１のＧａＮ主電極は、前記第３の導電パターン部を介して高電圧側端子に電気的に接続され、前記第２のＭＯＳ－ＦＥＴの前記第４のＭＯＳ主電極は、前記第５の導電パターン部を介して低電圧側端子に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  5. 　前記絶縁基板は、平面視して前記高電圧側端子と前記低電圧側端子が突き出る第１の基板辺と、前記第１の基板辺に対向する第２の基板辺とを有し、
    　前記第１のＧａＮ－ＨＥＭＴは、前記第１の仮想線が前記第１の基板辺に対して平行になるように配置され、前記第２のＧａＮ－ＨＥＭＴは、前記第２の仮想線が前記第１の基板辺に対して斜めになるように配置されていることを特徴とする請求項４に記載の半導体装置。
  6. 　前記第１の仮想線と前記第２の仮想線が交わる角度は、３０°以上、６０°以下であることを特徴とする請求項１に記載の半導体装置。
  7. 　前記第１の仮想線と前記第２の仮想線が交わる角度は、４５°であることを特徴とする請求項１に記載の半導体装置。
  8. 　前記第１のＧａＮ－ＨＥＭＴは、前記第１の辺と前記第２の辺を接続する第６の辺を有し、前記第４の導電パターン部は、前記第６の辺に対向する導電パターン辺を有し、
    　前記第１のＧａＮ－ＨＥＭＴの前記第１のＧａＮゲート電極は、接続部材を介して前記第４の導電パターン部に電気的に接続され、前記接続部材は、前記第６の辺および前記導電パターン辺に対して直交することを特徴とする請求項１に記載の半導体装置。
  9. 　前記第１のＭＯＳ－ＦＥＴは前記第１のＧａＮ－ＨＥＭＴの上に配置され、前記第２のＭＯＳ－ＦＥＴは前記第２のＧａＮ－ＨＥＭＴの上に配置されていることを特徴とする請求項１に記載の半導体装置。
  10. 　前記バイパスコンデンサは、前記第１のＧａＮ－ＨＥＭＴ、前記第２のＧａＮ－ＨＥＭＴ、前記第１のＭＯＳ－ＦＥＴおよび前記第２のＭＯＳ－ＦＥＴとともに樹脂封止されていることを特徴とする請求項１に記載の半導体装置。
  11. 　前記絶縁基板の上に形成された第６の導電パターン部と、
    　前記絶縁基板の上に形成された第７の導電パターン部と、
    　前記絶縁基板の上に形成された第８の導電パターン部と、
    　前記絶縁基板の上に形成された第９の導電パターン部と、
    　第５のＧａＮ主電極、第６のＧａＮ主電極および第３のＧａＮゲート電極を有し、前記第６の導電パターン部の上に配置された第３のＧａＮ－ＨＥＭＴと、
    　第５のＭＯＳ主電極、第６のＭＯＳ主電極および第３のＭＯＳゲート電極を有し、前記第５のＭＯＳ主電極が前記第６のＧａＮ主電極に電気的に接続された第３のＭＯＳ－ＦＥＴと、
    　第７のＧａＮ主電極、第８のＧａＮ主電極および第４のＧａＮゲート電極を有し、前記第７の導電パターン部の上に配置された第４のＧａＮ－ＨＥＭＴと、
    　第７のＭＯＳ主電極、第８のＭＯＳ主電極および第４のＭＯＳゲート電極を有し、前記第７のＭＯＳ主電極が前記第８のＧａＮ主電極に電気的に接続された第４のＭＯＳ－ＦＥＴと、
    　前記第３のＧａＮ－ＨＥＭＴの前記第５のＧａＮ主電極は、前記第８の導電パターン部に電気的に接続され、前記第３のＭＯＳ－ＦＥＴの前記第６のＭＯＳ主電極は、前記第９の導電パターン部に電気的に接続され、前記第４のＧａＮ－ＨＥＭＴの前記第７のＧａＮ主電極は、前記第９の導電パターン部に電気的に接続され、前記第４のＭＯＳ－ＦＥＴの前記第８のＭＯＳ主電極は、前記第５の導電パターン部に電気的に接続され、
    　前記第１のＧａＮ－ＨＥＭＴと前記第３のＧａＮ－ＨＥＭＴは、前記第５の導電パターン部を挟んで対称に配置され、前記第２のＧａＮ－ＨＥＭＴと前記第４のＧａＮ－ＨＥＭＴは、前記第５の導電パターン部を挟んで対称に配置されていることを特徴とする請求項１に記載の半導体装置。
  12. 　第３の電極および第４の電極を有する別のバイパスコンデンサをさらに備え、
    　前記第３の電極は前記第８の導電パターン部に電気的に接続され、前記第４の電極は前記第５の導電パターン部に電気的に接続され、
    　前記バイパスコンデンサと前記別のバイパスコンデンサは、前記第５の導電パターン部を挟んで対称に配置されていることを特徴とする請求項１１に記載の半導体装置。
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