WO2019010960A1 - 阵列基板及其制备方法、显示面板、显示装置 - Google Patents

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Definitions

  • top gate structure refers to a structure in which an active layer of a TFT is located on a side of a gate closer to a substrate
  • bottom gate structure refers to an active layer in which a TFT is located The structure of the gate further away from the side of the substrate.
  • the first active layer 21 and the second active layer 22 are located in different layers, wherein the IGZO in the first active layer 21 is sufficiently protected by providing the second buffer layer 42.
  • the first source drain 61 and the second source drain 62 are disposed on a side of the interlayer dielectric layer 60 away from the substrate 10.
  • the first source and drain electrodes 61 are connected to the first active layer 21 through the first via holes passing through the interlayer dielectric layer 60, the gate insulating layer 50, and the second buffer layer 42, and the second source and drain electrodes 62 pass through
  • the interlayer dielectric layer 60 and the second via of the gate insulating layer 50 are connected to the second active layer 22.
  • the material constituting the first source drain 61 and the second source drain 62 may be selected from one or more of Ti and Al.

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Abstract

一种阵列基板及其制备方法、显示面板、显示装置。在阵列基板的制备方法中，像素区（10）中的第一有源层（21）的退火工艺借助于周边区（20）中第二有源层（22）的脱氢工艺中的高温步骤进行。

Description

阵列基板及其制备方法、显示面板、显示装置
相关申请
本申请要求享有2017年7月12日提交的中国专利申请No.201710565410.4的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开涉及显示技术领域，具体涉及一种阵列基板及其制备方法、显示面板、显示装置。
背景技术
显示装置中的薄膜晶体管(Thin Film Transistor，TFT)主要包括两大类，一类TFT位于显示(Active Area，AA)区(或称为像素区)，配置成控制像素区的显示，因而一般称为像素区TFT，另一类TFT位于AA区周边，配置成驱动各条栅线，因而一般称为周边区TFT。
通常来讲，周边区TFT需要具有高切换速度、高驱动电流等特点，因此低温多晶硅(Low Temperature Poly-silicon，LTPS)型TFT更符合其要求。相比之下，像素区TFT通常具有较低的漏电流、良好的均一性等特点，因此氧化物(Oxide)型TFT更符合其要求。
在常规的显示装置中，通常只采用单一类型的TFT，因而难以同时满足上述两类TFT的特性需求。
发明内容
根据本公开的一方面，提供了一种阵列基板的制备方法，所述制备方法包括：在衬底上的像素区形成第一薄膜晶体管，以及在衬底上的围绕所述像素区的周边区形成第二薄膜晶体管。在衬底上的像素区形成第一薄膜晶体管具体地包括形成第一半导体层，以及对所述第一半导体层进行退火工艺以形成所述第一薄膜晶体管的第一有源层。在衬底上的围绕所述像素区的周边区形成第二薄膜晶体管具体地包括形成半导体材料层，对所述半导体材料层进行脱氢工艺以形成第二半导体层，以及对所述第二半导体层进行处理以形成所述第二薄膜晶体管的第二有源层。在上述制备方法中，所述第一半导体层先于所述第二 半导体层形成，并且所述脱氢工艺和所述退火工艺同时执行。
根据本公开的一些实施例，对所述第二半导体层进行处理以形成所述第二薄膜晶体管的第二有源层包括，对所述第二半导体层进行图案化、沟道掺杂和离子注入以形成所述第二薄膜晶体管的第二有源层。
根据本公开的一些实施例，在形成第一半导体层之前，上述阵列基板的制备方法还包括：在衬底上形成包括第一遮光部和第二遮光部的遮光层，所述第一有源层在衬底上的正投影与所述第一遮光部在衬底上的正投影交叠，并且所述第二有源层在衬底上的正投影与所述第二遮光部在衬底上的正投影交叠；以及形成覆盖所述遮光层的第一缓冲层。
根据本公开的一些实施例，在形成所述第二半导体层之前，上述阵列基板的制备方法还包括形成覆盖所述第一半导体层的第二缓冲层。
根据本公开的一些实施例，在形成第二有源层之后，上述阵列基板的制备方法还包括：形成覆盖所述第二有源层的栅极绝缘层；在栅极绝缘层上形成第一栅极、第二栅极，所述第一栅极在衬底上的正投影与所述第一有源层在衬底上的正投影交叠，所述第二栅极在衬底上的正投影与所述第二有源层在衬底上的正投影交叠；以及形成覆盖所述第一栅极和第二栅极的层间介质层。
根据本公开的一些实施例，在形成层间介质层之后，上述阵列基板的制备方法还包括：在所述层间介质层上形成第一源漏极、第二源漏极，所述第一源漏极通过第一过孔与第一有源层连接，并且所述第二源漏极通过第二过孔与第二有源层连接。
根据本公开的一些实施例，上述阵列基板的制备方法还包括在所述第一源漏极、第二源漏极上依次形成平坦化层、公共电极、钝化层、像素电极。
根据本公开的一些实施例，所述第一薄膜晶体管为顶栅型薄膜晶体管。
根据本公开的一些实施例，所述第一有源层包括氧化物半导体材料，并且所述第二有源层包括低温多晶硅。
根据本公开的另一方面，提供了一种阵列基板，包括衬底、设于所述衬底上的像素区的第一薄膜晶体管以及设于所述衬底上的围绕所 述像素区的周边区的第二薄膜晶体管。所述第一薄膜晶体管包括采用退火工艺形成的第一有源层，所述第二薄膜晶体管包括采用脱氢工艺形成的第二有源层，并且所述脱氢工艺和所述退火工艺同时执行。
根据本公开的一些实施例，所述第一有源层和所述第二有源层位于同一层中。
根据本公开的一些实施例，上述阵列基板还包括位于所述衬底与第一有源层之间的遮光层。所述遮光层包括第一遮光部和第二遮光部，其中所述第一有源层在衬底上的正投影与所述第一遮光部在衬底上的正投影交叠，并且所述第二有源层在衬底上的正投影与所述第二遮光部在衬底上的正投影交叠。
根据本公开的一些实施例，上述阵列基板还包括位于所述遮光层与所述第一有源层之间的第一缓冲层。
根据本公开的一些实施例，所述第一有源层相较于所述第二有源层更靠近所述衬底，并且所述阵列基板还包括位于所述第一有源层与所述第二有源层之间且覆盖所述第一有源层的第二缓冲层。
根据本公开的一些实施例，上述阵列基板还包括：位于所述第二有源层上方的栅极绝缘层；位于所述栅极绝缘层远离衬底的一侧上的第一栅极、第二栅极，所述第一栅极在衬底上的正投影与所述第一有源层在衬底上的正投影交叠，所述第二栅极在衬底上的正投影与所述第二有源层在衬底上的正投影交叠；覆盖所述第一栅极和第二栅极的层间介质层；位于所述层间介质层上的第一源漏极、第二源漏极，所述第一源漏极通过第一过孔与第一有源层连接，所述第二源漏极通过第二过孔与第二有源层连接；以及依次设置在所述第一源漏极、第二源漏极上的平坦化层、公共电极、钝化层、像素电极，所述像素电极通过第三过孔与所述第一源漏极连接。
根据本公开另外的方面，提供了一种显示面板，包括上述任一种阵列基板。
根据本公开的又一方面，提供了一种显示装置，包括上述任一种显示面板。
在本公开实施例提供的阵列基板的制备方法中，像素区中的第一有源层的退火工艺借助于周边区中第二有源层的脱氢工艺中的高温步骤进行，使得第一有源层的退火过程不会对第二有源层的性能造成不 利影响。本公开实施例的制备方法的工艺操作简单易行，适用于工业中流水线生产。
附图说明
图1为典型的阵列基板的示意性截面视图；
图2为根据本公开的实施例的阵列基板的制备方法的流程示意图；
图3示意性地图示了根据本公开的实施例的阵列基板的制备方法的各步骤；
图4示意性地图示了根据本发明的另一实施例的阵列基板的制备方法的各步骤；
图5为通过如图3所示的制备方法制备的阵列基板的示意性截面视图；
图6为通过如图4所示的制备方法制备的阵列基板的示意性截面视图。
具体实施方式
为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。
在附图中，使用以下附图标记：
10、衬底；11、像素区；12、周边区；21、第一有源层；21'、第一半导体层；22、第二有源层；31、第一遮光部；32、第二遮光部；41、第一缓冲层；42、第二缓冲层；50、栅极绝缘层；51、第一栅极；52、第二栅极；60、层间介质层；61、第一源漏极；62、第二源漏极；71、平坦化层；72、公共电极；73、钝化层；74、像素电极。
图1示意性地图示了一种典型的阵列基板的截面视图。如图1所示，阵列基板包括像素区10和位于像素区10周边的周边区20。在像素区10中，使用氧化物(例如铟镓锌氧化物IGZO)型TFT作为像素区TFT，并且像素区TFT可以具有底栅结构。在周边区20中，使用低温多晶硅型TFT作为周边区TFT，并且周边区TFT可以具有顶栅结构。
如本文中所使用的，术语“顶栅结构”是指其中TFT的有源层位于栅极更靠近衬底的一侧的结构，并且术语“底栅结构”是指其中TFT的有源层位于栅极更远离衬底的一侧的结构。
发明人发现，虽然如图1所示的阵列基板可以结合两种TFT的优势，从而提高显示面板的显示性能，但是该方案存在诸多问题。首先，由于像素区10的像素区TFT中的有源层12采用氧化物(具体地，铟镓锌氧化物IGZO)制成，因此为了提高所制备的TFT的场效应迁移率以改善TFT的性能，在制作时需要经过退火工艺。然而，周边区20中的周边区TFT的有源层22由LTPS材料构成，此时已经完成掺杂，因此对有源层12的退火工艺的高温可能会对掺杂后的LTPS材料性能造成不利影响，进而降低周边区TFT的有源层22的掺杂效果。其次，由于像素区TFT采用背沟道刻蚀(BCE，Back Channel Etching)型结构，因此当刻蚀源漏极时可能会对氧化物有源层12的沟道结构产生一定程度的破坏。
鉴于以上，本公开的实施例提供了一种阵列基板的制备方法。如图2所述，该制备方法包括在步骤S1处，在衬底上的像素区形成第一薄膜晶体管。该制备方法还包括在步骤S2处，在衬底上的周边区形成第二薄膜晶体管。具体地，步骤S1可以包括形成第一半导体层，并且对第一半导体层进行退火工艺以形成第一薄膜晶体管的第一有源层。步骤S2可以具体地包括形成半导体材料层，对半导体材料层进行脱氢工艺以形成第二半导体层，以及对第二半导体层进行处理以形成第二薄膜晶体管的第二有源层。特别地，所述第一半导体层先于所述第二半导体层形成，并且所述脱氢工艺和所述退火工艺同时执行。
如本文所使用的，术语“第一半导体层”是指第一有源层在经过退火工艺之前的状态，术语“半导体材料层”是指第二半导体层在经过脱氢工艺之前的状态，并且术语“第二半导体层”是指第二有源层在经过处理(例如，图案化、沟道掺杂和离子注入)之前的状态。特别地，在本公开的实施例中，半导体材料层与第二半导体层的材料可以不同，但是第二半导体层的材料与第二有源层是相同的。
在根据本实施例的阵列基板的制备方法中，由于像素区的第一半导体层的退火工艺与周边区的第二半导体层的脱氢工艺同时执行，所述脱氢工艺同样需要执行高温步骤，因此第一半导体层的退火过程不会对第二半导体层的性能造成不利影响。而且，本实施例的制备方法的工艺操作简单易行，因而适合于工业中的流水线生产。
图3示意性地图示了根据本公开的实施例的阵列基板的制备方法 的各步骤。如图3所示，首先，在衬底10上沉积遮光材料，对遮光材料进行图案化以形成第一遮光部31和第二遮光部32。遮光材料可以是不透光的有机物，或者具有高反射性和低透射性的金属或合金，例如Al、Mo、Cu、Cu/Al合金等。在一些示例实施例中，遮光材料的厚度可以为20-200nm。在第一遮光部31和第二遮光部32上沉积缓冲材料以形成覆盖第一遮光部31和第二遮光部32的第一缓冲层41。缓冲材料可以包括SiN x或SiO 2，并且第一缓冲层41可以具有单层结构或多层结构。在一些示例实施例中，第一缓冲层41的厚度可以为20-200nm。特别地，第一遮光部31位于待制备的阵列基板的像素区，并且第二遮光部32位于待制备的阵列基板的周边区。
当上述阵列基板用于具有背光源的显示装置时，第一遮光部31和第二遮光部32能够遮挡来自背光源的光，以防止稍后形成的有源层由于光照而出现降级。但是，如本领域技术人员将领会到的，在一些实施例中可以省略第一遮光部31和第二遮光部32。
接着，在第一缓冲层41上沉积IGZO材料，并且对IGZO材料进行图案化、沟道掺杂和离子注入以形成第一半导体层21'。第一半导体层21'位于待制备的阵列基板的像素区。在一些示例实施例中，第一半导体层21'的厚度可以为20-200nm。
接着，在第一缓冲层41上形成第二有源层22并且对第一半导体层21'进行退火工艺以形成第一有源层21。第二有源层22位于待制备的阵列基板的周边区。
在示例实施例中，形成第二有源层22的步骤可以具体地包括，首先，在第一缓冲层41上沉积非晶硅(a-Si)，从而形成半导体材料层。该半导体材料层可以具有20-200nm的厚度。然后，对半导体材料层进行脱氢工艺和激光晶化(ELA)以便将半导体材料层中的a-Si转变成多晶硅(P-Si)，从而形成第二半导体层。对第二半导体层进行图案化、沟道掺杂和离子注入，从而形成第二有源层22。
脱氢工艺的目的在于，如果不对半导体材料层进行脱氢工艺，则在进行激光晶化时，a-Si瞬间吸收庞大的激光能量，该激光能量将使得a-Si中所包含的氢产生氢爆，进而造成a-Si被烧蚀。
如本领域技术人员将认识到的，在本公开的实施例中，采用气相化学气相沉积或固相晶化等方式形成P-Si也是可行的，而不限于激光 晶化。
进一步地，在对半导体材料层进行脱氢工艺的同时，借助于脱氢工艺的高温来对像素区的第一半导体层21'进行退火工艺以形成满足像素区TFT性能要求的第一有源层21。
在上述实施例中，第一半导体层21'先于第二半导体层形成，，并且在对第二半导体层进行高温脱氢的同时执行第一半导体层21'的退火工艺以形成第一有源层21。这样，第一半导体层21'的退火过程不会对第二半导体层的性能造成不利影响，从而有利地保证稍后形成的第二薄膜晶体管的沟道掺杂效果。在示例实施例中，高温脱氢可以在350-650℃下进行，并且脱氢时间可以为20-60min。经过该脱氢工艺，a-Si的H含量可以小于2％。
图4图示了根据如图3所示的制备方法制备的阵列基板的示意性截面视图。如图4所示，所制备的阵列基板包括衬底10、设于衬底10上的位于像素区11的第一薄膜晶体管以及位于周边区12的第二薄膜晶体管。第一薄膜晶体管包括通过退火工艺形成的第一有源层21，第二薄膜晶体管包括通过脱氢工艺形成的第二有源层22，并且脱氢工艺和退火工艺同时执行。
该阵列基板包括两种TFT，其中，低温多晶硅型TFT(即，第二薄膜晶体管)布置在周边区12中，并且氧化物型TFT(即，第一薄膜晶体管)布置在像素区11中。由于形成像素区11中的第一有源层21的退火工艺借助于形成周边区12中的第二有源层22的脱氢工艺中的高温步骤来进行，因此该退火过程不会对第二有源层22的性能造成不利影响。
可选地，如图4所示，像素区11中的第一薄膜晶体管可以为顶栅型薄膜晶体管。顶栅型薄膜晶体管的第一有源层21更靠近衬底10，使得第一有源层21上方的功能层能够保护薄膜晶体管的沟道，避免第一有源层21在后续刻蚀工艺中受到影响。
在如图4所示的阵列基板中，第一有源层21和第二有源层22位于同一层中，从而有利于阵列基板的轻薄化。
在衬底10与第一有源层21和第二有源层22之间设有遮光层，所述遮光层包括第一遮光部31和第二遮光部32。特别地，第一有源层21在衬底10上的正投影与第一遮光部31在衬底10上的正投影交叠， 并且第二有源层22在衬底10上的正投影与第二遮光部32在衬底10上的正投影交叠。
当该阵列基板用于具有背光源的显示装置时，第一遮光部31和第二遮光部32可以遮挡来自背光源的光，从而分别保护第一有源层21和第二有源层22。
第一缓冲层41覆盖第一遮光部31和第二遮光部32。栅极绝缘层50覆盖第一有源层21和第二有源层22。在示例实施例中，栅极绝缘层50可以包括至少两层，其中一层包括厚度为50-200nm的SiO 2，并且另一层包括厚度为20-200nm的SiN x。
第一栅极51、第二栅极52设置在栅极绝缘层50远离衬底10的一侧上，并且形成第一栅极51、第二栅极52的材料可以选自Mo、Mo/Nb合金和Mo/Al/Mo合金中的一种或多种。在示例实施例中，第一栅极51、第二栅极52的厚度可以为50-500nm。
层间介质层60覆盖第一栅极51和第二栅极52，并且可以至少包括一层100-500nm厚的SiNx和一层100-500nm厚的SiO 2材料。
第一源漏极61、第二源漏极62设置在层间介质层60远离衬底10的一侧上。第一源漏极61通过穿过层间介质层60和栅极绝缘层50的第一过孔与第一有源层21连接，并且第二源漏极62通过穿过层间介质层60和栅极绝缘层50的第二过孔与第二有源层22连接。在示例实施例中，构成第一源漏极61、第二源漏极62的材料可以选自Ti和Al中的一种或多种。例如，第一源漏极61、第二源漏极62可以分别包括至少三层结构，例如，一层是厚度为30-300nm的Ti，一层是厚度为100-600nm的Al，一层是厚度为30-300nm的Ti。第一源漏极61、第一栅极51和第一有源层21构成第一薄膜晶体管，并且第二源漏极62、第二栅极52和第二有源层22构成第二薄膜晶体管。
平坦化层71覆盖所述第一源漏极61、第二源漏极62。平坦化层71的厚度可以为500-5000nm，并且可以由选自丙烯酸类树脂的材料制成。
公共电极72设置在平坦化层71上。公共电极72的厚度可以为20-200nm，并且可以由选自ITO等透明导电材料制成。
钝化层73覆盖公共电极72。钝化层73的厚度可以为100-400nm，并且可以包括SiNx。
像素电极74设置在钝化层72上，并且像素电极74通过穿过钝化层73、平坦化层71的第三过孔与第一源漏极61连接。像素电极74的厚度可以为20-200nm。
图5示意性地图示了根据本公开的实施例的另一阵列基板的制备方法的各步骤。如图5所示，该制备方法最初与如图3所示的制备方法类似。首先，在衬底10上沉积遮光材料，对遮光材料进行图案化以形成第一遮光部31和第二遮光部32。遮光材料可以是不透光的有机物，或者具有高反射性和低透射性的金属或合金，例如Al、Mo、Cu、Cu/Al合金等。在一些示例实施例中，遮光材料的厚度可以为20-200nm。在第一遮光部31和第二遮光部32上沉积缓冲材料以形成覆盖第一遮光部31和第二遮光部32的第一缓冲层41。缓冲材料可以包括SiN x或SiO 2，并且第一缓冲层41可以具有单层结构或多层结构。在一些示例实施例中，第一缓冲层41的厚度可以为20-200nm。特别地，第一遮光部31位于待制备的阵列基板的像素区，并且第二遮光部32位于待制备的阵列基板的周边区。
当上述阵列基板用于具有背光源的显示装置时，第一遮光部31和第二遮光部32能够遮挡来自背光源的光，以防止稍后形成的有源层由于光照而出现降级。但是，如本领域技术人员将领会到的，在一些实施例中可以省略第一遮光部31和第二遮光部32。
接着，在第一缓冲层41上沉积IGZO材料，并且对IGZO材料进行图案化、沟道掺杂和离子注入以形成第一半导体层21'。第一半导体层21'位于待制备的阵列基板的像素区。在一些示例实施例中，第一半导体层21'的厚度可以为20-200nm。
与图3不同的是，然后，形成覆盖第一半导体层21'和第一缓冲层41的暴露部分的第二缓冲层42。在示例实施例中，第二缓冲层42可以包括一层厚度为50-200nm的SiO 2和设置SiO 2层上的一层厚度为20-200nm的SiN x。由于第一半导体层21'中的IGZO为相对敏感的材料，容易受到后续工艺的影响，因此提供第二缓冲层42以充分保护第一半导体层21'中的IGZO。
然后，在第二缓冲层42上形成第二有源层22并且对第一半导体层21'进行退火工艺以形成第一有源层21。第二有源层22位于待制备的阵列基板的周边区。
在示例实施例中，形成第二有源层22的步骤可以具体地包括，首先，在第二缓冲层42上沉积非晶硅(a-Si)，从而形成半导体材料层。该半导体材料层可以具有20-200nm的厚度。然后，对半导体材料层进行脱氢工艺和激光晶化(ELA)以便将半导体材料层中的a-Si转变成多晶硅(P-Si)，从而形成第二半导体层。对第二半导体层进行图案化、沟道掺杂和离子注入，从而形成第二有源层22。
脱氢工艺的目的在于，如果不对半导体材料层进行脱氢工艺，则在进行激光晶化时，a-Si瞬间吸收庞大的激光能量，该激光能量将使得a-Si中所包含的氢产生氢爆，进而造成a-Si被烧蚀。
如本领域技术人员将认识到的，在本公开的实施例中，采用气相化学气相沉积或固相晶化等方式形成P-Si也是可行的。
进一步地，在对半导体材料层进行脱氢工艺的同时，借助于脱氢工艺的高温来对像素区的第一半导体层21'进行退火工艺以形成满足像素区TFT性能要求的第一有源层21。
在上述实施例中，第一半导体层21'先于第二半导体层形成，，并且在对第二半导体层进行高温脱氢的同时执行第一半导体层21'的退火工艺以形成第一有源层21。这样，第一半导体层21'的退火过程不会对第二半导体层的性能造成不利影响，从而有利地保证稍后形成的第二薄膜晶体管的沟道掺杂效果。在示例实施例中，高温脱氢可以在350-650℃下进行，并且脱氢时间可以为20-60min。经过该脱氢工艺，a-Si的H含量可以小于2％。
图6图示了根据如图5所示的制备方法制备的阵列基板的示意性截面视图。如图6所示，所制备的阵列基板包括衬底10、设于衬底10上的位于像素区11的第一薄膜晶体管以及位于周边区12的第二薄膜晶体管。第一薄膜晶体管包括通过退火工艺形成的第一有源层21，第二薄膜晶体管包括通过脱氢工艺形成的第二有源层22，并且脱氢工艺和退火工艺同时执行。
该阵列基板包括两种TFT，其中，低温多晶硅型TFT(即，第二薄膜晶体管)布置在周边区12中，并且氧化物型TFT(即，第一薄膜晶体管)布置在像素区11中。由于形成像素区11中的第一有源层21的退火工艺借助于形成周边区12中的第二有源层22的脱氢工艺中的高温步骤来进行，因此该退火过程不会对第二有源层22的性能造成不 利影响。
可选地，如图6所示，像素区11中的第一薄膜晶体管可以为顶栅型薄膜晶体管。顶栅型薄膜晶体管的第一有源层21更靠近衬底10，使得第一有源层21上方的功能层能够保护薄膜晶体管的沟道，避免第一有源层21在后续刻蚀工艺中受到影响。
在如图6所示的阵列基板中，第一有源层21和第二有源层22位于不同层中，其中通过提供第二缓冲层42以充分保护第一有源层21中的IGZO。
在衬底10与第一有源层21和第二有源层22之间设有遮光层，所述遮光层包括第一遮光部31和第二遮光部32。特别地，第一有源层21在衬底10上的正投影与第一遮光部31在衬底10上的正投影交叠，并且第二有源层22在衬底10上的正投影与第二遮光部32在衬底10上的正投影交叠。
当该阵列基板用于具有背光源的显示装置时，第一遮光部31和第二遮光部32可以遮挡来自背光源的光，从而分别保护第一有源层21和第二有源层22。
第一缓冲层41覆盖第一遮光部31和第二遮光部32。栅极绝缘层50覆盖第二有源层22和第二缓冲层42的暴露部分。在示例实施例中，栅极绝缘层50可以包括至少两层，其中一层包括厚度为50-200nm的SiO 2，并且另一层包括厚度为20-200nm的SiN x。
第一栅极51、第二栅极52设置在栅极绝缘层50远离衬底10的一侧上，并且形成第一栅极51、第二栅极52的材料可以选自Mo、Mo/Nb合金和Mo/Al/Mo合金中的一种或多种。在示例实施例中，第一栅极51、第二栅极52的厚度可以为50-500nm。
层间介质层60覆盖第一栅极51和第二栅极52，并且可以至少包括一层100-500nm厚的SiNx和一层100-500nm厚的SiO 2材料。
第一源漏极61、第二源漏极62设置在层间介质层60远离衬底10的一侧上。第一源漏极61通过穿过层间介质层60、栅极绝缘层50和第二缓冲层42的第一过孔与第一有源层21连接，并且第二源漏极62通过穿过层间介质层60和栅极绝缘层50的第二过孔与第二有源层22连接。在示例实施例中，构成第一源漏极61、第二源漏极62的材料可以选自Ti和Al中的一种或多种。例如，第一源漏极61、第二源漏极 62可以分别包括至少三层结构，例如，一层是厚度为30-300nm的Ti，一层是厚度为100-600nm的Al，一层是厚度为30-300nm的Ti。
平坦化层71覆盖所述第一源漏极61、第二源漏极62。平坦化层71的厚度可以为500-5000nm，并且可以由选自丙烯酸类树脂的材料制成。
公共电极72设置在平坦化层71上。公共电极72的厚度可以为20-200nm，并且可以由选自ITO等透明导电材料制成。
钝化层73覆盖公共电极72。钝化层73的厚度可以为100-400nm，并且可以包括SiNx。
像素电极74设置在钝化层72上，并且像素电极74通过穿过钝化层73、平坦化层71的第三过孔与第一源漏极61连接。像素电极74的厚度可以为20-200nm。
显然，上述各实施例的具体实施方式还可进行许多变化。本领域技术人员在本公开的教导下，可以根据需要进行调整各层的材料和各层的厚度。
本公开的实施例还提供了一种显示面板，包括上述任一种阵列基板。
进一步地，本公开的实施例提供了一种显示装置，其包括上述任意一种显示面板。该显示装置可以为液晶显示面板、电子纸、OLED显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (17)

  1. 一种阵列基板的制备方法，包括：
    在衬底上的像素区形成第一薄膜晶体管，包括：
    形成第一半导体层；以及
    对所述第一半导体层进行退火工艺以形成所述第一薄膜晶体管的第一有源层；以及
    在衬底上的围绕所述像素区的周边区形成第二薄膜晶体管，包括：
    形成半导体材料层；
    对所述半导体材料层进行脱氢工艺以形成第二半导体层；以及
    对所述第二半导体层进行处理以形成所述第二薄膜晶体管的第二有源层，
    其中，所述第一半导体层先于所述第二半导体层形成，并且所述脱氢工艺和所述退火工艺同时执行。
  2. 根据权利要求1所述的阵列基板的制备方法，其中，所述对所述第二半导体层进行处理以形成所述第二薄膜晶体管的第二有源层包括，对所述第二半导体层进行图案化、沟道掺杂和离子注入以形成所述第二薄膜晶体管的第二有源层。
  3. 根据权利要求1所述的阵列基板的制备方法，其中，在形成第一半导体层之前还包括：
    在衬底上形成包括第一遮光部和第二遮光部的遮光层，所述第一有源层在衬底上的正投影与所述第一遮光部在衬底上的正投影交叠，并且所述第二有源层在衬底上的正投影与所述第二遮光部在衬底上的正投影交叠；以及
    形成覆盖所述遮光层的第一缓冲层。
  4. 根据权利要求1所述的阵列基板的制备方法，其中，在形成所述第二半导体层之前还包括形成覆盖所述第一半导体层的第二缓冲层。
  5. 根据权利要求1所述的阵列基板的制备方法，其中，在形成第二有源层之后还包括：
    形成覆盖所述第二有源层的栅极绝缘层；
    在栅极绝缘层上形成第一栅极、第二栅极，所述第一栅极在衬底 上的正投影与所述第一有源层在衬底上的正投影交叠，所述第二栅极在衬底上的正投影与所述第二有源层在衬底上的正投影交叠；以及
    形成覆盖所述第一栅极和第二栅极的层间介质层。
  6. 根据权利要求5所述的阵列基板的制备方法，其中，在形成层间介质层之后还包括：
    在所述层间介质层上形成第一源漏极、第二源漏极，所述第一源漏极通过第一过孔与第一有源层连接，并且所述第二源漏极通过第二过孔与第二有源层连接。
  7. 根据权利要求6所述的阵列基板的制备方法，还包括：
    在所述第一源漏极、第二源漏极上依次形成平坦化层、公共电极、钝化层、像素电极。
  8. 根据权利要求1所述的阵列基板的制备方法，其中，所述第一薄膜晶体管为顶栅型薄膜晶体管。
  9. 根据权利要求1所述的阵列基板的制备方法，其中，所述第一有源层包括氧化物半导体材料，并且所述第二有源层包括低温多晶硅。
  10. 一种阵列基板，包括衬底、设于所述衬底上的像素区的第一薄膜晶体管以及设于所述衬底上的围绕所述像素区的周边区的第二薄膜晶体管，其中，所述第一薄膜晶体管包括采用退火工艺形成的第一有源层，所述第二薄膜晶体管包括采用脱氢工艺形成的第二有源层，并且所述脱氢工艺和所述退火工艺同时执行。
  11. 根据权利要求10所述的阵列基板，其中，所述第一有源层和所述第二有源层位于同一层中。
  12. 根据权利要求10所述的阵列基板，还包括位于所述衬底与第一有源层之间的遮光层，所述遮光层包括第一遮光部和第二遮光部，所述第一有源层在衬底上的正投影与所述第一遮光部在衬底上的正投影交叠，并且所述第二有源层在衬底上的正投影与所述第二遮光部在衬底上的正投影交叠。
  13. 根据权利要求12所述的阵列基板，还包括位于所述遮光层与所述第一有源层之间的第一缓冲层。
  14. 根据权利要求10所述的阵列基板，其中，所述第一有源层相较于所述第二有源层更靠近所述衬底，并且所述阵列基板还包括位于所述第一有源层与所述第二有源层之间且覆盖所述第一有源层的第二 缓冲层。
  15. 根据权利要求14所述的阵列基板，还包括：
    位于所述第二有源层上方的栅极绝缘层；
    位于所述栅极绝缘层远离衬底的一侧上的第一栅极、第二栅极，所述第一栅极在衬底上的正投影与所述第一有源层在衬底上的正投影交叠，所述第二栅极在衬底上的正投影与所述第二有源层在衬底上的正投影交叠；
    覆盖所述第一栅极和第二栅极的层间介质层；
    位于所述层间介质层上的第一源漏极、第二源漏极，所述第一源漏极通过第一过孔与第一有源层连接，所述第二源漏极通过第二过孔与第二有源层连接；以及
    依次设置在所述第一源漏极、第二源漏极上的平坦化层、公共电极、钝化层、像素电极，所述像素电极通过第三过孔与所述第一源漏极连接。
  16. 一种显示面板，包括权利要求10-15中任一项所述的阵列基板。
  17. 一种显示装置，包括权利要求16所述的显示面板。
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