WO2019077900A1 - 非同期ｆｉｆｏ回路 - Google Patents

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    • G11C7/1096—Write circuits, e.g. I/O line write drivers

Definitions

  • the present invention relates to an asynchronous first in first out (FIFO) circuit, and more particularly to an asynchronous FIFO circuit that does not require a full / empty determination circuit.
  • FIFO first in first out
  • a circuit When processing continuous data such as memory access, as described in Patent Document 1, a circuit may be provided to determine the Full / Empty.
  • data may be transferred from the write pointer to the read pointer in order to check that the read pointer does not pass the write pointer. In such a case, there arises a problem that the latency from writing to reading increases.
  • an object of the present invention is to provide an asynchronous FIFO circuit capable of solving the problems described above, namely, the control being complicated and the latency from writing to reading becoming large. .
  • An asynchronous FIFO circuit which is an embodiment of the present invention, A write clock generation unit that generates a write clock to be used in a write process from the input clock; A read clock generation unit that generates a read clock to be used in read processing from the input clock; A write control signal generator for generating a write control signal for controlling data write timing in synchronization with the write clock; A read control signal generation unit that generates a read control signal for controlling data read timing in synchronization with the read clock; A plurality of data holding units are provided, and data is written to any one of the data holding units for each write clock based on the write control signal, and any one of the data for each read clock based on the read control signal. A data read / write unit that reads data from the data holding unit; Equipped with Take the composition.
  • an asynchronous FIFO circuit which is an embodiment of the present invention is Write-side PLL (Phase Locked Loop) that generates a write clock to be used in write processing from the input clock;
  • a read side PLL that generates a read clock used in a read process from the input clock;
  • a write control signal generation circuit that generates a write control signal for controlling data write timing in synchronization with the write clock;
  • a read control signal generation circuit that generates a read control signal for controlling data read timing in synchronization with the read clock;
  • a plurality of buffers are provided, and data is written to any one of the buffers for each write clock based on the write control signal, and data is output from any one of the buffers for each read clock based on the read control signal.
  • a data read / write method is An asynchronous FIFO circuit having a plurality of data holding units is While generating a write clock to be used in a writing process from the input clock, and generating a read clock to be used in a reading process from the input clock, A write control signal for controlling data write timing is generated in synchronization with the write clock, and a read control signal for controlling data read timing is generated in synchronization with the read clock, Data is written to any one of the data holding units for each write clock based on the write control signal, and data is read from any one of the data holding units for each read clock based on the read control signal. Take the composition.
  • the present invention is configured as described above, and can provide an asynchronous FIFO circuit that is not complicated in control and can reduce the latency from write to read.
  • FIG. 5 is a time chart showing the operation of the asynchronous FIFO circuit disclosed in FIG. 1; It is a figure which shows the flow of data processing of the asynchronous FIFO circuit compared with this invention. It is a figure which shows the flow of data processing of the asynchronous FIFO circuit which is this invention. It is a block diagram which shows the structure of the asynchronous FIFO circuit in Embodiment 2 of this invention.
  • FIGS. 1 and 2 are diagrams for describing the configuration of the asynchronous FIFO circuit.
  • FIG. 3 is a diagram for explaining the operation of the asynchronous FIFO circuit.
  • 4 to 5 are diagrams for explaining the effect of the present invention.
  • the asynchronous FIFO circuit in the present invention comprises PLL (Phase Locked Loop) 11, DEFINE R generation circuit 12 and FF (Flip Flop) 13 on the write clock side (Write clock domain). ing.
  • the asynchronous FIFO circuit also includes a PLL 21, a DEFINER generation circuit 22, and an FF (Flip Flop) 23 on the read clock side (Read clock domain).
  • the asynchronous FIFO circuit is provided with a FIFO (First In First Out) 3 for performing data transfer, and the FIFO 3 belongs to both the write clock side and the read clock side.
  • the PLL 11 write clock generation unit on the write clock side multiplies the clock CLKA from the input clock CLKA by n to generate a write clock (Write Clock) used in the writing process.
  • the PLL 21 read clock generation unit on the read clock side multiplies the clock CLKA by m from the same clock CLKA as the clock input to the PLL 11 on the write clock side, and uses the read clock (Read Clock) is generated.
  • the frequency of CLKA 100 MHz
  • the write clock 1 GHz
  • the read clock 1 GHz
  • the write clock read clock.
  • the distribution delay from CLKA to PLL 11 shown in FIG. a and the distributed delay b from CLKA to PLL 21 are designed with the same delay.
  • the difference between the write timing from the FF 13 to the FIFO 3 and the read timing from the FIFO 3 to the FF 23 is combined with a delay that does not exceed the cycle value of the PLL 11 or PLL 21.
  • the timing of writing to the FIFO 3 can be obtained by considering the delay difference between each of the PLLs 11 and 21 to each of the FFs 13 and 23
  • the difference in read timing from the FIFO 3 can be made within the cycle of the PLL 11 and the PLL 21. By this, it is not necessary to extend the timing generation of the read processing described later to a value exceeding the cycle value of PLL 11 or PLL 21, and a read pointer that can guarantee delay difference
  • the write clock side DEFINE R generation circuit 12 (write control signal generation unit) generates a write DEFINE R signal (write control signal) which is a pulse signal synchronized with the write clock generated by the PLL 11.
  • the write DEFINER signal is used to control the write timing of data from the FF 13 by the FIFO 3 as described later.
  • the write DEFINER signal synchronized with this write clock is a pulse signal of CLKA cycle.
  • the write clock is set to 1 GHz and the write DEFINER signal is set to 100 MHz.
  • the DEFINER generation circuit 22 (read control signal generation unit) on the read clock side generates a read DEFINER signal (read control signal) which is a pulse signal synchronized with the read clock generated by the PLL 21.
  • the read DEFINER signal is used to control the timing of reading data from the FIFO 3 to the FF 23 as described later.
  • the read DEFINER signal synchronized with this read clock is a pulse signal of the CLKA cycle.
  • the read clock is set to 1 GHz
  • the lead DEFINER signal is set to 100 MHz.
  • the same clock CLKA is used as input clocks to the PLLs 11 and 21 different on the write side and the read side, and further, in synchronization with each PLL 11 and 21, a write DEFINER signal is used.
  • the lead DEFINER signal is generated. For this reason, as will be described later, the write processing cycle and the read processing cycle operate in a predetermined cycle.
  • the FIFO 3 has a write pointer generation circuit 31 on the write clock side and a read pointer generation circuit 32 and a selector 321 on the read clock side.
  • the write-to-read transfer part requires a plurality of buffers (data holding units), and the number of buffers is determined by the write clock frequency and the frequency of the write DEFINER signal.
  • the write pointer generation circuit 31 starts a series of write processing, and generates a write pointer specifying the buffers 311 to 3110 that write data from the FF 13 to the FIFO 3. Then, the write pointer generation circuit 31 that has started the series of write processing generates a value incremented by one every write clock, that is, each cycle, and uses it as a write pointer. In addition, the write pointer generation circuit 31 starts a series of write processing each time there is an input of a write DEFINER signal, and generates a write pointer having the same value every time the start is performed.
  • the write pointer “2” when the write DEFINER signal is input, the write pointer “2” is set, and the write pointer is generated as “3, 4, 5. Next, when the light DEFINER signal is input, "2" is set to the light pointer again.
  • the FIFO 3 writes data from the FF 13 to the buffers 311 to 3110 specified by the write pointer generated as described above, for each cycle of the write clock.
  • the read pointer generation circuit 32 activates a series of read processing, and generates a read pointer that specifies the buffers 311 to 3110 that read data from the FIFO 3 to the FF 23. Then, the read pointer generation circuit 32 that has started the series of read processing generates a value incremented by one for each read clock, that is, each cycle, and uses it as a read pointer. Also, the read pointer generation circuit 32 starts a series of read processing each time there is an input of a read DEFINER signal, and generates a read pointer of the same value every time the start is performed.
  • the read pointer “9” when the read DEFINER signal is input, the read pointer “9” is set, and the read pointer is generated as “10, 1, 2,. Next, when there is an input of the read DEFINER signal, "9" is set to the read pointer again.
  • the FIFO 3 selects the buffers 311 to 3110 specified by the read pointer generated as described above by the selector 321 for each cycle of the read clock, and reads data to the FF 23.
  • the write pointer generation circuit 31 and the read pointer generation circuit 32 described above write a series of writes at the same timing. It will start processing and a series of reading processing.
  • the write pointer generation circuit 31 and the read pointer generation circuit 32 respectively generate different write pointers and read pointers. For example, in the present embodiment, a read pointer three cycles after the write pointer is generated at startup. As a result, the relationship between the read pointer and the write pointer is always ensured, and the read pointer after three cycles is always generated for the write pointer, so that the read process does not overtake the write process.
  • the write DEFINER signal indicating the write timing is set at timing 2
  • the read DEFINER signal indicating the read timing is also set at timing 2. That is, a series of writing processes and a series of reading processes are activated at the same timing.
  • the write pointer generation circuit 31 generates a value incremented for each cycle of the write clock, using the write DEFINER signal as the activation timing, and uses it as the write pointer. At this time, the same pointer value is generated at every activation timing of the write DEFINER signal ("2" in the present embodiment).
  • the FIFO 3 writes the data of the FF 13 in the buffer indicated by the write pointer value if the data exists in the FF 13 and writes the indefinite value in the buffer indicated by the write pointer value if the data does not exist.
  • the read pointer generation circuit 32 generates a value obtained by incrementing the read DEFINER signal by 1 each cycle as a read processing start timing, and uses the generated value as a read pointer. At this time, the same pointer value is generated at each activation timing of the read DEFINER signal.
  • the read pointer “9” is set at each activation since this specification is to read out three cycles after the write timing. That is, the pointer value of the write pointer appears as the pointer value of the read pointer after three cycles.
  • the data in the buffers 311 to 3110 is read out in the FF 23 according to the pointer value of the read pointer, and if data does not exist, the undefined value is read out according to the pointer value of the read pointer Be
  • processing is performed according to the pointer value in both the write processing and the read processing. Therefore, by matching the pointer values of the write processing and the read processing at a certain timing, the relationship between the read pointer and the write pointer is always ensured, and the read pointer is generated for a write pointer after a certain cycle. There is no need to overtake the write process, and it is possible to change over without performing pointer comparison.
  • FIGS. 4 and 5 a comparison of an asynchronous FIFO circuit different from the present invention and the asynchronous FIFO circuit of the present invention is shown.
  • the FIFO pointer value is stored as the binary pointer 411, and at time 3, the binary pointer value is gray-coded and stored as the gray pointer 412. Then, in order to stabilize the data, it is stored in the FF 413 at timing 4 as a synchronization FF and in the FF 414 at timing 5. Since the number of FF stages conforms to the circuit rules, two stages are used in this example. After switching to the read side CLK, it is judged by the empty judgment circuit 415 whether or not the FIFO is empty. If it is judged that the FIFO is not empty, the read is performed. Thus, in an asynchronous FIFO circuit different from the present invention, six cycles are required.
  • the processing of the present invention is configured to perform write and read regardless of the presence or absence of a request, data control can be simplified. Therefore, it is suitable for processing streaming data to process continuous data.
  • the same CLK (CLKA) is used for different PLL inputs.
  • the write clock used in the write process is a clock multiplied by n of CLKA
  • the clock edge of the write clock is the same as that of CLKA. Therefore, a circuit that generates a pulse signal of CLKA cycles in synchronization with this write clock (
  • the circuit configuration uses a DEFINER (generation circuit).
  • the read clock used in the read process is a clock multiplied by m of CLKA
  • the clock edge of the read clock is the same as that of CLKA. Therefore, a read that generates a pulse signal of CLKA cycles in synchronization with this read clock
  • the circuit configuration uses a DEFINER circuit.
  • n write data and m read data exist in the CLKA cycle. Therefore, by adjusting m read data not to read n or more write data at the time of design, it is possible to change over in a fixed time from changing over by passing a write pointer and a read pointer, a circuit that can reduce latency. Can be realized.
  • the CLKA frequency is 100 MHz
  • the write clock is 1 GHz
  • the read clock is 1 GHz
  • the write FIFO can be prevented from overflowing by providing a cycle in which the write process is not performed.
  • the configuration of the above (2) since the data amount of the read process is larger than the data amount of the write process, it is possible to prevent the reading of the data which is not written by providing a cycle in which the read process is not performed. It is.
  • FIG. 6 is a block diagram showing the configuration of the asynchronous FIFO circuit in the present embodiment.
  • the outline of the configuration of the asynchronous FIFO described in the first embodiment is shown.
  • the asynchronous FIFO circuit 100 in this embodiment is: A write clock generation unit 110 that generates a write clock to be used in a write process from the input clock; A read clock generation unit 120 that generates a read clock to be used in a read process from the input clock; A write control signal generation unit 130 that generates a write control signal for controlling data write timing in synchronization with the write clock; A read control signal generation unit 140 that generates a read control signal for controlling data read timing in synchronization with the read clock; A plurality of data holding units 151 are provided, and data is written to any one of the data holding units for each write clock based on the write control signal, and any one for each read clock based on the read control signal. A data read / write unit 150 which reads data from the data holding unit; Is equipped.
  • the write clock and the read clock are generated from the same clock, and further, in synchronization with these, the write control signal for controlling the write timing and the read control signal for controlling the read timing are generated. Therefore, since the write cycle and the read cycle operate in a predetermined cycle, it is not necessary to transfer or check data from the write pointer to the read pointer. As a result, the control is not complicated and the latency from write to read can be reduced.
  • a write clock generation unit that generates a write clock to be used in a write process from the input clock;
  • a read clock generation unit that generates a read clock to be used in read processing from the input clock;
  • a write control signal generator for generating a write control signal for controlling data write timing in synchronization with the write clock;
  • a read control signal generation unit that generates a read control signal for controlling data read timing in synchronization with the read clock;
  • a plurality of data holding units are provided, and data is written to any one of the data holding units for each write clock based on the write control signal, and any one of the data for each read clock based on the read control signal.
  • a data read / write unit that reads data from the data holding unit; Equipped with Asynchronous FIFO circuit.
  • the asynchronous FIFO circuit according to appendix 3, wherein The data read / write unit generates a write pointer specifying the data holding unit to be written for each write clock, and generates a write pointer generation unit that generates the same write pointer each time the series of write processing is activated. And a read pointer generation unit for generating a read pointer for specifying the data holding unit to be read out for each read clock, and generating the same read pointer for each start of the series of read processes. , Furthermore, the data read / write unit writes data to the data holding unit indicated by the write pointer generated for each write clock, and the data is output from the data holding unit indicated by the read pointer generated for each read clock. read out, Asynchronous FIFO circuit.
  • (Appendix 7) Write-side PLL (Phase Locked Loop) that generates a write clock to be used in write processing from the input clock; A read side PLL that generates a read clock used in a read process from the input clock; A write control signal generation circuit that generates a write control signal for controlling data write timing in synchronization with the write clock; A read control signal generation circuit that generates a read control signal for controlling data read timing in synchronization with the read clock; A plurality of buffers are provided, and data is written to any one of the buffers for each write clock based on the write control signal, and data is output from any one of the buffers for each read clock based on the read control signal.
  • FIFO to read out Equipped with Asynchronous FIFO circuit.
  • Appendix 7.2 The asynchronous FIFO circuit according to appendix 7.1, wherein The FIFO activates the series of write processes and the series of read processes at the same timing based on the write control signal and the read control signal.
  • the asynchronous FIFO circuit according to appendix 7.2, wherein The FIFO generates a write pointer that specifies the buffer to be written for each write clock, and a write pointer generation circuit that generates the same write pointer for each start of the series of write processing, and the read And generating a read pointer for specifying the buffer to be read at each clock, and generating a read pointer generation circuit for generating the same read pointer at each start of the series of read processing, Furthermore, the FIFO writes data to the buffer indicated by the write pointer generated for each write clock, and reads data from the buffer indicated by the read pointer generated for each read clock. Asynchronous FIFO circuit.
  • appendix 7.4 The asynchronous FIFO circuit according to appendix 7.3, wherein The write pointer generation circuit and the read pointer generation circuit are different in that the write pointer generated at each start of the series of write processing and the read pointer generated at each start of the series of read processing are different. Generating the write pointer and the read pointer respectively to specify a buffer; Asynchronous FIFO circuit.
  • An asynchronous FIFO circuit having a plurality of data holding units is While generating a write clock to be used in a writing process from the input clock, and generating a read clock to be used in a reading process from the input clock, A write control signal for controlling data write timing is generated in synchronization with the write clock, and a read control signal for controlling data read timing is generated in synchronization with the read clock, Data is written to any one of the data holding units for each write clock based on the write control signal, and data is read from any one of the data holding units for each read clock based on the read control signal. How to read and write data.
  • Appendix 9 It is the data read / write method according to appendix 8. A series of write processes for a plurality of the data holding units are activated based on the write control signal, and a series of read processes for the plurality of data holding units are activated based on the read control signal. How to read and write data.
  • Appendix 10.1 It is the data read / write method according to appendix 10.
  • a write pointer specifying the data holding unit to be written is generated for each write clock, and the same write pointer is generated for each start of the series of write processing, and a read target is generated for each read clock.
  • a read pointer specifying the data holding unit is generated, and the same read pointer is generated each time the series of read processing is started. Writing data in the data holding unit indicated by the write pointer generated for each write clock, and reading data from the data holding unit indicated by the read pointer generated for each read clock; How to read and write data.

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Abstract

本発明の非同期ＦＩＦＯ回路は、同一の入力クロックからライトクロックとリードクロックとを生成すると共に、ライト制御信号をライトクロックに同期して生成し、リード制御信号をリードクロックに同期して生成する。そして、複数のデータ保持部を有し、ライト制御信号に基づいてライトクロック毎にいずれかのデータ保持部にデータを書き込むと共に、リード制御信号に基づいてリードクロック毎にいずれかのデータ保持部からデータを読み出すデータ読み書き部を備える。

Description

非同期ＦＩＦＯ回路
　本発明は、非同期ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）回路にかかり、特に、Full/Empty判定回路を必要としない非同期ＦＩＦＯ回路に関する。
　メモリアクセス等の連続したデータを処理する場合、特許文献１に記載のように、Full/Emptyを判定する回路を設けている場合がある。
特許第３０１３８００号公報
　上述したFull/Emptyを判定する回路を設けている非同期ＦＩＦＯ回路では、データがFullの場合、データ待ち合わせが発生し、乗換回路の入力部分にバッファが必要になり、制御回路が複雑になる。また、データ幅が広い場合には、物理制約からｂｉｔ間の乗り換えタイミングが異なるケースも発生し、より制御が難しくなり、データ間の全データが揃うまでの時間も必要になる。
　そして、非同期ＦＩＦＯを使用した乗り換えは、リードポインタがライトポインタを追い越さないチェックを行うために、ライトポインタからリードポインタへのデータの引き渡しを行っていることがある。このような場合、書き込みから読み出しまでのレイテンシが大きくなる、という問題が生じる。
　このため、本発明の目的は、上述した課題である、制御が複雑であることと、書き込みから読み出しまでのレイテンシが大きくなる、という問題を解決することができる非同期ＦＩＦＯ回路を提供することにある。
　本発明の一形態である非同期ＦＩＦＯ回路は、
　入力されたクロックから書き込み処理で用いるライトクロックを生成するライトクロック生成部と、
　前記入力されたクロックから読み出し処理で用いるリードクロックを生成するリードクロック生成部と、
　データの書き込みタイミングを制御するライト制御信号を前記ライトクロックに同期して生成するライト制御信号生成部と、
　データの読み出しタイミングを制御するリード制御信号を前記リードクロックに同期して生成するリード制御信号生成部と、
　複数のデータ保持部を有し、前記ライト制御信号に基づいて前記ライトクロック毎にいずれかの前記データ保持部にデータを書き込むと共に、前記リード制御信号に基づいて前記リードクロック毎にいずれかの前記データ保持部からデータを読み出すデータ読み書き部と、
を備えた、
という構成をとる。
　また、本発明の一形態である非同期ＦＩＦＯ回路は、
　入力されたクロックから書き込み処理で用いるライトクロックを生成するライト側ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）と、
　前記入力されたクロックから読み出し処理で用いるリードクロックを生成するリード側ＰＬＬと、
　データの書き込みタイミングを制御するライト制御信号を前記ライトクロックに同期して生成するライト制御信号生成回路と、
　データの読み出しタイミングを制御するリード制御信号を前記リードクロックに同期して生成するリード制御信号生成回路と、
　複数のバッファを有し、前記ライト制御信号に基づいて前記ライトクロック毎にいずれかの前記バッファにデータを書き込むと共に、前記リード制御信号に基づいて前記リードクロック毎にいずれかの前記バッファからデータを読み出すＦＩＦＯと、
を備えた、
という構成をとる。
　また、本発明の一形態であるデータ読み書き方法は、
　複数のデータ保持部を有する非同期ＦＩＦＯ回路が、
　入力されたクロックから書き込み処理で用いるライトクロックを生成すると共に、前記入力されたクロックから読み出し処理で用いるリードクロックを生成し、
　データの書き込みタイミングを制御するライト制御信号を前記ライトクロックに同期して生成すると共に、データの読み出しタイミングを制御するリード制御信号を前記リードクロックに同期して生成し、
　前記ライト制御信号に基づいて前記ライトクロック毎にいずれかの前記データ保持部にデータを書き込むと共に、前記リード制御信号に基づいて前記リードクロック毎にいずれかの前記データ保持部からデータを読み出す、
という構成をとる。
　本発明は、以上のように構成されることにより、制御が複雑ではなく、書き込みから読み出しまでのレイテンシを減少させることができる非同期ＦＩＦＯ回路を提供することができる。
本発明の実施形態１における非同期ＦＩＦＯ回路の構成を示すブロック図である。 図１に開示したＦＩＦＯの構成を示すブロック図である。 図１に開示した非同期ＦＩＦＯ回路の動作を示すタイムチャートである。 本発明と比較する非同期ＦＩＦＯ回路のデータ処理の流れを示す図である。 本発明である非同期ＦＩＦＯ回路のデータ処理の流れを示す図である。 本発明の実施形態２における非同期ＦＩＦＯ回路の構成を示すブロック図である。
　＜実施形態１＞
　本発明の第１の実施形態を、図１乃至図５を参照して説明する。図１乃至２は、非同期ＦＩＦＯ回路の構成を説明するための図である。図３は、非同期ＦＩＦＯ回路の動作を説明するための図である。図４乃至図５は、本発明の効果を説明するための図である。
　［構成］
　図１に示すように、本発明における非同期ＦＩＦＯ回路は、ライトクロック側（Write clock domain）に、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）１１と、ＤＥＦＩＮＥＲ生成回路１２と、ＦＦ（Ｆｌｉｐ　Ｆｌｏｐ）１３と、を備えている。また、非同期ＦＩＦＯ回路は、リードクロック側（Read clock domain）にも同様に、ＰＬＬ２１と、ＤＥＦＩＮＥＲ生成回路２２と、ＦＦ（Ｆｌｉｐ　Ｆｌｏｐ）２３と、を備えている。さらに、非同期ＦＩＦＯ回路は、データの乗り換えを行うＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）３を備えており、当該ＦＩＦＯ３はライトクロック側及びリードクロック側の両側に属している。
　上記ライトクロック側のＰＬＬ１１（ライトクロック生成部）は、入力されたクロックＣＬＫＡから当該クロックＣＬＫＡをｎ逓倍して、書き込み処理で用いるライトクロック（Ｗｒｉｔｅ　Ｃｌｏｃｋ）を生成する。また、上記リードクロック側のＰＬＬ２１（リードクロック生成部）は、上記ライトクロック側のＰＬＬ１１に入力されるクロックと同一のクロックＣＬＫＡから当該クロックＣＬＫＡをｍ逓倍して、読み出し処理で用いるリードクロック（Ｒｅａｄ　Ｃｌｏｃｋ）を生成する。本実施形態では、例えば、ＣＬＫＡの周波数＝100MHz、ライトクロック＝1GHz、リードクロック＝1GHzであり、ライトクロック＝リードクロックであることとする。
　なお、本実施形態では、後述するように、ライト側のＦＦ１３からＦＩＦＯ３への書き込みタイミングと、リード側のＦＩＦＯ３からＦＦ２３への読み出しタイミングを同期させるために、図１に示すＣＬＫＡからＰＬＬ１１まで分配遅延ａと、ＣＬＫＡからＰＬＬ２１までに分配遅延bとを、同遅延で設計している。
　また、本実施形態では、更にＦＦ１３からＦＩＦＯ３への書き込みタイミングと、ＦＩＦＯ３からＦＦ２３への読み出しタイミングの差を、ＰＬＬ１１やＰＬＬ２１のサイクル値を超えない程度の遅延で合わせこむ。このとき、上記各ＰＬＬ１１，２１までの遅延を同遅延としているので、各ＰＬＬ１１，２１から各ＦＦ１３，２３までの遅延差｜遅延ｘ－遅延ｙ｜を考慮する事で、ＦＩＦＯ３への書き込みタイミングとＦＩＦＯ３からの読み出しタイミングの差を、ＰＬＬ１１やＰＬＬ２１のサイクル内に収めることができる。これにより、後述するリード処理のタイミング生成を、ＰＬＬ１１やＰＬＬ２１のサイクル値を超えた値まで拡げる必要はなく、遅延差｜遅延ｘ－遅延ｙ｜を保証できるリードポインタを設定すればよい。
　上記ライトクロック側のＤＥＦＩＮＥＲ生成回路１２（ライト制御信号生成部）は、上記ＰＬＬ１１で生成されたライトクロックに同期したパルス信号であるライトＤＥＦＩＮＥＲ信号（ライト制御信号）を生成する。ライトＤＥＦＩＮＥＲ信号は、後述するように、ＦＩＦＯ３によるＦＦ１３からデータの書き込みタイミングを制御するために用いられる。
　なお、ライトＤＥＦＩＮＥＲ信号の元となるライトクロックは、CLKＡとクロックエッジが一致しているため、このライトクロックと同期するライトＤＥＦＩＮＥＲ信号は、ＣＬＫＡサイクルのパルス信号となる。例えば、本実施形態では、ライトクロック＝1GHz、ライトＤＥＦＩＮＥＲ信号＝100MHzで設定される。
　同様に、上記リードクロック側のＤＥＦＩＮＥＲ生成回路２２（リード制御信号生成部）は、上記ＰＬＬ２１で生成されたリードクロックに同期したパルス信号であるリードＤＥＦＩＮＥＲ信号（リード制御信号）を生成する。リードＤＥＦＩＮＥＲ信号は、後述するように、ＦＩＦＯ３からＦＦ２３へのデータの読み出しタイミングを制御するために用いられる。
　なお、リードＤＥＦＩＮＥＲ信号の元となるリードクロックは、CLKＡとクロックエッジが一致しているため、このリードクロックと同期するリードＤＥＦＩＮＥＲ信号は、ＣＬＫＡサイクルのパルス信号となる。例えば、本実施形態では、リードクロック＝1GHz、リードＤＥＦＩＮＥＲ信号＝100MHzで設定される。
　このように、本実施形態では、ライト側とリード側との異なるＰＬＬ１１，２１への入力クロックに、同一クロックＣＬＫＡを使用しており、さらに、各ＰＬＬ１１，２１に同期してそれぞれライトＤＥＦＩＮＥＲ信号とリードＤＥＦＩＮＥＲ信号とを生成している。このため、後述するように、書き込み処理のサイクルと読み出し処理のサイクルとは、ある決まったサイクルで作動することとなる。
　上記ＦＩＦＯ３は、図２に示すように、ライトクロック側ではライトポインタ生成回路３１を有し、リードクロック側ではリードポインタ生成回路３２とセレクタ３２１を有する。ライトからリードへの乗り換え部分では、複数のバッファ（データ保持部）が必要であり、バッファ数は、ライトクロック周波数とライトＤＥＦＩＮＥＲ信号の周波数で決定される。本実施形態では、ライトクロック＝1GHz、ライトＤＥＦＩＮＥＲ信号＝100MHzであるため、図２に示すように、バッファ数は、ＤＥＦＩＮＥＲサイクルでライトデータが書き込める最大数が１０となり、１０段のバッファ３１１～３１１０からなる。なお、本実施形態では、リードＤＥＦＩＮＥＲ信号＝100MHzであることとする。
　上記ライトポインタ生成回路３１は、ライトＤＥＦＩＮＥＲ信号の入力があったときに、一連の書き込み処理を起動して、ＦＦ１３からＦＩＦＯ３にデータを書き込むバッファ３１１～３１１０を特定するライトポインタを生成する。そして、一連の書き込み処理を起動したライトポインタ生成回路３１は、ライトクロック毎つまりサイクル毎に、１インクリメントした値を生成してライトポインタとして使用する。また、ライトポインタ生成回路３１は、ライトＤＥＦＩＮＥＲ信号の入力がある毎に、一連の書き込み処理を起動して、かかる起動毎に同一の値のライトポインタを生成する。例えば、本実施形態では、ライトＤＥＦＩＮＥＲ信号の入力があったときに、ライトポインタ「２」を設定し、ライトクロックのサイクル毎にライトポインタが「３，４，５・・・」と生成され、次にライトＤＥＦＩＮＥＲ信号の入力があると再度ライトポインタに「２」が設定される。
　そして、ＦＩＦＯ３は、ライトクロックのサイクル毎に、上述したように生成されたライトポインタにて特定されるバッファ３１１～３１１０に、ＦＦ１３からデータを書き込む。
　上記リードポインタ生成回路３２は、リードＤＥＦＩＮＥＲ信号の入力があったときに、一連の読み出し処理を起動して、ＦＩＦＯ３からＦＦ２３にデータを読み出すバッファ３１１～３１１０を特定するリードポインタを生成する。そして、一連の読み出し処理を起動したリードポインタ生成回路３２は、リードクロック毎つまりサイクル毎に、１インクリメントした値を生成してリードポインタとして使用する。また、リードポインタ生成回路３２は、リードＤＥＦＩＮＥＲ信号の入力がある毎に、一連の読み出し処理を起動して、かかる起動毎に同一の値のリードポインタを生成する。例えば、本実施形態では、リードＤＥＦＩＮＥＲ信号の入力があったときに、リードポインタ「９」を設定し、リードクロックのサイクル毎にリードポインタが「１０，１，２・・・」と生成され、次にリードＤＥＦＩＮＥＲ信号の入力があると再度リードポインタに「９」が設定される。
　そして、ＦＩＦＯ３は、リードクロックのサイクル毎に、上述したように生成されたリードポインタにて特定されるバッファ３１１～３１１０をセレクタ３２１で選択し、ＦＦ２３にデータを読み出す。
　なお、本実施形態では、ＦＩＦＯ３は、ライトＤＥＦＩＮＥＲ信号とリードＤＥＦＩＮＥＲ信号とが同一のタイミングであることから、上述したライトポインタ生成回路３１とリードポインタ生成回路３２とは、同一のタイミングで一連の書き込み処理と一連の読み出し処理を起動することとなる。そして、この起動時に、ライトポインタ生成回路３１とリードポインタ生成回路３２とは、相互に異なるライトポインタとリードポインタとをそれぞれ生成している。例えば、本実施形態では、起動時に、ライトポインタに対して、３サイクル後のリードポインタが生成される。これにより、リードポインタとライトポインタの関係が常時保障され、常にライトポインタに対して、３サイクル後のリードポインタを生成するので、リード処理がライト処理を追い越すことがなくなる。
　［動作］
　次に、図３のタイムチャートを参照して、上述した非同期ＦＩＦＯ回路によるＦＩＦＯ３にデータを書き込んで読み出すまでの動作を説明する。
　まず、CLKＡからＰＬＬ１１とＰＬＬ２１までの遅延は等遅延なので、書き込みタイミングを示すライトＤＥＦＩＮＥＲ信号がタイミング２でセットされると、読み出しタイミングを示すリードＤＥＦＩＮＥＲ信号もタイミング２でセットされる。つまり、同一のタイミングで、一連の書き込み処理と一連の読み出し処理が起動される。
　上記状況において、まず書き込み処理について説明する。ライトポインタ生成回路３１は、ライトＤＥＦＩＮＥＲ信号を起動タイミングとして、ライトクロックのサイクル毎にインクリメントした値を生成し、ライトポインタとして使用する。このとき、ライトＤＥＦＩＮＥＲ信号の起動タイミング毎に、同じポインタ値を生成する（本実施形態では「２」）。
　そして、ＦＩＦＯ３は、ＦＦ１３にデータが存在すれば、ライトポインタ値で示されるバッファにＦＦ１３のデータをライトし、データが存在しなければ、ライトポインタ値で示されるバッファに不定値をライトする。図３に示すように、タイミング１ではＦＦ１３にデータ「１」があり、ライトポインタ生成回路３１のポインタ値＝１であるため、タイミング１でバッファ３１１へのデータセット指示が出され、タイミング２で、バッファ３１１にデータが保持される。なお、このバッファ３１１に次のデータがセットされるのは、ライトポインタ＝１になるタイミング１１で指示が出された次のタイミング１２となる。
　同様に、タイミング２のＦＦ１３のデータ「２」は、タイミング２でデータセット指示が出るので、タイミング３でバッファ３１２にデータが保持されていく。この書き込み処理は、ＦＦ１３にデータがある場合、ライトポインタ生成回路３１のポインタ値に従い、実施されていく。
　次に、リード処理について説明する。リードポインタ生成回路３２は、リードＤＥＦＩＮＥＲ信号をリード処理の起動タイミングとして、サイクル毎に１インクリメントした値を生成し、リードポインタとして使用する。このときリードＤＥＦＩＮＥＲ信号の起動タイミング毎に、同じポインタ値を生成する。本例では、ライトタイミングの３サイクル後に読み出す仕様なので、起動毎にリードポインタ「９」をセットする。つまり、ライトポインタのポインタ値が３サイクル後に、リードポインタのポインタ値として現れる。バッファ３１１～３１１０内にデータが存在する場合、リードポインタのポインタ値に従い、ＦＦ２３にバッファ３１１～３１１０内のデータが読み出され、データが存在しない場合、リードポインタのポインタ値に従い、不定値が読み出される。
　本発明の乗り換え回路では、ライト処理・リード処理ともポインタ値に従い処理を行う。そのため、あるタイミングでライト処理とリード処理のポインタ値を一致させることでリードポインタとライトポインタの関係が常時保障され、常にライトポインタに対して、一定サイクル後のリードポインタを生成するため、リード処理がライト処理を追い越す事はなくなり、ポインタ比較を行うことなく乗り換えが可能となる。
　ここで、図4及び図5を参照して、本発明とは異なる非同期ＦＩＦＯ回路と本発明の非同期ＦＩＦＯ回路との比較を示す。
　図４に示す本発明とは異なる非同期ＦＩＦＯ回路では、書き込みＦＦ４から読み出しＦＦ４２までのデータ処理の流れを見ると、まず、書き込みＦＦ４からＦＩＦＯ４１にデータをタイミング２で書き込む。同時にＦＩＦＯのポインタ値をバイナリポインタ４１１として格納し、タイミング３でバイナリポインタ値のグレイコード化を行い、グレイポインター４１２として格納する。そして、データを安定化させるため同期化ＦＦとしてタイミング４でＦＦ４１３、タイミング５でＦＦ４１４に格納する。ＦＦ段数は回路規則に従うので、本例では２段としている。リード側ＣＬＫに乗り換えた後、ＦＩＦＯが空かどうかをempty判定回路４１５で判定し、emptyでないと判定されればリードを行う。このように、本発明とは異なる非同期ＦＩＦＯ回路では、６サイクルが必要である。
　一方、本発明においては、ポインタの比較でemptyの判定を行わないため、グレイコード化やＦＦでの安定化が必要なくなる。そのため、図４に示す符号４１２～４１５の回路が不要になる。その結果、本発明では、図５に示すように、タイミング４でリード処理が可能となり、２サイクルの高速化が実現でき、レイテンシを短くすることができる。
　更に、本発明の処理は、リクエストの有無に関係なくライト・リードを行う構成になっているためデータ制御が簡素化できる。このため、連続したデータを処理するストリーミングデータの処理を行うのに適している。
　以上のように、本発明では、異なるＰＬＬドメイン間のデータ転送において、異なるＰＬＬ入力に同一ＣＬＫ（ＣＬＫＡ）を使用する回路構成としている。そして、ライト処理で使用するライトクロックをＣＬＫＡのｎ逓倍したクロックとした場合、ライトクロックはＣＬＫＡとクロックエッジが一致しているため、このライトクロック同期してＣＬＫＡサイクルのパルス信号を生成する回路（ＤＥＦＩＮＥＲ生成回路）を使用する回路構成としている。また、リード処理で使用するリードクロックをＣＬＫＡのｍ逓倍したクロックとした場合、リードクロックはＣＬＫＡとクロックエッジが一致しているので、このリードクロックに同期してＣＬＫＡサイクルのパルス信号を生成するリードＤＥＦＩＮＥＲ回路を使用する回路構成としている。
　上記３つの回路を実装し、ライト側のＤＥＦＩＮＥＲ回路とリード側のＤＥＦＩＮＥＲ回路を使用することで、ＣＬＫＡサイクル内にｎ個のライトデータとｍ個のリードデータが存在する事がわかる。そこで、設計時にｍ個のリードデータはｎ個以上のライトデータを読み出さないように調整する事で、ライトポインタとリードポインタの引き渡しによる乗り換えから固定時間での乗り換えが可能となり、レイテンシを短縮できる回路が実現できる。
　なお、上記実施形態では、ＣＬＫＡの周波数＝100MHz、ライトクロック＝1GHz、リードクロック＝1GHzであり、ライトクロック＝リードクロックの条件で適用可能な構成を例示したが、本発明の非同期ＦＩＦＯ回路は、以下の条件でも適用可能である。
（１）ライトクロック（高周波）＞リードクロック（低周波）
（２）ライトクロック（低周波）＜リードクロック（高周波）
　上記（１）の構成では、ライト処理のデータ量がリード処理のデータ量より多いので、ライト処理を行わないサイクルを設けることで、書き込みＦＩＦＯがオーバーフローする事を防いで処理が可能である。同様に、上記（２）の構成では、リード処理のデータ量がライト処理のデータ量より多いので、リード処理を行わないサイクルを設けることで、書き込んでいないデータを読み出す事を防いで処理が可能である。
　＜実施形態２＞
　次に、本発明の第２の実施形態を、図６を参照して説明する。図６は、本実施形態における非同期ＦＩＦＯ回路の構成を示すブロック図である。なお、本実施形態では、実施形態１で説明した非同期ＦＩＦＯの構成の概略を示している。
　図６に示すように、本実施形態おける非同期ＦＩＦＯ回路１００は、
　入力されたクロックから書き込み処理で用いるライトクロックを生成するライトクロック生成部１１０と、
　前記入力されたクロックから読み出し処理で用いるリードクロックを生成するリードクロック生成部１２０と、
　データの書き込みタイミングを制御するライト制御信号を前記ライトクロックに同期して生成するライト制御信号生成部１３０と、
　データの読み出しタイミングを制御するリード制御信号を前記リードクロックに同期して生成するリード制御信号生成部１４０と、
　複数のデータ保持部１５１を有し、前記ライト制御信号に基づいて前記ライトクロック毎にいずれかの前記データ保持部にデータを書き込むと共に、前記リード制御信号に基づいて前記リードクロック毎にいずれかの前記データ保持部からデータを読み出すデータ読み書き部１５０と、
を備えている。
　上記発明によると、同一のクロックからライトクロック及びリードクロックを生成し、さらに、これらに同期して、書き込みタイミングを制御するライト制御信号と読み出しタイミングを制御するリード制御信号とを生成している。このため、ライトサイクルとリードサイクルとは、ある決まったサイクルで動作することになるため、ライトポインタからリードポインタへのデータの引き渡しやチェックが不要になる。その結果、制御が複雑ではなく、書き込みから読み出しまでのレイテンシを減少させることができる。
　＜付記＞
　上記実施形態の一部又は全部は、以下の付記のようにも記載されうる。以下、本発明における非同期ＦＩＦＯ回路、データ読み書き方法の構成の概略を説明する。但し、本発明は、以下の構成に限定されない。
（付記１）
　入力されたクロックから書き込み処理で用いるライトクロックを生成するライトクロック生成部と、
　前記入力されたクロックから読み出し処理で用いるリードクロックを生成するリードクロック生成部と、
　データの書き込みタイミングを制御するライト制御信号を前記ライトクロックに同期して生成するライト制御信号生成部と、
　データの読み出しタイミングを制御するリード制御信号を前記リードクロックに同期して生成するリード制御信号生成部と、
　複数のデータ保持部を有し、前記ライト制御信号に基づいて前記ライトクロック毎にいずれかの前記データ保持部にデータを書き込むと共に、前記リード制御信号に基づいて前記リードクロック毎にいずれかの前記データ保持部からデータを読み出すデータ読み書き部と、
を備えた、
非同期ＦＩＦＯ回路。
（付記２）
　付記１に記載の非同期ＦＩＦＯ回路であって、
　前記データ読み書き部は、前記ライト制御信号に基づいて複数の前記データ保持部に対する一連の書き込み処理を起動すると共に、前記リード制御信号に基づいて複数の前記データ保持部に対する一連の読み出し処理を起動する、
非同期ＦＩＦＯ回路。
（付記３）
　付記２に記載の非同期ＦＩＦＯ回路であって、
　前記データ読み書き部は、前記ライト制御信号と前記リード制御信号とに基づいて、前記一連の書き込み処理と前記一連の読み出し処理とを同一のタイミングで起動する、
非同期ＦＩＦＯ回路。
（付記４）
　付記３に記載の非同期ＦＩＦＯ回路であって、
　前記データ読み書き部は、前記ライトクロック毎に書き込み対象となる前記データ保持部を特定するライトポインタを生成すると共に、前記一連の書き込み処理の起動毎に同一の前記ライトポインタを生成するライトポインタ生成部と、前記リードクロック毎に読み出し対象となる前記データ保持部を特定するリードポインタを生成すると共に、前記一連の読み出し処理の起動毎に同一の前記リードポインタを生成するリードポインタ生成部と、を備え、
　さらに、前記データ読み書き部は、前記ライトクロック毎に生成された前記ライトポインタが示す前記データ保持部にデータを書き込み、前記リードクロック毎に生成された前記リードポインタが示す前記データ保持部からデータを読み出す、
非同期ＦＩＦＯ回路。
（付記５）
　付記４に記載の非同期ＦＩＦＯ回路であって、
　前記ライトポインタ生成部と前記リードポインタ生成部とは、前記一連の書き込み処理の起動毎に生成する前記ライトポインタと、前記一連の読み出し処理の起動毎に生成する前記リードポインタとが、それぞれ異なる前記データ保持部を特定するよう前記ライトポインタと前記リードポインタとをそれぞれ生成する、
非同期ＦＩＦＯ回路。
（付記６）
　付記１乃至５のいずれかに記載の非同期ＦＩＦＯ回路であって、
　前記入力されたクロックのクロック源から、前記ライトクロック生成部と前記リードクロック生成部までのそれぞれの遅延が同一となる設定されている、
非同期ＦＩＦＯ回路。
（付記７）
　入力されたクロックから書き込み処理で用いるライトクロックを生成するライト側ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）と、
　前記入力されたクロックから読み出し処理で用いるリードクロックを生成するリード側ＰＬＬと、
　データの書き込みタイミングを制御するライト制御信号を前記ライトクロックに同期して生成するライト制御信号生成回路と、
　データの読み出しタイミングを制御するリード制御信号を前記リードクロックに同期して生成するリード制御信号生成回路と、
　複数のバッファを有し、前記ライト制御信号に基づいて前記ライトクロック毎にいずれかの前記バッファにデータを書き込むと共に、前記リード制御信号に基づいて前記リードクロック毎にいずれかの前記バッファからデータを読み出すＦＩＦＯと、
を備えた、
非同期ＦＩＦＯ回路。
（付記７．１）
　付記７に記載の非同期ＦＩＦＯ回路であって、
　前記ＦＩＦＯは、前記ライト制御信号に基づいて複数の前記バッファに対する一連の書き込み処理を起動すると共に、前記リード制御信号に基づいて複数の前記バッファに対する一連の読み出し処理を起動する、
非同期ＦＩＦＯ回路。
（付記７．２）
　付記７．１に記載の非同期ＦＩＦＯ回路であって、
　前記ＦＩＦＯは、前記ライト制御信号と前記リード制御信号とに基づいて、前記一連の書き込み処理と前記一連の読み出し処理とを同一のタイミングで起動する、
非同期ＦＩＦＯ回路。
（付記７．３）
　付記７．２に記載の非同期ＦＩＦＯ回路であって、
　前記ＦＩＦＯは、前記ライトクロック毎に書き込み対象となる前記バッファを特定するライトポインタを生成すると共に、前記一連の書き込み処理の起動毎に同一の前記ライトポインタを生成するライトポインタ生成回路と、前記リードクロック毎に読み出し対象となる前記バッファを特定するリードポインタを生成すると共に、前記一連の読み出し処理の起動毎に同一の前記リードポインタを生成するリードポインタ生成回路と、を備え、
　さらに、前記ＦＩＦＯは、前記ライトクロック毎に生成された前記ライトポインタが示す前記バッファにデータを書き込み、前記リードクロック毎に生成された前記リードポインタが示す前記バッファからデータを読み出す、
非同期ＦＩＦＯ回路。
（付記７．４）
　付記７．３に記載の非同期ＦＩＦＯ回路であって、
　前記ライトポインタ生成回路と前記リードポインタ生成回路とは、前記一連の書き込み処理の起動毎に生成する前記ライトポインタと、前記一連の読み出し処理の起動毎に生成する前記リードポインタとが、それぞれ異なる前記バッファを特定するよう前記ライトポインタと前記リードポインタとをそれぞれ生成する、
非同期ＦＩＦＯ回路。
（付記７．５）
　付記７乃至７．４のいずれかに記載の非同期ＦＩＦＯ回路であって、
　前記入力されたクロックのクロック源から、前記ライト側ＰＬＬと前記リード側ＰＬＬまでのそれぞれの遅延が同一となる設定されている、
非同期ＦＩＦＯ回路。
（付記８）
　複数のデータ保持部を有する非同期ＦＩＦＯ回路が、
　入力されたクロックから書き込み処理で用いるライトクロックを生成すると共に、前記入力されたクロックから読み出し処理で用いるリードクロックを生成し、
　データの書き込みタイミングを制御するライト制御信号を前記ライトクロックに同期して生成すると共に、データの読み出しタイミングを制御するリード制御信号を前記リードクロックに同期して生成し、
　前記ライト制御信号に基づいて前記ライトクロック毎にいずれかの前記データ保持部にデータを書き込むと共に、前記リード制御信号に基づいて前記リードクロック毎にいずれかの前記データ保持部からデータを読み出す、
データ読み書き方法。
（付記９）
　付記８に記載のデータ読み書き方法であって、
　前記ライト制御信号に基づいて複数の前記データ保持部に対する一連の書き込み処理を起動すると共に、前記リード制御信号に基づいて複数の前記データ保持部に対する一連の読み出し処理を起動する、
データ読み書き方法。
（付記１０）
　付記９に記載のデータ読み書き方法であって、
　前記ライト制御信号と前記リード制御信号とに基づいて、前記一連の書き込み処理と前記一連の読み出し処理とを同一のタイミングで起動する、
データ読み書き方法。
（付記１０．１）
　付記１０に記載のデータ読み書き方法であって、
　前記ライトクロック毎に書き込み対象となる前記データ保持部を特定するライトポインタを生成すると共に、前記一連の書き込み処理の起動毎に同一の前記ライトポインタを生成し、前記リードクロック毎に読み出し対象となる前記データ保持部を特定するリードポインタを生成すると共に、前記一連の読み出し処理の起動毎に同一の前記リードポインタを生成し、
　前記ライトクロック毎に生成された前記ライトポインタが示す前記データ保持部にデータを書き込み、前記リードクロック毎に生成された前記リードポインタが示す前記データ保持部からデータを読み出す、
データ読み書き方法。
（付記１０．２）
　付記１０．１に記載のデータ読み書き方法であって、
　前記一連の書き込み処理の起動毎に生成する前記ライトポインタと、前記一連の読み出し処理の起動毎に生成する前記リードポインタとが、それぞれ異なる前記データ保持部を特定するよう前記ライトポインタと前記リードポインタとをそれぞれ生成する、
データ読み書き方法。
　以上、上記実施形態等を参照して本願発明を説明したが、本願発明は、上述した実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明の範囲内で当業者が理解しうる様々な変更をすることができる。
　なお、本発明は、日本国にて２０１７年１０月１９日に特許出願された特願２０１７－２０２８５９の特許出願に基づく優先権主張の利益を享受するものであり、当該特許出願に記載された内容は、全て本明細書に含まれるものとする。
１１，２１　ＰＬＬ
１２，２２　ＤＥＦＩＮＥＲ生成回路
１３，２３　ＦＦ
３　ＦＩＦＯ
３１　ライトポインタ生成回路
３２　リードポインタ生成回路
３１１～３１１０　バッファ
３２１　セレクタ
１００　非同期ＦＩＦＯ回路
１１０　ライトクロック生成部
１２０　リードクロック生成部
１３０　ライト制御信号生成部
１４０　リード制御信号生成部
１５０　データ読み書き部
１５１　データ保持部

Claims (17)

  1. 　入力されたクロックから書き込み処理で用いるライトクロックを生成するライトクロック生成部と、
    　前記入力されたクロックから読み出し処理で用いるリードクロックを生成するリードクロック生成部と、
    　データの書き込みタイミングを制御するライト制御信号を前記ライトクロックに同期して生成するライト制御信号生成部と、
    　データの読み出しタイミングを制御するリード制御信号を前記リードクロックに同期して生成するリード制御信号生成部と、
    　複数のデータ保持部を有し、前記ライト制御信号に基づいて前記ライトクロック毎にいずれかの前記データ保持部にデータを書き込むと共に、前記リード制御信号に基づいて前記リードクロック毎にいずれかの前記データ保持部からデータを読み出すデータ読み書き部と、
    を備えた、
    非同期ＦＩＦＯ回路。
  2. 　請求項１に記載の非同期ＦＩＦＯ回路であって、
    　前記データ読み書き部は、前記ライト制御信号に基づいて複数の前記データ保持部に対する一連の書き込み処理を起動すると共に、前記リード制御信号に基づいて複数の前記データ保持部に対する一連の読み出し処理を起動する、
    非同期ＦＩＦＯ回路。
  3. 　請求項２に記載の非同期ＦＩＦＯ回路であって、
    　前記データ読み書き部は、前記ライト制御信号と前記リード制御信号とに基づいて、前記一連の書き込み処理と前記一連の読み出し処理とを同一のタイミングで起動する、
    非同期ＦＩＦＯ回路。
  4. 　請求項３に記載の非同期ＦＩＦＯ回路であって、
    　前記データ読み書き部は、前記ライトクロック毎に書き込み対象となる前記データ保持部を特定するライトポインタを生成すると共に、前記一連の書き込み処理の起動毎に同一の前記ライトポインタを生成するライトポインタ生成部と、前記リードクロック毎に読み出し対象となる前記データ保持部を特定するリードポインタを生成すると共に、前記一連の読み出し処理の起動毎に同一の前記リードポインタを生成するリードポインタ生成部と、を備え、
    　さらに、前記データ読み書き部は、前記ライトクロック毎に生成された前記ライトポインタが示す前記データ保持部にデータを書き込み、前記リードクロック毎に生成された前記リードポインタが示す前記データ保持部からデータを読み出す、
    非同期ＦＩＦＯ回路。
  5. 　請求項４に記載の非同期ＦＩＦＯ回路であって、
    　前記ライトポインタ生成部と前記リードポインタ生成部とは、前記一連の書き込み処理の起動毎に生成する前記ライトポインタと、前記一連の読み出し処理の起動毎に生成する前記リードポインタとが、それぞれ異なる前記データ保持部を特定するよう前記ライトポインタと前記リードポインタとをそれぞれ生成する、
    非同期ＦＩＦＯ回路。
  6. 　請求項１乃至５のいずれかに記載の非同期ＦＩＦＯ回路であって、
    　前記入力されたクロックのクロック源から、前記ライトクロック生成部と前記リードクロック生成部までのそれぞれの遅延が同一となる設定されている、
    非同期ＦＩＦＯ回路。
  7. 　入力されたクロックから書き込み処理で用いるライトクロックを生成するライト側ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）と、
    　前記入力されたクロックから読み出し処理で用いるリードクロックを生成するリード側ＰＬＬと、
    　データの書き込みタイミングを制御するライト制御信号を前記ライトクロックに同期して生成するライト制御信号生成回路と、
    　データの読み出しタイミングを制御するリード制御信号を前記リードクロックに同期して生成するリード制御信号生成回路と、
    　複数のバッファを有し、前記ライト制御信号に基づいて前記ライトクロック毎にいずれかの前記バッファにデータを書き込むと共に、前記リード制御信号に基づいて前記リードクロック毎にいずれかの前記バッファからデータを読み出すＦＩＦＯと、
    を備えた、
    非同期ＦＩＦＯ回路。
  8. 　請求項７に記載の非同期ＦＩＦＯ回路であって、
    　前記ＦＩＦＯは、前記ライト制御信号に基づいて複数の前記バッファに対する一連の書き込み処理を起動すると共に、前記リード制御信号に基づいて複数の前記バッファに対する一連の読み出し処理を起動する、
    非同期ＦＩＦＯ回路。
  9. 　請求項８に記載の非同期ＦＩＦＯ回路であって、
    　前記ＦＩＦＯは、前記ライト制御信号と前記リード制御信号とに基づいて、前記一連の書き込み処理と前記一連の読み出し処理とを同一のタイミングで起動する、
    非同期ＦＩＦＯ回路。
  10. 　請求項９に記載の非同期ＦＩＦＯ回路であって、
    　前記ＦＩＦＯは、前記ライトクロック毎に書き込み対象となる前記バッファを特定するライトポインタを生成すると共に、前記一連の書き込み処理の起動毎に同一の前記ライトポインタを生成するライトポインタ生成回路と、前記リードクロック毎に読み出し対象となる前記バッファを特定するリードポインタを生成すると共に、前記一連の読み出し処理の起動毎に同一の前記リードポインタを生成するリードポインタ生成回路と、を備え、
    　さらに、前記ＦＩＦＯは、前記ライトクロック毎に生成された前記ライトポインタが示す前記バッファにデータを書き込み、前記リードクロック毎に生成された前記リードポインタが示す前記バッファからデータを読み出す、
    非同期ＦＩＦＯ回路。
  11. 　請求項１０に記載の非同期ＦＩＦＯ回路であって、
    　前記ライトポインタ生成回路と前記リードポインタ生成回路とは、前記一連の書き込み処理の起動毎に生成する前記ライトポインタと、前記一連の読み出し処理の起動毎に生成する前記リードポインタとが、それぞれ異なる前記バッファを特定するよう前記ライトポインタと前記リードポインタとをそれぞれ生成する、
    非同期ＦＩＦＯ回路。
  12. 　請求項７乃至１１のいずれかに記載の非同期ＦＩＦＯ回路であって、
    　前記入力されたクロックのクロック源から、前記ライト側ＰＬＬと前記リード側ＰＬＬまでのそれぞれの遅延が同一となる設定されている、
    非同期ＦＩＦＯ回路。
  13. 　複数のデータ保持部を有する非同期ＦＩＦＯ回路が、
    　入力されたクロックから書き込み処理で用いるライトクロックを生成すると共に、前記入力されたクロックから読み出し処理で用いるリードクロックを生成し、
    　データの書き込みタイミングを制御するライト制御信号を前記ライトクロックに同期して生成すると共に、データの読み出しタイミングを制御するリード制御信号を前記リードクロックに同期して生成し、
    　前記ライト制御信号に基づいて前記ライトクロック毎にいずれかの前記データ保持部にデータを書き込むと共に、前記リード制御信号に基づいて前記リードクロック毎にいずれかの前記データ保持部からデータを読み出す、
    データ読み書き方法。
  14. 　請求項１３に記載のデータ読み書き方法であって、
    　前記ライト制御信号に基づいて複数の前記データ保持部に対する一連の書き込み処理を起動すると共に、前記リード制御信号に基づいて複数の前記データ保持部に対する一連の読み出し処理を起動する、
    データ読み書き方法。
  15. 　請求項１４に記載のデータ読み書き方法であって、
    　前記ライト制御信号と前記リード制御信号とに基づいて、前記一連の書き込み処理と前記一連の読み出し処理とを同一のタイミングで起動する、
    データ読み書き方法。
  16. 　請求項１５に記載のデータ読み書き方法であって、
    　前記ライトクロック毎に書き込み対象となる前記データ保持部を特定するライトポインタを生成すると共に、前記一連の書き込み処理の起動毎に同一の前記ライトポインタを生成し、前記リードクロック毎に読み出し対象となる前記データ保持部を特定するリードポインタを生成すると共に、前記一連の読み出し処理の起動毎に同一の前記リードポインタを生成し、
    　前記ライトクロック毎に生成された前記ライトポインタが示す前記データ保持部にデータを書き込み、前記リードクロック毎に生成された前記リードポインタが示す前記データ保持部からデータを読み出す、
    データ読み書き方法。
  17. 　請求項１６に記載のデータ読み書き方法であって、
    　前記一連の書き込み処理の起動毎に生成する前記ライトポインタと、前記一連の読み出し処理の起動毎に生成する前記リードポインタとが、それぞれ異なる前記データ保持部を特定するよう前記ライトポインタと前記リードポインタとをそれぞれ生成する、
    データ読み書き方法。
     
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