WO2019135303A1 - 固体撮像素子、撮像装置および固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置および固体撮像素子の制御方法 Download PDF

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雅樹 榊原
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Sony Semiconductor Solutions Corp
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Definitions

  • the present technology relates to a solid-state imaging device, an imaging device, and a control method of the solid-state imaging device. Specifically, the present invention relates to a solid-state imaging device that detects a change in luminance, an imaging device, and a control method of the solid-state imaging device.
  • synchronous solid-state imaging devices that capture image data in synchronization with synchronization signals such as vertical synchronization signals have been used in imaging devices and the like.
  • image data can be acquired only for each cycle of the synchronization signal (for example, 1/60 seconds), so faster processing is possible in the fields related to traffic, robots, etc. It will be difficult to respond when requested. Therefore, an asynchronous solid-state imaging device has been proposed which detects an address event for each pixel using a fixed threshold (see, for example, Patent Document 1).
  • the address event means that the luminance of a pixel changes at a certain pixel address, and the amount of change exceeds a threshold.
  • a solid-state imaging device that detects an address event for each pixel is called a dynamic vision sensor (DVS).
  • the present technology is created in view of such a situation, and it is an object of the present invention to suppress false detection due to flicker in a solid-state imaging device that detects an address event.
  • the present technology has been made to solve the above-mentioned problems, the first aspect of which is: A plurality of pixels each comparing the amount of change in voltage according to the photocurrent with a predetermined threshold, a current detection unit detecting the sum of the photocurrent of each of the plurality of pixels as a total current, and the total current
  • a solid-state imaging device including a threshold value control unit that controls the predetermined threshold value to a value corresponding to the value d. This brings about the effect that the threshold is controlled to a value corresponding to the total current.
  • the threshold control unit adjusts the total current and outputs the adjusted current as an adjusted current, an offset current source that generates a predetermined offset current, the adjusted current, and the predetermined current.
  • a converter that converts the sum or the difference with the offset current into the predetermined threshold and supplies it to each of the plurality of pixels may be provided. This brings about the effect that the sum or the difference between the current adjusted for the total current and the offset current is converted to the threshold.
  • the offset current source distributes the predetermined reference current at a plurality of different ratios to generate a plurality of divided currents, and the reference current source generating the predetermined reference current.
  • a first distribution circuit may be provided, and a first decoder that controls the first distribution circuit to output a predetermined number of sums of the plurality of distribution currents as the predetermined offset current. This brings about the effect
  • the adjustment unit controls a second distribution circuit that distributes the total current at a plurality of different ratios to generate a plurality of distribution currents, and controls the second distribution circuit.
  • a second decoder may be provided to output a sum of a predetermined number of the plurality of distributed currents as the adjustment current. This brings about the effect that the sum of the distribution current which distributed the total current is outputted as adjustment current.
  • the conversion unit connects a plurality of resistance elements and a predetermined number of the plurality of resistance elements in parallel, and the adjustment current flows in the combined resistance of the predetermined number of resistance elements.
  • a third decoder for outputting the voltage generated as a predetermined threshold value. This brings about the effect
  • the current detection unit can also detect the sum of the photocurrent of each of some of the plurality of pixels as the total current. This brings about the effect
  • the threshold control unit may control the predetermined threshold to a higher value as the total current is larger. This brings about the effect that the threshold is controlled to a higher value as the total current is larger.
  • the predetermined threshold includes an upper threshold and a lower threshold that are different from each other, and each of the plurality of pixels detects that the change amount exceeds the upper threshold as an on event.
  • the fact that the amount of change falls below the lower limit threshold may be detected as an off event. This brings about the effect that the on event and the off event are detected for each pixel.
  • a total current of a plurality of pixels each of which compares a change amount of voltage according to a photocurrent with a predetermined threshold, and the photocurrent of each of the plurality of pixels
  • a threshold control unit for controlling the predetermined threshold value to a value according to the total current
  • a signal processing unit for processing a signal composed of comparison results of the plurality of pixels. It is an imaging device. This brings about the effect
  • the effect described here is not necessarily limited, and may be any effect described in the present disclosure.
  • FIG. 1 is a block diagram illustrating an exemplary configuration of an imaging device according to a first embodiment of the present technology. It is a figure for demonstrating the laminated structure of the solid-state image sensor in 1st Embodiment of this technique.
  • 1 is a block diagram showing an example of configuration of a solid-state imaging device according to a first embodiment of the present technology. It is a block diagram showing an example of 1 composition of a pixel array part in a 1st embodiment of this art. It is a circuit diagram showing an example of 1 composition of a pixel in a 1st embodiment of this art. It is a graph which shows an example of the input-and-output characteristic of the comparator in a 1st embodiment of this art.
  • AER Address Event Representation
  • FIG. 1 is a block diagram showing an exemplary configuration of an imaging device 100 according to a first embodiment of the present technology.
  • the imaging apparatus 100 is an apparatus for capturing image data, and includes an optical unit 110, a solid-state imaging device 200, and a DSP (Digital Signal Processing) circuit 120.
  • the imaging apparatus 100 further includes a display unit 130, an operation unit 140, a bus 150, a frame memory 160, a storage unit 170, and a power supply unit 180.
  • a camera mounted on an industrial robot, an on-vehicle camera, etc. are assumed.
  • the optical unit 110 condenses light from a subject and guides the light to the solid-state imaging device 200.
  • the solid-state imaging device 200 detects, as an address event, the fact that the absolute value of the amount of change in luminance exceeds the absolute value of the threshold for each pixel.
  • the address event includes, for example, an on-event indicating that a positive change amount of luminance exceeds a positive threshold, and an off-event indicating that a negative change amount falls below a negative threshold.
  • the solid-state imaging device 200 generates image data representing the presence or absence of the on event and the off event by 2-bit data for each pixel, and supplies the image data to the DSP circuit 120 through the signal line 209.
  • the DSP circuit 120 executes predetermined signal processing on image data from the solid-state imaging device 200.
  • the DSP circuit 120 outputs the processed image data and event data to the frame memory 160 or the like via the bus 150.
  • the DSP circuit 120 is an example of a signal processing unit described in the claims.
  • the display unit 130 displays image data and event data.
  • a liquid crystal panel or an organic EL (Electro Luminescence) panel is assumed.
  • the operation unit 140 generates an operation signal in accordance with the user's operation.
  • the bus 150 is a common path for the optical unit 110, the solid-state imaging device 200, the DSP circuit 120, the display unit 130, the operation unit 140, the frame memory 160, the storage unit 170, and the power supply unit 180 to exchange data with one another.
  • the frame memory 160 holds image data.
  • the storage unit 170 stores various data such as image data.
  • the power supply unit 180 supplies power to the solid-state imaging device 200, the DSP circuit 120, the display unit 130, and the like.
  • a plurality of solid state imaging devices 200 may be provided, and a plurality of solid hearing devices called cochlea may be provided.
  • FIG. 2 is a view showing an example of a laminated structure of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • the solid-state imaging device 200 includes a light receiving chip 201 and a circuit chip 202 stacked on the light receiving chip 201.
  • FIG. 3 is a block diagram showing a configuration example of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • the solid-state imaging device 200 includes a column arbiter 213, a column AER circuit 220, a column address encoder 214, a pixel array unit 300, and a state machine 215.
  • the solid-state imaging device 200 further includes a row address encoder 216, a row AER circuit 260, a row arbiter 600, a current detection unit 410, and a threshold control unit 420. Then, in the pixel array unit 300, a plurality of pixels are arranged in a two-dimensional lattice.
  • a set of pixels arranged in a predetermined direction in the pixel array unit 300 will be referred to as a “row”, and a set of pixels arranged in a direction perpendicular to the row will be referred to as a “column”.
  • Each of the pixels in the pixel array unit 300 generates a differential signal indicating the amount of change in voltage according to the photocurrent, and compares the level of the signal with a predetermined threshold.
  • the comparison result indicates the detection result of the address event.
  • the threshold value for comparison with the differential signal includes two different threshold values, the larger one of which is the upper limit threshold, and the smaller one which is the lower limit threshold.
  • the address event includes an on event and an off event
  • the detection result includes a detection result of one bit of the on event and a detection result of one bit of the off event. The on event is detected when the derivative signal exceeds the upper threshold, and the off event is detected when the derivative signal falls below the lower threshold.
  • the pixel When an address event is detected, the pixel performs transmission and reception of requests and responses (hereinafter referred to as “handshake”) with the row AER circuit 260 in order to externally output the detection result of the address event. The pixel then performs a handshake with the column AER circuit 220.
  • handshake requests and responses
  • the column arbiter 213 arbitrates the request from the column AER circuit 220 and transmits a response to the column AER circuit 220 based on the arbitration result.
  • the column AER circuit 220 transmits / receives (handshakes) a request for requesting an external output of the detection result of the address event and a response between each of the columns, the column arbiter 213, and the state machine 215.
  • the column address encoder 214 encodes the address of the column in which the address event has occurred and transmits it to the state machine 215.
  • the row address encoder 216 encodes the address of the row in which the address event has occurred and transmits the encoded address to the state machine 215.
  • the row arbiter 600 arbitrates the request from the row AER circuit 260 and sends a response to the row AER circuit 260 based on the arbitration result.
  • the row AER circuit 260 transmits / receives (handshakes) a request and a response requesting an external output of the detection result of the address event between each of the rows, the row arbiter 600, and the state machine 215.
  • the state machine 215 performs handshaking with the column AER circuit 220 and the row AER circuit 260.
  • the state machine 215 receives the request from the column AER circuit 220 and the row AER circuit 260, it decodes the data from the column address encoder 214 and the row address encoder 216 to specify the detected address of the address event.
  • Image data is generated by arranging detection results of address events for each pixel in a two-dimensional grid.
  • the state machine 215 supplies the image data to the DSP circuit 120.
  • the current detection unit 410 detects the sum of the photocurrents of all the pixels as a total current, and supplies the total current to the threshold control unit 420.
  • the threshold control unit 420 controls the upper threshold and the lower threshold to values corresponding to the total current. For example, those thresholds are controlled to higher values as the total current increases.
  • FIG. 4 is a block diagram showing a configuration example of the pixel array unit 300 according to the first embodiment of the present technology.
  • a plurality of pixels 310 are arranged in a two-dimensional grid.
  • the respective pixels 310 are commonly connected to the current detection unit 410 via the signal line 419.
  • the signal line 419 branches for each row, and further branches for each column and is connected to each of the pixels 310.
  • Each of the pixels 310 photoelectrically converts incident light to generate a photocurrent, and supplies the photocurrent to the current detection unit 410 through the signal line 419. Since the signal line 419 branches for each row and each column, the current of each row and each column merges at the branch source, and the total current Ipix_tot which is the sum thereof is supplied to the current detection unit 410.
  • each of the pixels 310 is commonly connected to the threshold control unit 420 via the signal line 429.
  • the threshold control unit 420 supplies the upper threshold Von and the lower threshold Voff to each of the pixels 310 via the signal line 429.
  • FIG. 5 is a circuit diagram showing a configuration example of the pixel 310 in the first embodiment of the present technology.
  • the pixel 310 includes a logarithmic response unit 320, a buffer 330, a differentiating circuit 340, a comparator 350, and an AER logic circuit 360.
  • the logarithmic response unit 320 includes nMOS (negative channel MOS) transistors 321 and 323, a photodiode 322, and a pMOS (positive channel MOS) transistor 324.
  • the photodiode 322 generates a photocurrent by photoelectric conversion of incident light.
  • the pMOS transistor 324 and the nMOS transistor 323 are connected in series between the power supply and the ground terminal.
  • the gate of the nMOS transistor 321 is connected to the connection point of the pMOS transistor 324 and the nMOS transistor 323, the source is connected to the photodiode 322, and the drain is connected to the current detection unit 410.
  • the bias voltage Vblog is applied to the gate of the pMOS transistor 324. By such connection, the photocurrent flowing to the photodiode 322 is logarithmically converted to the voltage Vp.
  • the photodiode 322 and the nMOS transistors 321 and 323 are disposed in the light receiving chip 201.
  • the circuit after the pMOS transistor 324 is disposed in the circuit chip 202.
  • Buffer 330 also includes pMOS transistors 331 and 332 connected in series between the power supply and ground terminals.
  • the gate of the pMOS transistor 332 on the ground side is connected to the logarithmic response unit 320, and the bias voltage Vbsf is applied to the gate of the pMOS transistor 331 on the power supply side.
  • the connection point of the pMOS transistors 331 and 332 is connected to the differentiating circuit 340. By this connection, impedance conversion for Vp is performed.
  • the differentiating circuit 340 includes capacitors 341 and 343, pMOS transistors 342 and 344, and an nMOS transistor 345.
  • One end of the capacitor 341 is connected to the buffer 330, and the other end is connected to one end of the capacitor 343 and the gate of the pMOS transistor 344.
  • the reset signal xrst is input to the gate of the pMOS transistor 342, and the source and drain are connected to both ends of the capacitor 343.
  • the pMOS transistor 344 and the nMOS transistor 345 are connected in series between the power supply and the ground terminal. Also, the other end of the capacitor 343 is connected to the connection point of the pMOS transistor 344 and the nMOS transistor 345.
  • the bias voltage Vba is applied to the gate of the ground side nMOS transistor 345, and the connection point of the pMOS transistor 344 and the nMOS transistor 345 is also connected to the comparator 350. By such connection, a differential signal is generated and output to the comparator 350. Also, the differential signal is initialized by the reset signal xrst.
  • the comparator 350 includes pMOS transistors 351 and 353 and nMOS transistors 352 and 354.
  • the pMOS transistor 351 and the nMOS transistor 352 are connected in series between the power supply and the ground terminal, and the pMOS transistor 353 and the nMOS transistor 354 are also connected in series between the power supply and the ground terminal.
  • the gates of the pMOS transistors 351 and 353 are connected to the differentiating circuit 340.
  • the upper limit threshold Von from the threshold control unit 420 is applied to the gate of the nMOS transistor 352, and the lower limit threshold Voff from the threshold control unit 420 is applied to the gate of the nMOS transistor 354.
  • connection point of the pMOS transistor 351 and the nMOS transistor 352 is connected to the AER logic circuit 360, and the voltage at this connection point is output as the comparison result VCH.
  • the connection point of the pMOS transistor 353 and the nMOS transistor 354 is also connected to the AER logic circuit 360, and the voltage at this connection point is output as the comparison result VCL.
  • the comparator 350 outputs the comparison result VCH of high level when the differential signal exceeds the upper limit threshold Von, and outputs the comparison result VCL of low level when the differential signal falls below the lower limit threshold Voff. Do.
  • the comparison result VCH indicates the on-event detection result
  • the comparison result VCL indicates the off-event detection result.
  • the comparator 350 detects both the on event and the off event, but may detect only one. For example, when only the on event is detected, only the corresponding pMOS transistor 351 and nMOS transistor 352 are arranged.
  • the AER logic circuit 360 performs handshake based on the comparison results VCH and VCL.
  • the AER logic circuit 360 performs handshake with the row AER circuit 260 when an address event occurs.
  • the AER logic circuit 360 performs handshake with the column AER circuit 220, and resets the differentiating circuit 340 by the reset signal xrst.
  • the circuit disposed in each chip is not limited to this configuration.
  • the photodiode 322 may be disposed in the light receiving chip 201, and the other may be disposed in the circuit chip 202.
  • the logarithmic response unit 320 may be disposed in the light receiving chip 201, and the other may be disposed in the circuit chip 202.
  • the logarithmic response unit 320 and the buffer 330 may be disposed in the light receiving chip 201, and the other components may be disposed in the circuit chip 202.
  • the logarithmic response unit 320, the buffer 330, and the capacitor 341 can be disposed in the light receiving chip 201, and the other components can be disposed in the circuit chip 202.
  • the logarithmic response unit 320, the buffer 330, the differentiating circuit 340, and the comparator 350 may be disposed in the light receiving chip 201, and the others may be disposed in the circuit chip 202.
  • FIG. 6 is a graph showing an example of input / output characteristics of the comparator 350 in the first embodiment of the present technology.
  • the vertical axis in the figure indicates the level of the output signal (VCH or VCL) of the comparator 350, and the horizontal axis indicates the level of the input signal (differential signal) of the comparator 350.
  • the solid line indicates the trajectory of the comparison result VCH, and the one-dot chain line indicates the trajectory of the comparison result VCL.
  • the comparison result VCH changes from the low level to the high level, and the on event is detected.
  • the differential signal falls below the lower limit threshold Voff, the comparison result VCL changes from high level to low level, and an off event is detected.
  • FIG. 7 is a block diagram showing a configuration example of the current detection unit 410 and the threshold control unit 420 in the first embodiment of the present technology.
  • the current detection unit 410 includes a pMOS transistor 411.
  • the threshold control unit 420 includes a positive side pMOS parallel circuit 430, a positive side nMOS parallel circuit 440, a negative side pMOS parallel circuit 450, a negative side nMOS parallel circuit 460, a positive side offset current source 421 and a negative side offset current source 422.
  • the pMOS transistor 411 detects the total current Ipix_tot.
  • the gate of the pMOS transistor 411 is connected to the positive pMOS parallel circuit 430 and the negative pMOS parallel circuit 450, the source is connected to the power supply, and the drain is connected to the pixel array unit 300. Also, the gate and drain of the pMOS transistor 411 are shorted.
  • the positive side pMOS parallel circuit 430 adjusts the total current Ipix_tot and outputs it to the positive side nMOS parallel circuit 440 as an adjusted current Ipix_ctl +.
  • the positive side offset current source 421 generates a constant current as the offset current Iofs + and supplies it to the positive side nMOS parallel circuit 440.
  • the positive side nMOS parallel circuit 440 converts the sum of the adjustment current Ipix_ctl + and the offset current Iofs + into a voltage, and supplies the voltage to the pixel array unit 300 as the upper limit threshold Von.
  • the negative side pMOS parallel circuit 450 adjusts the total current Ipix_tot and outputs it to the negative side nMOS parallel circuit 460 as an adjusted current Ipix_ctl-.
  • the negative offset current source 422 generates a constant current as the offset current Iofs ⁇ .
  • the positive side pMOS parallel circuit 430 and the negative side pMOS parallel circuit 450 are an example of the adjustment unit in the claims.
  • the positive side offset current source 421 and the negative side offset current source 422 are examples of the offset current source described in the claims.
  • the negative side nMOS parallel circuit 460 converts the difference between the adjustment current Ipix_ctl ⁇ and the offset current Iofs ⁇ into a voltage, and supplies the voltage to the pixel array unit 300 as the lower limit threshold Voff.
  • the positive side nMOS parallel circuit 440 and the negative side nMOS parallel circuit 460 are an example of the conversion unit described in the claims.
  • the threshold control unit 420 controls the upper threshold Von and the lower threshold Voff to be higher as the total current Ipix_tot is larger.
  • the pixels in the pixel array unit 300 detect both the on event and the off event, only one of them may be detected. For example, when the pixel detects only the on event, only the corresponding positive side pMOS parallel circuit 430, the positive side nMOS parallel circuit 440, and the positive side offset current source 421 are arranged in the threshold value control unit 420.
  • the current detection unit 410 detects the sum of the photocurrents of all the pixels as the total current Ipix_tot, it may also detect the sum of the photocurrents of some pixels in the pixel array unit 300 as the total current Ipix_tot. it can.
  • the pixel array unit 300 may be divided into a plurality of areas each having two or more pixels, and for each area, only one pixel in the area may output the photocurrent to the current detection unit 410. .
  • the number of branch points of the signal line 419 can be reduced as compared with the case of detecting the sum of the photocurrents of all the pixels.
  • FIG. 8 is a circuit diagram showing a configuration example of the positive side pMOS parallel circuit 430 according to the first embodiment of the present technology.
  • the positive side pMOS parallel circuit 430 includes m + 1 (m is an integer) switches 431, m + 1 pMOS transistors 432, m ⁇ 1 pMOS transistors 433, and a decoder 434.
  • the configuration of the negative side pMOS parallel circuit 450 is the same as the configuration of the positive side pMOS parallel circuit 430.
  • the switches 431 are associated with different pMOS transistors 432.
  • the switch 431 opens and closes the path between the source of the corresponding transistor and the power supply according to the control of the decoder 434.
  • Each gate of the pMOS transistor 432 is connected to the gate of the pMOS transistor 411 in the current detection unit 410.
  • the drains of the pMOS transistors 432 are commonly connected to the positive side nMOS parallel circuit 440.
  • Each gate of the pMOS transistor 433 is connected to the drain of the pMOS transistor 411 in the current detection unit 410.
  • the source and drain of the m-th pMOS transistor 433 are connected to the drain of each of the m-th and m + 1-th pMOS transistors 432.
  • the decoder 434 controls each of the switches 431 in accordance with a predetermined set value previously stored in a register or the like.
  • Each of the pMOS transistors 432 forms a current mirror circuit with the pMOS transistor 411. These current mirror circuits can distribute the total current to generate a plurality of distributed currents by the distribution ratio according to the respective gate widths and gate lengths of the transistors.
  • a circuit including m + 1 switches 431, m + 1 pMOS transistors 432, and m-1 pMOS transistors 433 is an example of a second distribution circuit described in the claims.
  • the gate width W and the gate length L of each of the pMOS transistor 411 and the first to m-th pMOS transistors 432 are set to values satisfying the following equation.
  • W / L (N-1) ⁇ ⁇ formula 1
  • the gate width W and gate length L of the (m + 1) th pMOS transistor 432 are set to values satisfying the following equation.
  • W / L ⁇ ⁇ Formula 2
  • the gate width W and the gate length L of the pMOS transistor 433 are set to values satisfying the following equation.
  • W / L N ⁇ ⁇ / (N ⁇ 1) formula 3
  • I m + 1 Ipix_tot / ⁇ N m-1 (N-1) ⁇ equation 5
  • the adjustment current Ipix_ctl + can be controlled on the order of sub-picoamperes based on Equation 4 and Equation 5 by the decoder 434 opening and closing the switch 431 according to the set value. For example, the first and m + 1-th switch 431 in the closed state, when the remainder in the open state, it is possible to control the regulated current Ipix_ctl + the sum of the distributed current I 1 and I m + 1.
  • the decoder 434 is an example of a second decoder in the claims. Further, the configuration of the positive side pMOS parallel circuit 430 is not limited to the circuit illustrated in the same figure as long as the total current can be adjusted.
  • FIG. 9 is a circuit diagram showing one configuration example of the positive side nMOS parallel circuit 440 according to the first embodiment of the present technology.
  • the positive side nMOS parallel circuit 440 includes n (n is an integer) switches 441, n nMOS transistors 442, and a decoder 443.
  • the configuration of the negative side nMOS parallel circuit 460 is the same as that of the positive side nMOS parallel circuit 440.
  • Each of the switches 441 is associated with a different nMOS transistor 442.
  • One end of each of the switches 441 is connected to the positive pMOS parallel circuit 430 and the positive offset current source 421, and the other end is connected to the drain of the corresponding nMOS transistor 442.
  • the respective gates and drains of the nMOS transistors 442 are shorted and in a so-called diode connection state.
  • the nMOS transistor 442 is an example of the resistance element described in the claims.
  • the decoder 443 controls each of the switches 441 in accordance with a predetermined set value previously stored in a register or the like.
  • the combined resistance of the diode-connected n nMOS transistors 442 can be controlled by opening and closing the switch 441 in accordance with the set value by the decoder 443. Then, the voltage generated by the sum of the adjustment current Ipix_ctl + and the offset current Iofs + flowing through the combined resistance is output as the upper limit threshold Von.
  • the decoder 443 is an example of a third decoder in the claims. Further, the configuration of the positive side nMOS parallel circuit 440 is not limited to the circuit illustrated in the figure, as long as the upper limit threshold Von can be generated by current-voltage conversion.
  • FIG. 10 is a block diagram showing a configuration example of the AER logic circuit 360 in the first embodiment of the present technology.
  • the AER logic circuit 360 includes nMOS transistors 361 to 363, 365 to 368, 370 and 371, pMOS transistors 364 and 369, and a capacitor 372.
  • the nMOS transistors 361 and 362 are connected in series.
  • the comparison result VCH is input to the gates of the nMOS transistors 362 and 363, and the response AckYp1 is input to the gate of the nMOS transistor 361.
  • the sources of the nMOS transistors 362 and 363 are grounded, and the drain of the nMOS transistor 361 outputs a request ReqHXp1 to the column AER circuit 220.
  • the request ReqYp1 is output from the drain of the nMOS transistor 363 to the row AER circuit 260.
  • the pMOS transistor 364 and the nMOS transistor 365 are connected in series between the power supply and the ground terminal.
  • the comparison result VCL is input to the gate of the pMOS transistor 364, and the bias voltage Vbaer is applied to the gate of the nMOS transistor 365.
  • nMOS transistors 366 and 367 are connected in series.
  • the gates of nMOS transistors 367 and 368 are connected to the connection point of pMOS transistor 364 and nMOS transistor 365.
  • the response AckYp1 is input to the gate of the nMOS transistor 366.
  • the sources of the nMOS transistors 367 and 368 are grounded, and the drain Re of the nMOS transistor 366 outputs a request ReqLxp1 to the column AER circuit 220.
  • Request ReqYp1 is output from the drain of the nMOS transistor 368 to the row AER circuit 260.
  • the pMOS transistor 369 and the nMOS transistors 370 and 371 are connected in series between the power supply and the ground terminal. Further, a bias voltage Vbrst is applied to the gate of the pMOS transistor 369.
  • the response AckYp1 is input to the gate of the nMOS transistor 370, and the response AckXp1 is input to the gate of the nMOS transistor 371.
  • One end of the capacitor 372 is connected to the power supply, and the other end is connected to the connection point of the pMOS transistor 369 and the nMOS transistor 370.
  • the voltage at the connection point of the pMOS transistor 369 and the nMOS transistor 370 is output to the differentiating circuit 340 as a reset signal xrst.
  • the AER logic circuit 360 transmits a low level request ReqYp1 to the row AER circuit 260. Then, upon receiving the response AckYp1 of high level from the row AER circuit 260, the AER logic circuit 360 transmits the request ReqHXp1 of low level to the column AER circuit 220. Next, upon receiving the response AckXp1 of high level from the column AER circuit 220, the AER logic circuit 360 outputs a low level reset signal xrst to the differentiating circuit 340.
  • the AER logic circuit 360 transmits a low level request ReqYp1 to the row AER circuit 260. Then, upon receiving the response AckYp1 of high level from the row AER circuit 260, the AER logic circuit 360 transmits a low level request ReqLXp1 to the column AER circuit 220. Next, upon receiving the response AckXp1 of high level from the column AER circuit 220, the AER logic circuit 360 outputs a low level reset signal xrst to the differentiating circuit 340.
  • FIG. 11 is a block diagram showing a configuration example of the row AER circuit 260 according to the first embodiment of the present technology.
  • the row AER circuit 260 includes a row AER block 270 for each row.
  • the row AER block 270 is for performing handshake between the corresponding row and row arbiter 600 and the state machine 215.
  • FIG. 12 is a circuit diagram showing one configuration example of the row AER block 270 in the first embodiment of the present technology.
  • the row AER block 270 includes a pMOS transistor 271, nMOS transistors 272 and 273, a NOR gate 276, and inverters 274 and 275.
  • the pMOS transistor 271 and the nMOS transistors 272 and 273 are connected in series between the power supply and the ground terminal.
  • the control signal LOAD from the state machine 215 is input to the gates of the pMOS transistor 271 and the nMOS transistor 272.
  • the control signal LOAD is a signal instructing reading of the detection result of the address event. Further, to the gate of the nMOS transistor 273, xCHIP_ACK obtained by inverting the response CHIP_ACK from the state machine 215 is input.
  • the NOR gate 276 outputs the NOR of the two input values to the row arbiter 600 as a request ReqYa1.
  • the response CHIP_ACK from the state machine 215 is input to one of the input terminals of the NOR gate 276.
  • the other input terminal of the NOR gate 276 is connected to a connection point of the pMOS transistor 271 and the nMOS transistor 272 and a signal line for transmitting the request ReqYp1 from the pixel array unit 300.
  • the inverter 275 inverts the response AckYa1 from the row arbiter 600 and outputs it to the inverter 274.
  • the inverter 274 inverts the signal from the inverter 275 and outputs it to the pixel array unit 300 as a response AckYp1.
  • the row AER block 270 when the low level request ReqYp1 is input, the row AER block 270 outputs the low level request ReqYa1 if the response CHIP_ACK is high level. Further, the row AER block 270 delays the high level response AckYa1 and outputs it as a response AckYp1.
  • FIG. 13 is a block diagram showing a configuration example of the column AER circuit 220 according to the first embodiment of the present technology.
  • the row AER circuit 220 includes a row AER block 221 for each row.
  • the column AER block 221 performs handshake between the corresponding column, the state machine 215 and the column arbiter 213.
  • FIG. 14 is a block diagram showing one configuration example of the column AER block 221 in the first embodiment of the present technology.
  • the row AER block 221 includes an H-side row AER block 222, an L-side row AER block 223, and an OR gate 224.
  • the H side row AER block 222 performs handshake when the low level request ReqHXp1 is input.
  • the H-side column AER block 222 outputs a signal obtained by delaying the high level response AckHXa1 to the OR gate 224.
  • the L side row AER block 223 performs handshake when the low level request ReqLXp1 is input.
  • the L-side column AER block 223 outputs a signal obtained by delaying the high level response AckLXa1 to the OR gate 224.
  • the low level request from the pixel array unit 300 is inverted by the H side column AER block 222 and the L side column AER block 223.
  • H side column AER block 222 and L side column AER block 223 are the same as row AER block 270 illustrated in FIG.
  • the configuration of the AER block of these rows and columns is not limited to the circuit illustrated in FIG. 12 as long as handshake can be performed.
  • the OR gate 224 outputs the logical sum of the signals from the H side column AER block 222 and the L side column AER block 223 as a response AckXp1.
  • FIG. 15 is a block diagram showing a configuration example of the row arbiter 600 in the first embodiment of the present technology.
  • the arbiter block 610 arbitrates between the request from the first line and the request from the second line.
  • the arbiter block 610 performs handshake with the arbiter block 652, and outputs a response to the first or second line based on the arbitration result.
  • the arbiter block 650 arbitrates between the request from the third line and the request from the fourth line.
  • the arbiter block 650 performs handshake with the arbiter block 652, and outputs a response to the third or fourth line based on the arbitration result.
  • An arbiter block 651 mediates between the request from the fifth line and the request from the sixth line.
  • the arbiter block 651 performs handshake with the arbiter block 653 and outputs a response to the fifth or sixth line based on the arbitration result.
  • the arbiter block 652 arbitrates the request from the arbiter block 610 and the request from the arbiter block 650.
  • the arbiter block 652 performs handshake with the arbiter block 654, and outputs a response to the arbiter block 610 or 650 based on the arbitration result.
  • the arbiter block 653 arbitrates the request from the arbiter block 651 and the request from the seventh line.
  • the arbiter block 653 performs handshake with the arbiter block 654, and outputs a response to the arbiter block 651 or the seventh line based on the arbitration result.
  • the arbiter block 654 arbitrates the request from the arbiter block 652 and the request from the arbiter block 653.
  • the arbiter block 654 delays the response to the earlier request by the inverters 601 and 602 and supplies it to the arbiter block 652 or 653.
  • the configuration of the column arbiter 213 is similar to that of the row arbiter 600. Also, the configuration of these arbiters is not limited to the configuration illustrated in the figure, as long as the request can be arbitrated.
  • FIG. 16 is a circuit diagram showing one configuration example of the arbiter block 610 in the first embodiment of the present technology.
  • the arbiter block 610 includes pMOS transistors 611, 614, 615 to 617, 620, 622, 625 and 626, nMOS transistors 612, 613, 618, 619, 623, 624 and 627, and an inverter 621.
  • the pMOS transistors 611 and 614 are connected in parallel to the power supply.
  • the nMOS transistors 612 and 613 are connected in series between the drains of the pMOS transistors 611 and 614 and the ground terminal. Further, the request ReqXa1 from the first row is input to the gates of the pMOS transistor 611 and the nMOS transistor 613.
  • the pMOS transistors 615 and 616 are connected in series to the power supply. Further, the request ReqXa1 is input to the gate of the pMOS transistor 615, and the request ReqXa2 from the second row is input to the gate of the pMOS transistor 616.
  • the pMOS transistors 617 and 620 are connected in parallel to the power supply.
  • the nMOS transistors 618 and 619 are connected in series between the drains of the pMOS transistors 617 and 620 and the ground terminal.
  • the gates of the pMOS transistor 617 and the nMOS transistor 618 are connected to the drains of the pMOS transistors 611 and 614, respectively.
  • the request ReqXa2 is input to the gates of the pMOS transistor 620 and the nMOS transistor 619.
  • the drains of the pMOS transistors 617 and 620 are connected to the gates of the pMOS transistor 614 and the nMOS transistor 612.
  • connection point of the nMOS transistors 612 and 613, the drain of the pMOS transistor 616, and the connection point of the nMOS transistors 618 and 619 are connected to a signal line for transmitting the request ReqXb1.
  • the request ReqXb1 is output to the higher-level arbiter block 652.
  • the inverter 621 inverts the response AckXb1 from the higher level arbiter block 652.
  • the inverter 621 outputs the inverted signal to the gates of the pMOS transistor 625 and the nMOS transistor 624.
  • the pMOS transistors 625 and 626 and the nMOS transistor 627 are connected in series between the power supply and the ground terminal.
  • the pMOS transistor 622 and the nMOS transistor 623 are connected in series between the connection point of the pMOS transistors 625 and 626 and the ground terminal.
  • the source and drain of the nMOS transistor 624 are connected to the connection point of the pMOS transistor 622 and the nMOS transistor 623 and the connection point of the pMOS transistor 626 and the nMOS transistor 627.
  • the gates of the pMOS transistor 622 and the nMOS transistor 623 are connected to the drains of the pMOS transistors 611 and 614.
  • the gates of pMOS transistor 626 and nMOS transistor 627 are connected to the drains of pMOS transistors 617 and 620, respectively.
  • the connection point of the pMOS transistor 622 and the nMOS transistor 623 is connected to a signal line for transmitting the response AckXa1 to the first row.
  • the connection point of the pMOS transistor 626 and the nMOS transistor 627 is connected to the signal line transmitting the response AckXa2 to the second row.
  • the arbiter block 610 outputs the request ReqXb1 upon receiving the request ReqXa1 or the request ReqXa2. Then, upon receiving the response AckXb1, the arbiter block 610 outputs a response corresponding to the earlier one of the request ReqXa1 and the request ReqXa2.
  • the configuration of the arbiter blocks 650 to 654 is the same as that of the arbiter block 610 illustrated in the figure.
  • FIG. 17 is a timing chart showing an example of a handshake according to the first embodiment of the present technology.
  • the row AER block 270 returns a high level response AckYp1 if the response CHIP_ACK is high level.
  • the pixel 310 When receiving the response AckYp1, the pixel 310 outputs a low level request ReqHXp1 when an on-event occurs. When an off event occurs, a low level request ReqLXp1 is output.
  • the column AER block 221 Upon receiving the request ReqHXp1, the column AER block 221 returns a high level response AckXp1 if the response CHIP_ACK is high level. Upon receiving the response AckXp1, the pixel 310 generates a low level reset signal xrst to initialize the requests ReqYp1 and ReqHXp1 to a high level.
  • the column AER block 221 outputs a low level request CHIP_REQ.
  • the state machine 215 transfers the detection result of the address event to the DSP circuit 120, and returns a low level response CHIP_ACK.
  • the row AER block 270 When receiving the response CHIP_ACK, the row AER block 270 initializes the response AckYp1 to low level if the request ReqYp1 is at high level. Also, upon receiving the response CHIP_ACK, the column AER block 221 initializes the response AckXp1 to low level if the request ReqHXp1 is at high level.
  • the pixel 310 When the response AckXp1 is initialized, the pixel 310 initializes the reset signal xrst to high level, and the column AER block 221 initializes the request CHIP_REQ to high level.
  • the state machine 215 also initializes the response CHIP_ACK to high level.
  • FIG. 18 is a flowchart illustrating an example of the AER process according to the first embodiment of the present technology. This AER process is started, for example, when a predetermined application for detecting an address event is executed.
  • the pixel 310 is initialized by the reset signal xrst or the like (step S920), and converts the photocurrent into a differential signal (step S921). Further, the current detection unit 410 detects the total current (step S922), and the threshold control unit 420 controls the threshold (upper limit threshold and lower limit threshold) according to the total current (step S923). Then, the pixel 310 compares the amount of change in voltage (differential signal) according to the luminance with the upper limit threshold to determine whether the differential signal exceeds the upper limit threshold (step S 924).
  • step S 924: Yes When the differential signal exceeds the upper threshold (step S 924: Yes), the pixel 310 detects an on event (step S 927). On the other hand, when the differential signal is less than or equal to the upper threshold (step S 924: No), the pixel 310 determines whether the differential signal is lower than the lower threshold (step S 925).
  • step S 926 When the differential signal is lower than the lower limit threshold (step S 925: Yes), the pixel 310 detects an off event (step S 926). After step S926 or S927, the pixel 310 transfers the detection result by handshake (step S928) and performs initialization (step S929).
  • step S 925 No
  • step S 929 the pixel 310 or the like repeatedly executes step S 921 and subsequent steps.
  • FIG. 19 is a diagram illustrating an example of the detection result of the address event according to the first embodiment of the present technology.
  • FIG. 20 is a diagram showing an example of the detection result of the address event in the comparative example.
  • FIGS. 19A and 20A are diagrams showing an example of signal level variations from respective pixels in the first embodiment of the present technology and the comparative example, and b in FIGS. 19 and 20 is a first diagram. It is a figure which shows an example of the detection result of each address event of embodiment and a comparative example.
  • the vertical axis in FIG. 19 and FIG. 20 a indicates the level of the signal, and the horizontal axis indicates time.
  • 19 and 20 b indicate the level of the output signal from the differentiating circuit, and the horizontal axes indicate time.
  • a thin solid curve indicates the locus of the level of the differential signal that fluctuates according to the flicker.
  • a thick solid line indicates the level of the differential signal which fluctuates in accordance with the luminance change other than the flicker.
  • An alternate long and short dash line indicates the upper limit threshold Von, and a dashed line indicates the lower limit threshold Voff.
  • the differential signal obtained by converting the photocurrent periodically fluctuates as exemplified by a thin solid line under the influence of the flicker. For example, if the flicker period is 60 hertz (Hz), the period in which the differential signal fluctuates is also 60 hertz (Hz).
  • the total current Ipix_tot of all the pixels is detected, and the upper threshold Von and the lower threshold Voff are controlled to higher values as the current is larger.
  • the threshold Von and the lower threshold Voff also change. Therefore, even if the level of the signal fluctuates due to the flicker, the on event or the off event is not detected as exemplified in b in the figure.
  • FIG. 21 is a diagram illustrating an example of a change in image data according to the first embodiment of the present technology.
  • a is an example of the image data 700 before the luminance change other than the flicker occurs
  • b in the figure is an example of the image data 710 in the case of the luminance change other than the flicker.
  • the hatched part indicates an area where no address event is detected
  • the white part indicates an area where an address event is detected.
  • FIG. 22 is a diagram showing an example of changes in image data in a comparative example in which the upper limit threshold Von and the lower limit threshold Voff are fixed values.
  • a is an example of the image data 730 before the luminance changes due to the flicker
  • b in the drawing is an example of the image data 740 when the luminance changes due to the flicker.
  • the hatched part indicates an area where no address event is detected
  • the white part indicates an area where an address event is detected.
  • An address event is not detected in the image data 730 before the luminance changes due to the flicker.
  • an address event is erroneously detected in all pixels. As a result, flicker may cause noise in the image data.
  • the solid-state imaging device 200 controls the threshold value to a value according to the total current of all the pixels, the variation of the total current when flicker occurs It is possible to suppress false detection of the originating address event. Thereby, noise due to flicker can be reduced in the image data.
  • the threshold control unit 420 controls the adjustment current and the combined resistance by the decoder, adds and subtracts fixed offset currents Iofs + and Iofs ⁇ , and converts them into the upper threshold Von and the lower threshold Voff. It was However, in this configuration, since the offset current is fixed, fine adjustment of the upper limit threshold Von and the lower limit threshold Voff may be difficult.
  • the solid-state imaging device 200 according to the second embodiment is different from the first embodiment in that the offset current is further controlled.
  • FIG. 23 is a block diagram showing a configuration example of the current detection unit 410 and the threshold control unit 420 in the second embodiment of the present technology.
  • the threshold control unit 420 of the second embodiment is different from the first embodiment in that the positive side current splitter 470 and the negative side current splitter 480 are provided instead of the positive side offset current source 421 and the negative side offset current source 422. It is different from the form.
  • FIG. 24 is a circuit diagram showing one configuration example of the positive side current splitter 470 in the second embodiment of the present technology.
  • the positive side current splitter 470 includes a reference current source 471, an nMOS transistor 472, m + 1 switches 473, m + 1 nMOS transistors 474, m ⁇ 1 nMOS transistors 475, a decoder 476, and a buffer 477.
  • a reference current source 471 an nMOS transistor 472
  • m + 1 switches 473 m + 1 nMOS transistors 474
  • m ⁇ 1 nMOS transistors 475 m ⁇ 1 nMOS transistors 475
  • decoder 476 m ⁇ 1 nMOS transistors
  • the reference current source 471 generates a predetermined reference current I REF and supplies it to the drain of the nMOS transistor 472.
  • the drain and gate of the nMOS transistor 472 are shorted and the source is grounded.
  • Each of the switches 473 is associated with a different nMOS transistor 474.
  • the switch 473 connects the drain of the corresponding transistor to one of the buffer 477 and the output-side positive nMOS parallel circuit 440 according to the control of the decoder 476.
  • each of the nMOS transistors 474 is connected to the gate of the nMOS transistor 472.
  • the sources of the nMOS transistors 474 are commonly connected to the ground terminal.
  • Each gate of the nMOS transistor 475 is connected to the gate of the nMOS transistor 472.
  • the drain and the source of the m-th nMOS transistor 475 are connected to the sources of the m-th and the (m + 1) -th nMOS transistor 474, respectively.
  • the decoder 476 controls each of the switches 473 in accordance with a predetermined set value previously stored in a register or the like.
  • the input terminal of the buffer 477 is connected to the output-side positive nMOS parallel circuit 440, and the output terminal is connected to each of the switches 473.
  • Each of the nMOS transistors 474 forms a current mirror circuit with the nMOS transistor 472. These current mirror circuits can distribute the total current to generate a plurality of distributed currents by the distribution ratio according to the respective gate widths and gate lengths of the transistors.
  • a circuit including m + 1 switches 473, m + 1 nMOS transistors 474, and m-1 nMOS transistors 475 is an example of the first distribution circuit described in the claims.
  • the gate width W and the gate length L of each of the nMOS transistor 472 and the first to m-th nMOS transistors 474 are set to values satisfying the following equation.
  • W / L (N-1) ⁇ ⁇ formula 6
  • the gate width W and the gate length L of the nMOS transistor 475 are set to values satisfying the following equation.
  • W / L N ⁇ ⁇ / (N ⁇ 1) formula 8
  • I m + 1 I REF / ⁇ N m-1 (N-1) ⁇ equation 10
  • the offset current Iofs + can be controlled on the order of sub-picoamperes based on Equation 9 and Equation 10 by the decoder 476 controlling the connection of the switch 473 according to the set value.
  • the first and m + 1-th switch 473 connect to the output side, when the remaining buffer 477 side, it is possible to control the offset current Iofs + the sum of the distributed current I 1 and I m + 1.
  • the decoder 476 is an example of the first decoder in the claims.
  • the configuration of the positive side current splitter 470 is not limited to the circuit illustrated in the same figure as long as it can control the offset current Iofs +.
  • the upper limit threshold is compared with the case where only the adjustment current and the combined resistance are controlled. Fine adjustment of Von and the lower limit threshold Voff is facilitated.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of mobile object such as a car, an electric car, a hybrid electric car, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, a robot May be
  • FIG. 25 is a block diagram showing a schematic configuration example of a vehicle control system that is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 12000 includes a plurality of electronic control units connected via communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an external information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are illustrated as a functional configuration of the integrated control unit 12050.
  • the driveline control unit 12010 controls the operation of devices related to the driveline of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, and a steering angle of the vehicle. It functions as a control mechanism such as a steering mechanism that adjusts and a braking device that generates a braking force of the vehicle.
  • Body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device of various lamps such as a headlamp, a back lamp, a brake lamp, a blinker or a fog lamp.
  • the body system control unit 12020 may receive radio waves or signals of various switches transmitted from a portable device substituting a key.
  • Body system control unit 12020 receives the input of these radio waves or signals, and controls a door lock device, a power window device, a lamp and the like of the vehicle.
  • Outside vehicle information detection unit 12030 detects information outside the vehicle equipped with vehicle control system 12000.
  • an imaging unit 12031 is connected to the external information detection unit 12030.
  • the out-of-vehicle information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing or distance detection processing of a person, a vehicle, an obstacle, a sign, characters on a road surface, or the like based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output an electric signal as an image or can output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared light.
  • In-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver state detection unit 12041 that detects a state of a driver is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera for imaging the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether the driver does not go to sleep.
  • the microcomputer 12051 calculates a control target value of the driving force generation device, the steering mechanism or the braking device based on the information inside and outside the vehicle acquired by the outside information detecting unit 12030 or the in-vehicle information detecting unit 12040, and a drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the outside information detecting unit 12030 or the in-vehicle information detecting unit 12040 so that the driver can Coordinated control can be performed for the purpose of automatic driving that travels autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the external information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or oncoming vehicle detected by the external information detection unit 12030, and performs cooperative control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or aurally notifying information to a passenger or the outside of a vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as the output device.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 26 is a diagram illustrating an example of the installation position of the imaging unit 12031.
  • imaging units 12101, 12102, 12103, 12104, and 12105 are included.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose of the vehicle 12100, a side mirror, a rear bumper, a back door, and an upper portion of a windshield of a vehicle interior.
  • the imaging unit 12101 provided in the front nose and the imaging unit 12105 provided in the upper part of the windshield in the vehicle cabin mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 included in the side mirror mainly acquire an image of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield in the passenger compartment is mainly used to detect a leading vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 26 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors
  • the imaging range 12114 indicates The imaging range of the imaging part 12104 provided in the rear bumper or the back door is shown. For example, by overlaying the image data captured by the imaging units 12101 to 12104, a bird's eye view of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging devices, or an imaging device having pixels for phase difference detection.
  • the microcomputer 12051 measures the distance to each three-dimensional object in the imaging ranges 12111 to 12114, and the temporal change of this distance (relative velocity with respect to the vehicle 12100). In particular, it is possible to extract a three-dimensional object traveling at a predetermined speed (for example, 0 km / h or more) in substantially the same direction as the vehicle 12100 as a leading vehicle, in particular by finding the it can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. As described above, it is possible to perform coordinated control for the purpose of automatic driving or the like that travels autonomously without depending on the driver's operation.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data relating to three-dimensional objects into two-dimensional vehicles such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, telephone poles, and other three-dimensional objects. It can be classified, extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles visible to the driver of the vehicle 12100 and obstacles difficult to see.
  • the microcomputer 12051 determines the collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk is a setting value or more and there is a possibility of a collision, through the audio speaker 12061 or the display unit 12062 By outputting an alarm to the driver or performing forcible deceleration or avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared light.
  • the microcomputer 12051 can recognize a pedestrian by determining whether a pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as an infrared camera, and pattern matching processing on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not
  • the procedure is to determine
  • the audio image output unit 12052 generates a square outline for highlighting the recognized pedestrian.
  • the display unit 12062 is controlled so as to display a superimposed image. Further, the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technique according to the present disclosure may be applied to the outside information detection unit 12030 among the configurations described above.
  • the imaging device 100 of FIG. 1 can be applied to the external information detection unit 12030.
  • noise due to flicker can be reduced and a more easily viewable photographed image can be obtained, so detection accuracy of people, vehicles and obstacles can be improved. .
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute the series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (Mini Disc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc) or the like can be used.
  • the present technology can also be configured as follows. (1) a plurality of pixels each of which compares the amount of change in voltage according to the photocurrent with a predetermined threshold value; A current detection unit that detects the sum of the photocurrent of each of the plurality of pixels as a total current; And a threshold control unit configured to control the predetermined threshold to a value corresponding to the total current. (2) The threshold control unit An adjusting unit that adjusts the total current and outputs it as an adjusted current; An offset current source generating a predetermined offset current; The solid-state imaging device according to (1), further comprising: a conversion unit that converts the sum or difference of the adjustment current and the predetermined offset current into the predetermined threshold and supplies the predetermined threshold to each of the plurality of pixels.
  • the offset current source is A reference current source generating a predetermined reference current; A first distribution circuit that distributes the predetermined reference current at a plurality of different ratios to generate a plurality of distribution currents; The solid-state imaging device according to (2), further comprising: a first decoder that controls the first distribution circuit to output a predetermined number of sums of the plurality of divided currents as the predetermined offset current.
  • the adjustment unit A second distribution circuit that distributes the total current at a plurality of different ratios to generate a plurality of distribution currents; The solid-state imaging device according to (2) or (3), further comprising: a second decoder that controls the second distribution circuit to output a predetermined number of sums of the plurality of distribution currents as the adjustment current.
  • a third decoder for connecting a predetermined number of the plurality of resistance elements in parallel and outputting a voltage generated as a result of the adjustment current flowing through the combined resistance of the predetermined number of resistance elements as the predetermined threshold
  • the solid-state imaging device according to any one of 2) to 4).
  • the current detection unit detects, as the total current, the sum of the photocurrent of each of some of the plurality of pixels. element.
  • the threshold control unit controls the predetermined threshold to a higher value as the total current is larger.
  • the predetermined threshold includes an upper threshold and a lower threshold that are different from each other, Each of the plurality of pixels is Detecting that the amount of change exceeds the upper threshold as an on-event;
  • the solid-state imaging device according to any one of (1) to (7), which detects that the amount of change falls below the lower limit threshold as an off event.
  • (9) a plurality of pixels each of which compares the amount of change in voltage according to the photocurrent with a predetermined threshold value;
  • a current detection unit that detects the sum of the photocurrent of each of the plurality of pixels as a total current;
  • a threshold control unit configured to control the predetermined threshold to a value corresponding to the total current;
  • a signal processing unit configured to process a signal composed of comparison results of the plurality of pixels.
  • a control method for a solid-state imaging device comprising: a threshold control procedure for controlling the predetermined threshold value to a value corresponding to the total current.
  • Reference Signs List 100 imaging apparatus 110 optical unit 120 DSP circuit 130 display unit 140 operation unit 150 bus 160 frame memory 170 storage unit 180 power supply unit 200 solid-state image sensor 201 light receiving chip 202 circuit chip 213 column arbiter 214 column address encoder 215 state machine 216 row address encoder 220 column AER circuit 221 column AER block 222 H side column AER block 223 L side column AER block 224 OR gate 260 line AER circuit 270 lines AER block 271, 324, 331, 332, 342, 344, 351, 353, 364, 369 411, 432, 433, 611, 614-617, 620, 622, 625, 626 pMOS transistors 272, 273, 321, 323, 345, 352, 3 4, 361-363, 365-368, 370, 371, 442, 472, 474, 475, 612, 618, 619, 623, 624, 627 nMOS transistors 274, 275, 601, 602, 621 inverters 276 NOR gates 300 pixel array

Landscapes

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Abstract

アドレスイベントを検出する固体撮像素子において、フリッカによる誤検出を抑制する。　固体撮像素子は、複数の画素と、電流検出部と、閾値制御部とを具備する。この固体撮像素子において、複数の画素の各々は、光電流に応じた電圧の変化量と所定の閾値とを比較する。また、電流検出部は、複数の画素のそれぞれの前記光電流の和を総電流として検出する。また、閾値制御部は、電流検出部により検出された総電流に応じた値に前記所定の閾値を制御する。

Description

固体撮像素子、撮像装置および固体撮像素子の制御方法
　本技術は、固体撮像素子、撮像装置および固体撮像素子の制御方法に関する。詳しくは、輝度の変化を検出する固体撮像素子、撮像装置および固体撮像素子の制御方法に関する。
　従来より、垂直同期信号などの同期信号に同期して画像データを撮像する同期型の固体撮像素子が撮像装置などにおいて用いられている。この一般的な同期型の固体撮像素子では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、一定の閾値を用いて、画素毎にアドレスイベントを検出する非同期型の固体撮像素子が提案されている（例えば、特許文献１参照。）。ここで、アドレスイベントは、ある画素アドレスにおいて、画素の輝度が変化して、その変化量が閾値を超えた旨を意味する。このように、画素毎にアドレスイベントを検出する固体撮像素子は、ＤＶＳ（Dynamic Vision Sensor）と呼ばれる。
特表２００９－５０８０８５号公報
　上述の従来技術では、同期型の固体撮像素子よりも遥かに高速にデータを生成して出力することができる。このため、例えば、交通分野において、人や障害物を画像認識する処理を高速に実行して、安全性を向上させることができる。しかしながら、上述のＤＶＳでは、蛍光灯などの、ちらつき（フリッカ）が生じる光源下において、そのフリッカによる輝度の変化をアドレスイベントとして誤検出するおそれがある。そして、その誤検出により、画像データにノイズが生じるという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、アドレスイベントを検出する固体撮像素子において、フリッカによる誤検出を抑制することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、
各々が光電流に応じた電圧の変化量と所定の閾値とを比較する複数の画素と、上記複数の画素のそれぞれの上記光電流の和を総電流として検出する電流検出部と、上記総電流に応じた値に上記所定の閾値を制御する閾値制御部とを具備する固体撮像素子、および、その制御方法である。これにより、総電流に応じた値に閾値が制御されるという作用をもたらす。
　また、この第１の側面において、上記閾値制御部は、上記総電流を調整して調整電流として出力する調整部と、所定のオフセット電流を生成するオフセット電流源と、上記調整電流と上記所定のオフセット電流との和または差を上記所定の閾値に変換して上記複数の画素のそれぞれに供給する変換部とを備えてもよい。これにより、総電流を調整した電流とオフセット電流との和または差が閾値に変換されるという作用をもたらす。
　また、この第１の側面において、上記オフセット電流源は、所定の参照電流を生成する参照電流源と、上記所定の参照電流を互いに異なる複数の比率で分配して複数の分配電流を生成する第１の分配回路と、上記第１の分配回路を制御して上記複数の分配電流のうち所定数の和を上記所定のオフセット電流として出力させる第１のデコーダとを備えてもよい。これにより、参照電流を分配した分配電流の和がオフセット電流として出力されるという作用をもたらす。
　また、この第１の側面において、上記調整部は、上記総電流を互いに異なる複数の比率で分配して複数の分配電流を生成する第２の分配回路と、上記第２の分配回路を制御して上記複数の分配電流のうち所定数の和を上記調整電流として出力させる第２のデコーダとを備えてもよい。これにより、総電流を分配した分配電流の和が調整電流として出力されるという作用をもたらす。
　また、この第１の側面において、上記変換部は、複数の抵抗素子と、上記複数の抵抗素子のうち所定数を並列に接続して上記所定数の抵抗素子の合成抵抗に上記調整電流が流れて生じる電圧を上記所定の閾値として出力させる第３のデコーダとを備えてもよい。これにより、合成抵抗に生じる電圧が閾値として出力されるという作用をもたらす。
　また、この第１の側面において、上記電流検出部は、上記複数の画素のうち一部の画素のそれぞれの上記光電流の和を上記総電流として検出することもできる。これにより、一部の画素の光電流の和に応じた値に閾値が制御されるという作用をもたらす。
　また、この第１の側面において、上記閾値制御部は、上記総電流が大きいほど高い値に上記所定の閾値を制御してもよい。これにより、総電流が大きいほど高い値に閾値が制御されるという作用をもたらす。
　また、この第１の側面において、上記所定の閾値は、互いに異なる上限閾値および下限閾値を含み、上記複数の画素のそれぞれは、上記変化量が上記上限閾値を超えた旨をオンイベントとして検出し、上記変化量が上記下限閾値を下回る旨をオフイベントとして検出してもよい。これにより、オンイベントとオフイベントとが画素毎に検出されるという作用をもたらす。
　また、本技術の第２の側面は、各々が光電流に応じた電圧の変化量と所定の閾値とを比較する複数の画素と、上記複数の画素のそれぞれの上記光電流の和を総電流として検出する電流検出部と、上記総電流に応じた値に上記所定の閾値を制御する閾値制御部と、上記複数の画素のそれぞれの比較結果からなる信号を処理する信号処理部とを具備する撮像装置である。これにより、総電流に応じた閾値と光電流の比較結果からなる信号が処理されるという作用をもたらす。
　本技術によれば、アドレスイベントを検出する固体撮像素子において、フリッカによる誤検出を抑制することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造を説明するための図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素アレイ部の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるコンパレータの入出力特性の一例を示すグラフである。 本技術の第１の実施の形態における電流検出部および閾値制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態における正側ｐＭＯＳ並列回路の一構成例を示す回路図である。 本技術の第１の実施の形態における正側ｎＭＯＳ並列回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるＡＥＲ（Address Event Representation）ロジック回路の一構成例を示す回路図である。 本技術の第１の実施の形態における行ＡＥＲ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における行ＡＥＲブロックの一構成例を示す回路図である。 本技術の第１の実施の形態における列ＡＥＲ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における列ＡＥＲブロックの一構成例を示すブロック図である。 本技術の第１の実施の形態における行アービタの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアービタブロックの一構成例を示す回路図である。 本技術の第１の実施の形態におけるハンドシェイクの一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるＡＥＲ処理の一例を示すフローチャートである。 本技術の第１の実施の形態におけるアドレスイベントの検出結果の一例を示す図である。 比較例におけるアドレスイベントの検出結果の一例を示す図である。 本技術の第１の実施の形態における画像データの変化の一例を示す図である。 比較例における画像データの変化の一例を示す図である。 本技術の第２の実施の形態における電流検出部および閾値制御部の一構成例を示すブロック図である。 本技術の第２の実施の形態における正側電流スプリッタの一構成例を示す回路図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（総電流に応じて閾値を制御する例）
　２．第２の実施の形態（オフセット電流を制御し、総電流に応じて閾値を制御する例）
　３．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。
　光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、画素毎に、輝度の変化量の絶対値が閾値の絶対値を超えた旨をアドレスイベントとして検出するものである。このアドレスイベントは、例えば、輝度のプラスの変化量がプラスの閾値を超えた旨を示すオンイベントと、マイナスの変化量がマイナスの閾値を下回った旨を示すオフイベントとからなる。固体撮像素子２００は、画素ごとにオンイベントおよびオフイベントのそれぞれの有無を２ビットのデータにより表す画像データを生成し、ＤＳＰ回路１２０に信号線２０９を介して供給する。
　ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データ、及び、イベントデータをバス１５０を介してフレームメモリ１６０などに出力する。なお、ＤＳＰ回路１２０は、特許請求の範囲に記載の信号処理部の一例である。
　表示部１３０は、画像データ、及び、イベントデータを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　なお，固体撮像素子２００は複数あってもよいし、また、複数のシリコン内耳（コヒーラ）と呼ばれる固体聴覚装置があっても良い。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、受光チップ２０１と、その受光チップ２０１に積層された回路チップ２０２とを備える。
　図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、列アービタ２１３、列ＡＥＲ回路２２０、列アドレスエンコーダ２１４、画素アレイ部３００およびステートマシン２１５を備える。また、固体撮像素子２００は、行アドレスエンコーダ２１６、行ＡＥＲ回路２６０、行アービタ６００、電流検出部４１０および閾値制御部４２０を備える。そして、画素アレイ部３００には、二次元格子状に複数の画素が配列される。以下、画素アレイ部３００において所定の方向に配列された画素の集合を「行」と称し、行に垂直な方向に配列された画素の集合を「列」と称する。
　画素アレイ部３００内の画素のそれぞれは、光電流に応じた電圧の変化量を示す微分信号を生成し、その信号のレベルと所定の閾値とを比較する。この比較結果は、アドレスイベントの検出結果を示す。ここで、微分信号と比較するための閾値は、互いに異なる２つの閾値を含み、それらのうち大きい方の閾値を上限閾値とし、小さい方の閾値を下限閾値とする。また、アドレスイベントは、オンイベントおよびオフイベントを含み、その検出結果は、１ビットのオンイベントの検出結果と１ビットのオフイベントの検出結果とを含む。オンイベントは、微分信号が上限閾値を超えた際に検出され、オフイベントは、その微分信号が下限閾値を下回った際に検出される。
　画素は、アドレスイベントを検出した際に行ＡＥＲ回路２６０との間で、アドレスイベントの検出結果を外部出力させるためにリクエストおよび応答の送受信（以下、「ハンドシェイク」と称する。）を行う。次に画素は、列ＡＥＲ回路２２０との間でハンドシェイクを行う。
　列アービタ２１３は、列ＡＥＲ回路２２０からのリクエストを調停して調停結果に基づいて応答を列ＡＥＲ回路２２０に送信するものである。
　列ＡＥＲ回路２２０は、列のそれぞれと、列アービタ２１３と、ステートマシン２１５との間で、アドレスイベントの検出結果の外部出力を要求するリクエストと応答とを送受信（ハンドシェイク）するものである。
　列アドレスエンコーダ２１４は、アドレスイベントの発生した列のアドレスをエンコードしてステートマシン２１５に送信するものである。
　行アドレスエンコーダ２１６は、アドレスイベントの発生した行のアドレスをエンコードしてステートマシン２１５に送信するものである。
　行アービタ６００は、行ＡＥＲ回路２６０からのリクエストを調停して調停結果に基づいて応答を行ＡＥＲ回路２６０に送信するものである。
　行ＡＥＲ回路２６０は、行のそれぞれと、行アービタ６００と、ステートマシン２１５との間で、アドレスイベントの検出結果の外部出力を要求するリクエストと応答とを送受信（ハンドシェイク）するものである。
　ステートマシン２１５は、列ＡＥＲ回路２２０および行ＡＥＲ回路２６０との間でハンドシェイクを行うものである。このステートマシン２１５は、列ＡＥＲ回路２２０および行ＡＥＲ回路２６０からリクエストを受信すると、列アドレスエンコーダ２１４および行アドレスエンコーダ２１６からのデータをデコードして、アドレスイベントの検出されたアドレスを特定する。画素毎のアドレスイベントの検出結果を２次元格子状に配列することにより、画像データが生成される。ステートマシン２１５は、その画像データをＤＳＰ回路１２０に供給する。
　電流検出部４１０は、全画素のそれぞれの光電流の和を総電流として検出し、閾値制御部４２０に供給するものである。閾値制御部４２０は、総電流に応じた値に、上限閾値および下限閾値を制御するものである。例えば、総電流が大きいほど高い値に、それらの閾値が制御される。
　図４は、本技術の第１の実施の形態における画素アレイ部３００の一構成例を示すブロック図である。この画素アレイ部３００には、複数の画素３１０が二次元格子状に配列される。それぞれの画素３１０は、電流検出部４１０と信号線４１９を介して共通に接続される。この信号線４１９は、行ごとに分岐し、さらに列ごとに分岐して画素３１０のそれぞれに接続される。
　画素３１０のそれぞれは、入射光を光電変換して光電流を生成し、信号線４１９を介して電流検出部４１０へ供給する。信号線４１９は、行ごと、列ごとに分岐しているため、各行および各列の電流は分岐元において合流し、それらの和である総電流Ｉｐｉｘ_ｔｏｔが電流検出部４１０に供給される。
　また、画素３１０のそれぞれは、信号線４２９を介して閾値制御部４２０と共通に接続されている。閾値制御部４２０は、信号線４２９を介して画素３１０のそれぞれに上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆを供給する。
　［画素の構成例］
　図５は、本技術の第１の実施の形態における画素３１０の一構成例を示す回路図である。この画素３１０は、対数応答部３２０、バッファ３３０、微分回路３４０、コンパレータ３５０およびＡＥＲロジック回路３６０を備える。
　対数応答部３２０は、ｎＭＯＳ（negative channel MOS）トランジスタ３２１および３２３と、フォトダイオード３２２と、ｐＭＯＳ（positive channel MOS）トランジスタ３２４とを備える。
　フォトダイオード３２２は、入射光に対する光電変換により光電流を生成するものである。ｐＭＯＳトランジスタ３２４およびｎＭＯＳトランジスタ３２３は、電源と接地端子との間において直列に接続される。また、ｎＭＯＳトランジスタ３２１のゲートは、ｐＭＯＳトランジスタ３２４およびｎＭＯＳトランジスタ３２３の接続点に接続され、ソースはフォトダイオード３２２に接続され、ドレインは電流検出部４１０に接続される。そして、ｐＭＯＳトランジスタ３２４のゲートには、バイアス電圧Ｖｂｌｏｇが印加される。このような接続により、フォトダイオード３２２に流れる光電流は、対数的に電圧Ｖｐに変換される。
　また、フォトダイオード３２２と、ｎＭＯＳトランジスタ３２１および３２３とは、受光チップ２０１に配置される。一方、ｐＭＯＳトランジスタ３２４以降の回路は、回路チップ２０２に配置される。
　また、バッファ３３０は、電源および接地端子の間において直列に接続されたｐＭＯＳトランジスタ３３１および３３２を備える。接地側のｐＭＯＳトランジスタ３３２のゲートは、対数応答部３２０に接続され、電源側のｐＭＯＳトランジスタ３３１のゲートには、バイアス電圧Ｖｂｓｆが印加される。また、ｐＭＯＳトランジスタ３３１および３３２の接続点は、微分回路３４０に接続される。この接続により、Ｖｐに対するインピーダンス変換が行われる。
　微分回路３４０は、容量３４１および３４３と、ｐＭＯＳトランジスタ３４２および３４４と、ｎＭＯＳトランジスタ３４５とを備える。
　容量３４１の一端は、バッファ３３０に接続され、他端は、容量３４３の一端とｐＭＯＳトランジスタ３４４のゲートとに接続される。ｐＭＯＳトランジスタ３４２のゲートにはリセット信号ｘｒｓｔが入力され、ソースおよびドレインは容量３４３の両端に接続される。ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５は電源と接地端子との間において直列に接続される。また、容量３４３の他端は、ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５の接続点に接続される。接地側のｎＭＯＳトランジスタ３４５のゲートには、バイアス電圧Ｖｂａが印加され、ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５の接続点はコンパレータ３５０にも接続される。このような接続により、微分信号が生成されてコンパレータ３５０に出力される。また、微分信号は、リセット信号ｘｒｓｔにより初期化される。
　コンパレータ３５０は、ｐＭＯＳトランジスタ３５１および３５３とｎＭＯＳトランジスタ３５２および３５４とを備える。ｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２は、電源と接地端子との間において直列に接続され、ｐＭＯＳトランジスタ３５３およびｎＭＯＳトランジスタ３５４も、電源と接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ３５１および３５３のゲートは、微分回路３４０に接続される。ｎＭＯＳトランジスタ３５２のゲートには、閾値制御部４２０からの上限閾値Ｖｏｎが印加され、ｎＭＯＳトランジスタ３５４のゲートには、閾値制御部４２０からの下限閾値Ｖｏｆｆが印加される。
　ｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２の接続点は、ＡＥＲロジック回路３６０に接続され、この接続点の電圧が比較結果ＶＣＨとして出力される。ｐＭＯＳトランジスタ３５３およびｎＭＯＳトランジスタ３５４の接続点も、ＡＥＲロジック回路３６０に接続され、この接続点の電圧が比較結果ＶＣＬとして出力される。このような接続により、微分信号が上限閾値Ｖｏｎを超えた場合にコンパレータ３５０は、ハイレベルの比較結果ＶＣＨを出力し、微分信号が下限閾値Ｖｏｆｆを下回った場合にローレベルの比較結果ＶＣＬを出力する。この比較結果ＶＣＨは、オンイベントの検出結果を示し、比較結果ＶＣＬは、オフイベントの検出結果を示す。
　なお、コンパレータ３５０は、オンイベントおよびオフイベントの両方を検出しているが、一方のみを検出してもよい。例えば、オンイベントのみを検出する際には、対応するｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２のみが配置される。
　ＡＥＲロジック回路３６０は、比較結果ＶＣＨおよびＶＣＬに基づいてハンドシェイクを行うものである。このＡＥＲロジック回路３６０は、アドレスイベントが生じた場合に行ＡＥＲ回路２６０との間でハンドシェイクを行う。次にＡＥＲロジック回路３６０は、列ＡＥＲ回路２２０との間でハンドシェイクを行い、リセット信号ｘｒｓｔにより微分回路３４０をリセットする。
　なお、フォトダイオード３２２と、ｎＭＯＳトランジスタ３２１および３２３とを受光チップ２０１に配置し、それ以外を回路チップ２０２に配置しているが、それぞれのチップへ配置する回路は、この構成に限定されない。例えば、フォトダイオード３２２のみを受光チップ２０１に配置し、それ以外を回路チップ２０２に配置することもできる。また、対数応答部３２０を受光チップ２０１に配置し、それ以外を回路チップ２０２に配置することもできる。また、対数応答部３２０およびバッファ３３０を受光チップ２０１に配置し、それ以外を回路チップ２０２に配置することもできる。また、対数応答部３２０およびバッファ３３０と容量３４１とを受光チップ２０１に配置し、それ以外を回路チップ２０２に配置することもできる。また、対数応答部３２０、バッファ３３０、微分回路３４０およびコンパレータ３５０を受光チップ２０１に配置し、それ以外を回路チップ２０２に配置することもできる。
　図６は、本技術の第１の実施の形態におけるコンパレータ３５０の入出力特性の一例を示すグラフである。同図における縦軸は、コンパレータ３５０の出力信号（ＶＣＨまたはＶＣＬ）のレベルを示し、横軸はコンパレータ３５０の入力信号（微分信号）のレベルを示す。また、実線は、比較結果ＶＣＨの軌跡を示し、一点鎖線は、比較結果ＶＣＬの軌跡を示す。
　輝度に応じた電圧の変化量（すなわち、微分信号）が上限閾値Ｖｏｎを超えると、比較結果ＶＣＨはローレベルからハイレベルに変化してオンイベントが検出される。一方、微分信号が下限閾値Ｖｏｆｆを下回ると、比較結果ＶＣＬはハイレベルからローレベルに変化してオフイベントが検出される。
　［電流検出部および閾値制御部の構成例］
　図７は、本技術の第１の実施の形態における電流検出部４１０および閾値制御部４２０の一構成例を示すブロック図である。電流検出部４１０は、ｐＭＯＳトランジスタ４１１を備える。また、閾値制御部４２０は、正側ｐＭＯＳ並列回路４３０、正側ｎＭＯＳ並列回路４４０、負側ｐＭＯＳ並列回路４５０、負側ｎＭＯＳ並列回路４６０、正側オフセット電流源４２１および負側オフセット電流源４２２を備える。
　ｐＭＯＳトランジスタ４１１は、総電流Ｉｐｉｘ_ｔｏｔを検出するものである。このｐＭＯＳトランジスタ４１１のゲートは正側ｐＭＯＳ並列回路４３０および負側ｐＭＯＳ並列回路４５０に接続され、ソースは電源に接続され、ドレインは、画素アレイ部３００に接続される。また、ｐＭＯＳトランジスタ４１１のゲートおよびドレインは短絡されている。
　正側ｐＭＯＳ並列回路４３０は、総電流Ｉｐｉｘ_ｔｏｔを調整して調整電流Ｉｐｉｘ_ｃｔｌ＋として、正側ｎＭＯＳ並列回路４４０に出力するものである。正側オフセット電流源４２１は、一定の電流をオフセット電流Ｉｏｆｓ＋として生成し、正側ｎＭＯＳ並列回路４４０に供給するものである。
　正側ｎＭＯＳ並列回路４４０は、調整電流Ｉｐｉｘ_ｃｔｌ＋およびオフセット電流Ｉｏｆｓ＋の和を電圧に変換して、上限閾値Ｖｏｎとして画素アレイ部３００に供給するものである。
　負側ｐＭＯＳ並列回路４５０は、総電流Ｉｐｉｘ_ｔｏｔを調整して調整電流Ｉｐｉｘ_ｃｔｌ－として、負側ｎＭＯＳ並列回路４６０に出力するものである。負側オフセット電流源４２２は、一定の電流をオフセット電流Ｉｏｆｓ－として生成するものである。なお、正側ｐＭＯＳ並列回路４３０および負側ｐＭＯＳ並列回路４５０は、特許請求の範囲における調整部の一例である。また、正側オフセット電流源４２１および負側オフセット電流源４２２は、特許請求の範囲に記載のオフセット電流源の一例である。
　負側ｎＭＯＳ並列回路４６０は、調整電流Ｉｐｉｘ_ｃｔｌ－およびオフセット電流Ｉｏｆｓ－の差を電圧に変換して、下限閾値Ｖｏｆｆとして画素アレイ部３００に供給するものである。なお、正側ｎＭＯＳ並列回路４４０および負側ｎＭＯＳ並列回路４６０は、特許請求の範囲に記載の変換部の一例である。
　上述の構成により、閾値制御部４２０は、総電流Ｉｐｉｘ_ｔｏｔが大きいほど高い値に上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆを制御する。
　なお、画素アレイ部３００内の画素は、オンイベントおよびオフイベントの両方を検出しているが、一方のみを検出してもよい。例えば、画素がオンイベントのみを検出する際には、閾値制御部４２０において、対応する正側ｐＭＯＳ並列回路４３０、正側ｎＭＯＳ並列回路４４０および正側オフセット電流源４２１のみが配置される。
　また、電流検出部４１０は、全画素の光電流の和を総電流Ｉｐｉｘ_ｔｏｔとして検出しているが、画素アレイ部３００内の一部の画素の光電流の和を総電流Ｉｐｉｘ_ｔｏｔとして検出することもできる。例えば、それぞれの画素数が２以上の複数のエリアに画素アレイ部３００を分割し、エリアごとに、そのエリア内の１画素のみが光電流を電流検出部４１０に出力する構成であってもよい。これにより、全画素の光電流の和を検出する場合と比較して信号線４１９の分岐点の個数を削減することができる。
　［正側ｐＭＯＳ並列回路の構成例］
　図８は、本技術の第１の実施の形態における正側ｐＭＯＳ並列回路４３０の一構成例を示す回路図である。この正側ｐＭＯＳ並列回路４３０は、ｍ＋１（ｍは、整数）個のスイッチ４３１と、ｍ＋１個のｐＭＯＳトランジスタ４３２と、ｍ－１個のｐＭＯＳトランジスタ４３３と、デコーダ４３４とを備える。なお、負側ｐＭＯＳ並列回路４５０の構成は、正側ｐＭＯＳ並列回路４３０の構成と同様である。
　スイッチ４３１は、互いに異なるｐＭＯＳトランジスタ４３２に対応付けられる。このスイッチ４３１は、対応するトランジスタのソースと電源との間の経路をデコーダ４３４の制御に従って開閉する。
　ｐＭＯＳトランジスタ４３２のそれぞれのゲートは、電流検出部４１０内のｐＭＯＳトランジスタ４１１のゲートと接続される。また、ｐＭＯＳトランジスタ４３２のそれぞれのドレインは、正側ｎＭＯＳ並列回路４４０に共通に接続される。
　ｐＭＯＳトランジスタ４３３のそれぞれのゲートは、電流検出部４１０内のｐＭＯＳトランジスタ４１１のドレインと接続される。また、ｍ個目のｐＭＯＳトランジスタ４３３のソースおよびドレインは、ｍ個目およびｍ＋１個目のｐＭＯＳトランジスタ４３２のそれぞれのドレインに接続される。
　デコーダ４３４は、レジスタ等に予め保持された所定の設定値に従って、スイッチ４３１のそれぞれを制御するものである。
　ｐＭＯＳトランジスタ４３２のそれぞれは、ｐＭＯＳトランジスタ４１１とカレントミラー回路を構成する。これらのカレントミラー回路は、トランジスタのそれぞれのゲート幅およびゲート長に応じた分配比率により、総電流を分配して複数の分配電流を生成することができる。なお、ｍ＋１個のスイッチ４３１と、ｍ＋１個のｐＭＯＳトランジスタ４３２と、ｍ－１個のｐＭＯＳトランジスタ４３３とからなる回路は、特許請求の範囲に記載の第２の分配回路の一例である。
　例えば、ｐＭＯＳトランジスタ４１１と、１番目乃至ｍ番目のｐＭＯＳトランジスタ４３２とのそれぞれのゲート幅Ｗおよびゲート長Ｌは次の式を満たす値に設定される。
　　Ｗ／Ｌ＝（Ｎ－１）×α　　　　　　　　　　　　　　　・・・式１
　ｍ＋１番目のｐＭＯＳトランジスタ４３２のゲート幅Ｗおよびゲート長Ｌは次の式を満たす値に設定される。
　　Ｗ／Ｌ＝α　　　　　　　　　　　　　　　　　　　・・・式２
　また、ｐＭＯＳトランジスタ４３３のゲート幅Ｗおよびゲート長Ｌは次の式を満たす値に設定される。
　　Ｗ／Ｌ＝Ｎ×α／（Ｎ－１）　　　　　　　　　　　　　・・・式３
　式１乃至式３を満たすゲート幅Ｗおよびゲート長Ｌを設定した場合、１番目乃至ｍ番目のｐＭＯＳトランジスタ４３２に流れる分配電流Ｉｍは、次の式により表される。
　Ｉｍ＝Ｉｐｉｘ_ｔｏｔ／Ｎｍ－１　　　　　　　　　　　・・・式４
　また、ｍ＋１番目のｐＭＯＳトランジスタ４３２に流れる分配電流Ｉｍ＋１は、次の式により表される。
　Ｉｍ＋１＝Ｉｐｉｘ_ｔｏｔ／｛Ｎｍ－１（Ｎ－１）｝　　　・・・式５
　デコーダ４３４が設定値に従ってスイッチ４３１を開閉することにより、式４および式５に基づいて、調整電流Ｉｐｉｘ_ｃｔｌ＋をサブ－ピコアンペアのオーダーで制御することができる。例えば、１番目およびｍ＋１番目のスイッチ４３１を閉状態にし、残りを開状態にした場合、調整電流Ｉｐｉｘ_ｃｔｌ＋を分配電流Ｉ１およびＩｍ＋１の和に制御することができる。なお、デコーダ４３４は、特許請求の範囲における第２のデコーダの一例である。また、正側ｐＭＯＳ並列回路４３０の構成は、総電流を調整することができるものであれば、同図に例示した回路に限定されない。
　［正側ｎＭＯＳ並列回路の構成例］
　図９は、本技術の第１の実施の形態における正側ｎＭＯＳ並列回路４４０の一構成例を示す回路図である。この正側ｎＭＯＳ並列回路４４０は、ｎ（ｎは、整数）個のスイッチ４４１と、ｎ個のｎＭＯＳトランジスタ４４２と、デコーダ４４３とを備える。なお、負側ｎＭＯＳ並列回路４６０の構成は、正側ｎＭＯＳ並列回路４４０と同様である。
　スイッチ４４１のそれぞれは、互いに異なるｎＭＯＳトランジスタ４４２に対応付けられる。スイッチ４４１のそれぞれの一端は、正側ｐＭＯＳ並列回路４３０および正側オフセット電流源４２１に接続され、他端は、対応するｎＭＯＳトランジスタ４４２のドレインに接続される。
　ｎＭＯＳトランジスタ４４２のそれぞれのゲートおよびドレインは短絡され、いわゆるダイオード接続の状態である。なお、ｎＭＯＳトランジスタ４４２は、特許請求の範囲に記載の抵抗素子の一例である。
　デコーダ４４３は、レジスタ等に予め保持された所定の設定値に従って、スイッチ４４１のそれぞれを制御するものである。
　デコーダ４４３が設定値に従ってスイッチ４４１を開閉することにより、ダイオード接続されたｎ個のｎＭＯＳトランジスタ４４２の合成抵抗を制御することができる。そして、調整電流Ｉｐｉｘ_ｃｔｌ＋およびオフセット電流Ｉｏｆｓ＋の和が、その合成抵抗に流れて生じた電圧が上限閾値Ｖｏｎとして出力される。なお、デコーダ４４３は、特許請求の範囲における第３のデコーダの一例である。また、正側ｎＭＯＳ並列回路４４０の構成は、電流電圧変換により上限閾値Ｖｏｎを生成することができるものであれば、同図に例示した回路に限定されない。
　［ＡＥＲロジック回路の構成例］
　図１０は、本技術の第１の実施の形態におけるＡＥＲロジック回路３６０の一構成例を示すブロック図である。このＡＥＲロジック回路３６０は、ｎＭＯＳトランジスタ３６１乃至３６３、３６５乃至３６８、３７０および３７１と、ｐＭＯＳトランジスタ３６４および３６９と、容量３７２とを備える。
　ｎＭＯＳトランジスタ３６１および３６２は直列に接続される。ｎＭＯＳトランジスタ３６２および３６３のゲートには、比較結果ＶＣＨが入力され、ｎＭＯＳトランジスタ３６１のゲートには応答ＡｃｋＹｐ１が入力される。また、ｎＭＯＳトランジスタ３６２および３６３のソースは接地され、ｎＭＯＳトランジスタ３６１のドレインから列ＡＥＲ回路２２０へリクエストＲｅｑＨＸｐ１が出力される。ｎＭＯＳトランジスタ３６３のドレインから行ＡＥＲ回路２６０へリクエストＲｅｑＹｐ１が出力される。
　ｐＭＯＳトランジスタ３６４およびｎＭＯＳトランジスタ３６５は電源と接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ３６４のゲートには比較結果ＶＣＬが入力され、ｎＭＯＳトランジスタ３６５のゲートには、バイアス電圧Ｖｂａｅｒが印加される。
　ｎＭＯＳトランジスタ３６６および３６７は直列に接続される。ｎＭＯＳトランジスタ３６７および３６８のゲートは、ｐＭＯＳトランジスタ３６４およびｎＭＯＳトランジスタ３６５の接続点に接続される。ｎＭＯＳトランジスタ３６６のゲートには応答ＡｃｋＹｐ１が入力される。また、ｎＭＯＳトランジスタ３６７および３６８のソースは接地され、ｎＭＯＳトランジスタ３６６のドレインから列ＡＥＲ回路２２０へリクエストＲｅｑＬＸｐ１が出力される。ｎＭＯＳトランジスタ３６８のドレインから行ＡＥＲ回路２６０へリクエストＲｅｑＹｐ１が出力される。
　ｐＭＯＳトランジスタ３６９とｎＭＯＳトランジスタ３７０および３７１とは、電源と接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ３６９のゲートにはバイアス電圧Ｖｂｒｓｔが印加される。ｎＭＯＳトランジスタ３７０のゲートには応答ＡｃｋＹｐ１が入力され、ｎＭＯＳトランジスタ３７１のゲートには応答ＡｃｋＸｐ１が入力される。容量３７２の一端は、電源に接続され、他端は、ｐＭＯＳトランジスタ３６９およびｎＭＯＳトランジスタ３７０の接続点に接続される。また、ｐＭＯＳトランジスタ３６９およびｎＭＯＳトランジスタ３７０の接続点の電圧は、リセット信号ｘｒｓｔとして微分回路３４０へ出力される。
　上述の構成により、ハイレベルの比較結果ＶＣＨが入力される（すなわち、オンイベントが検出される）とＡＥＲロジック回路３６０は、ローレベルのリクエストＲｅｑＹｐ１を行ＡＥＲ回路２６０へ送信する。そして、行ＡＥＲ回路２６０からハイレベルの応答ＡｃｋＹｐ１を受信するとＡＥＲロジック回路３６０は、ローレベルのリクエストＲｅｑＨＸｐ１を列ＡＥＲ回路２２０に送信する。次いで列ＡＥＲ回路２２０からハイレベルの応答ＡｃｋＸｐ１を受信するとＡＥＲロジック回路３６０は、ローレベルのリセット信号ｘｒｓｔを微分回路３４０に出力する。
　また、ローレベルの比較結果ＶＣＬが入力される（すなわち、オフイベントが検出される）とＡＥＲロジック回路３６０は、ローレベルのリクエストＲｅｑＹｐ１を行ＡＥＲ回路２６０へ送信する。そして、行ＡＥＲ回路２６０からハイレベルの応答ＡｃｋＹｐ１を受信するとＡＥＲロジック回路３６０は、ローレベルのリクエストＲｅｑＬＸｐ１を列ＡＥＲ回路２２０に送信する。次いで列ＡＥＲ回路２２０からハイレベルの応答ＡｃｋＸｐ１を受信するとＡＥＲロジック回路３６０は、ローレベルのリセット信号ｘｒｓｔを微分回路３４０に出力する。
　［行ＡＥＲ回路の構成例］
　図１１は、本技術の第１の実施の形態における行ＡＥＲ回路２６０の一構成例を示すブロック図である。この行ＡＥＲ回路２６０は、行ごとに、行ＡＥＲブロック２７０を備える。行ＡＥＲブロック２７０は、対応する行と行アービタ６００とステートマシン２１５との間でハンドシェイクを行うものである。
　［行ＡＥＲブロックの構成例］
　図１２は、本技術の第１の実施の形態における行ＡＥＲブロック２７０の一構成例を示す回路図である。この行ＡＥＲブロック２７０は、ｐＭＯＳトランジスタ２７１と、ｎＭＯＳトランジスタ２７２および２７３と、ＮＯＲゲート２７６と、インバータ２７４および２７５とを備える。
　ｐＭＯＳトランジスタ２７１と、ｎＭＯＳトランジスタ２７２および２７３とは、電源と接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ２７１およびｎＭＯＳトランジスタ２７２のゲートには、ステートマシン２１５からの制御信号ＬＯＡＤが入力される。この制御信号ＬＯＡＤは、アドレスイベントの検出結果の読出しを指示する信号である。また、ｎＭＯＳトランジスタ２７３のゲートには、ステートマシン２１５からの応答ＣＨＩＰ_ＡＣＫを反転したｘＣＨＩＰ_ＡＣＫが入力される。
　ＮＯＲゲート２７６は、２つの入力値の否定論理和をリクエストＲｅｑＹａ１として行アービタ６００に出力するものである。ＮＯＲゲート２７６の入力端子の一方には、ステートマシン２１５からの応答ＣＨＩＰ_ＡＣＫが入力される。ＮＯＲゲート２７６の入力端子の他方は、ｐＭＯＳトランジスタ２７１およびｎＭＯＳトランジスタ２７２の接続点と、画素アレイ部３００からのリクエストＲｅｑＹｐ１を伝送する信号線とに接続される。
　インバータ２７５は、行アービタ６００からの応答ＡｃｋＹａ１を反転してインバータ２７４に出力するものである。インバータ２７４は、インバータ２７５からの信号を反転して応答ＡｃｋＹｐ１として、画素アレイ部３００へ出力するものである。
　上述の構成により、行ＡＥＲブロック２７０は、ローレベルのリクエストＲｅｑＹｐ１が入力されると、応答ＣＨＩＰ_ＡＣＫがハイレベルであれば、ローレベルのリクエストＲｅｑＹａ１を出力する。また、行ＡＥＲブロック２７０は、ハイレベルの応答ＡｃｋＹａ１を遅延させて応答ＡｃｋＹｐ１として出力する。
　［列ＡＥＲ回路の構成例］
　図１３は、本技術の第１の実施の形態における列ＡＥＲ回路２２０の一構成例を示すブロック図である。この列ＡＥＲ回路２２０は、列ごとに列ＡＥＲブロック２２１を備える。列ＡＥＲブロック２２１は、対応する列と、ステートマシン２１５と、列アービタ２１３との間でハンドシェイクを行うものである。
　［列ＡＥＲブロックの構成例］
　図１４は、本技術の第１の実施の形態における列ＡＥＲブロック２２１の一構成例を示すブロック図である。この列ＡＥＲブロック２２１は、Ｈ側列ＡＥＲブロック２２２、Ｌ側列ＡＥＲブロック２２３およびＯＲゲート２２４を備える。
　Ｈ側列ＡＥＲブロック２２２は、ローレベルのリクエストＲｅｑＨＸｐ１が入力されるとハンドシェイクを行うものである。このＨ側列ＡＥＲブロック２２２は、ハイレベルの応答ＡｃｋＨＸａ１を遅延させた信号をＯＲゲート２２４に出力する。Ｌ側列ＡＥＲブロック２２３は、ローレベルのリクエストＲｅｑＬＸｐ１が入力されるとハンドシェイクを行うものである。このＬ側列ＡＥＲブロック２２３は、ハイレベルの応答ＡｃｋＬＸａ１を遅延させた信号をＯＲゲート２２４に出力する。また、Ｈ側列ＡＥＲブロック２２２およびＬ側列ＡＥＲブロック２２３により、画素アレイ部３００からのローレベルのリクエストが反転される。これらのＨ側列ＡＥＲブロック２２２およびＬ側列ＡＥＲブロック２２３の構成は、図１２に例示した行ＡＥＲブロック２７０と同様である。なお、これらの行や列のＡＥＲブロックの構成は、ハンドシェイクを行うことができるものであれば、図１２に例示した回路に限定されない。
　ＯＲゲート２２４は、Ｈ側列ＡＥＲブロック２２２およびＬ側列ＡＥＲブロック２２３からの信号の論理和を応答ＡｃｋＸｐ１として出力するものである。
　［行アービタの構成例］
　図１５は、本技術の第１の実施の形態における行アービタ６００の一構成例を示すブロック図である。この行アービタ６００は、アービタブロック６１０、６５０乃至６５４とインバータ６０１および６０２とを７行ごとに備える。なお、同図は、垂直のイベントドリブンの画素数を７画素とした場合の図である。例えば、垂直のイベントドリブンの画素数が１０００画素であれば、２＾１０段（＝１０２４画素分）までカバーする１０段のアービタが設けられる。
　アービタブロック６１０は、１行目からのリクエストと２行目からのリクエストとを調停するものである。このアービタブロック６１０は、アービタブロック６５２との間でハンドシェイクを行い、調停結果に基づいて応答を１行目または２行目に出力する。
　アービタブロック６５０は、３行目からのリクエストと４行目からのリクエストとを調停するものである。このアービタブロック６５０は、アービタブロック６５２との間でハンドシェイクを行い、調停結果に基づいて応答を３行目または４行目に出力する。
　アービタブロック６５１は、５行目からのリクエストと６行目からのリクエストとを調停するものである。このアービタブロック６５１は、アービタブロック６５３との間でハンドシェイクを行い、調停結果に基づいて応答を５行目または６行目に出力する。
　アービタブロック６５２は、アービタブロック６１０からのリクエストとアービタブロック６５０からのリクエストとを調停するものである。このアービタブロック６５２は、アービタブロック６５４との間でハンドシェイクを行い、調停結果に基づいて応答をアービタブロック６１０または６５０に出力する。
　アービタブロック６５３は、アービタブロック６５１からのリクエストと７行目からのリクエストとを調停するものである。このアービタブロック６５３は、アービタブロック６５４との間でハンドシェイクを行い、調停結果に基づいて応答をアービタブロック６５１または７行目に出力する。
　アービタブロック６５４は、アービタブロック６５２からのリクエストとアービタブロック６５３からのリクエストとを調停するものである。このアービタブロック６５４は、早い方のリクエストに対する応答をインバータ６０１および６０２で遅延させてアービタブロック６５２または６５３に供給する。
　なお、列アービタ２１３の構成は、行アービタ６００と同様である。また、これらのアービタの構成は、リクエストを調停することができるのであれば、同図に例示した構成に限定されない。
　［アービタブロックの構成例］
　図１６は、本技術の第１の実施の形態におけるアービタブロック６１０の一構成例を示す回路図である。このアービタブロック６１０は、ｐＭＯＳトランジスタ６１１、６１４、６１５乃至６１７、６２０、６２２、６２５および６２６と、ｎＭＯＳトランジスタ６１２、６１３、６１８、６１９、６２３、６２４および６２７とインバータ６２１とを備える。
　ｐＭＯＳトランジスタ６１１および６１４は、電源に並列に接続される。ｎＭＯＳトランジスタ６１２および６１３は、ｐＭＯＳトランジスタ６１１および６１４のドレインと接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ６１１およびｎＭＯＳトランジスタ６１３のゲートには、１行目からのリクエストＲｅｑＸａ１が入力される。
　ｐＭＯＳトランジスタ６１５および６１６は、電源に直列に接続される。また、ｐＭＯＳトランジスタ６１５のゲートにはリクエストＲｅｑＸａ１が入力され、ｐＭＯＳトランジスタ６１６のゲートには２行目からのリクエストＲｅｑＸａ２が入力される。
　ｐＭＯＳトランジスタ６１７および６２０は、電源に並列に接続される。ｎＭＯＳトランジスタ６１８および６１９は、ｐＭＯＳトランジスタ６１７および６２０のドレインと接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ６１７およびｎＭＯＳトランジスタ６１８のゲートは、ｐＭＯＳトランジスタ６１１および６１４のドレインに接続される。ｐＭＯＳトランジスタ６２０およびｎＭＯＳトランジスタ６１９のゲートには、リクエストＲｅｑＸａ２が入力される。ｐＭＯＳトランジスタ６１７および６２０のドレインは、ｐＭＯＳトランジスタ６１４およびｎＭＯＳトランジスタ６１２のゲートに接続される。
　また、ｎＭＯＳトランジスタ６１２および６１３の接続点と、ｐＭＯＳトランジスタ６１６のドレインと、ｎＭＯＳトランジスタ６１８および６１９の接続点とは、リクエストＲｅｑＸｂ１を伝送する信号線に接続される。このリクエストＲｅｑＸｂ１は、上位のアービタブロック６５２に出力される。
　インバータ６２１は、上位のアービタブロック６５２からの応答ＡｃｋＸｂ１を反転するものである。このインバータ６２１は、反転した信号をｐＭＯＳトランジスタ６２５およびｎＭＯＳトランジスタ６２４のゲートへ出力する。
　ｐＭＯＳトランジスタ６２５および６２６とｎＭＯＳトランジスタ６２７とは、電源と接地端子との間に直列に接続される。また、ｐＭＯＳトランジスタ６２２およびｎＭＯＳトランジスタ６２３は、ｐＭＯＳトランジスタ６２５および６２６の接続点と接地端子との間に直列に接続される。ｎＭＯＳトランジスタ６２４のソースおよびドレインは、ｐＭＯＳトランジスタ６２２およびｎＭＯＳトランジスタ６２３の接続点と、ｐＭＯＳトランジスタ６２６およびｎＭＯＳトランジスタ６２７の接続点とに接続される。
　また、ｐＭＯＳトランジスタ６２２およびｎＭＯＳトランジスタ６２３のゲートは、ｐＭＯＳトランジスタ６１１および６１４のドレインに接続される。ｐＭＯＳトランジスタ６２６およびｎＭＯＳトランジスタ６２７のゲートは、ｐＭＯＳトランジスタ６１７および６２０のドレインに接続される。ｐＭＯＳトランジスタ６２２およびｎＭＯＳトランジスタ６２３の接続点は、１行目への応答ＡｃｋＸａ１を伝送する信号線に接続される。ｐＭＯＳトランジスタ６２６およびｎＭＯＳトランジスタ６２７の接続点は、２行目への応答ＡｃｋＸａ２を伝送する信号線に接続される。
　上述の構成により、アービタブロック６１０は、リクエストＲｅｑＸａ１またはリクエストＲｅｑＸａ２を受け取ると、リクエストＲｅｑＸｂ１を出力する。そして、応答ＡｃｋＸｂ１を受け取るとアービタブロック６１０は、リクエストＲｅｑＸａ１およびリクエストＲｅｑＸａ２のうち到着の早い方に対応する応答を出力する。
　なお、アービタブロック６５０乃至６５４の構成は、同図に例示したアービタブロック６１０と同様である。
　図１７は、本技術の第１の実施の形態におけるハンドシェイクの一例を示すタイミングチャートである。画素３１０がローレベルのリクエストＲｅｑＹｐ１を出力すると、行ＡＥＲブロック２７０は、応答ＣＨＩＰ_ＡＣＫがハイレベルであれば、ハイレベルの応答ＡｃｋＹｐ１を返す。
　応答ＡｃｋＹｐ１を受け取ると画素３１０は、オンイベントが生じた場合にはローレベルのリクエストＲｅｑＨＸｐ１を出力する。なお、オフイベントが生じた場合にはローレベルのリクエストＲｅｑＬＸｐ１が出力される。
　リクエストＲｅｑＨＸｐ１を受け取ると列ＡＥＲブロック２２１は、応答ＣＨＩＰ_ＡＣＫがハイレベルであれば、ハイレベルの応答ＡｃｋＸｐ１を返す。応答ＡｃｋＸｐ１を受け取ると画素３１０は、ローレベルのリセット信号ｘｒｓｔを生成してリクエストＲｅｑＹｐ１およびＲｅｑＨＸｐ１とをハイレベルに初期化する。
　また、応答ＡｃｋＸｐ１を出力すると、列ＡＥＲブロック２２１は、ローレベルのリクエストＣＨＩＰ_ＲＥＱを出力する。リクエストＣＨＩＰ_ＲＥＱを受け取るとステートマシン２１５は、アドレスイベントの検出結果をＤＳＰ回路１２０に転送し、ローレベルの応答ＣＨＩＰ_ＡＣＫを返す。
　応答ＣＨＩＰ_ＡＣＫを受け取ると行ＡＥＲブロック２７０は、リクエストＲｅｑＹｐ１がハイレベルであれば、応答ＡｃｋＹｐ１をローレベルに初期化する。また、応答ＣＨＩＰ_ＡＣＫを受け取ると列ＡＥＲブロック２２１は、リクエストＲｅｑＨＸｐ１がハイレベルであれば、応答ＡｃｋＸｐ１をローレベルに初期化する。
　応答ＡｃｋＸｐ１が初期化されると画素３１０は、リセット信号ｘｒｓｔをハイレベルに初期化し、列ＡＥＲブロック２２１は、リクエストＣＨＩＰ_ＲＥＱをハイレベルに初期化する。また、ステートマシン２１５は、応答ＣＨＩＰ_ＡＣＫをハイレベルに初期化する。
　［固体撮像素子の動作例］
　図１８は、本技術の第１の実施の形態におけるＡＥＲ処理の一例を示すフローチャートである。このＡＥＲ処理は、例えば、アドレスイベントを検出するための所定のアプリケーションが実行されたときに開始される。
　画素３１０は、リセット信号ｘｒｓｔなどにより初期化を行い（ステップＳ９２０）、光電流を微分信号に変換する（ステップＳ９２１）。また、電流検出部４１０は、総電流を検出し（ステップＳ９２２）、閾値制御部４２０は、その総電流に応じて閾値（上限閾値および下限閾値）を制御する（ステップＳ９２３）。そして、画素３１０は、輝度に応じた電圧の変化量（微分信号）と上限閾値とを比較して、微分信号が上限閾値を超えるか否かを判断する（ステップＳ９２４）。
　微分信号が上限閾値を超える場合に（ステップＳ９２４：Ｙｅｓ）、画素３１０は、ついてオンイベントを検出する（ステップＳ９２７）。一方、微分信号が上限閾値以下の場合に（ステップＳ９２４：Ｎｏ）、画素３１０は、微分信号が下限閾値を下回るか否かを判断する（ステップＳ９２５）。
　微分信号が下限閾値を下回る場合に（ステップＳ９２５：Ｙｅｓ）、画素３１０は、オフイベントを検出する（ステップＳ９２６）。画素３１０は、ステップＳ９２６またはＳ９２７の後に、検出結果をハンドシェイクにより転送し（ステップＳ９２８）、初期化を行う（ステップＳ９２９）。
　微分信号が下限閾値以上の場合（ステップＳ９２５：Ｎｏ）、または、ステップＳ９２９の後に画素３１０等は、ステップＳ９２１以降を繰り返し実行する。
　図１９は、本技術の第１の実施の形態におけるアドレスイベントの検出結果の一例を示す図である。図２０は、比較例におけるアドレスイベントの検出結果の一例を示す図である。図１９および図２０におけるａは、本技術の第１の実施の形態および比較例のそれぞれの画素からの信号レベルの変動の一例を示す図であり、図１９および２０におけるｂは、第１の実施の形態および比較例のそれぞれのアドレスイベントの検出結果の一例を示す図である。図１９および図２０のａにおける縦軸は、信号のレベルを示し、横軸は時間を示す。図１９および図２０のｂにおける縦軸は、微分回路からの出力信号のレベルを示し、横軸は時間を示す。また、細い実線の曲線は、フリッカに応じて変動する微分信号のレベルの軌跡を示す。太い実線は、フリッカ以外の輝度変化に応じて変動する微分信号のレベルを示す。一点鎖線は、上限閾値Ｖｏｎを示し、鎖線は、下限閾値Ｖｏｆｆを示す。
　蛍光灯などのフリッカが生じる光源下においては、そのフリッカの影響により、細い実線に例示するように、光電流を変換した微分信号が周期的に変動する。例えば、フリッカの周期を６０ヘルツ（Ｈｚ）とすると、微分信号が変動する周期も６０ヘルツ（Ｈｚ）となる。
　ここで、図２０におけるａに例示するように、上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆを一定に固定した比較例を想定する。この比較例では、同図におけるｂに例示するように微分信号が、フリッカに応じて変動した際に、そのレベルが上限閾値Ｖｏｎを超えることや、下限閾値Ｖｏｆｆを下回ることがある。例えば、タイミングＴ０や、タイミングＴ４乃至６などにおいて、微分信号のレベルが上限閾値Ｖｏｎを超えるため、オンイベントが検出される。また、タイミングＴ３やＴ７などにおいて、微分信号のレべルが下限閾値Ｖｏｆｆを下回るため、オフイベントが検出される。また、フリッカ以外の輝度変化がタイミングＴ２において生じると、オンイベントやオフイベントが検出される。
　車載システムや監視システムにおいては、一般に、フリッカはアドレスイベントの検出対象では無い。このため、フリッカにより誤って検出されたアドレスイベントは、画像データにおいてノイズとして扱われる。上述の比較例のように、上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆを固定値にすると、フリッカによりノイズが生じるおそれがある。
　これに対して、第１の実施の形態の固体撮像素子２００では、全画素の総電流Ｉｐｉｘ_ｔｏｔを検出し、その電流が大きいほど高い値に上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆを制御している。この構成では、図１９におけるａに例示するように、フリッカにより光源の照度が変化すると、全画素で光電流が増減し、それらの和の総電流Ｉｐｉｘ_ｔｏｔが増減するため、フリッカに追従して上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆも変化する。したがって、フリッカにより信号のレベルが変動しても、同図におけるｂに例示するようにオンイベントやオフイベントが検出されることは無い。一方、フリッカ以外の輝度変化がタイミングＴ２において生じると、微分信号のレベルが上限閾値Ｖｏｎを超えるため、オンイベントが検出される。このように、フリッカによるノイズを低減し、検出対象のアドレスイベントのみを高精度で検出することができる。
　図２１は、本技術の第１の実施の形態における画像データの変化の一例を示す図である。同図におけるａは、フリッカ以外の輝度変化が生じる前の画像データ７００の一例であり、同図におけるｂは、フリッカ以外の輝度変化の際の画像データ７１０の一例である。同図において、斜線の部分は、アドレスイベントが検出されない領域を示し、白い部分は、アドレスイベントが検出された領域を示す。
　フリッカが生じていても、フリッカに追従して上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆが制御されるため、画像データ７００において、フリッカによるノイズは生じない。一方、フリッカ以外の輝度変化が生じると、画像データ７１０内の領域７１１などに例示するように、アドレスイベントが検出される。
　図２２は、上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆを固定値にした比較例における画像データの変化の一例を示す図である。同図におけるａは、フリッカにより輝度が変化する前の画像データ７３０の一例であり、同図におけるｂは、フリッカにより輝度が変化した際の画像データ７４０の一例である。同図において、斜線の部分は、アドレスイベントが検出されない領域を示し、白い部分は、アドレスイベントが検出された領域を示す。
　フリッカにより輝度が変化する前の画像データ７３０においては、アドレスイベントは検出されない。一方、フリッカにより輝度が変化した際の画像データ７４０においては、全画素において、アドレスイベントが誤って検出されてしまう。この結果、フリッカにより画像データにノイズが生じてしまう。
　このように、本技術の第１の実施の形態によれば、固体撮像素子２００が、全画素の総電流に応じた値に閾値を制御するため、フリッカが生じた際の総電流の変動に起因するアドレスイベントの誤検出を抑制することができる。これにより、画像データにおいて、フリッカによるノイズを低減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、閾値制御部４２０は、デコーダにより調整電流や合成抵抗を制御し、固定のオフセット電流Ｉｏｆｓ＋およびＩｏｆｓ－を加減算して、上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆに変換していた。しかしながら、この構成では、オフセット電流が固定であるため、上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆの微調整が困難になるおそれがある。この第２の実施の形態の固体撮像素子２００は、オフセット電流をさらに制御する点において第１の実施の形態と異なる。
　図２３は、本技術の第２の実施の形態における電流検出部４１０および閾値制御部４２０の一構成例を示すブロック図である。この第２の実施の形態の閾値制御部４２０は、正側オフセット電流源４２１および負側オフセット電流源４２２の代わりに正側電流スプリッタ４７０および負側電流スプリッタ４８０を備える点において第１の実施の形態と異なる。
　図２４は、本技術の第２の実施の形態における正側電流スプリッタ４７０の一構成例を示す回路図である。この正側電流スプリッタ４７０は、参照電流源４７１と、ｎＭＯＳトランジスタ４７２と、ｍ＋１個のスイッチ４７３と、ｍ＋１個のｎＭＯＳトランジスタ４７４と、ｍ－１個のｎＭＯＳトランジスタ４７５と、デコーダ４７６と、バッファ４７７とを備える。
　参照電流源４７１は、所定の参照電流ＩＲＥＦを生成してｎＭＯＳトランジスタ４７２のドレインに供給するものである。
　ｎＭＯＳトランジスタ４７２のドレインおよびゲートは短絡され、ソースは接地される。
　スイッチ４７３のそれぞれは、互いに異なるｎＭＯＳトランジスタ４７４に対応付けられる。スイッチ４７３は、デコーダ４７６の制御に従って、対応するトランジスタのドレインを、バッファ４７７と出力先の正側ｎＭＯＳ並列回路４４０とのいずれかに接続する。
　ｎＭＯＳトランジスタ４７４のそれぞれのゲートは、ｎＭＯＳトランジスタ４７２のゲートと接続される。また、ｎＭＯＳトランジスタ４７４のそれぞれのソースは、接地端子に共通に接続される。
　ｎＭＯＳトランジスタ４７５のそれぞれのゲートは、ｎＭＯＳトランジスタ４７２のゲートと接続される。また、ｍ個目のｎＭＯＳトランジスタ４７５のドレインおよびソースは、ｍ個目およびｍ＋１個目のｎＭＯＳトランジスタ４７４のそれぞれのソースに接続される。
　デコーダ４７６は、レジスタ等に予め保持された所定の設定値に従って、スイッチ４７３のそれぞれを制御するものである。
　バッファ４７７の入力端子は、出力先の正側ｎＭＯＳ並列回路４４０に接続され、出力端子はスイッチ４７３のそれぞれに接続される。
　ｎＭＯＳトランジスタ４７４のそれぞれは、ｎＭＯＳトランジスタ４７２とカレントミラー回路を構成する。これらのカレントミラー回路は、トランジスタのそれぞれのゲート幅およびゲート長に応じた分配比率により、総電流を分配して複数の分配電流を生成することができる。なお、ｍ＋１個のスイッチ４７３と、ｍ＋１個のｎＭＯＳトランジスタ４７４と、ｍ－１個のｎＭＯＳトランジスタ４７５とからなる回路は、特許請求の範囲に記載の第１の分配回路の一例である。
　例えば、ｎＭＯＳトランジスタ４７２と、１番目乃至ｍ番目のｎＭＯＳトランジスタ４７４とのそれぞれのゲート幅Ｗおよびゲート長Ｌは次の式を満たす値に設定される。
　　Ｗ／Ｌ＝（Ｎ－１）×α　　　　　　　　　　　　　　　・・・式６
　ｍ＋１番目のｎＭＯＳトランジスタ４７２のゲート幅Ｗおよびゲート長Ｌは次の式を満たす値に設定される。
　　Ｗ／Ｌ＝α　　　　　　　　　　　　　　　　　　　・・・式７
　また、ｎＭＯＳトランジスタ４７５のゲート幅Ｗおよびゲート長Ｌは次の式を満たす値に設定される。
　　Ｗ／Ｌ＝Ｎ×α／（Ｎ－１）　　　　　　　　　　　　　・・・式８
　式６乃至式８を満たすゲート幅Ｗおよびゲート長Ｌを設定した場合、１番目乃至ｍ番目のｎＭＯＳトランジスタ４７２に流れる分配電流Ｉｍは、次の式により表される。
　Ｉｍ＝ＩＲＥＦ／Ｎｍ－１　　　　　　　　　　　　　　　・・・式９
　また、ｍ＋１番目のｎＭＯＳトランジスタ４７２に流れる分配電流Ｉｍ＋１は、次の式により表される。
　Ｉｍ＋１＝ＩＲＥＦ／｛Ｎｍ－１（Ｎ－１）｝　　　　　　　・・・式１０
　デコーダ４７６が設定値に従ってスイッチ４７３の接続先を制御することにより、式９および式１０に基づいて、オフセット電流Ｉｏｆｓ＋をサブ－ピコアンペアのオーダーで制御することができる。例えば、１番目およびｍ＋１番目のスイッチ４７３接続先を出力側にし、残りをバッファ４７７側にした場合、オフセット電流Ｉｏｆｓ＋を分配電流Ｉ１およびＩｍ＋１の和に制御することができる。なお、デコーダ４７６は、特許請求の範囲における第１のデコーダの一例である。また、正側電流スプリッタ４７０の構成は、オフセット電流Ｉｏｆｓ＋を制御することができるものであれば、同図に例示した回路に限定されない。
　このように、本技術の第２の実施の形態によれば、調整電流や合成抵抗に加えて、オフセット電流も制御するため、調整電流や合成抵抗のみを制御する場合と比較して、上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆの微調整が容易となる。
　＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２６は、撮像部１２０３１の設置位置の例を示す図である。
　図２６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、車外情報検出ユニット１２０３０に適用され得る。具体的には、図１の撮像装置１００は、車外情報検出ユニット１２０３０に適用することができる。車外情報検出ユニット１２０３０に本開示に係る技術を適用することにより、フリッカによるノイズを低減し、より見やすい撮影画像を得ることができるため、人、車や障害物の検出精度を向上させることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）各々が光電流に応じた電圧の変化量と所定の閾値とを比較する複数の画素と、
　前記複数の画素のそれぞれの前記光電流の和を総電流として検出する電流検出部と、
　前記総電流に応じた値に前記所定の閾値を制御する閾値制御部と
を具備する固体撮像素子。
（２）前記閾値制御部は、
　前記総電流を調整して調整電流として出力する調整部と、
　所定のオフセット電流を生成するオフセット電流源と、
　前記調整電流と前記所定のオフセット電流との和または差を前記所定の閾値に変換して前記複数の画素のそれぞれに供給する変換部と
を備える前記（１）記載の固体撮像素子。
（３）前記オフセット電流源は、
　所定の参照電流を生成する参照電流源と、
　前記所定の参照電流を互いに異なる複数の比率で分配して複数の分配電流を生成する第１の分配回路と、
　前記第１の分配回路を制御して前記複数の分配電流のうち所定数の和を前記所定のオフセット電流として出力させる第１のデコーダと
を備える前記（２）記載の固体撮像素子。
（４）前記調整部は、
　前記総電流を互いに異なる複数の比率で分配して複数の分配電流を生成する第２の分配回路と、
　前記第２の分配回路を制御して前記複数の分配電流のうち所定数の和を前記調整電流として出力させる第２のデコーダと
を備える前記（２）または（３）に記載の固体撮像素子。
（５）前記変換部は、
　複数の抵抗素子と、
　前記複数の抵抗素子のうち所定数を並列に接続して前記所定数の抵抗素子の合成抵抗に前記調整電流が流れて生じる電圧を前記所定の閾値として出力させる第３のデコーダと
を備える前記（２）から（４）のいずれかに記載の固体撮像素子。
（６）前記電流検出部は、前記複数の画素のうち一部の画素のそれぞれの前記光電流の和を前記総電流として検出する
前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）前記閾値制御部は、前記総電流が大きいほど高い値に前記所定の閾値を制御する
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記所定の閾値は、互いに異なる上限閾値および下限閾値を含み、
　前記複数の画素のそれぞれは、
　前記変化量が前記上限閾値を超えた旨をオンイベントとして検出し、
　前記変化量が前記下限閾値を下回る旨をオフイベントとして検出する
前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）各々が光電流に応じた電圧の変化量と所定の閾値とを比較する複数の画素と、
　前記複数の画素のそれぞれの前記光電流の和を総電流として検出する電流検出部と、
　前記総電流に応じた値に前記所定の閾値を制御する閾値制御部と、
　前記複数の画素のそれぞれの比較結果からなる信号を処理する信号処理部と
を具備する撮像装置。
（１０）複数の画素の各々が光電流に応じた電圧の変化量と所定の閾値とを比較する比較手順と、
　前記複数の画素のそれぞれの前記光電流の和を総電流として検出する電流検出手順と、
　前記総電流に応じた値に前記所定の閾値を制御する閾値制御手順と
を具備する固体撮像素子の制御方法。
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　固体撮像素子
　２０１　受光チップ
　２０２　回路チップ
　２１３　列アービタ
　２１４　列アドレスエンコーダ
　２１５　ステートマシン
　２１６　行アドレスエンコーダ
　２２０　列ＡＥＲ回路
　２２１　列ＡＥＲブロック
　２２２　Ｈ側列ＡＥＲブロック
　２２３　Ｌ側列ＡＥＲブロック
　２２４　ＯＲゲート
　２６０　行ＡＥＲ回路
　２７０　行ＡＥＲブロック
　２７１、３２４、３３１、３３２、３４２、３４４、３５１、３５３、３６４、３６９、４１１、４３２、４３３、６１１、６１４～６１７、６２０、６２２、６２５、６２６　ｐＭＯＳトランジスタ
　２７２、２７３、３２１、３２３、３４５、３５２、３５４、３６１～３６３、３６５～３６８、３７０、３７１、４４２、４７２、４７４、４７５、６１２、６１３、６１８、６１９、６２３、６２４、６２７　ｎＭＯＳトランジスタ
　２７４、２７５、６０１、６０２、６２１　インバータ
　２７６　ＮＯＲゲート
　３００　画素アレイ部
　３１０　画素
　３２０　対数応答部
　３２２　フォトダイオード
　３３０、４７７　バッファ
　３４０　微分回路
　３４１、３４３、３７２　容量
　３５０　コンパレータ
　３６０　ＡＥＲロジック回路
　４１０　電流検出部
　４２０　閾値制御部
　４２１　正側オフセット電流源
　４２２　負側オフセット電流源
　４３０　正側ｐＭＯＳ並列回路
　４３１、４４１、４７３　スイッチ
　４３４、４４３、４７６　デコーダ
　４４０　正側ｎＭＯＳ並列回路
　４５０　負側ｐＭＯＳ並列回路
　４６０　負側ｎＭＯＳ並列回路
　４７０　正側電流スプリッタ
　４７１　参照電流源
　４８０　負側電流スプリッタ
　６００　行アービタ
　６１０、６５０～６５４　アービタブロック
　１２０３０　車外情報検出ユニット

Claims (10)

  1. 　各々が光電流に応じた電圧の変化量と所定の閾値とを比較する複数の画素と、
    　前記複数の画素のそれぞれの前記光電流の和を総電流として検出する電流検出部と、
    　前記総電流に応じた値に前記所定の閾値を制御する閾値制御部と
    を具備する固体撮像素子。
  2. 　前記閾値制御部は、
    　前記総電流を調整して調整電流として出力する調整部と、
    　所定のオフセット電流を生成するオフセット電流源と、
    　前記調整電流と前記所定のオフセット電流との和または差を前記所定の閾値に変換して前記複数の画素のそれぞれに供給する変換部と
    を備える請求項１記載の固体撮像素子。
  3. 　前記オフセット電流源は、
    　所定の参照電流を生成する参照電流源と、
    　前記所定の参照電流を互いに異なる複数の比率で分配して複数の分配電流を生成する第１の分配回路と、
    　前記第１の分配回路を制御して前記複数の分配電流のうち所定数の和を前記所定のオフセット電流として出力させる第１のデコーダと
    を備える請求項２記載の固体撮像素子。
  4. 　前記調整部は、
    　前記総電流を互いに異なる複数の比率で分配して複数の分配電流を生成する第２の分配回路と、
    　前記第２の分配回路を制御して前記複数の分配電流のうち所定数の和を前記調整電流として出力させる第２のデコーダと
    を備える請求項２記載の固体撮像素子。
  5. 　前記変換部は、
    　複数の抵抗素子と、
    　前記複数の抵抗素子のうち所定数を並列に接続して前記所定数の抵抗素子の合成抵抗に前記調整電流が流れて生じる電圧を前記所定の閾値として出力させる第３のデコーダと
    を備える請求項２記載の固体撮像素子。
  6. 　前記電流検出部は、前記複数の画素のうち一部の画素のそれぞれの前記光電流の和を前記総電流として検出する
    請求項１記載の固体撮像素子。
  7. 　前記閾値制御部は、前記総電流が大きいほど高い値に前記所定の閾値を制御する
    請求項１記載の固体撮像素子。
  8. 　前記所定の閾値は、互いに異なる上限閾値および下限閾値を含み、
    　前記複数の画素のそれぞれは、
    　前記変化量が前記上限閾値を超えた旨をオンイベントとして検出し、
    　前記変化量が前記下限閾値を下回る旨をオフイベントとして検出する
    請求項１記載の固体撮像素子。
  9. 　各々が光電流に応じた電圧の変化量と所定の閾値とを比較する複数の画素と、
    　前記複数の画素のそれぞれの前記光電流の和を総電流として検出する電流検出部と、
    　前記総電流に応じた値に前記所定の閾値を制御する閾値制御部と、
    　前記複数の画素のそれぞれの比較結果からなる信号を処理する信号処理部と
    を具備する撮像装置。
  10. 　複数の画素の各々が光電流に応じた電圧の変化量と所定の閾値とを比較する比較手順と、
    　前記複数の画素のそれぞれの前記光電流の和を総電流として検出する電流検出手順と、
    　前記総電流に応じた値に前記所定の閾値を制御する閾値制御手順と
    を具備する固体撮像素子の制御方法。
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