WO2019150917A1 - 撮像素子及び電子機器 - Google Patents

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comparator
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和寿 冨田
裕介 池田
佐智雄 曙
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    • H04N25/70—SSIS architectures; Circuits associated therewith
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Definitions

  • This disclosure relates to an image sensor and an electronic device.
  • An image sensor having an analog-digital conversion unit that converts an analog pixel signal output from a pixel into a digital signal is known.
  • the analog-to-digital conversion unit includes a plurality of analog-to-digital converters provided corresponding to the pixel columns.
  • Each analog-digital converter of the analog-digital conversion unit includes a comparator that compares the analog pixel signal with a predetermined reference signal and outputs a comparison result according to the signal level of the pixel signal ( For example, see Patent Document 1).
  • An object of the present disclosure is to provide an imaging device that can ensure the linearity of analog-digital conversion even when the power supply voltage is lowered in order to reduce power consumption, and an electronic device having the imaging device.
  • a pixel array unit including a plurality of pixels including a photoelectric conversion unit, and an analog pixel signal output from the pixel and a predetermined reference signal are compared, and a comparison result corresponding to the signal level of the pixel signal is output.
  • a comparator is provided.
  • the comparator includes a differential pair transistor, a first load transistor connected in series to one transistor of the differential pair, and a second load transistor connected in series to the other transistor of the differential pair.
  • One transistor of the differential pair uses a signal obtained by synthesizing a pixel signal and a predetermined reference signal as a gate input, and the other transistor of the differential pair uses a predetermined voltage as a gate input.
  • a capacitor is connected between a common connection node of one transistor of the differential pair and the first load transistor and a node of a predetermined voltage.
  • An image sensor for achieving the above object is as follows.
  • the comparator includes a first amplifying unit and a second amplifying unit connected in cascade,
  • the first amplification unit is Differential pair transistor, A first load transistor connected in series with one transistor of the differential pair; and A second load transistor connected in series to the other transistor of the differential pair;
  • One transistor of the differential pair has a gate input of a signal obtained by combining a pixel signal and a predetermined reference signal,
  • the other transistor of the differential pair has a predetermined voltage as a gate input
  • the second amplification unit is The first capacitor is connected between the output node and a node having a predetermined voltage.
  • an electronic device for achieving the above object has a configuration including the image sensor according to the second aspect of the above configuration or the image sensor according to the second aspect.
  • FIG. 1 is a block diagram illustrating an outline of a basic configuration of a CMOS image sensor which is an example of an imaging device of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of a pixel.
  • FIG. 3 is a block diagram illustrating an example of a configuration of a column parallel analog-digital conversion unit mounted on a CMOS image sensor which is an example of the imaging device of the present disclosure.
  • FIG. 4 is a plan view illustrating an outline of a flat chip structure of a CMOS image sensor which is an example of the imaging device of the present disclosure.
  • FIG. 5 is an exploded perspective view illustrating an outline of a stacked chip structure of a CMOS image sensor which is an example of the imaging device of the present disclosure.
  • FIG. 6 is a circuit diagram illustrating a circuit configuration of a comparator according to a reference example.
  • FIG. 7 is a timing chart for explaining the operation of the comparator according to the reference example.
  • FIG. 8A is an explanatory diagram illustrating an operation when the output signal of the comparator according to the reference example is inverted
  • FIG. 8B is an explanatory diagram illustrating an operation when the output signal of the comparator according to the related art is inverted.
  • FIG. 9A is a diagram showing an imaging screen when the entire screen is a black background image in the case of the reference example
  • FIG. 9B is a waveform showing output waveforms of the P-phase and D-phase comparators in the case of FIG. 9A.
  • FIG. 10A is a diagram showing an imaging screen in the case of the reference example in the case of a black image and a white image in half in the left-right direction of the screen
  • FIG. 10B is a P-phase and D-phase comparator in the case of FIG. It is a wave form diagram which shows these output waveforms.
  • FIG. 11 is a circuit diagram illustrating a circuit configuration of the comparator according to the first embodiment.
  • FIG. 12 is an explanatory diagram of a signal path having a phase opposite to that of the kickback due to the action of the capacitor.
  • 13A is a diagram illustrating an imaging screen when the entire screen is a black background image in the case of the first embodiment, and FIG.
  • FIG. 13B illustrates output waveforms of the P-phase and D-phase comparators in the case of FIG. 13A. It is a waveform diagram.
  • FIG. 14A is a diagram illustrating an imaging screen in the case of the first embodiment in the case of a black image and a white image for each half in the left-right direction of the screen, and FIG. 14B is a comparison between the P phase and the D phase in the case of FIG. It is a wave form diagram which shows the output waveform of a container.
  • FIG. 15 is a circuit diagram illustrating the circuit configuration of the comparator according to the second embodiment.
  • FIG. 16 is a circuit diagram illustrating a circuit configuration of the comparator according to the first example of the third embodiment.
  • FIG. 17 is a circuit diagram illustrating a circuit configuration of a comparator according to a second example of the third embodiment.
  • FIG. 18 is a circuit diagram illustrating a circuit configuration of a comparator according to the fourth embodiment.
  • FIG. 19 is a circuit diagram illustrating a circuit configuration of a comparator according to the fifth embodiment.
  • FIG. 20 is a circuit diagram illustrating a circuit configuration of a comparator according to the sixth embodiment.
  • FIG. 21 is a diagram for explaining the operation of the comparator according to the sixth embodiment (part 1).
  • FIG. 22 is an operation explanatory diagram (No. 2) of the comparator according to the sixth embodiment.
  • FIG. 23 is a timing chart for explaining the operation of the comparator according to the sixth embodiment.
  • FIG. 24 is a circuit diagram illustrating another circuit configuration (No.
  • FIG. 25 is a circuit diagram illustrating another circuit configuration (No. 2) of the output amplifier in the comparator according to the sixth embodiment.
  • FIG. 26 is a circuit diagram illustrating another circuit configuration (No. 3) of the output amplifier in the comparator according to the sixth embodiment.
  • FIG. 27 is a circuit diagram illustrating a circuit configuration of a comparator according to the seventh embodiment.
  • FIG. 28 is a circuit diagram illustrating the circuit configuration of the comparator according to the eighth embodiment.
  • FIG. 29A is a waveform diagram illustrating a change in tail current with respect to the voltage HiZ of the node N 32 in the comparator according to the eighth embodiment, and FIG.
  • FIG. 29B is a waveform diagram illustrating an operation waveform at the time of output inversion of the comparator.
  • FIG. 29C is a waveform diagram showing a change in tail current with respect to time.
  • FIG. 30 is a circuit diagram illustrating the circuit configuration of the comparator according to the ninth embodiment.
  • FIG. 31A is a waveform diagram illustrating a change in the tail current with respect to the voltage HiZ of the node N 22 in the comparator according to the ninth embodiment
  • FIG. 31B is a waveform diagram illustrating an operation waveform at the time of output inversion of the comparator.
  • FIG. 31C is a waveform diagram showing a change in tail current with respect to time.
  • FIG. 32 is a diagram illustrating an application example of the technology according to the present disclosure.
  • FIG. 32 is a diagram illustrating an application example of the technology according to the present disclosure.
  • FIG. 33 is a block diagram illustrating a configuration of an imaging apparatus that is an example of the electronic apparatus of the present disclosure.
  • FIG. 34 is a block diagram illustrating a schematic configuration example of a vehicle control system that is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • FIG. 35 is a diagram illustrating an example of an installation position of the imaging unit.
  • Example 1 (Example in which a capacitor is provided in a differential amplifier) 3-2.
  • Example 2 (Specific Example of Capacitor Part 1: Example Using Variable Capacitance Element) 3-3.
  • Example 3 (Specific example 2 of the capacitance unit: an example of a combination of a plurality of capacitive elements and changeover switches) 3-4.
  • Example 4 (Specific example 3 of the capacitor section: an example in which an electrical separation circuit is provided at the control terminal of the changeover switch) 3-5.
  • Example 5 (Modification of Example 1: Example using reverse conductivity type transistor) 4).
  • Second embodiment 4-1 Example 6 (Example in which a capacitor is provided in the output amplifier) 4-2.
  • Example 7 (Example in which a capacitor is provided in both the differential amplifier and the output amplifier) 4-3.
  • Example 8 (Modification of Example 6: Example including a clamp circuit) 4-4.
  • Example 9 (Modification of Example 8: Example using reverse conductivity type transistor) 5).
  • Modification 6 Application example 7. Application example of technology according to the present disclosure 7-1. Electronic device of the present disclosure (example of imaging device) 7-2. Application example to a moving body 8. Configurations that can be taken by the present disclosure
  • the pixel signal and the predetermined reference signal may be configured to be a gate input of one transistor of the differential pair via the capacitive element. it can. Moreover, it can be set as the structure which is arbitrary voltages about a predetermined voltage. Examples of the arbitrary voltage include a ground (GND) level and a power supply voltage.
  • the capacitance value of the capacitance unit can be changed.
  • the capacitance unit can be configured by a variable capacitance element having a variable capacitance value.
  • At least one of the plurality of capacitive elements is provided based on the plurality of capacitive elements and the control signal for the capacitive unit. It can be set as the structure which consists of the changeover switch to select.
  • the plurality of capacitive elements may be configured with capacitive elements having the same capacitance value, or may be configured with capacitive elements having different capacitance values.
  • the capacitor unit includes a separation circuit that electrically separates between the control line that supplies the control signal and the changeover switch. It can be configured. Further, an inverter circuit or a buffer circuit can be used as the separation circuit.
  • the first load transistor can be configured as a diode connection.
  • the first load transistor and the second load transistor preferably constitute a current mirror circuit. Further, it is preferable that a common connection node between the other transistor of the differential pair and the second load transistor is an output node.
  • the comparator is provided corresponding to the pixel column of the pixel array unit, and an analog pixel signal output from the pixel is received. It is preferably used for an analog-digital converter for converting into a digital signal.
  • the analog-digital converter can be provided for each pixel column of the pixel array unit or for each of a plurality of pixel columns.
  • the first amplifying unit is provided between the common connection node of the one transistor of the differential pair and the first load transistor and the node of the predetermined voltage. It can be set as the structure which has the 2nd capacity
  • a configuration may be provided that includes a clamp circuit that clamps the potential of the output node of the first amplifying unit to a predetermined potential when the output of the second amplifying unit is inverted.
  • CMOS Complementary Metal Oxide Semiconductor
  • CMOS image sensor which is a kind of XY address type image sensor, will be described as an example of the image sensor.
  • a CMOS image sensor is an image sensor fabricated by applying or partially using a CMOS process.
  • FIG. 1 is a block diagram illustrating an outline of a basic configuration of a CMOS image sensor which is an example of an imaging device of the present disclosure.
  • the CMOS image sensor 1 includes a pixel array unit 11 in which pixels 2 including a photoelectric conversion unit are two-dimensionally arranged in a row direction and a column direction, that is, in a matrix, and the periphery of the pixel array unit 11 It has a configuration having a circuit portion.
  • the row direction refers to the arrangement direction (so-called horizontal direction) of the pixels 2 in the pixel row
  • the column direction refers to the arrangement direction (so-called vertical direction) of the pixels 2 in the pixel column.
  • the pixel 2 generates and accumulates photocharges corresponding to the amount of received light by performing photoelectric conversion.
  • the peripheral circuit unit of the pixel array unit 11 includes, for example, a row selection unit 12, a constant current source unit 13, an analog-digital conversion unit 14, a horizontal transfer scanning unit 15, a signal processing unit 16, a timing control unit 17, and the like. Has been.
  • pixel drive lines 31 1 to 31 m (hereinafter may be collectively referred to as “pixel drive lines 31”) for each pixel row along the row direction with respect to the matrix-like pixel arrangement. Are wired.
  • vertical signal lines 32 1 to 32 n (hereinafter sometimes collectively referred to as “vertical signal lines 32”) are wired along the column direction for each pixel column.
  • the pixel drive line 31 transmits a drive signal for performing drive when reading a signal from the pixel 2.
  • the pixel drive line 31 is illustrated as one wiring, but is not limited to one.
  • One end of the pixel drive line 31 is connected to an output end corresponding to each row of the row selection unit 12.
  • each circuit unit of the peripheral circuit unit of the pixel array unit 11, that is, the row selection unit 12, the constant current source unit 13, the analog-digital conversion unit 14, the horizontal transfer scanning unit 15, the signal processing unit 16, and the timing The control unit 17 will be described.
  • the row selection unit 12 includes a shift register, an address decoder, and the like, and controls the scanning of the pixel row and the address of the pixel row when selecting each pixel 2 of the pixel array unit 11. Although the specific configuration of the row selection unit 12 is not shown, the row selection unit 12 generally has two scanning systems, a reading scanning system and a sweeping scanning system.
  • the readout scanning system selectively scans the pixels 2 of the pixel array unit 11 sequentially in units of rows in order to read out pixel signals from the pixels 2.
  • the pixel signal read from the pixel 2 is an analog signal.
  • the sweep-out scanning system performs sweep-out scanning with respect to the readout row on which readout scanning is performed by the readout scanning system, preceding the readout scanning by a time corresponding to the shutter speed.
  • a so-called electronic shutter operation is performed by sweeping (resetting) unnecessary charges by the sweep scanning system.
  • the electronic shutter operation refers to an operation in which the photoelectric charge of the photoelectric conversion unit is discarded and exposure is newly started (photocharge accumulation is started).
  • the constant current source unit 13 includes a plurality of current sources I composed of, for example, MOS transistors connected to each of the vertical signal lines 32 1 to 32 n for each pixel column, and is selectively scanned by the row selection unit 12. A bias current is supplied to each pixel 2 in the pixel row through each of the vertical signal lines 32 1 to 32 n .
  • the analog-digital conversion unit 14 includes a set of a plurality of analog-digital converters provided corresponding to the pixel columns of the pixel array unit 11, for example, provided for each pixel column.
  • the analog-digital conversion unit 14 is a column parallel type analog-digital conversion unit that converts an analog pixel signal output through each of the vertical signal lines 32 1 to 32 n for each pixel column into an N-bit digital signal. is there.
  • analog-to-digital converter in the column parallel analog-to-digital converter 14 for example, a single slope type analog-to-digital converter, which is an example of a reference signal comparison type analog-to-digital converter, can be used.
  • analog-to-digital converters are not limited to single-slope analog-to-digital converters, such as successive approximation analog-to-digital converters and delta-sigma modulation type ( ⁇ modulation type) analog-to-digital converters. Can be used.
  • the horizontal transfer scanning unit 15 is configured by a shift register, an address decoder, and the like, and controls the scanning of the pixel column and the address of the pixel column when reading the signal of each pixel 2 of the pixel array unit 11. Under the control of the horizontal transfer scanning unit 15, the pixel signal converted into the digital signal by the analog-digital conversion unit 14 is read out to the 2N-bit horizontal transfer line 18 in units of pixel columns.
  • the signal processing unit 16 performs predetermined signal processing on the digital pixel signal supplied through the horizontal transfer line 18 to generate two-dimensional image data. For example, the signal processing unit 16 corrects vertical line defects and point defects, or clamps signals, and performs digital signal processing such as parallel-serial conversion, compression, encoding, addition, averaging, and intermittent operation. Or The signal processing unit 16 outputs the generated image data to the subsequent apparatus as an output signal of the CMOS image sensor 1.
  • the timing control unit 17 generates various timing signals, clock signals, control signals, and the like, and based on these generated signals, the row selection unit 12, the constant current source unit 13, the analog-digital conversion unit 14, the horizontal Drive control of the transfer scanning unit 15 and the signal processing unit 16 is performed.
  • FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of the pixel 2.
  • the pixel 2 includes, for example, a photodiode 21 as a photoelectric conversion unit.
  • the pixel 2 has a pixel configuration including a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25 in addition to the photodiode 21.
  • N-channel MOS type field effect transistors are used as the four transistors of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25.
  • FETs field effect transistors
  • the combination of the conductivity types of the four transistors 22 to 25 illustrated here is merely an example, and is not limited to these combinations.
  • a plurality of pixel drive lines are wired in common to the respective pixels 2 in the same pixel row as the pixel drive lines 31 described above.
  • the plurality of pixel drive lines are connected to the output end corresponding to each pixel row of the row selection unit 12 in units of pixel rows.
  • the row selection unit 12 appropriately outputs a transfer signal TRG, a reset signal RST, and a selection signal SEL to a plurality of pixel drive lines.
  • the photodiode 21 has an anode electrode connected to a low-potential-side power source (for example, ground), and photoelectrically converts received light into photocharge (here, photoelectrons) having a charge amount corresponding to the amount of light. Accumulate charge.
  • the cathode electrode of the photodiode 21 is electrically connected to the gate electrode of the amplification transistor 24 through the transfer transistor 22.
  • the region where the gate electrode of the amplification transistor 24 is electrically connected is a floating diffusion (floating diffusion region / impurity diffusion region) FD.
  • the floating diffusion FD is a charge-voltage conversion unit that converts charge into voltage.
  • a transfer signal TRG that activates a high level (for example, V DD level) is supplied from the row selection unit 12 to the gate electrode of the transfer transistor 22.
  • a transfer transistor 22 becomes conductive in response to the transfer signal TRG, it is photoelectrically converted by the photodiode 21 and transfers the photocharge accumulated in the photodiode 21 to the floating diffusion FD.
  • the reset transistor 23 is connected between the node of the high potential side power supply voltage V DD and the floating diffusion FD.
  • a reset signal RST that activates a high level is supplied from the row selection unit 12 to the gate electrode of the reset transistor 23.
  • the reset transistor 23 becomes conductive in response to the reset signal RST, and resets the floating diffusion FD by discarding the charge of the floating diffusion FD to the node of the voltage V DD .
  • the amplification transistor 24 has a gate electrode connected to the floating diffusion FD and a drain electrode connected to the node of the high potential side power supply voltage V DD .
  • the amplification transistor 24 serves as an input portion of a source follower that reads a signal obtained by photoelectric conversion at the photodiode 21. That is, the source electrode of the amplification transistor 24 is connected to the vertical signal line 32 via the selection transistor 25.
  • the amplification transistor 24 and the current source I connected to one end of the vertical signal line 32 constitute a source follower that converts the voltage of the floating diffusion FD into the potential of the vertical signal line 32.
  • the selection transistor 25 has a drain electrode connected to the source electrode of the amplification transistor 24 and a source electrode connected to the vertical signal line 32.
  • a selection signal SEL that activates a high level is supplied from the row selection unit 12 to the gate electrode of the selection transistor 25.
  • the selection transistor 25 becomes conductive in response to the selection signal SEL, and transmits the signal output from the amplification transistor 24 to the vertical signal line 32 with the pixel 2 in the selection state.
  • the reset level corresponds to the potential of the floating diffusion FD when the floating diffusion FD of the pixel 2 is reset.
  • the signal level corresponds to a potential obtained by photoelectric conversion in the photodiode 21, that is, a potential of the floating diffusion FD when charges accumulated in the photodiode 21 are transferred to the floating diffusion FD.
  • the selection transistor 25 may have a circuit configuration connected between the node of the high-potential-side power supply voltage V DD and the drain electrode of the amplification transistor 24.
  • a 4Tr configuration including the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, that is, four transistors (Tr) is described as an example.
  • the selection transistor 25 may be omitted, and the amplification transistor 24 may have a 3Tr configuration in which the function of the selection transistor 25 is provided, or may have a configuration of 5Tr or more in which the number of transistors is increased as necessary. .
  • FIG. 3 is a block diagram illustrating an example of the configuration of the column parallel analog-digital conversion unit 14.
  • the analog-to-digital conversion unit 14 in the CMOS image sensor 1 of the present disclosure includes a set of a plurality of single slope type analog-to-digital converters provided corresponding to each of the vertical signal lines 32 1 to 32 n .
  • the n-th column single slope type analog-digital converter 140 will be described as an example.
  • the single slope type analog-digital converter 140 has a circuit configuration including a comparator 141, a counter circuit 142, and a latch circuit 143.
  • a so-called RAMP waveform (slope waveform) reference signal whose voltage value changes linearly as time passes is used.
  • the reference signal of the ramp waveform is generated by the reference signal generator 19.
  • the reference signal generation unit 19 can be configured using, for example, a DAC (digital-analog conversion) circuit.
  • the comparator 141 uses the analog pixel signal read out from the pixel 2 as a comparison input, uses the ramp waveform reference signal generated by the reference signal generation unit 19 as a reference input, and compares both signals. For example, the comparator 141 outputs the first state (for example, high level) when the reference signal is larger than the pixel signal, and outputs the second state (when the reference signal is equal to or lower than the pixel signal). For example, low level). Thereby, the comparator 141 outputs a pulse signal having a pulse width corresponding to the signal level of the pixel signal, specifically, a pulse width corresponding to the magnitude of the signal level, as a comparison result.
  • the first state for example, high level
  • the comparator 141 outputs a pulse signal having a pulse width corresponding to the signal level of the pixel signal, specifically, a pulse width corresponding to the magnitude of the signal level, as a comparison result.
  • the counter circuit 142 is supplied with the clock signal CLK from the timing control unit 17 at the same timing as the reference signal supply start timing to the comparator 141. Then, the counter circuit 142 performs a count operation in synchronization with the clock signal CLK, thereby measuring the period of the pulse width of the output pulse of the comparator 141, that is, the period from the start of the comparison operation to the end of the comparison operation. .
  • the count result (count value) of the counter circuit 142 becomes a digital value obtained by digitizing an analog pixel signal.
  • the latch circuit 143 holds (latches) a digital value that is a count result of the counter circuit 142.
  • the latch circuit 143 is an example of a noise removal process by calculating a difference between a D-phase count value corresponding to a signal level pixel signal and a P-phase count value corresponding to a reset level pixel signal. , CDS (Correlated Double Sampling) is performed. Then, the latched digital value is output to the horizontal transfer line 18 under the drive of the horizontal transfer scanning unit 15.
  • the reference signal having a linearly changing analog value generated by the reference signal generation unit 19 and the pixel 2 is obtained from time information until the magnitude relationship with the analog pixel signal output from 2 changes.
  • the analog-to-digital conversion unit 14 in which the analog-to-digital converter 140 is arranged in a one-to-one relationship with the pixel column is illustrated, but the analog-to-digital conversion is performed in units of a plurality of pixel columns.
  • An analog-digital conversion unit 14 in which the converter 140 is arranged may be used.
  • Examples of the chip (semiconductor integrated circuit) structure of the CMOS image sensor 1 having the above configuration include a flat chip structure and a stacked chip structure.
  • the substrate surface on the side where the wiring layer is disposed is the front surface (front surface) of the pixel 2
  • the back surface on the opposite side A back-illuminated pixel structure that captures light emitted from the light source can be obtained.
  • a flat chip structure and a stacked chip structure will be described.
  • FIG. 4 is a plan view showing an outline of a flat chip structure of the CMOS image sensor 1.
  • a flat chip structure a so-called flat structure, is a circuit around the pixel array unit 11 on the same semiconductor substrate 41 as the pixel array unit 11 in which the pixels 2 are arranged in a matrix. It has a structure in which a part is formed.
  • the row selection unit 12, the constant current source unit 13, the analog-digital conversion unit 14, the horizontal transfer scanning unit 15, the signal processing unit 16, and the timing control unit 17 are formed on the same semiconductor substrate 41 as the pixel array unit 11.
  • a reference signal generation unit 19 and the like are formed.
  • FIG. 5 is an exploded perspective view showing an outline of the stacked chip structure of the CMOS image sensor 1.
  • a stacked chip structure a so-called stacked structure, is a structure in which at least two semiconductor substrates of a first semiconductor substrate 42 and a second semiconductor substrate 43 are stacked.
  • the pixel array unit 11 is formed on the first semiconductor substrate 42 of the first layer.
  • Circuit portions such as the row selection unit 12, the constant current source unit 13, the analog-digital conversion unit 14, the horizontal transfer scanning unit 15, the signal processing unit 16, the timing control unit 17, and the reference signal generation unit 19 are 2
  • a second semiconductor substrate 43 is formed as a layer.
  • the first semiconductor substrate 42 in the first layer and the second semiconductor substrate 43 in the second layer are electrically connected through a connection portion 44 such as TCV (Through Chip Via) or Cu—Cu hybrid bonding.
  • the first semiconductor substrate 42 needs only to have a size (area) enough to form the pixel array unit 11. Therefore, the size (area) of the first semiconductor substrate 42 in the first layer is sufficient. ) As a result, the size of the entire chip can be reduced. Furthermore, a process suitable for manufacturing the pixel 2 can be applied to the first semiconductor substrate 42 in the first layer, and a process suitable for manufacturing a circuit portion can be applied to the second semiconductor substrate 43 in the second layer. In manufacturing the image sensor 1, there is also an advantage that the process can be optimized. In particular, in manufacturing a circuit portion, it is possible to apply an advanced process.
  • the stack structure is not limited to the two-layer structure, but three or more layers. It can also be set as this structure.
  • the row selection unit 12, the constant current source unit 13, the analog-digital conversion unit 14, the horizontal transfer scanning unit 15, the signal processing unit 16, the timing control unit 17, and the reference signal generation The circuit portions such as the portion 19 can be formed by being dispersed in the second and subsequent semiconductor substrates.
  • FIG. 6 shows a circuit configuration of the comparator according to the reference example.
  • Comparator 50 according to the reference example, a differential amplifier 51, the first capacitor C 11, the second capacitor C 12, third capacitor C 13, a first switching transistor NT 13, and a second and it includes a switch transistor NT 14.
  • MOS transistors N-channel MOS field effect transistors (hereinafter referred to as “MOS transistors”) are used as the first switch transistor NT 13 and the second switch transistor NT 14 .
  • the differential amplifier 51 includes a first differential transistor NT 11 , a second differential transistor NT 12 , a current source I 11 , a first load transistor PT 11 , and a second load transistor PT 12. Yes.
  • N-channel MOS transistors are used as the first differential transistor NT 11 and the second differential transistor NT 12
  • P-channel MOS transistors are used as the first load transistor PT 11 and the second load transistor PT 12. Is used.
  • a first differential transistor NT 11 and the second differential transistor NT 12 constitute a differential pair forming a differential operation source electrode is commonly connected.
  • the current source I 11 is connected between the common source connection node of the first differential transistor NT 11 and the second differential transistor NT 12 and the ground GND.
  • the first load transistor PT 11 has a diode-connected configuration in which the gate electrode and the drain electrode are connected in common, and is connected in series to the first differential transistor NT 11 . That is, the drain electrodes of the first load transistor PT 11 and the first differential transistor NT 11 are connected in common.
  • Second load transistor PT 12 is connected in series to the second differential transistor NT 12. That is, each drain electrode of the second load transistor PT 12 and the second differential transistor NT 12 are commonly connected.
  • the first load transistor PT 11 and the second load transistor PT 12 constitute a current mirror circuit by connecting gate electrodes in common.
  • the common connection node N 11 of the second differential transistor NT 12 and the second load transistor PT 12 is provided as an output node of the differential amplifier 51, through the output terminal T 10 from the output node N 11 An output signal OUT is derived.
  • the source electrodes of the first load transistor PT 11 and the second load transistor PT 12 are connected to the node of the power supply voltage V DD .
  • the first capacitor element C 11 is connected between the input terminal T 11 of the pixel signal VSL and the gate electrode of the first differential transistor NT 11 and serves as an input capacitor for the pixel signal VSL.
  • the second capacitive element C 12 is connected between the input terminal T 12 of the reference signal RAMP and the gate electrode of the first differential transistor NT 11 and serves as an input capacitance for the reference signal RAMP.
  • the first differential transistor NT 11 uses, as a gate input, a signal obtained by combining the pixel signal VSL and the reference signal RAMP through the first capacitor element C 11 and the second capacitor element C 12 .
  • the first switch transistor NT 13 is connected between the gate electrode and the drain electrode of the first differential transistor NT 11 and input from the timing control unit 17 shown in FIG. 1 via the input terminal T 13. On (conductive) / off (non-conductive) control is performed by the drive signal AZ. Second switching transistor NT 14 is connected between the gate electrode and the drain electrode of the second differential transistor NT 12, the drive signal AZ supplied from the timing controller 17 through the input terminal T 13 The on / off control is performed by.
  • the third capacitive element C 13 is connected between the gate electrode of the second differential transistor NT 12 and the terminal T 14 of the predetermined voltage REF.
  • the second differential transistor NT 12 is a predetermined voltage REF applied through terminal T 14, for example, the GND level as a gate input.
  • a common connection node of the first capacitor element C 11 , the second capacitor element C 12 , the gate electrode of the first differential transistor NT 11 , and the first switch transistor NT 13 is referred to as a node N 12.
  • the voltage at the node N 12 is HiZ.
  • the gate electrode of the second differential transistor NT 12, third capacitor C 13, and a common connection node of the second switch transistor NT 14 is a node N 13, the voltage of the node N 13 VSH.
  • the drive signal AZ shifts from the low level to the high level. Then, since the first switch transistor NT 13 and the second switch transistor NT 14 are turned on, the drain electrode and the gate electrode of the first differential transistor NT 11 are connected, and the second differential transistor NT The 12 drain electrodes and the gate electrode are connected. Further, the reference signal RAMP is set to a predetermined reset level. Further, the floating diffusion FD (see FIG. 2) of the pixel 2 to be read is reset, and the pixel signal VSL is set to the reset level.
  • the auto-zero operation that is the initialization operation of the differential amplifier 51 is started. That is, the drain electrode and the gate electrode of the first differential transistor NT 11 and the drain electrode and the gate electrode of the second differential transistor NT 12 have the same predetermined voltage (hereinafter referred to as “reference voltage”). Converge to. Thereby, the voltage HiZ of the node N 12 and the voltage VSH of the node N 13 are set to the reference voltage.
  • the drive signal AZ shifts from the high level to the low level.
  • the first switch transistor NT 13 and the second switch transistor NT 14 are turned off, and the auto-zero operation of the differential amplifier 51 ends.
  • the voltage HiZ at the node N 12 is held at the reference voltage because the pixel signal VSL and the reference signal RAMP do not change.
  • the voltage VSH of the node N 13 is held at the reference voltage by the charge accumulated in the third capacitor element C 13 .
  • the voltage of the reference signal RAMP is lowered from the reset level by a predetermined value.
  • the voltage HiZ of the node N 12 decreases and falls below the voltage (reference voltage) VSH of the node N 13 , whereby the output signal OUT of the differential amplifier 51 becomes low level.
  • the reference signal RAMP starts increasing linearly, and accordingly, the voltage HiZ of the node N 12 also increases linearly.
  • the counter circuit 142 starts a counting operation. Thereafter, when the voltage HiZ of the node N 12 exceeds the voltage (reference voltage) VSH of the node N 13 , the output signal OUT of the differential amplifier 51 is inverted and becomes a high level. The count value of the counter circuit 142 when the output signal OUT is inverted to a high level is held in the latch circuit 143 (see FIG. 3) as the value of the P-phase (reset level) pixel signal VSL.
  • the voltage of the reference signal RAMP is set to the reset voltage. Further, when the transfer transistor 22 of the pixel 2 is turned on, the charge accumulated in the photodiode 21 during the exposure period is transferred to the floating diffusion FD, and the pixel signal VSL is set to the signal level. As a result, the voltage HiZ at the node N 12 decreases by a value corresponding to the signal level, falls below the voltage (reference voltage) VSH at the node N 13 , and the output signal OUT of the differential amplifier 51 is inverted to a low level.
  • the reference signal RAMP starts increasing linearly.
  • the voltage HiZ of the node N 12 also increases linearly.
  • the counter circuit 142 starts a counting operation.
  • the output signal OUT of the differential amplifier 51 is inverted and becomes a high level.
  • the count value of the counter circuit 142 when the output signal OUT is inverted to a high level is held in the latch circuit 143 as the value of the D-phase (signal level) pixel signal VSL.
  • the latch circuit 143 obtains a difference between the D-phase pixel signal VSL and the P-phase pixel signal VSL read out between the time t 4 and the time t 5 , thereby performing CDS as noise removal processing. I do. In this way, analog-digital conversion of the analog pixel signal VSL is performed.
  • time t 8 the same operation as at time t 1 to time t 7 is repeated.
  • the signal (the voltage HiZ of the node N 12 ) obtained by combining (adding) the pixel signal VSL and the reference signal RAMP via the input capacitors (C 11 , C 12 ). and it has a gate input of the first differential transistor NT 11. Further, a predetermined voltage REF (voltage at the node N 13 ) VSH input via the input capacitor (C 13 ) is used as the gate input of the second differential transistor NT 12 .
  • the reference signal RAMP having a linearly decreasing ramp waveform is used as the gate input of the first differential transistor NT 11 via the input capacitor (C 11 ), and the analog signal FIG. 8B shows the waveform of the output signal OUT in the case of a comparator that uses the pixel signal VSL as the gate input of the second differential transistor NT 12 via the input capacitor (C 13 ).
  • the input voltage (the voltage of the reference signal RAMP and the pixel signal VSL) of the differential amplifier 51 when the output signal OUT is inverted varies depending on the voltage of the pixel signal VSL.
  • the input voltage of the differential amplifier 51 when the output signal OUT is inverted becomes the input dynamic range of the comparator.
  • the linearity of analog-digital conversion may not be ensured.
  • the direction in which the reference signal RAMP changes linearly is opposite to that in the prior art described in Patent Document 1, and changes linearly in the opposite direction to the pixel signal VSL.
  • changing in the direction opposite to the pixel signal VSL means that the pixel signal VSL changes in a direction opposite to the direction in which the pixel signal VSL changes as the signal component increases.
  • the pixel signal VSL changes in the negative direction as the signal level increases, while the reference signal RAMP changes in the opposite positive direction. Therefore, the voltage at the time of inversion becomes constant.
  • the voltage HiZ of the node N 12 (the input voltage of the differential amplifier 51) is a biased voltage at the time of initialization (AZ).
  • the input voltage of the differential amplifier 51 at the time of inversion of the output signal OUT becomes constant and does not depend on the amplitude of the pixel signal VSL at the time of inversion.
  • the input dynamic range of the amplifier 51 can be narrowed. Therefore, the power supply voltage V DD for driving the comparator 50 according to the reference example can be made lower than that of the comparator according to the above-described conventional technique, and as a result, the power consumption of the analog-digital conversion unit 14 can be reduced. Therefore, the power consumption of the CMOS image sensor 1 can be reduced.
  • the gate electrode of the second differential transistor NT 12 but through the input terminal T 14 is adapted to enter a predetermined voltage REF
  • the input terminal T 14 connection destination For example, GND or power supply voltage V DD
  • the kickback at the time of inversion of the output signal OUT of the comparator 50 becomes a fluctuation of the predetermined voltage REF via the parasitic capacitance of the second differential transistor NT 12 or the second switch transistor NT 14 , and the fluctuation is caused. Propagated to the comparator 50 of another pixel column.
  • streaking which is a kind of noise in the video waveform, occurs due to the difference in the kickback amount between the brightness and darkness of the captured image.
  • kickback is a phenomenon in which electric potential is injected (or shakes) as electric charge is pulled.
  • streaking is a phenomenon in which a white area or a black area in a black background image has a white or black tail.
  • FIG. 9A shows an imaging screen when the entire screen is a black background image
  • FIG. 9B shows output waveforms of the P-phase and D-phase comparators in the case of FIG. 9A.
  • the entire screen is a black background image
  • both the P phase and the D phase simultaneously invert all the pixel columns, and the amount of kickback in the P phase and the D phase becomes the same, so that the occurrence of streaking is suppressed.
  • An example of the kick-back path, in FIG. 9A shows how the kickback propagated to the comparator 50 of the other pixel columns through the parasitic capacitance of the second switching transistor NT 14 by arrows.
  • FIG. 10A shows an imaging screen in the case of a black image and a white image for each half in the horizontal direction of the screen
  • FIG. 10B shows output waveforms of the P-phase and D-phase comparators in the case of FIG. 10A.
  • the comparator 50 inverts all pixel columns simultaneously in the P phase, but in the D phase, the inversion of the half comparator 50 corresponding to the white image is delayed. , Streaking occurs because the kickback amount varies between the D phase and the P phase.
  • An example of the kick-back path, in FIG. 10A shows how the kickback propagated to the comparator 50 of the other pixel columns through the parasitic capacitance of the second switching transistor NT 14 by arrows.
  • the kickback amount itself is reduced to suppress the occurrence of streaking.
  • a signal having a phase opposite to that of the kickback is input to the predetermined voltage REF, thereby suppressing fluctuation of the predetermined voltage REF due to kickback, and streaking caused by kickback. Suppresses the occurrence of
  • the power consumption of the analog-digital conversion unit 14 can be reduced, and the power consumption of the CMOS image sensor 1 can be reduced.
  • a high-quality captured image can be obtained.
  • Example 1 is a basic configuration example of the comparator according to the first embodiment of the present disclosure.
  • FIG. 11 shows a circuit configuration of the comparator according to the first embodiment.
  • the comparator 50A includes a differential amplifier 51, a first capacitor C 21 , a second capacitor C 22 , a third capacitor C 23 , a first switch transistor PT 23 , a second capacitor A switch transistor PT 24 and a capacitor 52 are provided.
  • the first switch transistor PT 23 and the second switch transistor PT 24 are examples of switch elements.
  • the first switching transistor PT 23 and the second switching transistor PT 24, for example, are used the P-channel MOS transistors, it may be used N-channel MOS transistors.
  • the differential amplifier 51 includes a first differential transistor PT 21 , a second differential transistor PT 22 , a current source I 21 , a first load transistor NT 21 , and a second load transistor NT 22.
  • P-channel MOS transistors are used as the first differential transistor PT 21 and the second differential transistor PT 22
  • N-channel MOS transistors are used as the first load transistor NT 21 and the second load transistor NT 22.
  • a first differential transistor PT 21 and the second differential transistor PT 22 constitute a differential pair forming a differential operation source electrode is commonly connected.
  • the current source I 21 is connected between the source common connection node of the first differential transistor PT 21 and the second differential transistor PT 22 and the node of the power supply voltage V DD .
  • First load transistor NT 21 is adapted to the gate electrode and the drain electrode and the structure of the common-connected diode-connected, are connected in series with the first differential transistor PT 21. That is, the drain electrodes of the first load transistor NT 21 and the first differential transistor PT 21 are connected in common.
  • Second load transistor NT 22 are connected in series to the second differential transistor PT 22. That is, the drain electrodes of the second load transistor NT 22 and the second differential transistor PT 22 are connected in common.
  • the first load transistor NT 21 and the second load transistor NT 22 constitute a current mirror circuit by connecting gate electrodes in common.
  • the common connection node N 21 of the second differential transistor PT 22 and the second load transistor NT 22 is provided as an output node of the differential amplifier 51, through the output terminal T 20 from the output node N 21 An output signal OUT is derived.
  • the source electrodes of the first load transistor NT 21 and the second load transistor NT 22 are connected to the ground GND which is a low potential side power source.
  • the first capacitive element C 21 is connected between the input terminal T 21 of the pixel signal VSL and the gate electrode of the first differential transistor PT 21 and serves as an input capacitance for the pixel signal VSL.
  • the second capacitive element C 22 is connected between the input terminal T 22 of the reference signal RAMP and the gate electrode of the first differential transistor PT 21 and serves as an input capacitance for the reference signal RAMP.
  • the first differential transistor PT 21 receives, as a gate input, a signal obtained by combining (adding) the pixel signal VSL and the reference signal RAMP through the first capacitive element C 21 and the second capacitive element C 22. To do.
  • First switching transistor PT 23 is connected between the gate electrode and the drain electrode of the first differential transistor PT 21, it is inputted through the input terminal T 23 from the timing controller 17 shown in FIG. 1
  • On / off control is performed by the drive signal AZ.
  • the drive signal AZ is a signal for initializing the differential amplifier 51.
  • Second switching transistor PT 24 is connected between the gate electrode and the drain electrode of the second differential transistor PT 22, the drive signal AZ supplied from the timing controller 17 through the input terminal T 23 The on / off control is performed by.
  • Third capacitor C 23 is connected between the input terminal T 24 of the gate electrode and the predetermined voltage REF of the second differential transistor PT 22.
  • the second differential transistor PT 22 uses the predetermined voltage REF applied through the terminal T 24 as a gate input via the third capacitive element C 23 .
  • the predetermined voltage REF is an arbitrary constant voltage such as a power supply voltage V DD or a GND (ground) level.
  • the predetermined voltage REF is set to the GND level.
  • the capacitor 52 includes a common connection node N 24 between the first differential transistor PT 21 and the first load transistor NT 21 , which are one transistor of the differential pair, and a terminal T 25 to which a predetermined voltage REF is applied. Connected between.
  • the capacitance unit 52 can be configured to have a variable capacitance value. Capacitor section 52, an action to put kickback and the negative signal at the inverted output signal OUT of the comparator 50A, a node of a predetermined voltage REF through the terminal T 25. Due to the action of the capacitor 52, the fluctuation of the predetermined voltage REF due to the kickback can be suppressed, so that the occurrence of streaking due to the kickback can be suppressed.
  • the first differential transistor PT 21 , the second differential transistor PT 22 , the first load transistor NT 21 , and the second load transistor NT 22 are Although the reverse conductivity type is the same as in the reference example, the basic circuit operation is basically the same as in the reference example. Accordingly, the same actions and effects as in the case of the reference example can be obtained. That is, the input voltage of the differential amplifier 51 at the time of inversion of the output signal OUT becomes constant, and the dependency of the amplitude of the pixel signal VSL at the time of inversion is eliminated, so that the input dynamic range of the differential amplifier 51 can be narrowed. . Accordingly, the power supply voltage V DD can be lowered, and as a result, the power consumption of the analog-digital conversion unit 14 can be reduced, so that the power consumption of the CMOS image sensor 1 can be reduced.
  • kickback at the time of inversion of the output signal OUT of the comparator 50A as indicated by an arrow in FIG.
  • capacitance part 52 is variable, the optimal capacitance value for suppressing generation
  • FIG. 13A shows an imaging screen when the entire screen is a black background image
  • FIG. 13B shows output waveforms of the P-phase and D-phase comparators in the case of FIG. 13A.
  • the entire screen is a black background image
  • both the P phase and the D phase simultaneously invert all the pixel columns, and the amount of kickback in the P phase and the D phase becomes the same, so that the occurrence of streaking is suppressed.
  • a second differential transistor PT 22 or the second kickback propagated through the parasitic capacitance of the switch transistor PT 24 to the comparator 50 of the other pixel columns, and, kickback and the negative-phase signal Is shown by arrows.
  • FIG. 14A shows an imaging screen in the case of a black image and a white image for each half in the horizontal direction of the screen
  • FIG. 14B shows output waveforms of the P-phase and D-phase comparators in the case of FIG. 14A.
  • the comparator 50 inverts all pixel columns simultaneously in the P phase, but the inversion of the half comparator 50A corresponding to the white image is delayed in the D phase.
  • the kickback amount itself is reduced by the action of the capacity unit 52 by inputting a signal having a phase opposite to that of the kickback to the predetermined voltage REF, the occurrence of streaking in the D phase-P phase is suppressed.
  • a second differential transistor PT 22 or the second kickback propagated through the parasitic capacitance of the switch transistor PT 24 to the comparator 50 of the other pixel columns, and, kickback and the negative-phase signal Is shown by arrows.
  • the second embodiment is a specific example 1 of the capacitor unit 52 and is an example in which a variable capacitor is used as the capacitor unit 52.
  • FIG. 15 shows a circuit configuration of the comparator according to the second embodiment.
  • variable capacitance element 521 is used as the capacitance unit 52.
  • the variable capacitance element 521 include a variable capacitance diode called a varicap or a varactor whose capacitance value changes depending on a voltage, and an RF (Radio Frequency) MEMS (Micro Electro Mechanical System) variable capacitance element that operates with a piezoelectric body. be able to.
  • RF Radio Frequency
  • MEMS Micro Electro Mechanical System
  • the same operation and effect as the comparator 50A according to the first embodiment can be obtained.
  • the capacitance unit 52 includes the variable capacitance element 521, it is possible to set an optimum capacitance value for suppressing the occurrence of streaking by the variable capacitance element 521.
  • Example 3 is a specific example 2 of the capacitor 52, and the capacitor 52 is a combination of a plurality of capacitors and a changeover switch. Also in the case of the comparator 50C according to the third embodiment, the same operations and effects as those of the comparator 50A according to the first embodiment can be obtained.
  • the plurality of capacitive elements may be configured with capacitive elements having the same capacitance value, or may be configured with capacitive elements having different capacitance values.
  • a case where the plurality of capacitive elements are composed of capacitive elements having the same capacitance value will be described as a first example, and a case where the plurality of capacitive elements are composed of capacitive elements having different capacitance values will be described below as a second example.
  • FIG. 16 is a circuit diagram illustrating a circuit configuration of the comparator according to the first example of the third embodiment.
  • the capacitor unit 52 includes a capacitor element group 522 including a plurality of capacitor elements, and a changeover switch group 523 that selects at least one of the plurality of capacitor elements.
  • the capacitive element group 522 includes a plurality of capacitive elements having the same capacitance value C.
  • the changeover switch (switch element) of the changeover switch group 523 is composed of, for example, an N-channel MOS transistor.
  • the present invention is not limited to an N-channel MOS transistor, and a P-channel MOS transistor or a CMOS transistor in which an N-channel MOS transistor and a P-channel MOS transistor are connected in parallel can also be used.
  • each change-over switch of the change-over switch group 523 has at least one of a plurality of capacitance elements having the same capacitance value C, that is, one of the plurality of capacitance elements, based on a multi-bit control signal.
  • the capacity value of the capacity unit 52 can be arbitrarily set. Then, under the control by the multi-bit control signal, it is possible to set an optimum capacitance value for suppressing the occurrence of streaking.
  • FIG. 17 is a circuit diagram illustrating a circuit configuration of a comparator according to a second example of the third embodiment.
  • the capacitive element group 522 is composed of a plurality of capacitive elements having different capacitance values.
  • the capacitance values of a plurality of capacitive elements are set to binary (C,..., C 2-1 , C n-1 , C n ) of the radix: 2 is illustrated. It can be any value.
  • the changeover switches of the changeover switch group 523 are the same as in the first example. That is, the changeover switch of the changeover switch group 523 is composed of, for example, an N-channel MOS transistor.
  • the present invention is not limited to an N-channel MOS transistor, and a P-channel MOS transistor or a CMOS transistor in which an N-channel MOS transistor and a P-channel MOS transistor are connected in parallel can also be used.
  • the capacitor unit 52 according to the second example having the above-described configuration as in the case of the capacitor unit 52 according to the first example, at least one of a plurality of capacitor elements having different capacitance values based on a multi-bit control signal.
  • the capacity value of the capacity unit 52 can be arbitrarily set. Then, under the control by the multi-bit control signal, it is possible to set an optimum capacitance value for suppressing the occurrence of streaking.
  • the fourth embodiment is a third specific example of the capacitor 52, and is an example in which an electrical separation circuit is provided at the control terminal of the changeover switch.
  • the fourth embodiment can be applied to the capacitor 52 according to the first example of the third embodiment, and can also be applied to the capacitor 52 according to the second example.
  • the fourth embodiment employs a configuration in which a separation circuit that electrically separates a control line that supplies a control signal and each changeover switch of the changeover switch group 523 is provided at the control terminal of the changeover switch.
  • FIG. 18 shows a circuit configuration of the comparator according to the fourth embodiment.
  • the case where the fourth embodiment is applied to the capacitor 52 according to the first example of the third embodiment is illustrated, but the same applies to the case of the capacitor 52 according to the second example of the third embodiment.
  • the capacitor unit 52 employs a configuration in which, for example, an inverter circuit 524 is provided as an electrical separation circuit at the control terminal (gate electrode) of each switch in the switch group 523. ing. Thereby, it is possible to electrically separate between the control line for supplying the control signal and each changeover switch of the changeover switch group 523. As a result, it is possible to prevent kickback when the potential of the node N 24 of the first load transistor N 21 side is reversed, the propagation of the comparator 50 of the other pixel column, caused by the kickback The occurrence of streaking can be suppressed.
  • the inverter circuit 524 is provided as the electrical separation circuit.
  • the present invention is not limited to the inverter circuit 524, and the same circuit may be used even if a buffer circuit is used instead of the inverter circuit 524, for example. Actions and effects can be obtained.
  • the fifth embodiment is a modification of the first embodiment and is an example using a transistor having a conductivity type opposite to that of the first embodiment. That is, in the first embodiment, the differential amplifier 51 has a P-channel input, whereas in the fifth embodiment, the differential amplifier 51 has an N-channel input.
  • FIG. 19 shows a circuit configuration of the comparator according to the fifth embodiment.
  • the comparator 50D includes a differential amplifier 51, a first capacitor C 31 , a second capacitor C 32 , a third capacitor C 33 , a first switch transistor NT 33 , a second capacitor A switch transistor NT 34 and a capacitor 52 are provided.
  • the first switch transistor NT 33 and the second switch transistor NT 34 are composed of N-channel MOS transistors, but may be composed of P-channel MOS transistors.
  • the differential amplifier 51 includes a first differential transistor NT 31 , a second differential transistor NT 32 , a current source I 31 , a first load transistor PT 31 , and a second load transistor PT 32. Yes.
  • the first differential transistor NT 31 and the second differential transistor NT 32 are N-channel MOS transistors, and the first load transistor PT 31 and the second load transistor PT 32 are P-channel MOS transistors. Become.
  • a first differential transistor NT 31 and the second differential transistor NT 32 constitute a differential pair.
  • the current source I 31 is connected between the common source connection node of the first differential transistor NT 31 and the second differential transistor NT 32 and the ground GND.
  • the first load transistor PT 31 has a diode-connected configuration and is connected in series with the first differential transistor NT 31 .
  • Second load transistor PT 32 is connected in series to the second differential transistor NT 32.
  • the first load transistor PT 31 and the second load transistor PT 32 constitute a current mirror circuit by connecting gate electrodes in common.
  • the common connection node N 31 of the second differential transistor NT 32 and the second load transistor PT 32 is provided as an output node of the differential amplifier 51, through the output terminal T 30 from the output node N 31 An output signal OUT is derived.
  • Each source electrode of the first load transistor PT 31 and the second load transistor PT 32 is connected to a node of the power supply voltage V DD .
  • First capacitor C 31 includes an input terminal T 31 of the pixel signal VSL is connected between the gate electrode of the first differential transistor NT 31, the input capacitance for the pixel signal VSL.
  • the second capacitive element C 32 is connected between the input terminal T 32 of the reference signal RAMP and the gate electrode of the first differential transistor NT 31 and serves as an input capacitance for the reference signal RAMP.
  • the first differential transistor NT 31 uses a signal obtained by synthesizing the pixel signal VSL and the reference signal RAMP through the first capacitor element C 31 and the second capacitor element C 32 as a gate input.
  • the first switch transistor NT 33 is connected between the gate electrode and the drain electrode of the first differential transistor NT 31 and is input from the timing control unit 17 shown in FIG. 1 via the input terminal T 33. On / off control is performed by the drive signal AZ.
  • the second switch transistor NT 34 is connected between the gate electrode and the drain electrode of the second differential transistor NT 32 , and the drive signal AZ input from the timing control unit 17 via the input terminal T 33. The on / off control is performed by.
  • the third capacitive element C 33 is connected between the gate electrode of the second differential transistor NT 32 and the input terminal T 34 of the predetermined voltage REF.
  • the second differential transistor NT 32 uses a predetermined voltage REF, for example, a GND level applied through the terminal T 34 as a gate input via the third capacitive element C 33 .
  • the capacitor unit 52 is connected between a common connection node N 34 between the first differential transistor PT 31 and the first load transistor NT 31 and a terminal T 35 to which a predetermined voltage REF is applied.
  • Capacitor section 52 an action to put kickback and the negative signal at the inverted output signal OUT of the comparator 50D, a node of a predetermined voltage REF through the terminal T 35. Due to the action of the capacitor 52, the fluctuation of the predetermined voltage REF due to the kickback can be suppressed, so that the occurrence of streaking due to the kickback can be suppressed.
  • the first differential transistor NT 31 , the second differential transistor NT 32 , the first load transistor PT 31 , the second load transistor PT 32 , The switch transistor NT 33 and the second switch transistor NT 34 have a conductivity type opposite to that in the first embodiment.
  • the same operation and effect as those of the comparator 50A according to the first embodiment can be obtained. That is, by the action of the capacitor unit 52, a signal having a phase opposite to that of the kickback at the time of inversion of the output signal OUT of the comparator 50D is input to the predetermined voltage REF, thereby suppressing fluctuation of the predetermined voltage REF due to kickback. Can do. Therefore, it is possible to suppress the occurrence of streaking due to kickback when the output signal OUT of the comparator 50D is inverted.
  • the second embodiment of the present disclosure is based on the premise of a comparator including a first amplifying unit and a second amplifying unit that are connected in cascade, and the comparator reduces the kickback amount itself and suppresses the occurrence of streaking.
  • the first amplification unit at the front stage is composed of a differential amplifier
  • the second amplification unit at the rear stage is composed of an output amplifier connected in cascade with the differential amplifier. That is, the comparator according to the second embodiment includes a differential amplifier and an output amplifier connected in cascade.
  • the differential amplifier corresponds to the differential amplifier 51 in the comparator according to the first embodiment.
  • the differential amplifier 51 in the previous stage by inputting a signal having a phase opposite to that of the kickback to the predetermined voltage REF, fluctuation of the predetermined voltage REF due to kickback is suppressed, and streaking caused by kickback is performed. It is trying to suppress the occurrence of.
  • the fluctuation of the predetermined voltage REF due to the kickback is suppressed by inputting a signal having a phase opposite to that of the kickback into the predetermined voltage REF. The occurrence of streaking due to this is suppressed.
  • the power consumption of the analog-digital conversion unit 14 can be reduced and the power consumption of the CMOS image sensor 1 can be reduced. Since the occurrence of streaking due to kickback can be suppressed, a high-quality captured image can be obtained.
  • Example 6 is a basic configuration example of a comparator according to the second embodiment of the present disclosure.
  • FIG. 20 shows a circuit configuration of the comparator according to the sixth embodiment.
  • the comparator 50E includes a preceding circuit portion including a differential amplifier 51 serving as a first amplifying unit and a subsequent circuit portion including an output amplifier 53 serving as a second amplifying unit.
  • the circuit portion in the previous stage is a differential circuit composed of a first differential transistor NT 31 , a second differential transistor NT 32 , a current source I 31 , a first load transistor PT 31 , and a second load transistor PT 32.
  • An amplifier 51 is provided.
  • the previous stage circuit portion includes a first capacitive element C 31 , a second capacitive element C 32 , a first switch transistor NT 33 , and a second switch transistor NT 34 . ing.
  • the previous circuit portion has the same circuit configuration as the circuit portion of the comparator 50D according to the fifth embodiment. That is, the differential amplifier 51 has an N-channel input circuit configuration in which the first differential transistor NT 31 and the second differential transistor NT 32 are N-channel MOS transistors. However, this is different from the circuit configuration of the comparator 50D according to the fifth embodiment in that the differential amplifier 51 is not provided with the capacitor 52.
  • the pixel signal VSL input via the input terminal T 31 and the reference signal RAMP input via the input terminal T 32 are connected to the first capacitor element C 31 and the first capacitor element C 31 .
  • the two capacitive elements C 32 are combined and become the gate input of the first differential transistor NT 31 .
  • the first switch transistor NT 33 and the second switch transistor NT 34 are on / off controlled by a drive signal AZ 1 input via the input terminal T 33 .
  • the subsequent circuit portion includes a capacitive element C 30 and an output amplifier 53 that is a second amplification unit.
  • Capacitive element C 30 is the N 31 (common connection node of the second differential transistor NT 32 and the second load transistor PT 32) output node of the high potential side power supply voltage V DD node and the differential amplifier 51 Connected between.
  • the capacitive element C30 performs band limitation on the output signal OUT ′ of the differential amplifier 51, thereby removing noise included in the output signal OUT ′ (that is, removing high-frequency components).
  • the output amplifier 53 has a sample-and-hold circuit configuration including a P-channel MOS transistor PT 41 , an N-channel MOS transistor NT 41 , a capacitive element C 41 , and an N-channel switch transistor NT 42 .
  • MOS transistors PT 41 of P-channel In the output amplifier 53, MOS transistors PT 41 of P-channel, a gate electrode thereof connected to the output node N 31 of the differential amplifier 51, the source electrode is connected to the node of the high potential power supply voltage V DD.
  • the drain electrode In the N-channel MOS transistor NT 41 , the drain electrode is connected to the drain electrode of the P-channel MOS transistor PT 41 , and the source electrode is connected to the ground GND which is a low potential side power source.
  • the capacitive element C 41 is connected between the gate electrode of the N-channel MOS transistor NT 41 and the ground GND.
  • Switching transistor NT 42 is connected, by a drive signal AZ 2 to be inputted via the input terminal T 36 is turned on / off control is performed between the gate electrode and the drain electrode of the MOS transistor NT 41 of the N-channel .
  • the common connection node N 41 between the drain electrode of the P-channel MOS transistor PT 41 and the drain electrode of the N-channel MOS transistor NT 41 is the output node of the output amplifier 53.
  • the output signal of the output amplifier 53 i.e., the output signal OUT of the comparator 50E is derived.
  • the output amplifier 53 includes a capacitor unit 54 in addition to the above configuration.
  • the capacitor 54 is connected between the output node N 41 of the output amplifier 53 and a terminal T 37 to which a predetermined voltage REF is applied.
  • Capacitor portion 54 an action to put kickback and the negative signal at the inverted output signal OUT of the comparator 50E, a node of a predetermined voltage REF through the terminal T 37. Details of the operation and effect of the capacitor 54 connected to the output node N 41 of the output amplifier 53 will be described later.
  • FIGS. 21 and 22 in order to clarify the operation states of the first switch transistor NT 33 and the second switch transistor NT 34 of the differential amplifier 51 and the switch transistor NT 42 of the output amplifier 53. These transistors are illustrated using switch symbols.
  • the timing chart of FIG. 23 shows the drive signal AZ 1 , drive signal AZ 2 , reference signal RAMP, pixel signal VSL, voltage HiZ at node N 32 , voltage VSH at node N 33 , output signal OUT ′ from output amplifier 53, and comparison The timing relationship of the output signal OUT of the device 50E is shown.
  • the drive signal AZ 1 transitions from low to high. Then, since the first switch transistor NT 33 and the second switch transistor NT 34 are turned on (closed), the drain electrode and the gate electrode of the first differential transistor NT 31 are connected, and the second difference The drain electrode and gate electrode of the dynamic transistor NT 32 are connected (see FIG. 21). Further, the reference signal RAMP is set to a predetermined reset level. Further, the floating diffusion FD (see FIG. 2) of the pixel 2 to be read is reset, and the pixel signal VSL is set to the reset level.
  • the auto-zero operation of the differential amplifier 51 is started. That is, the drain electrode and gate electrode of the first differential transistor NT 31 and the drain electrode and gate electrode of the second differential transistor NT 32 converge to the same predetermined voltage (reference voltage).
  • the voltage HiZ of the node N 32 and the voltage VSH of the node N 33 are set to the reference voltage.
  • the drive signal AZ 2 is changed from the low level to the high level.
  • the output amplifier 53 switching transistor NT 42 is turned on (closed) state, to short-circuit between the drain electrode and the gate electrode of the MOS transistor NT 41 of the N-channel (see Figure 21).
  • the auto zero operation of the output amplifier 53 is started.
  • the voltage of the capacitor C 41 is equal to the drain voltage of the MOS transistor NT 41 of the N channel, the charge in the capacitor C 41 is accumulated.
  • the drive signal AZ 2 is changed from high level to low level.
  • the output amplifier 53, switching transistor NT 42 is turned off (open) state, the auto-zero operation of the output amplifier 53 is completed (see FIG. 22).
  • the switch transistor NT 42 is even after the off state, the voltage of the capacitor C 41 is held as it is applied to the gate electrode of the MOS transistor NT 41 of the N-channel. Accordingly, MOS transistor NT 41 of the N-channel functions as a current source switching transistor NT 42 is flowed about the same current as in the ON state.
  • the drive signal AZ 1 transitions from high to low.
  • the first switch transistor NT 33 and the second switch transistor NT 34 are turned off (open), and the auto-zero operation of the differential amplifier 51 is completed (see FIG. 22).
  • the voltage HiZ of the node N 32 is held at the reference voltage because the pixel signal VSL and the reference signal RAMP do not change.
  • the voltage VSH of the node N 33 is held at the reference voltage by the charge accumulated in the third capacitor element C 33 .
  • the voltage of the reference signal RAMP is lowered from the reset level by a predetermined value.
  • the voltage HiZ at the node N 32 decreases and falls below the voltage (reference voltage) VSH at the node N 33 , whereby the output signal OUT ′ of the differential amplifier 51 becomes low level.
  • the output MOS transistor PT 41 of P-channel amplifiers 53 are turned on, the output signal of the output amplifier 53, i.e., the output signal OUT of the comparator 50E Become high level. That is, the output amplifier 53 inverts, amplifies and outputs the level of the output signal OUT ′ of the differential amplifier 51.
  • the reference signal RAMP starts increasing linearly, and accordingly, the voltage HiZ of the node N 32 also increases linearly.
  • the counter circuit 142 (see FIG. 3) starts a counting operation. Thereafter, when the voltage HiZ at the node N 32 exceeds the voltage (reference voltage) VSH at the node N 33 , the output signal OUT ′ of the differential amplifier 51 is inverted and becomes a high level. The count value of the counter circuit 142 when the output signal OUT ′ is inverted to the high level is held in the latch circuit 143 (see FIG. 3) as the value of the P-phase (reset level) pixel signal VSL.
  • the voltage of the reference signal RAMP is set to the reset voltage. Further, when the transfer transistor 22 of the pixel 2 is turned on, the charge accumulated in the photodiode 21 during the exposure period is transferred to the floating diffusion FD, and the pixel signal VSL is set to the signal level. As a result, the voltage HiZ at the node N 32 decreases by a value corresponding to the signal level, falls below the voltage (reference voltage) VSH at the node N 33 , and the output signal OUT ′ of the differential amplifier 51 is inverted to a low level.
  • the reference signal RAMP starts to increase linearly.
  • the voltage HiZ of the node N 32 also increases linearly.
  • the counter circuit 142 starts a counting operation.
  • the output signal OUT ′ of the differential amplifier 51 is inverted and becomes a high level.
  • MOS transistor PT 41 of P-channel output amplifier 53 is turned off, the output signal OUT of the comparator 50E is low.
  • the count value of the counter circuit 142 when the output signal OUT ′ is inverted to a high level is held in the latch circuit 143 as the value of the D-phase (signal level) pixel signal VSL. Further, the latch circuit 143 obtains a difference between the D-phase pixel signal VSL and the P-phase pixel signal VSL read out between the time t 25 and the time t 26 , thereby performing CDS as noise removal processing. I do. In this way, analog-digital conversion of the analog pixel signal VSL is performed.
  • time t 29 to time t 37 Thereafter, from time t 29 to time t 37 , the same operation as at time t 21 to time t 29 is repeated.
  • the output amplifier 53 is the level of the output signal OUT ′ of the differential amplifier 51, as is apparent from the above-described operation description. Is inverted, amplified and output. Therefore, the potential of the node N 34 and the potential of the node N 41 have the same polarity. Further, when the potential of the node N 34 is A, the potential of the node N 31 is B, and the potential of the node N 41 is C, the amplitude relationship between these potentials A, B, C is A ⁇ B ⁇ C.
  • the amplitude of the potential A at the node N 34 is smaller than the potential B at the node N 31 . Therefore, for example, in the case of adopting a configuration in which the capacitor unit 52 is connected to the node N 34 in the differential amplifier 51 in the previous stage as in the case of the comparator 50D according to the fifth embodiment (see FIG. 19), the potential of the node N 31 In order to cancel kickback to the predetermined voltage REF at the time of inversion of B, a large capacitance value is required as the capacitance unit 52.
  • the comparator 50E in the output amplifier 53 in the subsequent stage, the node N 41 having the same amplitude as the potential A of the node N 34 and the terminal to which the predetermined voltage REF is applied.
  • a configuration is adopted in which the capacitor 54 is connected to T 37 .
  • the capacitance value of the capacitance unit 54 can be small compared with the case where the configuration in which the differential amplifier 51 of the previous stage is connected to the node N 34 , the area necessary for forming the capacitance unit 54 can be suppressed to be small. Can do.
  • the capacity unit 54 can be configured such that the capacity value is variable, similarly to the capacity unit 52 according to the first embodiment. Further, as the capacitor 54, a capacitor according to the first to third examples of the second to fourth embodiments can be used.
  • the output amplifier 53 is not limited to the circuit configuration shown in FIG.
  • FIG. 24 can be a circuit configuration formed by connecting the resistor element R in series with the MOS transistors PT 41 of P-channel.
  • FIG. 25 a circuit configuration in which an N-channel MOS transistor NT 43 connected in series to a P-channel MOS transistor PT 41 is diode-connected with a gate electrode and a drain electrode connected thereto. can do.
  • FIG. 26 a circuit configuration may be employed in which the bias voltage BIAS is supplied to an N-channel MOS transistor NT 44 connected in series to a P-channel MOS transistor PT 41 .
  • the seventh embodiment is an example in which a capacitor unit is provided in both the first amplifying unit and the second amplifying unit in the comparator including the first amplifying unit and the second amplifying unit that are connected in cascade.
  • FIG. 27 shows a circuit configuration of the comparator according to the seventh embodiment.
  • the comparator 50F according to the seventh embodiment includes a preceding circuit portion including the differential amplifier 51 serving as the first amplifying unit and an output amplifier 53 serving as the second amplifying unit. It is comprised from the circuit part of the back
  • the differential amplifier 51 In the differential amplifier 51, the common connection node N 34 of the first differential transistor PT 31 and the first load transistor NT 31, between a terminal T 35 to a predetermined voltage REF is applied, the capacitor section 52 It is connected. Capacitor section 52, the kickback and the negative-phase signal at the inverted output signal OUT 'of the differential amplifier 51, an action to put through the terminal T 35 to a node of a predetermined voltage REF.
  • the capacitance portion 54 is connected in the output amplifier 53.
  • Capacitor portion 54 an action to put kickback and the negative signal at the inverted output signal OUT of the comparator 50F, a node of a predetermined voltage REF through the terminal T 37.
  • the capacitance units (52, 54) are provided in both the differential amplifier 51 and the output amplifier 53, and the differential amplifier 51 and the output amplifier 53 are configured in two stages.
  • a signal having a phase opposite to that of the kickback is input to a node of a predetermined voltage REF.
  • the fluctuation of the predetermined voltage REF due to kickback can be suppressed by the action of the capacitor 52 and the capacitor 54, the occurrence of streaking due to kickback can be more reliably suppressed. .
  • the capacity unit 54 can be configured such that the capacity value is variable, similarly to the capacity unit 52 according to the first embodiment. Further, as the capacitor 54, a capacitor according to the first to third examples of the second to fourth embodiments can be used.
  • the output amplifier 53 can have the circuit configuration shown in FIGS.
  • the eighth embodiment is a modification of the sixth embodiment and includes a clamp circuit.
  • FIG. 28 shows a circuit configuration of the comparator according to the eighth embodiment.
  • the comparator 50G according to the eighth embodiment has a configuration in which a clamp circuit 55 is provided in the output amplifier 53 in the comparator 50E according to the sixth embodiment.
  • the clamp circuit 55 is not necessarily one of the components of the output amplifier 53.
  • Clamp circuit 55 for example, a node of the high potential power supply voltage V DD, an input node of the output amplifier 53, i.e., MOS transistor NT of the connected N-channel between the gate electrode of the MOS transistor PT 41 of P-channel It consists of 43 .
  • the gate electrode of the N-channel MOS transistor NT 43 is connected to the output node N 41 of the output amplifier 53.
  • the N-channel MOS transistor NT 43 is turned on (conductive state) when the output level of the output amplifier 53 is higher than the input level of the output amplifier 53, and the output node N 31 (ie, the differential amplifier 51).
  • the potential of the input node of the output amplifier 53 is clamped to a predetermined potential, specifically the power supply voltage V DD .
  • the case of the comparator 50G according to the eighth embodiment in which the clamp circuit 55 does not exist will be described.
  • the clamp circuit 55 is not present, after the output of the differential amplifier 51 is inverted, the potential of the output node N 31 of the differential amplifier 51 becomes too low, so since no current flows through the second differential transistor NT 32
  • the tail current flowing through the current source I 31 changes.
  • the power supply current flowing through the power supply line connected to the comparator 50G changes, and the IR drop changes.
  • the operating point of another comparator connected to the power supply line changes, which causes streaking.
  • the comparator 50G according to the eighth embodiment employs a configuration including a clamp circuit 55.
  • the output of the comparator 50G is inverted because the output signal OUT of the output amplifier 53 is lower than the output signal OUT ′ of the differential amplifier 51, that is, the input signal of the output amplifier 53.
  • the N-channel MOS transistor NT 43 of the clamp circuit 55 is turned on when the output level of the output amplifier 53 is higher than the input level of the output amplifier 53, so that the output node N 31 of the differential amplifier 51 The potential is clamped to the power supply voltage V DD .
  • the clamp circuit 55 By the action of the clamp circuit 55, after inversion of the output of the comparator 50G, i.e., after the reversal of the output of the differential amplifier 51, the potential of the output node N 31 of the differential amplifier 51 is clamped to the power supply voltage V DD The tail current flowing through the current source I 31 does not change. As a result, the occurrence of streaking due to the IR drop of the power supply line can be suppressed.
  • the clamp circuit 55 operates only when the output level of the output amplifier 53 becomes sufficiently higher than the input level of the output amplifier 53. Therefore, the provision of the clamp circuit 55 does not adversely affect the characteristics relating to the inversion of the comparator 50G.
  • the current necessary for the operation of the clamp circuit 55 is supplied by the current source I 31 . Therefore, the current that the differential amplifier 51 draws from the power source is an almost constant current value as originally, and does not cause fluctuations in the power source current.
  • FIG. 29A shows a change in tail current with respect to the voltage HiZ of the node N 32 .
  • FIG. 29B shows an operation waveform when the output of the comparator 50G is inverted
  • FIG. 29C shows a change in tail current with respect to time.
  • 29A, 29B, and 29C the case where the clamp circuit 55 is provided is indicated by a solid line, and the case where the clamp circuit 55 is not provided is indicated by a broken line.
  • the voltage HiZ of the node N 32 is indicated by a one-dot chain line
  • the output signal OUT ′ of the differential amplifier 51 is indicated by a solid line / broken line
  • the output signal OUT of the comparator 50G is indicated by a broken line.
  • both the differential amplifier 51 and the output amplifier 53 have a capacitance unit (52, 54). You may make it take the structure which provides.
  • the ninth embodiment is a modification of the eighth embodiment, in which a transistor having a conductivity type opposite to that of the ninth embodiment is used. That is, in the eighth embodiment, the differential amplifier 51 has an N channel input, whereas in the ninth embodiment, the differential amplifier 51 has a P channel input.
  • FIG. 30 shows a circuit configuration of the comparator according to the ninth embodiment.
  • the previous circuit portion includes the first differential transistor PT 21 , the second differential transistor PT 22 , the current source I 21 , the first load transistor NT 21 , and the first differential transistor PT 21 . and a differential amplifier 51 consisting of two load transistors NT 22.
  • the circuit portion in the previous stage includes the first capacitor element C 21 , the second capacitor element C 22 , the third capacitor element C 23 , the first switch transistor PT 23 , and the second capacitor element C 21 . and it has a switching transistor PT 24.
  • the circuit portion in the previous stage has the same circuit configuration as the circuit portion of the comparator 50A according to the first embodiment. That is, the differential amplifier 51 has a P-channel input circuit configuration in which the first differential transistor PT 21 and the second differential transistor PT 22 are P-channel MOS transistors. However, it differs from the circuit configuration of the comparator 50A according to the first embodiment in that the differential amplifier 51 is not provided with the capacitor 52.
  • the pixel signal VSL input via the input terminal T 21 and the reference signal RAMP input via the input terminal T 22 are connected to the first capacitor C 21 and the first capacitor C 21 . synthesized through second capacitor C 22, the gate input of the first differential transistor PT 21.
  • the first switch transistor PT 23 and the second switch transistor PT 24 are on / off controlled by the drive signal AZ 1 input via the input terminal T 23 .
  • the subsequent circuit portion is composed of a capacitive element C 30 and an output amplifier 53.
  • Capacitive element C 30 is connected between the N 21 and the ground (common connection node between the second differential transistor NT 22 and the second load transistor NT 22) output node of the differential amplifier 51.
  • the capacitive element C30 performs band limitation on the output signal OUT ′ of the differential amplifier 51, thereby removing noise included in the output signal OUT ′.
  • the output amplifier 53 has a sample-and-hold circuit configuration including an N-channel MOS transistor NT 51 , a P-channel MOS transistor PT 51 , a capacitive element C 51 , and a P-channel switch transistor PT 52 .
  • MOS transistor NT 51 of the N channel gate electrode connected to the output node N 21 of the differential amplifier 51 is connected to the ground source electrode is a low potential power supply.
  • the drain electrode is connected to the N-channel MOS transistor NT 51
  • the source electrode is connected to the node of the high potential side power supply voltage V DD .
  • the capacitive element C 41 is connected between the node of the high potential side power supply voltage V DD and the gate electrode of the P-channel MOS transistor PT 51 .
  • the switch transistor PT 52 is connected between the gate electrode and the drain electrode of the P-channel MOS transistor PT 51 , and is turned on / off by a drive signal AZ 2 input via the input terminal T 26. .
  • a common connection node N 51 between the N-channel MOS transistor NT 51 and the P-channel MOS transistor PT 51 is an output node of the output amplifier 53, and the output node N 51 through the output terminal T 20, the output signal of the output amplifier 53, i.e., the output signal OUT of the comparator 50H is derived.
  • the output amplifier 53 includes a capacitor unit 54 in addition to the above configuration.
  • the capacitor 54 is connected between the output node N 51 of the output amplifier 53 and a terminal T 27 to which a predetermined voltage REF is applied.
  • Capacitor portion 54 an action the kickback and the negative signal at the inverted output signal OUT of the comparator 50H, put through the terminal T 27 to a node of a predetermined voltage REF.
  • the output amplifier 53 is provided with a clamp circuit 55.
  • the clamp circuit 55 is not necessarily one of the components of the output amplifier 53.
  • Clamp circuit 55 for example, an input node of the output amplifier 53, i.e., and a P-channel MOS transistors PT 53 connected between the gate electrode and the ground of the N-channel MOS transistor NT 51.
  • the gate electrode of the P-channel MOS transistor PT 53 is connected to the output node N 51 of the output amplifier 53.
  • the P-channel MOS transistor PT 53 is turned on when the output level of the output amplifier 53 is lower than the input level of the output amplifier 53, and the output node N 21 of the differential amplifier 51 (that is, the output amplifier 53).
  • the potential of the input node) is clamped to a predetermined potential, specifically a ground potential.
  • the case of the comparator 50H according to the ninth embodiment in which the clamp circuit 55 does not exist will be described. If the clamp circuit 55 is not present, if the potential of the output node N 21 of the differential amplifier 51 becomes too high after the output of the differential amplifier 51 is inverted, no current flows through the second differential transistor PT 22. The tail current flowing through the current source I 21 changes. When the change in the tail current changes, the power supply current flowing through the power supply line connected to the comparator 50H changes, and the IR drop changes. When the IR drop changes, the operating point of another comparator connected to the power supply line changes, which causes streaking.
  • the comparator 50H according to the ninth embodiment employs a configuration including a clamp circuit 55.
  • the output of the comparator 50H is inverted because the output signal OUT of the output amplifier 53 is higher than the output signal OUT ′ of the differential amplifier 51, that is, the input signal of the output amplifier 53.
  • the P-channel MOS transistor PT 53 of the clamp circuit 55 is turned on when the output level of the output amplifier 53 is lower than the input level of the output amplifier 53, and the output node N 21 of the differential amplifier 51 is turned on. Clamp the potential to ground potential.
  • the clamp circuit 55 By the action of the clamp circuit 55, after inversion of the output of the comparator 50H, i.e., because after the reversal of the output of the differential amplifier 51, the potential of the output node N 21 of the differential amplifier 51 is clamped to the ground potential, current The tail current flowing through the source I 31 does not change. As a result, the occurrence of streaking due to the IR drop of the power supply line can be suppressed.
  • the clamp circuit 55 operates only when the output level of the output amplifier 53 becomes sufficiently lower than the input level of the output amplifier 53. Therefore, the provision of the clamp circuit 55 does not adversely affect the characteristics relating to the inversion of the comparator 50H.
  • the current necessary for the operation of the clamp circuit 55 is supplied by the current source I 31 . Therefore, the current that the differential amplifier 51 draws from the power source is an almost constant current value as originally, and does not cause fluctuations in the power source current.
  • FIG 31A the change in tail current to voltage HiZ node N 22.
  • FIG. 31B shows an operation waveform when the output of the comparator 50H is inverted
  • FIG. 31C shows a change in tail current with respect to time.
  • the case where the clamp circuit 55 is provided is indicated by a solid line
  • the case where the clamp circuit 55 is not provided is indicated by a broken line.
  • the voltage HiZ of the node N 22 is indicated by a one-dot chain line
  • the output signal OUT ′ of the differential amplifier 51 is indicated by a solid line / broken line
  • the output signal OUT of the comparator 50H is indicated by a broken line.
  • both the differential amplifier 51 and the output amplifier 53 have a capacitance unit (52, 54). You may make it take the structure which provides.
  • the technology of the present disclosure is not limited to application to an imaging device that detects the distribution of the amount of incident light of visible light and captures it as an image, but captures the distribution of the incident amount of infrared rays, X-rays, or particles as an image. Applicable to all imaging devices.
  • CMOS image sensor 1 can be used in various devices for sensing light such as visible light, infrared light, ultraviolet light, and X-ray, as shown in FIG. Specific examples of various devices are listed below.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Beauty, such as a microscope
  • Such action camera or wearable cameras provided by equipment and sports applications such as for the use, such as a camera for monitoring a sports state of the apparatus, groves and crops that are provided for use in, is provided for use in agricultural equipment
  • an imaging apparatus such as a digital still camera or a video camera
  • a portable terminal apparatus having an imaging function such as a mobile phone
  • an electronic apparatus such as a copying machine using an imaging element for an image reading unit.
  • FIG. 33 is a block diagram illustrating a configuration of an imaging apparatus that is an example of the electronic apparatus of the present disclosure.
  • the imaging apparatus 100 includes an imaging optical system 101 including a lens group and the like, an imaging unit 102, a DSP (Digital Signal Processor) circuit 103, a frame memory 104, a display apparatus 105, and a recording apparatus 106. , An operation system 107, a power supply system 108, and the like.
  • the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, the operation system 107, and the power supply system 108 are connected to each other via a bus line 109.
  • the imaging optical system 101 captures incident light (image light) from a subject and forms an image on the imaging surface of the imaging unit 102.
  • the imaging unit 102 converts the amount of incident light imaged on the imaging surface by the optical system 101 into an electrical signal for each pixel and outputs the electrical signal as a pixel signal.
  • the DSP circuit 103 performs general camera signal processing, such as white balance processing, demosaic processing, and gamma correction processing.
  • the frame memory 104 is used for storing data as appropriate during the signal processing in the DSP circuit 103.
  • the display device 105 includes a panel type display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the imaging unit 102.
  • the recording device 106 records the moving image or still image captured by the imaging unit 102 on a recording medium such as a portable semiconductor memory, an optical disk, or an HDD (Hard Disk Disk Drive).
  • the operation system 107 issues operation commands for various functions of the imaging apparatus 100 under the operation of the user.
  • the power supply system 108 appropriately supplies various power supplies serving as operation power for the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, and the operation system 107 to these supply targets.
  • the CMOS image sensor 1 to which the technique according to the present disclosure described above is applied can be used as the imaging unit 102.
  • the power consumption can be reduced by reducing the power supply voltage, and the occurrence of streaking due to kickback at the time of inversion of the comparator can be suppressed. Therefore, it is possible to contribute to the reduction in power consumption of the imaging apparatus 100 and to obtain a high-quality captured image with less noise.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be any kind of movement such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, a robot, a construction machine, and an agricultural machine (tractor).
  • FIG. 34 is a block diagram illustrating a schematic configuration example of a vehicle control system 7000 that is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 7000 includes a plurality of electronic control units connected via a communication network 7010.
  • the vehicle control system 7000 includes a drive system control unit 7100, a body system control unit 7200, a battery control unit 7300, a vehicle exterior information detection unit 7400, a vehicle interior information detection unit 7500, and an integrated control unit 7600. .
  • the communication network 7010 for connecting the plurality of control units conforms to an arbitrary standard such as CAN (Controller Area Network), LIN (Local Interconnect Network), LAN (Local Area Network), or FlexRay (registered trademark). It may be an in-vehicle communication network.
  • Each control unit includes a microcomputer that performs arithmetic processing according to various programs, a storage unit that stores programs executed by the microcomputer or parameters used for various calculations, and a drive circuit that drives various devices to be controlled. Is provided.
  • Each control unit includes a network I / F for communicating with other control units via a communication network 7010, and is connected to devices or sensors inside and outside the vehicle by wired communication or wireless communication. A communication I / F for performing communication is provided. In FIG.
  • control unit 7600 as a functional configuration of the integrated control unit 7600, a microcomputer 7610, a general-purpose communication I / F 7620, a dedicated communication I / F 7630, a positioning unit 7640, a beacon receiving unit 7650, an in-vehicle device I / F 7660, an audio image output unit 7670, An in-vehicle network I / F 7680 and a storage unit 7690 are illustrated.
  • other control units include a microcomputer, a communication I / F, a storage unit, and the like.
  • the drive system control unit 7100 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 7100 includes a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism that adjusts and a braking device that generates a braking force of the vehicle.
  • the drive system control unit 7100 may have a function as a control device such as ABS (Antilock Brake System) or ESC (Electronic Stability Control).
  • a vehicle state detection unit 7110 is connected to the drive system control unit 7100.
  • the vehicle state detection unit 7110 includes, for example, a gyro sensor that detects the angular velocity of the rotational movement of the vehicle body, an acceleration sensor that detects the acceleration of the vehicle, an operation amount of an accelerator pedal, an operation amount of a brake pedal, and steering of a steering wheel. At least one of sensors for detecting an angle, an engine speed, a rotational speed of a wheel, or the like is included.
  • the drive system control unit 7100 performs arithmetic processing using a signal input from the vehicle state detection unit 7110, and controls an internal combustion engine, a drive motor, an electric power steering device, a brake device, or the like.
  • the body system control unit 7200 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 7200 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a blinker, or a fog lamp.
  • the body control unit 7200 can be input with radio waves or various switch signals transmitted from a portable device that substitutes for a key.
  • the body system control unit 7200 receives input of these radio waves or signals, and controls a door lock device, a power window device, a lamp, and the like of the vehicle.
  • the battery control unit 7300 controls the secondary battery 7310 that is a power supply source of the drive motor according to various programs. For example, information such as battery temperature, battery output voltage, or remaining battery capacity is input to the battery control unit 7300 from a battery device including the secondary battery 7310. The battery control unit 7300 performs arithmetic processing using these signals, and controls the temperature adjustment of the secondary battery 7310 or the cooling device provided in the battery device.
  • the outside information detection unit 7400 detects information outside the vehicle on which the vehicle control system 7000 is mounted.
  • the outside information detection unit 7400 is connected to at least one of the imaging unit 7410 and the outside information detection unit 7420.
  • the imaging unit 7410 includes at least one of a ToF (Time Of Flight) camera, a stereo camera, a monocular camera, an infrared camera, and other cameras.
  • the outside information detection unit 7420 detects, for example, current weather or an environmental sensor for detecting weather, or other vehicles, obstacles, pedestrians, etc. around the vehicle equipped with the vehicle control system 7000. At least one of the surrounding information detection sensors.
  • the environmental sensor may be, for example, at least one of a raindrop sensor that detects rainy weather, a fog sensor that detects fog, a sunshine sensor that detects sunlight intensity, and a snow sensor that detects snowfall.
  • the ambient information detection sensor may be at least one of an ultrasonic sensor, a radar device, and a LIDAR (Light Detection and Ranging, Laser Imaging Detection and Ranging) device.
  • the imaging unit 7410 and the outside information detection unit 7420 may be provided as independent sensors or devices, or may be provided as a device in which a plurality of sensors or devices are integrated.
  • FIG. 35 shows an example of installation positions of the imaging unit 7410 and the vehicle outside information detection unit 7420.
  • the imaging units 7910, 7912, 7914, 7916, and 7918 are provided at, for example, at least one of the front nose, the side mirror, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior of the vehicle 7900.
  • An imaging unit 7910 provided in the front nose and an imaging unit 7918 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 7900.
  • Imaging units 7912 and 7914 provided in the side mirror mainly acquire an image of the side of the vehicle 7900.
  • An imaging unit 7916 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 7900.
  • the imaging unit 7918 provided on the upper part of the windshield in the passenger compartment is mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or
  • FIG. 35 shows an example of shooting ranges of the respective imaging units 7910, 7912, 7914, and 7916.
  • the imaging range a indicates the imaging range of the imaging unit 7910 provided in the front nose
  • the imaging ranges b and c indicate the imaging ranges of the imaging units 7912 and 7914 provided in the side mirrors, respectively
  • the imaging range d The imaging range of the imaging part 7916 provided in the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 7910, 7912, 7914, and 7916, an overhead image when the vehicle 7900 is viewed from above is obtained.
  • the vehicle outside information detection units 7920, 7922, 7924, 7926, 7928, and 7930 provided on the front, rear, sides, corners of the vehicle 7900 and the upper part of the windshield in the vehicle interior may be, for example, an ultrasonic sensor or a radar device.
  • the vehicle outside information detection units 7920, 7926, and 7930 provided on the front nose, the rear bumper, the back door, and the windshield in the vehicle interior of the vehicle 7900 may be, for example, LIDAR devices.
  • These outside information detection units 7920 to 7930 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, and the like.
  • the vehicle exterior information detection unit 7400 causes the imaging unit 7410 to capture an image outside the vehicle and receives the captured image data. Further, the vehicle exterior information detection unit 7400 receives detection information from the vehicle exterior information detection unit 7420 connected thereto. When the vehicle exterior information detection unit 7420 is an ultrasonic sensor, a radar device, or a LIDAR device, the vehicle exterior information detection unit 7400 transmits ultrasonic waves, electromagnetic waves, or the like, and receives received reflected wave information.
  • the outside information detection unit 7400 may perform an object detection process or a distance detection process such as a person, a car, an obstacle, a sign, or a character on a road surface based on the received information.
  • the vehicle exterior information detection unit 7400 may perform environment recognition processing for recognizing rainfall, fog, road surface conditions, or the like based on the received information.
  • the vehicle outside information detection unit 7400 may calculate a distance to an object outside the vehicle based on the received information.
  • the outside information detection unit 7400 may perform image recognition processing or distance detection processing for recognizing a person, a car, an obstacle, a sign, a character on a road surface, or the like based on the received image data.
  • the vehicle exterior information detection unit 7400 performs processing such as distortion correction or alignment on the received image data, and combines the image data captured by the different imaging units 7410 to generate an overhead image or a panoramic image. Also good.
  • the vehicle exterior information detection unit 7400 may perform viewpoint conversion processing using image data captured by different imaging units 7410.
  • the vehicle interior information detection unit 7500 detects vehicle interior information.
  • a driver state detection unit 7510 that detects the driver's state is connected to the in-vehicle information detection unit 7500.
  • Driver state detection unit 7510 may include a camera that captures an image of the driver, a biosensor that detects biometric information of the driver, a microphone that collects sound in the passenger compartment, and the like.
  • the biometric sensor is provided, for example, on a seat surface or a steering wheel, and detects biometric information of an occupant sitting on the seat or a driver holding the steering wheel.
  • the vehicle interior information detection unit 7500 may calculate the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 7510, and determines whether the driver is asleep. May be.
  • the vehicle interior information detection unit 7500 may perform a process such as a noise canceling process on the collected audio signal.
  • the integrated control unit 7600 controls the overall operation in the vehicle control system 7000 according to various programs.
  • An input unit 7800 is connected to the integrated control unit 7600.
  • the input unit 7800 is realized by a device that can be input by a passenger, such as a touch panel, a button, a microphone, a switch, or a lever.
  • the integrated control unit 7600 may be input with data obtained by recognizing voice input through a microphone.
  • the input unit 7800 may be, for example, a remote control device using infrared rays or other radio waves, or may be an external connection device such as a mobile phone or a PDA (Personal Digital Assistant) that supports the operation of the vehicle control system 7000. May be.
  • the input unit 7800 may be, for example, a camera.
  • the passenger can input information using a gesture.
  • data obtained by detecting the movement of the wearable device worn by the passenger may be input.
  • the input unit 7800 may include, for example, an input control circuit that generates an input signal based on information input by a passenger or the like using the input unit 7800 and outputs the input signal to the integrated control unit 7600.
  • a passenger or the like operates the input unit 7800 to input various data or instruct a processing operation to the vehicle control system 7000.
  • the storage unit 7690 may include a ROM (Read Only Memory) that stores various programs executed by the microcomputer, and a RAM (Random Access Memory) that stores various parameters, calculation results, sensor values, and the like.
  • the storage unit 7690 may be realized by a magnetic storage device such as an HDD (Hard Disc Drive), a semiconductor storage device, an optical storage device, a magneto-optical storage device, or the like.
  • General-purpose communication I / F 7620 is a general-purpose communication I / F that mediates communication with various devices existing in the external environment 7750.
  • General-purpose communication I / F7620 is a cellular communication protocol such as GSM (registered trademark) (Global System of Mobile communications), WiMAX, LTE (Long Term Evolution) or LTE-A (LTE-Advanced), or a wireless LAN (Wi-Fi). (Also referred to as (registered trademark)) and other wireless communication protocols such as Bluetooth (registered trademark) may be implemented.
  • GSM Global System of Mobile communications
  • WiMAX Wireless LAN
  • LTE Long Term Evolution
  • LTE-A Long Term Evolution-A
  • Wi-Fi wireless LAN
  • Bluetooth registered trademark
  • the general-purpose communication I / F 7620 is connected to a device (for example, an application server or a control server) existing on an external network (for example, the Internet, a cloud network, or an operator-specific network) via, for example, a base station or an access point. May be.
  • the general-purpose communication I / F 7620 is a terminal (for example, a driver, a pedestrian or a store terminal, or an MTC (Machine Type Communication) terminal) that exists in the vicinity of the vehicle using, for example, P2P (Peer To Peer) technology. You may connect with.
  • the dedicated communication I / F 7630 is a communication I / F that supports a communication protocol formulated for use in vehicles.
  • the dedicated communication I / F 7630 is a standard protocol such as WAVE (Wireless Access in Vehicle Environment), DSRC (Dedicated Short Range Communications), or cellular communication protocol, which is a combination of the lower layer IEEE 802.11p and the upper layer IEEE 1609. May be implemented.
  • the dedicated communication I / F 7630 typically includes vehicle-to-vehicle communication, vehicle-to-infrastructure communication, vehicle-to-home communication, and vehicle-to-pedestrian communication. ) Perform V2X communication, which is a concept that includes one or more of the communications.
  • the positioning unit 7640 receives, for example, a GNSS signal from a GNSS (Global Navigation Satellite System) satellite (for example, a GPS signal from a GPS (Global Positioning System) satellite), performs positioning, and performs latitude, longitude, and altitude of the vehicle.
  • the position information including is generated.
  • the positioning unit 7640 may specify the current position by exchanging signals with the wireless access point, or may acquire position information from a terminal such as a mobile phone, PHS, or smartphone having a positioning function.
  • the beacon receiving unit 7650 receives, for example, radio waves or electromagnetic waves transmitted from a radio station installed on the road, and acquires information such as the current position, traffic jam, closed road, or required time. Note that the function of the beacon receiving unit 7650 may be included in the dedicated communication I / F 7630 described above.
  • the in-vehicle device I / F 7660 is a communication interface that mediates the connection between the microcomputer 7610 and various in-vehicle devices 7760 present in the vehicle.
  • the in-vehicle device I / F 7660 may establish a wireless connection using a wireless communication protocol such as a wireless LAN, Bluetooth (registered trademark), NFC (Near Field Communication), or WUSB (Wireless USB).
  • the in-vehicle device I / F 7660 is connected to a USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), or MHL (Mobile) via a connection terminal (and a cable if necessary). Wired connection such as High-definition Link) may be established.
  • the in-vehicle device 7760 may include, for example, at least one of a mobile device or a wearable device that a passenger has, or an information device that is carried into or attached to the vehicle.
  • In-vehicle device 7760 may include a navigation device that searches for a route to an arbitrary destination.
  • In-vehicle device I / F 7660 exchanges control signals or data signals with these in-vehicle devices 7760.
  • the in-vehicle network I / F 7680 is an interface that mediates communication between the microcomputer 7610 and the communication network 7010.
  • the in-vehicle network I / F 7680 transmits and receives signals and the like in accordance with a predetermined protocol supported by the communication network 7010.
  • the microcomputer 7610 of the integrated control unit 7600 is connected via at least one of a general-purpose communication I / F 7620, a dedicated communication I / F 7630, a positioning unit 7640, a beacon receiving unit 7650, an in-vehicle device I / F 7660, and an in-vehicle network I / F 7680.
  • the vehicle control system 7000 is controlled according to various programs based on the acquired information. For example, the microcomputer 7610 calculates a control target value of the driving force generation device, the steering mechanism, or the braking device based on the acquired information inside and outside the vehicle, and outputs a control command to the drive system control unit 7100. Also good.
  • the microcomputer 7610 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, following traveling based on inter-vehicle distance, vehicle speed maintaining traveling, vehicle collision warning, or vehicle lane departure warning. You may perform the cooperative control for the purpose. Further, the microcomputer 7610 controls the driving force generator, the steering mechanism, the braking device, or the like based on the acquired information on the surroundings of the vehicle, so that the microcomputer 7610 automatically travels independently of the driver's operation. You may perform the cooperative control for the purpose of driving.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 7610 is information acquired via at least one of the general-purpose communication I / F 7620, the dedicated communication I / F 7630, the positioning unit 7640, the beacon receiving unit 7650, the in-vehicle device I / F 7660, and the in-vehicle network I / F 7680.
  • the three-dimensional distance information between the vehicle and the surrounding structure or an object such as a person may be generated based on the above and local map information including the peripheral information of the current position of the vehicle may be created.
  • the microcomputer 7610 may generate a warning signal by predicting a danger such as a collision of a vehicle, approach of a pedestrian or the like or an approach to a closed road based on the acquired information.
  • the warning signal may be, for example, a signal for generating a warning sound or lighting a warning lamp.
  • the audio image output unit 7670 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to a vehicle occupant or the outside of the vehicle.
  • an audio speaker 7710, a display unit 7720, and an instrument panel 7730 are illustrated as output devices.
  • Display unit 7720 may include at least one of an on-board display and a head-up display, for example.
  • the display portion 7720 may have an AR (Augmented Reality) display function.
  • the output device may be other devices such as headphones, wearable devices such as glasses-type displays worn by passengers, projectors, and lamps.
  • the display device can display the results obtained by various processes performed by the microcomputer 7610 or information received from other control units in various formats such as text, images, tables, and graphs. Display visually. Further, when the output device is an audio output device, the audio output device converts an audio signal made up of reproduced audio data or acoustic data into an analog signal and outputs it aurally.
  • At least two control units connected via the communication network 7010 may be integrated as one control unit.
  • each control unit may be configured by a plurality of control units.
  • the vehicle control system 7000 may include another control unit not shown.
  • some or all of the functions of any of the control units may be given to other control units. That is, as long as information is transmitted and received via the communication network 7010, the predetermined arithmetic processing may be performed by any one of the control units.
  • a sensor or device connected to one of the control units may be connected to another control unit, and a plurality of control units may transmit / receive detection information to / from each other via the communication network 7010. .
  • the technology according to the present disclosure can be applied to, for example, the imaging units 7910, 7912, 7914, 7916, 7918 and the outside information detection units 7920, 7922, 7924, 7926, 7928, 7930 among the configurations described above. Then, by applying the technology according to the present disclosure, it is possible to obtain a high-quality captured image with less noise by suppressing streaking caused by kickback at the time of inversion of the comparator used in the imaging element.
  • a vehicle control system capable of detecting a target with high accuracy can be constructed.
  • a comparator that outputs the comparison result The comparator is Differential pair transistor, A first load transistor connected in series with one transistor of the differential pair; and A second load transistor connected in series to the other transistor of the differential pair;
  • One transistor of the differential pair has a gate input of a signal obtained by combining a pixel signal and a predetermined reference signal,
  • the other transistor of the differential pair has a predetermined voltage as a gate input,
  • a capacitor is connected between a common connection node of one transistor of the differential pair and the first load transistor and a node of a predetermined voltage;
  • Image sensor Image sensor.
  • Each of the pixel signal and the predetermined reference signal serves as a gate input of one transistor of the differential pair via the capacitive element.
  • the predetermined voltage is an arbitrary voltage.
  • [A-4] The capacitance value of the capacitance section is variable.
  • [A-5] The capacitor section is composed of a variable capacitor having a variable capacitance value.
  • [A-6] The capacitive section includes a plurality of capacitive elements and a changeover switch that selects at least one of the multiple capacitive elements based on a control signal.
  • [A-7] The plurality of capacitive elements are composed of capacitive elements having the same capacitance value.
  • the plurality of capacitive elements are composed of capacitive elements having different capacitance values.
  • the capacitor unit includes a separation circuit that electrically separates a control line that supplies a control signal from the changeover switch.
  • the separation circuit is composed of an inverter circuit or a buffer circuit.
  • the first load transistor has a diode-connected configuration.
  • [A-12] The first load transistor and the second load transistor constitute a current mirror circuit.
  • a common connection node between the other transistor of the differential pair and the second load transistor is an output node.
  • the comparator is provided corresponding to the pixel column of the pixel array unit, and is used for an analog-digital converter that converts an analog pixel signal output from the pixel into a digital signal.
  • the analog-digital converter is provided for each pixel column of the pixel array unit or for each of a plurality of pixel columns. The imaging device according to [A-14] above.
  • a comparator that outputs the comparison result The comparator is Differential pair transistor, A first load transistor connected in series with one transistor of the differential pair; and A second load transistor connected in series to the other transistor of the differential pair;
  • One transistor of the differential pair has a gate input of a signal obtained by combining a pixel signal and a predetermined reference signal,
  • the other transistor of the differential pair has a predetermined voltage as a gate input,
  • a capacitor is connected between a common connection node of one transistor of the differential pair and the first load transistor and a node of a predetermined voltage;
  • Each of the pixel signal and the predetermined reference signal becomes a gate input of one transistor of the differential pair via the capacitive element.
  • the predetermined voltage is an arbitrary voltage.
  • the capacitance value of the capacitance section is variable.
  • the capacitor section is composed of a variable capacitor having a variable capacitance value.
  • the capacitor unit includes a plurality of capacitors and a changeover switch that selects at least one of the plurality of capacitors based on a control signal.
  • the plurality of capacitive elements are composed of capacitive elements having the same capacitance value.
  • the plurality of capacitive elements are composed of capacitive elements having different capacitance values.
  • the capacitor unit includes a separation circuit that electrically separates the control line that supplies the control signal from the changeover switch.
  • the separation circuit includes an inverter circuit or a buffer circuit.
  • the first load transistor has a diode-connected configuration.
  • [B-12] The first load transistor and the second load transistor form a current mirror circuit.
  • a common connection node between the other transistor of the differential pair and the second load transistor is an output node.
  • the comparator is provided corresponding to the pixel column of the pixel array unit, and is used for an analog-digital converter that converts an analog pixel signal output from the pixel into a digital signal.
  • the analog-digital converter is provided for each pixel column of the pixel array unit or for each of the plurality of pixel columns. The electronic device according to [B-14] above.
  • the comparator includes a first amplifying unit and a second amplifying unit connected in cascade,
  • the first amplification unit is Differential pair transistor, A first load transistor connected in series with one transistor of the differential pair; and A second load transistor connected in series to the other transistor of the differential pair;
  • One transistor of the differential pair has a gate input of a signal obtained by combining a pixel signal and a predetermined reference signal,
  • the other transistor of the differential pair has a predetermined voltage as a gate input
  • the second amplification unit is A first capacitor connected between the output node and a node of a predetermined voltage; Image sensor.
  • the first amplifying unit includes a second capacitor connected between the common connection node of one transistor of the differential pair and the first load transistor and a node of a predetermined voltage.
  • the pixel signal and the predetermined reference signal each serve as the gate input of one transistor of the differential pair via the capacitive element.
  • the imaging device according to any one of [C-1] to [C-3].
  • the predetermined voltage is an arbitrary voltage.
  • the imaging device according to any one of [C-1] to [C-4].
  • [C-6] The capacitance values of the first capacitor unit and the second capacitor unit are variable.
  • the imaging device according to any one of [C-2] to [C-5].
  • [C-7] The first capacitor unit and the second capacitor unit are each composed of a variable capacitor having a variable capacitance value.
  • the imaging device according to [C-6] above.
  • [C-8] The first capacitor unit and the second capacitor unit include a plurality of capacitor elements and a changeover switch that selects at least one of the plurality of capacitor elements based on a control signal.
  • the imaging device according to [C-6] above.
  • [C-9] The plurality of capacitive elements are composed of capacitive elements having the same capacitance value.
  • the plurality of capacitive elements are composed of capacitive elements having different capacitance values.
  • the first capacitor unit and the second capacitor unit include a separation circuit that electrically separates a control line for supplying a control signal from the changeover switch.
  • the separation circuit is composed of an inverter circuit or a buffer circuit.
  • the first load transistor has a diode-connected configuration.
  • the first load transistor and the second load transistor constitute a current mirror circuit.
  • [C-15] A common connection node between the other transistor of the differential pair and the second load transistor is an output node.
  • the comparator is provided corresponding to the pixel column of the pixel array unit, and is used for an analog-digital converter that converts an analog pixel signal output from the pixel into a digital signal.
  • [C-17] The analog-digital converter is provided for each pixel column of the pixel array unit or for each of the plurality of pixel columns.
  • the comparator includes a first amplifying unit and a second amplifying unit connected in cascade,
  • the first amplification unit is Differential pair transistor, A first load transistor connected in series with one transistor of the differential pair; and A second load transistor connected in series to the other transistor of the differential pair;
  • One transistor of the differential pair has a gate input of a signal obtained by combining a pixel signal and a predetermined reference signal,
  • the other transistor of the differential pair has a predetermined voltage as a gate input
  • the second amplification unit is Having a capacitor connected between the output node and a node of a predetermined voltage;
  • An electronic device having an image sensor.
  • the first amplifying unit includes a second capacitor connected between the common connection node of one transistor of the differential pair and the first load transistor and a node of a predetermined voltage.
  • the pixel signal and the predetermined reference signal each serve as the gate input of one transistor of the differential pair via the capacitive element.
  • the predetermined voltage is an arbitrary voltage.
  • the electronic device according to any one of [D-1] to [D-4].
  • [D-6] The capacitance values of the first capacitor unit and the second capacitor unit are variable.
  • the electronic device according to any one of [D-2] to [D-5].
  • [D-7] The first capacitor unit and the second capacitor unit are each composed of a variable capacitor having a variable capacitance value.
  • the electronic device according to [D-6] above.
  • [D-8] The first capacitor unit and the second capacitor unit include a plurality of capacitor elements and a changeover switch that selects at least one of the plurality of capacitor elements based on a control signal.
  • the electronic device according to [D-6] above.
  • [D-9] The plurality of capacitive elements are composed of capacitive elements having the same capacitance value.
  • the plurality of capacitive elements are composed of capacitive elements having different capacitance values.
  • the first capacitor unit and the second capacitor unit include a separation circuit that electrically separates a control line for supplying a control signal from the changeover switch.
  • the separation circuit includes an inverter circuit or a buffer circuit.
  • the first load transistor has a diode-connected configuration.
  • the first load transistor and the second load transistor form a current mirror circuit.
  • [D-15] The common connection node between the other transistor of the differential pair and the second load transistor is an output node.
  • the comparator is provided corresponding to the pixel column of the pixel array unit, and is used for an analog-digital converter that converts an analog pixel signal output from the pixel into a digital signal.
  • the analog-digital converter is provided for each pixel column of the pixel array unit or for each of a plurality of pixel columns.

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Abstract

光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備える撮像素子において、比較器は、差動対トランジスタ、差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有する。差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、差動対の他方のトランジスタは、所定の電圧をゲート入力とする。そして、差動対の一方のトランジスタと第１の負荷トランジスタとの共通接続ノードと所定の電圧のノードとの間に容量部が接続されている。

Description

撮像素子及び電子機器
　本開示は、撮像素子及び電子機器に関する。
　画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ－デジタル変換部を備えた撮像素子が知られている。アナログ－デジタル変換部は、画素列に対応して設けられた複数のアナログ－デジタル変換器を備えている。そして、アナログ－デジタル変換部の各アナログ－デジタル変換器は、アナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備えている（例えば、特許文献１参照）。
特開２００９－１２４５１３号公報
　撮像素子や当該撮像素子を用いる電気機器では、低消費電力化が望まれる。低消費電力化に当たっては、例えば、撮像素子の低電源電圧化を図ることが考えられる。しかし、撮像素子の電源電圧が下がると、比較器の電源電圧も下がることになるために、画素信号の信号レベルが比較器の入力ダイナミックレンジを超えてしまい、アナログ－デジタル変換の線形性、即ち、アナログの画素信号に対するデジタル値の線形性を確保できなくなるおそれがある。
　本開示は、低消費電力化を図るべく電源電圧を下げても、アナログ－デジタル変換の線形性を確保できる撮像素子、及び、当該撮像素子を有する電子機器を提供することを目的とする。
　上記の目的を達成するための本開示の第１態様に係る撮像素子は、
　光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備えている。
　この撮像素子において、
　比較器は、差動対トランジスタ、差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有する。
　差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、差動対の他方のトランジスタは、所定の電圧をゲート入力とする。
　そして、差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと、所定の電圧のノードとの間に容量部が接続された構成となっている。
　上記の目的を達成するための本開示の第２態様に係る撮像素子は、
　光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
　比較器は、縦続接続された第１増幅部及び第２増幅部から成り、
　第１増幅部は、
　差動対トランジスタ、
　差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
　差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
　差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
　差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
　第２の増幅部は、
　出力ノードと所定の電圧のノードとの間に接続された第１の容量部を有する構成となっている。
　また、上記の目的を達成するための本開示の電子機器は、上記の構成の第２態様に係る撮像素子、あるいは、第２態様に係る撮像素子を有する構成となっている。
図１は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。 図２は、画素の回路構成の一例を示す回路図である。 図３は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサに搭載される列並列アナログ－デジタル変換部の構成の一例を示すブロック図である。 図４は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの平置型のチップ構造の概略を示す平面図である。 図５は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの積層型のチップ構造の概略を示す分解斜視図である。 図６は、参考例に係る比較器の回路構成を示す回路図である。 図７は、参考例に係る比較器の動作説明に供するタイミングチャートである。 図８Ａは、参考例に係る比較器の出力信号の反転時の動作についての説明図であり、図８Ｂは、従来技術に係る比較器の出力信号の反転時の動作についての説明図である。 図９Ａは、参考例の場合における、画面全体が黒地の画像の場合の撮像画面を示す図であり、図９Ｂは、図９Ａの場合のＰ相及びＤ相の比較器の出力波形を示す波形図である。 図１０Ａは、参考例の場合における、画面の左右方向の半分ずつ黒画像及び白画像の場合の撮像画面を示す図であり、図１０Ｂは、図１０Ａの場合のＰ相及びＤ相の比較器の出力波形を示す波形図である。 図１１は、実施例１に係る比較器の回路構成を示す回路図である。 図１２は、容量部の作用によるキックバックと逆相の信号の経路についての説明図である。 図１３Ａは、実施例１の場合における、画面全体が黒地の画像の場合の撮像画面を示す図であり、図１３Ｂは、図１３Ａの場合のＰ相及びＤ相の比較器の出力波形を示す波形図である。 図１４Ａは、実施例１の場合における、画面の左右方向の半分ずつ黒画像及び白画像の場合の撮像画面を示す図であり、図１４Ｂは、図１４Ａの場合のＰ相及びＤ相の比較器の出力波形を示す波形図である。 図１５は、実施例２に係る比較器の回路構成を示す回路図である。 図１６は、実施例３の第１例に係る比較器の回路構成を示す回路図である。 図１７は、実施例３の第２例に係る比較器の回路構成を示す回路図である。 図１８は、実施例４に係る比較器の回路構成を示す回路図である。 図１９は、実施例５に係る比較器の回路構成を示す回路図である。 図２０は、実施例６に係る比較器の回路構成を示す回路図である。 図２１は、実施例６に係る比較器の動作説明図（その１）である。 図２２は、実施例６に係る比較器の動作説明図（その２）である。 図２３は、実施例６に係る比較器の動作説明に供するタイミングチャートである。 図２４は、実施例６に係る比較器における出力アンプの他の回路構成（その１）を示す回路図である。 図２５は、実施例６に係る比較器における出力アンプの他の回路構成（その２）を示す回路図である。 図２６は、実施例６に係る比較器における出力アンプの他の回路構成（その３）を示す回路図である。 図２７は、実施例７に係る比較器の回路構成を示す回路図である。 図２８は、実施例８に係る比較器の回路構成を示す回路図である。 図２９Ａは、実施例８に係る比較器におけるノードＮ32の電圧ＨｉＺに対するテール電流の変化を示す波形図であり、図２９Ｂは、比較器の出力反転時の動作波形を示す波形図であり、図２９Ｃは、時間に対するテール電流の変化を示す波形図である。 図３０は、実施例９に係る比較器の回路構成を示す回路図である。 図３１Ａは、実施例９に係る比較器におけるノードＮ22の電圧ＨｉＺに対するテール電流の変化を示す波形図であり、図３１Ｂは、比較器の出力反転時の動作波形を示す波形図であり、図３１Ｃは、時間に対するテール電流の変化を示す波形図である。 図３２は、本開示に係る技術の適用例を示す図である。 図３３は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。 図３４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図３５は、撮像部の設置位置の例を示す図である。
　以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
　１．本開示の撮像素子及び電子機器、全般に関する説明
　２．本開示の撮像素子
　　２－１．ＣＭＯＳイメージセンサの構成例
　　２－２．画素の構成例
　　２－３．アナログ－デジタル変換部の構成例
　　２－４．チップ構造
　　　２－４－１．平置型のチップ構造（所謂、平置構造）
　　　２－４－２．積層型のチップ構造（所謂、積層構造）
　　２－５．撮像素子の低消費電力化について
　　２－６．参考例に係る比較器
　　　２－６－１．参考例に係る比較器の構成
　　　２－６－２．参考例に係る比較器の動作
　　　２－６－３．参考例に係る比較器の作用、効果
　　　２－６－４．参考例に係る比較器の問題点
　３．第１実施形態
　　３－１．実施例１（差動アンプに容量部を設ける例）
　　３－２．実施例２（容量部の具体例１：可変容量素子を用いる例）
　　３－３．実施例３（容量部の具体例２：複数の容量素子及び切替えスイッチの組み合わせから成る例）
　　３－４．実施例４（容量部の具体例３：切替えスイッチの制御端子に電気的な分離回路を設ける例）
　　３－５．実施例５（実施例１の変形例：逆導電型のトランジスタを用いる例）
　４．第２実施形態
　　４－１．実施例６（出力アンプに容量部を設ける例）
　　４－２．実施例７（差動アンプ及び出力アンプの双方に容量部を設ける例）
　　４－３．実施例８（実施例６の変形例：クランプ回路を備える例）
　　４－４．実施例９（実施例８の変形例：逆導電型のトランジスタを用いる例）
　５．変形例
　６．応用例
　７．本開示に係る技術の適用例
　　７－１．本開示の電子機器（撮像装置の例）
　　７－２．移動体への応用例
　８．本開示がとることができる構成
＜本開示の撮像素子及び電子機器、全般に関する説明＞
　本開示の第１態様に係る撮像素子及び電子機器にあっては、画素信号及び所定の参照信号はそれぞれ容量素子を介して、差動対の一方のトランジスタのゲート入力となる構成とすることができる。また、所定の電圧について、任意の電圧である構成とすることができる。任意の電圧については、グランド（ＧＮＤ）レベルや電源電圧等を例示することができる。
　上述した好ましい構成を含む第１態様に係る撮像素子及び電子機器にあっては、容量部について、その容量値が可変である構成とすることができる。そして、容量部について、容量値が可変な可変容量素子から成る構成とすることができる。
　あるいは又、上述した好ましい構成を含む第１態様に係る撮像素子及び電子機器にあっては、容量部について、複数の容量素子、及び、制御信号に基づいて、複数の容量素子の少なくとも一つを選択する切替えスイッチから成る構成とすることができる。複数の容量素子については、容量値が互いに同じ容量素子から成る構成とすることもできるし、容量値が互いに異なる容量素子から成る構成とすることもできる。
　更に、上述した好ましい構成を含む第１態様に係る撮像素子及び電子機器にあっては、容量部について、制御信号を供給する制御線と切替えスイッチとの間を電気的に分離する分離回路を有する構成とすることができる。また、分離回路として、インバータ回路又はバッファ回路を用いる構成とすることができる。
　また、上述した好ましい構成を含む第１態様に係る撮像素子及び電子機器にあっては、第１の負荷トランジスタについて、ダイオード接続の構成とすることができる。そして、第１の負荷トランジスタ及び第２の負荷トランジスタは、カレントミラー回路を構成することが好ましい。また、差動対の他方のトランジスタと第２の負荷トランジスタとの共通接続ノードを出力ノードとすることが好ましい。
　また、上述した好ましい構成を含む第１態様に係る撮像素子及び電子機器にあっては、比較器について、画素アレイ部の画素列に対応して設けられ、画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ－デジタル変換器に用いることが好ましい。アナログ－デジタル変換器について、画素アレイ部の画素列毎、もしくは、複数画素列毎に設けられる構成とすることができる。
　本開示の第２態様に係る撮像素子及び電子機器にあっては、第１増幅部について、差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に接続された第２の容量部を有する構成とすることができる。また、第２の増幅部の出力の反転時に、第１増幅部の出力ノードの電位を所定の電位にクランプするクランプ回路を備える構成とすることができる。
＜本開示の撮像素子＞
　本開示の技術が適用される、本開示の撮像素子の基本的な構成について説明する。ここでは、撮像素子として、Ｘ－Ｙアドレス方式の撮像素子の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
［ＣＭＯＳイメージセンサの構成例］
　図１は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
　本例に係るＣＭＯＳイメージセンサ１は、光電変換部を含む画素２が行方向及び列方向に、即ち、行列状に２次元配置されて成る画素アレイ部１１、及び、当該画素アレイ部１１の周辺回路部を有する構成となっている。ここで、行方向とは、画素行の画素２の配列方向（所謂、水平方向）を言い、列方向とは、画素列の画素２の配列方向（所謂、垂直方向）を言う。画素２は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
　画素アレイ部１１の周辺回路部は、例えば、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等によって構成されている。
　画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素駆動線３１1～３１m（以下、総称して「画素駆動線３１」と記述する場合がある）が行方向に沿って配線されている。また、画素列毎に垂直信号線３２1～３２n（以下、総称して「垂直信号線３２」と記述する場合がある）が列方向に沿って配線されている。画素駆動線３１は、画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線３１について１本の配線として図示しているが、１本に限られるものではない。画素駆動線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
　以下に、画素アレイ部１１の周辺回路部の各回路部、即ち、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７について説明する。
　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素２から画素信号を読み出すために、画素アレイ部１１の画素２を行単位で順に選択走査する。画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　定電流源部１３は、画素列毎に垂直信号線３２1～３２nの各々に接続された、例えばＭＯＳトランジスタから成る複数の電流源Ｉを備えており、行選択部１２によって選択走査された画素行の各画素２に対し、垂直信号線３２1～３２nの各々を通してバイアス電流を供給する。
　アナログ－デジタル変換部１４は、画素アレイ部１１の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ－デジタル変換器の集合から成る。アナログ－デジタル変換部１４は、画素列毎に垂直信号線３２1～３２nの各々を通して出力されるアナログの画素信号を、Ｎビットのデジタル信号に変換する列並列型のアナログ－デジタル変換部である。
　列並列アナログ－デジタル変換部１４におけるアナログ－デジタル変換器としては、例えば、参照信号比較型のアナログ－デジタル変換器の一例であるシングルスロープ型アナログ－デジタル変換器を用いることができる。但し、アナログ－デジタル変換器としては、シングルスロープ型アナログ－デジタル変換器に限られるものではなく、逐次比較型アナログ－デジタル変換器やデルタ－シグマ変調型（ΔΣ変調型）アナログ－デジタル変換器などを用いることができる。
　水平転送走査部１５は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１５による制御の下に、アナログ－デジタル変換部１４でデジタル信号に変換された画素信号が画素列単位で、２Ｎビット幅の水平転送線１８に読み出される。
　信号処理部１６は、水平転送線１８を通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１６は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理部１６は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号として後段の装置に出力する。
　タイミング制御部１７は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、及び、信号処理部１６等の駆動制御を行う。
［画素の回路構成例］
　図２は、画素２の回路構成の一例を示す回路図である。画素２は、光電変換部として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。
　尚、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとして、例えばＮチャネルのＭＯＳ型電界効果トランジスタ（Field effect transistor：ＦＥＴ）を用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　この画素２に対して、先述した画素駆動線３１として、複数の画素駆動線が同一画素行の各画素２に対して共通に配線されている。これら複数の画素駆動線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素駆動線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
　増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。
　選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が垂直信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。
　上記の構成の画素２からは、例えば、リセットレベル（所謂、Ｐ相）、及び、信号レベル（所謂、Ｄ相）の順に読み出される。リセットレベルは、画素２のフローティングディフュージョンＦＤをリセットしたときの当該フローティングディフュージョンＦＤの電位に相当する。信号レベルは、フォトダイオード２１での光電変換によって得られる電位、即ち、フォトダイオード２１に蓄積された電荷をフローティングディフュージョンＦＤへ転送したときの当該フローティングディフュージョンＦＤの電位に相当する。
　尚、選択トランジスタ２５については、高電位側電源電圧ＶDDのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることもできる。また、本例では、画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
［アナログ－デジタル変換部の構成例］
　次に、列並列アナログ－デジタル変換部１４の構成例について説明する。図３は、列並列アナログ－デジタル変換部１４の構成の一例を示すブロック図である。本開示のＣＭＯＳイメージセンサ１におけるアナログ－デジタル変換部１４は、垂直信号線３２1～３２nの各々に対応して設けられた複数のシングルスロープ型アナログ－デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型アナログ－デジタル変換器１４０を例に挙げて説明する。
　シングルスロープ型アナログ－デジタル変換器１４０は、比較器１４１、カウンタ回路１４２、及び、ラッチ回路１４３を有する回路構成となっている。シングルスロープ型アナログ－デジタル変換器１４０では、時間が経過するにつれて電圧値が線形に変化する、所謂、ＲＡＭＰ波形（スロープ波形）の参照信号が用いられる。ランプ波形の参照信号は、参照信号生成部１９で生成される。参照信号生成部１９については、例えば、ＤＡＣ（デジタル－アナログ変換）回路を用いて構成することができる。
　比較器１４１は、画素２から読み出されるアナログの画素信号を比較入力とし、参照信号生成部１９で生成されるランプ波形の参照信号を基準入力とし、両信号を比較する。そして、比較器１４１は、例えば、参照信号が画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号が画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器１４１は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
　カウンタ回路１４２には、比較器１４１に対する参照信号の供給開始タイミングと同じタイミングで、タイミング制御部１７からクロック信号ＣＬＫが与えられる。そして、カウンタ回路１４２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１４１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ回路１４２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となる。
　ラッチ回路１４３は、カウンタ回路１４２のカウント結果であるデジタル値を保持（ラッチ）する。また、ラッチ回路１４３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、ノイズ除去処理の一例である、ＣＤＳ（Correlated Double Sampling;相関二重サンプリング）を行う。そして、水平転送走査部１５による駆動の下に、ラッチしたデジタル値を水平転送線１８に出力する。
　上述したように、シングルスロープ型アナログ－デジタル変換器１４０の集合から成る列並列アナログ－デジタル変換部１４では、参照信号生成部１９で生成される、線形に変化するアナログ値の参照信号と、画素２から出力されるアナログの画素信号との大小関係が変化するまでの時間情報からデジタル値を得る。尚、上記の例では、画素列に対して１対１の関係でアナログ－デジタル変換器１４０が配置されて成るアナログ－デジタル変換部１４を例示したが、複数の画素列を単位としてアナログ－デジタル変換器１４０が配置されて成るアナログ－デジタル変換部１４とすることも可能である。
［チップ構造］
　上記の構成のＣＭＯＳイメージセンサ１のチップ（半導体集積回路）構造としては、平置型のチップ構造及び積層型のチップ構造を例示することができる。平置型のチップ構造及び積層型のチップ構造のいずれのＣＭＯＳイメージセンサ１においても、画素２について、配線層が配される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることができる。以下に、平置型のチップ構造及び積層型のチップ構造について説明する。
・平置型のチップ構造
　図４は、ＣＭＯＳイメージセンサ１の平置型のチップ構造の概略を示す平面図である。図４に示すように、平置型のチップ構造、所謂、平置構造は、画素２が行列状に配置されて成る画素アレイ部１１と同じ半導体基板４１上に、画素アレイ部１１の周辺の回路部分を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体基板４１上に、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部１７、及び、参照信号生成部１９等が形成されている。
・積層型のチップ構造
　図５は、ＣＭＯＳイメージセンサ１の積層型のチップ構造の概略を示す分解斜視図である。図５に示すように、積層型のチップ構造、所謂、積層構造は、第１半導体基板４２及び第２半導体基板４３の少なくとも２つの半導体基板が積層された構造となっている。この積層構造において、画素アレイ部１１は、１層目の第１半導体基板４２に形成される。また、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部１７、及び、参照信号生成部１９等の回路部分は、２層目の第２半導体基板４３に形成される。そして、１層目の第１半導体基板４２と２層目の第２半導体基板４３とは、ＴＣＶ（Through Chip Via）やＣｕ－Ｃｕハイブリッドボンディングなどの接続部４４を通して電気的に接続される。
　この積層構造のＣＭＯＳイメージセンサ１によれば、第１半導体基板４２として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、１層目の第１半導体基板４２のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の第１半導体基板４２には画素２の作製に適したプロセスを適用でき、２層目の第２半導体基板４３には回路部分の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができるメリットもある。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
　尚、ここでは、第１半導体基板４２及び第２半導体基板４３が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部１７、及び、参照信号生成部１９等の回路部分については、２層目以降の半導体基板に分散して形成することができる。
［撮像素子の低消費電力化について］
　上記の構成の撮像素子１において、低消費電力化を図るために電源電圧ＶDDを下げると、アナログ－デジタル変換器１４０を構成する比較器１４１の電源電圧も下がることになるため、画素信号の信号レベルが比較器１４１の入力ダイナミックレンジを超えてしまう。その結果、アナログ－デジタル変換の線形性（即ち、アナログの画素信号に対するデジタル値の線形性）を確保できないおそれがある。
［参考例に係る比較器］
　ここで、図３の比較器１４１として用いることで、電源電圧ＶDDを下げても、アナログ－デジタル変換の線形性を確保できる比較器について参考例として説明する。参考例に係る比較器の回路構成を図６に示す。
（参考例に係る比較器の構成）
　参考例に係る比較器５０は、差動アンプ５１、第１の容量素子Ｃ11、第２の容量素子Ｃ12、第３の容量素子Ｃ13、第１のスイッチトランジスタＮＴ13、及び、第２のスイッチトランジスタＮＴ14を備えている。ここでは、第１のスイッチトランジスタＮＴ13及び第２のスイッチトランジスタＮＴ14として、例えば、ＮチャネルのＭＯＳ型電界効果トランジスタ（以下、「ＭＯＳトランジスタ」と記述する）を用いている。
　差動アンプ５１は、第１の差動トランジスタＮＴ11、第２の差動トランジスタＮＴ12、電流源Ｉ11、第１の負荷トランジスタＰＴ11、及び、第２の負荷トランジスタＰＴ12から構成されている。ここでは、第１の差動トランジスタＮＴ11及び第２の差動トランジスタＮＴ12としてＮチャネルのＭＯＳトランジスタを用い、第１の負荷トランジスタＰＴ11及び第２の負荷トランジスタＰＴ12としてＰチャネルのＭＯＳトランジスタを用いている。
　差動アンプ５１において、第１の差動トランジスタＮＴ11及び第２の差動トランジスタＮＴ12は、ソース電極が共通に接続されて差動動作をなす差動対を構成している。電流源Ｉ11は、第１の差動トランジスタＮＴ11及び第２の差動トランジスタＮＴ12のソース共通接続ノードとグランドＧＮＤとの間に接続されている。第１の負荷トランジスタＰＴ11は、ゲート電極とドレイン電極とが共通に接続されたダイオード接続の構成となっており、第１の差動トランジスタＮＴ11に対して直列に接続されている。すなわち、第１の負荷トランジスタＰＴ11及び第１の差動トランジスタＮＴ11の各ドレイン電極が共通に接続されている。
　第２の負荷トランジスタＰＴ12は、第２の差動トランジスタＮＴ12に対して直列に接続されている。すなわち、第２の負荷トランジスタＰＴ12及び第２の差動トランジスタＮＴ12の各ドレイン電極が共通に接続されている。そして、第１の負荷トランジスタＰＴ11及び第２の負荷トランジスタＰＴ12は、ゲート電極が共通に接続されることで、カレントミラー回路を構成している。
　また、第２の差動トランジスタＮＴ12と第２の負荷トランジスタＰＴ12との共通接続ノードＮ11が、差動アンプ５１の出力ノードとなっており、当該出力ノードＮ11から出力端子Ｔ10を通して出力信号ＯＵＴが導出される。第１の負荷トランジスタＰＴ11及び第２の負荷トランジスタＰＴ12の各ソース電極は、電源電圧ＶDDのノードに接続されている。
　第１の容量素子Ｃ11は、画素信号ＶＳＬの入力端子Ｔ11と第１の差動トランジスタＮＴ11のゲート電極との間に接続されており、画素信号ＶＳＬに対する入力容量となる。第２の容量素子Ｃ12は、参照信号ＲＡＭＰの入力端子Ｔ12と第１の差動トランジスタＮＴ11のゲート電極との間に接続されており、参照信号ＲＡＭＰに対する入力容量となる。これにより、第１の差動トランジスタＮＴ11は、画素信号ＶＳＬと参照信号ＲＡＭＰとが、第１の容量素子Ｃ11及び第２の容量素子Ｃ12を通して合成された信号をゲート入力とする。
　第１のスイッチトランジスタＮＴ13は、第１の差動トランジスタＮＴ11のゲート電極とドレイン電極との間に接続されており、図１に示すタイミング制御部１７から入力端子Ｔ13を介して入力される駆動信号ＡＺによってオン（導通）／オフ（非導通）制御が行われる。第２のスイッチトランジスタＮＴ14は、第２の差動トランジスタＮＴ12のゲート電極とドレイン電極との間に接続されており、タイミング制御部１７から入力端子Ｔ13を介して入力される駆動信号ＡＺによってオン／オフ制御が行われる。
　第３の容量素子Ｃ13は、第２の差動トランジスタＮＴ12のゲート電極と、所定の電圧ＲＥＦの端子Ｔ14との間に接続されている。これにより、第２の差動トランジスタＮＴ12は、端子Ｔ14を通して与えられる所定の電圧ＲＥＦ、例えばＧＮＤレベルをゲート入力とする。
　尚、以下、第１の容量素子Ｃ11、第２の容量素子Ｃ12、第１の差動トランジスタＮＴ11のゲート電極、及び、第１のスイッチトランジスタＮＴ13の共通接続ノードをノードＮ12とし、当該ノードＮ12の電圧をＨｉＺとする。また、以下、第２の差動トランジスタＮＴ12のゲート電極、第３の容量素子Ｃ13、及び、第２のスイッチトランジスタＮＴ14の共通接続ノードをノードＮ13とし、当該ノードＮ13の電圧をＶＳＨとする。
（参考例に係る比較器の動作）
　次に、図７のタイミングチャートを参照して、参考例に係る比較器５０の動作について説明する。図７のタイミングチャートは、駆動信号ＡＺ、参照信号ＲＡＭＰ、画素信号ＶＳＬ、ノードＮ12の電圧ＨｉＺ、ノードＮ13の電圧ＶＳＨ、及び、出力信号ＯＵＴのタイミング関係を示している。
　時刻ｔ1において、駆動信号ＡＺが低レベルから高レベルに遷移する。すると、第１のスイッチトランジスタＮＴ13及び第２のスイッチトランジスタＮＴ14がオン状態となるため、第１の差動トランジスタＮＴ11のドレイン電極とゲート電極とが接続され、第２の差動トランジスタＮＴ12のドレイン電極とゲート電極とが接続される。また、参照信号ＲＡＭＰが所定のリセットレベルに設定される。更に、読み出し対象となる画素２のフローティングディフュージョンＦＤ（図２参照）がリセットされ、画素信号ＶＳＬがリセットレベルに設定される。
　以上により、差動アンプ５１の初期化動作であるオートゼロ動作が開始される。すなわち、第１の差動トランジスタＮＴ11のドレイン電極及びゲート電極、並びに、第２の差動トランジスタＮＴ12のドレイン電極及びゲート電極が、所定の同じ電圧（以下、「基準電圧」と記述する）に収束する。これにより、ノードＮ12の電圧ＨｉＺ及びノードＮ13の電圧ＶＳＨが基準電圧に設定される。
　次に、時刻ｔ2において、駆動信号ＡＺが高レベルから低レベルに遷移する。これにより、第１のスイッチトランジスタＮＴ13及び第２のスイッチトランジスタＮＴ14がオフ状態となり、差動アンプ５１のオートゼロ動作が終了する。ノードＮ12の電圧ＨｉＺは、画素信号ＶＳＬ及び参照信号ＲＡＭＰが変化しないため、基準電圧のまま保持される。また、ノードＮ13の電圧ＶＳＨは、第３の容量素子Ｃ13に蓄積された電荷により基準電圧のまま保持される。
　その後、時刻ｔ3において、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＮ12の電圧ＨｉＺが低下し、ノードＮ13の電圧（基準電圧）ＶＳＨを下回ることで、差動アンプ５１の出力信号ＯＵＴが低レベルとなる。
　次に、時刻ｔ4において、参照信号ＲＡＭＰが線形に増加を開始し、これに合わせて、ノードＮ12の電圧ＨｉＺも線形に増加する。また、カウンタ回路１４２（図３参照）が、カウント動作を開始する。その後、ノードＮ12の電圧ＨｉＺがノードＮ13の電圧（基準電圧）ＶＳＨを上回ったとき、差動アンプ５１の出力信号ＯＵＴが反転し、高レベルとなる。そして、出力信号ＯＵＴが高レベルに反転したときのカウンタ回路１４２のカウント値が、Ｐ相（リセットレベル）の画素信号ＶＳＬの値として、ラッチ回路１４３（図３参照）に保持される。
　次に、時刻ｔ5において、参照信号ＲＡＭＰの電圧がリセット電圧に設定される。また、画素２の転送トランジスタ２２がオン状態となることで、露光期間中にフォトダイオード２１に蓄積された電荷がフローティングディフュージョンＦＤに転送され、画素信号ＶＳＬが信号レベルに設定される。これにより、ノードＮ12の電圧ＨｉＺが信号レベルに対応する値だけ低下し、ノードＮ13の電圧（基準電圧）ＶＳＨを下回り、差動アンプ５１の出力信号ＯＵＴが低レベルに反転する。
　次に、時刻ｔ6において、時刻ｔ3のときと同様に、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＮ12の電圧ＨｉＺが更に低下する。
　次に、時刻ｔ7において、時刻ｔ4のときと同様に、参照信号ＲＡＭＰが線形に増加を開始する。これに合わせて、ノードＮ12の電圧ＨｉＺも線形に増加する。また、カウンタ回路１４２が、カウント動作を開始する。
　その後、ノードＮ12の電圧ＨｉＺがノードＮ13の電圧（基準電圧）ＶＳＨを上回ったとき、差動アンプ５１の出力信号ＯＵＴが反転し、高レベルとなる。そして、出力信号ＯＵＴが高レベルに反転したときのカウンタ回路１４２のカウント値が、Ｄ相（信号レベル）の画素信号ＶＳＬの値としてラッチ回路１４３に保持される。また、ラッチ回路１４３は、Ｄ相の画素信号ＶＳＬと、時刻ｔ4と時刻ｔ5との間に読み出されたＰ相の画素信号ＶＳＬとの差分をとることにより、ノイズ除去処理であるＣＤＳを行う。このようにして、アナログの画素信号ＶＳＬのアナログ－デジタル変換が行われる。
　その後、時刻ｔ8以降において、時刻ｔ1乃至時刻ｔ7のときと同様の動作が繰り返される。
（参考例に係る比較器の作用、効果）
　上述したように、参考例に係る比較器５０では、画素信号ＶＳＬと参照信号ＲＡＭＰとを、入力容量（Ｃ11，Ｃ12）を介して合成（加算）した信号（ノードＮ12の電圧ＨｉＺ）を、第１の差動トランジスタＮＴ11のゲート入力としている。また、入力容量（Ｃ13）を介して入力される所定の電圧ＲＥＦ（ノードＮ13の電圧）ＶＳＨを第２の差動トランジスタＮＴ12のゲート入力としている。そして、差動アンプ５１における、ノードＮ12の電圧ＨｉＺとノードＮ13の電圧（基準電圧）ＶＳＨとの比較結果が、差動アンプ５１の出力信号ＯＵＴとして出力される。このとき、図８Ａに示すように、出力信号ＯＵＴの反転時の差動アンプ５１の入力電圧（ノードＮ12の電圧ＨｉＺ及びノードＮ13の電圧ＶＳＨの電圧）は、変動せず一定となる。
　因みに、特許文献１に記載の従来技術のように、線形に減少するランプ波形の参照信号ＲＡＭＰを、入力容量（Ｃ11）を介して第１の差動トランジスタＮＴ11のゲート入力とし、アナログの画素信号ＶＳＬを、入力容量（Ｃ13）を介して第２の差動トランジスタＮＴ12のゲート入力とする比較器の場合の出力信号ＯＵＴの波形を図８Ｂに示す。出力信号ＯＵＴの反転時の差動アンプ５１の入力電圧（参照信号ＲＡＭＰ及び画素信号ＶＳＬの電圧）は、画素信号ＶＳＬの電圧により変動する。従って、例えば、ＣＭＯＳイメージセンサ１の低電源電圧化によって比較器の駆動用の電源電圧ＶDDが下がると、出力信号ＯＵＴの反転時の差動アンプ５１の入力電圧が、比較器の入力ダイナミックレンジを超え、アナログ－デジタル変換の線形性を確保できなくなるおそれがある。
　また、参考例に係る比較器５０では、参照信号ＲＡＭＰが線形に変化する方向が、特許文献１に記載の従来技術の場合と逆であり、画素信号ＶＳＬと逆方向に線形に変化する。ここで、画素信号ＶＳＬと逆方向に変化するとは、画素信号ＶＳＬが信号成分が大きくなるにつれて変化する方向と逆方向に変化することをいう。例えば、この例では、画素信号ＶＳＬは、信号レベルが大きくなるにつれて負の方向に変化するのに対し、参照信号ＲＡＭＰはその逆の正の方向に変化している。従って、反転時の電圧は一定となる。一方、ノードＮ12の電圧ＨｉＺ（差動アンプ５１の入力電圧）は、初期化（ＡＺ）時にバイアスされた電圧となる。
　このように、参考例に係る比較器５０によれば、出力信号ＯＵＴの反転時の差動アンプ５１の入力電圧が一定になるとともに、反転時に画素信号ＶＳＬの振幅に依存しなくなるため、差動アンプ５１の入力ダイナミックレンジを狭くすることができる。従って、参考例に係る比較器５０の駆動用の電源電圧ＶDDを、上記の従来技術に係る比較器よりも下げることができ、その結果、アナログ－デジタル変換部１４の消費電力を低減できるため、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができる。
（参考例に係る比較器の問題点）
　参考例に係る比較器５０では、第２の差動トランジスタＮＴ12のゲート電極に、入力端子Ｔ14を介して所定の電圧ＲＥＦを入力するようにしているが、入力端子Ｔ14の接続先（例えば、ＧＮＤや電源電圧ＶDD）が、画素列間で共通の幹線となる。そのため、比較器５０の出力信号ＯＵＴの反転時のキックバックが、第２の差動トランジスタＮＴ12あるいは第２のスイッチトランジスタＮＴ14の寄生容量を介して所定の電圧ＲＥＦの揺れとなり、当該揺れが他の画素列の比較器５０へ伝搬される。そして、撮像画像の明暗でのキックバック量の差分により、映像波形のノイズの一種であるストリーキングが発生する。ここで、キックバックとは、電荷が注入される、又は、電荷が引かれることに伴って電位が変動する（揺れる）現象のことである。また、ストリーキングとは、黒地の画像の中に、一部、白い領域が存在するような画像において、左右方向に白く、又は、黒く尾を引く現象のことである。
　以下に、具体例を挙げて、キックバックに起因するストリーキングについて説明する。画面全体が黒地の画像の場合の撮像画面を図９Ａに示し、図９Ａの場合のＰ相及びＤ相の比較器の出力波形を図９Ｂに示す。画面全体が黒地の画像の場合、Ｐ相及びＤ相共に、全画素列同時に比較器５０が反転し、Ｐ相及びＤ相のキックバック量が同じになるため、ストリーキングの発生は抑えられる。キックバックパスの一例として、図９Ａにおいて、第２のスイッチトランジスタＮＴ14の寄生容量を介して他の画素列の比較器５０へ伝搬されるキックバックの様子を矢印で示している。
　画面の左右方向の半分ずつ黒画像及び白画像の場合の撮像画面を図１０Ａに示し、図１０Ａの場合のＰ相及びＤ相の比較器の出力波形を図１０Ｂに示す。画面の左右方向の半分ずつ黒画像及び白画像の場合、Ｐ相は全画素列同時に比較器５０が反転するが、Ｄ相は白画像に対応する半分の比較器５０の反転が遅くなることで、Ｄ相－Ｐ相間でキックバック量が変わるため、ストリーキングが発生する。キックバックパスの一例として、図１０Ａにおいて、第２のスイッチトランジスタＮＴ14の寄生容量を介して他の画素列の比較器５０へ伝搬されるキックバックの様子を矢印で示している。
＜第１実施形態＞
　本開示の第１実施形態では、キックバック量自体を低減し、ストリーキングの発生を抑制するようにする。具体的には、本開示の第１実施形態では、キックバックと逆相の信号を、所定の電圧ＲＥＦに入れることで、キックバックによる所定の電圧ＲＥＦの揺れを抑え、キックバックに起因するストリーキングの発生を抑制する。本開示の第１実施形態によれば、アナログ－デジタル変換部１４の消費電力を低減し、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができる。これに加えて、第１実施形態によれば、キックバックに起因するストリーキングの発生を抑制できるため、高画質の撮像画像を得ることができる。
　以下に、キックバック量自体を低減し、ストリーキングの発生を抑制するための第１実施形態の具体的な実施例について説明する。
［実施例１］
　実施例１は、本開示の第１実施形態に係る比較器の基本的な構成例である。実施例１に係る比較器の回路構成を図１１に示す。
　実施例１に係る比較器５０Ａは、差動アンプ５１、第１の容量素子Ｃ21、第２の容量素子Ｃ22、第３の容量素子Ｃ23、第１のスイッチトランジスタＰＴ23、第２のスイッチトランジスタＰＴ24、及び、容量部５２を備えている。第１のスイッチトランジスタＰＴ23及び第２のスイッチトランジスタＰＴ24はスイッチ素子の一例である。ここでは、第１のスイッチトランジスタＰＴ23及び第２のスイッチトランジスタＰＴ24として、例えば、ＰチャネルのＭＯＳトランジスタを用いているが、ＮチャネルのＭＯＳトランジスタを用いても構わない。
　差動アンプ５１は、第１の差動トランジスタＰＴ21、第２の差動トランジスタＰＴ22、電流源Ｉ21、第１の負荷トランジスタＮＴ21、及び、第２の負荷トランジスタＮＴ22から構成されている。ここでは、第１の差動トランジスタＰＴ21及び第２の差動トランジスタＰＴ22としてＰチャネルのＭＯＳトランジスタを用い、第１の負荷トランジスタＮＴ21及び第２の負荷トランジスタＮＴ22としてＮチャネルのＭＯＳトランジスタを用いているが、これらの差動トランジスタ及び負荷トランジスタを逆のチャネル（逆導電型）で構成しても構わない。
　差動アンプ５１において、第１の差動トランジスタＰＴ21及び第２の差動トランジスタＰＴ22は、ソース電極が共通に接続されて差動動作をなす差動対を構成している。電流源Ｉ21は、第１の差動トランジスタＰＴ21及び第２の差動トランジスタＰＴ22のソース共通接続ノードと電源電圧ＶDDのノードとの間に接続されている。第１の負荷トランジスタＮＴ21は、ゲート電極とドレイン電極とが共通に接続されたダイオード接続の構成となっており、第１の差動トランジスタＰＴ21に対して直列に接続されている。すなわち、第１の負荷トランジスタＮＴ21及び第１の差動トランジスタＰＴ21の各ドレイン電極が共通に接続されている。
　第２の負荷トランジスタＮＴ22は、第２の差動トランジスタＰＴ22に対して直列に接続されている。すなわち、第２の負荷トランジスタＮＴ22及び第２の差動トランジスタＰＴ22の各ドレイン電極が共通に接続されている。そして、第１の負荷トランジスタＮＴ21及び第２の負荷トランジスタＮＴ22は、ゲート電極が共通に接続されることで、カレントミラー回路を構成している。
　また、第２の差動トランジスタＰＴ22と第２の負荷トランジスタＮＴ22との共通接続ノードＮ21が、差動アンプ５１の出力ノードとなっており、当該出力ノードＮ21から出力端子Ｔ20を通して出力信号ＯＵＴが導出される。第１の負荷トランジスタＮＴ21及び第２の負荷トランジスタＮＴ22の各ソース電極は、低電位側電源であるグランドＧＮＤに接続されている。
　第１の容量素子Ｃ21は、画素信号ＶＳＬの入力端子Ｔ21と第１の差動トランジスタＰＴ21のゲート電極との間に接続されており、画素信号ＶＳＬに対する入力容量となる。第２の容量素子Ｃ22は、参照信号ＲＡＭＰの入力端子Ｔ22と第１の差動トランジスタＰＴ21のゲート電極との間に接続されており、参照信号ＲＡＭＰに対する入力容量となる。これにより、第１の差動トランジスタＰＴ21は、画素信号ＶＳＬと参照信号ＲＡＭＰとが、第１の容量素子Ｃ21及び第２の容量素子Ｃ22を通して合成（加算）された信号をゲート入力とする。
　第１のスイッチトランジスタＰＴ23は、第１の差動トランジスタＰＴ21のゲート電極とドレイン電極との間に接続されており、図１に示すタイミング制御部１７から入力端子Ｔ23を介して入力される駆動信号ＡＺによってオン／オフ制御が行われる。駆動信号ＡＺは、差動アンプ５１を初期化するための信号である。第２のスイッチトランジスタＰＴ24は、第２の差動トランジスタＰＴ22のゲート電極とドレイン電極との間に接続されており、タイミング制御部１７から入力端子Ｔ23を介して入力される駆動信号ＡＺによってオン／オフ制御が行われる。
　第３の容量素子Ｃ23は、第２の差動トランジスタＰＴ22のゲート電極と所定の電圧ＲＥＦの入力端子Ｔ24との間に接続されている。これにより、第２の差動トランジスタＰＴ22は、端子Ｔ24を通して与えられる所定の電圧ＲＥＦを、第３の容量素子Ｃ23を介してゲート入力とする。所定の電圧ＲＥＦは、電源電圧ＶDD、ＧＮＤ（グランド）レベルなど任意の一定電圧である。ここでは、所定の電圧ＲＥＦをＧＮＤレベルとする。
　容量部５２は、差動対の一方のトランジスタである第１の差動トランジスタＰＴ21と第１の負荷トランジスタＮＴ21との共通接続ノードＮ24と、所定の電圧ＲＥＦが与えられる端子Ｔ25との間に接続されている。容量部５２については、容量値が可変な構成とすることができる。容量部５２は、比較器５０Ａの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、端子Ｔ25を通して所定の電圧ＲＥＦのノードに入れる作用をなす。この容量部５２の作用により、キックバックによる所定の電圧ＲＥＦの揺れを抑えることができるため、キックバックに起因するストリーキングの発生を抑制することができる。
　上記の構成の実施例１に係る比較器５０Ａにおいて、第１の差動トランジスタＰＴ21、第２の差動トランジスタＰＴ22、第１の負荷トランジスタＮＴ21、及び、第２の負荷トランジスタＮＴ22が、参考例の場合と逆導電型であるが、基本的な回路動作は参考例の場合と基本的に同じである。そして、それに伴って、参考例の場合と同様の作用、効果を得ることができる。すなわち、出力信号ＯＵＴの反転時の差動アンプ５１の入力電圧が一定になるとともに、反転時の画素信号ＶＳＬの振幅の依存がなくなるため、差動アンプ５１の入力ダイナミックレンジを狭くすることができる。従って、電源電圧ＶDDを下げることができ、その結果、アナログ－デジタル変換部１４の消費電力を低減できるため、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができる。
　上記の作用、効果に加えて、実施例１に係る比較器５０Ａによれば、容量部５２の作用により、図１２に矢印で示すように、比較器５０Ａの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、所定の電圧ＲＥＦに入れることで、キックバックによる所定の電圧ＲＥＦの揺れを抑えることができる。従って、比較器５０Ａの出力信号ＯＵＴの反転時のキックバックに起因するストリーキングの発生を抑制することができる。そして、容量部５２の容量値が可変であることで、ストリーキングの発生を抑制するのに最適な容量値を設定することができる。
　比較器５０Ａの出力信号ＯＵＴの反転時のキックバックに起因するストリーキングについて、画面全体が黒地の画像の場合と、画面の左右方向の半分ずつ黒画像及び白画像の場合を例に挙げて具体的に説明する。
　画面全体が黒地の画像の場合の撮像画面を図１３Ａに示し、図１３Ａの場合のＰ相及びＤ相の比較器の出力波形を図１３Ｂに示す。画面全体が黒地の画像の場合、Ｐ相及びＤ相共に、全画素列同時に比較器５０が反転し、Ｐ相及びＤ相のキックバック量が同じになるため、ストリーキングの発生は抑えられる。図１３Ａにおいて、第２の差動トランジスタＰＴ22あるいは第２のスイッチトランジスタＰＴ24の寄生容量を介して他の画素列の比較器５０へ伝搬されるキックバック、及び、キックバックと逆相の信号の様子を矢印で示している。
　画面の左右方向の半分ずつ黒画像及び白画像の場合の撮像画面を図１４Ａに示し、図１４Ａの場合のＰ相及びＤ相の比較器の出力波形を図１４Ｂに示す。画面の左右方向の半分ずつ黒画像及び白画像の場合、Ｐ相は全画素列同時に比較器５０が反転するが、Ｄ相は白画像に対応する半分の比較器５０Ａの反転が遅くなる。しかし、容量部５２の作用により、キックバックと逆相の信号が、所定の電圧ＲＥＦに入れられることで、キックバック量自体が低減されるため、Ｄ相－Ｐ相でのストリーキングの発生が抑制される。図１４Ａにおいて、第２の差動トランジスタＰＴ22あるいは第２のスイッチトランジスタＰＴ24の寄生容量を介して他の画素列の比較器５０へ伝搬されるキックバック、及び、キックバックと逆相の信号の様子を矢印で示している。
［実施例２］
　実施例２は、容量部５２の具体例１であり、容量部５２として可変容量素子を用いる例である。実施例２に係る比較器の回路構成を図１５に示す。
　図１５に示すように、実施例２に係る比較器５０Ｂでは、容量部５２として可変容量素子５２１を用いている。可変容量素子５２１としては、電圧によって容量値が変化する、バリキャップあるいはバラクタ等と呼ばれる可変容量ダイオードや、圧電体で動作するＲＦ（Radio Frequency）ＭＥＭＳ（Micro Electro Mechanical System）可変容量素子を例示することができる。但し、ここで例示したものに限定されず、容量値が可変な構成のものであればよい。
　容量部５２として可変容量素子を用いる実施例２に係る比較器５０Ｂの場合にも、実施例１に係る比較器５０Ａと同様の作用、効果を得ることができる。また、容量部５２が可変容量素子５２１から成ることで、当該可変容量素子５２１によって、ストリーキングの発生を抑制するのに最適な容量値を設定することができる。
［実施例３］
　実施例３は、容量部５２の具体例２であり、容量部５２が複数の容量素子及び切替えスイッチの組み合わせから成る例である。実施例３に係る比較器５０Ｃの場合にも、実施例１に係る比較器５０Ａと同様の作用、効果を得ることができる。
　複数の容量素子としては、容量値が同じ容量素子から成る構成とすることもできるし、容量値が互いに異なる容量素子から成る構成とすることもできる。複数の容量素子が、互いに同じ容量値の容量素子から成る場合を第１例として、複数の容量素子が、互いに異なる容量値の容量素子から成る場合を第２例として以下に説明する。
（第１例）
　図１６は、実施例３の第１例に係る比較器の回路構成を示す回路図である。図１６に示すように、容量部５２は、複数の容量素子から成る容量素子群５２２、及び、複数の容量素子の少なくとも一つを選択する切替えスイッチ群５２３から構成されている。容量素子群５２２は、互いに同じ容量値Ｃの複数の容量素子から成る。切替えスイッチ群５２３の切替えスイッチ（スイッチ素子）は、例えばＮチャネルのＭＯＳトランジスタから成る。但し、ＮチャネルのＭＯＳトランジスタに限られるものではなく、ＰチャネルのＭＯＳトランジスタや、ＮチャネルのＭＯＳトランジスタ及びＰチャネルのＭＯＳトランジスタが並列接続されて成るＣＭＯＳトランジスタを用いることもできる。
　上記の構成の容量部５２において、切替えスイッチ群５２３の各切替えスイッチは、多ビットの制御信号に基づいて、同じ容量値Ｃの複数の容量素子の少なくとも一つ、即ち、複数の容量素子の一つ、又は、複数個を選択することで、容量部５２の容量値を任意に設定することができる。そして、多ビットの制御信号による制御の下に、ストリーキングの発生を抑制するのに最適な容量値を設定することができる。
（第２例）
　図１７は、実施例３の第２例に係る比較器の回路構成を示す回路図である。第１例の場合と同様に、容量素子群５２２及び切替えスイッチ群５２３から成る容量部５２において、容量素子群５２２は、互いに容量値が異なる複数の容量素子から成る。ここで、一例として、複数の容量素子の容量値を、基数：２のバイナリ（Ｃ，・・・，Ｃ2-1，Ｃn-1，Ｃn）にした場合を例示しているが、任意の値とすることができる。
　切替えスイッチ群５２３の切替えスイッチについては、第１例の場合と同様である。すなわち、切替えスイッチ群５２３の切替えスイッチは、例えばＮチャネルのＭＯＳトランジスタから成る。但し、ＮチャネルのＭＯＳトランジスタに限られるものではなく、ＰチャネルのＭＯＳトランジスタや、ＮチャネルのＭＯＳトランジスタ及びＰチャネルのＭＯＳトランジスタが並列接続されて成るＣＭＯＳトランジスタを用いることもできる。
　上記の構成の第２例に係る容量部５２においても、第１例に係る容量部５２の場合と同様に、多ビットの制御信号に基づいて、異なる容量値の複数の容量素子の少なくとも一つ選択することで、容量部５２の容量値を任意に設定することができる。そして、多ビットの制御信号による制御の下に、ストリーキングの発生を抑制するのに最適な容量値を設定することができる。
［実施例４］
　実施例４は、容量部５２の具体例３であり、切替えスイッチの制御端子に電気的な分離回路を設ける例である。実施例４は、実施例３の第１例に係る容量部５２に対しても適用できるし、第２例に係る容量部５２に対しても適用できる。
　実施例３の第１例に係る容量部５２や、第２例に係る容量部５２において、切替えスイッチ群５２３の各切替えスイッチを制御する制御信号を伝送する制御線（図示せず）は、全画素列に共通の制御線である。そのため、ダイオード接続構成の第１の負荷トランジスタＮ21側のノードＮ24の電位が反転する際のキックバックにより、ストリーキングが発生する懸念がある。
　そこで、実施例４では、制御信号を供給する制御線と、切替えスイッチ群５２３の各切替えスイッチとの間を電気的に分離する分離回路を、切替えスイッチの制御端子に設ける構成を採っている。実施例４に係る比較器の回路構成を図１８に示す。ここでは、実施例４を、実施例３の第１例に係る容量部５２に適用した場合を例示するが、実施例３の第２例に係る容量部５２の場合も同様である。
　図１８に示すように、実施例４に係る容量部５２では、切替えスイッチ群５２３の各切替えスイッチの制御端子（ゲート電極）に、電気的な分離回路として、例えばインバータ回路５２４を設ける構成を採っている。これにより、制御信号を供給する制御線と、切替えスイッチ群５２３の各切替えスイッチとの間を電気的に分離することができる。その結果、第１の負荷トランジスタＮ21側のノードＮ24の電位が反転する際のキックバックの、他の画素列の比較器５０への伝搬を阻止することができるため、当該キックバックに起因するストリーキングの発生を抑制することができる。
　尚、本例では、電気的な分離回路として、インバータ回路５２４を設ける場合を例示したが、インバータ回路５２４に限られるものではなく、インバータ回路５２４の代わりに例えばバッファ回路を用いても、同様の作用、効果を得ることができる。
［実施例５］
　実施例５は、実施例１の変形例であり、実施例１と逆導電型のトランジスタを用いる例である。すなわち、実施例１では、差動アンプ５１がＰチャネル入力であるのに対して、実施例５では、差動アンプ５１がＮチャネル入力となっている。実施例５に係る比較器の回路構成を図１９に示す。
　実施例５に係る比較器５０Ｄは、差動アンプ５１、第１の容量素子Ｃ31、第２の容量素子Ｃ32、第３の容量素子Ｃ33、第１のスイッチトランジスタＮＴ33、第２のスイッチトランジスタＮＴ34、及び、容量部５２を備えている。第１のスイッチトランジスタＮＴ33及び第２のスイッチトランジスタＮＴ34は、ＮチャネルのＭＯＳトランジスタから成るが、ＰチャネルのＭＯＳトランジスタから成る構成とすることもできる。
　差動アンプ５１は、第１の差動トランジスタＮＴ31、第２の差動トランジスタＮＴ32、電流源Ｉ31、第１の負荷トランジスタＰＴ31、及び、第２の負荷トランジスタＰＴ32から構成されている。第１の差動トランジスタＮＴ31及び第２の差動トランジスタＮＴ32は、ＮチャネルのＭＯＳトランジスタから成り、第１の負荷トランジスタＰＴ31及び第２の負荷トランジスタＰＴ32は、ＰチャネルのＭＯＳトランジスタから成る。
　差動アンプ５１において、第１の差動トランジスタＮＴ31及び第２の差動トランジスタＮＴ32は、差動対を構成している。電流源Ｉ31は、第１の差動トランジスタＮＴ31及び第２の差動トランジスタＮＴ32のソース共通接続ノードとグランドＧＮＤとの間に接続されている。第１の負荷トランジスタＰＴ31は、ダイオード接続の構成となっており、第１の差動トランジスタＮＴ31に対して直列に接続されている。
　第２の負荷トランジスタＰＴ32は、第２の差動トランジスタＮＴ32に対して直列に接続されている。そして、第１の負荷トランジスタＰＴ31及び第２の負荷トランジスタＰＴ32は、ゲート電極が共通に接続されることで、カレントミラー回路を構成している。
　また、第２の差動トランジスタＮＴ32と第２の負荷トランジスタＰＴ32との共通接続ノードＮ31が、差動アンプ５１の出力ノードとなっており、当該出力ノードＮ31から出力端子Ｔ30を通して出力信号ＯＵＴが導出される。第１の負荷トランジスタＰＴ31及び第２の負荷トランジスタＰＴ32の各ソース電極は、電源電圧ＶDDのノードに接続されている。
　第１の容量素子Ｃ31は、画素信号ＶＳＬの入力端子Ｔ31と第１の差動トランジスタＮＴ31のゲート電極との間に接続されており、画素信号ＶＳＬに対する入力容量となる。第２の容量素子Ｃ32は、参照信号ＲＡＭＰの入力端子Ｔ32と第１の差動トランジスタＮＴ31のゲート電極との間に接続されており、参照信号ＲＡＭＰに対する入力容量となる。これにより、第１の差動トランジスタＮＴ31は、画素信号ＶＳＬと参照信号ＲＡＭＰとが、第１の容量素子Ｃ31及び第２の容量素子Ｃ32を通して合成された信号をゲート入力とする。
　第１のスイッチトランジスタＮＴ33は、第１の差動トランジスタＮＴ31のゲート電極とドレイン電極との間に接続されており、図１に示すタイミング制御部１７から入力端子Ｔ33を介して入力される駆動信号ＡＺによってオン／オフ制御が行われる。第２のスイッチトランジスタＮＴ34は、第２の差動トランジスタＮＴ32のゲート電極とドレイン電極との間に接続されており、タイミング制御部１７から入力端子Ｔ33を介して入力される駆動信号ＡＺによってオン／オフ制御が行われる。
　第３の容量素子Ｃ33は、第２の差動トランジスタＮＴ32のゲート電極と、所定の電圧ＲＥＦの入力端子Ｔ34との間に接続されている。これにより、第２の差動トランジスタＮＴ32は、端子Ｔ34を通して与えられる所定の電圧ＲＥＦ、例えばＧＮＤレベルを、第３の容量素子Ｃ33を介してゲート入力とする。
　容量部５２は、第１の差動トランジスタＰＴ31と第１の負荷トランジスタＮＴ31との共通接続ノードＮ34と、所定の電圧ＲＥＦが与えられる端子Ｔ35との間に接続されている。容量部５２は、比較器５０Ｄの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、端子Ｔ35を通して所定の電圧ＲＥＦのノードに入れる作用をなす。この容量部５２の作用により、キックバックによる所定の電圧ＲＥＦの揺れを抑えることができるため、キックバックに起因するストリーキングの発生を抑制することができる。
　上記の構成の実施例５に係る比較器５０Ｄにおいて、第１の差動トランジスタＮＴ31、第２の差動トランジスタＮＴ32、第１の負荷トランジスタＰＴ31、第２の負荷トランジスタＰＴ32、第１のスイッチトランジスタＮＴ33、及び、第２のスイッチトランジスタＮＴ34が、実施例１の場合と逆導電型となっている。
　そして、実施例５に係る比較器５０Ｄの場合にも、実施例１に係る比較器５０Ａの場合と同様の作用、効果を得ることができる。すなわち、容量部５２の作用により、比較器５０Ｄの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、所定の電圧ＲＥＦに入れることで、キックバックによる所定の電圧ＲＥＦの揺れを抑えることができる。従って、比較器５０Ｄの出力信号ＯＵＴの反転時のキックバックに起因するストリーキングの発生を抑制することができる。
＜第２実施形態＞
　本開示の第２実施形態では、縦続接続された第１増幅部及び第２増幅部から成る比較器を前提とし、当該比較器において、キックバック量自体を低減し、ストリーキングの発生を抑制するようにする。前段の第１増幅部は、差動アンプから成り、後段の第２増幅部は、差動アンプに対して縦続接続された出力アンプから成る。すなわち、第２実施形態に係る比較器は、縦続接続された差動アンプ及び出力アンプから成る。差動アンプは、第１実施形態に係る比較器における差動アンプ５１に相当する。
　第１実施形態では、前段の差動アンプ５１において、キックバックと逆相の信号を、所定の電圧ＲＥＦに入れることで、キックバックによる所定の電圧ＲＥＦの揺れを抑え、キックバックに起因するストリーキングの発生を抑制するようにしている。これに対して、第２実施形態では、後段の出力アンプにおいて、キックバックと逆相の信号を、所定の電圧ＲＥＦに入れることで、キックバックによる所定の電圧ＲＥＦの揺れを抑え、キックバックに起因するストリーキングの発生を抑制するようにしている。
　本開示の第２実施形態によっても、第１実施形態の場合と同様に、アナログ－デジタル変換部１４の消費電力を低減し、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができることに加えて、キックバックに起因するストリーキングの発生を抑制できるため、高画質の撮像画像を得ることができる。
　以下に、キックバック量自体を低減し、ストリーキングの発生を抑制するための第２実施形態の具体的な実施例について説明する。
［実施例６］
　実施例６は、本開示の第２実施形態に係る比較器の基本的な構成例である。実施例６に係る比較器の回路構成を図２０に示す。
　実施例６に係る比較器５０Ｅは、第１増幅部である差動アンプ５１を含む前段の回路部分と、第２増幅部である出力アンプ５３を含む後段の回路部分とから構成されている。
　前段の回路部分は、第１の差動トランジスタＮＴ31、第２の差動トランジスタＮＴ32、電流源Ｉ31、第１の負荷トランジスタＰＴ31、及び、第２の負荷トランジスタＰＴ32から成る差動アンプ５１を有している。前段の回路部分は、差動アンプ５１の他に、第１の容量素子Ｃ31、第２の容量素子Ｃ32、第１のスイッチトランジスタＮＴ33、及び、第２のスイッチトランジスタＮＴ34を有している。
　この前段の回路部分は、実施例５に係る比較器５０Ｄの回路部分と同じ回路構成となっている。すなわち、差動アンプ５１は、第１の差動トランジスタＮＴ31及び第２の差動トランジスタＮＴ32がＮチャネルのＭＯＳトランジスタから成る、Ｎチャネル入力の回路構成となっている。但し、差動アンプ５１に容量部５２が設けられていない点で、実施例５に係る比較器５０Ｄの回路構成と異なっている。
　上記の構成の前段の回路部分において、入力端子Ｔ31を介して入力される画素信号ＶＳＬと、入力端子Ｔ32を介して入力される参照信号ＲＡＭＰとが、第１の容量素子Ｃ31及び第２の容量素子Ｃ32を通して合成され、第１の差動トランジスタＮＴ31のゲート入力となる。第１のスイッチトランジスタＮＴ33及び第２のスイッチトランジスタＮＴ34は、入力端子Ｔ33を介して入力される駆動信号ＡＺ1によってオン／オフ制御が行われる。
　後段の回路部分は、容量素子Ｃ30、及び、第２増幅部である出力アンプ５３によって構成されている。容量素子Ｃ30は、高電位側電源電圧ＶDDのノードと差動アンプ５１の出力ノード（第２の差動トランジスタＮＴ32と第２の負荷トランジスタＰＴ32との共通接続ノード）Ｎ31との間に接続されている。この容量素子Ｃ30は、差動アンプ５１の出力信号ＯＵＴ’に対して帯域制限を行うことで、当該出力信号ＯＵＴ’に含まれるノイズを除去する（即ち、高周波成分を除去する）。
　出力アンプ５３は、ＰチャネルのＭＯＳトランジスタＰＴ41、ＮチャネルのＭＯＳトランジスタＮＴ41、容量素子Ｃ41、及び、ＮチャネルのスイッチトランジスタＮＴ42から成るサンプルホールド回路構成となっている。
　出力アンプ５３において、ＰチャネルのＭＯＳトランジスタＰＴ41は、ゲート電極が差動アンプ５１の出力ノードＮ31に接続され、ソース電極が高電位側電源電圧ＶDDのノードに接続されている。ＮチャネルのＭＯＳトランジスタＮＴ41は、ドレイン電極がＰチャネルのＭＯＳトランジスタＰＴ41のドレイン電極に接続され、ソース電極が低電位側電源であるグランドＧＮＤに接続されている。
　容量素子Ｃ41は、ＮチャネルのＭＯＳトランジスタＮＴ41のゲート電極とグランドＧＮＤとの間に接続されている。スイッチトランジスタＮＴ42は、ＮチャネルのＭＯＳトランジスタＮＴ41のゲート電極とドレイン電極との間に接続されており、入力端子Ｔ36を介して入力される駆動信号ＡＺ2によってオン／オフ制御が行われる。
　上記の構成の出力アンプ５３において、ＰチャネルのＭＯＳトランジスタＰＴ41のドレイン電極と、ＮチャネルのＭＯＳトランジスタＮＴ41のドレイン電極との共通接続ノードＮ41が、出力アンプ５３の出力ノードとなっており、当該出力ノードＮ41から出力端子Ｔ30を通して、出力アンプ５３の出力信号、即ち、比較器５０Ｅの出力信号ＯＵＴが導出される。
　出力アンプ５３は、上記の構成に加えて、容量部５４を備えている。容量部５４は、出力アンプ５３の出力ノードＮ41と、所定の電圧ＲＥＦが与えられる端子Ｔ37との間に接続されている。容量部５４は、比較器５０Ｅの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、端子Ｔ37を通して所定の電圧ＲＥＦのノードに入れる作用をなす。出力アンプ５３の出力ノードＮ41に接続される容量部５４の作用、効果の詳細について後述する。
（実施例６に係る比較器の動作）
　続いて、図２１及び図２２の動作説明図、並びに、図２３のタイミングチャートを参照して、実施例６に係る比較器５０Ｅの動作について説明する。
　図２１及び図２２の動作説明図では、差動アンプ５１の第１のスイッチトランジスタＮＴ33及び第２のスイッチトランジスタＮＴ34、並びに、出力アンプ５３のスイッチトランジスタＮＴ42の動作状態を明確にするために、これらのトランジスタについて、スイッチのシンボルを用いて図示している。図２３のタイミングチャートは、駆動信号ＡＺ1、駆動信号ＡＺ2、参照信号ＲＡＭＰ、画素信号ＶＳＬ、ノードＮ32の電圧ＨｉＺ、ノードＮ33の電圧ＶＳＨ、出力アンプ５３の出力信号ＯＵＴ’及び、比較器５０Ｅの出力信号ＯＵＴのタイミング関係を示している。
　時刻ｔ21において、駆動信号ＡＺ1が低レベルから高レベルに遷移する。すると、第１のスイッチトランジスタＮＴ33及び第２のスイッチトランジスタＮＴ34がオン（閉）状態となるため、第１の差動トランジスタＮＴ31のドレイン電極とゲート電極とが接続され、第２の差動トランジスタＮＴ32のドレイン電極とゲート電極とが接続される（図２１参照）。また、参照信号ＲＡＭＰが所定のリセットレベルに設定される。更に、読み出し対象となる画素２のフローティングディフュージョンＦＤ（図２参照）がリセットされ、画素信号ＶＳＬがリセットレベルに設定される。
　以上により、差動アンプ５１のオートゼロ動作が開始される。すなわち、第１の差動トランジスタＮＴ31のドレイン電極及びゲート電極、並びに、第２の差動トランジスタＮＴ32のドレイン電極及びゲート電極が、所定の同じ電圧（基準電圧）に収束する。このオートゼロ動作により、ノードＮ32の電圧ＨｉＺ及びノードＮ33の電圧ＶＳＨが基準電圧に設定される。
　また、時刻ｔ21において、駆動信号ＡＺ2が低レベルから高レベルに遷移する。これに応答して、出力アンプ５３において、スイッチトランジスタＮＴ42がオン（閉）状態となり、ＮチャネルのＭＯＳトランジスタＮＴ41のドレイン電極とゲート電極との間を短絡する（図２１参照）。これにより、出力アンプ５３のオートゼロ動作が開始される。そして、オートゼロ動作により、容量素子Ｃ41の電圧がＮチャネルのＭＯＳトランジスタＮＴ41のドレイン電圧と等しくなり、容量素子Ｃ41に電荷が蓄積される。
　次に、時刻ｔ22において、駆動信号ＡＺ2が高レベルから低レベルに遷移する。これに応答して、出力アンプ５３において、スイッチトランジスタＮＴ42がオフ（開）状態となり、出力アンプ５３のオートゼロ動作が終了する（図２２参照）。尚、スイッチトランジスタＮＴ42がオフ状態になった後も、容量素子Ｃ41の電圧はそのまま保持され、ＮチャネルのＭＯＳトランジスタＮＴ41のゲート電極に印加される。これにより、ＮチャネルのＭＯＳトランジスタＮＴ41は、スイッチトランジスタＮＴ42がオン状態のときとほぼ同じ電流を流す電流源として機能する。
　次に、時刻ｔ23において、駆動信号ＡＺ1が高レベルから低レベルに遷移する。これにより、第１のスイッチトランジスタＮＴ33及び第２のスイッチトランジスタＮＴ34がオフ（開）状態となり、差動アンプ５１のオートゼロ動作が終了する（図２２参照）。ノードＮ32の電圧ＨｉＺは、画素信号ＶＳＬ及び参照信号ＲＡＭＰが変化しないため、基準電圧のまま保持される。また、ノードＮ33の電圧ＶＳＨは、第３の容量素子Ｃ33に蓄積された電荷により基準電圧のまま保持される。
　その後、時刻ｔ24において、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＮ32の電圧ＨｉＺが低下し、ノードＮ33の電圧（基準電圧）ＶＳＨを下回ることで、差動アンプ５１の出力信号ＯＵＴ’が低レベルになる。
　そして、差動アンプ５１の出力信号ＯＵＴ’が低レベルになると、出力アンプ５３のＰチャネルのＭＯＳトランジスタＰＴ41がオン状態となり、出力アンプ５３の出力信号、即ち、比較器５０Ｅの出力信号ＯＵＴが高レベルになる。すなわち、出力アンプ５３は、差動アンプ５１の出力信号ＯＵＴ’のレベルを反転し、増幅して出力する。
　次に、時刻ｔ25において、参照信号ＲＡＭＰが線形に増加を開始し、これに合わせて、ノードＮ32の電圧ＨｉＺも線形に増加する。また、カウンタ回路１４２（図３参照）が、カウント動作を開始する。その後、ノードＮ32の電圧ＨｉＺがノードＮ33の電圧（基準電圧）ＶＳＨを上回ったとき、差動アンプ５１の出力信号ＯＵＴ’が反転し、高レベルとなる。そして、出力信号ＯＵＴ’が高レベルに反転したときのカウンタ回路１４２のカウント値が、Ｐ相（リセットレベル）の画素信号ＶＳＬの値として、ラッチ回路１４３（図３参照）に保持される。
　次に、時刻ｔ26において、参照信号ＲＡＭＰの電圧がリセット電圧に設定される。また、画素２の転送トランジスタ２２がオン状態となることで、露光期間中にフォトダイオード２１に蓄積された電荷がフローティングディフュージョンＦＤに転送され、画素信号ＶＳＬが信号レベルに設定される。これにより、ノードＮ32の電圧ＨｉＺが信号レベルに対応する値だけ低下し、ノードＮ33の電圧（基準電圧）ＶＳＨを下回り、差動アンプ５１の出力信号ＯＵＴ’が低レベルに反転する。
　次に、時刻ｔ27において、時刻ｔ24のときと同様に、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＮ32の電圧ＨｉＺが更に低下する。
　次に、時刻ｔ28において、時刻ｔ25のときと同様に、参照信号ＲＡＭＰが線形に増加を開始する。これに合わせて、ノードＮ32の電圧ＨｉＺも線形に増加する。また、カウンタ回路１４２が、カウント動作を開始する。
　その後、ノードＮ32の電圧ＨｉＺがノードＮ33の電圧（基準電圧）ＶＳＨを上回ったとき、差動アンプ５１の出力信号ＯＵＴ’が反転し、高レベルになる。そして、差動アンプ５１の出力信号ＯＵＴ’が高レベルになると、出力アンプ５３のＰチャネルのＭＯＳトランジスタＰＴ41がオフ状態となり、比較器５０Ｅの出力信号ＯＵＴが低レベルになる。
　そして、出力信号ＯＵＴ’が高レベルに反転したときのカウンタ回路１４２のカウント値が、Ｄ相（信号レベル）の画素信号ＶＳＬの値としてラッチ回路１４３に保持される。また、ラッチ回路１４３は、Ｄ相の画素信号ＶＳＬと、時刻ｔ25と時刻ｔ26との間に読み出されたＰ相の画素信号ＶＳＬとの差分をとることにより、ノイズ除去処理であるＣＤＳを行う。このようにして、アナログの画素信号ＶＳＬのアナログ－デジタル変換が行われる。
　その後、時刻ｔ29乃至時刻ｔ37において、時刻ｔ21乃至時刻ｔ29のときと同様の動作が繰り返される。
　差動アンプ５１及び出力アンプ５３が縦続接続されて成る実施例６に係る比較器５０Ｅにおいて、上述した動作説明か明らかなように、出力アンプ５３は、差動アンプ５１の出力信号ＯＵＴ’のレベルを反転し、増幅して出力する。従って、ノードＮ34の電位と、ノードＮ41の電位とは同じ極性である。また、ノードＮ34の電位をＡ、ノードＮ31の電位をＢ、ノードＮ41の電位をＣとすると、これら電位Ａ，Ｂ，Ｃの振幅の大小関係は、Ａ＜Ｂ＜Ｃとなる。
　このように、ノードＮ31の電位Ｂに対して、ノードＮ34の電位Ａの振幅は小さい。従って、例えば実施例５に係る比較器５０Ｄ（図１９参照）の場合のように、前段の差動アンプ５１において、ノードＮ34に容量部５２を接続する構成を採る場合、ノードＮ31の電位Ｂの反転時の所定の電圧ＲＥＦへのキックバックをキャンセルするためには、容量部５２として大きな容量値が必要となる。
　これに対して、実施例６に係る比較器５０Ｅでは、後段の出力アンプ５３において、ノードＮ34の電位Ａよりも振幅が大きく、同極性のノードＮ41と、所定の電圧ＲＥＦが与えられる端子Ｔ37との間に容量部５４を接続する構成を採っている。これにより、前段の差動アンプ５１において、ノードＮ34に接続する構成を採る場合に比べて、キックバックによる所定の電圧ＲＥＦの揺れをより確実に抑えることができ、キックバックに起因するストリーキングの発生を抑制することができる。また、前段の差動アンプ５１のノードＮ34に接続する構成を採る場合に比べて、容量部５４の容量値が小さくて済むため、容量部５４を形成するために必要な面積を小さく抑えることができる。
　容量部５４については、第１実施形態に係る容量部５２と同様に、容量値が可変な構成とすることができる。また、容量部５４として、実施例２乃至実施例４の具体例１乃至具体例３に係る構成のものを用いることができる。
　実施例６に係る比較器５０Ｅにおいて、出力アンプ５３については、図２０に示す回路構成のものに限られるものではない。例えば、図２４に示すように、ＰチャネルのＭＯＳトランジスタＰＴ41に対して抵抗素子Ｒを直列に接続して成る回路構成とすることができる。また、図２５に示すように、ＰチャネルのＭＯＳトランジスタＰＴ41に対して直列に接続されたＮチャネルのＭＯＳトランジスタＮＴ43を、ゲート電極とドレイン電極とが接続されたダイオード接続とする回路構成とすることができる。また、図２６に示すよう、ＰチャネルのＭＯＳトランジスタＰＴ41に対して直列に接続されたＮチャネルのＭＯＳトランジスタＮＴ44にバイアス電圧ＢＩＡＳを供給する回路構成とすることができる。
［実施例７］
　実施例７は、縦続接続された第１増幅部及び第２増幅部から成る比較器において、第１増幅部及び第２増幅部の双方に容量部を設ける例である。実施例７に係る比較器の回路構成を図２７に示す。
　実施例７に係る比較器５０Ｆは、実施例６に係る比較器５０Ｅと同様に、第１増幅部である差動アンプ５１を含む前段の回路部分、及び、第２増幅部である出力アンプ５３を含む後段の回路部分から構成されている。
　差動アンプ５１において、第１の差動トランジスタＰＴ31と第１の負荷トランジスタＮＴ31との共通接続ノードＮ34と、所定の電圧ＲＥＦが与えられる端子Ｔ35との間に、容量部５２が接続されている。容量部５２は、差動アンプ５１の出力信号ＯＵＴ’の反転時のキックバックと逆相の信号を、端子Ｔ35を通して所定の電圧ＲＥＦのノードに入れる作用をなす。
　出力アンプ５３において、出力アンプ５３の出力ノードＮ41と、所定の電圧ＲＥＦが与えられる端子Ｔ37との間に、容量部５４が接続されている。容量部５４は、比較器５０Ｆの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、端子Ｔ37を通して所定の電圧ＲＥＦのノードに入れる作用をなす。
　上述したように、実施例７に係る比較器５０Ｆは、差動アンプ５１及び出力アンプ５３の双方に容量部（５２，５４）を設け、差動アンプ５１及び出力アンプ５３の２段構えにて、キックバックと逆相の信号を所定の電圧ＲＥＦのノードに入れる構成となっている。この構成によれば、容量部５２及び容量部５４の作用により、キックバックによる所定の電圧ＲＥＦの揺れを抑えることができるため、キックバックに起因するストリーキングの発生をより確実に抑制することができる。
　容量部５４については、第１実施形態に係る容量部５２と同様に、容量値が可変な構成とすることができる。また、容量部５４として、実施例２乃至実施例４の具体例１乃至具体例３に係る構成のものを用いることができる。また、出力アンプ５３については、図２４乃至図２６に示す回路構成とすることができる。
［実施例８］
　実施例８は、実施例６の変形例であり、クランプ回路を備える例である。実施例８に係る比較器の回路構成を図２８に示す。
　実施例８に係る比較器５０Ｇは、実施例６に係る比較器５０Ｅにおいて、出力アンプ５３にクランプ回路５５を設けた構成となっている。クランプ回路５５は、必ずしも、出力アンプ５３の構成要素の一つである必要はない。クランプ回路５５は、例えば、高電位側電源電圧ＶDDのノードと、出力アンプ５３の入力ノード、即ち、ＰチャネルのＭＯＳトランジスタＰＴ41のゲート電極との間に接続されたＮチャネルのＭＯＳトランジスタＮＴ43から構成されている。
　ＮチャネルのＭＯＳトランジスタＮＴ43のゲート電極は、出力アンプ５３の出力ノードＮ41に接続されている。そして、ＮチャネルのＭＯＳトランジスタＮＴ43は、出力アンプ５３の出力レベルが、出力アンプ５３の入力レベルよりも高いときにオン状態（導通状態）となり、差動アンプ５１の出力ノードＮ31（即ち、出力アンプ５３の入力ノード）の電位を所定の電位、具体的には電源電圧ＶDDにクランプする。
　ここで、クランプ回路５５が存在しない実施例８に係る比較器５０Ｇの場合について説明する。クランプ回路５５が存在しないと、差動アンプ５１の出力が反転した後、差動アンプ５１の出力ノードＮ31の電位が低くなり過ぎると、第２の差動トランジスタＮＴ32に電流が流れなくなるため、電流源Ｉ31に流れるテール（Ｔａｉｌ）電流が変化する。テール電流が変化が変化すると、比較器５０Ｇが繋がる電源線に流れる電源電流が変化し、ＩＲドロップが変化する。そして、ＩＲドロップが変化すると、電源線に繋がっている他の比較器の動作点が変化するため、ストリーキング発生の要因となる。
　この電源線のＩＲドロップに起因するストリーキング対策のために、実施例８に係る比較器５０Ｇは、クランプ回路５５を備える構成を採っている。実施例８に係る比較器５０Ｇにおいて、当該比較器５０Ｇの出力の反転は、出力アンプ５３の出力信号ＯＵＴが、差動アンプ５１の出力信号ＯＵＴ’、即ち、出力アンプ５３の入力信号よりも低いときに起きる。一方、クランプ回路５５のＮチャネルのＭＯＳトランジスタＮＴ43は、出力アンプ５３の出力レベルが、出力アンプ５３の入力レベルよりも高いときにオン状態となって、差動アンプ５１の出力ノードＮ31の電位を電源電圧ＶDDにクランプする。
　このクランプ回路５５の作用により、比較器５０Ｇの出力の反転後、即ち、差動アンプ５１の出力の反転後、差動アンプ５１の出力ノードＮ31の電位が電源電圧ＶDDにクランプされるため、電流源Ｉ31に流れるテール電流が変化することはない。その結果、電源線のＩＲドロップに起因するストリーキングの発生を抑制できる。
　因みに、クランプ回路５５は、出力アンプ５３の出力レベルが、出力アンプ５３の入力レベルよりも十分高くなって始めて動作する。従って、クランプ回路５５を設けたことによって、比較器５０Ｇの反転に関する特性に悪影響を及ぼすことはない。また、クランプ回路５５の動作に必要な電流は、電流源Ｉ31によって供給される。従って、差動アンプ５１が電源から引く電流は元の通りほぼ一定の電流値であり、電源電流の揺らぎを引き起こさせることがない。
　ノードＮ32の電圧ＨｉＺに対するテール電流の変化を図２９Ａに示す。また、比較器５０Ｇの出力反転時の動作波形を図２９Ｂに示し、時間に対するテール電流の変化を図２９Ｃに示す。図２９Ａ、図２９Ｂ、及び、図２９Ｃにおいて、クランプ回路５５が有りの場合を実線で示し、クランプ回路５５が無しの場合を破線で示している。また、図２９Ｂにおいて、ノードＮ32の電圧ＨｉＺを一点鎖線で示し、差動アンプ５１の出力信号ＯＵＴ’を実線／破線で示し、比較器５０Ｇの出力信号ＯＵＴを破線で示している。
　上述したクランプ回路５５を備える実施例８に係る比較器５０Ｇにあっても、実施例７に係る比較器５０と同様に、差動アンプ５１及び出力アンプ５３の双方に容量部（５２，５４）を設ける構成を採るようにしてもよい。
［実施例９］
　実施例９は、実施例８の変形例であり、実施例９と逆導電型のトランジスタを用いる例である。すなわち、実施例８では、差動アンプ５１がＮチャネル入力であるのに対して、実施例９では、差動アンプ５１がＰチャネル入力となっている。実施例９に係る比較器の回路構成を図３０に示す。
　実施例９に係る比較器５０Ｈにおいて、前段の回路部分は、第１の差動トランジスタＰＴ21、第２の差動トランジスタＰＴ22、電流源Ｉ21、第１の負荷トランジスタＮＴ21、及び、第２の負荷トランジスタＮＴ22から成る差動アンプ５１を有している。前段の回路部分は、差動アンプ５１の他に、第１の容量素子Ｃ21、第２の容量素子Ｃ22、第３の容量素子Ｃ23、第１のスイッチトランジスタＰＴ23、及び、第２のスイッチトランジスタＰＴ24を有している。
　この前段の回路部分は、実施例１に係る比較器５０Ａの回路部分と同じ回路構成となっている。すなわち、差動アンプ５１は、第１の差動トランジスタＰＴ21及び第２の差動トランジスタＰＴ22がＰチャネルのＭＯＳトランジスタから成る、Ｐチャネル入力の回路構成となっている。但し、差動アンプ５１に容量部５２が設けられていない点で、実施例１に係る比較器５０Ａの回路構成と異なっている。
　上記の構成の前段の回路部分において、入力端子Ｔ21を介して入力される画素信号ＶＳＬと、入力端子Ｔ22を介して入力される参照信号ＲＡＭＰとが、第１の容量素子Ｃ21及び第２の容量素子Ｃ22を通して合成され、第１の差動トランジスタＰＴ21のゲート入力となる。第１のスイッチトランジスタＰＴ23及び第２のスイッチトランジスタＰＴ24は、入力端子Ｔ23を介して入力される駆動信号ＡＺ1によってオン／オフ制御が行われる。
　後段の回路部分は、容量素子Ｃ30、及び、出力アンプ５３によって構成されている。容量素子Ｃ30は、差動アンプ５１の出力ノード（第２の差動トランジスタＮＴ22と第２の負荷トランジスタＮＴ22との共通接続ノード）Ｎ21とグランドとの間に接続されている。この容量素子Ｃ30は、差動アンプ５１の出力信号ＯＵＴ’に対して帯域制限を行うことで、当該出力信号ＯＵＴ’に含まれるノイズを除去する。
　出力アンプ５３は、ＮチャネルのＭＯＳトランジスタＮＴ51、ＰチャネルのＭＯＳトランジスタＰＴ51、容量素子Ｃ51、及び、ＰチャネルのスイッチトランジスタＰＴ52から成るサンプルホールド回路構成となっている。
　出力アンプ５３において、ＮチャネルのＭＯＳトランジスタＮＴ51は、ゲート電極が差動アンプ５１の出力ノードＮ21に接続され、ソース電極が低電位側電源であるグランドに接続されている。ＰチャネルのＭＯＳトランジスタＰＴ51は、ドレイン電極がＮチャネルのＭＯＳトランジスタＮＴ51に接続され、ソース電極が高電位側電源電圧ＶDDのノードに接続されている。
　容量素子Ｃ41は、高電位側電源電圧ＶDDのノードとＰチャネルのＭＯＳトランジスタＰＴ51のゲート電極との間に接続されている。スイッチトランジスタＰＴ52は、ＰチャネルのＭＯＳトランジスタＰＴ51のゲート電極とドレイン電極との間に接続されており、入力端子Ｔ26を介して入力される駆動信号ＡＺ2によってオン／オフ制御が行われる。
　上記の構成の出力アンプ５３において、ＮチャネルのＭＯＳトランジスタＮＴ51とＰチャネルのＭＯＳトランジスタＰＴ51との共通接続ノードＮ51が、出力アンプ５３の出力ノードとなっており、当該出力ノードＮ51から出力端子Ｔ20を通して、出力アンプ５３の出力信号、即ち、比較器５０Ｈの出力信号ＯＵＴが導出される。
　出力アンプ５３は、上記の構成に加えて、容量部５４を備えている。容量部５４は、出力アンプ５３の出力ノードＮ51と、所定の電圧ＲＥＦが与えられる端子Ｔ27との間に接続されている。容量部５４は、比較器５０Ｈの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、端子Ｔ27を通して所定の電圧ＲＥＦのノードに入れる作用をなす。
　上記の構成の実施例９に係る比較器５０Ｈにおいて、出力アンプ５３にクランプ回路５５を設けた構成となっている。クランプ回路５５は、必ずしも、出力アンプ５３の構成要素の一つである必要はない。クランプ回路５５は、例えば、出力アンプ５３の入力ノード、即ち、ＮチャネルのＭＯＳトランジスタＮＴ51のゲート電極とグランドとの間に接続されたＰチャネルのＭＯＳトランジスタＰＴ53から構成されている。
　ＰチャネルのＭＯＳトランジスタＰＴ53のゲート電極は、出力アンプ５３の出力ノードＮ51に接続されている。そして、ＰチャネルのＭＯＳトランジスタＰＴ53は、出力アンプ５３の出力レベルが、出力アンプ５３の入力レベルよりも低いときにオン状態となり、差動アンプ５１の出力ノードＮ21（即ち、出力アンプ５３の入力ノード）の電位を所定の電位、具体的にはグランド電位にクランプする。
　ここで、クランプ回路５５が存在しない実施例９に係る比較器５０Ｈの場合について説明する。クランプ回路５５が存在しないと、差動アンプ５１の出力が反転した後、差動アンプ５１の出力ノードＮ21の電位が高くなり過ぎると、第２の差動トランジスタＰＴ22に電流が流れなくなるため、電流源Ｉ21に流れるテール電流が変化する。テール電流が変化が変化すると、比較器５０Ｈが繋がる電源線に流れる電源電流が変化し、ＩＲドロップが変化する。そして、ＩＲドロップが変化すると、電源線に繋がっている他の比較器の動作点が変化するため、ストリーキング発生の要因となる。
　この電源線のＩＲドロップに起因するストリーキング対策のために、実施例９に係る比較器５０Ｈは、クランプ回路５５を備える構成を採っている。実施例９に係る比較器５０Ｈにおいて、当該比較器５０Ｈの出力の反転は、出力アンプ５３の出力信号ＯＵＴが、差動アンプ５１の出力信号ＯＵＴ’、即ち、出力アンプ５３の入力信号よりも高いときに起きる。一方、クランプ回路５５のＰチャネルのＭＯＳトランジスタＰＴ53は、出力アンプ５３の出力レベルが、出力アンプ５３の入力レベルよりも低いときにオン状態となって、差動アンプ５１の出力ノードＮ21の電位をグランド電位にクランプする。
　このクランプ回路５５の作用により、比較器５０Ｈの出力の反転後、即ち、差動アンプ５１の出力の反転後、差動アンプ５１の出力ノードＮ21の電位がグランド電位にクランプされるため、電流源Ｉ31に流れるテール電流が変化することはない。その結果、電源線のＩＲドロップに起因するストリーキングの発生を抑制できる。
　因みに、クランプ回路５５は、出力アンプ５３の出力レベルが、出力アンプ５３の入力レベルよりも十分低くなって始めて動作する。従って、クランプ回路５５を設けたことによって、比較器５０Ｈの反転に関する特性に悪影響を及ぼすことはない。また、クランプ回路５５の動作に必要な電流は、電流源Ｉ31によって供給される。従って、差動アンプ５１が電源から引く電流は元の通りほぼ一定の電流値であり、電源電流の揺らぎを引き起こさせることがない。
　ノードＮ22の電圧ＨｉＺに対するテール電流の変化を図３１Ａに示す。また、比較器５０Ｈの出力反転時の動作波形を図３１Ｂに示し、時間に対するテール電流の変化を図３１Ｃに示す。図３１Ａ、図３１Ｂ、及び、図３１Ｃにおいて、クランプ回路５５が有りの場合を実線で示し、クランプ回路５５が無しの場合を破線で示している。また、図３１Ｂにおいて、ノードＮ22の電圧ＨｉＺを一点鎖線で示し、差動アンプ５１の出力信号ＯＵＴ’を実線／破線で示し、比較器５０Ｈの出力信号ＯＵＴを破線で示している。
　上述したクランプ回路５５を備える実施例９に係る比較器５０Ｈにあっても、実施例７に係る比較器５０と同様に、差動アンプ５１及び出力アンプ５３の双方に容量部（５２，５４）を設ける構成を採るようにしてもよい。
＜変形例＞
　上記の第１、第２実施形態では、画素２が行列状に配置されて成るＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示の技術は、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示の技術は、画素２が行列状に２次元配置されて成るＸ－Ｙアドレス方式の撮像素子全般に対して適用可能である。
　また、本開示の技術は、可視光の入射光量の分布を検知して画像として撮像する撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する撮像素子全般に対して適用可能である。
＜応用例＞
　以上説明した本実施形態に係るＣＭＯＳイメージセンサ１は、例えば図３２に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜本開示に係る技術の適用例＞
　本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
［本開示の電子機器］
　ここでは、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機などの電子機器に適用する場合について説明する。
（撮像装置）
　図３３は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図３３に示すように、本例に係る撮像装置１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
　撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
　フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
　操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上記の構成の撮像装置１００において、撮像部１０２として、先述した本開示に係る技術が適用されるＣＭＯＳイメージセンサ１を用いることができる。当該ＣＭＯＳイメージセンサ１によれば、低電源電圧化によって消費電力を下げることができるとともに、比較器の反転時のキックバックに起因するストリーキングの発生を抑制することができる。従って、撮像装置１００の低消費電力化に寄与できるととも、ノイズの少ない高画質の撮影画像を得ることができる。
［移動体への応用例］
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像素子として実現されてもよい。
　図３４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図３４に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller　Area　Network）、ＬＩＮ（Local　Interconnect　Network）、ＬＡＮ（Local　Area　Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
　各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図３４では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
　駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock　Brake　System）又はＥＳＣ（Electronic　Stability　Control）等の制御装置としての機能を有してもよい。
　駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
　ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
　車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time　Of　Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
　環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light　Detection　and　Ranging、Laser　Imaging　Detection　and　Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
　ここで、図３５は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　尚、図３５には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
　車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
　図３４に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
　また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
　車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
　統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal　Digital　Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
　記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read　Only　Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random　Access　Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard　Disc　Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
　汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global　System　of　Mobile　communications）、ＷｉＭＡＸ、ＬＴＥ（Long　Term　Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer　To　Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine　Type　Communication）端末）と接続してもよい。
　専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless　Access　in　Vehicle　Environment）、ＤＳＲＣ（Dedicated　Short　Range　Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle　to　Vehicle）通信、路車間（Vehicle　to　Infrastructure）通信、車両と家との間（Vehicle　to　Home）の通信及び歩車間（Vehicle　to　Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
　測位部７６４０は、例えば、ＧＮＳＳ（Global　Navigation　Satellite　System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global　Positioning　System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。尚、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
　ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。尚、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
　車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near　Field　Communication）又はＷＵＳＢ（Wireless　USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal　Serial　Bus）、ＨＤＭＩ（登録商標）（High-Definition　Multimedia　Interface）、又はＭＨＬ（Mobile　High-definition　Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
　車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
　統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
　マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
　音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３４の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented　Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
　尚、図３４に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部７９１０，７９１２，７９１４，７９１６，７９１８や車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０に適用され得る。そして、本開示に係る技術を適用することにより、撮像素子に用いる比較器の反転時のキックバックに起因するストリーキングの抑制によってノイズの少ない高画質の撮影画像を得ることができるため、例えば、撮像対象を高精度にて検出可能な車両制御システムを構築できる。
＜本開示がとることができる構成＞
　本開示は、以下のような構成をとることもできる。
≪Ａ．第１態様に係る撮像素子≫
［Ａ－１］光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
　比較器は、
　差動対トランジスタ、
　差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
　差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
　差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
　差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
　差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に容量部が接続されている、
　撮像素子。
［Ａ－２］画素信号及び所定の参照信号はそれぞれ容量素子を介して、差動対の一方のトランジスタのゲート入力となる、
　上記［Ａ－１］に記載の撮像素子。
［Ａ－３］所定の電圧は、任意の電圧である、
　上記［Ａ－１］又は上記［Ａ－２］に記載の撮像素子。
［Ａ－４］容量部の容量値は可変である、
　上記［Ａ－１］乃至上記［Ａ－３］のいずれかに記載の撮像素子。
［Ａ－５］容量部は、容量値が可変な可変容量素子から成る、
　上記［Ａ－４］に記載の撮像素子。
［Ａ－６］容量部は、複数の容量素子、及び、制御信号に基づいて、複数の容量素子の少なくとも一つを選択する切替えスイッチから成る、
　上記［Ａ－４］に記載の撮像素子。
［Ａ－７］複数の容量素子は、容量値が互いに同じ容量素子から成る、
　上記［Ａ－６］に記載の撮像素子。
［Ａ－８］複数の容量素子は、容量値が互いに異なる容量素子から成る、
　上記［Ａ－６］に記載の撮像素子。
［Ａ－９］容量部は、制御信号を供給する制御線と切替えスイッチとの間を電気的に分離する分離回路を有する、
　上記［Ａ－６］乃至上記［Ａ－８］のいずれかに記載の撮像素子。
［Ａ－１０］分離回路は、インバータ回路又はバッファ回路から成る、
　上記［Ａ－９］に記載の撮像素子。
［Ａ－１１］第１の負荷トランジスタは、ダイオード接続の構成となっている、
　上記［Ａ－１］乃至上記［Ａ－１０］のいずれかに記載の撮像素子。
［Ａ－１２］第１の負荷トランジスタ及び第２の負荷トランジスタは、カレントミラー回路を構成している、
　上記［Ａ－１１］に記載の撮像素子。
［Ａ－１３］差動対の他方のトランジスタと第２の負荷トランジスタとの共通接続ノードが出力ノードである、
　上記［Ａ－１１］又は上記［Ａ－１２］に記載の撮像素子。
［Ａ－１４］比較器は、画素アレイ部の画素列に対応して設けられ、画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ－デジタル変換器に用いられる、
　上記［Ａ－１］乃至上記［Ａ－１３］のいずれかに記載の撮像素子。
［Ａ－１５］アナログ－デジタル変換器は、画素アレイ部の画素列毎、もしくは、複数画素列毎に設けられている、
　上記［Ａ－１４］に記載の撮像素子。
≪Ｂ．第１態様に係る電子機器≫
［Ｂ－１］光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
　比較器は、
　差動対トランジスタ、
　差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
　差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
　差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
　差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
　差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に容量部が接続されている、
　撮像素子を有する電子機器。
［Ｂ－２］画素信号及び所定の参照信号はそれぞれ容量素子を介して、差動対の一方のトランジスタのゲート入力となる、
　上記［Ｂ－１］に記載の電子機器。
［Ｂ－３］所定の電圧は、任意の電圧である、
　上記［Ｂ－１］又は上記［Ｂ－２］に記載の電子機器。
［Ｂ－４］容量部の容量値は可変である、
　上記［Ｂ－１］乃至上記［Ｂ－３］のいずれかに記載の電子機器。
［Ｂ－５］容量部は、容量値が可変な可変容量素子から成る、
　上記［Ｂ－４］に記載の電子機器。
［Ｂ－６］容量部は、複数の容量素子、及び、制御信号に基づいて、複数の容量素子の少なくとも一つを選択する切替えスイッチから成る、
　上記［Ｂ－４］に記載の電子機器。
［Ｂ－７］複数の容量素子は、容量値が互いに同じ容量素子から成る、
　上記［Ｂ－６］に記載の電子機器。
［Ｂ－８］複数の容量素子は、容量値が互いに異なる容量素子から成る、
　上記［Ｂ－６］に記載の電子機器。
［Ｂ－９］容量部は、制御信号を供給する制御線と切替えスイッチとの間を電気的に分離する分離回路を有する、
　上記［Ｂ－６］乃至上記［Ｂ－８］のいずれかに記載の電子機器。
［Ｂ－１０］分離回路は、インバータ回路又はバッファ回路から成る、
　上記［Ｂ－９］に記載の電子機器。
［Ｂ－１１］第１の負荷トランジスタは、ダイオード接続の構成となっている、
　上記［Ｂ－１］乃至上記［Ｂ－１０］のいずれかに記載の電子機器。
［Ｂ－１２］第１の負荷トランジスタ及び第２の負荷トランジスタは、カレントミラー回路を構成している、
　上記［Ｂ－１１］に記載の電子機器。
［Ｂ－１３］差動対の他方のトランジスタと第２の負荷トランジスタとの共通接続ノードが出力ノードである、
　上記［Ｂ－１１］又は上記［Ｂ－１２］に記載の電子機器。
［Ｂ－１４］比較器は、画素アレイ部の画素列に対応して設けられ、画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ－デジタル変換器に用いられる、
　上記［Ｂ－１］乃至上記［Ｂ－１３］のいずれかに記載の電子機器。
［Ｂ－１５］アナログ－デジタル変換器は、画素アレイ部の画素列毎、もしくは、複数画素列毎に設けられている、
　上記［Ｂ－１４］に記載の電子機器。
≪２．第２態様に係る撮像素子≫
［Ｃ－１］光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
　比較器は、縦続接続された第１増幅部及び第２増幅部から成り、
　第１増幅部は、
　差動対トランジスタ、
　差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
　差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
　差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
　差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
　第２の増幅部は、
　出力ノードと所定の電圧のノードとの間に接続された第１の容量部を有する、
　撮像素子。
［Ｃ－２］第１増幅部は、差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に接続された第２の容量部を有する、
　上記［Ｃ－１］に記載の撮像素子。
［Ｃ－３］第２の増幅部の出力の反転時に、第１増幅部の出力ノードの電位を所定の電位にクランプするクランプ回路を備える、
　上記［Ｃ－１］又は上記［Ｃ－２］に記載の撮像素子。
［Ｃ－４］画素信号及び所定の参照信号はそれぞれ容量素子を介して、差動対の一方のトランジスタのゲート入力となる、
　上記［Ｃ－１］乃至上記［Ｃ－３］のいずれかに記載の撮像素子。
［Ｃ－５］所定の電圧は、任意の電圧である、
　上記［Ｃ－１］乃至上記［Ｃ－４］のいずれかに記載の撮像素子。
［Ｃ－６］第１の容量部及び第２の容量部の容量値は可変である、
　上記［Ｃ－２］乃至上記［Ｃ－５］のいずれかに記載の撮像素子。
［Ｃ－７］第１の容量部及び第２の容量部は、容量値が可変な可変容量素子から成る、
　上記［Ｃ－６］に記載の撮像素子。
［Ｃ－８］第１の容量部及び第２の容量部は、複数の容量素子、及び、制御信号に基づいて、複数の容量素子の少なくとも一つを選択する切替えスイッチから成る、
　上記［Ｃ－６］に記載の撮像素子。
［Ｃ－９］複数の容量素子は、容量値が互いに同じ容量素子から成る、
　上記［Ｃ－８］に記載の撮像素子。
［Ｃ－１０］複数の容量素子は、容量値が互いに異なる容量素子から成る、
　上記［Ｃ－８］に記載の撮像素子。
［Ｃ－１１］第１の容量部及び第２の容量部は、制御信号を供給する制御線と切替えスイッチとの間を電気的に分離する分離回路を有する、
　上記［Ｃ－８］乃至上記［Ｃ－１０］のいずれかに記載の撮像素子。
［Ｃ－１２］分離回路は、インバータ回路又はバッファ回路から成る、
　上記［Ｃ－１１］に記載の撮像素子。
［Ｃ－１３］第１の負荷トランジスタは、ダイオード接続の構成となっている、
　上記［Ｃ－１］乃至上記［Ｃ－１２］のいずれかに記載の撮像素子。
［Ｃ－１４］第１の負荷トランジスタ及び第２の負荷トランジスタは、カレントミラー回路を構成している、
　上記［Ｃ－１３］に記載の撮像素子。
［Ｃ－１５］差動対の他方のトランジスタと第２の負荷トランジスタとの共通接続ノードが出力ノードである、
　上記［Ｃ－１１］又は上記［Ｃ－１４］に記載の撮像素子。
［Ｃ－１６］比較器は、画素アレイ部の画素列に対応して設けられ、画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ－デジタル変換器に用いられる、
　上記［Ｃ－１］乃至上記［Ｃ－１５］のいずれかに記載の撮像素子。
［Ｃ－１７］アナログ－デジタル変換器は、画素アレイ部の画素列毎、もしくは、複数画素列毎に設けられている、
　上記［Ｃ－１６］に記載の撮像素子。
≪Ｄ．第２態様に係る電子機器≫
［Ｄ－１］光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
　比較器は、縦続接続された第１増幅部及び第２増幅部から成り、
　第１増幅部は、
　差動対トランジスタ、
　差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
　差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
　差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
　差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
　第２の増幅部は、
　出力ノードと所定の電圧のノードとの間に接続された容量部を有する、
　撮像素子を有する電子機器。
［Ｄ－２］第１増幅部は、差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に接続された第２の容量部を有する、
　上記［Ｄ－１］に記載の電子機器。
［Ｄ－３］第２の増幅部の出力の反転時に、第１増幅部の出力ノードの電位を所定の電位にクランプするクランプ回路を備える、
　上記［Ｄ－１］又は上記［Ｄ－２］に記載の電子機器。
［Ｄ－４］画素信号及び所定の参照信号はそれぞれ容量素子を介して、差動対の一方のトランジスタのゲート入力となる、
　上記［Ｄ－１］乃至上記［Ｄ－３］のいずれかに記載の電子機器。
［Ｄ－５］所定の電圧は、任意の電圧である、
　上記［Ｄ－１］乃至上記［Ｄ－４］のいずれかに記載の電子機器。
［Ｄ－６］第１の容量部及び第２の容量部の容量値は可変である、
　上記［Ｄ－２］乃至上記［Ｄ－５］のいずれかに記載の電子機器。
［Ｄ－７］第１の容量部及び第２の容量部は、容量値が可変な可変容量素子から成る、
　上記［Ｄ－６］に記載の電子機器。
［Ｄ－８］第１の容量部及び第２の容量部は、複数の容量素子、及び、制御信号に基づいて、複数の容量素子の少なくとも一つを選択する切替えスイッチから成る、
　上記［Ｄ－６］に記載の電子機器。
［Ｄ－９］複数の容量素子は、容量値が互いに同じ容量素子から成る、
　上記［Ｄ－８］に記載の電子機器。
［Ｄ－１０］複数の容量素子は、容量値が互いに異なる容量素子から成る、
　上記［Ｄ－８］に記載の電子機器。
［Ｄ－１１］第１の容量部及び第２の容量部は、制御信号を供給する制御線と切替えスイッチとの間を電気的に分離する分離回路を有する、
　上記［Ｄ－８］乃至上記［Ｄ－１０］のいずれかに記載の電子機器。
［Ｄ－１２］分離回路は、インバータ回路又はバッファ回路から成る、
　上記［Ｄ－１１］に記載の電子機器。
［Ｄ－１３］第１の負荷トランジスタは、ダイオード接続の構成となっている、
　上記［Ｄ－１］乃至上記［Ｄ－１２］のいずれかに記載の電子機器。
［Ｄ－１４］第１の負荷トランジスタ及び第２の負荷トランジスタは、カレントミラー回路を構成している、
　上記［Ｄ－１３］に記載の電子機器。
［Ｄ－１５］差動対の他方のトランジスタと第２の負荷トランジスタとの共通接続ノードが出力ノードである、
　上記［Ｄ－１１］又は上記［Ｄ－１４］に記載の電子機器。
［Ｄ－１６］比較器は、画素アレイ部の画素列に対応して設けられ、画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ－デジタル変換器に用いられる、
　上記［Ｄ－１］乃至上記［Ｄ－１５］のいずれかに記載の電子機器。
［Ｄ－１７］アナログ－デジタル変換器は、画素アレイ部の画素列毎、もしくは、複数画素列毎に設けられている、
　上記［Ｄ－１６］に記載の電子機器。
　１・・・ＣＭＯＳイメージセンサ、２・・・単位画素、１１・・・画素アレイ部、１２・・・行選択部、１３・・・定電流源部、１４・・・アナログ－デジタル変換部、１５・・・水平転送走査部、１６・・・信号処理部、１７・・・タイミング制御部、１８・・・水平転送線、１９・・・参照信号生成部、２１・・・フォトダイオード（光電変換部）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1～３１m）・・・画素駆動線、３２（３２1～３２n）・・・垂直信号線、５０，５０Ａ～５０Ｈ，１４１・・・比較器、５１・・・差動アンプ（第１増幅部）、５２，５４・・・容量部、５３・・・出力アンプ（第２増幅部）、５５・・・クランプ回路、１４０・・・アナログ－デジタル変換器、５２１・・・可変容量素子、５２２・・・容量素子群、５２３・・・切替えスイッチ群、５２４・・・インバータ回路、ＮＴ11，ＮＴ31，ＰＴ21，・・・第１の差動トランジスタ、ＮＴ12，ＮＴ32，ＰＴ22，・・・第２の差動トランジスタ、ＮＴ21，ＰＴ11，ＰＴ31・・・第１の負荷トランジスタ、ＮＴ22，ＰＴ12，ＰＴ32・・・第２の負荷トランジスタ

Claims (20)

  1. 　光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
    　比較器は、
    　差動対トランジスタ、
    　差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
    　差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
    　差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
    　差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
    　差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に容量部が接続されている、
    　撮像素子。
  2. 　画素信号及び所定の参照信号はそれぞれ容量素子を介して、差動対の一方のトランジスタのゲート入力となる、
    　請求項１に記載の撮像素子。
  3. 　所定の電圧は、任意の電圧である、
    　請求項１に記載の撮像素子。
  4. 　容量部の容量値は可変である、
    　請求項１に記載の撮像素子。
  5. 　容量部は、容量値が可変な可変容量素子から成る、
    　請求項４に記載の撮像素子。
  6. 　容量部は、複数の容量素子、及び、制御信号に基づいて、複数の容量素子の少なくとも一つを選択する切替えスイッチから成る、
    　請求項４に記載の撮像素子。
  7. 　複数の容量素子は、容量値が互いに同じ容量素子から成る、
    　請求項６に記載の撮像素子。
  8. 　複数の容量素子は、容量値が互いに異なる容量素子から成る、
    　請求項６に記載の撮像素子。
  9. 　容量部は、制御信号を供給する制御線と切替えスイッチとの間を電気的に分離する分離回路を有する、
    　請求項６に記載の撮像素子。
  10. 　分離回路は、インバータ回路又はバッファ回路から成る、
    　請求項９に記載の撮像素子。
  11. 　第１の負荷トランジスタは、ダイオード接続の構成となっている、
    　請求項１に記載の撮像素子。
  12. 　第１の負荷トランジスタ及び第２の負荷トランジスタは、カレントミラー回路を構成している、
    　請求項１１に記載の撮像素子。
  13. 　差動対の他方のトランジスタと第２の負荷トランジスタとの共通接続ノードが出力ノードである、
    　請求項１１に記載の撮像素子。
  14. 　比較器は、画素アレイ部の画素列に対応して設けられ、画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ－デジタル変換器に用いられる、
    　請求項１に記載の撮像素子。
  15. 　アナログ－デジタル変換器は、画素アレイ部の画素列毎、もしくは、複数画素列毎に設けられている、
    　請求項１４に記載の撮像素子。
  16. 　光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
    　比較器は、
    　差動対トランジスタ、
    　差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
    　差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
    　差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
    　差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
    　差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に容量部が接続されている、
    　撮像素子を有する電子機器。
  17. 　光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
    　比較器は、縦続接続された第１増幅部及び第２増幅部から成り、
    　第１増幅部は、
    　差動対トランジスタ、
    　差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
    　差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
    　差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
    　差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
    　第２の増幅部は、
    　出力ノードと所定の電圧のノードとの間に接続された第１の容量部を有する、
    　撮像素子。
  18. 　　第１増幅部は、差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に接続された第２の容量部を有する、
    　請求項１７に記載の撮像素子。
  19. 　第２の増幅部の出力の反転時に、第１増幅部の出力ノードの電位を所定の電位にクランプするクランプ回路を備える、
    　請求項１７に記載の撮像素子。
  20. 　光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
    　比較器は、縦続接続された第１増幅部及び第２増幅部から成り、
    　第１増幅部は、
    　差動対トランジスタ、
    　差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
    　差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
    　差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
    　差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
    　第２の増幅部は、
    　出力ノードと所定の電圧のノードとの間に接続された容量部を有する、
    　撮像素子を有する電子機器。
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