WO2019176077A1 - 半導体スイッチ制御回路及びスイッチング電源装置 - Google Patents

半導体スイッチ制御回路及びスイッチング電源装置 Download PDF

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亘 宮澤
茂 久田
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Definitions

  • the present invention relates to a semiconductor switch control circuit and a switching power supply device.
  • wide band gap semiconductors are semiconductor switches that have significantly lower on-resistance and higher switching speed than conventional ones, and thus attention has been focused on wide band gap semiconductors.
  • the switching power supply device 101 is a so-called PFC boost chopper circuit, boosts an input voltage to a desired voltage, and supplies the voltage to a load (not shown) from a pair of output terminals.
  • a wide band gap semiconductor for example, silicon carbide, gallium nitride, gallium oxide, diamond, or the like
  • the device has high characteristics due to its low on-resistance and high-speed switching characteristics. Efficiency and miniaturization can be achieved.
  • a constant power drooping characteristic is obtained at a predetermined output current (power) or more, and the winding by the burst control circuit is less than the predetermined output current (power).
  • the load characteristic at the time of using the overcurrent limiting protection circuit which has a drooping characteristic is shown.
  • the operation between point B (switching point to burst control) and point C (switching stop point) is burst control, the switching current is limited, and the self-excited oscillation hardly occurs.
  • the operation between the point A (the droop start point) and the point B is constant power droop control, and the maximum current flows as the switching current. This concern is the same when the switching power supply is activated.
  • the present invention has been made in view of the above-described circumstances, and provides a semiconductor switch control circuit that is less likely to cause self-excited oscillation even at the timing when a large switching current flows, such as when a power supply is started or overloaded. For the purpose.
  • a semiconductor switch control circuit performs on / off control of a semiconductor switch by supplying a drive current to the gate electrode in a semiconductor switch having a source electrode, a drain electrode, and a gate electrode.
  • a pulse signal generation unit that generates a pulse signal as a time reference for performing on / off control of the semiconductor switch, and the drive current is generated based on the pulse signal generated by the pulse signal generation unit.
  • a drive current generator for supplying the drive current to the gate electrode of the semiconductor switch, and a current detection for detecting a drain current or a source current of the semiconductor switch, or a current flowing through a predetermined current path of a peripheral circuit of the semiconductor switch
  • the pulse signal generated by the pulse signal generator and the current detector Based on the detected current, characterized in that it comprises a drive current control unit having a function of controlling the drive current in which the driving current generating unit generates.
  • the drive current generation unit includes a source unit that charges current to the gate electrode of the semiconductor switch and a sink unit that discharges current from the gate electrode of the semiconductor switch.
  • the driving current control unit controls the driving current by controlling a charging current for charging the gate electrode of the semiconductor switch or a discharging current for discharging from the gate electrode of the semiconductor switch.
  • the drive current control unit includes the gate voltage in a turn-off period of the semiconductor switch when the current detected by the current detection unit exceeds a predetermined first set current. It is preferable to control the drive current so that the falling speed of is lower than that before detection.
  • the drive current control unit can set a plurality of current levels as the first set current, and the current detection unit has the plurality of current levels. It is preferable to control the drive current so that the falling speed of the gate voltage gradually decreases as a current exceeding a higher current level is detected.
  • the semiconductor switch control circuit of the present invention further includes a second pulse signal generation unit that generates a second pulse signal when the current detected by the current detection unit exceeds the first set current.
  • the current control unit preferably controls the drive current based on the second pulse signal generated by the second pulse signal generation unit.
  • the sink unit includes a plurality of discharge current paths connected in parallel to each other, and the drive current control unit is configured to output the pulse signal from the pulse signal generation unit.
  • the sink unit has a plurality of discharge current paths connected in parallel to each other, and the drive current control unit generates the second pulse signal during an ON period.
  • a charge / discharge control unit that stops a discharge operation in at least one of the plurality of discharge current paths at the time of turn-off following the ON period when the second pulse signal is input from the unit. Is preferred.
  • the plurality of discharge current paths have different discharge capacities.
  • the drive current control unit when the second pulse signal is input from the second pulse signal generation unit during the ON period, the drive current control unit is in the ON period. It is preferable to have a charge / discharge control unit that reduces the amount of current flowing through the sink unit in an analog manner during the subsequent turn-off.
  • the drive current controller when the current detected by the current detector exceeds a predetermined second set current, the drive current controller is configured to apply the gate voltage during a turn-on period of the semiconductor switch. It is preferable to control the drive current so that the rising speed of is lower than that before detection.
  • the drive current control unit can set a plurality of current levels as the second set current, and the current detection unit has the plurality of current levels. It is preferable to control the drive current so that the rising speed of the gate voltage gradually decreases as a current exceeding a higher current level is detected.
  • the semiconductor switch control circuit further includes a third pulse signal generation unit that generates a third pulse signal when the current detected by the current detection unit exceeds the second set current.
  • the current control unit preferably has a function of controlling the drive current based on the third pulse signal generated by the third pulse signal generation unit.
  • the source unit has a plurality of charging current paths connected in parallel to each other, and the drive current control unit receives the pulse signal from the pulse signal generation unit.
  • the third pulse signal is input from the third pulse signal generation unit during the period, at least one of the plurality of charging current paths at the time of turn-on of the on period next to the on period It is preferable to have an RS flip-flop that stops the charging operation in the path.
  • the source unit has a plurality of charging current paths connected in parallel to each other, and the drive current control unit generates the third pulse signal during an ON period.
  • the third pulse signal from the unit is input, it is preferable to stop the charging operation in at least one of the plurality of charging current paths at the time of turn-on in the on period next to the on period. .
  • the plurality of charging current paths have different charging capacities.
  • the drive current control unit when the third pulse signal is input from the third pulse signal generation unit during the ON period, the drive current control unit It is preferable to have a charge / discharge control unit that reduces the amount of current flowing through the source unit in an analog manner at the turn-on of the next ON period.
  • the semiconductor switch control circuit of the present invention further includes a gate voltage detection unit that detects a gate voltage of the semiconductor switch, and the drive current control unit includes the pulse signal generated by the pulse signal generation unit and the gate. It is preferable to have a function of controlling the drive current generated by the drive current generator based on the gate voltage detected by the voltage detector.
  • the first set current or the second set current is the drain current or the source current in a rated load region of the semiconductor switch, or a peripheral circuit of the semiconductor switch.
  • the value is set to a value exceeding the current range of the current flowing through the predetermined current path.
  • the semiconductor switch is preferably formed of a wide gap semiconductor.
  • the wide gap semiconductor is preferably made of silicon carbide, gallium nitride, gallium oxide or diamond.
  • a switching power supply device of the present invention performs on / off control of a semiconductor switch having a source electrode, a drain electrode, and a gate electrode, and supplying a driving current to the gate electrode of the semiconductor switch.
  • a switching power supply device comprising a semiconductor switch control circuit, wherein the semiconductor switch control circuit comprises the semiconductor switch control circuit of the present invention.
  • the drive for controlling the drive current generated by the drive current generator based on the pulse signal generated by the pulse signal generator and the current detected by the current detector. Since the current control unit is provided, the drive current is set so that the falling speed of the gate voltage or the rising speed of the gate voltage is low (slow) at the timing when a large switching current flows, such as when the power supply is started or overloaded.
  • the self-excited oscillation and the semiconductor switch are caused by this even at the timing when a large switching current flows such as when the power supply is started or overloaded.
  • Semiconductor switch control circuit that is less prone to malfunction and damage to semiconductor switches and peripheral circuit components The micro-switching power supply device (see FIGS. 5 and 14.).
  • FIG. 1 is a circuit diagram of a switching power supply device 1 according to Embodiment 1.
  • FIG. FIG. 3 is a diagram for explaining the semiconductor switch control circuit 12 according to the first embodiment.
  • 6 is a diagram schematically showing a waveform of a drain current ID during a switching operation in the switching power supply device 1 according to the first embodiment.
  • FIG. 6 is a diagram schematically illustrating a waveform of a gate voltage V GS during a switching operation in the switching power supply device 1 according to the first embodiment.
  • FIG. It is a diagram schematically showing a load placed characteristic diagram of the waveform of the gate voltage V GS at the turn-off time for each load region in the switching power supply apparatus 1 according to the first embodiment.
  • the switching power supply apparatus 1 is a diagram schematically showing the waveform of the drain current I D of the switching operation in case of setting a plurality of voltage levels I 11, I 12 as the first set current I 1 .
  • the switching power supply apparatus 1 according to the first embodiment is a diagram schematically showing the waveform of the gate voltage V GS at the time of switching operation in the case of setting a plurality of voltage levels I 11, I 12 as the first set current I 1 .
  • 6 is a diagram for explaining a semiconductor switch control circuit 12a according to a first modification of the first embodiment.
  • FIG. It is a figure which shows the various waveforms in the semiconductor switch control circuit 12a which concerns on the modification 1 of Embodiment 1.
  • FIG. 6 is a diagram for explaining a semiconductor switch control circuit 12b according to a second modification of the first embodiment.
  • FIG. 6 is a diagram for explaining a semiconductor switch control circuit 12c according to a third modification of the first embodiment.
  • 6 is a diagram schematically showing a waveform of a drain current ID during a switching operation in the switching power supply according to the second embodiment.
  • FIG. It is a figure which shows typically the waveform of the gate voltage VGS at the time of the switching operation
  • FIG. 6 is a diagram schematically showing a waveform of a current ID during a switching operation when a plurality of voltage levels I 21 and I 22 are set as the second set current I 2 in the switching power supply device according to the second embodiment.
  • FIG. 6 is a diagram schematically illustrating a waveform of a gate voltage V GS during a switching operation when a plurality of voltage levels I 21 and I 22 are set as the second set current I 2 in the switching power supply device according to the second embodiment.
  • FIG. 10 is a diagram for explaining a semiconductor switch control circuit 12d according to a first modification of the second embodiment. It is a figure which shows the various waveforms in the semiconductor switch control circuit 12d which concerns on the modification 1 of Embodiment 2.
  • FIG. 10 is a diagram schematically showing a waveform of a current ID during a switching operation when a plurality of voltage levels I 21 and I 22 are set as the second set current I 2 in the switching power supply device according to the second embodiment.
  • FIG. 10 is a diagram for
  • FIG. 1 It is a figure shown in order to demonstrate the semiconductor switch control circuit 12e which concerns on the modification 2 of Embodiment 2.
  • FIG. It is a figure shown in order to demonstrate the semiconductor switch control circuit 12f which concerns on the modification 3 of Embodiment 2.
  • FIG. It is a figure shown in order to demonstrate the semiconductor switch control circuit 12g which concerns on Embodiment 3.
  • FIG. It is a figure which shows typically the waveform of the gate voltage VGS at the time of the switching operation
  • FIG. In the switching power supply device according to Embodiment 3 is a diagram schematically showing the waveform of the gate voltage V GS at the time of switching operation in the case of setting a plurality of voltage levels V 11, V 12 as the first set voltage V 1.
  • FIG. 10 is a diagram for explaining a semiconductor switch control circuit 12h according to a fourth embodiment. It is a figure which shows the various waveforms in the semiconductor switch control circuit 12h which concerns on Embodiment 4.
  • FIG. 10 is a diagram for explaining a semiconductor switch control circuit 12i according to a fifth embodiment.
  • FIG. 1 It is a circuit diagram of the conventional switching power supply device 101. It is a figure which shows typically the waveform of the gate voltage VGS at the time of the switching operation
  • FIG. It is a diagram schematically showing a load placed characteristic diagram of the waveform of the gate voltage V GS at the turn-off time for each load region in the conventional switching power supply device 101.
  • FIG. 1 is a circuit diagram of a switching power supply device 1 (switching power supply device 1 according to the first embodiment) using the semiconductor switch control circuit 12 according to the first embodiment.
  • FIG. 2 is a diagram for explaining the semiconductor switch control circuit 12 according to the first embodiment.
  • a switching power supply device 1 shown in FIG. 1 is a switching power supply device 1 according to the first embodiment, that is, a critical mode type PFC boost chopper circuit as described above, and boosts an input voltage to a desired voltage to generate a pair of Supply from the output terminal to a load not shown.
  • a wide band gap semiconductor for example, silicon carbide, gallium nitride, gallium oxide, diamond, etc.
  • the semiconductor switch 6 due to its characteristics of low on-resistance and high-speed switching, High efficiency and miniaturization of the device are possible.
  • the switching power supply device 1 configured as described above includes the following semiconductor switch control circuit 12 (semiconductor switch control circuit 12 according to the first embodiment) as a semiconductor switch control circuit.
  • the semiconductor switch control circuit 12 supplies the drive current to the gate electrode in the semiconductor switch 6 having the source electrode, the drain electrode, and the gate electrode, thereby turning on / off the semiconductor switch 6.
  • a drive current generator 14 that generates a drive current and supplies the drive current to the gate electrode of the semiconductor switch 6, a current detector 18 that detects a drain current (or source current) of the semiconductor switch 6, and a pulse signal generator Based on the pulse signal generated by 13 and the current detected by the current detector 18, the drive current generator 14 generates And a drive current control unit 19 having a function of controlling the drive current.
  • symbol 17 shows a charging / discharging control part.
  • the drive current generation unit 14 includes a source unit 15 that charges current to the gate electrode of the semiconductor switch 6 and a sink unit 16 that discharges current from the gate electrode of the semiconductor switch 6, and the drive current control unit 19 includes the semiconductor switch 6.
  • the driving current is controlled by controlling the charging current for charging the gate electrode of the semiconductor device or the discharging current discharged from the gate electrode of the semiconductor switch 6.
  • FIG. 3 is a diagram schematically illustrating the waveform of the drain current ID during the switching operation in the switching power supply device 1 according to the first embodiment.
  • 3 (A) is a waveform of the drain current I D in the full load region
  • FIG. 3 (B) is a waveform of the drain current I D in the overload region 1
  • FIG. 3 (C) is the overload region 2 2 is a waveform of the drain current ID in FIG.
  • the rated maximum load region is a region with the heaviest load in the rated load region
  • the overload region 1 is a region where the load is relatively light in the overload region
  • the overload region 2 is This is a region where the load is relatively heavy in the overload region (see FIG. 5 described later).
  • FIG. 4 is a diagram schematically illustrating the waveform of the gate voltage V GS during the switching operation in the switching power supply device 1 according to the first embodiment.
  • the waveform of the left-most gate voltage V GS, the waveform of the gate voltage V GS at the full load region, the waveform of the second gate voltage V GS from the left, the gate voltage V GS in the overload region 1 a waveform, the waveform of the third gate voltage V GS from the left, a waveform of the gate voltage V GS in the overload region 2.
  • FIG. 5 is a diagram schematically illustrating a waveform of the gate voltage V GS at the time of turn-off for each load region in the switching power supply device 1 according to the first embodiment together with a load characteristic diagram.
  • the waveform of the left-most gate voltage V GS, the waveform of the gate voltage V GS in the low load region, the waveform of the second gate voltage V GS from the left, the waveform of the gate voltage V GS in the heavy load region , and the waveform of the third gate voltage V GS from the left a waveform of the gate voltage V GS at the full load region, the waveform of the fourth gate voltage V GS from the left, the gate voltage in the overload region 1 the waveform of V GS, the waveform of the fifth gate voltage V GS from the left is a waveform of the gate voltage V GS in the overload region 2.
  • the light load area is an area of relatively light load in the rated load area, and the heavy load area is heavier than the light load area in the rated load area and has a maximum rated load area. This is a region where the load is lighter than that (see FIG. 5).
  • the drive current control unit 19 when the current at which the current detection unit 18 has detected exceeds a first predetermined current I 1 of the predetermined gate at turn-off period of the semiconductor switch 6
  • the drive current is controlled so that the falling speed of the voltage V GS is lower than that before detection (see FIGS. 3 and 4). Therefore, as can be seen from FIGS. 3 and 4, the falling speed in the turn-off period Toff2 of the overload region 1 and the falling speed in the turn-off period Toff3 of the overload region 2 are the rising speeds in the turn-off period Toff1 of the rated maximum load region.
  • the self-excited oscillation at the turn-off starts to occur when the overload region 1 is exceeded beyond the rated maximum load region, and increases when the overload region 2 is reached. If this is left as it is, the self-excited oscillation becomes extremely large as in the prior art, and the semiconductor switch malfunctions due to the self-excited oscillation, and the semiconductor switch and its peripheral circuit components may be destroyed ( (Refer to the waveform of the gate voltage V GS in the overload region 2 in FIGS.
  • the semiconductor switch control circuit 12 when the drain current ID detected by the current detection unit 18 during the on period exceeds the first set current I 1 , immediately after the turn-off period following the on period.
  • the falling speed is lowered (slow) (see FIGS. 3 and 4).
  • the falling speed may be lowered (slow) during the turn-off period after the next on-period. With such a configuration, it is not necessary to control the drive current control unit 19 so fast.
  • the first set current I 1 is set to a value exceeding the current range of the drain current (or source current) in the rated maximum load region (see FIG. 3A).
  • the first set current I 1 is set to a slightly larger value than the rated maximum load range, undesirably self-oscillation suppression effect turn-off period which increases the switching speed becomes unnecessarily long is too slow.
  • the first set current I 1 is not preferred because when the first set current I 1 is set to a significantly larger value than the rated maximum load may self-oscillation suppressing effect can not be obtained sufficiently.
  • the first set current I 1 is preferably set to a value based on the inhibitory effects and the turn-off period the self-excited oscillation.
  • FIG. 6 is the switching power supply apparatus 1 according to the first embodiment, the waveform of the drain current I D of the switching operation in case of setting a plurality of voltage levels I 11, I 12 as the first set current I 1 schematically
  • FIG. 6 (A) is a waveform of the drain current I D in the full load region
  • FIG. 6 (B) is a waveform of the drain current I D in the overload region
  • FIG. 7 schematically shows the waveform of the gate voltage V GS during the switching operation in the switching power supply device 1 according to the first embodiment when a plurality of voltage levels I 11 and I 12 are set as the first set current I 1.
  • FIG. 7 the waveform of the left-most gate voltage V GS, the waveform of the gate voltage V GS at the full load region, the waveform of the second gate voltage V GS from the left, the gate voltage V GS in the overload region 1 a waveform, the waveform of the third gate voltage V GS from the left, a waveform of the gate voltage V GS in the overload region 2.
  • the drive current control unit 19 can set a plurality of current levels (I 11 to I 12 ) as the first set current I 1 as shown in FIG.
  • the drive current can be controlled such that the falling speed of the gate voltage V GS decreases stepwise as the drain current ID exceeds a higher voltage level among the plurality of current levels (FIGS. 6 and 6). 7, Toff3>Toff2> Toff1).
  • the falling speed of the gate voltage can be appropriately controlled according to the risk of occurrence of self-excited oscillation, and the necessary self-excited oscillation suppression effect can be achieved without unnecessarily lengthening the turn-off period. Be able to get.
  • the plurality of current levels for example, two current levels can be set as shown in FIG. 6, but the present invention is not limited to this, and for example, three or more current levels are set. be able to.
  • the values of the plurality of current levels appropriate values can be set so that the falling speed of the gate voltage can be appropriately controlled according to the risk of occurrence of self-excited oscillation.
  • the drive current generation unit 14 includes the source unit 15 that charges the gate electrode of the semiconductor switch 6 and the sink that discharges the current from the gate electrode of the semiconductor switch 6. Since the drive current control unit 19 controls the drive current by controlling the discharge current discharged from the gate electrode of the semiconductor switch 6, the drive current control unit 19 has a large switching current when the power supply is started or overloaded. The drive current can be controlled to an appropriate value so that the falling speed of the gate voltage or the rising speed of the gate voltage is low (slow).
  • the drive current control unit 19 when the current at which the current detection unit 18 has detected exceeds a first predetermined current I 1 of the predetermined turn-off semiconductor switch 6 Since the drive current is controlled so that the falling speed of the gate voltage during the period is lower than before detection, a sufficient self-excited oscillation suppressing effect can be obtained at the turn-off time in which self-excited oscillation is likely to occur.
  • the drive current control unit 19 can set a plurality of current levels as the first set current I 1 , and the current detection unit 18 includes a plurality of current detection units 18. Since the drive current can be controlled so that the falling speed of the gate voltage V GS decreases step by step as the current exceeding the larger current level is detected among the current levels, the risk of occurrence of self-excited oscillation is increased. Accordingly, the falling speed of the gate voltage can be appropriately controlled, and the necessary self-excited oscillation suppressing effect can be obtained without unnecessarily lengthening the turn-off period.
  • the semiconductor switch 6 is formed of a wide gap semiconductor (for example, silicon carbide, gallium nitride, gallium oxide, or diamond). Due to the characteristics of on-resistance and high-speed switching, the device can be highly efficient and downsized.
  • a wide gap semiconductor for example, silicon carbide, gallium nitride, gallium oxide, or diamond. Due to the characteristics of on-resistance and high-speed switching, the device can be highly efficient and downsized.
  • FIG. 8 is a diagram for explaining the semiconductor switch control circuit 12a according to the first modification of the first embodiment.
  • FIG. 9 is a diagram illustrating various waveforms in the semiconductor switch control circuit 12a according to the first modification of the first embodiment.
  • FIG. 10 is a diagram for explaining the semiconductor switch control circuit 12b according to the second modification of the first embodiment.
  • FIG. 11 is a diagram for explaining the semiconductor switch control circuit 12c according to the third modification of the first embodiment.
  • the semiconductor switch control circuit detects the current detection unit 18 such as the semiconductor switch control circuit 12a shown in FIG. 8, the semiconductor switch control circuit 12b shown in FIG. 10, and the semiconductor switch control circuit 12c shown in FIG.
  • a second pulse signal generation unit 20 that generates a second pulse signal when the current exceeds the first set current is further provided, and the drive current control units 19a, 19b, and 19c are generated by the second pulse signal generation unit 20.
  • the drive current may be controlled based on the second pulse signal S2.
  • the sink unit 16 has a plurality of discharge current paths (discharge current sources 161 and 162) connected in parallel to each other, and the drive current
  • the controller 19a controls the R terminal to which the pulse signal S1 from the pulse signal generator 13 is input, the S terminal to which the second pulse signal S2 from the second pulse signal generator 20 is input, and the discharge current.
  • the Q terminal that outputs the control signal (RSFF signal) S3 for the ON period is used.
  • An RS flip-flop 21 that outputs an RSFF signal S3 for stopping a discharge operation in at least one of the plurality of discharge current paths from the Q terminal A.
  • the semiconductor switch control circuit is less likely to cause the phenomenon that the semiconductor switch malfunctions and the semiconductor switch and its peripheral circuit components are destroyed.
  • the semiconductor switch control circuit 12a according to the first embodiment will be described with reference to FIG.
  • the first pulse signal S1 output from the pulse signal generation unit 13 becomes H and the semiconductor switch 6 is turned on.
  • a drain current flows.
  • the second pulse signal generation unit 20 generates the second pulse signal S2.
  • the RSFF signal S3 output from the RS flip-flop 21 becomes L, and the SW 22 is opened.
  • the sink unit 16 includes a plurality of discharge current paths (discharge current sources connected in parallel to each other) as shown in FIG.
  • the drive current control unit 19b has a plurality of discharge currents at the time of turn-off following the on period.
  • the charging / discharging control part 17 which stops the discharge operation
  • the plurality of discharge current paths may have different discharge capacities. With such a configuration, the falling speed of the gate voltage can be adjusted in a wide range.
  • the drive current control unit 19c is supplied from the second pulse signal generation unit 20 during the ON period.
  • the charging / discharging control unit 17 may be configured to reduce the amount of current flowing through the sink unit 16 in an analog manner at the time of turn-off following the ON period. Also by this, by reducing the amount of current flowing through the sink part 16 based on the second pulse signal S2, self-excited oscillation and this can be achieved even at the timing when a large switching current flows such as when the power supply is started or overloaded.
  • reducing in analog means reducing the current amount to an arbitrary current amount so that the falling speed during the turn-off period becomes a predetermined speed.
  • the semiconductor switch control circuit of the present invention is a semiconductor switch control circuit that hardly causes self-excited oscillation at turn-off.
  • the semiconductor switch control circuit of the present invention is self-excited even at turn-on. It also becomes a semiconductor switch control circuit that is difficult to cause.
  • the semiconductor switch control circuit is particularly effective when applied to a switching power supply device (for example, a switching power supply device including a continuous step-up chopper) that easily causes self-excited oscillation when turned on.
  • FIG. 12 is a diagram schematically illustrating the waveform of the drain current ID during the switching operation in the switching power supply device according to the second embodiment.
  • Figure 12 (A) is a waveform of the drain current I D in the full load region
  • FIG. 12 (B) is a waveform of the drain current I D in the overload region 1
  • FIG. 12 (C) is the overload region 2 2 is a waveform of the drain current ID in FIG.
  • FIG. 13 is a diagram schematically illustrating the waveform of the gate voltage V GS during the switching operation in the switching power supply device according to the second embodiment.
  • the waveform of the left-most gate voltage V GS, the waveform of the gate voltage V GS at the full load region, from the waveform and left second gate voltage V GS from the left of the third gate voltage V GS The waveform is a waveform of the gate voltage V GS in the overload region 1.
  • FIG. 14 is a diagram schematically illustrating a waveform of the gate voltage V GS at the time of turn-off for each load region in the switching power supply according to the second embodiment, together with a load characteristic diagram.
  • the waveform of the left-most gate voltage V GS, the waveform of the gate voltage V GS in the low load region, the waveform of the second gate voltage V GS from the left, the waveform of the gate voltage V GS in the heavy load region , and the waveform of the third gate voltage V GS from the left a waveform of the gate voltage V GS at the full load region, the waveform of the fourth gate voltage V GS from the left, the gate voltage in the overload region 1 the waveform of V GS, the waveform of the fifth gate voltage V GS from the left is a waveform of the gate voltage V GS in the overload region 2.
  • the drive current control unit when the current at which the current detection unit has detected exceeds a predetermined second set current I 2 (see FIG. 12 (A).),
  • the semiconductor switch The drive current is controlled so that the rising speed of the gate voltage V GS during the turn-on period 6 is lower than that before detection (see FIGS. 12 and 13). Therefore, as can be seen from FIGS. 12 and 13, the rising speed in the turn-on period Ton4 in the overload region 1 (after detection) and the rising speed in the turn-on periods Ton5 and Ton6 in the overload region 2 are the turn-on in the rated maximum load region.
  • the rising speed in the periods Ton1 and Ton2 and the rising speed in the turn-on period Ton3 in the overload region 1 (before detection), and the turn-on period Ton4 and the overload in the overload region 1 (after detection) are accordingly increased.
  • the second set current I2 may be a value different from the first set current, or may be the same value as the first set current.
  • Self-excited oscillation at turn-on begins to occur when the overload region 1 is exceeded beyond the rated maximum load region, and increases when the overload region 2 is reached. If this is left as it is, the self-excited oscillation becomes extremely large as in the case of turn-off, and the semiconductor switch malfunctions due to the self-excited oscillation, and the semiconductor switch and its peripheral circuit components may be destroyed. is there.
  • the second set current I 2 is set to a value exceeding the current range of the drain current (or a source current) at rated full load region.
  • the second set current I 2 is set to a slightly larger value than the rated maximum load range, undesirably self-oscillation suppressing effect is turn-on period of what increases the switching speed becomes unnecessarily long is too slow.
  • the second set current I 2 is not preferred because when the second set current I 2 is set to a significantly larger value than the rated maximum load may self-oscillation suppressing effect can not be obtained sufficiently.
  • the second set current I 2 is preferably set to a value based on the inhibitory effect and turn-on period self-oscillation.
  • FIG. 15 schematically shows the waveform of the drain current ID during the switching operation in the case where a plurality of voltage levels I 21 and I 22 are set as the second set current I 2 in the switching power supply according to the second embodiment.
  • FIG. Figure 15 (A) is a waveform of the drain current I D in the full load region
  • FIG. 15 (B) is a waveform of the drain current I D in the overload region 1
  • FIG. 16 schematically shows the waveform of the gate voltage V GS during the switching operation when a plurality of voltage levels I 21 and I 22 are set as the second set current I 2 in the switching power supply according to the second embodiment.
  • the waveform is a waveform of the gate voltage V GS in the overload region 2.
  • the drive current control section can set a plurality of current bells (I 21 to I 22 ) as the second set current I 2 as shown in FIG.
  • the drive current may be controlled such that the rising speed of the gate voltage V GS decreases stepwise as the drain current ID exceeds a higher voltage level among the plurality of current levels (FIGS. 12 and 13). (Ton6>Ton4> Ton2).
  • Ton2 Ton2
  • the rising speed of the gate voltage can be appropriately controlled according to the risk of occurrence of self-oscillation, and the necessary self-oscillation suppression effect can be obtained without unnecessarily lengthening the turn-on period. Will be able to.
  • the plurality of voltage levels for example, two current levels can be set as shown in FIG. 15, but the present invention is not limited to this, and for example, three or more current levels are set. be able to.
  • the values of the plurality of current levels appropriate values can be set so that the rising speed of the gate voltage can be appropriately controlled according to the risk of occurrence of self-excited oscillation.
  • the semiconductor switch control circuit according to the second embodiment can obtain the same effects as the semiconductor switch control circuit 12 according to the first embodiment and the following effects.
  • the drive current control unit when the current at which the current detection unit has detected exceeds a predetermined second set current I 2, the gate voltage at the turn-on period of the semiconductor switch Since the drive current is controlled so that the rising speed of the signal becomes lower than that before detection, a sufficient self-excited oscillation suppressing effect can be obtained even at the turn-on time.
  • the drive current control unit can set a plurality of current levels as the second set current I 2 , and the current detection unit has a plurality of current levels. Since the drive current is controlled so that the rising speed of the gate voltage V GS decreases step by step as a current exceeding a larger current level is detected, the rising of the gate voltage depends on the risk of occurrence of self-excited oscillation. The speed can be appropriately controlled, and the necessary self-excited oscillation suppressing effect can be obtained without unnecessarily lengthening the turn-on period.
  • FIG. 17 is a diagram for explaining the semiconductor switch control circuit 12d according to the first modification of the second embodiment.
  • FIG. 18 is a diagram illustrating various waveforms in the semiconductor switch control circuit 12d according to the first modification of the second embodiment.
  • FIG. 19 is a diagram for explaining a semiconductor switch control circuit 12e according to the second modification of the second embodiment.
  • FIG. 20 is a diagram for explaining the semiconductor switch control circuit 12f according to the third modification of the second embodiment.
  • the semiconductor switch control circuit 12d shown in FIG. 17, the semiconductor switch control circuit 12e shown in FIG. 19, and the semiconductor switch control circuit 12f shown in FIG. A third pulse signal generation unit 23 that generates a third pulse signal when the current exceeds the second set current I 2 is further provided.
  • the drive current control units 19d, 19e, and 19f are included in the third pulse signal generation unit 23.
  • the drive current may be controlled based on the generated third pulse signal S4.
  • the source unit 15 includes a plurality of charging current paths (charging current sources 151 and 152) connected in parallel to each other, and the drive current
  • the control unit 19d controls the R terminal to which the pulse signal S1 from the pulse signal generation unit 13 is input, the S terminal to which the third pulse signal S4 from the third pulse signal generation unit 23 is input, and the charging current.
  • the Q terminal that outputs the control signal (RSFF signal) S3 for the ON period is provided.
  • RS flip-flop 2 for outputting an RSFF signal S3 for stopping a charging operation in at least one charging current path among a plurality of charging current paths at the time of turn-on in the ON period from the Q terminal And it has a.
  • the semiconductor switch control circuit 12d in the on period (on periods 1 to 4), the first pulse signal S1 output from the pulse signal generator 13 becomes H and the semiconductor switch 6 is turned on. A drain current flows. At this time, when the drain current exceeds a predetermined threshold current (second set current I 2 ), the third pulse signal generation unit 23 generates the third pulse signal S4. Then, the RSFF signal S3 output from the RS flip-flop 24 becomes L, and the SW25 is opened.
  • a predetermined threshold current second set current I 2
  • a current from one of the two charging current sources 151 and 152 of the source unit 15 (also referred to as a charging current or a charging source current) at the time of turn-on of the ON period next to the ON period. Since it is no longer supplied to the gate electrode, the charging current supplied to the gate electrode as a whole decreases, and the rising speed of the gate voltage V GS at the time of turn-on decreases. For this reason, by reducing the surge voltage at the time of turn-on, undesirable oscillation of the gate voltage V GS and drain current is reduced (see the gate voltage waveform in the overload region in FIG. 14). It is possible to prevent damage or deterioration of the semiconductor switch even under operating conditions such as current. Further, in this case, since the charging current is reduced only when the semiconductor switch is turned on under an operating condition such as when the power is turned on or during overcurrent, the power conversion efficiency is not lowered in the normal load mode.
  • the source unit 15 includes a plurality of charging current paths (charging current sources) connected in parallel to each other as illustrated in FIG.
  • the drive current control unit 19e It has the charge / discharge control part 17 which stops the charging operation in at least one charging current path among the plurality of charging current paths at the time of turn-on. Also by this, by reducing the amount of current flowing through the source unit 15 based on the third pulse signal S4, self-excited oscillation and this can be achieved at the timing when a large switching current flows such as when the power supply is started or overloaded. As a result, the semiconductor switch control circuit is less likely to cause a phenomenon that the semiconductor switch malfunctions due to the above, and the semiconductor switch and its peripheral circuit components are destroyed.
  • the plurality of charging current paths may have different charging capacities. With such a configuration, the rising speed of the gate voltage can be adjusted in a wide range.
  • the drive current control unit 19f is supplied from the third pulse signal generation unit 23 during the ON period.
  • the third pulse signal S4 When the third pulse signal S4 is input, it has a charge / discharge control unit 17 that reduces the amount of current flowing through the source unit 15 in an analog manner at the turn-on of the next ON period. Also good. Also by this, by reducing the amount of current flowing through the source unit 15 based on the third pulse signal S4, self-excited oscillation and this can be achieved at the timing when a large switching current flows such as when the power supply is started or overloaded.
  • reducing in analog means that the current amount is reduced to an arbitrary current amount so that the rising speed in the turn-on period becomes a predetermined speed.
  • FIG. 21 is a diagram for explaining the semiconductor switch control circuit 12g according to the third embodiment.
  • FIG. 22 is a diagram schematically illustrating the waveform of the gate voltage V GS during the switching operation in the switching power supply device according to the third embodiment.
  • FIG. 23 schematically shows the waveform of the gate voltage V GS during the switching operation when a plurality of voltage levels V 11 and V 12 are set as the first set voltage V 1 in the switching power supply according to the third embodiment.
  • FIG. FIG. 24 is a diagram schematically illustrating the waveform of the gate voltage V GS during the switching operation in the switching power supply device according to the third embodiment.
  • FIG. 25 schematically shows the waveform of the gate voltage V GS during the switching operation when a plurality of voltage levels V 21 and V 22 are set as the second set voltage V 2 in the switching power supply according to the third embodiment.
  • FIG. 22 is a diagram schematically illustrating the waveform of the gate voltage V GS during the switching operation in the switching power supply device according to the third embodiment.
  • the waveform of the left-most gate voltage V GS the waveform of the gate voltage V GS at the full load region, the waveform of the second gate voltage V GS from the left, the waveform of the gate voltage V GS in the overload region 1, the waveform of the third and fourth gate voltage V GS from the left, a waveform of the gate voltage V GS in the overload region 2.
  • the waveform of the fourth gate voltage V GS from the left a waveform of the gate voltage V GS in the case of slow falling speed of the gate voltage V GS during the turn-off period (reference numeral R1).
  • the waveform of the gate voltage V GS second from the left and the left in the figure is the waveform of the gate voltage V GS in the overload region 1, and is the third and fourth from the left.
  • waveform of the gate voltage V GS is a waveform of the gate voltage V GS in the overload region 2.
  • the waveform of the fourth gate voltage V GS from the left is a waveform of the gate voltage V GS in the case of slow rising speed of the gate voltage V GS during the turn-on period (reference numeral R2).
  • the semiconductor switch control circuit 12g according to the third embodiment basically has the same configuration as the semiconductor switch control circuit 12 according to the first embodiment, but the semiconductor switch control circuit 12g according to the third embodiment further includes a gate voltage detection unit 28. This is different from the switch control circuit 12. That is, the semiconductor switch control circuit 12g according to the third embodiment further includes a gate voltage detection unit 28 that detects the gate voltage V GS of the semiconductor switch 6, and the drive current control unit 19g generates pulses generated by the pulse signal generation unit 13. Based on the signal and the gate voltage detected by the gate voltage detector 28, the drive current generator 14g has a function of controlling the drive current generated.
  • the drive current control unit 19g is based on the pulse signal generated by the pulse signal generation unit 13 and the current detected by the current detection unit 18.
  • a function for controlling the drive current generated by the drive current generation unit 14 based on the pulse signal generated by the pulse signal generation unit 13 and the gate voltage detected by the gate voltage detection unit 28 As a result, the semiconductor switch malfunctions due to self-oscillation even at the timing when a large switching current flows, such as when the power supply is started up or when it is overloaded.
  • the semiconductor switch control circuit is more unlikely to cause the phenomenon of being destroyed.
  • the drive current is controlled so that the gate voltage falling speed or the gate voltage rising speed is low (slow) at both the turn-off and turn-on timings. (See FIGS. 21 to 25). As a result, the semiconductor switch control circuit is more unlikely to cause self-excited oscillation both at turn-off and at turn-on.
  • a plurality of voltage levels can be set as the first set voltage V1 or the second set voltage V2, and the gate voltage detector 28 has a plurality of current levels. It is possible to control the drive current so that the falling speed or rising speed of the gate voltage gradually decreases as a current exceeding a higher current level is detected (see FIGS. 23 and 25). Therefore, the falling speed or rising speed of the gate voltage can be appropriately controlled according to the risk of occurrence of self-excited oscillation, and the necessary self-excited oscillation suppression effect can be achieved without unnecessarily lengthening the turn-off period and turn-on period. Be able to get.
  • the semiconductor switch control circuit of the present invention is a semiconductor switch control circuit that is less likely to cause self-excited oscillation even when controlling a plurality of semiconductor switches.
  • FIG. 26 is a diagram for explaining the semiconductor switch control circuit 12h according to the fourth embodiment.
  • FIG. 27 is a diagram illustrating various waveforms in the semiconductor switch control circuit 12h according to the fourth embodiment.
  • the semiconductor switch control circuit 12h includes a high-side first semiconductor switch 6H having a first source electrode, a first drain electrode, and a first gate electrode, and a second source electrode.
  • a second semiconductor switch 6L for low side having a second drain electrode and a second gate electrode, and a first gate electrode and a first gate electrode in a half bridge circuit in which the first semiconductor switch 6H and the second semiconductor switch 6L are connected in series.
  • the semiconductor switch control circuit performs on / off control of the first semiconductor switch 6H and the second semiconductor switch 6L by supplying a first drive current and a second drive current to the second gate electrode, respectively.
  • the semiconductor switch control circuit 12h includes a first semiconductor switch pulse signal generation unit (not shown) that generates a pulse signal serving as a time reference for performing on / off control of the first semiconductor switch 6H. Generated by a second semiconductor switch pulse signal generation unit (not shown) that generates a pulse signal as a time reference for performing on / off control of the second semiconductor switch 6L, and a first semiconductor switch pulse signal generation unit A first drive current generator 14h1 that generates a first drive current based on the pulse signal and supplies the first drive current to the first gate electrode of the first semiconductor switch 6H, and a second semiconductor switch pulse signal generator The second drive current is generated based on the pulse signal generated by the first and the second drive current is supplied to the second gate electrode of the second semiconductor switch 6L.
  • a current detection unit existing in the ID level detection pulse generator 31 for detecting the drain current of the second semiconductor switch 6L
  • a first pulse signal generated by the first semiconductor switch pulse signal generation unit Based on the current detected by the current detector, the first drive current controller 19h1 that controls the first drive current generated by the first drive current generator, and the second semiconductor switch pulse signal generator generated by the first drive current controller 19h1.
  • a second drive current for controlling the second drive current generated by the second drive current generator based on the two-pulse signal and the current detected by the current detector And a control unit 19h2.
  • the drain current of the low-side second semiconductor switch 6L is first during the on-period of the second semiconductor switch 6L, for example, when the power supply is started or overloaded.
  • the set current is exceeded (see FIG. 27)
  • the second pulse signal is output toward the RSFF 32 and RSFF 34 from the ID level detection pulse generator 31 (which includes the current detection unit and the second pulse signal generator). (See FIGS. 26 and 27).
  • the SW 35 stops the discharge operation in the discharge current path at the time of turn-off following the ON period, so that the discharge current is reduced (see symbol A in FIG. 27).
  • the falling speed becomes low (slow), and in the first drive current control unit 19h1, the charging current is narrowed down when the SW 33 stops the charging operation in the charging current path at the turn-on of the on period next to the on period ( (See symbol B in FIG. 27.)
  • the rising speed of the gate voltage is low (slow). For this reason, both the falling speed and rising speed of the gate voltage are low (slow) at the timing when a large switching current flows, such as when the power supply is started or overloaded. The phenomenon that the semiconductor switch malfunctions and the semiconductor switch and its peripheral circuit components are destroyed is less likely to occur.
  • the second pulse signal generator and the third pulse signal generator are integrated, and are arranged in one ID detection pulse generator together with the current detection unit. It is installed. Therefore, in the semiconductor switch control circuit 12h according to the fourth embodiment, the first set current I 1 and the second set current I 2 is set to the same value.
  • FIG. 28 is a diagram for explaining the semiconductor switch control circuit 12i according to the fifth embodiment. As shown in FIG. 28, a discharge current path having resistance may be used as the discharge current path of the sink unit 16, and a charge current path having resistance may be used as the charge current path of the source unit 15.
  • the current detection unit 18 that detects the drain current I D (or source current) of the semiconductor switch 6 is used as the current detection unit.
  • the present invention is not limited to this. is not.
  • the current detection unit a load current or an input current of the switching power supply device or another current detection unit capable of detecting a current proportional to these currents (for example, in the case of a current transformer) can be used.
  • a semiconductor switch using a wide band gap semiconductor is used as the semiconductor switch, but the present invention is not limited to this.
  • a normal semiconductor switch using silicon can be used.
  • the semiconductor switch control circuit is disposed between the control unit 11 and the semiconductor switch 6, but the present invention is not limited to this.
  • a semiconductor switch control circuit can be integrated and used in the control unit.
  • the semiconductor switch control circuit is used to control the semiconductor switch in the switching power supply device including the step-up chopper.
  • the semiconductor switch control circuit can also be used to control a semiconductor switch other than the switching power supply device composed of a step-up chopper.
  • a semiconductor power switch such as a switching power supply comprising a step-down chopper or a step-up / step-down chopper, a flyback power supply such as PWM (PulseulWidth Modulation) or RCC (Ringing Choke Converter).
  • the semiconductor switch in the non-insulated switching power supply device is used.
  • the present invention is not limited to this.
  • the semiconductor switch control circuit can also be used to control the semiconductor switch of the non-insulated switching power supply device.
  • it can be used to control a semiconductor switch such as a flyback converter or an LCC converter.

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Abstract

本発明の半導体スイッチ制御回路１２は、半導体スイッチ６のオン／オフ制御を行う時間基準となるパルス信号を生成するパルス信号生成部１３と、パルス信号生成部１３が生成したパルス信号に基づいて駆動電流を生成して当該駆動電流を半導体スイッチ６のゲート電極に供給する駆動電流生成部１４と、半導体スイッチ６のドレイン電流若しくはソース電流などを検出する電流検出部１８と、パルス信号生成部１３が生成したパルス信号と電流検出部１８が検出した電流とに基づいて駆動電流生成部１４が生成する駆動電流を制御する機能を有する駆動電流制御部１９とを備える。電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいても自励発振及びこれに起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまうという現象を起こし難い半導体スイッチ制御回路となる。

Description

半導体スイッチ制御回路及びスイッチング電源装置
　本発明は、半導体スイッチ制御回路及びスイッチング電源装置に関する。
　近年、ＳｉＣやＧａＮなどのワイドバンドギャップ半導体を用いた次世代デバイスの開発が進み、例えば図２９に示すようなスイッチング電源装置１０１の高効率化・小型化の期待が高まっている。このような期待に対して、ワイドバンドギャップ半導体は、従来よりも大幅にオン抵抗が低くスイッチング速度が速い半導体スイッチであるため、ワイドバンドギャップ半導体に対して注目が集まっている。
　スイッチング電源装置１０１は、いわゆるＰＦＣ昇圧チョッパ回路であり、入力された電圧を所望の電圧に昇圧して一対の出力端子から図示外の負荷へ供給する。このようなスイッチング電源装置１０１の半導体スイッチ１０６としてワイドバンドギャップ半導体（例えば、炭化珪素、窒化ガリウム、酸化ガリウム、ダイヤモンドなど。）を用いると、その低オン抵抗及び高速スイッチングという特性により、装置の高効率化及び小型化を図ることが可能となる。
特開２００９－２２１０６号公報
　しかしながら、半導体スイッチとしてワイドバンドギャップ半導体を用いた場合、高速スイッチングは可能になるが、図３０に示すように、ターンオフ期間中に、寄生キャパシタや寄生インダクタに起因する、予期しない自励発振を起こすことが懸念される。特に、ワイドバンドギャップ半導体の半導体スイッチの閾値が低い場合には、自励発振に起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまうおそれがあるといったことが懸念される。
　そこで、上記のようなスイッチング電源装置において、特許文献１のように、スイッチング電源装置に負電圧用の電源を追加し、ターンオフ期間のゲート電圧を負の電圧にバイアスすることが考えられる。しかしながら、このように負電圧用の電源を追加したスイッチング電源装置は、構成が複雑となり、また、このような構成とした場合であっても、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングで自励発振を起こしてしまい、結果的には半導体スイッチやその周辺回路部品が破壊されてしまうという可能性がある（図３１の過負荷領域におけるゲート電圧波形参照。）。なお、図３１の負荷特性図（いわゆる垂下特性を有する負荷特性図）においては、所定出力電流（電力）以上で定電力垂下特性を有し、所定出力電流（電力）未満でバースト制御回路による巻込垂下特性を有する過電流制限保護回路を用いた場合の負荷特性を示している。図３１に示すように、Ｂ点（バースト制御への切替点）とＣ点(スイッチング停止点)の間の動作はバースト制御となり、スイッチング電流が制限され、上記自励発振は発生しにくいが、Ａ点（垂下開始点）とＢ点の間の動作は定電力垂下制御となり、スイッチング電流としては最大電流が流れるため、上記懸念が存在する。この懸念は、スイッチング電源の起動時も同様である。
　そこで、本発明は上記したような事情に鑑みてなされたものであり、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいても自励発振を起こしにくい半導体スイッチ制御回路を提供することを目的とする。
［１］本発明の半導体スイッチ制御回路は、ソース電極、ドレイン電極及びゲート電極を有する半導体スイッチにおける前記ゲート電極に駆動電流を供給することにより前記半導体スイッチのオン／オフ制御を行う半導体スイッチ制御回路であって、前記半導体スイッチのオン／オフ制御を行う時間基準となるパルス信号を生成するパルス信号生成部と、前記パルス信号生成部が生成した前記パルス信号に基づいて前記駆動電流を生成して当該駆動電流を前記半導体スイッチの前記ゲート電極に供給する駆動電流生成部と、前記半導体スイッチのドレイン電流若しくはソース電流、又は、前記半導体スイッチの周辺回路の所定電流経路を流れる電流を検出する電流検出部と、前記パルス信号生成部が生成した前記パルス信号と前記電流検出部が検出した電流とに基づいて、前記駆動電流生成部が生成する前記駆動電流を制御する機能を有する駆動電流制御部とを備えることを特徴とする。
［２］本発明の半導体スイッチ制御回路においては、前記駆動電流生成部は、前記半導体スイッチの前記ゲート電極に電流を充電するソース部及び前記半導体スイッチの前記ゲート電極から電流を放電させるシンク部を有し、前記駆動電流制御部は、前記半導体スイッチの前記ゲート電極に充電する充電電流又は前記半導体スイッチの前記ゲート電極から放電させる放電電流を制御することにより、前記駆動電流を制御することが好ましい。
［３］本発明の半導体スイッチ制御回路においては、前記駆動電流制御部は、前記電流検出部が検出した電流が所定の第１設定電流を超えたとき、前記半導体スイッチのターンオフ期間における前記ゲート電圧の立ち下り速度が検出前よりも低くなるように前記駆動電流を制御することが好ましい。
［４］本発明の半導体スイッチ制御回路においては、前記駆動電流制御部は、前記第１設定電流として、複数の電流レベルの設定が可能で、かつ、前記電流検出部が前記複数の電流レベルのうちより大きい電流レベルを超える電流を検出するに従って前記ゲート電圧の立ち下り速度が段階的に低くなるように前記駆動電流を制御することが好ましい。
［５］本発明の半導体スイッチ制御回路は、前記電流検出部が検出した電流が前記第１設定電流を超えたときに第２パルス信号を生成する第２パルス信号生成部をさらに備え、前記駆動電流制御部は、前記第２パルス信号生成部が生成する前記第２パルス信号に基づいて前記駆動電流を制御することが好ましい。
［６］本発明の半導体スイッチ制御回路においては、前記シンク部は、互いに並列に接続された複数の放電電流経路を有し、前記駆動電流制御部は、前記パルス信号生成部からの前記パルス信号が入力されるＲ端子、前記第２パルス信号生成部からの前記第２パルス信号が入力されるＳ端子、及び、前記放電電流を制御するための制御信号を出力するＱ端子を有し、オン期間中に前記第２パルス信号生成部からの前記第２パルス信号が入力された場合には、前記オン期間に続くターンオフ時に前記複数の放電電流経路のうち少なくとも１の前記放電電流経路における放電動作を止めるＲＳフリップフロップを有することが好ましい。
［７］本発明の半導体スイッチ制御回路においては、前記シンク部は、互いに並列に接続された複数の放電電流経路を有し、前記駆動電流制御部は、オン期間中に前記第２パルス信号生成部からの前記第２パルス信号が入力された場合には、前記オン期間に続くターンオフ時に前記複数の放電電流経路のうち少なくとも１の前記放電電流経路における放電動作を止める充放電制御部を有することが好ましい。
［８］本発明の半導体スイッチ制御回路においては、前記複数の放電電流経路は、それぞれ異なる放電能力を有することが好ましい。
［９］本発明の半導体スイッチ制御回路においては、前記駆動電流制御部は、オン期間中に前記第２パルス信号生成部からの前記第２パルス信号が入力された場合には、前記オン期間に続くターンオフ時に前記シンク部を流れる電流の電流量をアナログ的に減少させる充放電制御部を有することが好ましい。
［１０］本発明の半導体スイッチ制御回路においては、前記駆動電流制御部は、前記電流検出部が検出した電流が所定の第２設定電流を超えたとき、前記半導体スイッチのターンオン期間における前記ゲート電圧の立ち上り速度が検出前よりも低くなるように前記駆動電流を制御することが好ましい。
［１１］本発明の半導体スイッチ制御回路においては、前記駆動電流制御部は、前記第２設定電流として、複数の電流レベルの設定が可能で、かつ、前記電流検出部が前記複数の電流レベルのうちより大きい電流レベルを超える電流を検出するに従って前記ゲート電圧の立ち上り速度が段階的に低くなるように前記駆動電流を制御することが好ましい。
［１２］本発明の半導体スイッチ制御回路は、前記電流検出部が検出した電流が前記第２設定電流を超えたときに第３パルス信号を生成する第３パルス信号生成部をさらに備え、前記駆動電流制御部は、前記第３パルス信号生成部が生成する前記第３パルス信号に基づいて前記駆動電流を制御する機能を有することが好ましい。
［１３］本発明の半導体スイッチ制御回路においては、前記ソース部は、互いに並列に接続された複数の充電電流経路を有し、前記駆動電流制御部は、前記パルス信号生成部からの前記パルス信号が入力されるＲ端子、前記第３パルス信号生成部からの前記第３パルス信号が入力されるＳ端子、及び、前記充電電流を制御するための制御信号を出力するＱ端子を有し、オン期間中に前記第３パルス信号生成部からの前記第３パルス信号が入力された場合には、前記オン期間の次のオン期間のターンオン時に前記複数の充電電流経路のうち少なくとも１の前記充電電流経路における充電動作を止めるＲＳフリップフロップを有することが好ましい。
［１４］本発明の半導体スイッチ制御回路においては、前記ソース部は、互いに並列に接続された複数の充電電流経路を有し、前記駆動電流制御部は、オン期間中に前記第３パルス信号生成部からの前記第３パルス信号が入力された場合には、前記オン期間の次のオン期間のターンオン時に前記複数の充電電流経路のうち少なくとも１の前記充電電流経路における充電動作を止めることが好ましい。
［１５］本発明の半導体スイッチ制御回路においては、前記複数の充電電流経路は、それぞれ異なる充電能力を有することが好ましい。
［１６］本発明の半導体スイッチ制御回路においては、前記駆動電流制御部は、オン期間中に前記第３パルス信号生成部からの前記第３パルス信号が入力された場合には、前記オン期間の次のオン期間のターンオン時に前記ソース部を流れる電流の電流量をアナログ的に減少させる充放電制御部を有することが好ましい。
［１７］本発明の半導体スイッチ制御回路は、前記半導体スイッチのゲート電圧を検出するゲート電圧検出部をさらに備え、前記駆動電流制御部は、前記パルス信号生成部が生成した前記パルス信号と前記ゲート電圧検出部が検出した前記ゲート電圧とに基づいて、前記駆動電流生成部が生成する前記駆動電流を制御する機能を有することが好ましい。
［１８］本発明の半導体スイッチ制御回路においては、前記第１設定電流又は前記第２設定電流は、前記半導体スイッチの定格負荷領域における前記ドレイン電流若しくは前記ソース電流、又は、前記半導体スイッチの周辺回路の所定電流経路を流れる電流の電流範囲を超えた値に設定されていることが好ましい。
［１９］本発明の半導体スイッチ制御回路においては、前記半導体スイッチは、ワイドギャップ半導体により形成されてなることが好ましい。
［２０］本発明の半導体スイッチ制御回路においては、前記ワイドギャップ半導体は、炭化珪素、窒化ガリウム、酸化ガリウム又はダイヤモンドからなることが好ましい。
［２１］本発明のスイッチング電源装置は、ソース電極、ドレイン電極及びゲート電極を有する半導体スイッチと、前記半導体スイッチの前記ゲート電極に駆動電流を供給することにより前記半導体スイッチのオン／オフ制御を行う半導体スイッチ制御回路とを備えるスイッチング電源装置であって、前記半導体スイッチ制御回路として、本発明の半導体スイッチ制御回路を備えることを特徴とする。
　本発明の半導体スイッチ制御回路及びスイッチング電源装置によれば、パルス信号生成部が生成したパルス信号と電流検出部が検出した電流とに基づいて、駆動電流生成部が生成する駆動電流を制御する駆動電流制御部を備えることから、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいては、ゲート電圧の立ち下り速度又はゲート電圧の立ち上り速度が低く（遅く）なるように駆動電流を制御することにより（図４、図７、図１３及び図１６参照。）、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいても自励発振及びこれに起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまうという現象を起こしにくい半導体スイッチ制御回路及びスイッチング電源装置となる（図５及び図１４参照。）。
実施形態１に係るスイッチング電源装置１の回路図である。 実施形態１に係る半導体スイッチ制御回路１２を説明するために示す図である。 実施形態１に係るスイッチング電源装置１におけるスイッチング動作時のドレイン電流ＩＤの波形を模式的に示す図である。 実施形態１に係るスイッチング電源装置１におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。 実施形態１に係るスイッチング電源装置１における各負荷領域毎のターンオフ時のゲート電圧ＶＧＳの波形を負荷特性図とともに模式的に示す図である。 実施形態１に係るスイッチング電源装置１において、第１設定電流Ｉ１として複数の電圧レベルＩ１１，Ｉ１２を設定した場合におけるスイッチング動作時のドレイン電流ＩＤの波形を模式的に示す図である。 実施形態１に係るスイッチング電源装置１において、第１設定電流Ｉ１として複数の電圧レベルＩ１１，Ｉ１２を設定した場合におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。 実施形態１の変形例１に係る半導体スイッチ制御回路１２ａを説明するために示す図である。 実施形態１の変形例１に係る半導体スイッチ制御回路１２ａにおける各種波形を示す図である。 実施形態１の変形例２に係る半導体スイッチ制御回路１２ｂを説明するために示す図である。 実施形態１の変形例３に係る半導体スイッチ制御回路１２ｃを説明するために示す図である。 実施形態２に係るスイッチング電源装置におけるスイッチング動作時のドレイン電流ＩＤの波形を模式的に示す図である。 実施形態２に係るスイッチング電源装置におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。 実施形態２に係るスイッチング電源装置における各負荷領域毎のターンオン時のゲート電圧ＶＧＳの波形を負荷特性図とともに模式的に示す図である。 実施形態２に係るスイッチング電源装置において、第２設定電流Ｉ２として複数の電圧レベルＩ２１，Ｉ２２を設定した場合におけるスイッチング動作時の電流ＩＤの波形を模式的に示す図である。 実施形態２に係るスイッチング電源装置において、第２設定電流Ｉ２として複数の電圧レベルＩ２１，Ｉ２２を設定した場合におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。 実施形態２の変形例１に係る半導体スイッチ制御回路１２ｄを説明するために示す図である。 実施形態２の変形例１に係る半導体スイッチ制御回路１２ｄにおける各種波形を示す図である。 実施形態２の変形例２に係る半導体スイッチ制御回路１２ｅを説明するために示す図である。 実施形態２の変形例３に係る半導体スイッチ制御回路１２ｆを説明するために示す図である。 実施形態３に係る半導体スイッチ制御回路１２ｇを説明するために示す図である。 実施形態３に係るスイッチング電源装置におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。 実施形態３に係るスイッチング電源装置において、第１設定電圧Ｖ１として複数の電圧レベルＶ１１，Ｖ１２を設定した場合におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。 実施形態３に係るスイッチング電源装置におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。 実施形態３に係るスイッチング電源装置において、第２設定電圧Ｖ２として複数の電圧レベルＶ２１，Ｖ２２を設定した場合におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。 実施形態４に係る半導体スイッチ制御回路１２ｈを説明するために示す図である。 実施形態４に係る半導体スイッチ制御回路１２ｈにおける各種波形を示す図である。 実施形態５に係る半導体スイッチ制御回路１２ｉを説明するために示す図である。 従来のスイッチング電源装置１０１の回路図である。 従来のスイッチング電源装置１０１におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。 従来のスイッチング電源装置１０１における各負荷領域毎のターンオフ時のゲート電圧ＶＧＳの波形を負荷特性図とともに模式的に示す図である。
　以下、本発明の半導体スイッチ制御回路及びスイッチング電源装置について、図に示す実施形態に基づいて説明する。
［実施形態１］
１．実施形態１に係る半導体スイッチ制御回路１２及びスイッチング電源装置１
　実施形態１においては、本発明の半導体スイッチ制御回路を臨界モード型の昇圧チョッパからなるスイッチング電源装置に適用した例を用いて本発明の半導体スイッチ制御回路及びスイッチング電源装置を説明する。図１は、実施形態１に係る半導体スイッチ制御回路１２を用いたスイッチング電源装置１（実施形態１に係るスイッチング電源装置１）の回路図である。図２は、実施形態１に係る半導体スイッチ制御回路１２を説明するために示す図である。
　図１に示すスイッチング電源装置１は、実施形態１に係るスイッチング電源装置１、すなわち上記したように臨界モード型のＰＦＣ昇圧チョッパ回路であり、入力された電圧を所望の電圧に昇圧して一対の出力端子から図示外の負荷へ供給する。実施形態１に係るスイッチング電源装置１においては、半導体スイッチ６としてワイドバンドギャップ半導体（例えば、炭化珪素、窒化ガリウム、酸化ガリウム、ダイヤモンドなど。）を用い、その低オン抵抗及び高速スイッチングという特性により、装置の高効率化及び小型化を可能としている。
　上記のように構成されたスイッチング電源装置１は、半導体スイッチ制御回路として、以下に示す半導体スイッチ制御回路１２（実施形態１に係る半導体スイッチ制御回路１２）を備える。
　実施形態１に係る半導体スイッチ制御回路１２は、図２に示すように、ソース電極、ドレイン電極及びゲート電極を有する半導体スイッチ６におけるゲート電極に駆動電流を供給することにより半導体スイッチ６のオン／オフ制御を行う半導体スイッチ制御回路であって、半導体スイッチ６のオン／オフ制御を行う時間基準となるパルス信号を生成するパルス信号生成部１３と、パルス信号生成部１３が生成したパルス信号に基づいて駆動電流を生成して当該駆動電流を半導体スイッチ６のゲート電極に供給する駆動電流生成部１４と、半導体スイッチ６のドレイン電流（又はソース電流）を検出する電流検出部１８と、パルス信号生成部１３が生成したパルス信号と電流検出部１８が検出した電流とに基づいて、駆動電流生成部１４が生成する駆動電流を制御する機能を有する駆動電流制御部１９とを備える。なお、図２中、符号１７は充放電制御部を示す。
　駆動電流生成部１４は、半導体スイッチ６のゲート電極に電流を充電するソース部１５及び半導体スイッチ６のゲート電極から電流を放電させるシンク部１６を有し、駆動電流制御部１９は、半導体スイッチ６のゲート電極に充電する充電電流又は半導体スイッチ６のゲート電極から放電させる放電電流を制御することにより駆動電流を制御する。
　図３は、実施形態１に係るスイッチング電源装置１におけるスイッチング動作時のドレイン電流ＩＤの波形を模式的に示す図である。図３（Ａ）は定格最大負荷領域におけるドレイン電流ＩＤの波形であり、図３（Ｂ）は過負荷領域１におけるドレイン電流ＩＤの波形であり、図３（Ｃ）は過負荷領域２におけるドレイン電流ＩＤの波形である。なお、定格最大負荷領域は定格負荷領域のなかで最も負荷の重い領域のことであり、過負荷領域１は過負荷領域のうち相対的に負荷が軽い領域のことであり、過負荷領域２は過負荷領域のうち相対的に負荷が重い領域のことである（後述する図５参照。）。
　図４は、実施形態１に係るスイッチング電源装置１におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。図中、最も左のゲート電圧ＶＧＳの波形は、定格最大負荷領域におけるゲート電圧ＶＧＳの波形であり、左から２番目のゲート電圧ＶＧＳの波形は、過負荷領域１におけるゲート電圧ＶＧＳの波形であり、左から３番目のゲート電圧ＶＧＳの波形は、過負荷領域２におけるゲート電圧ＶＧＳの波形である。
　図５は、実施形態１に係るスイッチング電源装置１における負荷領域毎のターンオフ時のゲート電圧ＶＧＳの波形を負荷特性図とともに模式的に示す図である。図中、最も左のゲート電圧ＶＧＳの波形は、軽負荷領域におけるゲート電圧ＶＧＳの波形であり、左から２番目のゲート電圧ＶＧＳの波形は、重負荷領域におけるゲート電圧ＶＧＳの波形であり、左から３番目のゲート電圧ＶＧＳの波形は、定格最大負荷領域におけるゲート電圧ＶＧＳの波形であり、左から４番目のゲート電圧ＶＧＳの波形は、過負荷領域１におけるゲート電圧ＶＧＳの波形であり、左から５番目のゲート電圧ＶＧＳの波形は、過負荷領域２におけるゲート電圧ＶＧＳの波形である。なお、軽負荷領域は、定格負荷領域のなかで比較的負荷の軽い領域のことであり、重負荷領域は、定格負荷領域のなかで軽負荷領域よりも負荷が重く、かつ、定格最大負荷領域よりも負荷が軽い領域のことである（図５参照。）。
　実施形態１に係る半導体スイッチ制御回路１２においては、駆動電流制御部１９は、電流検出部１８が検出した電流が所定の第１設定電流Ｉ１を超えたとき、半導体スイッチ６のターンオフ期間におけるゲート電圧ＶＧＳの立ち下り速度が検出前よりも低くなるように駆動電流を制御する（図３及び図４参照。）。従って、図３及び図４からも分かるように、過負荷領域１のターンオフ期間Ｔｏｆｆ２における立ち下り速度及び過負荷領域２のターンオフ期間Ｔｏｆｆ３における立ち下り速度は、定格最大負荷領域のターンオフ期間Ｔｏｆｆ１における立ち下り速度よりも遅くなっており、また、それに応じて、過負荷領域１のターンオフ期間Ｔｏｆｆ２及び過負荷領域２のターンオフ期間Ｔｏｆｆ３は、定格最大負荷領域のターンオフ期間Ｔｏｆｆ１よりも長くなっている（この場合、Ｔｏｆｆ２＝Ｔｏｆｆ３＞Ｔｏｆｆ１）。
　ターンオフ時の自励発振は、定格最大負荷領域を超えて過負荷領域１になったら発生し始め、過負荷領域２になると大きくなる。このとき、これをこのまま放置すると、従来のように自励発振が極めて大きくなり、自励発振に起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまう場合がある（図３０及び図３１における過負荷領域２のゲート電圧ＶＧＳの波形参照。）。これに対して、実施形態１に係る半導体スイッチ制御回路１２においては、過負荷領域１になったら（ドレイン電流ＩＤが第１設定電流Ｉ１を超えたら）、ゲート電圧ＶＧＳの立ち下り速度が検出前よりも低くなるように駆動電流を制御するので、自励発振が抑制され、その結果、自励発振を、半導体スイッチ６の誤動作を引き起こすことのないほどの小さなレベルに維持できる（図４及び図５における過負荷領域１及び過負荷領域２のゲート電圧ＶＧＳの波形参照。）。
　実施形態１に係る半導体スイッチ制御回路１２においては、オン期間中に電流検出部１８が検出するドレイン電流ＩＤが第１設定電流Ｉ１を超えたとき、当該オン期間に続くターンオフ期間中にすぐに立ち下り速度を低く（遅く）している（図３及び図４参照。）。このような構成とすることにより、高い自励発振抑制効果を得ることができる。但し、本発明においては、次のオン期間の後のターンオフ期間中に立ち下り速度を低く（遅く）してもよい。このような構成とすることにより、駆動電流制御部１９の制御を、それほど高速のものにしなくてもよくなる。
　第１設定電流Ｉ１は、定格最大負荷領域におけるドレイン電流（又はソース電流）の電流範囲を超えた値に設定する（図３（Ａ）参照。）。第１設定電流Ｉ１を定格最大負荷領域よりも若干大きい値に設定した場合には、自励発振抑制効果は大きくなるもののターンオフ期間が不必要に長くなりスイッチング速度が遅くなり過ぎるので好ましくない。一方、第１設定電流Ｉ１を定格最大負荷よりもかなり大きい値に設定した場合には、自励発振抑制効果が十分に得られない場合があるので好ましくない。この観点から言えば、第１設定電流Ｉ１は、自励発振抑制効果とターンオフ期間を考慮した値に設定することが好ましい。
　図６は、実施形態１に係るスイッチング電源装置１において、第１設定電流Ｉ１として複数の電圧レベルＩ１１，Ｉ１２を設定した場合におけるスイッチング動作時のドレイン電流ＩＤの波形を模式的に示す図である。図６（Ａ）は定格最大負荷領域におけるドレイン電流ＩＤの波形であり、図６（Ｂ）は過負荷領域１におけるドレイン電流ＩＤの波形であり、図６（Ｃ）は過負荷領域２におけるドレイン電流ＩＤの波形である。
　図７は、実施形態１に係るスイッチング電源装置１において、第１設定電流Ｉ１として複数の電圧レベルＩ１１，Ｉ１２を設定した場合におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。図中、最も左のゲート電圧ＶＧＳの波形は、定格最大負荷領域におけるゲート電圧ＶＧＳの波形であり、左から２番目のゲート電圧ＶＧＳの波形は、過負荷領域１におけるゲート電圧ＶＧＳの波形であり、左から３番目のゲート電圧ＶＧＳの波形は、過負荷領域２におけるゲート電圧ＶＧＳの波形である。
　実施形態１に係る半導体スイッチ制御回路１２において、駆動電流制御部１９は、図６に示すように、第１設定電流Ｉ１として、複数の電流レベル（Ｉ１１～Ｉ１２）の設定が可能で、かつ、ドレイン電流ＩＤが複数の電流レベルのうちより高い電圧レベルを超えるに従ってゲート電圧ＶＧＳの立ち下り速度が段階的に低くなるように駆動電流を制御することもできる（図６及び図７においては、Ｔｏｆｆ３＞Ｔｏｆｆ２＞Ｔｏｆｆ１としている。）。このような構成とすることにより、自励発振が発生する危険度に応じてゲート電圧の立ち下り速度を適切に制御でき、ターンオフ期間を不必要に長くすることなく必要な自励発振抑制効果を得ることができるようになる。
　複数の電流レベルとしては、図６に示すように、例えば２つの電流レベルを設定することができるが、本発明はこれに限定されるものではなく、例えば、３つ以上の電流レベルを設定することができる。複数の電流レベルの値としては、自励発振が発生する危険度に応じてゲート電圧の立ち下り速度を適切に制御できるように適宜な値を設定することができる。
２．実施形態１に係る半導体スイッチ制御回路１２及びスイッチング電源装置１の効果
　実施形態１に係る半導体スイッチ制御回路１２によれば、パルス信号生成部１３が生成したパルス信号と電流検出部１８が検出した電流とに基づいて、駆動電流生成部１４が生成する駆動電流を制御する駆動電流制御部１９とを備えることから、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいては、ゲート電圧の立ち下り速度が低く（遅く）なるように駆動電流を制御することにより（図４及び図７参照。）、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいても自励発振及びこれに起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまうという現象を起こしにくい半導体スイッチ制御回路及びスイッチング電源装置となる（図５参照。）。
　また、実施形態１に係る半導体スイッチ制御回路１２によれば、駆動電流生成部１４は、半導体スイッチ６のゲート電極に電流を充電するソース部１５及び半導体スイッチ６のゲート電極から電流を放電させるシンク部１６を有し、駆動電流制御部１９は、半導体スイッチ６のゲート電極から放電させる放電電流を制御することにより駆動電流を制御することから、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいては、ゲート電圧の立ち下り速度又はゲート電圧の立ち上り速度が低く（遅く）なるように駆動電流を適切な値に制御することができる。
　また、実施形態１に係る半導体スイッチ制御回路１２によれば、駆動電流制御部１９は、電流検出部１８が検出した電流が所定の第１設定電流Ｉ１を超えたとき、半導体スイッチ６のターンオフ期間におけるゲート電圧の立ち下り速度が検出前よりも低くなるように駆動電流を制御することから、自励発振が起こりやすいターンオフ時において十分な自励発振抑制効果を得ることができる。
　また、実施形態１に係る半導体スイッチ制御回路１２によれば、駆動電流制御部１９は、第１設定電流Ｉ１として、複数の電流レベルの設定が可能で、かつ、電流検出部１８が複数の電流レベルのうちより大きい電流レベルを超える電流を検出するに従ってゲート電圧ＶＧＳの立ち下り速度が段階的に低くなるように駆動電流を制御することもできるから、自励発振が発生する危険度に応じてゲート電圧の立ち下り速度を適切に制御でき、ターンオフ期間を不必要に長くすることなく必要な自励発振抑制効果を得ることができるようになる。
　また、実施形態１に係る半導体スイッチ制御回路１２によれば、半導体スイッチ６がワイドギャップ半導体（例えば、炭化珪素、窒化ガリウム、酸化ガリウム又はダイヤモンド）により形成されてなることから、ワイドギャップ半導体の低オン抵抗及び高速スイッチングという特性により、装置の高効率化及び小型化が可能となる。
［実施形態１の変形例］
　図８は、実施形態１の変形例１に係る半導体スイッチ制御回路１２ａを説明するために示す図である。図９は、実施形態１の変形例１に係る半導体スイッチ制御回路１２ａにおける各種波形を示す図である。図１０は、実施形態１の変形例２に係る半導体スイッチ制御回路１２ｂを説明するために示す図である。図１１は、実施形態１の変形例３に係る半導体スイッチ制御回路１２ｃを説明するために示す図である。
　本発明は、図８に示す半導体スイッチ制御回路１２ａ、図１０に示す半導体スイッチ制御回路１２ｂ、図１１に示す半導体スイッチ制御回路１２ｃのように、半導体スイッチ制御回路が、電流検出部１８が検出した電流が第１設定電流を超えたときに第２パルス信号を生成する第２パルス信号生成部２０をさらに備え、駆動電流制御部１９ａ，１９ｂ，１９ｃが、第２パルス信号生成部２０が生成する第２パルス信号Ｓ２に基づいて駆動電流を制御するものであってもよい。
　このうち、実施形態１の変形例１に係る半導体スイッチ制御回路１２ａにおいては、シンク部１６は、互いに並列に接続された複数の放電電流経路（放電電流源１６１，１６２）を有し、駆動電流制御部１９ａは、パルス信号生成部１３からのパルス信号Ｓ１が入力されるＲ端子、第２パルス信号生成部２０からの第２パルス信号Ｓ２が入力されるＳ端子、及び、放電電流を制御するための制御信号（ＲＳＦＦ信号）Ｓ３を出力するＱ端子を有し、オン期間中に第２パルス信号生成部２０からの第２パルス信号Ｓ２が入力された場合には、オン期間に続くターンオフ時に複数の放電電流経路のうち少なくとも１の放電電流経路における放電動作を止めるためのＲＳＦＦ信号Ｓ３をＱ端子から出力するＲＳフリップフロップ２１を有するものである。これにより、第２パルス信号Ｓ２に基づいてシンク部１６を流れる電流の電流量を減少させることで、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいても自励発振及びこれに起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまうという現象を起こしにくい半導体スイッチ制御回路とすることができる。
　実施形態１に係る半導体スイッチ制御回路１２ａの動作を図９を用いて説明する。図９からも分かるように、オン期間（オン期間１～４）においては、パルス信号生成部１３から出力される第１パルス信号Ｓ１がＨとなり半導体スイッチ６がオンとなるため、半導体スイッチ６にドレイン電流が流れる。このとき、ドレイン電流が所定の閾値電流（第１設定電流Ｉ１）を超えたときには、第２パルス信号生成部２０が第２パルス信号Ｓ２を生成する。すると、ＲＳフリップフロップ２１から出力されるＲＳＦＦ信号Ｓ３がＬとなりＳＷ２２が開放状態となる。このため、オン期間に続くターンオフ時にシンク部１６の２つの放電電流源１６１，１６２のうち一方の放電電流源１６２からの電流（放電電流、シンク電流ということもある）がゲート電極に供給されなくなるため、全体としてゲート電極に供給される放電電流の電流量が減少し、ターンオフ時におけるゲート電圧ＶＧＳの低下速度が低くなる。このため、ターンオフ時におけるサージ電圧が低減することにより、好ましくないゲート電圧ＶＧＳやドレイン電流の振動現象が低減し（図５の過負荷領域におけるゲート電圧波形を参照。）、電源起動時や過電流時等の動作条件の下においても半導体スイッチの破損又は劣化を防止することが可能となる。また、この場合、電源起動時や過電流時等の動作条件の下で半導体スイッチをターンオフする場合にのみ放電電流を低減させることから、通常負荷モードにおいて電力変換効率を低下させることもない。
　また、上記のうち、実施形態１の変形例２に係る半導体スイッチ制御回路１２ｂにおいては、図１０に示すように、シンク部１６は、互いに並列に接続された複数の放電電流経路（放電電流源１６１，１６２）を有し、駆動電流制御部１９ｂは、オン期間中に第２パルス信号生成部からの第２パルス信号Ｓ２が入力された場合には、オン期間に続くターンオフ時に複数の放電電流経路のうち少なくとも１の放電電流経路における放電動作を止める充放電制御部１７を有するものである。これによっても、第２パルス信号Ｓ２に基づいてシンク部１６を流れる電流の電流量を減少させることで、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいても自励発振及びこれに起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまうという現象を起こしにくい半導体スイッチ制御回路とすることができる。
　なお、複数の放電電流経路は、それぞれ異なる放電能力を有するものであってもよい。このような構成とすることにより、幅広い範囲でゲート電圧の立ち下り速度を調整することができる。
　また、上記のうち、実施形態１の変形例３に係る半導体スイッチ制御回路１２ｃにおいては、図１１に示すように、駆動電流制御部１９ｃは、オン期間中に第２パルス信号生成部２０からの第２パルス信号Ｓ２が入力された場合には、オン期間に続くターンオフ時にシンク部１６を流れる電流の電流量をアナログ的に減少させる充放電制御部１７を有するものであってもよい。これによっても、第２パルス信号Ｓ２に基づいてシンク部１６を流れる電流の電流量を減少させることで、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいても自励発振及びこれに起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまうという現象を起こしにくい半導体スイッチ制御回路とすることができる。ここで、アナログ的に減少させるとは、ターンオフ期間における立ち下り速度が所定の速度になるように、電流量を任意の電流量に減少させることをいう。
［実施形態２］
　実施形態１においては、本発明の半導体スイッチ制御回路がターンオフ時に自励発振を起こしにくい半導体スイッチ制御回路であることを説明したが、本発明の半導体スイッチ制御回路は、ターンオン時においても自励発振を起こしにくい半導体スイッチ制御回路にもなる。なお、この場合、半導体スイッチ制御回路がターンオン時に自励発振を起こし易いスイッチング電源装置（例えば連続型の昇圧チョッパからなるスイッチング電源装置など）に適用した場合に特に効果がある。
　図１２は、実施形態２に係るスイッチング電源装置におけるスイッチング動作時のドレイン電流ＩＤの波形を模式的に示す図である。図１２（Ａ）は定格最大負荷領域におけるドレイン電流ＩＤの波形であり、図１２（Ｂ）は過負荷領域１におけるドレイン電流ＩＤの波形であり、図１２（Ｃ）は過負荷領域２におけるドレイン電流ＩＤの波形である。
　図１３は、実施形態２に係るスイッチング電源装置におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。図中、最も左のゲート電圧ＶＧＳの波形は、定格最大負荷領域におけるゲート電圧ＶＧＳの波形であり、左から２番目のゲート電圧ＶＧＳの波形及び左から３番目のゲート電圧ＶＧＳの波形は、過負荷領域１におけるゲート電圧ＶＧＳの波形である。
　図１４は、実施形態２に係るスイッチング電源装置における負荷領域毎のターンオフ時のゲート電圧ＶＧＳの波形を負荷特性図とともに模式的に示す図である。図中、最も左のゲート電圧ＶＧＳの波形は、軽負荷領域におけるゲート電圧ＶＧＳの波形であり、左から２番目のゲート電圧ＶＧＳの波形は、重負荷領域におけるゲート電圧ＶＧＳの波形であり、左から３番目のゲート電圧ＶＧＳの波形は、定格最大負荷領域におけるゲート電圧ＶＧＳの波形であり、左から４番目のゲート電圧ＶＧＳの波形は、過負荷領域１におけるゲート電圧ＶＧＳの波形であり、左から５番目のゲート電圧ＶＧＳの波形は、過負荷領域２におけるゲート電圧ＶＧＳの波形である。
　実施形態２に係る半導体スイッチ制御回路においては、駆動電流制御部は、電流検出部が検出した電流が所定の第２設定電流Ｉ２を超えたとき（図１２（Ａ）参照。）、半導体スイッチ６のターンオン期間におけるゲート電圧ＶＧＳの立ち上り速度が検出前よりも低くなるように駆動電流を制御する（図１２及び図１３参照。）。従って、図１２及び図１３からも分かるように、過負荷領域１（検出後）のターンオン期間Ｔｏｎ４における立ち上り速度及び過負荷領域２のターンオン期間Ｔｏｎ５，Ｔｏｎ６における立ち上り速度は、定格最大負荷領域のターンオン期間Ｔｏｎ１，Ｔｏｎ２における立ち上り速度及び過負荷領域１（検出前）のターンオン期間Ｔｏｎ３における立ち上り速度よりも遅くなっており、また、それに応じて、過負荷領域１（検出後）のターンオン期間Ｔｏｎ４及び過負荷領域２のターンオン期間Ｔｏｎ５，Ｔｏｎ６は、定格最大負荷領域のターンオン期間Ｔｏｎ１，Ｔｏｎ２及び過負荷領域１（検出前）のターンオン期間Ｔｏｎ３よりも長くなっている（この場合、Ｔｏｎ４＝Ｔｏｎ５＝Ｔｏｎ６＞Ｔｏｎ１＝Ｔｏｎ２＝Ｔｏｎ３）。なお、第２設定電流Ｉ２は、第１設定電流と異なった値としてもよいし、第１設定電流と同じ値としてもよい。
　ターンオン時の自励発振は、定格最大負荷領域を超えて過負荷領域１になったら発生し始め、過負荷領域２になると大きくなる。このとき、これをこのまま放置すると、ターンオフの場合と同様に自励発振が極めて大きくなり、自励発振に起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまう場合がある。これに対して、実施形態２に係る半導体スイッチ制御回路においては、過負荷領域１になったら（ドレイン電流ＩＤが第２設定電流Ｉ２を超えたら）、ゲート電圧ＶＧＳの立ち上り速度が検出前よりも低くなるように駆動電流を制御するので、自励発振が抑制され、その結果、自励発振を、半導体スイッチ６の誤動作を引き起こすことのないほどの小さなレベルに維持できる（図１３及び図１４における過負荷領域１及び過負荷領域２のゲート電圧ＶＧＳの波形参照。）。
　実施形態２に係る半導体スイッチ制御回路においては、オン期間中に電流検出部が検出するドレイン電流ＩＤが第２設定電流Ｉ２を超えたとき、当該オン期間の次のオン期間のターンオン期間中に立ち下り速度を低く（遅く）していることから、駆動電流制御部１９の制御を、それほど高速のものにしなくてもよい（図１２参照。）。
　第２設定電流Ｉ２は、定格最大負荷領域におけるドレイン電流（又はソース電流）の電流範囲を超えた値に設定する。第２設定電流Ｉ２を定格最大負荷領域よりも若干大きい値に設定した場合には、自励発振抑制効果は大きくなるもののターンオン期間が不必要に長くなりスイッチング速度が遅くなり過ぎるので好ましくない。一方、第２設定電流Ｉ２を定格最大負荷よりもかなり大きい値に設定した場合には、自励発振抑制効果が十分に得られない場合があるので好ましくない。この観点から言えば、第２設定電流Ｉ２は、自励発振抑制効果とターンオン期間を考慮した値に設定することが好ましい。
　図１５は、実施形態２に係るスイッチング電源装置において、第２設定電流Ｉ２として複数の電圧レベルＩ２１，Ｉ２２を設定した場合におけるスイッチング動作時のドレイン電流ＩＤの波形を模式的に示す図である。図１５（Ａ）は定格最大負荷領域におけるドレイン電流ＩＤの波形であり、図１５（Ｂ）は過負荷領域１におけるドレイン電流ＩＤの波形であり、図１５（Ｃ）は過負荷領域２におけるドレイン電流ＩＤの波形である。図１６は、実施形態２に係るスイッチング電源装置において、第２設定電流Ｉ２として複数の電圧レベルＩ２１，Ｉ２２を設定した場合におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。図中、最も左のゲート電圧ＶＧＳの波形は、過負荷領域１におけるゲート電圧ＶＧＳの波形であり、左から２番目のゲート電圧ＶＧＳの波形及び左から３番目のゲート電圧ＶＧＳの波形は、過負荷領域２におけるゲート電圧ＶＧＳの波形である。
　実施形態２に係る半導体スイッチ制御回路において、駆動電流制御部は、図１５に示すように、第２設定電流Ｉ２として、複数の電流ベル（Ｉ２１～Ｉ２２）の設定が可能で、かつ、ドレイン電流ＩＤが複数の電流レベルのうちより高い電圧レベルを超えるに従ってゲート電圧ＶＧＳの立ち上り速度が段階的に低くなるように駆動電流を制御するようにしてもよい（図１２及び図１３においては、Ｔｏｎ６＞Ｔｏｎ４＞Ｔｏｎ２としている。）。このような構成とすることにより、自励発振が発生する危険度に応じてゲート電圧の立ち上り速度を適切に制御でき、ターンオン期間を不必要に長くすることなく必要な自励発振抑制効果を得ることができるようになる。
　複数の電圧レベルとしては、図１５に示すように、例えば２つの電流レベルを設定することができるが、本発明はこれに限定されるものではなく、例えば、３つ以上の電流レベルを設定することができる。複数の電流レベルの値としては、自励発振が発生する危険度に応じてゲート電圧の立ち上り速度を適切に制御できるように適宜な値を設定することができる。
　実施形態２に係る半導体スイッチ制御回路は、実施形態１に係る半導体スイッチ制御回路１２と同様の効果が得られるほか、以下のような効果が得られる。
　すなわち、実施形態２に係る半導体スイッチ制御回路によれば、駆動電流制御部は、電流検出部が検出した電流が所定の第２設定電流Ｉ２を超えたとき、半導体スイッチのターンオン期間におけるゲート電圧の立ち上り速度が検出前よりも低くなるように駆動電流を制御することから、ターンオン時においても十分な自励発振抑制効果を得ることができる。
　また、実施形態２に係る半導体スイッチ制御回路によれば、駆動電流制御部は、第２設定電流Ｉ２として、複数の電流レベルの設定が可能で、かつ、電流検出部が複数の電流レベルのうちより大きい電流レベルを超える電流を検出するに従ってゲート電圧ＶＧＳの立ち上り速度が段階的に低くなるように駆動電流を制御することから、自励発振が発生する危険度に応じてゲート電圧の立ち上り速度を適切に制御でき、ターンオン期間を不必要に長くすることなく必要な自励発振抑制効果を得ることができるようになる。
［実施形態２の変形例］
　図１７は、実施形態２の変形例１に係る半導体スイッチ制御回路１２ｄを説明するために示す図である。図１８は、実施形態２の変形例１に係る半導体スイッチ制御回路１２ｄにおける各種波形を示す図である。図１９は、実施形態２の変形例２に係る半導体スイッチ制御回路１２ｅを説明するために示す図である。図２０は、実施形態２の変形例３に係る半導体スイッチ制御回路１２ｆを説明するために示す図である。
　本発明は、図１７に示す半導体スイッチ制御回路１２ｄ、図１９に示す半導体スイッチ制御回路１２ｅ、図２０に示す半導体スイッチ制御回路１２ｆのように、半導体スイッチ制御回路が、電流検出部１８が検出した電流が第２設定電流Ｉ２を超えたときに第３パルス信号を生成する第３パルス信号生成部２３をさらに備え、駆動電流制御部１９ｄ，１９ｅ，１９ｆが、第３パルス信号生成部２３が生成する第３パルス信号Ｓ４に基づいて駆動電流を制御するものであってもよい。
　このうち、実施形態２の変形例１に係る半導体スイッチ制御回路１２ｄにおいては、ソース部１５は、互いに並列に接続された複数の充電電流経路（充電電流源１５１，１５２）を有し、駆動電流制御部１９ｄは、パルス信号生成部１３からのパルス信号Ｓ１が入力されるＲ端子、第３パルス信号生成部２３からの第３パルス信号Ｓ４が入力されるＳ端子、及び、充電電流を制御するための制御信号（ＲＳＦＦ信号）Ｓ３を出力するＱ端子を有し、オン期間中に第３パルス信号生成部２３からの第３パルス信号Ｓ４が入力された場合には、当該オン期間の次のオン期間のターンオン時に複数の充電電流経路のうち少なくとも１の充電電流経路における充電動作を止めるためのＲＳＦＦ信号Ｓ３をＱ端子から出力するＲＳフリップフロップ２４を有するものである。これにより、第３パルス信号Ｓ４に基づいてソース部１５を流れる電流の電流量を減少させることで、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいても自励発振及びこれに起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまうという現象を起こしにくい半導体スイッチ制御回路とすることができる。
　実施形態２に係る半導体スイッチ制御回路１２ｄの動作を図１８を用いて説明する。図１８からも分かるように、オン期間（オン期間１～４）においては、パルス信号生成部１３から出力される第１パルス信号Ｓ１がＨとなり半導体スイッチ６がオンとなるため、半導体スイッチ６にドレイン電流が流れる。このとき、ドレイン電流が所定の閾値電流（第２設定電流Ｉ２）を超えたときには、第３パルス信号生成部２３が第３パルス信号Ｓ４を生成する。すると、ＲＳフリップフロップ２４から出力されるＲＳＦＦ信号Ｓ３がＬとなりＳＷ２５が開放状態となる。このため、当該オン期間の次のオン期間のターンオン時にソース部１５の２つの充電電流源１５１，１５２のうち一方の充電電流源１５２からの電流（充電電流、充電ソース電流ということもある）がゲート電極に供給されなくなるため、全体としてゲート電極に供給される充電電流が減少し、ターンオン時におけるゲート電圧ＶＧＳの上昇速度が低くなる。このため、ターンオン時におけるサージ電圧が低減することにより、好ましくないゲート電圧ＶＧＳやドレイン電流の振動現象が低減し（図１４の過負荷領域におけるゲート電圧波形を参照。）、電源起動時や過電流時等の動作条件の下においても半導体スイッチの破損又は劣化を防止することが可能となる。また、この場合、電源起動時や過電流時等の動作条件の下で半導体スイッチをターンオンする場合にのみ充電電流を低減させることから、通常負荷モードにおいて電力変換効率を低下させることもない。
　また、上記のうち、実施形態２の変形例２に係る半導体スイッチ制御回路１２ｅにおいては、図１９に示すように、ソース部１５は、互いに並列に接続された複数の充電電流経路（充電電流源１５１，１５２）を有し、駆動電流制御部１９ｅは、オン期間中に第３パルス信号生成部２３からの第３パルス信号Ｓ４が入力された場合には、当該オン期間の次のオン期間のターンオン時に複数の充電電流経路のうち少なくとも１の充電電流経路における充電動作を止める充放電制御部１７を有するものである。これによっても、第３パルス信号Ｓ４に基づいてソース部１５を流れる電流の電流量を減少させることで、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいても自励発振及びこれに起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまうという現象を起こしにくい半導体スイッチ制御回路とすることができる。
　なお、複数の充電電流経路は、それぞれ異なる充電能力を有するものであってもよい。このような構成とすることにより、幅広い範囲でゲート電圧の立ち上り速度を調整することができる。
　また、上記のうち、実施形態２の変形例３に係る半導体スイッチ制御回路１２ｆにおいては、図２０に示すように、駆動電流制御部１９ｆは、オン期間中に第３パルス信号生成部２３からの第３パルス信号Ｓ４が入力された場合には、当該オン期間の次のオン期間のターンオン時にソース部１５を流れる電流の電流量をアナログ的に減少させる充放電制御部１７を有するものであってもよい。これによっても、第３パルス信号Ｓ４に基づいてソース部１５を流れる電流の電流量を減少させることで、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいても自励発振及びこれに起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまうという現象を起こしにくい半導体スイッチ制御回路とすることができる。ここで、アナログ的に減少させるとは、ターンオン期間における立ち上り速度が所定の速度になるように、電流量を任意の電流量に減少させることをいう。
［実施形態３］
　図２１は、実施形態３に係る半導体スイッチ制御回路１２ｇを説明するために示す図である。図２２は、実施形態３に係るスイッチング電源装置におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。図２３は、実施形態３に係るスイッチング電源装置において、第１設定電圧Ｖ１として複数の電圧レベルＶ１１，Ｖ１２を設定した場合におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。図２４は、実施形態３に係るスイッチング電源装置におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。図２５は、実施形態３に係るスイッチング電源装置において、第２設定電圧Ｖ２として複数の電圧レベルＶ２１，Ｖ２２を設定した場合におけるスイッチング動作時のゲート電圧ＶＧＳの波形を模式的に示す図である。
　なお、図２２及び図２４において、図中、最も左のゲート電圧ＶＧＳの波形は、定格最大負荷領域におけるゲート電圧ＶＧＳの波形であり、左から２番目のゲート電圧ＶＧＳの波形は、過負荷領域１におけるゲート電圧ＶＧＳの波形であり、左から３番目及び４番目のゲート電圧ＶＧＳの波形は、過負荷領域２におけるゲート電圧ＶＧＳの波形である。但し、左から４番目のゲート電圧ＶＧＳの波形は、ターンオフ期間中におけるゲート電圧ＶＧＳの立ち下り速度を遅くした場合（符号Ｒ１参照）のゲート電圧ＶＧＳの波形である。
　また、図２３及び図２５において、図中、最も左及び左から２番目のゲート電圧ＶＧＳの波形は、過負荷領域１におけるゲート電圧ＶＧＳの波形であり、左から３番目及び４番目のゲート電圧ＶＧＳの波形は、過負荷領域２におけるゲート電圧ＶＧＳの波形である。但し、左から４番目のゲート電圧ＶＧＳの波形は、ターンオン期間中におけるゲート電圧ＶＧＳの立ち上り速度を遅くした場合（符号Ｒ２参照）のゲート電圧ＶＧＳの波形である。
　実施形態３に係る半導体スイッチ制御回路１２ｇは、基本的には実施形態１に係る半導体スイッチ制御回路１２と同様の構成を有するが、ゲート電圧検出部２８をさらに備える点で実施形態１に係る半導体スイッチ制御回路１２の場合とは異なる。すなわち、実施形態３に係る半導体スイッチ制御回路１２ｇは、半導体スイッチ６のゲート電圧ＶＧＳを検出するゲート電圧検出部２８をさらに備え、駆動電流制御部１９ｇは、パルス信号生成部１３が生成したパルス信号とゲート電圧検出部２８が検出したゲート電圧とに基づいて、駆動電流生成部１４ｇが生成する駆動電流を制御する機能を有する。
　このため、実施形態３に係る半導体スイッチ制御回路１２ｇは、駆動電流制御部１９ｇが、パルス信号生成部１３が生成したパルス信号と電流検出部１８が検出した電流とに基づいて駆動電流生成部１４が生成する駆動電流を制御する機能と、パルス信号生成部１３が生成したパルス信号とゲート電圧検出部２８が検出したゲート電圧とに基づいて駆動電流生成部１４が生成する駆動電流を制御する機能の２つの機能を有することから、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいても自励発振及びこれに起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまうという現象をより一層起こしにくい半導体スイッチ制御回路となる。
　なお、実施形態３に係る半導体スイッチ制御回路１２ｇにおいては、ターンオフ時及びターンオン時の両方のタイミングにおいてゲート電圧の立ち下り速度又はゲート電圧の立ち上り速度が低く（遅く）なるように駆動電流を制御することが可能である（図２１～図２５参照。）。このため、ターンオフ時においてもターンオン時においても自励発振がより一層起こりにくい半導体スイッチ制御回路となる。
　また、実施形態３に係る半導体スイッチ制御回路１２ｇにおいては、第１設定電圧Ｖ１又は第２設定電圧Ｖ２として、複数の電圧レベルの設定が可能で、かつ、ゲート電圧検出部２８が複数の電流レベルのうちより大きい電流レベルを超える電流を検出するに従ってゲート電圧の立ち下り速度又は立ち上り速度が段階的に低くなるように駆動電流を制御することが可能である（図２３及び図２５参照。）。このため、自励発振が発生する危険度に応じてゲート電圧の立ち下り速度又は立ち上り速度を適切に制御でき、ターンオフ期間及びターンオン期間を不必要に長くすることなく必要な自励発振抑制効果を得ることができるようになる。
［実施形態４］
　本発明の半導体スイッチ制御回路は、複数の半導体スイッチを制御する場合においても自励発振をより一層起こしにくい半導体スイッチ制御回路となる。図２６は、実施形態４に係る半導体スイッチ制御回路１２ｈを説明するために示す図である。図２７は、実施形態４に係る半導体スイッチ制御回路１２ｈにおける各種波形を示す図である。
　実施形態４に係る半導体スイッチ制御回路１２ｈは、図２６に示すように、第１ソース電極、第１ドレイン電極及び第１ゲート電極を有するハイサイド用の第１半導体スイッチ６Ｈと、第２ソース電極、第２ドレイン電極及び第２ゲート電極を有するローサイド用の第２半導体スイッチ６Ｌとを備え、第１半導体スイッチ６Ｈと第２半導体スイッチ６Ｌとが直列接続されたハーフブリッジ回路における第１ゲート電極及び第２ゲート電極にそれぞれ第１駆動電流及び第２駆動電流を供給することにより第１半導体スイッチ６Ｈ及び第２半導体スイッチ６Ｌのオン／オフ制御を行う半導体スイッチ制御回路である。
　そして、実施形態４に係る半導体スイッチ制御回路１２ｈは、第１半導体スイッチ６Ｈのオン／オフ制御を行う時間基準となるパルス信号を生成する第１半導体スイッチ用パルス信号生成部（図示せず）と、第２半導体スイッチ６Ｌのオン／オフ制御を行う時間基準となるパルス信号を生成する第２半導体スイッチ用パルス信号生成部（図示せず）と、第１半導体スイッチ用パルス信号生成部が生成したパルス信号に基づいて第１駆動電流を生成して当該第１駆動電流を第１半導体スイッチ６Ｈの第１ゲート電極に供給する第１駆動電流生成部１４ｈ１と、第２半導体スイッチ用パルス信号生成部が生成したパルス信号に基づいて第２駆動電流を生成して当該第２駆動電流を第２半導体スイッチ６Ｌの第２ゲート電極に供給する第２駆動電流生成部１４ｈ２と、第１半導体スイッチ６Ｈのドレイン電流若しくはソース電流、第２半導体スイッチ６Ｌのドレイン電流若しくはソース電流、又は、ハーフブリッジ回路に接続された周辺回路の所定電流経路を流れる電流（図２６においては第２半導体スイッチ６Ｌのドレイン電流）を検出する電流検出部（ＩＤレベル検出パルス生成器３１の中に存在）と、第１半導体スイッチ用パルス信号生成部が生成した第１パルス信号と電流検出部が検出した電流とに基づいて、第１駆動電流生成部が生成する第１駆動電流を制御する第１駆動電流制御部１９ｈ１と、第２半導体スイッチ用パルス信号生成部が生成した第２パルス信号と電流検出部が検出した電流とに基づいて、第２駆動電流生成部が生成する第２駆動電流を制御する第２駆動電流制御部１９ｈ２とを備える。
　このため、実施形態４に係る半導体スイッチ制御回路１２ｈにおいては、電源の起動時や過負荷時などでローサイド用の第２半導体スイッチ６Ｌのドレイン電流が当該第２半導体スイッチ６Ｌのオン期間に第１設定電流を超えたとき（図２７参照。）、ＩＤレベル検出パルス生成器３１（電流検出部及び第２パルス信号生成器を内蔵）から第２パルス信号がＲＳＦＦ３２及びＲＳＦＦ３４に向けて出力される（図２６及び図２７参照。）。このため、第２駆動電流制御部１９ｈ２においては、当該オン期間に続くターンオフ時にＳＷ３５が放電電流経路における放電動作を止めることにより放電電流が絞られて（図２７の符号Ａ参照。）ゲート電圧の立ち下り速度が低く（遅く）なり、第１駆動電流制御部１９ｈ１においては、当該オン期間の次のオン期間のターンオン時にＳＷ３３が充電電流経路における充電動作を止めることにより充電電流が絞られて（図２７の符号Ｂ参照。）ゲート電圧の立ち上り速度が低く（遅く）なる。このため、電源の起動時や過負荷時などの大きなスイッチング電流が流れるタイミングにおいては、ゲート電圧の立ち下り速度及び立ち上り速度の両方が低く（遅く）なるため、自励発振及びこれに起因して半導体スイッチが誤動作して半導体スイッチやその周辺回路部品が破壊されてしまうという現象が起こりにくくなる。
　なお、実施形態４に係る半導体スイッチ制御回路１２ｈにおいては、第２パルス信号生成器と第３パルス信号生成器が一体化され、電流検出部とともに、１つのＩＤ検出パルス生成器の中に配設されている。従って、実施形態４に係る半導体スイッチ制御回路１２ｈにおいては、第１設定電流Ｉ１と第２設定電流Ｉ２が同一の値に設定されている。
　以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記した実施形態１の変形例１～３及び実施形態２の変形例１～３においては、シンク部１６の放電電流経路として放電電流源を有する放電電流経路を用い、ソース部１５の充電電流経路として充電電流源を有する充電電流経路を用いたが、本発明はこれに限定されるものではない。図２８は、実施形態５に係る半導体スイッチ制御回路１２ｉを説明するために示す図である。図２８に示すように、シンク部１６の放電電流経路として抵抗を有する放電電流経路を用い、ソース部１５の充電電流経路として抵抗を有する充電電流経路を用いてもよい。
（２）上記した各実施形態においては、電流検出部として、半導体スイッチ６のドレイン電流ＩＤ（又はソース電流）を検出する電流検出部１８を用いたが、本発明はこれに限定されるものではない。電流検出部として、スイッチング電源装置の負荷電流や入力電流、又は、これらの電流に比例した電流（例えばカレントトランスの場合など）を検出することが可能な他の電流検出部を用いることもできる。
（３）上記した各実施形態においては、半導体スイッチとして、ワイドバンドギャップ半導体を用いた半導体スイッチを用いたが、本発明はこれに限定されるものではない。例えば、通常のシリコンを用いた半導体スイッチを用いることもできる。
（４）上記した各実施形態においては、半導体スイッチ制御回路を制御部１１と半導体スイッチ６との間に配置して用いたが、本発明はこれに限定されるものではない。半導体スイッチ制御回路を制御部の内部に組み入れて一体化して用いることもできる。
（５）上記した各実施形態においては、半導体スイッチ制御回路を昇圧チョッパからなるスイッチング電源装置における半導体スイッチを制御するために用いたが、本発明はこれに限定されるものではない。半導体スイッチ制御回路を昇圧チョッパからなるスイッチング電源装置以外の半導体スイッチを制御するために用いることもできる。例えば、降圧チョッパ若しくは昇降圧チョッパからなるスイッチング電源装置、ＰＷＭ（Pulse Width Modulation）若しくはＲＣＣ（Ringing Choke Converter）といったフライバック電源などの半導体スイッチを制御するために用いることもできる。
（６）上記した各実施形態においては、非絶縁型のスイッチング電源装置における半導体スイッチを制御するために用いたが、本発明はこれに限定されるものではない。半導体スイッチ制御回路を非絶縁型のスイッチング電源装置の半導体スイッチを制御するために用いることもできる。例えば、フライバックコンバータ、ＬＣＣコンバータなどの半導体スイッチを制御するために用いることもできる。
１，１０１…スイッチング電源装置、２，１０２…入力端子、３，１０３…ダイオードブリッジ、４，１０４…入力コンデンサ、５，１０５…入力コイル、６，１０６…半導体スイッチ、７，１０７…整流ダイオード、８，１０８…整流コンデンサ、９，１０９…分圧抵抗ラダー、１０，１１０…出力端子、１１，１１１…制御部、１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，１２ｈ，１２ｉ…半導体スイッチ制御回路、１３…パルス信号生成部、１４，１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ１，１４ｈ２，１４ｉ…駆動電流生成部、１５，２９…ソース部、１５１，１５２，２９１…充電電流経路（充電電流源）、１６，３０…シンク部、１６１，１６２，３０１，３０２…放電電流経路（放電電流源）、１７…充放電制御部、１８…電流検出部、１９，１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１９ｇ，１９ｈ１，１９ｈ２，１９ｉ…駆動電流制御部、２０…第２パルス信号生成部、２１，２４…ＲＳフリップフロップ、２２，２５…ＳＷ、２３…第３パルス信号生成部

Claims (21)

  1. 　ソース電極、ドレイン電極及びゲート電極を有する半導体スイッチにおける前記ゲート電極に駆動電流を供給することにより前記半導体スイッチのオン／オフ制御を行う半導体スイッチ制御回路であって、
    　前記半導体スイッチのオン／オフ制御を行う時間基準となるパルス信号を生成するパルス信号生成部と、
    　前記パルス信号生成部が生成した前記パルス信号に基づいて前記駆動電流を生成して当該駆動電流を前記半導体スイッチの前記ゲート電極に供給する駆動電流生成部と、
    　前記半導体スイッチのドレイン電流若しくはソース電流、又は、前記半導体スイッチの周辺回路の所定電流経路を流れる電流を検出する電流検出部と、
    　前記パルス信号生成部が生成した前記パルス信号と前記電流検出部が検出した電流とに基づいて、前記駆動電流生成部が生成する前記駆動電流を制御する機能を有する駆動電流制御部とを備えることを特徴とする半導体スイッチ制御回路。
  2. 　前記駆動電流生成部は、前記半導体スイッチの前記ゲート電極に電流を充電するソース部及び前記半導体スイッチの前記ゲート電極から電流を放電させるシンク部を有し、
    　前記駆動電流制御部は、前記半導体スイッチの前記ゲート電極に充電する充電電流又は前記半導体スイッチの前記ゲート電極から放電させる放電電流を制御することにより、前記駆動電流を制御することを特徴とする請求項１に記載の半導体スイッチ制御回路。
  3. 　前記駆動電流制御部は、前記電流検出部が検出した電流が所定の第１設定電流を超えたとき、前記半導体スイッチのターンオフ期間におけるゲート電圧の立ち下り速度が検出前よりも低くなるように前記駆動電流を制御することを特徴とする請求項２に記載の半導体スイッチ制御回路。
  4. 　前記駆動電流制御部は、前記第１設定電流として、複数の電流レベルの設定が可能で、かつ、前記電流検出部が前記複数の電流レベルのうちより大きい電流レベルを超える電流を検出するに従って前記ゲート電圧の立ち下り速度が段階的に低くなるように前記駆動電流を制御することを特徴とする請求項３に記載の半導体スイッチ制御回路。
  5. 　前記電流検出部が検出した電流が前記第１設定電流を超えたときに第２パルス信号を生成する第２パルス信号生成部をさらに備え、
    　前記駆動電流制御部は、前記第２パルス信号生成部が生成する前記第２パルス信号に基づいて前記駆動電流を制御することを特徴とする請求項３又は４に記載の半導体スイッチ制御回路。
  6. 　前記シンク部は、互いに並列に接続された複数の放電電流経路を有し、
    　前記駆動電流制御部は、前記パルス信号生成部からの前記パルス信号が入力されるＲ端子、前記第２パルス信号生成部からの前記第２パルス信号が入力されるＳ端子、及び、前記放電電流を制御するための制御信号を出力するＱ端子を有し、オン期間中に前記第２パルス信号生成部からの前記第２パルス信号が入力された場合には、前記オン期間に続くターンオフ時に前記複数の放電電流経路のうち少なくとも１の前記放電電流経路における放電動作を止めるＲＳフリップフロップを有することを特徴とする請求項５に記載の半導体スイッチ制御回路。
  7. 　前記シンク部は、互いに並列に接続された複数の放電電流経路を有し、
    　前記駆動電流制御部は、オン期間中に前記第２パルス信号生成部からの前記第２パルス信号が入力された場合には、前記オン期間に続くターンオフ時に前記複数の放電電流経路のうち少なくとも１の前記放電電流経路における放電動作を止める充放電制御部を有することを特徴とする請求項５に記載の半導体スイッチ制御回路。
  8. 　前記複数の放電電流経路は、それぞれ異なる放電能力を有することを特徴とする請求項７に記載の半導体スイッチ制御回路。
  9. 　前記駆動電流制御部は、オン期間中に前記第２パルス信号生成部からの前記第２パルス信号が入力された場合には、前記オン期間に続くターンオフ時に前記シンク部を流れる電流の電流量をアナログ的に減少させる充放電制御部を有することを特徴とする請求項５に記載の半導体スイッチ制御回路。
  10. 　前記駆動電流制御部は、前記電流検出部が検出した電流が所定の第２設定電流を超えたとき、前記半導体スイッチのターンオン期間における前記ゲート電圧の立ち上り速度が検出前よりも低くなるように前記駆動電流を制御することを特徴とする請求項２～９のいずれかに記載の半導体スイッチ制御回路。
  11. 　前記駆動電流制御部は、前記第２設定電流として、複数の電流レベルの設定が可能で、かつ、前記電流検出部が前記複数の電流レベルのうちより大きい電流レベルを超える電流を検出するに従って前記ゲート電圧の立ち上り速度が段階的に低くなるように前記駆動電流を制御することを特徴とする請求項１０に記載の半導体スイッチ制御回路。
  12. 　前記電流検出部が検出した電流が前記第２設定電流を超えたときに第３パルス信号を生成する第３パルス信号生成部をさらに備え、
    　前記駆動電流制御部は、前記第３パルス信号生成部が生成する前記第３パルス信号に基づいて前記駆動電流を制御する機能を有することを特徴とする請求項１０又は１１に記載の半導体スイッチ制御回路。
  13. 　前記ソース部は、互いに並列に接続された複数の充電電流経路を有し、
    　前記駆動電流制御部は、前記パルス信号生成部からの前記パルス信号が入力されるＲ端子、前記第３パルス信号生成部からの前記第３パルス信号が入力されるＳ端子、及び、前記充電電流を制御するための制御信号を出力するＱ端子を有し、オン期間中に前記第３パルス信号生成部からの前記第３パルス信号が入力された場合には、前記オン期間の次のオン期間のターンオン時に前記複数の充電電流経路のうち少なくとも１の前記充電電流経路における充電動作を止めるＲＳフリップフロップを有することを特徴とする請求項１２に記載の半導体スイッチ制御回路。
  14. 　前記ソース部は、互いに並列に接続された複数の充電電流経路を有し、
    　前記駆動電流制御部は、オン期間中に前記第３パルス信号生成部からの前記第３パルス信号が入力された場合には、前記オン期間の次のオン期間のターンオン時に前記複数の充電電流経路のうち少なくとも１の前記充電電流経路における充電動作を止めることを特徴とする請求項１２に記載の半導体スイッチ制御回路。
  15. 　前記複数の充電電流経路は、それぞれ異なる充電能力を有することを特徴とする請求項１４に記載の半導体スイッチ制御回路。
  16. 　前記駆動電流制御部は、オン期間中に前記第３パルス信号生成部からの前記第３パルス信号が入力された場合には、前記オン期間の次のオン期間のターンオン時に前記ソース部を流れる電流の電流量をアナログ的に減少させる充放電制御部を有することを特徴とする請求項１２に記載の半導体スイッチ制御回路。
  17. 　前記半導体スイッチ制御回路は、前記半導体スイッチのゲート電圧を検出するゲート電圧検出部をさらに備え、
    　前記駆動電流制御部は、前記パルス信号生成部が生成した前記パルス信号と前記ゲート電圧検出部が検出した前記ゲート電圧とに基づいて、前記駆動電流生成部が生成する前記駆動電流を制御する機能を有することを特徴とする請求項１～１６のいずれかに記載の半導体スイッチ制御回路。
  18. 　前記第１設定電流又は前記第２設定電流は、前記半導体スイッチの定格負荷領域における前記ドレイン電流若しくは前記ソース電流、又は、前記半導体スイッチの周辺回路の所定電流経路を流れる電流の電流範囲を超えた値に設定されていることを特徴とする請求項３又は１０に記載の半導体スイッチ制御回路。
  19. 　前記半導体スイッチは、ワイドギャップ半導体により形成されてなることを特徴とする請求項１～１８のいずれかに記載の半導体スイッチ制御回路。
  20. 　前記ワイドギャップ半導体は、炭化珪素、窒化ガリウム、酸化ガリウム又はダイヤモンドからなることを特徴とする請求項１９に記載の半導体スイッチ制御回路。
  21. 　ソース電極、ドレイン電極及びゲート電極を有する半導体スイッチと、
    　前記半導体スイッチの前記ゲート電極に駆動電流を供給することにより前記半導体スイッチのオン／オフ制御を行う半導体スイッチ制御回路とを備えるスイッチング電源装置であって、
    　前記半導体スイッチ制御回路として、請求項１～２０のいずれかに記載の半導体スイッチ制御回路を備えることを特徴とするスイッチング電源装置。
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