WO2020004437A1 - 半導体デバイス及び電気装置 - Google Patents

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    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • the present disclosure relates to a semiconductor device and an electric device.
  • Patent Document 1 discloses a trench-type Schottky rectifier in which a plurality of trenches are formed in a semiconductor layer as a semiconductor device.
  • the plurality of trenches include a peripheral trench provided near the outer peripheral portion of the semiconductor layer, and an internal trench provided farther from the outer peripheral portion of the semiconductor layer than the peripheral trench.
  • the semiconductor device of the present disclosure includes: A first layer having a first semiconductor containing an impurity of a first conductivity type; A second layer having a second semiconductor in contact with the first layer and containing a first conductivity type impurity at a lower concentration than the first semiconductor; A first electrode in contact with a first surface of the first layer opposite to the second layer; A second electrode in contact with a second surface of the second layer opposite to the first layer; With The second layer, A first trench having a third electrode connected to the second electrode therein; A second trench, which is located closer to the outer peripheral portion of the second layer than the first trench and has a fourth electrode connected to the second electrode therein; Have more, The entire outer peripheral end of the second electrode in contact with the second surface between the first trench and the second trench is in contact with the fourth electrode.
  • An electric device includes a semiconductor device,
  • the semiconductor device comprises: A first layer having a first semiconductor containing an impurity of a first conductivity type; A second layer having a second semiconductor in contact with the first layer and containing a first conductivity type impurity at a lower concentration than the first semiconductor; A first electrode in contact with a first surface of the first layer opposite to the second layer; A second electrode in contact with a second surface of the second layer opposite to the first layer; With The second layer, A first trench having a third electrode connected to the second electrode therein; A second trench, which is located closer to the outer peripheral portion of the second layer than the first trench and has a fourth electrode connected to the second electrode therein; Have more, The entire outer peripheral end of the second electrode in contact with the second surface between the first trench and the second trench is in contact with the fourth electrode.
  • FIG. 1 is a perspective view illustrating a Schottky barrier diode according to an embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a part of a cross section taken along line AA of FIG. 1.
  • FIG. 11 is a cross-sectional view illustrating a modification of the Schottky barrier diode according to the embodiment of the present disclosure.
  • FIG. 1 is a perspective view showing a Schottky barrier diode according to an embodiment of the present disclosure.
  • FIG. 2 is a diagram showing a part of a cross section taken along line AA of FIG.
  • FIG. 3 is a cross-sectional view illustrating a modified example of the Schottky barrier diode according to the embodiment of the present disclosure.
  • the Schottky barrier diode 1 has a plate shape. A portion of the Schottky barrier diode 1 around the edge of the plate surface is also referred to as an outer peripheral portion. In the vertical cross section of the Schottky barrier diode 1, the one closer to the outer periphery is also called the outer periphery, and the one closer to the center of the plate surface is also called the center. FIG. 2 shows the vicinity of the outer peripheral portion of the Schottky barrier diode 1.
  • the Schottky barrier diode 1 corresponds to an example of a semiconductor device according to the present disclosure.
  • the Schottky barrier diode 1 includes a withstand voltage portion 53 located on the outer peripheral portion, and rectifier portions 51a, 51b, 51c located on the center side with respect to the withstand voltage portion 53. .
  • the rectifier portions 51a, 51b, 51c are covered with the second electrode 22 on the upper side and sandwiched between the outer surfaces of a pair of adjacent internal trenches 31a, 31b or the peripheral trench 33 on the sides.
  • a Schottky barrier is generated at the interface between the second electrode 22 and the N ⁇ type semiconductor of the epitaxial layer 13.
  • the breakdown voltage portion 53 is a portion from the peripheral trench 33 to the outer peripheral end of the semiconductor layer 11.
  • the withstand voltage portion 53 reduces the concentration of a biased electric field applied to the semiconductor layer 11 from the outer peripheral end of the second electrode 22 when a reverse voltage is applied to the Schottky barrier diode 1, and improves the withstand voltage of the semiconductor layer 11. I do.
  • the Schottky barrier diode 1 includes the semiconductor layer 11, the first electrode 21, and the second electrode 22.
  • the semiconductor layer 11 includes a semiconductor substrate 12 and an epitaxial layer 13.
  • the semiconductor substrate 12 corresponds to an example of a first layer according to the present disclosure.
  • the epitaxial layer 13 corresponds to an example of the second layer according to the present disclosure.
  • the semiconductor substrate 12 is a silicon substrate, and is an N-type semiconductor containing a small amount of impurities (corresponding to an example of a first semiconductor of the first conductivity type according to the present disclosure).
  • the impurity may be any of arsenic (As), phosphorus (P), and antimony (Sb). Further, the semiconductor substrate 12 may be a P-type semiconductor.
  • the N-type semiconductor in the following description may be replaced with a P-type semiconductor.
  • the impurity may be any of boron (B) and aluminum (Al).
  • the semiconductor substrate 12 may be a substrate containing various semiconductors such as silicon carbide (SiC), gallium nitride or gallium nitride (GaN), and gallium oxide (Ga 2 O 3 ).
  • SiC silicon carbide
  • GaN gallium nitride
  • Ga 2 O 3 gallium oxide
  • a configuration in which an N-type semiconductor of silicon (Si) is applied as the semiconductor substrate 12 will be described as an example.
  • a semiconductor with a high impurity concentration may be represented using + (plus).
  • a semiconductor having a low impurity concentration may be represented by using-(minus).
  • the semiconductor substrate 12 includes an N + type semiconductor.
  • the epitaxial layer 13 is formed by using various known techniques such as a vapor deposition method, a molecular beam epitaxy method, a sublimation method, a thermal decomposition method, a CVD (Chemical Vapor Deposition) method, and a mist CVD (Chemical Vapor Deposition) method. Is also good.
  • the epitaxial layer 13 has the same conductivity type as the semiconductor substrate 12 and contains impurities at a lower concentration than the semiconductor substrate 12. That is, the epitaxial layer 13 includes an N ⁇ type semiconductor (corresponding to an example of the second semiconductor according to the present disclosure). Note that the impurity contained in the semiconductor substrate 12 and the impurity contained in the epitaxial layer 13 may be different.
  • the epitaxial layer 13 has a plurality of internal trenches 31a and 31b and one peripheral trench 33.
  • One internal trench 31a corresponds to an example of a first trench according to the present disclosure.
  • the peripheral trench 33 corresponds to an example of a second trench according to the present disclosure.
  • the other internal trench 31b corresponds to an example of a third trench according to the present disclosure.
  • the plurality of internal trenches including the two internal trenches 31a and 31b may be provided in a stripe shape in plan view of the semiconductor layer 11, or provided so as to surround the center side of the semiconductor layer 11. Is also good.
  • the number of the internal trenches 31a and 31b may be three or more, or one internal trench 31b may be omitted and may be one.
  • the internal trenches 31a and 31b extend in the front-rear direction in FIGS. 2 and 3.
  • the peripheral trench 33 is located at the withstand voltage portion 53 and surrounds the rectifier portions 51a, 51b, 51c. In other words, the peripheral trench 33 extends over the entire periphery of the semiconductor layer 11 along the outer peripheral portion of the semiconductor layer 11. 2 and 3, the peripheral trench 33 extends in the front-rear direction of the drawing like the internal trenches 31a and 31b.
  • the first electrode 21 is in contact with the surface of the semiconductor substrate 12 on the side opposite to the epitaxial layer 13. This surface is also called the first surface S1.
  • the first surface S1 is located on the lower side of the paper surface in FIG.
  • the first electrode 21 contains a metal.
  • the metal may be various metals including alloys. Further, the first electrode 21 may be another conductor.
  • the second electrode 22 is in contact with the surface of the epitaxial layer 13 on the side opposite to the semiconductor substrate 12. This surface is also called a second surface S2.
  • the second surface S2 is located on the upper side of the paper in FIG.
  • the second electrode 22 contains a metal.
  • the metal may be various metals including alloys. Further, the second electrode 22 may be another conductor.
  • the internal trenches 31a and 31b and the peripheral trench 33 extend in the vertical direction (that is, the thickness direction) of the epitaxial layer 13.
  • the internal trenches 31a, 31b and the peripheral trench 33 have internal field electrodes 23, 25, 24 extending in the thickness direction of the epitaxial layer 13 inside.
  • the internal field electrode 23 included in the internal trench 31a is also called a third electrode.
  • the internal field electrode 24 included in the peripheral trench 33 is also called a fourth electrode.
  • the internal field electrode 25 included in the internal trench 31b is also referred to as a fifth electrode.
  • the internal field electrodes 23 to 25 may be polysilicon.
  • the internal field electrodes 23 to 25 may be other conductors. One surface of the internal field electrodes 23 to 25 is exposed on the second surface S2.
  • the internal trenches 31a and 31b and the peripheral trench 33 further have insulating films 41 to 43 interposed between the internal field electrodes 23 to 25 and the N ⁇ type semiconductor of the epitaxial layer 13, respectively.
  • the insulating film 41 included in the internal trench 31a is also referred to as a first insulating film.
  • the insulating film 42 included in the peripheral trench 33 is also referred to as a second insulating film.
  • the insulating film 43 included in the internal trench 31b is also referred to as a third insulating film.
  • the insulating films 41 to 43 may include a dielectric.
  • the internal field electrodes 23 and 25 of the internal trenches 31a and 31b are capacitively coupled to the N ⁇ type semiconductor of the epitaxial layer 13 via the insulating films 41 and 43, respectively.
  • the internal field electrode 24 of the peripheral trench 33 is capacitively coupled to the N ⁇ type semiconductor of the epitaxial layer 13 via the insulating film 42.
  • the entire outer peripheral end 22 ⁇ / b> E of the second electrode 22 is located on the exposed surface of the internal field electrode 24 in the peripheral trench 33.
  • the outer end (22E) of the second electrode 22 extends from the outer end 24E of the internal field electrode 24 to the center end 24I. Located in the range.
  • the internal field electrode 24 and the insulating film 42 may protrude from the second surface S2.
  • the internal field electrode 24 and the insulating film 42 may ride on and extend outside the peripheral trench 33 toward the outer peripheral side of the Schottky barrier diode 1.
  • the outer peripheral end 22E of the second electrode 22 may extend so as to overlap the protruding portion of the internal field electrode 24.
  • a portion of the insulating film 42 that rides outside the peripheral trench 33 may be formed simultaneously with the insulating film 42 inside the peripheral trench 33.
  • the second electrode 22 is electrically connected to the internal field electrodes 23 and 25 of the internal trenches 31a and 31b.
  • an electric field relaxation region is formed in a portion of the N ⁇ type semiconductor sandwiched between the pair of internal trenches 31a and 31b.
  • the second electrode 22 is further electrically connected to the internal field electrode 24 of the peripheral trench 33.
  • This electrical connection has a field plate effect, and alleviates the concentration of the biased electric field on the outer peripheral portion of the semiconductor layer 11.
  • Internal field electrode 24 of peripheral trench 33 extends in the thickness direction of epitaxial layer 13. Therefore, the field plate effect of the peripheral trench 33 acts in the thickness direction of the epitaxial layer 13, and the peak of the electric field moves to the bottom side of the peripheral trench 33 as compared with the case where the internal field electrode 24 is not provided.
  • the end of the peripheral trench 33 on the breakdown voltage side of the internal field electrode 24 is located in a direction from the end of the second electrode 22 toward the breakdown voltage portion 53 from the rectifier portions 51a, 51b, 51c.
  • the peak of the electric field moves in the direction from the rectifier portions 51a, 51b, and 51c toward the breakdown voltage portion 53.
  • concentration of the electric field is eased, so that a desired withstand voltage performance can be obtained even if the width of the withstand voltage portion 53 is reduced.
  • one surface of the internal field electrodes 23 and 24 exposed on the second surface S2 may be substantially flush with the second surface S2 of the N ⁇ type semiconductor of the epitaxial layer 13.
  • One surface of the insulating films 41 and 42 exposed on the second surface S2 may be substantially flush with the second surface S2 of the N ⁇ type semiconductor of the epitaxial layer 13.
  • at least a range E1 extending from the center end of the internal trench 31a to the outer end of the internal field electrode 24 is flat.
  • the second surface S2 may be flat in a range E2 including all the internal trenches 31a and 31b. Therefore, in the ranges E1 and E2 of the second surface S2, a part of the second surface S2 does not protrude upward and no step is generated. Thereby, step coverage when forming the second electrode 22 in the ranges E1 and E2 is improved.
  • the electrode in order for the electrode to be formed from the inner side surface to the bottom of the peripheral trench, it is necessary to form the resist into a predetermined shape at the bottom of the peripheral trench. However, the molding accuracy of the resist is reduced at the bottom. For this reason, the yield of the Schottky barrier diode decreases. In the present embodiment, the processing accuracy of the second electrode 22 does not decrease, and the yield can be improved.
  • Trench 31a, the depth TRE D of 31b, the depth TRE D 2 of the surrounding trench 33 may be substantially the same.
  • trench 31a, the depth TRE D of 31b, the difference in depth TRE D 2 of the surrounding trench 33, the trench 31a may be less than 10% of the depth TRE D of 31b.
  • the direction of the depth is the thickness direction of the epitaxial layer 13.
  • Depth TRE D 2 of the surrounding trench 33 Similarly, the second surface S2 of the epitaxial layer 13, of the bottom portion around the trench 33, a straight line distance to most point close to the semiconductor substrate 12.
  • the depth TRE D around the trench 33, the trench 31a by substantially the same as the depth TRE D 2 of 31b, in the step of forming the trench 31a, 31b, to form together a peripheral trench 33 it can.
  • the depth of the peripheral trench is different from the depth of the internal trench by 10% or more, the number of steps increases, such as a separate step of forming these.
  • the internal trenches 31a and 31b and the peripheral trench 33 can be formed in the same process.
  • the depth of the internal trenches 31a and 31b and the depth of the peripheral trench 33 may differ by 10% or more.
  • the withstand voltage performance of the Schottky barrier diode 1A with respect to the reverse voltage can be improved.
  • the thickness of the epitaxial layer 13 and E pit when the inside of the trench 31a, the depth of 31b and TRE D, the relationship of E pit and TRE D is, 0.30 ⁇ E pit ⁇ TRE D ⁇ 0.80 ⁇ E pit It may be. Due to this relationship, the Schottky barrier diode 1 obtains a desired breakdown voltage.
  • the thickness of the epitaxial layer 13 and E pit when the depth of the surrounding trench 33 and TRE D 2, the relationship of E pit and TRE D 2 is, 0.30 ⁇ E pit ⁇ TRE D 2 ⁇ 0.80 ⁇ E pit .
  • the two internal trenches 31a and 31b are referred to as a first internal trench 31a and a second internal trench 31b.
  • the second internal trench 31b is located next to the first internal trench 31a, and is located on the opposite side of the peripheral trench 33. That is, the second internal trench 31b, the first internal trench 31a, and the peripheral trench 33 are arranged in this order from the center to the outer peripheral side of the second surface S2.
  • the second internal trench 31b extends parallel to the first internal trench 31a.
  • the insulating film 41 of the first internal trench 31a and the insulating film 43 of the second internal trench 31b may have the same thickness.
  • the distance between the first trench 31a and a second trench 31b and W SBD, when the thickness of the insulating film 41 and the T OXI 1, may be a W SBD / T OXI 1 ⁇ 5.5 .
  • WSBD may be referred to as the width of the N ⁇ type semiconductor between the first internal trench 31a and the second internal trench 31b.
  • W SBD / T OXI 3 ⁇ 5.5 may be satisfied . Due to these relationships, the Schottky barrier diode 1 obtains a desired breakdown voltage.
  • the peripheral trench 33 and the first internal trench 31a extend in parallel with each other. Assuming that the distance between the peripheral trench 33 and the internal trench 31a is WE -SBD, WE -SBD ⁇ WSBD may be satisfied . WE-SBD may be referred to as the width of the N-type semiconductor between the peripheral trench 33 and the internal trench 31a. Due to this relationship, the Schottky barrier diode 1 obtains a desired breakdown voltage.
  • W trench 1 ⁇ WE -trench may be satisfied .
  • Wtrench2 ⁇ WE -trench may be satisfied . Due to this relationship, the Schottky barrier diode 1 obtains a desired breakdown voltage.
  • ⁇ ⁇ dimensions such as depth and width of various trenches are shown.
  • the trench shown here includes an internal field electrode and an insulating film. That is, the depth is a linear distance from the second surface S2 to a point closest to the semiconductor substrate 12 in the insulating film in the trench.
  • the width is determined based on the outer edge of the insulating film.
  • the peripheral trench is shown as the outermost peripheral trench in the drawing, another trench may be provided on the outer peripheral side of the semiconductor layer with respect to the peripheral trench.
  • the Schottky barrier diode 1 has been described as an example of the semiconductor device according to the present disclosure.
  • the semiconductor device according to the present disclosure may be a diode, a transistor, or the like having a trench structure around the semiconductor layer.
  • the Schottky barrier diode 1 of the embodiment or the semiconductor device according to the present disclosure may be provided in various electric devices.
  • the electric device may be, for example, a power module having a power supply circuit for performing power conversion.
  • the electric device may be various electronic devices, a train, a car, and the like.
  • the present invention can be used for semiconductor devices and electric devices.

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Abstract

半導体層に複数のトレンチを有する半導体デバイスの改善を図る。第１導電型の不純物を含んだ第１半導体を有する第１層（１２）と、第１層と接し、第１半導体よりも低濃度の第１導電型の不純物を含んだ第２半導体を有する第２層（１３）と、第１層の第１面に接する第１電極（２１）と、第２層の第２面に接する第２電極（２２）とを備える半導体デバイス（１）である。第２層（１３）は、第２電極と接続された第３電極（２３）を内部に有する第１トレンチ（３１ａ）と、第１トレンチよりも第２層の外周部の近くに位置し、第２電極と接続された第４電極（２４）を内部に有する第２トレンチ（３３）とを更に有し、第２電極（２２）の全外周端（２２Ｅ）が第４電極（２４）に接している。

Description

半導体デバイス及び電気装置
　本開示は、半導体デバイス及び電気装置に関する。
　特許文献１には、半導体デバイスとして、半導体層に複数のトレンチが形成されたトレンチ形ショットキー整流器が開示されている。これら複数のトレンチは、半導体層の外周部の近くに設けられた周囲トレンチと、周囲トレンチよりも半導体層の外周部から遠い方に設けられた内部トレンチとを含む。
特表２００３－５２２５１３号公報
　本開示の半導体デバイスは、
　第１導電型の不純物を含んだ第１半導体を有する第１層と、
　前記第１層と接し、前記第１半導体よりも低濃度の第１導電型の不純物を含んだ第２半導体を有する第２層と、
　前記第１層の前記第２層とは反対側の第１面に接する第１電極と、
　前記第２層の前記第１層とは反対側の第２面に接する第２電極と、
　を備え、
　前記第２層は、
　前記第２電極と接続された第３電極を内部に有する第１トレンチと、
　前記第１トレンチよりも前記第２層の外周部の近くに位置し、前記第２電極と接続された第４電極を内部に有する第２トレンチとを、
　更に有し、
　前記第１トレンチと前記第２トレンチとの間の前記第２面に接した前記第２電極の全外周端が前記第４電極に接している。
　本開示の電気装置は、半導体デバイスを備え、
　前記半導体デバイスは、
　第１導電型の不純物を含んだ第１半導体を有する第１層と、
　前記第１層と接し、前記第１半導体よりも低濃度の第１導電型の不純物を含んだ第２半導体を有する第２層と、
　前記第１層の前記第２層とは反対側の第１面に接する第１電極と、
　前記第２層の前記第１層とは反対側の第２面に接する第２電極と、
　を備え、
　前記第２層は、
　前記第２電極と接続された第３電極を内部に有する第１トレンチと、
　前記第１トレンチよりも前記第２層の外周部の近くに位置し、前記第２電極と接続された第４電極を内部に有する第２トレンチとを、
　更に有し、
　前記第１トレンチと前記第２トレンチとの間の前記第２面に接した前記第２電極の全外周端が前記第４電極に接している。
本開示の実施形態に係るショットキーバリアダイオードを示す斜視図である。 図１のＡ－Ａ線断面の一部を示す図である。 本開示の実施形態に係るショットキーバリアダイオードの変形例を示す断面図である。
　以下、本開示の実施形態について図面を参照して詳細に説明する。ただし、既によく知られた事項及び重複する事項等については詳細な説明が省略される場合がある。図面及び以下の説明は当業者が本開示を十分に理解するためのものである。したがって図面及び以下の説明は請求の範囲に記載の主題を限定することを意図するものではない。全ての図面は概略図である。図面の各部の相対的な寸法は、適宜大きく、又は小さく変更されうる。
　図１は、本開示の実施形態に係るショットキーバリアダイオードを示す斜視図である。図２は、図１のＡ－Ａ線断面の一部を示す図である。図３は、本開示の実施形態に係るショットキーバリアダイオードの変形例を示す断面図である。
　本実施形態において、第１電極２１から第２電極２２に向かう方向を上方、その逆を下方とも呼ぶ。本実施形態に係るショットキーバリアダイオード１は、板形状を有する。ショットキーバリアダイオード１の板面の縁に沿った一回りの部分を外周部とも呼ぶ。ショットキーバリアダイオード１の縦断面において、外周部に近い方を外周側、板面の中央に近い方を中央側とも呼ぶ。図２は、ショットキーバリアダイオード１の外周部の近傍を示している。ショットキーバリアダイオード１は、本開示に係る半導体デバイスの一例に相当する。
　本実施形態に係るショットキーバリアダイオード１は、図２に示すように、外周部に位置する耐圧部分５３と、耐圧部分５３よりも中央側に位置する整流器部分５１ａ、５１ｂ、５１ｃと、を備える。
　整流器部分５１ａ、５１ｂ、５１ｃは、上方が第２電極２２に覆われ、側方を隣接する一対の内部トレンチ３１ａ、３１ｂ又は周囲トレンチ３３の外面に挟まれる。整流器部分５１ａ、５１ｂ、５１ｃにおいて、第２電極２２とエピタキシャル層１３のＮ－型半導体との境界面にショットキー障壁が生成される。
　耐圧部分５３は、周囲トレンチ３３から半導体層１１の外周端までの部分である。耐圧部分５３は、ショットキーバリアダイオード１に逆方向電圧が加わったときに、第２電極２２の外周端から半導体層１１に加えられる偏った電界の集中を緩和し、半導体層１１の耐圧を向上する。
　ショットキーバリアダイオード１は、半導体層１１と、第１電極２１と、第２電極２２と、を備える。半導体層１１は、半導体基板１２と、エピタキシャル層１３とを含む。半導体基板１２は、本開示に係る第１層の一例に相当する。エピタキシャル層１３は、本開示に係る第２層の一例に相当する。
　半導体基板１２は、シリコン基板であり、微量の不純物を含むＮ型半導体（本開示に係る第１導電型の第１半導体の一例に相当）である。不純物はヒ素（Ａｓ）、りん（Ｐ）、アンチモン（Ｓｂ）のいずれかであってもよい。また半導体基板１２は、Ｐ型半導体であってもよい。半導体基板１２がＰ型半導体である場合、以降の説明におけるＮ型半導体は、Ｐ型半導体として置き替えてもよい。半導体基板１２がＰ型であるとき、不純物はホウ素（Ｂ）、アルミニウム（Ａｌ）のいずれかであってもよい。また、半導体基板１２は、シリコンカーバイド（ＳｉＣ）、ガリウムナイトライド又は窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）等の種々の半導体を含む基板であってもよい。なお、本実施形態では、半導体基板１２としてシリコン（Ｓｉ）のＮ型半導体を適用した構成を一例に説明する。不純物濃度が高い半導体は、＋（プラス）を用いて表すことがある。不純物濃度が低い半導体は、－（マイナス）を用いて表すことがある。半導体基板１２は、Ｎ＋型半導体を含む。
　エピタキシャル層１３は、蒸着法、分子線エピタクシー法、昇華法、熱分解法、ＣＶＤ（Chemical Vapor Deposition）法、ミストＣＶＤ（Chemical Vapor Deposition）法等の種々の公知技術が用いられて形成されてもよい。エピタキシャル層１３は、半導体基板１２と同じ導電型であり、半導体基板１２より、低濃度の不純物を含む。すなわち、エピタキシャル層１３は、Ｎ－型半導体（本開示に係る第２半導体の一例に相当）を含む。なお、半導体基板１２が含む不純物とエピタキシャル層１３が含む不純物とは異なってもよい。
　エピタキシャル層１３は、複数の内部トレンチ３１ａ、３１ｂと、１つの周囲トレンチ３３と、を有する。一方の内部トレンチ３１ａは、本開示に係る第１トレンチの一例に相当する。周囲トレンチ３３は、本開示に係る第２トレンチの一例に相当する。もう一方の内部トレンチ３１ｂは、本開示に係る第３トレンチの一例に相当する。
　２つの内部トレンチ３１ａ、３１ｂを含めて、複数の内部トレンチは、半導体層１１の平面視で、ストライプ状に設けられていてもよいし、半導体層１１の中央側を取り囲むように設けられていてもよい。内部トレンチ３１ａ、３１ｂの数は３個以上であっても良いし、一方の内部トレンチ３１ｂを省略して、１個としてもよい。内部トレンチ３１ａ、３１ｂは、図２及び図３において紙面前後方向に延在する。
　周囲トレンチ３３は、耐圧部分５３に位置し、整流器部分５１ａ、５１ｂ、５１ｃを取り囲む。言い換えれば、周囲トレンチ３３は、半導体層１１の外周部に沿って半導体層１１の全周にわたって延在する。周囲トレンチ３３は、図２及び図３において、内部トレンチ３１ａ、３１ｂと同様に紙面前後方向に延在する。
　第１電極２１は、半導体基板１２のエピタキシャル層１３とは反対側の面に接する。この面は第１面Ｓ１ともいう。第１面Ｓ１は、図２において、紙面下側に位置する。第１電極２１は、金属を含む。金属は、合金を含む種々の金属であってもよい。また、第１電極２１は、その他の導体であってもよい。
　第２電極２２は、エピタキシャル層１３の半導体基板１２とは反対側の面に接する。この面は第２面Ｓ２ともいう。第２面Ｓ２は、図２において、紙面上側に位置する。第２電極２２は、金属を含む。金属は、合金を含む種々の金属であってもよい。また、第２電極２２は、その他の導体であってもよい。
　内部トレンチ３１ａ、３１ｂ及び周囲トレンチ３３は、エピタキシャル層１３の上下方向（すなわち厚み方向）に延在する。また、内部トレンチ３１ａ、３１ｂ及び周囲トレンチ３３は、内側に、エピタキシャル層１３の厚み方向に延在する内部フィールド電極２３、２５、２４をそれぞれ有する。内部トレンチ３１ａが含む内部フィールド電極２３は、第３電極ともいう。周囲トレンチ３３が含む内部フィールド電極２４は、第４電極ともいう。内部トレンチ３１ｂが含む内部フィールド電極２５は、第５電極ともいう。内部フィールド電極２３～２５は、ポリシリコンであってもよい。内部フィールド電極２３～２５は、その他の導体であってもよい。内部フィールド電極２３～２５の一面は、第２面Ｓ２において露出する。
　内部トレンチ３１ａ、３１ｂ及び周囲トレンチ３３は、内部フィールド電極２３～２５とエピタキシャル層１３のＮ－型半導体との間にそれぞれ介在する絶縁膜４１～４３を更に有する。内部トレンチ３１ａが有する絶縁膜４１は、第１絶縁膜ともいう。周囲トレンチ３３が有する絶縁膜４２は、第２絶縁膜ともいう。内部トレンチ３１ｂが有する絶縁膜４３は、第３絶縁膜ともいう。絶縁膜４１～４３は、誘電体を含んでもよい。内部トレンチ３１ａ、３１ｂの内部フィールド電極２３、２５は、それぞれ絶縁膜４１、４３を介して、エピタキシャル層１３のＮ－型半導体と容量的に結合する。周囲トレンチ３３の内部フィールド電極２４は、絶縁膜４２を介して、エピタキシャル層１３のＮ－型半導体と容量的に結合する。
　第２電極２２の全外周端２２Ｅは、周囲トレンチ３３の内部フィールド電極２４の露出した面上に位置する。言い換えれば、ショットキーバリアダイオード１の全周において、上方から見たとき、第２電極２２の外周側の端（２２Ｅ）は、内部フィールド電極２４の外周側の端２４Ｅから中央側の端２４Ｉまでの範囲に位置する。
　内部フィールド電極２４及び絶縁膜４２は、第２面Ｓ２から突出してもよい。内部フィールド電極２４及び絶縁膜４２は、ショットキーバリアダイオード１の外周側に向かって、周囲トレンチ３３の外側に乗り上げ、延在してもよい。内部フィールド電極２４及び絶縁膜４２が、周囲トレンチ３３の外側に延在するとき、第２電極２２の外周端２２Ｅは、内部フィールド電極２４の突出した部分に重なるように延在してもよい。絶縁膜４２のうち、周囲トレンチ３３の外側に乗り上げる部分は、周囲トレンチ３３の内部の絶縁膜４２と同時に形成されてもよい。
　第２電極２２は、内部トレンチ３１ａ、３１ｂの内部フィールド電極２３、２５と電気的に接続する。内部フィールド電極２３、２５により、一対の内部トレンチ３１ａ、３１ｂに挟まれるＮ－型半導体の部分に電界緩和領域が形成される。そして、ショットキーバリアダイオード１の阻止状態で、第１電極２１と第２電極２２の間に降伏電圧よりも小さな電圧が加えられたとき、整流器部分５１ａ、５１ｂ、５１ｃのショットキー障壁と電界緩和領域とを空乏にできる。これにより、ショットキーバリアダイオード１の逆方向リーク電流が低減される。
　第２電極２２は、さらに、周囲トレンチ３３の内部フィールド電極２４に電気的に接続する。この電気的な接続は、フィールドプレート効果を奏し、半導体層１１の外周部に偏った電界が集中することを緩和する。周囲トレンチ３３の内部フィールド電極２４は、エピタキシャル層１３の厚み方向に延在する。したがって、周囲トレンチ３３によるフィールドプレート効果は、エピタキシャル層１３の厚み方向に作用し、電界のピークは、内部フィールド電極２４を備えない場合に比べ、周囲トレンチ３３の底面側に移動する。また、周囲トレンチ３３の内部フィールド電極２４の耐圧側の端部は、第２電極２２の端部より、整流器部分５１ａ、５１ｂ、５１ｃから耐圧部分５３へ向かう方向に位置する。したがって、電界のピークは、整流器部分５１ａ、５１ｂ、５１ｃから耐圧部分５３へ向かう方向に移動する。電界のピーク位置が移動することで、電界が集中することが緩和されるため、耐圧部分５３の幅を短くしても、所望の耐圧性能を得ることができる。
　ショットキーバリアダイオード１の順方向特性（順方向電圧ＶＦ等）を所定の値に維持するためには、整流器部分５１ａ～５１ｃの面積を小さくできない。しかし、耐圧部分５３の幅を短くできるので、その分、ショットキーバリアダイオード１のチップサイズを低減できる。
　本実施形態において、第２面Ｓ２において露出する内部フィールド電極２３、２４の一面は、エピタキシャル層１３のＮ－型半導体の第２面Ｓ２とほぼ面一であってもよい。第２面Ｓ２において露出する絶縁膜４１、４２の一面は、エピタキシャル層１３のＮ－型半導体の第２面Ｓ２とほぼ面一であってもよい。言い換えれば、第２面Ｓ２のうち、少なくとも、内部トレンチ３１ａの中央側の端部から、内部フィールド電極２４の外周側の端部にかけた範囲Ｅ１が、平坦である。なお、全ての内部トレンチ３１ａ、３１ｂを含めた範囲Ｅ２で、第２面Ｓ２が平坦であってもよい。したがって、第２面Ｓ２の範囲Ｅ１、Ｅ２において、その一部が上方に突出したり、段差が生じたりすることがない。これにより、この範囲Ｅ１、Ｅ２に第２電極２２を形成する際のステップカバレッジが向上する。
　例えば、電極が周囲トレンチの内側面から底部まで形成されるには、レジストを周囲トレンチの底部で所定の形状に成形する必要がある。しかし、底部ではレジストの成形精度が低下する。このため、ショットキーバリアダイオードの歩留まりが低下する。本実施形態では、第２電極２２の加工精度が低下せず、歩留まりを向上できる。
　内部トレンチ３１ａ、３１ｂの深さＴＲＥＤと、周囲トレンチ３３の深さＴＲＥＤ２は、ほぼ同一であってもよい。例えば内部トレンチ３１ａ、３１ｂの深さＴＲＥＤと、周囲トレンチ３３の深さＴＲＥＤ２の差は、内部トレンチ３１ａ、３１ｂの深さＴＲＥＤの１０％未満であってもよい。深さの方向は、エピタキシャル層１３の厚み方向である。内部トレンチ３１ａ、３１ｂの深さＴＲＥＤは、エピタキシャル層１３の第２面Ｓ２から、内部トレンチ３１ａ、３１ｂの底部のうち、最も半導体基板１２に近い点までの直線距離である。同様に周囲トレンチ３３の深さＴＲＥＤ２は、エピタキシャル層１３の第２面Ｓ２から、周囲トレンチ３３の底部のうち、最も半導体基板１２に近い点までの直線距離である。周囲トレンチ３３の深さＴＲＥＤを、内部トレンチ３１ａ、３１ｂの深さＴＲＥＤ２とほぼ同一にすることで、内部トレンチ３１ａ、３１ｂを形成する工程において、周囲トレンチ３３を併せて形成することができる。
　例えば、内部トレンチの深さよりも周囲トレンチの深さが１０％以上異なると、これらを形成する工程を別にするなど、工程数が増加する。本実施形態では、同じ工程で、内部トレンチ３１ａ、３１ｂと周囲トレンチ３３とを形成できる。
　なお、図３に示す変形例のショットキーバリアダイオード１Ａのように、内部トレンチ３１ａ、３１ｂの深さと、周囲トレンチ３３の深さは、１０％以上異なってもよい。周囲トレンチ３３の深さを、内部トレンチ３１ａ、３１ｂより深くした場合、ショットキーバリアダイオード１Ａの逆方向電圧に対する耐圧性能を向上できる。
　エピタキシャル層１３の厚みをＥｐｉｔとし、内部トレンチ３１ａ、３１ｂの深さをＴＲＥＤとしたとき、ＥｐｉｔとＴＲＥＤの関係は、０．３０×Ｅｐｉｔ≦ＴＲＥＤ≦０．８０×Ｅｐｉｔであってもよい。この関係により、ショットキーバリアダイオード１は、所望の耐圧を得る。
　エピタキシャル層１３の厚みをＥｐｉｔとし、周囲トレンチ３３の深さをＴＲＥＤ２としたとき、ＥｐｉｔとＴＲＥＤ２の関係は、０．３０×Ｅｐｉｔ≦ＴＲＥＤ２≦０．８０×Ｅｐｉｔであってもよい。内部トレンチ３１ａ、３１ｂの深さと周囲トレンチ３３の深さが同一であれば、ＴＲＥＤ＝ＴＲＥＤ２である。この関係により、ショットキーバリアダイオード１は、所望の耐圧を得る。
　次に、説明を容易にするため、２つの内部トレンチ３１ａ、３１ｂを、第１内部トレンチ３１ａと第２内部トレンチ３１ｂと呼ぶ。第２内部トレンチ３１ｂは、第１内部トレンチ３１ａの隣に位置し、周囲トレンチ３３とは反対側に位置する。つまり第２面Ｓ２の中央側から外周側にかけて、第２内部トレンチ３１ｂ、第１内部トレンチ３１ａ及び周囲トレンチ３３が、この順番で並ぶ。第２内部トレンチ３１ｂは、第１内部トレンチ３１ａに対して平行に延在する。第１内部トレンチ３１ａの絶縁膜４１と第２内部トレンチ３１ｂの絶縁膜４３とは、同じ厚みを有していてもよい。第１内部トレンチ３１ａと第２内部トレンチ３１ｂとの間の距離をＷＳＢＤとし、絶縁膜４１の厚みをＴＯＸＩ１としたとき、ＷＳＢＤ／ＴＯＸＩ１≦５．５であってもよい。ＷＳＢＤは、第１内部トレンチ３１ａと第２内部トレンチ３１ｂとの間のＮ－型半導体の幅と言ってもよい。絶縁膜４３の厚みをＴＯＸＩ３としたとき、ＷＳＢＤ／ＴＯＸＩ３≦５．５であってもよい。これらの関係により、ショットキーバリアダイオード１は、所望の耐圧を得る。
　周囲トレンチ３３と第１内部トレンチ３１ａとは、互いに平行に延在する。周囲トレンチ３３と内部トレンチ３１ａとの距離がＷＥ－ＳＢＤとしたとき、ＷＥ－ＳＢＤ≦ＷＳＢＤであってもよい。ＷＥ－ＳＢＤは、周囲トレンチ３３と内部トレンチ３１ａとの間のＮ－型半導体の幅と言ってもよい。この関係により、ショットキーバリアダイオード１は、所望の耐圧を得る。
　第１内部トレンチ３１ａの幅をＷｔｒｅｎｃｈ１とし、周囲トレンチ３３の幅をＷＥ－ｔｒｅｎｃｈとしたとき、Ｗｔｒｅｎｃｈ１≦ＷＥ－ｔｒｅｎｃｈであってもよい。第２内部トレンチ３１ｂの幅をＷｔｒｅｎｃｈ２とし、周囲トレンチ３３の幅をＷＥ－ｔｒｅｎｃｈとしたとき、Ｗｔｒｅｎｃｈ２≦ＷＥ－ｔｒｅｎｃｈであってもよい。この関係により、ショットキーバリアダイオード１は、所望の耐圧を得る。
　なお、実施形態において、種々のトレンチの深さ、幅等の寸法を示した。ここで示すトレンチは、内部フィールド電極及び絶縁膜を含む。すなわち深さとは第２面Ｓ２から、トレンチ内の絶縁膜のうち最も半導体基板１２に近い点までの直線距離である。また幅とは、絶縁膜の外縁を基準に決定される。図では、周囲トレンチを最外周のトレンチとして示したが、周囲トレンチよりも半導体層の外周側に別のトレンチが設けられていてもよい。
　実施形態では、本開示に係る半導体デバイスとして、ショットキーバリアダイオード１を一例に説明した。しかし、本開示に係る半導体デバイスは、半導体層の周辺部にトレンチ構造を有するダイオード、トランジスタ等であってもよい。実施形態のショットキーバリアダイオード１又は本開示に係る半導体デバイスは、種々の電気装置に備えられてもよい。電気装置は、例えば電力変換を行う電源回路を有するパワーモジュール等であってもよい。又は電気装置は、種々の電子機器、電車、自動車等であってもよい。
　本実施形態の説明は、全ての局面において例示であって、この発明がそれに限定されるものではない。本開示は、相互に矛盾しない限り、適宜、組み合わせ、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。そして、例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　本発明は、半導体デバイス及び電気装置に利用できる。
　１　ショットキーバリアダイオード（半導体デバイス）
　１１　半導体層
　１２　半導体基板
　１３　エピタキシャル層
　２１　第１電極
　２２　第２電極
　２２Ｅ　第２電極の外周端
　３１ａ　内部トレンチ（第１トレンチ）
　３１ｂ　内部トレンチ（第３トレンチ）
　３３　周囲トレンチ（第２トレンチ）
　５１ａ、５１ｂ、５１ｃ　整流器部分
　５３　耐圧部分
　Ｓ１　第１面
　Ｓ２　第２面
　２３　内部フィールド電極（第３電極）
　２４　内部フィールド電極（第４電極）
　２５　内部フィールド電極（第５電極）
　４１　絶縁膜（第１絶縁膜）
　４２　絶縁膜（第２絶縁膜）
　４３　絶縁膜（第３絶縁膜）

Claims (11)

  1. 　第１導電型の不純物を含んだ第１半導体を有する第１層と、
    　前記第１層と接し、前記第１半導体よりも低濃度の第１導電型の不純物を含んだ第２半導体を有する第２層と、
    　前記第１層の前記第２層とは反対側の第１面に接する第１電極と、
    　前記第２層の前記第１層とは反対側の第２面に接する第２電極と、
    　を備え、
    　前記第２層は、
    　前記第２電極と接続された第３電極を内部に有する第１トレンチと、
    　前記第１トレンチよりも前記第２層の外周部の近くに位置し、前記第２電極と接続された第４電極を内部に有する第２トレンチとを、
    　更に有し、
    　前記第１トレンチと前記第２トレンチとの間の前記第２面に接した前記第２電極の全外周端が前記第４電極に接している半導体デバイス。
  2. 　前記第１導電型は、Ｐ型である請求項１に記載の半導体デバイス。
  3. 　前記第１導電型は、Ｎ型である請求項１に記載の半導体デバイス。
  4. 　前記第１トレンチの深さと、前記第２トレンチの深さとの差は、前記第１トレンチの深さの１０％未満である請求項１から請求項３のいずれか一項に記載の半導体デバイス。
  5. 　前記第２層の厚みＥｐｉｔと、前記第１トレンチ又は前記第２トレンチの深さＴＲＥＤとの関係が、
    　０．３０×Ｅｐｉｔ ≦ ＴＲＥＤ ≦ ０．８０×Ｅｐｉｔ
    　である請求項４に記載の半導体デバイス。
  6. 　前記第２層は、
    　前記第１トレンチよりも前記第２層の外周部から遠い方に位置し、前記第２電極と接続された第５電極を内部に有する第３トレンチを更に有し、
    　前記第１トレンチは、内側に、前記第２半導体と前記第３電極との間に介在する第１絶縁膜を、更に有し、
    　前記第２トレンチは、内側に、前記第２半導体と前記第４電極との間に介在する第２絶縁膜を、更に有し、
    　前記第３トレンチは、内側に、前記第２半導体と前記第５電極との間に介在する第３絶縁膜を、更に有し、
    　前記第１絶縁膜の厚みＴＯＸＩ１と、前記第１トレンチと前記第３トレンチとの間に介在する前記第２半導体の幅ＷＳＢＤとの関係が、ＷＳＢＤ／ＴＯＸＩ１ ≦ ５．５であり、
    　前記第３絶縁膜の厚みＴＯＸＩ３と、前記幅ＷＳＢＤとの関係が、ＷＳＢＤ／ＴＯＸＩ３ ≦ ５．５である請求項１から請求項５のいずれか一項に記載の半導体デバイス。
  7. 　前記第１トレンチと前記第２トレンチとの間に介在する前記第２半導体の幅ＷＥ－ＳＢＤと、前記幅ＷＳＢＤとの関係が、
    　ＷＥ－ＳＢＤ ≦ ＷＳＢＤである請求項６に記載の半導体デバイス。
  8. 　前記第１トレンチの幅Ｗｔｒｅｎｃｈ１と前記第２トレンチの幅ＷＥ－ｔｒｅｎｃｈとの関係が、
    　Ｗｔｒｅｎｃｈ１ ≦ ＷＥ－ｔｒｅｎｃｈであり、
    　前記第３トレンチの幅Ｗｔｒｅｎｃｈ３と前記第２トレンチの幅ＷＥ－ｔｒｅｎｃｈとの関係が、
    　Ｗｔｒｅｎｃｈ３ ≦ ＷＥ－ｔｒｅｎｃｈである請求項７に記載の半導体デバイス。
  9. 　前記第２面は、少なくとも、前記第１トレンチの前記第２トレンチから遠い側における端から、前記第４電極の前記第２層の外周部に近い側における端にかけて、平坦である請求項１から請求項８のいずれか一項に記載の半導体デバイス。
  10. 　第１導電型の不純物を含んだ第１半導体を有する第１層と、
    　前記第１層と接し、前記第１半導体よりも低濃度の第１導電型の不純物を含んだ第２半導体を有する第２層と、
    　前記第１層の前記第２層とは反対側の第１面に接する第１電極と、
    　前記第２層の前記第１層とは反対側の第２面に接する第２電極と、
    　を備え、
    　前記第２層は、
    　前記第２電極と接続された第３電極を内部に有する第１トレンチと、
    　前記第１トレンチよりも前記第２層の外周部の近くに位置し、前記第２電極と接続された第４電極を内部に有する第２トレンチとを、
    　更に有し、
    　前記第１トレンチと前記第２トレンチとの間の前記第２面に接した前記第２電極の全外周端が前記第４電極に接している半導体デバイスを備える電気装置。
  11. 　前記第２トレンチの深さが、前記第１トレンチの深さより深い、
    　請求項１から請求項３のいずれか一項に記載の半導体デバイス。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022181203A1 (ja) * 2021-02-25 2022-09-01 Tdk株式会社 ショットキーバリアダイオード
WO2022181202A1 (ja) * 2021-02-25 2022-09-01 Tdk株式会社 ショットキーバリアダイオード
TWI860747B (zh) * 2022-08-31 2024-11-01 日商Ｔｄｋ股份有限公司 肖特基能障二極體

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7304827B2 (ja) * 2020-01-20 2023-07-07 三菱電機株式会社 半導体装置およびクラック検出方法
JP7779906B2 (ja) * 2021-04-16 2025-12-03 京セラ株式会社 半導体基板並びにその製造方法および製造装置、ＧａＮ系結晶体、半導体デバイス、電子機器
TW202315140A (zh) * 2021-06-07 2023-04-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置
TW202306179A (zh) * 2021-06-07 2023-02-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置
US11881525B2 (en) * 2021-08-10 2024-01-23 Ideal Power Inc. Semiconductor device with bi-directional double-base trench power switches

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003522513A (ja) 2000-02-05 2003-07-22 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 整流器装置
JP2015153769A (ja) * 2014-02-10 2015-08-24 ローム株式会社 ショットキーバリアダイオード
US20180019348A1 (en) * 2016-07-16 2018-01-18 Yutechnix, Inc. High Speed Schottky Rectifier

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0002235D0 (en) 2000-02-02 2000-03-22 Koninkl Philips Electronics Nv Trenched schottky rectifiers
US8344451B2 (en) * 2007-01-09 2013-01-01 Maxpower Semiconductor, Inc. Semiconductor device
US8022472B2 (en) * 2007-12-04 2011-09-20 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
EP2248159A4 (en) * 2008-02-14 2011-07-13 Maxpower Semiconductor Inc SEMICONDUCTOR COMPONENT STRUCTURES AND SAME PROCESSES
JP4535151B2 (ja) * 2008-03-19 2010-09-01 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4640439B2 (ja) * 2008-04-17 2011-03-02 株式会社デンソー 炭化珪素半導体装置
US7960781B2 (en) * 2008-09-08 2011-06-14 Semiconductor Components Industries, Llc Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method
CN101800252B (zh) * 2010-03-04 2012-05-30 无锡新洁能功率半导体有限公司 沟槽型肖特基势垒整流器及其制造方法
JP5449094B2 (ja) * 2010-09-07 2014-03-19 株式会社東芝 半導体装置
JP5671966B2 (ja) * 2010-11-17 2015-02-18 富士電機株式会社 半導体装置の製造方法および半導体装置
JP6053103B2 (ja) * 2012-04-12 2016-12-27 富士電機株式会社 ワイドバンドギャップ半導体装置およびその製造方法
US9142668B2 (en) * 2013-03-13 2015-09-22 Cree, Inc. Field effect transistor devices with buried well protection regions
WO2015008444A1 (ja) * 2013-07-16 2015-01-22 パナソニックＩｐマネジメント株式会社 半導体装置
JP2016152357A (ja) * 2015-02-18 2016-08-22 株式会社東芝 半導体装置および半導体パッケージ
JP6185504B2 (ja) * 2015-03-24 2017-08-23 京セラ株式会社 半導体装置
JP6613610B2 (ja) * 2015-05-14 2019-12-04 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6260605B2 (ja) * 2015-11-19 2018-01-17 トヨタ自動車株式会社 半導体装置
JP6378220B2 (ja) * 2016-02-01 2018-08-22 株式会社東芝 半導体装置
JP6416143B2 (ja) * 2016-03-16 2018-10-31 株式会社東芝 半導体装置
JP6845397B2 (ja) * 2016-04-28 2021-03-17 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード
JP6996082B2 (ja) * 2016-12-22 2022-01-17 富士電機株式会社 半導体装置および半導体装置の製造方法
US11532737B2 (en) * 2017-03-15 2022-12-20 Fuji Electric Co., Ltd. Semiconductor device
JP7305591B2 (ja) * 2020-03-24 2023-07-10 株式会社東芝 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003522513A (ja) 2000-02-05 2003-07-22 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 整流器装置
JP2015153769A (ja) * 2014-02-10 2015-08-24 ローム株式会社 ショットキーバリアダイオード
US20180019348A1 (en) * 2016-07-16 2018-01-18 Yutechnix, Inc. High Speed Schottky Rectifier

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022181203A1 (ja) * 2021-02-25 2022-09-01 Tdk株式会社 ショットキーバリアダイオード
WO2022181202A1 (ja) * 2021-02-25 2022-09-01 Tdk株式会社 ショットキーバリアダイオード
JP2022129917A (ja) * 2021-02-25 2022-09-06 Tdk株式会社 ショットキーバリアダイオード
JP2022129918A (ja) * 2021-02-25 2022-09-06 Tdk株式会社 ショットキーバリアダイオード
JP7669159B2 (ja) 2021-02-25 2025-04-28 Tdk株式会社 ショットキーバリアダイオード
JP7684816B2 (ja) 2021-02-25 2025-05-28 Tdk株式会社 ショットキーバリアダイオード
US12520510B2 (en) 2021-02-25 2026-01-06 Tdk Corporation Schottky barrier diode
TWI860747B (zh) * 2022-08-31 2024-11-01 日商Ｔｄｋ股份有限公司 肖特基能障二極體

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