WO2020032340A1 - 표시 장치 - Google Patents

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WO2020032340A1
WO2020032340A1 PCT/KR2019/003077 KR2019003077W WO2020032340A1 WO 2020032340 A1 WO2020032340 A1 WO 2020032340A1 KR 2019003077 W KR2019003077 W KR 2019003077W WO 2020032340 A1 WO2020032340 A1 WO 2020032340A1
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terminal
pad
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lead
pad terminal
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PCT/KR2019/003077
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French (fr)
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김병용
유봉현
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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Definitions

  • the present invention relates to a display device.
  • the display device is a device for visually displaying data.
  • a display device includes a substrate partitioned into a display area and a non-display area.
  • a plurality of pixels is disposed on the substrate in the display area, and a plurality of pads and the like are disposed on the substrate in the non-display area.
  • the plurality of pads are coupled to a flexible film (COF film) having a driving circuit or the like to transmit driving signals to the pixels.
  • COF film flexible film
  • the flexible film may include a plurality of leads coupled to the plurality of pads, and each lead may be bonded to pads separated from each other.
  • the bonding may be performed by an ultrasonic bonding process.
  • adhesion between the flexible film and the non-display area where the pad is disposed may be weak.
  • An object of the present invention is to provide a display device that can increase the adhesion between the display panel and the flexible printed circuit film.
  • a display device including a display panel including a display area and a pad area disposed around the display area; A circuit board attached to the pad area, wherein the pad area includes at least one signal pad terminal electrically connected to a first signal wire passing through the display area, and at least one dummy pad separated from the first signal wire.
  • a terminal, and the circuit board includes a signal lead terminal connected to the signal pad terminal, and a dummy lead terminal connected to the dummy pad terminal.
  • the circuit board may further include a driving integrated circuit and a second signal wire electrically connecting the driving integrated circuit and the signal lead terminal.
  • the dummy pad terminal may be separated from the driving integrated circuit.
  • the signal pad terminal and the dummy pad terminal may be directly connected.
  • the signal pad terminals may be plural, and the plurality of signal pad terminals may be arranged along a first direction.
  • the at least one dummy pad terminal may include a first dummy pad terminal disposed at one side of the first direction of the plurality of signal pad terminal arrays.
  • the at least one dummy pad terminal may further include a second dummy pad terminal disposed on the other side of the first direction of the plurality of signal pad terminal arrays.
  • the display panel includes a first pad alignment mark disposed between the signal pad terminal array and the first dummy pad terminal, and a second pad alignment mark disposed between the signal pad terminal array and the second dummy pad terminal.
  • the first and second pad alignment marks may have a shape different from that of the signal pad terminal.
  • the circuit board may include a first lead alignment mark directly connected to the first pad alignment mark, and a second lead alignment mark directly connected to the second pad alignment mark.
  • planar size of the first pad alignment mark and the first lead alignment mark may be the same, and the planar size of the second pad alignment mark and the second lead alignment mark may be the same.
  • the dummy pad terminal may include a first material selected from Ti / Al / Ti, Mo / Al / Mo, Mo / AlGe / Mo, Ti / Cu.
  • the dummy lead terminal may include a second material selected from Ag, Au, or Cu.
  • the first pad may include a region in which the first material and the second material are mixed between the dummy pad terminal and the dummy lead terminal.
  • the sum of the thickness of the signal pad terminal and the thickness of the signal lead terminal may be equal to the sum of the thickness of the dummy pad terminal and the thickness of the dummy lead terminal.
  • the planar size of the dummy pad terminal may be larger than the planar size of the dummy lead terminal.
  • the dummy pad terminal may include a first region overlapping the dummy lead terminal in a thickness direction, and a second region disposed around the dummy pad terminal.
  • the dummy pad terminal and the dummy lead terminal may be directly connected in the first area.
  • the dummy pad terminal and the dummy lead terminal may be ultrasonically bonded in the first region.
  • the dummy pad terminal may further include a scratch on one surface of the second pad facing the circuit board.
  • the first roughness of one surface of the first region of the dummy pad terminal may be smaller than the second roughness of one surface of the second region of the dummy pad terminal.
  • According to embodiments of the present invention can provide a display device that can increase the adhesion between the display panel and the flexible printed circuit film.
  • FIG. 1 is a plan layout view of a display device according to an exemplary embodiment.
  • FIG. 2 is a cross-sectional view of the display device of FIG. 1.
  • 3 is another cross-sectional view of the display device.
  • FIG. 4 is a plan layout view of a first circuit board and a second circuit board of FIG. 1.
  • FIG. 5 is a cross-sectional view taken along the line VV ′ of FIG. 1.
  • FIG. 6 is a plan view illustrating a state in which one panel pad terminal and a lead terminal are bonded.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII 'of FIG. 6.
  • FIG. 8 is a plan layout view of first and second circuit boards according to another exemplary embodiment.
  • FIG 9 is a cross-sectional view of a display device according to another exemplary embodiment.
  • FIG. 10 is a plan layout view of first and second circuit boards according to another exemplary embodiment.
  • FIG. 11 is a cross-sectional view of a display device according to still another embodiment.
  • FIG. 12 is a plan layout view of first and second circuit boards according to still another embodiment.
  • FIG. 13 is a cross-sectional view of a display device according to still another embodiment.
  • FIG. 14 is a plan layout view of first and second circuit boards according to another exemplary embodiment.
  • 15 is a cross-sectional view of a display device according to still another embodiment.
  • 16 is a plan layout view of first and second circuit boards according to yet another embodiment.
  • 17 is a cross-sectional view of a display device according to still another embodiment.
  • FIG. 1 is a planar layout view of a display device according to an exemplary embodiment
  • FIG. 2 is a planar layout view of first and second circuit boards of FIG. 1.
  • the display device 1 is a device for displaying a moving picture or a still image.
  • the display device is a mobile phone, a smart phone, a tablet computer (PC), a smart watch, a watch phone, a mobile communication terminal, an electronic notebook, an electronic book, a PMP.
  • the display device may be used as a display screen of various products such as a television, a laptop, a monitor, a billboard, an internet of things, as well as a portable electronic device such as a portable multimedia PCAyer, a navigation, an ultra mobile PC, and the like.
  • the display device 1 may include a display panel 100 displaying an image, a panel lower sheet 200 disposed below the display panel 100, and a first circuit connected to the display panel 100. It may include a second circuit board 400 connected to the substrate 300 and the first circuit board 300 and attached to the lower surface of the panel lower sheet 200.
  • the organic light emitting display panel may be applied to the display panel 100.
  • an organic light emitting display panel is applied as the display panel 100.
  • the present invention is not limited thereto, and the present invention is not limited thereto.
  • Other types of display panels such as a QD-LCD, a quantum nano light emitting display panel (QNED), and a micro LED, may be applied.
  • the display panel 100 includes a display area DA for displaying an image and a non-display area NA disposed around the display area DA.
  • the display area DA may have a rectangular shape having a vertical edge on a plane or a rectangular shape with rounded corners.
  • the display area DA may have a short side and a long side.
  • the short side of the display area DA may be a side extending in the first direction DR1.
  • the long side of the display area DA may be a side extending in the second direction DR2.
  • the planar shape of the display area DA is not limited to the rectangle, and may have a circular, elliptical, or other various shapes.
  • the non-display area NA may be disposed adjacent to both short sides and long sides of the display area DA.
  • the edges of the display area DA can be formed by surrounding all sides of the display area DA.
  • the present invention is not limited thereto, and the non-display area NA may be disposed adjacent to both short sides or both long sides of the display area DA.
  • the non-display area NA may further include a panel pad area P_PA on one side of the second direction DR2 of the display panel 100.
  • the display panel 100 may include at least one panel pad terminal (see 'P_PE' in FIG. 3) and a dummy pad terminal (see 'D_PE' in FIG. 3).
  • the panel pad terminal P_PE and the dummy pad terminal D_PE may be disposed in the panel pad area P_PA.
  • the first circuit board 300 may be disposed on an upper surface of the panel pad area P_PA of the display panel 100.
  • the first circuit board 300 may be connected to the top surface of the panel pad area P_PA.
  • the first circuit board 300 includes a first circuit area CA1 attached to the panel pad area P_PA, a second circuit area CA2 to be attached to the second circuit board 400 to be described later, and a first circuit area ( The third circuit region CA3 may be disposed between the CA1 and the second circuit region CA2.
  • the first circuit area CA1 may overlap the panel pad area P_PA in the thickness direction.
  • the second circuit area CA2 may overlap the circuit pad area C_PA of the second circuit board 400, which will be described later, in the thickness direction.
  • the first circuit board 300 may include lead terminals (see 'LE1' and 'LE2' in FIG. 3) and dummy lead terminals (see 'D_LE' in FIG. 3).
  • the lead terminal LE may include a first lead terminal LE1 disposed in the first circuit region CA1 and a second lead terminal LE2 disposed in the second circuit region CA2. .
  • the first circuit board 300 may include a data driver integrated circuit 390 disposed on one surface of the first circuit board 300.
  • the data driving integrated circuit 390 may be implemented as a data driving chip, and a chip on film (COF) method may be applied to the display panel through the first circuit board 300.
  • COF chip on film
  • the present disclosure is not limited thereto, and the data driving integrated circuit 390 may be attached to a plastic substrate or a glass substrate in a chip on pCAstic (COP) or chip on glass (chip on gCAss) method.
  • COP chip on pCAstic
  • chip on gCAss chip on glass
  • the second circuit board 400 may be disposed on the second circuit area CA2 of the first circuit board 300.
  • the second circuit board 400 is disposed on the other surface of the first circuit board 300, the present invention is not limited thereto, and the second circuit board 400 may also be disposed on one surface of the first circuit board 300.
  • the second circuit board 400 may include a circuit pad area C_PA attached to the second circuit area CA2 of the first circuit board 300.
  • the second circuit board 400 may include circuit pad terminals (not shown) disposed in the circuit pad region C_PA.
  • FIG. 2 is a cross-sectional view of the display device of FIG. 1 taken along a second direction
  • FIG. 3 is another cross-sectional view of the display device.
  • FIG. 2 and 3 illustrate cross-sectional shapes of one pixel area and the panel pad area P_PA of FIG. 1.
  • 2 and 3 show the first circuit board 300 and the second circuit board 400 disposed on the panel pad region P_PA.
  • FIG. 2 illustrates a state in which the panel pad terminal P_PE and the first lead terminal LE1 are coupled to each other in the panel pad region P_PA.
  • 3 is the same as the description of FIG. 2 except that the dummy pad terminal D_PE and the dummy lead terminal D_LE, which will be described later, are combined in the panel pad region P_PA.
  • the display panel 100 may include a base substrate 101, a plurality of conductive layers, a plurality of insulating layers and organic layers EL, and the like.
  • the base substrate 101 is disposed over the display area DA and the non-display area NA.
  • the base substrate 101 may function to support various elements disposed thereon.
  • the base substrate 101 may be a rigid substrate including a rigid material such as soft glass and quartz.
  • the present invention is not limited thereto, and the base substrate 101 may be a semi-flexible substrate or a flexible substrate including some flexible materials.
  • the base substrate 101 is polyethylene terephthalate (PET), polyimide (PI), polycarbonate (PC), polyethylene (PE), polypropylene (PP), polysulfone (PSF), polymethyl methacrylate (PMMA), triacetylcellulose (TAC), cycloolefin polymer (COP), and the like.
  • the buffer layer 102 may be disposed on the base substrate 101.
  • the buffer layer 102 may prevent penetration of moisture and oxygen from the outside through the base substrate 101.
  • the buffer layer 102 may planarize the surface of the base substrate 101.
  • the buffer layer 102 may include any one of a silicon nitride (SiNx) film, a silicon oxide (SiO 2) film, and a silicon oxynitride (SiOxNy) film.
  • the semiconductor layer 105 may be disposed on the buffer layer 102.
  • the semiconductor layer 105 forms a channel of the thin film transistor.
  • the semiconductor layer 105 may be disposed in each pixel of the display area DA, and in some cases, may also be disposed in the non-display area NA.
  • the semiconductor layer 105 may include a source / drain region and an active region.
  • the semiconductor layer 105 may include polycrystalline silicon.
  • the first insulating layer 111 may be disposed on the semiconductor layer 105.
  • the first insulating layer 111 may be disposed over the entire surface of the base substrate 101.
  • the first insulating layer 111 may be a gate insulating film having a gate insulating function.
  • the first insulating layer 111 may include a silicon compound, a metal oxide, or the like.
  • the first insulating layer 111 may include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, hafnium oxide, zirconium oxide, titanium oxide, or the like. These may be used alone or in combination with each other.
  • the first conductive layer 120 may be disposed on the first insulating layer 111.
  • the first conductive layer 120 may include a gate electrode 121 of the thin film transistor TFT, a first electrode 122 of the storage capacitor Cst, and a first pad electrode 123.
  • the first conductive layer 120 may include a metal material.
  • the first conductive layer 120 includes molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), and neodymium It may include one or more metals selected from (Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu).
  • the first conductive layer 120 may be a single film or a laminated film made of the above-described materials.
  • the second insulating layer 112 may be disposed on the first conductive layer 120.
  • the second insulating layer 112 may insulate the first conductive layer 120 and the second conductive layer 130.
  • the second insulating layer 112 may be selected from the illustrated materials of the first insulating layer 111.
  • the second conductive layer 130 may be disposed on the second insulating layer 112.
  • the second conductive layer 130 may include the second electrode 131 of the storage capacitor Cst.
  • the material of the second conductive layer 130 may be selected from the exemplary materials of the first conductive layer 120 described above.
  • the first electrode 122 of the storage capacitor Cst and the second electrode 131 of the storage capacitor Cst may form a capacitor through the second insulating layer 112.
  • the third insulating layer 113 may be disposed on the second conductive layer 130.
  • the third insulating layer 113 may include the illustrated material of the first insulating layer 111 described above.
  • the third conductive layer 140 may be disposed on the third insulating layer 113.
  • the third conductive layer 140 may include a source electrode 141, a drain electrode 142, a power supply voltage electrode 143, and a second pad electrode 144.
  • the third conductive layer 140 may include the exemplary material of the first conductive layer 120 described above.
  • the third conductive layer 140 may be a single layer made of the above-described materials. Without being limited thereto, the third conductive layer 140 may be a laminated film.
  • the third conductive layer 140 may be formed of a stacked structure of Ti / Al / Ti, Mo / Al / Mo, Mo / AlGe / Mo, Ti / Cu, and the like.
  • the second pad electrode 144 may be disposed on an upper surface of the first pad electrode 123 corresponding to the thickness direction.
  • the first pad electrode 123 and the second pad electrode 144 overlapping in the thickness direction may constitute the panel pad terminal P_PE and the dummy pad terminal D_PE.
  • the width of the second direction DR2 of the second pad electrode 144 may be smaller than the width of the second direction DR2 of the first pad electrode 123.
  • At least one side surface of the first pad electrode 123 may protrude outward than at least one side surface of the second pad electrode 144.
  • the panel pad terminal P_PE and the dummy pad terminal D_PE will be described later.
  • the third insulating layer 113 is disposed on the second conductive layer 130, and is disposed on the second conductive layer 130 including the third insulating layer 113 in the panel pad region P_PA.
  • Arranged structures may be omitted or eliminated.
  • the omitted or removed structures may expose the panel pad terminal P_PE and the dummy pad terminal D_PE disposed in the panel pad area P_PA.
  • the first lead terminal LE1 may be coupled to the exposed panel pad terminal P_PE and the dummy lead terminal D_LE may be coupled to the exposed dummy pad terminal D_PE.
  • the first lead terminal LE1 is directly coupled to the panel pad terminal P_PE without any configuration or layer between the first lead terminal LE1 and the panel pad terminal P_PE through ultrasonic bonding.
  • the dummy lead terminal D_LE may also be directly coupled to the dummy pad terminal D_PE without any configuration or layer between the dummy pad terminal D_PE and the dummy lead terminal D_LE through ultrasonic bonding.
  • the first via layer 151 may be disposed on the third conductive layer 140.
  • the first via layer 151 is an acrylic resin, an epoxy resin, an phenolic resin, a polyamide resin, a polyimides resin, or an unsaturated polyester.
  • Organic insulating materials such as unsaturated polyesters resin, poly phenylenethers resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the fourth conductive layer 160 may be disposed on the first via layer 151.
  • the fourth conductive layer 160 may include power supply voltage lines 161 and 163 and a connection electrode 162.
  • the power supply voltage line 161 may be electrically connected to the source electrode 141 of the thin film transistor TFT through a contact hole penetrating through the first via layer 151.
  • the connection electrode 162 may be electrically connected to the drain electrode 142 of the thin film transistor TFT through a contact hole penetrating through the first via layer 151.
  • the power supply voltage line 163 may be electrically connected to the power supply voltage electrode 143 through a contact hole passing through the first via layer 151.
  • the fourth conductive layer 160 includes aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), and iridium ( It may include at least one metal selected from Ir, chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), copper (Cu), and molybdenum (Mo).
  • the fourth conductive layer 160 may be a single layer, but is not limited thereto and may be formed of a multilayer.
  • the fourth conductive layer 160 may be formed in a stacked structure of Ti / Al / Ti, Mo / Al / Mo, Mo / AlGe / Mo, Ti / Cu, or the like.
  • the second via layer 152 is disposed on the fourth conductive layer 160.
  • the second via layer 152 may include the illustrated material of the first via layer 151 described above.
  • An anode ANO is disposed on the second via layer 152.
  • the anode ANO may be electrically connected to the connection electrode 162 through a contact hole passing through the second via layer 152.
  • the pixel defining layer PDL may be disposed on the anode ANO.
  • the pixel defining layer PDL may include an opening exposing the anode electrode ANO.
  • the pixel defining layer PDL may be made of an organic insulating material or an inorganic insulating material.
  • the pixel defining layer PDL may include a material such as a photoresist, a polyimide resin, an acrylic resin, a silicone compound, a polyacrylic resin, or the like.
  • the organic layer EL may be disposed in the upper surface of the anode ANO and in the opening of the pixel defining layer PDL.
  • the cathode electrode CAT is disposed on the organic layer EL and the pixel defining layer PDL.
  • the cathode electrode CAT may be a common electrode disposed over a plurality of pixels.
  • the thin film encapsulation layer 170 is disposed on the cathode electrode CAT.
  • the thin film encapsulation layer 170 may cover the OLED.
  • the thin film encapsulation layer 170 may be a laminated film in which an inorganic film and an organic film are alternately stacked.
  • the thin film encapsulation layer 170 may include a first inorganic layer 171, an organic layer 172, and a second inorganic layer 173 sequentially stacked.
  • the panel pad terminal P_PE and the dummy pad terminal D_PE may be disposed in the panel pad area P_PA.
  • the panel pad terminal P_PE may have a structure in which the second pad electrode 144 is stacked on the first pad electrode 123.
  • the panel pad terminal P_PE may be formed of one first pad electrode 123 and a second pad electrode 144.
  • the planar shape of the panel pad electrode P_PE may be determined along a profile projecting outward from the planar view point.
  • both the first pad electrode 123 and the second pad electrode 144 have a tapered side surface, and the second pad electrode 144 and the first pad electrode 123 have side surfaces. Can be aligned.
  • the planar shape of the panel pad terminal P_PE may protrude outward from the lower surface of the second pad electrode 144 so as to extend to the outer profile of the first pad electrode 123. Can be determined.
  • the present invention is not limited thereto, and the side surfaces of the first pad electrode 123 and the second pad electrode 144 may not be tapered, and the side surfaces of the second pad electrode 144 may be the first pad electrode 123.
  • the side surface of the second pad electrode 144 may be positioned to protrude outward from the side surface of the first pad electrode 123.
  • the planar shape of the panel pad electrode P_PE is determined along a profile projecting outward from the planar view point, the planar shape may also be variously modified.
  • the present invention is not limited thereto, and the laminated structure and shape of the panel pad terminal P_PE may be modified in another manner.
  • the first pad electrode 123 may include a plurality of patterns, and the second pad electrode 144 disposed on the first pad electrode 123 may have surface irregularities by reflecting the step difference of the pattern. .
  • the second insulating layer 112 may be extended and disposed between the first pad electrode 123 and the second pad electrode 144.
  • the second insulating layer 112 may include a plurality of contact holes.
  • the second insulating layer 112 may be regarded as including a plurality of insulating patterns.
  • the second pad electrode 144 disposed on the second insulating layer 112 may have surface irregularities by reflecting the surface level difference caused by the insulating pattern of the second insulating layer.
  • a third pad electrode may be further included between the first pad electrode 123 and the second pad electrode 144.
  • the third pad electrode may be included in the second conductive layer 130.
  • first pad electrode 123 may be composed of the second conductive layer 130, and the second pad electrode 123 may be composed of the fourth conductive layer 160.
  • the dummy pad terminal D_PE may also have the same stacked structure as the panel pad terminal P_PE, but the present invention is not limited thereto.
  • the dummy pad electrode D_PE may serve as the first pad electrode 123. Only the second pad electrode 144 may be formed.
  • the first circuit board 300 may be disposed on the panel pad area P_PA of the display panel 100.
  • One end of the first circuit board 300 is attached to the panel pad area P_PA and is bent to surround one side of the base substrate 101 so that the other end of the first circuit board 300 is the bottom surface of the panel lower sheet 200. Can be placed overlapping.
  • the first circuit board 300 may include the base film 310 and various elements disposed on one surface of the base film 310.
  • the other end of the first circuit board 300 may be connected to the second circuit board 400.
  • the second circuit board 400 may be attached to the lower surface of the panel lower sheet 200.
  • FIG. 4 is a plan layout view of the first and second circuit boards of FIG. 1, and FIG. 5 is a cross-sectional view taken along the line VV ′ of FIG. 1.
  • the panel pad terminal P_PE and the dummy pad terminal D_PE may be disposed on the panel pad region P_PA.
  • the display panel 100 may further include a panel alignment mark P_AM.
  • the panel alignment mark P_AM is disposed in the panel pad area P_PA.
  • the display panel 100 may further include a first signal line L1 connecting the panel pad terminal P_PE to the display area DA.
  • the first lead terminal LE may be disposed on the first circuit region CA1 and the second lead terminal LE2 may be disposed on the second circuit region CA2.
  • the first circuit board 300 may further include a read alignment mark L_AM.
  • the read alignment mark L_AM is disposed in the first circuit area CA.
  • the first circuit board 300 may further include a data driving integrated circuit 390 in the third circuit area CA3.
  • the first circuit board 300 includes a data driver integrated with the second signal wire L2 and the terminal P_PE and the second lead terminal LE2 connecting the first lead terminal LE1 and the data driver integrated circuit 390. It may further include a third signal line (L3) connecting the circuit 390.
  • the panel pad terminal P_PE may be disposed at the center of the panel pad region P_PA.
  • the panel pad terminal P_PE may be electrically connected to at least one transistor TR (not shown) disposed in the display area DA through the first signal wire L1.
  • the panel pad terminal P_PE may include a long side and a short side.
  • the long side may be a side extending in the second direction DR2, and the short side may be a side extending in the first direction DR1, but is not limited thereto.
  • the planar shape of the panel pad terminal P_PE may be rectangular, but is not limited thereto, and may be square.
  • the panel alignment mark P_AM may include a first panel alignment mark P_AM1 and a second panel alignment mark P_AM2 spaced apart from each other with the panel pad terminal P_PE interposed therebetween.
  • the panel alignment marks P_AM may be disposed on both sides of the panel pad terminals P_PE, respectively, to mark the panel pad terminals P_PE. In addition, the panel alignment mark P_AM may overlap the lead alignment mark L_AM in a thickness direction. The panel alignment mark P_AM may be aligned with the lead alignment mark L_AM such that the panel panel pad terminal P_PE and the first lead terminal LE1 correspond to each other in the thickness direction.
  • the panel alignment mark P_AM may have a stacked structure that is the same as or similar to that of the panel pad terminal P_PE. However, the present invention is not limited thereto, and the panel alignment mark P_AM may be formed only by the first pad electrode 123, or may be formed only by the second pad electrode 144. In addition, the panel alignment mark P_AM may be made of a conductive material different from that of the first pad electrode 123 and the second pad electrode 144.
  • the panel alignment mark P_AM is illustrated as having a shape including a reference plane extending in the first direction DR1 and a protruding surface protruding in the second direction DR2 from the reference plane, but not limited thereto.
  • the alignment mark P_AM may have various shapes.
  • the panel alignment mark P_AM is not electrically connected to at least one transistor TR disposed in the display area DA. That is, the panel alignment mark P_AM may be floated.
  • first and second panel alignment marks P_AM1 and P_AM2 are shown in the drawing, the present invention is not limited thereto, and the first and second panel alignment marks P_AM1 and P_AM2 may be two or more.
  • the dummy pad terminal D_PE may be disposed adjacent to the long side (the edge of the base substrate 101) of the base substrate 101.
  • the dummy pad terminal D_PE may be spaced apart from the panel pad terminal P_PE with the panel alignment mark P_AM interposed therebetween.
  • the dummy pad terminal D_PE may have substantially the same planar shape as the panel pad terminal P_PE described above, but is not limited thereto.
  • first and second dummy pad terminals D_PE1 and D_PE2 are illustrated in the drawing, the present invention is not limited thereto, and the first and second dummy pad terminals D_PE1 and D_PE2 may be two or four or more.
  • the dummy pad terminal D_PE is not electrically connected to at least one transistor TR disposed in the display area DA. That is, the dummy pad terminal D_PE may be floating.
  • the first lead terminal LE1 may be disposed in the center of the first circuit area CA1.
  • the first lead terminal LE1 may be electrically connected to the data driving integrated circuit 390 through the second signal wire L2.
  • the first lead terminal LE1 may include a metal material.
  • the first lead terminal LE1 has molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), and neodymium It may include one or more metals selected from (Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu).
  • the first lead terminal LE1 may be a single layer or a laminated layer made of the above-described material.
  • the material included in the first lead terminal LE1 may be different from the material included in the panel pad terminal P_PE coupled to the first lead terminal LE1.
  • the first lead terminal LE1 includes silver (Ag), gold (Au), or copper (Cu)
  • the panel pad terminal P_PE includes Ti / Al / Ti, Mo / Al / Mo, and Mo. / AlGe / Mo, Ti / Cu.
  • the second lead terminal LE2 may be disposed in the center of the second circuit area CA2.
  • the second lead terminal LE2 may be electrically connected to the data driving integrated circuit 390 through the third signal wire L3.
  • the second lead terminal LE2 may include a material illustrated as the first lead terminal LE1 described above.
  • the first and second lead terminals LE1 and LE2 may have substantially the same planar shape as the panel pad terminal P_PE described above. However, the planar size of the lead terminals LE1 and LE2 may be smaller than the planar size of the panel pad terminal P_PE.
  • the read alignment mark L_AM may include first to fourth read alignment marks L_AM1-L_AM4.
  • the first and second lead alignment marks L_AM1 and L_AM2 may be spaced apart from each other with the first lead terminal LE1 interposed therebetween.
  • the third and fourth lead alignment marks L_AM3 and L_AM4 may be spaced apart from each other with the second lead terminal LE2 interposed therebetween.
  • the first and second lead alignment marks L_AM1 and L_AM2 may be disposed at both sides of the first lead terminal LE1, and may mark the first lead terminal LE1.
  • the first and second lead alignment marks L_AM1 and L_AM2 are overlapped with the panel alignment mark P_AM in the thickness direction as described above, and the first lead terminal LE1 is disposed on the panel pad terminal P_PE. It can be aligned to correspond to the thickness direction.
  • the third and fourth lead alignment marks L_AM3 and L_AM4 may be disposed on both sides of the second lead terminal LE2 and may mark the second lead terminal LE2.
  • the lead alignment mark L_AM may have the same or similar stacked structure as that of the first lead terminal LE1 and may be formed of the same material.
  • the lead alignment mark L_AM may have the same shape as the panel alignment mark P_AM described above.
  • the present invention is not limited thereto, and the read alignment mark L_AM may have a shape different from that of the panel alignment mark P_AM.
  • the lead alignment mark L_AM may have a shape for aligning with the panel alignment mark P_AM.
  • the lead alignment mark L_AM may have a shape such that the lead alignment mark L_AM is aligned with at least one side of the panel alignment mark P_AM in the thickness direction.
  • the read alignment mark L_AM is not electrically connected to the data driving integrated circuit 390. That is, the read alignment mark L_AM may be floated.
  • the dummy lead terminal D_LE may be disposed adjacent to the long side of the base substrate 101 (the edge of the base substrate 101).
  • the dummy lead terminal D_LE includes the first dummy lead terminal D_LE1 and the second lead alignment mark L_AM2 and the base substrate disposed between the first lead alignment mark L_AM1 and one long side of the base substrate 101.
  • the second dummy lead terminal D_LE2 may be disposed between the other long sides of the 101.
  • the dummy lead terminal D_LE may be spaced apart from the first lead terminal LE1 with the lead alignment mark L_AM interposed therebetween.
  • the dummy lead terminal D_LE may have substantially the same planar shape as the above-described lead terminal LE, but is not limited thereto.
  • first and second dummy lead terminals D_LE1 and D_LE2 are illustrated in the drawing, the present invention is not limited thereto, and the first and second dummy lead terminals D_LE1 and D_LE2 may be two or four or more.
  • the dummy lead terminal D_LE is not electrically connected to the data driving integrated circuit 390. That is, the dummy lead terminal D_LE may be floated.
  • the first lead terminal LE1 does not have any configuration or layer between the panel pad terminals P_PE at the center of the first circuit board 300 without any configuration or layer. ) Can be combined directly.
  • the dummy lead terminals D_LE1 and D_LE2 may be directly coupled to the dummy pad terminals D_PE1 and D_PE2 at the edges of the first circuit board 300 without any configuration or layer with the dummy pad terminals D_PE1 and D_PE2. Can be.
  • lead alignment marks L_AM1 and L_AM2 do not intervene with the panel alignment marks P_AM1 and P_AM2 in any region or layer in the region between the dummy lead terminals D_LE1 and D_LE2 and the first lead terminal LE1. Can be combined directly.
  • the panel pad terminal P_PE and the first lead terminal LE1, the dummy lead terminals D_LE1 and D_LE2 and the dummy pad terminals D_PE1 and D_PE2 may be directly coupled by ultrasonic bonding.
  • the ultrasonic bonding may be performed through the ultrasonic apparatus 500.
  • the ultrasound apparatus 500 includes a vibration generating unit 510, a vibration unit 520 connected to the vibration generating unit 510, and a pressing unit 530 that amplifies the vibration width of the vibration unit 520.
  • the vibration transmitter 520 may include a vibration transmission unit 540 connected to the vibration unit 520.
  • the vibration generator 510 may convert electrical energy into vibration energy.
  • the vibrator 520 may vibrate with the vibration energy converted by the vibration generator 510.
  • the vibrator 520 may vibrate with a predetermined vibration direction and have a predetermined amplitude.
  • the vibration unit 520 may be amplified in the direction parallel to the vibration direction through the pressing unit 530 connected to the vibration unit 520.
  • the vibration transmitter 540 may transmit the vibration of the vibration unit 520 to the ultrasonic bonding object.
  • the support part 550 may fix the upper and lower surfaces of the vibrator 520 to suppress the vibration of the vibrator 520 and the vibration transmitter 540 from flowing up and down by the vibration.
  • the ultrasound apparatus 500 is in contact with the other surface of the first circuit board 300 and maintains a constant pressurized state downward, so that the vibration transmitting unit 540 efficiently transmits the vibration to the first circuit board 300.
  • the vibration transmission unit 540 of the ultrasound apparatus 500 may ultrasonically bond while overlapping the entire area of the first circuit board 300 disposed below.
  • the ultrasound apparatus 500 may vibrate the first lead terminal LE1 in the vibration direction while vibrating in a predetermined vibration direction.
  • the panel pad terminal P_PE may vibrate slightly in the vibration direction due to the vibration transmitted through the first lead terminal LE1, but the width of the panel pad terminal P_PE may be insignificant. Therefore, the vibration width of the vibration transmission unit 540 in the vibration direction may be regarded as substantially the same distance that the first lead terminal LE1 moves in the vibration direction on the panel pad terminal P_PE.
  • the vibration direction may be a second direction DR2. That is, the vibration direction may be a direction in which long sides of the panel pad terminal P_PE and the first lead terminal LE1 extend.
  • Ultrasonic vibration of the first lead terminal LE1 on one surface of the panel pad terminal P_PE generates a predetermined friction force at an interface between one surface of the panel pad terminal P_PE and one surface of the first lead terminal LE1, As a result, frictional heat may occur. If the frictional heat is sufficient to melt the material forming the panel pad terminal P_PE and the first lead terminal LE1, the panel melting region 144b and the first region adjacent to the first lead terminal LE1 of the panel pad terminal P_PE are formed. The lead melting region LE1b adjacent to the panel pad terminal P_PE of the first lead terminal LE1 may be melted. That is, the panel pad terminal P_PE may include the panel non-melting region 144a and the panel melting region 144b. In addition, the first lead terminal L_PE may include a lead non-melting region LE1a and a lead melting region LE1b.
  • the panel non-melting region 144a may be a region including only a material included in the panel pad terminal P_PE.
  • the lead non-melting region LE1a may be a region including only a material included in the first lead terminal LE1.
  • the panel melting region 144b is a region in which a material included in the first lead terminal LE1 is diffused to mix a material of the panel pad terminal P_PE and a material of the first lead terminal LE1, and the lead melting region LE1b. ) May be a region where a material included in the panel pad terminal P_PE is diffused to mix a material of the first lead terminal LE1 and a material of the panel pad terminal P_PE.
  • the panel melting region 144b may be a region in which Ti and / or Al of the panel pad terminal P_PE and silver (Ag), gold (Au), or copper (Cu) of the first lead terminal LE1 are mixed.
  • the lead melting region LE1b may be a region in which silver (Ag), gold (Au), or copper (Cu) of the first lead terminal LE1 is mixed with Ti and / or Al of the panel pad terminal P_PE. have.
  • the panel pad terminal P_PE and the first lead terminal LE1 may be coupled while solidifying.
  • An interface between the panel pad terminal P_PE and the first lead terminal LE1, that is, an interface between the panel melting region 144b and the lead melting region LE1b may have a non-flat shape.
  • the ultrasonic bonding is not particularly related to the panel pad terminal P_PE and the first lead terminal LE1, the dummy pad terminal D_PE and the dummy lead terminal D_LE, and further, the panel alignment mark P_AM.
  • the read alignment mark L_AM The same applies to the read alignment mark L_AM.
  • the panel pad terminal P_PE may have a first pad thickness TP1 and the first lead terminal LE1 may have a first lead thickness TL1.
  • the dummy pad terminal D_PE may have a second pad thickness TP2, and the dummy lead terminal D_LE may have a second lead thickness TL2.
  • the separation distance between the central portion of the first circuit board 300 and the first insulating layer 111 at the edge portion may be maintained to be substantially the same.
  • one surface of the first circuit board 300 and the first insulating layer 111 at the center of the first circuit board 300 have a first separation distance D1 and the first circuit board 300 at the edge portion.
  • One surface of the first insulating layer 111 may have a second separation distance D2.
  • ultrasonic bonding between the first circuit board 300 and the panel pad area P_PA of the display panel 100 is performed between the entire first circuit board 300 and the panel pad area P_PA overlapping the first circuit board 300.
  • the ultrasound apparatus 500 vibrates the first circuit board 300 in the long side direction while pressing the entire first circuit board 300.
  • the first circuit board 300 has a lower third direction in a region where the pad terminal PE and the lead terminal LE are not disposed and do not correspond in the thickness direction (in particular, an edge portion of the panel pad region P_PA). Can be struck towards DR3. Since the ultrasound apparatus 500 presses downward, when the first circuit board 300 is pushed downward in the region, excessive force and / or may occur due to the pressurization at the boundary between the center and the edge of the first circuit board 300. Under stress, the edges of the surface of the area around the boundary may collapse or deform.
  • the dummy pad electrode D_PE and the dummy lead electrode D_LE are overlapped in the edge area of the first circuit board 300, and the sum of the thicknesses of the panel pad electrode P_PE and the first lead electrode is overlapped.
  • (LE1) It is formed to be equal to the sum of the thicknesses, and the first circuit board 300 can be made flat overall. As a result, it is possible to prevent or at least alleviate a phenomenon in which excessive force and / or stress is concentrated in a specific region by deflection of a specific region of the first circuit board 300 during ultrasonic bonding.
  • the first circuit board 300 and the panel pad area P_PA are disposed.
  • the bonding force between the two is increased as a whole to improve the bonding reliability.
  • FIG. 6 is a plan view illustrating a state in which one panel pad terminal and a lead terminal are bonded according to another exemplary embodiment.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII 'of FIG. 6.
  • the D_PE may have an area BR bonded to the lead terminals LE1 and D_LE and an area NBR not bonded.
  • the dummy pad terminal D_PE may include an area BR bonded to the dummy lead terminal D_LE and an area BR not bonded.
  • the dummy lead terminal D_LE and the dummy pad terminal D_PE will be described. However, the same content can be applied to the relationship between the first lead terminal LE1 and the panel pad terminal P_PE.
  • the pad terminals P_PE and D_PE may have the lead terminals LE1 and D_LE, the bonding region BR, and the non-bonding region (B). NBR).
  • the bonding area BR and the non-bonding area NBR may be areas of one surface of the dummy pad terminal D_PE to which the dummy lead terminal D_LE rubs.
  • the bonding area BR may be substantially the same as the width of one surface of the dummy lead terminal D_LE as shown in FIG. 7.
  • the present invention is not limited thereto, and the bonding area BR may protrude outwardly from one surface of the dummy lead terminal D_LE to be larger than the width of the dummy lead terminal D_LE.
  • the non-bonding area NBR is an area adjacent to both ends of the bonding area BR and is rubbed by the dummy lead terminal D_LE, but the dummy lead terminal D_LE and / or the dummy pad terminal D_PE are not melted. Can be.
  • the bonding area BR and the one surface of the bonding area BR of the dummy pad terminal D_PE are rubbed by the dummy lead terminal D_LE vibrating in the second direction DR2 from the top. If the pad terminal D_PE is repeatedly rubbed in a constant vibration direction, scratches may be formed in at least some areas.
  • the scratch of the bonding area BR may be at least filled or covered by the dummy lead terminal D_LE and / or the dummy pad terminal D_PE, which are partially melted in the bonding area BR while the ultrasonic bonding process is performed.
  • the dummy lead terminal D_LE and the dummy pad terminal D_PE are not melted or at least sufficiently melted to be bonded to each other, so that they are not filled or covered. It may not be. Accordingly, one surface of the non-bonding region NBR of the dummy pad terminal D_PE may have a greater degree of excavation in the thickness direction even if the number of scratches SC is greater than or equal to one surface of the bonding region BR. Therefore, the surface roughness R1 of one surface of the non-bonding region NBR of the dummy pad terminal D_PE may be greater than the surface roughness R2 of one surface of the bonding region BR.
  • FIG. 8 is a plan view of first and second circuit boards according to another exemplary embodiment.
  • FIG. 9 is a cross-sectional view of a display panel according to another exemplary embodiment.
  • the display device 2 has a cylindrical pattern in that the dummy pad terminal D_PE_1 and the dummy lead terminal D_LE_1 have a tubular pattern shape. It is different from 1).
  • the dummy pad terminal D_PE_1 and the dummy lead terminal D_LE_1 may have a cylindrical pattern shape.
  • a plurality of dummy pad terminals D_PE_1 and dummy lead terminals D_LE_1 may be formed through a photoresist process.
  • the dummy lead terminal D_LE_1 have a cylindrical pattern shape, such an additional process is unnecessary, and thus the process can be simplified.
  • the contact area increases during the ultrasonic bonding of the dummy pad terminal D_PE_1 and the dummy lead terminal D_LE_1, so that the bonding force is patterned in the corresponding area. It may increase than with a normalized terminal.
  • FIG. 10 is a plan layout view of first and second circuit boards according to another exemplary embodiment.
  • FIG. 11 is a cross-sectional view of a display panel according to another exemplary embodiment.
  • the dummy pad terminal D_PE_2 and the dummy lead terminal D_LE_2 have a long side and a first direction DR1 in the second direction DR2. It is different from the embodiment in that it has a short side.
  • the dummy pad terminal D_PE_2 and the dummy lead terminal D_LE_2 may have a long side in the second direction DR2 and a short side in the first direction DR1. Can be.
  • the dummy pad terminal D_PE_2 may include the first sub-panel terminal D_PE1_2a overlapping the panel alignment mark P_AM and the first direction DR1, and the panel alignment mark P_AM and the second direction.
  • DR2 may include overlapping second and third sub-panel terminals D_PE_2b and D_PE1_2c.
  • the first sub-panel terminal D_PE1_2a may include a plurality of first sub-panel terminals D_PE1_2a separated from each other in the second direction DR2. Can have.
  • the dummy lead terminal D_LE_2 overlaps the first sub dummy lead terminal D_LE1_2a overlapping the read alignment mark L_AM and the first direction DR1, and the read alignment mark L_AM and the second direction DR2.
  • the second and third sub dummy lead terminals D_LE_2b and D_LE1_2c may be included.
  • the first sub dummy lead terminal D_LE1a_2 may include a plurality of first sub dummy lead terminals separated from each other in the second direction DR2. D_LE1a_2).
  • the coupling force between the display panel 100_2 and the first circuit board 200_2 is increased in the edge area of the base substrate 101, and the panel is increased.
  • the bonding force between the display panel 100_2 and the first circuit board 200_2 may be increased even in an area overlapping the read alignment marks P_AM and L_AM in the second direction DR2.
  • FIG. 12 is a plan layout view of first and second circuit boards according to another exemplary embodiment
  • FIG. 13 is a cross-sectional view of a display panel according to another exemplary embodiment.
  • the display device 4 according to the present exemplary embodiment includes a panel alignment mark P_AM, a dummy pad terminal D_PE, a lead alignment mark L_AM, and a dummy lead terminal D_LE.
  • the position of the display device 1 is different from that of the display device 1 according to the exemplary embodiment.
  • the panel alignment mark P_AM according to the present exemplary embodiment is positioned at the edge region of the base substrate 101, and the dummy pad terminal D_PE is the panel alignment mark P_AM and the panel pad terminal P_PE. ) May be disposed between.
  • the read alignment mark L_AM may be positioned at an edge region of the base substrate 101, and the dummy lead terminal D_LE may be disposed between the read alignment mark L_AM and the first lead terminal LE1.
  • the dummy pad terminal D_PE may be disposed adjacent to the panel pad terminal P_PE, and the dummy lead terminal D_LE may be disposed adjacent to the first lead terminal LE1.
  • FIG. 14 is a plan layout view of first and second circuit boards according to another exemplary embodiment.
  • FIG. 15 is a cross-sectional view of a display panel according to another exemplary embodiment.
  • the display device 5 overlaps the panel alignment mark P_AM with the second direction DR2 and has a dummy pad terminal having a long side in the second direction DR2.
  • D_PE_4 is disposed above and / or below the second direction DR2 of the panel alignment mark P_AM, overlaps the lead alignment mark L_AM with the second direction DR2, and the long side of the second direction DR2.
  • the dummy lead terminal D_LE_4 having a structure is different from the display device 1 according to the exemplary embodiment in that the dummy lead terminal D_LE_4 is disposed above and / or below the second direction DR2 of the read alignment mark L_AM.
  • the dummy pad terminal D_PE_4 overlaps the panel alignment mark P_AM and the second direction DR2 as well as the dummy pad terminal D_PE according to the exemplary embodiment.
  • the apparatus may further include dummy pad terminals D_PE_4a and D_PE_4b having long sides in two directions DR2 and disposed above and / or below the second direction DR2 of the panel alignment mark P_AM.
  • the dummy lead terminal D_LE_4 overlaps the lead alignment mark L_AM and the second direction DR2 as well as the dummy lead terminal D_LE according to an embodiment, and has a long side in the second direction DR2.
  • the display device may further include dummy lead terminals D_LE_4a and D_LE_4b disposed above and / or below the second direction DR2 of the read alignment mark L_AM.
  • FIG. 16 is a plan layout view of first and second circuit boards according to another exemplary embodiment.
  • FIG. 17 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the first circuit board 300_5 further includes dummy lead terminals D_LE3 and D_LE4 in the second circuit region CA2, and the second circuit board 400_1. Is different from the display device 1 according to the exemplary embodiment in that it further includes a circuit alignment mark C_AM and a dummy circuit pad terminal D_C_PE on one surface of the base circuit board 310.
  • the shape and material of the third dummy lead terminal D_LE3 and the fourth dummy lead terminal D_LE4 are substantially the same as the dummy lead terminal D_LE1 according to an embodiment.
  • the circuit pad terminal C_PE may be selected from the illustrated materials of the panel pad terminal P_PE.
  • the circuit pad terminal C_PE may be disposed at the center of the circuit pad region C_PA. Although not shown, the circuit pad terminal C_PE may be electrically connected to a controller included in the second circuit board 400_1.
  • the circuit pad terminal C_PE may have a plane shape substantially the same as that of the panel pad terminal P_PE described above. However, the planar size of the lead terminals LE1 and LE2 may be smaller than the planar size of the circuit pad terminal C_PE.
  • the circuit alignment mark C_AM may include first and second circuit alignment marks C_AM.
  • the circuit alignment marks C_AM may be spaced apart from each other with the circuit pad terminal C_PE interposed therebetween.
  • the circuit alignment marks C_AM are disposed on both sides of the circuit pad terminal C_PE, and may mark the circuit pad terminal C_PE. In addition, the circuit alignment mark C_AM overlaps the lead alignment mark L_AM in the thickness direction, and aligns the second lead terminal LE2 to correspond to the circuit pad terminal C_PE in the thickness direction. You can.
  • the circuit alignment mark C_AM has the same or similar stacked structure as the circuit pad terminal C_PE and may be made of the same material.
  • the circuit alignment mark C_AM may have the same shape as the above-described read alignment mark L_AM.
  • the present invention is not limited thereto, and the circuit alignment mark C_AM may have a shape different from that of the read alignment mark L_AM.
  • the circuit alignment mark C_AM may have a shape for aligning with the read alignment mark L_AM.
  • first and second circuit alignment marks C_AM1 to C_AM2 are illustrated in the drawing, the present invention is not limited thereto and may be two or more.
  • the circuit alignment mark C_AM may be floated, unlike the circuit pad terminal C_PE.
  • the dummy circuit pad terminal D_C_PE may be disposed adjacent to the long side of the circuit base substrate 410 (the edge of the circuit base substrate 410).
  • the dummy circuit pad terminal D_C_PE includes the first dummy circuit pad terminal D_C_PE1 and the second circuit alignment mark C_AM2 disposed between the first circuit alignment mark C_AM1 and one long side of the circuit base substrate 410.
  • a second dummy circuit pad terminal D_C_PE2 disposed between the other side of the circuit base substrate 410.
  • the dummy circuit pad terminal D_C_PE may be spaced apart from the circuit pad terminal C_PE with the circuit alignment mark C_AM interposed therebetween.
  • the dummy circuit pad terminal D_C_PE may have substantially the same planar shape as the circuit pad terminal C_PE described above, but is not limited thereto.
  • first and second dummy circuit pad terminals D_C_PE1 and D_C_PE2 are shown in the drawing, the present invention is not limited thereto, and the first and second dummy circuit pad terminals D_C_PE1 and D_C_PE2 may be two or four or more. have.
  • the dummy circuit pad terminal D_C_PE may be floated unlike the circuit pad terminal D_C_PE.
  • the second lead terminal LE2 may be directly coupled to the circuit pad terminal C_PE through ultrasonic bonding.
  • the dummy circuit pad terminal D_C_PE may also be directly coupled to the dummy lead terminal D_LE through ultrasonic bonding.

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Abstract

표시 장치가 제공된다. 상기 표시 장치는 표시 영역, 및 상기 표시 영역 주변에 배치된 패드 영역을 포함하는 표시 패널; 상기 패드 영역에 부착되는 회로 기판을 포함하되, 상기 패드 영역은 상기 표시 영역을 지나는 제1 신호 배선과 전기적으로 연결된 적어도 하나의 신호 패드 단자, 및 상기 제1 신호 배선과 분리된 적어도 하나의 더미 패드 단자를 포함하고, 상기 회로 기판은 상기 신호 패드 단자와 접속되는 신호 리드 단자, 및 상기 더미 패드 단자와 접속되는 더미 리드 단자를 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 이러한 표시 장치는 표시 영역과 비표시 영역으로 구획된 기판을 포함한다. 상기 표시 영역에서 상기 기판 상에는 복수의 화소가 배치되며, 상기 비표시 영역에서 상기 기판 상에는 복수의 패드(pad) 등이 배치된다. 상기 복수의 패드에는 구동 회로 등이 장착된 가요성 필름(COF Film) 등이 결합되어 상기 화소에 구동 신호를 전달한다.
상기 가요성 필름은 상기 복수의 패드와 결합되는 복수의 리드들을 포함하고, 각 리드는 서로 분리된 패드에 본딩될 수 있다. 상기 본딩은 초음파 본딩 공정으로 이루어질 수 있다.
다만, 상기 가요성 필름의 상기 패드에 부착되는 부착부가 충분한 영역을 갖고 형성되지 않는 경우, 상기 가요성 필름과 상기 패드가 배치된 상기 비표시 영역 간 부착이 약할 수 있다.
본 발명이 해결하고자 하는 과제는 표시 패널과 가요성 인쇄 회로 필름 간의 부착력을 높일 수 있는 표시 장치를 제공하는데 있다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역 주변에 배치된 패드 영역을 포함하는 표시 패널; 상기 패드 영역에 부착되는 회로 기판을 포함하되, 상기 패드 영역은 상기 표시 영역을 지나는 제1 신호 배선과 전기적으로 연결된 적어도 하나의 신호 패드 단자, 및 상기 제1 신호 배선과 분리된 적어도 하나의 더미 패드 단자를 포함하고, 상기 회로 기판은 상기 신호 패드 단자와 접속되는 신호 리드 단자, 및 상기 더미 패드 단자와 접속되는 더미 리드 단자를 포함한다.
상기 회로 기판은 구동 집적 회로, 및 상기 구동 집적 회로와 상기 신호 리드 단자를 전기적으로 연결하는 제2 신호 배선을 더 포함할 수 있다.
상기 더미 패드 단자는 상기 구동 집적 회로와 분리될 수 있다.
상기 신호 패드 단자, 및 상기 더미 패드 단자는 직접 접속될 수 있다.
상기 신호 패드 단자는 복수개이고, 상기 복수의 신호 패드 단자는 제1 방향을 따라 배열될 수 있다.
상기 적어도 하나의 더미 패드 단자는 상기 복수의 신호 패드 단자 배열의 상기 제1 방향 일측에 배치되는 제1 더미 패드 단자를 포함할 수 있다.
상기 적어도 하나의 더미 패드 단자는 상기 복수의 신호 패드 단자 배열의 상기 제1 방향 타측에 배치되는 제2 더미 패드 단자를 더 포함할 수 있다.
상기 표시 패널은 상기 신호 패드 단자 배열과 상기 제1 더미 패드 단자 사이에 배치된 제1 패드 얼라인 마크, 및 상기 신호 패드 단자 배열과 상기 제2 더미 패드 단자 사이에 배치된 제2 패드 얼라인 마크를 포함하고, 상기 제1 및 제2 패드 얼라인 마크는 상기 신호 패드 단자와 형상이 상이할 수 있다.
상기 회로 기판은 상기 제1 패드 얼라인 마크와 직접 접속하는 제1 리드 얼라인 마크, 및 상기 제2 패드 얼라인 마크와 직접 접속하는 제2 리드 얼라인 마크를 포함할 수 있다.
상기 제1 패드 얼라인 마크와 상기 제1 리드 얼라인 마크의 평면상 크기는 동일하고, 상기 제2 패드 얼라인 마크와 상기 제2 리드 얼라인 마크의 평면상 크기는 동일할 수 있다.
상기 더미 패드 단자는 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 중에서 선택된 제1 물질을 포함할 수 있다.
상기 더미 리드 단자는 Ag, Au 또는 Cu 중에서 선택된 제2 물질을 포함할 수 있다.
상기 더미 패드 단자 및 상기 더미 리드 단자 사이에 상기 제1 물질과 상기 제2 물질이 섞인 영역을 포함할 수 있다.
상기 신호 패드 단자의 두께와 상기 신호 리드 단자의 두께의 합은 상기 더미 패드 단자의 두께와 상기 더미 리드 단자의 두께의 합과 동일할 수 있다.
상기 더미 패드 단자의 평면상 크기는 상기 더미 리드 단자의 평면상 크기보다 클 수 있다.
상기 더미 패드 단자는 상기 더미 리드 단자와 두께 방향으로 중첩하는 제1 영역, 및 그 주변에 배치된 제2 영역을 포함할 수 있다.
상기 제1 영역에서 상기 더미 패드 단자와 상기 더미 리드 단자는 직접 접속될 수 있다.
상기 제1 영역에서 상기 더미 패드 단자와 상기 더미 리드 단자는 초음파 접합될 수 있다.
상기 더미 패드 단자는 상기 제2 영역에서 상기 회로 기판과 마주보는 일면에 스크레치를 더 포함할 수 있다.
상기 더미 패드 단자의 상기 제1 영역의 일면의 제1 거칠기는 상기 더미 패드 단자의 상기 제2 영역의 일면의 제2 거칠기보다 작을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 표시 패널과 가요성 인쇄 회로 필름 간의 부착력을 높일 수 있는 표시 장치를 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면 배치도이다.
도 2는 도 1의 표시 장치의 단면도이다.
도 3은 표시 장치의 다른 단면도이다.
도 4는 도 1의 제1 회로 기판 및 제2 회로 기판의 평면 배치도이다.
도 5는 도 1의 Ⅴ-Ⅴ'를 따라 자른 단면도이다.
도 6은 하나의 패널 패드 단자 및 리드 단자가 본딩된 상태를 나타낸 평면도이다.
도 7는 도 6의 Ⅶ-Ⅶ'을 따라 자른 단면도이다.
도 8은 다른 실시예에 따른 제1 및 제2 회로 기판의 평면 배치도이다.
도 9는 다른 실시예에 따른 표시 장치의 단면도이다.
도 10은 또 다른 실시예에 따른 제1 및 제2 회로 기판의 평면 배치도이다.
도 11은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 12는 또 다른 실시예에 따른 제1 및 제2 회로 기판의 평면 배치도이다.
도 13은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 14는 또 다른 실시예에 따른 제1 및 제2 회로 기판의 평면 배치도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 16은 또 다른 실시예에 따른 제1 및 제2 회로 기판의 평면 배치도이다.
도 17은 또 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면 배치도이고, 도 2는 도 1의 제1 및 제2 회로 기판의 평면 배치도이다.
표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia PCAyer), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
도 1을 참조하면, 표시 장치(1)는 화상을 표시하는 표시 패널(100), 표시 패널(100)의 하부에 배치되는 패널 하부 시트(200), 표시 패널(100)과 연결되는 제1 회로 기판(300) 및 제1 회로 기판(300)과 연결되고 패널 하부 시트(200)의 하면에 부착되는 제2 회로 기판(400)을 포함할 수 있다.
표시 패널(100)은 예를 들어, 유기 발광 표시 패널이 적용될 수 있다. 이하의 실시예에서는 표시 패널(100)로서 유기 발광 표시 패널이 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이(LCD), 퀀텀닷 유기 발광 표시 패널(QD-OLED), 퀀텀닷 액정 디스플레이(QD-LCD), 퀀텀 나노 발광 표시 패널(QNED), 마이크로 엘이디(Micro LED) 등 다른 종류의 표시 패널이 적용될 수도 있다.
표시 패널(100)은 화상을 표시하는 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치된 비표시 영역(NA)을 포함한다. 표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 표시 영역(DA)은 단변과 장변을 가질 수 있다. 표시 영역(DA)의 단변은 제1 방향(DR1)으로 연장된 변일 수 있다. 표시 영역(DA)의 장변은 제2 방향(DR2)으로 연장된 변일 수 있다. 다만, 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다. 비표시 영역(NA)은 표시 영역(DA)의 양 단변 및 양 장변에 인접 배치될 수 있다. 이 경우, 표시 영역(DA)의 모든 변을 둘러싸고, 표시 영역(DA)의 테두리를 구성할 수 있다. 다만, 이에 제한되지 않고 비표시 영역(NA)은 표시 영역(DA)의 양 단변 또는 양 장변에만 인접 배치될 수도 있다.
비표시 영역(NA)은 표시 패널(100)의 제2 방향(DR2) 일측에 패널 패드 영역(P_PA)을 더 포함할 수 있다. 표시 패널(100)은 적어도 하나의 패널 패드 단자(도 3의 'P_PE' 참조) 및 더미 패드 단자(도 3의 'D_PE' 참조)들을 포함할 수 있다. 패널 패드 단자(P_PE) 및 더미 패드 단자(D_PE)는 패널 패드 영역(P_PA)에 배치될 수 있다.
표시 패널(100)의 패널 패드 영역(P_PA)의 상면에는 제1 회로 기판(300)이 배치될 수 있다. 제1 회로 기판(300)은 패널 패드 영역(P_PA)의 상면과 연결될 수 있다.
제1 회로 기판(300)은 패널 패드 영역(P_PA)에 부착되는 제1 회로 영역(CA1), 후술할 제2 회로 기판(400)과 부착될 제2 회로 영역(CA2) 및 제1 회로 영역(CA1)과 제2 회로 영역(CA2) 사이에 배치된 제3 회로 영역(CA3)을 포함할 수 있다. 제1 회로 영역(CA1)은 패널 패드 영역(P_PA)과 두께 방향으로 중첩할 수 있다. 제2 회로 영역(CA2)은 후술할 제2 회로 기판(400)의 회로 패드 영역(C_PA)과 두께 방향으로 중첩할 수 있다.
제1 회로 기판(300)은 리드 단자(도 3의 'LE1','LE2' 참조), 더미 리드 단자(도 3의 'D_LE' 참조)들을 포함할 수 있다. 후술하는 바와 같이 리드 단자(LE)는 제1 회로 영역(CA1)에 배치된 제1 리드 단자(LE1)와 제2 회로 영역(CA2)에 배치된 제2 리드 단자(LE2)를 포함할 수 있다.
제1 회로 기판(300)은 제1 회로 기판(300)의 일면 상에 배치되는 데이터 구동 집적 회로(390)를 포함할 수 있다. 데이터 구동 집적 회로(390)는 데이터 구동 칩으로 구현되어, 제1 회로 기판(300)을 통해 표시 패널에 부착되는 칩 온 필름(Chip on film, COF) 방식이 적용될 수 있다. 다만, 이에 제한되지 않고, 데이터 구동 집적 회로(390)는 칩 온 플라스틱(chip on pCAstic, COP)이나, 칩 온 글래스(chip on gCAss, COG) 방식으로 플라스틱 기판 또는 유리 기판에 부착될 수도 있다.
제1 회로 기판(300)의 제2 회로 영역(CA2) 상에는 제2 회로 기판(400)이 배치될 수 있다. 도면에서 제2 회로 기판(400)은 제1 회로 기판(300)의 타면 상에 배치됨을 도시하였지만, 이에 제한되지 않고 제1 회로 기판(300)의 일면 상에도 배치될 수 있다.
제2 회로 기판(400)은 제1 회로 기판(300)의 제2 회로 영역(CA2)과 부착되는 회로 패드 영역(C_PA)을 포함할 수 있다. 제2 회로 기판(400)은 회로 패드 영역(C_PA)에 배치된 회로 패드 단자(미도시)들을 포함할 수 있다.
이하, 표시 패널(100), 패널 하부 시트(200), 제1 회로 기판(300) 및 제2 회로 기판(400)의 구성에 대해 설명한다.
도 2는 도 1의 표시 장치를 제2 방향으로 따라 자른 단면도이고, 도 3은 표시 장치의 다른 단면도이다.
도 2 및 도 3은 도 1의 일 화소 영역 및 패널 패드 영역(P_PA)의 단면 형상을 보여준다. 나아가, 도 2 및 도 3은 패널 패드 영역(P_PA) 상에 배치되는 제1 회로 기판(300) 및 제2 회로 기판(400)을 도시한다. 도 2는 패널 패드 영역(P_PA)에서 후술할 패널 패드 단자(P_PE)와 제1 리드 단자(LE1)가 결합된 상태를 나타낸다. 도 3은 패널 패드 영역(P_PA)에서 후술할 더미 패드 단자(D_PE)와 더미 리드 단자(D_LE)가 결합된다는 점을 제외하고 도 2의 설명이 그대로 적용될 수 있다.
도 2 및 도 3을 참조하면, 표시 패널(100)은 베이스 기판(101), 복수의 도전층, 이를 절연하는 복수의 절연층 및 유기층(EL) 등을 포함할 수 있다.
베이스 기판(101)은 표시 영역(DA) 및 비표시 영역(NA) 전체에 걸쳐 배치된다. 베이스 기판(101)은 상부에 배치되는 여러 엘리먼트들을 지지하는 기능을 할 수 있다. 일 실시예에서 베이스 기판(101)은 연성 유리, 석영 등의 리지드한 물질을 포함하는 리지드 기판일 수 있다. 다만, 이에 제한되지 않고 베이스 기판(101)은 일부 연성 물질을 포함하는 반연성 기판 또는 연성 기판일 수 있다. 이 경우, 베이스 기판(101)은 폴리에틸렌테레프탈레이트(PET), 폴리이미드(PI), 폴리카보네이트(PC), 폴리에틸렌(PE), 폴리프로필렌(PP), 폴리술폰(PSF), 폴리메틸메타크릴레이트(PMMA), 트리아세틸셀룰로오스(TAC), 시클로올레핀 폴리머(COP) 등을 포함할 수 있다.
버퍼층(102)은 베이스 기판(101) 상에 배치될 수 있다. 버퍼층(102)은 베이스 기판(101)을 통한 외부로부터의 수분 및 산소의 침투를 방지할 수 있다. 또한, 버퍼층(102)은 베이스 기판(101)의 표면을 평탄화할 수 있다. 버퍼층(102)은 일 실시예로 질화 규소(SiNx)막, 산화 규소(SiO2)막 및 산질화규소(SiOxNy)막 중 어느 하나를 포함할 수 있다.
버퍼층(102) 상에는 반도체층(105)이 배치될 수 있다. 반도체층(105)은 박막 트랜지스터의 채널을 이룬다. 반도체층(105)은 표시 영역(DA)의 각 화소에 배치되고, 경우에 따라 비표시 영역(NA)에도 배치될 수 있다. 반도체층(105)은 소스/드레인 영역 및 활성 영역을 포함할 수 있다. 반도체층(105)은 다결정 실리콘을 포함할 수 있다.
반도체층(105) 상에는 제1 절연층(111)이 배치될 수 있다. 제1 절연층(111)은 베이스 기판(101)의 전체면에 걸쳐 배치될 수 있다. 제1 절연층(111)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 절연층(111)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 절연층(111) 상에는 제1 도전층(120)이 배치될 수 있다. 일 실시예에서 제1 도전층(120)은 박막 트랜지스터(TFT)의 게이트 전극(121), 유지 커패시터(Cst)의 제1 전극(122) 및 제1 패드 전극(123)을 포함할 수 있다. 제1 도전층(120)은 금속 물질을 포함할 수 있다. 제1 도전층(120)은 각각 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(120)은 상기 예시된 물질로 이루어진 단일막 또는 적층막일 수 있다.
제1 도전층(120) 상에는 제2 절연층(112)이 배치될 수 있다. 제2 절연층(112)은 제1 도전층(120)과 제2 도전층(130)을 절연시킬 수 있다. 제2 절연층(112)은 제1 절연층(111)의 예시된 물질 중에서 선택될 수 있다.
제2 절연층(112) 상에는 제2 도전층(130)이 배치될 수 있다. 제2 도전층(130)은 유지 커패시터(Cst)의 제2 전극(131)을 포함할 수 있다. 제2 도전층(130)의 물질은 상술한 제1 도전층(120)의 예시된 물질 중에서 선택될 수 있다. 유지 커패시터(Cst)의 제1 전극(122)과 유지 커패시터(Cst)의 제2 전극(131)은 제2 절연층(112)을 통해 커페시터를 형성할 수 있다.
제2 도전층(130) 상에는 제3 절연층(113)이 배치될 수 있다. 제3 절연층(113)은 상술한 제1 절연층(111)의 예시된 물질을 포함할 수 있다.
제3 절연층(113) 상에는 제3 도전층(140)이 배치될 수 있다. 제3 도전층(140)은 소스 전극(141), 드레인 전극(142), 전원 전압 전극(143) 및 제2 패드 전극(144)을 포함할 수 있다. 제3 도전층(140)은 상술한 제1 도전층(120)의 예시 물질을 포함할 수 있다. 제3 도전층(140)은 상기 예시된 물질로 이루어진 단일막일 수 있다. 이에 제한되지 않고 제3 도전층(140)은 적층막일 수 있다. 예를 들어, 제3 도전층(140)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
제2 패드 전극(144)은 두께 방향으로 대응되는 제1 패드 전극(123) 상면에 배치될 수 있다. 두께 방향으로 중첩되는 제1 패드 전극(123)과 제2 패드 전극(144)은 패널 패드 단자(P_PE) 및 더미 패드 단자(D_PE)를 구성할 수 있다. 제2 패드 전극(144)의 제2 방향(DR2) 폭은 제1 패드 전극(123)의 제2 방향(DR2) 폭보다 작을 수 있다. 제1 패드 전극(123)의 적어도 일 측면은 제2 패드 전극(144)의 적어도 일 측면에 비해 외측으로 돌출될 수 있다. 패널 패드 단자(P_PE) 및 더미 패드 단자(D_PE)에 대해서는 후술하기로 한다.
한편, 상술한 바와 같이 제2 도전층(130) 상에는 제3 절연층(113)이 배치되는데, 패널 패드 영역(P_PA)에서 제3 절연층(113)을 포함한 제2 도전층(130) 상부에 배치되는 구조들은 생략되거나 제거될 수 있다. 이로 인해, 상기 생략되거나 제거된 구조들은 패널 패드 영역(P_PA)에 배치된 패널 패드 단자(P_PE)와 더미 패드 단자(D_PE)를 노출할 수 있다.
후술하는 바와 같이 제1 리드 단자(LE1)는 노출된 패널 패드 단자(P_PE)와 결합하고, 더미 리드 단자(D_LE)는 노출된 더미 패드 단자(D_PE)와 결합할 수 있다. 일 실시예에서 제1 리드 단자(LE1)는 초음파 본딩을 통해 제1 리드 단자(LE1)와 패널 패드 단자(P_PE) 사이에 임의의 구성이나 층을 개재하지 않고 패널 패드 단자(P_PE)와 직접 결합될 수 있다. 더미 리드 단자(D_LE) 역시, 초음파 본딩을 통해 더미 패드 단자(D_PE)와 더미 리드 단자(D_LE) 사이에 임의의 구성이나 층을 개재하지 않고 더미 패드 단자(D_PE)와 직접 결합될 수 있다.
제3 도전층(140) 상에는 제1 비아층(151)이 배치될 수 있다. 제1 비아층(151)은 아크릴계 수지(polyacryCAtes resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제1 비아층(151) 상에는 제4 도전층(160)이 배치될 수 있다. 제4 도전층(160)은 전원 전압 라인(161, 163), 연결 전극(162)을 포함할 수 있다. 전원 전압 라인(161)은 제1 비아층(151)을 관통하는 컨택홀을 통해 박막 트랜지스터(TFT)의 소스 전극(141)과 전기적으로 연결될 수 있다. 연결 전극(162)은 제1 비아층(151)을 관통하는 컨택홀을 통해 박막 트랜지스터(TFT)의 드레인 전극(142)과 전기적으로 연결될 수 있다. 전원 전압 라인(163)은 제1 비아층(151)을 관통하는 컨택홀을 통해 전원 전압 전극(143)과 전기적으로 연결될 수 있다.
제4 도전층(160)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(160)이 단일막일 수 있지만, 이에 제한되는 것은 아니고, 다층막으로 이루어질 수도 있다. 예를 들어, 제4 도전층(160)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
제4 도전층(160) 상에는 제2 비아층(152)이 배치된다. 제2 비아층(152)은 상술한 제1 비아층(151)의 예시된 물질을 포함할 수 있다. 아크릴계 수지(polyacryCAtes resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제2 비아층(152) 상에는 애노드 전극(ANO)이 배치된다. 애노드 전극(ANO)은 제2 비아층(152)을 관통하는 컨택홀을 통해 연결 전극(162)과 전기적으로 연결될 수 있다.
애노드 전극(ANO) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 애노드 전극(ANO)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 일 실시예로, 화소 정의막(PDL)은 포토 레지스트, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등의 재료를 포함할 수 있다.
애노드 전극(ANO) 상면 및 화소 정의막(PDL)의 개구부 내에는 유기층(EL)이 배치될 수 있다. 유기층(EL)과 화소 정의막(PDL) 상에는 캐소드 전극(CAT)이 배치된다. 캐소드 전극(CAT)은 복수의 화소에 걸쳐 배치된 공통 전극일 수 있다.
캐소드 전극(CAT) 상에는 박막 봉지층(170)이 배치된다. 박막 봉지층(170)은 유기 발광 소자(OLED)를 덮을 수 있다. 박막 봉지층(170)은 무기막과 유기막이 교대로 적층된 적층막일 수 있다. 예컨대, 박막 봉지층(170)은 순차 적층된 제1 무기막(171), 유기막(172), 및 제2 무기막(173)을 포함할 수 있다.
상술한 패널 패드 영역(P_PA)에는 패널 패드 단자(P_PE) 및 더미 패드 단자(D_PE)가 배치될 수 있다. 패널 패드 단자(P_PE)는 제1 패드 전극(123) 상에 제2 패드 전극(144)이 적층된 구조를 가질 수 있다.
또한, 패널 패드 단자(P_PE)는 하나의 제1 패드 전극(123) 및 제2 패드 전극(144)로 형성될 수 있다. 패널 패드 전극(P_PE)의 평면 형상은 평면 시점에서 외측으로 돌출되는 프로파일을 따라 정해질 수 있다.
일 실시예에서는 제1 패드 전극(123) 및 제2 패드 전극(144)은 모두 측면이 테이퍼(taper)진 형상을 가지고, 제2 패드 전극(144)과 제1 패드 전극(123)의 측면이 정렬될 수 있다. 이 경우, 패널 패드 단자(P_PE)의 평면 형상은 제1 패드 전극(123)의 하면이 제2 패드 전극(144)의 하면에 비해 외측으로 돌출되어, 제1 패드 전극(123)의 외측 프로파일에 의해 정해질 수 있다.
다만, 이에 제한되지는 않고, 제1 패드 전극(123) 및 제2 패드 전극(144)의 측면이 테이퍼된 형상이 아닐 수 있고, 제2 패드 전극(144)의 측면이 제1 패드 전극(123)의 측면보다 내측에 위치하거나 제2 패드 전극(144)의 측면이 제1 패드 전극(123)의 측면보다 외측으로 돌출하여 위치할 수도 있다. 이 경우, 패널 패드 전극(P_PE)의 평면 형상은 평면 시점에서 외측으로 돌출되는 프로파일을 따라 정해지기 때문에 그 평면 형상도 다양하게 변형될 수 있다.
다만, 이에 제한되지 않고 패널 패드 단자(P_PE)의 적층 구조 및 형상은 또 다르게 변형될 수 있다. 일예로, 제1 패드 전극(123)은 복수의 패턴을 포함하고, 제1 패드 전극(123) 상에 배치되는 제2 패드 전극(144)은 상기 패턴의 단차를 반영하여 표면 요철을 가질 수 있다.
다른예로, 제1 패드 전극(123)과 제2 패드 전극(144) 사이에 제2 절연층(112)이 연장되어 배치될 수 있다. 제2 절연층(112)은 복수의 컨택홀을 포함할 수 있다. 다르게 말하면, 제2 절연층(112)은 복수의 절연 패턴을 포함한다고도 볼 수 있다. 이 경우에도, 제2 절연층(112) 상에 배치되는 제2 패드 전극(144)은 제2 절연층의 상기 절연 패턴에 의한 표면 단차를 반영하여 표면 요철을 가질 수 있다.
또 다른예로, 제1 패드 전극(123)과 제2 패드 전극(144) 사이에 제3 패드 전극을 더 포함할 수도 있다. 제3 패드 전극은 제2 도전층(130)에 포함될 수 있다.
이외에도, 제1 패드 전극(123)은 제2 도전층(130)으로 구성될 수 있고, 제2 패드 전극(123)은 제4 도전층(160)으로 구성될 수도 있다.
도 3에 도시된 바와 같이, 더미 패드 단자(D_PE)도 패널 패드 단자(P_PE)와 동일한 적층된 구조를 가질 수 있지만, 이에 제한되지 않고 더미 패드 전극(D_PE)은 제1 패드 전극(123)으로만 형성될 수 있고, 제2 패드 전극(144)으로만 형성될 수도 있다.
상술한 바와 같이, 표시 패널(100)의 패널 패드 영역(P_PA) 상에는 제1 회로 기판(300)이 배치될 수 있다. 제1 회로 기판(300)의 일단은 패널 패드 영역(P_PA)에 부착되고 베이스 기판(101)의 일 측면을 감싸듯이 벤딩되어 제1 회로 기판(300)의 타단은 패널 하부 시트(200)의 하면에 중첩 배치될 수 있다. 제1 회로 기판(300)은 베이스 필름(310)과 베이스 필름(310)의 일면 상에 배치되는 다양한 엘리먼트들을 포함할 수 있다.
제1 회로 기판(300)의 타단은 제2 회로 기판(400)과 연결될 수 있다. 제2 회로 기판(400)은 패널 하부 시트(200)의 하면에 부착될 수 있다.
패널 패드 영역(P_PA) 및 회로 영역(CA)을 설명하기 위해 도 4 및 도 5가 참조된다.
도 4는 도 1의 제1 및 제2 회로 기판의 평면 배치도이고, 도 5는 도 1의 Ⅴ-Ⅴ'를 따라 자른 단면도이다.
도 4 및 도 5를 참조하면, 패널 패드 영역(P_PA) 상에 패널 패드 단자(P_PE), 더미 패드 단자(D_PE)가 배치될 수 있다. 표시 패널(100)은 패널 얼라인 마크(P_AM)를 더 포함할 수 있다. 패널 얼라인 마크(P_AM)는 패널 패드 영역(P_PA)에 배치된다. 표시 패널(100)은 패널 패드 단자(P_PE)와 표시 영역(DA)을 연결하는 제1 신호 배선(L1)을 더 포함할 수 있다.
또한, 제1 회로 영역(CA1) 상에 제1 리드 단자(LE), 제2 회로 영역(CA2) 상에 제2 리드 단자(LE2)가 배치될 수 있다. 제1 회로 기판(300)은 리드 얼라인 마크(L_AM)를 더 포함할 수 있다. 리드 얼라인 마크(L_AM)는 제1 회로 영역(CA)에 배치된다. 제1 회로 기판(300)은 제3 회로 영역(CA3)에 데이터 구동 집적 회로(390)를 더 포함할 수 있다. 제1 회로 기판(300)은 제1 리드 단자(LE1)와 데이터 구동 집적 회로(390)를 연결하는 제2 신호 배선(L2)과 단자(P_PE)와 제2 리드 단자(LE2)와 데이터 구동 집적 회로(390)를 연결하는 제3 신호 배선(L3)을 더 포함할 수 있다.
패널 패드 단자(P_PE)는 패널 패드 영역(P_PA)의 중심부에 배치될 수 있다. 패널 패드 단자(P_PE)는 제1 신호 배선(L1)을 통해 표시 영역(DA)에 배치된 적어도 하나의 트랜지스터(TR, 미도시)와 전기적으로 연결될 수 있다.
패널 패드 단자(P_PE)은 장변과 단변을 포함할 수 있다. 상기 장변은 제2 방향(DR2) 연장된 변이고, 상기 단변은 제1 방향(DR1) 연장된 변일 수 있으나, 제한되지 않는다. 패널 패드 단자(P_PE)의 평면 형상은 직사각형일 수 있으나, 이에 제한되지 않고, 정사각형일 수 있다.
패널 얼라인 마크(P_AM)는 패널 패드 단자(P_PE)를 사이에 두고 이격하여 배치되는 제1 패널 얼라인 마크(P_AM1)와 제2 패널 얼라인 마크(P_AM2)를 포함할 수 있다.
패널 얼라인 마크(P_AM)는 패널 패드 단자(P_PE)의 양 측에 각각 배치되고, 패널 패드 단자(P_PE)를 표식할 수 있다. 또한, 패널 얼라인 마크(P_AM)는 리드 얼라인 마크(L_AM)와 두께 방향으로 중첩 배치될 수 있다. 패널 얼라인 마크(P_AM)는 리드 얼라인 마크(L_AM)와 함께 패널 패널 패드 단자(P_PE)와 제1 리드 단자(LE1)가 두께 방향으로 대응되도록 얼라인(align) 시킬 수 있다.
패널 얼라인 마크(P_AM)는 패널 패드 단자(P_PE)와 동일 또는 유사한 적층 구조를 가질 수 있다. 다만, 이에 제한되지 않고 패널 얼라인 마크(P_AM)는 제1 패드 전극(123)으로만 형성될 수 있고, 제2 패드 전극(144)으로만 형성될 수도 있다. 또한, 패널 얼라인 마크(P_AM)는 제1 패드 전극(123) 및 제2 패드 전극(144)과 상이한 도전 물질로도 이루어질 수 있다.
도면에서, 패널 얼라인 마크(P_AM)는 제1 방향(DR1)으로 연장되는 기준면과 상기 기준면에서 제2 방향(DR2)으로 돌출된 돌출면을 포함한 형상을 가지는 것으로 도시되었지만, 이에 제한되지 않고 패널 얼라인 마크(P_AM)는 다양한 형상을 가질 수 있다.
패널 얼라인 마크(P_AM)는 패널 패드 단자(P_PE)와 달리, 표시 영역(DA)에 배치된 적어도 하나의 트랜지스터(TR)와 전기적으로 연결되지 않는다. 즉, 패널 얼라인 마크(P_AM)는 플로팅(floating)될 수 있다.
도면에서는 각각 하나의 제1 및 제2 패널 얼라인 마크(P_AM1, P_AM2)가 도시되었지만, 이에 제한되지 않고 제1 및 제2 패널 얼라인 마크(P_AM1, P_AM2)는 2개 이상일 수 있다.
더미 패드 단자(D_PE)는 베이스 기판(101)의 장변(베이스 기판(101)의 테두리)에 인접하여 배치될 수 있다. 더미 패드 단자(D_PE)는 패널 얼라인 마크(P_AM)를 사이에 두고 패널 패드 단자(P_PE)와 이격되어 배치될 수 있다.
더미 패드 단자(D_PE)는 상술한 패널 패드 단자(P_PE)와 실질적으로 평면 형상이 동일할 수 있으나, 이에 제한되지 않는다.
도면에서는 각각 세 개의 제1 및 제2 더미 패드 단자(D_PE1, D_PE2)가 도시되었지만, 이에 제한되지 않고 제1 및 제2 더미 패드 단자(D_PE1, D_PE2)는 2개, 또는 4개 이상일 수 있다.
더미 패드 단자(D_PE)는 패널 패드 단자 (P_PE)과 달리, 표시 영역(DA)에 배치된 적어도 하나의 트랜지스터(TR)와 전기적으로 연결되지 않는다. 즉, 더미 패드 단자(D_PE)는 플로팅(floating)될 수 있다.
제1 리드 단자(LE1)는 제1 회로 영역(CA1)의 중심부에 배치될 수 있다. 제1 리드 단자(LE1)는 제2 신호 배선(L2)을 통해 데이터 구동 집적 회로(390)와 전기적으로 연결될 수 있다.
제1 리드 단자(LE1)는 금속 물질을 포함할 수 있다. 제1 리드 단자(LE1)는 각각 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 리드 단자(LE1)는 상기 예시된 물질로 이루어진 단일막 또는 적층막일 수 있다. 일 실시예에서 제1 리드 단자(LE1)가 포함하는 물질은 제1 리드 단자(LE1)와 결합되는 패널 패드 단자(P_PE)가 포함하는 물질과 상이할 수 있다. 예를 들어, 제1 리드 단자(LE1)는 은(Ag), 금(Au) 또는 구리(Cu)를 포함하고, 패널 패드 단자(P_PE)는 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu를 포함할 수 있다.
제2 리드 단자(LE2)는 제2 회로 영역(CA2)의 중심부에 배치될 수 있다. 제2 리드 단자(LE2)는 제3 신호 배선(L3)을 통해 데이터 구동 집적 회로(390)와 전기적으로 연결될 수 있다.
제2 리드 단자(LE2)는 상술한 제1 리드 단자(LE1)로서 예시된 물질을 포함하여 이루어질 수 있다.
제1 및 제2 리드 단자(LE1, LE2)는 상술한 패널 패드 단자(P_PE)와 실질적으로 동일한 평면 형상을 가질 수 있다. 다만, 리드 단자(LE1, LE2)의 평면상 크기는 패널 패드 단자(P_PE)의 평면상 크기보다 작을 수 있다.
리드 얼라인 마크(L_AM)는 제1 내지 제4 리드 얼라인 마크(L_AM1-L_AM4)를 포함할 수 있다. 제1 및 제2 리드 얼라인 마크(L_AM1, L_AM2)는 제1 리드 단자(LE1)를 사이에 두고 이격하여 배치될 수 있다. 제3 및 제4 리드 얼라인 마크(L_AM3, L_AM4)는 제2 리드 단자(LE2)를 사이에 두고 이격하여 배치될 수 있다.
제1 및 제2 리드 얼라인 마크(L_AM1, L_AM2)는 제1 리드 단자(LE1)의 양 측에 각각 배치되고, 제1 리드 단자(LE1)를 표식할 수 있다. 또한, 제1 및 제2 리드 얼라인 마크(L_AM1, L_AM2)는 상술한 바와 같이 패널 얼라인 마크(P_AM)와 두께 방향으로 중첩 배치되고, 제1 리드 단자(LE1)를 패널 패드 단자(P_PE)와 두께 방향으로 대응되도록 얼라인(align) 시킬 수 있다.
제3 및 제4 리드 얼라인 마크(L_AM3, L_AM4)는 제2 리드 단자(LE2)의 양 측에 각각 배치되고, 제2 리드 단자(LE2)를 표식할 수 있다.
리드 얼라인 마크(L_AM)는 제1 리드 단자(LE1)와 동일 또는 유사한 적층 구조를 가지고, 동일한 물질로 이루어질 수 있다.
도면에서, 리드 얼라인 마크(L_AM)는 상술한 패널 얼라인 마크(P_AM)와 동일한 형상을 가질 수 있다.
다만, 이에 제한되지 않고 리드 얼라인 마크(L_AM)는 패널 얼라인 마크(P_AM)와 상이한 형상일 가질 수 있다. 다만 이 경우에도 리드 얼라인 마크(L_AM)는 패널 얼라인 마크(P_AM)와 얼라인되기 위한 형상을 가질 수 있다. 예를 들어, 리드 얼라인 마크(L_AM)는 패널 얼라인 마크(P_AM)의 적어도 한 변과 두께 방향으로 정렬되도록 그 형상을 가질 수 있다.
도면에서는 각각 하나의 제1 내지 제4 리드 얼라인 마크(L_AM1-L_AM4)가 도시되었지만, 이에 제한되지 않고 2개 이상일 수 있다.
리드 얼라인 마크(L_AM)는 리드 단자(LE)와 달리, 데이터 구동 집적 회로(390)와 전기적으로 연결되지 않는다. 즉, 리드 얼라인 마크(L_AM)는 플로팅(floating)될 수 있다.
더미 리드 단자(D_LE)는 베이스 기판(101)의 장변(베이스 기판(101)의 테두리)에 인접하여 배치될 수 있다. 더미 리드 단자(D_LE)는 제1 리드 얼라인 마크(L_AM1)와 베이스 기판(101)의 일 장변 사이에 배치된 제1 더미 리드 단자(D_LE1) 및 제2 리드 얼라인 마크(L_AM2)와 베이스 기판(101)의 타 장변 사이에 배치된 제2 더미 리드 단자(D_LE2)을 포함할 수 있다. 더미 리드 단자(D_LE)는 리드 얼라인 마크(L_AM)를 사이에 두고 제1 리드 단자(LE1)와 이격되어 배치될 수 있다.
더미 리드 단자(D_LE)는 상술한 리드 단자(LE)와 실질적으로 평면 형상이 동일할 수 있으나, 이에 제한되지 않는다.
도면에서는 각각 세 개의 제1 및 제2 더미 리드 단자(D_LE1, D_LE2)가 도시되었지만, 이에 제한되지 않고 제1 및 제2 더미 리드 단자(D_LE1, D_LE2)는 2개, 또는 4개 이상일 수 있다.
더미 리드 단자(D_LE)는 제1 리드 단자(LE1)와 달리, 데이터 구동 집적 회로(390)와 전기적으로 연결되지 않는다. 즉, 더미 리드 단자(D_LE)는 플로팅(floating)될 수 있다.
도 5를 참조하면, 상술한 바와 같이 제1 리드 단자(LE1)는 제1 회로 기판(300)의 중심부에서 패널 패드 단자(P_PE) 사이에 임의의 구성이나 층을 개재하지 않고 패널 패드 단자(P_PE)와 직접 결합될 수 있다.
더미 리드 단자(D_LE1, D_LE2)는 제1 회로 기판(300)의 테두리부에서 더미 패드 단자(D_PE1, D_PE2)와 임의의 구성이나 층을 개재하지 않고 더미 패드 단자(D_PE1, D_PE2)와 직접 결합될 수 있다.
나아가, 리드 얼라인 마크(L_AM1, L_AM2)는 더미 리드 단자(D_LE1, D_LE2)와 제1 리드 단자(LE1) 사이 영역부에서 패널 얼라인 마크(P_AM1, P_AM2)와 임의의 구성이나 층을 개재하지 않고 직접 결합할 수 있다.
패널 패드 단자(P_PE)와 제1 리드 단자(LE1), 더미 리드 단자(D_LE1, D_LE2), 더미 패드 단자(D_PE1, D_PE2)는 초음파 본딩으로써 직접 결합될 수 있다.
도 2를 다시 참조하면, 상기 초음파 본딩은 초음파 장치(500)를 통해 수행될 수 있다.
도 2에 도시된 바와 같이, 초음파 장치(500)는 진동 생성부(510), 진동 생성부(510)와 연결된 진동부(520), 진동부(520)의 진동폭을 증폭시키는 가압부(530), 진동부(520)와 연결된 진동 전달부(540)를 포함할 수 있다.
진동 생성부(510)는 전기적 에너지를 진동 에너지로 변환할 수 있다. 진동부(520)는 진동 생성부(510)에서 변환된 진동 에너지로 진동할 수 있다. 진동부(520)는 일정한 진동 방향을 갖고 소정의 진폭을 가지며 진동할 수 있다. 진동부(520)는 진동부(520)와 연결된 가압부(530)를 통해 상기 진동 방향과 나란한 방향으로 상기 진폭이 증폭될 수 있다. 진동 전달부(540)는 진동부(520)의 진동을 초음파 본딩 대상체에 전달할 수 있다. 지지부(550)는 진동부(520)의 상면과 하면을 고정하여 상기 진동으로 진동부(520) 및 진동 전달부(540)가 상하로 유동하는 것을 억제할 수 있다.
일 실시예에서, 초음파 장치(500)는 제1 회로 기판(300)의 타면과 접촉하며 하부로 일정한 가압 상태를 유지하여 진동 전달부(540)가 효율적으로 상기 진동을 제1 회로 기판(300)에 전달되도록 한다. 이 때, 초음파 장치(500)의 진동 전달부(540)는 도 5에 도시된 바와 같이, 하부에 배치된 제1 회로 기판(300)의 전 영역과 중첩하면서 초음파 본딩할 수 있다.
초음파 장치(500)는 소정의 진동 방향으로 진동하면서, 제1 리드 단자(LE1)를 상기 진동 방향으로 진동시킬 수 있다. 다만, 이 경우 패널 패드 단자(P_PE)는 상기 제1 리드 단자(LE1)를 통해 전달되는 진동으로 미미하게 상기 진동 방향으로 진동할 수 있으나, 그 진동하는 폭은 미미할 수 있다. 따라서 진동 전달부(540)의 상기 진동 방향으로의 진동폭은 실질적으로 제1 리드 단자(LE1)가 패널 패드 단자(P_PE) 상에서 상기 진동 방향으로 이동한 거리와 동일하다고 볼 수 있다. 일 실시예에서 상기 진동 방향은 제2 방향(DR2)일 수 있다. 즉, 상기 진동 방향은 패널 패드 단자(P_PE)와 제1 리드 단자(LE1)의 장변이 연장하는 방향일 수 있다.
패널 패드 단자(P_PE)의 일면 상에서 제1 리드 단자(LE1)를 초음파 진동시키면 패널 패드 단자(P_PE)의 일면과 제1 리드 단자(LE1)의 일면의 계면에서 소정의 마찰력이 발생하고, 상기 마찰력으로 인해 마찰열이 발생할 수 있다. 상기 마찰열이 패널 패드 단자(P_PE)와 제1 리드 단자(LE1)를 이루는 물질을 녹일 정도로 충분하면, 패널 패드 단자(P_PE)의 제1 리드 단자(LE1)와 인접한 패널 용융 영역(144b)과 제1 리드 단자(LE1)의 패널 패드 단자(P_PE)와 인접한 리드 용융 영역(LE1b)은 용융될 수 있다. 즉, 패널 패드 단자(P_PE)는 패널 비용융 영역(144a)과 패널 용융 영역(144b)을 포함할 수 있다. 또한, 제1 리드 단자(L_PE)는 리드 비용융 영역(LE1a)와 리드 용융 영역(LE1b)을 포함할 수 있다.
패널 비용융 영역(144a)은 패널 패드 단자(P_PE)가 포함하는 물질 만을 포함하는 영역일 수 있다. 리드 비용융 영역(LE1a)은 제1 리드 단자(LE1)가 포함하는 물질 만을 포함하는 영역일 수 있다.
패널 용융 영역(144b)은 제1 리드 단자(LE1)가 포함하는 물질이 확산되어 패널 패드 단자(P_PE)의 물질과 제1 리드 단자(LE1)의 물질이 섞여 있는 영역이고, 리드 용융 영역(LE1b)은 패널 패드 단자(P_PE)가 포함하는 물질이 확산되어 제1 리드 단자(LE1)의 물질과 패널 패드 단자(P_PE)의 물질이 섞여 있는 영역일 수 있다. 예를 들어, 제1 리드 단자(LE1)가 은(Ag), 금(Au) 또는 구리(Cu)를 포함하고, 패널 패드 단자(P_PE)가 Ti/Al/Ti를 포함하는 경우, 패널 용융 영역(144b)은 패널 패드 단자(P_PE)의 Ti 및/또는 Al와 제1 리드 단자(LE1)의 은(Ag), 금(Au) 또는 구리(Cu)가 섞여 있는 영역일 수 있다. 또한, 리드 용융 영역(LE1b)은 제1 리드 단자(LE1)의 은(Ag), 금(Au) 또는 구리(Cu)와 패널 패드 단자(P_PE)의 Ti 및/또는 Al가 섞여 있는 영역일 수 있다.
패널 용융 영역(144b)과 리드 용융 영역(LE1b)에서 패널 패드 단자(P_PE)와 제1 리드 단자(LE1)는 응고를 거치면서 결합될 수 있다.
패널 패드 단자(P_PE)와 제1 리드 단자(LE1)의 계면, 즉 패널 용융 영역(144b)과 리드 용융 영역(LE1b)의 계면은 비평탄한 형상을 가질 수 있다.
상기 초음파 본딩에 관한 내용은 특별히 패널 패드 단자(P_PE) 및 제1 리드 단자(LE1)에 관련된 내용이 아닌 경우에는 더미 패드 단자(D_PE) 및 더미 리드 단자(D_LE), 나아가 패널 얼라이 마크(P_AM) 및 리드 얼라이 마크(L_AM)에 대해서도 동일하게 적용될 수 있다.
다시 도 5를 참조하면, 패널 패드 단자(P_PE)는 제1 패드 두께(TP1), 제1 리드 단자(LE1)은 제1 리드 두께(TL1)을 가질 수 있다. 또한, 더미 패드 단자(D_PE)는 제2 패드 두께(TP2), 더미 리드 단자(D_LE)는 제2 리드 두께(TL2)를 가질 수 있다.
이로 인해, 제1 회로 기판(300)의 중심부와 테두리부에서의 제1 절연층(111)과의 이격 거리는 실질적으로 동일하게 유지될 수 있다. 다시 말하면, 제1 회로 기판(300) 중심부에서 제1 회로 기판(300)의 일면과 제1 절연층(111)은 제1 이격 거리(D1)를 갖고, 테두리부에서 제1 회로 기판(300)의 일면과 제1 절연층(111)은 제2 이격 거리(D2)를 가질 수 있다.
상술한 바와 같이, 제1 회로 기판(300)과 표시 패널(100)의 패널 패드 영역(P_PA) 간 초음파 본딩은 제1 회로 기판(300)의 전체와 이에 중첩하는 패널 패드 영역(P_PA) 간에 이루어질 수 있다. 초음파 본딩을 하는 경우, 초음파 장치(500)는 제1 회로 기판(300)의 전체에 가압을 하면서 제1 회로 기판(300)을 장변 방향으로 진동시킨다.
다만, 제1 회로 기판(300)은 패드 단자(PE) 및 리드 단자(LE)가 배치되지 않고 두께 방향으로 대응하지 않는 영역(특히, 패널 패드 영역(P_PA)의 테두리부)에서 하부 제3 방향(DR3)를 향해 쳐질 수 있다. 초음파 장치(500)는 하부로 가압을 하기 때문에 제1 회로 기판(300)은 상기 영역에서 하부로 쳐지면 제1 회로 기판(300)의 중심부와 테두리부의 경계에서 상기 가압으로 인해 과도한 힘 및/또는 스트레스를 받아 상기 경계 주변 영역의 표면 모서리 부분이 무너지거나 변형될 수 있다. 일 실시예에 따른 더미 패드 전극(D_PE) 및 더미 리드 전극(D_LE)은 제1 회로 기판(300)의 테두리 영역에서 중첩 배치되고, 그 두께의 합이 패널 패드 전극(P_PE) 및 제1 리드 전극(LE1) 두께의 합과 동일하도록 형성되어, 제1 회로 기판(300)을 전체적으로 평탄하게 할 수 있다. 이로 인해, 초음파 본딩시 제1 회로 기판(300)의 특정 영역의 쳐짐 현상에 의해 특정 영역에 과도한 힘 및/또는 스트레스가 집중되는 현상을 방지하거나 적어도 완화시킬 수 있다.
뿐만 아니라, 제1 회로 기판(300)의 테두리부에 서로 중첩하도록 더미 패드 전극(D_PE) 및 더미 리드 전극(D_LE)을 배치하고 초음파 본딩을 하면 제1 회로 기판(300)과 패널 패드 영역(P_PA) 간 결합력이 전체적으로 증가되어 본딩 신뢰성을 개선할 수 있게 된다.
이하, 다른 실시예에 따른 표시 장치에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 6은 다른 실시예에 따른 하나의 패널 패드 단자 및 리드 단자가 본딩된 상태를 나타낸 평면도이다.
도 7는 도 6의 Ⅶ-Ⅶ'을 따라 자른 단면도이다.
도 6 및 도 7에 따른 다른 실시예는 제1 리드 단자(LE1)와 패널 패드 단자(P_PE), 더미 리드 단자(D_LE)와 더미 패드 단자(D_PE)를 초음파 본딩하는 경우, 패드 단자(P_PE, D_PE)는 리드 단자(LE1, D_LE)와 본딩되는 영역(BR)과 본딩되지 않는 영역(NBR)을 가질 수 있다. 또한, 더미 패드 단자(D_PE)는 더미 리드 단자(D_LE)와 본딩되는 영역(BR)과 본딩되지 않는 영역(BR)을 포함할 수 있다는 것을 예시한다. 이하에서는 더미 리드 단자(D_LE)와 더미 패드 단자(D_PE)를 중심으로 설명하지만, 제1 리드 단자(LE1)와 패널 패드 단자(P_PE) 간의 관계에 있어서도 동일한 내용이 적용될 수 있다.
구체적으로 설명하면, 더미 리드 단자(D_LE)와 더미 패드 단자(D_PE)를 초음파 본딩하는 경우, 패드 단자(P_PE, D_PE)는 리드 단자(LE1, D_LE)와 본딩 영역(BR)과 비본딩 영역(NBR)을 가질 수 있다.
본딩 영역(BR) 및 비본딩 영역(NBR)은 더미 리드 단자(D_LE)가 마찰한 더미 패드 단자(D_PE)의 일면의 영역일 수 있다. 본딩 영역(BR)은 도 7에 도시된 바와 같이 더미 리드 단자(D_LE)의 일면의 폭과 실질적으로 동일할 수 있다. 다만, 이에 제한되지 않고 본딩 영역(BR)은 더미 리드 단자(D_LE)의 일면보다 외측으로 더 돌출되어 더미 리드 단자(D_LE)의 폭보다 클 수 있다.
비본딩 영역(NBR)은 본딩 영역(BR)의 양단과 인접한 영역으로서, 더미 리드 단자(D_LE)에 의해 마찰되나, 더미 리드 단자(D_LE) 및 또는 더미 패드 단자(D_PE)가 용융되지 않은 영역일 수 있다.
초음파 본딩 공정 진행 중에, 더미 패드 단자(D_PE)의 본딩 영역(BR) 및 본딩 영역(BR)의 일면은 상부에서 제2 방향(DR2)으로 진동하는 더미 리드 단자(D_LE)에 의해 마찰되는데, 더미 패드 단자(D_PE)는 반복적으로 일정한 진동 방향으로 마찰을 받으면 적어도 일부 영역에 스크레치가 형성될 수 있다.
본딩 영역(BR)의 상기 스크레치는 초음파 본딩 공정 진행되면서, 본딩 영역(BR)에서 일부 용융된 더미 리드 단자(D_LE) 및/또는 더미 패드 단자(D_PE)에 의해 적어도 메꾸어지거나 덮혀질 수 있다.
다만, 비본딩 영역(NBR)의 스트레치(SC)는 초음파 본딩 공정 진행되더라도, 더미 리드 단자(D_LE) 및 더미 패드 단자(D_PE)가 서로 용융되지 않거나 적어도 결합될 정도로 충분히 용융되지 않아 메꾸어지지 않거나 덮이지 않을 수 있다. 이로 인해, 더미 패드 단자(D_PE)의 비본딩 영역(NBR)의 일면은 본딩 영역(BR)의 일면보다 스크레치(SC)가 더 많거나 그 수가 같더라도 두께 방향으로 파여진 정도가 클 수 있다. 따라서, 더미 패드 단자(D_PE)의 비본딩 영역(NBR)의 일면의 표면 거칠기(R1)는 본딩 영역(BR)의 일면의 표면 거칠기(R2)보다 클 수 있다.
도 8은 다른 실시예에 따른 제1 및 제2 회로 기판의 평면 배치도이고, 도 9는 다른 실시예에 따른 표시 패널의 단면도이다.
도 8 및 도 9를 참조하면, 본 실시예에 따른 표시 장치(2)는 더미 패드 단자(D_PE_1) 및 더미 리드 단자(D_LE_1)가 통 패턴 형상을 가진다는 점에서 일 실시예에 따른 표시 장치(1)와 차이가 있다.
더욱 구체적으로 설명하면, 더미 패드 단자(D_PE_1) 및 더미 리드 단자(D_LE_1)가 통 패턴 형상을 가질 수 있다. 더미 패드 단자(D_PE_1) 및 더미 리드 단자(D_LE_1)를 포함하는 도전층은 포토 레지스트 공정을 통해 복수의 더미 패드 단자(D_PE_1) 및 더미 리드 단자(D_LE_1)가 형성될 수 있는데, 더미 패드 단자(D_PE_1) 및 더미 리드 단자(D_LE_1)가 통 패턴 형상을 가지면, 이러한 추가적인 공정이 불필요하여 공정 단순화를 꾀할 수 있다.
나아가, 더미 패드 단자(D_PE_1) 및 더미 리드 단자(D_LE_1)가 통 패턴 형상을 가지면, 더미 패드 단자(D_PE_1) 및 더미 리드 단자(D_LE_1)의 초음파 본딩시 접촉 면적이 넓어져 해당 영역에서 결합력이 패턴화된 단자를 가질 때보다 증가할 수 있다.
도 10은 또 다른 실시예에 따른 제1 및 제2 회로 기판의 평면 배치도이고, 도 11은 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 표시 장치(3)는 더미 패드 단자(D_PE_2) 및 더미 리드 단자(D_LE_2)가 제2 방향(DR2)으로 장변, 제1 방향(DR1)으로 단변을 가진다는 점에서 일 실시예와 차이가 있다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치(3)는 더미 패드 단자(D_PE_2) 및 더미 리드 단자(D_LE_2)는 제2 방향(DR2)으로 장변, 제1 방향(DR1)으로 단변을 가질 수 있다.
나아가, 본 실시예에 따른 더미 패드 단자(D_PE_2)는 패널 얼라인 마크(P_AM)와 제1 방향(DR1) 중첩하는 제1 서브 패널 단자(D_PE1_2a), 패널 얼라인 마크(P_AM)와 제2 방향(DR2) 중첩하는 제2 및 제3 서브 패널 단자(D_PE_2b, D_PE1_2c)를 포함할 수 있다. 도면에서 제1 서브 패널 단자(D_PE1_2a)는 하나만 배치됨이 도시되었지만 이에 제한되지 않고 제1 서브 패널 단자(D_PE1_2a)는 제2 방향(DR2)으로 서로 분리된 복수의 제1 서브 패널 단자(D_PE1_2a)를 가질 수 있다.
마찬가지로, 더미 리드 단자(D_LE_2)는 리드 얼라인 마크(L_AM)와 제1 방향(DR1) 중첩하는 제1 서브 더미 리드 단자(D_LE1_2a), 리드 얼라인 마크(L_AM)와 제2 방향(DR2) 중첩하는 제2 및 제3 서브 더미 리드 단자 (D_ LE_2b, D_LE1_2c)를 포함할 수 있다. 도면에서 제1 서브 더미 리드 단자 (D_LE1a_2)는 하나만 배치됨이 도시되었지만 이에 제한되지 않고 제1 서브 더미 리드 단자(D_LE1a_2)는 제2 방향(DR2)으로 서로 분리된 복수의 제1 서브 더미 리드 단자(D_LE1a_2)를 가질 수 있다.
본 실시예에 따른 더미 패드 단자(D_PE_2) 및 더미 리드 단자(D_LE_2)는 베이스 기판(101)의 테두리 영역에서 표시 패널(100_2)과 제1 회로 기판(200_2)의 결합력이 증가될 뿐만 아니라, 패널 및 리드 얼라이먼트 마크(P_AM, L_AM)와 제2 방향(DR2) 중첩하는 영역에서도 표시 패널(100_2)과 제1 회로 기판(200_2)의 결합력이 증가될 수 있다.
도 12는 또 다른 실시예에 따른 제1 및 제2 회로 기판의 평면 배치도이고, 도 13은 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 표시 장치(4)는 패널 얼라인 마크(P_AM)와 더미 패드 단자(D_PE), 리드 얼라인 마크(L_AM)와 더미 리드 단자(D_LE)의 위치가 교환되었다는 점에서 일 실시예에 따른 표시 장치(1)와 차이가 있다.
더욱 구체적으로 설명하면, 본 실시예에 따른 패널 얼라인 마크(P_AM)는 베이스 기판(101)의 테두리 영역에 위치하고, 더미 패드 단자(D_PE)는 패널 얼라인 마크(P_AM) 및 패널 패드 단자(P_PE) 사이에 배치될 수 있다.
마찬가지로, 리드 얼라인 마크(L_AM)는 베이스 기판(101)의 테두리 영역에 위치하고, 더미 리드 단자(D_LE)는 리드 얼라인 마크(L_AM) 및 제1 리드 단자(LE1) 사이에 배치될 수 있다.
본 실시예에 따르면, 더미 패드 단자(D_PE)는 패널 패드 단자(P_PE)와 인접하여 배치되고, 더미 리드 단자(D_LE)는 제1 리드 단자(LE1)와 인접하여 배치될 수 있다.
도 14는 또 다른 실시예에 따른 제1 및 제2 회로 기판의 평면 배치도이고, 도 15는 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 14 및 도 15를 참조하면, 본 실시예에 따른 표시 장치(5)는 패널 얼라인 마크(P_AM)와 제2 방향(DR2) 중첩되고, 제2 방향(DR2) 장변을 갖는 더미 패드 단자(D_PE_4)를 패널 얼라인 마크(P_AM)의 제2 방향(DR2) 상부 및/또는 하부에 배치하고, 리드 얼라인 마크(L_AM)와 제2 방향(DR2) 중첩되고, 제2 방향(DR2) 장변을 갖는 더미 리드 단자(D_LE_4)를 리드 얼라인 마크(L_AM)의 제2 방향(DR2) 상부 및/또는 하부에 배치하였다는 점에서, 일 실시예에 따른 표시 장치(1)와 차이가 있다.
더욱 구체적을 설명하면, 본 실시예에 따른 더미 패드 단자(D_PE_4)는 일 실시예에 따른 더미 패드 단자(D_PE) 뿐만 아니라, 패널 얼라인 마크(P_AM)와 제2 방향(DR2) 중첩되고, 제2 방향(DR2) 장변을 갖고, 패널 얼라인 마크(P_AM)의 제2 방향(DR2) 상부 및/또는 하부에 배치된 더미 패드 단자(D_PE_4a, D_PE_4b)를 더 포함할 수 있다.
마찬가지로, 더미 리드 단자(D_LE_4)는 일 실시예에 따른 더미 리드 단자(D_LE) 뿐만 아니라, 리드 얼라인 마크(L_AM)와 제2 방향(DR2) 중첩되고, 제2 방향(DR2) 장변을 갖고, 리드 얼라인 마크(L_AM)의 제2 방향(DR2) 상부 및/또는 하부에 배치된 더미 리드 단자(D_LE_4a, D_LE_4b)를 더 포함할 수 있다.
도 16은 또 다른 실시예에 따른 제1 및 제2 회로 기판의 평면 배치도이고, 도 17은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 16 및 도 17을 참조하면, 본 실시예에 따른 제1 회로 기판(300_5)은 제2 회로 영역(CA2)에 더미 리드 단자(D_LE3, D_LE4)를 더 포함하고, 제2 회로 기판(400_1)은 베이스 회로 기판(310)의 일면에 회로 얼라인 마크(C_AM) 및 더미 회로 패드 단자(D_C_PE)를 더 포함한다는 점에서 일 실시예에 따른 표시 장치와(1) 차이가 있다.
제3 더미 리드 단자(D_LE3) 및 제4 더미 리드 단자(D_LE4)의 형상 및 재질은 일 실시예에 따른 더미 리드 단자(D_LE1)와 실질적으로 동일하다.
회로 패드 단자(C_PE)는 패널 패드 단자(P_PE)의 예시된 물질 중에서 선택될 수 있다.
회로 패드 단자(C_PE)는 회로 패드 영역(C_PA)의 중심부에 배치될 수 있다. 미도시되었지만, 회로 패드 단자(C_PE)는 제2 회로 기판(400_1)이 포함하는 제어부와 전기적으로 연결될 수 있다.
회로 패드 단자(C_PE)는 상술한 패널 패드 단자(P_PE)와 실질적으로 동일한 평면 형상을 가질 수 있다. 다만, 리드 단자(LE1, LE2)의 평면상 크기는 회로 패드 단자(C_PE)의 평면상 크기보다 작을 수 있다.
회로 얼라인 마크(C_AM)는 제1 및 제2 회로 얼라인 마크(C_AM)를 포함할 수 있다. 회로 얼라인 마크(C_AM)는 회로 패드 단자(C_PE)를 사이에 두고 이격하여 배치될 수 있다.
회로 얼라인 마크(C_AM)는 회로 패드 단자(C_PE)의 양 측에 각각 배치되고, 회로 패드 단자(C_PE)를 표식할 수 있다. 또한, 회로 얼라인 마크(C_AM)는 리드 얼라인 마크(L_AM)와 두께 방향으로 중첩 배치되고, 제2 리드 단자(LE2)를 회로 패드 단자(C_PE)와 두께 방향으로 대응되도록 얼라인(align) 시킬 수 있다.
회로 얼라인 마크(C_AM)는 회로 패드 단자(C_PE)와 동일 또는 유사한 적층 구조를 가지고, 동일한 물질로 이루어질 수 있다.
도면에서, 회로 얼라인 마크(C_AM)는 상술한 리드 얼라인 마크(L_AM)와 동일한 형상을 가질 수 있다. 다만, 이에 제한되지 않고 회로 얼라인 마크(C_AM)는 리드 얼라인 마크(L_AM)와 상이한 형상일 가질 수 있다. 다만 이 경우에도 회로 얼라인 마크(C_AM)는 리드 얼라인 마크(L_AM)와 얼라인되기 위한 형상을 가질 수 있다.
도면에서는 각각 하나의 제1 및 제2 회로 얼라인 마크(C_AM1- C_AM2)가 도시되었지만, 이에 제한되지 않고 2개 이상일 수 있다.
회로 얼라인 마크(C_AM)는 회로 패드 단자(C_PE)와 달리, 플로팅(floating)될 수 있다.
더미 회로 패드 단자(D_C_PE)는 회로 베이스 기판(410)의 장변(회로 베이스 기판(410)의 테두리)에 인접하여 배치될 수 있다. 더미 회로 패드 단자(D_C_PE)는 제1 회로 얼라인 마크(C_AM1)와 회로 베이스 기판(410)의 일 장변 사이에 배치된 제1 더미 회로 패드 단자(D_C_PE1) 및 제2 회로 얼라인 마크(C_AM2)와 회로 베이스 기판(410)의 타 장변 사이에 배치된 제2 더미 회로 패드 단자(D_C_PE2)를 포함할 수 있다. 더미 회로 패드 단자(D_C_PE)는 회로 얼라인 마크(C_AM)를 사이에 두고 회로 패드 단자(C_PE)와 이격되어 배치될 수 있다.
더미 회로 패드 단자(D_C_PE)는 상술한 회로 패드 단자(C_PE)와 실질적으로 평면 형상이 동일할 수 있으나, 이에 제한되지 않는다.
도면에서는 각각 세 개의 제1 및 제2 더미 회로 패드 단자(D_C_PE1, D_C_PE2)가 도시되었지만, 이에 제한되지 않고 제1 및 제2 더미 회로 패드 단자(D_C_PE1, D_C_PE2)는 2개, 또는 4개 이상일 수 있다.
더미 회로 패드 단자(D_C_PE)는 회로 패드 단자(D_C_PE)와 달리, 플로팅(floating)될 수 있다.
본 실시예에서 제2 리드 단자(LE2)는 초음파 본딩을 통해 회로 패드 단자(C_PE)와 직접 결합될 수 있다. 더미 회로 패드 단자(D_C_PE) 역시, 초음파 본딩을 통해 더미 리드 단자(D_LE)와 직접 결합될 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 표시 영역, 및 상기 표시 영역 주변에 배치된 패드 영역을 포함하는 표시 패널;
    상기 패드 영역에 부착되는 회로 기판을 포함하되,
    상기 패드 영역은 상기 표시 영역을 지나는 제1 신호 배선과 전기적으로 연결된 적어도 하나의 신호 패드 단자, 및 상기 제1 신호 배선과 분리된 적어도 하나의 더미 패드 단자를 포함하고,
    상기 회로 기판은 상기 신호 패드 단자와 접속되는 신호 리드 단자, 및 상기 더미 패드 단자와 접속되는 더미 리드 단자를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 회로 기판은 구동 집적 회로, 및 상기 구동 집적 회로와 상기 신호 리드 단자를 전기적으로 연결하는 제2 신호 배선을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 더미 패드 단자는 상기 구동 집적 회로와 분리되어 있는 표시 장치.
  4. 제3 항에 있어서,
    상기 신호 패드 단자, 및 상기 더미 패드 단자는 직접 접속된 표시 장치.
  5. 제1 항에 있어서,
    상기 신호 패드 단자는 복수개이고, 상기 복수의 신호 패드 단자는 제1 방향을 따라 배열되는 표시 장치.
  6. 제5 항에 있어서,
    상기 적어도 하나의 더미 패드 단자는 상기 복수의 신호 패드 단자 배열의 상기 제1 방향 일측에 배치되는 제1 더미 패드 단자를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 적어도 하나의 더미 패드 단자는 상기 복수의 신호 패드 단자 배열의 상기 제1 방향 타측에 배치되는 제2 더미 패드 단자를 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 표시 패널은 상기 신호 패드 단자 배열과 상기 제1 더미 패드 단자 사이에 배치된 제1 패드 얼라인 마크, 및 상기 신호 패드 단자 배열과 상기 제2 더미 패드 단자 사이에 배치된 제2 패드 얼라인 마크를 포함하고,
    상기 제1 및 제2 패드 얼라인 마크는 상기 신호 패드 단자와 형상이 상이한 표시 장치.
  9. 제8 항에 있어서,
    상기 회로 기판은 상기 제1 패드 얼라인 마크와 직접 접속하는 제1 리드 얼라인 마크, 및 상기 제2 패드 얼라인 마크와 직접 접속하는 제2 리드 얼라인 마크를 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 패드 얼라인 마크와 상기 제1 리드 얼라인 마크의 평면상 크기는 동일하고,
    상기 제2 패드 얼라인 마크와 상기 제2 리드 얼라인 마크의 평면상 크기는 동일한 표시 장치.
  11. 제1 항에 있어서,
    상기 더미 패드 단자는 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 중에서 선택된 제1 물질을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 더미 리드 단자는 Ag, Au 또는 Cu 중에서 선택된 제2 물질을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 더미 패드 단자 및 상기 더미 리드 단자 사이에 상기 제1 물질과 상기 제2 물질이 섞인 영역을 포함하는 표시 장치.
  14. 제1 항에 있어서,
    상기 신호 패드 단자의 두께와 상기 신호 리드 단자의 두께의 합은 상기 더미 패드 단자의 두께와 상기 더미 리드 단자의 두께의 합과 동일한 표시 장치.
  15. 제1 항에 있어서,
    상기 더미 패드 단자의 평면상 크기는 상기 더미 리드 단자의 평면상 크기보다 큰 표시 장치.
  16. 제1 항에 있어서,
    상기 더미 패드 단자는 상기 더미 리드 단자와 두께 방향으로 중첩하는 제1 영역, 및 그 주변에 배치된 제2 영역을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 영역에서 상기 더미 패드 단자와 상기 더미 리드 단자는 직접 접속된 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 영역에서 상기 더미 패드 단자와 상기 더미 리드 단자는 초음파 접합된 표시 장치.
  19. 제16 항에 있어서,
    상기 더미 패드 단자는 상기 제2 영역에서 상기 회로 기판과 마주보는 일면에 스크레치를 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 더미 패드 단자의 상기 제1 영역의 일면의 제1 거칠기는 상기 더미 패드 단자의 상기 제2 영역의 일면의 제2 거칠기보다 작은 표시 장치.
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