WO2020036330A1 - 표시 장치 - Google Patents

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고은혜
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김억수
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    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present disclosure relates to a display device.
  • LCD liquid crystal display
  • LED display light emitting diode display
  • the light emitting display device includes two electrodes and a light emitting layer interposed therebetween, in which electrons injected from a cathode, one electrode, and holes injected from an anode, the other electrode, emit a light emitting layer. Combine to form an exciton, and the exciton emits light while releasing energy.
  • the light emitting display device includes a plurality of pixels including light emitting diodes each including a cathode, an anode, and a light emitting layer, and each pixel includes a plurality of transistors and capacitors for driving the light emitting diodes.
  • the transistor includes a gate electrode, a source electrode, a drain electrode, and a semiconductor layer.
  • the semiconductor layer is an important factor in determining the characteristics of the transistor.
  • Silicon (Si) is frequently used as such a semiconductor layer. Silicon is divided into amorphous silicon and polycrystalline silicon depending on the crystalline form. Amorphous silicon has a simple manufacturing process but has a low charge mobility, which is a limitation in manufacturing a high performance transistor. Polycrystalline silicon has a high charge mobility, but requires a step of crystallizing silicon, which is complicated in manufacturing cost and process. Recently, researches on transistors using oxide semiconductors having higher electron mobility, higher ON / OFF ratios than amorphous silicon, lower costs than polycrystalline silicon, and high uniformity have been conducted.
  • Embodiments are directed to a display device in which the manufacturing process is simple and the time and cost required for the manufacturing process are reduced.
  • a display device includes a substrate, first and second transistors disposed on the substrate, and spaced apart from each other, a first electrode connected to any one of the first and second transistors, and the first electrode; An overlapping second electrode, and a light emitting layer positioned between the first electrode and the second electrode, wherein the first transistor comprises: a first semiconductor layer positioned on the substrate; a first semiconductor layer positioned on the first semiconductor layer; And a gate electrode, a first source electrode connected to the first semiconductor layer, and a first drain electrode, wherein the second transistor comprises: a second semiconductor layer positioned on the substrate; and a second semiconductor layer positioned on the second semiconductor layer. And a gate electrode, a second source electrode and a second drain electrode connected to the second semiconductor layer, wherein the first gate electrode and the second semiconductor layer are positioned on the same layer.
  • the first gate electrode may include polycrystalline silicon doped with impurities.
  • the second semiconductor layer may include polycrystalline silicon.
  • the first semiconductor layer may include an oxide semiconductor.
  • the first transistor may be connected to the first electrode.
  • the display device further includes a buffer layer positioned on the substrate, and a first gate insulating layer positioned on the first semiconductor layer, wherein the first semiconductor layer is positioned between the buffer layer and the first gate insulating layer.
  • the second semiconductor layer and the first gate electrode may be positioned on the first gate insulating layer.
  • the display device may further include a second gate insulating layer positioned on the second semiconductor layer and the first gate electrode, and the second gate electrode may be positioned on the second gate insulating layer.
  • a display device includes a substrate, first and second transistors disposed on the substrate, and spaced apart from each other, a first electrode connected to any one of the first and second transistors, and the first electrode; An overlapping second electrode, and a light emitting layer positioned between the first electrode and the second electrode, wherein the first transistor comprises: a first semiconductor layer positioned on the substrate; And a first gate electrode, a first source electrode connected to the first semiconductor layer, and a first drain electrode, wherein the second transistor comprises: a second semiconductor layer disposed on the substrate; and a second semiconductor layer disposed on the second semiconductor layer. And a gate electrode, a second source electrode and a second drain electrode connected to the second semiconductor layer, wherein the first semiconductor layer and the second gate electrode are positioned on the same layer. .
  • the first semiconductor layer may include polycrystalline silicon, and the second semiconductor layer may include an oxide semiconductor.
  • the second gate electrode may include polycrystalline silicon doped with impurities.
  • the display device may further include a buffer layer on the substrate, an insulating layer on the second semiconductor layer, and a first gate insulating layer on the first semiconductor layer, wherein the second semiconductor layer is the buffer layer. And the insulating layer, and the first semiconductor layer may be positioned between the insulating layer and the first gate insulating layer.
  • the first gate electrode may be positioned on the first gate insulating layer, and the second gate electrode may be positioned between the insulating layer and the first gate insulating layer.
  • a display device includes a substrate, first and second transistors disposed on the substrate, and spaced apart from each other, a first electrode connected to any one of the first and second transistors, and the first electrode; An overlapping second electrode, and a light emitting layer positioned between the first electrode and the second electrode, wherein the first transistor comprises: a first gate electrode disposed on the substrate; A first semiconductor layer, a first source electrode and a first drain electrode connected to the first semiconductor layer, and the second transistor includes: a second semiconductor layer disposed on the substrate; and a second semiconductor layer disposed on the second semiconductor layer. And a gate electrode, a second source electrode and a second drain electrode connected to the second semiconductor layer, wherein the first gate electrode and the second semiconductor layer are positioned on the same layer.
  • the first gate electrode may include polycrystalline silicon doped with impurities.
  • the first semiconductor layer may include an oxide semiconductor.
  • the second semiconductor layer may include polycrystalline silicon.
  • An auxiliary metal layer may be further disposed on the first semiconductor layer, and the auxiliary metal layer may be positioned on the same layer as the second gate electrode.
  • the auxiliary metal layer may be positioned between the first semiconductor layer and the first source electrode and between the first semiconductor layer and the first drain electrode.
  • the auxiliary metal layer may directly contact the first semiconductor layer.
  • the semiconductor device may further include a buffer layer on the substrate, and a gate insulating layer on the buffer layer, and the first gate electrode and the second semiconductor layer may be positioned between the buffer layer and the gate insulating layer.
  • the display device can provide a display device having a simple manufacturing process, which can reduce time and cost required for the manufacturing process.
  • FIG. 1 is a cross-sectional view of a portion of a display device according to an exemplary embodiment.
  • FIG. 2 is a cross-sectional view of a portion of a display device according to an exemplary embodiment.
  • FIG 3 is a cross-sectional view of a portion of a display device according to an exemplary embodiment.
  • FIG. 4 is a cross-sectional view of a portion of a display device according to an exemplary embodiment.
  • 5, 6, 7, and 8 are cross-sectional views of some regions of the display device according to a manufacturing process.
  • FIG. 9 is an equivalent circuit diagram of one pixel of a display device according to an exemplary embodiment.
  • planar when referred to as “planar”, it means when the target portion is viewed from above, and when referred to as “cross-section”, it means when viewed from the side of the cross section cut vertically.
  • FIG. 1 is a cross-sectional view of a portion of a display device according to an exemplary embodiment.
  • the substrate 110 includes a first region PA1 in which the first transistor Ta is located and a second region PA2 in which the second transistor Tb is located.
  • first area PA1 will be described first, and then the second area PA2 will be described.
  • the substrate 110 may include a glass substrate or a substrate in which a polymer layer and a barrier layer are alternately stacked.
  • the buffer layer 111 is positioned on the substrate 110 corresponding to the first area PA1.
  • the buffer layer 111 may include an inorganic insulating material or an organic insulating material such as silicon oxide, silicon nitride, or the like.
  • the buffer layer 111 may be a single layer or multiple layers. For example, when the buffer layer 111 is a double layer, the lower layer may include silicon nitride and the upper layer may include silicon oxide.
  • the first semiconductor layer 130a is positioned on the buffer layer 111.
  • the first semiconductor layer 130a according to the embodiment includes an oxide semiconductor.
  • the oxide semiconductor may be a metal oxide such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), or titanium (Ti), or zinc (Zn), indium (In), gallium (Ga), or tin. Combinations of metals such as (Sn), titanium (Ti), and oxides thereof. More specifically, the oxide semiconductor is zinc oxide (ZnO), zinc-tin oxide (ZTO), zinc-indium oxide (ZIO), indium oxide (InO), titanium oxide (TiO), indium-gallium-zinc oxide (IGZO) And indium-zinc-tin oxide (IZTO).
  • ZnO zinc oxide
  • ZTO zinc-tin oxide
  • ZIO zinc-indium oxide
  • ZIO zinc-indium oxide
  • InO indium oxide
  • TiO titanium oxide
  • IGZO indium-gallium-zinc oxide
  • IZTO indium-zinc-tin oxide
  • the first gate insulating layer 141 is positioned on the first semiconductor layer 130a.
  • the first gate insulating layer 141 may include an inorganic insulating material or an organic insulating material such as silicon nitride, silicon oxide, or the like.
  • the first gate electrode 154a is positioned on the first gate insulating layer 141.
  • the first gate electrode 154a overlaps the first semiconductor layer 130a.
  • the first gate electrode 154a may include polycrystalline silicon doped with impurities.
  • the first gate electrode 154a is in a conductive state as the impurities are doped in the polycrystalline silicon.
  • Impurities doped in the first gate electrode 154a may be a Group 5 element, and the first gate electrode 154a may be in an n + doped state.
  • the second gate insulating layer 142 is positioned on the first gate electrode 154a and the first gate insulating layer 141.
  • the second gate insulating layer 142 may include an inorganic insulating material or an organic insulating material such as silicon nitride, silicon oxide, or the like.
  • the storage electrode 125a is positioned on the second gate insulating layer 142.
  • the storage electrode 125a may include at least one of copper, a copper alloy, aluminum, an aluminum alloy, molybdenum, and molybdenum alloy.
  • the first gate electrode 154a and the storage electrode 125a may form a storage capacitor by overlapping in plan view with the second gate insulating layer 142 interposed therebetween.
  • the first insulating layer 160 is positioned on the storage electrode 125a and the second gate insulating layer 142.
  • the first insulating layer 160 may include an inorganic insulating material such as silicon nitride, silicon oxide, and aluminum oxide, or may include an organic insulating material.
  • the first source electrode 173a connected to the first semiconductor layer 130a including the oxide semiconductor and the first drain electrode 175a connected to the first semiconductor layer 130a are disposed on the first insulating layer 160. Located.
  • the first source electrode 173a is formed through the first contact hole 61 of the first insulating layer 160, the second gate insulating layer 142, and the first gate insulating layer 141. ).
  • the first drain electrode 175a is formed through the second contact hole 62 of the first insulating layer 160, the second gate insulating layer 142, and the first gate insulating layer 141. ).
  • the first source electrode 173a and the first drain electrode 175a may include a metal film including at least one of copper, a copper alloy, aluminum, an aluminum alloy, molybdenum, and molybdenum alloy. In some embodiments, the first source electrode 173a and the first drain electrode 175a may be a single layer or multiple layers.
  • the second insulating layer 180 is positioned on the first source electrode 173a and the first drain electrode 175a.
  • the second insulating layer 180 covers the first source electrode 173a and the first drain electrode 175a and is planarized.
  • the second insulating layer 180 may include an organic insulating material or an inorganic insulating material.
  • the pixel electrode 191 that is the first electrode is positioned on the second insulating layer 180.
  • the pixel electrode 191 may be connected to the first drain electrode 175a through a contact hole formed in the second insulating layer 180.
  • a partition wall 360 overlapping the second insulating layer 180 and a part of the pixel electrode 191 is disposed on the pixel electrode 191.
  • the partition wall 360 has an opening 365 exposing the pixel electrode 191.
  • the partition wall 360 may include an organic material, such as a polyacrylic resin, a polyimide resin, or a siloxane-based inorganic material.
  • the light emitting layer 370 which is a light emitting member, is positioned on the pixel electrode 191 exposed by the opening 365.
  • the common electrode 270 is positioned on the emission layer 370 and the partition wall 360.
  • the pixel electrode 191, the light emitting layer 370, and the common electrode 270 may form a light emitting diode.
  • the pixel electrode 191 is an anode which is a hole injection electrode
  • the common electrode 270 is a cathode which is an electron injection electrode.
  • the present exemplary embodiment is not limited thereto, and the pixel electrode 191 may be a cathode and the common electrode 270 may be an anode according to a driving method of the display device. Holes and electrons are injected into the light emitting layer 370 from the pixel electrode 191 and the common electrode 270, respectively, and light is emitted when an exciton in which the injected holes and electrons are coupled falls from the excited state to the ground state.
  • the emission layer 370 may include a low molecular weight organic material or a high molecular weight organic material such as poly 3,4-ethylenedioxythiophene (PEDOT).
  • the light emitting layer 370 may be formed of a multilayer including a light emitting layer and at least one of a hole injection layer, a hole transport layer, an electron transport layer, and an electron injection layer. In the case of including all of them, the hole injection layer may be positioned on the pixel electrode 191 as the anode, and the hole transport layer, the light emitting layer, the electron transport layer, and the electron injection layer may be sequentially stacked thereon.
  • An encapsulation layer 400 may be disposed on the common electrode 270 to protect the LED.
  • the encapsulation layer 400 may be sealed to the substrate 110 by a sealant.
  • the encapsulation layer 400 may be formed of various materials, such as glass, quartz, ceramic, polymer, and metal. Meanwhile, the encapsulation layer 400 may be formed by depositing an inorganic film and an organic film on the common electrode 270 without using a sealant.
  • the second area PA2 will be described. Detailed description of the components described in the first area PA1 will be omitted.
  • the buffer layer 111 is positioned on the substrate 110 corresponding to the second area PA2.
  • the first gate insulating layer 141 is positioned on the buffer layer 111.
  • the second semiconductor layer 157b is positioned on the first gate insulating layer 141.
  • the second semiconductor layer 157b includes polycrystalline silicon.
  • the second semiconductor layer 157b includes a source region 152b connected to the source electrode 173b to be described later, a drain region 153b connected to the drain electrode 175b to be described later, and a source region 152b and a drain region ( It includes a channel region 151b located between 153b.
  • the source region 152b and the drain region 153b are in a state in which polycrystalline silicon is doped with an impurity.
  • the impurities doped in the source region 152b and the drain region 153b may be a Group 5 element and may be in an n + doped state.
  • the second gate insulating layer 142 is disposed on the second semiconductor layer 157b and the first gate insulating layer 141.
  • the second gate electrode 124b is positioned on the second gate insulating layer 142.
  • the second gate electrode 124b overlaps the channel region 151b of the second semiconductor layer 157b.
  • the second gate electrode 124b may include at least one of copper, a copper alloy, aluminum, an aluminum alloy, molybdenum, and molybdenum alloy.
  • the first insulating layer 160 is positioned on the second gate electrode 124b and the second gate insulating layer 142.
  • the second source electrode 173b connected to the source region 152b of the second semiconductor layer 157b and the drain region 153b of the second semiconductor layer 157b are disposed on the first insulating layer 160.
  • the second drain electrode 175b is positioned.
  • the second source electrode 173b and the source region 152b are connected through the third contact hole 63 of the first insulating layer 160 and the second gate insulating layer 142.
  • the second drain electrode 175b and the drain region 153b are connected through the fourth contact hole 64 of the first insulating layer 160 and the second gate insulating layer 142.
  • the second insulating layer 180, the partition 360, the common electrode 270, and the encapsulation layer 400 are sequentially formed on the second source electrode 173b and the second drain electrode 175b. It may have a stacked form.
  • the first semiconductor layer 130a is positioned between the buffer layer 111 and the first gate insulating layer 141.
  • the first gate electrode 154a and the second semiconductor layer 157b are positioned between the first gate insulating layer 141 and the second gate insulating layer 142.
  • the first gate electrode 154a and the second semiconductor layer 157b are positioned on the same layer.
  • the first gate electrode 154a and the second semiconductor layer 157b may include the same material and may be formed through the same manufacturing process.
  • the first gate electrode 154a may be formed at the same time in the process of forming the second semiconductor layer 157b, a separate gate electrode forming process is not required, and thus the manufacturing process of the display device may be simplified.
  • the first gate electrode 154a and the second semiconductor layer 157b include polycrystalline silicon.
  • the source region 152b, the drain region 153b, and the first gate electrode 154a of the second semiconductor layer 157b may include polycrystalline silicon doped with impurities.
  • the storage electrode 125a and the second gate electrode 124b are positioned between the second gate insulating layer 142 and the first insulating layer 160.
  • the storage electrode 125a and the second gate electrode 124b may be formed in the same process and may include the same material.
  • the display device may include a first transistor Ta including an oxide semiconductor and a second transistor Tb including polycrystalline silicon.
  • a first transistor Ta including an oxide semiconductor and a second transistor Tb including polycrystalline silicon.
  • the first gate electrode 154a included in the first transistor Ta may be formed through the same process as the semiconductor layer 157b included in the second transistor Tb, a manufacturing process and a stacked structure may be simplified. Can be.
  • FIGS. 2 to 4. 2, 3, and 4 are cross-sectional views of a display device according to an exemplary embodiment. Description of the same components as those of the above-described components will be omitted.
  • the substrate 110 includes a first region PA1 in which the first transistor Ta is located and a second region PA2 in which the second transistor Tb is located.
  • the first area PA1 will be described first, and then the second area PA2 will be described.
  • the buffer layer 111 is positioned on the substrate 110 corresponding to the first area PA1.
  • the insulating layer 131 is positioned on the buffer layer 111.
  • the insulating layer 131 may include an inorganic insulating material or an organic insulating material.
  • the first semiconductor layer 157a is positioned on the insulating layer 131.
  • the first semiconductor layer 157a includes polycrystalline silicon.
  • the first semiconductor layer 157a includes a source region 152a connected to a source electrode 173a, a drain region 153a connected to a drain electrode 175a, and a source region 152a and a drain region 153a. And a channel region 151a located therebetween.
  • the source region 152a and the drain region 153a are doped with impurities to form a conductive state.
  • the first gate insulating layer 141 is positioned on the insulating layer 131 and the first semiconductor layer 157a.
  • the first gate electrode 124a is positioned on the first gate insulating layer 141.
  • the first gate electrode 124a overlaps the channel region 151a of the first semiconductor layer 157a.
  • the first gate electrode 124a may include at least one of copper, a copper alloy, aluminum, an aluminum alloy, molybdenum, and molybdenum alloy.
  • the second gate insulating layer 142 is disposed on the first gate electrode 124a and the first gate insulating layer 141.
  • the storage electrode 125a is positioned on the second gate insulating layer 142. Although not shown, the storage electrode 125a may be connected to a separate driving voltage line.
  • the storage electrode 125a and the first gate electrode 124a may overlap each other with the second gate insulating layer 142 interposed therebetween, thereby forming a storage capacitor.
  • the first insulating layer 160 is positioned on the storage electrode 125a and the second gate insulating layer 142.
  • Source region 152a is connected.
  • Drain region 153a is connected.
  • the second insulating layer 180 is positioned on the first source electrode 173a and the first drain electrode 175a.
  • the pixel electrode 191 that is the first electrode is positioned on the second insulating layer 180.
  • the pixel electrode 191 may be connected to the first drain electrode 175a through a contact hole formed in the second insulating layer 180.
  • a partition wall 360 overlapping the second insulating layer 180 and a part of the pixel electrode 191 is disposed on the pixel electrode 191.
  • the light emitting layer 370 which is a light emitting member, is positioned on the pixel electrode 191 exposed by the opening 365 included in the partition 360.
  • the common electrode 270 is positioned on the emission layer 370 and the partition wall 360.
  • the pixel electrode 191, the light emitting layer 370, and the common electrode 270 may form a light emitting diode.
  • An encapsulation layer 400 may be disposed on the common electrode 270 to protect the LED.
  • the buffer layer 111 is positioned on the substrate 110, and the second semiconductor layer 130b is positioned on the buffer layer 111.
  • the second semiconductor layer 130b includes an oxide semiconductor.
  • the oxide semiconductor is a metal oxide such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), titanium (Ti), or zinc (Zn), indium (In), gallium (Ga), tin ( Sn), titanium (Ti), and the like, and a combination of oxides thereof. More specifically, the oxide semiconductor is zinc oxide (ZnO), zinc-tin oxide (ZTO), zinc-indium oxide (ZIO), indium oxide (InO), titanium oxide (TiO), indium-gallium-zinc oxide (IGZO) And indium-zinc-tin oxide (IZTO).
  • An insulating layer 131 is disposed on the second semiconductor layer 130b and the buffer layer 111.
  • the insulating layer 131 may include an inorganic insulating material or an organic insulating material.
  • the second gate electrode 154b is positioned on the insulating layer 131.
  • the second gate electrode 154b may include polycrystalline silicon doped with impurities.
  • the second gate electrode 154b is in a conductive state as the impurities are doped in the polycrystalline silicon.
  • the first gate insulating layer 141, the second gate insulating layer 142, and the first insulating layer 160 are sequentially disposed on the insulating layer 131 and the second gate electrode 154b.
  • the second source electrode 173b connected to the second semiconductor layer 130b and the second drain electrode 175b connected to the second semiconductor layer 130b are positioned on the first insulating layer 160.
  • the second source electrode 173b may be connected to the second semiconductor layer 130b through the third contact hole 63, and the second drain electrode 175b may be connected to the second semiconductor layer through the fourth contact hole 64. It may be connected to (130b).
  • the second insulating layer 180, the partition wall 360, the common electrode 270, and the encapsulation layer 400 are sequentially positioned on the second source electrode 173b and the second drain electrode 175b.
  • the second semiconductor layer 130b is positioned between the buffer layer 111 and the insulating layer 131.
  • the first semiconductor layer 157a and the second gate electrode 154b are positioned between the insulating layer 131 and the first gate insulating layer 141.
  • the first semiconductor layer 157a and the second gate electrode 154b are positioned on the same layer.
  • the first semiconductor layer 157a and the second gate electrode 154b may include the same material, and may be formed through the same manufacturing process.
  • the first semiconductor layer 157a and the second gate electrode 154b include polycrystalline silicon.
  • the source region 152a, the drain region 153a, and the second gate electrode 154b of the first semiconductor layer 157a may include polycrystalline silicon doped with impurities.
  • the second gate electrode 154b may be formed at the same time in the process of forming the first semiconductor layer 157a, a separate process of forming the gate electrode is not required, and thus the manufacturing process may be simplified.
  • the display device may include a first transistor Ta including polycrystalline silicon and a second transistor Tb including an oxide semiconductor.
  • a first transistor Ta including polycrystalline silicon and a second transistor Tb including an oxide semiconductor.
  • the semiconductor layer 157a included in the first transistor Ta and the gate electrode 154b included in the second transistor Tb may be formed through the same process, the manufacturing process and the stacked structure may be simplified. .
  • FIG. 3 A description with reference to FIG. 3 is as follows.
  • the first region PA1 in which the first transistor Ta is positioned will first be described.
  • the first gate electrode 154a is positioned on the buffer layer 111.
  • the first gate electrode 154a may include polycrystalline silicon doped with impurities.
  • the gate insulating layer 140 is positioned on the first gate electrode 154a and the buffer layer 111.
  • the first semiconductor layer 157a is positioned on the gate insulating layer 140.
  • the first semiconductor layer 157a may include an oxide semiconductor.
  • the first insulating layer 160 is positioned on the first semiconductor layer 157a.
  • the first insulating layer 160 is connected to the first semiconductor layer 130a including the oxide semiconductor through the first contact hole 61 through the first source electrode 173a and the second contact hole 62.
  • the first drain electrode 175a is connected to the first semiconductor layer 130a.
  • the second semiconductor layer 157b is positioned on the buffer layer 111 positioned on the substrate 110.
  • the second semiconductor layer 157b includes polycrystalline silicon.
  • the second semiconductor layer 157b includes a source region 152b connected to the second source electrode 173b, a drain region 153b connected to the second drain electrode 175b, and a source region 152b and a drain region ( It includes a channel region 151b located between 153b.
  • the source region 152b and the drain region 153b are in a conductive state by being doped with impurities.
  • the gate insulating layer 140 is disposed on the second semiconductor layer 157b and the buffer layer 111.
  • the second gate electrode 124b is positioned on the gate insulating layer 140.
  • the second gate electrode 124b may overlap the channel region 151b of the second semiconductor layer 157b.
  • the second gate electrode 124b may include a metal film including at least one of copper, a copper alloy, aluminum, an aluminum alloy, molybdenum, and molybdenum alloy. In some embodiments, the second gate electrode 124b may include a single layer or multiple layers.
  • the first insulating layer 160 is positioned on the second gate electrode 124b and the gate insulating layer 140.
  • the second source electrode 173b is connected to the source region 152b through the third contact hole 63 of the first insulating layer 160 and the gate insulating layer 140.
  • the second drain electrode 175b is connected to the drain region 153b through the fourth contact hole 64 of the first insulating layer 160 and the gate insulating layer 140.
  • the first gate electrode 154a and the second semiconductor layer 157b may be located between the buffer layer 111 and the gate insulating layer 140.
  • the first gate electrode 154a and the second semiconductor layer 157b are positioned on the same layer.
  • the first gate electrode 154a and the second semiconductor layer 157b may include the same material and may be formed through the same manufacturing process.
  • the first gate electrode 154a and the second semiconductor layer 157b include polycrystalline silicon.
  • the source region 152b, the drain region 153b, and the first gate electrode 154a of the second semiconductor layer 157b may be doped with impurities in polycrystalline silicon.
  • the first gate electrode 154a may be formed at the same time in the process of forming the second semiconductor layer 157b, the process may be simplified since a separate process of forming the gate electrode is not necessary.
  • FIG. 3 illustrates a configuration in which a light emitting diode is connected to the first transistor Ta in FIG. 3, but is not limited thereto and may be connected to the second transistor Tb.
  • auxiliary metal layers 126a and 127a are positioned on the first semiconductor layer 157a positioned in the first area PA.
  • the first insulating layer 160 is disposed on the auxiliary metal layers 126a and 127a.
  • the first source electrode 173a and the first drain electrode 175a are positioned on the first insulating layer 160.
  • the first source electrode 173a is connected to the auxiliary metal layer 126a through the first contact hole 61 of the first insulating layer 160.
  • the first drain electrode 175a may be connected to the auxiliary metal layer 127a through the second contact hole 62 of the first insulating layer 160.
  • the auxiliary metal layers 126a and 127a may be positioned on the same layer as the second gate electrode 124b.
  • the auxiliary metal layers 126a and 127a and the second gate electrode 124b may be positioned between the gate insulating layer 140 and the first insulating layer 160.
  • FIGS. 5 through 8 are cross-sectional views of some regions of the display device according to a manufacturing process.
  • the substrate 110 includes a first area PA1 and a second area PA2.
  • the buffer layer 111 is disposed on the entire surface of the substrate 110 to overlap the first area PA1 and the second area PA2.
  • a first semiconductor layer 130a including an oxide semiconductor is formed in the first region PA1.
  • a first gate insulating layer 141 overlapping the entire surface of the substrate 110 is formed on the buffer layer 111 and the first semiconductor layer 130a.
  • the second semiconductor layer 157b is formed on the first gate insulating layer 141 located in the second area PA2, and the first gate electrode () is formed on the gate insulating layer 141 located in the first area PA1.
  • 154a) is formed.
  • the first gate electrode 154a and the second semiconductor layer 157b are formed on the same layer.
  • the first gate electrode 154a and the second semiconductor layer 157b include polycrystalline silicon.
  • the source region 152b, the drain region 153b, and the first gate electrode 154a of the second semiconductor layer 157b may be doped with impurities in polycrystalline silicon.
  • the first gate electrode 154a may be formed at the same time in the process of forming the second semiconductor layer 157b, the process may be simplified since a separate process of forming the gate electrode is not necessary.
  • the second gate insulating layer 142 overlapping the entire surface of the substrate 110 is disposed on the first gate electrode 154a, the second semiconductor layer 157b, and the first gate insulating layer 141. Form. Then, the storage electrode 125a and the second gate electrode 124b are formed on the second gate insulating layer 142.
  • the first insulating layer 160, the second gate insulating layer 142, and the first gate insulating layer 141 may include a first contact hole 61 exposing a portion of the first semiconductor layer 130a and a second contact. It has a hole 62.
  • the first insulating layer 160 and the second gate insulating layer 142 may include a third contact hole 63 exposing a portion of the source region 152b and a fourth contact hole 64 exposing a portion of the drain region 153b.
  • a first source electrode 173a, a first drain electrode 175a, a second source electrode 173b, and a second drain electrode 175b are formed on the first insulating layer 160, and the first drain electrode 175a is formed.
  • a light emitting diode connected thereto to provide a display device as shown in FIG. 1.
  • FIG. 9 is an equivalent circuit diagram of one pixel of a display device according to an exemplary embodiment.
  • one pixel PX of the display device may include a plurality of transistors connected to a plurality of signal lines 151, 152, 153, 154, 155, 156, 171, and 172. T1, T2, T3, T4, T5, T6, T7), a storage capacitor (Cst), and a light emitting diode (LED).
  • a structure consisting of seven transistors and one capacitor is illustrated, but the embodiment is not necessarily limited thereto, and the number of transistors and the number of capacitors may be variously modified.
  • the transistors T1, T2, T3, T4, T5, T6, and T7 may include a first transistor Ta including an oxide semiconductor and a second transistor Tb including polycrystalline silicon.
  • the first transistor Ta may include a driving transistor T1, a switching transistor T2, an operation control transistor T5, and a light emission control transistor T6.
  • the second transistor Tb may include, but is not limited to, a compensation transistor T3, an initialization transistor T4, and a bypass transistor T7.
  • the signal lines 151, 152, 153, 154, 155, 156, 171, and 172 include the first scan line 151, the second scan line 152, the third scan line 153, the emission control line 154, The bypass control line 155, the initialization voltage line 156, the data line 171, and the driving voltage line 172 may be included.
  • One pixel PX includes a first scan line 151, a second scan line 152, a third scan line 153, an emission control line 154, a bypass control line 155, and an initialization voltage line 156. ),
  • the data line 171, and the driving voltage line 172 may be connected.
  • the first scan line 151 transfers the first scan signal GW1 to the switching transistor T2, and the second scan line 152 transfers the second scan signal GW2 to the compensation transistor T3.
  • the third scan line 153 may transfer the third scan signal GI to the initialization transistor T4.
  • the light emission control line 154 transfers the light emission control signal EM to the operation control transistor T5 and the light emission control transistor T6, and the bypass control line 155 bypasses the bypass transistor T7.
  • the signal GB may be transmitted.
  • the initialization voltage line 156 may transmit an initialization voltage Vint for initializing the driving transistor T1.
  • the data line 171 may transfer the data signal Dm, and the driving voltage line 172 may transfer the driving voltage ELVDD.
  • the gate electrode G1 of the driving transistor T1 is connected to one end Cst1 of the storage capacitor Cst, and the source electrode S1 of the driving transistor T1 is a driving voltage line via the operation control transistor T5. Connected to 172.
  • the drain electrode D1 of the driving transistor T1 may be electrically connected to an anode of the light emitting diode LED via the light emission control transistor T6.
  • the driving transistor T1 may receive the data signal Dm according to the switching operation of the switching transistor T2 to supply the driving current Id to the light emitting diode LED.
  • the gate electrode G2 of the switching transistor T2 is connected to the first scan line 151, the source electrode S2 of the switching transistor T2 is connected to the data line 171, and the switching transistor T2.
  • the drain electrode D2 of FIG. 7 may be connected to the source electrode S1 of the driving transistor T1 and may be connected to the driving voltage line 172 via the operation control transistor T5.
  • the switching transistor T2 is turned on according to the first scan signal GW1 received through the first scan line 151 to transmit the data signal Dm transferred to the data line 171 to the source electrode of the driving transistor T1. In operation S1, the switching operation may be performed.
  • the gate electrode G3 of the compensation transistor T3 is connected to the second scan line 152, and the source electrode S3 of the compensation transistor T3 is connected to the drain electrode D1 of the driving transistor T1. And is connected to the anode of the light emitting diode LED via the light emission control transistor T6, and the drain electrode D3 of the compensation transistor T3 is connected to the drain electrode D4 of the initialization transistor T4 and the storage.
  • One end Cst1 of the capacitor Cst and the gate electrode G1 of the driving transistor T1 may be connected together.
  • the compensation transistor T3 is turned on according to the second scan signal GW2 received through the second scan line 152 to connect the gate electrode G1 and the drain electrode D1 of the driving transistor T1 with each other.
  • the driving transistor T1 can be diode-connected.
  • the second scan signal GW2 is a signal whose level is inverted from that of the first scan signal GW1.
  • the second scan signal GW2 may be used. Is a low level, and if the first scan signal GW1 is at a low level, the second scan signal GW2 may be at a high level.
  • the gate electrode G4 of the initialization transistor T4 is connected to the third scan line 153, the source electrode S4 of the initialization transistor T4 is connected to the initialization voltage line 156, and the initialization transistor T4.
  • the drain electrode D4 may be connected to one end Cst1 of the storage capacitor Cst and the gate electrode G1 of the driving transistor T1 via the drain electrode D3 of the compensation transistor T3.
  • the initialization transistor T4 is turned on according to the third scan signal GI received through the third scan line 153 to transfer the initialization voltage Vint to the gate electrode G1 of the driving transistor T1.
  • An initialization operation for initializing the gate voltage Vg of the gate electrode G1 of the driving transistor T1 may be performed.
  • the gate electrode G5 of the operation control transistor T5 is connected to the emission control line 154, the source electrode S5 of the operation control transistor T5 is connected to the driving voltage line 172, and the operation control transistor.
  • the drain electrode D5 of the T5 may be connected to the source electrode S1 of the driving transistor T1 and the drain electrode D2 of the switching transistor T2.
  • the gate electrode G6 of the light emission control transistor T6 is connected to the light emission control line 154, and the source electrode S6 of the light emission control transistor T6 is the drain electrode D1 and the compensation of the driving transistor T1.
  • the source electrode S3 of the transistor T3 is connected, and the drain electrode D6 of the light emission control transistor T6 may be electrically connected to an anode of the light emitting diode LED.
  • the operation control transistor T5 and the light emission control transistor T6 are simultaneously turned on according to the light emission control signal EM transmitted through the light emission control line 154, and through this, the drive transistor ELVDD is diode-connected. Compensated through T1) and delivered to the light emitting diode (LED).
  • the gate electrode G7 of the bypass transistor T7 is connected to the bypass control line 155, and the source electrode S7 of the bypass transistor T7 is the drain electrode D6 of the light emission control transistor T6. And a drain electrode D7 of the bypass transistor T7 may be connected to the initialization voltage line 156 and the source electrode S4 of the initialization transistor T4 together.
  • the other end Cst2 of the storage capacitor Cst may be connected to the driving voltage line 172, and the cathode of the light emitting diode LED may be connected to the common voltage line 741 transferring the common voltage ELVSS.

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Abstract

일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나에 연결되는 제1 전극, 상기 제1 전극과 중첩하는 제2 전극, 그리고 상기 제1 전극과 제2 전극 사이에 위치하는 발광층을 포함하고, 상기 제1 트랜지스터는, 상기 기판 위에 위치하는 제1 반도체층, 상기 제1 반도체층 위에 위치하는 제1 게이트 전극, 상기 제1 반도체층에 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제2 트랜지스터는, 상기 기판 위에 위치하는 제2 반도체층, 상기 제2 반도체층 위에 위치하는 제2 게이트 전극, 상기 제2 반도체층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하며, 상기 제1 게이트 전극과 상기 제2 반도체층은 동일한 층에 위치한다.

Description

표시 장치
본 개시는 표시 장치에 관한 것이다.
일반적으로 표시 장치로는 액정 표시 장치(Liquid Crystal Display, LCD), 발광 표시 장치(Light Emitting Diode Display, LED Display) 등이 사용되고 있다.
발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 발광층을 포함하며, 하나의 전극인 캐소드(cathode)로부터 주입된 전자(electron)와 다른 전극인 애노드(anode)로부터 주입된 정공(hole)이 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
발광 표시 장치는 캐소드, 애노드 및 발광층으로 이루어진 발광 다이오드를 포함하는 복수개의 화소를 포함하며, 각 화소에는 발광 다이오드를 구동하기 위한 복수개의 트랜지스터 및 커패시터가 형성되어 있다.
트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 반도체층을 포함한다. 반도체층은 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체층으로는 규소(Si)가 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어진다. 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 트랜지스터를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다. 최근에는, 비정질 규소보다 전자 이동도가 높고 ON/OFF 비율이 높으며 다결정 규소보다 원가가 저렴하고 균일도가 높은 산화물 반도체를 이용하는 트랜지스터에 대한 연구가 진행되고 있다.
실시예들은 제조 공정이 단순하여 제조 공정에 소요되는 시간 및 비용이 절감된 표시 장치를 위한 것이다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나에 연결되는 제1 전극, 상기 제1 전극과 중첩하는 제2 전극, 그리고 상기 제1 전극과 제2 전극 사이에 위치하는 발광층을 포함하고, 상기 제1 트랜지스터는, 상기 기판 위에 위치하는 제1 반도체층, 상기 제1 반도체층 위에 위치하는 제1 게이트 전극, 상기 제1 반도체층에 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제2 트랜지스터는, 상기 기판 위에 위치하는 제2 반도체층, 상기 제2 반도체층 위에 위치하는 제2 게이트 전극, 상기 제2 반도체층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하며, 상기 제1 게이트 전극과 상기 제2 반도체층은 동일한 층에 위치한다.
상기 제1 게이트 전극은 불순물이 도핑된 다결정 실리콘을 포함할 수 있다.
상기 제2 반도체층은 다결정 실리콘을 포함할 수 있다.
상기 제1 반도체층은 산화물 반도체를 포함할 수 있다.
상기 제1 트랜지스터는 상기 제1 전극과 연결될 수 있다.
상기 표시 장치는, 상기 기판 위에 위치하는 버퍼층, 그리고 상기 제1 반도체층 위에 위치하는 제1 게이트 절연층을 더 포함하고, 상기 제1 반도체층은 상기 버퍼층과 상기 제1 게이트 절연층 사이에 위치하며, 상기 제2 반도체층과 상기 제1 게이트 전극은 상기 제1 게이트 절연층 위에 위치할 수 있다.
상기 표시 장치는 상기 제2 반도체층과 상기 제1 게이트 전극 위에 위치하는 제2 게이트 절연층을 더 포함하고, 상기 제2 게이트 전극은 상기 제2 게이트 절연층 위에 위치할 수 있다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나에 연결되는 제1 전극, 상기 제1 전극과 중첩하는 제2 전극, 그리고 상기 제1 전극과 상기 제2 전극 사이에 위치하는 발광층을 포함하고, 상기 제1 트랜지스터는, 상기 기판 위에 위치하는 제1 반도체층, 상기 제1 반도체층 위에 위치하는 제1 게이트 전극, 상기 제1 반도체층과 연결된 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제2 트랜지스터는, 상기 기판 위에 위치하는 제2 반도체층, 상기 제2 반도체층 위에 위치하는 제2 게이트 전극, 상기 제2 반도체층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하며, 상기 제1 반도체층과 상기 제2 게이트 전극은 동일한 층에 위치한다.
상기 제1 반도체층은 다결정 실리콘을 포함하고, 상기 제2 반도체층은 산화물 반도체를 포함할 수 있다.
상기 제2 게이트 전극은 불순물이 도핑된 다결정 실리콘을 포함할 수 있다.
상기 표시 장치는, 상기 기판 위에 위치하는 버퍼층, 상기 제2 반도체층 위에 위치하는 절연층, 그리고 상기 제1 반도체층 위에 위치하는 제1 게이트 절연층을 더 포함하고, 상기 제2 반도체층은 상기 버퍼층과 상기 절연층 사이에 위치하며, 상기 제1 반도체층은 상기 절연층과 상기 제1 게이트 절연층 사이에 위치할 수 있다.
상기 제1 게이트 절연층 위에 상기 제1 게이트 전극이 위치하고, 상기 절연층과 상기 제1 게이트 절연층 사이에 상기 제2 게이트 전극이 위치할 수 있다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나에 연결되는 제1 전극, 상기 제1 전극과 중첩하는 제2 전극, 그리고 상기 제1 전극과 상기 제2 전극 사이에 위치하는 발광층을 포함하고, 상기 제1 트랜지스터는, 상기 기판 위에 위치하는 제1 게이트 전극, 상기 제1 게이트 전극 위에 위치하는 제1 반도체층, 상기 제1 반도체층과 연결된 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제2 트랜지스터는, 상기 기판 위에 위치하는 제2 반도체층, 상기 제2 반도체층 위에 위치하는 제2 게이트 전극, 상기 제2 반도체층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하며, 상기 제1 게이트 전극과 상기 제2 반도체층은 동일한 층에 위치한다.
상기 제1 게이트 전극은 불순물이 도핑된 다결정 실리콘을 포함할 수 있다.
상기 제1 반도체층은 산화물 반도체를 포함할 수 있다.
상기 제2 반도체층은 다결정 실리콘을 포함할 수 있다.
상기 제1 반도체층 위에 위치하는 보조 금속층을 더 포함하고, 상기 보조 금속층은 상기 제2 게이트 전극과 동일한 층에 위치할 수 있다.
상기 보조 금속층은, 상기 제1 반도체층과 상기 제1 소스 전극 사이, 그리고 상기 제1 반도체층과 상기 제1 드레인 전극 사이에 위치할 수 있다.
상기 보조 금속층은 상기 제1 반도체층과 직접 접촉할 수 있다.
상기 기판 위에 위치하는 버퍼층, 그리고 상기 버퍼층 위에 위치하는 게이트 절연층을 더 포함하고, 상기 버퍼층과 상기 게이트 절연층 사이에 상기 제1 게이트 전극 및 상기 제2 반도체층이 위치할 수 있다.
실시예들에 따르면 제조 공정이 단순하여 제조 공정에 소요되는 시간 및 비용이 절감된 표시 장치를 제공할 수 있다.
도 1은 일 실시예에 따른 표시 장치의 일부 영역에 대한 단면도이다.
도 2는 일 실시예에 따른 표시 장치의 일부 영역에 대한 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 일부 영역에 대한 단면도이다.
도 4는 일 실시예에 따른 표시 장치의 일부 영역에 대한 단면도이다.
도 5, 도 6, 도 7 및 도 8 각각은 제조 공정에 따른 표시 장치의 일부 영역에 대한 단면도이다.
도 9는 일 실시예에 따른 표시 장치의 하나의 화소의 등가 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
그러면 일 실시예에 따른 표시 장치에 대하여 도면을 참고로 상세하게 설명한다. 이하에서는 도 1을 참조하여 일 실시예에 따른 표시 장치를 설명한다. 도 1은 일 실시예에 따른 표시 장치의 일부 영역에 대한 단면도이다.
도 1을 참조하면, 기판(110)은 제1 트랜지스터(Ta)가 위치하는 제1 영역(PA1)과 제2 트랜지스터(Tb)가 위치하는 제2 영역(PA2)을 포함한다. 우선 제1 영역(PA1)에 대해 먼저 설명하고 이후 제2 영역(PA2)에 대해 설명한다.
기판(110)은 글래스 기판을 포함하거나, 폴리머층 및 배리어층이 교번하여 적층된 기판을 포함할 수 있다.
제1 영역(PA1)에 해당하는 기판(110) 상에는 버퍼층(111)이 위치한다. 버퍼층(111)은 산화규소, 질화규소 등과 같은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 버퍼층(111)은 단일막 또는 다중막일 수 있다. 일 예로 버퍼층(111)이 이중막인 경우, 하부막은 질화규소를 포함하고 상부막은 산화규소를 포함할 수 있다.
버퍼층(111) 상에는 제1 반도체층(130a)이 위치한다. 일 실시예에 따른 제1 반도체층(130a)은 산화물 반도체를 포함한다.
상기 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 보다 구체적으로, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
제1 반도체층(130a) 위에 제1 게이트 절연층(141)이 위치한다. 제1 게이트 절연층(141)은 질화규소, 산화규소 등과 같은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다.
제1 게이트 절연층(141) 위에는 제1 게이트 전극(154a)이 위치한다. 제1 게이트 전극(154a)은 제1 반도체층(130a)과 중첩한다.
일 실시예에 따른 제1 게이트 전극(154a)은 불순물이 도핑된 다결정 실리콘을 포함한다. 제1 게이트 전극(154a)은 다결정 실리콘에 불순물이 도핑됨에 따라 도체화된 상태이다. 제1 게이트 전극(154a)에 도핑되는 불순물은 5족 원소일 수 있으며 제1 게이트 전극(154a)은 n+ 도핑된 상태일 수 있다.
제1 게이트 전극(154a) 및 제1 게이트 절연층(141) 위에는 제2 게이트 절연층(142)이 위치한다. 제2 게이트 절연층(142)은 질화규소, 산화규소 등과 같은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다.
제2 게이트 절연층(142) 위에 스토리지 전극(125a)이 위치한다. 스토리지 전극(125a)은 구리, 구리 합금, 알루미늄, 알루미늄 합금, 몰리브덴, 그리고 몰리브덴 합금 중 적어도 어느 하나를 포함할 수 있다.
제1 게이트 전극(154a)과 스토리지 전극(125a)는 제2 게이트 절연층(142)을 사이에 두고 평면상 중첩함으로써 유지 축전기를 구성할 수 있다.
스토리지 전극(125a) 및 제2 게이트 절연층(142) 위에 제1 절연층(160)이 위치한다. 제1 절연층(160)은 질화규소, 산화규소, 및 산화알루미늄 등의 무기 절연 물질을 포함하거나 유기 절연 물질을 포함할 수 있다.
제1 절연층(160) 위에는 산화물 반도체를 포함하는 제1 반도체층(130a)과 연결되는 제1 소스 전극(173a), 그리고 제1 반도체층(130a)과 연결되는 제1 드레인 전극(175a)이 위치한다.
제1 소스 전극(173a)은 제1 절연층(160), 제2 게이트 절연층(142) 및 제1 게이트 절연층(141)이 가지는 제1 접촉 구멍(61)을 통해 제1 반도체층(130a)과 연결된다. 제1 드레인 전극(175a)은 제1 절연층(160), 제2 게이트 절연층(142) 및 제1 게이트 절연층(141)이 가지는 제2 접촉 구멍(62)을 통해 제1 반도체층(130a)과 연결된다.
제1 소스 전극(173a)과 제1 드레인 전극(175a)은 구리, 구리 합금, 알루미늄, 알루미늄 합금, 몰리브덴, 및 몰리브덴 합금 중 적어도 어느 하나를 포함하는 금속막을 포함할 수 있다. 제1 소스 전극(173a)과 제1 드레인 전극(175a)은 실시예에 따라 단일막이거나 다중막을 포함할 수 있다.
제1 소스 전극(173a) 및 제1 드레인 전극(175a) 위에 제2 절연층(180)이 위치한다. 제2 절연층(180)은 제1 소스 전극(173a) 및 제1 드레인 전극(175a)을 덮어 평탄화시킨다. 제2 절연층(180)은 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다.
제2 절연층(180) 위에 제1 전극인 화소 전극(191)이 위치한다. 화소 전극(191)은 제2 절연층(180)에 형성된 접촉 구멍을 통해 제1 드레인 전극(175a)과 연결될 수 있다.
화소 전극(191) 위에 제2 절연층(180) 및 화소 전극(191)의 일부와 중첩하는 격벽(360)이 위치한다. 격벽(360)은 화소 전극(191)을 드러내는 개구부(365)를 가진다.
격벽(360)은 폴리아크릴계 수지, 폴리이미드계 수지 등의 유기물 또는 실록산 계열의 무기물을 포함할 수 있다.
개구부(365)에 의해 노출된 화소 전극(191) 위에는 발광 부재인 발광층(370)이 위치한다. 발광층(370) 및 격벽(360) 위에는 공통 전극(270)이 위치한다. 화소 전극(191), 발광층(370) 및 공통 전극(270)은 발광 다이오드를 형성할 수 있다.
여기서, 화소 전극(191)은 정공 주입 전극인 애노드이며, 공통 전극(270)은 전자 주입 전극인 캐소드가 된다. 그러나 본 실시예는 반드시 이에 한정되는 것은 아니며, 표시 장치의 구동 방법에 따라 화소 전극(191)이 캐소드가 되고, 공통 전극(270)이 애노드가 될 수도 있다. 화소 전극(191) 및 공통 전극(270)으로부터 각각 정공과 전자가 발광층(370) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저 상태로 떨어질 때 발광이 이루어진다.
발광층(370)은 저분자 유기물 또는 PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 고분자 유기물을 포함할 수 있다. 발광층(370)은 발광층과, 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층 중 하나 이상을 포함하는 다중막으로 형성될 수 있다. 이들 모두를 포함할 경우, 정공 주입층이 양극인 화소 전극(191) 상에 위치하고, 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
공통 전극(270) 상에는 발광 다이오드를 보호하는 봉지층(400)이 위치할 수 있다. 봉지층(400)은 실런트에 의해 기판(110)에 밀봉될 수 있다. 봉지층(400)은 유리, 석영, 세라믹, 폴리머, 및 금속 등 다양한 소재로 형성될 수 있다. 한편, 실런트를 사용하지 않고 공통 전극(270) 상에 무기막과 유기막을 증착하여 봉지층(400)을 형성할 수도 있다.
이하에서는 제2 영역(PA2)에 대해 설명한다. 제1 영역(PA1)에서 설명한 구성요소에 대한 자세한 설명은 생략하기로 한다.
제2 영역(PA2)에 해당하는 기판(110) 위에 버퍼층(111)이 위치한다. 그리고 버퍼층(111) 위에는 제1 게이트 절연층(141)이 위치한다.
제1 게이트 절연층(141) 위에는 제2 반도체층(157b)이 위치한다. 제2 반도체층(157b)은 다결정 실리콘을 포함한다.
제2 반도체층(157b)은 후술할 소스 전극(173b)과 연결되는 소스 영역(152b), 후술할 드레인 전극(175b)과 연결되는 드레인 영역(153b), 그리고 소스 영역(152b) 및 드레인 영역(153b) 사이에 위치하는 채널 영역(151b)을 포함한다. 소스 영역(152b) 및 드레인 영역(153b)에는 다결정 실리콘에 불순물이 도핑되어 도체화된 상태이다. 소스 영역(152b) 및 드레인 영역(153b)에 도핑되는 불순물은 5족 원소일 수 있으며 n+ 도핑된 상태일 수 있다.
제2 반도체층(157b) 및 제1 게이트 절연층(141) 위에는 제2 게이트 절연층(142)이 위치한다.
제2 게이트 절연층(142) 위에는 제2 게이트 전극(124b)이 위치한다. 제2 게이트 전극(124b)은 제2 반도체층(157b)의 채널 영역(151b)과 중첩한다.
제2 게이트 전극(124b)은 구리, 구리 합금, 알루미늄, 알루미늄 합금, 몰리브덴, 그리고 몰리브덴 합금 중 적어도 어느 하나를 포함할 수 있다.
제2 게이트 전극(124b) 및 제2 게이트 절연층(142) 위에 제1 절연층(160)이 위치한다.
제1 절연층(160) 위에는 제2 반도체층(157b)의 소스 영역(152b)과 연결되는 제2 소스 전극(173b), 그리고 제2 반도체층(157b)의 드레인 영역(153b)과 연결되는 제2 드레인 전극(175b)이 위치한다.
제1 절연층(160) 및 제2 게이트 절연층(142)이 가지는 제3 접촉 구멍(63)을 통해 제2 소스 전극(173b)과 소스 영역(152b)이 연결된다. 또한 제1 절연층(160)과 제2 게이트 절연층(142)이 가지는 제4 접촉 구멍(64)을 통해 제2 드레인 전극(175b)과 드레인 영역(153b)이 연결된다.
제2 영역(PA2)에서, 제2 소스 전극(173b) 및 제2 드레인 전극(175b) 위에는 제2 절연층(180), 격벽(360), 공통 전극(270) 및 봉지층(400)이 차례로 적층된 형태를 가질 수 있다.
이하에서는 제1 영역(PA1)에 위치하는 제1 트랜지스터(Ta)와 제2 영역(PA2)에 위치하는 제2 트랜지스터(Tb) 사이의 적층 관계에 대해 살펴본다.
일 실시예에 따른 제1 반도체층(130a)은 버퍼층(111)과 제1 게이트 절연층(141) 사이에 위치한다.
제1 게이트 전극(154a)과 제2 반도체층(157b)은 제1 게이트 절연층(141)과 제2 게이트 절연층(142) 사이에 위치한다. 제1 게이트 전극(154a)과 제2 반도체층(157b)은 동일한 층에 위치한다. 제1 게이트 전극(154a)과 제2 반도체층(157b)은 동일한 물질을 포함하고 동일한 제조 공정을 통해 형성될 수 있다.
제1 게이트 전극(154a)은 제2 반도체층(157b)을 형성하는 공정에서 동시에 형성될 수 있으므로, 별도의 게이트 전극 형성 공정이 필요하지 않아 표시 장치의 제조 공정이 단순해질 수 있다.
*제1 게이트 전극(154a)과 제2 반도체층(157b)은 다결정 실리콘을 포함한다. 또한 제2 반도체층(157b)의 소스 영역(152b), 드레인 영역(153b) 및 제1 게이트 전극(154a)은 불순물이 도핑된 다결정 실리콘을 포함할 수 있다.
제2 게이트 절연층(142)과 제1 절연층(160) 사이에 스토리지 전극(125a) 및 제2 게이트 전극(124b)이 위치한다. 스토리지 전극(125a) 및 제2 게이트 전극(124b)은 동일한 공정에서 형성될 수 있으며 동일한 물질을 포함할 수 있다.
일 실시예에 따른 표시 장치는 산화물 반도체를 포함하는 제1 트랜지스터(Ta)와 다결정 실리콘을 포함하는 제2 트랜지스터(Tb)를 포함할 수 있다. 이때 제1 트랜지스터(Ta)가 포함하는 제1 게이트 전극(154a)은 제2 트랜지스터(Tb)가 포함하는 반도체층(157b)과 동일한 공정을 통해 형성될 수 있으므로, 제조 공정 및 적층 구조가 단순화될 수 있다.
이하에서는 도 2 내지 도 4를 참조하여 일 실시예에 따른 표시 장치에 대해 설명한다. 도 2, 도 3 및 도 4 각각은 일 실시예에 따른 표시 장치의 단면도이다. 전술한 구성요소와 동일 유사한 구성요소에 대한 설명은 생략하기로 한다.
우선 도 2를 참조하면, 기판(110)은 제1 트랜지스터(Ta)가 위치하는 제1 영역(PA1)과 제2 트랜지스터(Tb)가 위치하는 제2 영역(PA2)을 포함한다. 제1 영역(PA1)에 대해 먼저 설명하고 이후 제2 영역(PA2)에 대해 설명한다.
제1 영역(PA1)에 해당하는 기판(110) 상에 버퍼층(111)이 위치한다. 버퍼층(111) 위에 절연층(131)이 위치한다. 절연층(131)은 무기 절연 물질을 포함하거나 유기 절연 물질을 포함할 수 있다.
다음 절연층(131) 위에 제1 반도체층(157a)이 위치한다. 제1 반도체층(157a)은 다결정 실리콘을 포함한다.
제1 반도체층(157a)은 후술할 소스 전극(173a)과 연결되는 소스 영역(152a), 드레인 전극(175a)과 연결되는 드레인 영역(153a), 그리고 소스 영역(152a)과 드레인 영역(153a) 사이에 위치하는 채널 영역(151a)을 포함한다. 소스 영역(152a) 및 드레인 영역(153a)에는 불순물이 도핑되어 도체화된 상태이다.
절연층(131) 및 제1 반도체층(157a) 위에 제1 게이트 절연층(141)이 위치한다.
제1 게이트 절연층(141) 위에 제1 게이트 전극(124a)이 위치한다. 제1 게이트 전극(124a)은 제1 반도체층(157a)의 채널 영역(151a)과 중첩한다. 제1 게이트 전극(124a)은 구리, 구리 합금, 알루미늄, 알루미늄 합금, 몰리브덴, 그리고 몰리브덴 합금 중 적어도 어느 하나를 포함할 수 있다.
제1 게이트 전극(124a) 및 제1 게이트 절연층(141) 위에 제2 게이트 절연층(142)이 위치한다.
제2 게이트 절연층(142) 위에 스토리지 전극(125a)이 위치한다. 본 명세서는 도시하지 않았으나 스토리지 전극(125a)은 별도의 구동 전압선 등과 연결될 수 있다.
스토리지 전극(125a)과 제1 게이트 전극(124a)은 제2 게이트 절연층(142)을 사이에 두고 서로 중첩함으로써 유지 축전기를 구성할 수 있다.
스토리지 전극(125a) 및 제2 게이트 절연층(142) 위에 제1 절연층(160)이 위치한다.
제1 절연층(160), 제2 게이트 절연층(142) 및 제1 게이트 절연층(141)이 가지는 제1 접촉 구멍(61)을 통해 제1 소스 전극(173a)과 제1 반도체층(157a)의 소스 영역(152a)이 연결된다. 제1 절연층(160), 제2 게이트 절연층(142) 및 제1 게이트 절연층(141)이 가지는 제2 접촉 구멍(62)을 통해 제1 드레인 전극(175a)과 제1 반도체층(157a)의 드레인 영역(153a)이 연결된다.
제1 소스 전극(173a) 및 제1 드레인 전극(175a) 위에 제2 절연층(180)이 위치한다.
제2 절연층(180) 위에 제1 전극인 화소 전극(191)이 위치한다. 화소 전극(191)은 제2 절연층(180)에 형성된 접촉 구멍을 통해 제1 드레인 전극(175a)과 연결될 수 있다.
화소 전극(191) 위에 제2 절연층(180) 및 화소 전극(191)의 일부와 중첩하는 격벽(360)이 위치한다. 격벽(360)이 포함하는 개구부(365)에 의해 노출된 화소 전극(191) 위에는 발광 부재인 발광층(370)이 위치한다. 발광층(370) 및 격벽(360) 위에는 공통 전극(270)이 위치한다. 화소 전극(191), 발광층(370) 및 공통 전극(270)은 발광 다이오드를 형성할 수 있다. 공통 전극(270) 상에는 발광 다이오드를 보호하는 봉지층(400)이 위치할 수 있다.
이하에서는 제2 영역(PA2)에 위치하는 제2 트랜지스터(Tb)에 대해 설명한다.
기판(110) 위에 버퍼층(111)이 위치하고, 버퍼층(111) 위에 제2 반도체층(130b)이 위치한다.
일 실시예에 따른 제2 반도체층(130b)은 산화물 반도체를 포함한다. 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 보다 구체적으로, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
제2 반도체층(130b) 및 버퍼층(111) 위에 절연층(131)이 위치한다. 절연층(131)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 절연층(131) 위에 제2 게이트 전극(154b)이 위치한다.
제2 게이트 전극(154b)은 불순물이 도핑된 다결정 실리콘을 포함할 수 있다. 제2 게이트 전극(154b)은 다결정 실리콘에 불순물이 도핑됨에 따라 도체화된 상태이다.
절연층(131) 및 제2 게이트 전극(154b) 위에 제1 게이트 절연층(141), 제2 게이트 절연층(142) 및 제1 절연층(160)이 차례로 위치한다.
제1 절연층(160) 위에는 제2 반도체층(130b)과 연결되는 제2 소스 전극(173b), 제2 반도체층(130b)과 연결되는 제2 드레인 전극(175b)이 위치한다.
제2 소스 전극(173b)은 제3 접촉 구멍(63)을 통해 제2 반도체층(130b)과 연결될 수 있으며, 제2 드레인 전극(175b)은 제4 접촉 구멍(64)을 통해 제2 반도체층(130b)과 연결될 수 있다.
제2 소스 전극(173b) 및 제2 드레인 전극(175b) 위에는 제2 절연층(180), 격벽(360), 공통 전극(270) 및 봉지층(400)이 차례로 위치한다.
이하에서는 제1 영역(PA1)에 위치하는 제1 트랜지스터(Ta)와 제2 영역(PA2)에 위치하는 제2 트랜지스터(Tb) 사이의 적층 관계에 대해 살펴본다.
제2 반도체층(130b)은 버퍼층(111)과 절연층(131) 사이에 위치한다.
제1 반도체층(157a)과 제2 게이트 전극(154b)은 절연층(131)과 제1 게이트 절연층(141) 사이에 위치한다. 제1 반도체층(157a)과 제2 게이트 전극(154b)은 동일한 층상에 위치한다. 제1 반도체층(157a)과 제2 게이트 전극(154b)은 동일한 물질을 포함할 수 있으며, 동일한 제조 공정을 통해 형성될 수 있다.
제1 반도체층(157a)과 제2 게이트 전극(154b)은 다결정 실리콘을 포함한다. 제1 반도체층(157a)의 소스 영역(152a), 드레인 영역(153a) 그리고 제2 게이트 전극(154b)은 불순물이 도핑된 다결정 실리콘을 포함할 수 있다.
제2 게이트 전극(154b)은 제1 반도체층(157a)을 형성하는 공정에서 동시에 형성될 수 있으므로 별도의 게이트 전극의 형성 공정이 필요하지 않아 제조 공정이 단순해질 수 있다.
일 실시예에 따른 표시 장치는 다결정 실리콘을 포함하는 제1 트랜지스터(Ta)와 산화물 반도체를 포함하는 제2 트랜지스터(Tb)를 포함할 수 있다. 이때 제1 트랜지스터(Ta)가 포함하는 반도체층(157a)과 제2 트랜지스터(Tb)가 포함하는 게이트 전극(154b)은 동일한 공정을 통해 형성될 수 있으므로, 제조 공정 및 적층 구조가 단순화될 수 있다.
이하에서는 도 3을 참조하여 설명한다. 도 3에서 제1 트랜지스터(Ta)가 위치하는 제1 영역(PA1)에 대해 먼저 설명한다.
도 3을 참조하면, 버퍼층(111) 위에 제1 게이트 전극(154a)이 위치한다. 제1 게이트 전극(154a)은 불순물이 도핑된 다결정 실리콘을 포함할 수 있다.
제1 게이트 전극(154a) 및 버퍼층(111) 위에 게이트 절연층(140)이 위치한다.
게이트 절연층(140) 위에 제1 반도체층(157a)이 위치한다. 일 실시예에 따른 제1 반도체층(157a)은 산화물 반도체를 포함할 수 있다.
제1 반도체층(157a) 위에는 제1 절연층(160)이 위치한다. 제1 절연층(160) 위에는 제1 접촉 구멍(61)을 통해 산화물 반도체를 포함하는 제1 반도체층(130a)과 연결되는 제1 소스 전극(173a), 그리고 제2 접촉 구멍(62)을 통해 제1 반도체층(130a)과 연결되는 제1 드레인 전극(175a)이 위치한다.
다음 제2 트랜지스터(Tb)가 위치하는 제2 영역(PA2)을 설명한다.
기판(110) 위에 위치하는 버퍼층(111) 위에 제2 반도체층(157b)이 위치한다. 제2 반도체층(157b)은 다결정 실리콘을 포함한다.
제2 반도체층(157b)은 제2 소스 전극(173b)과 연결되는 소스 영역(152b), 제2 드레인 전극(175b)과 연결되는 드레인 영역(153b), 그리고 소스 영역(152b) 및 드레인 영역(153b) 사이에 위치하는 채널 영역(151b)을 포함한다. 소스 영역(152b) 및 드레인 영역(153b)에는 불순물이 도핑되어 도체화된 상태이다.
제2 반도체층(157b) 및 버퍼층(111) 위에 게이트 절연층(140)이 위치한다. 게이트 절연층(140) 위에는 제2 게이트 전극(124b)이 위치한다. 제2 게이트 전극(124b)은 제2 반도체층(157b)의 채널 영역(151b)과 중첩할 수 있다.
제2 게이트 전극(124b)은 구리, 구리 합금, 알루미늄, 알루미늄 합금, 몰리브덴, 및 몰리브덴 합금 중 적어도 어느 하나를 포함하는 금속막을 포함할 수 있다. 제2 게이트 전극(124b)은 실시예에 따라 단일막이거나 다중막을 포함할 수 있다.
제2 게이트 전극(124b) 및 게이트 절연층(140) 위에 제1 절연층(160)이 위치한다.
제2 소스 전극(173b)은 제1 절연층(160) 및 게이트 절연층(140)이 가지는 제3 접촉 구멍(63)을 통해 소스 영역(152b)과 연결된다. 제2 드레인 전극(175b)은 제1 절연층(160) 및 게이트 절연층(140)이 가지는 제4 접촉 구멍(64)을 통해 드레인 영역(153b)과 연결된다.
일 실시예에 따른 제1 게이트 전극(154a)과 제2 반도체층(157b)은 버퍼층(111) 및 게이트 절연층(140) 사이에 위치할 수 있다. 제1 게이트 전극(154a)과 제2 반도체층(157b)은 동일한 층에 위치한다. 제1 게이트 전극(154a)과 제2 반도체층(157b)은 동일한 물질을 포함하고 동일한 제조 공정을 통해 형성될 수 있다.
제1 게이트 전극(154a)과 제2 반도체층(157b)은 다결정 실리콘을 포함한다. 또한 제2 반도체층(157b)의 소스 영역(152b), 드레인 영역(153b) 및 제1 게이트 전극(154a)은 다결정 실리콘에 불순물이 도핑된 상태일 수 있다.
제1 게이트 전극(154a)은 제2 반도체층(157b)을 형성하는 공정에서 동시에 형성될 수 있으므로, 별도의 게이트 전극의 형성 공정이 필요하지 않아 공정이 단순해질 수 있다.
본 명세서는 도 3에서 제1 트랜지스터(Ta)에 발광 다이오드가 연결되는 구성을 도시하였으나 이에 제한되지 않고 제2 트랜지스터(Tb)에 연결될 수도 있음은 물론이다.
이하 도 4를 참조하여 설명한다. 도 4를 참조하면 제1 영역(PA)에 위치하는 제1 반도체층(157a) 위에는 보조 금속층(126a, 127a)이 위치한다. 보조 금속층(126a, 127a) 위에 제1 절연층(160)이 위치한다.
제1 절연층(160) 위에 제1 소스 전극(173a) 및 제1 드레인 전극(175a)이 위치한다. 제1 소스 전극(173a)은 제1 절연층(160)이 가지는 제1 접촉 구멍(61)을 통해 보조 금속층(126a)과 연결된다. 제1 드레인 전극(175a)은 제1 절연층(160)이 가지는 제2 접촉 구멍(62)을 통해 보조 금속층(127a)과 연결될 수 있다.
보조 금속층(126a, 127a)은 제2 게이트 전극(124b)과 동일한 층에 위치할 수 있다. 보조 금속층(126a, 127a) 및 제2 게이트 전극(124b)은 게이트 절연층(140)과 제1 절연층(160) 사이에 위치할 수 있다.
이하에서는 도 5 내지 도 8을 참조하여 일 실시예에 따른 표시 장치의 제조 방법이 대해 설명한다. 도 5, 도 6, 도 7 및 도 8 각각은 제조 공정에 따른 표시 장치의 일부 영역에 대한 단면도이다.
우선 도 5에 도시된 바와 같이 기판(110)은 제1 영역(PA1) 및 제2 영역(PA2)을 포함한다. 제1 영역(PA1) 및 제2 영역(PA2)과 중첩하도록 기판(110) 전면에 버퍼층(111)이 위치한다. 또한 제1 영역(PA1)에는 산화물 반도체를 포함하는 제1 반도체층(130a)이 형성된다.
다음 도 6에 도시된 바와 같이 버퍼층(111) 및 제1 반도체층(130a) 위에 기판(110) 전면과 중첩하는 제1 게이트 절연층(141)이 형성된다.
제2 영역(PA2)에 위치하는 제1 게이트 절연층(141) 위에 제2 반도체층(157b)이 형성되고, 제1 영역(PA1)에 위치하는 게이트 절연층(141) 위에 제1 게이트 전극(154a)이 형성된다. 제1 게이트 전극(154a)과 제2 반도체층(157b)은 동일한 층상에 형성된다.
제1 게이트 전극(154a)과 제2 반도체층(157b)은 다결정 실리콘을 포함한다. 또한 제2 반도체층(157b)의 소스 영역(152b), 드레인 영역(153b) 및 제1 게이트 전극(154a)은 다결정 실리콘에 불순물이 도핑된 상태일 수 있다.
제1 게이트 전극(154a)은 제2 반도체층(157b)을 형성하는 공정에서 동시에 형성될 수 있으므로, 별도의 게이트 전극의 형성 공정이 필요하지 않아 공정이 단순해질 수 있다.
도 7에 도시된 바와 같이, 제1 게이트 전극(154a), 제2 반도체층(157b) 및 제1 게이트 절연층(141) 위에 기판(110) 전면과 중첩하는 제2 게이트 절연층(142)을 형성한다. 그리고 나서 제2 게이트 절연층(142) 위에 스토리지 전극(125a) 및 제2 게이트 전극(124b)을 형성한다.
다음 도 8에 도시된 바와 같이 기판(110) 전면과 중첩하는 제1 절연층(160)을 형성한다. 제1 절연층(160), 제2 게이트 절연층(142) 및 제1 게이트 절연층(141)은 제1 반도체층(130a)의 일부를 노출하는 제1 접촉 구멍(61), 그리고 제2 접촉 구멍(62)을 가진다. 또한 제1 절연층(160) 및 제2 게이트 절연층(142)은 소스 영역(152b) 일부를 노출하는 제3 접촉 구멍(63) 그리고 드레인 영역(153b) 일부를 노출하는 제4 접촉 구멍(64)을 가진다.
다음 제1 절연층(160) 위에 제1 소스 전극(173a), 제1 드레인 전극(175a), 제2 소스 전극(173b) 및 제2 드레인 전극(175b)를 형성하고, 제1 드레인 전극(175a)과 연결되는 발광 다이오드를 형성하여 도 1과 같은 표시 장치를 제공할 수 있다.
*이하에서는 도 9를 참조하여 일 실시예에 따른 표시 장치에 대해 설명한다. 도 9는 일 실시예에 따른 표시 장치의 하나의 화소의 등가 회로도이다.
도 9에 도시한 바와 같이, 일 실시예에 따른 표시 장치의 하나의 화소(PX)는 복수개의 신호선(151, 152, 153, 154, 155, 156, 171, 172)에 연결되는 복수개의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst), 그리고 발광 다이오드(light emitting diode, LED)를 포함할 수 있다. 본 실시예에서는 7개의 트랜지스터와 1개의 커패시터로 이루어진 구조를 도시하고 있지만, 본 실시예가 반드시 이에 한정되는 것은 아니며 트랜지스터의 수와 커패시터의 수는 다양하게 변형 가능하다.
트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 산화물 반도체를 포함하는 제1 트랜지스터(Ta)와 다결정 실리콘을 포함하는 제2 트랜지스터(Tb)를 포함할 수 있다. 제1 트랜지스터(Ta)는 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 동작 제어 트랜지스터(T5), 그리고 발광 제어 트랜지스터(T6)를 포함할 수 있다. 제2 트랜지스터(Tb)는 보상 트랜지스터(T3), 초기화 트랜지스터(T4), 그리고 바이패스 트랜지스터(T7)를 포함할 수 있으나 이에 제한되는 것은 아니다.
신호선(151, 152, 153, 154, 155, 156, 171, 172)은 제1 스캔선(151), 제2 스캔선(152), 제3 스캔선(153), 발광 제어선(154), 바이패스 제어선(155), 초기화 전압선(156), 데이터선(171), 그리고 구동 전압선(172)을 포함할 수 있다. 하나의 화소(PX)에는 제1 스캔선(151), 제2 스캔선(152), 제3 스캔선(153), 발광 제어선(154), 바이패스 제어선(155), 초기화 전압선(156), 데이터선(171), 그리고 구동 전압선(172)이 연결될 수 있다.
제1 스캔선(151)은 스위칭 트랜지스터(T2)에 제1 스캔 신호(GW1)를 전달하고, 제2 스캔선(152)은 보상 트랜지스터(T3)에 제2 스캔 신호(GW2)를 전달하며, 제3 스캔선(153)은 초기화 트랜지스터(T4)에 제3 스캔 신호(GI)를 전달할 수 있다. 그리고, 발광 제어선(154)은 동작 제어 트랜지스터(T5) 및 발광 제어 트랜지스터(T6)에 발광 제어 신호(EM)를 전달하고, 바이패스 제어선(155)은 바이패스 트랜지스터(T7)에 바이패스 신호(GB)를 전달할 수 있다. 그리고, 초기화 전압선(156)은 구동 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달할 수 있다.
데이터선(171)은 데이터 신호(Dm)를 전달하고, 구동 전압선(172)은 구동 전압(ELVDD)을 전달할 수 있다.
구동 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 일단(Cst1)과 연결되어 있고, 구동 트랜지스터(T1)의 소스 전극(S1)은 동작 제어 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 구동 트랜지스터(T1)의 드레인 전극(D1)은 발광 제어 트랜지스터(T6)를 경유하여 발광 다이오드(LED)의 애노드(anode)와 전기적으로 연결될 수 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 발광 다이오드(LED)에 구동 전류(Id)를 공급할 수 있다.
스위칭 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔선(151)과 연결되어 있고, 스위칭 트랜지스터(T2)의 소스 전극(S2)은 데이터선(171)과 연결되어 있으며, 스위칭 트랜지스터(T2)의 드레인 전극(D2)은 구동 트랜지스터(T1)의 소스 전극(S1)과 연결되어 있으면서 동작 제어 트랜지스터(T5)을 경유하여 구동 전압선(172)과 연결될 수 있다. 스위칭 트랜지스터(T2)는 제1 스캔선(151)을 통해 전달받은 제1 스캔 신호(GW1)에 따라 턴온되어 데이터선(171)으로 전달된 데이터 신호(Dm)을 구동 트랜지스터(T1)의 소스 전극(S1)으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 트랜지스터(T3)의 게이트 전극(G3)은 제2 스캔선(152)에 연결되어 있고, 보상 트랜지스터(T3)의 소스 전극(S3)은 구동 트랜지스터(T1)의 드레인 전극(D1)과 연결되어 있으면서 발광 제어 트랜지스터(T6)를 경유하여 발광 다이오드(LED)의 애노드(anode)와 연결되어 있으며, 보상 트랜지스터(T3)의 드레인 전극(D3)은 초기화 트랜지스터(T4)의 드레인 전극(D4), 스토리지 커패시터(Cst)의 일단(Cst1) 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 함께 연결될 수 있다. 이러한 보상 트랜지스터(T3)는 제2 스캔선(152)을 통해 전달받은 제2 스캔 신호(GW2)에 따라 턴 온되어 구동 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 트랜지스터(T1)를 다이오드 연결시킬 수 있다. 일 예에 따라 제2 스캔 신호(GW2)는 제1 스캔 신호(GW1)와 레벨이 반전되는 신호로서, 제1 스캔 신호(GW1)가 하이 레벨(high level)이면, 제2 스캔 신호(GW2)는 로우 레벨(low level)이고, 제1 스캔 신호(GW1)가 로우 레벨(low level)이면, 제2 스캔 신호(GW2)는 하이 레벨(high level)일 수 있다.
초기화 트랜지스터(T4)의 게이트 전극(G4)은 제3 스캔선(153)과 연결되어 있고, 초기화 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압선(156)과 연결되어 있으며, 초기화 트랜지스터(T4)의 드레인 전극(D4)은 보상 트랜지스터(T3)의 드레인 전극(D3)을 거쳐 스토리지 커패시터(Cst)의 일단(Cst1) 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 함께 연결될 수 있다. 이러한 초기화 트랜지스터(T4)는 제3 스캔선(153)을 통해 전달받은 제3 스캔 신호(GI)에 따라 턴 온되어 초기화 전압(Vint)을 구동 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 트랜지스터(T1)의 게이트 전극(G1)의 게이트 전압(Vg)을 초기화시키는 초기화 동작을 수행할 수 있다.
동작 제어 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(154)과 연결되어 있으며, 동작 제어 트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(172)와 연결되어 있고, 동작 제어 트랜지스터(T5)의 드레인 전극(D5)은 구동 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 트랜지스터(T2)의 드레인 전극(D2)에 연결될 수 있다.
발광 제어 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(154)과 연결되어 있으며, 발광 제어 트랜지스터(T6)의 소스 전극(S6)은 구동 트랜지스터(T1)의 드레인 전극(D1) 및 보상 트랜지스터(T3)의 소스 전극(S3)과 연결되어 있고, 발광 제어 트랜지스터(T6)의 드레인 전극(D6)은 발광 다이오드(LED)의 애노드(anode)와 전기적으로 연결될 수 있다. 이러한 동작 제어 트랜지스터(T5) 및 발광 제어 트랜지스터(T6)는 발광 제어선(154)을 통해 전달받은 발광 제어 신호(EM)에 따라 동시에 턴 온되고 이를 통해 구동 전압(ELVDD)이 다이오드 연결된 구동 트랜지스터(T1)를 통해 보상되어 발광 다이오드(LED)에 전달될 수 있다.
바이패스 트랜지스터(T7)의 게이트 전극(G7)은 바이패스 제어선(155)과 연결되어 있고, 바이패스 트랜지스터(T7)의 소스 전극(S7)은 발광 제어 트랜지스터(T6)의 드레인 전극(D6) 및 발광 다이오드(LED)의 애노드에 함께 연결되어 있고, 바이패스 트랜지스터(T7)의 드레인 전극(D7)은 초기화 전압선(156) 및 초기화 트랜지스터(T4)의 소스 전극(S4)에 함께 연결될 수 있다.
스토리지 커패시터(Cst)의 타단(Cst2)은 구동 전압선(172)과 연결되어 있으며, 발광 다이오드(LED)의 캐소드(cathode)는 공통 전압(ELVSS)을 전달하는 공통 전압선(741)과 연결될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 기판,
    상기 기판 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나에 연결되는 제1 전극,
    상기 제1 전극과 중첩하는 제2 전극, 그리고
    상기 제1 전극과 상기 제2 전극 사이에 위치하는 발광층을 포함하고,
    상기 제1 트랜지스터는,
    상기 기판 위에 위치하는 제1 반도체층,
    상기 제1 반도체층 위에 위치하는 제1 게이트 전극,
    상기 제1 반도체층에 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제2 트랜지스터는,
    상기 기판 위에 위치하는 제2 반도체층,
    상기 제2 반도체층 위에 위치하는 제2 게이트 전극,
    상기 제2 반도체층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하며,
    상기 제1 게이트 전극과 상기 제2 반도체층은 동일한 층에 위치하는 표시 장치.
  2. 제1항에서,
    상기 제1 게이트 전극은 불순물이 도핑된 다결정 실리콘을 포함하는 표시 장치.
  3. 제1항에서,
    상기 제2 반도체층은 다결정 실리콘을 포함하는 표시 장치.
  4. 제1항에서,
    상기 제1 반도체층은 산화물 반도체를 포함하는 표시 장치.
  5. 제1항에서,
    상기 제1 트랜지스터는 상기 제1 전극과 연결되는 표시 장치.
  6. 제1항에서,
    상기 표시 장치는,
    상기 기판 위에 위치하는 버퍼층, 그리고
    상기 제1 반도체층 위에 위치하는 제1 게이트 절연층을 더 포함하고,
    상기 제1 반도체층은 상기 버퍼층과 상기 제1 게이트 절연층 사이에 위치하며,
    상기 제2 반도체층과 상기 제1 게이트 전극은 상기 제1 게이트 절연층 위에 위치하는 표시 장치.
  7. 제6항에서,
    상기 표시 장치는 상기 제2 반도체층과 상기 제1 게이트 전극 위에 위치하는 제2 게이트 절연층을 더 포함하고,
    상기 제2 게이트 전극은 상기 제2 게이트 절연층 위에 위치하는 표시 장치.
  8. 기판,
    상기 기판 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나에 연결되는 제1 전극,
    상기 제1 전극과 중첩하는 제2 전극, 그리고
    상기 제1 전극과 상기 제2 전극 사이에 위치하는 발광층을 포함하고,
    상기 제1 트랜지스터는,
    상기 기판 위에 위치하는 제1 반도체층,
    상기 제1 반도체층 위에 위치하는 제1 게이트 전극,
    상기 제1 반도체층과 연결된 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제2 트랜지스터는,
    상기 기판 위에 위치하는 제2 반도체층,
    상기 제2 반도체층 위에 위치하는 제2 게이트 전극,
    상기 제2 반도체층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하며,
    상기 제1 반도체층과 상기 제2 게이트 전극은 동일한 층에 위치하는 표시 장치.
  9. 제8항에서,
    상기 제1 반도체층은 다결정 실리콘을 포함하고, 상기 제2 반도체층은 산화물 반도체를 포함하는 표시 장치.
  10. 제8항에서,
    상기 제2 게이트 전극은 불순물이 도핑된 다결정 실리콘을 포함하는 표시 장치.
  11. 제8항에서,
    상기 표시 장치는,
    상기 기판 위에 위치하는 버퍼층,
    상기 제2 반도체층 위에 위치하는 절연층, 그리고
    상기 제1 반도체층 위에 위치하는 제1 게이트 절연층을 더 포함하고
    상기 제2 반도체층은 상기 버퍼층과 상기 절연층 사이에 위치하며, 상기 제1 반도체층은 상기 절연층과 상기 제1 게이트 절연층 사이에 위치하는 표시 장치.
  12. 제11항에서,
    상기 제1 게이트 절연층 위에 상기 제1 게이트 전극이 위치하고,
    상기 절연층과 상기 제1 게이트 절연층 사이에 상기 제2 게이트 전극이 위치하는 표시 장치.
  13. 기판,
    상기 기판 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나에 연결되는 제1 전극,
    상기 제1 전극과 중첩하는 제2 전극, 그리고
    상기 제1 전극과 상기 제2 전극 사이에 위치하는 발광층을 포함하고,
    상기 제1 트랜지스터는,
    상기 기판 위에 위치하는 제1 게이트 전극,
    상기 제1 게이트 전극 위에 위치하는 제1 반도체층,
    상기 제1 반도체층과 연결된 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제2 트랜지스터는,
    상기 기판 위에 위치하는 제2 반도체층,
    상기 제2 반도체층 위에 위치하는 제2 게이트 전극,
    상기 제2 반도체층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하며,
    상기 제1 게이트 전극과 상기 제2 반도체층은 동일한 층에 위치하는 표시 장치.
  14. 제13항에서,
    상기 제1 게이트 전극은 불순물이 도핑된 다결정 실리콘을 포함하는 표시 장치.
  15. 제13항에서,
    상기 제1 반도체층은 산화물 반도체를 포함하는 표시 장치.
  16. 제13항에서,
    상기 제2 반도체층은 다결정 실리콘을 포함하는 표시 장치.
  17. 제13항에서,
    상기 제1 반도체층 위에 위치하는 보조 금속층을 더 포함하고,
    상기 보조 금속층은 상기 제2 게이트 전극과 동일한 층에 위치하는 표시 장치.
  18. 제17항에서,
    상기 보조 금속층은,
    상기 제1 반도체층과 상기 제1 소스 전극 사이, 그리고 상기 제1 반도체층과 상기 제1 드레인 전극 사이에 위치하는 표시 장치.
  19. 제17항에서,
    상기 보조 금속층은 상기 제1 반도체층과 직접 접촉하는 표시 장치.
  20. 제13항에서,
    상기 표시 장치는,
    상기 기판 위에 위치하는 버퍼층, 그리고
    상기 버퍼층 위에 위치하는 게이트 절연층을 더 포함하고,
    상기 버퍼층과 상기 게이트 절연층 사이에 상기 제1 게이트 전극 및 상기 제2 반도체층이 위치하는 표시 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7234380B2 (ja) * 2020-06-23 2023-03-07 武漢華星光電半導体顕示技術有限公司 アレイ基板及びその製造方法
CN111724744A (zh) * 2020-07-14 2020-09-29 武汉华星光电半导体显示技术有限公司 像素电路及显示装置
KR102842813B1 (ko) * 2021-07-13 2025-08-05 현대자동차 주식회사 반도체 모듈 및 이의 제조 방법
KR102864042B1 (ko) * 2021-10-21 2025-09-23 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시장치
EP4365955B1 (en) * 2022-11-07 2025-03-12 Imec VZW A method for forming a semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110024935A (ko) * 2009-09-03 2011-03-09 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20150051824A (ko) * 2013-11-05 2015-05-13 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 유기발광표시장치 및 박막트랜지스터 어레이 기판의 제조 방법
KR20170101203A (ko) * 2014-02-25 2017-09-05 엘지디스플레이 주식회사 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인
KR20180025354A (ko) * 2016-08-29 2018-03-09 삼성디스플레이 주식회사 유기발광 표시장치 및 이의 제조방법
KR20180026610A (ko) * 2016-09-02 2018-03-13 삼성디스플레이 주식회사 표시장치 및 그 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7723219B2 (en) 2008-02-22 2010-05-25 Applied Materials, Inc. Plasma immersion ion implantation process with reduced polysilicon gate loss and reduced particle deposition
TWI402982B (zh) * 2009-03-02 2013-07-21 Innolux Corp 影像顯示系統及其製造方法
KR101065407B1 (ko) * 2009-08-25 2011-09-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
WO2011064819A1 (ja) * 2009-11-27 2011-06-03 パナソニック株式会社 発光表示装置
US9818765B2 (en) * 2013-08-26 2017-11-14 Apple Inc. Displays with silicon and semiconducting oxide thin-film transistors
US9412799B2 (en) 2013-08-26 2016-08-09 Apple Inc. Display driver circuitry for liquid crystal displays with semiconducting-oxide thin-film transistors
KR102397873B1 (ko) * 2014-02-24 2022-05-16 엘지디스플레이 주식회사 표시장치
WO2016108473A1 (en) * 2014-12-31 2016-07-07 LG Display Co.,Ltd. Display backplane having multiple types of thin-film-transistors
US9406705B2 (en) 2014-02-25 2016-08-02 Lg Display Co., Ltd. Display backplane having multiple types of thin-film-transistors
US9489882B2 (en) 2014-02-25 2016-11-08 Lg Display Co., Ltd. Display having selective portions driven with adjustable refresh rate and method of driving the same
KR101672091B1 (ko) 2014-02-25 2016-11-02 엘지디스플레이 주식회사 복합형 박막 트랜지스터를 갖는 유기 전계 발광 표시 장치
CN105390503B (zh) * 2014-08-29 2018-12-28 乐金显示有限公司 薄膜晶体管基板及使用薄膜晶体管基板的显示装置
KR102731378B1 (ko) * 2016-08-31 2024-11-15 엘지디스플레이 주식회사 멀티 타입의 박막 트랜지스터를 포함하는 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110024935A (ko) * 2009-09-03 2011-03-09 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20150051824A (ko) * 2013-11-05 2015-05-13 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 유기발광표시장치 및 박막트랜지스터 어레이 기판의 제조 방법
KR20170101203A (ko) * 2014-02-25 2017-09-05 엘지디스플레이 주식회사 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인
KR20180025354A (ko) * 2016-08-29 2018-03-09 삼성디스플레이 주식회사 유기발광 표시장치 및 이의 제조방법
KR20180026610A (ko) * 2016-09-02 2018-03-13 삼성디스플레이 주식회사 표시장치 및 그 제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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KR102620228B1 (ko) 2024-01-02
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