WO2020054629A1 - 固体撮像素子及び電子機器 - Google Patents

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    • H03M1/56—Input signal compared with linear ramp

Definitions

  • the present disclosure relates to a solid-state imaging device and an electronic device.
  • CMOS Complementary Metal Oxide Semiconductor
  • the noise of the pixel power supply is captured, converted into a current having appropriate gain and frequency characteristics, and the current is supplied to an output resistor of a D / A converter for generating a ramp wave to generate a voltage.
  • a configuration is adopted in which the differential pair of the comparator cancels out.
  • An object of the present disclosure is to provide a solid-state imaging device and an electronic device that can remove pixel power supply noise, reduce a conversion error, and suppress a decrease in image quality even when an ultra-low voltage comparator is used as a comparator.
  • the solid-state imaging device of the present disclosure is connected to a pixel and a pixel power supply that supplies power to the pixel, and generates a first noise cancellation signal for canceling power supply noise of the pixel power supply.
  • a noise cancellation signal generation circuit that performs gain switching and polarity inversion based on a gain control signal with respect to the first noise cancellation signal and outputs the same as a second noise cancellation signal, and generates and outputs a reference signal that is a ramp signal.
  • a DA converter that converts the current of the noise cancel signal into a voltage and superimposes it on the ramp signal, and a reference signal and a pixel signal are input to the comparator body via an input capacitor connected to one terminal of the differential pair, and the pixel signal And a comparator that outputs an inverted signal having a timing according to the gain setting and the inverted timing of the comparator.
  • the noise cancellation signal generation circuit generates the first noise cancellation signal for canceling the power supply noise of the pixel power supply, and performs gain switching and polarity inversion based on the gain control signal with respect to the first noise cancellation signal. And outputs it to the DA converter as a second noise cancellation signal.
  • the D / A converter generates a reference signal, which is a ramp signal, by flowing a current output from a variable current source controlled by a digital value into an output resistor, and outputs the reference signal to a comparator.
  • the second noise cancellation signal is output to the DA converter as a current, is converted into a voltage by flowing into the output resistance of the DA converter, is superimposed on the ramp signal, and is output to the comparator.
  • the comparator inputs the reference signal and the pixel signal to the comparator main body via an input capacitor connected to one terminal of the differential pair, and outputs an inverted signal having a timing according to the pixel signal and the gain setting to the counter.
  • the counter converts the inversion timing of the comparator into a digital value and outputs the digital value.
  • the gain control unit outputs a gain control signal based on the change amount of the input capacitance to the noise cancellation signal generation circuit when performing the gain control of the comparator by changing the slope of the reference signal and the input capacitance.
  • FIG. 1 is a schematic configuration diagram illustrating an example of a solid-state imaging device according to an embodiment.
  • FIG. 4 is an explanatory diagram of a circuit configuration example of an ULV comparator.
  • FIG. 9 is an explanatory diagram of a configuration example of a PSRR correction circuit.
  • FIG. 4 is an explanatory diagram showing a relationship between a gain of a single slope AD converter and an amplitude of a ramp signal.
  • FIG. 4 is a diagram illustrating the relationship between the input capacitance on the ramp signal side, the input capacitance on the pixel signal side, and the gain of the single slope AD converter. It is explanatory drawing of an example of the floor plan of an image sensor.
  • FIG. 11 is a diagram illustrating a configuration example of an imaging device as another electronic device.
  • FIG. 11 is a diagram illustrating a configuration example of an imaging device as still another electronic device.
  • FIG. 1 is a schematic configuration diagram illustrating an example of the solid-state imaging device according to the embodiment.
  • Examples of the solid-state imaging device according to the embodiment include a CCD image sensor and a CMOS image sensor.
  • the solid-state imaging device 10 includes a pixel 11, a PSRR correction circuit 12, a DA converter 13, an ultra-low voltage (ULV) comparator 14, a gain control unit 15, and a load MOS transistor 16.
  • a plurality of pixels (for example, N rows ⁇ M columns, where N and M are integers of 2 or more) are provided in the solid-state imaging device 10 connected to the power supply unit PW to constitute a pixel array unit.
  • the pixel 11 performs photoelectric conversion of the incident light to generate a pixel signal according to the amount of received light of the incident light.
  • the pixel 11 includes a photodiode 21, a transfer transistor 22, a floating diffusion region 23, an amplification transistor 24, a selection transistor 25, and a reset transistor 26.
  • the number of the pixels 11 is equal to the number of pixels (N ⁇ M in the above-described example) constituting a pixel array unit described later provided in the image sensor. However, in FIG. Describes only one.
  • the cathode terminal of the photodiode 21 is connected to the source terminal of a transfer transistor 22 which is an N-channel MOS transistor, and the drain terminal of the transfer transistor 22 is connected to the gate terminal of an amplification transistor 24 which is an N-channel MOS transistor. It is connected. Further, the drain terminal of the reset transistor 26, which is an N-channel MOS transistor, is connected to the pixel power supply GPW, and the source terminal is connected to the gate terminal of the amplification transistor 24.
  • drain terminal of the transfer transistor 22 and the source terminal of the reset transistor 26 are commonly connected to the gate terminal of the amplification transistor 24.
  • the drain terminal of the amplification transistor 24 is connected to the pixel power supply GPW, and the source terminal is connected to the drain terminal of the selection transistor 25.
  • the source terminal of the selection transistor 25 is connected to a load MOS transistor 16 serving as a constant current source via a corresponding vertical signal line VSL (Vertical signal line).
  • the operation of the pixel 11 will be described.
  • light incident on the solid-state imaging device 10 is received by the photodiode 21 and photoelectrically converted.
  • the resulting charge is accumulated in the photodiode 21.
  • the photodiode 21 and the floating diffusion region 23 are electrically connected, and the charge of the photodiode 21 is transferred via the transfer transistor 22. Is transferred to the floating diffusion region 23, and a signal voltage is generated at the gate of the amplification transistor 24.
  • the pixel signal VSL output from the pixel 11 is an analog signal having a voltage corresponding to the amount of light received by the photodiode 21.
  • the PSRR correction circuit 12 includes a gain switching / inversion circuit 31 that performs gain switching under the control of the gain control unit 15 and that amplifies the noise cancel signal and inverts the polarity.
  • a gain switching / inversion circuit 31 that performs gain switching under the control of the gain control unit 15 and that amplifies the noise cancel signal and inverts the polarity.
  • the reason why the PSRR correction circuit 12 is provided will be described.
  • power supply noise from the pixel power supply GPW is propagated to the vertical signal line VSL via a not-shown parasitic capacitance between the nodes in the pixel, the amplification transistor 24, and the selection transistor 25.
  • the DA converter 13 has a variable current source 35 controlled by a digital value and an output resistor 36 connected in series to the variable current source 35.
  • the output of the DA converter 13 in which the variable current source 35 is controlled by the digital value is a ramp signal whose signal level changes with time, and converts the pixel signal output from the pixel 11 to A / D (Analog to Digital). ) Functions as a reference signal for conversion.
  • the DA converter 13, the ULV comparator 14, and the counter 18 function as a single-slope AD converter 17 that converts the pixel signal VSL output from the pixel 11 from an analog signal to a digital signal.
  • FIG. 2 is an explanatory diagram of a circuit configuration example of the ULV comparator.
  • the ULV comparator 14 roughly includes a pixel signal input terminal TTV to which the pixel signal VSL output from the corresponding pixel 11 is input and a reference signal input terminal TTR to which the ramp signal RAMP output from the DA converter 13 is input.
  • An input capacitance variable unit 41, a comparator main unit 42, and a reference voltage holding capacitor 43 are provided.
  • the ULV comparator 14 determines the timing based on the pixel signal level and the gain setting. And outputs an inverted signal having.
  • the AD conversion is performed by converting the inversion timing into a digital value by the counter 18.
  • various digital processes are performed on the pixel data that has been AD-converted by the ULV comparator 14.
  • the input capacitance variable unit 41 has one end connected to the pixel signal input terminal TTV, the other end connected to the capacitor C0 connected to the pixel side input terminal TIN of the comparator main unit 42, and one end connected to the reference signal input terminal TTR, A capacitor C1 having the other end connected to the pixel-side input terminal TIN of the comparator body 42, a switch SW1 having one end connected to the reference signal input terminal TTR, a switch SW2 connected in series with the switch SW1, and a switch SW2. , A switch connected in series to the switch SW3, a switch SW4 connected in series to the switch SW3, and a switch having one end connected to the switch SW4 and the other end connected to a connection point between the pixel signal input terminal TTV and the capacitor C0.
  • the capacitor C3 is connected between the connection point between the switches SW2 and SW3 and the pixel-side input terminal TIN, and the capacitor C3 is connected between the connection point between the switches SW3 and SW4 and the pixel-side input terminal TIN.
  • a capacitor C4 and a capacitor C5 connected between the connection point between the switches SW4 and SW5 and the pixel-side input terminal TIN are provided.
  • the capacitors C1 to C5 have the same capacitance, and the capacitance of the capacitor C0 is a plurality of unit capacitors corresponding to one of the capacitors C1 to C5 connected in parallel.
  • the number of capacitors C2 to C5 connected via a switch and the number of unit capacitances of the capacitor C0 in parallel can have different values depending on specifications.
  • the comparator body 42 includes a current mirror circuit including a pair of transistors T11 and T12 that controls the amount of current flowing through the pixel side current line LG and the amount of current flowing through the reference side current line LR to be equal.
  • a pair of transistors T21 and T22 forming a differential pair, a first reset switch SW11 for short-circuiting and resetting between the drain terminal and the gate terminal of the transistor T21, and a short-circuit between the drain terminal and the gate terminal of the transistor T22.
  • a current source transistor T23 one end of which is commonly connected to the source terminal of the transistor T21 and the source terminal of the transistor T22, and the source terminal of which is grounded.
  • the comparator body 42 may have a multi-stage configuration having one or more stages of post-stage amplifiers (not shown) after the differential amplifier configuration shown in FIG.
  • the gain control unit 15 outputs the gain control signal GC2 and the gain control signal GC3 when performing the gain control, and the slope of the ramp signal RAMP output from the DA converter 13 and the input capacitance in the input capacitance variable unit 41 of the ULV comparator 14. Switch. Further, the gain control unit 15 outputs a gain control signal GC1, and controls (switches) the gain of the PSRR correction circuit in order to absorb the influence of the input capacitance switching in conjunction with the switching of the input capacitance in the input capacitance variable unit 41. Thus, it is possible to surely cancel the noise of the pixel power supply.
  • FIG. 3 is an explanatory diagram of a configuration example of the PSRR correction circuit.
  • the PSRR correction circuit is configured as shown in FIG. 3 so that low power consumption and highly accurate noise correction can be realized.
  • the PSRR correction circuit 12 includes a fixed conductance bias unit 51, a bias unit 52, an input sensing unit 53, a lag phase adjustment unit 54, a leading phase adjustment unit 55, a transistor 56, a gain switching / inversion circuit 31, A gain adjuster 58 and a pixel power input terminal (noise monitor terminal) 59 are provided. Since the PSRR correction circuit having the same characteristics can take a plurality of forms (configurations), specific circuits before and after the gain switching / inversion circuit 31 may have a configuration different from that in FIG.
  • the fixed conductance bias unit 51 includes a first current mirror circuit 63 including an N-channel MOS transistor 61 and an N-channel MOS transistor 62, a second current mirror circuit 66 including a P-channel MOS transistor 64 and a P-channel MOS transistor 65, and , A pull-up resistor 67, and applies a fixed bias voltage to the bias unit 52, the input sense unit 53, and the gain switching / inverting circuit 31.
  • the current amount of the N-channel MOS transistor 62 is m times the current amount of the N-channel MOS transistor 61.
  • the gate terminals of N-channel MOS transistor 61 and N-channel MOS transistor 62 are connected to each other.
  • the source terminal of the N-channel MOS transistor 61 is grounded, and the drain terminal of the N-channel MOS transistor 61 is connected to the gate terminal of the N-channel MOS transistor 61.
  • the source terminal of N-channel MOS transistor 62 is grounded via pull-up resistor 67.
  • the sizes of the P-channel MOS transistor 64 and the P-channel MOS transistor 65 are the same. Further, the gate terminal of the P-channel MOS transistor 65 is connected to the gate terminal of the P-channel MOS transistor 64.
  • the source terminal of the P-channel MOS transistor 64 is connected to the power supply VDDH , and the drain terminal of the P-channel MOS transistor 64 is connected to the drain terminal of the N-channel MOS transistor 61.
  • the power supply VDDH may be a pixel power supply or another power supply different from the pixel power supply.
  • the source terminal of the P-channel MOS transistor 65 is connected to the power supply VDDH , and the drain terminal of the P-channel MOS transistor 65 is connected to the drain terminal of the N-channel MOS transistor 62.
  • the drain terminal of the P-channel MOS transistor 65 is also connected to the gate terminal of the P-channel MOS transistor 65.
  • the conductance of the N-channel MOS transistor 61 is constant, and the conductance is the ratio m of the parallel number of the N-channel MOS transistor 61 and the N-channel MOS transistor 62. And the resistance value of the pull-up resistor 67.
  • the bias unit 52 includes a P-channel MOS transistor 71, a switch SW21, and a capacitor (capacitance element) C11.
  • the drain terminal of the P-channel MOS transistor 71 is connected to the power supply VDDH , and the gate terminal of the P-channel MOS transistor 71 is connected to the power supply VDDH via the capacitor C11. Further, the gate terminal of the P-channel MOS transistor 71 is connected to the gate terminals of the P-channel MOS transistors 64 and 65 of the conductance fixed bias unit 51 via the switch SW21.
  • the P-channel MOS transistor 71 functions as a current source, and a common connection point between the drain terminal of the P-channel MOS transistor 71 and the drain terminal of the N-channel MOS transistor 72 and the P-channel MOS transistor 56 is provided. An electric current always flows such that the conductance of the N-channel MOS transistor 72 of the input sense unit 53 becomes a constant value.
  • the input sensing unit 53 includes an N-channel MOS transistor 72, a switch SW23, and a capacitor (capacitance element) C12.
  • the source terminal of the N-channel MOS transistor 71 is grounded, and the gate terminal of the N-channel MOS transistor 71 is connected to the pixel power input terminal via the capacitor C12.
  • the gate terminal of the N-channel MOS transistor 71 is connected to the gate terminals of the N-channel MOS transistors 61 and 62 of the fixed conductance bias unit 51 via a switch SW23 used for sample and hold.
  • the drain terminal of the N-channel MOS transistor 72 is connected to the bias unit 52 and the lag phase adjuster 54. Further, the drain terminal of the N-channel MOS transistor 72 is connected to the gate terminal of the P-channel MOS transistor 56.
  • the gate of the N-channel MOS transistor 72 is turned on.
  • the operating point of the terminal is determined. That is, in such a state, a current corresponding to the current flowing through the N-channel MOS transistor 61 of the fixed conductance bias unit 51 flows through the N-channel MOS transistor 72.
  • the AC component of the power supply noise detected at the pixel power supply input terminal 59 is extracted by the capacitor C12 functioning as a high-pass filter and input to the gate terminal of the N-channel MOS transistor 72.
  • the N-channel MOS transistor 72 receives a current including an AC component corresponding to the AC (alternating current) component of the pixel power supply noise included in the pixel power supply and a DC component determined by the N-channel MOS transistor 61.
  • the power supply noise as a voltage signal is converted into a noise cancellation signal NC0 which is a current signal.
  • the conductance of the N-channel MOS transistor 61 is always constant (fixed), the conductance of the N-channel MOS transistor 72 is also constant.
  • the conductance of the N-channel MOS transistor 72 of the input sense unit 53 is constant from the drain terminal of the P-channel MOS transistor 71 to the common connection point of the drain terminal of the N-channel MOS transistor 72 and the P-channel MOS transistor 56. A current that is a value always flows.
  • the current flowing on the P-channel MOS transistor 56 side is changed from the noise cancellation signal NC0 flowing through the N-channel MOS transistor 72 of the input sense unit 53 to the drain terminal of the N-channel MOS transistor 72 from the P-channel MOS transistor 71 of the bias unit 52. This is obtained by subtracting the current flowing to the common connection point of the P-channel MOS transistors 56.
  • ⁇ That is, the current flowing on the P-channel MOS transistor 56 side is a noise cancellation signal NC1 (corresponding to a first noise cancellation signal) in which a DC component is partially removed from the noise cancellation signal NC0 by the bias unit 52.
  • the switch SW21 is in a closed state (ON state) during a period in which noise is not canceled, and the switch SW21 is in an open state (OFF state) during a period in which noise is canceled.
  • the output noise of the fixed conductance bias unit 51 is connected to the drain terminal of the N-channel MOS transistor 72 via the P-channel MOS transistor 71 and the P-channel MOS transistor. It is output to the common connection point of the channel MOS transistors 56 and can be prevented from being superimposed on the noise cancel signal NC1. Note that the switch SW21 is not necessarily required to be provided.
  • the delay phase adjuster 54 includes a variable capacitor C13 provided between the power supply VDDH , the drain terminal of the N-channel MOS transistor 72, and a common connection point of the P-channel MOS transistor 56.
  • the lag phase adjuster 54 adjusts the lag phase of the high-frequency component of the noise cancellation signal, which is the current flowing from the P-channel MOS transistor 56 to the common connection point of the drain terminal of the N-channel MOS transistor 72 and the P-channel MOS transistor 56. .
  • variable capacitor C13 of the delay phase adjuster 54 functions as a low-pass filter, and adjusts the phase by attenuating (the gain of) the AC component of the noise cancellation signal, that is, adjusts the delay phase.
  • the cutoff frequency of the low-pass filter is determined by the capacitance of the variable capacitor C13 and the resistance component of the P-channel MOS transistor 56.
  • the advance phase adjuster 55 includes a variable capacitor C14 connected between the pixel power input terminal 59 and the gain switching / inverting circuit 31.
  • the advanced phase adjuster 55 adjusts the advanced phase of the noise cancel signal NC1, which is a current flowing from the common connection point of the drain terminal of the N-channel MOS transistor 72 and the P-channel MOS transistor 56 to the gain switching / inverting circuit 31, in a high frequency range. I do.
  • the high-pass component is propagated to the gain switching / inversion circuit 31 by connecting the gain switching / inversion circuit 31 and the pixel power supply via the variable capacitor C14.
  • variable capacitor C14 of the advance phase adjustment unit 55 functions as a high-pass filter, and performs the phase adjustment, that is, the advance phase adjustment by superimposing the high frequency component of the pixel power supply noise on the gain switching / inversion circuit 31.
  • the cutoff frequency as a high-pass filter is determined by the capacitance of the variable capacitor C14 and the apparent resistance of the gain switching / inverting circuit 31.
  • the gate terminal is commonly connected to the gate terminal of the P-channel MOS transistor 56, the source terminal is commonly connected to the power supply VDD , and the drain terminal is advanced and is common to the variable capacitor C14 of the phase adjustment unit 55.
  • a P-channel MOS transistor group 73G including a plurality of connected P-channel MOS transistors 73 connected in parallel is provided.
  • the gain switching / inverting circuit 31 has a source terminal commonly connected to the power supply VDD , a drain terminal commonly connected to a commonly connected drain terminal of the P-channel MOS transistor group 73G, and a gate terminal for switching the number of connections (not shown).
  • a P-channel MOS transistor group 74G composed of a plurality of P-channel MOS transistors 74 commonly connected to the drain terminal via a switch is provided.
  • the gain switching / inverting circuit 31 has a drain terminal connected to a common connection point between the commonly connected drain terminal of the P-channel MOS transistor group 73G and the commonly connected drain terminal of the P-channel MOS transistor group 74G, and a source terminal.
  • the commonly connected gate terminal is connected to the gate terminal of the N-channel MOS transistor 61 of the fixed conductance bias unit 51 via the switch SW22, and is constituted by a plurality of N-channel MOS transistors 75 connected in parallel.
  • an N-channel MOS transistor group 75G functioning as a current source, and a capacitor C15 having one end connected to the commonly connected gate terminal of the N-channel MOS transistor group 75G and the other end grounded. I have.
  • the number of P-channel MOS transistors 73 actually operated (the number of parallel P-channel MOS transistors 73)
  • the number of P-channel MOS transistors 74 actually operated the parallel number of P-channel MOS transistors 74
  • the number of N-channel MOS transistors 75 actually operated (parallel number of N-channel MOS transistors 75) among a plurality of parallel-connected N-channel MOS transistors 75 forming the MOS transistor group 75G is determined by the ULV And it is possible to switch in conjunction with the input capacitance switching the regulator, it has become effectively can perform gain switching of PSRR correction circuit 12.
  • the detailed gain switching in the gain switching / inverting circuit 31 will be described later in detail.
  • the configuration of the gain switching / inverting circuit 31 is an example, and the present invention can be similarly applied to another circuit having a function of inverting the polarity of a waveform and a function of switching a gain.
  • the gain adjuster 58 is connected in parallel to a plurality of commonly connected gate terminals of a plurality of parallel-connected P-channel MOS transistors constituting the P-channel MOS transistor group 74 via a connection number changeover switch (not shown).
  • a plurality of P-channel MOS transistors 76 have a gate terminal commonly connected, a source terminal commonly connected to the power supply VDD , and a drain terminal commonly connected to a connection point between the variable current source 35 and the output resistor 36 of the DA converter 13.
  • a P-channel MOS transistor group 76G including P-channel MOS transistors 76 connected in parallel is provided.
  • the gain adjuster 58 adjusts the number of parallel P-channel MOS transistors actually driven so that the noise signal and the noise cancel signal are appropriately canceled in the ULV comparator 14 (P-channel MOS transistor group). By changing the number of outputs of the multi-output current mirror formed by cooperating with 74, the gain is finely adjusted in accordance with the amplitude of the power supply noise signal.
  • the operation of the gain switching / inversion circuit 31 will be described. Since the P-channel MOS transistor group 73G of the gain switching / inverting circuit 31 functions as a multi-output type current mirror circuit in cooperation with the P-channel MOS transistor 56, the current flowing through the P-channel MOS transistor 56 by the noise cancel signal NC1. (A current having the same polarity and a size ratio corresponding to the size ratio of the transistors) flows between the source terminal and the drain terminal of the P-channel MOS transistors 73 constituting the P-channel MOS transistor group 73G. Becomes
  • the P-channel MOS transistor group 73G is formed, the current flowing between the source terminal and the drain terminal of the plurality of P-channel MOS transistors 73 that are actually operating, and the P-channel MOS transistor group 74G are formed.
  • the sum of the current flowing between the source terminal and the drain terminal of the plurality of operating P-channel MOS transistors 74 constitutes an N-channel MOS transistor group 75G functioning as a current source. It is equal to the current flowing between the drain terminal and the source terminal of the N-channel MOS transistor 75.
  • the current flowing through the P channel MOS transistor group 74G is equal to the current obtained by subtracting the current flowing through the P channel MOS transistor group 73G from the current flowing through the N channel MOS transistor group 75G.
  • the current flowing through P-channel MOS transistor group 74G has a polarity opposite to the current corresponding to noise cancel signal NC1 flowing through P-channel MOS transistor group 73G.
  • the noise canceling signal whose gain has been switched and whose polarity has been inverted (hereinafter, referred to as an inverted polarity noise canceling signal XNC1 and corresponds to a second noise canceling signal) is supplied to the DA converter 13 as a final noise canceling signal. .
  • the gain control unit 15 of the solid-state imaging device 10 switches both the slope of the ramp signal RAMP as a reference signal output from the DA converter and the input capacitance of the input capacitance variable unit 41 of the ULV comparator 14. .
  • the input capacitance of the pixel signal VSL and the input capacitance of the ramp signal RAMP are arranged on the same side as a differential pair.
  • the amount of attenuation until reaching the pair becomes larger than that of the conventional comparator due to the capacitance partial pressure.
  • the noise of the transistor is effectively increased in terms of the pixel signal VSL.
  • the amount of attenuation of the pixel signal VSL before reaching the differential pair can be reduced, and noise deterioration can be suppressed.
  • the gain control unit 15 increases the input capacitance C_RAMP on the side of the ramp signal RAMP, and The input capacitance C_VSL on the signal VSL side is reduced.
  • the gain control unit 15 decreases the input capacitance on the side of the ramp signal RAMP and decreases the input capacitance on the side of the pixel signal VSL. To increase.
  • FIG. 4 is a diagram illustrating the relationship between the gain of the single slope AD converter and the amplitude of the ramp signal.
  • FIG. 5 is an explanatory diagram showing the relationship between the input capacitance on the ramp signal side, the input capacitance on the pixel signal side, and the gain of the single slope AD converter.
  • the gain control unit 15 sets the control signal of each unit in accordance with the gain setting of the single-slope AD converter 17, thereby switching the input capacitance stepwise, and also switching the amplitude of the ramp signal RAMP accordingly. By doing so, the deterioration of noise is minimized.
  • the gain control unit 15 controls the gain switching / inversion circuit 31 of the PSRR correction circuit 12 at the same time, and changes the gain of the PSRR correction circuit according to the switching of the capacity (input capacity) of the input capacity variable unit 41 of the ULV comparator 14. Switch.
  • the gain control unit 15 controls the gain switching / inversion circuit 31 and, in parallel, among the P-channel MOS transistors 73 constituting the P-channel MOS transistor group 73G of the gain switching / inversion circuit 31, The number of P-channel MOS transistors 73 to be connected and actually driven is controlled.
  • the number of P-channel MOS transistors 74 constituting the P-channel MOS transistor group 74G is controlled to form the N-channel MOS transistor group 75G.
  • the number of N-channel MOS transistors 75 that are connected in parallel and are actually driven among the N-channel MOS transistors 75 that are being driven is controlled.
  • the P-channel MOS transistor group 73G is formed, the current flowing between the source terminal and the drain terminal of the plurality of P-channel MOS transistors 73 that are actually operating, and the P-channel MOS transistor group 74G are formed.
  • the sum of the current flowing between the source terminal and the drain terminal of the plurality of operating P-channel MOS transistors 74 constitutes an N-channel MOS transistor group 75G functioning as a current source, and the plurality of actually operating plurality of The current is equal to the current flowing between the drain terminal and the source terminal of the N-channel MOS transistor 75.
  • the PSRR correction circuit 12 monitors generation of power supply noise in the pixel power supply GPW, and cancels (corrects) power supply noise based on the power supply noise generated in the pixel power supply GPW.
  • a noise cancel signal XNC1 is generated and output to the DA converter 13.
  • the DA converter 13 generates a ramp signal RAMP, which is a reference signal whose waveform (voltage value) changes in a time-wise slope manner, and outputs the ramp signal RAMP to the ULV comparator 14. Therefore, the ramp signal RAMP output from the DA converter 13 includes the noise cancel signal XNC1 having the opposite polarity to the noise signal of the pixel power supply.
  • the PSRR correction circuit 12 cancels the power supply noise in the ULV comparator 14 by inputting the generated noise cancel signal XNC1 to the ULV comparator 14 via the DA converter 13.
  • the ramp signal RAMP which is the reference signal on which the noise cancel signal XNC1 is superimposed, is input to the ULV comparator 14, so that when the ramp signal RAMP is compared with the pixel signal VSL from the pixel 11, The power supply noise of the pixel power supply GPW superimposed on the pixel signal VSL is canceled by the noise cancel signal XNC1.
  • the single-slope AD converter 17 effectively outputs the A / D conversion result of the pixel signal VSL (after canceling the noise of the pixel power supply) as a digital pixel signal.
  • the power supply noise can be canceled with high accuracy with a simpler configuration, and thereby, a higher quality image can be obtained. Further, according to the solid-state imaging device 10, low power consumption can be realized.
  • FIG. 6 is an explanatory diagram of an example of a floor plan of the image sensor. Although various floor plans of the image sensor are conceivable, a pixel array unit 81 in which a plurality of pixels 11 are arranged is arranged on the upper chip UC.
  • the lower chip LC includes, in addition to the PSRR correction circuit 12, the DA converter 13, the ultra-low voltage (ULV) comparator 14, the gain control unit 15, the load MOS transistor 16, and the read control of the pixel array unit 81.
  • the solid-state imaging device 10 includes a pixel control circuit 82 for performing the operation, a logic block 83 that performs various controls and image processing of the entire solid-state imaging device 10, and an interface unit 84 that performs various interface operations. .
  • the PSRR correction circuit 12 needs to supply a current corresponding to the noise cancel signal XNC1 to the output resistor 36 constituting the DA converter 13, so that noise mixed due to an increase in the wiring length is mixed. In order to reduce the influence of changes in frequency and frequency characteristics, it is preferable to dispose it adjacent to the DA converter 13.
  • a plurality of ULV comparators 14 constituting the single-slope AD converter 17 are arranged at upper and lower portions in FIG. 6 of the lower chip LC, respectively, from the pixels 11 constituting the pixel array portion 81 of the upper chip UC. Since the pixel signal VSL is respectively input, the DA converter 13 which needs to supply the ramp signal RAMP to the plurality of ULV comparators 14 is preferably arranged at the center of the lower chip.
  • imaging device ⁇ Configuration example of imaging device> Furthermore, the present technology is applicable to all electronic devices that use an imaging device for a photoelectric conversion unit, such as imaging devices such as digital still cameras and video cameras, portable terminal devices having an imaging function, and copiers that use an imaging device for an image reading unit. Applicable to
  • FIG. 7 is a diagram illustrating a configuration example of an imaging device as another electronic device.
  • the imaging device 90 includes an optical system 91 including a lens group, a solid-state imaging device 10, a DSP (Digital Signal Processor) 92 as a signal processing circuit for processing imaging data, a liquid crystal display, an organic EL display, and the like.
  • a display unit 93 configured to display a captured image and various information, an operation unit 94 for a user to perform various operations such as an imaging instruction and data setting, a controller 95 for controlling the entire imaging device 90, and store image data.
  • a frame memory 96, a recording unit 97 for recording imaging data on a recording medium such as a hard disk and a memory card (not shown), and a power supply unit 98 for supplying power to the entire imaging device 90 are provided.
  • the DSP 92, the display unit 93, the operation unit 94, the controller 95, the frame memory 96, the recording unit 97, and the power supply unit 98 are connected to each other via a bus line.
  • the above-described solid-state imaging device 10 is used as an imaging device, a clear and high-quality image with low noise and low noise can be captured for a long time with low power consumption.
  • Examples of the actual mode of the imaging device 90 include a camera module for a mobile terminal device such as a video camera, a digital still camera, and a smartphone.
  • FIG. 8 is a diagram illustrating a configuration example of an imaging device as still another electronic device.
  • the imaging device 100 includes an optical system 101 including a lens group, a solid-state imaging device 10, a DSP 102 as a signal processing circuit for processing imaging data, and an interface unit 103 for performing an interface operation with an external device 110. And a frame memory 104 for storing image data.
  • the imaging device 100 of the present embodiment is configured to perform imaging under the control of the external device 110 by a power supply supplied from the external device 110.
  • a power supply supplied from the external device 110 For example, under the control of an in-vehicle ECU or the like as the external device 110, The present invention can be applied to a camera module or the like that captures a monitoring image around the vehicle by receiving power supply from the vehicle.
  • the external device 110 performs image processing on the interface unit 111 that performs an interface operation with the imaging apparatus 100 and the image data acquired via the interface unit 111, and performs the desired image data (for example, An image processing unit 112 that performs image processing for obtaining an obstacle image, a sign recognition image, and the like), a power supply unit 113 that supplies power for operation to the imaging device 100 and the external device 110, and control of the imaging device 100.
  • the imaging device 100 is provided on a peripheral surface (a front surface, a side surface, a rear surface) of a vehicle, a vehicle interior, or the like for ensuring safe driving such as automatic stop, recognizing a driver's state, and the like.
  • a peripheral surface a front surface, a side surface, a rear surface
  • Examples include an in-vehicle sensor for photographing the inside of a vehicle, a surveillance camera for remotely monitoring a running vehicle and a road, and a distance measuring device.
  • the main body of a home electric appliance can be used as the external device 110 as an imaging device for detecting and controlling the position, operation (gesture), and the like of the user. Further, it can be used for person authentication, skin photographing, and the like.
  • the present invention can also be used as an imaging device for infrared rays, ultraviolet rays, X-rays, and the like.
  • a pixel that outputs a pixel signal
  • a first noise canceling signal that is connected to a pixel power supply that supplies power to the pixel, cancels power supply noise of the pixel power supply, and performs gain switching based on a gain control signal with respect to the first noise canceling signal
  • a noise cancellation signal generation circuit that performs polarity inversion and outputs the second noise cancellation signal, a DA converter that generates and outputs a reference signal that is a ramp signal, and that converts the current of the second noise cancellation signal into a voltage and superimposes it on the ramp signal
  • a comparator that inputs the reference signal and the pixel signal to the comparator main body through an input capacitor connected to one terminal of the differential pair, and outputs an inverted signal having a timing according to the pixel signal and a gain setting
  • a counter for converting the inversion timing of the comparator into a digital value, When changing the slope of the reference signal and the input capacitance to perform gain control of the comparator,
  • the noise cancellation signal generation circuit a pixel power supply input unit to which the pixel power supply is connected, A first noise cancellation signal generation unit that converts the pixel power supply voltage input through the pixel power input unit into a current to generate the first noise cancellation signal; A gain switching / inversion circuit that performs gain switching and polarity inversion of the first noise cancellation signal based on the gain control signal;
  • the solid-state imaging device comprising: (4)
  • the gain switching / inverting circuit includes a first transistor group including a plurality of transistors connected in parallel and capable of flowing a current amount proportional to a current amount of the first noise cancellation signal; A second transistor group composed of a plurality of transistors connected in parallel to each other and connected in parallel to each other and capable of passing a predetermined constant current; and a second transistor group connected in parallel to the first transistor group.
  • a third transistor group capable of outputting a cancel signal.
  • a fourth transistor group that forms a current mirror circuit with the third transistor group and that can adjust and output the gain of the second noise cancellation signal;
  • (6) The solid-state imaging device according to any one of (3) to (5), wherein the gain switching / inverting circuit and the DA converter are disposed adjacent to or adjacent to each other.
  • the comparator is arranged at a peripheral portion of the chip,
  • the DA converter is arranged in a central portion of the chip.
  • a pixel array section in which a plurality of pixels each outputting a pixel signal are arranged in an array, A first noise canceling signal is connected to a pixel power supply that supplies power to the pixel, and cancels a power supply noise of the pixel power supply.
  • a noise cancel signal generation circuit that performs polarity inversion and outputs the result as a second noise cancel signal; a DA converter that generates and outputs a reference signal that is a ramp signal, and that converts the current of the second noise cancellation signal into a voltage and superimposes the voltage on the ramp signal; A comparator that inputs the reference signal and the pixel signal to the comparator main body via an input capacitor connected to one terminal of the differential pair, and outputs an inverted signal having a timing according to the pixel signal and a gain setting; A counter for converting the inversion timing of the comparator into a digital value; A gain control unit that outputs the gain control signal based on a change amount of the input capacitance when performing the gain control of the comparator by changing the slope of the reference signal and the input capacitance; An image data processing unit that performs processing of image data based on the output of the counter, Electronic equipment with.

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Abstract

固体撮像素子（１０）は、画素電源（ＰＷ）に接続され、生成した第１ノイズキャンセル信号（ＮＣ１）に対し、ゲイン切替及び極性反転を行って第２ノイズキャンセル信号（ＸＮＣ１）として出力するノイズキャンセル信号生成回路（１２）と、参照信号（ＲＡＭＰ）を生成し出力すると共に第２ノイズキャンセル信号（ＸＮＣ１）の電流を電圧に変えて参照信号（ＲＡＭＰ）に重畳させるＤＡ変換器（１３）と、参照信号（ＲＡＭＰ）及び画素信号（ＶＳＬ）が差動対の一方の端子に接続された入力容量を介してコンパレータ本体（４２）に入力され、画素信号（ＶＳＬ）とゲイン設定に応じた反転信号を出力するコンパレータ（１４）と、コンパレータ（１４）の反転タイミングをディジタル値に変換するカウンタ（１８）と、参照信号（ＲＡＭＰ）の傾き及び入力容量を変更してコンパレータ（１４）のゲイン制御を行うに際し、入力容量の変更量に基づくゲイン制御信号を出力するゲイン制御部（１５）と、を備える。

Description

固体撮像素子及び電子機器
　本開示は、固体撮像素子及び電子機器に関する。
　近年、半導体微細加工技術を応用したＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）イメージセンサ等の固体撮像素子がディジタルカメラやスマートフォン等において広く採用されている。
　このような撮像素子では、画素内に設けられたフォトダイオードにおいて被写体から入射した光が光電変換され、その結果得られた電荷の量に対応する電圧信号が増幅トランジスタおよび垂直信号線を介して読み出され、コンパレータによりＡＤ（Analog　to　Digital）変換される（例えば、特許文献１参照）。
　ところで、上述した撮像素子においては、画素の特性上、画素内の各ノード間につく寄生容量や増幅トランジスタを経由して垂直信号線に伝搬する画素電源のノイズが存在し、画質が低下するため、この画素電源のノイズを除去するために、ノイズ除去回路が設けられていた。
　上記従来のノイズ除去回路においては、画素電源のノイズを取り込んで、適切なゲイン及び周波数特性を有する電流に変換し、当該電流をｒａｍｐ波発生用のＤ／Ａコンバータの出力抵抗に流し込んで電圧に戻し、コンパレータの差動対で相殺する構成を採っていた。
特開２０１５－２３３１８４号公報
　しかしながら、コンパレータとして超低電圧コンパレータ（ULVCM:　Ultra　Low　Voltage　Comparator）を用いる場合には、入力容量が画素側とＤ／Ａコンバータ側で異なるとともに、差動対の同じ側に画素信号及びＤ／Ａコンバータの出力信号が入力されるため、従来のように、コンパレータの差動対で相殺する構成を採ることができないという問題点が生じる。
　本開示は、コンパレータとして超低電圧コンパレータを用いる場合でも、画素電源ノイズを除去して変換誤差を低減し、画質の低下を抑制することが可能な固体撮像素子及び電子機器を提供することを目的としている。
　上記目的を達成するために、本開示の固体撮像素子は、画素と、画素に電力を供給する画素電源に接続され、画素電源の電源ノイズをキャンセルするための第１ノイズキャンセル信号を生成し、第１ノイズキャンセル信号に対し、ゲイン制御信号に基づくゲイン切替及び極性反転を行って第２ノイズキャンセル信号として出力するノイズキャンセル信号生成回路と、ｒａｍｐ信号である参照信号を生成し出力すると共に第２ノイズキャンセル信号の電流を電圧に変えてｒａｍｐ信号に重畳させるＤＡ変換器と、参照信号及び画素信号が差動対の一方の端子に接続された入力容量を介してコンパレータ本体に入力され、画素信号とゲイン設定に応じたタイミングを持つ反転信号を出力するコンパレータと、コンパレータの反転タイミングをディジタル値に変換するカウンタと、参照信号の傾き及び入力容量を変更してコンパレータのゲイン制御を行うに際し、入力容量の変更量に基づくゲイン制御信号を出力するゲイン制御部と、を備える。
　本開示によれば、ノイズキャンセル信号生成回路は、画素電源の電源ノイズをキャンセルするための第１ノイズキャンセル信号を生成し、第１ノイズキャンセル信号に対し、ゲイン制御信号に基づくゲイン切替及び極性反転を行って第２ノイズキャンセル信号としてＤＡ変換器に出力する。
　ＤＡ変換器は、ディジタル値によって制御される可変電流源から出力した電流を出力抵抗に流し込むことによってｒａｍｐ信号である参照信号を生成しコンパレータに出力する。第２ノイズキャンセル信号は電流としてＤＡ変換器に出力され、ＤＡ変換器の出力抵抗に流し込まれることで電圧に変換され、ｒａｍｐ信号に重畳されてコンパレータに出力される。
　コンパレータは、参照信号及び画素信号が差動対の一方の端子に接続された入力容量を介してコンパレータ本体に入力され、画素信号とゲイン設定に応じたタイミングを持つ反転信号をカウンタに出力する。
　カウンタは、コンパレータの反転タイミングをディジタル値に変換して出力する。
　これらと並行してゲイン制御部は、参照信号の傾き及び入力容量を変更してコンパレータのゲイン制御を行うに際し、入力容量の変更量に基づくゲイン制御信号をノイズキャンセル信号生成回路に出力する。
実施形態の固体撮像素子の一例を示す概要構成図である。 ＵＬＶコンパレータの回路構成例の説明図である。 ＰＳＲＲ補正回路の構成例の説明図である。 シングルスロープＡＤ変換器のゲインとｒａｍｐ信号の振幅の関係説明図である。 ｒａｍｐ信号側の入力容量及び画素信号側の入力容量とシングルスロープＡＤ変換器のゲインとの関係説明図である。 撮像素子のフロアプランの一例の説明図である。 他の電子機器としての撮像装置の構成例を説明する図である。 さらに他の電子機器としての撮像装置の構成例を説明する図である。
　次に好適な実施形態について図面を参照して説明する。
　図１は、実施形態の固体撮像素子の一例を示す概要構成図である。
　実施形態の固体撮像素子としては、ＣＣＤイメージセンサ、ＣＭＯＳイメージセンサ等が挙げられる。
　固体撮像素子１０は、図１に示すように、画素１１、ＰＳＲＲ補正回路１２、ＤＡ変換器１３、超低電圧（ＵＬＶ）コンパレータ１４、ゲイン制御部１５、及び負荷ＭＯＳトランジスタ１６を備えている。
　上記構成において、画素１１は、電源部ＰＷに接続され固体撮像素子１０において、複数（例えば、Ｎ行×Ｍ列。Ｎ、Ｍは、２以上の整数）設けられて、画素アレイ部を構成している。そして、画素１１は、入射した光を光電変換して、入射光の受光量に応じた画素信号を生成する。
　例えば、画素１１は、図１に示すように、フォトダイオード２１、転送トランジスタ２２、浮遊拡散領域２３、増幅トランジスタ２４、選択トランジスタ２５及びリセットトランジスタ２６を備えている。
　次に画素１１の詳細構成について説明する。
　この画素１１は、撮像素子に設けられた後述の画素アレイ部を構成する画素の数（上述の例の場合、Ｎ×Ｍ個）だけ設けられているが、理解の容易のため、図１においては、一つだけ記載している。
　画素１１においては、フォトダイオード２１のカソード端子は、ＮチャネルＭＯＳトランジスタである転送トランジスタ２２のソース端子と接続され、転送トランジスタ２２のドレイン端子は、ＮチャネルＭＯＳトランジスタである増幅トランジスタ２４のゲート端子に接続されている。さらに、ＮチャネルＭＯＳトランジスタであるリセットトランジスタ２６のドレイン端子は画素電源ＧＰＷに接続され、ソース端子は増幅トランジスタ２４のゲート端子に接続されている。
　すなわち、転送トランジスタ２２のドレイン端子及びリセットトランジスタ２６のソース端子は、増幅トランジスタ２４のゲート端子に共通接続されている。
　また、増幅トランジスタ２４のドレイン端子は、画素電源ＧＰＷに接続され、ソース端子は、選択トランジスタ２５のドレイン端子に接続されている。
　選択トランジスタ２５のソース端子は、対応する垂直信号線ＶＳＬ（Vertical　signal　line）を介して定電流源となる負荷ＭＯＳトランジスタ１６に接続されている。
　ここで、画素１１の動作を説明する。
　撮像時には、固体撮像素子１０に入射した光がフォトダイオード２１により受光されて光電変換され、その結果得られた電荷がフォトダイオード２１に蓄積される。そして、転送トランジスタ２２のゲートに電圧が印加されて閉状態（オン状態）とされると、フォトダイオード２１と浮遊拡散領域２３が電気的に接続され、フォトダイオード２１の電荷が転送トランジスタ２２を介して浮遊拡散領域２３に転送され、増幅トランジスタ２４のゲートに信号電圧が生じる。
　この状態において、垂直信号線ＶＳＬに接続された選択トランジスタ２５のゲートに電圧が印加されて閉状態（オン状態）とされると、増幅トランジスタ２４のゲート電圧に応じた画素信号ＶＳＬが増幅トランジスタ２４、選択トランジスタ２５および垂直信号線ＶＳＬを介してＵＬＶコンパレータ１４に供給される。以下、垂直信号線を表す符号ＶＳＬを垂直信号線からＵＬＶコンパレータ１４に供給される画素信号を表す符号としても用いることにする。
　ここで、画素１１から出力される画素信号ＶＳＬは、フォトダイオード２１の受光光量に応じた大きさの電圧を有するアナログ信号である。
　また、画素１１のリセットトランジスタ２６のゲートに電圧を印加して閉状態（オン状態）とすると、浮遊拡散領域２３の電圧が電源電圧に戻り、画素信号ＶＳＬがリセット状態となる。
　ＰＳＲＲ補正回路１２は、ゲイン制御部１５の制御下でゲイン切替を行うとともに、ノイズキャンセル信号の増幅と極性反転を行うゲイン切替／反転回路３１を備えている。
　ここで、ＰＳＲＲ補正回路１２が設けられている理由について説明する。
　固体撮像素子１０においては、画素電源ＧＰＷからの電源ノイズが、画素内の各ノード間につく図示しない寄生容量や増幅トランジスタ２４や選択トランジスタ２５を介して垂直信号線ＶＳＬに伝搬される。
　このため、この電源ノイズが画素１１から出力される画素信号ＶＳＬに重畳されてＵＬＶコンパレータ１４に入力されてしまい、ＵＬＶコンパレータ１４の出力反転タイミングにずれが生じてしまい、正確な画素値を得ることができなくなってしまうこととなっていた。そこで、ＰＳＲＲ補正回路１２を設けることにより、ＵＬＶコンパレータ１４に入力される電源ノイズをキャンセル（補正）して、正しい画素値を得ている。
　ゲイン切替／反転回路３１の構成については、後に詳述する。
　ＤＡ変換器１３は、ディジタル値によって制御される可変電流源３５及び可変電流源３５に直列接続された出力抵抗３６を備えている。
　ディジタル値によって可変電流源３５を制御されたＤＡ変換器１３の出力は、時間と共に信号レベルが変化するランプ（ramp）信号であり、画素１１から出力された画素信号をＡ／Ｄ（Analog　to　Digital）変換するための参照信号として機能する。
　上記構成において、ＤＡ変換器１３、ＵＬＶコンパレータ１４及びカウンタ１８は、画素１１から出力された画素信号ＶＳＬをアナログ信号からディジタル信号へと変換するシングルスロープＡＤ変換器１７として機能している。
　次にＵＬＶコンパレータ１４について説明する。
　図２は、ＵＬＶコンパレータの回路構成例の説明図である。
　ＵＬＶコンパレータ１４は、大別すると、対応する画素１１が出力した画素信号ＶＳＬが入力される画素信号入力端子ＴＴＶ及びＤＡ変換器１３が出力したｒａｍｐ信号ＲＡＭＰが入力される参照信号入力端子ＴＴＲを有する入力容量可変部４１と、コンパレータ本体部４２と、基準電圧保持コンデンサ４３と、を備えている。
　そして、ＵＬＶコンパレータ１４は、画素信号入力端子ＴＴＶを介して入力された画素信号ＶＳＬ及び参照信号入力端子ＴＴＲを介して入力されたｒａｍｐ信号ＲＡＭＰに基づいて、画素信号レベルとゲイン設定に基づいたタイミングを持つ反転信号を出力する。その反転タイミングをカウンタ１８でディジタル値に変換することでＡＤ変換が行われる。そして、後段の画像データ処理部ＰＲＣにおいて、ＵＬＶコンパレータ１４によりＡＤ変換された画素データに各種のディジタル処理を行う。
　入力容量可変部４１は、一端が画素信号入力端子ＴＴＶに接続され、他端がコンパレータ本体部４２の画素側入力端子ＴＩＮに接続されたコンデンサＣ０と、一端が参照信号入力端子ＴＴＲに接続され、他端がコンパレータ本体部４２の画素側入力端子ＴＩＮに接続されたコンデンサＣ１と、一端が参照信号入力端子ＴＴＲに接続されたスイッチＳＷ１と、スイッチＳＷ１に直列に接続されたスイッチＳＷ２と、スイッチＳＷ２に直列に接続されたスイッチＳＷ３と、スイッチＳＷ３に直列に接続されたスイッチＳＷ４と、一端がスイッチＳＷ４に接続され、他端が画素信号入力端子ＴＴＶとコンデンサＣ０との接続点に接続されたスイッチＳＷ５と、スイッチＳＷ１及びスイッチＳＷ２の接続点と画素側入力端子ＴＩＮとの間に接続されたコンデンサＣ２と、スイッチＳＷ２及びスイッチＳＷ３の接続点と画素側入力端子ＴＩＮとの間に接続されたコンデンサＣ３と、スイッチＳＷ３及びスイッチＳＷ４の接続点と画素側入力端子ＴＩＮとの間に接続されたコンデンサＣ４と、スイッチＳＷ４及びスイッチＳＷ５の接続点と画素側入力端子ＴＩＮとの間に接続されたコンデンサＣ５と、を備えている。
　上記構成において、例えば、コンデンサＣ１～Ｃ５は、同一容量であり、コンデンサＣ０の容量は、コンデンサＣ１～Ｃ５の一つ分に相当する単位容量を複数並列接続したものとする。スイッチを介して接続されるコンデンサＣ２～Ｃ５の数や、コンデンサＣ０の単位容量の並列数は仕様によって異なる値とすることができる。
　コンパレータ本体部４２は、画素側電流ラインＬＧを流れる電流量と、参照側電流ラインＬＲを流れる電流量と、が等しくなるように制御する一対のトランジスタＴ１１及びトランジスタＴ１２で構成されたカレントミラー回路と、差動対を構成している一対のトランジスタＴ２１及びＴ２２と、トランジスタＴ２１のドレイン端子－ゲート端子間を短絡してリセットする第１リセットスイッチＳＷ１１と、トランジスタＴ２２のドレイン端子－ゲート端子間を短絡してリセットする第２リセットスイッチＳＷ１２と、一端がトランジスタＴ２１のソース端子及びトランジスタＴ２２のソース端子に共通接続され、ソース端子が接地された電流源トランジスタＴ２３と、を備えている。また、コンパレータ本体部４２は、図２に示した差動アンプ構成の後段に図示されていない一段または複数段の後段アンプを持つ複数段構成をとっていてもよい。
　ゲイン制御部１５は、ゲイン制御を行うに際し、ゲイン制御信号ＧＣ２及びゲイン制御信号ＧＣ３を出力し、ＤＡ変換器１３が出力するｒａｍｐ信号ＲＡＭＰの傾き及びＵＬＶコンパレータ１４の入力容量可変部４１における入力容量を切り替える。さらにゲイン制御部１５はゲイン制御信号ＧＣ１を出力し、入力容量可変部４１における入力容量の切り替えに連動して、入力容量切替の影響を吸収するためにＰＳＲＲ補正回路のゲインを制御（切替）し、確実に画素電源のノイズの相殺が行えるようにする。
　次にＰＳＲＲ補正回路１２の構成の詳細について説明する。
　図３は、ＰＳＲＲ補正回路の構成例の説明図である。
　本実施形態では、ＰＳＲＲ補正回路を図３に示すような構成とすることで、低消費電力化と、高精度なノイズ補正を実現できるようにした。
　ＰＳＲＲ補正回路１２は、図３に示すように、コンダクタンス固定バイアス部５１、バイアス部５２、入力センス部５３、遅れ位相調整部５４、進み位相調整部５５、トランジスタ５６、ゲイン切替／反転回路３１、ゲイン調整部５８及び画素電源入力端子（ノイズモニタ端子）５９を備えている。同じ特性を持つＰＳＲＲ補正回路は、複数の形（構成）を採りうるため、ゲイン切替／反転回路３１の前後の具体的な回路は、図３と異なる構成を採っていてもよい。
　コンダクタンス固定バイアス部５１は、ＮチャネルＭＯＳトランジスタ６１及びＮチャネルＭＯＳトランジスタ６２を備えた第１カレントミラー回路６３と、ＰチャネルＭＯＳトランジスタ６４およびＰチャネルＭＯＳトランジスタ６５を備えた第２カレントミラー回路６６と、プルアップ抵抗６７と、を有し、固定バイアス電圧をバイアス部５２、入力センス部５３及びゲイン切替／反転回路３１に印加している。
　上記構成において、ＮチャネルＭＯＳトランジスタ６２の電流量は、ＮチャネルＭＯＳトランジスタ６１の電流量のｍ倍となっている。また、ＮチャネルＭＯＳトランジスタ６１およびＮチャネルＭＯＳトランジスタ６２のそれぞれは、ゲート端子が互いに接続されている。
　ＮチャネルＭＯＳトランジスタ６１のソース端子は、接地され、ＮチャネルＭＯＳトランジスタ６１のドレイン端子は、ＮチャネルＭＯＳトランジスタ６１のゲート端子に接続されている。一方、ＮチャネルＭＯＳトランジスタ６２のソース端子は、プルアップ抵抗６７を介して接地されている。
　また、ＰチャネルＭＯＳトランジスタ６４およびＰチャネルＭＯＳトランジスタ６５の大きさは同じ大きさとされている。さらに、ＰチャネルＭＯＳトランジスタ６５のゲート端子は、ＰチャネルＭＯＳトランジスタ６４のゲート端子に接続されている。
　ＰチャネルＭＯＳトランジスタ６４のソース端子は、電源ＶＤＤＨに接続されており、ＰチャネルＭＯＳトランジスタ６４のドレイン端子はＮチャネルＭＯＳトランジスタ６１のドレイン端子に接続されている。この場合において、電源ＶＤＤＨは、画素電源であってもよいし、画素電源とは異なる他の電源であってもよい。
　ＰチャネルＭＯＳトランジスタ６５のソース端子は、電源ＶＤＤＨに接続されており、ＰチャネルＭＯＳトランジスタ６５のドレイン端子は、ＮチャネルＭＯＳトランジスタ６２のドレイン端子に接続されている。また、ＰチャネルＭＯＳトランジスタ６５のドレイン端子は、ＰチャネルＭＯＳトランジスタ６５のゲート端子にも接続されている。
　上記構成を有するコンダクタンス固定バイアス部５１においては、ＮチャネルＭＯＳトランジスタ６１のコンダクタンスが一定となっており、そのコンダクタンスは、ＮチャネルＭＯＳトランジスタ６１とＮチャネルＭＯＳトランジスタ６２との並列数の比であるｍと、プルアップ抵抗６７の抵抗値とにより定まる一定値となる。
　バイアス部５２は、ＰチャネルＭＯＳトランジスタ７１、スイッチＳＷ２１及びコンデンサ（容量素子）Ｃ１１を備えている。
　ＰチャネルＭＯＳトランジスタ７１のドレイン端子は電源ＶＤＤＨに接続されており、ＰチャネルＭＯＳトランジスタ７１のゲート端子は、コンデンサＣ１１を介して電源ＶＤＤＨに接続されている。
　さらにＰチャネルＭＯＳトランジスタ７１のゲート端子は、スイッチＳＷ２１を介して、コンダクタンス固定バイアス部５１のＰチャネルＭＯＳトランジスタ６４、６５のゲート端子に接続されている。
　このようなバイアス部５２においては、ＰチャネルＭＯＳトランジスタ７１は電流源として機能し、ＰチャネルＭＯＳトランジスタ７１のドレイン端子からＮチャネルＭＯＳトランジスタ７２のドレイン端子とＰチャネルＭＯＳトランジスタ５６の共通接続点には、入力センス部５３のＮチャネルＭＯＳトランジスタ７２のコンダクタンスが一定の値となるような電流が常時流れている。
　入力センス部５３は、ＮチャネルＭＯＳトランジスタ７２、スイッチＳＷ２３及びコンデンサ（容量素子）Ｃ１２を備えている。
　ＮチャネルＭＯＳトランジスタ７１のソース端子は接地され、ＮチャネルＭＯＳトランジスタ７１のゲート端子は、コンデンサＣ１２を介して画素電源入力端子に接続されている。
　されにＮチャネルＭＯＳトランジスタ７１のゲート端子は、サンプルホールド用に用いられるスイッチＳＷ２３を介して、コンダクタンス固定バイアス部５１のＮチャネルＭＯＳトランジスタ６１、６２のゲート端子に接続されている。
　また、ＮチャネルＭＯＳトランジスタ７２のドレイン端子は、バイアス部５２及び遅れ位相調整部５４に接続されている。さらにＮチャネルＭＯＳトランジスタ７２のドレイン端子は、ＰチャネルＭＯＳトランジスタ５６のゲート端子に接続されている。
　上記構成を有する入力センス部５３においては、例えば、ノイズキャンセルを行わず、電源ノイズの補正を行わない期間において、スイッチＳＷ２３を閉状態（オン状態）とすることで、ＮチャネルＭＯＳトランジスタ７２のゲート端子の動作点が確定される。すなわち、このような状態では、ＮチャネルＭＯＳトランジスタ７２には、コンダクタンス固定バイアス部５１のＮチャネルＭＯＳトランジスタ６１を流れる電流に応じた電流が流れることになる。
　また、ノイズキャンセルを行う期間、すなわち、ノイズキャンセル信号ＸＮＣ１を参照信号であるｒａｍｐ信号ＲＡＭＰに重畳させて電源ノイズの補正を行う期間においては、スイッチＳＷ２３は開状態（オフ状態）とされる。
　この結果、画素電源入力端子５９で検出された電源ノイズのＡＣ成分がハイパスフィルタとして機能するコンデンサＣ１２により抽出され、ＮチャネルＭＯＳトランジスタ７２のゲート端子に入力される。
　そして、ＮチャネルＭＯＳトランジスタ７２には、画素電源に含まれる画素電源ノイズのＡＣ（交流）成分に応じたAC成分と、ＮチャネルＭＯＳトランジスタ６１により定まるＤＣ成分と、を含む電流がノイズキャンセル信号ＮＣ０として流れ、電圧信号としての電源ノイズが、電流信号であるノイズキャンセル信号ＮＣ０へと変換される。
　上述したように、ＮチャネルＭＯＳトランジスタ６１のコンダクタンスは、常に一定（固定）となっているので、ＮチャネルＭＯＳトランジスタ７２のコンダクタンスも一定の値となっている。
　したがって、電圧電流変換のゲインΔＩｄ／ΔＶｉｎのばらつきを抑えることができるため、ＮチャネルＭＯＳトランジスタ７２と接地との間にプルアップ抵抗を設ける必要がないので、電圧電流変換時のゲイン（＝ΔＩｄ／ΔＶｉｎ）を大きくすることができ、入力センス部５３の低消費電力化および低ノイズ化を実現できる。
　上述したように、ＰチャネルＭＯＳトランジスタ７１のドレイン端子からＮチャネルＭＯＳトランジスタ７２のドレイン端子とＰチャネルＭＯＳトランジスタ５６の共通接続点には、入力センス部５３のＮチャネルＭＯＳトランジスタ７２のコンダクタンスが一定の値となるような電流が常時流れている。
　したがって、ＰチャネルＭＯＳトランジスタ５６側で流れる電流は、入力センス部５３のＮチャネルＭＯＳトランジスタ７２を流れるノイズキャンセル信号ＮＣ０から、バイアス部５２のＰチャネルＭＯＳトランジスタ７１からＮチャネルＭＯＳトランジスタ７２のドレイン端子とＰチャネルＭＯＳトランジスタ５６の共通接続点へと流れる電流を差し引いたものとなる。
　すなわち、ＰチャネルＭＯＳトランジスタ５６側で流れる電流は、ノイズキャンセル信号ＮＣ０からバイアス部５２によりＤＣ成分の一部が除去されたノイズキャンセル信号ＮＣ１（第１ノイズキャンセル信号に相当）とされる。
　また、バイアス部５２では、ノイズキャンセルしない期間においては、スイッチＳＷ２１は閉状態（オン状態）とされ、ノイズキャンセルする期間においては、スイッチＳＷ２１は開状態（オフ状態）とされる。
　このようにノイズキャンセルする期間にスイッチＳＷ２１を開状態（オフ状態）とすることで、コンダクタンス固定バイアス部５１の出力ノイズが、ＰチャネルＭＯＳトランジスタ７１を介してＮチャネルＭＯＳトランジスタ７２のドレイン端子とＰチャネルＭＯＳトランジスタ５６の共通接続点に出力され、ノイズキャンセル信号ＮＣ１に重畳されてしまうことを防止することができる。なお、スイッチＳＷ２１は必ずしも設けられている必要はない。
　遅れ位相調整部５４は、電源ＶＤＤＨとＮチャネルＭＯＳトランジスタ７２のドレイン端子とＰチャネルＭＯＳトランジスタ５６の共通接続点との間に設けられた可変容量コンデンサＣ１３を備えている。
　遅れ位相調整部５４は、ＰチャネルＭＯＳトランジスタ５６からＮチャネルＭＯＳトランジスタ７２のドレイン端子とＰチャネルＭＯＳトランジスタ５６の共通接続点へと流れる電流であるノイズキャンセル信号の高域成分の遅れ位相を調整する。
　すなわち、遅れ位相調整部５４の可変容量コンデンサＣ１３はローパスフィルタとして機能し、ノイズキャンセル信号のＡＣ成分（のゲイン）を減衰させることにより位相調整、つまり遅れ位相の調整を行う。このときローパスフィルタのカットオフ周波数は、可変容量コンデンサＣ１３の容量とＰチャネルＭＯＳトランジスタ５６の抵抗成分とにより定まる。
　進み位相調整部５５は、画素電源入力端子５９とゲイン切替／反転回路３１との間に接続された可変容量コンデンサＣ１４を備えている。
　進み位相調整部５５は、ＮチャネルＭＯＳトランジスタ７２のドレイン端子とＰチャネルＭＯＳトランジスタ５６の共通接続点からゲイン切替／反転回路３１へと流れる電流であるノイズキャンセル信号ＮＣ１の高域における進み位相を調整する。
　進み位相調整部５５では、ゲイン切替／反転回路３１と、画素電源との間を可変容量コンデンサＣ１４を介して接続することで、ゲイン切替／反転回路３１へハイパス成分を伝搬させている。
　すなわち、進み位相調整部５５の可変容量コンデンサＣ１４はハイパスフィルタとして機能し、画素電源ノイズの高域成分をゲイン切替／反転回路３１に重畳させることにより位相調整、つまり進み位相の調整を行う。このときハイパスフィルタとしてのカットオフ周波数は、可変容量コンデンサＣ１４の容量とゲイン切替／反転回路３１の見かけ上の抵抗値とにより定まる。
　ゲイン切替／反転回路３１は、ＰチャネルＭＯＳトランジスタ５６のゲート端子にゲート端子が共通接続され、ソース端子が電源ＶＤＤに共通接続され、ドレイン端子が進み位相調整部５５の可変容量コンデンサＣ１４に共通接続された複数の並列接続されたＰチャネルＭＯＳトランジスタ７３で構成されたＰチャネルＭＯＳトランジスタ群７３Ｇを備えている。
　また、ゲイン切替／反転回路３１は、ソース端子が電源ＶＤＤに共通接続され、ドレイン端子がＰチャネルＭＯＳトランジスタ群７３Ｇの共通接続されたドレイン端子に共通接続され、ゲート端子が図示しない接続数切替スイッチを介してドレイン端子に共通接続された複数のＰチャネルＭＯＳトランジスタ７４で構成されたＰチャネルＭＯＳトランジスタ群７４Ｇを備えている。
　さらにゲイン切替／反転回路３１は、ドレイン端子がＰチャネルＭＯＳトランジスタ群７３Ｇの共通接続されたドレイン端子とＰチャネルＭＯＳトランジスタ群７４Ｇの共通接続されたドレイン端子との共通接続点に接続され、ソース端子が接地に共通接続され、共通接続されたゲート端子がコンダクタンス固定バイアス部５１のＮチャネルＭＯＳトランジスタ６１のゲート端子にスイッチＳＷ２２を介して接続され、複数の並列接続されたＮチャネルＭＯＳトランジスタ７５で構成され、電流源として機能するＮチャネルＭＯＳトランジスタ群７５Ｇと、一端がＮチャネルＭＯＳトランジスタ群７５Ｇの共通接続されたゲート端子に接続され、他端が接地されたコンデンサＣ１５と、を備えて構成されている。
　上記構成において、ＰチャネルＭＯＳトランジスタ群７３Ｇを構成している複数の並列接続されたＰチャネルＭＯＳトランジスタ７３のうち、実際に動作させるＰチャネルＭＯＳトランジスタ７３の数（ＰチャネルＭＯＳトランジスタ７３の並列数）、ＰチャネルＭＯＳトランジスタ群７４Ｇを構成している複数の並列接続されたＰチャネルＭＯＳトランジスタ７４のうち、実際に動作させるＰチャネルＭＯＳトランジスタ７４の数（ＰチャネルＭＯＳトランジスタ７４の並列数）及びＮチャネルＭＯＳトランジスタ群７５Ｇを構成している複数の並列接続されたＮチャネルＭＯＳトランジスタ７５のうち、実際に動作させるＮチャネルＭＯＳトランジスタ７５の数（ＮチャネルＭＯＳトランジスタ７５の並列数）は、後述するＵＬＶコンパレータの入力容量切替に連動して切り替えることが可能となっており、実効的にＰＳＲＲ補正回路１２のゲイン切替を行うことが可能となっている。
　ゲイン切替／反転回路３１における詳細なゲイン切替については、後に詳述する。
　なお、ゲイン切替／反転回路３１の構成は一例であり、波形の極性反転とゲイン切替機能を有する他の回路であっても同様に適用が可能である。
　ゲイン調整部５８は、ＰチャネルＭＯＳトランジスタ群７４を構成している複数の並列接続されたＰチャネルＭＯＳトランジスタの共通接続されたゲート端子に図示しない接続数切替スイッチを介して複数の並列接続されたＰチャネルＭＯＳトランジスタ７６のゲート端子が共通接続され、ソース端子が電源ＶＤＤに共通接続され、ドレイン端子がＤＡ変換器１３の可変電流源３５と出力抵抗３６の接続点に共通接続された複数の並列接続されたＰチャネルＭＯＳトランジスタ７６で構成されたＰチャネルＭＯＳトランジスタ群７６Ｇを備えている。
　ここで、ゲイン調整部５８は、ＵＬＶコンパレータ１４において、適切にノイズ信号とノイズキャンセル信号とが相殺されるように、実際に駆動するＰチャネルＭＯＳトランジスタの並列数を調整する（ＰチャネルＭＯＳトランジスタ群７４と共働することにより形成される多出力カレントミラーの出力数を変化させる）ことで、電源ノイズ信号の振幅に合わせてゲインの微調整を行うためのものである。
　ここで、ゲイン切替／反転回路３１の動作について説明する。
　ゲイン切替／反転回路３１のＰチャネルＭＯＳトランジスタ群７３Ｇは、ＰチャネルＭＯＳトランジスタ５６と共働して、多出力型カレントミラー回路として機能するので、ノイズキャンセル信号ＮＣ１によりＰチャネルＭＯＳトランジスタ５６を流れる電流に比例した電流（同極性で大きさの比がトランジスタのサイズ比に相当する電流）がＰチャネルＭＯＳトランジスタ群７３Ｇを構成しているＰチャネルＭＯＳトランジスタ７３のソース端子－ドレイン端子間をそれぞれ流れることとなる。
　このとき、ＰチャネルＭＯＳトランジスタ群７３Ｇを構成し、実際に動作している複数のＰチャネルＭＯＳトランジスタ７３のソース端子－ドレイン端子間を流れる電流と、ＰチャネルＭＯＳトランジスタ群７４Ｇを構成し、実際に動作している複数のＰチャネルＭＯＳトランジスタ７４のソース端子－ドレイン端子間を流れる電流と、の和は、電流源として機能するＮチャネルＭＯＳトランジスタ群７５Ｇを構成し、実際に動作している複数のＮチャネルＭＯＳトランジスタ７５のドレイン端子－ソース端子間を流れる電流と等しい。
　したがって、ＰチャネルＭＯＳトランジスタ群７４Ｇを流れる電流は、ＮチャネルＭＯＳトランジスタ群７５Ｇを流れる電流からＰチャネルＭＯＳトランジスタ群７３Ｇを流れる電流を差し引いた電流と等しくなる。
　すなわち、ＰチャネルＭＯＳトランジスタ群７４Ｇを流れる電流は、ＰチャネルＭＯＳトランジスタ群７３Ｇを流れるノイズキャンセル信号ＮＣ１に対応する電流と、逆極性となる。
　そして、ゲイン切替及び極性が反転されたノイズキャンセル信号（以下、逆極性ノイズキャンセル信号ＸＮＣ１という。第２ノイズキャンセル信号に相当。）は、最終的なノイズキャンセル信号としてＤＡ変換器１３に供給される。
　次に固体撮像素子全体の動作を説明する。
　固体撮像素子１０のゲイン制御部１５は、ゲイン制御を行うにあたって、ＤＡ変換器の出力する参照信号としてのｒａｍｐ信号ＲＡＭＰのスロープ傾き及びＵＬＶコンパレータ１４の入力容量可変部４１の入力容量の双方を切り替える。
　ところで、ＵＬＶコンパレータ１４においては、画素信号ＶＳＬとｒａｍｐ信号ＲＡＭＰのそれぞれの入力容量が差動対で同じ側に配置されているが、ｒａｍｐ信号ＲＡＭＰ側の入力容量の存在により画素信号ＶＳＬから差動対に到るまでの減衰量が容量分圧によって、従来のコンパレータと比較して大きくなってしまう。その結果、実効的に、画素信号ＶＳＬ換算でトランジスタのノイズが大きくなってしまう問題が生じる。
　そこで、ｒａｍｐ信号ＲＡＭＰ側の入力容量を小さくし、ｒａｍｐ信号ＲＡＭＰの振幅を大きくすることで、シングルスロープＡＤ変換器１７（＝ＤＡ変換器１３＋ＵＬＶコンパレータ１４＋カウンタ１８）としての出力結果を維持しつつ、画素信号ＶＳＬの差動対に到るまでの減衰量を小さくし、ノイズ悪化を抑えることができる。
　しかしながら、シングルスロープＡＤ変換器１７のゲインが低い場合には、もともとｒａｍｐ信号ＲＡＭＰの振幅が大きいため、ｒａｍｐ信号ＲＡＭＰ側の入力容量を小さくすることができない。
　そこで、シングルスロープＡＤ変換器１７のゲインが低い場合には（図５中、左側参照）、図５に示すように、ゲイン制御部１５は、ｒａｍｐ信号ＲＡＭＰ側の入力容量Ｃ＿ＲＡＭＰを大きくし、画素信号ＶＳＬ側の入力容量Ｃ＿ＶＳＬを小さくする。
　これに対し、シングルスロープＡＤ変換器１７のゲインが高い場合には（図５中、右側参照）、ゲイン制御部１５は、ｒａｍｐ信号ＲＡＭＰ側の入力容量を小さくし、画素信号ＶＳＬ側の入力容量を大きくする。
　その結果、高ゲインの状態からゲインを下げていくに従って、段階的にｒａｍｐ信号ＲＡＭＰ側の入力容量Ｃ＿ＲＡＭＰは大きく、画素信号ＶＳＬ側の入力容量Ｃ＿ＶＳＬは小さくされていく。
　図４は、シングルスロープＡＤ変換器のゲインとｒａｍｐ信号の振幅の関係説明図である。
　図５は、ｒａｍｐ信号側の入力容量及び画素信号側の入力容量とシングルスロープＡＤ変換器のゲインとの関係説明図である。
　なお、シングルスロープＡＤ変換器１７のゲインが極端に低い場合には、ノイズキャンセル効果は低下するが、帯域調整などを行うことでノイズを抑制することが可能である。
　このようにシングルスロープＡＤ変換器１７のゲイン設定に応じてゲイン制御部１５が各部の制御信号を設定することによって、入力容量を段階的に切り替え、それに合わせてｒａｍｐ信号ＲＡＭＰの振幅も切り替えていくようにすることで、ノイズの悪化を最小限に抑えるのである。
　そして、ゲイン制御部１５は、同時にＰＳＲＲ補正回路１２のゲイン切替／反転回路３１を制御し、ＵＬＶコンパレータ１４の入力容量可変部４１の容量（入力容量）の切替に応じてＰＳＲＲ補正回路のゲインを切り替える。
　より具体的には、ゲイン制御部１５は、ゲイン切替／反転回路３１を制御し、ゲイン切替／反転回路３１のＰチャネルＭＯＳトランジスタ群７３Ｇを構成しているＰチャネルＭＯＳトランジスタ７３のうち、並列に接続し、実際に駆動するＰチャネルＭＯＳトランジスタ７３の個数を制御する。
　同様に、ＰチャネルＭＯＳトランジスタ群７４Ｇを構成しているＰチャネルＭＯＳトランジスタ７４のうち、並列に接続し、実際に駆動するＰチャネルＭＯＳトランジスタ７４の個数を制御し、ＮチャネルＭＯＳトランジスタ群７５Ｇを構成しているＮチャネルＭＯＳトランジスタ７５のうち、並列に接続し、実際に駆動するＮチャネルＭＯＳトランジスタ７５の個数を制御する。
　このとき、ＰチャネルＭＯＳトランジスタ群７３Ｇを構成し、実際に動作している複数のＰチャネルＭＯＳトランジスタ７３のソース端子－ドレイン端子間を流れる電流と、ＰチャネルＭＯＳトランジスタ群７４Ｇを構成し、実際に動作している複数のＰチャネルＭＯＳトランジスタ７４のソース端子－ドレイン端子間を流れる電流と、の和は、電流源として機能するＮチャネルＭＯＳトランジスタ群７５Ｇを構成し、実際に動作している複数のＮチャネルＭＯＳトランジスタ７５のドレイン端子－ソース端子間を流れる電流と等しくなっている。
　そして、画素信号ＶＳＬのＡＤ変換時には、ＰＳＲＲ補正回路１２は、画素電源ＧＰＷにおける電源ノイズの発生を監視し、画素電源ＧＰＷで発生した電源ノイズに基づいて、電源ノイズをキャンセル（補正）するためのノイズキャンセル信号ＸＮＣ１を生成し、ＤＡ変換器１３に出力する。
　一方、ＤＡ変換器１３により、波形（電圧値）が時間方向にスロープ状に変化する参照信号であるｒａｍｐ信号ＲＡＭＰが生成され、ＵＬＶコンパレータ１４に出力給される。
　したがって、ＤＡ変換器１３から出力されるｒａｍｐ信号ＲＡＭＰには、画素電源のノイズ信号とは逆極性のノイズキャンセル信号ＸＮＣ１が含まれている。
　すなわち、ＰＳＲＲ補正回路１２は、生成したノイズキャンセル信号ＸＮＣ１をＤＡ変換器１３を介してＵＬＶコンパレータ１４に入力することで、ＵＬＶコンパレータ１４において電源ノイズをキャンセルさせる。これにより、ＵＬＶコンパレータ１４には、ノイズキャンセル信号ＸＮＣ１が重畳された参照信号であるｒａｍｐ信号ＲＡＭＰが入力されることになるので、ｒａｍｐ信号ＲＡＭＰと、画素１１からの画素信号ＶＳＬとの比較時に、画素信号ＶＳＬに重畳された画素電源ＧＰＷの電源ノイズがノイズキャンセル信号ＸＮＣ１によってキャンセルされる。
　この結果、シングルスロープＡＤ変換器１７は、実効的に、画素信号ＶＳＬ（画素電源のノイズ相殺後）のＡ／Ｄ変換結果をディジタルの画素信号として出力する。
　したがって、固体撮像素子１０では、画素電源からの電源ノイズが、画素内の各ノード間につく寄生容量や増幅トランジスタ２４や選択トランジスタ２５を介して垂直信号線ＶＳＬに伝搬し、この電源ノイズが画素１１から出力される画素信号に重畳されてＵＬＶコンパレータ１４に入力されてしまった場合でも、ＵＬＶコンパレータ１４からの出力が反転するタイミングにずれが生じることがなく、正確な画素値の画素信号を得ることができる。
　以上のように固体撮像素子１０によれば、より簡単な構成で高精度に電源ノイズをキャンセルすることができ、これにより、より高品質な画像を得ることができる。また、固体撮像素子１０によれば、低消費電力化を実現することができる。
〈撮像素子の構成例〉
　図６は、撮像素子のフロアプランの一例の説明図である。
　撮像素子のフロアプランは様々考えられるが、上チップＵＣには、複数の画素１１が配置された画素アレイ部８１を配置している。
　また、下チップＬＣには、上述したＰＳＲＲ補正回路１２、ＤＡ変換器１３、超低電圧（ＵＬＶ）コンパレータ１４、ゲイン制御部１５及び負荷ＭＯＳトランジスタ１６の他、画素アレイ部８１の読出制御等を行う為の画素制御回路８２と、ゲイン制御部１５及びＭＰＵを含み、固体撮像素子１０全体の各種制御や画像処理を行うロジックブロック８３と、各種インタフェース動作を行うインタフェース部８４と、を備えている。
　上記構成において、ＰＳＲＲ補正回路１２は、ＤＡ変換器１３を構成している出力抵抗３６にノイズキャンセル信号ＸＮＣ１に対応する電流を流し込む必要があるため、配線長が長くなることに起因するノイズの混入や周波数特性の変化の影響を低減するため、ＤＡ変換器１３に隣接して配置するのが好ましい。
　またシングルスロープＡＤ変換器１７を構成しているＵＬＶコンパレータ１４は、下チップＬＣの図６中、上下部分にそれぞれ複数配置されて、上チップＵＣの画素アレイ部８１を構成している画素１１から画素信号ＶＳＬがそれぞれ入力されるので、複数のＵＬＶコンパレータ１４にｒａｍｐ信号ＲＡＭＰを供給する必要があるＤＡ変換器１３は、下チップの中央部分に配置されるのが好ましい。
〈撮像装置の構成例〉
　さらに、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機など、光電変換部に撮像素子を用いる電子機器全般に対して適用可能である。
　図７は、他の電子機器としての撮像装置の構成例を説明する図である。
　撮像装置９０は、レンズ群などを備えた光学系９１と、固体撮像素子１０と、撮像データを処理をする信号処理回路としてのＤＳＰ（Digital　Signal　Processor）９２と、液晶ディスプレイ、有機ＥＬディスプレイ等で構成され撮像画像、各種情報を表示する表示部９３と、ユーザが撮像指示、データ設定等の各種操作を行う操作部９４と、撮像装置９０全体の制御を行うコントローラ９５と、画像データを格納するフレームメモリ９６と、図示しないハードディスク、メモリカード等の記録媒体に対し撮像データの記録を行う記録部９７と、撮像装置９０全体に電力を供給する電源部９８と、を備えている。
　上記構成において、ＤＳＰ９２、表示部９３、操作部９４、コントローラ９５、フレームメモリ９６、記録部９７及び電源部９８はバスラインを介して互いに接続されている。
　上記構成によれば、撮像素子として上述した固体撮像素子１０を用いているので、低消費電力で長時間にわたってノイズの少ない鮮明で高画質な画像を撮像することができる。
　撮像装置９０の実際の態様としては、ビデオカメラ、デジタルスチルカメラ、スマートフォン等のモバイル端末装置向けのカメラモジュールなどが挙げられる。
　図８は、さらに他の電子機器としての撮像装置の構成例を説明する図である。
　撮像装置１００は、レンズ群などを備えた光学系１０１と、固体撮像素子１０と、撮像データを処理をする信号処理回路としてのＤＳＰ１０２と、外部機器１１０との間でインタフェース動作を行うインタフェース部１０３と、画像データを格納するフレームメモリ１０４と、を備えている。
　本態様の撮像装置１００は、外部機器１１０から供給された電源により、外部装置１１０の制御下で撮像を行うようにしたものであり、例えば、外部機器１１０としての車載ＥＣＵ等の制御下で、車両側からの電源供給を受けて車両周囲の監視画像を撮像するカメラモジュール等としての適用が可能である。
　この場合に外部機器１１０は、撮像装置１００との間でインタフェース動作を行うインタフェース部１１１と、インタフェース部１１１を介して取得した撮像データに対して画像処理を施し、所望の画像データ（例えば、周辺障害物画像、標識認識用画像等）を得るための画像処理を行う画像処理部１１２と、撮像装置１００及び当該外部機器１１０に対し動作用電源を供給する電源部１１３と、撮像装置１００の制御をインタフェース部１１を介して行う外部コントローラ１１４と、図示しないハードディスク、メモリカード等の記録媒体に対し撮像データの記録を行う記録部１１５と、を備えている。
　このような撮像装置１００の適用としては、自動停止などの安全運転確保、運転者の状態認識等のために自動車の周面（前面、側面、後面）、車室内等に設けられ、車両周囲あるいは車内を撮影する車載用センサ、走行車両や道路を遠隔で監視するための監視カメラ、測距装置等が挙げられる。
　また、家電機器（エアコン、冷蔵庫、電子レンジ等）本体を外部機器１１０として、ユーザの位置、動作（ジェスチャー）等を検出して制御を行うための撮像装置としても用いることが可能である。
　さらに人物認証用、肌撮影用等に用いることも可能である。
　以上の説明は、可視光に対応する画像を撮像する場合のものであったが、赤外線、紫外線、Ｘ線等の撮像装置として用いることも可能である。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も採ることができる。
（１）
　画素信号を出力する画素と、
　前記画素に電力を供給する画素電源に接続され、前記画素電源の電源ノイズをキャンセルするための第１ノイズキャンセル信号を生成し、前記第１ノイズキャンセル信号に対し、ゲイン制御信号に基づくゲイン切替及び極性反転を行って第２ノイズキャンセル信号として出力するノイズキャンセル信号生成回路と、
　ｒａｍｐ信号である参照信号を生成し出力すると共に前記第２ノイズキャンセル信号の電流を電圧に変えてｒａｍｐ信号に重畳させるＤＡ変換器と、
　前記参照信号及び前記画素信号が差動対の一方の端子に接続された入力容量を介してコンパレータ本体に入力され、画素信号とゲイン設定に応じたタイミングを持つ反転信号を出力するコンパレータと、
　コンパレータの反転タイミングをディジタル値に変換するカウンタと、
　前記参照信号の傾き及び前記入力容量を変更して前記コンパレータのゲイン制御を行うに際し、前記入力容量の変更量に基づく前記ゲイン制御信号を出力するゲイン制御部と、
　を備えた固体撮像素子。
（２）
　コンパレータは、入力端子と前記差動対の一方の端子との間に接続された第１のコンデンサと、
　前記差動対の一方の端子に一端が接続された複数の第２コンデンサと、
　前記第２コンデンサを前記第１のコンデンサと並列に接続するための複数のスイッチと、
　を有する入力容量切替部を備えた、
　（１）記載の固体撮像素子。
（３）
　前記ノイズキャンセル信号生成回路は、前記画素電源が接続される画素電源入力部と、
　前記画素電源入力部を介して入力された画素電源電圧を電流に変換して前記第１ノイズキャンセル信号を生成する第１ノイズキャンセル信号生成部と、
　前記ゲイン制御信号に基づいて前記第１ノイズキャンセル信号のゲイン切替及び極性反転を行うゲイン切替／反転回路と、
　を備えた（１）又は（２）記載の固体撮像素子。
（４）
　前記ゲイン切替／反転回路は、前記第１ノイズキャンセル信号の電流量に比例する電流量を流すことが可能な互いに並列接続された複数のトランジスタで構成された第１トランジスタ群と、前記第１トランジスタ群に直列に接続され、所定の定電流を流すことが可能な互いに並列接続された複数のトランジスタで構成された第２トランジスタ群と、前記第１トランジスタ群に並列に接続され、前記第２ノイズキャンセル信号を出力可能な第３トランジスタ群と、を備える、
　（３）記載の固体撮像素子。
（５）
　前記第３トランジスタ群と、カレントミラー回路を構成し、前記第２ノイズキャンセル信号のゲインを調整して出力可能な第４トランジスタ群を備える、
　（４）記載の固体撮像素子。
（６）
　前記ゲイン切替／反転回路と、ＤＡ変換器とは、隣設あるいは近接して配置されている、（３）乃至（５）のいずれか一項記載の固体撮像素子。
（７）
　前記コンパレータは、チップの周縁部に配置され、
　前記ＤＡ変換器は、チップの中央部に配置されている、
　（１）乃至（６）のいずれか一項記載の固体撮像素子。
（８）
　画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
　前記画素に電力を供給する画素電源に接続され、前記画素電源の電源ノイズをキャンセルするための第１ノイズキャンセル信号を生成し、前記第１ノイズキャンセル信号に対し、ゲイン制御信号に基づくゲイン切替及び極性反転を行って第２ノイズキャンセル信号として出力するノイズキャンセル信号生成回路と、
　ｒａｍｐ信号である参照信号を生成し出力すると共に前記第２ノイズキャンセル信号の電流を電圧に変えてｒａｍｐ信号に重畳させるＤＡ変換器と、
　前記参照信号及び前記画素信号が差動対の一方の端子に接続された入力容量を介してコンパレータ本体に入力され、画素信号とゲイン設定に応じたタイミングを持つ反転信号を出力するコンパレータと、
前記コンパレータの反転タイミングをディジタル値に変換するカウンタと、
　前記参照信号の傾き及び前記入力容量を変更して前記コンパレータのゲイン制御を行うに際し、前記入力容量の変更量に基づく前記ゲイン制御信号を出力するゲイン制御部と、
　前記カウンタの出力に基づいて画像データの処理を行う画像データ処理部と、
　を備えた電子機器。
　１０　固体撮像素子
　１１　画素
　１２　ＰＳＲＲ補正回路
　１３　ＤＡ変換器
　１４　ＵＬＶコンパレータ
　１５　ゲイン制御部
　１６　負荷ＭＯＳトランジスタ
　１７　シングルスロープＡＤ変換器
　１８　カウンタ
　２１　フォトダイオード
　２２　転送トランジスタ
　２３　浮遊拡散領域
　２４　増幅トランジスタ
　２５　選択トランジスタ
　３１　ゲイン切替／反転回路
　３５　可変電流源
　３６　出力抵抗
　４１　入力容量可変部
　４２　コンパレータ本体部
　４３　基準電圧保持コンデンサ
　５１　コンダクタンス固定バイアス部
　５２　バイアス部
　５３　入力センス部
　５４　位相調整部
　５５　位相調整部
　５６　ＰチャネルＭＯＳトランジスタ
　５８　ゲイン調整部
　５９　画素電源入力端子
　７３　ＮチャネルＭＯＳトランジスタ
　７３Ｇ　ＰチャネルＭＯＳトランジスタ群
　７４　ＰチャネルＭＯＳトランジスタ
　７４　ＰチャネルＭＯＳトランジスタ群
　７４Ｇ　ＰチャネルＭＯＳトランジスタ群
　７５　ＮチャネルＭＯＳトランジスタ
　７５Ｇ　ＮチャネルＭＯＳトランジスタ群
　７６　ＰチャネルＭＯＳトランジスタ
　７６Ｇ　ＰチャネルＭＯＳトランジスタ群
　Ｃ１１、Ｃ１２、Ｃ１５　コンデンサ
　Ｃ１３、Ｃ１４　可変容量コンデンサ
　ＧＣ１～ＧＣ３　ゲイン制御信号
　ＧＰＷ　画素電源
　ＬＣ　下チップ
　ＬＧ　画素側電流ライン
　ＬＲ　参照側電流ライン
　ＮＣ０　ノイズキャンセル信号
　ＮＣ１　ノイズキャンセル信号（第１ノイズキャンセル信号）
　ＰＲＣ　画像データ処理部
　ＰＷ　電源部
　ＲＡＭＰ　ｒａｍｐ信号
　ＳＷ１～ＳＷ５　スイッチ
　ＴＩＮ　画素側入力端子
　ＴＴＲ　参照信号入力端子
　ＴＴＶ　画素信号入力端子
　ＵＣ　上チップ
　ＶＳＬ　垂直信号線、画素信号
　ＸＮＣ１　逆極性ノイズキャンセル信号（第２ノイズキャンセル信号）

Claims (6)

  1. 　画素信号を出力する画素と、
    　前記画素に電力を供給する画素電源に接続され、前記画素電源の電源ノイズをキャンセルするための第１ノイズキャンセル信号を生成し、前記第１ノイズキャンセル信号に対し、ゲイン制御信号に基づくゲイン切替及び極性反転を行って第２ノイズキャンセル信号として出力するノイズキャンセル信号生成回路と、
    　ｒａｍｐ信号である参照信号を生成し出力すると共に前記第２ノイズキャンセル信号の電流を電圧に変えて前記参照信号に重畳させるＤＡ変換器と、
    　前記参照信号及び前記画素信号が差動対の一方の端子に接続された入力容量を介してコンパレータ本体に入力され、画素信号とゲイン設定に応じたタイミングを持つ反転信号を出力するコンパレータと、
    　前記コンパレータの反転タイミングをディジタル値に変換するカウンタと、
    　前記参照信号の傾き及び前記入力容量を変更して前記コンパレータのゲイン制御を行うに際し、前記入力容量の変更量に基づく前記ゲイン制御信号を出力するゲイン制御部と、
    　を備えた固体撮像素子。
  2. 　コンパレータは、入力端子と前記差動対の一方の端子との間に接続された第１のコンデンサと、
    　前記差動対の一方の端子に一端が接続された複数の第２コンデンサと、
    　前記第２コンデンサを前記第１のコンデンサと並列に接続するための複数のスイッチと、
    　を有する入力容量切替部を備えた、
    　請求項１記載の固体撮像素子。
  3. 　前記ノイズキャンセル信号生成回路は、前記画素電源が接続される画素電源入力部と、
    　前記画素電源入力部を介して入力された画素電源電圧を電流に変換して前記第１ノイズキャンセル信号を生成する第１ノイズキャンセル信号生成部と、
    　前記ゲイン制御信号に基づいて前記第１ノイズキャンセル信号のゲイン切替及び極性反転を行うゲイン切替／反転回路と、
    　を備えた請求項１記載の固体撮像素子。
  4. 　前記ゲイン切替／反転回路は、前記第１ノイズキャンセル信号の電流量に比例する電流量を流すことが可能な互いに並列接続された複数のトランジスタで構成された第１トランジスタ群と、前記第１トランジスタ群に直列に接続され、所定の定電流を流すことが可能な互いに並列接続された複数のトランジスタで構成された第２トランジスタ群と、前記第１トランジスタ群に並列に接続され、前記第２ノイズキャンセル信号を出力可能な第３トランジスタ群と、を備える、
    　請求項３記載の固体撮像素子。
  5. 　前記第３トランジスタ群と、カレントミラー回路を構成し、前記第２ノイズキャンセル信号のゲインを調整して出力可能な第４トランジスタ群を備える、
    　請求項４記載の固体撮像素子。
  6. 　画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
    　前記画素に電力を供給する画素電源に接続され、前記画素電源の電源ノイズをキャンセルするための第１ノイズキャンセル信号を生成し、前記第１ノイズキャンセル信号に対し、ゲイン制御信号に基づくゲイン切替及び極性反転を行って第２ノイズキャンセル信号として出力するノイズキャンセル信号生成回路と、
    　ｒａｍｐ信号である参照信号を生成し出力すると共に前記第２ノイズキャンセル信号の電流を電圧に変えて前記参照信号に重畳させるＤＡ変換器と、
    　前記参照信号及び前記画素信号が差動対の一方の端子に接続された入力容量を介してコンパレータ本体に入力され、画素信号とゲイン設定に応じたタイミングを持つ反転信号を出力するコンパレータと、
    前記コンパレータの反転タイミングをディジタル値に変換するカウンタと、
    　前記参照信号の傾き及び前記入力容量を変更して前記コンパレータのゲイン制御を行うに際し、前記入力容量の変更量に基づく前記ゲイン制御信号を出力するゲイン制御部と、
    　前記カウンタの出力に基づいて画像データの処理を行う画像データ処理部と、
    　を備えた電子機器。
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