WO2020121725A1 - 固体撮像素子および映像記録装置 - Google Patents

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Definitions

  • the present disclosure relates to a solid-state image sensor and a video recording device.
  • the present disclosure proposes a solid-state imaging device and a video recording device capable of improving the photoelectric conversion efficiency of the photoelectric conversion element by reducing the wiring length between the laminated substrates.
  • a solid-state imaging device includes a first semiconductor substrate having a floating diffusion that temporarily holds an electric signal output from a photoelectric conversion element, and a second semiconductor substrate that faces the first semiconductor substrate.
  • the second semiconductor substrate includes a channel extending in the thickness direction of the second semiconductor substrate, and a multi-gate extending in the thickness direction of the second semiconductor substrate and sandwiching the channel.
  • a first transistor is provided on a side facing the first semiconductor substrate, and the multi-gate of the first transistor is connected to the floating diffusion.
  • FIG. 1 It is a figure which shows an example of a schematic structure of the solid-state image sensor applied to each embodiment of this indication. It is a figure showing an example of the sensor pixel and read-out circuit of FIG. It is a figure showing an example of the sensor pixel and read-out circuit of FIG. It is a figure showing an example of the sensor pixel and read-out circuit of FIG. It is a figure showing an example of the sensor pixel and read-out circuit of FIG. It is a figure showing an example of the connection mode of a plurality of read-out circuits and a plurality of vertical signal lines. It is a figure showing an example of the cross-sectional structure of the horizontal direction of the solid-state image sensor of FIG.
  • FIG. 11 is a diagram illustrating a modification of the circuit configuration of the solid-state imaging device according to the configuration of FIG. 1 and the modification thereof.
  • FIG. 21 is a diagram illustrating an example in which the solid-state imaging device of FIG. 20 is configured by stacking three substrates.
  • FIG. 6 is a diagram illustrating an example in which a logic circuit is divided into a substrate provided with a sensor pixel and a substrate provided with a reading circuit. It is a figure showing the example which formed the logic circuit in the 3rd board
  • FIG. 3 is a diagram showing a part of a cross section of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 3 is a schematic diagram showing the vicinity of a bonding position of a laminated body of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 6 is a diagram illustrating an example in which a logic circuit is divided into a substrate provided with a sensor pixel and a substrate provided with a reading circuit. It is a figure showing the example which formed the logic circuit in the 3rd board
  • FIG. 3 is a diagram
  • FIG. 6 is a flowchart showing an example of a procedure of manufacturing processing of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 6 is a flowchart showing an example of a procedure of manufacturing processing of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 6 is a flowchart showing an example of a procedure of manufacturing processing of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 6 is a flowchart showing an example of a procedure of manufacturing processing of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 6 is a flowchart showing an example of a procedure of manufacturing processing of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 6 is a flowchart showing an example of a procedure of manufacturing processing of the solid-state imaging device according to the first embodiment of the present disclosure. It is a schematic diagram which shows the solid-state image sensor concerning the comparative example of this indication.
  • FIG. 8 is a schematic diagram showing a configuration of an amplification transistor of a solid-state image sensor according to Modification 1 of Embodiment 1 of the present disclosure.
  • FIG. 8 is a diagram showing a part of a cross section of a solid-state image sensor according to Modification 2 of Embodiment 1 of the present disclosure.
  • FIG. 10 is a diagram showing a part of a cross section of a solid-state image sensor according to Modification 3 of Embodiment 1 of the present disclosure.
  • FIG. 5 is a schematic diagram showing the vicinity of a bonding position of a laminated body of a solid-state image sensor according to the second embodiment of the present disclosure. It is a figure showing an example of a schematic structure of an imaging system provided with the above-mentioned solid-state image sensing device. It is a figure showing an example of the imaging procedure in the imaging system of FIG. It is a figure showing an example of the schematic structure of the imaging system of the modification provided with the above-mentioned solid-state image sensing device. It is a block diagram showing an example of a schematic structure of a vehicle control system. It is explanatory drawing which shows an example of the installation position of a vehicle exterior information detection part and an imaging part. It is a figure which shows an example of a schematic structure of an endoscopic surgery system. It is a block diagram showing an example of functional composition of a camera head and CCU.
  • FIG. 1 is a diagram showing an example of a schematic configuration of a solid-state image sensor 1 applied to each embodiment of the present disclosure.
  • the solid-state image sensor 1 converts the received light into an electric signal and outputs it as a pixel signal.
  • the solid-state imaging device 1 is configured as a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • CMOS Complementary Metal Oxide Semiconductor
  • the solid-state imaging device 1 includes three substrates, a first substrate 10, a second substrate 20, and a third substrate 30.
  • the solid-state image pickup device 1 is an image pickup device having a three-dimensional structure configured by bonding these three substrates.
  • the first substrate 10, the second substrate 20, and the third substrate 30 are laminated in this order.
  • the first substrate 10 includes a semiconductor substrate 11 and a plurality of sensor pixels 12 that perform photoelectric conversion.
  • the plurality of sensor pixels 12 are arranged in a matrix in the pixel region 13 of the first substrate 10.
  • the second substrate 20 includes, on the semiconductor substrate 21, one reading circuit 22 that outputs a pixel signal based on the charges output from the sensor pixels 12 for each of the four sensor pixels 12.
  • the second substrate 20 has a plurality of pixel drive lines 23 extending in the row direction and a plurality of vertical signal lines 24 extending in the column direction.
  • the third substrate 30 includes a semiconductor substrate 31 and a logic circuit 32 that processes pixel signals.
  • the logic circuit 32 has, for example, a vertical drive circuit 33, a column signal processing circuit 34, a horizontal drive circuit 35, and a system control circuit 36.
  • the logic circuit 32 more specifically, the horizontal drive circuit 35 outputs the output voltage Vout for each sensor pixel 12 to the outside.
  • a low resistance region made of silicide such as CoSi 2 or NiSi formed on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode by using a self-aligned silicide (SALICIDE) process. May be formed.
  • SALICIDE self-aligned silicide
  • the vertical drive circuit 33 sequentially selects a plurality of sensor pixels 12 row by row, for example.
  • the column signal processing circuit 34 performs, for example, a correlated double sampling (CDS: Correlated Double Sampling) process on the pixel signal output from each sensor pixel 12 in the row selected by the vertical drive circuit 33.
  • CDS Correlated Double Sampling
  • the column signal processing circuit 34 extracts the signal level of the pixel signal by performing CDS processing, for example, and holds pixel data according to the amount of light received by each sensor pixel 12.
  • the horizontal drive circuit 35 sequentially outputs the pixel data held in the column signal processing circuit 34 to the outside, for example.
  • the system control circuit 36 controls the drive of each block of the vertical drive circuit 33, the column signal processing circuit 34, and the horizontal drive circuit 35 in the logic circuit 32, for example.
  • 2 to 5 are diagrams showing an example of the sensor pixel 12 and the readout circuit 22.
  • shared means that the outputs of the four sensor pixels 12 are input to the common readout circuit 22.
  • the sharing unit does not matter the number of pixels.
  • the output of one sensor pixel 12 may be input to one readout circuit 22.
  • the outputs of the four sensor pixels 12 may be input to one readout circuit 22 as in the present example.
  • each sensor pixel 12 has components common to each other.
  • identification numbers 1, 2, 3, and 4 are added to the end of the reference numerals of the constituent elements of each sensor pixel 12.
  • an identification number is given to the end of the reference numeral of the constituent element of each sensor pixel 12.
  • the identification number at the end of the reference numeral of the constituent element of each sensor pixel 12 is omitted.
  • Each sensor pixel 12 has, for example, a photodiode PD, a transfer transistor TR electrically connected to the photodiode PD, and a floating diffusion that temporarily holds the charge output from the photodiode PD via the transfer transistor TR. FD and.
  • the photodiode PD corresponds to a specific but not limitative example of “photoelectric conversion element” of the present disclosure.
  • the photodiode PD performs photoelectric conversion to generate electric charges according to the amount of received light.
  • the cathode of the photodiode PD is electrically connected to the source of the transfer transistor TR, and the anode of the photodiode PD is electrically connected to a reference potential line such as a ground line (GND).
  • the drain of the transfer transistor TR is electrically connected to the floating diffusion FD, and the gate of the transfer transistor TR is electrically connected to the pixel drive line 23 (see FIG. 1).
  • the transfer transistor TR is, for example, a CMOS transistor.
  • the floating diffusions FD of the sensor pixels 12 that share one readout circuit 22 are electrically connected to each other and also to the input end of the common readout circuit 22.
  • the read circuit 22 has, for example, a reset transistor RST, a selection transistor SEL, and an amplification transistor AMP.
  • the selection transistor SEL may be omitted if necessary.
  • the source of the reset transistor RST, which is the input terminal of the read circuit 22, is electrically connected to the floating diffusion FD, and the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the amplification transistor AMP.
  • the gate of the reset transistor RST is electrically connected to the pixel drive line 23 (see FIG. 1).
  • the source of the amplification transistor AMP is electrically connected to the drain of the selection transistor SEL, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the source of the selection transistor SEL which is the output terminal of the readout circuit 22, is electrically connected to the vertical signal line 24, and the gate of the selection transistor SEL is electrically connected to the pixel drive line 23 (see FIG. 1). ..
  • the transfer transistor TR When the transfer transistor TR is turned on, the charge of the photodiode PD is transferred to the floating diffusion FD.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential.
  • the potential of the floating diffusion FD is reset to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of the pixel signal from the readout circuit 22.
  • the amplification transistor AMP generates, as a pixel signal, a signal having a voltage corresponding to the level of electric charges held in the floating diffusion FD.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal having a voltage corresponding to the level of the charge generated in the photodiode PD.
  • the amplification transistor AMP When the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the column signal processing circuit 34 via the vertical signal line 24.
  • the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are CMOS transistors, for example.
  • the selection transistor SEL may be provided between the power supply line VDD and the amplification transistor AMP.
  • the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the selection transistor SEL.
  • the source of the selection transistor SEL is electrically connected to the drain of the amplification transistor AMP, and the gate of the selection transistor SEL is electrically connected to the pixel drive line 23 (see FIG. 1).
  • the source of the amplification transistor AMP which is the output terminal of the read circuit 22, is electrically connected to the vertical signal line 24, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the FD transfer transistor FDG may be provided between the source of the reset transistor RST and the gate of the amplification transistor AMP.
  • the FD transfer transistor FDG is used when switching the conversion efficiency.
  • the pixel signal is small when shooting in a dark place.
  • the pixel signal becomes large. Therefore, if the FD capacitance C is not large, the floating diffusion FD cannot receive the charge of the photodiode PD.
  • the FD capacitance C needs to be large so that the voltage V when converted by the amplification transistor AMP does not become too large. From these points of view, when the FD transfer transistor FDG is turned on, the gate capacitance for the FD transfer transistor FDG increases, so that the entire FD capacitance C increases. On the other hand, when the FD transfer transistor FDG is turned off, the entire FD capacitance C becomes small. In this way, by switching the FD transfer transistor FDG on/off, the FD capacitance C can be made variable and the conversion efficiency can be switched.
  • FIG. 6 is a diagram showing an example of a connection mode of the plurality of read circuits 22 and the plurality of vertical signal lines 24.
  • the plurality of vertical signal lines 24 may be assigned to each of the read circuits 22 one by one. ..
  • the four vertical signal lines 24 are assigned to each read circuit 22 one by one. It may be.
  • identification numbers 1, 2, 3, and 4 are given to the end of the reference numerals of each vertical signal line 24.
  • FIGS. 7 and 8 are diagrams showing an example of a horizontal cross-sectional configuration of the solid-state imaging device 1.
  • the upper diagrams of FIGS. 7 and 8 are diagrams showing an example of a cross-sectional configuration in the horizontal direction of the first substrate 10 of FIG. 1.
  • the lower diagrams of FIGS. 7 and 8 are diagrams illustrating an example of a cross-sectional configuration in the horizontal direction of the second substrate 20 of FIG. 1.
  • FIG. 7 illustrates a configuration in which two sets of four 2 ⁇ 2 sensor pixels 12 are arranged in the second direction H
  • FIG. 8 illustrates four sets of four 2 ⁇ 2 sensor pixels 12, A configuration in which they are arranged in the first direction V and the second direction H is illustrated.
  • FIGS. 7 and 8 a diagram showing an example of the surface configuration of the semiconductor substrate 11 is superimposed on a diagram showing an example of the cross-sectional configuration of the first substrate 10 in FIG. 1 in the horizontal direction. .. Further, in the lower sectional views of FIGS. 7 and 8, a diagram showing an example of the surface configuration of the semiconductor substrate 21 is superimposed on a diagram showing an example of the sectional configuration of the second substrate 20 in the horizontal direction of FIG. There is.
  • the plurality of through-wirings 54, the plurality of through-wirings 48, and the plurality of through-wirings 47 are the first direction V which is the vertical direction in FIG. Alternatively, they are arranged side by side in a strip shape in the second direction H, which is the left-right direction in FIG. 7 and 8, a plurality of through wirings 54, a plurality of through wirings 48 and a plurality of through wirings 47 are arranged in two rows in the first direction V or the second direction H by way of example. Has been done.
  • the first direction V or the second direction H is parallel to, for example, a column direction that is one of the two arrangement directions of the plurality of sensor pixels 12 arranged in a matrix, which are the row direction and the column direction. ing.
  • the four floating diffusions FD are arranged close to each other, for example, via the pixel separation unit 43.
  • the gate electrodes TG of the four transfer transistors TR are arranged so as to surround the four floating diffusions FD.
  • the four gate electrodes TG form a ring shape. Is becoming
  • the insulating layer 53 existing in the portion of the semiconductor substrate 21 through which the plurality of through wirings 54 penetrate is composed of a plurality of blocks extending in the first direction V or the second direction H.
  • the semiconductor substrate 21 extends in the first direction V or the second direction H, and has a plurality of island shapes arranged side by side in the first direction V or the second direction H which are orthogonal to each other via the insulating layer 53. It is composed of a block 21A.
  • Each block 21A is provided with, for example, a plurality of sets of reset transistors RST, amplification transistors AMP, and selection transistors SEL.
  • the one readout circuit 22 shared by the four sensor pixels 12 is composed of, for example, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL in a region facing the four sensor pixels 12.
  • One read circuit 22 shared by the four sensor pixels 12 includes, for example, an amplification transistor AMP in a block 21A on the left side of the insulating layer 53 and a reset transistor RST in a block 21A on the right side of the insulating layer 53. And a selection transistor SEL.
  • 9 to 12 are diagrams showing an example of a wiring layout in the horizontal plane of the solid-state imaging device 1.
  • 9 to 12 exemplify a case where one readout circuit 22 shared by the four sensor pixels 12 is provided in a region facing the four sensor pixels 12.
  • the wirings shown in FIGS. 9 to 12 are provided, for example, in different wiring layers (not shown) provided on the pixel transistor described above.
  • the wiring layer is, for example, a plurality of pixel drive lines 23 and a plurality of vertical signal lines 24, a pad electrode (not shown) exposed on the surface of the wiring layer and used for electrical connection between the second substrate 20 and the third substrate 30. have.
  • the four penetrating wirings 54 adjacent to each other are electrically connected to the connecting wiring 55, for example, as shown in FIG.
  • the four penetrating wirings 54 adjacent to each other are further connected to the gate of the amplification transistor AMP included in the left adjacent block 21A of the insulating layer 53 and the right adjacent block of the insulating layer 53, for example, via the connection wiring 55 and the connection portion 59. It is electrically connected to the gate of the reset transistor RST included in 21A.
  • the power supply line VDD is arranged at a position facing each read circuit 22 arranged side by side in the second direction H, as shown in FIG. 10, for example.
  • the power supply line VDD is electrically connected to the drain of the amplification transistor AMP and the drain of the reset transistor RST of the read circuits 22 arranged side by side in the second direction H, for example, via the connection portion 59.
  • the two pixel drive lines 23 are arranged at positions facing the respective readout circuits 22 arranged side by side in the second direction H.
  • One pixel drive line 23 is, for example, a wiring RSTG electrically connected to the gate of the reset transistor RST of each readout circuit 22 arranged side by side in the second direction H.
  • the other pixel drive line 23 is, for example, a wiring SELG electrically connected to the gate of the selection transistor SEL of each readout circuit 22 arranged side by side in the second direction H.
  • the source of the amplification transistor AMP and the drain of the selection transistor SEL are electrically connected to each other, for example, via the wiring 25.
  • the two power supply lines VSS are arranged, for example, at positions facing the respective read circuits 22 arranged side by side in the second direction H.
  • Each power supply line VSS is electrically connected to the plurality of through wirings 47, for example, at a position facing each sensor pixel 12 arranged side by side in the second direction H.
  • the four pixel drive lines 23 are arranged at positions facing the respective readout circuits 22 arranged side by side in the second direction H.
  • Each of the four pixel drive lines 23 is electrically connected to the through wiring 48 of one of the four sensor pixels 12 corresponding to the readout circuits 22 arranged in the second direction H, for example.
  • the wiring TRG connected to.
  • the four pixel drive lines 23 functioning as control lines are electrically connected to the gate electrodes TG of the transfer transistors TR of the sensor pixels 12 arranged in the second direction H.
  • identifiers 1, 2, 3, 4 are added to the end of each wiring TRG.
  • the vertical signal line 24 is arranged, for example, at a position facing the read circuits 22 arranged side by side in the first direction V.
  • the vertical signal line 24 that functions as an output line is electrically connected to, for example, the source of the amplification transistor AMP, which is the output terminal of each read circuit 22 arranged side by side in the first direction V.
  • FIGS. 13 and 14 are diagrams showing a modification of the horizontal sectional configuration of the solid-state imaging device 1.
  • the upper drawings of FIGS. 13 and 14 are modifications of the horizontal cross-sectional configuration of the first substrate 10 of FIG. 1, and the lower drawings of FIG. 13 are the horizontal direction of the second substrate 20 of FIG. 5 is a modification of the cross-sectional configuration in FIG.
  • a modified example of the surface configuration of the semiconductor substrate 11 of FIG. 1 is shown in a diagram showing a modified example of the sectional configuration of the first substrate 10 in the horizontal direction of FIG.
  • the representations are overlaid.
  • a diagram showing a modified example of the sectional configuration of the second substrate 20 in the horizontal direction of FIG. 1 and a diagram showing a modified example of the surface configuration of the semiconductor substrate 21. Are overlaid.
  • the plurality of through wirings 54, the plurality of through wirings 48, and the plurality of through wirings 47 which are shown as a plurality of dots arranged in a matrix in the drawings, are formed on the first substrate 10. 13A and 13B, the strips are arranged side by side in the first direction H, which is the left-right direction in FIGS. 13 and 14 exemplify a case where the plurality of through wirings 54, the plurality of through wirings 48, and the plurality of through wirings 47 are arranged side by side in two rows in the second direction H.
  • the four floating diffusions FD are arranged close to each other, for example, via the pixel separation unit 43.
  • the four transfer gates TG1, TG2, TG3, and TG4 are arranged so as to surround the four floating diffusions FD.
  • the four transfer gates TG form a ring. It has a shape.
  • the insulating layer 53 is composed of a plurality of blocks extending in the second direction H.
  • the semiconductor substrate 21 includes a plurality of island-shaped blocks 21A extending in the second direction H and arranged side by side in the first direction V orthogonal to the second direction H with the insulating layer 53 interposed therebetween. ..
  • Each block 21A is provided with, for example, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the one readout circuit 22 shared by the four sensor pixels 12 is, for example, not arranged so as to face the four sensor pixels 12 but is displaced in the first direction V.
  • one read circuit 22 shared by four sensor pixels 12 is a reset transistor in a region of the second substrate 20 facing the four sensor pixels 12 in the first direction V. It is composed of an RST, an amplification transistor AMP, and a selection transistor SEL.
  • One readout circuit 22 shared by the four sensor pixels 12 is configured by, for example, the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL in one block 21A.
  • one read circuit 22 shared by four sensor pixels 12 is a reset transistor in a region of the second substrate 20 which is opposed to the four sensor pixels 12 in the first direction V.
  • One readout circuit 22 shared by the four sensor pixels 12 is configured by, for example, the amplification transistor AMP, the reset transistor RST, the selection transistor SEL, and the FD transfer transistor FDG in one block 21A.
  • the one readout circuit 22 shared by the four sensor pixels 12 is not arranged, for example, so as to face the four sensor pixels 12 first, but from the position directly facing the four sensor pixels 12. They are arranged so as to be displaced in the direction V.
  • the wiring 25 (see FIG. 10) can be shortened, or the wiring 25 can be omitted and the source of the amplification transistor AMP and the drain of the selection transistor SEL can be formed in a common impurity region. It can also be configured. As a result, it is possible to reduce the size of the read circuit 22 and increase the size of other parts in the read circuit 22.
  • FIG. 15 is a diagram showing a modification of the horizontal sectional configuration of the solid-state imaging device 1.
  • FIG. 15 shows a modification of the sectional configuration of FIG. 7.
  • the semiconductor substrate 21 is composed of a plurality of island-shaped blocks 21A arranged side by side in the first direction V and the second direction H with the insulating layer 53 interposed therebetween.
  • Each block 21A is provided with, for example, a set of a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • RST reset transistor
  • AMP amplification transistor
  • SEL selection transistor
  • FIG. 16 is a diagram showing a modification of the horizontal sectional configuration of the solid-state imaging device 1.
  • FIG. 16 shows a modification of the sectional configuration of FIG.
  • one read circuit 22 shared by the four sensor pixels 12 is not arranged, for example, directly facing the four sensor pixels 12, but is arranged in the first direction V with a shift.
  • the semiconductor substrate 21 is composed of a plurality of island-shaped blocks 21A arranged side by side in the first direction V and the second direction H with the insulating layer 53 interposed therebetween. There is.
  • Each block 21A is provided with, for example, a set of a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the plurality of through wirings 47 and the plurality of through wirings 54 are also arranged in the second direction H.
  • the plurality of through wirings 47 share four through wirings 54 that share a certain read circuit 22 and four through wirings that share another read circuit 22 adjacent to the read circuit 22 in the second direction H. 54 and 54.
  • the crosstalk between the read circuits 22 adjacent to each other can be suppressed by the insulating layer 53 and the through wiring 47, and the deterioration of the resolution on the reproduced image and the deterioration of the image quality due to color mixture can be suppressed.
  • FIG. 17 is a diagram showing an example of a horizontal cross-sectional configuration of the solid-state imaging device 1 described above.
  • FIG. 17 shows a modification of the sectional configuration of FIG.
  • the first substrate 10 has the photodiode PD and the transfer transistor TR for each sensor pixel 12, and the floating diffusion FD is shared by each of the four sensor pixels 12. Therefore, in this modification, one through wiring 54 is provided for each of the four sensor pixels 12.
  • the unit area corresponding to four sensor pixels 12 sharing one floating diffusion FD can be obtained by shifting one sensor pixel 12 in the first direction V.
  • the four sensor pixels 12 corresponding to the area will be referred to as four sensor pixels 12A.
  • the first substrate 10 shares the through wiring 47 for each of the four sensor pixels 12A. Therefore, in this modification, one through wiring 47 is provided for each of the four sensor pixels 12A.
  • the first substrate 10 has a pixel separation unit 43 that separates the photodiode PD and the transfer transistor TR for each sensor pixel 12.
  • the pixel separating unit 43 does not completely surround the sensor pixel 12 when viewed from the normal line direction of the semiconductor substrate 11, and is provided near the through wiring 54 connected to the floating diffusion FD and near the through wiring 47. It has a gap that is an unformed region. The gap allows the four sensor pixels 12 to share one through wiring 54 and the four sensor pixels 12A to share one through wiring 47.
  • the second substrate 20 has the readout circuit 22 for each of the four sensor pixels 12 that share the floating diffusion FD.
  • FIG. 18 is a diagram showing an example of a horizontal sectional configuration of the solid-state imaging device 1 according to the present modification.
  • FIG. 18 shows a modification of the sectional configuration of FIG.
  • the first substrate 10 has the photodiode PD and the transfer transistor TR for each sensor pixel 12, and the floating diffusion FD is shared by each of the four sensor pixels 12. Further, the first substrate 10 has a pixel separation section 43 that separates the photodiode PD and the transfer transistor TR for each sensor pixel 12.
  • FIG. 19 is a diagram showing an example of a horizontal sectional configuration of the solid-state imaging device 1 according to the present modification.
  • FIG. 19 shows a modification of the sectional configuration of FIG.
  • the first substrate 10 has the photodiode PD and the transfer transistor TR for each sensor pixel 12, and the floating diffusion FD is shared by each of the four sensor pixels 12. Further, the first substrate 10 has a pixel separation section 43 that separates the photodiode PD and the transfer transistor TR for each sensor pixel 12.
  • FIG. 20 is a diagram showing an example of a circuit configuration of the solid-state image sensor 1 according to the modification.
  • the solid-state image sensor 1 according to the present modification is a CMOS image sensor equipped with a column parallel ADC.
  • a vertical drive circuit 33 in addition to the pixel region 13 in which a plurality of sensor pixels 12 including photoelectric conversion elements are two-dimensionally arranged in a matrix, a vertical drive circuit 33, It has a configuration including a column signal processing circuit 34, a reference voltage supply unit 38, a horizontal drive circuit 35, a horizontal output line 37, and a system control circuit 36.
  • the system control circuit 36 uses the master clock MCK as a reference clock signal for operations of the vertical drive circuit 33, the column signal processing circuit 34, the reference voltage supply section 38, the horizontal drive circuit 35, and the like.
  • a control signal or the like is generated and given to the vertical drive circuit 33, the column signal processing circuit 34, the reference voltage supply unit 38, the horizontal drive circuit 35, and the like.
  • the vertical drive circuit 33 is also formed on the first substrate 10 together with each sensor pixel 12 in the pixel region 13, and is also formed on the second substrate 20 on which the readout circuit 22 is formed.
  • the column signal processing circuit 34, the reference voltage supply unit 38, the horizontal drive circuit 35, the horizontal output line 37, and the system control circuit 36 are formed on the third substrate 30.
  • the read circuit 22 includes, for example, a reset transistor RST that controls the potential of the floating diffusion FD, an amplification transistor AMP that outputs a signal corresponding to the potential of the floating diffusion FD, and a pixel selection.
  • a three-transistor configuration having a selection transistor SEL for performing the above can be used.
  • the sensor pixels 12 are two-dimensionally arranged, and the pixel drive lines 23 are arranged in each row and the vertical signal lines 24 are arranged in each column with respect to the pixel arrangement of m rows and n columns. There is.
  • One end of each of the plurality of pixel drive lines 23 is connected to each output end corresponding to each row of the vertical drive circuit 33.
  • the vertical drive circuit 33 is configured by a shift register or the like, and controls the row address and the row scan of the pixel region 13 via the plurality of pixel drive lines 23.
  • the column signal processing circuit 34 has, for example, ADCs (analog-digital conversion circuits) 34-1 to 34-m provided for each pixel column of the pixel region 13, that is, for each vertical signal line 24, and the pixel region 13 is provided.
  • ADCs analog-digital conversion circuits
  • the reference voltage supply unit 38 has, for example, a DAC (digital-analog conversion circuit) 38A as a method of generating a reference voltage Vref having a so-called ramp (RAMP) waveform, the level of which changes in an inclined manner as time passes. There is.
  • the method of generating the reference voltage Vref having the ramp waveform is not limited to the DAC 38A.
  • the DAC 38A under the control of the control signal CS1 given from the system control circuit 36, generates the ramp waveform reference voltage Vref based on the clock CK given from the system control circuit 36 to generate the ADC 34-1 of the column processing unit 15. Supply to ⁇ 34-m.
  • each of the ADCs 34-1 to 34-m has an exposure time of 1/N of the sensor pixel 12 as compared with the normal frame rate mode in the progressive scanning method for reading out all the information of the sensor pixel 12 and the normal frame rate mode. Is set so that the AD conversion operation corresponding to each operation mode such as the high-speed frame rate mode for increasing the frame rate N times, for example, twice, can be selectively performed.
  • the switching of the operation mode is executed by the control by the control signals CS2 and CS3 provided from the system control circuit 36. Further, the system control circuit 36 is provided with instruction information for switching between the normal frame rate mode and each operation mode of the high speed frame rate mode from an external system controller (not shown).
  • the ADCs 34-1 to 34-m have the same configuration, and the ADC 34-m will be described as an example here.
  • the ADC 34-m is configured to include a comparator 34A, a counting unit such as an up/down counter (U/DCNT) 34B, a transfer switch 34C, and a memory device 34D.
  • the comparator 34A includes a signal voltage Vx of the vertical signal line 24 corresponding to a signal output from each sensor pixel 12 in the nth column of the pixel region 13 and a reference voltage Vref of a ramp waveform supplied from the reference voltage supply unit 38. And the output voltage Vco becomes “H” level when the reference voltage Vref becomes higher than the signal voltage Vx, and the output voltage Vco becomes “L” level when the reference voltage Vref is equal to or lower than the signal voltage Vx. ..
  • the up/down counter 34B is an asynchronous counter, and under the control of the control signal CS2 given from the system control circuit 36, the clock CK is given from the system control circuit 36 at the same time as the DAC 18A, and is down in synchronization with the clock CK ( By performing the DOWN) count or the UP (UP) count, the comparison period from the start of the comparison operation in the comparator 34A to the end of the comparison operation is measured.
  • the comparison time at the first read time is measured by counting down during the first read operation, and the second read operation is performed.
  • the comparison time at the second read is measured by counting up during the read operation.
  • the count result for the sensor pixel 12 in a certain row is held as it is, and then the sensor pixel 12 in the next row is down-counted at the first read operation from the previous count result.
  • the comparison time at the time of the first read is measured, and by counting up at the time of the second read operation, the comparison time at the time of the second read is measured.
  • the transfer switch 34C is turned on when the count operation of the up/down counter 34B for the sensor pixel 12 in a certain row is completed in the normal frame rate mode ( In the closed state, the count result of the up/down counter 34B is transferred to the memory device 34D.
  • the analog signal supplied from each sensor pixel 12 in the pixel region 13 via the vertical signal line 24 for each column is supplied to the comparator 34A and the up/down counter 34B in the ADCs 34-1 to 34-m. By each operation, it is converted into an N-bit digital signal and stored in the memory device 34D.
  • the horizontal drive circuit 35 is composed of a shift register or the like, and controls the column address and column scan of the ADCs 34-1 to 34-m in the column signal processing circuit 34. Under the control of the horizontal drive circuit 35, the N-bit digital signal AD-converted by each of the ADCs 34-1 to 34-m is sequentially read out to the horizontal output line 37, and passes through the horizontal output line 37. It is output as imaging data.
  • a circuit or the like for performing various kinds of signal processing on the imaging data output via the horizontal output line 37 may be provided in addition to the above-described constituent elements. Is.
  • the count result of the up/down counter 34B can be selectively transferred to the memory device 34D via the transfer switch 34C. It is possible to independently control the count operation of the /down counter 34B and the read operation of the count result of the up/down counter 34B to the horizontal output line 37.
  • FIG. 21 shows an example in which the solid-state imaging device 1 of FIG. 20 is configured by laminating three substrates of a first substrate 10, a second substrate 20, and a third substrate 30.
  • a pixel region 13 including a plurality of sensor pixels 12 is formed in the central portion of the first substrate 10, and a vertical drive circuit 33 is formed around the pixel region 13.
  • a read circuit area 15 including a plurality of read circuits 22 is formed in the central portion, and a vertical drive circuit 33 is formed around the read circuit area 15.
  • the column signal processing circuit 34, the horizontal drive circuit 35, the system control circuit 36, the horizontal output line 37, and the reference voltage supply unit 38 are formed on the third substrate 30.
  • the vertical drive circuit 33 may be formed only on the first substrate 10 or only on the second substrate 20.
  • FIG. 22 shows a modification of the cross-sectional configuration of the solid-state imaging device 1 according to this modification.
  • the solid-state imaging device 1 is configured by stacking three substrates of the first substrate 10, the second substrate 20, and the third substrate 30.
  • the solid-state imaging device 1 may be configured by stacking two substrates, the first substrate 10 and the second substrate 20.
  • the logic circuit 32 is formed separately on the first substrate 10 and the second substrate 20, as shown in FIG. 22, for example.
  • a high dielectric constant film made of a material (for example, high-k) that can withstand a high temperature process and a metal gate electrode are laminated.
  • a transistor having a gate structure is provided.
  • CoSi 2 or NiSi formed using a self-aligned silicide (SALICIDE) process on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode.
  • SALICIDE self-aligned silicide
  • a low resistance region made of silicide or the like is formed. The low resistance region made of silicide is thus formed of the compound of the material of the semiconductor substrate and the metal.
  • FIG. 23 shows a modification of the cross-sectional structure of the solid-state imaging device 1 according to the structure of FIG. 1 and its modification.
  • a self-aligned silicide (SALICIDE) process is formed on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode.
  • the low resistance region 37 made of silicide such as CoSi 2 or NiSi may be formed. This allows a high temperature process such as thermal oxidation to be used when forming the sensor pixel 12.
  • the contact resistance can be reduced. As a result, the calculation speed in the logic circuit 32 can be increased.
  • FIG. 24 is a diagram showing a part of the cross section of the solid-state imaging device 100 according to the first embodiment of the present disclosure.
  • the solid-state imaging device 100 has a structure in which a laminated body 200, a laminated body 300, and a laminated body 400 are bonded together.
  • a surface 230 shown in FIG. 24 is a surface on which the laminated body 200 and the laminated body 300 are bonded together.
  • a surface 340 shown in FIG. 24 is a surface on which the laminated body 300 and the laminated body 400 are attached.
  • a color filter 211 is arranged below the stacked bodies 200 to 400, that is, at the lower end of the stacked body 200.
  • An on-chip lens 212 is arranged below the color filter 211.
  • the on-chip lens 212 collects the emitted light.
  • the condensed light is guided to the photoelectric conversion element 203 included in the stacked body 200 via the color filter 211.
  • the stacked body 200 has a structure in which a plurality of films that form transistors and the like are stacked on a substrate 201.
  • the substrate 201 is a semiconductor substrate such as an N-type silicon substrate.
  • a P-type semiconductor region 202 (P well) is formed on the substrate 200.
  • An N-type semiconductor region is formed in the semiconductor region 202, whereby a photoelectric conversion element 203 such as a photodiode having a PN junction is formed.
  • the photoelectric conversion element 203 converts the received light into an electric signal according to the received light amount by photoelectric conversion.
  • a HAD (Hole Accumulation Diode) 204 which is a P + type semiconductor region, is formed above the photoelectric conversion element 203.
  • the HAD 204 functions as a hole storage layer and suppresses dark current generated from the surface of the photoelectric conversion element 203, which is an N-type photodiode.
  • the N-type transfer transistor 220 is arranged on the substrate 201.
  • the transfer transistor 220 includes a floating diffusion (FD) 221 which is an N type source region.
  • the transfer transistor 220 transfers the electric signal output from the photoelectric conversion element 203 to the pixel transistor.
  • the FD 221 temporarily holds the electric signal output from the photoelectric conversion element 203.
  • the transfer transistor 220 including the FD 221 and the HAD 204 are covered with an insulating film 250.
  • the laminated body 300 has a structure in which a plurality of films forming transistors and the like are laminated on a substrate 301.
  • the substrate 301 is a semiconductor substrate such as a P-type silicon substrate.
  • the stacked body 300 is turned upside down and is laminated on the insulating film 250 of the stacked body 200.
  • pixel transistors such as an N-type amplification transistor 310, an N-type reset transistor 320, and an N-type selection transistor (not shown) are arranged. ..
  • the pixel transistor performs a process of reading an electric signal according to the amount of light received by the photoelectric conversion element 203.
  • a wiring 313d is connected to the gate electrode 313 of the amplification transistor 310.
  • the wiring 313d is connected to the source region 321 of the reset transistor 320.
  • the wiring 313d is connected to the FD 221 of the transfer transistor 320 via the contact 221c.
  • the pixel transistors such as the amplification transistor 310 and the reset transistor 320 are covered with the insulating film 350. That is, the insulating film 250 and the insulating film 350 are bonded to each other on the surface 230 where the stacked body 200 and the stacked body 300 are attached to each other.
  • Wirings D1 to D4 are formed in four layers on the lower surface of the substrate 301, that is, on the side opposite to the side on which the pixel transistors are arranged.
  • the wiring D1 is a wiring formed in the lowermost layer of the first layer.
  • the wiring D4 is a wiring formed in the uppermost layer of the fourth layer. Note that the number of wiring layers is not limited to four, and can be arbitrarily changed according to design conditions and the like.
  • the wirings D1 to D4 are covered with the insulating film 360.
  • the laminated body 400 has a structure in which a plurality of films forming transistors and the like are laminated on a substrate 401.
  • the substrate 401 is a semiconductor substrate such as a silicon substrate.
  • the stacked body 400 is turned upside down and bonded onto the wiring D4 of the stacked body 300. In the example of FIG. 24, the junction point 402 between the wiring D4 and the wiring of the stacked body 400 overlaps the pixel area in which the pixel is arranged.
  • a plurality of logic transistors Tr arranged on the substrate 401, that is, on the side of the substrate 401 facing the substrate 301 is connected to the wiring of the stacked body 400.
  • the wiring of the stacked body 400 and the logic transistor Tr are covered with the insulating film 450.
  • a logic circuit is configured by the wiring of the stacked body 400 and the logic transistor Tr.
  • the logic circuit corresponds to a peripheral circuit of the solid-state image sensor 100 that processes an electric signal or the like generated by the photoelectric conversion element 203.
  • FIG. 25 is a schematic diagram illustrating the vicinity of the bonding position of the stacked bodies 200 and 300 of the solid-state imaging device 100 according to the first embodiment of the present disclosure.
  • 25A is a top view of the laminated body 300 on the side where the pixel transistors are formed
  • FIGS. 25B to 25D are cross-sectional views showing the vicinity of the bonding positions of the laminated bodies 200 and 300
  • FIG. 25A is a top view of the laminated body 300 on the side where the pixel transistors are formed
  • FIGS. 25B to 25D are cross-sectional views showing the vicinity of the bonding positions of the laminated bodies 200 and 300
  • the solid-state imaging device 100 includes a substrate 201 as a first semiconductor substrate having an FD 221 that temporarily holds an electric signal output from the photoelectric conversion element 203.
  • the HAD 204 is arranged on the photoelectric conversion element 203.
  • a contact 204c connected to the upper layer wiring is connected to the HAD 204.
  • the contact 204c is grounded through the upper wiring to fix the substrate potential of the substrate 201 to 0V.
  • the FD 221 is a source region of the transfer transistor 220.
  • the transfer transistor 220 includes a gate insulating film 224 arranged on the substrate 201 and a gate electrode 223 arranged on the gate insulating film 224.
  • a contact 223c connected to the upper wiring is connected to the gate electrode 223.
  • the contact 223c is connected to the peripheral circuit including the logic transistor Tr via the upper layer wiring and the wiring of the stacked body 400.
  • the transfer transistor 220 transfers the electric signal output from the photoelectric conversion element 203 to the amplification transistor 310.
  • the solid-state imaging device 100 includes a substrate 301 as a second semiconductor substrate facing the substrate 201.
  • the substrate 301 includes the amplification transistor 310 as the first transistor on the side facing the substrate 201.
  • the amplification transistor 310 includes a channel 315 extending in the thickness direction of the substrate 301 and a gate electrode 313 as a multi-gate extending in the thickness direction of the substrate 301 and sandwiching the channel 315.
  • the channel 315 is composed of a part of the substrate 301, and becomes a current path between a source region 311 and a drain region 312, which will be described later, when a voltage is applied to the gate electrode 313.
  • a gate insulating film 314 is interposed between the channel 315 and the gate electrode 313.
  • the amplification transistor 310 is configured as, for example, a tri-gate transistor in which the gate electrode 313 is connected to the channel 315 via the gate insulating film 314 on three surfaces.
  • the amplification transistor 310 amplifies and outputs the electric signal transferred from the photoelectric conversion element 203 by the transfer transistor 220.
  • the substrate 301 includes a reset transistor 320 as a second transistor including a source region 322 on the side facing the substrate 201.
  • the reset transistor 320 includes a channel 325 extending in the thickness direction of the substrate 301 and a gate electrode 323 as a multi-gate extending in the thickness direction of the substrate 301 and sandwiching the channel 325.
  • the channel 325 is composed of a part of the substrate 301, and when a voltage is applied to the gate electrode 313, it becomes a current path between a source region 321 and a drain region 322, which will be described later.
  • a gate insulating film 324 is interposed between the channel 325 and the gate electrode 323.
  • the reset transistor 320 is configured as, for example, a tri-gate transistor in which the gate electrode 323 is connected to the channel 325 via the gate insulating film 324 on three surfaces.
  • the reset transistor 320 resets (initializes) the potential of the gate electrode 313 of the amplification transistor 310 to the power source potential.
  • the reset transistor 320 is also a transistor that resets the potential of the FD 221.
  • the gate electrode 323 of the reset transistor 320 is connected to the wirings D1 to D4 as signal lines for transmitting electric signals from the surface side of the substrate 301 opposite to the surface facing the substrate 201. Specifically, the gate electrode 323 is connected to the wirings D1 to D4 via the contact 323c. The wirings D1 to D4 are connected to a peripheral circuit including the logic transistor Tr via the wiring of the stacked body 400 and exchange electric signals.
  • the substrate 301 includes a selection transistor 330 on the side facing the substrate 201.
  • the selection transistor 330 includes a channel 335 extending in the thickness direction of the substrate 301 and a gate electrode 333 as a multi-gate extending in the thickness direction of the substrate 301 and sandwiching the channel 335.
  • the channel 335 is composed of a part of the substrate 301, and when a voltage is applied to the gate electrode 313, it becomes a current path between a source region 331 and a drain region 332.
  • a gate insulating film 334 is interposed between the channel 335 and the gate electrode 333.
  • the selection transistor 330 is configured as, for example, a tri-gate transistor in which the gate electrode 333 is connected to the channel 335 via the gate insulating film 334 on three surfaces. Since the selection transistor 330 processes the electric signal amplified by the amplification transistor 310, it selects whether or not to transmit the electric signal to the wirings D1 to D4 in the upper layer.
  • the gate electrode 313 of the amplification transistor 310 and the gate electrode 333 of the selection transistor 330 are arranged in parallel.
  • the gate electrode 333 of the selection transistor 330 and the gate electrode 323 of the reset transistor 320 are arranged so as to be orthogonal to each other.
  • the gate electrode 313 of the amplification transistor 310 is connected to the FD 221.
  • the solid-state imaging device 100 includes a contact 221c that connects the facing surfaces of the gate electrode 313 and the FD 221. That is, in the example of FIG. 25, of the gate electrodes 313 extending toward the substrate 201 in the thickness direction of the substrate 301, the surface closest to the substrate 201 and the substrate 201 of the FD 221 arranged on the surface layer of the substrate 201. Is connected to the outermost surface by a contact 221c such as polysilicon. In other words, the contact 221c connects the gate electrode 313 and the FD 221 with the shortest distance.
  • the gate electrode 313 of the amplification transistor 310 is connected to the source region 321 of the reset transistor 320. Specifically, the gate electrode 313 of the amplification transistor 310 extends in the direction of the reset transistor 320 to form the wiring 313d. The gate electrode 313 of the amplification transistor 310 and the source region 321 of the reset transistor 320 are connected by a wiring 313d.
  • the substrate 301 includes source regions 311 and 331 that reach from one surface side of the substrate 301 to the other surface side, and from one surface side of the substrate 301 to the other surface side. Drain regions 312, 322, 333 reaching The source region 311 and the drain region 312 have an N-type conductivity type with an impurity concentration of, for example, 1 ⁇ 10 18 cm ⁇ 3 or more, and are included in the amplification transistor 310.
  • the source region 331 and the drain region 332 have an N-type conductivity type with an impurity concentration of, for example, 1 ⁇ 10 18 cm ⁇ 3 or more, and are included in the selection transistor 330.
  • the drain region 332 of the selection transistor 330 is connected to the source region 311 of the amplification transistor 310.
  • the drain region 322 has an N type conductivity type with an impurity concentration of, for example, 1 ⁇ 10 18 cm ⁇ 3 or more, and is included in the reset transistor 320.
  • the source region 321 of the reset transistor 320 also has an N-type conductivity.
  • the source region 321 of the reset transistor 320 is formed only on the surface layer portion of the substrate 301 on the side facing the substrate 201, and does not reach the surface on the opposite side of the substrate 301.
  • a region from the FD 221 to the source region 321 of the reset transistor 320 via the contact 221c, the gate electrode 313 of the amplification transistor 310, and the wiring 313d is an FD region functioning as a floating diffusion.
  • the source region 321 is formed smaller than the others so as to prevent the FD capacitance from increasing.
  • the source regions 311 and 331 are connected to wirings D1 to D4 as signal lines for transmitting electric signals from the surface side of the substrate 301 opposite to the surface facing the substrate 201. Specifically, the source region 311 is connected to the wirings D1 to D4 via the contact 311c. The source region 331 is connected to the wirings D1 to D4 via the contact 331c. The wirings D1 to D4 are connected to a peripheral circuit including the logic transistor Tr via the wiring of the stacked body 400 and exchange electric signals.
  • the drain regions 312, 322, 333 are connected to the power supply potential from the surface side of the substrate 301 opposite to the surface facing the substrate 201.
  • the drain region 312 is connected to the wirings D1 to D4 via the contact 312c.
  • the drain region 322 is connected to the wirings D1 to D4 via the contact 322c.
  • the drain region 332 is connected to the wirings D1 to D4 via the contact 332c.
  • the wirings D1 to D4 are connected to the power supply potential.
  • the pixel transistor arranged on the substrate 301 is configured as a tri-gate transistor, for example.
  • the configuration of the tri-gate transistor will be described in more detail with reference to FIG. 26 by taking the amplification transistor 310 as an example.
  • the reset transistor 320 and the selection transistor 330 are also configured similarly to the amplification transistor 310 described below.
  • FIG. 26 is a schematic diagram showing a configuration of the amplification transistor 310 according to the first embodiment of the present disclosure.
  • 26A is an exploded perspective view of the amplification transistor 310
  • FIG. 26B is a perspective view of the amplification transistor 310.
  • the source region 311, the drain region 312, and the channel 314 sandwiched between them are formed in an upright plate shape along the stacking direction SD of the stacked body 300.
  • the gate insulating film 314 is, for example, a High-k material such as Al 2 O 3 , TiO 2 , Ta 2 O 5 , HfO 2 , HfSiON, HfSiO 4 , ZrO 2 , ZrSiO 4 , La 2 O 3 , Y 2 O 3 or the like. Composed of.
  • the gate insulating film 314 is covered with the gate electrode 313.
  • the gate electrode 313 is made of, for example, polysilicon.
  • the amplification transistor 313 may be a metal gate transistor whose gate electrode 313 is made of a metal-based material such as TaCx, W, WNx, or TiN.
  • the gate width is the sum of the width of the plate-shaped channel (plate thickness) and the height ⁇ 2.
  • the amplification transistor 310 has the N-type source region 311, the N-type drain region 312, and the P-type channel 315 sandwiched between these regions. Then, the insulating film 360 is arranged immediately below the body of the NPN structure of the amplification transistor 310. That is, the amplification transistor 310 has a fully depleted silicon-on-insulator (FD-SOI) structure.
  • FD-SOI fully depleted silicon-on-insulator
  • FIGS. 27 to 31 are flowcharts showing an example of the procedure of the manufacturing process of the solid-state imaging device 100 according to the first embodiment of the present disclosure.
  • 27 to 31 are sectional views taken along the line AA′ of FIG. 25A in the manufacturing process of the solid-state imaging device 100.
  • 27 to 31 are sectional views taken along the line BB′ of FIG. 25A in the manufacturing process of the solid-state imaging device 100.
  • the right views of FIGS. 27 to 31 are sectional views taken along the line CC′ of FIG. 25A in the manufacturing process of the solid-state imaging device 100.
  • a substrate 301 such as a P-type silicon substrate is subjected to element isolation, and then trenches TR are formed to form channels 315 and 325. Although not shown, the channel 335 is also formed at this time.
  • gate insulating films 314, 324, 334 are formed so as to cover the channels 315, 325, 335. Further, gate electrodes 313, 323, 333 are formed so as to cover the gate insulating films 314, 324, 334.
  • the N-type source regions 311, 321, 331 and the N-type drain regions 312, 322 are formed on the substrate 301 on both sides of the gate electrodes 313, 323, 333 so that the impurity concentration is 1 ⁇ 10 18 cm ⁇ 3 or more. , 332 are formed.
  • the source regions 311, 331 and the drain regions 312, 322, 332 are formed to the depth of the trench TR.
  • the source region 321 is formed shallower than the other source regions 311 and 331.
  • the wiring 313d connecting the gate electrode 313 and the source region 321 is formed while the insulating film 350 covering each component is laminated on the substrate 301. ..
  • the insulating film 350 is stacked until the entire structure including the wiring 313d is filled.
  • a P-type semiconductor region 202 is formed on a substrate 201 such as an N-type silicon substrate, and a photoelectric conversion element 203 such as an N-type photodiode is formed. And a HAD 204, which is a P + type semiconductor region, is formed.
  • the gate insulating film 224 is formed over the substrate 201, and the gate electrode 223 is formed over the gate insulating film 224. Then, the FD 221 as an N-type source region is formed on the substrate 201 near the gate electrode 223.
  • the insulating film 250 is formed on the substrate 201 so as to cover each component.
  • the substrate 301 described above is inverted on the substrate 201 on which each structure is formed, and the surface on which the pixel transistors are formed is arranged to face the substrate 201.
  • the substrate 201 and the substrate 301 are attached to each other. At this time, the insulating film 250 formed on the substrate 201 and the insulating film 350 formed on the substrate 301 are bonded.
  • the transfer transistor 220 on the substrate 201 and the pixel transistor on the substrate 301 face each other. Further, the wiring 313d extended from the gate electrode 313 is arranged immediately above the FD 221 on the substrate 201.
  • the surface of the substrate 301 opposite to the side on which the pixel transistors are formed is ground to thin the substrate 301.
  • the bulk substrate 301 disappears and the ends of the channels 315, 325, 335 opposite to the sides covered with the gate electrodes 313, 323, 333, the gate insulating films 314, 324, 334.
  • the U-shaped both ends and the U-shaped both ends of the gate electrodes 313, 323, 333 are thinned until exposed.
  • the bulk substrate 301 may be left.
  • FIGS. 29(a1)(b1)(c1) when the bulk substrate 301 is eliminated, each pixel transistor has an FD-SOI structure.
  • ground substrate 301 A part of the ground substrate 301 remains in a divided state around each pixel transistor, but these substrates 301 are not shown in the following figures.
  • FIGS. 29(a2)(b2)(c2) the positions corresponding to the source regions 311,331 and the drain regions 312,322,332 from the surface of the substrate 301 opposite to the side where the pixel transistors are formed. Then, ion implantation or the like is performed so that the impurity concentration becomes 1 ⁇ 10 18 cm ⁇ 3 or more. Thereby, the source regions 311 and 331 and the drain regions 312, 322, and 332 that reach from the one surface side of the substrate 301 to the other surface side are obtained.
  • an insulating film 360 covering each component is formed on the substrate 301. Then, a through hole TH penetrating the insulating films 360, 350, 250 and the wiring 313d and reaching the FD 221 of the substrate 201 is formed.
  • the through hole TH is filled with a conductive material such as polysilicon up to the height of the wiring 313d to form a contact 221c connecting the wiring 313d and the FD 221.
  • the insulating films 350 and 360 above the wiring 313d are backfilled with an insulating material such as SiO 2 .
  • a contact 223c is formed on the gate electrode 223 and connected to the upper layer wiring.
  • a contact 204c is formed on the HAD 204 and connected to the upper wiring.
  • a contact 323c is formed on the gate electrode 323 and connected to the wirings D1 to D4.
  • a contact 333c is also formed on the gate electrode 333 and connected to the wirings D1 to D4.
  • contacts 311c and 331c are formed on the source regions 311 and 331 and connected to the wirings D1 to D4.
  • Contacts 312c, 322c, 332c are formed on the drain regions 312, 322, 332 and connected to the wirings D1 to D4.
  • the laminated body 400 in which the peripheral circuit including the logic transistor Tr, the wiring, and the like are formed is attached to the laminated body 300.
  • the insulating film 450 of the stacked body 400 and the insulating film 360 of the stacked body 300 are bonded.
  • the wiring of the stacked body 400 and the wiring D4 of the stacked body 300 are connected.
  • the wirings D1 to D4 are appropriately connected to the peripheral circuit of the stacked body 400, the ground line, the power supply potential, and the like.
  • FIG. 32 is a schematic diagram showing a solid-state imaging device according to a comparative example of the present disclosure.
  • the solid-state image sensor of the comparative example has a transfer transistor 220' having an FD 221' on a substrate 201' having a photoelectric conversion element 203' and a HAD 204'.
  • a substrate 301' is arranged above the substrate 201'.
  • An amplification transistor 310', a reset transistor 320', and a selection transistor 330' are arranged on the upper surface of the substrate 301', that is, the surface opposite to the substrate 201'. These pixel transistors are planar transistors.
  • the gate electrode of the amplification transistor 310', the source region of the reset transistor 320', and the FD 221' are connected via the contact 221c' and the wiring D1'.
  • the contact 221c' must be extended to the level of the wiring D1', which increases the overall wiring length. Further, the structure for connecting the gate electrode of the amplification transistor 310', the source region of the reset transistor 320', and the FD 221' becomes complicated. Therefore, the capacity of the wiring related to the FD 221' increases, and the capacity of the entire FD region also increases. Therefore, the photoelectric conversion efficiency of the photoelectric conversion element 203' is reduced.
  • each pixel transistor is configured as a tri-gate transistor and is arranged so as to face the substrate 201. This allows the gate electrode 313 of the amplification transistor 310 and the FD 221 to be close to each other. In addition, the source region 321 of the reset transistor 320 and the FD 221 can be close to each other. Therefore, it is possible to improve the photoelectric conversion efficiency of the photoelectric conversion element 203 by reducing the length of the entire wiring related to the FD 221, that is, the length of the contact 221c and the wiring 313d.
  • each pixel transistor is configured as a tri-gate transistor. Therefore, the U-shaped ends of the gate electrode 323 of the reset transistor 320 can be opposed to the wirings D1 to D4 while the amplification transistor 310 is opposed to the substrate 201 side. Thus, the gate electrode 323 can be connected to the wirings D1 to D4 from the side of the substrate 301 facing the wirings D1 to D4.
  • each pixel transistor is configured as a tri-gate transistor.
  • the gate width of the pixel transistor can be expanded in the direction perpendicular to the surface of the substrate 301 without increasing the area occupied by the substrate 301, thereby further reducing noise and improving the transconductance gm.
  • each pixel transistor has the FD-SOI structure.
  • the pixel transistor can be miniaturized, and the parasitic capacitance can be suppressed to obtain a high-speed pixel transistor.
  • the source regions 311 and 331 and the drain regions 312, 322, and 332 are distributed over the entire thickness of the substrate 301. Accordingly, the pixel transistors are opposed to the substrate 201 side, and the source regions 311 and 331 and the drain regions 312, 322, and 332 are connected to the wirings D1 to D4 from the side facing the wirings D1 to D4 of the substrate 301. be able to. Therefore, the connection form between the source regions 311, 331 and the drain regions 312, 322, 332 and the wirings D1 to D4 does not become complicated.
  • each pixel transistor is a tri-gate transistor, the controllability of the gate electrodes 313, 323, 333 with respect to the channels 315, 325, 335 is high. Therefore, even if the source regions 311, 331 and the drain regions 312, 322, 332 having a high impurity concentration are distributed from the lower surface to the upper surface of the substrate 301, the source regions 311, 321, 331 and the drain regions 312, 322, 332. It is possible to suppress a short circuit between them.
  • the merit of dividing the photoelectric conversion element 203 and the pixel transistor into separate substrates 201 and 301 can be fully utilized. That is, the area of each of the photoelectric conversion element 203 and the pixel transistor can be increased as compared with the case where the photoelectric conversion element and the pixel transistor are arranged on the same substrate. Moreover, the number of pixels per unit area can be increased.
  • the substrate 201 and the substrate 301 are connected via the contact 221c. Further, the substrate 301 and the substrate 401 are connected by the wiring D3 of the substrate 301 and the wiring of the substrate 401.
  • TSV Through Silicon Via
  • the contact point 221c and the junction point 402 of the wiring D3 of the substrate 301 and the wiring of the substrate 401 are arranged in the pixel region.
  • the chip size can be further reduced or the pixel area can be enlarged.
  • FIG. 33 is a schematic diagram showing the configuration of the amplification transistor of the solid-state imaging device according to the first modification of the first embodiment of the present disclosure.
  • the amplification transistor of the first modification is a multi-gate transistor of a type different from that of the first embodiment.
  • the reset transistor of modification 1 and the selection transistor of modification 1 are also configured similarly to the amplification transistor described below.
  • the amplification transistor 310a of the first modification is configured as a double gate transistor in which the gate electrode 313a is connected to the channel on two sides via the gate insulating film 314a. That is, the amplification transistor 310a includes an N-type source region 311a, an N-type drain region (not shown), and a P-type channel (not shown) sandwiched therebetween.
  • a part of both side surfaces of the source region 311a, all side surfaces of the channel, and a part of both side surfaces of the drain region are covered with a gate insulating film 314a.
  • the gate insulating film 314a is made of a High-k material or the like as in the first embodiment.
  • a lower end of a part of the source region 311a, an entire lower end of the channel, and a lower end of a part of the drain region are covered with an insulating film 316in.
  • the gate insulating film 314a and the insulating film 316in are covered with the gate electrode 313a.
  • a wiring 313da connected to the source region or the like of the reset transistor extends from the gate electrode 313a.
  • the gate electrode 313a and the wiring 313da are made of polysilicon, a metal-based material, or the like, as in the first embodiment.
  • the gate width is twice the height of the plate-shaped channel.
  • the amplification transistor 310a of Modification 1 can also be configured as an FD-SOI structure transistor in which an insulating film 360 is arranged immediately below a body of an NPN structure.
  • the amplification transistor 310b of the first modification is an all-round transistor having a gate all around (GAA) structure in which a gate electrode 313b is connected to a channel on four sides through a gate insulating film 314b. It is configured. That is, the amplification transistor 310b includes an N-type source region 311b, an N-type drain region (not shown), and a P-type channel (not shown) sandwiched between them.
  • GAA gate all around
  • the source region 311b, the channel, and the drain region are plate-shaped upright with respect to the insulating film 360.
  • the source region 311b includes a wing portion 311w that is bent in a V shape and is in contact with the insulating film 360.
  • the drain region is provided with a wing portion (not shown) that is bent in a V shape and is in contact with the insulating film 360.
  • the gate insulating film 314b covers the entire circumference of part of the source region 311b, the entire circumference of the channel, and the entire circumference of part of the drain region.
  • the gate insulating film 314b is made of a High-k material or the like as in the first embodiment.
  • the gate insulating film 314b is covered with the gate electrode 313b.
  • a wiring 313db connected to the source region of the reset transistor or the like extends from the gate electrode 313b.
  • the gate electrode 313b and the wiring 313db are made of polysilicon, a metal-based material, or the like, as in the first embodiment.
  • the gate width is the entire length of the plate-shaped channel.
  • the amplification transistor 310b of Modification 1 can also be configured as an FD-SOI structure transistor in which an insulating film 360 is arranged immediately below a body of an NPN structure.
  • the tri-gate transistor is shown in the first embodiment and the double-gate transistor and the full-circle transistor are shown in the modified example 1, but the configuration of the pixel transistor is not limited to these.
  • the pixel transistor can be arbitrarily selected from various types of multi-gate transistors.
  • this increases the controllability of the pixel transistor channel. Therefore, while suppressing a short circuit between the source region and the drain region, a source region and a drain region which can make contact with both the substrate side where the photoelectric conversion element is formed and the upper wiring side of the pixel transistor are formed. be able to.
  • FIG. 34 is a diagram illustrating a part of the cross section of the solid-state imaging device 110 according to the second modification of the first embodiment of the present disclosure.
  • the gate electrode 223x of the transfer transistor 220 is connected to the photodiode 203. That is, the transfer transistor 220 may have a form having the gate electrode 223x as a vertical transfer gate.
  • FIG. 35 is a diagram showing a part of the cross section of the solid-state imaging device 120 according to Modification 3 of Embodiment 1 of the present disclosure.
  • the electrical connection between the stacked body 300 and the stacked body 400 is made in a region of the stacked body 200 that faces the peripheral region 14.
  • the peripheral region 14 corresponds to the frame region of the stacked body 200 and is provided on the periphery of the pixel region 13.
  • the stacked body 300 has a plurality of pad electrodes 58 in a region facing the peripheral region 14, and the stacked body 400 has a plurality of pad electrodes 64 in a region facing the peripheral region 14.
  • the laminated body 300 and the laminated body 400 are electrically connected to each other by the bonding of the pad electrodes 58 and 64 provided in the region facing the peripheral region 14.
  • the chip size is larger than that in the case where the laminated bodies are connected by the TSV provided in the peripheral region of the laminated body. Can be reduced or the pixel area can be enlarged.
  • FIG. 36 is a schematic diagram showing the vicinity of the bonding position of the stacked body of the solid-state imaging device according to the second embodiment of the present disclosure.
  • the solid-state imaging device of the second embodiment is different from the first embodiment described above in that the selection transistor 530 is arranged on the substrate 501 different from the amplification transistor 310e and the like.
  • FIG. 36(a) is a cross-sectional view taken along the line AA′ of FIG. 25(a)
  • FIG. 36(b) is a cross-sectional view taken along the line BB′ of FIG. 25(a)
  • (c) is a sectional view taken along the line CC′ of FIG.
  • the solid-state imaging device includes a laminated body 200, a laminated body 300e attached to the laminated body 200, and a laminated body 500 attached to the laminated body 300e.
  • the substrate 301e of the laminated body 300e does not have a selection transistor. That is, the substrate 301e, which is a P-type silicon substrate or the like, includes the amplification transistor 310e and the reset transistor 320.
  • the amplification transistor 310e is, for example, a tri-gate transistor having an N-type source region 311e, an N-type drain region 312e, a P-type channel 315e, a gate insulating film 314e, and a gate electrode 313e.
  • the amplification transistor 310e may be another multi-gate transistor such as a double-gate transistor or an all-round gate transistor.
  • the amplification transistor 310e is formed larger than the amplification transistor 310 of the first embodiment, for example, because the selection transistor is not arranged on the substrate 301e.
  • the solid-state imaging device is arranged on the opposite side of the substrate 201 serving as the first semiconductor substrate so as to face the substrate 301e serving as the second semiconductor substrate, and the substrate 501 serving as the third semiconductor substrate. Equipped with. That is, the stacked body 300e and the stacked body 500 including the substrate 501 are bonded to each other at the surface 355 in the insulating film 360 which covers the substrate 301e and the insulating film 550 which covers the substrate 501.
  • the substrate 501 such as a P-type silicon substrate includes a selection transistor 530 that selects whether or not to transmit the electric signal amplified by the amplification transistor 510e to the wirings D1 to D4 as signal lines.
  • the selection transistor 530 is arranged on the surface opposite to the side facing the substrate 301e.
  • the selection transistor 530 includes, for example, a source region 531, a channel 535, and a drain region 532 provided on the surface layer of the substrate 501, and a plane including a gate insulating film 534 on the substrate 501 and a gate electrode 533 on the gate insulating film 534. It is configured as a transistor.
  • the drain region 532 of the selection transistor 530 is connected to the source region 311e of the amplification transistor 510 via the contact 532c, the wiring D2, and the contact 311c.
  • the source region 531 of the selection transistor 530 is connected to the upper layer wiring via the contact 531c.
  • the selection transistor 530 is arranged on the substrate 501 different from the substrate 301e.
  • the amplification transistor 310e on the substrate 301e can be made larger, and the noise can be further reduced and the mutual conductance gm can be further improved.
  • the selection transistor 530 is a planar transistor, but the selection transistor 530 is not limited to this.
  • the selection transistor may be configured as a multi-gate transistor such as a tri-gate transistor as in the first embodiment.
  • the source region and the drain region of the select transistor can be distributed over the entire thickness direction of the substrate on which the select transistor is formed. Therefore, the drain region and the source region 311e of the amplification transistor 310e can be connected to each other on opposite surfaces. Further, the source region and the upper layer wiring can be connected to each other on the opposite surfaces. At this time, the vertical direction of the selection transistor does not matter.
  • FIG. 37 is a diagram showing an example of a schematic configuration of an imaging system 2 including any one of the solid-state imaging devices of the first and second embodiments and their modifications. That is, any of the solid-state image pickup devices according to the first and second embodiments and their modifications can be mounted on the image pickup system 2.
  • the imaging system 2 including the solid-state imaging device 100 according to the first embodiment will be described as an example.
  • the imaging system 2 as a video recording device is, for example, an imaging device such as a digital still camera or a video camera, or an electronic device such as a mobile terminal device such as a smartphone or a tablet type terminal.
  • the imaging system 2 includes, for example, the solid-state imaging device 100 of the first embodiment, the DSP circuit 141, the frame memory 142, the display unit 143, the storage unit 144, the operation unit 145, and the power supply unit 146.
  • the solid-state imaging device 100, the DSP circuit 141, the frame memory 142, the display unit 143, the storage unit 144, the operation unit 145, and the power supply unit 146 are connected to each other via a bus line 147.
  • the solid-state image sensor 100 outputs image data according to incident light.
  • the DSP circuit 141 is a signal processing circuit that processes image data that is a signal output from the solid-state image sensor 100.
  • the frame memory 142 temporarily holds the image data processed by the DSP circuit 141 in frame units.
  • the display unit 143 is composed of, for example, a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid-state image sensor 100.
  • the storage unit 144 records image data of a moving image or a still image captured by the solid-state image sensor 100 in a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 145 issues operation commands for various functions of the imaging system 2 in accordance with the user's operation.
  • the power supply unit 146 appropriately supplies various power supplies serving as operation power supplies of the solid-state imaging device 100, the DSP circuit 141, the frame memory 142, the display unit 143, the storage unit 144, and the operation unit 145 to these supply targets.
  • FIG. 38 shows an example of a flowchart of the imaging operation in the imaging system 2.
  • the imaging system 2 accepts the start of imaging by the user operating the operation unit 145 or the like (step S101). Then, the operation unit 145 transmits an imaging command to the image sensor 1 (step S102).
  • the system control circuit of the image sensor 100 receives the imaging command
  • the system control circuit executes imaging by a predetermined imaging method (step S103).
  • the solid-state image sensor 100 outputs the image data obtained by image pickup to the DSP circuit 141.
  • the image data is data for all pixels of the pixel signal generated based on the charges temporarily held in the floating diffusion FD.
  • the DSP circuit 141 performs predetermined signal processing such as noise reduction processing based on the image data input from the solid-state image sensor 100 (step S104).
  • the DSP circuit 141 causes the frame memory 142 to hold the image data subjected to the predetermined signal processing, and the frame memory 142 causes the storage unit 144 to store the image data (step S105). In this way, the image pickup by the image pickup system 2 is performed.
  • the image pickup system 2 includes the solid-state image pickup device 100 that is miniaturized or has high definition, so that the image pickup system 2 having small size or high definition can be provided.
  • FIG. 39 is a diagram showing an example of a schematic configuration of an imaging system 201 of a modified example including any of the solid-state imaging devices of the first and second embodiments and their modified examples. That is, the imaging system 201 is a modification of the above-described imaging system 2.
  • the imaging system 201 including the solid-state imaging device 100 according to the first embodiment will be described as an example.
  • the imaging device 201 includes an optical system 202, a shutter device 203, a solid-state imaging device 100, a control circuit 205, a signal processing circuit 206, a monitor 207, and a memory 208, and a still image and a moving image. An image can be taken.
  • the optical system 202 is configured to have one or a plurality of lenses, guides light (incident light) from a subject to the solid-state imaging device 100, and forms an image on the light-receiving surface of the solid-state imaging device 100.
  • the shutter device 203 is arranged between the optical system 202 and the solid-state image sensor 100, and controls the light irradiation period and the light-shielding period of the solid-state image sensor 100 under the control of the control circuit 205.
  • the solid-state image sensor 100 accumulates a signal charge for a certain period according to the light imaged on the light receiving surface via the optical system 202 and the shutter device 203.
  • the signal charge accumulated in the solid-state imaging device 100 is transferred according to the drive signal (timing signal) supplied from the control circuit 205.
  • the control circuit 205 outputs a drive signal for controlling the transfer operation of the solid-state image sensor 100 and the shutter operation of the shutter device 203 to drive the solid-state image sensor 100 and the shutter device 203.
  • the signal processing circuit 206 performs various kinds of signal processing on the signal charges output from the solid-state imaging device 100.
  • An image (image data) obtained by performing signal processing by the signal processing circuit 206 is supplied to the monitor 207 and displayed, or supplied to the memory 208 and stored (recorded).
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. May be.
  • FIG. 40 is a block diagram showing a schematic configuration example of a vehicle control system which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to wheels, and a steering angle of the vehicle. It functions as a steering mechanism for adjusting and a control device such as a braking device for generating a braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp.
  • the body system control unit 12020 may receive radio waves or signals of various switches transmitted from a portable device that substitutes for a key.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the vehicle door lock device, the power window device, the lamp, and the like.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the image capturing unit 12031 to capture an image of the vehicle exterior and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform an object detection process such as a person, a car, an obstacle, a sign or a character on the road surface, or a distance detection process based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of received light.
  • the image pickup unit 12031 can output the electric signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 uses the detection information input from the driver state detection unit 12041 to determine the fatigue level or concentration level of the driver. May be calculated or it may be determined whether or not the driver is asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generation device, the steering mechanism or the braking device based on the information on the inside and outside of the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes a function of ADAS (Advanced Driver Assistance System) that includes collision avoidance or impact mitigation of a vehicle, follow-up traveling based on an inter-vehicle distance, vehicle speed maintenance traveling, a vehicle collision warning, or a vehicle lane departure warning. It is possible to perform cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generation device, the steering mechanism, the braking device, or the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver It is possible to perform cooperative control for the purpose of autonomous driving or the like that autonomously travels without depending on the operation of.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the voice image output unit 12052 transmits an output signal of at least one of a voice and an image to an output device capable of visually or audibly notifying information to a passenger or outside the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 41 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, 12105 as the imaging unit 12031.
  • the image capturing units 12101 to 12105 are provided, for example, at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior.
  • the image capturing unit 12101 provided on the front nose and the image capturing unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 included in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the image capturing unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the front images acquired by the image capturing units 12101 and 12105 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic signal, a traffic sign, a lane, or the like.
  • FIG. 41 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors
  • the imaging range 12114 indicates The imaging range of the imaging part 12104 provided in a rear bumper or a back door is shown. For example, by overlaying the image data captured by the image capturing units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the image capturing units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera including a plurality of image capturing elements or may be an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 uses the distance information obtained from the image capturing units 12101 to 12104 to determine the distance to each three-dimensional object within the image capturing range 12111 to 12114 and the temporal change of this distance, that is, the relative distance to the vehicle 12100.
  • the closest three-dimensional object on the traveling path of the vehicle 12100 can be extracted as the preceding vehicle, which is the closest three-dimensional object traveling in the substantially same direction as the vehicle 12100 at a predetermined speed, for example, 0 km/h or more. ..
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control including follow-up stop control, automatic acceleration control including follow-on start control, and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, which autonomously travels without depending on the operation of the driver.
  • the microcomputer 12051 uses the distance information obtained from the image capturing units 12101 to 12104 to convert three-dimensional object data regarding a three-dimensional object to other three-dimensional objects such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified, extracted, and used for automatic avoidance of obstacles. For example, the microcomputer 12051 identifies an obstacle around the vehicle 12100 into an obstacle visible to the driver of the vehicle 12100 and an obstacle difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or more than the set value and there is a possibility of collision, the microcomputer 12051 outputs the audio through the audio speaker 12061 and the display unit 12062. A driver can be assisted for avoiding a collision by outputting an alarm to the driver and performing forced deceleration or avoidance steering through the drive system control unit 12010.
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the images captured by the imaging units 12101 to 12104. To recognize such a pedestrian, for example, a procedure of extracting a feature point in an image captured by the image capturing units 12101 to 12104 as infrared cameras, and a pattern matching process on a series of feature points indicating the contour of an object are performed.
  • the audio image output unit 12052 causes the recognized pedestrian to have a rectangular contour line for emphasis.
  • the display unit 12062 is controlled so as to superimpose. Further, the audio image output unit 12052 may control the display unit 12062 to display an icon indicating a pedestrian or the like at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the solid-state image sensor according to the first and second embodiments and the modifications thereof can be applied to the image capturing section 12031.
  • FIG. 42 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure can be applied.
  • FIG. 42 shows a surgeon 11131 such as a doctor performing an operation on a patient 11132 on an examination table 11133 using the endoscopic operation system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical tools 11110 such as a pneumoperitoneum tube 11111 and an energy treatment tool 11112, and a support arm device 11120 that supports the endoscope 11100.
  • a cart 11200 on which various devices for endoscopic surgery are mounted.
  • the endoscope 11100 includes a lens barrel 11101 into which a region of a predetermined length from the distal end is inserted into the body cavity of the patient 11132, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 configured as a so-called rigid endoscope having the rigid barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible mirror having a flexible barrel. Good.
  • An opening in which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the lens barrel 11101 by a light guide extending inside the lens barrel 11101, and the objective It is irradiated toward the observation target in the body cavity of the patient 11132 via the lens.
  • the endoscope 11100 may be a direct-viewing endoscope, a perspective mirror, or a side-viewing endoscope.
  • An optical system and any one of the solid-state imaging devices of the first and second embodiments and their modifications are provided inside the camera head 11102, and the reflected light from the observation target, that is, the observation light is the optical
  • the light is focused on the solid-state image sensor by the system.
  • the observation light is photoelectrically converted by the solid-state imaging device, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted to the camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and controls the operations of the endoscope 11100 and the display device 11202 in a centralized manner. Further, the CCU 11201 receives the image signal from the camera head 11102, and performs various image processing such as development processing (demosaic processing) on the image signal for displaying an image based on the image signal.
  • image processing such as development processing (demosaic processing)
  • the display device 11202 displays an image based on the image signal subjected to the image processing by the CCU 11201 under the control of the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light when photographing a surgical site or the like.
  • a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light when photographing a surgical site or the like.
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various kinds of information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions such as the type of light radiated by the endoscope 11100, the magnification, and the focal length.
  • the treatment instrument control device 11205 controls driving of the energy treatment instrument 11112 for cauterization of tissue, incision, sealing of blood vessel, or the like.
  • the pneumoperitoneum device 11206 sends gas into the body cavity through the pneumoperitoneum tube 11111 in order to inflate the body cavity of the patient 11132 for the purpose of securing a visual field by the endoscope 11100 and a working space of the operator 11131.
  • the recorder 11207 is a device capable of recording various information regarding surgery.
  • the printer 11208 is a device that can print various types of information regarding surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies the endoscope 11100 with irradiation light for imaging the surgical site can be configured by, for example, an LED, a laser light source, or a white light source configured by a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources
  • the output intensity and output timing of each wavelength in each color can be controlled with high accuracy, and thus the light source device 11203 adjusts the white balance of the captured image. be able to.
  • laser light from each of the RGB laser light sources is irradiated on the observation target in a time-division manner, and the drive of the solid-state imaging device of the camera head 11102 is controlled in synchronization with the irradiation timing, so that each of the RGB is supplied. It is also possible to take a corresponding image in time division. According to this method, a color image can be obtained without providing a color filter on the solid-state image sensor.
  • the drive of the light source device 11203 may be controlled so as to change the intensity of the output light at predetermined time intervals.
  • the drive of the solid-state image sensor of the camera head 11102 in synchronism with the timing of changing the intensity of light to acquire an image in a time-division manner and combining the images, a high dynamic image without so-called blackout and overexposure is obtained. Images of the range can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of absorption of light in body tissues, by irradiating a narrow band of light as compared with white light that is irradiation light during normal observation, blood vessels in the mucosal surface layer A so-called narrow band imaging (Narrow Band Imaging) is performed to image a predetermined tissue such as a high contrast.
  • narrow band imaging Narrow Band Imaging
  • fluorescence observation in which an image is obtained by fluorescence generated by irradiating the excitation light may be performed.
  • the light source device 11203 can be configured to be able to supply at least one of narrow band light and excitation light compatible with such special light observation.
  • FIG. 43 is a block diagram showing an example of the functional configuration of the camera head 11102 and the CCU 11201 shown in FIG.
  • the camera head 11102 includes a lens unit 11401, an imaging unit 11402, a driving unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and the CCU 11201 are communicably connected to each other via a transmission cable 11400.
  • the lens unit 11401 is an optical system provided at the connecting portion with the lens barrel 11101.
  • the observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the image pickup unit 11402 is composed of a solid-state image pickup element.
  • the solid-state imaging device forming the imaging unit 11402 may be one of a so-called single plate type or a plurality of so-called multi-plate type.
  • image signals corresponding to RGB are generated by each solid-state image pickup element, and these may be combined to obtain a color image.
  • the image capturing unit 11402 may be configured to include a pair of solid-state image capturing elements for respectively acquiring right-eye image signals and left-eye image signals corresponding to 3D (Dimensional) display.
  • the 3D display enables the operator 11131 to more accurately understand the depth of the living tissue in the operation site.
  • a plurality of lens units 11401 may be provided corresponding to each solid-state image pickup element.
  • the image pickup unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is composed of an actuator, and moves the zoom lens and the focus lens of the lens unit 11401 by a predetermined distance along the optical axis under the control of the camera head control unit 11405. Accordingly, the magnification and focus of the image captured by the image capturing unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 also receives a control signal for controlling the driving of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405.
  • control signals include, for example, information indicating that a frame rate of a captured image is specified, information that specifies an exposure value at the time of image capturing, information that specifies a magnification and a focus of the captured image, and the like. Contains information about.
  • the image capturing conditions such as the frame rate, the exposure value, the magnification, and the focus may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. Good. In the latter case, the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function are mounted on the endoscope 11100.
  • the camera head control unit 11405 controls driving of the camera head 11102 based on a control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives the image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the driving of the camera head 11102 to the camera head 11102.
  • the image signal and the control signal can be transmitted by electric communication, optical communication, or the like.
  • the image processing unit 11412 performs various types of image processing on the image signal that is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls regarding imaging of a surgical site or the like by the endoscope 11100 and display of a captured image obtained by imaging the surgical site or the like. For example, the control unit 11413 generates a control signal for controlling the driving of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image of the surgical site or the like based on the image signal subjected to the image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape and color of the edge of the object included in the captured image, and thus the surgical instrument 11110 such as forceps, a specific living body part, bleeding, a mist when the energy treatment instrument 11112 is used, and the like. Can be recognized.
  • the control unit 11413 may use the recognition result to superimpose and display various types of surgery support information on the image of the operation unit. By displaying the surgery support information in a superimposed manner and presenting it to the operator 11131, the burden on the operator 11131 can be reduced, and the operator 11131 can proceed with the operation reliably.
  • the transmission cable 11400 that connects the camera head 11102 and the CCU 11201 is an electric signal cable compatible with electric signal communication, an optical fiber compatible with optical communication, or a composite cable of these.
  • wired communication is performed using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be suitably applied to the imaging unit 11402 provided in the camera head 11102 of the endoscope 11100 among the configurations described above.
  • the image capturing unit 11402 can be downsized or highly detailed, and thus the compact or high definition endoscope 11100 can be provided.
  • a first semiconductor substrate having a floating diffusion that temporarily holds an electrical signal output from the photoelectric conversion element A second semiconductor substrate facing the first semiconductor substrate, The second semiconductor substrate is A channel extending in the thickness direction of the second semiconductor substrate, A first transistor including a multi-gate that extends in a thickness direction of the second semiconductor substrate and sandwiches the channel, is provided on a side facing the first semiconductor substrate, The multi-gate of the first transistor is connected to the floating diffusion, Solid-state image sensor.
  • a contact is provided for connecting the facing surfaces of the multi-gate and the floating diffusion, The solid-state image sensor according to (1) above.
  • the second semiconductor substrate is A second transistor including a source region is provided on a side facing the first semiconductor substrate, The multi-gate of the first transistor is connected to the source region of the second transistor, The solid-state imaging device according to (1) or (2) above.
  • the second semiconductor substrate is A source region reaching from one surface side of the second semiconductor substrate to the other surface side; A drain region reaching from one surface side to the other surface side of the second semiconductor substrate, The source region is The second semiconductor substrate is connected to a signal line for transmitting the electric signal from a surface side opposite to a surface facing the first semiconductor substrate, The drain region is A surface of the second semiconductor substrate opposite to a surface facing the first semiconductor substrate is connected to a power supply potential;
  • the solid-state image sensor according to any one of (1) to (3) above.
  • the second semiconductor substrate is A channel extending in the thickness direction of the second semiconductor substrate, A second transistor including a multi-gate extending in the thickness direction of the second semiconductor substrate and sandwiching the channel, is provided on a side facing the first semiconductor substrate, The multi-gate of the second transistor is The second semiconductor substrate is connected to a signal line for transmitting the electric signal from a surface side opposite to a surface facing the first semiconductor substrate, The solid-state imaging device according to (1) or (2) above.
  • the first transistor is an amplification transistor that amplifies the electric signal output from the photoelectric conversion element
  • the second transistor is a reset transistor that resets the potential of the multi-gate of the amplification transistor to a power supply potential,
  • the solid-state imaging device according to (5) above.
  • the second semiconductor substrate is A selection transistor for selecting whether or not to transmit the electric signal amplified by the amplification transistor to the signal line, The solid-state imaging device according to (6) above.
  • the first semiconductor substrate is A transfer transistor for transferring the electric signal output from the photoelectric conversion element to the amplification transistor, The solid-state image sensor according to any one of (6) to (8).
  • a solid-state image sensor An optical system that captures incident light from a subject and forms an image on the imaging surface of the solid-state imaging device, A signal processing circuit that processes an output signal from the solid-state image sensor, The solid-state image sensor, A first semiconductor substrate having a floating diffusion that temporarily holds an electrical signal output from the photoelectric conversion element; A second semiconductor substrate facing the first semiconductor substrate, The second semiconductor substrate is A channel extending in the thickness direction of the second semiconductor substrate, A first transistor including a multi-gate that extends in a thickness direction of the second semiconductor substrate and sandwiches the channel, is provided on a side facing the first semiconductor substrate, The multi-gate of the first transistor is connected to the floating diffusion, Video recording device.
  • Solid-state imaging device 200, 300, 400 Laminated body 201, 301, 401 Substrate 203
  • Photoelectric conversion element 204 HAD 220 transfer transistor 221 FD 221c, 312c, 322c, 323c, 331c contact 310 amplification transistor 311, 321, 331 source region 312, 322, 332 drain region 313 gate electrode 313d wiring 320 reset transistor 330 selection transistor

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Abstract

本開示にかかる固体撮像素子（１００）は、光電変換素子（２０３）から出力される電気信号を一時的に保持するフローティングディフュージョン（２２１）を有する第１の半導体基板（２０１）と、第１の半導体基板（２０１）に対向する第２の半導体基板（３０１）と、を備え、第２の半導体基板（３０1）は、第２の半導体基板（３０１）の厚さ方向に延びるチャネル（３１５）と、第２の半導体基板（３０１）の厚さ方向に延び、チャネル（３１５）を挟み込むマルチゲート（３１３）と、を備える第１のトランジスタ（３１０）を、第１の半導体基板（２０１）に対向する側に備え、第１のトランジスタ（３１０）のマルチゲート（３１３）は、フローティングディフュージョン（２２１）に接続されている。

Description

固体撮像素子および映像記録装置
　本開示は、固体撮像素子および映像記録装置に関する。
　複数の半導体基板を積層する３次元実装技術がある。例えば固体撮像素子においては、画素領域が形成された第１の半導体基板と、ロジック回路が形成された第２の半導体基板とが積層される構成が知られている（例えば特許文献１参照）。
特開２０１０－２４５５０６号公報
　特許文献１に開示された固体撮像素子では、画素トランジスタを配置するスペースを充分に確保することができない。そこで、例えば光電変換素子が形成される基板と、画素トランジスタが形成される基板とを更に分けて積層することが考えられる。
　しかしながら、このような構成では、光電変換素子が形成される基板と、画素トランジスタが形成される基板とを接続する配線が長くなってしまい、光電変換素子の光電変換効率が小さくなってしまうことがある。
　そこで、本開示では、積層基板間の配線長を削減して光電変換素子の光電変換効率を向上させることができる固体撮像素子および映像記録装置を提案する。
　本開示にかかる固体撮像素子は、光電変換素子から出力される電気信号を一時的に保持するフローティングディフュージョンを有する第１の半導体基板と、第１の半導体基板に対向する第２の半導体基板と、を備え、前記第２の半導体基板は、前記第２の半導体基板の厚さ方向に延びるチャネルと、前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第１のトランジスタを、前記第１の半導体基板に対向する側に備え、前記第１のトランジスタの前記マルチゲートは、前記フローティングディフュージョンに接続されている。
本開示の各実施形態に適用される固体撮像素子の概略構成の一例を示す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 複数の読み出し回路と複数の垂直信号線との接続態様の一例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一例を表す図である。 図１の固体撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の固体撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の固体撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の固体撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の構成およびその変形例にかかる固体撮像素子の回路構成の一変形例を表す図である。 図２０の固体撮像素子を３つの基板を積層して構成した例を表す図である。 ロジック回路を、センサ画素の設けられた基板と、読み出し回路の設けられた基板とに分けて形成した例を表す図である。 ロジック回路を、第３基板に形成した例を表す図である。 本開示の実施形態１にかかる固体撮像素子の断面の一部を示す図である。 本開示の実施形態１にかかる固体撮像素子の積層体の貼り合わせ位置近傍を示す模式図である。 本開示の実施形態１にかかる増幅トランジスタの構成を示す模式図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の比較例にかかる固体撮像素子を示す模式図である。 本開示の実施形態１の変形例１にかかる固体撮像素子の増幅トランジスタの構成を示す模式図である。 本開示の実施形態１の変形例２にかかる固体撮像素子の断面の一部を示す図である。 本開示の実施形態１の変形例３にかかる固体撮像素子の断面の一部を示す図である。 本開示の実施形態２にかかる固体撮像素子の積層体の貼り合わせ位置近傍を示す模式図である。 上記の固体撮像素子を備えた撮像システムの概略構成の一例を表す図である。 図３７の撮像システムにおける撮像手順の一例を表す図である。 上記の固体撮像素子を備えた変形例の撮像システムの概略構成の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
［固体撮像素子の概略構成例］
　図１～図１９を用いて、固体撮像素子の概略構成例について説明する。
（固体撮像素子の回路構成例）
　図１は、本開示の各実施形態に適用される固体撮像素子１の概略構成の一例を示す図である。固体撮像素子１は、受光した光を電気信号に変換して画素信号として出力する。この例では、固体撮像素子１はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサとして構成されている。
　図１に示すように、固体撮像素子１は、第１基板１０、第２基板２０、及び第３基板３０の３つの基板を備えている。固体撮像素子１は、これらの３つの基板を貼り合わせて構成された３次元構造の撮像装置である。第１基板１０、第２基板２０、及び第３基板３０は、この順に積層されている。
　第１基板１０は、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第２基板２０は、半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。第３基板３０は、半導体基板３１に、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５、及びシステム制御回路３６を有している。ロジック回路３２、より具体的には水平駆動回路３５は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、自己整合シリサイド(ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ　Ａｌｉｇｎｅｄ　Ｓｉｌｉｃｉｄｅ)プロセスを用いて形成されたＣｏＳｉ2やＮｉＳｉ等のシリサイドからなる低抵抗領域が形成されていてもよい。
　垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５の各ブロックの駆動を制御する。
　図２～図５は、センサ画素１２および読み出し回路２２の一例を表した図である。以下では、４つのセンサ画素１２が１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指している。ただし、共有単位は画素数を問わない。例えば１つのセンサ画素１２の出力が１つの読み出し回路２２に入力されてもよい。また、本例と同様に４つのセンサ画素１２の出力が１つの読み出し回路２２に入力されてもよい。
　図２に示すように、各センサ画素１２は、互いに共通の構成要素を有している。図２には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号１，２，３，４が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与する。各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略する。
　各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤに電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、本開示の「光電変換素子」の一具体例に相当する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードは転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードは接地線（ＧＮＤ）等の基準電位線に電気的に接続されている。転送トランジスタＴＲのドレインはフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２３（図１参照）に電気的に接続されている。転送トランジスタＴＲは、例えばＣＭＯＳトランジスタである。
　１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。読み出し回路２２の入力端であるリセットトランジスタＲＳＴのソースはフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインは電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートはリセットトランジスタＲＳＴのソースに電気的に接続されている。読み出し回路２２の出力端である選択トランジスタＳＥＬのソースは垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲートは画素駆動線２３（図１参照）に電気的に接続されている。
　転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷がフローティングディフュージョンＦＤに転送される。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位が電源線ＶＤＤの電位にリセットされる。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ，および選択トランジスタＳＥＬは、例えばＣＭＯＳトランジスタである。
　なお、図３に示すように、選択トランジスタＳＥＬが、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースは増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートは画素駆動線２３（図１参照）に電気的に接続されている。読み出し回路２２の出力端である増幅トランジスタＡＭＰのソースは垂直信号線２４に電気的に接続されており、増幅トランジスタＡＭＰのゲートはリセットトランジスタＲＳＴのソースに電気的に接続されている。
　また、図４及び図５に示すように、ＦＤ転送トランジスタＦＤＧが、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられていてもよい。ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量Ｃが大きければ、増幅トランジスタＡＭＰで変換した際の電圧Ｖが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受け切れない。さらに、増幅トランジスタＡＭＰで変換した際の電圧Ｖが大きくなりすぎないように、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオン／オフ切り替えすることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
　図６は、複数の読み出し回路２２と、複数の垂直信号線２４との接続態様の一例を表す図である。複数の読み出し回路２２が、垂直信号線２４の延在方向である列方向に並んで配置されている場合、複数の垂直信号線２４は、読み出し回路２２ごとに１つずつ割り当てられていてもよい。例えば、図６に示すように、４つの読み出し回路２２が、垂直信号線２４の延在方向に並んで配置されている場合、４つの垂直信号線２４が、読み出し回路２２ごとに１つずつ割り当てられていてもよい。なお、図６では、各垂直信号線２４を区別するために、各垂直信号線２４の符号の末尾に識別番号１，２，３，４が付与されている。
（固体撮像素子の物理構成例）
　図７及び図８は、固体撮像素子１の水平方向の断面構成の一例を表した図である。図７及び図８の上側の図は、図１の第１基板１０の水平方向における断面構成の一例を表す図である。図７及び図８の下側の図は、図１の第２基板２０の水平方向における断面構成の一例を表す図である。図７には、２×２の４つのセンサ画素１２を２組、第２方向Ｈに並べた構成が例示されており、図８には、２×２の４つのセンサ画素１２を４組、第１方向Ｖおよび第２方向Ｈに並べた構成が例示されている。なお、図７及び図８の上側の断面図では、図１の第１基板１０の水平方向における断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされている。また、図７及び図８の下側の断面図では、図１の第２基板２０の水平方向における断面構成の一例を表す図に、半導体基板２１の表面構成の一例を表す図が重ね合わされている。
　図７及び図８に示すように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７は、第１基板１０の面内において、図７の上下方向である第１方向Ｖ、または、図８の左右方向である第２方向Ｈに帯状に並んで配置されている。なお、図７及び図８には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖまたは第２方向Ｈに２列に並んで配置されている場合が例示されている。第１方向Ｖまたは第２方向Ｈは、マトリクス状に配置された複数のセンサ画素１２の２つの配列方向である行方向および列方向のうち、例えば一方の配列方向である列方向と平行となっている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、画素分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送トランジスタＴＲのゲート電極ＴＧは、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つのゲート電極ＴＧによって円環形状となっている。
　上述の半導体基板２１のうち複数の貫通配線５４が貫通する部分に存在する絶縁層５３は、第１方向Ｖまたは第２方向Ｈに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖまたは第２方向Ｈに延在するとともに、上記絶縁層５３を介して互いに直交する第１方向Ｖまたは第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と対向する領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、上記絶縁層５３の左隣りのブロック２１Ａ内の増幅トランジスタＡＭＰと、上記絶縁層５３の右隣りのブロック２１Ａ内のリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬとによって構成されている。
　図９～図１２は、固体撮像素子１の水平面内での配線レイアウトの一例を表した図である。図９～図１２には、４つのセンサ画素１２によって共有される１つの読み出し回路２２が４つのセンサ画素１２と対向する領域内に設けられている場合が例示されている。図９～図１２に記載の配線は、例えば、上述の画素トランジスタ上に設けられた図示しない配線層において互いに異なる層内に設けられている。配線層は、例えば複数の画素駆動線２３および複数の垂直信号線２４、配線層の表面に露出し、第２基板２０と第３基板３０との電気的な接続に用いられる図示しないパッド電極等を有している。
　互いに隣接する４つの貫通配線５４は、例えば、図９に示すように、接続配線５５と電気的に接続されている。互いに隣接する４つの貫通配線５４は、さらに、例えば、接続配線５５および接続部５９を介して、絶縁層５３の左隣りブロック２１Ａに含まれる増幅トランジスタＡＭＰのゲートと、絶縁層５３の右隣りブロック２１Ａに含まれるリセットトランジスタＲＳＴのゲートとに電気的に接続されている。
　電源線ＶＤＤは、例えば、図１０に示すように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。電源線ＶＤＤは、例えば、接続部５９を介して、第２方向Ｈに並んで配置された各読み出し回路２２の増幅トランジスタＡＭＰのドレイン及びリセットトランジスタＲＳＴのドレインに電気的に接続されている。２本の画素駆動線２３が、例えば、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。一方の画素駆動線２３は、例えば、第２方向Ｈに並んで配置された各読み出し回路２２のリセットトランジスタＲＳＴのゲートに電気的に接続された配線ＲＳＴＧである。他方の画素駆動線２３は、例えば、第２方向Ｈに並んで配置された各読み出し回路２２の選択トランジスタＳＥＬのゲートに電気的に接続された配線ＳＥＬＧである。各読み出し回路２２において、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとが、例えば、配線２５を介して、互いに電気的に接続されている。
　図１１に示すように、２本の電源線ＶＳＳは、例えば、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。各電源線ＶＳＳは、例えば、第２方向Ｈに並んで配置された各センサ画素１２と対向する位置において、複数の貫通配線４７に電気的に接続されている。４本の画素駆動線２３が、例えば、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。４本の画素駆動線２３の各々は、例えば、第２方向Ｈに並んで配置された各読み出し回路２２に対応する４つのセンサ画素１２のうちの１つのセンサ画素１２の貫通配線４８に電気的に接続された配線ＴＲＧである。つまり、制御線として機能する４本の画素駆動線２３は、第２方向Ｈに並んで配置された各センサ画素１２の転送トランジスタＴＲのゲート電極ＴＧに電気的に接続されている。図１１では、各配線ＴＲＧを区別するために、各配線ＴＲＧの末尾に識別子１，２，３，４が付与されている。
　図１２に示すように、垂直信号線２４は、例えば、第１方向Ｖに並んで配置された各読み出し回路２２と対向する位置に配置されている。出力線として機能する垂直信号線２４は、例えば、第１方向Ｖに並んで配置された各読み出し回路２２の出力端である増幅トランジスタＡＭＰのソースに電気的に接続されている。
（変形例１）
　図１３及び図１４は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１３及び図１４の上側の図は、図１の第１基板１０の水平方向における断面構成の一変形例であり、図１３の下側の図は、図１の第２基板２０の水平方向における断面構成の一変形例である。なお、図１３及び図１４の上側の断面図では、図１の第１基板１０の水平方向における断面構成の一変形例を表す図に、図１の半導体基板１１の表面構成の一変形例を表す図が重ね合わされている。また、図１３及び図１４の下側の断面図では、図１の第２基板２０の水平方向における断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。
　図１３及び図１４に示すように、図中の行列状に配置された複数のドットとして示される、複数の貫通配線５４、複数の貫通配線４８、および複数の貫通配線４７は、第１基板１０の面内において、図１３及び図１４の左右方向である第１方向Ｈに帯状に並んで配置されている。なお、図１３及び図１４には、複数の貫通配線５４、複数の貫通配線４８、および複数の貫通配線４７が第２方向Ｈに２列に並んで配置されている場合が例示されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、画素分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４は、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となっている。
　絶縁層５３は、第２方向Ｈに延在する複数のブロックで構成されている。半導体基板２１は、第２方向Ｈに延在するとともに、絶縁層５３を介して第２方向Ｈと直交する第１方向Ｖに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。
　図１３では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第１方向Ｖにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、および選択トランジスタＳＥＬによって構成されている。
　図１４では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第１方向Ｖにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、およびＦＤ転送トランジスタＦＤＧによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、およびＦＤ転送トランジスタＦＤＧによって構成されている。
　本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、４つのセンサ画素１２と正対する位置から第１方向Ｖにずれて配置されている。このようにした場合には、配線２５（図１０参照）を短くすることができ、または、配線２５を省略して、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとを共通の不純物領域で構成することもできる。その結果、読み出し回路２２のサイズを小さくしたり、読み出し回路２２内の他の箇所のサイズを大きくしたりすることができる。
（変形例２）
　図１５は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１５には、図７の断面構成の一変形例が示されている。
　本変形例では、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬが設けられている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（変形例３）
　図１６は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１６には、図１５の断面構成の一変形例が示されている。
　本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２が、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。本変形例では、さらに、変形例２と同様、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬが設けられている。本変形例では、さらに、複数の貫通配線４７および複数の貫通配線５４が、第２方向Ｈにも配列されている。具体的には、複数の貫通配線４７が、ある読み出し回路２２を共有する４つの貫通配線５４と、その読み出し回路２２の第２方向Ｈに隣接する他の読み出し回路２２を共有する４つの貫通配線５４との間に配置されている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３および貫通配線４７によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（変形例４）
　図１７は、上記の固体撮像素子１の水平方向の断面構成の一例を表した図である。図１７には、図７の断面構成の一変形例が示されている。
　本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。従って、本変形例では、４つのセンサ画素１２ごとに、１つの貫通配線５４が設けられている。
　マトリクス状に配置された複数のセンサ画素１２において、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を、１つのセンサ画素１２分だけ第１方向Ｖにずらすことにより得られる領域に対応する４つのセンサ画素１２を、便宜的に、４つのセンサ画素１２Ａと称することとする。このとき、本変形例では、第１基板１０は、貫通配線４７を４つのセンサ画素１２Ａごとに共有している。従って、本変形例では、４つのセンサ画素１２Ａごとに、１つの貫通配線４７が設けられている。
　本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部４３を有している。画素分離部４３は、半導体基板１１の法線方向から見て、センサ画素１２を完全には囲っておらず、フローティングディフュージョンＦＤに接続される貫通配線５４の近傍と、貫通配線４７の近傍に、未形成領域である隙間を有している。そして、その隙間によって、４つのセンサ画素１２による１つの貫通配線５４の共有や、４つのセンサ画素１２Ａによる１つの貫通配線４７の共有を可能にしている。本変形例では、第２基板２０は、フローティングディフュージョンＦＤを共有する４つのセンサ画素１２ごとに読み出し回路２２を有している。
　図１８は、本変形例にかかる固体撮像素子１の水平方向の断面構成の一例を表した図である。図１８には、図１５の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部４３を有している。
　図１９は、本変形例にかかる固体撮像素子１の水平方向の断面構成の一例を表した図である。図１９には、図１６の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部４３を有している。
（変形例５）
　図２０は、変形例にかかる固体撮像素子１の回路構成の一例を表した図である。本変形例にかかる固体撮像素子１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
　図２０に示すように、本変形例にかかる固体撮像素子１は、光電変換素子を含む複数のセンサ画素１２が行列状に２次元配置されてなる画素領域１３に加えて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７、およびシステム制御回路３６を有する構成となっている。
　このシステム構成において、システム制御回路３６は、マスタークロックＭＣＫに基づいて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、および水平駆動回路３５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、および水平駆動回路３５などに対して与える。
　また、垂直駆動回路３３は、画素領域１３の各センサ画素１２とともに、第１基板１０に形成されており、さらに、読み出し回路２２の形成されている第２基板２０にも形成される。カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７、及びシステム制御回路３６は、第３基板３０に形成される。
　センサ画素１２としては、ここでは図示を省略するが、例えば、フォトダイオードＰＤの他に、フォトダイオードＰＤで光電変換して得られる電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲを有する構成を用いることができる。また、読み出し回路２２としては、ここでは図示を省略するが、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する３トランジスタ構成のものを用いることができる。
　画素領域１３には、センサ画素１２が２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に画素駆動線２３が配線され、列毎に垂直信号線２４が配線されている。複数の画素駆動線２３の各一端は、垂直駆動回路３３の各行に対応した各出力端に接続されている。垂直駆動回路３３は、シフトレジスタなどによって構成され、複数の画素駆動線２３を介して画素領域１３の行アドレスや行走査の制御を行う。
　カラム信号処理回路３４は、例えば、画素領域１３の画素列毎、すなわち、垂直信号線２４毎に設けられたＡＤＣ（アナログ－デジタル変換回路）３４－１～３４－ｍを有し、画素領域１３の各センサ画素１２から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
　参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手法として、例えばＤＡＣ（デジタル－アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手法としては、ＤＡＣ３８Ａに限られない。
　ＤＡＣ３８Ａは、システム制御回路３６から与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路３６から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部１５のＡＤＣ３４－１～３４－ｍに対して供給する。
　なお、ＡＤＣ３４－１～３４－ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、センサ画素１２の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路３６から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路３６に対しては、外部のシステムコントローラ（不図示）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
　ＡＤＣ３４－１～３４－ｍは全て同じ構成となっており、ここでは、ＡＤＣ３４－ｍを例に挙げて説明する。ＡＤＣ３４－ｍは、比較器３４Ａ、計数手段である例えばアップ／ダウンカウンタ（Ｕ／ＤＣＮＴ）３４Ｂ、転送スイッチ３４Ｃおよびメモリ装置３４Ｄを有する構成となっている。
　比較器３４Ａは、画素領域１３のｎ列目の各センサ画素１２から出力される信号に応じた垂直信号線２４の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大きくなるときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。
　アップ／ダウンカウンタ３４Ｂは非同期カウンタであり、システム制御回路３６から与えられる制御信号ＣＳ２による制御の下に、システム制御回路３６からクロックＣＫがＤＡＣ１８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
　具体的には、通常フレームレートモードでは、１つのセンサ画素１２からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
　一方、高速フレームレートモードでは、ある行のセンサ画素１２についてのカウント結果をそのまま保持しておき、引き続き、次の行のセンサ画素１２について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
　転送スイッチ３４Ｃは、システム制御回路３６から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。
　一方、例えばＮ＝２の高速フレームレートでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。
　このようにして、画素領域１３の各センサ画素１２から垂直信号線２４を経由して列毎に供給されるアナログ信号が、ＡＤＣ３４－１～３４－ｍにおける比較器３４Ａおよびアップ／ダウンカウンタ３４Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。
　水平駆動回路３５は、シフトレジスタなどによって構成され、カラム信号処理回路３４におけるＡＤＣ３４－１～３４－ｍの列アドレスや列走査の制御を行う。この水平駆動回路３５による制御の下に、ＡＤＣ３４－１～３４－ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。
　なお、本開示には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
　上記構成の本変形例にかかる列並列ＡＤＣ搭載の固体撮像素子１では、アップ／ダウンカウンタ３４Ｂのカウント結果を、転送スイッチ３４Ｃを介して選択的にメモリ装置３４Ｄに転送することができるため、アップ／ダウンカウンタ３４Ｂのカウント動作と、当該アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
　図２１は、図２０の固体撮像素子１を、第１基板１０、第２基板２０、第３基板３０の３つの基板を積層して構成した例を表す。
　本変形例では、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。
　また、第２基板２０において、中央部分に、複数の読み出し回路２２を含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。
　また、第３基板３０において、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７、および参照電圧供給部３８が形成されている。
　上記構成により、上記図１の構成およびその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の固体撮像素子１を提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。
（変形例６）
　図２２は、本変形例にかかる固体撮像素子１の断面構成の一変形例を表す。上記図１の構成およびその変形例では、固体撮像素子１は、第１基板１０、第２基板２０、第３基板３０の３つの基板を積層して構成されていた。しかし、上記図１の構成およびその変形例において、固体撮像素子１が、第１基板１０、第２基板２０の２つの基板を積層して構成されていてもよい。
　このとき、ロジック回路３２は、例えば、図２２に示すように、第１基板１０と、第２基板２０とに分けて形成されている。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ－ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、自己整合シリサイド(ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ　Ａｌｉｇｎｅｄ　Ｓｉｌｉｃｉｄｅ)プロセスを用いて形成されたＣｏＳｉ2やＮｉＳｉ等のシリサイドからなる低抵抗領域が形成されている。シリサイドからなる低抵抗領域は、このように、半導体基板の材料と金属との化合物で形成されている。
　これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
　図２３は、上記図１の構成およびその変形例にかかる固体撮像素子１の断面構成の一変形例を表す。上記図１の構成およびその変形例にかかる第３基板３０のロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、自己整合シリサイド(ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ　Ａｌｉｇｎｅｄ　Ｓｉｌｉｃｉｄｅ)プロセスを用いて形成されたＣｏＳｉ2やＮｉＳｉ等のシリサイドからなる低抵抗領域３７が形成されていてもよい。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３７を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
［実施形態１］
　図２４～図３３を用いて、実施形態１の固体撮像素子について説明する。
（固体撮像素子の全体構成例）
　図２４は、本開示の実施形態１にかかる固体撮像素子１００の断面の一部を示す図である。図２４に示すように、固体撮像素子１００は、積層体２００と、積層体３００と、積層体４００と、が貼り合わされた構造を備える。図２４に示す面２３０は、積層体２００と積層体３００とが貼り合わされる面を示す。また、図２４に示す面３４０は、積層体３００と積層体４００とが貼り合わされる面を示す。これらの積層体２００～４００は互いに電気的に接続されている。
　積層体２００～４００の下方、つまり、積層体２００の下端には、カラーフィルタ２１１が配置される。カラーフィルタ２１１の下にはオンチップレンズ２１２が配置される。オンチップレンズ２１２は、照射された光を集光する。集光された光はカラーフィルタ２１１を介して、積層体２００が備える光電変換素子２０３へと導かれる。
　積層体２００は、トランジスタ等を構成する複数の膜が基板２０１に積層された構成を有する。基板２０１は、例えばＮ型のシリコン基板等の半導体基板である。基板２００には、例えばＰ型の半導体領域２０２（Ｐウェル）が形成される。半導体領域２０２内にはＮ型の半導体領域が形成され、これにより、ＰＮ接合を有するフォトダイオード等である光電変換素子２０３が構成される。光電変換素子２０３は、光電変換により、受光した光を受光した光量に応じた電気信号に変換する。
　光電変換素子２０３の上方には、Ｐ＋型の半導体領域であるＨＡＤ（Ｈｏｌｅ　Ａｃｃｕｍｕｌａｔｉｏｎ　Ｄｉｏｄｅ）２０４が形成されている。ＨＡＤ２０４は、正孔蓄積層として機能し、Ｎ型のフォトダイオードである光電変換素子２０３の表面から発生する暗電流を抑制する。
　基板２０１上には、Ｎ型の転送トランジスタ２２０が配置されている。転送トランジスタ２２０は、Ｎ型のソース領域であるフローティングディフュージョン（ＦＤ）２２１を含む。転送トランジスタ２２０は、光電変換素子２０３から出力される電気信号を画素トランジスタへ転送する。ＦＤ２２１は、光電変換素子２０３から出力される電気信号を一時的に保持する。
　ＦＤ２２１を含む転送トランジスタ２２０及びＨＡＤ２０４は絶縁膜２５０で覆われている。
　積層体３００は、トランジスタ等を構成する複数の膜が基板３０１に積層された構成を有する。基板３０１は、例えばＰ型のシリコン基板等の半導体基板である。積層体３００は、上下が反転されて、積層体２００の絶縁膜２５０上に貼り合わされる。
　基板３０１上、つまり、基板３０１の、基板２０１と対向する側には、Ｎ型の増幅トランジスタ３１０、Ｎ型のリセットトランジスタ３２０、及び図示しないＮ型の選択トランジスタ等の画素トランジスタが配置されている。画素トランジスタは、光電変換素子２０３で受光した光量に応じた電気信号を読み出す処理を行う。
　増幅トランジスタ３１０のゲート電極３１３には配線３１３ｄが接続される。配線３１３ｄは、リセットトランジスタ３２０のソース領域３２１に接続される。また、配線３１３ｄは、コンタクト２２１ｃを介して転送トランジスタ３２０のＦＤ２２１に接続される。
　増幅トランジスタ３１０及びリセットトランジスタ３２０等の画素トランジスタは絶縁膜３５０で覆われている。つまり、積層体２００と積層体３００とが貼り合わされる面２３０において、絶縁膜２５０と絶縁膜３５０とが接合される。
　基板３０１の下面、つまり、画素トランジスタが配置される側とは反対側には、４層に亘って配線Ｄ１～Ｄ４が形成されている。配線Ｄ１は第１層目の最下層に形成される配線である。配線Ｄ４は第４層目の最上層に形成される配線である。なお、配線の層数は４つに限られず、設計条件等に応じて任意に変更可能である。
　配線Ｄ１～Ｄ４は絶縁膜３６０で覆われている。
　積層体４００は、トランジスタ等を構成する複数の膜が基板４０１に積層された構成を有する。基板４０１は、例えばシリコン基板等の半導体基板である。積層体４００は、上下が反転されて、積層体３００の配線Ｄ４上に接合される。図２４の例では、配線Ｄ４と積層体４００の配線との接合点４０２は、画素が配置される画素領域に重畳する。
　積層体４００の配線には、基板４０１上、つまり、基板４０１の、基板３０１と対向する側に配置された複数のロジックトランジスタＴｒが接続される。積層体４００の配線およびロジックトランジスタＴｒは絶縁膜４５０に覆われている。積層体４００の配線およびロジックトランジスタＴｒによりロジック回路が構成される。ロジック回路は、光電変換素子２０３で生成された電気信号等を処理する、固体撮像素子１００の周辺回路にあたる。
（固体撮像素子の詳細構成例）
　次に、図２５を用いて、実施形態１の固体撮像素子１００の詳細構成例について説明する。図２５は、本開示の実施形態１にかかる固体撮像素子１００の積層体２００，３００の貼り合わせ位置近傍を示す模式図である。図２５（ａ）は積層体３００の画素トランジスタが形成された側の上面図であり、（ｂ）～（ｄ）は積層体２００，３００の貼り合わせ位置近傍を示す断面図であり、（ｂ）は（ａ）のＡ－Ａ’線断面図であり、（ｃ）は（ａ）のＢ－Ｂ’線断面図であり、（ｄ）は（ａ）のＣ－Ｃ’線断面図である。なお、図２５（ａ）において、絶縁膜３５０及びコンタクト２２１ｃは省略されている。また、図２５（ｂ）において、コンタクト２２３ｃの位置はずらされている。
　図２５（ｃ）に示すように、固体撮像素子１００は、光電変換素子２０３から出力される電気信号を一時的に保持するＦＤ２２１を有する第１の半導体基板としての基板２０１を備える。光電変換素子２０３上にはＨＡＤ２０４が配置される。ＨＡＤ２０４には、上層配線に接続されるコンタクト２０４ｃが接続される。コンタクト２０４ｃは、上層配線を介して接地され、基板２０１の基板電位を０Ｖに固定する。ＦＤ２２１は、転送トランジスタ２２０のソース領域である。転送トランジスタ２２０は、基板２０１上に配置されるゲート絶縁膜２２４、及びゲート絶縁膜２２４上に配置されるゲート電極２２３を備える。ゲート電極２２３には、上層配線に接続されるコンタクト２２３ｃが接続される。コンタクト２２３ｃは、上層配線、積層体４００の配線を介してロジックトランジスタＴｒを含む周辺回路へと接続される。転送トランジスタ２２０は、光電変換素子２０３から出力される電気信号を増幅トランジスタ３１０へ転送する。
　固体撮像素子１００は、基板２０１に対向する第２の半導体基板としての基板３０１を備える。基板３０１は、第１のトランジスタとしての増幅トランジスタ３１０を、基板２０１に対向する側に備える。増幅トランジスタ３１０は、基板３０１の厚さ方向に延びるチャネル３１５と、基板３０１の厚さ方向に延び、チャネル３１５を挟み込むマルチゲートとしてのゲート電極３１３と、を備える。チャネル３１５は、基板３０１の一部から構成されており、ゲート電極３１３に電圧が印加されることで、後述するソース領域３１１及びドレイン領域３１２間の電流経路となる。チャネル３１５とゲート電極３１３との間にはゲート絶縁膜３１４が介在される。増幅トランジスタ３１０は、例えば、ゲート電極３１３がゲート絶縁膜３１４を介してチャネル３１５に３面で接続するトライゲートトランジスタとして構成されている。増幅トランジスタ３１０は、転送トランジスタ２２０により光電変換素子２０３から転送された電気信号を増幅して出力する。
　図２５（ｄ）に示すように、基板３０１は、基板２０１に対向する側に、ソース領域３２２を含む第２のトランジスタとしてのリセットトランジスタ３２０を備える。リセットトランジスタ３２０は、基板３０１の厚さ方向に延びるチャネル３２５と、基板３０１の厚さ方向に延び、チャネル３２５を挟み込むマルチゲートとしてのゲート電極３２３と、を備える。チャネル３２５は、基板３０１の一部から構成されており、ゲート電極３１３に電圧が印加されることで、後述するソース領域３２１及びドレイン領域３２２間の電流経路となる。チャネル３２５とゲート電極３２３との間にはゲート絶縁膜３２４が介在される。リセットトランジスタ３２０は、例えば、ゲート電極３２３がゲート絶縁膜３２４を介してチャネル３２５に３面で接続するトライゲートトランジスタとして構成されている。リセットトランジスタ３２０は、増幅トランジスタ３１０のゲート電極３１３の電位を電源電位にリセット（初期化）する。リセットトランジスタ３２０は、ＦＤ２２１の電位をリセットするトランジスタでもある。
　リセットトランジスタ３２０のゲート電極３２３は、基板３０１の基板２０１と対向する面とは反対の面側から電気信号を伝送する信号線としての配線Ｄ１～Ｄ４に接続されている。具体的には、ゲート電極３２３は、コンタクト３２３ｃを介して配線Ｄ１～Ｄ４に接続される。配線Ｄ１～Ｄ４は、積層体４００の配線を介してロジックトランジスタＴｒを含む周辺回路に接続され、電気信号の授受を行う。
　図２５（ｂ）に示すように、基板３０１は、基板２０１に対向する側に選択トランジスタ３３０を備える。選択トランジスタ３３０は、基板３０１の厚さ方向に延びるチャネル３３５と、基板３０１の厚さ方向に延び、チャネル３３５を挟み込むマルチゲートとしてのゲート電極３３３と、を備える。チャネル３３５は、基板３０１の一部から構成されており、ゲート電極３１３に電圧が印加されることで、後述するソース領域３３１及びドレイン領域３３２間の電流経路となる。チャネル３３５とゲート電極３３３との間にはゲート絶縁膜３３４が介在される。選択トランジスタ３３０は、例えば、ゲート電極３３３がゲート絶縁膜３３４を介してチャネル３３５に３面で接続するトライゲートトランジスタとして構成されている。選択トランジスタ３３０は、増幅トランジスタ３１０で増幅された電気信号を処理するため、上層の配線Ｄ１～Ｄ４へと電気信号を伝送するか否かを選択する。
　図２５（ａ）に示すように、増幅トランジスタ３１０のゲート電極３１３と選択トランジスタ３３０のゲート電極３３３とは並列に配置される。選択トランジスタ３３０のゲート電極３３３とリセットトランジスタ３２０のゲート電極３２３とは直交するように配置される。
　図２５（ｃ）に示すように、増幅トランジスタ３１０のゲート電極３１３はＦＤ２２１に接続されている。具体的には、固体撮像素子１００は、ゲート電極３１３とＦＤ２２１との対向面同士を接続するコンタクト２２１ｃを備える。つまり、図２５の例では、基板３０１の厚さ方向に基板２０１に向かって延びるゲート電極３１３のうちの基板２０１に最も近接した面と、基板２０１の表層に配置されるＦＤ２２１のうちの基板２０１の最表面と、がポリシリコン等のコンタクト２２１ｃにより接続される。換言すれば、コンタクト２２１ｃは、ゲート電極３１３とＦＤ２２１とを最短距離で接続する。
　増幅トランジスタ３１０のゲート電極３１３はリセットトランジスタ３２０のソース領域３２１に接続されている。具体的には、増幅トランジスタ３１０のゲート電極３１３は、リセットトランジスタ３２０の方向に延在して配線３１３ｄを構成する。増幅トランジスタ３１０のゲート電極３１３とリセットトランジスタ３２０のソース領域３２１とは、配線３１３ｄにより接続される。
　図２５（ｂ）に示すように、基板３０１は、基板３０１の一方の面側から他方の面側へと到達するソース領域３１１，３３１と、基板３０１の一方の面側から他方の面側へと到達するドレイン領域３１２，３２２，３３３とを備える。ソース領域３１１とドレイン領域３１２とは、例えば１×１０１８ｃｍ－３以上の不純物濃度のＮ型の導電型を有し、増幅トランジスタ３１０に含まれる。ソース領域３３１とドレイン領域３３２とは、例えば１×１０１８ｃｍ－３以上の不純物濃度のＮ型の導電型を有し、選択トランジスタ３３０に含まれる。選択トランジスタ３３０のドレイン領域３３２は、増幅トランジスタ３１０のソース領域３１１に接続される。ドレイン領域３２２は、例えば１×１０１８ｃｍ－３以上の不純物濃度のＮ型の導電型を有し、リセットトランジスタ３２０に含まれる。
　ここで、リセットトランジスタ３２０のソース領域３２１もＮ型の導電型を有する。ただし、リセットトランジスタ３２０のソース領域３２１は、基板３０１の基板２０１に対向する面側の表層部分にのみ形成され、基板３０１の反対側の面には達していない。ＦＤ２２１から、コンタクト２２１ｃ、増幅トランジスタ３１０のゲート電極３１３、及び配線３１３ｄを介して、リセットトランジスタ３２０のソース領域３２１に至るまでの領域は、フローティングディフュージョンとして機能するＦＤ領域である。ソース領域３２１を他より小さく形成するのは、ＦＤ容量が大きくなるのを避けるためである。
　ソース領域３１１，３３１は、基板３０１の基板２０１と対向する面とは反対の面側から電気信号を伝送する信号線としての配線Ｄ１～Ｄ４に接続されている。具体的には、ソース領域３１１は、コンタクト３１１ｃを介して配線Ｄ１～Ｄ４に接続される。ソース領域３３１は、コンタクト３３１ｃを介して配線Ｄ１～Ｄ４に接続される。配線Ｄ１～Ｄ４は、積層体４００の配線を介してロジックトランジスタＴｒを含む周辺回路に接続され、電気信号の授受を行う。
　ドレイン領域３１２，３２２，３３３は、基板３０１の基板２０１と対向する面とは反対の面側から電源電位に接続されている。具体的には、ドレイン領域３１２は、コンタクト３１２ｃを介して配線Ｄ１～Ｄ４に接続される。ドレイン領域３２２は、コンタクト３２２ｃを介して配線Ｄ１～Ｄ４に接続される。ドレイン領域３３２は、コンタクト３３２ｃを介して配線Ｄ１～Ｄ４に接続される。配線Ｄ１～Ｄ４は電源電位に接続される。
（ゲート電極の詳細構成例）
　上述のように、基板３０１に配置される画素トランジスタは、例えばトライゲートトランジスタとして構成される。ここで、図２６を用い、トライゲートトランジスタの構成について、増幅トランジスタ３１０を例に挙げて更に詳細に説明する。リセットトランジスタ３２０及び選択トランジスタ３３０も、以下に説明する増幅トランジスタ３１０と同様に構成される。
　図２６は、本開示の実施形態１にかかる増幅トランジスタ３１０の構成を示す模式図である。図２６（ａ）は、増幅トランジスタ３１０の分解斜視図であり、（ｂ）は増幅トランジスタ３１０の斜視図である。
　図２６に示すように、ソース領域３１１、ドレイン領域３１２、及びこれらに挟まれるチャネル３１４は、積層体３００の積層方向ＳＤに沿って直立した板状に構成される。
　ソース領域３１１の一部、チャネル３１４の全て、及びドレイン領域３１２の一部は、ゲート絶縁膜３１４により覆われている。ゲート絶縁膜３１４は、例えばＡｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＨｆＳｉＯＮ、ＨｆＳｉＯ４、ＺｒＯ２、ＺｒＳｉＯ４、Ｌａ２Ｏ３、Ｙ２Ｏ３等のＨｉｇｈ－ｋ材料等で構成される。
　ゲート絶縁膜３１４は、ゲート電極３１３により覆われている。ゲート電極３１３は、例えばポリシリコン等で構成される。増幅トランジスタ３１３は、ゲート電極３１３がＴａＣｘ、Ｗ、ＷＮｘ、ＴｉＮ等の金属系材料で構成されたメタルゲートトランジスタであってもよい。
　トライゲートトランジスタとして構成される増幅トランジスタ３１０においては、板状のチャネルの幅（板の厚さ）と高さ×２とを足し合わせた長さがゲート幅となる。
　このように、増幅トランジスタ３１０は、Ｎ型のソース領域３１１、Ｎ型のドレイン領域３１２、及びこれらの領域に挟まれたＰ型のチャネル３１５を有する。そして、増幅トランジスタ３１０の、このＮＰＮ構造のボディの直下に絶縁膜３６０が配置されている。つまり、増幅トランジスタ３１０は、完全空乏型シリコンオンインシュレータ（ＦＤ－ＳＯＩ）構造を有する。
（固体撮像素子の製造処理の例）
　次に、図２７～図３１を用いて、実施形態１の固体撮像素子１００の製造処理の例について説明する。図２７～図３１は、本開示の実施形態１にかかる固体撮像素子１００の製造処理の手順の一例を示すフロー図である。なお、図２７～図３１の左図は、固体撮像素子１００の製造処理における図２５（ａ）のＡ－Ａ’線断面図である。図２７～図３１の中央図は、固体撮像素子１００の製造処理における図２５（ａ）のＢ－Ｂ’線断面図である。図２７～図３１の右図は、固体撮像素子１００の製造処理における図２５（ａ）のＣ－Ｃ’線断面図である。
　図２７（ａ１）（ｂ１）（ｃ１）に示すように、Ｐ型のシリコン基板等である基板３０１に、素子分離を施した後、トレンチＴＲを形成することでチャネル３１５，３２５を形成する。図示はされないが、このときチャネル３３５も形成される。
　図２７（ａ２）（ｂ２）（ｃ２）に示すように、チャネル３１５，３２５，３３５を覆うようにゲート絶縁膜３１４，３２４，３３４を形成する。さらに、ゲート絶縁膜３１４，３２４，３３４を覆うように、ゲート電極３１３，３２３，３３３を形成する。
　その後、ゲート電極３１３，３２３，３３３の両側の基板３０１に、１×１０１８ｃｍ－３以上の不純物濃度となるよう、Ｎ型のソース領域３１１，３２１，３３１及びＮ型のドレイン領域３１２，３２２，３３２を形成する。ソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２は、トレンチＴＲ深さまで形成する。ソース領域３２１は、他のソース領域３１１，３３１よりも浅く形成する。
　図２７（ａ３）（ｂ３）（ｃ３）に示すように、基板３０１上に各構成を覆う絶縁膜３５０を積層していきながら、ゲート電極３１３とソース領域３２１とを接続する配線３１３ｄを形成する。絶縁膜３５０は、配線３１３ｄを含む全体の構成が埋まるまで積層される。
　図２８（ａ１）（ｂ１）（ｃ１）に示すように、Ｎ型のシリコン基板等である基板２０１に、Ｐ型の半導体領域２０２を形成し、Ｎ型のフォトダイオード等である光電変換素子２０３を形成し、Ｐ＋型の半導体領域であるＨＡＤ２０４を形成する。
　また、基板２０１上にゲート絶縁膜２２４を形成し、ゲート絶縁膜２２４上にゲート電極２２３を形成する。そして、ゲート電極２２３近傍の基板２０１にＮ型のソース領域としてのＦＤ２２１を形成する。
　その後、基板２０１上に、各構成を覆うように絶縁膜２５０を形成する。各構成が形成された基板２０１に、上述の基板３０１を反転させ、画素トランジスタが形成された面を基板２０１に対向させて配置する。
　図２８（ａ２）（ｂ２）（ｃ２）に示すように、基板２０１と基板３０１とを貼り合わせる。このとき、基板２０１上に形成された絶縁膜２５０と、基板３０１上に形成された絶縁膜３５０とが接合される。
　これにより、基板２０１上の転送トランジスタ２２０と、基板３０１上の画素トランジスタとが向かい合わせとなる。また、基板２０１上のＦＤ２２１の直上に、ゲート電極３１３から延伸された配線３１３ｄが配置されることとなる。
　図２９（ａ１）（ｂ１）（ｃ１）に示すように、基板３０１の、画素トランジスタが形成された側と反対側の面を研削し、基板３０１を薄膜化する。基板３０１は、例えば、バルクの基板３０１が消失し、チャネル３１５，３２５，３３５のゲート電極３１３，３２３，３３３等に覆われた側と反対側の端部、ゲート絶縁膜３１４，３２４，３３４のＵ字形の両端部、及びゲート電極３１３，３２３，３３３のＵ字形の両端部が露出するまで薄膜化する。ただし、バルクの基板３０１を残した状態としてもよい。図２９（ａ１）（ｂ１）（ｃ１）に示すように、バルクの基板３０１を消失させた場合には、それぞれの画素トランジスタはＦＤ－ＳＯＩ構造となる。
　なお、それぞれの画素トランジスタの周囲には、研削された基板３０１の一部が分断された状態で残るが、以降の図では、これらの基板３０１の図示を省略する。
　図２９（ａ２）（ｂ２）（ｃ２）に示すように、基板３０１の画素トランジスタが形成された側と反対側の面から、ソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２に対応する位置に、１×１０１８ｃｍ－３以上の不純物濃度となるようイオン注入等を行う。これにより、基板３０１の一方の面側から他方の面側に到達するソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２が得られる。
　図３０（ａ１）（ｂ１）（ｃ１）に示すように、基板３０１上に各構成を覆う絶縁膜３６０を形成する。そして、絶縁膜３６０，３５０,２５０及び配線３１３ｄを貫通し、基板２０１のＦＤ２２１まで到達する貫通孔ＴＨを形成する。
　図３０（ａ２）（ｂ２）（ｃ２）に示すように、貫通孔ＴＨに配線３１３ｄの高さまでポリシリコン等の導電材を充填し、配線３１３ｄとＦＤ２２１とを接続するコンタクト２２１ｃを形成する。
　図３１（ａ１）（ｂ１）（ｃ１）に示すように、配線３１３ｄより上方の絶縁膜３５０，３６０をＳｉＯ２等の絶縁材で埋め戻す。
　図３１（ａ２）（ｂ２）（ｃ２）に示すように、ゲート電極２２３上にコンタクト２２３ｃを形成して上層配線に接続する。ＨＡＤ２０４上にコンタクト２０４ｃを形成して上層配線に接続する。
　また、ゲート電極３２３上にコンタクト３２３ｃを形成して配線Ｄ１～Ｄ４に接続する。図示はされないが、ゲート電極３３３上にもコンタクト３３３ｃを形成して配線Ｄ１～Ｄ４に接続する。
　また、ソース領域３１１，３３１上にコンタクト３１１ｃ，３３１ｃを形成して配線Ｄ１～Ｄ４に接続する。ドレイン領域３１２，３２２，３３２上にコンタクト３１２ｃ，３２２ｃ，３３２ｃを形成して配線Ｄ１～Ｄ４に接続する。
　その後、ロジックトランジスタＴｒを含む周辺回路および配線等が形成された積層体４００を積層体３００に貼り合わせる。このとき、積層体４００の絶縁膜４５０と、積層体３００の絶縁膜３６０とが接合される。また、積層体４００の配線と、積層体３００の配線Ｄ４とが接続される。これにより、配線Ｄ１～Ｄ４が、適宜、積層体４００の周辺回路、接地線、及び電源電位等に接続されることとなる。
　以上により、実施形態１の固体撮像素子１００の製造処理が終了する。
（比較例）
　次に、図３２を用いて、比較例の構成と実施形態１の構成とを比較する。図３２は、本開示の比較例にかかる固体撮像素子を示す模式図である。
　特許文献１の固体撮像素子においては、画素領域が形成された半導体基板と、ロジック回路が形成された半導体基板とが接合される。つまり、光電変換素子と画素トランジスタとが同一の半導体基板に形成されている。しかしながら、このような構成では、画素トランジスタを配置するスペースを充分に確保することができない。画素トランジスタのうち、例えば増幅トランジスタのサイズが小さいと、相互コンダクタンスｇｍを高めたり、ノイズを充分に低減したりすることが困難である。
　そこで、例えば光電変換素子が形成される基板と、画素トランジスタが形成される基板とを分け、それらを接合することが考えられる。このような構成を比較例として図３２に示す。
　図３２に示すように、比較例の固体撮像素子は、光電変換素子２０３’及びＨＡＤ２０４’を有する基板２０１’上に、ＦＤ２２１’を備える転送トランジスタ２２０’を有する。基板２０１’の上方には基板３０１’が配置される。基板３０１’の上面、つまり、基板２０１’と反対側の面には、増幅トランジスタ３１０’、リセットトランジスタ３２０’、及び選択トランジスタ３３０’が配置される。これらの画素トランジスタは平面トランジスタである。また、増幅トランジスタ３１０’のゲート電極、リセットトランジスタ３２０’のソース領域、及びＦＤ２２１’が、コンタクト２２１ｃ’及び配線Ｄ１’を介して接続される。
　しかしながら、このような構成では、コンタクト２２１ｃ’を配線Ｄ１’の階層まで引き延ばさなければならず、全体の配線長が長くなってしまう。また、増幅トランジスタ３１０’のゲート電極、リセットトランジスタ３２０’のソース領域、及びＦＤ２２１’を接続する構成が複雑になってしまう。このため、ＦＤ２２１’に関わる配線の容量が増し、ＦＤ領域全体の容量も増加してしまう。よって、光電変換素子２０３’の光電変換効率が低下してしまう。
　実施形態１の固体撮像素子１００によれば、それぞれの画素トランジスタをトライゲートトランジスタとして構成し、基板２０１に対向するように配置している。これにより、増幅トランジスタ３１０のゲート電極３１３とＦＤ２２１とを近接させることができる。また、リセットトランジスタ３２０のソース領域３２１とＦＤ２２１とを近接させることができる。このため、ＦＤ２２１に関わる全体の配線、つまり、コンタクト２２１ｃ及び配線３１３ｄの長さを削減して光電変換素子２０３の光電変換効率を向上させることができる。
　実施形態１の固体撮像素子１００によれば、それぞれの画素トランジスタをトライゲートトランジスタとして構成している。このため、増幅トランジスタ３１０を基板２０１側に対向させつつ、リセットトランジスタ３２０のゲート電極３２３のＵ字形の両端部は配線Ｄ１～Ｄ４側へ対向させることができる。これにより、ゲート電極３２３の配線Ｄ１～Ｄ４への接続は、基板３０１の配線Ｄ１～Ｄ４に面する側から行うことができる。
　実施形態１の固体撮像素子１００によれば、それぞれの画素トランジスタをトライゲートトランジスタとして構成している。これにより、基板３０１に対する占有面積を増大させることなく、画素トランジスタのゲート幅を基板３０１表面に対して垂直な方向に拡張することができ、更なる低ノイズ化および相互コンダクタンスｇｍの向上を図ることができる。
　実施形態１の固体撮像素子１００によれば、それぞれの画素トランジスタをＦＤ－ＳＯＩ構造としている。これにより、画素トランジスタの微細化を図ることができ、また、寄生容量を抑制して高速の画素トランジスタを得ることができる。
　実施形態１の固体撮像素子１００によれば、基板３０１の厚さ方向の全体に亘って分布するソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２を備える。これにより、画素トランジスタを基板２０１側に対向させつつ、ソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２の配線Ｄ１～Ｄ４への接続は、基板３０１の配線Ｄ１～Ｄ４に面する側から行うことができる。このため、ソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２と配線Ｄ１～Ｄ４との接続形態が複雑になってしまうことが無い。また、それぞれの画素トランジスタをトライゲートトランジスタとしているので、チャネル３１５，３２５，３３５に対するゲート電極３１３，３２３，３３３の制御性が高い。よって、高不純物濃度のソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２が基板３０１の下面から上面に亘って分布していても、ソース領域３１１，３２１，３３１及びドレイン領域３１２，３２２，３３２間で短絡してしまうことを抑制できる。
　以上のような構成により、実施形態１の固体撮像素子１００においては、光電変換素子２０３と画素トランジスタとを別々の基板２０１，３０１に分けたことのメリットを充分に活かすことができる。つまり、光電変換素子と画素トランジスタとを同一基板に配置する場合よりも、光電変換素子２０３及び画素トランジスタのいずれの面積をも拡大することができる。また、単位面積あたりの画素数を増加させることができる。
　さらに、実施形態１の固体撮像素子１００においては、基板２０１と基板３０１とをコンタクト２２１ｃを介して接続している。また、基板３０１と基板４０１とを、基板３０１の配線Ｄ３と基板４０１の配線とで接続している。これらの構成により、例えば各基板間を基板の周辺領域に設けたシリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）で接続した場合に比べ、基板間接続に必要な面積が小さくて済む。よって、固体撮像素子１００のチップサイズを縮小することができる。または、同じチップサイズで画素領域を拡大することができる。
　加えて、実施形態１の固体撮像素子１００においては、コンタクト２２１ｃ及び基板３０１の配線Ｄ３と基板４０１の配線との接合点４０２を、画素領域内に配置している。これにより、よりいっそうチップサイズを縮小し、または、画素領域を拡大することができる。
（変形例１）
　次に、図３３を用いて、実施形態１の変形例１の固体撮像素子について説明する。図３３は、本開示の実施形態１の変形例１にかかる固体撮像素子の増幅トランジスタの構成を示す模式図である。変形例１の増幅トランジスタは、実施形態１とは異なるタイプのマルチゲートトランジスタである。変形例１のリセットトランジスタ及び変形例１の選択トランジスタも、以下に説明する増幅トランジスタと同様に構成される。
　図３３（ａ）に示すように、変形例１の増幅トランジスタ３１０ａは、ゲート電極３１３ａがゲート絶縁膜３１４ａを介してチャネルに２面で接続するダブルゲートトランジスタとして構成されている。すなわち、増幅トランジスタ３１０ａは、Ｎ型のソース領域３１１ａ、図示しないＮ型のドレイン領域、及びこれらに挟まれる図示しないＰ型のチャネルを備える。
　ソース領域３１１ａの一部の両側面、チャネルの全ての両側面、及びドレイン領域の一部の両側面は、ゲート絶縁膜３１４ａにより覆われている。ゲート絶縁膜３１４ａは、実施形態１と同様、Ｈｉｇｈ－ｋ材料等で構成される。図中における、ソース領域３１１ａの一部の下端部、チャネルの全ての下端部、及びドレイン領域の一部の下端部は、絶縁膜３１６ｉｎで覆われている。
　ゲート絶縁膜３１４ａ及び絶縁膜３１６ｉｎは、ゲート電極３１３ａにより覆われている。ゲート電極３１３ａからは、リセットトランジスタのソース領域等に接続される配線３１３ｄａが延びる。ゲート電極３１３ａ及び配線３１３ｄａは、実施形態１と同様、ポリシリコンまたは金属系材料等で構成される。
　ダブルゲートトランジスタとして構成される増幅トランジスタ３１０ａにおいては、板状のチャネルの高さの２倍分の長さがゲート幅となる。
　変形例１の増幅トランジスタ３１０ａもまた、ＮＰＮ構造のボディの直下に絶縁膜３６０が配置されたＦＤ－ＳＯＩ構造のトランジスタとして構成され得る。
　図３３（ｂ）に示すように、変形例１の増幅トランジスタ３１０ｂは、ゲート電極３１３ｂがゲート絶縁膜３１４ｂを介してチャネルに４面で接続するゲートオールアラウンド（ＧＡＡ）構造をとる全周トランジスタとして構成されている。すなわち、増幅トランジスタ３１０ｂは、Ｎ型のソース領域３１１ｂ、図示しないＮ型のドレイン領域、及びこれらに挟まれる図示しないＰ型のチャネルを備える。
　ソース領域３１１ｂ、チャネル、及びドレイン領域は、絶縁膜３６０に対して直立した板状である。ソース領域３１１ｂは、Ｖ字形に屈曲し、絶縁膜３６０と接する翼部３１１ｗを備える。ドレイン領域は、Ｖ字形に屈曲し、絶縁膜３６０と接する翼部（不図示）を備える。
　ソース領域３１１ｂの一部の全周、チャネルの全ての全周、及びドレイン領域の一部の全周は、ゲート絶縁膜３１４ｂにより覆われている。ゲート絶縁膜３１４ｂは、実施形態１と同様、Ｈｉｇｈ－ｋ材料等で構成される。
　ゲート絶縁膜３１４ｂは、ゲート電極３１３ｂにより覆われている。ゲート電極３１３ｂからは、リセットトランジスタのソース領域等に接続される配線３１３ｄｂが延びる。ゲート電極３１３ｂ及び配線３１３ｄｂは、実施形態１と同様、ポリシリコンまたは金属系材料等で構成される。
　全周トランジスタとして構成される増幅トランジスタ３１０ｂにおいては、板状のチャネルの全周の長さがゲート幅となる。
　変形例１の増幅トランジスタ３１０ｂもまた、ＮＰＮ構造のボディの直下に絶縁膜３６０が配置されたＦＤ－ＳＯＩ構造のトランジスタとして構成され得る。
　以上のように、画素トランジスタの例として、実施形態１ではトライゲートトランジスタを、変形例１ではダブルゲートトランジスタ及び全周トランジスタを示したが、画素トランジスタの構成はこれらに限られない。画素トランジスタは、様々なタイプのマルチゲートトランジスタの中から任意に選択され得る。
　これにより、光電変換素子が形成される基板側、及び画素トランジスタの上層配線側のいずれに対してもコンタクトを取り得る画素トランジスタを構成することができる。
　また、これにより、画素トランジスタのチャネルに対する制御性が高まる。よって、ソース領域およびドレイン領域間の短絡を抑制しつつ、光電変換素子が形成される基板側、及び画素トランジスタの上層配線側のいずれに対してもコンタクトを取り得るソース領域およびドレイン領域を構成することができる。
（変形例２）
　次に、図３４を用いて、実施形態１の変形例２の固体撮像素子１１０について説明する。図３４は、本開示の実施形態１の変形例２にかかる固体撮像素子１１０の断面の一部を示す図である。
　図３４に示すように、変形例２の固体撮像素子１１０においては、転送トランジスタ２２０のゲート電極２２３ｘが、フォトダイオード２０３まで繋がっている。つまり、転送トランジスタ２２０が、縦型の転送ゲートとしてのゲート電極２２３ｘを有する形態であってもよい。
（変形例３）
　次に、図３５を用いて、実施形態１の変形例３の固体撮像素子１２０について説明する。図３５は、本開示の実施形態１の変形例３にかかる固体撮像素子１２０の断面の一部を示す図である。
　図３５に示すように、変形例３の固体撮像素子１２０においては、積層体３００と積層体４００との電気的な接続が、積層体２００における周辺領域１４と対向する領域でなされている。周辺領域１４は、積層体２００の額縁領域に相当しており、画素領域１３の周縁に設けられている。積層体３００は、周辺領域１４と対向する領域に、複数のパッド電極５８を有しており、積層体４００は、周辺領域１４と対向する領域に、複数のパッド電極６４を有している。積層体３００および積層体４００は、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。
　このように、積層体３００および積層体４００がパッド電極５８，６４同士の接合によって接続されるので、例えば各積層体間を積層体の周辺領域に設けたＴＳＶで接続した場合に比べ、チップサイズを縮小し、または、画素領域を拡大することができる。
［実施形態２］
　次に、図３６を用いて、実施形態２の固体撮像素子について説明する。図３６は、本開示の実施形態２にかかる固体撮像素子の積層体の貼り合わせ位置近傍を示す模式図である。実施形態２の固体撮像素子においては、選択トランジスタ５３０が、増幅トランジスタ３１０ｅ等とは異なる基板５０１に配置される点が、上述の実施形態１とは異なる。
　なお、図３６（ａ）は、引用する図２５（ａ）のＡ－Ａ’線断面図であり、（ｂ）は図２５（ａ）のＢ－Ｂ’線断面図であり、（ｃ）は図２５（ａ）のＣ－Ｃ’線断面図である。
　図３６に示すように、実施形態２の固体撮像素子は、積層体２００、積層体２００に貼り合わされた積層体３００ｅ、及び積層体３００ｅに貼り合わされた積層体５００を備える。
　積層体３００ｅの基板３０１ｅは、選択トランジスタを有さない。すなわち、Ｐ型のシリコン基板等である基板３０１ｅは、増幅トランジスタ３１０ｅ及びリセットトランジスタ３２０を備える。
　増幅トランジスタ３１０ｅは、例えば、Ｎ型のソース領域３１１ｅ、Ｎ型のドレイン領域３１２ｅ、Ｐ型のチャネル３１５ｅ、ゲート絶縁膜３１４ｅ、及びゲート電極３１３ｅを有するトライゲートトランジスタである。ただし、増幅トランジスタ３１０ｅは、ダブルゲートトランジスタ、全周ゲートトランジスタ等の他のマルチゲートトランジスタであってもよい。増幅トランジスタ３１０ｅは、基板３０１ｅに選択トランジスタが配置されない分、例えば、実施形態１の増幅トランジスタ３１０よりも大きく形成される。
　実施形態２の固体撮像素子は、第２の半導体基板としての基板３０１ｅと対向するように、第１の半導体基板としての基板２０１とは反対側に配置される第３の半導体基板としての基板５０１を備える。すなわち、積層体３００ｅと、基板５０１を含む積層体５００とが、基板３０１ｅを覆う絶縁膜３６０と基板５０１を覆う絶縁膜５５０とにおいて、面３５５で接合される。
　Ｐ型のシリコン基板等である基板５０１は、増幅トランジスタ５１０ｅで増幅された電気信号を信号線としての配線Ｄ１～Ｄ４へ伝送するか否かを選択する選択トランジスタ５３０を備える。選択トランジスタ５３０は、基板３０１ｅに対向する側とは反対側の面に配置されている。選択トランジスタ５３０は、例えば、基板５０１の表層に設けられたソース領域５３１、チャネル５３５、及びドレイン領域５３２を備え、基板５０１上のゲート絶縁膜５３４、ゲート絶縁膜５３４上のゲート電極５３３を備える平面トランジスタとして構成されている。
　選択トランジスタ５３０のドレイン領域５３２は、コンタクト５３２ｃ、配線Ｄ２、及びコンタクト３１１ｃを介して、増幅トランジスタ５１０のソース領域３１１ｅと接続される。選択トランジスタ５３０のソース領域５３１は、コンタクト５３１ｃを介して上層配線と接続される。
　実施形態２の固体撮像素子によれば、選択トランジスタ５３０を基板３０１ｅとは別の基板５０１に配置する。これにより、基板３０１ｅ上の増幅トランジスタ３１０ｅを更に大きく構成することができ、よりいっそうの低ノイズ化および相互コンダクタンスｇｍ向上を図ることができる。
　なお、実施形態２の構成において、選択トランジスタ５３０は平面トランジスタであるとしたが、これに限られない。選択トランジスタを、実施形態１等と同様、トライゲートトランジスタ等のマルチゲートトランジスタとして構成してもよい。これにより、選択トランジスタのソース領域およびドレイン領域を、選択トランジスタが形成される基板の厚さ方向の全体に亘って分布させることができる。よって、ドレイン領域と、増幅トランジスタ３１０ｅのソース領域３１１ｅとを、対向面同士で接続することができる。また、ソース領域と上層配線とを、対向面同士で接続することができる。このとき、選択トランジスタの上下の向きは問わない。
［実施形態３］
　図３７は、実施形態１，２及びそれらの変形例の固体撮像素子のいずれかを備えた撮像システム２の概略構成の一例を表した図である。つまり、撮像システム２には、上述の実施形態１，２及びそれらの変形例の固体撮像素子のいずれであっても搭載することができる。以下の説明では、実施形態１の固体撮像素子１００を搭載した撮像システム２を例に挙げる。
　映像記録装置としての撮像システム２は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム２は、例えば、実施形態１の固体撮像素子１００、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５、および電源部１４６を備えている。撮像システム２において、固体撮像素子１００、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５および電源部１４６は、バスライン１４７を介して相互に接続されている。
　固体撮像素子１００は、入射光に応じた画像データを出力する。ＤＳＰ回路１４１は、固体撮像素子１００から出力される信号である画像データを処理する信号処理回路である。フレームメモリ１４２は、ＤＳＰ回路１４１により処理された画像データを、フレーム単位で一時的に保持する。表示部１４３は、例えば、液晶パネルや有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等のパネル型表示装置からなり、固体撮像素子１００で撮像された動画または静止画を表示する。記憶部１４４は、固体撮像素子１００で撮像された動画または静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４５は、ユーザによる操作に従い、撮像システム２が有する各種の機能についての操作指令を発する。電源部１４６は、固体撮像素子１００、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、および操作部１４５の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　次に、撮像システム２における撮像手順について説明する。
　図３８は、撮像システム２における撮像動作のフローチャートの一例を表す。ユーザによる操作部１４５の操作等により、撮像システム２は撮像開始を受け付ける（ステップＳ１０１）。すると、操作部１４５は、撮像指令を撮像素子１に送信する（ステップＳ１０２）。撮像素子１００のシステム制御回路（図１のシステム制御回路３６等参照）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
　固体撮像素子１００は、撮像により得られた画像データをＤＳＰ回路１４１に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４１は、固体撮像素子１００から入力された画像データに基づいて、例えばノイズ低減処理などの所定の信号処理を行う（ステップＳ１０４）。ＤＳＰ回路１４１は、所定の信号処理がなされた画像データをフレームメモリ１４２に保持させ、フレームメモリ１４２は、画像データを記憶部１４４に記憶させる（ステップＳ１０５）。このようにして、撮像システム２における撮像が行われる。
　撮像システム２には、小型化もしくは高精細化された固体撮像素子１００が搭載されているので、小型もしくは高精細な撮像システム２を提供することができる。
（変形例）
　図３９は、実施形態１，２及びそれらの変形例の固体撮像素子のいずれかを備えた変形例の撮像システム２０１の概略構成の一例を表した図である。つまり、撮像システム２０１は、上述の撮像システム２の変形例である。以下の説明では、実施形態１の固体撮像素子１００を搭載した撮像システム２０１を例に挙げる。
　図３９に示すように、撮像装置２０１は、光学系２０２、シャッタ装置２０３、固体撮像素子１００、制御回路２０５、信号処理回路２０６、モニタ２０７、およびメモリ２０８を備えて構成され、静止画像および動画像を撮像可能である。
　光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子１００に導き、固体撮像素子１００の受光面に結像させる。
　シャッタ装置２０３は、光学系２０２および固体撮像素子１００の間に配置され、制御回路２０５の制御に従って、固体撮像素子１００への光照射期間および遮光期間を制御する。
　固体撮像素子１００は、光学系２０２およびシャッタ装置２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子１００に蓄積された信号電荷は、制御回路２０５から供給される駆動信号（タイミング信号）に従って転送される。
　制御回路２０５は、固体撮像素子１００の転送動作、および、シャッタ装置２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子１００およびシャッタ装置２０３を駆動する。
　信号処理回路２０６は、固体撮像素子１００から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０７に供給されて表示されたり、メモリ２０８に供給されて記憶（記録）されたりする。
　このように構成されている撮像システム２０１においても、固体撮像素子１００を適用することにより、全画素で低ノイズによる撮像を実現させることが可能となる。
（応用例１）
　本開示にかかる技術は、様々な製品へ応用することができる。例えば、本開示にかかる技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４０は、本開示にかかる技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４０に示す例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関または駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波または各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波または信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識もしくは路面上の文字等の物体検出処理、または距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い、または集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０または車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構または制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、または車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０または車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて、駆動力発生装置、ステアリング機構または制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車または対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者または車外に対して、視覚的または聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２、及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４１は、撮像部１２０３１の設置位置の例を示す図である。
　図４１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１～１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア、及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパまたはバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両、歩行者、障害物、信号機、交通標識、または車線等の検出に用いられる。
　なお、図４１には、撮像部１２１０１～１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパまたはバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１～１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１～１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１～１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４から得られた距離情報を基に、撮像範囲１２１１１～１２１１４内における各立体物までの距離と、この距離の時間的変化、つまり、車両１２１００に対する相対速度を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度、例えば０ｋｍ／ｈ以上で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、追従停止制御を含む自動ブレーキ制御や、追従発進制御を含む自動加速制御等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１～１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１～１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１～１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示にかかる技術が適用され得る移動体制御システムの一例について説明した。本開示にかかる技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記の実施形態１，２及びそれらの変形例にかかる固体撮像素子は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示にかかる技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
（応用例２）
　図４２は、本開示にかかる技術が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図４２では、医師等の術者１１１３１が、内視鏡手術システム１１０００を用いて、診察台１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、この光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって鏡筒１１１０１の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡または側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系、および上述の実施形態１，２及びそれらの変形例の固体撮像素子のいずれかが設けられており、観察対象からの反射光、つまり、観察光は当該光学系によって当該固体撮像素子に集光される。当該固体撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち、観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による照射光の種類、倍率、及び焦点距離等の撮像条件を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開または血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者１１１３１の作業空間の確保の目的で、患者１１１３２の体腔を膨らませるために、気腹チューブ１１１１１を介して体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像またはグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源、またはこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色における各波長の出力強度および出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の固体撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該手法によれば、固体撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。光の強度の変更のタイミングに同期してカメラヘッド１１１０２の固体撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光である白色光に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し、体組織からの蛍光を観察する自家蛍光観察、またはインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光および励起光の少なくともいずれかを供給可能に構成され得る。
　図４３は、図４２に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光されてレンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、固体撮像素子で構成される。撮像部１１４０２を構成する固体撮像素子は、いわゆる単板式の１つであってもよいし、いわゆる多板式の複数であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各固体撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の固体撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各固体撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率および焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。このような制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、撮像画像の倍率および焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能、及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具１１１１０、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、またはこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示にかかる技術が適用され得る内視鏡手術システムの一例について説明した。本開示にかかる技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示にかかる技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
［その他の実施形態］
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
　また、本技術は以下のような構成も取ることができる。
（１）
　光電変換素子から出力される電気信号を一時的に保持するフローティングディフュージョンを有する第１の半導体基板と、
　第１の半導体基板に対向する第２の半導体基板と、を備え、
　前記第２の半導体基板は、
　前記第２の半導体基板の厚さ方向に延びるチャネルと、
　前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第１のトランジスタを、前記第１の半導体基板に対向する側に備え、
　前記第１のトランジスタの前記マルチゲートは、前記フローティングディフュージョンに接続されている、
固体撮像素子。
（２）
　前記マルチゲートと前記フローティングディフュージョンとの対向面同士を接続するコンタクトを備える、
前記（１）に記載の固体撮像素子。
（３）
　前記第２の半導体基板は、
　前記第１の半導体基板に対向する側に、ソース領域を含む第２のトランジスタを備え、
　前記第１のトランジスタの前記マルチゲートは、前記第２のトランジスタの前記ソース領域に接続されている、
前記（１）または（２）に記載の固体撮像素子。
（４）
　前記第２の半導体基板は、
　前記第２の半導体基板の一方の面側から他方の面側へと到達するソース領域と、
　前記第２の半導体基板の一方の面側から他方の面側へと到達するドレイン領域と、を備え、
　前記ソース領域は、
　前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から前記電気信号を伝送する信号線に接続されており、
　前記ドレイン領域は、
　前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から電源電位に接続されている、
前記（１）～（３）のいずれか１つに記載の固体撮像素子。
（５）
　前記第２の半導体基板は、
　前記第２の半導体基板の厚さ方向に延びるチャネルと、
　前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第２のトランジスタを、前記第１の半導体基板に対向する側に備え、
　前記第２のトランジスタの前記マルチゲートは、
　前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から前記電気信号を伝送する信号線に接続されている、
前記（１）または（２）に記載の固体撮像素子。
（６）
　前記第１のトランジスタは、前記光電変換素子から出力される前記電気信号を増幅する増幅トランジスタであり、
　前記第２のトランジスタは、前記増幅トランジスタの前記マルチゲートの電位を電源電位にリセットするリセットトランジスタである、
前記（５）に記載の固体撮像素子。
（７）
　前記第２の半導体基板は、
　前記増幅トランジスタで増幅された前記電気信号を前記信号線へ伝送するか否かを選択する選択トランジスタを備える、
前記（６）に記載の固体撮像素子。
（８）
　前記第２の半導体基板と対向するように前記第１の半導体基板とは反対側に配置される第３の半導体基板を備え、
　前記第３の半導体基板は、
　前記増幅トランジスタで増幅された前記電気信号を前記信号線へ伝送するか否かを選択する選択トランジスタを備える、
前記（６）に記載の固体撮像素子。
（９）
　前記第１の半導体基板は、
　前記光電変換素子から出力される前記電気信号を前記増幅トランジスタへ転送する転送トランジスタを備える、
前記（６）～（８）のいずれか１つに記載の固体撮像素子。
（１０）
　固体撮像素子と、
　被写体からの入射光を取り込んで前記固体撮像素子の撮像面上に結像させる光学系と、
　前記固体撮像素子からの出力信号に対して処理を行う信号処理回路と、を備え、
　前記固体撮像素子は、
　光電変換素子から出力される電気信号を一時的に保持するフローティングディフュージョンを有する第１の半導体基板と、
　第１の半導体基板に対向する第２の半導体基板と、を備え、
　前記第２の半導体基板は、
　前記第２の半導体基板の厚さ方向に延びるチャネルと、
　前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第１のトランジスタを、前記第１の半導体基板に対向する側に備え、
　前記第１のトランジスタの前記マルチゲートは、前記フローティングディフュージョンに接続されている、
映像記録装置。
　１００　固体撮像素子
　２００，３００，４００　積層体
　２０１，３０１，４０１　基板
　２０３　光電変換素子
　２０４　ＨＡＤ
　２２０　転送トランジスタ
　２２１　ＦＤ
　２２１ｃ，３１２ｃ，３２２ｃ，３２３ｃ，３３１ｃ　コンタクト
　３１０　増幅トランジスタ
　３１１，３２１，３３１　ソース領域
　３１２，３２２，３３２　ドレイン領域
　３１３　ゲート電極
　３１３ｄ　配線
　３２０　リセットトランジスタ
　３３０　選択トランジスタ

Claims (10)

  1. 　光電変換素子から出力される電気信号を一時的に保持するフローティングディフュージョンを有する第１の半導体基板と、
    　前記第１の半導体基板に対向する第２の半導体基板と、を備え、
    　前記第２の半導体基板は、
    　前記第２の半導体基板の厚さ方向に延びるチャネルと、
    　前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第１のトランジスタを、前記第１の半導体基板に対向する側に備え、
    　前記第１のトランジスタの前記マルチゲートは、前記フローティングディフュージョンに接続されている、
    固体撮像素子。
  2. 　前記マルチゲートと前記フローティングディフュージョンとの対向面同士を接続するコンタクトを備える、
    請求項１に記載の固体撮像素子。
  3. 　前記第２の半導体基板は、
    　前記第１の半導体基板に対向する側に、ソース領域を含む第２のトランジスタを備え、
    　前記第１のトランジスタの前記マルチゲートは、前記第２のトランジスタの前記ソース領域に接続されている、
    請求項１に記載の固体撮像素子。
  4. 　前記第２の半導体基板は、
    　前記第２の半導体基板の一方の面側から他方の面側へと到達するソース領域と、
    　前記第２の半導体基板の一方の面側から他方の面側へと到達するドレイン領域と、を備え、
    　前記ソース領域は、
    　前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から前記電気信号を伝送する信号線に接続されており、
    　前記ドレイン領域は、
    　前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から電源電位に接続されている、
    請求項１に記載の固体撮像素子。
  5. 　前記第２の半導体基板は、
    　前記第２の半導体基板の厚さ方向に延びるチャネルと、
    　前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第２のトランジスタを、前記第１の半導体基板に対向する側に備え、
    　前記第２のトランジスタの前記マルチゲートは、
    　前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から前記電気信号を伝送する信号線に接続されている、
    請求項１に記載の固体撮像素子。
  6. 　前記第１のトランジスタは、前記光電変換素子から出力される前記電気信号を増幅する増幅トランジスタであり、
    　前記第２のトランジスタは、前記増幅トランジスタの前記マルチゲートの電位を電源電位にリセットするリセットトランジスタである、
    請求項５に記載の固体撮像素子。
  7. 　前記第２の半導体基板は、
    　前記増幅トランジスタで増幅された前記電気信号を前記信号線へ伝送するか否かを選択する選択トランジスタを備える、
    請求項６に記載の固体撮像素子。
  8. 　前記第２の半導体基板と対向するように前記第１の半導体基板とは反対側に配置される第３の半導体基板を備え、
    　前記第３の半導体基板は、
    　前記増幅トランジスタで増幅された前記電気信号を前記信号線へ伝送するか否かを選択する選択トランジスタを備える、
    請求項６に記載の固体撮像素子。
  9. 　前記第１の半導体基板は、
    　前記光電変換素子から出力される前記電気信号を前記増幅トランジスタへ転送する転送トランジスタを備える、
    請求項６に記載の固体撮像素子。
  10. 　固体撮像素子と、
    　被写体からの入射光を取り込んで前記固体撮像素子の撮像面上に結像させる光学系と、
    　前記固体撮像素子からの出力信号に対して処理を行う信号処理回路と、を備え、
    　前記固体撮像素子は、
    　光電変換素子から出力される電気信号を一時的に保持するフローティングディフュージョンを有する第１の半導体基板と、
    　第１の半導体基板に対向する第２の半導体基板と、を備え、
    　前記第２の半導体基板は、
    　前記第２の半導体基板の厚さ方向に延びるチャネルと、
    　前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第１のトランジスタを、前記第１の半導体基板に対向する側に備え、
    　前記第１のトランジスタの前記マルチゲートは、前記フローティングディフュージョンに接続されている、
    映像記録装置。
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