WO2020129694A1 - 撮像素子および撮像装置 - Google Patents

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Definitions

  • the present disclosure relates to an image pickup device and an image pickup device, and particularly to an image pickup device and an image pickup device capable of suppressing a reduction in image quality.
  • the random noise derived from the amplification transistor and the selection transistor is the main cause of pixel noise, and it is difficult to reduce this random noise by the method described in Patent Document 1. Therefore, the image quality of a captured image generated by such an image sensor may be reduced.
  • the present disclosure has been made in view of such a situation, and makes it possible to suppress reduction in image quality.
  • the image sensor according to one aspect of the present technology is an image sensor including a pixel unit having a selection transistor including a multi-gate transistor and an amplification transistor.
  • An imaging device includes an imaging unit that images a subject, and an image processing unit that performs image processing on image data obtained by imaging by the imaging unit, and the imaging unit includes a multi-gate transistor.
  • the imaging device includes a pixel unit having a selection transistor and an amplification transistor.
  • the image sensor according to one aspect of the present technology includes a pixel unit having a selection transistor including a multi-gate transistor and an amplification transistor.
  • An image pickup apparatus includes an image pickup unit that picks up an image of a subject, and an image processing unit that performs image processing on image data obtained by the image pickup by the image pickup unit.
  • a pixel unit having a selection transistor including a gate transistor and an amplification transistor is provided.
  • FIG. 1 is a plan view showing a main configuration example of an image sensor to which the present technology is applied.
  • the image sensor 100 shown in FIG. 1 is a CMOS (Complementary Metal Oxide Semiconductor) image sensor that captures an image of a subject and obtains the captured image as an electrical signal.
  • the image sensor 100 has a plurality of pixel units arranged in a plane, such as an array. Incident light is photoelectrically converted in each pixel unit, and a pixel signal of a captured image is obtained.
  • FIG. 1 schematically shows an example of a main configuration of such an image pickup device 100 on a pixel-by-pixel basis.
  • the pixel unit of the image sensor 100 is a photodiode (PD) 111, a transfer transistor (TG) 112, a reset transistor (RST) 113, an amplification transistor (AMP) 114, and a selection transistor (SEL). 115.
  • PD photodiode
  • TG transfer transistor
  • RST reset transistor
  • AMP amplification transistor
  • SEL selection transistor
  • 115 selection transistor
  • an element isolation area or the like that is separated from other pixel units can be formed in the white area.
  • the element isolation region is composed of, for example, an insulating film such as LOCOS (local oxidation of silicon) or STI (shallow trench isolation). In the case of electronic reading, the element isolation region can be formed by the p-type region.
  • the photodiode 111 photoelectrically converts the received light into a photocharge (here, photoelectron) having a charge amount corresponding to the light amount, and accumulates the photocharge.
  • the anode of the photodiode 111 is connected (grounded) to the ground of the pixel region, and the cathode is connected to the floating diffusion (FD) via the transfer transistor 112.
  • the cathode of the photodiode 111 may be connected to the power supply of the pixel region (pixel power supply), the anode may be connected to the floating diffusion via the transfer transistor 112, and the photocharge may be read out as a photohole.
  • the transfer transistor 112 controls reading of photocharges from the photodiode 111.
  • the transfer transistor 112 has a drain connected to the floating diffusion and a source connected to the cathode of the photodiode 111.
  • a transfer control signal is supplied to the gate of the transfer transistor 112.
  • the reading of the photocharges from the photodiode 111 is controlled by this transfer control signal.
  • the transfer control signal that is, the gate potential of the transfer transistor 112
  • the transfer control signal is in the ON state
  • the photoelectric charges accumulated in the photodiode 111 are converted into the floating diffusion. Transferred. That is, the transfer transistor 112 functions as a switch. Therefore, the transfer transistor 112 is also referred to as a transfer switch.
  • the reset transistor 113 resets the electric charge in the pixel unit (for example, the electric charge of the photodiode 111 or the floating diffusion).
  • the reset transistor 113 has a drain connected to the power supply potential (VDD) and a source connected to the floating diffusion. Further, a reset control signal is supplied to the gate of the reset transistor 113. The reset of the charge in the pixel unit is controlled by this reset control signal. For example, when the reset control signal (that is, the gate potential of the reset transistor 113) is in the off state, the reset is not performed, and when the reset control signal is in the on state, the charge in the pixel unit is reset.
  • the amplification transistor 114 amplifies the potential change of the floating diffusion and outputs it as an electric signal (analog signal). That is, the amplification transistor 114 functions as a read circuit that reads the voltage of the floating diffusion.
  • the amplification transistor 114 has a gate connected to the floating diffusion, a drain connected to the source follower power supply voltage (VDD), and a source connected to the drain of the selection transistor 115.
  • VDD source follower power supply voltage
  • the amplification transistor 114 outputs a reset signal (reset level) corresponding to the potential of the floating diffusion in the reset state to the selection transistor 115.
  • the amplification transistor 114 outputs to the selection transistor 115 a light accumulation signal (signal level) corresponding to the potential of the floating diffusion in the state where the photo electric charges are transferred from the photodiode 111.
  • the selection transistor 115 controls the output of the electric signal supplied from the amplification transistor 114 to the signal line (VSL).
  • the drain of the selection transistor 115 is connected to the source of the amplification transistor 114, and the source is connected to the signal line (VSL).
  • a selection control signal is supplied to the gate of the selection transistor 115.
  • the output of the electric signal supplied from the amplification transistor 114 to the signal line (VSL) is controlled by this selection control signal. For example, when the selection control signal (that is, the gate potential of the selection transistor 115) is in the off state, the reset signal, the pixel signal, and the like are not output from this pixel unit to the signal line (VSL).
  • the signal (reset signal, pixel signal, etc.) output from the amplification transistor 114 is output to the signal line (VSL).
  • This signal line is connected to a circuit (for example, an A/D conversion circuit or the like) outside the pixel area in which the pixel unit is configured.
  • the signal output to the signal line (VSL) (that is, the signal read from this pixel unit) is transferred to the circuit outside the pixel region via this signal line (VSL).
  • a multi-gate transistor is a non-planar (non-planar) transistor in which a plurality of gate electrode surfaces are three-dimensionally formed with respect to a channel.
  • both the selection transistor 115 and the amplification transistor 114 are multi-gate transistors, the effective channel width can be expanded in both the selection transistor 115 and the amplification transistor 114. It is possible to suppress an increase in random noise (typically, it is possible to reduce random noise), as compared with the case where at least one of them is a planar type (planar type). That is, it is possible to suppress the reduction of the image quality of the captured image (typically, the image quality can be improved).
  • the source and drain in order to form a low resistance source and drain uniformly in the channel width direction, the source and drain must have a certain dimension. Even if a transistor having a vertical channel is used as the amplifying transistor 114 as described in Patent Document 1, the silicon channel of the amplifying transistor 114 is not affected by the diffusion layer portion of the selection transistor 115, and the dimensional accuracy is improved.
  • a predetermined size is required as a size between the gate electrode of the amplification transistor 114 and the selection transistor 115. As described above, a predetermined distance was required between the gate electrodes of the selection transistor 115 and the amplification transistor 114.
  • the selection transistor 115 and the amplification transistor 114 can be provided with at least one of the selection transistor 115 and the amplification transistor 114 more than the planar type.
  • An increase in the required distance between the gate electrodes can be suppressed (typically, this distance can be made shorter). Therefore, an increase in the size of each pixel can be suppressed more than a case where at least one of the selection transistor 115 and the amplification transistor 114 is a planar type (typically, the miniaturization of each pixel can be made easier. ).
  • FinFET may be applied as the amplification transistor 114 and the selection transistor 115.
  • a FinFET is an example of a multi-gate transistor, and is a FET (Field Effect Transistor) having a fin-shaped (standing) silicon channel formed between a source and a drain and a gate electrode formed so as to cover the silicon channel. ).
  • FET Field Effect Transistor
  • FIG. 2A is a plan view showing a main configuration example of the amplification transistor 114 and the selection transistor 115.
  • FIG. As shown in this figure, an amplification transistor 114 is formed on the left side of the figure, and a selection transistor 115 is formed on the right side of the figure. That is, the amplification transistor 114 and the selection transistor 115 are formed adjacent to each other.
  • a fin-shaped silicon channel 121A is formed in the silicon layer 121.
  • the amplification transistor 114 is formed by forming the gate electrode 114A (gate electrode 114A-1 and gate electrode 114A-2) so as to cover the silicon channel 121A.
  • the selection transistor 115 is formed by forming the gate electrode 115A (gate electrode 115A-1 and gate electrode 115A-2) so as to cover the silicon channel 121A. That is, the gate electrode 115A of the selection transistor 115 and the gate electrode 114A of the amplification transistor 114 are formed in the same silicon channel 121A.
  • insulating films 122-1 to 122-6 are formed on portions on both sides (upward and downward in the figure) of the fin-shaped silicon channel 121A other than the amplification transistor 114 and the selection transistor 115.
  • the insulating films 122-1 to 122-6 are referred to as the insulating film 122 when there is no need to distinguish between the insulating films 122-1 to 122-6.
  • the insulating film 122 is formed of silicon dioxide (SiO2).
  • FIG. 2B shows an example of a cross-sectional view in the case where the structure shown in FIG. 2A is cut along the line X-X' as indicated by the alternate long and short dash line.
  • the gate electrode 114A is also formed above the silicon channel 121A. That is, the gate electrode 114A-1 and the gate electrode 114A-2 of A of FIG. 2 as well as the gate electrode 114A of the amplification transistor 114 are formed so as to cover the fin-shaped silicon channel 121A.
  • the amplification transistor 114 is a so-called FinFET (having a so-called FinFET structure).
  • the gate electrode 115A is also formed on the upper side of the silicon channel 121A. That is, the gate electrode 115A-1 and the gate electrode 115A-2 of A in FIG. 2 as well as the gate electrode 115A of the selection transistor 115 are formed so as to cover the fin-shaped silicon channel 121A.
  • FIG. 2C shows an example of a cross-sectional view in the case where the structure shown in FIG. 2A is cut as indicated by the alternate long and short dash line between Y and Y′. As shown in FIG. 2C, the gate electrode 115A of the selection transistor 115 is formed so as to cover the fin-shaped silicon channel 121A.
  • the amplification transistor 114 is a so-called FinFET (having a so-called FinFET structure).
  • the effective channel width can be expanded in both the selection transistor 115 and the amplification transistor 114, so that at least one of the selection transistor 115 and the amplification transistor 114 is
  • the increase in random noise can be suppressed more than in the case of the planar type (planar type). That is, it is possible to suppress the reduction of the image quality of the captured image (typically, the image quality can be improved).
  • the amplification transistor 114 and the selection transistor 115 have a double-headed arrow due to the silicon channel 121A, the insulating film 122-2, and the insulating film 122-5. It is formed (arranged) at a predetermined interval as shown by 123.
  • a low resistance source or drain can be made uniform in the channel width direction as in the case of the planar type (planar type) FET.
  • the size for forming can be reduced. Further, it becomes unnecessary to consider the influence of the diffusion layer portion of the select transistor 115 in forming the silicon channel. Therefore, it is possible to suppress an increase in the necessary distance between amplification transistor 114 and selection transistor 115 (gate electrode 114A and gate electrode 115A) indicated by double-headed arrow 123. Therefore, it is possible to suppress an increase in the size of each pixel as compared with the case where at least one of the selection transistor 115 and the amplification transistor 114 is a planar type.
  • the amplification transistor 114 and the selection transistor 115 adjacent to each other as described above, it is possible to further suppress an increase in the distance between the amplification transistor 114 and the selection transistor 115 (gate electrode 114A and gate electrode 115A). Further, as described above, the gate electrode 115A of the selection transistor 115 and the gate electrode 114A of the amplification transistor 114 are formed in the same silicon channel 121A, thereby further simplifying the structure of each pixel ( Can be simplified). Therefore, it is possible to further suppress an increase in the size of each pixel.
  • an impurity may be injected into the portion of the selection transistor 115 of the silicon channel 121A (the portion covered with the gate electrode 115A). That is, the selection transistor 115 may have a silicon channel in which a dopant is implanted.
  • the selection transistor 115 to which the FinFET is applied as described above when the off (off) characteristic is prioritized, it is desirable to set the on/off threshold voltage Vth higher than when not prioritized. Further, when the degree of modulation or the amount of saturated charge is prioritized, it is desirable to set the on/off threshold voltage Vth to be lower than that when not prioritized.
  • 3A is a plan view showing a main configuration example of the amplification transistor 114 and the selection transistor 115 in that case.
  • an ion-implanted region 131 in which ions are implanted as a dopant is formed in the selection transistor 115 portion of the fin-shaped silicon channel 121A.
  • FIG. 3B An example of a cross-sectional view of the structure shown in A of FIG. 3 taken along the dashed line between XX′ is shown in FIG. 3B.
  • FIG. 3C shows an example of a sectional view in the case where the structure shown in FIG. 3A is cut along the line YY′ as shown by the alternate long and short dash line.
  • the ion-implanted region 131 is formed in the fin-shaped silicon channel 121A at the portion of the select transistor 115.
  • the threshold voltage Vth of the selection transistor 115 can be controlled as described above by implanting ions as a dopant into the silicon channel 121A and forming the ion implantation region 131 as described above. For example, by implanting boron (B) as a dopant into the selection transistor 115 portion of the fin-shaped silicon channel 121A, the ion implantation region 131 can be made a P-type semiconductor. That is, the threshold voltage Vth of the selection transistor 115 can be made higher than that when no dopant is implanted.
  • the ion implantation region 131 can be made an N-type semiconductor. That is, the threshold voltage Vth of the selection transistor 115 can be made lower than that when no dopant is implanted.
  • the thermal diffusion coefficient is relatively large.
  • the dopant that easily diffuses heat (dopant having a large thermal diffusion coefficient) is used, the dopant is diffused from the region of the selection transistor 115 to the region of the amplification transistor 114 by the subsequent heat treatment (that is, the ion implantation region 131 is amplified by the amplification transistor).
  • the Vth controllability of the amplification transistor 114 may be deteriorated and that 1/f noise may be increased due to an increase in MOS interface electron density. This may reduce the quality of the captured image.
  • ions having a smaller thermal diffusion coefficient than boron (B) may be implanted into the selection transistor 115 portion of the silicon channel 121A as a dopant. That is, the selection transistor 115 may have a silicon channel into which ions having a thermal diffusion coefficient smaller than that of boron (B) are implanted.
  • indium (In) may be implanted as the dopant.
  • the diffusion of the ion implantation region 131 (the portion of the selection transistor 115 of the silicon channel 121A) from being diffused as shown by the arrow B in FIG. 3 is suppressed more than in the case where boron (B) is used as the dopant. be able to. Therefore, deterioration of Vth controllability of the amplification transistor 114 and increase of 1/f noise due to increase of MOS interface electron density can be suppressed. In other words, it is possible to improve the off characteristic of the selection transistor 115 while suppressing the deterioration of the Vth controllability of the amplification transistor 114 and the increase of 1/f noise. That is, it is possible to suppress the reduction of the image quality of the captured image (typically, the image quality can be improved).
  • ions having a smaller thermal diffusion coefficient than phosphorus (P) may be implanted into the portion of the selection transistor 115 of the silicon channel 121A as a dopant. That is, the selection transistor 115 may have a silicon channel into which ions having a thermal diffusion coefficient smaller than that of phosphorus (P) are implanted.
  • arsenic (As) may be implanted as the dopant.
  • antimony (Sb) may be injected as the dopant.
  • the diffusion of the ion implantation region 131 (the portion of the selection transistor 115 of the silicon channel 121A) from being diffused as shown by the arrow B in FIG. 3 is suppressed as compared with the case where phosphorus (P) is used as the dopant. be able to. Therefore, deterioration of Vth controllability of the amplification transistor 114 and increase of 1/f noise due to increase of MOS interface electron density can be suppressed. That is, it is possible to improve the modulation degree and the saturation charge amount of the selection transistor 115 while suppressing the deterioration of the Vth controllability of the amplification transistor 114 and the increase of 1/f noise. That is, it is possible to suppress the reduction of the image quality of the captured image (typically, the image quality can be improved).
  • the gate sidewall 114A (gate sidewall 141-1 and gate sidewall 141-2) is formed on the gate electrode 114A of the amplification transistor 114, and the gate sidewall 115A of the selection transistor 115 is formed. It is assumed that 142 (gate side wall 142-1 and gate side wall 142-2) is formed. After that, the dopant may be injected into the silicon channel 121A. By this dopant injection, a drain electrode 143-1 of the amplification transistor 114 is formed on the opposite side of the gate electrode 114A from the selection transistor 115.
  • an electrode 143-2 for the source of the amplification transistor 114 and the drain of the selection transistor 115 is formed between the gate electrode 114A and the gate electrode 115A. Further, a source electrode 143-3 of the selection transistor 115 is formed on the side of the gate electrode 115A opposite to the amplification transistor 114.
  • the electrodes 143-1 to 143-3 are referred to as the electrodes 143 unless it is necessary to describe them separately.
  • the length of the electrode 143-2 (distance between the gate sidewall 141-2 and the gate sidewall 142-1) indicated by the double-headed arrow 144 may be 100 nm or more.
  • the distance between the amplification transistor 114 and the selection transistor 115 should be 200 nm or more. Good.
  • the dopant may be implanted into the silicon channel 121A to form the electrode 143 before the gate sidewall 141 and the gate sidewall 142 are formed.
  • the distance between the amplification transistor 114 and the selection transistor 115 may be 100 nm or more.
  • FIG. 5 is a block diagram showing a main configuration example of a manufacturing apparatus to which the present technology is applied.
  • the manufacturing apparatus 200 manufactures (generates) the image sensor 100 of the example of FIG. In the following, only some steps of manufacturing the image sensor 100 will be described.
  • the manufacturing apparatus 200 includes a fin forming part 211, a SiO2 forming part 212, an ion implantation part 213, a SiO2 exposing part 214, an etching part 215, a resist removing part 216, an annealing process part 217, and a gate forming part. 218.
  • the Fin formation unit 211 acquires the silicon layer 121 in step S201, forms a fin-shaped silicon channel 121A in the silicon layer 121, and supplies it to the SiO2 formation unit 212.
  • step S202 the SiO2 forming unit 212 acquires the silicon layer 121 having the fin-shaped silicon channel 121A formed therein, which is supplied from the Fin forming unit 211. Further, the SiO2 forming part 212 forms an insulating film 122 of SiO2 in the isolation regions on both sides of the silicon channel 121A of the silicon layer 121. Further, the SiO 2 forming part 212 supplies the silicon layer 121 on which the insulating film 122 is formed to the ion implantation part 213.
  • FIG. 7A is a plan view showing a main configuration example of the silicon layer 121 on which the insulating film 122 is formed.
  • the AMP formation region 251 is a region of the silicon layer 121 (silicon channel 121A) where the amplification transistor 114 is formed.
  • the SEL formation region 252 is a region of the silicon layer 121 (silicon channel 121A) where the selection transistor 115 is formed.
  • FIG. 7B shows an example of a cross-sectional view in the case where the configuration shown in A of FIG. 7 is cut as indicated by a dashed line between XX′.
  • FIG. 7C shows an example of a cross-sectional view in the case where the structure shown in FIG. 7A is cut along the line YY′ as shown by the alternate long and short dash line.
  • an insulating film 122-1 and an insulating film 122-2 are formed on both sides of the fin-shaped silicon channel 121A.
  • step S203 the ion implantation unit 213 acquires the silicon layer 121 having the insulating film 122 formed thereon, which is supplied from the SiO2 forming unit 212. Further, the ion implantation part 213 applies a photoresist to the surface of the silicon layer 121. Further, the ion implantation part 213 removes a part of the SEL formation region 252 in the photoresist to form an opening.
  • FIG. 8A is a plan view showing a main configuration example of the silicon layer 121.
  • a photoresist 261 is applied to the surface of the silicon layer 121, and the photoresist 261 is removed in a part of the SEL formation region 252 to form an opening 261A.
  • the opening 261A By forming the opening 261A, the insulating film 122-1 and the insulating film 122-2 (that is, SiO2) and the silicon channel 121A are partially exposed.
  • step S204 the ion implantation unit 213 implants a dopant (ion) into the silicon channel 121A exposed in the opening 261A.
  • FIG. 8B shows an example of a sectional view in the case where the structure shown in FIG. 8A is cut as indicated by a chain line between XX′. As shown by an arrow 262 in FIG. 8B, a dopant (ion) is implanted into the silicon channel 121A from the opening 261A to form the ion implantation region 131.
  • the threshold voltage Vth of the select transistor 115 can be controlled by implanting ions as a dopant into the silicon channel 121A and forming the ion-implanted region 131.
  • the dopant for example, ions having a smaller thermal diffusion coefficient than boron (B) or phosphorus (P) may be implanted.
  • B boron
  • P phosphorus
  • the off characteristic of the transistor 115 can be improved, and the modulation degree and the saturation charge amount of the selection transistor 115 can be improved. That is, it is possible to suppress the reduction of the image quality of the captured image (typically, the image quality can be improved).
  • the ion implantation part 213 supplies the ion-implanted silicon layer 121 to the SiO2 exposed part 214.
  • step S205 the SiO2 exposed part 214 acquires the silicon layer 121 supplied from the ion implantation part 213. Further, the SiO2 exposed portion 214 newly applies a photoresist to the silicon layer 121. Further, the SiO2 exposed portion 214 performs a photolithography process on the applied photoresist to expose the SiO2 in the portion to be dug. The SiO 2 exposed portion 214 supplies the silicon layer 121, in which the insulating film 122 in the AMP formation region 251 and the SEL formation region 252 is exposed, to the etching portion 215.
  • FIG. 9A is a plan view showing a main configuration example of the silicon layer 121. As shown in FIG. 9A, the photoresist 261 in the AMP formation region 251 and the SEL formation region 252 is removed, and SiO2 is exposed (insulating films 122-1 to 122-4).
  • FIG. 9B shows an example of a sectional view in the case where the structure shown in FIG. 9A is cut as indicated by the alternate long and short dash line between XX′.
  • step S206 the etching section 215 acquires the silicon layer 121 supplied from the SiO2 exposed section 214.
  • the etching section 215 also etches the silicon layer 121 to remove SiO2 in the exposed portion. Further, the etching unit 215 supplies the etched silicon layer 121 to the resist removing unit 216.
  • FIG. 10A is a plan view showing a main configuration example of the silicon layer 121.
  • the insulating film 122 (SiO2) in the AMP formation region 251 and the SEL formation region 252 is removed by etching.
  • the silicon layer 121 is exposed on both sides of the silicon channel 121A.
  • FIG. 10B shows an example of a cross-sectional view in the case where the structure shown in A of FIG. 10 is cut as indicated by a dashed line between XX′.
  • step S207 the resist removing unit 216 acquires the etched silicon layer 121 supplied from the etching unit 215.
  • the resist removing unit 216 also removes the photoresist 261 applied to the silicon layer 121. Further, the resist removing unit 216 supplies the silicon layer 121 from which the photoresist has been removed to the annealing processing unit 217.
  • FIG. 11A is a plan view showing a main configuration example of the silicon layer 121. As shown in A of FIG. 11, the photoresists 261-1 to 261-3 in A of FIG. 10 are removed, and the insulating films 122-1 to 122-6 are exposed.
  • FIG. 11B shows an example of a sectional view in the case where the structure shown in FIG. 11A is cut along the line XX′ as indicated by the alternate long and short dash line.
  • step S208 the annealing processing unit 217 acquires the photoresist-removed silicon layer 121 supplied from the resist removal unit 216. In addition, the annealing unit 217 anneals the silicon layer 121 at a predetermined temperature and for a predetermined time in order to reduce the interface state density, and removes the lattice defects generated on the sidewall of the silicon channel 121A.
  • FIG. 12A is a plan view showing a main configuration example of the silicon layer 121.
  • FIG. 12B shows an example of a cross-sectional view in the case where the structure shown in FIG. 12A is cut along the line XX′ as shown by the alternate long and short dash line.
  • FIG. 12C shows an example of a sectional view in the case where the structure shown in FIG. 12A is cut along the line YY′ as shown by the alternate long and short dash line.
  • the ion implantation region 131 is expanded as shown by arrows 271 and 272, as shown in FIG. 12B.
  • the annealing unit 217 supplies the annealed silicon layer 121 to the gate forming unit 218.
  • the ion implantation region 131 of the ion implantation region 131 can be formed as compared with the case of using boron (B) or phosphorus (P) as the dopant. Since the diffusion can be suppressed, it is possible to suppress an increase in the necessary distance (the length of the double-headed arrow 132 of A in FIG. 3) between the amplification transistor 114 and the selection transistor 115 (gate electrode 114A and gate electrode 115A). it can. Therefore, it is possible to further suppress an increase in the size of each pixel.
  • step S209 the gate formation unit 218 forms a gate electrode of polysilicon (Poly-Si) so as to cover the AMP formation region 251 and the SEL formation region 252 of the fin-shaped silicon channel 121A.
  • the amplification transistor 114 and the selection transistor 115 (in other words, the image sensor 100) having the configuration as shown in FIG. 3 are formed.
  • the gate forming unit 218 outputs the image sensor 100 thus generated to the outside of the manufacturing apparatus 200, and ends the generation process.
  • the manufacturing apparatus 200 can more easily generate the image sensor 100. It should be noted that when the image sensor 100 of the example of FIG. 2 is generated, the processes of steps S203 and S204 of FIG. 6 may be omitted.
  • the work function of the gate electrode may be controlled instead of injecting the dopant into the silicon channel 121A. That is, the threshold voltage Vth of the selection transistor 115 or the amplification transistor 114 may be controlled by selecting the material used as the gate electrode 115A of the selection transistor 115 or the gate electrode 114A of the amplification transistor 114.
  • the Vth of the selection transistor 115 can be increased. Accordingly, the off characteristic of the selection transistor 115 can be improved. That is, it is possible to suppress the reduction of the image quality of the captured image (typically, the image quality can be improved).
  • the Vth of the selection transistor 115 can be further lowered.
  • the modulation degree and the saturation charge amount of the selection transistor 115 can be improved. That is, it is possible to suppress the reduction of the image quality of the captured image (typically, the image quality can be improved).
  • the threshold voltage Vth of the amplification transistor 114 can be similarly controlled by the material of the gate electrode 114A. That is, it is possible to suppress the reduction of the image quality of the captured image (typically, the image quality can be improved).
  • the selection transistor 115 and the amplification transistor 114 may have gate electrodes made of materials having different work functions.
  • FIG. 13A is a plan view showing a main configuration example of the amplification transistor 114 and the selection transistor 115 in that case.
  • the gate electrode 311 of the amplification transistor 114 is formed of an N-type semiconductor and the threshold voltage Vth is set low.
  • the gate electrode 312 of the selection transistor 115 is formed of a P-type semiconductor, and the threshold voltage Vth is set high.
  • FIG. 14A shows an example of a cross-sectional view in the case where the structure shown in FIG. 13A is cut as indicated by the alternate long and short dash line between YY′.
  • FIG. 14B shows an example of a cross-sectional view in the case where the structure shown in FIG. 13A is cut as indicated by the alternate long and short dash line between ZZ′.
  • the silicon channel 121A of the amplification transistor 114 and the selection transistor 115 in this case is only formed so as to cover the gate electrode 114A and the gate electrode 115A, and the dopant is implanted. Absent. Therefore, the ion implantation region 131 does not diffuse due to the annealing process or the like. Therefore, the distance between the amplification transistor 114 and the selection transistor 115 can be made shorter than in the case of the second embodiment. This makes it possible to suppress an increase in the size of each pixel (typically, it is possible to further facilitate miniaturization of each pixel).
  • the work function becomes larger on the right side of the element table as shown in the element table of FIG. 15, for example.
  • the gate electrode 311 and the gate electrode 312 may be metal gates using metal.
  • the graph of FIG. 16 is a diagram showing examples of work functions of various metals. As shown in the graph of FIG. 16, various metals have different work functions.
  • the work functions of the gate electrode 311 and the gate electrode 312 can be controlled by selecting the metal applied to the gate electrode 311 and the gate electrode 312.
  • the material of the gate electrode 312 of the selection transistor 115 is tungsten (W), ruthenium (Ru), rhodium (Rh), or the like
  • the material of the gate electrode 311 of the amplification transistor 114 is an N-type semiconductor.
  • the threshold voltage Vth of 115 can be set higher than that of the amplification transistor 114.
  • the material of the gate electrode 311 and the material of the gate electrode 312 may be exchanged.
  • the relationship of the threshold voltage Vth between the amplification transistor 114 and the selection transistor 115 can be reversed to that in the above example.
  • the gate electrode 311 and the gate electrode 312 may be formed of a compound of metal and silicon (silicide).
  • An example of the work function of silicide is shown in FIG. Similar to the case of the metal, by using a silicide having a larger work function among the various silicides as shown in FIG. 17, the threshold voltage Vth of the amplification transistor 114 and the selection transistor 115 can be set higher. Further, the threshold voltage Vth of the amplification transistor 114 or the selection transistor 115 can be set lower by using the silicide having a smaller work function.
  • FIG. 1 shows an example of the configuration in pixel units, like the image sensor 400 shown in FIG. 18, the transfer transistor 112 to the selection transistor are provided between pixels arranged in the horizontal direction (row direction) of the pixel array in the drawing.
  • the respective vertical positions (positions in the column direction of the pixel array, that is, rows) of 115 may be the same.
  • FIG. 18 shows a configuration example of two pixel units (pixel unit 411 and pixel unit 412) adjacent to each other in the row direction of the pixel array. As indicated by a dotted line in FIG.
  • the amplification transistor 114 and the selection transistor 115 of the pixel unit 411 and the amplification transistor 114 and the selection transistor 115 of the pixel unit 412 are in the same row (in the same vertical direction in the drawing). Position).
  • an element isolation region that is separated from other pixel units can be formed in the white region between pixel units.
  • the element isolation region is made of, for example, an insulating film such as LOCOS or STI. In the case of electronic reading, the element isolation region can be formed by the p-type region.
  • the transfer transistor 112 and the reset transistor 113 may be arranged in a different row (vertical position in the drawing) from the amplification transistor 114 and the selection transistor 115.
  • the layout of control lines etc. can be simplified. Therefore, by applying the present technology in such a layout, an increase in the size of the pixel array can be suppressed more easily (typically, the pixel array can be made smaller).
  • the number of photodiodes 111 configured in one pixel unit may be plural. That is, a so-called pixel sharing structure is applied so that the amplification transistor 114 and the selection transistor 115 amplify the charges of the plurality of photodiodes 111 and control the output of those charges to the signal line. Good.
  • the amplification transistor 114 and the selection transistor 115 may be, for example, a tri-gate transistor, a full-circle gate FET, or a multi-gate transistor other than FinFET. May be
  • FIG. 19 is a block diagram illustrating a main configuration example of an imaging device as an example of an electronic device to which the present technology is applied.
  • the imaging device 600 shown in FIG. 19 is a device that images a subject and outputs an image of the subject as an electrical signal.
  • the imaging device 600 includes an optical unit 611, a CMOS (Complementary Metal Oxide Semiconductor) image sensor 612, an image processing unit 613, a display unit 614, a codec processing unit 615, a storage unit 616, an output unit 617, and a communication unit. It has a unit 618, a control unit 621, an operation unit 622, and a drive 623.
  • CMOS Complementary Metal Oxide Semiconductor
  • the optical unit 611 includes a lens that adjusts the focus to the subject and collects light from a focused position, a diaphragm that adjusts the exposure, and a shutter that controls the timing of imaging.
  • the optical unit 611 transmits the light (incident light) from the subject and supplies it to the CMOS image sensor 612.
  • the CMOS image sensor 612 photoelectrically converts incident light to A/D-convert a signal (pixel signal) for each pixel, performs signal processing such as CDS, and supplies the processed image data to the image processing unit 613. ..
  • the image processing unit 613 performs image processing on the captured image data obtained by the CMOS image sensor 612. More specifically, the image processing unit 613 performs, for example, color mixture correction, black level correction, white balance adjustment, demosaic processing, matrix processing, gamma correction on the captured image data supplied from the CMOS image sensor 612. And various image processing such as YC conversion. The image processing unit 613 supplies the captured image data subjected to the image processing to the display unit 614.
  • the display unit 614 is configured as, for example, a liquid crystal display or the like, and displays an image (for example, an image of a subject) of the captured image data supplied from the image processing unit 613.
  • the image processing unit 613 further supplies the captured image data that has undergone image processing to the codec processing unit 615, if necessary.
  • the codec processing unit 615 subjects the captured image data supplied from the image processing unit 613 to encoding processing of a predetermined method, and supplies the obtained encoded data to the storage unit 616. Further, the codec processing unit 615 reads the encoded data recorded in the storage unit 616, decodes the encoded data to generate decoded image data, and supplies the decoded image data to the image processing unit 613.
  • the image processing unit 613 performs predetermined image processing on the decoded image data supplied from the codec processing unit 615.
  • the image processing unit 613 supplies the decoded image data subjected to the image processing to the display unit 614.
  • the display unit 614 is configured as a liquid crystal display or the like, for example, and displays the image of the decoded image data supplied from the image processing unit 613.
  • the codec processing unit 615 supplies the output unit 617 with the encoded data obtained by encoding the captured image data supplied from the image processing unit 613 or the encoded data of the captured image data read from the storage unit 616. You may make it output to the exterior of the imaging device 600. In addition, the codec processing unit 615 supplies the captured image data before encoding or the decoded image data obtained by decoding the encoded data read from the storage unit 616 to the output unit 617, and the image capturing apparatus 600 receives the external image data. You may make it output to.
  • the codec processing unit 615 may transmit the captured image data, the encoded data of the captured image data, or the decoded image data to another device via the communication unit 618. Further, the codec processing unit 615 may acquire the captured image data or the encoded data of the image data via the communication unit 618. The codec processing unit 615 appropriately performs encoding and decoding on the captured image data acquired via the communication unit 618 and the encoded data of the image data. The codec processing unit 615 supplies the obtained image data or coded data to the image processing unit 613, stores it in the storage unit 616, or outputs it to the output unit 617 and the communication unit 618, as described above. You may do so.
  • the storage unit 616 stores the encoded data and the like supplied from the codec processing unit 615.
  • the encoded data stored in the storage unit 616 is read by the codec processing unit 615 and decoded as necessary.
  • the captured image data obtained by the decoding process is supplied to the display unit 614, and the captured image corresponding to the captured image data is displayed.
  • the output unit 617 has an external output interface such as an external output terminal, and outputs various data supplied via the codec processing unit 615 to the outside of the imaging device 600 via the external output interface.
  • the communication unit 618 supplies various information such as image data and encoded data supplied from the codec processing unit 615 to another device that is a communication partner of predetermined communication (wired communication or wireless communication). Further, the communication unit 618 acquires various information such as image data and encoded data from another device that is a communication partner of predetermined communication (wired communication or wireless communication), and supplies the information to the codec processing unit 615. ..
  • the control unit 621 has a predetermined digital circuit and the like, and performs processing relating to the control of the operation of each processing unit (each processing unit shown within the dotted line 620, the operation unit 622, and the drive 623) of the imaging device 600.
  • the control unit 621 has, for example, a CPU, a ROM, a RAM, etc., and the CPU executes various programs related to such control by executing a program or data loaded from the ROM or the like into the RAM. May be.
  • the operation unit 622 includes, for example, an arbitrary input device such as a jog dial (trademark), a key, a button, or a touch panel, receives an operation input from, for example, a user, and supplies a signal corresponding to the operation input to the control unit 621. To do.
  • an arbitrary input device such as a jog dial (trademark), a key, a button, or a touch panel
  • the drive 623 reads the information stored in the removable medium 624 mounted on itself, such as a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory.
  • the drive 623 reads various types of information such as programs and data from the removable medium 624 and supplies it to the control unit 621. Further, when the writable removable medium 624 is attached to the drive 623, the drive 623 stores in the removable medium 624 various information such as image data and encoded data supplied via the control unit 621. ..
  • the present technology described in each embodiment is applied as the CMOS image sensor 612 of the above-described imaging device 600. That is, the image pickup device 100 or the image pickup device 400 described above is used as the CMOS image sensor 612. As a result, the CMOS image sensor 612 can suppress the reduction in image quality of the captured image. Therefore, the imaging device 600 can obtain a higher quality captured image by capturing the subject.
  • the series of processes described above can be executed by hardware or software.
  • a program forming the software is installed in the computer.
  • the computer includes a computer incorporated in dedicated hardware and, for example, a general-purpose personal computer capable of executing various functions by installing various programs.
  • FIG. 20 is a block diagram showing a hardware configuration example of a computer that executes the series of processes described above by a program.
  • a CPU Central Processing Unit
  • ROM Read Only Memory
  • RAM Random Access Memory
  • An input/output interface 910 is also connected to the bus 904.
  • An input unit 911, an output unit 912, a storage unit 913, a communication unit 914, and a drive 915 are connected to the input/output interface 910.
  • the input unit 911 includes, for example, a keyboard, a mouse, a microphone, a touch panel, an input terminal and the like.
  • the output unit 912 includes, for example, a display, a speaker, an output terminal and the like.
  • the storage unit 913 includes, for example, a hard disk, a RAM disk, a non-volatile memory, or the like.
  • the communication unit 914 includes, for example, a network interface.
  • the drive 915 drives a removable medium 921 such as a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory.
  • the CPU 901 loads the program stored in the storage unit 913 into the RAM 903 via the input/output interface 910 and the bus 904 and executes the program, thereby performing the above-described series of operations. Is processed.
  • the RAM 903 also appropriately stores data necessary for the CPU 901 to execute various processes.
  • the program executed by the computer can be recorded in a removable medium 921 as a package medium or the like and applied.
  • the program can be installed in the storage unit 913 via the input/output interface 910 by mounting the removable medium 921 in the drive 915.
  • this program can be provided via a wired or wireless transmission medium such as a local area network, the Internet, or digital satellite broadcasting.
  • the program can be received by the communication unit 914 and installed in the storage unit 913.
  • this program can be installed in advance in the ROM 902 or the storage unit 913.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, and a robot. May be.
  • FIG. 21 is a block diagram showing a schematic configuration example of a vehicle control system which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to wheels, and a steering angle of the vehicle. It functions as a steering mechanism for adjusting and a control device such as a braking device for generating a braking force of the vehicle.
  • the body system control unit 12020 controls operations of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp.
  • radio waves or signals of various switches transmitted from a portable device that substitutes for a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle door lock device, the power window device, the lamp, and the like.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the image capturing unit 12031 to capture an image of the vehicle exterior and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected with, for example, a driver state detection unit 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether or not the driver is asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generation device, the steering mechanism or the braking device based on the information on the inside and outside of the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes a function of ADAS (Advanced Driver Assistance System) including avoidance or impact mitigation of a vehicle, follow-up traveling based on an inter-vehicle distance, vehicle speed maintenance traveling, a vehicle collision warning, or a vehicle lane departure warning. It is possible to perform cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generation device, the steering mechanism, the braking device, or the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, thereby It is possible to perform cooperative control for the purpose of autonomous driving or the like that autonomously travels without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information on the outside of the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the voice image output unit 12052 transmits an output signal of at least one of a voice and an image to an output device capable of visually or audibly notifying information to an occupant of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an onboard display and a head-up display, for example.
  • FIG. 22 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior.
  • the image capturing unit 12101 provided on the front nose and the image capturing unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 included in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the image capturing unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the images in the front acquired by the image capturing units 12101 and 12105 are mainly used for detecting the preceding vehicle, pedestrians, obstacles, traffic lights, traffic signs, lanes, or the like.
  • FIG. 22 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors
  • the imaging range 12114 indicates The imaging range of the imaging part 12104 provided in a rear bumper or a back door is shown. For example, by overlaying the image data captured by the image capturing units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera including a plurality of image capturing elements, or may be an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 based on the distance information obtained from the imaging units 12101 to 12104, the distance to each three-dimensional object in the imaging range 12111 to 12114 and the temporal change of this distance (relative speed with respect to the vehicle 12100). By determining, the closest three-dimensional object on the traveling path of the vehicle 12100, which is traveling in the substantially same direction as the vehicle 12100 at a predetermined speed (for example, 0 km/h or more), can be extracted as the preceding vehicle. it can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving or the like that autonomously travels without depending on the operation of the driver.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 uses the distance information obtained from the imaging units 12101 to 12104 to convert three-dimensional object data regarding a three-dimensional object to other three-dimensional objects such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified, extracted, and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles visible to the driver of the vehicle 12100 and obstacles difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 outputs the audio through the audio speaker 12061 and the display unit 12062. A driver can be assisted for avoiding a collision by outputting an alarm to the driver and performing forced deceleration or avoidance steering through the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the images captured by the imaging units 12101 to 12104. To recognize such a pedestrian, for example, a procedure of extracting a feature point in an image captured by the image capturing units 12101 to 12104 as an infrared camera, and a pattern matching process on a series of feature points indicating an outline of an object are performed to determine whether the pedestrian is a pedestrian. It is performed by the procedure of determining.
  • the voice image output unit 12052 causes the recognized pedestrian to have a rectangular contour line for emphasis.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 to display an icon indicating a pedestrian or the like at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the image pickup device 100 of FIG. 1, the image pickup device 400 of FIG. 18, and the image pickup apparatus 600 of FIG. 19 can be applied to the image pickup unit 12031.
  • the technique according to the present disclosure to the image capturing unit 12031, it is possible to suppress the reduction in the image quality of the captured image. Therefore, based on the captured image, more accurate (more appropriate) moving body control and Driving assistance can be provided.
  • the present technology is applicable to any configuration mounted on an arbitrary device or a device that configures a system, for example, a processor (eg, video processor) as a system LSI (Large Scale Integration) or the like, or a module (eg, video module) using a plurality of processors or the like. It can also be implemented as a unit (for example, a video unit) using a plurality of modules or the like, a set in which other functions are further added to the unit (for example, a video set), or the like (that is, a partial configuration of the device).
  • a processor eg, video processor
  • LSI Large Scale Integration
  • module eg, video module
  • It can also be implemented as a unit (for example, a video unit) using a plurality of modules or the like, a set in which other functions are further added to the unit (for example, a video set), or the like (that is, a partial configuration of the device).
  • the present technology can also be applied to a network system composed of multiple devices.
  • it can also be applied to cloud services that provide services related to images (moving images) to arbitrary terminals such as computers, AV (Audio Visual) devices, portable information processing terminals, and IoT (Internet of Things) devices. it can.
  • the configuration described as one device (or processing unit) may be divided and configured as a plurality of devices (or processing units).
  • the configurations described above as a plurality of devices (or processing units) may be integrated into one device (or processing unit).
  • part of the configuration of a certain device (or processing unit) may be included in the configuration of another device (or another processing unit). ..
  • the system means a set of a plurality of constituent elements (devices, modules (parts), etc.), and it does not matter whether or not all the constituent elements are in the same housing. Therefore, a plurality of devices housed in separate housings and connected via a network, and one device housing a plurality of modules in one housing are all systems. ..
  • the present technology can have a configuration of cloud computing in which one device is shared by a plurality of devices via a network and jointly processes.
  • the program described above can be executed in any device.
  • the device may have a necessary function (function block or the like) so that necessary information can be obtained.
  • each step described in the above-mentioned flowchart can be executed by one device or shared by a plurality of devices.
  • the plurality of processes included in the one step can be executed by one device or shared by a plurality of devices.
  • a plurality of processes included in one step can be executed as a process of a plurality of steps.
  • the processes described as a plurality of steps can be collectively executed as one step.
  • the program executed by the computer may be configured such that the processes of the steps for writing the program are executed in time series in the order described in this specification, or in parallel, or when the call is made. It may be executed individually at a necessary timing such as time. That is, as long as no contradiction occurs, the processing of each step may be executed in an order different from the order described above. Furthermore, the process of the step of writing this program may be executed in parallel with the process of another program, or may be executed in combination with the process of another program.
  • An image sensor including a pixel unit having a selection transistor including a multi-gate transistor and an amplification transistor.
  • the image pickup device according to any one of (1) to (5), in which the selection transistor and the amplification transistor are formed in a row different from that of the transfer transistor and the reset transistor in the pixel unit.
  • the pixel unit has a single photoelectric conversion element,
  • the selection transistor controls the output of the charges read from the photoelectric conversion element to a signal line,
  • the said amplification transistor is an image sensor in any one of (1) thru
  • the pixel unit has a plurality of photoelectric conversion elements
  • the selection transistor controls the output to the signal line of the charge read from any of the plurality of photoelectric conversion elements
  • the said amplification transistor is an image sensor in any one of (1) thru
  • the selection transistor has a silicon channel of a P-type semiconductor into which ions having a thermal diffusion coefficient smaller than that of boron are implanted.
  • the image pickup device according to any one of (1) to (14), wherein the selection transistor has a silicon channel into which an impurity is injected before the side wall of the gate is formed.
  • the selection transistor has a silicon channel into which an impurity is implanted after the sidewall of the gate is formed.
  • the image sensor according to any one of (1) to (16), wherein the selection transistor and the amplification transistor have gate electrodes made of materials having different work functions.
  • the selection transistor has a P-type semiconductor gate electrode
  • the image pickup device according to any one of (1) to (17), wherein the amplification transistor has an N-type semiconductor gate electrode.
  • the selection transistor has a gate electrode of tungsten, ruthenium, or rhodium,
  • the image pickup device according to any one of (1) to (18), wherein the amplification transistor has an N-type semiconductor gate electrode.
  • An imaging unit that images a subject An image processing unit for performing image processing on the image data obtained by the image pickup by the image pickup unit,
  • the imaging unit includes a pixel unit having a selection transistor including a multi-gate transistor and an amplification transistor.
  • 100 image pickup elements 111 photodiodes, 112 transfer transistors, 113 reset transistors, 114 amplification transistors, 114A gate electrodes, 115 transfer transistors, 115A gate electrodes, 121 silicon layers, 121A silicon channels, 122 insulating films, 131 ion implantation areas, 141 And 142 gate side wall, 143 electrode, 200 manufacturing device, 211 Fin forming part, 212 SiO2 forming part, 213 ion implantation part, 214 SiO2 exposed part, 215 etching part, 216 resist removing part, 217 annealing process part, 218 gate forming part.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本開示は、画質の低減を抑制することができるようにする撮像素子および撮像装置に関する。 撮像素子の画素単位において、マルチゲートトランジスタからなる選択トランジスタおよび増幅トランジスタを設ける。例えば、その選択トランジスタおよび増幅トランジスタをともにフィン形状のシリコンチャネルを有するFinFETとする。また、例えば、選択トランジスタおよび増幅トランジスタのゲートが、同一のフィン形状のシリコンチャネルに形成されるようにする。さらに、例えば、選択トランジスタのシリコンチャネルには、ボロンやリンよりも熱拡散係数の小さいイオンが注入されるようにする。また、例えば、選択トランジスタおよび増幅トランジスタのゲート電極には、仕事関数が互いに異なる材料を用いるようにする。本開示は、例えば、撮像素子、撮像装置、または画像処理装置等に適用することができる。

Description

撮像素子および撮像装置
　本開示は、撮像素子および撮像装置に関し、特に、画質の低減を抑制することができるようにした撮像素子および撮像装置に関する。
　従来、撮像素子において、残像及び暗電流の抑制のために、増幅トランジスタが垂直チャネルを有するようにする方法が考えられた（例えば、特許文献１参照）。
特開２００６－１２１０９３号公報
　しかしながら、増幅トランジスタおよび選択トランジスタに由来するランダムノイズが、画素ノイズの主要な原因となっており、特許文献１に記載の方法では、このランダムノイズを低減させることが困難であった。そのため、このような撮像素子により生成される撮像画像の画質が低減してしまうおそれがあった。
　本開示は、このような状況に鑑みてなされたものであり、画質の低減を抑制することができるようにするものである。
　本技術の一側面の撮像素子は、マルチゲートトランジスタからなる選択トランジスタおよび増幅トランジスタを有する画素単位を備える撮像素子である。
　本技術の一側面の撮像装置は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、マルチゲートトランジスタからなる選択トランジスタおよび増幅トランジスタを有する画素単位を備える撮像装置である。
　本技術の一側面の撮像素子においては、マルチゲートトランジスタからなる選択トランジスタおよび増幅トランジスタを有する画素単位が備えられる。
　本技術の他の側面の撮像装置においては、被写体を撮像する撮像部と、その撮像部による撮像により得られた画像データを画像処理する画像処理部とが備えられ、その撮像部においては、マルチゲートトランジスタからなる選択トランジスタおよび増幅トランジスタを有する画素単位が備えられる。
撮像素子の画素単位の主な構成例を示す平面図である。 増幅トランジスタおよび選択トランジスタの主な構成例を示す図である。 増幅トランジスタおよび選択トランジスタの他の構成例を示す図である。 増幅トランジスタおよび選択トランジスタのゲート間隔について説明する図である。 製造装置の主な構成例を示すブロック図である。 生成処理の流れの例を説明するフローチャートである。 増幅トランジスタおよび選択トランジスタの生成の様子の例を説明する図である。 増幅トランジスタおよび選択トランジスタの生成の様子の例を説明する図である。 増幅トランジスタおよび選択トランジスタの生成の様子の例を説明する図である。 増幅トランジスタおよび選択トランジスタの生成の様子の例を説明する図である。 増幅トランジスタおよび選択トランジスタの生成の様子の例を説明する図である。 増幅トランジスタおよび選択トランジスタの生成の様子の例を説明する図である。 増幅トランジスタおよび選択トランジスタの他の構成例を示す図である。 増幅トランジスタおよび選択トランジスタの他の構成例を示す図である。 元素表を示す図である。 主な元素の仕事関数の例を示す図である。 主なシリサイドの仕事関数の例を示す図である。 撮像素子の画素単位の主な構成例を示す平面図である。 撮像装置の主な構成例を示すブロック図である。 コンピュータの主な構成例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（撮像素子）
２．第２の実施の形態（撮像素子）
３．第３の実施の形態（製造装置）
４．第４の実施の形態（撮像素子）
５．応用例
６．移動体への応用例
７．付記
　＜１．第１の実施の形態＞
　　＜画素単位構成＞
　図１は、本技術を適用した撮像素子の主な構成例を示す平面図である。図１に示される撮像素子１００は、被写体を撮像し、撮像画像を電気信号として得るCMOS（Complementary Metal Oxide Semiconductor）イメージセンサである。撮像素子１００は、例えばアレイ状等、面状に配置される複数の画素単位を有する。各画素単位において入射光が光電変換され、撮像画像の画素信号が得られる。図１においては、このような撮像素子１００の１画素単位の主な構成例が模式的に示されている。
　図１に示されるように、撮像素子１００の画素単位は、フォトダイオード（PD）１１１、転送トランジスタ（TG）１１２、リセットトランジスタ（RST）１１３、増幅トランジスタ（AMP）１１４、および選択トランジスタ（SEL）１１５を有する。なお、図中、白色の領域には、例えば、他の画素単位と分離する素子分離領域等を形成することができる。素子分離領域は、例えば、LOCOS（local oxidation of silicon）やSTI(shallow trench isolation)等の絶縁膜により構成される。電子読出しの場合、p型領域によって素子分離領域を形成することもできる。
　フォトダイオード１１１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード１１１のアノードは画素領域のグランドに接続され（接地され）、カソードは転送トランジスタ１１２を介してフローティングディフュージョン（FD）に接続される。もちろん、フォトダイオード１１１のカソードが画素領域の電源（画素電源）に接続され、アノードが転送トランジスタ１１２を介してフローティングディフュージョンに接続され、光電荷を光正孔として読み出す方式としてもよい。
　転送トランジスタ１１２は、フォトダイオード１１１からの光電荷の読み出しを制御する。転送トランジスタ１１２は、ドレインがフローティングディフュージョンに接続され、ソースがフォトダイオード１１１のカソードに接続される。また、転送トランジスタ１１２のゲートには、転送制御信号が供給される。フォトダイオード１１１からの光電荷の読み出しは、この転送制御信号により制御される。例えば、転送制御信号（すなわち、転送トランジスタ１１２のゲート電位）がオフ状態の場合フォトダイオード１１１からの光電荷の転送が行われず、オン状態の場合フォトダイオード１１１に蓄積された光電荷がフローティングディフュージョンに転送される。つまり、転送トランジスタ１１２は、スイッチとして機能する。したがって、転送トランジスタ１１２を転送スイッチとも称する。
　リセットトランジスタ１１３は、画素単位内の電荷（例えばフォトダイオード１１１やフローティングディフュージョンの電荷）をリセットする。リセットトランジスタ１１３は、ドレインが電源電位（VDD）に接続され、ソースがフローティングディフュージョンに接続される。また、リセットトランジスタ１１３のゲートには、リセット制御信号が供給される。画素単位内の電荷のリセットは、このリセット制御信号により制御される。例えば、リセット制御信号（すなわち、リセットトランジスタ１１３のゲート電位）がオフ状態の場合リセットは行われず、オン状態のとき、画素単位内の電荷がリセットされる。
　増幅トランジスタ１１４は、フローティングディフュージョンの電位変化を増幅し、電気信号（アナログ信号）として出力する。つまり、増幅トランジスタ１１４は、フローティングディフュージョンの電圧を読み出す読み出し回路として機能する。増幅トランジスタ１１４は、ゲートがフローティングディフュージョンに接続され、ドレインがソースフォロワ電源電圧（VDD）に接続され、ソースが選択トランジスタ１１５のドレインに接続されている。例えば、増幅トランジスタ１１４は、リセットされた状態のフローティングディフュージョンの電位に対応するリセット信号（リセットレベル）を選択トランジスタ１１５に出力する。また、増幅トランジスタ１１４は、フォトダイオード１１１から光電荷が転送された状態のフローティングディフュージョンの電位に対応する光蓄積信号（信号レベル）を選択トランジスタ１１５に出力する。
　選択トランジスタ１１５は、増幅トランジスタ１１４から供給される電気信号の信号線（VSL）への出力を制御する。選択トランジスタ１１５は、ドレインが増幅トランジスタ１１４のソースに接続され、ソースが信号線（VSL）に接続されている。また、選択トランジスタ１１５のゲートには、選択制御信号が供給される。増幅トランジスタ１１４から供給される電気信号の信号線（VSL）への出力は、この選択制御信号により制御される。例えば、選択制御信号（すなわち、選択トランジスタ１１５のゲート電位）がオフ状態の場合、この画素単位からリセット信号や画素信号等が信号線（VSL）に出力されない。これに対して、選択制御信号がオン状態の場合、増幅トランジスタ１１４から出力される信号（リセット信号や画素信号等）が、信号線（VSL）に出力される。この信号線は、画素単位が構成される画素領域の外の回路（例えばA/D変換回路等）に接続されている。信号線（VSL）に出力された信号（すなわち、この画素単位から読み出された信号）は、この信号線（VSL）を介して、その画素領域外の回路に転送される。
　　＜画素ノイズ＞
　このような撮像素子１００について、従来、例えば特許文献１に記載のように、残像および暗電流の抑制のために、増幅トランジスタが垂直チャネルを有するようにする方法が考えられた。
　しかしながら、実際には、増幅トランジスタおよび選択トランジスタに由来するランダムノイズが、画素単位で発生するノイズ（画素ノイズとも称する）の主要な原因となっていた。そのため、特許文献１に記載の方法では、このランダムノイズを低減させることが困難であり、画素ノイズの増大を抑制することが困難であった。そのため、このような撮像素子１００により生成される撮像画像の画質が低減してしまうおそれがあった。
　　＜マルチゲートトランジスタの適用＞
　そこで、この選択トランジスタ１１５および増幅トランジスタ１１４が、マルチゲートトランジスタからなるようにする。マルチゲートトランジスタは、ゲート電極面がチャネルに対して立体的に複数形成された非プレナー型（非平面型）のトランジスタである。
　このように、選択トランジスタ１１５および増幅トランジスタ１１４の両方をマルチゲートトランジスタとすることにより、選択トランジスタ１１５および増幅トランジスタ１１４の両方において実効チャネル幅を拡大することができるので、選択トランジスタ１１５および増幅トランジスタ１１４の少なくとも一方がプレナー型（平面型）の場合よりも、ランダムノイズの増大を抑制することができる（典型的にはランダムノイズを低減させることができる）。つまり、撮像画像の画質の低減を抑制することができる（典型的には画質を向上させることができる）。
　また、例えば、プレナー型（平面型）のFETの場合、低抵抗なソースやドレインをチャネル幅方向で均一に形成するために、そのソースやドレインの寸法として所定の寸法が必要になる。仮に、特許文献１に記載のように、増幅トランジスタ１１４として垂直チャネルを有するトランジスタを用いるようにしても、増幅トランジスタ１１４のシリコンチャネルを、選択トランジスタ１１５の拡散層部分の影響を受けることなく寸法精度良くリソグラフィーにより形成するためには、増幅トランジスタ１１４のゲート電極と選択トランジスタ１１５との間の寸法として所定の寸法が必要になる。このように、選択トランジスタ１１５および増幅トランジスタ１１４のゲート電極間には、所定の距離が必要であった。
　上述のように、選択トランジスタ１１５および増幅トランジスタ１１４の両方をマルチゲートトランジスタとすることにより、選択トランジスタ１１５および増幅トランジスタ１１４の少なくとも一方がプレナー型の場合よりも、この選択トランジスタ１１５および増幅トランジスタ１１４のゲート電極間に必要な距離の増大を抑制することができる（典型的にはこの距離をより短くすることができる）。したがって、選択トランジスタ１１５および増幅トランジスタ１１４の少なくとも一方がプレナー型の場合よりも、画素単位のサイズの増大を抑制することができる（典型的には画素単位の微細化をより容易化することができる）。
　　＜FinFET＞
　例えば、増幅トランジスタ１１４および選択トランジスタ１１５として、FinFETを適用するようにしてもよい。FinFETは、マルチゲートトランジスタの一例であり、ソース・ドレイン間に形成されるフィン形状の（起立型の）シリコンチャネルと、そのシリコンチャネルを覆うように形成されたゲート電極を有するFET（Field Effect Transistor）である。
　図２のＡは、増幅トランジスタ１１４および選択トランジスタ１１５の主な構成例を示す平面図である。この図に示されるように、図中左側に増幅トランジスタ１１４が形成され、図中右側に選択トランジスタ１１５が形成されている。つまり、増幅トランジスタ１１４および選択トランジスタ１１５が互いに隣接して形成されている。
　より具体的には、シリコン層１２１にフィン形状のシリコンチャネル１２１Ａが形成されている。そのシリコンチャネル１２１Ａを覆うようにゲート電極１１４Ａ（ゲート電極１１４Ａ－１およびゲート電極１１４Ａ－２）が形成されることにより、増幅トランジスタ１１４が形成されている。また、そのシリコンチャネル１２１Ａを覆うようにゲート電極１１５Ａ（ゲート電極１１５Ａ－１およびゲート電極１１５Ａ－２）が形成されることにより、選択トランジスタ１１５が形成されている。つまり、選択トランジスタ１１５のゲート電極１１５Ａと増幅トランジスタ１１４のゲート電極１１４Ａとが、互いに同一のシリコンチャネル１２１Ａに形成されている。
　また、フィン形状のシリコンチャネル１２１Ａの両側（図中上方向および下方向）の、増幅トランジスタ１１４および選択トランジスタ１１５でない部分には、絶縁膜１２２－１乃至絶縁膜１２２－６が形成されている。絶縁膜１２２－１乃至絶縁膜１２２－６を互いに区別して説明する必要が無い場合、絶縁膜１２２と称する。例えば、絶縁膜１２２は、二酸化ケイ素（SiO2）により形成される。
　図２のＡに示される構成をＸ－Ｘ’間の一点鎖線で示されるように切断した場合の断面図の例を図２のＢに示す。図２のＢに示されるように、ゲート電極１１４Ａは、シリコンチャネル１２１Ａの上側にも形成されている。つまり、図２のＡのゲート電極１１４Ａ－１およびゲート電極１１４Ａ－２とともに、増幅トランジスタ１１４のゲート電極１１４Ａは、フィン形状のシリコンチャネル１２１Ａを覆うように形成されている。このように、増幅トランジスタ１１４は、所謂FinFETである（所謂FinFETの構造を有する）。
　同様に、ゲート電極１１５Ａは、シリコンチャネル１２１Ａの上側にも形成されている。つまり、図２のＡのゲート電極１１５Ａ－１およびゲート電極１１５Ａ－２とともに、選択トランジスタ１１５のゲート電極１１５Ａは、フィン形状のシリコンチャネル１２１Ａを覆うように形成されている。図２のＡに示される構成をＹ－Ｙ’間の一点鎖線で示されるように切断した場合の断面図の例を図２のＣに示す。図２のＣに示されるように、選択トランジスタ１１５のゲート電極１１５Ａは、フィン形状のシリコンチャネル１２１Ａを覆うように形成されている。このように、増幅トランジスタ１１４は、所謂FinFETである（所謂FinFETの構造を有する）。
　このように増幅トランジスタ１１４および選択トランジスタ１１５としてFinFETを適用することにより、選択トランジスタ１１５および増幅トランジスタ１１４の両方において実効チャネル幅を拡大することができるので、選択トランジスタ１１５および増幅トランジスタ１１４の少なくとも一方がプレナー型（平面型）の場合よりも、ランダムノイズの増大を抑制することができる。つまり、撮像画像の画質の低減を抑制することができる（典型的には画質を向上させることができる）。
　ところで、図２のＡに示されるように、増幅トランジスタ１１４および選択トランジスタ１１５（ゲート電極１１４Ａおよびゲート電極１１５Ａ）は、シリコンチャネル１２１Ａ、絶縁膜１２２－２、および絶縁膜１２２－５により、両矢印１２３に示されるような所定の間隔をあけて形成される（配置される）。
　上述のように増幅トランジスタ１１４および選択トランジスタ１１５としてFinFETを適用することにより、その両方において、プレナー型（平面型）のFETの場合のような、低抵抗なソースやドレインをチャネル幅方向で均一に形成するための寸法を低減させることができる。また、シリコンチャネルの形成における選択トランジスタ１１５の拡散層部分の影響を考慮する必要が無くなる。したがって、両矢印１２３に示される増幅トランジスタ１１４および選択トランジスタ１１５（ゲート電極１１４Ａおよびゲート電極１１５Ａ）間に必要な距離の増大を抑制することができる。したがって、選択トランジスタ１１５および増幅トランジスタ１１４の少なくとも一方がプレナー型の場合よりも、画素単位のサイズの増大を抑制することができる。
　また、上述のように増幅トランジスタ１１４および選択トランジスタ１１５を互いに隣接させることにより、増幅トランジスタ１１４および選択トランジスタ１１５（ゲート電極１１４Ａおよびゲート電極１１５Ａ）間の距離の増大をより抑制することができる。さらに、上述のように、選択トランジスタ１１５のゲート電極１１５Ａと増幅トランジスタ１１４のゲート電極１１４Ａとが、互いに同一のシリコンチャネル１２１Ａに形成されるようにすることにより、画素単位の構造をより簡素化（単純化）することができる。したがって、画素単位のサイズの増大をより抑制することができる。
　＜２．第２の実施の形態＞
　　＜不純物の注入＞
　なお、シリコンチャネル１２１Ａの選択トランジスタ１１５の部分（ゲート電極１１５Ａにより覆われている部分）に不純物（ドーパント）を注入するようにしてもよい。つまり、選択トランジスタ１１５が、ドーパントが注入されたシリコンチャネルを有するようにしてもよい。
　上述のようにFinFETを適用した選択トランジスタ１１５において、オフ（off）特性を優先する場合、オンオフの閾値電圧Vthを、優先しない場合に比べて高めにするのが望ましい。また、変調度や飽和電荷量を優先する場合、オンオフの閾値電圧Vthを、優先しない場合に比べて低めに設定するのが望ましい。
　図３のＡは、その場合の増幅トランジスタ１１４および選択トランジスタ１１５の主な構成例を示す平面図である。図３の例の場合、フィン形状のシリコンチャネル１２１Ａの選択トランジスタ１１５の部分には、ドーパントとしてイオンが注入されたイオン注入領域１３１が形成されている。
　図３のＡに示される構成をＸ－Ｘ'間の一点鎖線で示されるように切断した場合の断面図の例を図３のＢに示す。図３のＡに示される構成をＹ－Ｙ'間の一点鎖線で示されるように切断した場合の断面図の例を図３のＣに示す。このように、フィン形状のシリコンチャネル１２１Ａの、選択トランジスタ１１５の部分には、イオン注入領域１３１が形成されている。
　このようにシリコンチャネル１２１Ａにドーパントとしてイオンを注入し、イオン注入領域１３１を形成することにより、選択トランジスタ１１５の閾値電圧Vthを上述のように制御することができる。例えば、フィン形状のシリコンチャネル１２１Ａの選択トランジスタ１１５の部分にドーパントとしてボロン（Ｂ）を注入することにより、イオン注入領域１３１をＰ型半導体とすることができる。つまり、選択トランジスタ１１５の閾値電圧Vthを、ドーパントを注入しない場合よりも高くすることができる。また、例えば、フィン形状のシリコンチャネル１２１Ａの選択トランジスタ１１５の部分にドーパントとしてリン（Ｐ）を注入することにより、イオン注入領域１３１をＮ型半導体とすることができる。つまり、選択トランジスタ１１５の閾値電圧Vthを、ドーパントを注入しない場合よりも低くすることができる。
　しかしながら、このボロン（Ｂ）やリン（Ｐ）は、比較的熱拡散しやすい（熱拡散係数が比較的大きい）。このような熱拡散し易いドーパント（熱拡散係数の大きいドーパント）を用いると、そのドーパントがその後の熱処理により選択トランジスタ１１５の領域から増幅トランジスタ１１４の領域に拡散し（つまりイオン注入領域１３１が増幅トランジスタ１１４の部分まで拡大し）、増幅トランジスタ１１４のVth制御性の悪化や、MOS界面電子密度の増大による1/fノイズの増大を招くおそれがあった。これにより撮像画像の画質が低減してしまうおそれがあった。
　そこで、シリコンチャネル１２１Ａの選択トランジスタ１１５の部分に、ドーパントとして、例えば、ボロン（Ｂ）よりも熱拡散係数の小さいイオンを注入するようにしてもよい。つまり、選択トランジスタ１１５が、ボロン（Ｂ）よりも熱拡散係数の小さいイオンが注入されたシリコンチャネルを有するようにしてもよい。例えば、このドーパントとしてインジウム（In）が注入されるようにしてもよい。
　このようにすることにより、ドーパントとしてボロン（Ｂ）を用いる場合よりも、イオン注入領域１３１（シリコンチャネル１２１Ａの選択トランジスタ１１５の部分）が図３のＢの矢印のように拡散するのを抑制することができる。したがって、増幅トランジスタ１１４のVth制御性の悪化や、MOS界面電子密度の増大による1/fノイズの増大を抑制することができる。つまり、増幅トランジスタ１１４のVth制御性の悪化や1/fノイズの増大を抑制しながら、選択トランジスタ１１５のオフ（off）特性を向上させることができる。つまり、撮像画像の画質の低減を抑制することができる（典型的には画質を向上させることができる）。
　また、シリコンチャネル１２１Ａの選択トランジスタ１１５の部分に、ドーパントとして、例えば、リン（Ｐ）よりも熱拡散係数の小さいイオンを注入するようにしてもよい。つまり、選択トランジスタ１１５が、リン（Ｐ）よりも熱拡散係数の小さいイオンが注入されたシリコンチャネルを有するようにしてもよい。例えば、このドーパントとしてヒ素（As）が注入されるようにしてもよい。また、例えば、このドーパントとしてアンチモン（Sb）が注入されるようにしてもよい。
　このようにすることにより、ドーパントとしてリン（Ｐ）を用いる場合よりも、イオン注入領域１３１（シリコンチャネル１２１Ａの選択トランジスタ１１５の部分）が図３のＢの矢印のように拡散するのを抑制することができる。したがって、増幅トランジスタ１１４のVth制御性の悪化や、MOS界面電子密度の増大による1/fノイズの増大を抑制することができる。つまり、増幅トランジスタ１１４のVth制御性の悪化や1/fノイズの増大を抑制しながら、選択トランジスタ１１５の変調度や飽和電荷量を向上させることができる。つまり、撮像画像の画質の低減を抑制することができる（典型的には画質を向上させることができる）。
　また、このようにドーパントとしてボロン（Ｂ）やリン（Ｐ）よりも熱拡散係数の小さいイオンを用いることにより、ドーパントとしてボロン（Ｂ）やリン（Ｐ）を用いる場合よりも、上述のようにイオン注入領域１３１の拡散を抑制することができるので、増幅トランジスタ１１４および選択トランジスタ１１５（ゲート電極１１４Ａおよびゲート電極１１５Ａ）間に必要な距離（図３のＡの両矢印１３２の長さ）の増大を抑制することができる。したがって、画素単位のサイズの増大をより抑制することができる。
　　＜AMP,SEL間距離＞
　次に、図２のＡの両矢印１２３や図３のＡの両矢印１３２で示される増幅トランジスタ１１４および選択トランジスタ１１５（ゲート電極１１４Ａおよびゲート電極１１５Ａ）間に必要な距離について説明する。
　例えば、図４のＡに示されるように、増幅トランジスタ１１４のゲート電極１１４Ａにゲート側壁１４１（ゲート側壁１４１－１およびゲート側壁１４１－２）を形成し、選択トランジスタ１１５のゲート電極１１５Ａにゲート側壁１４２（ゲート側壁１４２－１およびゲート側壁１４２－２）を形成するとする。その後、シリコンチャネル１２１Ａにドーパントを注入するようにしてもよい。このドーパントの注入により、ゲート電極１１４Ａの選択トランジスタ１１５と反対側に、増幅トランジスタ１１４のドレインの電極１４３－１が形成される。また、ゲート電極１１４Ａとゲート電極１１５Ａとの間に、増幅トランジスタ１１４のソースと選択トランジスタ１１５のドレインとの電極１４３－２が形成される。さらに、ゲート電極１１５Ａの増幅トランジスタ１１４と反対側に、選択トランジスタ１１５のソースの電極１４３－３が形成される。電極１４３－１乃至電極１４３－３を互いに区別して説明する必要が無い場合、電極１４３と称する。
　このような場合、両矢印１４４で示される電極１４３－２の長さ（ゲート側壁１４１－２とゲート側壁１４２－１との間隔）は、１００nm以上とすればよい。
　つまり、例えば、ゲート側壁１４１－２およびゲート側壁１４２－１の幅をそれぞれ５０nmとする場合、増幅トランジスタ１１４および選択トランジスタ１１５（ゲート電極１１４Ａおよびゲート電極１１５Ａ）の間の距離は２００nm以上とすればよい。
　また、例えば、図４のＢに示されるように、上述の電極１４３を形成するためのシリコンチャネル１２１Ａへのドーパントの注入を、ゲート側壁１４１およびゲート側壁１４２を形成する前に行うようにしてもよい。その場合、増幅トランジスタ１１４および選択トランジスタ１１５（ゲート電極１１４Ａおよびゲート電極１１５Ａ）の間の距離は１００nm以上とすればよい。
　＜３．第３の実施の形態＞
　　＜製造装置＞
　次に、以上のような撮像素子１００の製造について説明する。一例として図３を参照して説明したシリコンチャネル１２１Ａにドーパントを注入する場合の撮像素子１００の製造について説明する。
　図５は、本技術を適用した製造装置の主な構成例を示すブロック図である。この製造装置２００は、図３の例の撮像素子１００を製造（生成）する。なお、以下においては、撮像素子１００の製造の一部の工程についてのみ説明する。
　図５に示されるように製造装置２００は、Fin形成部２１１、SiO2形成部２１２、イオン注入部２１３、SiO2露出部２１４、エッチング部２１５、レジスト除去部２１６、アニール処理部２１７、およびゲート形成部２１８を有する。
　これらの処理部により実行される、撮像素子１００を生成する生成処理の流れの例を、図６のフローチャートを参照して説明する。必要に応じて、図７乃至図１２を参照して説明する。
　生成処理が開始されると、Fin形成部２１１は、ステップＳ２０１において、シリコン層１２１を取得し、そのシリコン層１２１にフィン形状のシリコンチャネル１２１Ａを形成し、それをSiO2形成部２１２に供給する。
　ステップＳ２０２において、SiO2形成部２１２は、Fin形成部２１１から供給された、フィン形状のシリコンチャネル１２１Ａが形成されたシリコン層１２１を取得する。また、SiO2形成部２１２は、そのシリコン層１２１のシリコンチャネル１２１Ａの両側の分離領域に、SiO2による絶縁膜１２２を形成する。さらに、SiO2形成部２１２は、絶縁膜１２２を形成したシリコン層１２１をイオン注入部２１３に供給する。
　図７のＡは、絶縁膜１２２が形成されたシリコン層１２１の主な構成例を示す平面図である。図７のＡにおいて、AMP形成領域２５１は、シリコン層１２１（シリコンチャネル１２１Ａ）の、増幅トランジスタ１１４が形成される領域である。また、SEL形成領域２５２は、シリコン層１２１（シリコンチャネル１２１Ａ）の、選択トランジスタ１１５が形成される領域である。
　図７のＡに示される構成をＸ－Ｘ'間の一点鎖線で示されるように切断した場合の断面図の例を図７のＢに示す。図７のＡに示される構成をＹ－Ｙ'間の一点鎖線で示されるように切断した場合の断面図の例を図７のＣに示す。図７のＡおよび図７のＣに示されるように、フィン形状のシリコンチャネル１２１Ａの両側に、絶縁膜１２２－１および絶縁膜１２２－２が形成されている。
　ステップＳ２０３において、イオン注入部２１３は、SiO2形成部２１２から供給される、絶縁膜１２２を形成したシリコン層１２１を取得する。また、イオン注入部２１３は、そのシリコン層１２１の表面にフォトレジストを塗布する。さらに、イオン注入部２１３は、そのフォトレジストの内、SEL形成領域２５２の一部分を除去し、開口部を形成する。
　図８のＡは、そのシリコン層１２１の主な構成例を示す平面図である。図８のＡに示されるように、シリコン層１２１の表面にフォトレジスト２６１が塗布されており、さらに、SEL形成領域２５２の一部において、そのフォトレジスト２６１が除去されて開口部２６１Ａが形成されている。この開口部２６１Ａが形成されることにより、絶縁膜１２２－１および絶縁膜１２２－２（すなわちSiO2）、並びに、シリコンチャネル１２１Ａのそれぞれの一部が露出している。
　ステップＳ２０４において、イオン注入部２１３は、その開口部２６１Ａに露出しているシリコンチャネル１２１Ａにドーパント（イオン）を注入する。図８のＡに示される構成をＸ－Ｘ'間の一点鎖線で示されるように切断した場合の断面図の例を図８のＢに示す。図８のＢにおいて矢印２６２に示されるように、開口部２６１Ａからシリコンチャネル１２１Ａにドーパント（イオン）が注入され、イオン注入領域１３１が形成される。
　このようにシリコンチャネル１２１Ａにドーパントとしてイオンを注入し、イオン注入領域１３１を形成することにより、第２の実施の形態において上述したように、選択トランジスタ１１５の閾値電圧Vthを制御することができる。また、その際、ドーパントとして、例えば、ボロン（Ｂ）やリン（Ｐ）よりも熱拡散係数の小さいイオンを注入するようにしてもよい。このようにすることにより、イオン注入領域１３１の拡散を抑制することができ、増幅トランジスタ１１４のVth制御性の悪化や、MOS界面電子密度の増大による1/fノイズの増大を抑制しながら、選択トランジスタ１１５のオフ（off）特性を向上させたり、選択トランジスタ１１５の変調度や飽和電荷量を向上させたりすることができる。つまり、撮像画像の画質の低減を抑制することができる（典型的には画質を向上させることができる）。
　イオン注入部２１３は、イオンを注入したシリコン層１２１をSiO2露出部２１４に供給する。
　ステップＳ２０５において、SiO2露出部２１４は、イオン注入部２１３から供給されるそのシリコン層１２１を取得する。また、SiO2露出部２１４は、そのシリコン層１２１に対してフォトレジストを新たに塗布する。さらに、SiO2露出部２１４は、塗布したフォトレジストに対してフォトリソグラフィ処理を行い、掘り込み加工を行う部分のSiO2を露出させる。SiO2露出部２１４は、このようにAMP形成領域２５１およびSEL形成領域２５２の絶縁膜１２２が露出したシリコン層１２１をエッチング部２１５に供給する。
　図９のＡは、そのシリコン層１２１の主な構成例を示す平面図である。図９のＡに示されるように、AMP形成領域２５１およびSEL形成領域２５２のフォトレジスト２６１が除去され、SiO2が露出している（絶縁膜１２２－１乃至絶縁膜１２２－４）。図９のＡに示される構成をＸ－Ｘ'間の一点鎖線で示されるように切断した場合の断面図の例を図９のＢに示す。
　ステップＳ２０６において、エッチング部２１５は、SiO2露出部２１４から供給されるそのシリコン層１２１を取得する。また、エッチング部２１５は、そのシリコン層１２１に対してエッチングを行い、露出部分のSiO2を除去する。さらに、エッチング部２１５は、エッチングを行ったシリコン層１２１をレジスト除去部２１６に供給する。
　図１０のＡは、そのシリコン層１２１の主な構成例を示す平面図である。図１０のＡに示されるように、AMP形成領域２５１およびSEL形成領域２５２の絶縁膜１２２（SiO2）がエッチングにより除去されている。これにより、シリコンチャネル１２１Ａの両側においてもシリコン層１２１が露出している。図１０のＡに示される構成をＸ－Ｘ'間の一点鎖線で示されるように切断した場合の断面図の例を図１０のＢに示す。
　ステップＳ２０７において、レジスト除去部２１６は、エッチング部２１５から供給される、エッチングが行われたシリコン層１２１を取得する。また、レジスト除去部２１６は、そのシリコン層１２１に塗布されているフォトレジスト２６１を除去する。さらに、レジスト除去部２１６は、そのフォトレジストを除去したシリコン層１２１をアニール処理部２１７に供給する。
　図１１のＡは、そのシリコン層１２１の主な構成例を示す平面図である。図１１のＡに示されるように、図１０のＡのフォトレジスト２６１－１乃至フォトレジスト２６１－３が除去され、絶縁膜１２２－１乃至絶縁膜１２２－６が露出している。図１１のＡに示される構成をＸ－Ｘ'間の一点鎖線で示されるように切断した場合の断面図の例を図１１のＢに示す。
　ステップＳ２０８において、アニール処理部２１７は、レジスト除去部２１６から供給される、フォトレジストが除去されたシリコン層１２１を取得する。また、アニール処理部２１７は、そのシリコン層１２１に対して、界面準位密度低減のため、所定の温度および所定の時間、アニール処理し、シリコンチャネル１２１Ａの側壁に発生した格子欠陥を除去する。
　図１２のＡは、そのシリコン層１２１の主な構成例を示す平面図である。図１２のＡに示される構成をＸ－Ｘ'間の一点鎖線で示されるように切断した場合の断面図の例を図１２のＢに示す。図１２のＡに示される構成をＹ－Ｙ'間の一点鎖線で示されるように切断した場合の断面図の例を図１２のＣに示す。このアニール処理（または、これより後段の任意のアニール処理）により、図１２のＢに示されるように、イオン注入領域１３１が例えば矢印２７１および矢印２７２のように拡張する。アニール処理が終了すると、アニール処理部２１７は、アニール処理を行ったシリコン層１２１をゲート形成部２１８に供給する。
　上述のように、ドーパントとしてボロン（Ｂ）やリン（Ｐ）よりも熱拡散係数の小さいイオンを用いることにより、ドーパントとしてボロン（Ｂ）やリン（Ｐ）を用いる場合よりもイオン注入領域１３１の拡散を抑制することができるので、増幅トランジスタ１１４および選択トランジスタ１１５（ゲート電極１１４Ａおよびゲート電極１１５Ａ）間に必要な距離（図３のＡの両矢印１３２の長さ）の増大を抑制することができる。したがって、画素単位のサイズの増大をより抑制することができる。
　ステップＳ２０９において、ゲート形成部２１８は、フィン形状のシリコンチャネル１２１ＡのAMP形成領域２５１およびSEL形成領域２５２を覆うように、ポリシリコン（Poly-Si）でゲート電極を形成する。これにより、図３のような構成の増幅トランジスタ１１４および選択トランジスタ１１５（換言するに、撮像素子１００）が形成される。さらに、ゲート形成部２１８は、このように生成した撮像素子１００を製造装置２００の外部に出力し、生成処理を終了する。
　以上のように生成処理を行うことにより、製造装置２００は、より容易に、撮像素子１００を生成することができる。なお、図２の例の撮像素子１００を生成する場合、図６のステップＳ２０３およびステップＳ２０４の処理を省略するようにすればよい。
　＜４．第４の実施の形態＞
　　＜仕事関数の制御＞
　なお、シリコンチャネル１２１Ａにドーパントを注入する代わりに、ゲート電極の仕事関数を制御するようにしてもよい。つまり、選択トランジスタ１１５のゲート電極１１５Ａや増幅トランジスタ１１４のゲート電極１１４Ａとして適用する材料を選択することにより、選択トランジスタ１１５や増幅トランジスタ１１４の閾値電圧Vthを制御するようにしてもよい。
　例えば、ゲート電極１１５Ａを、仕事関数がより大きな材料を用いて形成することにより、選択トランジスタ１１５のVthをより高くすることができる。これにより、選択トランジスタ１１５のオフ（off）特性を向上させることができる。つまり、撮像画像の画質の低減を抑制することができる（典型的には画質を向上させることができる）。
　また、例えば、ゲート電極１１５Ａを、仕事関数がより小さな材料を用いて形成することにより、選択トランジスタ１１５のVthをより低くすることができる。これにより、選択トランジスタ１１５の変調度や飽和電荷量を向上させることができる。つまり、撮像画像の画質の低減を抑制することができる（典型的には画質を向上させることができる）。
　同様に、ゲート電極１１４Ａの材料により、増幅トランジスタ１１４の閾値電圧Vthも同様に制御することができる。つまり、撮像画像の画質の低減を抑制することができる（典型的には画質を向上させることができる）。
　例えば、選択トランジスタ１１５および増幅トランジスタ１１４は、仕事関数が互いに異なる材料のゲート電極を有するようにしてもよい。図１３のＡは、その場合の増幅トランジスタ１１４および選択トランジスタ１１５の主な構成例を示す平面図である。図１３のＡの例の場合、増幅トランジスタ１１４のゲート電極３１１は、Ｎ型半導体により形成され、閾値電圧Vthが低く設定されている。また、選択トランジスタ１１５のゲート電極３１２は、Ｐ型半導体により形成され、閾値電圧Vthが高く設定されている。
　図１３のＡに示される構成をＸ－Ｘ'間の一点鎖線で示されるように切断した場合の断面図の例を図１３のＢに示す。また、図１３のＡに示される構成をＹ－Ｙ'間の一点鎖線で示されるように切断した場合の断面図の例を図１４のＡに示す。さらに、図１３のＡに示される構成をＺ－Ｚ'間の一点鎖線で示されるように切断した場合の断面図の例を図１４のＢに示す。
　これらの図に示されるように、この場合の増幅トランジスタ１１４および選択トランジスタ１１５のシリコンチャネル１２１Ａには、ゲート電極１１４Ａやゲート電極１１５Ａが覆うように形成されているのみであり、ドーパントは注入されていない。したがって、アニール処理等により、イオン注入領域１３１が拡散することはない。したがって、増幅トランジスタ１１４と選択トランジスタ１１５との間の距離を、第２の実施の形態の場合よりも短くすることができる。これにより、画素単位のサイズの増大を抑制することができる（典型的には画素単位の微細化をより容易化することができる）。
　仕事関数は、例えば図１５の元素表に示されるように、元素表の右側程大きくなる。例えば、ゲート電極３１１およびゲート電極３１２は、金属を用いてメタルゲートとしてもよい。図１６のグラフは、各種金属の仕事関数の例を示す図である。図１６のグラフに示されるように、各種金属は、互いに異なる仕事関数を持つ。
　したがって、ゲート電極３１１およびゲート電極３１２に適用するメタルを選択することにより、ゲート電極３１１およびゲート電極３１２の仕事関数を制御することができる。例えば、選択トランジスタ１１５のゲート電極３１２の材料をタングステン（Ｗ）、ルテニウム（Ru）、またはロジウム（Rh）等とし、増幅トランジスタ１１４のゲート電極３１１の材料をN型半導体とすることにより、選択トランジスタ１１５の閾値電圧Vthを、増幅トランジスタ１１４よりも高く設定することができる。
　もちろん、ゲート電極３１１の材料およびゲート電極３１２の材料を入れ替えるようにしてもよい。これらの材料を上述の例と逆にすることにより、増幅トランジスタ１１４と選択トランジスタ１１５との間の閾値電圧Vthの関係を、上述の例と逆にすることができる。
　また、ゲート電極３１１およびゲート電極３１２は、金属とシリコンの化合物（シリサイド）により形成されるようにしてもよい。シリサイドの仕事関数の例を図１７に示す。金属の場合と同様に、図１７に示されるような各種シリサイドの内、仕事関数のより大きなシリサイドを用いることにより、増幅トランジスタ１１４や選択トランジスタ１１５の閾値電圧Vthをより高く設定することができる。また、仕事関数のより小さなシリサイドを用いることにより、増幅トランジスタ１１４や選択トランジスタ１１５の閾値電圧Vthをより低く設定することができる。
　＜５．応用例＞
　　＜構成の応用＞
　次に、上述の本技術の応用例について説明する。図１において画素単位の構成例を示したが、図１８に示される撮像素子４００のように、画素アレイの図中水平方向（行方向）に並ぶ画素同士の間で、転送トランジスタ１１２乃至選択トランジスタ１１５のそれぞれの図中垂直方向の位置（画素アレイの列方向の位置、すなわち行）が、互いに同一であるようにしてもよい。図１８においては、画素アレイの行方向に隣接する２画素単位（画素単位４１１および画素単位４１２）の構成例が示されている。この図１８において点線で示されるように、画素単位４１１の増幅トランジスタ１１４および選択トランジスタ１１５と、画素単位４１２の増幅トランジスタ１１４および選択トランジスタ１１５とが、互いに同一の行（同一の図中垂直方向の位置）に配置されている。なお、図中、画素単位間の白色の領域には、例えば、他の画素単位と分離する素子分離領域等を形成することができる。素子分離領域は、例えば、LOCOSやSTI等の絶縁膜により構成される。電子読出しの場合、p型領域によって素子分離領域を形成することもできる。
　さらに、図１８の例のように、転送トランジスタ１１２およびリセットトランジスタ１１３を、増幅トランジスタ１１４および選択トランジスタ１１５と異なる行（図中垂直方向の位置）に配置するようにしてもよい。
　このようにすることにより、制御線等のレイアウトを簡易化することができる。したがって、このようなレイアウトにおいて本技術を適用することにより、画素アレイの規模の増大をより容易に抑制することができる（典型的には、画素アレイをより小型化することができる）。
　また、図１や図８においては、画素単位の構成例として、フォトダイオード１１１が１つの例を示したが、１画素単位に構成されるフォトダイオード１１１の数は、複数であってもよい。つまり、所謂、画素共有構造を適用し、増幅トランジスタ１１４および選択トランジスタ１１５が、複数のフォトダイオード１１１の電荷を増幅したり、それらの電荷の信号線への出力を制御したりするようにしてもよい。
　さらに、以上においては、マルチゲートトランジスタの例としてFinFETを用いて本技術を説明したが、増幅トランジスタ１１４および選択トランジスタ１１５は、例えば、トライゲートトランジスタや全周ゲートFET等、FinFET以外のマルチゲートトランジスタであってもよい。
　　＜撮像装置への応用＞
　なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図１９は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図１９に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
　図１９に示されるように撮像装置６００は、光学部６１１、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサ６１２、画像処理部６１３、表示部６１４、コーデック処理部６１５、記憶部６１６、出力部６１７、通信部６１８、制御部６２１、操作部６２２、およびドライブ６２３を有する。
　光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSイメージセンサ６１２に供給する。
　CMOSイメージセンサ６１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS等の信号処理を行い、処理後の撮像画像データを画像処理部６１３に供給する。
　画像処理部６１３は、CMOSイメージセンサ６１２により得られた撮像画像データを画像処理する。より具体的には、画像処理部６１３は、CMOSイメージセンサ６１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１３は、画像処理を施した撮像画像データを表示部６１４に供給する。
　表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された撮像画像データの画像（例えば、被写体の画像）を表示する。
　画像処理部６１３は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部６１５に供給する。
　コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部６１６に供給する。また、コーデック処理部６１５は、記憶部６１６に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部６１３に供給する。
　画像処理部６１３は、コーデック処理部６１５から供給される復号画像データに対して所定の画像処理を施す。画像処理部６１３は、画像処理を施した復号画像データを表示部６１４に供給する。表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された復号画像データの画像を表示する。
　また、コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データを符号化した符号化データ、または、記憶部６１６から読み出した撮像画像データの符号化データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。また、コーデック処理部６１５は、符号化前の撮像画像データ、若しくは、記憶部６１６から読み出した符号化データを復号して得られた復号画像データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。
　さらに、コーデック処理部６１５は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部６１８を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部６１５は、撮像画像データや画像データの符号化データを、通信部６１８を介して取得するようにしてもよい。コーデック処理部６１５は、通信部６１８を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部６１５は、得られた画像データ若しくは符号化データを、上述したように、画像処理部６１３に供給したり、記憶部６１６に記憶させたり、出力部６１７および通信部６１８に出力させたりするようにしてもよい。
　記憶部６１６は、コーデック処理部６１５から供給される符号化データ等を記憶する。記憶部６１６に格納された符号化データは、必要に応じてコーデック処理部６１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部６１４に供給され、その撮像画像データに対応する撮像画像が表示される。
　出力部６１７は、外部出力端子等の外部出力インタフェースを有し、コーデック処理部６１５を介して供給される各種データを、その外部出力インタフェースを介して撮像装置６００の外部に出力する。
　通信部６１８は、コーデック処理部６１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置に供給する。また、通信部６１８は、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部６１５に供給する。
　制御部６２１は、所定のデジタル回路等を有し、撮像装置６００の各処理部（点線６２０内に示される各処理部、操作部６２２、並びに、ドライブ６２３）の動作の制御に関する処理を行う。なお、制御部６２１が、例えば、CPU、ROM、RAM等を有し、そのCPUがROM等よりRAMにロードされたプログラムやデータを実行することにより、そのような制御に関する各種処理を行うようにしてもよい。
　操作部６２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部６２１に供給する。
　ドライブ６２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア６２４に記憶されている情報を読み出す。ドライブ６２３は、リムーバブルメディア６２４からプログラムやデータ等の各種情報を読み出し、それを制御部６２１に供給する。また、ドライブ６２３は、書き込み可能なリムーバブルメディア６２４が自身に装着された場合、制御部６２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア６２４に記憶させる。
　以上のような撮像装置６００のCMOSイメージセンサ６１２として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ６１２として、上述した撮像素子１００または撮像素子４００が用いられる。これにより、CMOSイメージセンサ６１２は、撮像画像の画質の低減を抑制することができる。したがって撮像装置６００は、被写体を撮像することにより、より高画質な撮像画像を得ることができる。
　　＜ソフトウエアへの適用＞
　上述した一連の処理は、ハードウエアにより実行させることもできるし、ソフトウエアにより実行させることもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、コンピュータにインストールされる。ここでコンピュータには、専用のハードウエアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータ等が含まれる。
　図２０は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。
　図２０に示されるコンピュータ９００において、CPU（Central Processing Unit）９０１、ROM（Read Only Memory）９０２、RAM（Random Access Memory）９０３は、バス９０４を介して相互に接続されている。
　バス９０４にはまた、入出力インタフェース９１０も接続されている。入出力インタフェース９１０には、入力部９１１、出力部９１２、記憶部９１３、通信部９１４、およびドライブ９１５が接続されている。
　入力部９１１は、例えば、キーボード、マウス、マイクロホン、タッチパネル、入力端子などよりなる。出力部９１２は、例えば、ディスプレイ、スピーカ、出力端子などよりなる。記憶部９１３は、例えば、ハードディスク、RAMディスク、不揮発性のメモリなどよりなる。通信部９１４は、例えば、ネットワークインタフェースよりなる。ドライブ９１５は、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア９２１を駆動する。
　以上のように構成されるコンピュータでは、CPU９０１が、例えば、記憶部９１３に記憶されているプログラムを、入出力インタフェース９１０およびバス９０４を介して、RAM９０３にロードして実行することにより、上述した一連の処理が行われる。RAM９０３にはまた、CPU９０１が各種の処理を実行する上において必要なデータなども適宜記憶される。
　コンピュータ（CPU９０１）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア９２１に記録して適用することができる。その場合、プログラムは、リムーバブルメディア９２１をドライブ９１５に装着することにより、入出力インタフェース９１０を介して、記憶部９１３にインストールすることができる。
　また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、通信部９１４で受信し、記憶部９１３にインストールすることができる。
　その他、このプログラムは、ROM９０２や記憶部９１３に、あらかじめインストールしておくこともできる。
　＜６．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２２は、撮像部１２０３１の設置位置の例を示す図である。
　図２２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。例えば、図１の撮像素子１００、図１８の撮像素子４００、図１９の撮像装置６００は、撮像部１２０３１に適用することができる。このように撮像部１２０３１に本開示に係る技術を適用することにより、撮像画像の画質の低減を抑制することができるので、その撮像画像に基づいてより正確な（より適切な）移動体制御や運転支援を行うことができる。
　＜７．付記＞
　　＜本技術の適用対象＞
　本技術は、任意の装置またはシステムを構成する装置に搭載するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ（例えばビデオプロセッサ）、複数のプロセッサ等を用いるモジュール（例えばビデオモジュール）、複数のモジュール等を用いるユニット（例えばビデオユニット）、ユニットにさらにその他の機能を付加したセット（例えばビデオセット）等（すなわち、装置の一部の構成）として実施することもできる。
　さらに、本技術は、複数の装置により構成されるネットワークシステムにも適用することもできる。例えば、コンピュータ、AV（Audio Visual）機器、携帯型情報処理端末、IoT（Internet of Things）デバイス等の任意の端末に対して、画像（動画像）に関するサービスを提供するクラウドサービスに適用することもできる。
　　＜その他＞
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　また、例えば、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
　なお、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、および、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
　また、例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
　また、例えば、上述したプログラムは、任意の装置において実行することができる。その場合、その装置が、必要な機能（機能ブロック等）を有し、必要な情報を得ることができるようにすればよい。
　また、例えば、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。換言するに、１つのステップに含まれる複数の処理を、複数のステップの処理として実行することもできる。逆に、複数のステップとして説明した処理を１つのステップとしてまとめて実行することもできる。
　なお、コンピュータが実行するプログラムは、プログラムを記述するステップの処理が、本明細書で説明する順序に沿って時系列に実行されるようにしても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで個別に実行されるようにしても良い。つまり、矛盾が生じない限り、各ステップの処理が上述した順序と異なる順序で実行されるようにしてもよい。さらに、このプログラムを記述するステップの処理が、他のプログラムの処理と並列に実行されるようにしても良いし、他のプログラムの処理と組み合わせて実行されるようにしても良い。
　なお、本明細書において複数説明した本技術は、矛盾が生じない限り、それぞれ独立に単体で実施することができる。もちろん、任意の複数の本技術を併用して実施することもできる。例えば、いずれかの実施の形態において説明した本技術の一部または全部を、他の実施の形態において説明した本技術の一部または全部と組み合わせて実施することもできる。また、上述した任意の本技術の一部または全部を、上述していない他の技術と併用して実施することもできる。
　なお、本技術は以下のような構成も取ることができる。
　（１）　マルチゲートトランジスタからなる選択トランジスタおよび増幅トランジスタを有する画素単位
　を備える撮像素子。
　（２）　前記マルチゲートトランジスタは、FinFETである
　（１）に記載の撮像素子。
　（３）　前記選択トランジスタおよび前記増幅トランジスタは、互いに隣接して形成される
　（１）または（２）に記載の撮像素子。
　（４）　互いに隣接する前記選択トランジスタおよび前記増幅トランジスタのゲートの間隔は、100nm以上である
　（３）に記載の撮像素子。
　（５）　前記選択トランジスタおよび前記増幅トランジスタのゲートは、互いに同一のシリコンチャネルに形成される
　（１）乃至（４）のいずれかに記載の撮像素子。
　（６）　前記画素単位において、前記選択トランジスタおよび前記増幅トランジスタは、転送トランジスタおよびリセットトランジスタとは異なる行に形成される
　（１）乃至（５）のいずれかに記載の撮像素子。
　（７）　前記画素単位は、単一の光電変換素子を有し、
　前記選択トランジスタは、前記光電変換素子から読み出された電荷の信号線への出力を制御し、
　前記増幅トランジスタは、前記選択トランジスタが前記電荷を信号として前記信号線に出力する場合に、前記信号を増幅する
　（１）乃至（６）のいずれかに記載の撮像素子。
　（８）　前記画素単位は、複数の光電変換素子を有し、
　前記選択トランジスタは、前記複数の光電変換素子の内のいずれかから読み出された電荷の信号線への出力を制御し、
　前記増幅トランジスタは、前記選択トランジスタが前記電荷を信号として前記信号線に出力する場合に、前記信号を増幅する
　（１）乃至（７）のいずれかに記載の撮像素子。
　（９）　前記選択トランジスタは、不純物が注入されたシリコンチャネルを有する
　（１）乃至（８）のいずれかに記載の撮像素子。
　（１０）　前記選択トランジスタは、ボロンよりも熱拡散係数の小さいイオンが注入されたP型半導体のシリコンチャネルを有する
　（１）乃至（９）のいずれかに記載の撮像素子。
　（１１）　前記選択トランジスタは、インジウムが注入されたP型半導体のシリコンチャネルを有する
　（１）乃至（１０）のいずれかに記載の撮像素子。
　（１２）　前記選択トランジスタは、リンよりも熱拡散係数の小さいイオンが注入されたN型半導体のシリコンチャネルを有する
　（１）乃至（１１）のいずれかに記載の撮像素子。
　（１３）　前記選択トランジスタは、ヒ素が注入されたN型半導体のシリコンチャネルを有する
　（１）乃至（１２）のいずれかに記載の撮像素子。
　（１４）　前記選択トランジスタは、アンチモンが注入されたN型半導体のシリコンチャネルを有する
　（１）乃至（１３）のいずれかに記載の撮像素子。
　（１５）　前記選択トランジスタは、ゲートの側壁が形成される前に不純物が注入されたシリコンチャネルを有する
　（１）乃至（１４）のいずれかに記載の撮像素子。
　（１６）　前記選択トランジスタは、ゲートの側壁が形成された後に不純物が注入されたシリコンチャネルを有する
　（１）乃至（１５）のいずれかに記載の撮像素子。
　（１７）　前記選択トランジスタおよび前記増幅トランジスタは、仕事関数が互いに異なる材料のゲート電極を有する
　（１）乃至（１６）のいずれかに記載の撮像素子。
　（１８）　前記選択トランジスタは、P型半導体のゲート電極を有し、
　前記増幅トランジスタは、N型半導体のゲート電極を有する
　（１）乃至（１７）のいずれかに記載の撮像素子。
　（１９）　前記選択トランジスタは、タングステン、ルテニウム、またはロジウムのゲート電極を有し、
　前記増幅トランジスタは、N型半導体のゲート電極を有する
　（１）乃至（１８）のいずれかに記載の撮像素子。
　（２０）　被写体を撮像する撮像部と、
　前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
　を備え、
　前記撮像部は、マルチゲートトランジスタからなる選択トランジスタおよび増幅トランジスタを有する画素単位を備える
　撮像装置。
　１００　撮像素子，　１１１　フォトダイオード，　１１２　転送トランジスタ,　１１３　リセットトランジスタ，　１１４　増幅トランジスタ，　１１４Ａ　ゲート電極，　１１５　転送トランジスタ，　１１５Ａ　ゲート電極，　１２１　シリコン層，　１２１Ａ　シリコンチャネル,　１２２　絶縁膜，　１３１　イオン注入領域，　１４１および１４２　ゲート側壁，　１４３　電極，　２００　製造装置，　２１１　Fin形成部，　２１２　SiO2形成部，　２１３　イオン注入部，　２１４　SiO2露出部，　２１５　エッチング部，　２１６　レジスト除去部，　２１７　アニール処理部，　２１８　ゲート形成部，　２５１　AMP形成領域，　２５２　SEL形成領域，　２６１　フォトレジスト，　２６１Ａ　開口部，　３１１および３１２　ゲート電極，　４００　撮像素子，　４１１および４１２　画素単位，　６００　撮像装置，　６１２　CMOSイメージセンサ，　６１３　画像処理部，　９００　コンピュータ

Claims (20)

  1. 　マルチゲートトランジスタからなる選択トランジスタおよび増幅トランジスタを有する画素単位
    　を備える撮像素子。
  2. 　前記マルチゲートトランジスタは、FinFETである
    　請求項１に記載の撮像素子。
  3. 　前記選択トランジスタおよび前記増幅トランジスタは、互いに隣接して形成される
    　請求項１に記載の撮像素子。
  4. 　互いに隣接する前記選択トランジスタおよび前記増幅トランジスタのゲートの間隔は、100nm以上である
    　請求項３に記載の撮像素子。
  5. 　前記選択トランジスタおよび前記増幅トランジスタのゲートは、互いに同一のシリコンチャネルに形成される
    　請求項１に記載の撮像素子。
  6. 　前記画素単位において、前記選択トランジスタおよび前記増幅トランジスタは、転送トランジスタおよびリセットトランジスタとは異なる行に形成される
    　請求項１に記載の撮像素子。
  7. 　前記画素単位は、単一の光電変換素子を有し、
    　前記選択トランジスタは、前記光電変換素子から読み出された電荷の信号線への出力を制御し、
    　前記増幅トランジスタは、前記選択トランジスタが前記電荷を信号として前記信号線に出力する場合に、前記信号を増幅する
    　請求項１に記載の撮像素子。
  8. 　前記画素単位は、複数の光電変換素子を有し、
    　前記選択トランジスタは、前記複数の光電変換素子の内のいずれかから読み出された電荷の信号線への出力を制御し、
    　前記増幅トランジスタは、前記選択トランジスタが前記電荷を信号として前記信号線に出力する場合に、前記信号を増幅する
    　請求項１に記載の撮像素子。
  9. 　前記選択トランジスタは、不純物が注入されたシリコンチャネルを有する
    　請求項１に記載の撮像素子。
  10. 　前記選択トランジスタは、P型半導体にボロンよりも熱拡散係数の小さいイオンが注入されたシリコンチャネルを有する
    　請求項１に記載の撮像素子。
  11. 　前記選択トランジスタは、P型半導体にインジウムが注入されたシリコンチャネルを有する
    　請求項１に記載の撮像素子。
  12. 　前記選択トランジスタは、N型半導体にリンよりも熱拡散係数の小さいイオンが注入されたシリコンチャネルを有する
    　請求項１に記載の撮像素子。
  13. 　前記選択トランジスタは、N型半導体にヒ素が注入されたシリコンチャネルを有する
    　請求項１に記載の撮像素子。
  14. 　前記選択トランジスタは、N型半導体にアンチモンが注入されたシリコンチャネルを有する
    　請求項１に記載の撮像素子。
  15. 　前記選択トランジスタは、ゲートの側壁が形成される前に不純物が注入されたシリコンチャネルを有する
    　請求項１に記載の撮像素子。
  16. 　前記選択トランジスタは、ゲートの側壁が形成された後に不純物が注入されたシリコンチャネルを有する
    　請求項１に記載の撮像素子。
  17. 　前記選択トランジスタおよび前記増幅トランジスタは、仕事関数が互いに異なる材料のゲート電極を有する
    　請求項１に記載の撮像素子。
  18. 　前記選択トランジスタは、P型半導体のゲート電極を有し、
    　前記増幅トランジスタは、N型半導体のゲート電極を有する
    　請求項１に記載の撮像素子。
  19. 　前記選択トランジスタは、タングステン、ルテニウム、またはロジウムのゲート電極を有し、
    　前記増幅トランジスタは、N型半導体のゲート電極を有する
    　請求項１に記載の撮像素子。
  20. 　被写体を撮像する撮像部と、
    　前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
    　を備え、
    　前記撮像部は、マルチゲートトランジスタからなる選択トランジスタおよび増幅トランジスタを有する画素単位を備える
    　撮像装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022118654A1 (ja) * 2020-12-04 2022-06-09 ソニーグループ株式会社 固体撮像素子
WO2023139955A1 (ja) * 2022-01-18 2023-07-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び撮像装置
WO2023153091A1 (ja) * 2022-02-09 2023-08-17 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器
WO2025094686A1 (ja) * 2023-11-02 2025-05-08 ソニーセミコンダクタソリューションズ株式会社 光検出装置、および撮像装置、並びに電子機器
WO2026053610A1 (ja) * 2024-09-06 2026-03-12 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202341459A (zh) * 2022-02-07 2023-10-16 南韓商三星電子股份有限公司 影像感測器

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11355668A (ja) * 1998-06-08 1999-12-24 Sony Corp 固体撮像素子およびその駆動方法、並びにカメラシステム
JP2001168322A (ja) * 1999-12-03 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
JP2001274384A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置及びその製造方法
JP2002076336A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置およびｓｏｉ基板
JP2004527127A (ja) * 2001-04-27 2004-09-02 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｍｏｓトランジスタ・ゲート・コーナの増速酸化を行う方法
JP2006121093A (ja) 2004-10-20 2006-05-11 Samsung Electronics Co Ltd 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法
JP2007134650A (ja) * 2005-11-14 2007-05-31 Toshiba Corp 半導体装置及びその製造方法
JP2010206134A (ja) * 2009-03-06 2010-09-16 Sony Corp 固体撮像装置とその製造方法
JP2016021479A (ja) * 2014-07-14 2016-02-04 ソニー株式会社 固体撮像装置、製造方法、および電子機器
JP2017183636A (ja) * 2016-03-31 2017-10-05 ソニー株式会社 固体撮像素子、センサ装置、および電子機器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100536112C (zh) * 2006-11-09 2009-09-02 联华电子股份有限公司 互补式金属氧化物半导体图像传感器及其制造方法
DE102007008562A1 (de) * 2007-02-21 2008-08-28 Qimonda Ag Feldeffekttransistor-Anordnung
KR20090090776A (ko) * 2008-02-22 2009-08-26 삼성전자주식회사 이미지 센서 및 그 제조 방법
JP6021762B2 (ja) * 2013-08-28 2016-11-09 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および製造方法、並びに、電子機器
JP6314477B2 (ja) * 2013-12-26 2018-04-25 ソニー株式会社 電子デバイス
US10179205B2 (en) 2016-02-04 2019-01-15 Novum Vascular, Llc Passive safety huber needle
JP7102119B2 (ja) * 2017-09-29 2022-07-19 キヤノン株式会社 半導体装置および機器
US11521998B2 (en) 2018-09-18 2022-12-06 Sony Semiconductor Solutions Corporation Solid-state imaging device and imaging device
JP7607456B2 (ja) 2018-10-30 2024-12-27 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および撮像装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11355668A (ja) * 1998-06-08 1999-12-24 Sony Corp 固体撮像素子およびその駆動方法、並びにカメラシステム
JP2001168322A (ja) * 1999-12-03 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
JP2001274384A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置及びその製造方法
JP2002076336A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置およびｓｏｉ基板
JP2004527127A (ja) * 2001-04-27 2004-09-02 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｍｏｓトランジスタ・ゲート・コーナの増速酸化を行う方法
JP2006121093A (ja) 2004-10-20 2006-05-11 Samsung Electronics Co Ltd 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法
JP2007134650A (ja) * 2005-11-14 2007-05-31 Toshiba Corp 半導体装置及びその製造方法
JP2010206134A (ja) * 2009-03-06 2010-09-16 Sony Corp 固体撮像装置とその製造方法
JP2016021479A (ja) * 2014-07-14 2016-02-04 ソニー株式会社 固体撮像装置、製造方法、および電子機器
JP2017183636A (ja) * 2016-03-31 2017-10-05 ソニー株式会社 固体撮像素子、センサ装置、および電子機器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3902004A4

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022118654A1 (ja) * 2020-12-04 2022-06-09 ソニーグループ株式会社 固体撮像素子
WO2023139955A1 (ja) * 2022-01-18 2023-07-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び撮像装置
WO2023153091A1 (ja) * 2022-02-09 2023-08-17 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器
WO2025094686A1 (ja) * 2023-11-02 2025-05-08 ソニーセミコンダクタソリューションズ株式会社 光検出装置、および撮像装置、並びに電子機器
WO2026053610A1 (ja) * 2024-09-06 2026-03-12 ソニーセミコンダクタソリューションズ株式会社 光検出装置

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