WO2020166003A1 - 電力変換装置 - Google Patents

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正宏 菅原
賢司 藤原
岩田　明彦
福本　久敏
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    • H02M7/49—Combination of the output voltage waveforms of a plurality of converters

Definitions

  • the present invention relates to a power conversion device.
  • the cable wiring between the inverter and the motor is long, and spike voltage is generated at the motor input terminal due to high voltage changes during switching of the inverter. There is a problem that causes.
  • the power conversion device of Patent Document 1 includes a three-phase inverter and three single-phase inverters connected to the three-phase inverter. This power converter suppresses common mode noise by controlling the sum of the output voltages of the three phases to be 0 [V].
  • EMI (Electro Magnetic Interference) noise generated by the power converter includes common mode noise and normal mode noise.
  • the power conversion device of Patent Document 1 suppresses common mode noise by controlling the common mode voltage to 0 [V], but does not reduce normal mode noise.
  • an object of the present invention is to provide a power conversion device that can reduce both common mode noise and normal mode noise.
  • the power converter of the present invention includes a three-phase multi-level inverter connected to a first DC voltage source having a first voltage, and a three-phase multi-level inverter each connected in series to a corresponding phase of the three-phase multi-level inverter.
  • Three single-phase inverters including a second DC voltage source having a voltage of 1 and a controller.
  • a combined output voltage of the boost voltage from the three single-phase inverters and the output voltage of the three-phase multi-level inverter is supplied to the load.
  • the control device adjusts the common mode voltage in the combined output voltage to fall within a predetermined allowable range, and adjusts the variation width of each line voltage in the combined output voltage so as to satisfy a prescribed condition based on the second voltage. ..
  • the common mode voltage in the combined output voltage falls within a predetermined allowable range, and the change width of each line voltage in the combined output voltage is a prescribed condition based on the second voltage. Adjust to meet. As a result, both common mode noise and normal mode noise can be reduced.
  • FIG. 3 is a diagram illustrating a configuration of a power conversion device 500 according to the first embodiment.
  • FIG. 3 is a diagram showing a configuration of a control device 13 of the first embodiment.
  • FIG. 7 is a diagram showing a part of vectors of combined output voltages CVa, CVb, and CVc according to the first embodiment.
  • FIG. 10 is a diagram showing a part of vectors of combined output voltages CVa, CVb, and CVc according to the second embodiment.
  • (A) is a figure showing the U-phase output voltage V_a of the three-phase three-level inverter 5.
  • (B) is a diagram showing the boost voltage TVa by the single-phase inverter 10-a.
  • (C) is a figure showing synthetic output voltage CVa.
  • (A) is a figure showing the U-phase output voltage V_a of the three-phase three-level inverter 5.
  • B is a diagram showing a V-phase output voltage V_b of the three-phase three-level inverter 5.
  • (C) is a diagram showing a W-phase output voltage V_c of the three-phase three-level inverter 5.
  • D is a diagram showing the common mode voltage Vcom1 of the output voltages V_a, V_b, and V_c of the three-phase three-level inverter 5.
  • (E) is a diagram showing the common mode voltage Vcom2 of the boost voltages TVa, TVb, TVc by the single-phase inverter 10.
  • FIG. 6 is a diagram showing a wiring inductance generated in a wiring between the power conversion device 500 and a load 12 and a stray capacitance between the wirings.
  • 7 is a diagram showing a waveform OV of a line voltage of an output voltage at an output end of the power conversion device 500 and a waveform IV of a voltage at an input end of a load 12.
  • FIG. 9 is a diagram showing a configuration of a control device 13 of the third embodiment. It is a figure for demonstrating the change width of the line voltage in the case where the suppression control of the change width of the line voltage is not performed. It is a figure for demonstrating the change width of the line voltage at the time of implementing the suppression control of the change width of the line voltage.
  • A is a figure showing the U-phase output voltage V_a of the three-phase three-level inverter 5, the V-phase output voltage V_b, and the W-phase output voltage V_c.
  • B is a diagram showing the boost voltage TVa by the single-phase inverter 10-a.
  • (C) is a diagram showing the boost voltage TVb by the single-phase inverter 10-b.
  • (D) is a diagram showing the boost voltage TVa by the single-phase inverter 10-c.
  • (E) is a diagram showing a line voltage EVca between the boost voltage TVc by the single-phase inverter 10-c and the boost voltage TVa by the single-phase inverter 10-a.
  • 13A to 13E are enlarged views of the region RA of FIGS. 13A to 13E.
  • 13A to 13E are enlarged views of the region RA of FIGS. 13A to 13E. It is a figure showing the three-phase output state of the three-phase three-level inverter 5, the output state in a stationary coordinate system, and the common mode voltage Vcom1.
  • FIG. 1 It is a figure showing the three-phase output state of single phase inverter 10-a, 10-b, 10-c, the output state in a stationary coordinate system, and common mode voltage Vcom2.
  • A is a figure showing a voltage vector when the output voltages V_a, V_b, and V_c of the three-phase three-level inverter in Patent Document 1 are converted into three-phase two-phase.
  • B is a figure showing the voltage vector when the boost voltage TVa, TVb, TVc by three single-phase inverters in patent document 1 is three-phase/two-phase converted.
  • C is a diagram showing a voltage vector when the combined output voltages CVa, CVb, and CVc in Patent Document 1 are converted into three-phase to two-phase.
  • FIG. 9A is a diagram showing a voltage vector when the output voltages V_a, V_b, and V_c of the three-phase three-level inverter 5 in the third embodiment are subjected to three-phase two-phase conversion.
  • FIG. 10B is a diagram showing a voltage vector when the boost voltages TVa, TVb, and TVc are converted into three phases and two phases by the single-phase inverters 10-a, 10-b, and 10-c in the third embodiment.
  • FIG. 13C is a diagram showing a voltage vector when the combined output voltages CVa, CVb, and CVc in the third embodiment are converted into three-phase to two-phase.
  • FIG. 11 is a diagram showing a configuration of a control device 13 of the fourth embodiment.
  • (A) is a figure showing voltage command value VPa of single phase inverter 10-a.
  • (B) is a diagram showing the absolute value PA of the voltage command value VPa of the single-phase inverter 10-a.
  • (C) is a diagram showing a value after the mask processing of absolute value PA of voltage command value VPa of single-phase inverter 10-a.
  • (A) is a figure showing the common mode voltage Vcom3 of synthetic
  • (B) is a diagram showing a line voltage DVab of the combined output voltages CVa, CVb, and CVc.
  • FIG. 22A is an enlarged view of FIG. 22A in the time axis direction.
  • FIG. 22B is an enlarged view of FIG. 22B in the time axis direction.
  • FIG. 22C is an enlarged view of FIG. 22C in the time axis direction.
  • FIG. 9A is a diagram showing a common mode voltage Vcom3 of the combined output voltages CVa, CVb, and CVc when the mask process is not executed.
  • FIG. 7B is a diagram showing the line voltage DVab of the combined output voltages CVa, CVb, and CVc when the mask processing is not executed.
  • C is a diagram showing the absolute value PA of the voltage command value VPa of the single-phase inverter 10-a when the mask process is not executed.
  • A is a diagram showing a common mode voltage Vcom3 of combined output voltages CVa, CVb, CVc when the absolute value PA of the voltage command value VPa of the single-phase inverter 10-a is masked.
  • (B) is a diagram showing a line voltage DVab of the combined output voltages CVa, CVb, CVc when the absolute value PA of the voltage command value VPa of the single-phase inverter 10-a is masked.
  • (C) is a diagram showing a value AM obtained by masking the absolute value PA of the voltage command value VPa of the single-phase inverter 10-a. It is a figure which shows the structure of the electric power controller at the time of implementing the function of the power converter device 500 using software.
  • FIG. 1 is a diagram illustrating a configuration of power conversion device 500 according to the first embodiment.
  • the power conversion device 500 includes a first input capacitor 2, a second input capacitor 3, a three-phase three-level inverter 5, a single-phase inverter 10, a current sensor 36, an EMI noise filter 11, and a control device 13. With.
  • DC power supply 1 corresponds to a first DC voltage source.
  • the voltage of the DC power supply 1 corresponds to the first voltage VM.
  • the first input capacitor 2 and the second input capacitor 3 are connected in series between the positive electrode bus line PL and the negative electrode bus line NL.
  • the first input capacitor 2 and the second input capacitor 3 divide the first voltage VM of the DC power supply 1.
  • the three-phase three-level inverter 5 includes a plurality of switching elements 4 and a plurality of diodes.
  • the switching element 4 is, for example, an element such as Si-IGBT (Insulated Gate Bipolar Transistor), Si-MOSFET (Metal Oxide Semiconductor Field Effect Transistor), SiC-IGBT, or SiC-MOSFET.
  • the diode is an element such as Si-Diode or SiC-Diode. A diode is connected in antiparallel to the switching element 4.
  • the control device 13 drives any one of the plurality of switching elements 4 of the three-phase three-level inverter 5, so that the voltage of the first input capacitor 2, the voltage of the second input capacitor 3, and the first input capacitor. It outputs one of the voltages at the neutral point, which is the connection point between 2 and the second input capacitor 3.
  • the single-phase inverter 10-a is connected in series with the U-phase of the three-phase three-level inverter 5.
  • the single-phase inverter 10-b is connected in series with the V-phase of the three-phase three-level inverter 5.
  • the single-phase inverter 10-c is connected in series with the W-phase of the three-phase three-level inverter 5.
  • Each of the single-phase inverters 10-a, 10-b, 10-c includes four switching elements 6 and four diodes.
  • the switching element 6 is, for example, an element such as Si-IGBT, Si-MOSFET, SiC-IGBT, or SiC-MOSFET.
  • the diode is an element such as Si-Diode or SiC-Diode. A diode is connected to the switching element 6 in antiparallel.
  • the single-phase inverter 10-a includes a third input capacitor 7.
  • the single-phase inverter 10-b includes the fourth input capacitor 8.
  • the single-phase inverter 10-c includes a fifth input capacitor 9.
  • the single-phase inverter 10-a may include a plurality of stages connected in series, with one stage consisting of four switching elements 6, four diodes, and a third input capacitor 7.
  • the frontmost stage is connected to the U phase of the three-phase three-level inverter 5, and the last stage is connected to the load 12 via the EMI noise filter 11.
  • the single-phase inverter 10-b may have a plurality of stages connected in series, with one stage having a configuration including four switching elements 6, four diodes, and a fourth input capacitor 8.
  • the foremost stage is connected to the V phase of the three-phase three-level inverter 5, and the last stage is connected to the load 12 via the EMI noise filter 11.
  • the single-phase inverter 10-b may include a plurality of stages connected in series, with one stage including a configuration including four switching elements 6, four diodes, and a fifth input capacitor 9.
  • the first stage is connected to the W phase of the three-phase three-level inverter 5, and the last stage is connected to the load 12 via the EMI noise filter 11.
  • the third input capacitor 7, the fourth input capacitor 8, and the fifth input capacitor 9 correspond to the second DC voltage source.
  • the voltage of the third input capacitor 7, the fourth input capacitor 8, and the fifth input capacitor 9 corresponds to the second voltage Vs.
  • the controller 13 drives any one of the plurality of switching elements 6 of the single-phase inverters 10-a, 10-b, 10-c, so that the single-phase inverters 10-a, 10-b, 10-c
  • the boost voltage TVa, TVb, TVc of any one of the three levels ⁇ -Vs, 0, +Vs ⁇ is generated.
  • EMI noise filter 11 is composed of a normal mode noise filter and a common mode noise filter.
  • the load 12 is, for example, a three-phase motor or the like.
  • the current sensor 36 detects a current flowing between the single-phase inverters 10-a, 10-b, 10-c and the load 12.
  • the combined output voltage CVa generated by superimposing the boost voltage TVa by the single-phase inverter 10-a on the U-phase output voltage V_a of the three-phase three-level inverter 5 is used as the U-phase output voltage of the power converter 500 as a load. 12 are supplied.
  • the combined output voltage CVb generated by superimposing the boost voltage TVb by the single-phase inverter 10-b on the V-phase output voltage V_b of the three-phase three-level inverter 5 is used as the V-phase output voltage of the power converter 500 as a load. 12 are supplied.
  • the combined output voltage CVc generated by superimposing the boost voltage TVc by the single-phase inverter 10-c on the W-phase output voltage V_c of the three-phase three-level inverter 5 is used as the W-phase output voltage of the power converter 500 as a load. 12 are supplied.
  • FIG. 2 is a diagram showing the configuration of the control device 13 of the first embodiment.
  • the control device 13 includes a three-phase voltage command generator 19, a calculator 30, a three-phase three-level inverter gate signal generator 31, and a single-phase inverter gate signal generator 32.
  • the three-phase voltage command generator 19 generates a three-phase voltage command value VR.
  • the three-phase voltage command generation unit 19 generates the three-phase voltage command value VR by performing PI control based on the deviation between the load current of the motor obtained from the current sensor 36 and the current command value.
  • the three-phase voltage command generation unit 19 generates the three-phase voltage command value VR by performing PI control based on the deviation between the motor rotation speed obtained from the speed sensor 37 and the speed command value.
  • the calculation unit 30 suppresses the common mode voltage Vcom3 of the combined output voltages CVa, CVb, and CVc by using the concept of the instantaneous space voltage vector, and the line voltages DVab, DVbc, and DVca of the combined output voltages CVa, CVb, and CVc. Control the change width of.
  • the common mode voltage Vcom3 and the line voltages DVab, DVbc, DVca are expressed by the following equations.
  • the selection pattern of the vector of the combined output voltages CVa, CVb, CVc differs depending on how much the variation width of the common mode voltage Vcom3 and the line voltages DVab, DVbc, DVca is suppressed.
  • the arithmetic unit 30 adjusts the combined output voltages CVa, CVb, CVc so as to satisfy the first condition and the second condition.
  • the first condition is "the common mode voltage Vcom3 of the combined output voltages CVa, CVb, and CVc is within a predetermined range”.
  • the “second condition” is a “specified condition in which the change width of the line voltages DVab, DVbc, and DVca of the combined output voltages CVa, CVb, and CVc is based on the second voltage Vs”.
  • “to suppress the common mode voltage Vcom3 of the combined output voltages CVa, CVb, and CVc to 2/3 or less of the second voltage Vs” is the first condition, and “the combined output voltages CVa, CVb,
  • the “second condition” is “to suppress the variation width of the line voltages DVab, DVbc, and DVca of CVc to be equal to or lower than the second voltage Vs”.
  • the arithmetic unit 30 suppresses the common mode voltage Vcom3 of the combined output voltages CVa, CVb, CVc to 2/3 or less of the second voltage Vs, and the line voltage DVab of the combined output voltages CVa, CVb, CVc,
  • the variation width of DVbc and DVca is adjusted so as to be suppressed to the second voltage Vs or less.
  • FIG. 3 is a diagram showing a part of the vectors of the combined output voltages CVa, CVb, CVc of the first embodiment.
  • a part of the vector 33 of the composite output voltages CVa, CVb, CVc is shown.
  • the common mode voltage Vcom3 of the combined output voltages CVa, CVb, CVc is 2/3 or less of the second voltage Vs, and the combined output voltages CVa, CVb, CVc
  • a part of the vector 34 of the combined output voltages CVa, CVb, and CVc that suppresses the change width of the line voltages DVab, DVbc, and DVca to be equal to or less than the second voltage Vs is shown.
  • the arithmetic unit 30 selects a vector 34 of three or more combined output voltages CVa, CVb, CVc that are closest to the three-phase voltage command value VR output from the three-phase voltage command generator 19 within a certain control cycle. ..
  • the arithmetic unit 30 time-allocates the selected combined output voltages CVa, CVb, and CVc so that the time-allocated average value becomes the time-averaged value of the three-phase voltage command value VR.
  • the common mode voltage Vcom3 of the combined output voltages CVa, CVb, CVc is suppressed to 2 ⁇ 3 or less of the second voltage Vs, and the line voltages DVab, DVbc, DVca of the combined output voltages CVa, CVb, CVc are reduced. It is possible to suppress the change width to the second voltage Vs or less.
  • the three-phase three-level inverter gate signal generation unit 31 controls the three-phase three-level inverter 5 by outputting the gate signal CT1 of the three-phase three-level inverter.
  • the single-phase inverter gate signal generation unit 32 outputs the gate signal CT2a of the single-phase inverter 10-a, the gate signal CT2b of the single-phase inverter 10-b, and the gate signal CT2c of the single-phase inverter 10-c to generate a three-phase inverter signal. Control the three-level inverter 5.
  • the common mode voltage Vcom3 of the combined output voltages CVa, CVb, and CVc is suppressed to 2/3 or less of the second voltage Vs, so that the common mode voltage Vcom3 can be reduced. Further, since the variation width of the line voltage DVab, DVbc, DVca of the combined output voltage CVa, CVb, CVc is suppressed to the second voltage Vs or less, the normal mode noise can be reduced. This makes it possible to reduce the size and weight of the EMI filter including the common mode noise filter and the normal mode noise filter.
  • Embodiment 2 The power conversion device 500 of the second embodiment is different from the power conversion device 500 of the first embodiment in the processing content of the arithmetic unit 30 in the control device 13.
  • the combined output voltage CVa is satisfied so as to satisfy the “second condition” (regulated condition in which the change width of the line voltages DVab, DVbc, and DVca of the combined output voltages CVa, CVb, and CVc is based on the second voltage Vs).
  • CVb, CVc vectors are selected.
  • “suppressing the common mode voltage Vcom3 of the combined output voltages CVa, CVb, and CVc to 0V” is the first condition
  • the line voltages DVab, DVbc, and DVb of the combined output voltages CVa, CVb, and CVc are set as the first condition.
  • “The change width of DVca is suppressed to twice the second voltage Vs” is defined as “second condition”.
  • the calculation unit 30 suppresses the common mode voltage Vcom3 of the combined output voltages CVa, CVb, and CVc to 0 [V], and changes the line widths DVab, DVbc, and DVca of the combined output voltages CVa, CVb, and CVc. Is adjusted to be suppressed to twice the second voltage Vs.
  • FIG. 4 is a diagram showing a part of the vectors of the combined output voltages CVa, CVb, CVc of the second embodiment.
  • a part of the vector 33 of the composite output voltages CVa, CVb, CVc is shown.
  • the common mode voltage Vcom3 of the combined output voltages CVa, CVb, CVc is suppressed to 0 [V]
  • the line voltage DVab of the combined output voltages CVa, CVb, CVc. , DVbc, DVca a part of the vector 35 of the combined output voltages CVa, CVb, CVc is shown so as to suppress the change width of the second voltage Vs to twice.
  • the arithmetic unit 30 selects a vector 35 of three or more composite output voltages CVa, CVb, CVc that are closest to the three-phase voltage command value VR output from the three-phase voltage command generator 19 within a certain control cycle. ..
  • the arithmetic unit 30 time-allocates the vector 35 of the selected combined output voltages CVa, CVb, CVc so that the time-allocated average value becomes the time-average value of the three-phase voltage command value VR.
  • the common mode voltage Vcom3 of the combined output voltages CVa, CVb, CVc is suppressed to 0 [V]
  • the change width of the line voltages DVab, DVbc, DVca of the combined output voltages CVa, CVb, CVc is set to the second range. It can be suppressed to twice the voltage Vs.
  • the common mode voltage Vcom3 of the combined output voltages CVa, CVb, CVc is suppressed to 0 [V], so that the common mode voltage Vcom3 can be reduced. Further, since the variation width of the line voltages DVab, DVbc, DVca of the combined output voltages CVa, CVb, CVc is suppressed to twice the second voltage Vs, normal mode noise can be reduced. This makes it possible to reduce the size and weight of the EMI filter including the common mode noise filter and the normal mode noise filter.
  • control device 13 replaces the above-mentioned first condition “suppressing the common mode voltage Vcom3 of the combined output voltages CVa, CVb, and CVc to 0V”, instead of the “common mode voltage of the combined output voltages CVa, CVb, and CVc”. Suppress Vcom3 to 1/10 or less of the second voltage Vs” may be used. As a result, in actual operation, it is possible to deal with the case where the common mode voltage Vcom3 is slightly generated due to the switching delay of the switching element, the variation of the switching element, the influence of the dead time, and the like.
  • suppressing the common mode voltage Vcom3 to 0 [V] and suppressing the change width of the line voltages DVab, DVbc, and DVca to twice the second voltage Vs is the common mode voltage Vcom3. Is suppressed to about 0 [V], and the change width of the line voltages DVab, DVbc, and DVca is suppressed to about twice the second voltage Vs. That is, the value of the voltage is included in the scope of the present invention even if there is a slight numerical difference.
  • Embodiment 3 The power conversion device 500 of the third embodiment is an improvement of the power conversion device 500 of the first embodiment.
  • the arithmetic unit 30 suppresses the common mode voltage Vcom3 of the combined output voltages CVa, CVb, and CVc to 2/3 or less of the second voltage Vs, and combines them.
  • the change width of the line voltages DVab, DVbc, DVca of the output voltages CVa, CVb, CVc is adjusted so as to be suppressed to the second voltage Vs or less.
  • FIG. 5A is a diagram showing the U-phase output voltage V_a of the three-phase three-level inverter 5.
  • FIG. 5B is a diagram showing the boost voltage TVa by the single-phase inverter 10-a.
  • FIG. 5C is a diagram showing the combined output voltage CVa.
  • the three-phase three-level inverter 5 outputs a voltage that becomes a fundamental wave of the load 12, such as a one-pulse square wave output, and supplies active power to the load 12.
  • the output voltage of the single-phase inverter 10 is a voltage generated by PWMing the voltage command using the difference between the target output voltage and the output voltage of the three-phase three-level inverter 5 as a voltage command. Therefore, as shown in FIG. 5B, the output voltage of the single-phase inverter 10 becomes a pulsed voltage.
  • the combined output voltage CVa is a voltage in which the output voltage of the single-phase inverter 10-a is superimposed on the U-phase output voltage V_a.
  • the ratio of the first voltage VM and the second voltage Vs is set to 2:1.
  • the three-phase three-level inverter 5 having a high DC voltage performs a switching operation at a low frequency
  • the single-phase inverter 10 having a low DC voltage performs a high-speed switching operation. This reduces the switching loss of the power conversion device 500, leading to higher efficiency of the power conversion device 500.
  • FIG. 6A is a diagram showing the U-phase output voltage V_a of the three-phase three-level inverter 5.
  • FIG. 6B is a diagram showing the V-phase output voltage V_b of the three-phase three-level inverter 5.
  • FIG. 6C is a diagram showing the W-phase output voltage V_c of the three-phase three-level inverter 5.
  • Each of the U-phase output voltage V_a, the V-phase output voltage V_b, and the W-phase output voltage V_c has a phase difference of 120 degrees from the other two.
  • FIG. 6D is a diagram showing the common mode voltage Vcom1 of the output voltages V_a, V_b, and V_c of the three-phase three-level inverter 5.
  • the common mode voltage Vcom1 can be expressed by the following equation.
  • Vcom1 (V_a+V_b+V_c)/3 (B1) As shown in the formula (B1), if the sum of the three phase voltages V_a, V_b, and V_c is always 0 [V], the common mode voltage Vcom1 is also 0 [V].
  • the control device 13 switches the common mode voltage Vcom1 to 0 [V by switching the switching element 4 of the three-phase level inverter 5 so that the sum of the three phase voltages V_a, V_b, and V_c is always 0 [V]. ] To control.
  • FIG. 6E is a diagram showing the common mode voltage Vcom2 of the boost voltages TVa, TVb, TVc by the single-phase inverter 10.
  • FIG. 6F is a diagram showing the common mode voltage Vcom3 of the combined output voltages CVa, CVb, and CVc.
  • FIG. 7A is a diagram showing the combined output voltage CVa.
  • the combined output voltage CVa is a voltage in which the boost voltage TVa by the single-phase inverter 10-a is superimposed on the U-phase output voltage V_a of the three-phase three-level inverter 5.
  • FIG. 7B is a diagram showing the combined output voltage CVb.
  • the combined output voltage CVb is a voltage obtained by superposing the boost voltage TVb by the single-phase inverter 10-b on the V-phase output voltage V_b of the three-phase three-level inverter 5.
  • FIG. 7C is a diagram showing the line voltage DVab.
  • the line voltage DVab is a voltage representing the difference between the combined output voltage CVa and the combined output voltage CVb.
  • the line voltage DVbc is a voltage representing the difference between the combined output voltage CVb and the combined output voltage CVc.
  • the line voltage DVca is a voltage representing the difference between the combined output voltage CVc and the combined output voltage CVa.
  • FIG. 8 is a diagram showing the wiring inductance generated in the wiring between the power conversion device 500 and the load 12, and the stray capacitance between the wirings.
  • the long wiring between the power conversion device 500 and the load 12 can be expressed as an LC equivalent circuit composed of the wiring inductance 17 and the stray capacitance 18 between the wiring and between the motor windings.
  • FIG. 9 is a diagram showing a waveform OV of the line voltage of the output voltage at the output end of the power conversion device 500 and a waveform IV of the voltage at the input end of the load 12.
  • the line voltages DVab, DVbc, DVca of the combined output voltages CVa, CVb, CVc and the normal mode noise level are in a substantially proportional relationship, the line voltages DVab, DVbc, DVca of the combined output voltages CVa, CVb, CVc.
  • the normal mode noise level decreases when the change width of is suppressed.
  • the normal mode noise filter can be downsized.
  • the inverter surge and the normal mode noise can be suppressed by suppressing the variation width of the line voltages DVab, DVbc, DVca of the combined output voltages CVa, CVb, CVc.
  • FIG. 10 is a diagram showing the configuration of the control device 13 of the third embodiment.
  • the control device 13 includes a three-phase voltage command generation unit 19, a first voltage command generation unit 20, a first gate signal generation unit 21, a second voltage command generation unit 22, and a voltage command polarity determination unit 23.
  • the three-phase voltage command generator 19 generates a three-phase voltage command value VR.
  • the three-phase voltage command generation unit 19 generates the three-phase voltage command value VR by performing PI control based on the deviation between the load current of the motor obtained from the current sensor 36 and the current command value.
  • the three-phase voltage command generation unit 19 generates the three-phase voltage command value VR by performing PI control based on the deviation between the motor rotation speed obtained from the speed sensor and the speed command value.
  • the first voltage command generator 20 generates a voltage command value VK for the three-phase three-level inverter 5.
  • the first voltage command generation unit 20 uses the three-phase voltage command value VR so that the common-mode voltage Vcom3 of the three-phase three-level inverter 5 becomes 0 [V]. Generate VK.
  • the three-phase three-level inverter 5 outputs a low frequency voltage of 1 pulse, 2 pulses, 3 pulses or the like in a half cycle.
  • the first voltage command generation unit 20 sets the common mode voltage Vcom3 to 0 [V], for example, when the three-phase voltage command value VR is a sine wave having a peak of 1 [V], the three-phase voltage command value is In a period in which the absolute value of VR is 0.5 [V] or higher, the voltage command value VK is set to a value other than 0, and the absolute value of the three-phase voltage command value VR is less than 0.5 [V]. In this period, the voltage command value VK is set to 0.
  • the first gate signal generation unit 21 sends a gate signal to the switching element 4 of the three-phase three-level inverter 5 based on the voltage command value VK of the three-phase three-level inverter 5 generated by the first voltage command generation unit 20. Generate CT1.
  • the second voltage command generator 22 generates voltage command values VPa, VPb, VPc for the single-phase inverters 10-a, 10-b, 10-c.
  • the second voltage command generation unit 22 calculates the difference between the three-phase voltage command value VR and the voltage command value VK of the three-phase three-level inverter 5 to obtain the single-phase inverters 10-a, 10-b, 10-.
  • the voltage command values VPa, VPb, and VPc of c are generated.
  • the single-phase inverters 10-a, 10-b, 10-c each include a leg L on the three-phase three-level inverter 5 side and a leg R on the load 12 side.
  • the voltage command polarity determination unit 23 and the second gate signal generation unit 24 generate a gate signal to the switching element of the leg L.
  • the voltage command absolute value output unit 26 and the third gate signal generation unit 27 generate a gate signal to the switching element of the leg R.
  • the gate signal of the switching element of the lower arm of each leg is an inverted signal of the gate signal of the switching element of the lower arm of each leg.
  • the voltage command polarity determination unit 23 outputs the polarity determination signal PE of the voltage command values VPa, VPb, VPc of the single-phase inverters 10-a, 10-b, 10-c.
  • the polarity determination signal PE represents "1"
  • the polarity determination signal PE represents "0"
  • the voltage command absolute value output unit 26 outputs the absolute value PA of the voltage command values VPa, VPb, VPc of the single-phase inverters 10-a, 10-b, 10-c.
  • the second gate signal generator 24 adds dead time to the polarity determination signals PE of the voltage command values VPa, VPb, and VPc of the single-phase inverters 10-a, 10-b, and 10-c to add the dead time to the single-phase inverter 10. It outputs a gate signal to the leg L on the three-phase three-level inverter 5 side of -a, 10-b, and 10-c. Dead time is on-delay time (generally about several usec). Dead time is added when the gate signal controlling the switching element changes from off to on.
  • the third gate signal generator 27 compares the absolute value PA, PB, PC of the voltage command values VPa, VPb, VPc of the single-phase inverters 10-a, 10-b, 10-c with the triangular wave carrier of each phase. By doing so, the absolute values PA, PB, and PC of the voltage command values VPa, VPb, and VPc are PWMed, dead time is further added, and the load side of the single-phase inverters 10-a, 10-b, and 10-c is added.
  • the gate signal to the leg R is output.
  • the phase of the triangular wave carrier of each phase is 120° different from the phase of the two triangular wave carriers of the other phase.
  • FIG. 11 is a diagram for explaining the variation range of the line voltage when the suppression control of the variation range of the line voltage is not performed.
  • FIG. 12 is a diagram for explaining the change width of the line voltage when the suppression control of the change width of the line voltage is performed.
  • FIGS. 11 and 12 show the line voltages EVab, EVbc, EVca of the boost voltages TVa, TVb, TVc, the boost voltages TVa, TVb, TVc by the single-phase inverters 10-a, 10-b, 10-c at a certain moment.
  • the change widths ⁇ EVab, ⁇ EVbc, and ⁇ EVca of the line voltage are shown.
  • the change widths ⁇ EVab, ⁇ EVbc, and ⁇ EVca of the line voltage are the line voltages EVab(t), EVbc(t), EVca(t) at the current time t and the line voltage EVab( at the previous time (t ⁇ 1). t-1), EVbc(t-1), EVca(t-1).
  • the single-phase inverters 10-a, 10-b, and 10-c are changed from the state 1 (0, 1, 0) to the state 1
  • the transition to 2 (0, 0, 1) occurs, and the change width ⁇ Ebc of the line voltage becomes 2 [pu].
  • the single-phase inverters 10-a, 10-b, and 10-c are changed from the state 1 (0, 1, 0) to the state 1 It transits to the state 2 (0,0,1) via 1A (0,0,0).
  • the change widths ⁇ EVab, ⁇ EVbc, and ⁇ EVca of the line voltage become 1 [p.u] at the maximum, so that the change widths ⁇ EVab, ⁇ EVbc, and ⁇ EVca of the line voltage can be controlled to be minimum.
  • the line voltage change width suppression control unit 25 adjusts the timings of the gate signal output from the second gate signal generation unit 24 and the gate signal output from the third gate signal generation unit 27, so that Two or more of the phase inverters 10-a, 10-b, and 10-c are controlled so as not to be switched by the switching element 6 at the same time. As a result, the change width of the line voltage can be suppressed to the second voltage Vs or less.
  • FIG. 13A is a diagram showing the U-phase output voltage V_a, the V-phase output voltage V_b, and the W-phase output voltage V_c of the three-phase three-level inverter 5.
  • FIG. 13B shows a boost voltage TVa generated by the single-phase inverter 10-a.
  • FIG. 13C is a diagram showing the boost voltage TVb by the single-phase inverter 10-b.
  • FIG. 13D is a diagram showing the boost voltage TVc by the single-phase inverter 10-c.
  • FIG. 13E is a diagram showing a line voltage EVca between the boost voltage TVc by the single-phase inverter 10-c and the boost voltage TVa by the single-phase inverter 10-a.
  • FIGS. 14A to 14E and FIGS. 15A to 15E are enlarged views of the area RA of FIGS. 13A to 13E.
  • FIG. 14 shows an example of a waveform when the state 1 directly transits to the state 2.
  • FIG. 15 shows an example of a waveform when the state 1 transits to the state 2 via the state 1A. Comparing FIG. 14 and FIG. 15, the change width of the line voltage EVca in the case of the transition from the state 1 to the state 2 via the state 1A is larger than that in the case of the direct transition from the state 1 to the state 2. You can see that it is small.
  • the common-mode voltage is suppressed by the three-phase three-level inverter 5, and the variation width of the line voltage is suppressed by the single-phase inverters 10-a, 10-b, and 10-c. It is possible to reduce both normal mode noise and normal mode noise. As a result, the common mode noise filter and the normal mode noise filter can be miniaturized, and loss reduction and cost reduction can be expected.
  • FIG. 16 is a diagram showing the three-phase output state of the three-phase three-level inverter 5, the output state in the stationary coordinate system, and the common mode voltage Vcom1.
  • the three-phase output state of the three-phase three-level inverter 5 is the state of the U-phase output voltage V_a, the V-phase output voltage V_b, and the W-phase output voltage V_c of the three-phase three-level inverter 5.
  • the output state in the static coordinate system is an instantaneous space voltage vector expressed on the static coordinate axes ( ⁇ , ⁇ ) obtained by converting the three-phase voltages V_a, V_b, and V_c into three-phase to two-phase.
  • FIG. 17 is a diagram showing the three-phase output state of the single-phase inverters 10-a, 10-b, 10-c, the output state in the stationary coordinate system, and the common mode voltage Vcom2.
  • the three-phase output states of the single-phase inverters 10-a, 10-b, and 10-c depend on the boost voltage TVa by the single-phase inverter 10-a, the boost voltage TVb by the single-phase inverter 10-b, and the single-phase inverter 10-c. This is the state of the boost voltage TVc.
  • the output state in the stationary coordinate system is an instantaneous space voltage vector expressed on the stationary coordinate axes ( ⁇ , ⁇ ) that is the three-phase two-phase conversion of the three-phase voltages TVa, TVb, and TVc.
  • FIG. 18A is a diagram showing a voltage vector when the output voltages V_a, V_b, and V_c of the three-phase three-level inverter in Patent Document 1 are three-phase two-phase converted.
  • FIG. 18B is a diagram showing a voltage vector when the boost voltages TVa, TVb, and TVc are converted into three phases and two phases by the three single-phase inverters in Patent Document 1.
  • FIG. 18C is a diagram showing a voltage vector when the combined output voltages CVa, CVb, and CVc in Patent Document 1 are converted into three phases and two phases.
  • FIG. 19A is a diagram showing a voltage vector when the output voltages V_a, V_b, and V_c of the three-phase three-level inverter 5 in the third embodiment are three-phase two-phase converted.
  • FIG. 19B is a diagram showing a voltage vector when the boost voltages TVa, TVb, and TVc are converted into three phases and two phases by the single-phase inverters 10-a, 10-b, and 10-c in the third embodiment.
  • FIG. 19C is a diagram showing a voltage vector when the combined output voltages CVa, CVb, and CVc in the third embodiment are converted into three phases and two phases.
  • the total number of output states of each of the three-phase three-level inverter 5 and the single-phase inverters 10-a, 10-b, and 10-c is 27, of which the common mode voltage is 0[ There are seven types of zero vectors that are V].
  • the output supplied from the power converter 500 to the load 12 includes output voltages V_a, V_b, V_c of the three-phase three-level inverter 5 and boost voltages TVa, TVb by the single-phase inverters 10-a, 10-b, 10-c.
  • the combined output voltages CVa, CVb, and CVc of TVc are summed up. Therefore, the end point of the vector of the output voltages V_a, V_b, V_c of the three-phase three-level inverter 5 becomes the start point of the vector of the boost voltage TVa, TVb, TVc by the single-phase inverters 10-a, 10-b, 10-c.
  • the end points of the vectors of the boost voltages TVa, TVb, TVc by the single-phase inverters 10-a, 10-b, 10-c become the combined output voltages CVa, CVb, CVc.
  • the number of output states of the power conversion device 500 is the product of the number of output states of the three-phase three-level inverter 5 and the number of output states of the single-phase inverters 10-a, 10-b, 10-c.
  • both the three-phase three-level inverter and the single-phase inverter select only the zero vector. Since the common mode voltage is controlled to 0 [V], there is a constraint that only the zero vector must be selected, so that the number of voltage vectors selectable as the combined output voltage is limited.
  • the three-phase three-level inverter 5 can select only the zero vector, and the single-phase inverters 10-a, 10-b, 10-c can select all the vectors. ..
  • the control device 13 selects from among seven types of zero vectors in which the common mode voltage is 0 [V] as the voltage vector of the phase voltage of the three-phase three-level inverter 5, and selects three.
  • the voltage vector of the single-phase inverter 10-a, 10-b, 10-c is selected from 27 types of voltage vector. That is, the first voltage command generation unit 20 generates the voltage command value VK based on the voltage vector selected from the seven types of zero vectors, and the second voltage command generation unit 22 generates the 27 types of voltage vectors.
  • the voltage command values VPa, VPb, and VPc based on the voltage vector selected from the inside are generated.
  • the number of vectors of the combined output voltage that can be selected is increased as compared with Patent Document 1, so that the controllability of the power conversion device can be improved.
  • the control device selects from the X kinds of voltage vectors as the voltage vector of the output voltage of the three-phase multi-level inverter 5, and selects three single-phase inverters 10-a, 10-b, and 10-b.
  • An example of a method for selecting from Y-type (Y>X) voltage vectors as the voltage vector of the boost voltage by ⁇ c has been shown.
  • the three-phase multi-level inverter 5 selects a vector in which the common mode voltage Vcom1 becomes 0 [V], and the three single-phase inverters 10-a, 10-b, 10 connected in series. -C selected all vectors.
  • the common mode voltage Vcom1 of the three-phase multilevel inverter 5 becomes 0 [V]
  • the common mode voltage Vcom2 of the three series-connected single-phase inverters 10-a, 10-b, 10-c is ⁇ 2.
  • An example is shown in which the voltage becomes /3 [V] or less and the combined common mode voltage Vcom3 becomes ⁇ 2/3 [V] or less.
  • the three-phase multi-level inverter 5 selects a vector in which the common mode voltage Vcom1 is ⁇ 1/3 [V], and three single-phase inverters 10-a and 10-b connected in series are selected. 10-c may select a vector in which the common mode voltage Vcom2 is ⁇ 2/3 [V] or less.
  • the common mode voltage Vcom1 of the three-phase multilevel inverter 5 becomes ⁇ 2/3 [V]
  • FIG. 20 is a diagram showing a configuration of control device 13 of the fourth embodiment.
  • the control device 13 of the fourth embodiment is different from the control device 13 of the third embodiment in the following points.
  • the control device 13 includes a mask processing unit 28 and a third gate signal generation unit 29 instead of the third gate signal generation unit 27 and the line voltage change width suppression control unit 25.
  • the mask processing unit 28 receives voltage command values VPa, VPb, absolute values PA, PB, PC of the single-phase inverters 10-a, 10-b, 10-c.
  • the mask processing unit 28 outputs the voltage command.
  • the absolute values PA, PB and PC of the values VPa, VPb and VPc are output.
  • the mask processing unit 28 when the absolute value PA, PB, PC of the voltage command values VPa, VPb, VPc of the single-phase inverters 10-a, 10-b, 10-c is within the determined range, the combined output voltage.
  • the determined values are output so that the voltage change widths of the line voltages EVab, EVbc, and EVca in CVa, CVb, and CVc become the second voltage Vs.
  • the determined range consists of one or more continuous ranges.
  • the mask processing unit 28 when the absolute values PA, PB, PC of the voltage command values VPa, VPb, VPc of the single-phase inverters 10-a, 10-b, 10-c are within a certain continuous range, the absolute values PA, PB. , PC, the minimum value in a continuous range is used.
  • the determined range consists of a first continuous range A (0.02 to 0.2) and a second continuous range B (0.5 to 0.75).
  • the mask processing unit 28 when the absolute value PA, PB, PC of the voltage command values VPa, VPb, VPc of the single-phase inverters 10-a, 10-b, 10-c is within the first continuous range A, The minimum value (0.02) of the first continuous range A is output by the mask processing.
  • the mask processing unit 28 when the absolute value PA, PB, PC of the voltage command values VPa, VPb, VPc of the single-phase inverters 10-a, 10-b, 10-c is within the second continuous range B,
  • the mask processing outputs the minimum value (0.5) of the second continuous range B.
  • the third gate signal generator 29 is configured to perform mask processing on the voltage command values VPa, VPb, and VPc absolute values PA, PB, and PC of the single-phase inverters 10-a, 10-b, and 10-c and the triangular wave carrier. By comparing with, the absolute values PA, PB, and PC of the voltage command values VPa, VPb, and VPc are PWM-processed, dead time is added, and the single-phase inverters 10-a, 10- b, 10-c outputs a gate signal to the leg R on the load side.
  • FIG. 21A is a diagram showing the voltage command value VPa of the single-phase inverter 10-a.
  • FIG. 21B shows an absolute value PA of voltage command value VPa of single-phase inverter 10-a.
  • FIG. 21B shows an absolute value PA of voltage command value VPa of single-phase inverter 10-a.
  • FIG. 21B a first continuous range A and a second continuous range B are shown.
  • FIG. 21C is a diagram showing the masked value of absolute value PA of voltage command value VPa of single-phase inverter 10-a.
  • the absolute value PA of the voltage command value VPa of the single-phase inverter 10-a becomes the first continuous range A (0.02-0.2)
  • the minimum value of the first continuous range A becomes 0.02. Is set.
  • the absolute value PA of the voltage command value VPa of the single-phase inverter 10-a becomes the second continuous range B (0.5 to 0.7)
  • the minimum value of the second continuous range B becomes 0.5. Is set.
  • FIG. 22A is a diagram showing the common mode voltage Vcom3 of the combined output voltages CVa, CVb, and CVc.
  • FIG. 22B is a diagram showing the line voltage DVab of the combined output voltages CVa, CVb, and CVc.
  • FIG. 22C the value obtained by masking the absolute value PA of the voltage command value VPa of the single-phase inverter 10-a is masked, and the absolute value PB of the voltage command value VPb of the single-phase inverter 10-b is masked. It is a figure showing a value as BM.
  • FIG. 23(a) is an enlarged view of FIG. 22(a) in the time axis direction.
  • FIG. 23B is an enlarged view of FIG. 22B in the time axis direction.
  • FIG. 23C is an enlarged view of FIG. 22C in the time axis direction.
  • FIG. 23C shows a period TM during which the mask processing is being executed.
  • FIG. 24A is a diagram showing the common mode voltage Vcom3 of the combined output voltages CVa, CVb, and CVc when the mask processing is not executed.
  • FIG. 24B is a diagram showing the line voltage DVab of the combined output voltages CVa, CVb, and CVc when the mask process is not executed.
  • FIG. 24C is a diagram showing the absolute value PA of the voltage command value VPa of the single-phase inverter 10-a when the mask process is not executed.
  • FIG. 25A is a diagram showing the common mode voltage Vcom3 of the combined output voltages CVa, CVb, and CVc when the absolute value PA of the voltage command value VPa of the single-phase inverter 10-a is masked.
  • FIG. 25B is a diagram showing the line voltage DVab of the combined output voltages CVa, CVb, CVc when the absolute value PA of the voltage command value VPa of the single-phase inverter 10-a is masked.
  • FIG. 25C is a diagram showing a value AM obtained by masking the absolute value PA of the voltage command value VPa of the single-phase inverter 10-a.
  • the width of change in the line voltage DVab can be suppressed to the DC voltage component of the single-phase inverters 10-a, 10-b, 10-c by the mask processing.
  • the change width of the line voltage can be suppressed only to the DC voltage of the single-phase inverter, so that the normal mode noise can be reduced.
  • the normal mode noise filter can be downsized.
  • the first continuous range A is approximately 0 (0.02 to 0.2) and the second continuous range B is 0.5 to 0.75. It is in the range of 0.02 to approximately 0.2, and the second continuous range B is in the range of approximately 0.5 to approximately 0.75. That is, the continuous ranges A and B are included in the range of the present invention even if there is a slight difference in numerical value.
  • the power conversion device 500 described in the first to fourth embodiments may be configured by a digital circuit hardware or software for the corresponding operation.
  • the control device 13 includes, for example, a processor 1000 and a memory 2000 as illustrated in FIG. 26, and the processor 1000 stores a program stored in the memory 2000. Can be run.
  • first DC power supply (first DC voltage source), 2, 3 input capacitors, 7, 8, 9 input capacitors (second DC voltage source), 4, 6 switching elements, 5 three-phase three-level inverter (three-phase multi-phase) Level inverter), 10-a, 10-b, 10-c single-phase inverter, 11 EMI noise filter, 12 load, 13 control device, 17 wiring inductance, 18 stray capacitance, 19 three-phase voltage command generator, 20 first Voltage command generation unit, 21 first gate signal generation unit, 22 second voltage command generation unit, 23 voltage command polarity determination unit, 24 second gate signal generation unit, 25 line voltage change width suppression control unit, 26 voltage command absolute value output unit, 27, 29 third gate signal generation unit, 28 mask processing unit, 30 arithmetic unit, 31 three-phase three-level inverter gate signal generation unit, 32 single-phase inverter gate signal generation unit, 36 current Sensor, 37 speed sensor, 500 power converter, 1000 processor, 2000 memory, PL positive bus, NL negative bus.

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Abstract

三相マルチレベルインバータ（５）は、第１の電圧を有する第１の直流電圧源（１）に接続される。単相インバータ（１０－ａ）、（１０－ｂ）、（１０－ｃ）が、三相マルチレベルインバータ（５）の対応する相に直列接続され、第２の電圧を有する第２の直流電圧源（７）、（８）、（９）を含む。３個の単相インバータ（１０－ａ）、（１０－ｂ）、（１０－ｃ）によるブースト電圧と三相マルチレベルインバータ（５）の出力電圧との合成出力電圧が負荷（１２）に供給される。制御装置（１３）は、合成出力電圧におけるコモンモード電圧が予め定められた許容範囲内に収まり、かつ合成出力電圧における各線間電圧の変化幅が第２の電圧を基準とする規定条件を満たすように調整する。

Description

電力変換装置
　本発明は、電力変換装置に関する。
　インバータによってモータを駆動する可変速ドライブ装置などでは、インバータとモータとの間のケーブル配線が長く、インバータのスイッチング時の高い電圧変化によって、モータ入力端子にスパイク電圧が発生し、これがモータの寿命劣化を招く問題がある。
　インバータによってモータを駆動する場合は、モータの中性点電位変動が発生し、ケーブルおよびモータの浮遊容量を介して零相電流が流れる。その結果、零相電流によるコモンモードノイズが周辺機器へ悪影響を及ぼすことがある。
　特許文献１の電力変換装置は、３相インバータと、３相インバータに接続された３つの単相インバータとを備える。この電力変換装置は、３相の出力電圧の総和が０［Ｖ］になるように制御することによって、コモンモードノイズを抑制する。
特開２００７－０３７３５５号公報
　電力変換装置が発生するＥＭＩ（Electro　Magnetic　Interference）ノイズは、コモンモードノイズとノーマルモードノイズとを含む。特許文献１の電力変換装置は、コモンモード電圧を０［Ｖ］に制御することによって、コモンモードノイズを抑制するが、ノーマルモードノイズを低減しない。
　それゆえに、本発明の目的は、コモンモードノイズとノーマルモードノイズの双方を低減することができる電力変換装置を提供することである。
　本発明の電力変換装置は、第１の電圧を有する第１の直流電圧源に接続された三相マルチレベルインバータと、各々が、三相マルチレベルインバータの対応する相に直列接続され、第２の電圧を有する第２の直流電圧源を含む３個の単相インバータと、制御装置とを備える。３個の単相インバータによるブースト電圧と三相マルチレベルインバータの出力電圧との合成出力電圧が負荷に供給される。制御装置は、合成出力電圧におけるコモンモード電圧が予め定められた許容範囲内に収まり、かつ合成出力電圧における各線間電圧の変化幅が第２の電圧を基準とする規定条件を満たすように調整する。
　本発明によれば、制御装置は、合成出力電圧におけるコモンモード電圧が予め定められた許容範囲内に収まり、かつ合成出力電圧における各線間電圧の変化幅が第２の電圧を基準とする規定条件を満たすように調整する。これによって、コモンモードノイズとノーマルモードノイズの双方を低減することができる。
実施の形態１の電力変換装置５００の構成を表わす図である。 実施の形態１の制御装置１３の構成を示す図である。 実施の形態１の合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトルの一部を示す図である。 実施の形態２の合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトルの一部を示す図である。 （ａ）は、３相３レベルインバータ５のＵ相出力電圧Ｖ＿ａを表わす図である。（ｂ）は、単相インバータ１０－ａによるブースト電圧ＴＶａを表わす図である。（ｃ）は、合成出力電圧ＣＶａを表わす図である。 （ａ）は、三相３レベルインバータ５のＵ相出力電圧Ｖ＿ａを表わす図である。（ｂ）は、三相３レベルインバータ５のＶ相出力電圧Ｖ＿ｂを表わす図である。（ｃ）は、三相３レベルインバータ５のＷ相出力電圧Ｖ＿ｃを表わす図である。（ｄ）は、三相３レベルインバータ５の出力電圧Ｖ＿ａ、Ｖ＿ｂ、Ｖ＿ｃのコモンモード電圧Ｖｃｏｍ１を表わす図である。（ｅ）は、単相インバータ１０によるブースト電圧ＴＶａ、ＴＶｂ、ＴＶｃのコモンモード電圧Ｖｃｏｍ２を表わす図である。（ｆ）は、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を表わす図である。 （ａ）は、合成出力電圧ＣＶａを表わす図である。（ｂ）は、合成出力電圧ＣＶｂを表わす図である。（ｃ）は、線間電圧ＤＶａｂを表わす図である。 電力変換装置５００と負荷１２との間の配線に発生する配線インダクタンス、配線間の浮遊容量を表わす図である。 電力変換装置５００の出力端における出力電圧の線間電圧の波形ＯＶと、負荷１２の入力端における電圧の波形ＩＶとを表わす図である。 実施の形態３の制御装置１３の構成を表わす図である。 線間電圧の変化幅の抑制制御を実施しない場合における線間電圧の変化幅を説明するための図である。 線間電圧の変化幅の抑制制御を実施した場合における線間電圧の変化幅を説明するための図である。 （ａ）は、三相３レベルインバータ５のＵ相出力電圧Ｖ＿ａ、Ｖ相出力電圧Ｖ＿ｂ、Ｗ相出力電圧Ｖ＿ｃを表わす図である。（ｂ）は、単相インバータ１０－ａによるブースト電圧ＴＶａを表わす図である。（ｃ）は、単相インバータ１０－ｂによるブースト電圧ＴＶｂを表わす図である。（ｄ）は、単相インバータ１０－ｃによるブースト電圧ＴＶａを表わす図である。（ｅ）は、単相インバータ１０－ｃによるブースト電圧ＴＶｃと単相インバータ１０－ａによるブースト電圧ＴＶａとの線間電圧ＥＶｃａを表わす図である。 （ａ）～（ｅ）は、図１３（ａ）～（ｅ）の領域ＲＡを拡大した図である。 （ａ）～（ｅ）は、図１３（ａ）～（ｅ）の領域ＲＡを拡大した図である。 三相３レベルインバータ５の三相出力状態と、静止座標系での出力状態と、コモンモード電圧Ｖｃｏｍ１とを表わす図である。 単相インバータ１０－ａ、１０－ｂ、１０－ｃの三相出力状態と、静止座標系での出力状態と、コモンモード電圧Ｖｃｏｍ２とを表わす図である。 （ａ）は、特許文献１における三相３レベルインバータの出力電圧Ｖ＿ａ、Ｖ＿ｂ、Ｖ＿ｃを３相２相変換したときの電圧ベクトル表わす図である。（ｂ）は、特許文献１における３つの単相インバータによるブースト電圧ＴＶａ、ＴＶｂ、ＴＶｃを３相２相変換したときの電圧ベクトルを表わす図である。（ｃ）は、特許文献１における合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃを３相２相変換したときの電圧ベクトルを表わす図である。 （ａ）は、実施の形態３における三相３レベルインバータ５の出力電圧Ｖ＿ａ、Ｖ＿ｂ、Ｖ＿ｃを３相２相変換したときの電圧ベクトル表わす図である。（ｂ）は、実施の形態３における単相インバータ１０－ａ、１０－ｂ、１０－ｃによるブースト電圧ＴＶａ、ＴＶｂ、ＴＶｃを３相２相変換したときの電圧ベクトルを表わす図である。（ｃ）は、実施の形態３における合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃを３相２相変換したときの電圧ベクトルを表わす図である。 実施の形態４の制御装置１３の構成を表わす図である。 （ａ）は、単相インバータ１０－ａの電圧指令値ＶＰａを表わす図である。（ｂ）は、単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡを表わす図である。（ｃ）は、単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡのマスク処理後の値を表わす図である。 （ａ）は、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を表わす図である。（ｂ）は、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂを表わす図である。（ｃ）は、単相インバータ１０－ａの電圧指令値ＶＰａの絶対値をマスク処理した値をＡＭと、単相インバータ１０－ｂの電圧指令値ＶＰｂの絶対値をマスク処理した値をＢＭと表わす図である。 （ａ）は、図２２（ａ）を時間軸方向に拡大した図である。（ｂ）は、図２２（ｂ）を時間軸方向に拡大した図である。（ｃ）は、図２２（ｃ）を時間軸方向に拡大した図である。 （ａ）は、マスク処理を実行しない場合における合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を表わす図である。（ｂ）は、マスク処理を実行しない場合における合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂを表わす図である。（ｃ）は、マスク処理を実行しない場合における単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡを表わす図である。 （ａ）は、単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡをマスク処理した場合における合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を表わす図である。（ｂ）は、単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡをマスク処理した場合における合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂを表わす図である。（ｃ）は、単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡをマスク処理した値ＡＭを表わす図である。 電力変換装置５００の機能をソフトウェアを用いて実現する場合の電力制御器の構成を示す図である。
　以下、実施の形態について図面を参照して説明する。
　実施の形態１．
　図１は、実施の形態１の電力変換装置５００の構成を表わす図である。
　電力変換装置５００は、第１の入力コンデンサ２と、第２の入力コンデンサ３と、三相３レベルインバータ５と、単相インバータ１０と、電流センサ３６と、ＥＭＩノイズフィルタ１１と、制御装置１３とを備える。
　直流電源１は、第１の直流電圧源に相当する。直流電源１の電圧が第１の電圧ＶＭに相当する。
　第１の入力コンデンサ２と第２の入力コンデンサ３とは、正極母線ＰＬと負極母線ＮＬとの間に直列に接続される。第１の入力コンデンサ２と第２の入力コンデンサ３とによって、直流電源１の第１の電圧ＶＭが分圧される。
　三相３レベルインバータ５は、複数のスイッチング素子４と、複数のダイオードとを備える。スイッチング素子４は、たとえば、Ｓｉ－ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）、Ｓｉ－ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）、ＳｉＣ－ＩＧＢＴ、ＳｉＣ－ＭＯＳＦＥＴなどの素子である。ダイオードは、Ｓｉ－Ｄｉｏｄｅ、ＳｉＣ－Ｄｉｏｄｅなどの素子である。スイッチング素子４にダイオードが逆並列接続される。
　制御装置１３は、三相３レベルインバータ５の複数のスイッチング素子４のいずれかを駆動することによって、第１の入力コンデンサ２の電圧、第２の入力コンデンサ３の電圧、および第１の入力コンデンサ２と第２の入力コンデンサ３との接続点である中性点の電圧のうちのいずれかを出力する。
　単相インバータ１０－ａは、三相３レベルインバータ５のＵ相と直列接続される。単相インバータ１０－ｂは、三相３レベルインバータ５のＶ相と直列接続される。単相インバータ１０－ｃは、三相３レベルインバータ５のＷ相と直列接続される。
　単相インバータ１０－ａ、１０－ｂ、１０-ｃの各々は、４個のスイッチング素子６と、４個のダイオードとを備える。スイッチング素子６は、たとえば、Ｓｉ－ＩＧＢＴ、Ｓｉ－ＭＯＳＦＥＴ、ＳｉＣ－ＩＧＢＴ、ＳｉＣ－ＭＯＳＦＥＴなどの素子である。ダイオードは、Ｓｉ－Ｄｉｏｄｅ、ＳｉＣ－Ｄｉｏｄｅなどの素子である。スイッチング素子６にダイオードが逆並列接続される。
　単相インバータ１０－ａは、第３の入力コンデンサ７を備える。単相インバータ１０－ｂは、第４の入力コンデンサ８を備える。単相インバータ１０-ｃは、第５の入力コンデンサ９を備える。
　単相インバータ１０－ａは、４個のスイッチング素子６と、４個のダイオードと、第３の入力コンデンサ７からなる構成を１段として、直列接続された複数段を備えるものとしてもよい。この場合、最前段が三相３レベルインバータ５のＵ相と接続され、最後段がＥＭＩノイズフィルタ１１を介して負荷１２に接続される。
　単相インバータ１０－ｂは、４個のスイッチング素子６と、４個のダイオードと、第４の入力コンデンサ８からなる構成を１段として、直列接続された複数段を備えるものとしてもよい。この場合、最前段が三相３レベルインバータ５のＶ相と接続され、最後段がＥＭＩノイズフィルタ１１を介して負荷１２に接続される。
　単相インバータ１０－ｂは、４個のスイッチング素子６と、４個のダイオードと、第５の入力コンデンサ９からなる構成を１段として、直列接続された複数段を備えるものとしてもよい。この場合、最前段が三相３レベルインバータ５のＷ相と接続され、最後段がＥＭＩノイズフィルタ１１を介して負荷１２に接続される。
　第３の入力コンデンサ７、第４の入力コンデンサ８、および第５の入力コンデンサ９は、第２の直流電圧源に相当する。第３の入力コンデンサ７、第４の入力コンデンサ８、および第５の入力コンデンサ９の電圧が、第２の電圧Ｖｓに相当する。
　制御装置１３は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの複数のスイッチング素子６のいずれかを駆動することによって、単相インバータ１０－ａ、１０－ｂ、１０－ｃは、３レベル｛－Ｖｓ、０、＋Ｖｓ｝のうちのいずれかのブースト電圧ＴＶａ、ＴＶｂ、ＴＶｃを生成する。
　ＥＭＩノイズフィルタ１１は、ノーマルモードノイズフィルタとコモンモードノイズフィルタにより構成される。
　負荷１２は、たとえば三相モータ等である。
　電流センサ３６は、単相インバータ１０－ａ、１０－ｂ、１０－ｃと負荷１２との間に流れる電流を検出する。
　単相インバータ１０－ａによるブースト電圧ＴＶａが、三相３レベルインバータ５のＵ相出力電圧Ｖ＿ａに重畳されることによって生成される合成出力電圧ＣＶａが電力変換装置５００のＵ相出力電圧として、負荷１２に供給される。単相インバータ１０－ｂによるブースト電圧ＴＶｂが、三相３レベルインバータ５のＶ相出力電圧Ｖ＿ｂに重畳されることによって生成される合成出力電圧ＣＶｂが電力変換装置５００のＶ相出力電圧として、負荷１２に供給される。単相インバータ１０－ｃによるブースト電圧ＴＶｃが、三相３レベルインバータ５のＷ相出力電圧Ｖ＿ｃに重畳されることによって生成される合成出力電圧ＣＶｃが電力変換装置５００のＷ相出力電圧として、負荷１２に供給される。
　図２は、実施の形態１の制御装置１３の構成を示す図である。
　制御装置１３は、三相電圧指令生成部１９と、演算部３０と、三相３レベルインバータゲート信号生成部３１と、単相インバータゲート信号生成部３２とを備える。
　三相電圧指令生成部１９は、三相電圧指令値ＶＲを生成する。たとえば、三相電圧指令生成部１９は、電流センサ３６から得られるモータの負荷電流と、電流指令値との偏差とに基づいてＰＩ制御することによって、三相電圧指令値ＶＲを生成する。あるいは、三相電圧指令生成部１９は、速度センサ３７から得られるモータの回転数と、速度指令値との偏差とに基づいてＰＩ制御することによって、三相電圧指令値ＶＲを生成する。
　演算部３０は、瞬時空間電圧ベクトルの概念を用いて、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を抑制し、かつ合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を抑制する。
　コモンモード電圧Ｖｃｏｍ３、線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａは、以下の式で表される。
　Ｖｃｏｍ３＝ＣＶａ＋ＣＶｂ＋ＣＶｃ・・・（Ａ１）
　ＤＶａｂ＝ＣＶｂ－ＣＶａ・・・（Ａ２）
　ＤＶｂｃ＝ＣＶｃ－ＣＶｂ・・・（Ａ３）
　ＤＶｃａ＝ＣＶａ－ＣＶｃ・・・（Ａ４）
　ここで、コモンモード電圧Ｖｃｏｍ３と線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅はトレードオフの関係にあるため、コモンモード電圧Ｖｃｏｍ３と線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅のどちらを優先するか、もしくはコモンモード電圧Ｖｃｏｍ３および線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅をどの程度抑制するかにより、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトルの選択パターンは異なる。
　演算部３０は、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃが第１の条件および第２の条件を満たすように調整する。
　第１の条件とは、「合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３が予め定められた範囲内」である。「第２の条件」は、「合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅が第２の電圧Ｖｓを基準とする規定条件」である。
　本実施の形態では、「合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を第２の電圧Ｖｓの２／３以下に抑制する」を第１の条件とし、「合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を第２の電圧Ｖｓ以下に抑制する」を「第２の条件」とする。
　すなわち、演算部３０は、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を第２の電圧Ｖｓの２／３以下に抑制し、かつ合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を第２の電圧Ｖｓ以下に抑制するように調整する。
　図３は、実施の形態１の合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトルの一部を示す図である。
　合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトル３３の一部が示されている。合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトル３３のうち、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３が第２の電圧Ｖｓの２／３以下となり、かつ合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅が第２の電圧Ｖｓ以下に抑制するような合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトル３４の一部が示されている。
　演算部３０は、ある制御周期内で三相電圧指令生成部１９から出力された三相電圧指令値ＶＲに最も近い３つ以上の複数の合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトル３４を選択する。演算部３０は、選択した合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトルを時間配分することによって、時間配分した平均値が、三相電圧指令値ＶＲの時間平均値となるように調整する。これによって、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を第２の電圧Ｖｓの２／３以下に抑制し、かつ合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を第２の電圧Ｖｓ以下に抑制することが可能となる。
　三相３レベルインバータゲート信号生成部３１は、三相３レベルインバータのゲート信号ＣＴ１を出力することによって、三相３レベルインバータ５を制御する。
　単相インバータゲート信号生成部３２は、単相インバータ１０－ａのゲート信号ＣＴ２ａ、単相インバータ１０－ｂのゲート信号ＣＴ２ｂ、単相インバータ１０－ｃのゲート信号ＣＴ２ｃを出力することによって、三相３レベルインバータ５を制御する。
　本実施の形態によれば、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を第２の電圧Ｖｓの２／３以下に抑制するので、コモンモード電圧Ｖｃｏｍ３を低減することができる。また、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を第２の電圧Ｖｓ以下に抑制するので、ノーマルモードノイズを低減することができる。これによって、コモンモードノイズフィルタとノーマルモードノイズフィルタで構成されるEMIフィルタを小型・軽量化することができる。
　実施の形態２．
　実施の形態２の電力変換装置５００が、実施の形態１の電力変換装置５００と相違する点は、制御装置１３内の演算部３０の処理内容である。
　本実施の形態では、演算部３０は、実施の形態１と同様に、「第１の条件」（＝合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３が予め定められた範囲内」）と「第２の条件」（合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅が第２の電圧Ｖｓを基準とする規定条件）とを満たすように、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトルを選択する。
　本実施の形態で、「合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を０Ｖに抑制する」を第１の条件とし、「合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を第２の電圧Ｖｓの２倍に抑制する」を「第２の条件」とする。
　すなわち、演算部３０は、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を０［Ｖ］に抑制し、かつ合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を第２の電圧Ｖｓの２倍に抑制するように調整する。
　図４は、実施の形態２の合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトルの一部を示す図である。
　合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトル３３の一部が示されている。合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトル３３のうち、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を０［Ｖ］に抑制し、かつ合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を第２の電圧Ｖｓの２倍に抑制するような、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトル３５の一部が示されている。
　演算部３０は、ある制御周期内で三相電圧指令生成部１９から出力された三相電圧指令値ＶＲに最も近い３つ以上の複数の合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトル３５を選択する。演算部３０は、選択した合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトル３５を時間配分することによって、時間配分した平均値が、三相電圧指令値ＶＲの時間平均値となるように調整する。これによって、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を０［Ｖ］に抑制し、かつ合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を第２の電圧Ｖｓの２倍に抑制することができる。
　本実施の形態によれば、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を０［Ｖ］に抑制するので、コモンモード電圧Ｖｃｏｍ３を低減することができる。また、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を第２の電圧Ｖｓの２倍に抑制するので、ノーマルモードノイズを低減することができる。これによって、コモンモードノイズフィルタとノーマルモードノイズフィルタで構成されるＥＭＩフィルタを小型・軽量化することができる。
　なお、制御装置１３は、上述した第１の条件「合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を０Ｖに抑制する」に代えて、「合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を第２の電圧Ｖｓの１／１０以下に抑制する」を用いてもよい。これによって、実運用上、スイッチング素子のスイッチング遅れ、スイッチング素子のバラツキ、デッドタイムの影響などにより、わずかにコモンモード電圧Ｖｃｏｍ３が発生場合にも対応することができる。
　また、上述の説明において、コモンモード電圧Ｖｃｏｍ３を０［Ｖ］に抑制し、線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を第２の電圧Ｖｓの２倍に抑制することは、コモンモード電圧Ｖｃｏｍ３を略０［Ｖ］に抑制し、線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を第２の電圧Ｖｓの略２倍に抑制することも含む。つまり、微少な数値の差があっても、上記電圧の値は、本発明の範囲に含まれる。
　実施の形態３．
　実施の形態３の電力変換装置５００は、実施の形態１の電力変換装置５００を改良したものである。
　実施の形態３においても、実施の形態１と同様に、演算部３０は、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を第２の電圧Ｖｓの２／３以下に抑制し、かつ合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を第２の電圧Ｖｓ以下に抑制するように調整する。
　図５（ａ）は、３相３レベルインバータ５のＵ相出力電圧Ｖ＿ａを表わす図である。図５（ｂ）は、単相インバータ１０－ａによるブースト電圧ＴＶａを表わす図である。図５（ｃ）は、合成出力電圧ＣＶａを表わす図である。
　図５（ａ）に示すように、三相３レベルインバータ５は、１パルス方形波出力等の負荷１２の基本波となる電圧を出力し、負荷１２へ有効電力を供給する。
　単相インバータ１０の出力電圧は、目標の出力電圧と三相３レベルインバータ５の出力電圧との差分を電圧指令とし、電圧指令をＰＷＭして生成された電圧である。よって、図５（ｂ）に示すように、単相インバータ１０の出力電圧は、パルス状の電圧となる。
　図５（ｃ）に示すように、合成出力電圧ＣＶａは、Ｕ相出力電圧Ｖ＿ａに単相インバータ１０－ａの出力電圧が重畳された電圧である。
　第１の電圧ＶＭと第２の電圧Ｖｓの比率が２：１となるよう設定される。これにより、直流電圧が高い三相３レベルインバータ５が低周波でスイッチング動作をし、直流電圧が低い単相インバータ１０が、高速スイッチング動作をする。これによって、電力変換装置５００のスイッチング損失が低減され、電力変換装置５００の高効率化に繋がる。
　図６（ａ）は、三相３レベルインバータ５のＵ相出力電圧Ｖ＿ａを表わす図である。図６（ｂ）は、三相３レベルインバータ５のＶ相出力電圧Ｖ＿ｂを表わす図である。図６（ｃ）は、三相３レベルインバータ５のＷ相出力電圧Ｖ＿ｃを表わす図である。
　Ｕ相出力電圧Ｖ＿ａ、Ｖ相出力電圧Ｖ＿ｂ、およびＷ相出力電圧Ｖ＿ｃのそれぞれは、他の２つと１２０度ずつ位相差を有する。
　図６（ｄ）は、三相３レベルインバータ５の出力電圧Ｖ＿ａ、Ｖ＿ｂ、Ｖ＿ｃのコモンモード電圧Ｖｃｏｍ１を表わす図である。
　コモンモード電圧Ｖｃｏｍ１は以下の式で表わすことができる。
　Ｖｃｏｍ１＝（Ｖ＿ａ＋Ｖ＿ｂ＋Ｖ＿ｃ）／３・・・（Ｂ１）
　式（Ｂ１）に示すように、３つの相電圧Ｖ＿ａとＶ＿ｂとＶ＿ｃとの和が常に０［Ｖ］であれば、コモンモード電圧Ｖｃｏｍ１も０［Ｖ］となる。
　制御装置１３は、３つの相電圧Ｖ＿ａとＶ＿ｂとＶ＿ｃとの和が常に０［Ｖ］となるように３相レベルインバータ５のスイッチング素子４をスイッチングすることによって、コモンモード電圧Ｖｃｏｍ１を０［Ｖ］に制御する。
　図６（ｅ）は、単相インバータ１０によるブースト電圧ＴＶａ、ＴＶｂ、ＴＶｃのコモンモード電圧Ｖｃｏｍ２を表わす図である。
　コモンモード電圧Ｖｃｏｍ２は以下の式で表わすことができる。
　Ｖｃｏｍ２＝（ＴＶａ＋ＴＶｂ＋ＴＶｃ）／３・・・（Ｂ２）
　制御装置１３は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの出力電圧のコモンモード電圧Ｖｃｏｍ２を制御しないため、コモンモード電圧Ｖｃｏｍ２は、０［Ｖ］とならない。
　図６（ｆ）は、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を表わす図である。
　以下の式が成り立つので、コモンモード電圧Ｖｃｏｍ３も、０［Ｖ］とはならない。
　Ｖｃｏｍ３＝Ｖｃｏｍ１＋Ｖｃｏｍ２・・・（Ｂ３）
　図７（ａ）は、合成出力電圧ＣＶａを表わす図である。
　以下の式で示すように、合成出力電圧ＣＶａは、三相３レベルインバータ５のＵ相出力電圧Ｖ＿ａに、単相インバータ１０－ａによるブースト電圧ＴＶａが重畳された電圧である。
　ＣＶａ＝Ｖ＿ａ＋ＴＶａ・・・（Ｂ４）
　図７（ｂ）は、合成出力電圧ＣＶｂを表わす図である。
　以下の式で示すように、合成出力電圧ＣＶｂは、三相３レベルインバータ５のＶ相出力電圧Ｖ＿ｂに、単相インバータ１０－ｂによるブースト電圧ＴＶｂが重畳された電圧である。
　ＣＶｂ＝Ｖ＿ｂ＋ＴＶｂ・・・（Ｂ５）
　図７（ｃ）は、線間電圧ＤＶａｂを表わす図である。
　以下の式で示すように、線間電圧ＤＶａｂは、合成出力電圧ＣＶａと合成出力電圧ＣＶｂとの差を表わす電圧である。
　ＤＶａｂ＝ＣＶａ－ＣＶｂ・・・（Ｂ６）
　図示しないが、線間電圧ＤＶｂｃは、合成出力電圧ＣＶｂと合成出力電圧ＣＶｃとの差を表わす電圧である。線間電圧ＤＶｃａは、合成出力電圧ＣＶｃと合成出力電圧ＣＶａとの差を表わす電圧である。
　図８は、電力変換装置５００と負荷１２との間の配線に発生する配線インダクタンス、配線間の浮遊容量を表わす図である。
　電力変換装置５００と負荷１２との間の長い配線は、配線インダクタンス１７と、配線間およびモータ巻線間の浮遊容量１８で構成されるＬＣ等価回路として表現できる。
　図９は、電力変換装置５００の出力端における出力電圧の線間電圧の波形ＯＶと、負荷１２の入力端における電圧の波形ＩＶとを表わす図である。
　図９に示すように、電力変換装置５００の出力端における出力電圧（すなわち、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃ）の線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａが変化すると、負荷１２の入力端には、出力電圧（すなわち、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃ）の線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅の最大２倍の電圧が印加されることが知られている。合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅とノーマルモードノイズレベルはほぼ比例関係となるため、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を抑制すると、ノーマルモードノイズレベルが減少する。その結果、ノーマルモードノイズフィルタを小型化することが可能となる。本実施の形態では、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂ、ＤＶｂｃ、ＤＶｃａの変化幅を抑制することによって、インバータサージおよびノーマルモードノイズを抑制することができる。
　図１０は、実施の形態３の制御装置１３の構成を表わす図である。
　制御装置１３は、三相電圧指令生成部１９と、第１の電圧指令生成部２０と、第１のゲート信号生成部２１と、第２の電圧指令生成部２２と、電圧指令極性判定部２３と、電圧指令絶対値出力部２６と、第２のゲート信号生成部２４と、第３のゲート信号生成部２７と、線間電圧変化幅抑制制御部２５とを備える。
　三相電圧指令生成部１９は、三相電圧指令値ＶＲを生成する。たとえば、三相電圧指令生成部１９は、電流センサ３６から得られるモータの負荷電流と、電流指令値との偏差とに基づいてＰＩ制御することによって、三相電圧指令値ＶＲを生成する。あるいは、三相電圧指令生成部１９は、速度センサから得られるモータの回転数と、速度指令値との偏差とに基づいてＰＩ制御することによって、三相電圧指令値ＶＲを生成する。
　第１の電圧指令生成部２０は、三相３レベルインバータ５の電圧指令値ＶＫを生成する。第１の電圧指令生成部２０は、三相電圧指令値ＶＲを用いて、三相３レベルインバータ５のコモンモード電圧Ｖｃｏｍ３が０［Ｖ］になるように三相３レベルインバータ５の電圧指令値ＶＫを生成する。三相３レベルインバータ５は、半周期において１パルス、２パルスまたは３パルス等の低周波の電圧を出力する。第１の電圧指令生成部２０は、コモンモード電圧Ｖｃｏｍ３を０［Ｖ］にするため、例えば、三相電圧指令値ＶＲがピークが１［Ｖ］の正弦波である場合、三相電圧指令値ＶＲの絶対値が０．５［Ｖ］以上の高さとなる期間において、電圧指令値ＶＫを０以外に設定し、三相電圧指令値ＶＲの絶対値が０．５［Ｖ］未満の高さとなる期間において、電圧指令値ＶＫを０に設定する。
　第１のゲート信号生成部２１は、第１の電圧指令生成部２０で生成された三相３レベルインバータ５の電圧指令値ＶＫに基づき、三相３レベルインバータ５のスイッチング素子４へ送るゲート信号ＣＴ１を生成する。
　第２の電圧指令生成部２２は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃを生成する。第２の電圧指令生成部２２は、三相電圧指令値ＶＲと三相３レベルインバータ５の電圧指令値ＶＫとの差分を算出することによって、単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃを生成する。
　単相インバータ１０－ａ、１０－ｂ、１０－ｃは、それぞれ三相３レベルインバータ５側のレグＬと、負荷１２側のレグＲとを含む。
　電圧指令極性判定部２３と第２のゲート信号生成部２４が、レグＬのスイッチング素子へのゲート信号を生成する。電圧指令絶対値出力部２６と第３のゲート信号生成部２７が、レグＲのスイッチング素子へのゲート信号を生成する。各レグの下アームのスイッチング素子のゲート信号は、各レグの下アームのスイッチング素子のゲート信号を反転した信号である。
　電圧指令極性判定部２３は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの極性判別信号ＰＥを出力する。極性が正の場合に、極性判別信号ＰＥは「１」を表わし、極性が負の場合に、極性判別信号ＰＥは「０」を表わす。
　電圧指令絶対値出力部２６は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの絶対値ＰＡを出力する。
　第２のゲート信号生成部２４は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの極性判別信号ＰＥにデッドタイムを付加して、単相インバータ１０－ａ、１０－ｂ、１０－ｃの三相３レベルインバータ５側のレグＬへのゲート信号を出力する。デッドタイムは、オンディレイ時間（一般的に数usec程度）である。デッドタイムは、スイッチング素子を制御するゲート信号がオフからオンに変化する際に付加される。
　第３のゲート信号生成部２７は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの絶対値ＰＡ、ＰＢ、ＰＣと各相の三角波キャリアとを比較することによって、電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの絶対値ＰＡ、ＰＢ、ＰＣをＰＷＭし、さらにデッドタイムを付加して、単相インバータ１０－ａ、１０－ｂ、１０－ｃの負荷側のレグＲへのゲート信号を出力する。各相の三角波キャリアの位相は、他相の２つの三角波キャリアの位相と１２０°相違する。
　図１１は、線間電圧の変化幅の抑制制御を実施しない場合における線間電圧の変化幅を説明するための図である。図１２は、線間電圧の変化幅の抑制制御を実施した場合における線間電圧の変化幅を説明するための図である。
　図１１および図１２には、ある瞬間における単相インバータ１０－ａ、１０－ｂ、１０－ｃによるブースト電圧ＴＶａ、ＴＶｂ、ＴＶｃ、ブースト電圧ＴＶａ、ＴＶｂ、ＴＶｃの線間電圧ＥＶａｂ、ＥＶｂｃ、ＥＶｃａ、線間電圧の変化幅ΔＥＶａｂ、ΔＥＶｂｃ、ΔＥＶｃａが示されている。線間電圧の変化幅ΔＥＶａｂ、ΔＥＶｂｃ、ΔＥＶｃａは、現在の時刻ｔにおける線間電圧ＥＶａｂ（ｔ）、ＥＶｂｃ（ｔ）、ＥＶｃａ（ｔ）と前回の時刻（ｔ－１）における線間電圧ＥＶａｂ（ｔ－１）、ＥＶｂｃ（ｔ－１）、ＥＶｃａ（ｔ－１）との差分を表わす。
　第１の電圧ＶＭを２[p.u]とし、第２の電圧Ｖｓを１[p.u]する。三相３レベルインバータ５の（Ｕ相電圧Ｖ＿ａ、Ｖ相電圧Ｖ＿ｂ、Ｗ相電圧Ｖ＿ｃ）が（２、０、－２）とする。
　図１１に示すように、線間電圧の変化幅の抑制制御を実施しない場合には、単相インバータ１０－ａ、１０－ｂ、１０－ｃは、状態１（０,１,０）から状態２（０,０,１）に遷移し、線間電圧の変化幅ΔＥｂｃが２[p.u]となる。
　図１２に示すように、線間電圧の変化幅の抑制制御を実施した場合には、単相インバータ１０－ａ、１０－ｂ、１０－ｃは、状態１（０,１,０）から状態１Ａ（０,０,０）を経由して、状態２（０,０,１）に遷移する。これによって、線間電圧の変化幅ΔＥＶａｂ、ΔＥＶｂｃ、ΔＥＶｃａが最大で１[p.u]となるので、線間電圧の変化幅ΔＥＶａｂ、ΔＥＶｂｃ、ΔＥＶｃａが最小となるように制御することができる。
　線間電圧変化幅抑制制御部２５は、第２のゲート信号生成部２４から出力されるゲート信号、および第３のゲート信号生成部２７から出力されるゲート信号のタイミングを調整することによって、単相インバータ１０－ａ、１０－ｂ、１０－ｃのうちの２個以上が同時にスイッチング素子６よるスイッチングをしないように制御する。これによって、線間電圧の変化幅を第２の電圧Ｖｓ以下に抑制できる。
　説明簡単化のため、ここでは一例のみを示したが、出力電圧の１周期の全領域において、線間電圧の変化幅の抑制制御を適用する。
　図１３（ａ）は、三相３レベルインバータ５のＵ相出力電圧Ｖ＿ａ、Ｖ相出力電圧Ｖ＿ｂ、Ｗ相出力電圧Ｖ＿ｃを表わす図である。図１３（ｂ）は、単相インバータ１０－ａによるブースト電圧ＴＶａを表わす図である。図１３（ｃ）は、単相インバータ１０－ｂによるブースト電圧ＴＶｂを表わす図である。図１３（ｄ）は、単相インバータ１０－ｃによるブースト電圧ＴＶｃを表わす図である。図１３（ｅ）は、単相インバータ１０－ｃによるブースト電圧ＴＶｃと単相インバータ１０－ａによるブースト電圧ＴＶａとの線間電圧ＥＶｃａを表わす図である。
　図１４（ａ）～（ｅ）および図１５（ａ）～（ｅ）は、図１３（ａ）～（ｅ）の領域ＲＡを拡大した図である。
　図１４は、状態１から状態２へ直接遷移した場合の波形例を表わす。図１５は、状態１から状態１Ａを経由して状態２へ遷移した場合の波形例を表わす。図１４と図１５とを比較すると、状態１から状態１Ａを経由して状態２へ遷移した場合の方が、状態１から状態２へ直接遷移した場合よりも、線間電圧ＥＶｃａの変化幅が小さいことがわかる。
　以上のように、三相３レベルインバータ５によって、コモンモード電圧を抑制し、単相インバータ１０－ａ、１０－ｂ、１０－ｃによって線間電圧の変化幅を抑制することによって、コモンモードノイズとノーマルモードノイズの双方を低減することが可能となる。その結果、コモンモードノイズフィルタとノーマルモードノイズフィルタが小型化でき、損失の低下、コスト低減が期待できる。
　次に、本実施の形態の制御性能の改善効果について説明する。
　図１６は、三相３レベルインバータ５の三相出力状態と、静止座標系での出力状態と、コモンモード電圧Ｖｃｏｍ１とを表わす図である。
　三相３レベルインバータ５の三相出力状態は、三相３レベルインバータ５のＵ相出力電圧Ｖ＿ａ、Ｖ相出力電圧Ｖ＿ｂ、Ｗ相出力電圧Ｖ＿ｃの状態である。
　静止座標系での出力状態は、３相の電圧Ｖ＿ａ、Ｖ＿ｂ、Ｖ＿ｃを三相二相変換した静止座標軸（α、β）上で表現した瞬時空間電圧ベクトルである。
　図１７は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの三相出力状態と、静止座標系での出力状態と、コモンモード電圧Ｖｃｏｍ２とを表わす図である。
　単相インバータ１０－ａ、１０－ｂ、１０－ｃの三相出力状態は、単相インバータ１０－ａによるブースト電圧ＴＶａ、単相インバータ１０－ｂによるブースト電圧ＴＶｂ、単相インバータ１０－ｃによるブースト電圧ＴＶｃの状態である。
　静止座標系での出力状態は、３相の電圧ＴＶａ、ＴＶｂ、ＴＶｃを三相二相変換した静止座標軸（α、β）上で表現した瞬時空間電圧ベクトルである。
　三相３レベルインバータ５が「１」を出力するときは、第１の電圧ＶＭを出力している状態である。単相インバータ１０－ａ、１０－ｂ、１０－ｃが「１」を出力するときは、第２の電圧Ｖｓを出力している状態である。
　図１８（ａ）は、特許文献１における三相３レベルインバータの出力電圧Ｖ＿ａ、Ｖ＿ｂ、Ｖ＿ｃを３相２相変換したときの電圧ベクトル表わす図である。図１８（ｂ）は、特許文献１における３つの単相インバータによるブースト電圧ＴＶａ、ＴＶｂ、ＴＶｃを３相２相変換したときの電圧ベクトルを表わす図である。図１８（ｃ）は、特許文献１における合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃを３相２相変換したときの電圧ベクトルを表わす図である。
　図１９（ａ）は、実施の形態３における三相３レベルインバータ５の出力電圧Ｖ＿ａ、Ｖ＿ｂ、Ｖ＿ｃを３相２相変換したときの電圧ベクトル表わす図である。図１９（ｂ）は、実施の形態３における単相インバータ１０－ａ、１０－ｂ、１０－ｃによるブースト電圧ＴＶａ、ＴＶｂ、ＴＶｃを３相２相変換したときの電圧ベクトルを表わす図である。図１９（ｃ）は、実施の形態３における合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃを３相２相変換したときの電圧ベクトルを表わす図である。
　図１８（ｃ）、図１９（ｂ）、図１９（ｃ）において、一部のベクトルのみを示している。
　図１６および図１７に示すように、三相３レベルインバータ５および単相インバータ１０－ａ、１０－ｂ、１０－ｃの各々の全出力状態数は２７通りあり、そのうちコモンモード電圧が０［Ｖ］になる零ベクトルは７通り存在する。
　電力変換装置５００から負荷１２へ供給される出力は、三相３レベルインバータ５の出力電圧Ｖ＿ａ、Ｖ＿ｂ、Ｖ＿ｃと単相インバータ１０－ａ、１０－ｂ、１０－ｃによるブースト電圧ＴＶａ、ＴＶｂ、ＴＶｃが総和された合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃとなる。したがって、三相３レベルインバータ５の出力電圧Ｖ＿ａ、Ｖ＿ｂ、Ｖ＿ｃのベクトルの終点が単相インバータ１０－ａ、１０－ｂ、１０－ｃによるブースト電圧ＴＶａ、ＴＶｂ、ＴＶｃのベクトルの始点となる。単相インバータ１０－ａ、１０－ｂ、１０－ｃによるブースト電圧ＴＶａ、ＴＶｂ、ＴＶｃのベクトルの終点が合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃとなる。
　よって、電力変換装置５００の出力状態数は、三相３レベルインバータ５の出力状態数と単相インバータ１０－ａ、１０－ｂ、１０－ｃの出力状態数との積となる。
　特許文献１では、図１８に示すように、三相３レベルインバータおよび単相インバータの両方が、零ベクトルのみを選択する。コモンモード電圧は０［Ｖ］に制御するために、零ベクトルのみを選択しなければならないという制約があるため、合成出力電圧として選択可能な電圧ベクトル数は制限される。特許文献１では、三相３レベルインバータと単相インバータの両方が零ベクトルのみを選択するため、三相３レベルインバータと単相インバータの各々が７通りの電圧ベクトルを出力する。したがって、合成出力電圧ＣＶａ、ＶＶｂ、ＣＶｃのベクトルとして、７×７＝４９通りの電圧ベクトルが選択可能となる。
　図１９に示すように、本実施の形態では、三相３レベルインバータ５は零ベクトルのみを選択し、単相インバータ１０－ａ、１０－ｂ、１０－ｃは全ベクトルを選択することができる。本実施の形態では、三相３レベルインバータ５は、零ベクトルのみを選択するので、７通りの電圧ベクトルを出力する。単相インバータ１０－ａ、１０－ｂ、１０－ｃは零ベクトルを選択する制約が無いため、２７通りの電圧ベクトルを出力する。したがって合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのベクトルとしては、７×２７＝１８９通りの電圧ベクトルが選択可能である。
　したがって、本実施の形態では、制御装置１３は、三相３レベルインバータ５の相電圧の電圧ベクトルとしてコモンモード電圧が０［Ｖ］になる７種の零ベクトルの中から選択し、３個の単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧ベクトルとして、２７種の電圧ベクトルの中から選択する。すなわち、第１の電圧指令生成部２０は、７種の零ベクトルの中から選択した電圧ベクトルに基づく電圧指令値ＶＫを生成し、第２の電圧指令生成部２２は、２７種の電圧ベクトルの中から選択した電圧ベクトルに基づく電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃを生成する。
　以上のように、本実施の形態では、特許文献１よりも、選択可能な合成出力電圧のベクトル数が増加するので、電力変換装置の制御性を改善することができる。
　実施の形態３の変形例．
　実施の形態３では、制御装置が、三相マルチレベルインバータ５の出力電圧の電圧ベクトルとして、Ｘ種類の電圧ベクトルの中から選択し、３個の単相インバータ１０－ａ、１０－ｂ、１０－ｃによるブースト電圧の電圧ベクトルとして、Ｙ種類（Ｙ＞Ｘ）の電圧ベクトルの中から選択する方式の一例を示した。
　すなわち、実施の形態３では、三相マルチレベルインバータ５はコモンモード電圧Ｖｃｏｍ１が０［Ｖ］になるベクトルを選択し、直列接続された３個の単相インバータ１０－ａ、１０－ｂ、１０－ｃは、全ベクトルを選択した。その結果、三相マルチレベルインバータ５のコモンモード電圧Ｖｃｏｍ１は０［Ｖ］となり、直列接続された３個の単相インバータ１０－ａ、１０－ｂ、１０－ｃのコモンモード電圧Ｖｃｏｍ２は±２／３［Ｖ］以下となり、合成コモンモード電圧Ｖｃｏｍ３は±２／３［Ｖ］以下となる例が示された。
　その他の例として、たとえば、三相マルチレベルインバータ５はコモンモード電圧Ｖｃｏｍ１が±１／３［Ｖ］になるベクトルを選択し、直列接続された３個の単相インバータ１０－ａ、１０－ｂ、１０－ｃは、コモンモード電圧Ｖｃｏｍ２が±２／３［Ｖ］以下になるベクトルを選択するものとしてもよい。その結果、三相マルチレベルインバータ５のコモンモード電圧Ｖｃｏｍ１は±２／３［Ｖ］となり、直列接続された３個の単相インバータ１０－ａ、１０－ｂ、１０－ｃのコモンモード電圧Ｖｃｏｍ２は±２／３［Ｖ］以下となり、合成コモンモード電圧Ｖｃｏｍ３は±２／３［Ｖ］以下となる。
実施の形態４．
　図２０は、実施の形態４の制御装置１３の構成を表わす図である。
　実施の形態４の制御装置１３は、実施の形態３の制御装置１３と相違する点は、以下である。
　実施の形態の制御装置１３は、第３のゲート信号生成部２７と、線間電圧変化幅抑制制御部２５の代わりに、マスク処理部２８と、第３のゲート信号生成部２９とを備える。
　マスク処理部２８は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの絶対値ＰＡ、ＰＢ、ＰＣを受ける。マスク処理部２８は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの絶対値ＰＡ、ＰＢ、ＰＣが決められた範囲外の場合には、電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの絶対値ＰＡ、ＰＢ、ＰＣを出力する。マスク処理部２８は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの絶対値ＰＡ、ＰＢ、ＰＣが決められた範囲内の場合に、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃにおける線間電圧ＥＶａｂ、ＥＶｂｃ、ＥＶｃａの電圧変化幅が第２の電圧Ｖｓとなるように、絶対値ＰＡ、ＰＢ、ＰＣの代わりに、決められた値を出力する。
　具体的には、決められた範囲は、１個以上の連続範囲からなる。マスク処理部２８は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの絶対値ＰＡ、ＰＢ、ＰＣがある連続範囲内のときには、絶対値ＰＡ、ＰＢ、ＰＣの代わりに、ある連続範囲内の最小値を用いる。
　たとえば、決められた範囲は、第１の連続範囲Ａ（０．０２～０．２）、第２の連続範囲Ｂ（０．５～０．７５）からなる。マスク処理部２８は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの絶対値ＰＡ、ＰＢ、ＰＣが第１の連続範囲Ａ内となる場合に、マスク処理によって第１の連続範囲Ａの最小値（０．０２）を出力する。マスク処理部２８は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの絶対値ＰＡ、ＰＢ、ＰＣが第２の連続範囲Ｂ内となる場合に、マスク処理によって、第２の連続範囲Ｂの最小値（０．５）を出力する。
　第３のゲート信号生成部２９は、単相インバータ１０－ａ、１０－ｂ、１０－ｃの電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの絶対値ＰＡ、ＰＢ、ＰＣのマスク処理後の値と三角波キャリアとを比較することによって、電圧指令値ＶＰａ、ＶＰｂ、ＶＰｃの絶対値ＰＡ、ＰＢ、ＰＣのマスク処理後の値をＰＷＭし、さらにデッドタイムを付加して、単相インバータ１０－ａ、１０－ｂ、１０－ｃの負荷側のレグＲへのゲート信号を出力する。
　図２１（ａ）は、単相インバータ１０－ａの電圧指令値ＶＰａを表わす図である。図２１（ｂ）は、単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡを表わす図である。図２１（ｂ）には、第１の連続範囲Ａおよび第２の連続範囲Ｂが示されている。図２１（ｃ）は、単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡのマスク処理後の値を表わす図である。単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡが第１の連続範囲Ａ（０．０２～０．２）となるときには、第１の連続範囲Ａの最小値である０．０２に設定される。単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡが第２の連続範囲Ｂ（０．５～０．７）となるときには、第２の連続範囲Ｂの最小値である０．５に設定される。
　図２２（ａ）は、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を表わす図である。図２２（ｂ）は、合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂを表わす図である。図２２（ｃ）は、単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡをマスク処理した値をＡＭと、単相インバータ１０－ｂの電圧指令値ＶＰｂの絶対値ＰＢをマスク処理した値をＢＭと表わす図である。
　図２３（ａ）は、図２２（ａ）を時間軸方向に拡大した図である。図２３（ｂ）は、図２２（ｂ）を時間軸方向に拡大した図である。図２３（ｃ）は、図２２（ｃ）を時間軸方向に拡大した図である。図２３（ｃ）には、マスク処理を実行している期間ＴＭが示されている。
　図２４（ａ）は、マスク処理を実行しない場合における合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を表わす図である。図２４（ｂ）は、マスク処理を実行しない場合における合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂを表わす図である。図２４（ｃ）は、マスク処理を実行しない場合における単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡを表わす図である。
　図２５（ａ）は、単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡをマスク処理した場合における合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃのコモンモード電圧Ｖｃｏｍ３を表わす図である。図２５（ｂ）は、単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡをマスク処理した場合における合成出力電圧ＣＶａ、ＣＶｂ、ＣＶｃの線間電圧ＤＶａｂを表わす図である。図２５（ｃ）は、単相インバータ１０－ａの電圧指令値ＶＰａの絶対値ＰＡをマスク処理した値ＡＭを表わす図である。
　上記を比較するとわかるように、マスク処理によって、線間電圧ＤＶａｂの変化幅を単相インバータ１０－ａ、１０－ｂ、１０－ｃの直流電圧分に抑制できる。
　本実施の形態によれば、線間電圧の変化幅を単相インバータの直流電圧分にのみ抑制することができるので、ノーマルモードノイズを低減することができる。その結果、本実施の形態によれば、ノーマルモードノイズフィルタを小型化できる。
　なお、上述の説明において、第１の連続範囲Ａ（０．０２～０．２）、第２の連続範囲Ｂ（０．５～０．７５）とは、第１の連続範囲Ａが略０．０２～略０．２の範囲であり、第２の連続範囲Ｂが略０．５～略０．７５の範囲であることを含む。つまり、微少な数値の差があっても、上記連続範囲Ａ、Ｂは、本発明の範囲に含まれる。
　実施の形態１～４において説明した電力変換装置５００は、相当する動作をデジタル回路のハードウェアまたはソフトウェアで構成してもよい。電力変換装置５００の機能をソフトウェアを用いて実現する場合には、制御装置１３は、例えば、図２６に示すようにプロセッサ１０００とメモリ２０００とを備え、メモリ２０００に記憶されたプログラムをプロセッサ１０００が実行するようにすることができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　直流電源（第１の直流電圧源）、２，３　入力コンデンサ、７，８，９　入力コンデンサ（第２の直流電圧源）、４，６　スイッチング素子、５　三相３レベルインバータ（三相マルチレベルインバータ）、１０－ａ，１０－ｂ，１０－ｃ　単相インバータ、１１　ＥＭＩノイズフィルタ、１２　負荷、１３　制御装置、１７　配線インダクタンス、１８　浮遊容量、１９　三相電圧指令生成部、２０　第１の電圧指令生成部、２１　第１のゲート信号生成部、２２　第２の電圧指令生成部、２３　電圧指令極性判定部、２４　第２のゲート信号生成部、２５　線間電圧変化幅抑制制御部、２６　電圧指令絶対値出力部、２７，２９　第３のゲート信号生成部、２８　マスク処理部、３０　演算部、３１　三相３レベルインバータゲート信号生成部、３２　単相インバータゲート信号生成部、３６　電流センサ、３７　速度センサ、５００　電力変換装置、１０００　プロセッサ、２０００　メモリ、ＰＬ　正極母線、ＮＬ　負極母線。

Claims (11)

  1. 　第１の電圧を有する第１の直流電圧源に接続された三相マルチレベルインバータと、
    　各々が、前記三相マルチレベルインバータの対応する相に直列接続され、第２の電圧を有する第２の直流電圧源を含む３個の単相インバータと、
    　制御装置とを備え、
    　前記３個の単相インバータによるブースト電圧と前記三相マルチレベルインバータの出力電圧との合成出力電圧が負荷に供給され、
    　前記制御装置は、前記合成出力電圧におけるコモンモード電圧が予め定められた許容範囲内に収まり、かつ前記合成出力電圧における各線間電圧の変化幅が前記第２の電圧を基準とする規定条件を満たすように調整する、電力変換装置。
  2. 　前記予め定められた許容範囲は、前記第２の電圧の３分の２以下であり、かつ前記規定条件は、前記合成出力電圧における各線間電圧の変化幅が前記第２の電圧以下である、請求項１記載の電力変換装置。
  3. 　前記制御装置は、前記三相マルチレベルインバータの出力電圧のコモンモード電圧を０［Ｖ］に制御し、かつ前記３個の単相インバータによるブースト電圧の各線間電圧の変化幅が最小となるように制御する、請求項２記載の電力変換装置。
  4. 　前記制御装置は、前記３個の単相インバータのうちの２個以上が同時にスイッチングしないように制御する、請求項３記載の電力変換装置。
  5. 　前記制御装置は、前記三相マルチレベルインバータの出力電圧の電圧ベクトルとして、Ｘ種類の電圧ベクトルの中から選択し、前記３個の単相インバータによるブースト電圧の電圧ベクトルとして、Ｙ種類の電圧ベクトルの中から選択する、ただし、Ｙ＞Ｘである、請求項２記載の電力変換装置。
  6. 　前記制御装置は、前記三相マルチレベルインバータの出力電圧の電圧ベクトルとして、７種の零ベクトルの中から選択し、前記３個の単相インバータによるブースト電圧の電圧ベクトルとして、２７種のすべての電圧ベクトルの中から選択する、請求項５記載の電力変換装置。
  7. 　前記制御装置は、前記合成出力電圧における各線間電圧の電圧変化幅が前記第２の電圧となるように、前記単相インバータの電圧指令値の絶対値が決められた範囲内のときには、前記電圧指令値の絶対値に代えて、決められた値を用いる、請求項２記載の電力変換装置。
  8. 　前記決められた範囲は、１個以上の連続範囲からなり、
    　前記制御装置は、前記単相インバータの電圧指令値の絶対値が前記連続範囲内のときには、前記電圧指令値の絶対値に代えて、前記連続範囲の最小値を用いる、請求項７記載の電力変換装置。
  9. 　前記決められた範囲は、
    　前記第２の電圧の０．０２倍～０．２倍の第１の連続範囲と、
    　前記第２の電圧の０．５倍～０．７５倍の第２の連続範囲とからなる、請求項８記載の電力変換装置。
  10. 　前記予め定められた許容範囲は、０［Ｖ］であり、かつ前記規定条件は、前記３個の単相インバータによるブースト電圧の各線間電圧の変化幅が前記第２の電圧の２倍である、請求項１記載の電力変換装置。
  11. 　前記予め定められた許容範囲は、前記第２の電圧の１０分の１以下であり、かつ前記規定条件は、前記３個の単相インバータによるブースト電圧の各線間電圧の変化幅が前記第２の電圧の２倍である、請求項１記載の電力変換装置。
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