WO2020166483A1 - 電極、半導体レーザ素子、およびチップオンサブマウント - Google Patents

電極、半導体レーザ素子、およびチップオンサブマウント Download PDF

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和行 梅野
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Definitions

  • the present invention relates to electrodes, semiconductor laser devices, and chip-on submounts.
  • semiconductor laser devices have been used as industrial lasers used for processing.
  • a multimode laser specialized for high output is used because it requires higher output and higher efficiency than the laser for optical communication and does not need to propagate over a long distance.
  • high power can be achieved by widening the width of the waveguide in the horizontal direction of the laser to allow multiple horizontal transverse modes in the waveguide.
  • a Ti/Pt/Au laminated structure in which titanium (Ti), platinum (Pt), and gold (Au) are sequentially laminated is provided. It is known (see Patent Document 1).
  • the electro-optical conversion efficiency (WPE: Wall Plug Efficiency), which is defined as the ratio of the final light output to the input power (forward current x forward voltage), is high. Desired. Therefore, a technique for improving the WEP in the semiconductor laser device has been desired.
  • the present invention has been made in view of the above, and an object thereof is to provide an electrode, a semiconductor laser element, and a chip-on submount that can improve the electro-optical conversion efficiency of the semiconductor laser element. ..
  • an electrode according to the present invention is an electrode formed by sequentially stacking a Ti layer and a Pt layer on the surface of a p-type semiconductor layer,
  • the thermal resistance per unit area at the contact portion with the surface of the semiconductor layer is 1.2 ⁇ 10 4 K/W ⁇ m 2 or less.
  • the electrode according to one aspect of the present invention is characterized in that, in the above-mentioned invention, the film thickness of the Ti layer is 35 nm or less.
  • the thermal resistance value per unit area in the contact portion with the surface of the p-type semiconductor layer can be set to a desired thermal resistance value, even if manufacturing variations occur in the film formation of the Ti layer. ..
  • the electrode according to one aspect of the present invention is characterized in that, in the above-mentioned invention, the film thickness of the Ti layer is 5 nm or more and 35 nm or less. With this configuration, the function of the Ti layer as the barrier metal with respect to the upper Pt layer can be retained.
  • the electrode according to one aspect of the present invention is characterized in that, in the above-mentioned invention, the total thickness of the Ti layer and the Pt layer is 70 nm or less. With this configuration, the thermal resistance of the electrode can be reduced.
  • the electrode according to an aspect of the present invention is characterized in that, in the above-mentioned invention, the Pt layer has a film thickness of 30 nm or more. With this configuration, it is possible to suppress the diffusion of the upper layer of the Pt layer into the lower layer of the metal material.
  • An electrode according to one aspect of the present invention is characterized in that, in the above-mentioned invention, the film thickness of the Pt layer is 0.7 times or more and 1 time or less than the film thickness of the Ti layer.
  • An electrode according to one aspect of the present invention is characterized in that, in the above-mentioned invention, an Au layer is laminated on the Pt layer.
  • a semiconductor laser device is a semiconductor laser device in which an n-type semiconductor layer, an active layer, and a p-type semiconductor layer are sequentially stacked to be capable of emitting laser light.
  • the surface of the layer is provided with an electrode according to the above invention.
  • the semiconductor laser device is characterized in that, in the above-mentioned invention, the p-type semiconductor layer is a III-V group compound semiconductor layer.
  • a semiconductor laser device is characterized in that, in the above-mentioned invention, the p-type semiconductor layer is a GaAs layer.
  • the p-type semiconductor layer has a p-type impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or more.
  • a semiconductor laser device is characterized in that, in the above-mentioned invention, a driving method in the semiconductor laser device is a continuous wave operation.
  • a semiconductor laser device is characterized in that, in the above invention, the stripe width is 100 ⁇ m or more.
  • a chip-on submount according to one aspect of the present invention is characterized by including the semiconductor laser device according to the above invention and a mount for fixing the semiconductor laser device in a junction-down state.
  • the electrode, the semiconductor laser device, and the chip-on submount according to the present invention it is possible to improve the electro-optical conversion efficiency of the semiconductor laser device.
  • FIG. 1 is a sectional view schematically showing the structure of a semiconductor laser device according to an embodiment of the present invention.
  • FIG. 2 is a Pt—Ti phase diagram showing the state of formation of an alloy of Pt and Ti.
  • FIG. 3 is a schematic sectional view of a chip-on submount according to an embodiment of the present invention.
  • FIG. 4 is a graph showing the relative value of the optical output in the semiconductor laser device of the example according to the embodiment of the present invention and the comparative example of the prior art.
  • FIG. 5 is a graph showing the relative value of the forward voltage in the semiconductor laser devices of the example according to the embodiment of the present invention and the comparative example according to the related art.
  • FIG. 6 is a graph showing relative values of electro-optical conversion efficiencies in semiconductor laser devices of an example according to an embodiment of the present invention and a comparative example according to the related art.
  • a high-power multi-mode semiconductor laser device generally has an n-side electrode on the back side of the substrate and a p-side electrode on the front side of the semiconductor laminated film, and is die-bonded to the submount in a junction-down state. Done. Therefore, the p-side electrode exists in the heat radiation path of the semiconductor laser device.
  • the present inventor paid attention to the operation of the semiconductor laser device in the junction down state, and examined the contribution of the thermal resistance of the material forming the p-side electrode for heat dissipation.
  • a Ti/Pt/Au laminated film is generally used. Since the first Ti layer in the p-side electrode is a layer that contacts the p-type semiconductor layer, it functions as a layer that maintains low contact resistance while having adhesion to the p-type semiconductor layer.
  • the second Pt layer has a work function larger than that of the Ti layer and has a function of realizing a low contact resistivity with respect to the p-type semiconductor layer.
  • the second Pt layer and the third Au layer react with gallium arsenide (GaAs) used as a p-type semiconductor layer. Therefore, the Ti layer of the first layer functions as a barrier metal that suppresses the diffusion of the Pt layer of the second layer into the GaAs layer, and the Pt layer of the second layer extends to the GaAs layer of the Au layer of the third layer. It functions as a barrier metal that suppresses diffusion.
  • Table 1 shows the thermal conductivity (W/m ⁇ K) and the electrical resistivity (n ⁇ m) at room temperature of the metal used for the p-side electrode configured as described above.
  • the thickness of the electrode was extremely small compared to the thickness of the semiconductor layer or the submount, the thermal conductivity and thermal resistance of the material forming the electrode were not considered. Further, since the p-side electrode of the semiconductor laser device is used for passing a current flowing through the active layer, thinning the Ti layer or Pt layer functioning as a barrier metal may cause deterioration of reliability. Was considered large. Therefore, regarding the design of the electrode, only the electric resistance of the p-side electrode has been focused and studied.
  • the inventor of the present invention shows from Table 1 that the thermal conductivity of the Ti layer and the Pt layer is lower than that of the Au layer by about one digit, specifically, the thickness of the thin Ti/Pt layer is of the order of several tens nm.
  • n the number of each layer of the first layer, the second layer, and the third layer constituting the p-side electrode 5
  • k n thermal conductivity of each layer
  • w c current at which the p-side electrode 5 contacts the p-type semiconductor layer
  • Injection width L c : current injection length at which the p-side electrode 5 contacts the p-type semiconductor layer.
  • the thermal resistance value R T (K/W ⁇ m 2 ) per unit area of the p-side electrode in the portion in contact with the p-type semiconductor layer, specifically, the Ti layer of the Ti/Pt laminated film is 1
  • WPE current conversion efficiency
  • FIG. 1 is a sectional view schematically showing the configuration of the semiconductor laser device according to the present embodiment.
  • the width direction is a horizontal direction orthogonal to the emission direction and is the X-axis direction in the drawing.
  • the Y-axis direction in the figure is the stacking direction of the semiconductor layers in the semiconductor laser device 1.
  • the semiconductor laser device 1 configured to be capable of emitting laser light has a wide waveguide stripe width of, for example, 100 ⁇ m or more, a waveguide mode in the horizontal and horizontal multimode, and a driving method of, for example, high continuous wave operation. It is an output semiconductor laser device.
  • the high output means an output of about 3 W to 20 W as the output of the semiconductor laser device 1 and about several tens to 200 W as the output of the semiconductor laser device (both at room temperature and CW (Continuous wave) drive). is there.
  • the driving method of the semiconductor laser device 1 is a pulse operation
  • the laser light emitted from the semiconductor laser device 1 is a pulse laser light having a pulse width of microseconds or more.
  • the current injection region R 2 is formed on the waveguide region R 1 .
  • the current injection region R 2 is a region to which an electrode according to an embodiment of the present invention is attached and which is used to inject a current into the waveguide region R 1 .
  • the semiconductor laser device 1 is, for example, a semiconductor laser device having a ridge structure.
  • the horizontal width (waveguide width (stripe width) in the drawing) of the waveguide region in the laser element having the ridge structure is the width in the X direction of the ridge structure provided immediately below the opening A.
  • the width of the current injection region in the horizontal direction is the width of the opening A in the X direction.
  • the semiconductor laser device 1 has, for example, a p-side electrode 5 as an upper electrode, an n-side electrode 6 as a lower electrode formed on the lower surface, a substrate 7 made of n-type GaAs, and a substrate 7 on the substrate 7.
  • the semiconductor laminated part 2 and the passivation film 15 are provided.
  • the semiconductor laminated portion 2 includes an n-type buffer layer 8, an n-type clad layer 9, an n-type guide layer 10, an active layer 11, a p-type guide layer 12, a p-type clad layer 13, and a p-type clad layer 13, which are sequentially formed on a substrate 7.
  • a mold contact layer 14 is included.
  • the n-type buffer layer 8 is made of GaAs and is a buffer layer for growing a laminated structure of high-quality epitaxial layers on the substrate 7.
  • the n-type cladding layer 9 and the n-type guide layer 10 are made of AlGaAs whose refractive index and thickness are set so as to realize a desired optical confinement state in the stacking direction.
  • the Al composition of the n-type guide layer 10 is, for example, 15% or more and less than 40%.
  • the n-type cladding layer 9 has a smaller refractive index than the n-type guide layer 10.
  • the thickness of the n-type guide layer 10 is preferably 50 nm or more, for example, about 1000 nm.
  • the thickness of the n-type cladding layer 9 is preferably about 1 ⁇ m to 3 ⁇ m.
  • these n-type semiconductor layers include, for example, silicon (Si) as an n-type dopant.
  • the active layer 11 includes a lower barrier layer, a quantum well layer, and an upper barrier layer, and has a single quantum well (SQW) structure.
  • the lower barrier layer and the upper barrier layer have a function of a barrier for confining carriers in the quantum well layer and are made of high-purity AlGaAs that is not intentionally doped.
  • the quantum well layer is made of high-purity InGaAs that is not intentionally doped.
  • the In composition and film thickness of the quantum well layer and the compositions of the lower barrier layer and the upper barrier layer are set according to the desired emission center wavelength (for example, 900 nm to 1080 nm).
  • the structure of the active layer 11 may be a multiple quantum well (MQW) structure in which a desired number of laminated structures of a quantum well layer and barrier layers formed above and below it are repeated, or a single quantum well structure. Further, in the above-mentioned active layer 11, the configuration of the high-purity layer in which doping is not intentionally performed has been described, but a donor or an acceptor may be intentionally added to the quantum well layer, the lower barrier layer, and the upper barrier layer. ..
  • MQW multiple quantum well
  • the p-type guide layer 12 and the p-type clad layer 13 are paired with the n-type clad layer 9 and the n-type guide layer 10 described above, and have a refractive index and a thickness which are equal to each other so as to realize a desired optical confinement state in the stacking direction.
  • a refractive index and a thickness which are equal to each other so as to realize a desired optical confinement state in the stacking direction.
  • AlGaAs in which is set.
  • the light of the semiconductor laser device 1 mainly exists in the regions of the n-type guide layer 10, the active layer 11, and the p-type guide layer 12 in the Y-axis direction which is the stacking direction.
  • the n-type guide layer 10, the active layer 11, and the p-type guide layer 12 are collectively referred to as a waveguide layer.
  • the Al composition of the p-type guide layer 12 is, for example, 15% or more and less than 40%.
  • the p-type cladding layer 13 has a smaller refractive index than the p-type guide layer 12.
  • the Al composition of the p-type cladding layer 13 is set to be slightly larger than that of the n-type cladding layer 9 in order to shift the light field in the layer toward the n-type cladding layer 9 to reduce the waveguide loss.
  • the Al composition of the p-type guide layer 12 is set smaller than the Al composition of the p-type cladding layer 13.
  • the thickness of the p-type guide layer 12 is preferably 50 nm or more, for example, about 1000 nm.
  • the thickness of the p-type cladding layer 13 is preferably about 1 ⁇ m to 3 ⁇ m. Further, these p-type semiconductor layers contain carbon (C) as a p-type dopant.
  • the C concentration of the p-type guide layer 12 is set to, for example, 0.1 to 1.0 ⁇ 10 17 cm ⁇ 3 , and preferably 0.5 to 1.0 ⁇ 10 17 cm ⁇ 3 .
  • the C concentration of the p-type cladding layer 13 is set to, for example, 1.0 ⁇ 10 17 cm ⁇ 3 or more.
  • the p-type dopant may be a group II element such as zinc (Zn), magnesium (Mg), cadmium (Cd), and beryllium (Be).
  • the p-type contact layer 14 as a p-type semiconductor layer is a III-V group compound semiconductor layer, specifically, a GaAs layer doped with Zn or C at a concentration higher than 1 ⁇ 10 19 cm ⁇ 3 .
  • the passivation film 15 is an insulating film made of SiN x , for example, and has an opening A. Further, in the semiconductor laser device 1 having the ridge structure, the ridge structure for confining the laser light in the X-axis direction is formed in at least a part of the p-type cladding layer 13 immediately below the opening A.
  • the p-side electrode 5 is provided on the passivation film 15 so as to cover the opening A.
  • the p-side electrode 5 is electrically connected to the p-type contact layer 14 through the opening A.
  • the p-side electrode 5 has a Ti/Pt layer having a laminated structure in which a titanium (Ti) layer and a platinum (Pt) layer are sequentially laminated on the surface of the p-type contact layer 14. Since the Ti layer in the p-side electrode 5 has relatively low reactivity with GaAs forming the p-type contact layer 14, the p-type contact layer 14 and the Ti layer have low ohmic contact via a thin interface reaction layer.
  • the Ti layer functions as a barrier metal for the Pt layer.
  • the p-side electrode 5 is composed of a Ti/Pt/Au layer in which a gold (Au) layer is further laminated on the Ti/Pt layer.
  • Au is preferable as the material of the electrode of the semiconductor element because it has high thermal conductivity and low electric resistivity.
  • Au diffuses into the semiconductor layer, the reliability of the semiconductor element is lowered, so that the Pt layer is provided as a barrier metal in the lower layer.
  • the n-side electrode 6 is composed of an electrode made of a material containing germanium (Ge) such as AuGeNi system.
  • Ge germanium
  • the p-side electrode 5 is formed by, for example, a vacuum vapor deposition method, a sputtering method, or the like, but a heat treatment at 300° C. to 450° C. is performed after forming the p-side electrode 5.
  • the concentration of the p-type impurity doped in the p-type contact layer 14 is preferably higher than 1 ⁇ 10 19 cm ⁇ 3 as described above.
  • the thermal resistance is 1.2 ⁇ 10 4 K/W ⁇ m 2 or less at the contact portion where the p-side electrode 5 and the surface of the p-type contact layer 14 contact each other through the opening A.
  • the thickness of the Ti/Pt layer is 70 nm or less.
  • the thickness of the Ti layer is more preferably 5 nm or more and 35 nm or less.
  • a thin interface reaction layer (not shown) is formed at the interface between the p-type contact layer 14 made of GaAs and the first Ti layer of the p-side electrode 5 by the heat treatment process for the n-side electrode 6 described above.
  • the film thickness of the Ti layer is defined as the total film thickness of the interface reaction layer containing Ti in the GaAs layer forming the p-type contact layer 14 and the Ti layer.
  • the film thickness of the Ti layer and the Pt layer is a film obtained by combining the cross section with a scanning transmission electron microscope (STEM: Scanning Transmission Electron Microscope) and an energy dispersive X-ray spectroscopy (EDS) method. It can be measured by analyzing the thickness and constituent elements.
  • STEM scanning transmission electron microscope
  • EDS energy dispersive X-ray spectroscopy
  • the line profile along the film forming direction of Ga, Ti, Pt, and Au which are the constituent elements of the p-side electrode 5 and the p-type contact layer 14 is measured. After that, each line profile is standardized by the maximum value of the EDS intensity, and the line profile of the standardized EDS intensity of each constituent element is superimposed.
  • the distance between the intersection of the Ga and Ti line profiles and the intersection of the Ti and Pt line profiles is defined as the thickness of the Ti layer.
  • the distance between the intersection of the line profiles of Ti and Pt and the intersection of the line profiles of Pt and Au is defined as the film thickness of the Pt layer.
  • FIG. 2 is a Pt—Ti phase diagram showing the state of formation of an alloy of Pt and Ti. As shown in FIG.
  • the intermetallic compounds which have poor reactivity in the heat treatment at a relatively low temperature of 600° C. or less, may be formed by TiPt 8 , TiPt 3 , Ti 3 Pt, and ⁇ -. TiPt.
  • the formation of intermetallic compounds of TiPt 8 , TiPt 3 , and Ti 3 Pt must be avoided because the bond structure is complicated. Therefore, from the Pt—Ti phase diagram shown in FIG. 2, the Pt content is preferably 47 to 54% with respect to the Ti content.
  • the volume per 1mol of Ti and Pt, respectively is 10.64cm 3 / mol and 9.09cm 3 / mol. Therefore, the thickness of the Pt layer with respect to the thickness of the Ti layer of the p-side electrode 5 is preferably 0.7 times or more and 1 time or less.
  • FIG. 3 is a sectional view showing the chip-on submount according to the present embodiment.
  • the chip-on submount 20 is a semiconductor element mounting submount including the submount 21 and the semiconductor laser element 1 mounted on the submount 21.
  • the submount 21 as a mount includes a substrate 22, a first coating layer 23, and a second coating layer 24.
  • the substrate 22 is, for example, aluminum nitride (AlN), alumina (Al 2 O 3 ), beryllia (BeO), boron nitride (BN), diamond, silicon carbide (SiC), silicon nitride (Si 3 N 4 ), silicon dioxide. (SiO 2 ) and zirconia (ZrO 2 ) can be included.
  • the substrate 22 is made of AlN, for example.
  • the thickness of the substrate 22 is, for example, about 0.3 to 1.0 mm.
  • the first coating layer 23 has a thickness in the range of 20 to 200 ⁇ m and is formed on the first surface 22 a of the substrate 22.
  • the first surface 22a is a surface on which the semiconductor laser device 1 is mounted in this embodiment.
  • the first coating layer 23 includes a coating layer 23a and a coating layer 23b. Both the coating layer 23a and the coating layer 23b are made of, for example, a metal multilayer film containing Cu as a main component.
  • the coating layer 23a and the coating layer 23b are separated by a groove 25.
  • the groove 25 is provided to electrically insulate the coating layer 23a and the coating layer 23b.
  • the semiconductor laser device 1 is bonded and mounted on the submount 21 by AuSn solder via the coating layer 23a.
  • a precoat (not shown) made of AuSn is formed on the surface of the coating layer 23a. This facilitates the joint mounting with AuSn solder on the coating layer 23a of the semiconductor laser device 1.
  • the p-side electrode 5 is located on the submount 21 side with respect to the submount 21, and the n-side electrode 6 including the substrate 7 is located on the opposite side to the submount 21.
  • the active layer 11 is fixed in a junction down state close to the submount 21 side. As a result, the heat generated in the active layer 11 of the semiconductor laser device 1 is easily dissipated through the submount 21.
  • the coating layer 23b is electrically connected to the n-side electrode 6 on the upper surface of the semiconductor laser device 1 by the bonding wire 26.
  • the semiconductor laser device 1 is configured to be able to supply electric power from the outside via the coating layer 23b, the bonding wire 26, the n-side electrode 6, the p-side electrode 5, and the coating layer 23a.
  • the second coating layer 24 has a thickness in the range of 20 to 200 ⁇ m and the same thickness as the first coating layer 23, and is formed on the second surface 22b of the substrate 22.
  • the second surface 22b is a surface located on the opposite side of the first surface 22a.
  • the second coating layer 24 is made of the same metal multilayer film containing Cu as the main component as the first coating layer 23.
  • the structure of the p-side electrode 5 and the semiconductor laser device 1 according to the example based on the above-described embodiment is the structure shown in FIG. 1, and the respective film thicknesses of the Ti/Pt/Au layers are set to those of the related art.
  • a description will be given of the p-side electrode 5 according to the comparative example having the film thickness according to.
  • the electrode structure, the electrode thickness, the calculated thermal resistance value R T , the thermal resistance value per unit area R T /S, the thermal resistance value R T of the entire semiconductor laser device 1 , LD are shown in Table 2.
  • the thickness of the Ti layer is 30 nm
  • the thickness of the Pt layer is 30 nm
  • the thickness of the Au layer is 100 nm.
  • the thickness of the Ti layer is 45 nm
  • the thickness of the Pt layer is 100 nm
  • the thickness of the Au layer is 100 nm.
  • the reference area of the thermal resistance value R T /S per unit area is the area of the contact portion between the p-side electrode 5 and the p-type contact layer 14, that is, the opening area of the opening A, and the current injection width w It is represented by the product of c and the current injection length L c .
  • the overall thermal resistance value R T,LD of the semiconductor laser device 1 is the bias current-bias voltage (IV) characteristic and the bias current-laser light output (IL) in the state of the chip-on submount 20. It is a value derived from the characteristics and the current dependence of the oscillation wavelength.
  • the thermal resistance value R T according to the example is halved from 8 ⁇ 10 ⁇ 3 K/W to 4 ⁇ 10 ⁇ 3 K/W as compared with the thermal resistance value R T according to the comparative example.
  • the thermal resistance value R T /S per unit area in this case is 1.2 ⁇ 10 4 K/W ⁇ m 2 .
  • the thermal resistance value R T,LD of the entire semiconductor laser device 1 is reduced by 0.32 K/W in the example as compared with the comparative example.
  • the thermal resistance value R T,LD of the entire semiconductor laser device 1 is reduced in the order of 10 ⁇ 1 K/W (100 mK/W) of about 0.32 K/W, and the entire semiconductor laser device 1 is reduced. It can be seen that the thermal resistance value R T,LD of is improved by about two orders of magnitude with respect to the reduction of the thermal resistance value R T of the p-side electrode 5.
  • the Ti layer and the Pt layer in the p-side electrode 5 are calculated by making them thinner than the conventional one so that the thermal resistance value per unit area is 1.2 ⁇ 10 4 K/W ⁇ m 2 or less. It can be seen that the actual semiconductor laser device 1 has an effect of improving the thermal resistance by about 80 times compared with the thermal resistance value. This is because the thermal resistance is improved above the calculated value by suppressing the interfacial reaction layer and the intermetallic compound formed by the heat treatment performed after forming the p-side electrode 5, and the forward voltage is further reduced. it is conceivable that.
  • the adhesion is about the same in the comparative example and the example. It was also confirmed that the peeling of the p-side electrode 5 did not occur when the resist was lifted off during the formation of the electrode pattern. Further, even if the Ti layer is thinned and the Pt layer as the second layer is thinned from 100 nm in the comparative example to 30 nm in the example, no difference in reliability in the aging test is observed between the example and the comparative example.
  • the line profiles of the constituent elements Ga, As, Ti, Pt, and Au were measured by the STEM-EDS method.
  • a thin interface reaction layer having a film thickness of about 5 nm in which Ga, As, and Ti were mixed was observed between the GaAs layer, which is the p-type contact layer, and the Ti layer. Therefore, the thickness of the Ti layer that is the first layer is preferably 5 nm or more. Further, considering the effect of improving WPE due to the improvement of thermal resistance and the film thickness variation of the Ti layer of about 5 nm at the time of forming the Ti layer as the first layer, it has been clarified that the range of 35 nm or less is preferable. ..
  • the film thickness of the Pt layer that is the second layer is less than 30 nm, the Pt layer does not function as a barrier metal for the Au layer. Accordingly, the film thickness of the Pt layer that is the second layer is preferably 30 nm or more. From the viewpoint of thermal resistance, it is preferable that the total thickness of the first Ti layer and the second Pt layer is smaller. However, considering the film thickness variation of about 5 nm when forming the Pt layer, the film thickness of the second Pt layer is preferably in the range of 30 nm to 35 nm.
  • the total thickness of the Ti layer as the first layer and the Pt layer as the second layer is preferably 70 nm or less.
  • the Au layer which is the third layer, is superior to other metals in terms of thermal resistance and electric resistance, and is therefore the most suitable electrode material for high-power semiconductor laser devices.
  • the material of the third layer is not limited to Au, and a multi-layer metal laminated structure or the like may be adopted.
  • FIG. 4, FIG. 5, and FIG. 6 show the relative values of the optical output, the relative value of the forward voltage, and the relative electro-optical conversion efficiency in the semiconductor laser device 1 of the example according to the embodiment and the comparative example of the related art, respectively. It is a graph which shows a value. 4 to 6, the relative value of the example is a relative value standardized with all of the light output, forward voltage, and electro-optical conversion efficiency in the comparative example according to the related art.
  • the optical output of the semiconductor laser device according to the example increased by about 1.1% as compared with the comparative example. It is considered that this is because the junction temperature decreased as the thermal resistance of the p-side electrode 5 decreased. It can be seen from FIG. 5 that the forward voltage of the semiconductor laser device according to the example is reduced by about 0.2% as compared with the comparative example. This is because the electrode material of the p-side electrode 5 was the same in the example and the comparative example, so that the thickness of the p-side electrode 5 was reduced, and the formation of the interface reaction layer and the intermetallic compound was suppressed. It is considered that this is because the electrical resistance was reduced. It can be seen from FIG.
  • the WPE of the semiconductor laser device according to the example increased by about 1.2% as compared with the comparative example. It is considered that this is due to not only the increase in light output but also the decrease in forward voltage. From these results, it is understood that the junction temperature is lowered by lowering the thermal resistance of the p-side electrode 5, the light output can be increased, and the WPE can be improved.
  • the Ti/Pt layer in the p-side electrode 5, which is the p-side electrode of the semiconductor laser device, is made thinner than in the past, and the thermal resistance value per unit area is 1.2.
  • the WPE of the semiconductor laser device 1 can be improved by controlling the density to be not more than ⁇ 10 4 K/W ⁇ m 2 .
  • the present invention has been specifically described above, but the present invention is not limited to the above-described embodiment, and various modifications can be made based on the technical idea of the present invention.
  • the numerical values and the configuration of the semiconductor laser device described in the above-described embodiment are merely examples, and different numerical values and configurations may be used if necessary.
  • the present invention can be preferably used for industrial lasers with high output and high efficiency.

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Abstract

半導体レーザ素子における電気光変換効率を向上させることを目的とする。ｐ型半導体層の表面にＴｉ層およびＰｔ層が順次積層された電極であって、ｐ型半導体層の表面との接触部分における単位面積当たりの熱抵抗を、１．２×１０4（Ｋ／Ｗ・ｍ2）以下にする。Ｔｉ層の膜厚は５ｎｍ以上３５ｎｍ以下にする。Ｔｉ層の膜厚とＰｔ層の膜厚との合計を７０ｎｍ以下にする。Ｐｔ層の膜厚をＴｉ層の膜厚に対して、０．７倍以上１倍以下にする。Ｐｔ層の上層にさらにＡｕ層を積層させる。ｐ型半導体層上に電極が設けられた半導体レーザ素子を、ジャンクションダウンの状態でマウントに固定させて、チップオンサブマウントを製造する。

Description

電極、半導体レーザ素子、およびチップオンサブマウント
　本発明は、電極、半導体レーザ素子、およびチップオンサブマウントに関する。
　従来、半導体レーザ素子は、加工などに用いられる産業用レーザとして活用されている。産業用レーザにおいては、光通信用レーザ以上の高出力および高効率化が必要とされ、かつ長距離を伝搬させる必要がないことから、高出力に特化したマルチモードのレーザが使用される。マルチモードレーザでは、レーザの水平方向の導波路の幅を広くして、導波路内において複数の水平横モードを許容することによって、高出力を達成できる。高出力半導体レーザ素子などにおけるｐ型半導体層上に設けられるｐ側電極として、チタン（Ｔｉ）、白金（Ｐｔ）、および金（Ａｕ）が順次積層された、Ｔｉ／Ｐｔ／Ａｕの積層構造が知られている（特許文献１参照）。
特許第３３１４６１６号公報
　上述した高出力の半導体レーザ素子においては、投入電力（順方向電流×順方向電圧）に対する最終的な光出力の割合として定義される、電気光変換効率（ＷＰＥ：Wall　Plug　Efficiency）が高いことが求められる。そのため、半導体レーザ素子におけるＷＥＰを向上させる技術が望まれていた。
　本発明は、上記に鑑みてなされたものであって、その目的は、半導体レーザ素子の電気光変換効率を向上することができる電極、半導体レーザ素子、およびチップオンサブマウントを提供することにある。
　上述した課題を解決し、上記目的を達成するために、本発明に係る電極は、ｐ型半導体層の表面にＴｉ層およびＰｔ層が順次積層されて構成された電極であって、前記ｐ型半導体層の表面との接触部分における単位面積当たりの熱抵抗が、１．２×１０4Ｋ／Ｗ・ｍ2以下であることを特徴とする。
　本発明の一態様に係る電極は、上記の発明において、前記Ｔｉ層の膜厚は３５ｎｍ以下であることを特徴とする。この構成により、Ｔｉ層の成膜において製造ばらつきが生じた場合であっても、ｐ型半導体層の表面との接触部分における単位面積当たりの熱抵抗値を所望の熱抵抗値にすることができる。
　本発明の一態様に係る電極は、上記の発明において、前記Ｔｉ層の膜厚は５ｎｍ以上３５ｎｍ以下であることを特徴とする。この構成により、上層のＰｔ層に対するＴｉ層のバリアメタルとしての機能を保持することができる。
　本発明の一態様に係る電極は、上記の発明において、Ｔｉ層の膜厚とＰｔ層の膜厚との合計は７０ｎｍ以下であることを特徴とする。この構成により、電極の熱抵抗を低減することができる。
　本発明の一態様に係る電極は、上記の発明において、前記Ｐｔ層の膜厚は３０ｎｍ以上であることを特徴とする。この構成により、Ｐｔ層の上層の金属材料の下層への拡散を抑制できる。
　本発明の一態様に係る電極は、上記の発明において、前記Ｐｔ層の膜厚は、前記Ｔｉ層の膜厚に対して０．７倍以上１倍以下であることを特徴とする。これにより、ｐ型半導体層上に電極を形成した後に、３００～４５０℃の温度で熱処理を行った場合でも、Ｔｉ層とＰｔ層との合金化によるＴｉＰｔ3の形成を抑制して、電極における熱伝導率の低下を抑制できる。
　本発明の一態様に係る電極は、上記の発明において、前記Ｐｔ層の上層にＡｕ層が積層されていることを特徴とする。
　本発明の一態様に係る半導体レーザ素子は、ｎ型半導体層、活性層、およびｐ型半導体層が順次積層され、レーザ光を出射可能に構成された半導体レーザ素子であって、前記ｐ型半導体層の表面に、上記の発明による電極が設けられていることを特徴とする。
　本発明の一態様に係る半導体レーザ素子は、上記の発明において、前記ｐ型半導体層がＩＩＩ－Ｖ族化合物半導体層であることを特徴とする。
　本発明の一態様に係る半導体レーザ素子は、上記の発明において、前記ｐ型半導体層がＧａＡｓ層であることを特徴とする。
　本発明の一態様に係る半導体レーザ素子は、上記の発明において、前記ｐ型半導体層におけるｐ型不純物濃度が、１×１０19ｃｍ-3以上であることを特徴とする。
　本発明の一態様に係る半導体レーザ素子は、上記の発明において、前記半導体レーザ素子における駆動方法が連続波動作であることを特徴とする。
　本発明の一態様に係る半導体レーザ素子は、上記の発明において、ストライプ幅が１００μｍ以上であることを特徴とする。
　本発明の一態様に係るチップオンサブマウントは、上記の発明による半導体レーザ素子と、前記半導体レーザ素子をジャンクションダウンの状態で固定するマウントと、を備えることを特徴とする。
　本発明に係る電極、半導体レーザ素子、およびチップオンサブマウントによれば、半導体レーザ素子の電気光変換効率を向上することが可能となる。
図１は、本発明の一実施形態による半導体レーザ素子の構成を概略的に示す断面図である。 図２は、ＰｔとＴｉとの合金の形成の状態を示すＰｔ－Ｔｉ状態図である。 図３は、本発明の一実施形態によるチップオンサブマウントの模式的な断面図である。 図４は、本発明の一実施形態による実施例および従来技術による比較例の半導体レーザ素子における光出力の相対値を示すグラフである。 図５は、本発明の一実施形態による実施例および従来技術による比較例の半導体レーザ素子における順方向電圧の相対値を示すグラフである。 図６は、本発明の一実施形態による実施例および従来技術による比較例の半導体レーザ素子における電気光変換効率の相対値を示すグラフである。
　以下、本発明の実施形態について図面を参照しつつ説明する。なお、以下の実施形態の全図においては、同一または対応する部分には同一の符号を付す。また、本発明は以下に説明する実施形態によって限定されるものではない。
　まず、本発明の理解を容易にするために、半導体レーザ素子の電気光変換効率を向上させるために本発明者が行った鋭意検討について説明する。まず、本発明者は、ＧａＡｓ系高出力マルチモード半導体レーザ素子において、電気光変換効率を改善する技術について検討を行った。高出力マルチモード半導体レーザ素子は、一般的な構成としてｎ側電極が基板の裏面側、ｐ側電極が半導体積層膜の表面側に配置され、サブマウントに対してジャンクションダウンの状態でダイボンディングが行われる。そのため、半導体レーザ素子の放熱経路にｐ側電極が存在することになる。
　そこで、本発明者は、ジャンクションダウンの状態での半導体レーザ素子の動作に着目し、放熱が行われるｐ側電極を構成する材料の熱抵抗の寄与について検討を行った。ｐ側電極としては一般的に、Ｔｉ／Ｐｔ／Ａｕ積層膜が使用される。ｐ側電極における第１層のＴｉ層は、ｐ型半導体層に接触する層であるため、ｐ型半導体層への密着性を有しつつ低い接触抵抗を維持する層として機能する。第２層のＰｔ層は、仕事関数がＴｉ層よりも大きく、ｐ型半導体層に対して低い接触抵抗率を実現する機能を有する。第２層のＰｔ層および第３層のＡｕ層は、ｐ型半導体層として用いられるヒ化ガリウム（ＧａＡｓ）と反応する。そのため、第１層のＴｉ層は、第２層のＰｔ層のＧａＡｓ層への拡散を抑制するバリアメタルとして機能し、第２層のＰｔ層は、第３層のＡｕ層のＧａＡｓ層への拡散を抑制するバリアメタルとして機能する。以上のように構成されたｐ側電極に用いられる金属の室温における熱伝導率（Ｗ／ｍ・Ｋ）および電気抵抗率（ｎΩ・ｍ）を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　この点、従来は、電極の厚さが半導体層やサブマウントの厚さに比して極めて小さいことから、電極を構成する材料の熱伝導率や熱抵抗を考慮されていなかった。さらに、半導体レーザ素子のｐ側電極は、活性層に流れる電流を通電するために用いられることから、バリアメタルとして機能するＴｉ層やＰｔ層を薄くすることは、信頼性の悪化を招く可能性が大きいと考えられていた。そのため、電極の設計に関しては、ｐ側電極の電気抵抗のみが着目されて検討が行われてきた。
　これに対して本発明者は、表１から、熱伝導率がＡｕ層に比して一桁程度低いＴｉ層およびＰｔ層の膜厚、具体的には数１０ｎｍオーダの薄いＴｉ／Ｐｔ層の熱伝導率に着目して種々実験を行った。ここで、ｐ側電極の熱抵抗値ＲTは以下の（１）式から算出される。なお、Σn=1～3は、ｎ＝１，２，３の和を取ることを意味する。
　ＲT＝Σn=1～3ｄｎ／（ｋn・ｗc・Ｌc）…（１）
　ｎ：ｐ側電極５を構成する第１層、第２層、第３層の各層の番号、ｋn：各層の熱伝導率、ｗc：ｐ側電極５がｐ型半導体層と接触する電流注入幅、Ｌc：ｐ側電極５がｐ型半導体層と接触する電流注入長。半導体レーザ素子の構造においては、半導体層に対する電流の注入領域を制限する非注入領域を設けることから、電流注入幅ｗcは導波路のストライプ幅より小さくなり、ｐ側電極５の電流注入長Ｌcは半導体レーザ素子１の共振器長より小さくなる。
　本発明者が実験を行った結果、ｐ側電極において、Ｔｉ／Ｐｔ層の膜厚が熱抵抗に与える影響が算出値以上に大きいことを知見するに至った。具体的には、ｐ型半導体層と接触する部分のｐ側電極、具体的にはＴｉ／Ｐｔ積層膜のＴｉ層の単位面積当たりの熱抵抗値ＲT（Ｋ／Ｗ・ｍ2）を１．２×１０4Ｋ／Ｗ・ｍ2以下にすれば、このように構成されたｐ側電極を備えた半導体レーザ素子において、電流変換効率（ＷＰＥ）を向上できることを見出した。本発明は、以上の鋭意検討により案出されたものである。
　（半導体レーザ素子）
　次に、上述した本発明者の鋭意検討に基づく、本発明の一実施形態による電極を備えた半導体レーザ素子について説明する。図１は、本実施形態による半導体レーザ素子の構成を概略的に示す断面図である。なお、図１において、幅方向とは、出射方向に直交する水平方向であって図中Ｘ軸方向である。図中Ｙ軸方向は、半導体レーザ素子１における半導体層の積層方向である。
　レーザ光を出射可能に構成された半導体レーザ素子１は、例えば、導波路のストライプ幅が１００μｍ以上と広く、導波路における導波モードが水平横マルチモードで、駆動方法が例えば連続波動作の高出力半導体レーザ素子である。ここで高出力とは、半導体レーザ素子１の出力として例えば３Ｗ～２０Ｗ、半導体レーザ装置の出力として例えば数十～２００Ｗ（ともに室温、ＣＷ（Continuous　wave：連続発振）駆動）程度の出力のことである。なお、半導体レーザ素子１の駆動方法がパルス動作であったとしても、半導体レーザ素子１から出射されるレーザ光はパルス幅がマイクロ秒以上のパルスレーザ光である。
　図１に示すように、半導体レーザ素子１においては、導波路領域Ｒ1の上に電流注入領域Ｒ2が形成されている。電流注入領域Ｒ2は、本発明の一実施形態による電極が取り付けられ、導波路領域Ｒ1に電流を注入するための領域である。半導体レーザ素子１は、例えばリッジ構造を有する半導体レーザ素子である。ここで、リッジ構造を有するレーザ素子における導波路領域の水平方向の幅（図中、導波路幅（ストライプ幅））とは、開口部Ａの直下に設けられたリッジ構造のＸ方向の幅であり、電流注入領域の水平方向の幅（図中、電流注入幅）とは、開口部ＡのＸ方向の幅である。
　すなわち、本実施形態による半導体レーザ素子１は、例えば、上部電極であるｐ側電極５、下面に形成された下部電極としてのｎ側電極６、ｎ型のＧａＡｓからなる基板７、基板７上に形成された半導体積層部２、およびパッシベーション膜１５を備える。半導体積層部２は、基板７上に順次形成された、ｎ型バッファ層８、ｎ型クラッド層９、ｎ型ガイド層１０、活性層１１、ｐ型ガイド層１２、ｐ型クラッド層１３、ｐ型コンタクト層１４を含む。
　ｎ型バッファ層８は、ＧａＡｓからなり、基板７上に高品質のエピタキシャル層の積層構造を成長するための緩衝層である。ｎ型クラッド層９とｎ型ガイド層１０とは、積層方向に対する所望の光閉じ込め状態を実現するように、屈折率と厚さとが設定されたＡｌＧａＡｓからなる。なお、ｎ型ガイド層１０のＡｌ組成は、例えば１５％以上４０％未満である。また、ｎ型クラッド層９は、ｎ型ガイド層１０よりも屈折率が小さくなっている。また、ｎ型ガイド層１０の厚さは、５０ｎｍ以上、例えば１０００ｎｍ程度であることが好ましい。ｎ型クラッド層９の厚さは、１μｍ～３μｍ程度が好ましい。また、これらのｎ型半導体層は、ｎ型ドーパントとして例えば珪素（Ｓｉ）を含む。
　活性層１１は、下部バリア層、量子井戸層、上部バリア層を備え、単一の量子井戸（ＳＱＷ）構造を有する。下部バリア層および上部バリア層は、量子井戸層にキャリアを閉じ込める障壁の機能を有し、故意にドーピングをしない高純度のＡｌＧａＡｓからなる。量子井戸層は、故意にドーピングをしない高純度のＩｎＧａＡｓからなる。量子井戸層のＩｎ組成および膜厚、下部バリア層および上部バリア層の組成は、所望の発光中心波長（例えば９００ｎｍ～１０８０ｎｍ）に応じて設定される。なお、活性層１１の構造は、量子井戸層とその上下に形成されたバリア層の積層構造を所望の数だけ繰り返した多重量子井戸（ＭＱＷ）構造でもよいし、単一量子井戸構造でもよい。また、上述した活性層１１においては、故意にドーピングをしない高純度層での構成を説明したが、量子井戸層、下部バリア層および上部バリア層に故意にドナーやアクセプタが添加される場合もある。
　ｐ型ガイド層１２およびｐ型クラッド層１３は、上述したｎ型クラッド層９およびｎ型ガイド層１０と対になり、積層方向に対する所望の光閉じ込め状態を実現するように、屈折率と厚さとが設定されたＡｌＧａＡｓからなる。半導体レーザ素子１の光は、積層方向であるＹ軸方向には主にｎ型ガイド層１０、活性層１１、およびｐ型ガイド層１２の領域に存在する。これらのｎ型ガイド層１０、活性層１１、およびｐ型ガイド層１２を合わせて導波路層とも呼ばれる。
　ｐ型ガイド層１２のＡｌ組成は、例えば１５％以上４０％未満である。ｐ型クラッド層１３は、ｐ型ガイド層１２よりも屈折率が小さくなっている。層中の光のフィールドをｎ型クラッド層９の方向にずらして導波路損失を小さくするために、ｐ型クラッド層１３のＡｌ組成はｎ型クラッド層９に比べて若干大きめに設定される。ｐ型ガイド層１２のＡｌ組成は、ｐ型クラッド層１３のＡｌ組成に比べて小さく設定される。ｐ型ガイド層１２の厚さは、５０ｎｍ以上、例えば１０００ｎｍ程度であることが好ましい。ｐ型クラッド層１３の厚さは、１μｍ～３μｍ程度が好ましい。また、これらのｐ型半導体層は、ｐ型ドーパントとして炭素（Ｃ）を含む。ｐ型ガイド層１２のＣ濃度は、例えば０．１～１．０×１０17ｃｍ-3に設定され、好適には、０．５～１．０×１０17ｃｍ-3である。ｐ型クラッド層１３のＣ濃度は、例えば１．０×１０17ｃｍ-3以上に設定される。なお、ｐ型ドーパントとしては、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、カドミウム（Ｃｄ）、およびベリリウム（Ｂｅ）などのＩＩ族元素を用いてもよい。
　ｐ型半導体層としてのｐ型コンタクト層１４は、ＩＩＩ－Ｖ族化合物半導体層、具体的に例えば、ＺｎまたはＣが１×１０19ｃｍ-3よりも高い濃度にドーピングされたＧａＡｓ層からなる。パッシベーション膜１５は、例えばＳｉＮｘからなる絶縁膜であり、開口部Ａを有する。また、リッジ構造を有する半導体レーザ素子１においては、開口部Ａの直下のｐ型クラッド層１３の少なくとも一部にＸ軸方向においてレーザ光を閉じ込めるためのリッジ構造が形成されている。
　本実施形態によるｐ側電極５は、開口部Ａを覆うように、パッシベーション膜１５上に設けられている。ｐ側電極５は、開口部Ａを通じて、ｐ型コンタクト層１４と電気的に接続されている。ｐ側電極５は、ｐ型コンタクト層１４の表面にチタン（Ｔｉ）層および白金（Ｐｔ）層が順次積層された積層構造のＴｉ／Ｐｔ層を有する。ｐ側電極５におけるＴｉ層は、ｐ型コンタクト層１４を構成するＧａＡｓとの間の反応性が比較的低いため、ｐ型コンタクト層１４とＴｉ層とは薄い界面反応層を介した低オーミック接触となる。また、ＰｔはＧａＡｓと強く合金反応するため、Ｔｉ層がＰｔ層に対するバリアメタルとして機能する。本実施形態においてｐ側電極５は、Ｔｉ／Ｐｔ層の上層にさらに金（Ａｕ）層が積層された、Ｔｉ／Ｐｔ／Ａｕ層から構成される。表１に示すように、Ａｕは熱伝導率が高く電気抵抗率も低いため、半導体素子の電極の材料として好ましい。一方、Ａｕは半導体層に拡散すると半導体素子の信頼性が低下することから、Ｐｔ層が下層にバリアメタルとして設けられる。
　ここで、上述したようにｎ側電極６は、ＡｕＧｅＮｉ系などのゲルマニウム（Ｇｅ）を含む材料からなる電極から構成される。ｎ側電極６とｎ型ＧａＡｓ基板である基板７とのオーミック接触を低抵抗化するために、半導体レーザ素子１の製造工程において、３００℃～４５０℃の温度で熱処理が行われる。ここで、ｐ側電極５は、例えば真空蒸着法やスパッタリング法などによって成膜されるが、ｐ側電極５の成膜後に３００℃～４５０℃の熱処理が行われることになる。ところが、熱処理を行ってもｐ側電極５のＴｉ層とｐ型コンタクト層１４との反応は極めて乏しい。そこで、オーミック接触を低抵抗化するために、ｐ型コンタクト層１４にドーピングするｐ型不純物濃度は、上述したように１×１０19ｃｍ-3よりも高くすることが望ましい。
　本実施形態において、ｐ側電極５とｐ型コンタクト層１４の表面とが開口部Ａを通じて接触する接触部分において、熱抵抗は１．２×１０4Ｋ／Ｗ・ｍ2以下である。この熱抵抗を１．２×１０4Ｋ／Ｗ・ｍ2以下にするための１つの方法としては、ｐ側電極５を構成するＴｉ層の膜厚を３５ｎｍ以下にするのが好ましい。これにより、ｐ側電極５の熱抵抗値を所望の熱抵抗値まで低減することができる。さらに、Ｔｉ／Ｐｔ層の膜厚を７０ｎｍ以下にすることが好ましい。また、Ｔｉ層を上層のＰｔ層に対するバリアメタルとして機能させるために、Ｔｉ層の膜厚は５ｎｍ以上３５ｎｍ以下にするのがより好ましい。
　なお、上述したｎ側電極６に対する熱処理工程によって、ＧａＡｓからなるｐ型コンタクト層１４とｐ側電極５の第１層のＴｉ層との界面に、薄い界面反応層（図示せず）が形成される場合がある。この場合、Ｔｉ層の膜厚は、ｐ型コンタクト層１４を構成するＧａＡｓ層中のＴｉを含む界面反応層とＴｉ層との合計の膜厚として定義される。Ｔｉ層およびＰｔ層の膜厚は、断面を走査型透過電子顕微鏡法（ＳＴＥＭ：Scanning　Transmission　Electron　Microscope）とエネルギー分散型Ｘ線分析（ＥＤＳ：Energy　dispersive　X-ray　spectrometry）法とを組み合わせて、膜厚および構成元素を分析することによって計測できる。具体的には、ＳＴＥＭ－ＥＤＳ法によって、まず、ｐ側電極５およびｐ型コンタクト層１４の構成元素であるＧａ、Ｔｉ、Ｐｔ、およびＡｕの成膜方向に沿ったラインプロファイルを測定する。その後、それぞれのラインプロファイルをＥＤＳ強度の最大値で規格化して、それぞれの構成元素の規格化されたＥＤＳ強度のラインプロファイルを重畳させる。ＧａおよびＴｉのラインプロファイルの交点とＴｉおよびＰｔのラインプロファイルの交点との間の距離をＴｉ層の膜厚として定義する。ＴｉおよびＰｔのラインプロファイルの交点とＰｔおよびＡｕのラインプロファイルの交点との間の距離をＰｔ層の膜厚として定義する。
　また、上述したように、半導体レーザ素子の製造工程において、３００℃～４５０℃の温度で熱処理が行われることから、ｐ側電極５におけるＴｉ層とＰｔ層との界面が合金化する。一般に純粋な金属元素単体から化合物が形成されると、熱伝導率が低下したり電気抵抗率が増加したりする。例えば、ＴｉとＰｔとが合金化して形成されたＴｉＰｔ3の熱伝導率は、約１５Ｗ／ｍ・Ｋであって、純粋なＴｉの単体の熱伝導率である２１．９Ｗ／ｍ・Ｋと比較して低くなる。図２は、ＰｔとＴｉとの合金の形成の状態を示すＰｔ－Ｔｉ状態図である。図２に示すように、６００℃以下の比較的低温での熱処理においては反応性が乏しいが、形成される可能性がある金属間化合物は、ＴｉＰｔ8、ＴｉＰｔ3、Ｔｉ3Ｐｔ、およびα－ＴｉＰｔである。特に、ＴｉＰｔ8、ＴｉＰｔ3、Ｔｉ3Ｐｔの金属間化合物の形成は、結合構造が複雑であることから回避する必要がある。そこで、図２に示すＰｔ－Ｔｉ状態図から、Ｐｔの含有量はＴｉの含有量に対して、４７～５４％が好ましい。一方、ＴｉおよびＰｔの１ｍｏｌ当たりの体積はそれぞれ、１０．６４ｃｍ3／ｍｏｌおよび９．０９ｃｍ3／ｍｏｌである。そのため、ｐ側電極５のＴｉ層の膜厚に対するＰｔ層の膜厚は、０．７倍以上１倍以下であることが好ましい。
　（チップオンサブマウント）
　次に、一実施形態によるチップオンサブマウントについて説明する。図３は、本実施形態によるチップオンサブマウントを示す断面図である。図３に示すように、チップオンサブマウント２０は、サブマウント２１、およびサブマウント２１に実装された半導体レーザ素子１を備えて構成される半導体素子搭載サブマウントである。
　マウントとしてのサブマウント２１は、基板２２と、第一被覆層２３と、第二被覆層２４とを備える。基板２２は、例えば窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ2Ｏ3）、べリリア（ＢｅＯ）、窒化ホウ素（ＢＮ）、ダイヤモンド、炭化ケイ素（ＳｉＣ）、窒化ケイ素（Ｓｉ3Ｎ4）、二酸化ケイ素（ＳｉＯ2）、ジルコニア（ＺｒＯ2）の少なくともいずれか一つを含んで構成できる。本実施形態において基板２２は、例えばＡｌＮからなる。基板２２の厚さは、例えば０．３～１．０ｍｍ程度である。
　第一被覆層２３は、厚さが２０～２００μｍの範囲であり、基板２２の第一表面２２ａに形成されている。第一表面２２ａは、本実施形態において半導体レーザ素子１が実装される側の表面である。第一被覆層２３は、被覆層２３ａと被覆層２３ｂとからなる。被覆層２３ａと被覆層２３ｂとはいずれも例えばＣｕを主成分とする金属多層膜からなる。また、被覆層２３ａと被覆層２３ｂとは溝２５で離間している。溝２５は被覆層２３ａと被覆層２３ｂとを電気的に絶縁するために設けられている。
　半導体レーザ素子１は、被覆層２３ａを介してサブマウント２１にＡｕＳｎ半田により接合実装されている。被覆層２３ａの表面には、ＡｕＳｎからなるプリコート（図示せず）が形成されている。これにより半導体レーザ素子１の被覆層２３ａへのＡｕＳｎ半田による接合実装が容易になる。本実施形態において、半導体レーザ素子１は、サブマウント２１に対して、ｐ側電極５がサブマウント２１側に位置しつつ、基板７を含むｎ側電極６がサブマウント２１とは反対側に位置する状態、すなわち活性層１１がサブマウント２１側に近いジャンクションダウンの状態で固定されている。これにより、半導体レーザ素子１の活性層１１で発生する熱がサブマウント２１を通じて放熱しやすくなる。被覆層２３ｂはボンディングワイヤ２６によって、半導体レーザ素子１の上面のｎ側電極６に電気的に接続されている。以上により、半導体レーザ素子１は、被覆層２３ｂ、ボンディングワイヤ２６、ｎ側電極６、ｐ側電極５、および被覆層２３ａを介して、外部から電力を供給可能に構成される。
　第二被覆層２４は、厚さが２０～２００μｍの範囲、かつ第一被覆層２３と同じ厚さであり、基板２２の第二表面２２ｂに形成されている。第二表面２２ｂは、第一表面２２ａとは反対側に位置する表面である。第二被覆層２４は、第一被覆層２３と同じＣｕを主成分とする金属多層膜からなる。
　（実施例および比較例）
　次に、上述した一実施形態に基づく実施例によるｐ側電極５、および半導体レーザ素子１の構造は図１に示す構造であって、Ｔｉ／Ｐｔ／Ａｕ層のそれぞれの膜厚を、従来技術による膜厚とした比較例によるｐ側電極５について説明する。実施例および比較例によるｐ側電極５における、電極構造、電極厚さ、計算による熱抵抗値ＲT、単位面積当たりの熱抵抗値ＲT／Ｓ、半導体レーザ素子１全体の熱抵抗値ＲT,LDを、表２に示す。表２に示すように、実施例によるｐ側電極５は、Ｔｉ層の膜厚を３０ｎｍ、Ｐｔ層の膜厚を３０ｎｍ、Ａｕ層の膜厚を１００ｎｍとする。これに対し、比較例による電極は、Ｔｉ層の膜厚を４５ｎｍ、Ｐｔ層の膜厚を１００ｎｍ、Ａｕ層の膜厚を１００ｎｍとする。なお、単位面積当たりの熱抵抗値ＲT／Ｓにおける基準となる面積は、ｐ側電極５とｐ型コンタクト層１４との接触部分の面積、すなわち開口部Ａの開口面積となり、電流注入幅ｗcと電流注入長Ｌcとの積で表される。また、半導体レーザ素子１の全体の熱抵抗値ＲT,LDは、チップオンサブマウント２０の状態で、バイアス電流－バイアス電圧（Ｉ－Ｖ）特性およびバイアス電流－レーザ光出力（Ｉ－Ｌ）特性と、発振波長の電流依存性から導出した値である。
Figure JPOXMLDOC01-appb-T000002
　表２から、比較例による熱抵抗値ＲTに比して実施例による熱抵抗値ＲTが、８×１０-3Ｋ／Ｗから４×１０-3Ｋ／Ｗに半減していることが分かる。この場合の単位面積当たりの熱抵抗値ＲT／Ｓは、１．２×１０4Ｋ／Ｗ・ｍ2になることが分かる。また、半導体レーザ素子１全体の熱抵抗値ＲT,LDは、比較例に比して実施例において、０．３２Ｋ／Ｗ低減していることが分かる。すなわち、実施例によるｐ側電極５の熱抵抗値ＲTは、比較例に比して、０．００４Ｋ／Ｗ程度の１０-3Ｋ／Ｗ（＝ｍＫ／Ｗ）のオーダで低減していることが分かる。これに対し、半導体レーザ素子１全体の熱抵抗値ＲT,LDは、０．３２Ｋ／Ｗ程度の１０-1Ｋ／Ｗ（１００ｍＫ／Ｗ）のオーダで低減しており、半導体レーザ素子１全体の熱抵抗値ＲT,LDは、ｐ側電極５の熱抵抗値ＲTの低減に対して、２桁程度も改善されていることが分かる。換言すると、ｐ側電極５におけるＴｉ層およびＰｔ層を、単位面積当たりの熱抵抗値が１．２×１０4Ｋ／Ｗ・ｍ2以下になるように、従来よりも薄くすることによって、算出される熱抵抗値に比して、実際の半導体レーザ素子１においては、約８０倍の熱抵抗の改善効果があることが分かる。これは、ｐ側電極５を形成した後に行われる熱処理によって形成される界面反応層や金属間化合物を抑制することで熱抵抗が算出値以上に改善し、さらに順方向電圧が低減しているためと考えられる。
　また、ｐ側電極５を構成する積層構造の第１層であるＴｉ層を従来の４５ｎｍから３０ｎｍと薄くしても、密着性は比較例と実施例とにおいて同程度であり、ｐ側電極５の電極パターン形成時のレジストのリフトオフ時における、ｐ側電極５の剥離は発生しないことも確認された。また、Ｔｉ層を薄くして第２層であるＰｔ層を、比較例の１００ｎｍから実施例の３０ｎｍに薄くしても、エージング試験における信頼性も実施例と比較例とにおいて差は観測されなかった。ここで、ＳＴＥＭ－ＥＤＳ法によって、構成元素であるＧａ、Ａｓ、Ｔｉ、Ｐｔ、およびＡｕのラインプロファイルを測定した。その結果、ｐ型コンタクト層であるＧａＡｓ層とＴｉ層との間に、Ｇａ、Ａｓ、およびＴｉが混合された、膜厚が５ｎｍ程度の薄い界面反応層が観測された。そのため、第１層であるＴｉ層の膜厚は５ｎｍ以上が好ましい。さらに、熱抵抗の改善によるＷＰＥの改善効果と第１層であるＴｉ層の成膜時における５ｎｍ程度のＴｉ層の膜厚ばらつきとを考慮すると、３５ｎｍ以下の範囲が好ましいことが明らかになった。
　また、第２層であるＰｔ層中のＡｕの緩やかな拡散が、Ｔｉ層とＰｔ層との間の界面にまで観測された。そのため、第２層であるＰｔ層の膜厚を３０ｎｍ未満にすると、Ｐｔ層はＡｕ層に対するバリアメタルとしての機能を果たさなくなる。これにより、第２層であるＰｔ層の膜厚は、３０ｎｍ以上が好ましい。また、熱抵抗の観点から、第１層のＴｉ層と第２層のＰｔ層の膜厚との合計は小さいほど好ましい。しかしながら、Ｐｔ層の成膜時における５ｎｍ程度の膜厚ばらつきを考慮すると、第２層であるＰｔ層の膜厚は、３０ｎｍ以上３５ｎｍ以下の範囲が好ましい。したがって、上述した点を考慮して、第１層であるＴｉ層と第２層であるＰｔ層との膜厚の合計は、７０ｎｍ以下が好ましい。第３層であるＡｕ層は、熱抵抗および電気抵抗の観点で他の金属よりも優れることから、高出力半導体レーザ素子に対しては最も好適な電極材料である。なお、第３層の材料に関しては、Ａｕに限定されるものではなく、多層の金属積層構造などを採用してもよい。
　図４、図５、および図６はそれぞれ、一実施形態による実施例および従来技術による比較例の半導体レーザ素子１における光出力の相対値、順方向電圧の相対値、および電気光変換効率の相対値を示すグラフである。なお、図４～図６において実施例の相対値とは、従来技術による比較例における光出力、順方向電圧、および電気光変換効率をいずれも１として規格化した相対値である。
　図４から、実施例による半導体レーザ素子の光出力が、比較例に比して約１．１％増加したことが分かる。これは、ｐ側電極５における熱抵抗の低下に伴って、ジャンクション温度が低下したことに起因すると考えられる。図５から、実施例による半導体レーザ素子の順方向電圧が、比較例に比して約０．２％低下したことが分かる。これは、ｐ側電極５における電極材料が実施例と比較例とで同一であることから、ｐ側電極５の厚さが小さくなったこと、および界面反応層や金属間化合物の形成が抑制されたことにより、電気抵抗が低減したことに起因すると考えられる。図６から、実施例による半導体レーザ素子のＷＰＥが、比較例に比して約１．２％増加したことが分かる。これは、光出力の増加のみならず順方向電圧の低減に起因すると考えられる。これらの結果から、ｐ側電極５の熱抵抗を低下させることによってジャンクション温度が低下し、光出力を増加できてＷＰＥを改善できることが分かる。
　以上説明した本発明の一実施形態によれば、半導体レーザ素子のｐ側電極であるｐ側電極５におけるＴｉ／Ｐｔ層を従来よりも薄くして、単位面積当たりの熱抵抗値を１．２×１０4Ｋ／Ｗ・ｍ2以下にすることによって、半導体レーザ素子１のＷＰＥを向上することが可能となる。
　以上、本発明の一実施形態について具体的に説明したが、本発明は、上述の一実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。例えば、上述の一実施形態において挙げた数値や半導体レーザ素子の構成はあくまでも例に過ぎず、必要に応じてこれと異なる数値や構成を用いてもよい。例えば、半導体レーザ素子として、ＩｎＰ系やＧａＮ系などの半導体レーザ素子を用いることも可能である。
　本発明は、高出力および高効率化された産業用レーザに好適に利用できる。
１　半導体レーザ素子
２　半導体積層部
５　ｐ側電極
６　ｎ側電極
７　基板
８　ｎ型バッファ層
９　ｎ型クラッド層
１０　ｎ型ガイド層
１１　活性層
１２　ｐ型ガイド層
１３　ｐ型クラッド層
１４　ｐ型コンタクト層
１５　パッシベーション膜
２０　チップオンサブマウント
２１　サブマウント
２２　基板
２２ａ　第一表面
２２ｂ　第二表面
２３　第一被覆層
２３ａ，２３ｂ　被覆層
２４　第二被覆層
２５　溝
２６　ボンディングワイヤ

Claims (14)

  1. 　ｐ型半導体層の表面にＴｉ層およびＰｔ層が順次積層されて構成された電極であって、
    　前記ｐ型半導体層の表面との接触部分における単位面積当たりの熱抵抗が、１．２×１０4Ｋ／Ｗ・ｍ2以下である
    　ことを特徴とする電極。
  2. 　前記Ｔｉ層の膜厚は３５ｎｍ以下である
    　ことを特徴とする請求項１に記載の電極。
  3. 　前記Ｔｉ層の膜厚は５ｎｍ以上３５ｎｍ以下である
    　ことを特徴とする請求項１または２に記載の電極。
  4. 　前記Ｔｉ層の膜厚と前記Ｐｔ層の膜厚との合計は７０ｎｍ以下である
    　ことを特徴とする請求項１～３のいずれか１項に記載の電極。
  5. 　前記Ｐｔ層の膜厚は３０ｎｍ以上である
    　ことを特徴とする請求項１～４のいずれか１項に記載の電極。
  6. 　前記Ｐｔ層の膜厚は、前記Ｔｉ層の膜厚に対して０．７倍以上１倍以下である
    　ことを特徴とする請求項１～５のいずれか１項に記載の電極。
  7. 　前記Ｐｔ層の上層にＡｕ層が積層されている
    　ことを特徴とする請求項１～６のいずれか１項に記載の電極。
  8. 　ｎ型半導体層、活性層、およびｐ型半導体層が順次積層され、レーザ光を出射可能に構成された半導体レーザ素子であって、
    　前記ｐ型半導体層の表面に、請求項１～７のいずれか１項に記載の電極が設けられている
    　ことを特徴とする半導体レーザ素子。
  9. 　前記ｐ型半導体層がＩＩＩ－Ｖ族化合物半導体層である
    　ことを特徴とする請求項８に記載の半導体レーザ素子。
  10. 　前記ｐ型半導体層がＧａＡｓ層である
    　ことを特徴とする請求項８または９に記載の半導体レーザ素子。
  11. 　前記ｐ型半導体層におけるｐ型不純物濃度が、１×１０19ｃｍ-3以上である
    　ことを特徴とする請求項８～１０のいずれか１項に記載の半導体レーザ素子。
  12. 　前記半導体レーザ素子における駆動方法が連続波動作である
    　ことを特徴とする請求項８～１１のいずれか１項に記載の半導体レーザ素子。
  13. 　ストライプ幅が１００μｍ以上である
    　ことを特徴とする請求項８～１２のいずれか１項に記載の半導体レーザ素子。
  14. 　請求項８～１３のいずれか１項に記載の半導体レーザ素子と、
    　前記半導体レーザ素子をジャンクションダウンの状態で固定するマウントと、を備える
    　ことを特徴とするチップオンサブマウント。
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