WO2020231241A1 - 화소 및 화소의 구동 방법 - Google Patents

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    • G09G3/3266—Details of drivers for scan electrodes

Definitions

  • the present invention relates to a pixel and a method of driving the pixel.
  • Each pixel of the display device may include at least one light emitting diode.
  • Light-emitting diodes may deteriorate as the usage period increases. The deteriorated light-emitting diode may require more driving current to exhibit the same luminance.
  • a technical problem to be solved is to provide a pixel capable of self-compensating for deterioration of a light emitting diode and a method of driving the pixel.
  • a technical problem to be solved is to provide a pixel and a method of driving a pixel capable of reducing leakage current, improving black expression, enabling low-frequency driving, and reducing power consumption.
  • a pixel includes: a light emitting diode having an anode connected to a first node; A first capacitor having a first electrode connected to the first node and a second electrode connected to a second node; A first transistor having a gate electrode connected to the second node, a first electrode connected to a third node, and a second electrode connected to a fourth node; And a second transistor having a gate electrode connected to a first scan line, a first electrode connected to a data line, and a second electrode connected to the third node.
  • the pixel may further include a third transistor having a gate electrode connected to a second scan line, a first electrode connected to an initialization line, and a second electrode connected to the first node.
  • the pixel may further include a fourth transistor having a gate electrode connected to the emission line, a first electrode connected to the fourth node, and a second electrode connected to the first node.
  • the pixel may further include a fifth transistor having a gate electrode connected to the emission line, a first electrode connected to a first power line, and a second electrode connected to the third node.
  • the pixel may further include a sixth transistor having a gate electrode connected to a third scan line, a first electrode connected to the fourth node, and a second electrode connected to the initialization line.
  • the pixel may include a seventh transistor having a gate electrode connected to the first scan line, a first electrode connected to the second node, and a second electrode connected to the fourth node.
  • the pixel may further include a second capacitor having a first electrode connected to the first power line and a second electrode connected to the second node.
  • the pixel may further include an eighth transistor having a gate electrode connected to the third scan line, a first electrode connected to the second node, and a second electrode connected to the fourth node.
  • the pixel may include a seventh transistor having a gate electrode connected to the first scan line, including a first electrode, and a second electrode connected to the fourth node; And an eighth transistor having a gate electrode connected to the first scan line, a first electrode connected to the first electrode of the seventh transistor, and a second electrode connected to the second node.
  • the pixel may further include a second capacitor having a first electrode connected to the first power line and a second electrode connected to the second node.
  • the pixel may further include a sixth transistor having a gate electrode connected to the first scan line, a first electrode connected to the initialization line, and a second electrode connected to the fourth node.
  • the pixel may include a seventh transistor having a gate electrode connected to the first scan line, a first electrode connected to the second node, and a second electrode connected to the initialization line; And an eighth transistor having a gate electrode connected to the third scan line, a first electrode connected to the second node, and a second electrode connected to the initialization line.
  • the pixel includes: a sixth transistor having a gate electrode connected to a third scan line, including a first electrode, and a second electrode connected to the initialization line; A seventh transistor having a gate electrode connected to the first scan line, a first electrode connected to the second node, and a second electrode connected to the first electrode of the sixth transistor; And an eighth transistor having a gate electrode connected to the first scan line, a first electrode connected to the first electrode of the sixth transistor, and a second electrode connected to the fourth node.
  • the pixel may further include a second capacitor having a first electrode connected to the first power line and a second electrode connected to the second node.
  • a method of driving a pixel may include: a light emitting diode having an anode connected to a first node; A first capacitor having a first electrode connected to the first node and a second electrode connected to a second node; A first transistor having a gate electrode connected to the second node, a first electrode connected to a third node, and a second electrode connected to a fourth node; And a second transistor having a gate electrode connected to a first scan line, a first electrode connected to a data line, and a second electrode connected to the third node, wherein the driving method comprises: initializing the second node Connecting to a line and turning on the second transistor; Separating the second node from the initialization line while maintaining the turn-on state of the second transistor; Turning off the second transistor; And connecting the first node to the initialization line while the second transistor maintains the turn-off state.
  • the pixel further includes: a third transistor having a gate electrode connected to a second scan line, a first electrode connected to the initialization line, and a second electrode connected to the first node, and the first node In the step of connecting to the initialization line, the third transistor may be turned on.
  • the pixel includes: a fourth transistor having a gate electrode connected to the emission line, a first electrode connected to the fourth node, and a second electrode connected to the first node; And a fifth transistor having a gate electrode connected to the light emitting line, a first electrode connected to a first power line, and a second electrode connected to the third node, wherein the driving method comprises: the third transistor Turning off the power; And turning on the fourth transistor and the fifth transistor while maintaining the turn-off of the third transistor.
  • a method of driving a pixel may include: a light emitting diode having an anode connected to a first node; A first capacitor having a first electrode connected to the first node and a second electrode connected to a second node; A first transistor having a gate electrode connected to the second node, a first electrode connected to a third node, and a second electrode connected to a fourth node; And a second transistor having a gate electrode connected to a first scan line, a first electrode connected to a data line, and a second electrode connected to the third node, wherein the driving method comprises: turning of the second transistor -Connecting the second node to an initialization line while maintaining the off state; Separating the second node from the initialization line; Turning on the second transistor while the second node is separated from the initialization line; Turning off the second transistor; And connecting the first node to the initialization line while the second transistor maintains the turn-off state.
  • the pixel further includes: a third transistor having a gate electrode connected to a second scan line, a first electrode connected to the initialization line, and a second electrode connected to the first node, and the first node In the step of connecting to the initialization line, the third transistor may be turned on.
  • the pixel includes: a fourth transistor having a gate electrode connected to the emission line, a first electrode connected to the fourth node, and a second electrode connected to the first node; And a fifth transistor having a gate electrode connected to the light emitting line, a first electrode connected to a first power line, and a second electrode connected to the third node, wherein the driving method comprises: the third transistor Turning off the power; And turning on the fourth transistor and the fifth transistor while maintaining the turn-off of the third transistor.
  • the pixel and the method of driving the pixel according to the present invention can compensate for deterioration of the light emitting diode by itself.
  • the pixel and the pixel driving method according to the present invention can improve black expression, enable low frequency driving, and reduce power consumption by reducing leakage current.
  • FIG. 1 is a diagram for describing a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a scan driver according to an embodiment of the present invention.
  • FIG. 3 is a diagram for describing a pixel according to a first exemplary embodiment of the present invention.
  • 4 to 11 are diagrams for explaining an exemplary driving method of the pixel of FIG. 2.
  • FIG. 12 is a diagram for describing a pixel according to a second embodiment of the present invention.
  • FIG. 13 is a diagram for describing a pixel according to a third exemplary embodiment of the present invention.
  • FIG. 14 is a diagram for describing a pixel according to a fourth exemplary embodiment of the present invention.
  • 15 is a view for explaining a driving method according to another embodiment of the present invention.
  • 16 is a diagram for describing a pixel according to a fifth exemplary embodiment of the present invention.
  • FIG. 17 is a diagram illustrating a pixel according to a sixth embodiment of the present invention.
  • FIG. 18 is a diagram for describing a pixel according to a seventh embodiment of the present invention.
  • FIG. 19 is a diagram for describing a pixel according to an eighth embodiment of the present invention.
  • FIG. 20 is a diagram for describing a pixel according to a ninth embodiment of the present invention.
  • 21 is a diagram for describing a pixel according to a tenth embodiment of the present invention.
  • FIG. 1 is a diagram illustrating a display device according to an exemplary embodiment of the present invention
  • FIG. 2 is a diagram illustrating a scan driver according to an exemplary embodiment of the present invention.
  • a display device 10 includes a timing controller 11, a data driver 12, a scan driver 13, a light emitting driver 14, and a pixel portion 15. It may include.
  • the timing controller 11 may receive grayscale values and control signals for an image frame from an external processor.
  • the timing controller 11 may render grayscale values to correspond to a specification of the display device 10.
  • the external processor may provide a red gradation value, a green gradation value, and a blue gradation value for each unit dot.
  • the pixels may not correspond to each gray scale value one to one. In this case, rendering of grayscale values is required.
  • rendering of the gray level values may not be necessary. Rendered or unrendered grayscale values may be provided to the data driver 12.
  • the timing controller 11 may provide control signals suitable for respective specifications to the data driver 12, the scan driver 13, and the light emitting driver 14 to display an image frame.
  • the data driver 12 may generate data voltages to be provided to the data lines D1, D2, D3, and Dn by using grayscale values and control signals. For example, the data driver 12 may sample grayscale values using a clock signal and apply data voltages corresponding to the grayscale values to the data lines D1 to Dn in units of pixel rows. n may be an integer greater than 0.
  • the scan driver 13 may receive a clock signal, a scan start signal, and the like from the timing controller 11 and generate scan signals to be provided to the scan lines S1, S2, S3, and Sm. m may be an integer greater than 0.
  • the scan lines S1 to Sm include first scan lines GW1, GW2, and GWm, second scan lines GB1, GB2, GBm, and third scan lines GI1. , GI2, GIm).
  • the scan driver 13 includes a first scan driver 131 for sequentially supplying first scan signals having a turn-on level pulse to the first scan lines GW1, GW2, GWm,
  • a second scan driver 132 for sequentially supplying second scan signals having a turn-on level pulse to the second scan lines GB1, GB2, and GBm, and third scan lines GI1, GI2, and GIm ) May include a third scan driver 133 for sequentially supplying third scan signals having a turn-on level pulse.
  • Each of the first to third scan drivers 131, 132, and 133 may include scan stage circuits configured in the form of shift registers.
  • Each of the first to third scan drivers 131, 132, 133 generates scan signals in a manner that sequentially transfers a scan start signal in the form of a turn-on level pulse to the next scan stage circuit under control of a clock signal. can do.
  • the first to third scan drivers 131, 132, and 133 may be implemented integrally according to a method of driving a pixel.
  • the second scan driver 132 and the third scan driver 133 may be implemented integrally.
  • the first to third scan drivers 131, 132, 133 It can be implemented integrally.
  • the light emission driver 14 may receive a clock signal, a light emission stop signal, and the like from the timing controller 11 to generate light emission signals to be provided to the light emission lines E1, E2, E3, and Eo.
  • the light emitting driver 14 may sequentially provide light emitting signals having a turn-off level pulse to the light emitting lines E1 to Eo.
  • each light emitting stage circuit of the light emitting driver 14 may be configured in the form of a shift register, and according to the control of a clock signal, a light emission stop signal in the form of a turn-off level pulse is sequentially transmitted to the next light emitting stage circuit.
  • Light emission signals can be generated in such a way. o can be an integer greater than 0.
  • the pixel portion 15 includes pixels.
  • Each pixel PXij may be connected to a corresponding data line, a scan line, and an emission line. Also, the pixels PXij may be connected to a common first power line and a second power line. i and j can be natural numbers.
  • the pixel PXij may mean a pixel in which the scan transistor is connected to the i-th scan line and the j-th data line.
  • FIG. 3 is a diagram for describing a pixel according to a first exemplary embodiment of the present invention.
  • a pixel PXija according to the first embodiment of the present invention includes transistors T1a to T7a, capacitors C1a and C2a, and a light emitting diode LDa.
  • the transistors are shown as P-type transistors (eg, PMOS), but those skilled in the art may configure a pixel circuit that performs the same function as an N-type transistor (eg, NMOS). Also, those skilled in the art may configure a pixel circuit having the same function by combining a P-type transistor and an N-type transistor.
  • P-type transistors eg, PMOS
  • N-type transistor e.g, NMOS
  • those skilled in the art may configure a pixel circuit having the same function by combining a P-type transistor and an N-type transistor.
  • the transistors are composed of P-type transistors.
  • an anode may be connected to the first node N1a, and a cathode may be connected to a second power line ELVSSL.
  • the light emitting diode LDa may be composed of an organic light emitting diode, an inorganic light emitting diode, a quantum dot light emitting diode, or the like.
  • the pixel PXija is illustrated to include one light emitting diode LDa, but in another embodiment, the pixel PXija may include two or more light emitting diodes LDa. Two or more light emitting diodes LDa may be connected to each other in parallel or may be connected in series. In the following embodiments, it is assumed that a pixel includes one light emitting diode.
  • a first electrode may be connected to the first node N1a, and a second electrode may be connected to the second node N2a.
  • the first transistor T1a may have a gate electrode connected to the second node N2a, a first electrode connected to the third node N3a, and a second electrode connected to the fourth node N4a.
  • the first transistor T1a may be referred to as a driving transistor.
  • the second transistor T2a may have a gate electrode connected to the first scan line GWi, a first electrode connected to the data line Dj, and a second electrode connected to the third node N3a.
  • the second transistor T2a may be referred to as a scan transistor or a switching transistor.
  • the third transistor T3a may have a gate electrode connected to the second scan line GBi, a first electrode connected to the initialization line INTL, and a second electrode connected to the first node N1a.
  • the third transistor T3a may be referred to as an anode initialization transistor.
  • a gate electrode may be connected to the emission line Ei, a first electrode may be connected to the fourth node N4a, and a second electrode may be connected to the first node N1a.
  • the fourth transistor T4a may be referred to as an emission transistor.
  • the fifth transistor T5a may have a gate electrode connected to the light emitting line Ei, a first electrode connected to the first power line ELVDDL, and a second electrode connected to the third node N3a.
  • the fifth transistor T5a may be referred to as a light emitting transistor.
  • the light emitting lines Ei connected to the gate electrodes of the fourth transistor T4a and the fifth transistor T5a are illustrated to be identical to each other, but different light emitting lines may be used for the fourth transistor T4a and the fifth transistor T5a. It may be connected to the gate electrodes of the fifth transistor T5a.
  • the sixth transistor T6a may have a gate electrode connected to the third scan line Gii, a first electrode connected to the fourth node N4a, and a second electrode connected to the initialization line INTL.
  • the sixth transistor T6a may be referred to as a gate initialization transistor.
  • the seventh transistor T7a may have a gate electrode connected to the first scan line GWi, a first electrode connected to the second node N2a, and a second electrode connected to the fourth node N4a.
  • the seventh transistor T7a may be referred to as a diode connection transistor.
  • a first electrode may be connected to the first power line ELVDDL, and a second electrode may be connected to the second node N2a.
  • a first power voltage may be applied to the first power line ELVDDL.
  • a second power voltage may be applied to the second power line ELVSSL.
  • the magnitude of the first power voltage and the magnitude of the second power voltage may vary depending on the driving method. For example, in the light emission period of the pixel PXija (P14 of FIG. 10 ), the magnitude of the first power voltage may be greater than the magnitude of the second power voltage.
  • a redundant description of the magnitudes of the first power voltage and the second power voltage will be omitted.
  • An initialization voltage may be applied to the initialization line INTL.
  • the size of the initialization voltage may vary depending on the driving method. For example, the magnitude of the initialization voltage in the gate initialization period (P11 of FIG. 4) of the pixel PXija is the first transistor T1a during at least a partial period of the threshold voltage compensation period (P12 of FIG. 6) of the pixel PXija. ) Can be small enough to be in a turn-on state.
  • the size of the initialization voltage is the data voltage DTij supplied to the threshold voltage compensation period (P12 of FIG. 6) of the pixel PXija (FIG. 6). Reference).
  • the size of the initialization voltage may be less than the size of the second power voltage.
  • the initialization voltage may be greater than the second power supply voltage, but at this time, the initialization voltage is the sum of the emission threshold voltage of the light emitting diode LDa and the second power supply voltage. It can be smaller than one.
  • redundant description of the initialization voltage will be omitted.
  • 4 to 11 are diagrams for explaining an exemplary driving method of the pixel of FIG. 2.
  • a first scan signal having a turn-on level (eg, a logic low level) is applied to the first scan line GWi. Can be.
  • a third scan signal having a turn-on level may be applied to the third scan line Gii.
  • a second scan signal having a turn-off level (eg, a logic high level) may be applied to the second scan line GBi.
  • a turn-off level may be applied to the emission line Ei.
  • the data voltage DT(i-1)j for the previous pixel row may be applied to the data line Dj.
  • the previous pixel row refers to i to the gate electrode of the scan transistor. - May mean pixels to which the first first scan line is connected.
  • the transistors T1a, T2a, T6a, and T7a may be in a turn-on state, and the transistors T3a, T4a, and T5a may be in a turn-off state.
  • the data line Dj may be connected to the second node N2a through the transistors T2a, T1a, and T7a. Further, the initialization line INTL may be connected to the second node N2a through the transistors T6a and T7a. At this time, due to a difference in load between the data line Dj and the initialization line INTL, the voltage of the second node N2a may become the initialization voltage.
  • the first period P11 may be referred to as a gate initialization period.
  • a first scan signal having a turn-on level may be applied to the first scan line GWi.
  • a third scan signal having a turn-off level may be applied to the third scan line Gii.
  • a second scan signal having a turn-off level may be applied to the second scan line GBi.
  • a light emission signal of a turn-off level may be applied to the light emission line Ei.
  • the data voltage DTij for the pixel PXija may be applied to the data line Dj.
  • the transistors T1a, T2a, and T7a may be in a turn-on state, and the transistors T3a, T4a, T5a, and T6a may be in a turn-off state.
  • the data line Dj may be connected to the second node N2a through the transistors T2a, T1a, and T7a. Accordingly, the voltage of the second node N2a may be a compensation voltage in which the threshold voltage of the first transistor T1a is reduced from the data voltage DTij (see Equation 1).
  • VN2a is the voltage of the second node N2a
  • DTij is the data voltage DTij
  • Vtrth is the threshold voltage of the first transistor T1a.
  • threshold voltages of the first transistors T1a of the pixels PXija may be different from each other.
  • the second period P12 may be referred to as a threshold voltage compensation period.
  • the voltage of the first node N1a may be as follows (see Equation 2).
  • VN1a is the voltage of the first node N1a
  • ELVSS is the voltage of the second power line ELVSSL
  • Vldth is the emission threshold voltage of the light emitting diode LDa.
  • the light emitting diode LDa is in a non-emission state because it is not supplied with a driving current, but the emission threshold voltage is charged due to the driving current supplied from the previous frame.
  • the emission threshold voltages of the light emitting diodes LDa of the pixels PXija may be different from each other.
  • the light emitting diode LDa may emit light after the emission threshold voltage is charged.
  • a first scan signal having a turn-off level may be applied to the first scan line GWi.
  • a third scan signal having a turn-off level may be applied to the third scan line Gii.
  • a second scan signal having a turn-on level may be applied to the second scan line GBi.
  • a light emission signal of a turn-off level may be applied to the light emission line Ei.
  • the data voltage DT(i+1)j for the next pixel row may be applied to the data line Dj.
  • the next pixel row may mean pixels to which the i+1 th first scan line is connected to the gate electrode of the scan transistor.
  • the transistors T1a and T3a may be in a turn-on state, and the transistors T2a, T4a, T5a, T6a, and T7a may be in a turn-off state.
  • the voltage of the first node N1a becomes the initialization voltage.
  • the initializing voltage is the same as the second power supply voltage
  • the voltage charged in the light emitting diode LDa is initialized to 0V.
  • the light emitting diode LDa may be pre-charged with a constant voltage.
  • a reverse bias voltage is applied to the light emitting diode LDa, thereby extending the life of the light emitting diode LDa.
  • the third period P13 may be referred to as an anode initialization period.
  • dVN1a is the voltage fluctuation amount of the first node N1a
  • VINT is the initialization voltage of the initialization line INTL
  • ELVSS is the voltage of the second power line ELVSSL
  • Vldth is the emission threshold of the light emitting diode LDa. Voltage.
  • the voltage of the second node N2a is varied based on the voltage fluctuation amount of the first node N1a and the capacity ratio of the first capacitor C1a and the second capacitor C2a (see Equation 4).
  • dVN2a is the voltage fluctuation amount of the second node N2a
  • CC1a is the capacity of the first capacitor C1a
  • CC2a is the capacity of the second capacitor C2a
  • dVN1a is the voltage fluctuation amount of the first node N1a to be.
  • the voltage of the second node N2a can be expressed by Equation 5 below.
  • VN2a is the voltage of the second node N2a
  • DTij is the data voltage DTij
  • Vtrth is the threshold voltage of the first transistor T1a
  • dVN2a is the voltage fluctuation amount of the second node N2a.
  • a first scan signal having a turn-off level may be applied to the first scan line GWi.
  • a third scan signal having a turn-off level may be applied to the third scan line Gii.
  • a second scan signal having a turn-off level may be applied to the second scan line GBi.
  • a light emission signal of a turn-on level may be applied to the light emission line Ei.
  • the transistors T1a, T4a, and T5a may be in a turn-on state, and the transistors T2a, T3a, T6a, and T7a may be in a turn-off state.
  • the light emitting diode LDa may emit light according to the driving current.
  • the fourth period P14 may be referred to as a light emission period.
  • the magnitude of the driving current may be determined according to a voltage difference between the second node N2a and the third node N3a.
  • the voltage of the third node N3a may be substantially the same as the first power voltage.
  • Ids is the driving current flowing between the drain electrode and the source electrode of the first transistor T1a, up is the mobility of the first transistor T1a, and Cox is the channel of the first transistor T1a, Is the capacitance formed by the insulating layer and the gate electrode, W is the width of the channel of the first transistor T1a, L is the length of the channel of the first transistor T1a, ELVDD is the first power supply voltage, and VN2a is The voltage of the second node N2a and Vtrth is the threshold voltage of the first transistor T1a.
  • Equation 6 may be summarized as in Equation 7 below.
  • the emission threshold voltage Vldth increases. That is, in order for the light emitting diode LDa after deterioration to emit light with the same luminance as before deterioration, a larger driving current is required than before deterioration.
  • the driving current Ids increases as Vldth increases. If necessary, the amount of increase in the driving current Ids can be adjusted by adjusting the capacity ratio of the first capacitor C1a and the second capacitor C2a according to the pixel PXij. Accordingly, according to the present exemplary embodiment, deterioration of the light emitting diode LDa can be compensated by the pixel itself.
  • the pixel PXija has the advantage of effectively reducing the first leakage current while maintaining the same number of transistors as the conventional 7T1C pixel.
  • the leakage current is reduced, it is possible to improve black expression, enable low-frequency driving, and reduce power consumption.
  • FIG. 12 is a diagram for describing a pixel according to a second embodiment of the present invention.
  • the pixel PXijb includes transistors T1b, T2b, T3b, T4b, T5b, T6b, T7b, T8b, capacitors C1b, C2b, and light emission. It includes a diode LDb.
  • the pixel PXijb has substantially the same other components except for the seventh transistor T7b and the eighth transistor T8b, and thus redundant descriptions are omitted.
  • the seventh transistor T7b may have a gate electrode connected to the first scan line GWi, a first electrode, and a second electrode connected to the fourth node N4b.
  • the gate electrode is connected to the first scan line GWi, the first electrode is connected to the first electrode of the seventh transistor T7b, and the second electrode is connected to the second node N2b. Can be connected.
  • FIG. 13 is a diagram for describing a pixel according to a third exemplary embodiment of the present invention.
  • the pixel PXijc includes transistors T1c, T2c, T3c, T4c, T5c, T6c, T7c, T8c, capacitors C1c, C2c, and light emission. Includes a diode LDc.
  • the pixel PXijc has substantially the same configuration except for the sixth transistor T6c, the seventh transistor T7c, and the eighth transistor T8c. Description is omitted.
  • the sixth transistor T6c may have a gate electrode connected to the third scan line Gii, a first electrode, and a second electrode connected to the initialization line INTL.
  • the seventh transistor T7c has a gate electrode connected to the first scan line GWi, a first electrode connected to the second node N2c, and a second electrode connected to the first electrode of the sixth transistor T6c. Can be connected.
  • the gate electrode is connected to the first scan line GWi, the first electrode is connected to the first electrode of the sixth transistor T6c, and the second electrode is connected to the fourth node N4c. Can be connected.
  • the second leakage current path is effectively It has the advantage of being able to block it.
  • FIG. 14 is a diagram for explaining a pixel according to a fourth embodiment of the present invention
  • FIG. 15 is a diagram for explaining a driving method according to another embodiment of the present invention.
  • a pixel PXijd according to a fourth embodiment of the present invention includes transistors T1d, T2d, T3d, T4d, T5d, T6d, T7d, T8d, capacitors C1d and C2d, and light emission. It includes a diode LDd.
  • the pixel PXijd has substantially the same components except for the eighth transistor T8d, and thus, a duplicate description is omitted.
  • the eighth transistor T8d may have a gate electrode connected to the third scan line Gii, a first electrode connected to the second node N2d, and a second electrode connected to the fourth node N4d.
  • the pixel PXijd may be driven according to the driving method of FIG. 15.
  • pulses of the turn-on level of the first to third scan signals may have the same length and different phases. Accordingly, as described above, since the first to third scan drivers 131, 132, and 133 may be integrally implemented, an area occupied by the scan driver 13 and construction cost can be reduced.
  • the driving method of FIG. 15 is substantially the same as the driving method of FIGS. 4 to 11, except that the first scan signal applied to the first scan line GWi is at a turn-off level in the first period P21. Do. Therefore, a redundant description of the driving method of FIG. 15 will be omitted.
  • the pixel PXijd may be driven according to the driving method of FIGS. 4 to 11 described above.
  • 16 is a diagram for describing a pixel according to a fifth exemplary embodiment of the present invention.
  • the pixel PXije according to the fifth embodiment of the present invention includes transistors T1e, T2e, T3e, T4e, T5e, T6e, T7e, T8e, a first capacitor C1e, and a light emitting diode. (LDe).
  • the pixel PXije is substantially the same as the pixel PXija of FIG. 3 except for the configuration of the seventh transistor T7e, the eighth transistor T8e, and the capacitor, and thus, a duplicate description will be omitted. .
  • the seventh transistor T7e may have a gate electrode connected to the first scan line GWi, a first electrode, and a second electrode connected to the fourth node N4e.
  • the gate electrode is connected to the first scan line GWi, the first electrode is connected to the first electrode of the seventh transistor T7e, and the second electrode is connected to the second node N2e. Can be connected.
  • the first leakage current path can be effectively blocked. There is an advantage that there is.
  • the pixel PXije does not include a second capacitor.
  • the first capacitor C1e performs a voltage maintenance function of the second node N2e. Accordingly, since the pixel PXije can remove one capacitor, the occupied area of the pixel PXije can be reduced compared to other embodiments.
  • FIG. 17 is a diagram illustrating a pixel according to a sixth embodiment of the present invention.
  • the pixel PXijf includes transistors T1f, T2f, T3f, T4f, T5f, T6f, T7f, T8f, a first capacitor C1f, and a light emitting diode. (LDf).
  • the pixel PXijf has substantially the same configuration as the pixel PXija of FIG. 3 except for the configuration of the sixth transistor T6f, the seventh transistor T7f, the eighth transistor T8f, and the capacitor. , Redundant description is omitted.
  • the sixth transistor T6f may have a gate electrode connected to the first scan line GWi, a first electrode connected to the initialization line INTL, and a second electrode connected to the fourth node N4f.
  • the seventh transistor T7f may have a gate electrode connected to the first scan line GWi, a first electrode connected to the second node N2f, and a second electrode connected to the initialization line INTL.
  • the eighth transistor T8f may have a gate electrode connected to the third scan line Gii, a first electrode connected to the second node N2f, and a second electrode connected to the initialization line INTL.
  • the second leakage current path It has the advantage of being able to block effectively.
  • the pixel PXijf does not include a second capacitor.
  • the first capacitor C1f performs a voltage maintenance function of the second node N2f. Accordingly, the pixel PXijf can remove one capacitor, thereby reducing the occupied area of the pixel pixel PXijf compared to other embodiments.
  • the pixel PXijf may be driven according to the driving method of FIG. 15.
  • pulses of the turn-on level of the first to third scan signals may have the same length and different phases. Accordingly, as described above, since the first to third scan drivers 131, 132, and 133 may be integrally implemented, an area occupied by the scan driver 13 and construction cost can be reduced.
  • FIG. 18 is a diagram for describing a pixel according to a seventh embodiment of the present invention.
  • the pixel PXija' of FIG. 18 is a type in which the second capacitor C2a is excluded from the pixel PXija of FIG. 3.
  • the first capacitor C1a performs a voltage maintenance function of the second node N2a. Accordingly, the pixel PXija' can remove one capacitor, thereby reducing the occupied area of the pixel PXija' compared to other embodiments.
  • FIG. 19 is a diagram for describing a pixel according to an eighth embodiment of the present invention.
  • the pixel PXijc' of FIG. 19 is a type in which the second capacitor C2c is excluded from the pixel PXijc of FIG. 13.
  • the pixel PXijc' Even if the pixel PXijc' does not include the second capacitor, the first capacitor C1c performs a voltage maintenance function of the second node N2c. Accordingly, the pixel PXijc' can remove one capacitor, thereby reducing the occupied area of the pixel PXijc' compared to other embodiments.
  • FIG. 20 is a diagram for describing a pixel according to a ninth embodiment of the present invention.
  • the second capacitor C2d is excluded from the pixel PXijd of FIG. 14.
  • the first capacitor C1d performs a voltage maintaining function of the second node N2d. Accordingly, the pixel PXijd' can remove one capacitor, thereby reducing the occupied area of the pixel PXijd' compared to other embodiments.
  • 21 is a diagram for describing a pixel according to a tenth embodiment of the present invention.
  • the pixel PXijf' of FIG. 21 is a type in which the second capacitor C2f' is added from the pixel PXijf of FIG. 17.
  • the compensation voltage of the second node N2f recorded in the threshold voltage compensation period can be more robustly maintained (without distortion) than when only the first capacitor C1f is present. There is an advantage.

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Abstract

본 발명의 화소는, 애노드가 제1 노드에 연결된 발광 다이오드; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터; 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및 게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함한다.

Description

화소 및 화소의 구동 방법
본 발명은 화소 및 화소의 구동 방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치의 각 화소는 적어도 하나의 발광 다이오드를 포함할 수 있다. 발광 다이오드는 사용 기간이 증가함에 따라 열화될 수 있다. 열화된 발광 다이오드는 동일한 휘도를 발휘하기 위하여 더 많은 구동 전류를 필요로 할 수 있다.
해결하고자 하는 기술적 과제는, 발광 다이오드의 열화를 자체적으로 보상할 수 있는 화소 및 화소의 구동 방법을 제공하는 데 있다.
또한, 해결하고자 하는 기술적 과제는, 누설 전류를 감소시킴으로써, 블랙 표현을 개선하고, 저주파 구동을 가능하게 하며, 소비 전력을 감소시킬 수 있는 화소 및 화소의 구동 방법을 제공하는 데 있다.
본 발명의 한 실시예에 따른 화소는, 애노드가 제1 노드에 연결된 발광 다이오드; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터; 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및 게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함한다.
상기 화소는, 게이트 전극이 제2 주사 라인에 연결되고, 제1 전극이 초기화 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제3 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 발광 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제4 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 상기 발광 라인에 연결되고, 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제5 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 제3 주사 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 초기화 라인에 연결된 제6 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제7 트랜지스터를 포함할 수 있다.
상기 화소는, 제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 노드에 연결된 제2 커패시터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 상기 제3 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제8 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극을 포함하고, 제2 전극이 상기 제4 노드에 연결된 제7 트랜지스터; 및 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제7 트랜지스터의 제1 전극과 연결되고, 제2 전극이 상기 제2 노드에 연결된 제8 트랜지스터를 더 포함할 수 있다.
상기 화소는, 제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 노드에 연결된 제2 커패시터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 초기화 라인에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제6 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 초기화 라인에 연결된 제7 트랜지스터; 및 게이트 전극이 상기 제3 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 초기화 라인에 연결된 제8 트랜지스터를 더 포함할 수 있다.
상기 화소는, 게이트 전극이 제3 주사 라인에 연결되고, 제1 전극을 포함하고, 제2 전극이 상기 초기화 라인에 연결된 제6 트랜지스터; 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제6 트랜지스터의 제1 전극과 연결된 제7 트랜지스터; 및 게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제6 트랜지스터의 제1 전극과 연결되고, 제2 전극이 상기 제4 노드에 연결된 제8 트랜지스터를 더 포함할 수 있다.
상기 화소는, 제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 노드에 연결된 제2 커패시터를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 화소의 구동 방법은, 화소의 구동 방법에 있어서, 상기 화소는: 애노드가 제1 노드에 연결된 발광 다이오드; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터; 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및 게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함하고, 상기 구동 방법은: 상기 제2 노드를 초기화 라인과 연결시키고, 상기 제2 트랜지스터를 턴-온시키는 단계; 상기 제2 트랜지스터의 턴-온 상태를 유지한 상태에서, 상기 제2 노드를 상기 초기화 라인과 분리시키는 단계; 상기 제2 트랜지스터를 턴-오프시키는 단계; 및 상기 제2 트랜지스터가 턴-오프 상태를 유지한 상태에서, 상기 제1 노드를 상기 초기화 라인과 연결시키는 단계를 포함한다.
상기 화소는: 게이트 전극이 제2 주사 라인에 연결되고, 제1 전극이 상기 초기화 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제3 트랜지스터를 더 포함하고, 상기 제1 노드를 상기 초기화 라인과 연결시키는 단계에서, 상기 제3 트랜지스터를 턴-온시킬 수 있다.
상기 화소는: 게이트 전극이 발광 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제4 트랜지스터; 및 게이트 전극이 상기 발광 라인에 연결되고, 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제5 트랜지스터를 더 포함하고, 상기 구동 방법은: 상기 제3 트랜지스터를 턴-오프시키는 단계; 및 상기 제3 트랜지스터의 턴-오프를 유지한 상태에서, 상기 제4 트랜지스터 및 상기 제5 트랜지스터를 턴-온시키는 단계를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 화소의 구동 방법은, 화소의 구동 방법에 있어서, 상기 화소는: 애노드가 제1 노드에 연결된 발광 다이오드; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터; 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및 게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함하고, 상기 구동 방법은: 상기 제2 트랜지스터의 턴-오프 상태를 유지한 상태에서, 상기 제2 노드를 초기화 라인과 연결시키는 단계; 상기 제2 노드를 상기 초기화 라인과 분리시키는 단계; 상기 제2 노드가 상기 초기화 라인과 분리된 상태에서, 상기 제2 트랜지스터를 턴-온시키는 단계; 상기 제2 트랜지스터를 턴-오프시키는 단계; 및 상기 제2 트랜지스터가 턴-오프 상태를 유지한 상태에서, 상기 제1 노드를 상기 초기화 라인과 연결시키는 단계를 포함한다.
상기 화소는: 게이트 전극이 제2 주사 라인에 연결되고, 제1 전극이 상기 초기화 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제3 트랜지스터를 더 포함하고, 상기 제1 노드를 상기 초기화 라인과 연결시키는 단계에서, 상기 제3 트랜지스터를 턴-온시킬 수 있다.
상기 화소는: 게이트 전극이 발광 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제4 트랜지스터; 및 게이트 전극이 상기 발광 라인에 연결되고, 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제5 트랜지스터를 더 포함하고, 상기 구동 방법은: 상기 제3 트랜지스터를 턴-오프시키는 단계; 및 상기 제3 트랜지스터의 턴-오프를 유지한 상태에서, 상기 제4 트랜지스터 및 상기 제5 트랜지스터를 턴-온시키는 단계를 더 포함할 수 있다.
본 발명에 따른 화소 및 화소의 구동 방법은 발광 다이오드의 열화를 자체적으로 보상할 수 있다.
또한, 본 발명에 따른 화소 및 화소의 구동 방법은 누설 전류를 감소시킴으로써, 블랙 표현을 개선하고, 저주파 구동을 가능하게 하며, 소비 전력을 감소시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 3은 본 발명의 제1 실시예에 따른 화소를 설명하기 위한 도면이다.
도 4 내지 도 11은 도 2의 화소의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 제2 실시예에 따른 화소를 설명하기 위한 도면이다.
도 13은 본 발명의 제3 실시예에 따른 화소를 설명하기 위한 도면이다.
도 14는 본 발명의 제4 실시예에 따른 화소를 설명하기 위한 도면이다.
도 15는 본 발명의 다른 실시예에 따른 구동 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 제5 실시예에 따른 화소를 설명하기 위한 도면이다.
도 17은 본 발명의 제6 실시예에 따른 화소를 설명하기 위한 도면이다.
도 18은 본 발명의 제7 실시예에 따른 화소를 설명하기 위한 도면이다.
도 19는 본 발명의 제8 실시예에 따른 화소를 설명하기 위한 도면이다.
도 20은 본 발명의 제9 실시예에 따른 화소를 설명하기 위한 도면이다.
도 21은 본 발명의 제10 실시예에 따른 화소를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이고, 도 2는 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치(10)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 발광 구동부(14), 및 화소부(15)를 포함할 수 있다.
타이밍 제어부(11)는 외부 프로세서로부터 영상 프레임에 대한 계조 값들 및 제어 신호들을 수신할 수 있다. 타이밍 제어부(11)는 표시 장치(10)의 사양(specification)에 대응하도록 계조 값들을 렌더링(rendering)할 수 있다. 예를 들어, 외부 프로세서는 각각의 단위 도트(unit dot)에 대해서 적색 계조 값, 녹색 계조 값, 청색 계조 값을 제공할 수 있다. 하지만, 예를 들어, 화소부(15)가 펜타일(pentile) 구조인 경우, 인접한 단위 도트끼리 화소를 공유하므로, 각각의 계조 값에 화소가 1대 1 대응하지 않을 수 있다. 이러한 경우, 계조 값들의 렌더링이 필요하다. 각각의 계조 값에 화소가 1대 1 대응하는 경우, 계조 값들의 렌더링이 불필요할 수도 있다. 렌더링되거나 렌더링되지 않은 계조 값들은 데이터 구동부(12)로 제공될 수 있다. 또한, 타이밍 제어부(11)는 영상 프레임 표시를 위하여 데이터 구동부(12), 주사 구동부(13), 발광 구동부(14) 등에 각각의 사양에 적합한 제어 신호들을 제공할 수 있다.
데이터 구동부(12)는 계조 값들 및 제어 신호들을 이용하여 데이터 라인들(D1, D2, D3, Dn)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소행 단위로 데이터 라인들(D1~Dn)에 인가할 수 있다. n은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 주사 시작 신호 등을 수신하여 주사 라인들(S1, S2, S3, Sm)에 제공할 주사 신호들을 생성할 수 있다. m은 0보다 큰 정수일 수 있다.
도 2를 더 참조하면, 주사 라인들(S1~Sm)은 제1 주사 라인들(GW1, GW2, GWm), 제2 주사 라인들(GB1, GB2, GBm), 및 제3 주사 라인들(GI1, GI2, GIm)을 포함할 수 있다.
한 실시예에서, 주사 구동부(13)는 제1 주사 라인들(GW1, GW2, GWm)에 턴-온 레벨의 펄스를 갖는 제1 주사 신호들을 순차적으로 공급하기 위한 제1 주사 구동부(131), 제2 주사 라인들(GB1, GB2, GBm)에 턴-온 레벨의 펄스를 갖는 제2 주사 신호들을 순차적으로 공급하기 위한 제2 주사 구동부(132), 제3 주사 라인들(GI1, GI2, GIm)에 턴-온 레벨의 펄스를 갖는 제3 주사 신호들을 순차적으로 공급하기 위한 제3 주사 구동부(133)를 포함할 수 있다. 제1 내지 제3 주사 구동부들(131, 132, 133) 각각은 시프트 레지스터들(shift registers) 형태로 구성된 주사 스테이지 회로들을 포함할 수 있다. 제1 내지 제3 주사 구동부들(131, 132, 133) 각각은 클록 신호의 제어에 따라 턴-온 레벨의 펄스 형태인 주사 시작 신호를 다음 주사 스테이지 회로로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.
다른 실시예에서, 화소의 구동 방법에 따라, 제1 내지 제3 주사 구동부들(131, 132, 133) 중 적어도 일부는 일체로 구현될 수 있다. 예를 들어, 도 4의 구동 방법과 같이, 제2 주사 신호 및 제3 주사 신호의 턴-온 레벨의 펄스들의 길이가 동일하고 위상만 다른 경우, 제2 주사 구동부(132) 및 제3 주사 구동부(133)는 일체로 구현될 수 있다. 한편, 도 15의 구동 방법과 같이, 제1 내지 제3 주사 신호들의 턴-온 레벨의 펄스들의 길이가 동일하고 위상만 다른 경우, 제1 내지 제3 주사 구동부들(131, 132, 133)은 일체로 구현될 수 있다.
발광 구동부(14)는 타이밍 제어부(11)로부터 클록 신호, 발광 중지 신호 등을 수신하여 발광 라인들(E1, E2, E3, Eo)에 제공할 발광 신호들을 생성할 수 있다. 예를 들어, 발광 구동부(14)는 발광 라인들(E1~Eo)에 순차적으로 턴-오프 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다. 예를 들어, 발광 구동부(14)의 각 발광 스테이지 회로는 시프트 레지스터 형태로 구성될 수 있고, 클록 신호의 제어에 따라 턴-오프 레벨의 펄스 형태인 발광 중지 신호를 다음 발광 스테이지 회로로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다. o는 0보다 큰 정수일 수 있다.
화소부(15)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인, 주사 라인, 및 발광 라인에 연결될 수 있다. 또한, 화소들(PXij)은 공통된 제1 전원 라인 및 제2 전원 라인에 연결될 수 있다. i 및 j는 자연수일 수 있다. 화소(PXij)는 스캔 트랜지스터가 i 번째 주사 라인 및 j 번째 데이터 라인과 연결된 화소를 의미할 수 있다.
도 3은 본 발명의 제1 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 화소(PXija)는 트랜지스터들(T1a~T7a), 커패시터들(C1a, C2a), 및 발광 다이오드(LDa)를 포함한다.
본 실시예에서 트랜지스터들은 P형 트랜지스터(예를 들어, PMOS)로 도시되었지만, 당업자라면 N형 트랜지스터(예를 들어, NMOS)로 동일한 기능을 하는 화소 회로를 구성할 수 있을 것이다. 또한, 당업자라면 P형 트랜지스터와 N형 트랜지스터를 조합하여 동일한 기능을 하는 화소 회로를 구성할 수도 있을 것이다. 이하에서는 트랜지스터들이 P형 트랜지스터로 구성된 경우로 가정하고 설명한다.
발광 다이오드(LDa)는 애노드가 제1 노드(N1a)에 연결되고, 캐소드가 제2 전원 라인(ELVSSL)에 연결될 수 있다. 발광 다이오드(LDa)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷 발광 다이오드(quantum dot light emitting diode) 등으로 구성될 수 있다. 또한, 본 실시예에서는 하나의 발광 다이오드(LDa)를 포함하도록 화소(PXija)가 도시되었지만, 다른 실시예에서 화소(PXija)는 2 개 이상의 발광 다이오드(LDa)를 포함할 수 있다. 2 개 이상의 발광 다이오드(LDa)는 서로 병렬로 연결되거나, 직렬로 연결될 수 있다. 이하의 실시예들에서는 화소가 하나의 발광 다이오드를 포함한 것으로 가정하고 설명한다.
제1 커패시터(C1a)는 제1 전극이 제1 노드(N1a)에 연결되고, 제2 전극이 제2 노드(N2a)에 연결될 수 있다.
제1 트랜지스터(T1a)는 게이트 전극이 제2 노드(N2a)에 연결되고, 제1 전극이 제3 노드(N3a)에 연결되고, 제2 전극이 제4 노드(N4a)에 연결될 수 있다. 제1 트랜지스터(T1a)는 구동 트랜지스터(driving transistor)로 명명될 수 있다.
제2 트랜지스터(T2a)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 데이터 라인(Dj)에 연결되고, 제2 전극이 제3 노드(N3a)에 연결될 수 있다. 제2 트랜지스터(T2a)는 스캔 트랜지스터(scan transistor) 또는 스위칭 트랜지스터(switching transistor)로 명명될 수 있다.
제3 트랜지스터(T3a)는 게이트 전극이 제2 주사 라인(GBi)에 연결되고, 제1 전극이 초기화 라인(INTL)에 연결되고, 제2 전극이 제1 노드(N1a)에 연결될 수 있다. 제3 트랜지스터(T3a)는 애노드 초기화 트랜지스터(anode initialization transistor)로 명명될 수 있다.
제4 트랜지스터(T4a)는 게이트 전극이 발광 라인(Ei)에 연결되고, 제1 전극이 제4 노드(N4a)에 연결되고, 제2 전극이 제1 노드(N1a)에 연결될 수 있다. 제4 트랜지스터(T4a)는 발광 트랜지스터(emission transistor)로 명명될 수 있다.
제5 트랜지스터(T5a)는 게이트 전극이 발광 라인(Ei)에 연결되고, 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극이 제3 노드(N3a)에 연결될 수 있다. 제5 트랜지스터(T5a)는 발광 트랜지스터로 명명될 수 있다. 도 3에서는 제4 트랜지스터(T4a) 및 제5 트랜지스터(T5a)의 게이트 전극들에 연결된 발광 라인(Ei)이 서로 동일하게 도시되었지만, 실시예에 따라 서로 다른 발광 라인들이 제4 트랜지스터(T4a) 및 제5 트랜지스터(T5a)의 게이트 전극들에 연결될 수 있다.
제6 트랜지스터(T6a)는 게이트 전극이 제3 주사 라인(GIi)에 연결되고, 제1 전극이 제4 노드(N4a)에 연결되고, 제2 전극이 초기화 라인(INTL)에 연결될 수 있다. 제6 트랜지스터(T6a)는 게이트 초기화 트랜지스터(gate initialization transistor)로 명명될 수 있다.
제7 트랜지스터(T7a)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 제2 노드(N2a)에 연결되고, 제2 전극이 제4 노드(N4a)에 연결될 수 있다. 제7 트랜지스터(T7a)는 다이오드 연결 트랜지스터(diode connection transistor)로 명명될 수 있다.
제2 커패시터(C2a)는 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극이 제2 노드(N2a)에 연결될 수 있다.
제1 전원 라인(ELVDDL)에는 제1 전원 전압이 인가될 수 있다. 제2 전원 라인(ELVSSL)에는 제2 전원 전압이 인가될 수 있다. 제1 전원 전압의 크기와 제2 전원 전압의 크기는 구동 방법에 따라 달라질 수 있다. 예를 들어, 화소(PXija)의 발광 기간(도 10의 P14)에서, 제1 전원 전압의 크기는 제2 전원 전압의 크기보다 클 수 있다. 이하에서, 제1 전원 전압 및 제2 전원 전압의 크기에 대한 중복된 설명은 생략한다.
초기화 라인(INTL)에는 초기화 전압이 인가될 수 있다. 초기화 전압의 크기는 구동 방법에 따라 달라질 수 있다. 예를 들어, 화소(PXija)의 게이트 초기화 기간(도 4의 P11)에서 초기화 전압의 크기는, 화소(PXija)의 문턱 전압 보상 기간(도 6의 P12)의 적어도 일부 기간에서 제1 트랜지스터(T1a)가 턴-온 상태가 될 수 있도록 충분히 작을 수 있다. 예를 들어, 화소(PXija)의 게이트 초기화 기간(도 4의 P11)에서 초기화 전압의 크기는, 화소(PXija)의 문턱 전압 보상 기간(도 6의 P12)에 공급되는 데이터 전압(DTij, 도 6 참조)보다 더 작을 수 있다. 또한, 예를 들어, 화소(PXija)의 애노드 초기화 기간(도 8의 P13)에서 초기화 전압의 크기는 제2 전원 전압의 크기 이하일 수 있다. 한편, 화소(PXija)의 애노드 초기화 기간(도 8의 P13)에서 초기화 전압은 제2 전원 전압 보다 클 수도 있지만, 이때, 초기화 전압은 발광 다이오드(LDa)의 발광 문턱 전압과 제2 전원 전압을 합산한 것보다는 작을 수 있다. 이하에서, 초기화 전압에 대한 중복된 설명은 생략한다.
도 4 내지 도 11은 도 2의 화소의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 4 및 도 5를 참조하면, 제1 기간(P11)에서, 제1 스캔 라인(GWi)에 턴-온 레벨(예를 들어, 로직 로우 레벨(logic low level))의 제1 주사 신호가 인가될 수 있다. 이때, 제3 스캔 라인(GIi)에는 턴-온 레벨의 제3 주사 신호가 인가될 수 있다. 이때, 제2 스캔 라인(GBi)에는 턴-오프 레벨(예를 들어, 로직 하이 레벨(logic high level)의 제2 주사 신호가 인가될 수 있다. 이때, 발광 라인(Ei)에는 턴-오프 레벨의 발광 신호가 인가될 수 있다. 이때, 데이터 라인(Dj)에는 이전 화소행에 대한 데이터 전압(DT(i-1)j)이 인가될 수 있다. 이전 화소행이란 스캔 트랜지스터의 게이트 전극에 i-1 번째 제1 스캔 라인이 연결된 화소들을 의미할 수 있다.
이에 따라, 제1 기간(P11)에서, 트랜지스터들(T1a, T2a, T6a, T7a)은 턴-온 상태이고, 트랜지스터들(T3a, T4a, T5a)은 턴-오프 상태일 수 있다.
트랜지스터들(T2a, T1a, T7a)을 통해서, 데이터 라인(Dj)이 제2 노드(N2a)와 연결될 수 있다. 또한, 트랜지스터들(T6a, T7a)을 통해서 초기화 라인(INTL)이 제2 노드(N2a)와 연결될 수 있다. 이때, 데이터 라인(Dj)과 초기화 라인(INTL)의 부하(load) 차이로 인해서, 제2 노드(N2a)의 전압은 초기화 전압이 될 수 있다. 제1 기간(P11)을 게이트 초기화 기간으로 명명할 수 있다.
도 6 및 도 7을 참조하면, 제2 기간(P12)에서, 제1 스캔 라인(GWi)에 턴-온 레벨의 제1 주사 신호가 인가될 수 있다. 이때, 제3 스캔 라인(GIi)에는 턴-오프 레벨의 제3 주사 신호가 인가될 수 있다. 이때, 제2 스캔 라인(GBi)에는 턴-오프 레벨의 제2 주사 신호가 인가될 수 있다. 이때, 발광 라인(Ei)에는 턴-오프 레벨의 발광 신호가 인가될 수 있다. 이때, 데이터 라인(Dj)에는 화소(PXija)에 대한 데이터 전압(DTij)이 인가될 수 있다.
이에 따라, 제2 기간(P12)에서, 트랜지스터들(T1a, T2a, T7a)은 턴-온 상태이고, 트랜지스터들(T3a, T4a, T5a, T6a)은 턴-오프 상태일 수 있다.
트랜지스터들(T2a, T1a, T7a)을 통해서, 데이터 라인(Dj)이 제2 노드(N2a)와 연결될 수 있다. 따라서, 제2 노드(N2a)의 전압은 데이터 전압(DTij)에서 제1 트랜지스터(T1a)의 문턱 전압이 감소된 보상 전압이 될 수 있다(수학식 1 참조).
[수학식 1]
Figure PCTKR2020095008-appb-img-000001
여기서, VN2a는 제2 노드(N2a)의 전압이고, DTij는 데이터 전압(DTij)이고, Vtrth는 제1 트랜지스터(T1a)의 문턱 전압이다.
공정 편차 또는 열화에 따라, 화소들(PXija)의 제1 트랜지스터들(T1a)의 문턱 전압들은 서로 상이할 수 있다. 제2 기간(P12)을 통해서, 서로 상이한 제1 트랜지스터들(T1a)의 문턱 전압들을 개별적으로 보상할 수 있다. 제2 기간(P12)을 문턱 전압 보상 기간으로 명명할 수 있다.
제2 기간(P12)에서, 제1 노드(N1a)의 전압은 다음과 같을 수 있다(수학식 2 참조).
[수학식 2]
Figure PCTKR2020095008-appb-img-000002
여기서, VN1a는 제1 노드(N1a)의 전압이고, ELVSS는 제2 전원 라인(ELVSSL)의 전압이고, Vldth는 발광 다이오드(LDa)의 발광 문턱 전압이다.
현 시점에서, 발광 다이오드(LDa)는 구동 전류를 공급받지 않아 비발광 상태지만, 이전 프레임에서 공급받은 구동 전류로 인해서 발광 문턱 전압이 충전된 상태이다.
공정 편차 또는 열화에 따라, 화소들(PXija)의 발광 다이오드들(LDa)의 발광 문턱 전압들은 서로 상이할 수 있다. 발광 다이오드(LDa)는 발광 문턱 전압이 충전된 이후에 발광할 수 있다.
도 8 및 도 9를 참조하면, 제3 기간(P13)에서, 제1 스캔 라인(GWi)에 턴-오프 레벨의 제1 주사 신호가 인가될 수 있다. 이때, 제3 스캔 라인(GIi)에는 턴-오프 레벨의 제3 주사 신호가 인가될 수 있다. 이때, 제2 스캔 라인(GBi)에는 턴-온 레벨의 제2 주사 신호가 인가될 수 있다. 이때, 발광 라인(Ei)에는 턴-오프 레벨의 발광 신호가 인가될 수 있다. 이때, 데이터 라인(Dj)에는 다음 화소행에 대한 데이터 전압(DT(i+1)j)이 인가될 수 있다. 다음 화소행이란 스캔 트랜지스터의 게이트 전극에 i+1 번째 제1 스캔 라인이 연결된 화소들을 의미할 수 있다.
이에 따라, 제3 기간(P13)에서, 트랜지스터들(T1a, T3a)은 턴-온 상태이고, 트랜지스터들(T2a, T4a, T5a, T6a, T7a)은 턴-오프 상태일 수 있다.
제1 노드(N1a)는 제3 트랜지스터(T3a)를 통해서 초기화 라인(INTL)과 연결되므로, 제1 노드(N1a)의 전압은 초기화 전압이 된다. 실시예에 따라, 초기화 전압이 제2 전원 전압과 크기가 같으면, 발광 다이오드(LDa)에 충전된 전압은 0V로 초기화된다. 실시예에 따라, 초기화 전압이 제2 전원 전압보다 크면 발광 다이오드(LDa)는 일정한 전압으로 프리-차지(pre-charge)될 수 있다. 실시예에 따라, 초기화 전압이 제2 전원 전압보다 작으면 발광 다이오드(LDa)에 역-바이어스 전압(reverse bias voltage)이 인가되어, 발광 다이오드(LDa)의 수명을 연장시킬 수도 있다. 제3 기간(P13)을 애노드 초기화 기간으로 명명할 수 있다.
이때, 제1 노드(N1a)의 전압 변동량은 다음과 같다(수학식 3).
[수학식 3]
Figure PCTKR2020095008-appb-img-000003
여기서, dVN1a는 제1 노드(N1a)의 전압 변동량이고, VINT는 초기화 라인(INTL)의 초기화 전압이고, ELVSS는 제2 전원 라인(ELVSSL)의 전압이고, Vldth는 발광 다이오드(LDa)의 발광 문턱 전압이다.
이때, 제1 노드(N1a)의 전압 변동량, 제1 커패시터(C1a) 및 제2 커패시터(C2a)의 용량 비에 기초하여 제2 노드(N2a)의 전압이 변동된다(수학식 4 참조).
[수학식 4]
Figure PCTKR2020095008-appb-img-000004
여기서, dVN2a는 제2 노드(N2a)의 전압 변동량이고, CC1a는 제1 커패시터(C1a)의 용량이고, CC2a는 제2 커패시터(C2a)의 용량이고, dVN1a는 제1 노드(N1a)의 전압 변동량이다.
따라서, 제2 노드(N2a)의 전압은 다음 수학식 5로 표현될 수 있다.
[수학식 5]
Figure PCTKR2020095008-appb-img-000005
여기서, VN2a는 제2 노드(N2a)의 전압이고, DTij는 데이터 전압(DTij)이고, Vtrth는 제1 트랜지스터(T1a)의 문턱 전압이고, dVN2a는 제2 노드(N2a)의 전압 변동량이다.
도 10 및 도 11을 참조하면, 제4 기간(P14)에서, 제1 스캔 라인(GWi)에 턴-오프 레벨의 제1 주사 신호가 인가될 수 있다. 이때, 제3 스캔 라인(GIi)에는 턴-오프 레벨의 제3 주사 신호가 인가될 수 있다. 이때, 제2 스캔 라인(GBi)에는 턴-오프 레벨의 제2 주사 신호가 인가될 수 있다. 이때, 발광 라인(Ei)에는 턴-온 레벨의 발광 신호가 인가될 수 있다.
이에 따라, 제4 기간(P14)에서, 트랜지스터들(T1a, T4a, T5a)은 턴-온 상태이고, 트랜지스터들(T2a, T3a, T6a, T7a)은 턴-오프 상태일 수 있다.
따라서, 제1 전원 라인(ELVDDL), 제5 트랜지스터(T5a), 제1 트랜지스터(T1a,), 제4 트랜지스터(T4a), 발광 다이오드(LDa), 및 제2 전원 라인(ELVSSL) 순서로 흐르는 구동 전류 경로가 형성될 수 있다. 구동 전류에 따라 발광 다이오드(LDa)가 발광할 수 있다. 제4 기간(P14)을 발광 기간으로 명명할 수 있다.
구동 전류의 크기는 제2 노드(N2a) 및 제3 노드(N3a)의 전압 차에 따라 결정될 수 있다. 제3 노드(N3a)의 전압은 실질적으로 제1 전원 전압과 동일할 수 있다.
[수학식 6]
Figure PCTKR2020095008-appb-img-000006
여기서, Ids는 제1 트랜지스터(T1a)의 드레인 전극과 소스 전극 사이에 흐르는 구동 전류이고, up는 제1 트랜지스터(T1a)의 이동도(mobility)이고, Cox는 제1 트랜지스터(T1a)의 채널, 절연층, 및 게이트 전극으로 형성되는 커패시턴스이고, W는 제1 트랜지스터(T1a)의 채널의 폭이고, L은 제1 트랜지스터(T1a)의 채널의 길이이고, ELVDD는 제1 전원 전압이고, VN2a는 제2 노드(N2a)의 전압이고, Vtrth는 제1 트랜지스터(T1a)의 문턱 전압이다.
수학식 4 및 수학식 5를 더 참조하면, 수학식 6은 다음 수학식 7과 같이 정리될 수 있다.
[수학식 7]
Figure PCTKR2020095008-appb-img-000007
수학식 7의 모든 변수들 및 상수들은 설명된 바 있으므로, 중복하여 설명하지 않는다.
발광 다이오드(LDa)는 열화됨에 따라 발광 문턱 전압 Vldth가 증가하게 된다. 즉, 열화 후의 발광 다이오드(LDa)가 열화 전과 동일한 휘도로 발광하기 위해서는, 열화 전보다 더 큰 구동 전류를 필요로 한다. 수학식 7을 참조하면, 구동 전류 Ids는 Vldth가 증가함에 따라 증가됨을 확인할 수 있다. 필요한 경우, 화소(PXij)에 따라 제1 커패시터(C1a)와 제2 커패시터(C2a)의 용량 비를 조정함으로써, 구동 전류 Ids의 증가량을 조정할 수 있다. 따라서, 본 실시예에 의하면, 발광 다이오드(LDa)의 열화를 화소 자체적으로 보상할 수 있다.
또한, 화소(PXija)는 제2 노드(N2a)로부터 초기화 라인(INTL)까지의 제1 누설 전류 경로 사이에 2 개의 트랜지스터들(T7a, T6a)이 위치한다. 화소(PXija)는 종래의 7T1C 화소와 동일한 트랜지스터들의 개수를 유지하면서, 제1 누설 전류를 효과적으로 감소시킬 수 있는 장점이 있다. 누설 전류가 감소되는 경우, 블랙 표현을 개선하고, 저주파 구동을 가능하게 하며, 소비 전력을 감소시킬 수 있다.
도 12는 본 발명의 제2 실시예에 따른 화소를 설명하기 위한 도면이다.
도 12를 참조하면, 본 발명의 제2 실시예에 따른 화소(PXijb)는 트랜지스터들(T1b, T2b, T3b, T4b, T5b, T6b, T7b, T8b), 커패시터들(C1b, C2b), 및 발광 다이오드(LDb)를 포함한다.
화소(PXijb)는 도 3의 화소(PXija)에 비해, 제7 트랜지스터(T7b) 및 제8 트랜지스터(T8b)를 제외하고, 다른 구성들은 실질적으로 동일하므로, 중복된 설명은 생략한다.
제7 트랜지스터(T7b)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극을 포함하고, 제2 전극이 제4 노드(N4b)에 연결될 수 있다.
제8 트랜지스터(T8b)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 제7 트랜지스터(T7b)의 제1 전극과 연결되고, 제2 전극이 제2 노드(N2b)에 연결될 수 있다.
화소(PXijb)는 제2 노드(N2b)로부터 초기화 라인(INTL)까지의 제1 누설 전류 경로 사이에 3 개의 트랜지스터들(T6b, T7b, T8b)이 위치하므로, 제1 누설 전류 경로를 효과적으로 차단할 수 있다는 장점이 있다.
도 13은 본 발명의 제3 실시예에 따른 화소를 설명하기 위한 도면이다.
도 13을 참조하면, 본 발명의 제3 실시예에 따른 화소(PXijc)는 트랜지스터들(T1c, T2c, T3c, T4c, T5c, T6c, T7c, T8c), 커패시터들(C1c, C2c), 및 발광 다이오드(LDc)를 포함한다.
화소(PXijc)는 도 3의 화소(PXija)에 비해, 제6 트랜지스터(T6c), 제7 트랜지스터(T7c), 및 제8 트랜지스터(T8c)를 제외하고, 다른 구성들은 실질적으로 동일하므로, 중복된 설명은 생략한다.
제6 트랜지스터(T6c)는 게이트 전극이 제3 주사 라인(GIi)에 연결되고, 제1 전극을 포함하고, 제2 전극이 초기화 라인(INTL)에 연결될 수 있다.
제7 트랜지스터(T7c)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 제2 노드(N2c)에 연결되고, 제2 전극이 제6 트랜지스터(T6c)의 제1 전극과 연결될 수 있다.
제8 트랜지스터(T8c)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 제6 트랜지스터(T6c)의 제1 전극과 연결되고, 제2 전극이 제4 노드(N4c)에 연결될 수 있다.
화소(PXijc)는 제2 노드(N2c)로부터 제2 전원 라인(ELVSSL)까지의 제2 누설 전류 경로 사이에 3 개의 트랜지스터들(T4c, T7c, T8c)이 위치하므로, 제2 누설 전류 경로를 효과적으로 차단할 수 있다는 장점이 있다.
도 14는 본 발명의 제4 실시예에 따른 화소를 설명하기 위한 도면이고, 도 15는 본 발명의 다른 실시예에 따른 구동 방법을 설명하기 위한 도면이다.
도 14를 참조하면, 본 발명의 제4 실시예에 따른 화소(PXijd)는 트랜지스터들(T1d, T2d, T3d, T4d, T5d, T6d, T7d, T8d), 커패시터들(C1d, C2d), 및 발광 다이오드(LDd)를 포함한다.
화소(PXijd)는 도 3의 화소(PXija)에 비해, 제8 트랜지스터(T8d)를 제외하고, 다른 구성들은 실질적으로 동일하므로, 중복된 설명은 생략한다.
제8 트랜지스터(T8d)는 게이트 전극이 제3 주사 라인(GIi)에 연결되고, 제1 전극이 제2 노드(N2d)에 연결되고, 제2 전극이 제4 노드(N4d)에 연결될 수 있다.
화소(PXijd)는 도 15의 구동 방법에 따라 구동될 수도 있다. 도 15의 구동 방법에 의하면, 제1 내지 제3 주사 신호들의 턴-온 레벨의 펄스들의 길이가 동일하고 위상만 다를 수 있다. 따라서, 전술한 바와 같이 제1 내지 제3 주사 구동부들(131, 132, 133)은 일체로 구현될 수 있으므로, 주사 구동부(13)의 점유 면적 및 구성 비용이 절감될 수 있다.
도 15의 구동 방법은 제1 주사 라인(GWi)에 인가되는 제1 주사 신호가 제1 기간(P21)에서 턴-오프 레벨인 점을 제외하고, 도 4 내지 도 11의 구동 방법과 실질적으로 동일하다. 따라서, 도 15의 구동 방법에 대한 중복된 설명은 생략한다.
참고로, 화소(PXijd)는 전술한 도 4 내지 도 11의 구동 방법에 따라 구동될 수도 있다.
도 16은 본 발명의 제5 실시예에 따른 화소를 설명하기 위한 도면이다.
도 16을 참조하면, 본 발명의 제5 실시예에 따른 화소(PXije)는 트랜지스터들(T1e, T2e, T3e, T4e, T5e, T6e, T7e, T8e), 제1 커패시터(C1e), 및 발광 다이오드(LDe)를 포함한다.
화소(PXije)는 도 3의 화소(PXija)에 비해, 제7 트랜지스터(T7e), 제8 트랜지스터(T8e), 및 커패시터 구성을 제외하고, 다른 구성들은 실질적으로 동일하므로, 중복된 설명은 생략한다.
제7 트랜지스터(T7e)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극을 포함하고, 제2 전극이 제4 노드(N4e)에 연결될 수 있다.
제8 트랜지스터(T8e)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 제7 트랜지스터(T7e)의 제1 전극과 연결되고, 제2 전극이 제2 노드(N2e)에 연결될 수 있다.
화소(PXije)는 제2 노드(N2e)로부터 초기화 라인(INTL)까지의 제1 누설 전류 경로 사이에 3 개의 트랜지스터들(T6e, T7e, T8e)이 위치하므로, 제1 누설 전류 경로를 효과적으로 차단할 수 있다는 장점이 있다.
또한, 화소(PXije)는 제2 커패시터를 포함하지 않는다. 제1 커패시터(C1e)가 제2 노드(N2e)의 전압 유지 기능을 수행한다. 따라서, 화소(PXije)는 커패시터 하나를 제거할 수 있어서, 다른 실시예들에 비해 화소(PXije)의 점유 면적을 작게 할 수 있는 장점이 있다.
도 17은 본 발명의 제6 실시예에 따른 화소를 설명하기 위한 도면이다.
도 17을 참조하면, 본 발명의 제6 실시예에 따른 화소(PXijf)는 트랜지스터들(T1f, T2f, T3f, T4f, T5f, T6f, T7f, T8f), 제1 커패시터(C1f), 및 발광 다이오드(LDf)를 포함한다.
화소(PXijf)는 도 3의 화소(PXija)에 비해, 제6 트랜지스터(T6f), 제7 트랜지스터(T7f), 제8 트랜지스터(T8f), 및 커패시터 구성을 제외하고, 다른 구성들은 실질적으로 동일하므로, 중복된 설명은 생략한다.
제6 트랜지스터(T6f)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 초기화 라인(INTL)에 연결되고, 제2 전극이 제4 노드(N4f)에 연결될 수 있다.
제7 트랜지스터(T7f)는 게이트 전극이 제1 주사 라인(GWi)에 연결되고, 제1 전극이 제2 노드(N2f)에 연결되고, 제2 전극이 초기화 라인(INTL)에 연결될 수 있다.
제8 트랜지스터(T8f)는 게이트 전극이 제3 주사 라인(GIi))에 연결되고, 제1 전극이 제2 노드(N2f)에 연결되고, 제2 전극이 초기화 라인(INTL)에 연결될 수 있다.
화소(PXijf)는 제2 노드(N2f)로부터 제2 전원 라인(ELVSSL)까지의 제2 누설 전류 경로 사이에 3 개의 트랜지스터들(T4f, T6f, T7f or T8f)이 위치하므로, 제2 누설 전류 경로를 효과적으로 차단할 수 있다는 장점이 있다.
또한, 화소(PXijf)는 제2 커패시터를 포함하지 않는다. 제1 커패시터(C1f)가 제2 노드(N2f)의 전압 유지 기능을 수행한다. 따라서, 화소(PXijf)는 커패시터 하나를 제거할 수 있어서, 다른 실시예들에 비해 화소 화소(PXijf)의 점유 면적을 작게 할 수 있는 장점이 있다.
또한, 화소(PXijf)는 도 15의 구동 방법에 따라 구동될 수도 있다. 도 15의 구동 방법에 의하면, 제1 내지 제3 주사 신호들의 턴-온 레벨의 펄스들의 길이가 동일하고 위상만 다를 수 있다. 따라서, 전술한 바와 같이 제1 내지 제3 주사 구동부들(131, 132, 133)은 일체로 구현될 수 있으므로, 주사 구동부(13)의 점유 면적 및 구성 비용이 절감될 수 있다.
도 18은 본 발명의 제7 실시예에 따른 화소를 설명하기 위한 도면이다.
도 18의 화소(PXija')는 도 3의 화소(PXija)로부터 제2 커패시터(C2a)가 제외된 형태이다.
화소(PXija')가 제2 커패시터를 포함하지 않더라도 제1 커패시터(C1a)가 제2 노드(N2a)의 전압 유지 기능을 수행한다. 따라서, 화소(PXija')는 커패시터 하나를 제거할 수 있어서, 다른 실시예들에 비해 화소(PXija')의 점유 면적을 작게 할 수 있는 장점이 있다.
도 19는 본 발명의 제8 실시예에 따른 화소를 설명하기 위한 도면이다.
도 19의 화소(PXijc')는 도 13의 화소(PXijc)로부터 제2 커패시터(C2c)가 제외된 형태이다.
화소(PXijc')가 제2 커패시터를 포함하지 않더라도 제1 커패시터(C1c)가 제2 노드(N2c)의 전압 유지 기능을 수행한다. 따라서, 화소(PXijc')는 커패시터 하나를 제거할 수 있어서, 다른 실시예들에 비해 화소(PXijc')의 점유 면적을 작게 할 수 있는 장점이 있다.
도 20은 본 발명의 제9 실시예에 따른 화소를 설명하기 위한 도면이다.
도 20의 화소(PXijd')는 도 14의 화소(PXijd)로부터 제2 커패시터(C2d)가 제외된 형태이다.
화소(PXijd')가 제2 커패시터를 포함하지 않더라도 제1 커패시터(C1d)가 제2 노드(N2d)의 전압 유지 기능을 수행한다. 따라서, 화소(PXijd')는 커패시터 하나를 제거할 수 있어서, 다른 실시예들에 비해 화소(PXijd')의 점유 면적을 작게 할 수 있는 장점이 있다.
도 21은 본 발명의 제10 실시예에 따른 화소를 설명하기 위한 도면이다.
도 21의 화소(PXijf')는 도 17의 화소(PXijf)로부터 제2 커패시터(C2f')가 추가된 형태이다.
제2 커패시터(C2f')가 추가된 경우, 제1 커패시터(C1f)만 있는 경우보다, 문턱 전압 보상 기간에서 기록된 제2 노드(N2f)의 보상 전압을 더 견고하게(왜곡없이) 유지할 수 있는 장점이 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 애노드가 제1 노드에 연결된 발광 다이오드;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터;
    게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및
    게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함하는,
    화소.
  2. 제1 항에 있어서,
    게이트 전극이 제2 주사 라인에 연결되고, 제1 전극이 초기화 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제3 트랜지스터를 더 포함하는,
    화소.
  3. 제2 항에 있어서,
    게이트 전극이 발광 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제4 트랜지스터를 더 포함하는,
    화소.
  4. 제3 항에 있어서,
    게이트 전극이 상기 발광 라인에 연결되고, 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제5 트랜지스터를 더 포함하는,
    화소.
  5. 제4 항에 있어서,
    게이트 전극이 제3 주사 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 초기화 라인에 연결된 제6 트랜지스터를 더 포함하는,
    화소.
  6. 제5 항에 있어서,
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제7 트랜지스터를 더 포함하는,
    화소.
  7. 제6 항에 있어서,
    제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 노드에 연결된 제2 커패시터를 더 포함하는,
    화소.
  8. 제7 항에 있어서,
    게이트 전극이 상기 제3 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제8 트랜지스터를 더 포함하는,
    화소.
  9. 제5 항에 있어서,
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극을 포함하고, 제2 전극이 상기 제4 노드에 연결된 제7 트랜지스터; 및
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제7 트랜지스터의 제1 전극과 연결되고, 제2 전극이 상기 제2 노드에 연결된 제8 트랜지스터를 더 포함하는,
    화소.
  10. 제9 항에 있어서,
    제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 노드에 연결된 제2 커패시터를 더 포함하는,
    화소.
  11. 제4 항에 있어서,
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 초기화 라인에 연결되고, 제2 전극이 상기 제4 노드에 연결된 제6 트랜지스터를 더 포함하는,
    화소.
  12. 제11 항에 있어서,
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 초기화 라인에 연결된 제7 트랜지스터; 및
    게이트 전극이 상기 제3 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 초기화 라인에 연결된 제8 트랜지스터를 더 포함하는,
    화소.
  13. 제4 항에 있어서,
    게이트 전극이 제3 주사 라인에 연결되고, 제1 전극을 포함하고, 제2 전극이 상기 초기화 라인에 연결된 제6 트랜지스터;
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제6 트랜지스터의 제1 전극과 연결된 제7 트랜지스터; 및
    게이트 전극이 상기 제1 주사 라인에 연결되고, 제1 전극이 상기 제6 트랜지스터의 제1 전극과 연결되고, 제2 전극이 상기 제4 노드에 연결된 제8 트랜지스터를 더 포함하는,
    화소.
  14. 제13 항에 있어서,
    제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 노드에 연결된 제2 커패시터를 더 포함하는,
    화소.
  15. 화소의 구동 방법에 있어서,
    상기 화소는:
    애노드가 제1 노드에 연결된 발광 다이오드;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터;
    게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및
    게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함하고,
    상기 구동 방법은:
    상기 제2 노드를 초기화 라인과 연결시키고, 상기 제2 트랜지스터를 턴-온시키는 단계;
    상기 제2 트랜지스터의 턴-온 상태를 유지한 상태에서, 상기 제2 노드를 상기 초기화 라인과 분리시키는 단계;
    상기 제2 트랜지스터를 턴-오프시키는 단계; 및
    상기 제2 트랜지스터가 턴-오프 상태를 유지한 상태에서, 상기 제1 노드를 상기 초기화 라인과 연결시키는 단계를 포함하는,
    화소의 구동 방법.
  16. 제15 항에 있어서,
    상기 화소는:
    게이트 전극이 제2 주사 라인에 연결되고, 제1 전극이 상기 초기화 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제3 트랜지스터를 더 포함하고,
    상기 제1 노드를 상기 초기화 라인과 연결시키는 단계에서, 상기 제3 트랜지스터를 턴-온시키는,
    화소의 구동 방법.
  17. 제16 항에 있어서,
    상기 화소는:
    게이트 전극이 발광 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제4 트랜지스터; 및
    게이트 전극이 상기 발광 라인에 연결되고, 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제5 트랜지스터를 더 포함하고,
    상기 구동 방법은:
    상기 제3 트랜지스터를 턴-오프시키는 단계; 및
    상기 제3 트랜지스터의 턴-오프를 유지한 상태에서, 상기 제4 트랜지스터 및 상기 제5 트랜지스터를 턴-온시키는 단계를 더 포함하는,
    화소의 구동 방법.
  18. 화소의 구동 방법에 있어서,
    상기 화소는:
    애노드가 제1 노드에 연결된 발광 다이오드;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제2 노드에 연결된 제1 커패시터;
    게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결된 제1 트랜지스터; 및
    게이트 전극이 제1 주사 라인에 연결되고, 제1 전극이 데이터 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제2 트랜지스터를 포함하고,
    상기 구동 방법은:
    상기 제2 트랜지스터의 턴-오프 상태를 유지한 상태에서, 상기 제2 노드를 초기화 라인과 연결시키는 단계;
    상기 제2 노드를 상기 초기화 라인과 분리시키는 단계;
    상기 제2 노드가 상기 초기화 라인과 분리된 상태에서, 상기 제2 트랜지스터를 턴-온시키는 단계;
    상기 제2 트랜지스터를 턴-오프시키는 단계; 및
    상기 제2 트랜지스터가 턴-오프 상태를 유지한 상태에서, 상기 제1 노드를 상기 초기화 라인과 연결시키는 단계를 포함하는,
    화소의 구동 방법.
  19. 제18 항에 있어서,
    상기 화소는:
    게이트 전극이 제2 주사 라인에 연결되고, 제1 전극이 상기 초기화 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제3 트랜지스터를 더 포함하고,
    상기 제1 노드를 상기 초기화 라인과 연결시키는 단계에서, 상기 제3 트랜지스터를 턴-온시키는,
    화소의 구동 방법.
  20. 제19 항에 있어서,
    상기 화소는:
    게이트 전극이 발광 라인에 연결되고, 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결된 제4 트랜지스터; 및
    게이트 전극이 상기 발광 라인에 연결되고, 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 상기 제3 노드에 연결된 제5 트랜지스터를 더 포함하고,
    상기 구동 방법은:
    상기 제3 트랜지스터를 턴-오프시키는 단계; 및
    상기 제3 트랜지스터의 턴-오프를 유지한 상태에서, 상기 제4 트랜지스터 및 상기 제5 트랜지스터를 턴-온시키는 단계를 더 포함하는,
    화소의 구동 방법.
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