WO2021006509A1 - 표시 장치 - Google Patents

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조현민
김대현
문수미
이신흥
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Definitions

  • the present invention relates to a display device, and more particularly, to a display device including a light emitting element.
  • An object of the present invention is to provide a display device with improved image quality by minimizing reflectance of external light and improving color reproducibility.
  • a display device for solving the above problem includes a substrate, a first sub-pixel including a first light emitting element disposed in a first sub-pixel region of the substrate, and the first sub-pixel of the substrate.
  • a second sub-pixel including a second light emitting device disposed in a second sub-pixel area positioned in a first direction of the pixel area, a bank layer disposed between the first sub-pixel and the second sub-pixel, and the first sub A pixel and a first color filter pattern disposed on the bank layer, and a second color filter pattern disposed on the second sub-pixel and the bank layer, wherein the first light emitting device emits light of a first color.
  • the second light-emitting device emits light of a second color different from the first color, and the first color filter pattern and the second color filter pattern overlap each other on the bank layer at least partially.
  • a third sub-pixel including a third light-emitting element disposed in a third sub-pixel area adjacent to the second sub-pixel area, the bank layer disposed between the second sub-pixel and the third sub-pixel, and the third sub-pixel area 3 further comprising a third color filter pattern disposed on the sub-pixel and the bank layer, wherein the third light emitting device emits light of a third color different from the first color and the second color, and the third The color filter pattern is a color filter different from the first color filter pattern and the second color filter pattern, and at least some of the second color filter pattern and the third color filter pattern may overlap each other on the bank layer.
  • the third color filter pattern may be further disposed on the bank layer disposed between the first sub-pixel and the second sub-pixel.
  • the first color filter pattern may be further disposed on the bank layer disposed between the second sub-pixel and the third sub-pixel.
  • the second color filter pattern may be further disposed on the bank layer disposed between the third sub-pixel and the first sub-pixel.
  • a fourth sub-pixel including a fourth light-emitting element disposed in the fourth sub-pixel area and in a second direction perpendicular to the first direction of the first sub-pixel area on a plane, the Further comprising the bank layer disposed between the first sub-pixel and the fourth sub-pixel, the fourth sub-pixel, and a fourth color filter pattern disposed on the bank layer, wherein the fourth light emitting device comprises the first Emitting light of any one of a color, the second color, and the third color, and the fourth color filter pattern includes the first color filter pattern, the second color filter pattern, and the third color filter It may be the same color filter as any one of the patterns.
  • the fourth light emitting device emits light of the same color as the first light emitting device, and the fourth color filter pattern is the same color filter as the first color filter pattern, and the first color filter pattern and the fourth color
  • the filter pattern is one color filter and may be continuously disposed in the first sub-pixel area and the fourth sub-pixel area.
  • At least one of the second color filter pattern and the third color filter pattern may be further disposed on the bank layer disposed between the first sub-pixel and the fourth sub-pixel.
  • the fourth light emitting device emits light of the same color as any one of the second light emitting device and the third light emitting device, and the fourth color filter pattern is any one of the second color filter pattern and the third color filter pattern. It may be the same color filter as one.
  • the first color filter pattern, the second color filter pattern, and the third color filter pattern may be disposed on the bank layer disposed between the first sub-pixel and the fourth sub-pixel.
  • the first color filter pattern, the second color filter pattern, and the third color filter pattern may further include scattering particles dispersed therein.
  • the scattering particles may contain at least one of titanium oxide (TiO2), zirconium oxide (ZrO2), aluminum oxide (Al2O3), indium oxide (In2O3), zinc oxide (ZnO), tin oxide (SnO2), and silica.
  • TiO2 titanium oxide
  • ZrO2 zirconium oxide
  • Al2O3 aluminum oxide
  • In2O3 indium oxide
  • ZnO zinc oxide
  • tin oxide (SnO2) tin oxide
  • silica silica.
  • the first color may be red
  • the second color may be green
  • the third color may be blue
  • Heights of the first color filter pattern and the second color filter pattern may be higher than the height of the bank layer.
  • a capping layer disposed to cover the first color filter pattern and the second color filter pattern may be further included.
  • the first light-emitting device and the second light-emitting device are light-emitting diodes having a micro-scale or nano-scale size, and each of the first light-emitting device and the second light-emitting device is a first semiconductor layer doped with a first conductive dopant , A second semiconductor layer doped with a second conductive dopant, and an active layer provided between the first semiconductor layer and the second semiconductor layer.
  • the first semiconductor layer is disposed at first ends of the first light emitting device and the second light emitting device, and the second semiconductor layer is disposed at second ends of the first light emitting device and the second light emitting device,
  • the first semiconductor layer includes an n-type semiconductor layer, the second semiconductor layer includes a p-type semiconductor layer, and a length of the first semiconductor layer may be longer than a length of the second semiconductor layer.
  • a first electrode and a second electrode provided on the substrate and spaced apart from each other along the first direction, the first electrode being electrically connected to the first end, and the second electrode Can be electrically connected to the two ends.
  • a protective layer provided on the substrate and covering the first light emitting element, the first electrode, and the second electrode may be further disposed, and the bank layer may be disposed on the protective layer.
  • a display device with improved image quality characteristics can be provided by minimizing reflectance of external light and improving color reproducibility.
  • FIG. 1A and 1B are perspective views of a light emitting device according to an exemplary embodiment.
  • FIG. 2 is a plan view schematically illustrating a display device according to an exemplary embodiment.
  • 3A to 3D are circuit diagrams each illustrating a sub-pixel according to an exemplary embodiment.
  • FIG. 4A is a plan view of a display device according to an exemplary embodiment.
  • FIG. 4B is a modified example of the structure shown in FIG. 4A.
  • FIG. 5 is an example of a cross-sectional view of a pixel taken along line I-I' of FIG. 4A.
  • FIG. 6 is a cross-sectional view of pixels taken along line II-II' of FIG. 4A.
  • FIG. 7 is a diagram illustrating an effect of reducing reflection of external light and improving color reproducibility of a display device according to an exemplary embodiment.
  • FIG. 8 is a cross-sectional view of a display device according to another exemplary embodiment.
  • FIG 9 is a cross-sectional view of a display device according to another exemplary embodiment.
  • FIG. 10 is a plan view of a display device according to another exemplary embodiment.
  • FIG. 11 is a cross-sectional view of a pixel taken along line III-III' of FIG. 10.
  • FIG. 12 is a cross-sectional view of a pixel taken along line IV-IV' of FIG. 10.
  • FIG. 13 is a plan view of a display device according to another exemplary embodiment.
  • FIG. 14 is a cross-sectional view of a pixel taken along line VI-VI' of FIG. 13.
  • FIG. 1A and 1B are perspective views of a light emitting device according to an exemplary embodiment.
  • the light-emitting device LD is illustrated as a rod-shaped light-emitting device having a circular column shape, but the present invention is not limited thereto.
  • it may be a light emitting device having a core-shell structure.
  • a light emitting device LD includes a first semiconductor layer 11, a second semiconductor layer 13, and first and second semiconductor layers 11 and 13. It may include an active layer 12 interposed therebetween.
  • the rod-shaped light emitting device LD may be implemented as a laminate in which the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in a rod shape extending along one direction.
  • the extending direction of the light emitting element LD is referred to as the length direction
  • the light emitting element LD may have one end and the other end along the length direction.
  • one of the first and second semiconductor layers 11 and 13 may be disposed at one end, and the other of the first and second semiconductor layers 11 and 13 may be disposed at the other end.
  • the light emitting device LD may be provided in a rod shape.
  • the term "bar” may include a rod-like shape or a bar-like shape that is long in the longitudinal direction (ie, an aspect ratio is greater than 1), such as a cylinder or a polygonal column. have.
  • the length of the light emitting element LD may be larger than its diameter.
  • the light emitting device LD may be manufactured to be small enough to have a diameter and/or length of a micro-scale or nano-scale.
  • the size of the light-emitting element LD according to the exemplary embodiment of the present invention is not limited thereto, and the size of the light-emitting element LD may be changed to meet the requirements of the display device to which the light-emitting element LD is applied. May be.
  • the first semiconductor layer 11 may include at least one n-type semiconductor layer, for example.
  • the first semiconductor layer 11 includes any one of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and includes a semiconductor layer doped with a first conductive dopant such as Si, Ge, Sn, etc. I can.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and the first semiconductor layer 11 may be formed of various materials in addition to this.
  • the active layer 12 is formed on the first semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on and/or under the active layer 12.
  • the cladding layer may be implemented as an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and AlInGaN may be used as the active layer 12.
  • the electron-hole pairs are coupled in the active layer 12 to cause the light-emitting element LD to emit light.
  • the second semiconductor layer 13 is provided on the active layer 12 and may include a semiconductor layer of a different type from the first semiconductor layer 11.
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 may include at least one semiconductor material selected from InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may include a semiconductor layer doped with a second conductive dopant such as Mg.
  • Materials constituting the second semiconductor layer 13 are not limited thereto, and various other materials may constitute the second semiconductor layer 13.
  • the light emitting device LD includes other phosphors on top and/or bottom of each layer.
  • a layer, an active layer, a semiconductor layer and/or an electrode layer may be further included.
  • the light emitting device LD is at least disposed at one end (eg, an upper surface) side of the second semiconductor layer 13 or an end (eg, lower surface) side of the first semiconductor layer 11. It may further include one electrode layer.
  • the light emitting device LD may further include an electrode layer 15 disposed on one end side of the second semiconductor layer 13, as illustrated in FIG. 1B.
  • the electrode layer 15 may be an ohmic contact electrode, but is not limited thereto.
  • the electrode layer 15 may include a metal or a metal oxide, for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), ITO and oxides thereof Alternatively, an alloy or the like may be used alone or in combination, but is not limited thereto. Further, depending on the embodiment, the electrode layer 15 may be substantially transparent or translucent. Accordingly, light generated by the light emitting device LD may pass through the electrode layer 15 and be emitted to the outside of the light emitting device LD.
  • a metal or a metal oxide for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), ITO and oxides thereof Alternatively, an alloy or the like may be used alone or in combination, but is not limited thereto. Further, depending on the embodiment, the electrode layer 15 may be substantially transparent or translucent. Accordingly, light generated by the light emitting device LD may pass through the electrode layer 15 and be emitted to the outside of the light emitting device LD
  • the light-emitting device LD may further include an insulating film 14.
  • the insulating film 14 may be omitted, and may be provided to cover only a part of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13 have.
  • the insulating film 14 may be provided on portions other than both ends of the light emitting device LD, so that both ends of the light emitting device LD may be exposed.
  • FIGS. 1A and 1B show a state in which a part of the insulating film 14 has been removed, and in the actual light emitting device LD, all sides of the circular pillars may be surrounded by the insulating film 14. have.
  • the insulating film 14 may include a transparent insulating material.
  • the insulating film 14 may include at least one insulating material among SiO 2 , Si 3 N 4 , Al 2 O 3 and TiO 2 , but is not limited thereto, and various materials having insulating properties may be used. I can.
  • the insulating film 14 is provided on the light emitting device LD, it is possible to prevent the active layer 12 from being short-circuited with the first and/or second electrodes, which are not shown.
  • the type, structure, and shape of the light emitting device LD according to the exemplary embodiment of the present invention may be variously changed.
  • FIG. 2 is a plan view schematically illustrating a display device according to an exemplary embodiment.
  • the structure of the display panel PNL is briefly illustrated centering on the display area DA.
  • At least one driving circuit unit for example, a scan driver and a data driver
  • a plurality of wirings may be further disposed on the display panel PNL.
  • the display panel PNL may include a substrate SUB and a plurality of pixels PX1 and PX2 disposed on the substrate SUB.
  • the display panel PNL includes a display area DA for displaying an image and a non-display area NDA excluding the display area DA, and the display area DA includes pixels PX1, PX2 may be continuously arranged along the first direction DR1 and the second direction DR.
  • the display area DA may be located in a central area of the display panel PNL, and the non-display area NDA may be located in an edge area of the display panel PNL so as to surround the display area DA.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and their positions may be changed.
  • the substrate SUB may be a rigid substrate or a flexible substrate, and its material or physical properties are not particularly limited.
  • the substrate SUB may be a rigid substrate made of glass or tempered glass, or a flexible substrate made of a thin film made of plastic or metal.
  • the substrate SUB may be a transparent substrate, but is not limited thereto.
  • the substrate SUB may be a translucent substrate, an opaque substrate, or a reflective substrate.
  • One area on the substrate SUB may be defined as the display area DA so that the pixels PX1 and PX2 are disposed, and the other area may be defined as the non-display area NDA.
  • various wires and/or built-in circuit units connected to the pixels PX1 and PX2 of the display area DA may be disposed in the non-display area NA.
  • the pixels PX1 and PX2 form rows and columns, and may be arranged in a matrix form.
  • Each of the pixels PX1 and PX2 may include at least one light emitting device LD driven by a corresponding scan signal and a data signal.
  • the plurality of light emitting devices may constitute a light source of each of the pixels PX1 and PX2.
  • Each of the pixels PX1 and PX2 may be formed of a plurality of sub-pixels.
  • the first pixel PX1 may include a first sub-pixel SPX1, a second sub-pixel SPX2, and a third sub-pixel SPX3, and the second pixel PX2 is a fourth sub-pixel It may include (SPX4), a fifth sub-pixel (SPX5), and a sixth sub-pixel (SPX6).
  • the sub-pixels SPX1, SPX2, and SPX3 of the first pixel PX1 may emit light of different colors.
  • the first sub-pixel SPX1 may be a red sub-pixel emitting red light
  • the second sub-pixel SPX2 may be a green sub-pixel emitting green light
  • the third sub-pixel (SPX3) may be a blue sub-pixel that emits blue light.
  • the sub-pixels SPX4, SPX5, and SPX6 of the second pixel PX2 may also emit light of different colors.
  • the fourth sub-pixel SPX4 may be a red sub-pixel that emits red light
  • the fifth sub-pixel SPX5 may be a green sub-pixel that emits green light
  • the sixth sub-pixel The (SPX6) may be a blue sub-pixel that emits blue light.
  • Each of the pixels PX1 and PX2 may be arranged in a stripe type along the second direction DR2.
  • the first sub-pixel SPX1 emits light of the same color as the fourth sub-pixel SPX4.
  • the second sub-pixel SPX2 is a sub-pixel that emits light of the same color as the fifth sub-pixel SPX5, and the third sub-pixel SPX3 is the same color as the sixth sub-pixel SPX6. It may be a sub-pixel that emits light of.
  • each of the sub-pixels constituting each of the pixels PX1 and PX2 are not particularly limited, and as an example, each of the sub-pixels SPX1, SPX2, SPX3, SPX4, SPX5, and SPX6
  • the color of light emitted by) can be changed in various ways.
  • FIG. 2 illustrates an embodiment in which the pixels PX1 and PX2 are arranged in a stripe type along the second direction DR2 in the display area DA
  • the present invention is not limited thereto.
  • the display area DA may have various currently known pixel arrangement types, such as a mosaic type or a pen tile type.
  • each of the pixels PX1 and PX2 may be configured as an active pixel.
  • the type, structure, and/or driving method of the pixels PX1 and PX2 applicable to the present invention are not particularly limited.
  • FIGS. 3A to 3D are circuit diagrams each illustrating a sub-pixel according to an exemplary embodiment.
  • FIGS. 3A to 3D illustrate an example of a sub-pixel constituting an active light emitting display panel.
  • the sub-pixel SP of FIGS. 3A to 3D may be any one of the sub-pixels SPX1, SPX2, SPX3, SPX4, SPX5, and SPX6 of FIG. 2.
  • the unit light emitting area may be a sub-pixel area in which one sub-pixel is provided.
  • the sub-pixel SP may include at least one light emitting element LD and a pixel driving circuit 144 connected thereto to drive the light emitting element LD.
  • the first electrode (eg, an anode electrode) of the light emitting device LD is connected to the first driving power supply VDD via the pixel driving circuit 144, and the second electrode (eg, a cathode electrode) of the light emitting device LD ) Is connected to the second driving power supply VSS.
  • the first driving power VDD and the second driving power VSS may have different potentials.
  • the second driving power VSS may have a potential lower than the potential of the first driving power VDD by more than a threshold voltage of the light emitting element LD.
  • Each of the light-emitting elements LD may emit light with a luminance corresponding to a driving current controlled by the pixel driving circuit 144.
  • the sub-pixel SP may include a plurality of light emitting devices LD connected in parallel with each other.
  • the pixel driving circuit 144 may include a first transistor M1, a second transistor M2, and a storage capacitor Cst.
  • the structure of the pixel driving circuit 144 is not limited to the embodiment shown in FIG. 3A.
  • the first electrode of the first transistor M1 (switching transistor) is connected to the data line DL, and the second electrode is connected to the first node N1.
  • the first electrode and the second electrode of the first transistor M1 are different electrodes.
  • the first electrode is a source electrode
  • the second electrode may be a drain electrode.
  • the gate electrode of the first transistor M1 is connected to the scan line SL.
  • the first transistor M1 is turned on when a scan signal of a voltage (eg, a low voltage) at which the first transistor M1 can be turned on is supplied from the scan line SL, so that the data line ( DL) and the first node N1 are electrically connected. At this time, the data signal of the frame is supplied to the data line DL, and accordingly, the data signal is transmitted to the first node N1. The data signal transmitted to the first node N1 is charged in the storage capacitor Cst.
  • a scan signal of a voltage eg, a low voltage
  • the first electrode of the second transistor M2 (driving transistor) is connected to the first driving power supply VDD, and the second electrode is electrically connected to the first electrode of each of the light emitting devices LD.
  • the gate electrode of the second transistor M2 is connected to the first node N1.
  • the second transistor M2 controls the amount of driving current supplied to the light emitting devices LD in response to the voltage of the first node N1.
  • One electrode of the storage capacitor Cst is connected to the first driving power VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges a voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • a first transistor M1 for transferring a data signal into the sub-pixel SP, a storage capacitor Cst for storing a data signal, and a driving current corresponding to the data signal are applied to the light emitting element (
  • a pixel driving circuit 144 having a relatively simple structure including a second transistor M2 for supplying LD) is shown.
  • the present invention is not limited thereto, and the structure of the pixel driving circuit 144 may be variously changed.
  • the pixel driving circuit 144 includes a transistor device for compensating for a threshold voltage of the second transistor M2, a transistor device for initializing the first node N1, and/or a light emission time of the light emitting device LD.
  • other circuit elements such as at least one transistor element, such as a transistor element for controlling N1, or a boosting capacitor for boosting the voltage of the first node N1, may be additionally included.
  • transistors included in the pixel driving circuit 144 for example, the first and second transistors M1 and M2 are all illustrated as P-type transistors, but the present invention is not limited thereto. That is, at least one of the first and second transistors M1 and M2 included in the pixel driving circuit 144 may be changed to an N-type transistor.
  • the first and second transistors M1 and M2 may be implemented as N-type transistors.
  • the pixel driving circuit 144 illustrated in FIG. 3B is similar in configuration and operation to the pixel driving circuit 144 of FIG. 3A except for a change in connection positions of some components due to a change in transistor type. Therefore, a detailed description thereof will be omitted.
  • the light emitting element LD is connected between the pixel driving circuit 144 and the second driving power VSS, but is not limited thereto.
  • the light emitting element LD may be connected between the pixel driving circuit 144 and the first driving power VDD to emit light with a luminance corresponding to a driving current controlled by the pixel driving circuit 144.
  • the sub-pixel SP includes a first transistor (TSC, switching transistor), a second transistor (TD, driving transistor), a third transistor (TSS, sensing transistor), and a fourth transistor (TE, emission control). Transistor), a storage capacitor Cst, and a light emitting device LD. Depending on the embodiment, the fourth transistor TE may be omitted.
  • the first transistor TSC, the second transistor TD, the third transistor TSS, and the fourth transistor TE are illustrated as being N-type transistors, but are not limited thereto.
  • at least one of the first transistor (TSC), the second transistor (TD), the third transistor (TSS), and the fourth transistor (TE) may be a P-type transistor.
  • the gate electrode of the first transistor TSC may be connected to the scan line SCL.
  • the first transistor TSC may transmit a data voltage to the sub-pixel SP by a scan signal supplied to the scan line SCL.
  • One electrode of the first transistor TSC may be connected to the data line DL, and the other electrode may be connected to the gate electrode of the second transistor TD.
  • the data voltage transmitted through the first transistor TSC may be stored in the storage capacitor Cst.
  • One electrode of the second transistor TD may be connected to the first driving power VDD, and the other electrode may be connected to one electrode of the fourth transistor TE.
  • the gate electrode of the second transistor TD may be electrically connected to the other electrode of the first transistor TSC.
  • the second transistor TD may determine the size of the driving current flowing through the light emitting element LD according to the size of the data voltage (data signal) stored in the storage capacitor Cst. According to an exemplary embodiment, when the sub-pixel SP does not include the fourth transistor TE, the other electrode of the second transistor TD may be connected to the anode electrode of the light emitting element LD.
  • the gate electrode of the third transistor TSS may be connected to the sensing line SSL.
  • One electrode of the third transistor TSS may be connected to the initialization power source Vint, and the other electrode may be connected to the anode electrode of the light emitting device LD.
  • the third transistor TSS may transmit an initialization voltage to the sub-pixel SP according to a sensing signal supplied to the sensing line SSL, or may sense a voltage value at the anode electrode of the light emitting element LD.
  • the gate electrode of the fourth transistor TE may be connected to the emission control line EL.
  • the fourth transistor TE is connected between the second transistor TD and the light emitting element LD, and the fourth transistor TE may be selectively turned on in response to a light emitting signal.
  • the storage capacitor Cst may be connected between the gate electrode of the second transistor TD and the anode electrode of the light emitting device LD.
  • the storage capacitor Cst may store a data voltage applied through the first transistor TSC and a voltage corresponding to the threshold voltage of the second transistor TD.
  • the anode electrode of the light emitting device LD may be connected to the second transistor TD via the fourth transistor TE, and the cathode electrode may be connected to the second driving power VSS.
  • the light-emitting device LD may generate light of a predetermined luminance in response to the amount of current supplied from the second transistor TD.
  • a parasitic capacitor Colled may be generated between the anode electrode and the cathode electrode of the light-emitting device LD.
  • the parasitic capacitor Col When the parasitic capacitor Col is in a charged state, the light-emitting element LD can emit light easily even by a low current.
  • the initialization power Vint is supplied to the anode electrode of the light emitting element LD through the third transistor TSS, the parasitic capacitor Coled is discharged, so that the display device's ability to represent black may be improved.
  • the sub-pixel SP includes first to seventh transistors T1, T2, T3, T4, T5, T6, T7, a storage capacitor Cst, and a light emitting device LD. I can.
  • all of the first to seventh transistors T1, T2, T3, T4, T5, T6, and T7 are shown as P-type transistors, but the present invention is not limited thereto.
  • at least one of the first to seventh transistors T1, T2, T3, T4, T5, T6, and T7 may be changed to an N-type transistor.
  • the first electrode (eg, an anode electrode) of the light emitting device LD is connected to the first transistor T1 via the sixth transistor T6, and a second electrode (eg, a cathode electrode) of the light emitting device LD May be connected to the second driving power supply VSS.
  • the light-emitting device LD may emit light with a predetermined luminance corresponding to the amount of current supplied from the first transistor T1.
  • One electrode of the first transistor T1 may be connected to the first driving power supply VDD via the fifth transistor T5, and the other electrode is connected to the light emitting device via the sixth transistor T6.
  • LD can be connected to the first electrode.
  • the first transistor T1 measures the amount of current flowing from the first driving power VDD to the second driving power supply VSS via the light emitting element LD. Can be controlled.
  • the second transistor T2 (switching transistor) may be connected between the data line DL and one electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 may be connected to the scan line SL.
  • the second transistor T2 is turned on when the scan signal of the gate-on voltage is supplied to the scan line SL, so that the data line DL and one electrode of the first transistor T1 are electrically connected to each other. have.
  • the third transistor T3 may be connected between the other electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 may be connected to the scan line SL.
  • the third transistor T3 is turned on when the scan signal of the gate-on voltage is supplied to the scan line SL, thereby electrically connecting the other electrode of the first transistor T1 and the first node N1. I can.
  • the fourth transistor T4 may be connected between the first node N1 and the initialization power Vint.
  • the gate electrode of the fourth transistor T4 may be connected to the previous scan line SL-1.
  • the fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the previous scan line SL-1 to supply the voltage of the initialization power Vint to the first node N1.
  • the initialization power Vint may be set to a voltage lower than that of the data signal.
  • the fifth transistor T5 may be connected between the first driving power VDD and one electrode of the first transistor T1.
  • the gate electrode of the fifth transistor T5 may be connected to the i-th emission control line EL.
  • the fifth transistor T5 may be turned on when the light emission control signal of the gate-on voltage is supplied to the i-th emission control line EL, and may be turned off in other cases.
  • the sixth transistor T6 may be connected between the other electrode of the first transistor T1 and the first electrode of the light emitting element LD.
  • the gate electrode of the sixth transistor T6 may be connected to the emission control line EL.
  • the sixth transistor T6 may be turned on when a light emission control signal of a gate-on voltage is supplied to the light emission control line EL, and may be turned off in other cases.
  • the seventh transistor T7 may be connected between the initialization power supply Vint and the first electrode of the light emitting element LD.
  • the gate electrode of the seventh transistor T7 may be connected to the subsequent scan line SL+1.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the downstream scan line SL+1, and the voltage of the initialization power Vint is applied to the first electrode of the light emitting device LD. Can supply.
  • the storage capacitor Cst may be connected between the first driving power VDD and the first node N1. A data signal and a voltage corresponding to the threshold voltage of the first transistor T1 may be stored in the storage capacitor Cst.
  • 4A is a plan view of a display device according to an exemplary embodiment.
  • 4B is a modified example of the structure shown in FIG. 4A.
  • FIG. 4A and 4B are plan views each illustrating a structure of a display panel (PNL of FIG. 2) according to an exemplary embodiment of the present invention.
  • a first pixel area PA1 and a first pixel area PA1 and It is a plan view showing the 2 pixel area PA2.
  • each electrode is illustrated in a simplified manner, such as showing only a single electrode layer.
  • the present invention is not limited thereto.
  • each of the pixel areas PA1 and PA2 may include sub-pixel areas SPA constituting each of the sub-pixels SPX.
  • a first sub-pixel area SPA1 and a second sub-pixel SPX2 in which a first sub-pixel SPX1 is sequentially formed along a first direction DR1 are formed.
  • It may include a second sub-pixel area SPA2 and a third sub-pixel area SPA3 in which the third sub-pixel SPX3 is formed.
  • the second pixel area PA2 is spaced apart from the first pixel area PA1 in the second direction DR, and the fourth sub-pixel SPX4 is sequentially formed along the first direction DR1.
  • the sub-pixel area SPA4, a fifth sub-pixel area SPA5 in which the fifth sub-pixel SPX5 is formed, and a sixth sub-pixel area SPA6 in which the sixth sub-pixel SPX6 is formed may be included. .
  • the first pixel PX1 will be mainly described, but the second pixel PX2 is the same as or similar to the first pixel PX1, and a detailed description thereof will be simplified or omitted.
  • Each sub-pixel area SPA includes a first pixel electrode ELT1 and a second pixel electrode ELT2, and a plurality of light emitting elements connected between the first and second pixel electrodes ELT1 and ELT2. (LD) may be included.
  • the first pixel electrode ELT1 and the second pixel electrode ELT2 are disposed to be spaced apart from each other, and at least one region may be disposed to face each other.
  • the first and second pixel electrodes ELT1 and ELT2 are respectively spaced apart from each other by a predetermined interval along the first direction DR1 and are arranged side by side, and the second direction ( DR2) can be extended.
  • the first pixel electrode ELT1 may be connected to the pixel circuit of each sub-pixel SPX through the first contact hole CH1, for example, to the pixel driving circuit 144 shown in any one of FIGS. 3A and 3B. have.
  • each of the pixel driving circuits 144 may be located under the light emitting elements LD disposed in the sub-pixel area SPA.
  • each pixel driving circuit 144 may be formed on a pixel circuit layer (PCL in FIG. 5) to be described later.
  • the first pixel electrode ELT1 may be connected to the first connection electrode CNL1.
  • the first pixel electrode ELT1 may be integrally connected to the first connection electrode CNL1.
  • the first pixel electrode ELT1 may be formed by branching from the first connection electrode CNL1 to at least one branch.
  • the first pixel electrode ELT1 and the first connection electrode CNL1 may extend in different directions within each sub-pixel area SPA. As an example, when it is assumed that the first connection electrode CNL1 extends along the first direction DR1, the first pixel electrode ELT1 is formed along the second direction DR2 crossing the first direction DR1. Can be extended.
  • the second pixel electrode ELT2 may be connected to the second power source VSS.
  • the second pixel electrode ELT2 may be connected to the second pixel power VSS through the second connection electrode CNL2, the second contact hole CH2, and the power line PL.
  • One region of the power line PL for supplying the second power VSS may be disposed in the pixel circuit layer under the light emitting elements LD, but is not limited thereto.
  • the second pixel electrode ELT2 and the second connection electrode CNL2 may extend along different directions within each sub-pixel area SPA. As an example, when the second connection electrode CNL2 extends along the first direction DR1, the second pixel electrode ELT2 may extend along the second direction DR2.
  • the second pixel electrode ELT2 and the second connection electrode CNL2 may be integrally connected to each other.
  • the second pixel electrode ELT2 may be formed by branching from the second connection electrode CNL2 in at least one branch.
  • a plurality of light-emitting elements LD may be arranged between the first and second pixel electrodes ELT1 and ELT2 of each sub-pixel SPX.
  • first light-emitting element LD1 is disposed between the first and second pixel electrodes ELT1 and ELT2 of the second sub-pixel SPX2.
  • second light emitting element LD2 between the second pixel electrodes ELT1 and ELT2, and between the first and second pixel electrodes ELT1 and ELT2 of the third sub-pixel SPX3.
  • At least one third light emitting device LD3 may be arranged.
  • a plurality of light-emitting elements LD may be connected in parallel.
  • all of the light-emitting elements LD are shown to be aligned in the first direction DR1, but the arrangement direction of the light-emitting elements LD is not limited thereto.
  • at least one of the light emitting devices LD may be disposed in a diagonal direction.
  • the plurality of light emitting devices LD may include first, second, and third light emitting devices LD1, LD2, and LD3.
  • the first, second, and third light emitting devices LD1, LD2, and LD3 may emit light of different colors.
  • the first light-emitting element LD1 may emit red light
  • the second light-emitting element LD2 may emit green light
  • the third light-emitting element LD3 may emit blue light.
  • These light-emitting elements LD may be electrically connected between the first and second pixel electrodes ELT1 and ELT2 of each sub-pixel SPX.
  • One end (hereinafter, referred to as “first end”) of the light emitting devices LD is electrically connected to the first pixel electrode ELT1 of the sub-pixel SPX, and the other end of the light emitting devices LD
  • the end (hereinafter, referred to as “second end”) may be electrically connected to the second pixel electrode ELT2 of the sub-pixel SPX.
  • the first ends of the light emitting devices LD are not directly disposed on each of the first pixel electrodes ELT1, but are electrically connected to the first pixel electrode ELT1 through the first contact electrode CNE1. Can be connected to.
  • the second ends of the light-emitting elements LD are not directly disposed on each second pixel electrode ELT2, but are electrically connected to the second pixel electrode ELT2 through the second contact electrode CNE2. Can be connected.
  • first end and the second end of the light emitting devices LD may be directly connected to each of the first and second pixel electrodes ELT1 and ELT2 to be electrically connected. .
  • the light-emitting elements LD may be micro-sized light-emitting diodes using a material having an inorganic crystal structure, for example, as small as nano or micro scale.
  • the light-emitting elements LD may be prepared in a form dispersed in a predetermined solution, and may be supplied to the light-emitting region of each sub-pixel SPX through an inkjet printing method or the like.
  • the light-emitting elements LD may be mixed with a volatile solvent and dropped into each light-emitting region.
  • the light emitting elements LD may self-align between the first and second pixel electrodes ELT1 and ELT2.
  • the solvent is volatilized or removed by other methods to stably arrange the light-emitting elements LD between the first and second pixel electrodes ELT1 and ELT2.
  • the solvent is volatilized or removed by other methods to stably arrange the light-emitting elements LD between the first and second pixel electrodes ELT1 and ELT2.
  • the light-emitting elements LD are first and second It is possible to stably connect between the pixel electrodes ELT1 and ELT2.
  • Each of the light emitting elements LD disposed in each sub-pixel area SPA may be gathered to form a light source of the corresponding sub-pixel SPX.
  • a driving current flows through at least one sub-pixel SPX during each frame period, light-emitting elements connected in the forward direction between the first and second pixel electrodes ELT1 and ELT2 of the sub-pixel SPX ( While LD) emits light, light having a luminance corresponding to the driving current may be emitted.
  • Each sub-pixel area SPA may include an emission area EA and a non-emission area NEA, and the emission area EA may be an area in which the above-described light-emitting elements LD are disposed to emit light. have.
  • the non-emission area NEA may be an area that does not emit light other than the emission area EA.
  • the non-emission area NEA may be positioned along the boundary of each sub-pixel SPX.
  • the bank layer BNK may be disposed to overlap the non-emission area NEA on a plane. That is, at least one light-emitting element LD disposed in the light-emitting area EA of each sub-pixel area SPA is, when viewed in plan view, by the bank layer BNK disposed in the sub-pixel area SPA. Can be surrounded.
  • Each light emitting area EA may be divided by the bank layer BNK.
  • the first sub-pixel area SPA1 includes the first emission area EA1
  • the second sub-pixel area SPA2 includes the second emission area EA2
  • the third sub-pixel area SPA3 May include the third light emitting area EA3.
  • the bank layer BNK may be integrally connected and disposed as shown in FIG. 4A. That is, the bank layer BNK may be an integral partition wall having a mesh shape exposing the light emitting area EA of each sub-pixel area SPA.
  • the shape of the bank layer BNK is not limited thereto.
  • the bank layer BNK may be formed of individual patterns separated from each other.
  • each of the bank layers BNK is disposed to be spaced apart from each other by a predetermined distance along the first direction DR1 and extends along the second direction DR2. Can be.
  • the bank layer BNK may include one or more organic layers made of a photo resist-based organic material, but is not limited thereto.
  • a reflective layer or the like may be additionally provided on the surface of the bank layer BNK.
  • the reflective layer reflects light emitted from the light-emitting elements LD to the outside, thereby improving light efficiency of the sub-pixels SPX.
  • a color filter CFL may be disposed on each sub-pixel SPX.
  • a first color filter pattern CPR1 is disposed on the first sub-pixel SPX1 and the fourth sub-pixel SPX4, and a second color is disposed on the second sub-pixel SPX2 and the fifth sub-pixel SPX5.
  • the filter pattern CPR2 is disposed, and a third color filter pattern CPR3 may be disposed on the third sub-pixel SPX3 and the sixth sub-pixel SPX6.
  • Each of the color filter patterns CPR1, CPR2, and CPR3 may at least partially overlap each other, and the overlapping region may overlap at least a portion of the non-emission area NEA.
  • each of the color filter patterns CPR1, CPR2, and CPR3 may overlap each other at least in part in the non-emission area NEA.
  • Each of the color filter patterns CPR1, CPR2, and CPR3 may significantly lower reflectance of external light incident on the display device. The external light reflection effect of the color filter CFL will be described later in detail with reference to FIG. 7.
  • FIG. 5 is an example of a cross-sectional view of a pixel taken along line I-I' of FIG. 4A.
  • 6 is a cross-sectional view of pixels taken along line II-II' of FIG. 4A.
  • a pixel circuit layer PCL and light emitting devices LD may be sequentially disposed on a substrate SUB.
  • the pixel circuit layer PCL may include a plurality of circuit elements formed in each sub-pixel area SPA and constituting the pixel driving circuit 144 of each sub-pixel SPX.
  • the pixel circuit layer PCL may include at least one transistor M1 and M2 and a storage capacitor Cst disposed in each sub-pixel area SPA. (See Fig. 3A)
  • the transistors M1 and M2 and the storage capacitor Cst disposed in the pixel circuit layer PCL are formed through at least one contact hole formed in the pixel circuit layer PCL, and the first pixel electrode ELT1 or the second pixel electrode. It can be electrically connected to (ELT2).
  • a plurality of light emitting devices LD may be disposed in each sub-pixel area SPA above the pixel circuit layer PCL. As described above, the first to third light emitting devices LD1, LD2, and LD3 may be disposed in the first to third sub-pixel areas SPA1, SPA2, and SPA3, respectively.
  • first and second pixel electrodes ELT1 and ELT2 are disposed in each sub-pixel area SPA, and a light emitting element is disposed between the first and second pixel electrodes ELT1 and ELT2 corresponding to each other.
  • Fields LD are disposed, first and second contact electrodes CNE1 and CNE2 are disposed on the first and second ends EP1 and EP2 of each of the light-emitting elements LD, and the light-emitting elements
  • a color filter (CFL) may be disposed on the LD.
  • At least one conductive layer and/or an insulating layer may be additionally included on the pixel circuit layer PCL.
  • at least one of the first and second partition walls PW1 and PW2, the first, second and third insulating patterns INP1, INP2, INP3, and the protective layer PSV may contain one more.
  • First and second partition walls PW1 and PW2 may be selectively disposed on the pixel circuit layer PCL.
  • the first and second barrier ribs PW1 and PW2 may be disposed on the pixel circuit layer PCL to be spaced apart by a predetermined distance.
  • the constituent material and/or the stacked structure of the first and second partition walls PW1 and PW2 are not particularly limited, and these may be variously changed.
  • each of the first and second partition walls PW1 and PW2 may have various shapes.
  • each of the first and second partition walls PW1 and PW2 may have a trapezoidal cross section whose width becomes narrower toward the top, as illustrated in FIG. 5.
  • each of the first and second barrier ribs PW1 and PW2 may have a curved surface having a cross section such as a semicircle or a half ellipse whose width becomes narrower toward the top.
  • the shape of the first and second partition walls PW1 and PW2 is not particularly limited, and may be variously changed.
  • First and second pixel electrodes ELT1 and ELT2 and first and second connection electrodes CNL1 and CNL2 are provided in each sub-pixel area SPA provided with the first and second barrier ribs PW1 and PW2. ) Can be placed.
  • the first and second pixel electrodes ELT1 and ELT2 may be disposed at predetermined intervals on the pixel circuit layer PCL and/or the substrate SUB on which the first and second barrier ribs PW1 and PW2 are formed. have.
  • the first and second connection electrodes CNL1 and CNL2 may be integrally connected to the first and second pixel electrodes ELT1 and ELT2, respectively.
  • the first pixel electrodes ELT1 may be disposed on each of the first barrier ribs PW1, and the second pixel electrodes ELT2 may be disposed on each of the second barrier ribs PW2.
  • one of the first and second pixel electrodes ELT1 and ELT2 may be an anode electrode, and the other may be a cathode electrode.
  • the first and second pixel electrodes ELT1 and ELT2 may have a shape corresponding to the shape of the first and second partition walls PW1 and PW2, respectively.
  • the first pixel electrodes ELT1 may have an inclination corresponding to a cross section of each of the first barrier ribs PW1
  • the second pixel electrodes ELT2 may have a cross section of each of the second barrier ribs PW2. It may have a slope corresponding to.
  • the first and second barrier ribs PW1 and PW2 may not be disposed in each sub-pixel area SPA.
  • the first and second pixel electrodes ELT1 and ELT2 may be implemented substantially flat.
  • the first and second pixel electrodes ELT1 and ELT2 may be disposed on the same plane and may have the same height. In this way, when the first and second pixel electrodes ELT1 and ELT2 have the same height, the light emitting elements LD can be more stably connected between the first and second pixel electrodes ELT1 and ELT2. have.
  • the present invention is not limited thereto, and the shape, structure, and/or arrangement relationship of the first and second pixel electrodes ELT1 and ELT2 may be variously changed.
  • Each of the first and second pixel electrodes ELT1 and ELT2 may include a reflective electrode, but is not limited thereto.
  • each of the first and second pixel electrodes ELT1 and ELT2 may be made of a conductive material having a constant reflectance.
  • the first and second pixel electrodes ELT1 and ELT2 may include at least one of a metal such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and alloys thereof. However, it is not limited thereto.
  • the first and second pixel electrodes ELT1 and ELT2 are conductive oxides such as indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium tin zinc oxide (ITZO), PEDOT. It may also contain any one of conductive polymers such as. In this case, the first and second pixel electrodes ELT1 and ELT2 may further include separate reflective layers.
  • the first and second pixel electrodes ELT1 and ELT2 have a slope corresponding to the shape of the first and second partition walls PW1 and PW2, respectively, the first and second light emitting elements LD
  • the light emitted from the ends EP1 and EP2 may be reflected by the first and second pixel electrodes ELT1 and ELT2 to proceed in the front direction.
  • the first insulating pattern INP1 may be disposed on each sub-pixel area SPA provided with the first and second pixel electrodes ELT1 and ELT2. According to an exemplary embodiment, the first insulating pattern INP1 may be disposed between the pixel circuit layer PCL and the light emitting devices LD. The first insulating pattern INP1 may stably support the light emitting devices LD.
  • At least one light emitting element LD may be supplied and aligned on each sub-pixel area SPA provided with the first insulating pattern INP1.
  • a plurality of first light emitting devices LD1 may be supplied and aligned on each first sub-pixel area SPA1.
  • a second insulating pattern INP2 may be disposed on each sub-pixel area SPA provided with the light-emitting elements LD to cover a portion of the upper surface of each of the light-emitting elements LD.
  • a first contact electrode CNE1 may be disposed on each sub-pixel area SPA provided with the second insulating pattern INP2.
  • the first contact electrode CNE1 covers the first pixel electrode ELT1 and may be electrically connected to the first pixel electrode ELT1.
  • the first contact electrode CNE1 covers the first end EP1 of the at least one light emitting element LD disposed in the sub-pixel area SPA, and covers the first end EP1 of each of the first ends. It can be electrically connected to the pixel electrode ELT1.
  • a third insulating pattern INP3 may be disposed on each sub-pixel area SPA where the first contact electrode CNE1 is provided.
  • the third insulating pattern INP3 may be provided to cover each first contact electrode CNE1.
  • a second contact electrode CNE2 may be disposed on each sub-pixel area SPA provided with the third insulating pattern INP3. Each second contact electrode CNE2 covers each second pixel electrode ELT2 and may be electrically connected to the second pixel electrode ELT2. In addition, each second contact electrode CNE2 covers the second end EP2 of the at least one light emitting device LD disposed in the sub-pixel area SPA, and covers the second end EP2. It may be electrically connected to the second pixel electrode ELT2.
  • a protective layer PSV may be disposed on each sub-pixel area SPA provided with the second contact electrode CNE2.
  • the protective layer PSV may be formed entirely on the display area DA, and may cover the light emitting elements LD and electrodes connected thereto.
  • a bank layer BNK and a color filter CFL may be disposed on one surface of the substrate SUB on which the light emitting devices LD are disposed.
  • the bank layer BNK may be formed on the protective layer PSV disposed on one surface of the substrate SUB, but may be formed directly on the one surface of the substrate SUB according to embodiments.
  • the bank layer BNK may be disposed between the first, second, and third sub-pixels SPX1, SPX2, and SPX3.
  • the bank layer BNK may be disposed along a boundary area where the first, second, and third sub-pixel areas SPA1, SPA2, and SPA3 are in contact.
  • the bank layer BNK may prevent light leakage between adjacent sub-pixels SPX.
  • the bank layer BNK may have various shapes.
  • the bank layer BNK may have a shape capable of satisfying a viewing angle of a predetermined angle or more.
  • the bank layer BNK may have a trapezoidal cross section whose width becomes narrower as the distance from the substrate SUB increases.
  • it may have a curved cross section such as a semicircle or a semi-ellipse whose width becomes narrower toward the top away from the substrate SUB.
  • the shape and/or slope of the bank layer BNK is not particularly limited, and this may be variously changed.
  • each of the sub-pixel areas SPA may include an emission area EA and a non-emission area NEA.
  • the light-emitting area EA includes light-emitting elements LD disposed on the substrate SUB, and may be an area in which light emitted from the light-emitting elements LD is emitted to the outside.
  • the non-emission area NEA does not include the light-emitting elements LD and may be an area surrounding the light-emitting areas EA along the boundary of the sub-pixel areas SPA. That is, the non-emission area NEA may be an area partitioned to overlap the bank layer BNK.
  • the color filter CFL may be disposed on the light emitting elements LD and the bank layer BNK.
  • the color filter CFL may include first to third color filter patterns CPR1, CPR2, and CPR3 disposed in each of the first to third sub-pixel areas SPA1, SPA2, and SPA3.
  • the color filter CFL may be further disposed not only in the sub-pixel areas SPA, but also in the non-emission area NEA adjacent to the sub-pixel areas SPA.
  • the color filter CFL may be formed higher than the bank layer BNK.
  • the first to third color filter patterns CPR1, CPR2, and CPR3 may at least partially overlap each other on the bank layer BNK.
  • the first color filter pattern CPR1 and the second color filter pattern CPR2 may overlap and be disposed.
  • the second color filter pattern CPR2 and the third color filter pattern CPR3 may overlap and be disposed on the bank layer BNK between the second sub-pixel SPX2 and the third sub-pixel SPX3.
  • Each of the color filter patterns CPR1, CPR2, and CPR3 may selectively transmit some light of light having a specific wavelength emitted from the light emitting devices LD, and partially absorb other light.
  • the first color filter pattern CPR1 may be a red color filter.
  • the first color filter pattern CPR1 selectively transmits light of a red wavelength, but partially absorbs light in a wavelength band near the red wavelength to obtain a wavelength spectrum of red light displayed by the first sub-pixel SPX1. It can be made sharper, which can improve color purity.
  • the second color filter pattern CPR2 may be a green color filter.
  • the second color filter pattern CPR2 selectively transmits green light, but partially absorbs light in a wavelength band near the green wavelength to sharpen the wavelength spectrum of green light displayed by the second sub-pixel SPX2. can do.
  • the third color filter pattern CPR3 may be a blue color filter.
  • the third color filter pattern CPR3 selectively transmits blue light, but partially absorbs light in a wavelength band near the blue wavelength to make the wavelength spectrum of blue light displayed by the third sub-pixel SPX3 more sharp. can do.
  • the display device can secure excellent color reproducibility.
  • the first to third color filter patterns CPR1, CPR2, and CPR3 are disposed to extend along the second direction DR2, as shown in FIG. 6, the first color filter pattern (CPR1) may also be disposed on the fourth sub-pixel area SPA4.
  • the second color filter pattern CPR2 may be disposed on the fifth sub-pixel area SPA5, and the third color filter pattern CPR3 may also be disposed on the sixth sub-pixel area SPA6.
  • a capping layer CPL may be further disposed on the color filter CFL.
  • the capping layer CPL is disposed to cover the color filter CFL as a whole to protect the color filter CFL from external impurities.
  • FIG. 7 is a diagram illustrating an effect of reducing reflection of external light and improving color reproducibility of a display device according to an exemplary embodiment.
  • the first sub-pixel region is illustrated and described as an example, but the same description may be applied to other sub-pixel regions.
  • the incident lights EXL1a and EXL2a incident on the display device side include a first incident light EXL1a incident into the first emission area EA1 and a second incident light EXL2a incident into the non-emission area NEA. ) Can be included.
  • the first incident light EXL1a and the second incident light EXL2a may be natural light incident from the outside and may be white light including light in all wavelength bands.
  • the first incident light EXL1a is incident into the first light-emitting area EA1 and is reflected by the first light-emitting element LD1 disposed in the first light-emitting area EA1 or various wires connected to the first light-emitting element LD1. Can be. That is, the first incident light EXL1a may be reflected by various components disposed in the first emission area EA1 and may be emitted to the outside as the first reflected light EXL1b.
  • a path through which the first incident light EXL1a is emitted to the outside as the first reflected light EXL1b may be formed in the first color filter pattern CPR1.
  • the first color filter pattern CPR1 may selectively transmit light of a specific color, and may partially absorb other light.
  • the first color filter pattern CPR1 may transmit red light and partially absorb light other than red light.
  • the first color filter pattern CPR1 may partially absorb other light except red light among various lights constituting white light. That is, the amount of light of the first reflected light EXL1b may be reduced compared to the amount of light of the first incident light EXL1a.
  • the second incident light EXL2a may be incident into the non-emission area NEA, and at least a part of the second incident light EXL2a may be reflected by the bank layer BNK disposed in the non-emission area NEA.
  • the reflected second incident light EXL2a may be emitted to the outside as second reflected light EXL2b.
  • Paths through which the second incident light EXL2a is emitted to the outside as the second reflected light EXL2b may be formed in the first color filter pattern CPR1 and the second color filter pattern CPR2.
  • the first color filter pattern CPR1 and the second color filter pattern CPR2 may selectively transmit light of a specific color, and partially absorb other light.
  • the first color filter pattern CPR1 transmits red light
  • the second color filter pattern CPR2 transmits green light
  • other light may be partially absorbed.
  • the first color filter pattern CPR1 may partially absorb light other than red light among various lights constituting white light.
  • the second color filter pattern CPR2 may partially absorb light other than green light among various lights constituting white light. That is, the amount of light of the second reflected light EXL2b may be reduced compared to the amount of light of the second incident light EXL2a.
  • the non-emission area NEA further includes the second color filter pattern CPR2, and thus may absorb light of more various colors.
  • the first color filter pattern CPR1 disposed on the first light-emitting area EA1 and the non-emissive area NEA absorbs at least a portion of the incident light EXL1a and ELX2a incident from the outside to the outside. It is possible to reduce the amount of light of the emitted light (EXL1b, EXL2b). That is, the first color filter pattern CPR1 may display a clear image by reducing the reflectance of external light of the display device, and improve quality characteristics of the display device.
  • the second color filter pattern CPR2 disposed on the non-emission area NEA by overlapping the first color filter pattern CPR1 absorbs at least a part of the second incident light EXL2a incident from the outside and is emitted to the outside.
  • the amount of light of the second emission light EXL2b may be further reduced. That is, the effect of reducing the reflectance of external light of the display device can be improved.
  • the first emission light LO emitted from the first light emitting device LD1 may be emitted to the outside through the first color filter pattern CPR1.
  • the first light-emitting device LD1 may be a red light-emitting device that emits red light, and the first emission light LO may be red light.
  • a difference may occur in the wavelength of the emission light LO emitted from the first light emitting device LD1 according to a gray scale displayed by the display device.
  • the wavelength of the emission light LO emitted by the first light emitting element LD1 at a low gray level and the wavelength of the emission light LO emitted by the first light emitting element LD1 at a high gray level may be at least partially different. have.
  • the first color filter pattern CPR1 is disposed on the first light-emitting element LD1 to transmit light of a specific wavelength band and absorb light of other wavelength bands. That is, even if the wavelength (or color) of the emitted light LO emitted by the first light-emitting element LD1 changes according to the gray scale, the color reproducibility is improved by uniformly adjusting the wavelength (or color) of the emitted light emitted to the outside. I can make it.
  • FIG. 8 is a cross-sectional view of a display device according to another exemplary embodiment.
  • 9 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the embodiment of FIG. 8 is different from the embodiment of FIG. 5 in that the color filter CFL further includes scattering particles SCT.
  • the embodiment of FIG. 9 is different from the embodiment of FIG. 5 in that the optical modulation pattern CFL' is disposed instead of the color filter CFL.
  • At least one of the color filter patterns CPR1, CPR2, and CPR3 may include scattering particles SCT.
  • it may include scattering particles SCT dispersed inside each of the color filter patterns CPR1, CPR2, and CPR3.
  • Scattering particles (SCT) are, for example, titanium oxide (TiO2), zirconium oxide (ZrO2), aluminum oxide (Al2O3), indium oxide (In2O3), zinc oxide (ZnO), tin oxide (SnO2), silica (Silica). It may include at least one, but the constituent material of the scattering particles (SCT) is not particularly limited, and may be composed of various materials currently known.
  • Light emitted from the light emitting devices LD may be emitted in all directions by the scattering particles SCT in the color filter CF. Accordingly, the viewing angle of the display device may be improved.
  • third light emitting devices LD3 may be disposed on the pixel circuit layer PCL.
  • the third light emitting devices LD3 may be blue light emitting devices that emit blue light.
  • a light modulation pattern CFL' may be disposed on the light emitting devices LD.
  • the optical modulation pattern CFL' includes a first wavelength conversion pattern CPR1' disposed in the first sub-pixel area SPA1, a second wavelength conversion pattern CPR2' disposed in the second sub-pixel area SPA2, And a light transmitting pattern CPR3 ′ disposed in the third sub-pixel area SPA3.
  • the first wavelength conversion pattern CPR1 ′ may include a resin layer RS and first wavelength conversion particles WC1 dispersed in the resin layer RS.
  • the first wavelength converting particles WC1 may convert blue light emitted from the third light emitting devices LD3 disposed in the first sub-pixel area SPA1 into red light.
  • the second wavelength conversion pattern CPR2 ′ may include a resin layer RS and second wavelength conversion particles WC2 dispersed in the resin layer RS.
  • the second wavelength conversion particles WC2 may convert blue light emitted from the third light emitting devices LD3 disposed in the second sub-pixel area SPA2 into green light.
  • the first wavelength converting particle WC1 and the second wavelength converting particle WC2 may be phosphor particles including a quantum dot.
  • each of the first and second wavelength conversion particles (WC1, WC2) is a group II-IV compound , IV-VI compound, group IV element, group IV compound, and combinations thereof.
  • These first and second wavelength converting particles WC1 and WC2 may have a full width of half maximum (FWHM) of an emission wavelength spectrum of about 45 nm or less, and the first and second wavelength converting particles WC1 and WC2 Light emitted through) may be emitted in all directions. Accordingly, the viewing angle of the light emitting display device can be improved.
  • FWHM full width of half maximum
  • the light transmitting pattern CPR3 ′ may include a resin layer RS and scattering particles SCT dispersed in the resin layer RS.
  • the scattering particles SCT may scatter blue light emitted from the third light emitting devices LD3 disposed in the third sub-pixel area SPA3. Blue light scattered by the scattering particles SCT may be emitted to the outside.
  • the scattering particles SCT are the same as or similar to the scattering particles described in FIG. 8, and detailed descriptions thereof will be omitted.
  • the first wavelength conversion pattern CPR1', the second wavelength conversion pattern CPR2', and the light transmission pattern CPR3' of the light modulation pattern CFL' are disposed at the boundary of each sub-pixel area SPA. They may overlap each other on the bank layer BNK.
  • the external light incident on the non-emission area NEA may be at least partially reflected by the bank layer BNK, but at least a portion may be absorbed by the light modulation patterns CFL′ disposed on the bank layer BNK. I can. That is, the reflectance of external light of the display device may be reduced.
  • 10 is a plan view of a display device according to another exemplary embodiment.
  • 11 is a cross-sectional view of a pixel taken along line III-III' of FIG. 10.
  • 12 is a cross-sectional view of a pixel taken along line IV-IV' of FIG. 10.
  • the first to third color filter patterns CPR1a, CPR2a, and CPR3a all overlap in the non-emission area NEA. There is a difference in that.
  • a color filter CFLa may be disposed on each sub-pixel area SPA.
  • the color filter CFLa includes a first color filter pattern CPR1a and a second sub-pixel area SPA2 disposed on the first sub-pixel area SPA1, the fourth sub-pixel area SPA4, and the non-emission area NEA. ), the second color filter pattern CPR2a disposed on the fifth sub-pixel area SPA5 and the non-emission area NEA, and the third sub-pixel area SPA3, the sixth sub-pixel area SPA6, and the ratio
  • a third color filter pattern CPR3a disposed on the emission area NEA may be included.
  • the first to third color filter patterns CPR1a, CPR2a, and CPR3a may overlap each other in the non-emission area NEA.
  • a first color filter pattern CPR1a and a second color filter pattern are in the non-emission area NEA between the first sub-pixel area SPA1 and the second sub-pixel area SPA2.
  • CPR2a and the third color filter pattern CPR3a may be disposed.
  • the first color filter pattern CPR1a, the second color filter pattern CPR2a, and the third color filter pattern ( CPR3a) can be deployed.
  • the first color filter pattern CPR1a and the second color filter pattern are also in the non-emission area NEA between the first sub-pixel area SPA1 and the fourth sub-pixel area SPA4.
  • CPR2a and a third color filter pattern CPR3a may be disposed.
  • 13 is a plan view of a display device according to another exemplary embodiment.
  • 14 is a cross-sectional view of a pixel taken along line VI-VI' of FIG. 13.
  • FIGS. 13 and 14 differ from the embodiments of FIGS. 4A to 6 in that a mosaic-type pixel arrangement structure is included.
  • the cross-sectional view taken along the line V-V' of FIG. 13 may be substantially the same as the cross-sectional view of FIG. 5, and a detailed description thereof will be omitted, and a cross-sectional view taken along line VI-VI' of FIG. 13 will be mainly described. do.
  • light-emitting elements LD may be disposed in each sub-pixel area SPA.
  • Different light emitting devices may be disposed in the first to third sub-pixel areas SPA1, SPA2, and SPA3 of the first pixel area PA1.
  • the first light emitting device LD1 is disposed in the first sub-pixel area SPA1
  • the second light-emitting device LD2 is disposed in the second sub-pixel area SPA2.
  • a third light emitting device LD3 may be disposed in the third sub-pixel area SPA3.
  • the same light emitting devices LD1, LD2, and LD3 as the first pixel area PA1 may be disposed in the fourth to sixth sub-pixel areas SPA4, SPA5, and SPA6 of the second pixel area PA2.
  • the arrangement order of the light emitting devices LD in the second pixel area PA2 may be different from that of the first pixel area PA1.
  • the third light emitting device LD3 is disposed in the fourth sub-pixel area SPA4, the first light-emitting device LD1 is disposed in the fifth sub-pixel area SPA5, and the sixth sub-pixel area SPA6 ) May be disposed on the second light emitting device LD2.
  • a color filter CFLb may be disposed on each of the sub-pixel areas SPA.
  • the color filter CFLb is not disposed to extend along the second direction DR2, but may be individually disposed for each sub-pixel area SPA.
  • the color filter CFLb includes the first color filter pattern CPR1b, the second sub-pixel area SPA2, and the sixth sub-pixel area SPA1 and the fifth sub-pixel area SPA5.
  • a second color filter pattern CPR2b disposed on the sub-pixel area SPA6, and a third color filter pattern CPR3b disposed on the third sub-pixel area SPA3 and the fourth sub-pixel area SPA4. Can include.
  • different color filter patterns CPR1b and CPR3b may be disposed in the first sub-pixel area SPA1 and the fourth sub-pixel area SPA4 located along the second direction DR2. have.
  • the first color filter pattern CPR1b may be disposed in the first sub-pixel area SPA1 and in the non-emission area NEA between the first sub-pixel area SPA1 and the fourth sub-pixel area SPA4.
  • the third color filter pattern CPR3b may be disposed in the fourth sub-pixel area SPA4 and in the non-emission area NEA between the first sub-pixel area SPA1 and the fourth sub-pixel area SPA4.
  • the first color filter pattern CPR1b and the third color filter pattern CPR3b may overlap in the non-emission area NEA between the first sub-pixel area SPA1 and the fourth sub-pixel area SPA4. .
  • both the first color filter pattern CPR1b and the third color filter pattern CPR3b are disposed on the bank layer BNK disposed between the first light-emitting elements LD1 and the third light-emitting elements LD3. Can be.
  • the display device also includes first to third color filter patterns in the non-emission area NEA between the first pixel area PA1 and the second pixel area PA2 arranged along the second direction DR2. Since the portions CPR1b, CPR2b, and CPR3b overlap each other, reflectance of external light can be more effectively reduced than that of the display device according to the exemplary embodiments of FIGS. 4A to 6.

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Abstract

표시 장치가 제공된다. 본 발명의 일 실시예에 따른 표시 장치는 기판, 기판의 제1 서브 화소 영역에 배치된 제1 발광 소자를 포함하는 제1 서브 화소, 기판의 제1 서브 화소 영역의 제1 방향에 위치한 제2 서브 화소 영역에 배치된 제2 발광 소자를 포함하는 제2 서브 화소, 제1 서브 화소 및 제2 서브 화소 사이에 배치된 뱅크층, 제1 서브 화소 및 뱅크층 상에 배치된 제1 컬러 필터 패턴, 및 제2 서브 화소 및 뱅크층 상에 배치된 제2 컬러 필터 패턴을 포함하되, 제1 발광 소자는 제1 색의 광을 방출하고, 제2 발광 소자는 제1 색과 상이한 제2 색의 광을 방출하며, 제1 컬러 필터 패턴 및 제2 컬러 필터 패턴은 뱅크층 상에서 서로 적어도 일부가 중첩한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 발광 소자를 포함하는 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명이 해결하려는 과제는, 외광에 대한 반사율을 최소화하고, 색재현성을 향상시켜 화질 특성이 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 기판, 상기 기판의 제1 서브 화소 영역에 배치된 제1 발광 소자를 포함하는 제1 서브 화소, 상기 기판의 상기 제1 서브 화소 영역의 제1 방향에 위치한 제2 서브 화소 영역에 배치된 제2 발광 소자를 포함하는 제2 서브 화소, 상기 제1 서브 화소 및 상기 제2 서브 화소 사이에 배치된 뱅크층, 상기 제1 서브 화소 및 상기 뱅크층 상에 배치된 제1 컬러 필터 패턴, 및 상기 제2 서브 화소 및 상기 뱅크층 상에 배치된 제2 컬러 필터 패턴을 포함하되, 상기 제1 발광 소자는 제1 색의 광을 방출하고, 상기 제2 발광 소자는 상기 제1 색과 상이한 제2 색의 광을 방출하며, 상기 제1 컬러 필터 패턴 및 상기 제2 컬러 필터 패턴은 상기 뱅크층 상에서 서로 적어도 일부가 중첩한다.
상기 제2 서브 화소 영역에 인접한 제3 서브 화소 영역에 배치된 제3 발광 소자를 포함하는 제3 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소 사이에 배치되는 상기 뱅크층, 및 상기 제3 서브 화소 및 상기 뱅크층 상에 배치되는 제3 컬러 필터 패턴을 더 포함하되, 상기 제3 발광 소자는 상기 제1 색 및 상기 제2 색과 상이한 제3 색의 광을 방출하고, 상기 제3 컬러 필터 패턴은 상기 제1 컬러 필터 패턴 및 상기 제2 컬러 필터 패턴과 상이한 컬러 필터이며, 상기 제2 컬러 필터 패턴 및 상기 제3 컬러 필터 패턴은 상기 뱅크층 상에서 서로 적어도 일부가 중첩할 수 있다.
상기 제1 서브 화소 및 상기 제2 서브 화소 사이에 배치된 상기 뱅크층 상에 상기 제3 컬러 필터 패턴이 더 배치될 수 있다.
상기 제2 서브 화소 및 상기 제3 서브 화소 사이에 배치된 상기 뱅크층 상에 상기 제1 컬러 필터 패턴이 더 배치될 수 있다.
상기 제3 서브 화소 및 상기 제1 서브 화소 사이에 배치된 상기 뱅크층 상에 상기 제2 컬러 필터 패턴이 더 배치될 수 있다.
평면상 상기 제1 서브 화소 영역의 상기 제1 방향에 수직인 제2 방향에 제4 서브 화소 영역이 위치하고, 상기 제4 서브 화소 영역에 배치된 제4 발광 소자를 포함하는 제4 서브 화소, 상기 제1 서브 화소 및 상기 제4 서브 화소 사이에 배치된 상기 뱅크층, 상기 제4 서브 화소 및 상기 뱅크층 상에 배치된 제4 컬러 필터 패턴을 더 포함하되, 상기 제4 발광 소자는 상기 제1 색, 상기 제2 색, 및 상기 제3 색 중 어느 하나의 색의 광을 방출하고, 상기 제4 컬러 필터 패턴은 상기 제1 컬러 필터 패턴, 상기 제2 컬러 필터 패턴, 및 상기 제3 컬러 필터 패턴 중 어느 하나와 동일한 컬러 필터일 수 있다.
상기 제4 발광 소자는 상기 제1 발광 소자와 동일한 색의 광을 방출하고, 상기 제4 컬러 필터 패턴은 상기 제1 컬러 필터 패턴과 동일한 컬러 필터이며, 상기 제1 컬러 필터 패턴 및 상기 제4 컬러 필터 패턴은 하나의 컬러 필터로서, 상기 제1 서브 화소 영역 및 상기 제4 서브 화소 영역에 연속적으로 배치될 수 있다.
상기 제1 서브 화소 및 상기 제4 서브 화소 사이에 배치된 상기 뱅크층 상에 상기 제2 컬러 필터 패턴 및 상기 제3 컬러 필터 패턴 중 적어도 어느 하나가 더 배치될 수 있다.
상기 제4 발광 소자는 상기 제2 발광 소자 및 제3 발광 소자 중 어느 하나와 동일한 색의 광을 방출하고, 상기 제4 컬러 필터 패턴은 상기 제2 컬러 필터 패턴 및 상기 제3 컬러 필터 패턴 중 어느 하나와 동일한 컬러 필터일 수 있다.
상기 제1 서브 화소 및 상기 제4 서브 화소 사이에 배치된 상기 뱅크층 상에 상기 제1 컬러 필터 패턴, 상기 제2 컬러 필터 패턴, 및 상기 제3 컬러 필터 패턴이 배치될 수 있다.
상기 제1 컬러 필터 패턴, 상기 제2 컬러 필터 패턴, 및 상기 제3 컬러 필터 패턴은 내부에 분산된 산란 입자를 더 포함할 수 있다.
상기 산란 입자는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO), 산화 주석(SnO2), 실리카(Silica)중 적어도 하나를 포함할 수 있다.
상기 제1 색은 적색이고, 상기 제2 색은 녹색이며, 상기 제3 색은 청색일 수 있다.
상기 제1 컬러 필터 패턴 및 상기 제2 컬러 필터 패턴의 높이는 상기 뱅크층의 높이보다 높을 수 있다.
상기 제1 컬러 필터 패턴 및 상기 제2 컬러 필터 패턴을 커버하도록 배치된 캡핑층을 더 포함할 수 있다.
상기 제1 발광 소자 및 상기 제2 발광 소자는 마이크로 스케일 또는 나노 스케일의 크기를 가진 발광 다이오드이고, 상기 제1 발광 소자 및 상기 제2 발광 소자 각각은, 제1 도전성 도펀트가 도핑된 제1 반도체층, 제2 도전성 도펀트가 도핑된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 활성층을 포함할 수 있다.
상기 제1 발광 소자 및 상기 제2 발광 소자의 제1 단부에는 상기 제1 반도체층이 배치되고, 상기 제1 발광 소자 및 상기 제2 발광 소자의 제2 단부에는 상기 제2 반도체층이 배치되며, 상기 제1 반도체층은 n형 반도체층을 포함하고, 상기 제2 반도체층은 p형 반도체층을 포함하며, 상기 제1 반도체층의 길이는 상기 제2 반도체층의 길이보다 길 수 있다.
상기 기판 상에 제공되고, 상기 제1 방향을 따라 상호 이격된 제1 전극 및 제2 전극을 더 포함하고, 상기 제1 전극은 상기 제1 단부에 전기적으로 연결되고, 상기 제2 전극은 상기 제2 단부에 전기적으로 연결될 수 있다.
상기 제1 서브 화소 영역 내에 상기 제1 발광 소자의 상기 제1 단부에 인접하여 형성된 제1 격벽, 및 상기 제1 발광 소자의 상기 제2 단부에 인접하여 형성된 제2 격벽을 포함하되, 상기 제1 격벽은 상기 기판 및 상기 제1 전극 사이에 배치되고, 상기 제2 격벽은 상기 기판 및 상기 제2 전극 사이에 배치될 수 있다.
상기 기판 상에 제공되고 상기 제1 발광 소자, 상기 제1 전극, 및 상기 제2 전극을 덮는 보호층이 더 배치되고, 상기 뱅크층은 상기 보호층 상에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 외광에 대한 반사율을 최소화하고, 색재현성을 향상시켜 화질 특성이 개선된 표시 장치를 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자의 사시도이다.
도 2는 일 실시예에 따른 표시 장치을 개략적으로 나타내는 평면도이다.
도 3a 내지 도 3d는 각각 일 실시예에 따른 서브 화소를 나타내는 회로도이다.
도 4a는 일 실시예에 따른 표시 장치의 평면도이다.
도 4b는 도 4a에 도시된 구조의 변형예이다.
도 5는 도 4a의 Ⅰ-Ⅰ'선을 따라 자른 화소의 단면도의 일 예이다.
도 6은 도 4a의 Ⅱ-Ⅱ'선을 따라 자른 화소들의 단면도이다.
도 7은 일 실시예에 따른 표시 장치의 외광 반사 저감 효과 및 색 재현성 향상 효과를 설명하기 위한 도면이다.
도 8은 다른 실시예에 따른 표시 장치의 단면도이다.
도 9는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 10은 또 다른 실시예에 따른 표시 장치의 평면도이다.
도 11은 도 10의 Ⅲ-Ⅲ' 선을 따라 자른 화소의 단면도이다.
도 12는 도 10의 Ⅳ-Ⅳ' 선을 따라 자른 화소의 단면도이다.
도 13은 또 다른 실시예에 따른 표시 장치의 평면도이다.
도 14는 도 13의 Ⅵ-Ⅵ' 선을 따라 자른 화소의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자의 사시도이다.
도 1a에 있어서, 발광 소자(LD)는 원 기둥 형상의 막대형 발광 소자인 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 코어-쉘 구조의 발광 소자일 수도 있다.
도 1a을 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13)과, 제1 및 제2 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
일 예로, 막대형 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
본 발명의 일 실시예에 있어서, 일측 단부에는 제1 및 제2 반도체층(11, 13) 중 하나, 타측 단부에는 제1 및 제2 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 막대형으로 제공될 수 있다. 여기서 "막대형"이라고 함은 원기둥, 다각 기둥 등과 같이, 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 발광 소자(LD)의 길이는 그 직경보다 클 수 있다.
발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 작게 제작될 수 있다.
다만, 본 발명의 일 실시예에 의한 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 활성층(12)으로 이용될 수 있음을 물론이다.
발광 소자(LD)의 양 단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다.
제2 반도체층(13)은 활성층(12) 상에 제공되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
일 실시예로, 발광 소자(LD)는 제2 반도체층(13)의 일단(일 예로, 상부면) 측 또는 제1 반도체층(11)의 일단(일 예로, 하부면) 측에 배치되는 적어도 하나의 전극층을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 도 1b에 도시된 바와 같이, 제2 반도체층(13)의 일단 측에 배치된 전극층(15)을 더 포함할 수 있다. 전극층(15)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다. 또한, 실시예에 따라, 전극층(15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
또한, 발광 소자(LD)는 절연 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 절연 피막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다. 예를 들어, 절연 피막(14)은 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 발광 소자(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1a 및 도 1b에서는 절연 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 발광 소자(LD)는 원 기둥의 측면이 모두 절연 피막(14)으로 둘러싸일 수 있다.
본 발명의 일 실시예에 따르면, 절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연 피막(14)은 SiO 2, Si 3N 4, Al 2O 3 및 TiO 2 중 적어도 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연 피막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 제1 및/또는 제2 전극과 단락되는 것을 방지할 수 있다.
본 발명의 실시예에 의한 발광 소자(LD)의 종류, 구조 및 형상 등은 다양하게 변경될 수 있다.
도 2는 일 실시예에 따른 표시 장치을 개략적으로 나타내는 평면도이다. 도 2에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 표시 패널(PNL)에는 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 배선들이 더 배치될 수 있다.
도 1a 및 도 2를 참조하면, 표시 패널(PNL)은, 기판(SUB)과, 기판(SUB) 상에 배치된 다수의 화소들(PX1, PX2)을 포함할 수 있다. 구체적으로, 표시 패널(PNL)은, 영상을 표시하기 위한 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함하며, 표시 영역(DA)에는 화소들(PX1, PX2)이 제1 방향(DR1) 및 제2 방향(DR)을 따라 연속적으로 배열될 수 있다.
표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 위치하고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 위치할 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PX1, PX2)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 비표시 영역(NA)에는 표시 영역(DA)의 화소들(PX1, PX2)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소들(PX1, PX2)은 행과 열을 이루며 매트릭스(Matrix) 형태로 배열될 수 있다.
화소들(PX1, PX2) 각각은 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 복수의 발광 소자들은 각 화소(PX1, PX2)의 광원을 구성할 수 있다.
화소들(PX1, PX2) 각각은 복수의 서브 화소들로 이루어질 수 있다. 일 예로, 제1 화소(PX1)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있고, 제2 화소(PX2)는 제4 서브 화소(SPX4), 제5 서브 화소(SPX5) 및 제6 서브 화소(SPX6)를 포함할 수 있다.
일 실시예로, 제1 화소(PX1)의 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색상의 빛을 방출할 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 적색의 빛을 방출하는 적색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색의 빛을 방출하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색의 빛을 방출하는 청색 서브 화소일 수 있다.
또한, 제2 화소(PX2)의 서브 화소들(SPX4, SPX5, SPX6)도 서로 다른 색상의 빛을 방출할 수 있다. 예를 들어, 제4 서브 화소(SPX4)는 적색의 빛을 방출하는 적색 서브 화소일 수 있고, 제5 서브 화소(SPX5)는 녹색의 빛을 방출하는 녹색 서브 화소일 수 있으며, 제6 서브 화소(SPX6)는 청색의 빛을 방출하는 청색 서브 화소일 수 있다.
각 화소들(PX1, PX2)은 제2 방향(DR2)을 따라 스트라이프 타입으로 배열될 수 있고, 이 경우, 제1 서브 화소(SPX1)는 제4 서브 화소(SPX4)와 동일한 색의 빛을 방출하는 서브 화소이고, 제2 서브 화소(SPX2)는 제5 서브 화소(SPX5)와 동일한 색의 빛을 방출하는 서브 화소이며, 제3 서브 화소(SPX3)는 제6 서브 화소(SPX6)와 동일한 색의 빛을 방출하는 서브 화소일 수 있다.
다만, 각각의 화소(PX1, PX2)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 서브 화소들(SPX1, SPX2, SPX3, SPX4, SPX5, SPX6)이 방출하는 빛의 색상은 다양하게 변경될 수 있다. 또한, 도 2에서는 표시 영역(DA)에서 화소들(PX1, PX2)이 제2 방향(DR2)을 따라 스트라이프 타입으로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 영역(DA)은 모자이크(mosaic) 타입 또는 펜타일(Pen Tile) 타입과 같이, 현재 공지된 다양한 화소 배열 형태를 가질 수 있다.
일 실시예에서, 각각의 화소(PX1, PX2)(또는, 서브 화소)는 능동형 화소로 구성될 수 있다. 다만, 본 발명에 적용될 수 있는 화소들(PX1, PX2)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다.
도 3a 내지 도 3d는 각각 일 실시예에 따른 서브 화소를 나타내는 회로도이다. 특히, 도 3a 내지 도 3d는 능동형 발광 표시 패널을 구성하는 서브 화소의 일 예를 도시하였다. 도 3a 내지 도 3d의 서브 화소(SP)는 도 2의 서브 화소들(SPX1, SPX2, SPX3, SPX4, SPX5, SPX6) 중 어느 하나일 수 있다. 본 발명의 일 실시예에 있어서, 단위 발광 영역은 하나의 서브 화소가 제공되는 서브 화소 영역일 수 있다.
도 3a를 참조하면, 서브 화소(SP)는 적어도 하나의 발광 소자(LD)와, 이에 접속되어 발광 소자(LD)를 구동하는 화소 구동 회로(144)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
제1 구동 전원(VDD) 및 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제2 구동 전원(VSS)은 제1 구동 전원(VDD)의 전위보다 발광 소자(LD)의 문턱전압 이상 낮은 전위를 가질 수 있다.
발광 소자(LD)들 각각은 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 3a에서는 서브 화소(SP)에 하나의 발광 소자(LD)만이 포함되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 서브 화소(SP)는 서로 병렬 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 화소 구동 회로(144)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 구동 회로(144)의 구조가 도 3a에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(M1, 스위칭 트랜지스터)의 제1 전극은 데이터 라인(DL)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 제1 트랜지스터(M1)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 스캔 라인(SL)에 접속된다.
이와 같은 제1 트랜지스터(M1)는, 스캔 라인(SL)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 주사신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(M2, 구동 트랜지스터)의 제1 전극은 제1 구동 전원(VDD)에 접속되고, 제2 전극은 발광 소자(LD)들 각각의 제1 전극에 전기적으로 연결된다. 제2 트랜지스터(M2)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제2 트랜지스터(M2)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 3a에서는 데이터 신호를 서브 화소(SP) 내부로 전달하기 위한 제1 트랜지스터(M1)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제2 트랜지스터(M2)를 포함한 비교적 단순한 구조의 화소 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 구동 회로(144)는 제2 트랜지스터(M2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 3a에서는 화소 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(M1, M2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 구동 회로(144)에 포함되는 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 3b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 3b에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 3a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
도 3a 및 도 3b에서 발광 소자(LD)는 화소 구동 회로(144) 및 제2 구동 전원(VSS) 사이에 접속된 것을 예시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 발광 소자(LD)는 화소 구동 회로(144) 및 제1 구동 전원(VDD) 사이에 접속되어 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수도 있다.
도 3c를 참조하면, 서브 화소(SP)는 제1 트랜지스터(TSC, 스위칭 트랜지스터), 제2 트랜지스터(TD, 구동 트랜지스터), 제3 트랜지스터(TSS, 센싱 트랜지스터), 제4 트랜지스터(TE, 발광 제어 트랜지스터), 스토리지 커패시터(Cst), 및 발광 소자(LD)를 포함할 수 있다. 실시예에 따라 제4 트랜지스터(TE)는 생략될 수 있다.
도 3c에는 제1 트랜지스터(TSC), 제2 트랜지스터(TD), 제3 트랜지스터(TSS) 및 제4 트랜지스터(TE)가 N타입의 트랜지스터인 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 트랜지스터(TSC), 제2 트랜지스터(TD), 제3 트랜지스터(TSS) 및 제4 트랜지스터(TE) 중 적어도 하나는 P타입의 트랜지스터일 수 있다.
제1 트랜지스터(TSC)의 게이트 전극은 스캔 라인(SCL)에 연결될 수 있다. 제1 트랜지스터(TSC)는 스캔 라인(SCL)에 공급되는 스캔 신호에 의해 데이터 전압을 서브 화소(SP)에 전달할 수 있다. 제1 트랜지스터(TSC)의 일 전극은 데이터 라인(DL)에 연결되고, 타 전극은 제2 트랜지스터(TD)의 게이트 전극에 연결될 수 있다. 제1 트랜지스터(TSC)를 통해 전달된 데이터 전압은 저장 커패시터(Cst)에 저장될 수 있다.
제2 트랜지스터(TD)는 일 전극은 제1 구동 전원(VDD)과 연결되고, 타 전극은 제4 트랜지스터(TE)의 일 전극에 연결될 수 있다. 제2 트랜지스터(TD)의 게이트 전극은 제1 트랜지스터(TSC)의 타 전극에 전기적으로 연결될 수 있다. 제2 트랜지스터(TD)는 저장 커패시터(Cst)에 저장된 데이터 전압(데이터 신호)의 크기에 따라 발광 소자(LD)로 흐르는 구동 전류의 크기를 결정할 수 있다. 실시예에 따라, 서브 화소(SP)가 제4 트랜지스터(TE)를 포함하지 않는 경우, 제2 트랜지스터(TD)의 타 전극은 발광 소자(LD)의 애노드 전극에 연결될 수 있다.
제3 트랜지스터(TSS)의 게이트 전극은 센싱 라인(SSL)에 연결될 수 있다. 제3 트랜지스터(TSS)의 일 전극은 초기화 전원(Vint)에 연결되고, 타 전극은 발광 소자(LD)의 애노드 전극과 연결될 수 있다. 제3 트랜지스터(TSS)는 센싱 라인(SSL)에 공급되는 센싱 신호에 따라 초기화 전압을 서브 화소(SP)에 전달하거나, 발광 소자(LD)의 애노드 전극에서 전압 값을 센싱할 수 있다.
제4 트랜지스터(TE)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 제4 트랜지스터(TE)는 제2 트랜지스터(TD)와 발광 소자(LD) 사이에 연결되고, 제4 트랜지스터(TE)는 발광 신호에 응답하여 선택적으로 턴-온 될 수 있다.
스토리지 커패시터(Cst)는 제2 트랜지스터(TD)의 게이트 전극과 발광 소자(LD)의 애노드 전극 사이에 연결될 수 있다. 저장 커패시터(Cst)는 제1 트랜지스터(TSC)를 통해 인가된 데이터 전압 및 제2 트랜지스터(TD)의 문턱전압에 대응하는 전압을 저장할 수 있다.
발광 소자(LD)의 애노드 전극은 제4 트랜지스터(TE)를 경유하여 제2 트랜지스터(TD)에 연결되고, 캐소드 전극은 제2 구동 전원(VSS)에 연결될 수 있다. 발광 소자(LD)는 제2 트랜지스터(TD)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
발광 소자(LD)의 애노드 전극과 캐소드 전극 사이에는 기생 커패시터(Coled)가 발생할 수 있다. 기생 커패시터(Coled)가 충전된 상태일 경우, 발광 소자(LD)는 낮은 전류에 의해서도 쉽게 발광할 수 있다. 제3 트랜지스터(TSS)를 통해 발광 소자(LD)의 애노드 전극에 초기화 전원(Vint)을 공급할 경우, 기생 커패시터(Coled)가 방전되어, 표시 장치의 블랙 표현 능력이 향상될 수 있다.
도 3d를 참조하면, 서브 화소(SP)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 발광 소자(LD)를 포함할 수 있다.
도 3d에서는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제1 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극을 전기적으로 접속시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 전단 스캔 라인(SL-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 전단 스캔 라인(SL-1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(EL)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 다른 전극과 발광 소자(LD)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(EL)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 후단 스캔 라인(SL+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 후단 스캔 라인(SL+1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)에는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 저장될 수 있다.
도 4a는 일 실시예에 따른 표시 장치의 평면도이다. 도 4b는 도 4a에 도시된 구조의 변형예이다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 의한 표시 패널(도 2의 PNL)의 구조를 나타내는 평면도로서, 일 예로, 도 2에 도시된 화소들 중 제1 화소 영역(PA1) 및 제2 화소 영역(PA2)을 도시한 평면도이다.
설명의 편의상, 도 4a 및 도 4b에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 단순화하여 도시하기로 한다. 다만, 본 발명이 이에 한정되지는 않는다.
도 4a 및 도 4b를 참조하면, 각각의 화소 영역(PA1, PA2)은 각각의 서브 화소들(SPX)을 구성하는 서브 화소 영역들(SPA)을 포함할 수 있다. 일 예로, 제1 화소 영역(PA1)은, 제1 방향(DR1)을 따라 순차적으로 제1 서브 화소(SPX1)가 형성되는 제1 서브 화소 영역(SPA1), 제2 서브 화소(SPX2)가 형성되는 제2 서브 화소 영역(SPA2), 및 제3 서브 화소(SPX3)가 형성되는 제3 서브 화소 영역(SPA3)을 포함할 수 있다.
또한, 제2 화소 영역(PA2)은 제1 화소 영역(PA1)으로부터 제2 방향(DR)으로 이격되고, 제1 방향(DR1)을 따라 순차적으로 제4 서브 화소(SPX4)가 형성되는 제4 서브 화소 영역(SPA4), 제5 서브 화소(SPX5)가 형성되는 제5 서브 화소 영역(SPA5), 및 제6 서브 화소(SPX6)가 형성되는 제6 서브 화소 영역(SPA6)을 포함할 수 있다.
이하에서는, 제1 화소(PX1)를 위주로 설명하되, 제2 화소(PX2)는 제1 화소(PX1)와 동일하거나 유사한 바, 구체적인 설명은 간략화하거나 생략한다.
각각의 서브 화소 영역(SPA)은, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)과, 상기 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 서로 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다. 일 예로, 각각의 서브 화소 영역(SPA)에서, 제1 및 제2 화소 전극들(ELT1, ELT2)은 각각 제1 방향(DR1)을 따라 소정 간격만큼 서로 이격되어 나란히 배치되고, 제2 방향(DR2)을 따라 연장될 수 있다.
제1 화소 전극(ELT1)은 제1 컨택홀(CH1)을 통해 각 서브 화소(SPX)의 화소 회로, 일 예로 도 3a 및 도 3b 중 어느 하나에 도시된 화소 구동 회로(144)에 접속될 수 있다. 실시예에 따라, 각각의 화소 구동 회로(144)는 해당 서브 화소 영역(SPA)에 배치된 발광 소자들(LD)의 하부에 위치될 수 있다. 예컨대, 각각의 화소 구동 회로(144)는 후술할 화소 회로층(도 5의 PCL)에 형성될 수 있다.
제1 화소 전극(ELT1)은 제1 연결 전극(CNL1)에 연결될 수 있다. 예를 들면, 제1 화소 전극(ELT1)은 제1 연결 전극(CNL1)과 일체로 연결될 수 있다. 일 예로, 제1 화소 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다.
제1 화소 전극(ELT1) 및 제1 연결 전극(CNL1)은 각각의 서브 화소 영역(SPA) 내에서 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제1 연결 전극(CNL1)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제1 화소 전극(ELT1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
제2 화소 전극(ELT2)은 제2 전원(VSS)에 접속될 수 있다. 예를 들어, 제2 화소 전극(ELT2)은 제2 연결 전극(CNL2), 제2 컨택홀(CH2) 및 전원 배선(PL)을 경유하여 제2 화소 전원(VSS)에 접속될 수 있다. 제2 전원(VSS)을 공급하기 위한 전원 배선(PL)의 일 영역은 발광 소자들(LD) 하부의 화소 회로층에 배치될 수 있으나, 이에 한정되지는 않는다.
제2 화소 전극(ELT2) 및 제2 연결 전극(CNL2)은 각각의 서브 화소 영역(SPA) 내에서 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제2 연결 전극(CNL2)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제2 화소 전극(ELT2)은 제2 방향(DR2)을 따라 연장될 수 있다.
또한, 제2 화소 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 일체로 연결될 수 있다. 예를 들면, 제2 화소 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다.
각 서브 화소(SPX)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에는 복수의 발광 소자들(LD)이 배열될 수 있다. 예를 들면, 제1 서브 화소(SPX1)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제1 발광 소자(LD1)가, 제2 서브 화소(SPX2)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제2 발광 소자(LD2)가, 제3 서브 화소(SPX3)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제3 발광 소자(LD3)가 배열될 수 있다.
일 예로, 각각의 서브 화소 영역(SPA)에서, 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)이 서로 대향하도록 배치된 영역(일 예로, 각 서브 화소(SPX)의 발광 영역(EA))에는, 복수의 발광 소자들(LD)이 병렬로 연결될 수 있다.
한편, 도 4a에서는 발광 소자들(LD)이 모두 제1 방향(DR1)으로 정렬된 것으로 도시하였으나, 발광 소자들(LD)의 배열 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는 사선 방향으로 배치되어 있을 수도 있다.
복수의 발광 소자들(LD)은 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포함할 수 있다. 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 서로 상이한 색상의 빛을 방출할 수 있다. 일 예로, 제1 발광 소자(LD1)는 적색의 빛을 방출하고, 제2 발광 소자(LD2)는 녹색의 빛을 방출하며, 제3 발광 소자(LD3)는 청색의 빛을 방출할 수 있다.
이러한 발광 소자들(LD)은 각 서브 화소(SPX)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 발광 소자들(LD)의 일 단부(이하, “제1 단부”라 함)는 해당 서브 화소(SPX)의 제1 화소 전극(ELT1)에 전기적으로 연결되고, 상기 발광 소자들(LD)의 다른 단부(이하, “제2 단부”라 함)는 해당 서브 화소(SPX)의 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자들(LD)의 제1 단부는 각각의 제1 화소 전극(ELT1) 상에 직접적으로 배치되지 않고 제1 컨택 전극(CNE1)을 통해 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다.
이와 유사하게, 발광 소자들(LD)의 제2 단부는 각각의 제2 화소 전극(ELT2) 상에 직접적으로 배치되지 않고 제2 컨택 전극(CNE2)을 통해 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서, 상기 발광 소자들(LD)의 제1 단부 및 제2 단부는 각각의 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)과 직접적으로 접촉되어 전기적으로 연결될 수도 있다.
발광 소자들(LD)은 도 1a 및 도 1b를 통해 설명한 바와 같이, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 또는 마이크로 스케일 정도로 작은 크기의 발광 다이오드일 수 있다.
발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 서브 화소(SPX)의 발광 영역에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역에 투하될 수 있다.
이때, 각 서브 화소(SPX)의 제1 및 제2 화소 전극들(ELT1, ELT2)을 통해 소정의 전압을 공급하게 되면, 상기 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 자가 정렬할 수 있다.
발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다. 또한, 이러한 발광 소자들(LD)의 제1 및 제2 단부에 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성함으로써, 상기 발광 소자들(LD)을 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있다.
각 서브 화소 영역(SPA)에 배치된 각 발광 소자들(LD)이 모여 해당 서브 화소(SPX)의 광원을 구성할 수 있다. 각각의 프레임 기간 동안 적어도 하나의 서브 화소(SPX)에 구동 전류가 흐르게 되면, 상기 서브 화소(SPX)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)이 발광하면서 상기 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
각 서브 화소 영역(SPA)은 발광 영역(EA) 및 비발광 영역(NEA)을 포함할 수 있고, 발광 영역(EA)은 상술한 발광 소자들(LD)이 배치되어 빛을 방출하는 영역일 수 있다. 비발광 영역(NEA)은 발광 영역(EA)외에 빛을 방출하지 않는 영역일 수 있다. 비발광 영역(NEA)은 각 서브 화소들(SPX)의 경계를 따라 위치할 수 있다.
뱅크층(BNK)은 평면상 비발광 영역(NEA)과 중첩하여 배치될 수 있다. 즉, 각 서브 화소 영역(SPA)의 발광 영역(EA)에 배치된 적어도 하나의 발광 소자(LD)는, 평면 상에서 보았을 때, 해당 서브 화소 영역(SPA)에 배치된 뱅크층(BNK)에 의해 둘러싸일 수 있다.
뱅크층(BNK)에 의해 각각의 발광 영역(EA)이 구분될 수 있다. 예컨대, 제1 서브 화소 영역(SPA1)은 제1 발광 영역(EA1)을 포함하고, 제2 서브 화소 영역(SPA2)은 제2 발광 영역(EA2)을 포함하며, 제3 서브 화소 영역(SPA3)은 제3 발광 영역(EA3)을 포함할 수 있다.
뱅크층(BNK)은 도 4a에 도시된 바와 같이 일체로 연결되어 배치될 수 있다. 즉, 뱅크층(BNK)은 각 서브 화소 영역(SPA)의 발광 영역(EA)을 노출하는 메쉬 형상을 가지는 일체형 격벽일 수 있다.
다만, 뱅크층(BNK)의 형상은 이에 한정되지는 않는다. 실시예에 따라, 뱅크층(BNK)은 서로 분리된 개별 패턴으로 구성될 수도 있다. 예를 들어, 도 4b에 도시된 바와 같이, 각각의 뱅크층들(BNK)은 제1 방향(DR1)을 따라 서로 소정 간격 이격되어 배치되고, 제2 방향(DR2)을 따라 연장되는 형태로 배치될 수 있다.
뱅크층(BNK)은 광 레지스트(photo resist)계 유기 물질 등으로 구성된 한 층 이상의 유기막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
실시예에 따라, 뱅크층(BNK)의 표면에는 반사막 등이 추가적으로 구비될 수 있다. 이 경우, 반사막은 발광 소자들(LD)로부터 방출되는 빛을 외부로 반사하여 서브 화소들(SPX)의 광 효율을 개선할 수 있게 된다.
본 발명의 일 실시예에서, 각 서브 화소(SPX) 상에는 컬러 필터(CFL)가 배치될 수 있다. 일 예로, 제1 서브 화소(SPX1) 및 제4 서브 화소(SPX4) 상에는 제1 컬러 필터 패턴(CPR1)이 배치되고, 제2 서브 화소(SPX2) 및 제5 서브 화소(SPX5) 상에는 제2 컬러 필터 패턴(CPR2)이 배치되며, 제3 서브 화소(SPX3) 및 제6 서브 화소(SPX6) 상에는 제3 컬러 필터 패턴(CPR3)이 배치될 수 있다. 각 컬러 필터 패턴들(CPR1, CPR2, CPR3)은 서로 적어도 일부가 중첩할 수 있고, 중첩되는 영역은 비발광 영역(NEA)과 적어도 일부가 중첩할 수 있다. 다시 말해, 각 컬러 필터 패턴들(CPR1, CPR2, CPR3)은 비발광 영역(NEA)에서 서로 적어도 일부가 중첩될 수 있다. 각 컬러 필터 패턴들(CPR1, CPR2, CPR3)은 표시 장치에 입사된 외광의 반사율을 크게 낮출 수 있다. 컬러 필터(CFL)의 외광 반사 효과는 도 7을 참조하여 자세히 후술하기로 한다.
도 5는 도 4a의 Ⅰ-Ⅰ’선을 따라 자른 화소의 단면도의 일 예이다. 도 6은 도 4a의 Ⅱ-Ⅱ’선을 따라 자른 화소들의 단면도이다.
도 1a 내지 도 6을 참조하면, 기판(SUB) 상에는 화소 회로층(PCL) 및 발광 소자들(LD)이 순차적으로 배치될 수 있다.
화소 회로층(PCL)은 각각의 서브 화소 영역(SPA)에 형성되어 각 서브 화소(SPX)의 화소 구동 회로(144)를 구성하는 복수의 회로 소자들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 각각의 서브 화소 영역(SPA)에 배치된 적어도 하나의 트랜지스터(M1, M2) 및 스토리지 커패시터(Cst)를 포함할 수 있다. (도 3a 참조)
화소 회로층(PCL)에 배치된 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)는 화소 회로층(PCL)에 형성된 적어도 하나의 컨택홀을 통해 제1 화소 전극(ELT1) 또는 제2 화소 전극(ELT2)과 전기적으로 연결될 수 있다.
화소 회로층(PCL) 상부의 각 서브 화소 영역(SPA)에는 복수의 발광 소자들(LD)이 배치될 수 있다. 상술한 바와 같이, 제1 내지 제3 서브 화소 영역(SPA1, SPA2, SPA3)에는 각각 제1 내지 제3 발광 소자(LD1, LD2, LD3)가 배치될 수 있다.
구체적으로, 각각의 서브 화소 영역(SPA)에 제1 및 제2 화소 전극들(ELT1, ELT2)이 배치되고, 서로 대응하는 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 배치되며, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 상에 제1 및 제2 컨택 전극들(CNE1, CNE2)이 배치되고, 발광 소자들(LD) 상에 컬러 필터(CFL)가 배치될 수 있다.
이 외에도 화소 회로층(PCL) 상에는 적어도 하나의 도전막 및/또는 절연막(또는, 절연 패턴) 등을 추가적으로 포함할 수 있다. 일 예로, 화소 회로층(PCL) 상에는 제1 및 제2 격벽들(PW1, PW2), 제1, 제2 및 제3 절연 패턴들(INP1, INP2, INP3), 및 보호층(PSV) 중 적어도 하나를 더 포함할 수 있다.
화소 회로층(PCL) 상에는 제1 및 제2 격벽들(PW1, PW2)이 선택적으로 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL) 상에 소정 간격 이격되어 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)의 구성 물질 및/또는 적층 구조가 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
또한, 제1 및 제2 격벽들(PW1, PW2) 각각은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2) 각각은 도 5에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 다른 예로, 제1 및 제2 격벽들(PW1, PW2) 각각은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 등의 단면을 가지는 곡면을 가질 수도 있다. 제1 및 제2 격벽들(PW1, PW2)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
제1 및 제2 격벽들(PW1, PW2) 등이 제공된 각각의 서브 화소 영역(SPA)에는 제1 및 제2 화소 전극들(ELT1, ELT2)과 제1 및 제2 연결 전극들(CNL1, CNL2)이 배치될 수 있다.
제1 및 제2 화소 전극들(ELT1, ELT2)은 화소 회로층(PCL) 및/또는 제1 및 제2 격벽들(PW1, PW2)이 형성된 기판(SUB) 상에 소정 간격 이격되어 배치될 수 있다. 그리고, 제1 및 제2 연결 전극들(CNL1, CNL2)은 각각 제1 및 제2 화소 전극들(ELT1, ELT2)과 일체로 연결될 수 있다.
제1 화소 전극들(ELT1)은 각각의 제1 격벽(PW1) 상에 배치되고, 제2 화소 전극들(ELT2)은 각각의 제2 격벽(PW2) 상에 배치될 수 있다. 실시예에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2) 중 어느 하나는 애노드 전극일 수 있으며, 나머지 하나는 캐소드 전극일 수 있다.
이러한 제1 및 제2 화소 전극들(ELT1, ELT2)은 각각 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 형상을 가질 수 있다. 일 예로, 제1 화소 전극들(ELT1)은 각각의 제1 격벽(PW1)의 단면에 대응되는 경사를 가질 수 있고, 제2 화소 전극들(ELT2)은 각각의 제2 격벽(PW2)의 단면에 대응되는 경사를 가질 수 있다.
한편, 실시예에 따라서는 각각의 서브 화소 영역(SPA)에 제1 및 제2 격벽들(PW1, PW2)이 배치되지 않을 수도 있다. 이 경우, 제1 및 제2 화소 전극들(ELT1, ELT2)은 실질적으로 평탄하게 구현될 수 있다.
제1 및 제2 화소 전극들(ELT1, ELT2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 이와 같이, 제1 및 제2 화소 전극들(ELT1, ELT2)이 동일한 높이를 가지면, 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 보다 안정적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 화소 전극들(ELT1, ELT2)의 형상, 구조 및/또는 상호 배치 관계는 다양하게 변경될 수 있다.
제1 및 제2 화소 전극들(ELT1, ELT2)은 각각 반사 전극을 포함할 수 있으나, 이에 한정되지는 않는다. 예컨대, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 일 예로, 제1 및 제2 화소 전극들(ELT1, ELT2)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 다른 예로, 제1 및 제2 화소 전극들(ELT1, ELT2)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 어느 하나를 포함할 수도 있다. 이 경우, 제1 및 제2 화소 전극들(ELT1, ELT2)은 별도의 반사막을 더 포함할 수 있다.
제1 및 제2 화소 전극들(ELT1, ELT2)이 각각 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사를 가지게 되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 화소 전극들(ELT1, ELT2)에 의해 반사되어 정면 방향으로 진행될 수 있다.
실시예에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2) 등이 제공된 각각의 서브 화소 영역(SPA) 상에는 제1 절연 패턴(INP1)이 배치될 수 있다. 실시예에 따라, 제1 절연 패턴(INP1)은 화소 회로층(PCL)과 발광 소자들(LD)의 사이에 배치될 수 있다. 이러한 제1 절연 패턴(INP1)은 발광 소자들(LD)을 안정적으로 지지할 수 있다.
제1 절연 패턴(INP1)이 제공된 각각의 서브 화소 영역(SPA) 상에는 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 각각의 제1 서브 화소 영역(SPA1) 상에는 복수의 제1 발광 소자들(LD1)이 공급 및 정렬될 수 있다.
발광 소자들(LD)이 제공된 각각의 서브 화소 영역(SPA) 상에는 발광 소자들(LD) 각각의 상면 일부를 덮는 제2 절연 패턴(INP2)이 배치될 수 있다.
제2 절연 패턴(INP2)이 제공된 각각의 서브 화소 영역(SPA) 상에는 제1 컨택 전극(CNE1)이 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 화소 전극(ELT1)을 커버하며 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다. 또한, 제1 컨택 전극(CNE1)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)를 커버하며, 제1 단부(EP1)를 각각의 제1 화소 전극(ELT1)에 전기적으로 연결할 수 있다.
제1 컨택 전극(CNE1)이 제공된 각각의 서브 화소 영역(SPA) 상에는 제3 절연 패턴(INP3)이 배치될 수 있다. 제3 절연 패턴(INP3)은 각각의 제1 컨택 전극(CNE1)을 커버하도록 제공될 수 있다.
제3 절연 패턴(INP3)이 제공된 각각의 서브 화소 영역(SPA) 상에는 제2 컨택 전극(CNE2)이 배치될 수 있다. 각각의 제2 컨택 전극(CNE2)은 각각의 제2 화소 전극(ELT2)을 커버하며 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 또한, 각각의 제2 컨택 전극(CNE2)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)를 커버하며, 제2 단부(EP2)를 각각의 제2 화소 전극(ELT2)에 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)이 제공된 각각의 서브 화소 영역(SPA) 상에는 보호층(PSV)이 배치될 수 있다. 실시예에 따라, 보호층(PSV)은 표시 영역(DA)에 전면적으로 형성되어, 발광 소자들(LD)과 이에 연결되는 전극들을 전면적으로 커버할 수 있다.
발광 소자들(LD)이 배치된 기판(SUB)의 일면 상에는 뱅크층(BNK) 및 컬러 필터(CFL)가 배치될 수 있다. 뱅크층(BNK)은 기판(SUB)의 일면 상에 배치된 보호층(PSV) 상에 형성될 수 있으나, 실시예에 따라 기판(SUB)의 일면 상에 직접 형성될 수 있다.
뱅크층(BNK)은 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)의 사이에 배치될 수 있다. 일 예로, 뱅크층(BNK)은 제1, 제2 및 제3 서브 화소 영역들(SPA1, SPA2, SPA3)이 접하는 경계 영역을 따라 배치될 수 있다. 뱅크층(BNK)은 인접한 서브 화소들(SPX)의 사이에서 빛샘이 발생하는 것을 방지할 수 있다.
실시예에 따라, 뱅크층(BNK)은 다양한 형상을 가질 수 있다. 예를 들어, 뱅크층(BNK)은 소정 각도 이상의 시야각을 만족할 수 있는 형상을 가질 수 있다. 일 예로, 도 5 및 도 6에 도시된 바와 같이 뱅크층(BNK)은 기판(SUB)으로부터 멀어질수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 또는, 기판(SUB)으로부터 멀어지는 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 등의 곡면형 단면을 가질 수도 있다. 본 발명에서, 뱅크층(BNK)의 형상 및/또는 경사도 등이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
한편, 각각의 서브 화소 영역들(SPA)은 발광 영역(EA)과 비발광 영역(NEA)을 포함할 수 있다. 발광 영역(EA)은 기판(SUB) 상에 배치된 발광 소자들(LD)을 포함하고, 발광 소자들(LD)에서 방출된 빛이 외부로 출사되는 영역일 수 있다. 비발광 영역(NEA)은 발광 소자들(LD)을 포함하지 않고, 각 서브 화소 영역들(SPA)의 경계를 따라 발광 영역들(EA)을 둘러싸는 영역일 수 있다. 즉, 비발광 영역(NEA)은 뱅크층(BNK)과 중첩되도록 구획된 영역일 수 있다.
컬러 필터(CFL)는 발광 소자들(LD) 및 뱅크층(BNK) 상에 배치될 수 있다. 컬러 필터(CFL)는 제1 내지 제3 서브 화소 영역들(SPA1, SPA2, SPA3) 각각에 배치된 제1 내지 제3 컬러 필터 패턴들(CPR1, CPR2, CPR3)을 포함할 수 있다. 컬러 필터(CFL)는 각 서브 화소 영역들(SPA)뿐만 아니라, 각 서브 화소 영역들(SPA)에 인접한 비발광 영역(NEA)에도 더 배치될 수 있다.
컬러 필터(CFL)는 뱅크층(BNK)보다 높게 형성될 수 있다. 이 경우, 제1 내지 제3 컬러 필터 패턴들(CPR1, CPR2, CPR3)은 뱅크층(BNK) 상에서 서로 적어도 일부가 중첩될 수 있다. 예를 들어, 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 사이의 뱅크층(BNK) 상에는 제1 컬러 필터 패턴(CPR1)과 제2 컬러 필터 패턴(CPR2)이 중첩되어 배치될 수 있고, 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 사이의 뱅크층(BNK) 상에는 제2 컬러 필터 패턴(CPR2)과 제3 컬러 필터 패턴(CPR3)이 중첩되어 배치될 수 있다.
각각의 컬러 필터 패턴들(CPR1, CPR2, CPR3)은 발광 소자들(LD)에서 방출되는 특정 파장의 빛 중 일부의 빛을 선택적으로 투과하고, 다른 빛은 부분적으로 흡수할 수 있다.
일 예로, 제1 컬러 필터 패턴(CPR1)은 적색 컬러 필터일 수 있다. 즉, 제1 컬러 필터 패턴(CPR1)은 적색 파장의 빛을 선택적으로 투과시키되, 적색 파장 인근의 파장 대역의 빛을 부분적으로 흡수하여 제1 서브 화소(SPX1)가 표시하는 적색 빛의 파장 스펙트럼을 더욱 샤프하게 할 수 있고 이를 통해 색 순도를 개선할 수 있다.
제2 컬러 필터 패턴(CPR2)은 녹색 컬러 필터일 수 있다. 제2 컬러 필터 패턴(CPR2)은 녹색의 빛을 선택적으로 투과시키되, 녹색 파장 인근의 파장 대역의 빛을 부분적으로 흡수하여 제2 서브 화소(SPX2)가 표시하는 녹색 빛의 파장 스펙트럼을 더욱 샤프하게 할 수 있다.
제3 컬러 필터 패턴(CPR3)은 청색 컬러 필터일 수 있다. 제3 컬러 필터 패턴(CPR3)은 청색의 빛을 선택적으로 투과시키되, 청색 파장 인근의 파장 대역의 빛을 부분적으로 흡수하여 제3 서브 화소(SPX3)가 표시하는 청색 빛의 파장 스펙트럼을 더욱 샤프하게 할 수 있다.
즉, 제1 내지 제3 컬러 필터 패턴(CPR1, CPR2, CPR3)이 각 발광 소자들(LD) 상에 배치될 경우, 표시 장치는 우수한 색 재현성을 확보할 수 있다.
도 4a에 도시된 바와 같이, 제1 내지 제3 컬러 필터 패턴(CPR1, CPR2, CPR3)은 제2 방향(DR2)을 따라 연장되어 배치되므로, 도 6에 도시된 바와 같이, 제1 컬러 필터 패턴(CPR1)은 제4 서브 화소 영역(SPA4) 상에도 배치될 수 있다. 마찬가지로, 제2 컬러 필터 패턴(CPR2)도 제5 서브 화소 영역(SPA5) 상에 배치되며, 제3 컬러 필터 패턴(CPR3)도 제6 서브 화소 영역(SPA6) 상에 배치될 수 있다.
실시예에 따라, 컬러 필터(CFL) 상에는 캡핑층(CPL)이 더 배치될 수 있다. 캡핑층(CPL)은 컬러 필터(CFL)를 전체적으로 커버하도록 배치되어 외부 불순물로부터 컬러 필터(CFL)를 보호할 수 있다.
도 7은 일 실시예에 따른 표시 장치의 외광 반사 저감 효과 및 색 재현성 향상 효과를 설명하기 위한 도면이다. 설명의 편의상, 제1 서브 화소 영역을 예시적으로 도시하여 설명하지만, 다른 서브 화소 영역들에도 동일한 설명이 적용될 수 있다.
도 7을 더 참조하면, 표시 장치 측으로 입사되는 입사광(EXL1a, EXL2a)은 제1 발광 영역(EA1) 내로 입사되는 제1 입사광(EXL1a)과 비발광 영역(NEA) 내로 입사되는 제2 입사광(EXL2a)을 포함할 수 있다. 예컨대, 제1 입사광(EXL1a) 및 제2 입사광(EXL2a)은 외부로부터 입사되는 외광으로 자연광일 수 있고, 모든 파장 대역의 광을 포함하는 백색광일 수 있다.
제1 입사광(EXL1a)은 제1 발광 영역(EA1) 내로 입사되어 제1 발광 영역(EA1) 내에 배치된 제1 발광 소자(LD1) 또는 제1 발광 소자(LD1)에 연결된 각종 배선들에 의해 반사될 수 있다. 즉, 제1 입사광(EXL1a)은 제1 발광 영역(EA1)에 배치된 다양한 구성들에 의해 반사되어 제1 반사광(EXL1b)으로서 외부로 출사될 수 있다.
제1 입사광(EXL1a)이 제1 반사광(EXL1b)으로서 외부로 출사되는 경로는 제1 컬러 필터 패턴(CPR1) 내에 형성될 수 있다. 제1 컬러 필터 패턴(CPR1)은 상술한 바와 같이, 특정 색상의 광을 선택적으로 투과하고, 그 외의 다른 광들은 부분적으로 흡수할 수 있다. 예를 들어, 제1 컬러 필터 패턴(CPR1)은 적색광을 투과하고, 적색광 외의 광들은 부분적으로 흡수할 수 있다.
제1 입사광(EXL1a)이 모든 파장 대역의 광을 포함하는 백색광인 경우, 제1 컬러 필터 패턴(CPR1)은 백색광을 구성하는 다양한 광 중 적색광을 제외한 다른 광들은 부분적으로 흡수할 수 있다. 즉, 제1 반사광(EXL1b)의 광량은 제1 입사광(EXL1a)의 광량에 비해 감소될 수 있다.
제2 입사광(EXL2a)은 비발광 영역(NEA) 내로 입사되고, 비발광 영역(NEA) 내에 배치된 뱅크층(BNK)에 의해 적어도 일부가 반사될 수 있다. 반사된 제2 입사광(EXL2a)은 제2 반사광(EXL2b)으로서 외부로 출사될 수 있다.
제2 입사광(EXL2a)이 제2 반사광(EXL2b)으로서 외부로 출사되는 경로는 제1 컬러 필터 패턴(CPR1) 및 제2 컬러 필터 패턴(CPR2) 내에 형성될 수 있다. 제1 컬러 필터 패턴(CPR1) 및 제2 컬러 필터 패턴(CPR2)은 상술한 바와 같이, 특정 색상의 광을 선택적으로 투과하고, 그 외의 다른 광들은 부분적으로 흡수할 수 있다. 예를 들어, 제1 컬러 필터 패턴(CPR1)은 적색광을 투과하고, 제2 컬러 필터 패턴(CPR2)은 녹색광을 투과하며, 이 외의 광들은 부분적으로 흡수할 수 있다.
제2 입사광(EXL2a)이 모든 파장 대역의 광을 포함하는 백색광인 경우, 제1 컬러 필터 패턴(CPR1)은 백색광을 구성하는 다양한 광 중 적색광을 제외한 다른 광들은 부분적으로 흡수할 수 있다. 또한, 제2 컬러 필터 패턴(CPR2)은 백색광을 구성하는 다양한 광 중 녹색광을 제외한 다른 광들은 부분적으로 흡수할 수 있다. 즉, 제2 반사광(EXL2b)의 광량은 제2 입사광(EXL2a)의 광량에 비해 감소될 수 있다. 비발광 영역(NEA)은 제1 발광 영역(EA1)과 달리 제2 컬러 필터 패턴(CPR2)을 더 포함하므로, 더욱 다양한 색의 광들을 흡수할 수 있다.
상술한 바와 같이, 제1 발광 영역(EA1) 및 비발광 영역(NEA) 상에 배치된 제1 컬러 필터 패턴(CPR1)은 외부로부터 입사되는 입사광(EXL1a, ELX2a)의 적어도 일부를 흡수하여 외부로 출사되는 출사광(EXL1b, EXL2b)의 광량을 감소시킬 수 있다. 즉, 제1 컬러 필터 패턴(CPR1)은 표시 장치의 외광 반사율을 감소시켜 선명한 영상을 표시할 수 있고, 표시 장치의 화질 특성을 개선할 수 있다.
제1 컬러 필터 패턴(CPR1)과 중첩하여 비발광 영역(NEA) 상에 배치된 제2 컬러 필터 패턴(CPR2)은 외부로부터 입사되는 제2 입사광(EXL2a)의 적어도 일부를 흡수하여 외부로 출사되는 제2 출사광(EXL2b)의 광량을 더욱 감소시킬 수 있다. 즉, 표시 장치의 외광 반사율 감소 효과를 향상시킬 수 있다.
한편, 제1 발광 소자(LD1)로부터 방출된 제1 방출광(LO)은 제1 컬러 필터 패턴(CPR1)을 거쳐 외부로 출사될 수 있다. 제1 발광 소자(LD1)는 적색의 광을 방출하는 적색 발광 소자이고, 제1 방출광(LO)은 적색광일 수 있다.
발광 소자의 특성상, 표시 장치가 표시하는 계조에 따라 제1 발광 소자(LD1)가 방출하는 방출광(LO)의 파장에 차이가 발생할 수 있다. 예컨대, 낮은 계조에서 제1 발광 소자(LD1)가 방출하는 방출광(LO)의 파장과 높은 계조에서 제1 발광 소자(LD1)가 방출하는 방출광(LO)의 파장은 적어도 일부분이 상이할 수 있다.
제1 컬러 필터 패턴(CPR1)은 제1 발광 소자(LD1) 상에 배치되어, 특정 파장 대역의 광을 투과하고, 그 외의 파장 대역의 광은 흡수할 수 있다. 즉, 계조에 따라 제1 발광 소자(LD1)가 방출하는 방출광(LO)의 파장(또는 색상)이 달라지더라도 외부로 출사되는 출사광의 파장(또는 색상)을 균일하게 조절하여 색 재현성을 향상시킬 수 있다.
상술한 실시예에 의하면, 발광 소자들(LD)이 배치된 기판(SUB)의 일면 상에 직접 컬러 필터(CFL)를 형성함으로써 선명한 색상을 표현하고, 외광에 의한 반사를 저감할 수 있다.
이하, 표시 장치의 다른 실시예들에 대해 설명한다. 이하의 실시예에서 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하고, 그 설명을 생략하거나 간략화하며, 차이점을 위주로 설명하기로 한다.
도 8은 다른 실시예에 따른 표시 장치의 단면도이다. 도 9는 또 다른 실시예에 따른 표시 장치의 단면도이다. 구체적으로. 도 8의 실시예는 도 5의 실시예와 비교하여 컬러 필터(CFL)가 산란 입자들(SCT)을 더 포함하는 점에서 차이가 있다. 또한, 도 9의 실시예는 도 5의 실시예와 비교하여 컬러 필터(CFL)가 아닌 광 변조 패턴(CFL')이 배치되는 점에서 차이가 있다.
도 8을 참조하면, 컬러 필터 패턴들(CPR1, CPR2, CPR3) 중 적어도 어느 하나는 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 각각의 컬러 필터 패턴들(CPR1, CPR2, CPR3)의 내부에 분산된 산란 입자들(SCT)을 포함할 수 있다. 산란 입자들(SCT)은 예컨대, 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO), 산화 주석(SnO2), 실리카(Silica)중 적어도 하나를 포함할 수 있으나, 산란 입자들(SCT)의 구성 물질이 특별히 한정되지는 않으며, 현재 공지된 다양한 물질로 구성될 수 있다.
발광 소자들(LD)에서 방출된 광들은 컬러 필터(CF) 내의 산란 입자들(SCT)에 의해 전 방향으로 방출될 수 있다. 이에 따라, 표시 장치의 시야각이 향상될 수 있다.
도 9를 참조하면, 화소 회로층(PCL) 상에는 제3 발광 소자들(LD3)이 배치될 수 있다. 제3 발광 소자들(LD3)은 청색의 광을 방출하는 청색 발광 소자일 수 있다.
발광 소자들(LD) 상에는 광 변조 패턴(CFL')이 배치될 수 있다. 광 변조 패턴(CFL')은 제1 서브 화소 영역(SPA1)에 배치된 제1 파장 변환 패턴(CPR1'), 제2 서브 화소 영역(SPA2)에 배치된 제2 파장 변환 패턴(CPR2'), 및 제3 서브 화소 영역(SPA3)에 배치된 광 투과 패턴(CPR3')을 포함할 수 있다.
제1 파장 변환 패턴(CPR1')은 수지층(RS) 및 수지층(RS) 내에 분산된 제1 파장 변환 입자들(WC1)을 포함할 수 있다. 일 예로, 제1 파장 변환 입자들(WC1)은 제1 서브 화소 영역(SPA1) 내에 배치된 제3 발광 소자들(LD3)로부터 방출된 청색광을 적색광으로 변환할 수 있다.
제2 파장 변환 패턴(CPR2')은 수지층(RS) 및 수지층(RS) 내에 분산된 제2 파장 변환 입자들(WC2)을 포함할 수 있다. 일 예로, 제2 파장 변환 입자들(WC2)은 제2 서브 화소 영역(SPA2) 내에 배치된 제3 발광 소자들(LD3)로부터 방출된 청색광을 녹색광으로 변환할 수 있다.
제1 파장 변환 입자(WC1) 및 제2 파장 변환 입자(WC2)는 퀀텀 닷(Quantum dot)을 비롯한 형광체 입자들일 수 있다. 일 실시예로, 제1 파장 변환 입자(WC1) 및 제2 파장 변환 입자(WC2)가 퀀텀 닷을 포함하는 경우, 제1 및 제2 파장 변환 입자(WC1, WC2) 각각은 Ⅱ-Ⅳ족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
이러한 제1 및 제2 파장 변환 입자(WC1, WC2)는 약 45nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 제1 및 제2 파장 변환 입자(WC1, WC2)를 통해 발광되는 광은 전 방향으로 방출될 수 있다. 이에 따라, 발광 표시 장치의 시야각이 향상될 수 있다.
광 투과 패턴(CPR3')은 수지층(RS) 및 수지층(RS) 내에 분산된 산란 입자들(SCT)을 포함할 수 있다. 산란 입자들(SCT)은 제3 서브 화소 영역(SPA3) 내에 배치된 제3 발광 소자들(LD3)로부터 방출된 청색광을 산란시킬 수 있다. 산란 입자들(SCT)에 의해 산란된 청색광은 외부로 출사될 수 있다. 산란 입자들(SCT)은 도 8에서 설명한 산란 입자들과 동일하거나 유사한 바, 구체적인 설명은 생략한다.
광 변조 패턴(CFL')의 제1 파장 변환 패턴(CPR1'), 제2 파장 변환 패턴(CPR2'), 및 광 투과 패턴(CPR3')은 각 서브 화소 영역들(SPA)의 경계에 배치된 뱅크층(BNK) 상에서 서로 중첩될 수 있다.
비발광 영역(NEA)에 입사된 외광은 뱅크층(BNK)에 의해 적어도 일부가 반사될 수 있으나, 뱅크층(BNK) 상에 배치된 광 변조 패턴들(CFL')에 의해 적어도 일부가 흡수될 수 있다. 즉, 표시 장치의 외광 반사율이 감소될 수 있다.
도 10은 또 다른 실시예에 따른 표시 장치의 평면도이다. 도 11은 도 10의 Ⅲ-Ⅲ' 선을 따라 자른 화소의 단면도이다. 도 12는 도 10의 Ⅳ-Ⅳ' 선을 따라 자른 화소의 단면도이다.
도 10 내지 도 12의 실시예는 도 4a, 도 5, 및 도 6의 실시예와 달리 제1 내지 제3 컬러 필터 패턴들(CPR1a, CPR2a, CPR3a)이 비발광 영역(NEA)에서 모두 중첩되는 점에서 차이가 있다.
도 10 내지 도 12를 참조하면, 각 서브 화소 영역들(SPA) 상에는 컬러 필터(CFLa)가 배치될 수 있다. 컬러 필터(CFLa)는 제1 서브 화소 영역(SPA1), 제4 서브 화소 영역(SPA4) 및 비발광 영역(NEA) 상에 배치된 제1 컬러 필터 패턴(CPR1a), 제2 서브 화소 영역(SPA2), 제5 서브 화소 영역(SPA5) 및 비발광 영역(NEA) 상에 배치된 제2 컬러 필터 패턴(CPR2a), 및 제3 서브 화소 영역(SPA3), 제6 서브 화소 영역(SPA6) 및 비발광 영역(NEA) 상에 배치된 제3 컬러 필터 패턴(CPR3a)을 포함할 수 있다.
즉, 제1 내지 제3 컬러 필터 패턴(CPR1a, CPR2a, CPR3a)은 비발광 영역(NEA)에서 서로 중첩될 수 있다.
예컨대, 도 11에 도시된 바와 같이, 제1 서브 화소 영역(SPA1)과 제2 서브 화소 영역(SPA2) 사이의 비발광 영역(NEA)에는 제1 컬러 필터 패턴(CPR1a), 제2 컬러 필터 패턴(CPR2a) 및 제3 컬러 필터 패턴(CPR3a)이 배치될 수 있다. 제2 서브 화소 영역(SPA2)과 제3 서브 화소 영역(SPA3) 사이의 비발광 영역(NEA)에는 제1 컬러 필터 패턴(CPR1a), 제2 컬러 필터 패턴(CPR2a) 및 제3 컬러 필터 패턴(CPR3a)이 배치될 수 있다.
또한, 도 12에 도시된 바와 같이, 제1 서브 화소 영역(SPA1)과 제4 서브 화소 영역(SPA4) 사이의 비발광 영역(NEA)에도 제1 컬러 필터 패턴(CPR1a), 제2 컬러 필터 패턴(CPR2a), 및 제3 컬러 필터 패턴(CPR3a)이 배치될 수 있다.
도 10 내지 도 12의 실시예는 도 4a 내지 도 6의 실시예와 달리 비발광 영역(NEA)에 제1 내지 제3 컬러 필터 패턴들(CPR1a, CPR2a, CPR3a)이 모두 배치되므로, 제1 내지 제3 컬러 필터 패턴들(CPR1, CPR2, CPR3) 중 두 개의 컬러 필터 패턴이 중첩되는 경우보다 더욱 효과적으로 외광을 흡수할 수 있고, 반사광을 저감할 수 있다.
도 13은 또 다른 실시예에 따른 표시 장치의 평면도이다. 도 14는 도 13의 Ⅵ-Ⅵ' 선을 따라 자른 화소의 단면도이다.
도 13 및 도 14의 실시예는 도 4a 내지 도 6의 실시예와 달리 모자이크 타입의 화소 배열 구조를 포함하는 점에서 차이가 있다.
도 13의 Ⅴ-Ⅴ' 선을 따라 자른 단면도는 도 5의 단면도와 실질적으로 동일할 수 있는 바, 구체적인 설명은 생략하고, 도 13의 Ⅵ-Ⅵ' 선을 따라 자른 단면도인 도 14를 위주로 설명한다.
도 13 및 도 14를 참조하면, 각 서브 화소 영역(SPA)에는 발광 소자들(LD)이 배치될 수 있다. 제1 화소 영역(PA1)의 제1 내지 제3 서브 화소 영역(SPA1, SPA2, SPA3)에는 서로 다른 발광 소자들이 배치될 수 있다. 예를 들어, 제1 화소 영역(PA1)에 있어서, 제1 서브 화소 영역(SPA1)에는 제1 발광 소자(LD1)가 배치되고, 제2 서브 화소 영역(SPA2)에는 제2 발광 소자(LD2)가 배치되며, 제3 서브 화소 영역(SPA3)에는 제3 발광 소자(LD3)가 배치될 수 있다.
제2 화소 영역(PA2)의 제4 내지 제6 서브 화소 영역(SPA4, SPA5, SPA6)에는 제1 화소 영역(PA1)과 동일한 발광 소자들(LD1, LD2, LD3)이 배치될 수 있다. 다만, 상술한 실시예들과 달리 제2 화소 영역(PA2)에서 발광 소자들(LD)의 배치 순서는 제1 화소 영역(PA1)과 상이할 수 있다.
일 예로, 제4 서브 화소 영역(SPA4)에는 제3 발광 소자(LD3)가 배치되고, 제5 서브 화소 영역(SPA5)에는 제1 발광 소자(LD1)가 배치되며, 제6 서브 화소 영역(SPA6)에는 제2 발광 소자(LD2)가 배치될 수 있다.
각 서브 화소 영역들(SPA) 상에는 컬러 필터(CFLb)가 배치될 수 있다. 본 실시예에서 컬러 필터(CFLb)는 제2 방향(DR2)을 따라 연장되어 배치되지 않고, 각 서브 화소 영역(SPA) 마다 개별적으로 배치될 수 있다.
일 예로, 컬러 필터(CFLb)는 제1 서브 화소 영역(SPA1) 및 제5 서브 화소 영역(SPA5) 상에 배치된 제1 컬러 필터 패턴(CPR1b), 제2 서브 화소 영역(SPA2) 및 제6 서브 화소 영역(SPA6) 상에 배치된 제2 컬러 필터 패턴(CPR2b), 및 제3 서브 화소 영역(SPA3) 및 제4 서브 화소 영역(SPA4) 상에 배치된 제3 컬러 필터 패턴(CPR3b)을 포함할 수 있다.
도 14에 도시된 바와 같이, 제2 방향(DR2)을 따라 위치한 제1 서브 화소 영역(SPA1)과 제4 서브 화소 영역(SPA4)에는 서로 상이한 컬러 필터 패턴들(CPR1b, CPR3b)이 배치될 수 있다. 제1 컬러 필터 패턴(CPR1b)은 제1 서브 화소 영역(SPA1), 및 제1 서브 화소 영역(SPA1)과 제4 서브 화소 영역(SPA4) 사이의 비발광 영역(NEA)에 배치될 수 있다. 제3 컬러 필터 패턴(CPR3b)은 제4 서브 화소 영역(SPA4), 및 제1 서브 화소 영역(SPA1)과 제4 서브 화소 영역(SPA4) 사이의 비발광 영역(NEA)에 배치될 수 있다. 즉, 제1 서브 화소 영역(SPA1)과 제4 서브 화소 영역(SPA4) 사이의 비발광 영역(NEA)에는 제1 컬러 필터 패턴(CPR1b)과 제3 컬러 필터 패턴(CPR3b)이 중첩될 수 있다. 다시 말해, 제1 발광 소자들(LD1)과 제3 발광 소자들(LD3) 사이에 배치된 뱅크층(BNK) 상에는 제1 컬러 필터 패턴(CPR1b)과 제3 컬러 필터 패턴(CPR3b)이 모두 배치될 수 있다.
본 실시예에 따른 표시 장치는 제2 방향(DR2)을 따라 배열된 제1 화소 영역(PA1)과 제2 화소 영역(PA2) 사이의 비발광 영역(NEA)에도 제1 내지 제3 컬러 필터 패턴들(CPR1b, CPR2b, CPR3b)이 중첩되는 부분을 포함하므로, 도 4a 내지 도 6의 실시예에 따른 표시 장치보다 더욱 효과적으로 외광의 반사율을 저감할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판의 제1 서브 화소 영역에 배치된 제1 발광 소자를 포함하는 제1 서브 화소;
    상기 기판의 상기 제1 서브 화소 영역의 제1 방향에 위치한 제2 서브 화소 영역에 배치된 제2 발광 소자를 포함하는 제2 서브 화소;
    상기 제1 서브 화소 및 상기 제2 서브 화소 사이에 배치된 뱅크층;
    상기 제1 서브 화소 및 상기 뱅크층 상에 배치된 제1 컬러 필터 패턴; 및
    상기 제2 서브 화소 및 상기 뱅크층 상에 배치된 제2 컬러 필터 패턴을 포함하되,
    상기 제1 발광 소자는 제1 색의 광을 방출하고,
    상기 제2 발광 소자는 상기 제1 색과 상이한 제2 색의 광을 방출하며,
    상기 제1 컬러 필터 패턴 및 상기 제2 컬러 필터 패턴은 상기 뱅크층 상에서 서로 적어도 일부가 중첩하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 서브 화소 영역에 인접한 제3 서브 화소 영역에 배치된 제3 발광 소자를 포함하는 제3 서브 화소,
    상기 제2 서브 화소 및 상기 제3 서브 화소 사이에 배치되는 상기 뱅크층, 및
    상기 제3 서브 화소 및 상기 뱅크층 상에 배치되는 제3 컬러 필터 패턴을 더 포함하되,
    상기 제3 발광 소자는 상기 제1 색 및 상기 제2 색과 상이한 제3 색의 광을 방출하고,
    상기 제3 컬러 필터 패턴은 상기 제1 컬러 필터 패턴 및 상기 제2 컬러 필터 패턴과 상이한 컬러 필터이며,
    상기 제2 컬러 필터 패턴 및 상기 제3 컬러 필터 패턴은 상기 뱅크층 상에서 서로 적어도 일부가 중첩하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 서브 화소 및 상기 제2 서브 화소 사이에 배치된 상기 뱅크층 상에 상기 제3 컬러 필터 패턴이 더 배치되는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 서브 화소 및 상기 제3 서브 화소 사이에 배치된 상기 뱅크층 상에 상기 제1 컬러 필터 패턴이 더 배치되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제3 서브 화소 및 상기 제1 서브 화소 사이에 배치된 상기 뱅크층 상에 상기 제2 컬러 필터 패턴이 더 배치되는, 표시 장치.
  6. 제2 항에 있어서,
    평면상 상기 제1 서브 화소 영역의 상기 제1 방향에 수직인 제2 방향에 제4 서브 화소 영역이 위치하고,
    상기 제4 서브 화소 영역에 배치된 제4 발광 소자를 포함하는 제4 서브 화소,
    상기 제1 서브 화소 및 상기 제4 서브 화소 사이에 배치된 상기 뱅크층,
    상기 제4 서브 화소 및 상기 뱅크층 상에 배치된 제4 컬러 필터 패턴을 더 포함하되,
    상기 제4 발광 소자는 상기 제1 색, 상기 제2 색, 및 상기 제3 색 중 어느 하나의 색의 광을 방출하고,
    상기 제4 컬러 필터 패턴은 상기 제1 컬러 필터 패턴, 상기 제2 컬러 필터 패턴, 및 상기 제3 컬러 필터 패턴 중 어느 하나와 동일한 컬러 필터인, 표시 장치.
  7. 제6 항에 있어서,
    상기 제4 발광 소자는 상기 제1 발광 소자와 동일한 색의 광을 방출하고, 상기 제4 컬러 필터 패턴은 상기 제1 컬러 필터 패턴과 동일한 컬러 필터이며,
    상기 제1 컬러 필터 패턴 및 상기 제4 컬러 필터 패턴은 하나의 컬러 필터로서, 상기 제1 서브 화소 영역 및 상기 제4 서브 화소 영역에 연속적으로 배치되는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 서브 화소 및 상기 제4 서브 화소 사이에 배치된 상기 뱅크층 상에 상기 제2 컬러 필터 패턴 및 상기 제3 컬러 필터 패턴 중 적어도 어느 하나가 더 배치되는, 표시 장치.
  9. 제6 항에 있어서,
    상기 제4 발광 소자는 상기 제2 발광 소자 및 제3 발광 소자 중 어느 하나와 동일한 색의 광을 방출하고,
    상기 제4 컬러 필터 패턴은 상기 제2 컬러 필터 패턴 및 상기 제3 컬러 필터 패턴 중 어느 하나와 동일한 컬러 필터인, 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 서브 화소 및 상기 제4 서브 화소 사이에 배치된 상기 뱅크층 상에 상기 제1 컬러 필터 패턴, 상기 제2 컬러 필터 패턴, 및 상기 제3 컬러 필터 패턴이 배치되는, 표시 장치.
  11. 제2 항에 있어서,
    상기 제1 컬러 필터 패턴, 상기 제2 컬러 필터 패턴, 및 상기 제3 컬러 필터 패턴은 내부에 분산된 산란 입자를 더 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 산란 입자는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO), 산화 주석(SnO2), 실리카(Silica)중 적어도 하나를 포함하는, 표시 장치.
  13. 제2 항에 있어서,
    상기 제1 색은 적색이고, 상기 제2 색은 녹색이며, 상기 제3 색은 청색인, 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 컬러 필터 패턴 및 상기 제2 컬러 필터 패턴의 높이는 상기 뱅크층의 높이보다 높은, 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 컬러 필터 패턴 및 상기 제2 컬러 필터 패턴을 커버하도록 배치된 캡핑층을 더 포함하는, 표시 장치.
  16. 제1 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 마이크로 스케일 또는 나노 스케일의 크기를 가진 발광 다이오드이고,
    상기 제1 발광 소자 및 상기 제2 발광 소자 각각은, 제1 도전성 도펀트가 도핑된 제1 반도체층, 제2 도전성 도펀트가 도핑된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 활성층을 포함하는, 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자의 제1 단부에는 상기 제1 반도체층이 배치되고, 상기 제1 발광 소자 및 상기 제2 발광 소자의 제2 단부에는 상기 제2 반도체층이 배치되며,
    상기 제1 반도체층은 n형 반도체층을 포함하고, 상기 제2 반도체층은 p형 반도체층을 포함하며, 상기 제1 반도체층의 길이는 상기 제2 반도체층의 길이보다 긴, 표시 장치.
  18. 제17 항에 있어서,
    상기 기판 상에 제공되고, 상기 제1 방향을 따라 상호 이격된 제1 전극 및 제2 전극을 더 포함하고, 상기 제1 전극은 상기 제1 단부에 전기적으로 연결되고, 상기 제2 전극은 상기 제2 단부에 전기적으로 연결되는, 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 서브 화소 영역 내에 상기 제1 발광 소자의 상기 제1 단부에 인접하여 형성된 제1 격벽, 및 상기 제1 발광 소자의 상기 제2 단부에 인접하여 형성된 제2 격벽을 포함하되,
    상기 제1 격벽은 상기 기판 및 상기 제1 전극 사이에 배치되고, 상기 제2 격벽은 상기 기판 및 상기 제2 전극 사이에 배치되는, 표시 장치.
  20. 제19 항에 있어서,
    상기 기판 상에 제공되고 상기 제1 발광 소자, 상기 제1 전극, 및 상기 제2 전극을 덮는 보호층이 더 배치되고, 상기 뱅크층은 상기 보호층 상에 배치되는, 표시 장치.
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