WO2021106294A1 - 撮像装置及び制御方法 - Google Patents

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西村　佳壽子
勇也 伊藤
康夫 三宅
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    • H10K39/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic radiation-sensitive element covered by group H10K30/00
    • H10K39/30—Devices controlled by radiation
    • H10K39/32—Organic image sensors

Definitions

  • the present disclosure relates to an imaging device or the like provided with a photoelectric conversion unit that generates electric charges by being irradiated with light.
  • CMOS Complementary Metal Oxide Semiconductor
  • CMOS type solid-state image sensor for example, the CDS (Correlated Double Sample) technology disclosed in Patent Document 1 is widely used.
  • CDS Correlated Double Sample
  • the pixel circuit shown in FIG. 2 of Patent Document 1 includes a PD (Transistor) unit that detects an optical signal and an FD (Floating Difference) unit that converts the charge generated in the PD unit into a voltage signal and temporarily holds the voltage signal.
  • TX transistor that transfers the charge signal from the PD section to the FD section
  • RES transistor that resets the voltage of the FD section
  • AMP transistor that amplifies the voltage signal of the FD section
  • SEL transistor that outputs the amplified signal.
  • the PD section is composed of a Photodiode.
  • the TX transistor is controlled by the control signal ⁇ TX
  • the RES transistor is controlled by the control signal ⁇ RST
  • the SEL transistor is controlled by the control signal ⁇ SEL.
  • the ⁇ RST is set to a high level, the RES transistor is turned on, and the electric charge accumulated in the FD portion is reset.
  • the reset voltage is output by setting ⁇ RST to a low level and turning off the RES transistor, and then setting ⁇ SEL to a high level and turning on the SEL transistor.
  • the reset voltage includes reset noise called kTC noise, temporal fluctuation occurs.
  • ⁇ TX is set to a high level and turning on the TX transistor, the signal charge accumulated in the PD section is transferred to the FD section.
  • ⁇ TX is set to a low level, the TX transistor is turned off, and the signal voltage is output.
  • the signal voltage is a signal that changes by the voltage corresponding to the signal charge accumulated in the reset voltage
  • the difference between the reset voltage (in other words, the reset charge) and the signal voltage (in other words, the reset charge + the signal charge) in the subsequent circuit By taking the above, it is possible to cancel the kTC noise and detect only the voltage corresponding to the accumulated signal charge.
  • the above is the CDS technology, which has the effect of greatly suppressing the reset noise (kTC noise) generated when the pixel portion is reset, and the CMOS type solid-state image sensor has become the mainstream for the reset noise suppression by the CDS technology. It is one of the factors.
  • Japanese Unexamined Patent Publication No. 2010-129705 Japanese Unexamined Patent Publication No. 2008-28516 Japanese Unexamined Patent Publication No. 2014-78870 Japanese Unexamined Patent Publication No. 2001-177084 Japanese Patent Application Laid-Open No. 2010-258682
  • An object of the present disclosure is to provide an image pickup apparatus or the like capable of reducing a time lag from a trigger signal instructing the start of exposure to the start of exposure while reducing noise.
  • the imaging apparatus includes a photoelectric conversion unit that converts light into a signal charge and a charge storage unit that stores the signal charge, and controls a plurality of pixels arranged in a matrix.
  • the control circuit includes a circuit, and the control circuit performs a reset operation for initializing the potential of the charge storage unit to a pixel belonging to at least one row among the plurality of pixels before receiving a trigger signal instructing the start of exposure.
  • the signal charge is stored in the charge storage unit without causing the pixel belonging to at least one of the plurality of pixels to perform the reset operation after receiving the trigger signal.
  • the plurality of pixels are made to perform the exposure operation accumulated in the above at the same time.
  • the control method includes an photoelectric conversion unit that converts light into a signal charge and a charge storage unit that stores the signal charge, and includes a plurality of pixels arranged in a matrix.
  • a method of controlling the device in which a reset operation for initializing the potential of the charge storage unit is performed row by row for pixels belonging to at least one row among the plurality of pixels before receiving a trigger signal instructing the start of exposure.
  • exposure is performed in order in units of a plurality of lines, and after receiving the trigger signal, the signal charge is accumulated in the charge storage unit without performing the reset operation on the pixels belonging to at least one of the plurality of pixels.
  • the operation is performed on the plurality of pixels at the same time.
  • the time lag from the trigger signal instructing the start of exposure to the start of exposure can be reduced while the noise is reduced.
  • FIG. 1A is a diagram schematically showing an exemplary circuit configuration of the image pickup apparatus according to the first embodiment.
  • FIG. 1B is a diagram schematically showing an exemplary circuit configuration of pixels of the image pickup apparatus according to the first embodiment.
  • FIG. 1C is a diagram schematically showing another exemplary circuit configuration of pixels of the image pickup apparatus according to the first embodiment.
  • FIG. 2 is a cross-sectional view schematically showing the device structure of the pixels of the image pickup apparatus according to the first embodiment.
  • FIG. 3 is a diagram schematically showing another exemplary circuit configuration of pixels of the image pickup apparatus according to the first embodiment.
  • FIG. 4 is a diagram showing an example of photoelectric conversion characteristics of the organic photoelectric conversion film.
  • FIG. 5A is a timing chart for explaining an example of the operation in the image pickup apparatus according to the comparative example.
  • FIG. 5B is a flowchart showing an example of the operation in the image pickup apparatus according to the comparative example.
  • FIG. 5C is a flowchart showing another example of the operation in the image pickup apparatus according to the comparative example.
  • FIG. 6A is a timing chart for explaining an example of the operation in the image pickup apparatus according to the first embodiment.
  • FIG. 6B is a flowchart showing an example of the operation in the image pickup apparatus according to the first embodiment.
  • FIG. 6C is a timing chart for explaining another example of the operation in the image pickup apparatus according to the first embodiment.
  • FIG. 6D is a flowchart showing another example of the operation in the image pickup apparatus according to the first embodiment.
  • FIG. 7 is a flowchart showing still another example of the operation in the image pickup apparatus according to the first embodiment.
  • FIG. 8 is a schematic view showing an example of the configuration of the image pickup apparatus according to the second embodiment.
  • FIG. 9 is a block diagram showing an example of the configuration of the camera system according to the third embodiment.
  • a sensor using a photoelectric conversion film such as an organic CMOS sensor cannot completely transfer signal charges because the PD portion and the semiconductor layer are electrically connected by metal wiring. Therefore, in general, an incomplete transfer noise and an afterimage are prevented from occurring by having a structure in which the PD unit and the FD unit are electrically connected to read out the signal charge of the PD unit.
  • the signal voltage of the FD section is read out with the voltage changed by the electric charge accumulated during the exposure detected by the FD section, and then the reset voltage is read out with the FD section reset, and the signal voltage is read. And the difference between the reset voltage and the reset voltage will be acquired.
  • the reset noise cannot be removed, and the random noise is larger than the reading using the CDS technology described above. There is a problem.
  • the CDS technology is an effective technology for suppressing reset noise, it brings about an increase in manufacturing cost due to the complicated process, and further, a CMOS type solid-state image sensor having a structure effective in terms of function and performance. There is a problem that it cannot be applied to.
  • the exposure is started by the trigger signal from the outside, especially in the specifications of industrial cameras, commercial broadcasting cameras, medical cameras, etc., and in particular, at least two pixels or more are simultaneously exposed.
  • a command signal for starting exposure or starting surface batch exposure is input, it takes time to remove the reset noise of each pixel row by row before exposure.
  • the trigger signal is, for example, a signal emitted in accordance with the operation of another machine, or a signal emitted when a person presses a shutter button or the like.
  • the solid-state image sensor disclosed in Patent Document 5 is configured to enable high-speed exposure start by providing two trigger signals in advance, but signal control becomes complicated.
  • an object of the present disclosure to provide an image pickup device provided with a solid-state image pickup device capable of appropriately removing reset noise and starting exposure to a trigger signal from the outside at high speed.
  • the imaging apparatus includes a photoelectric conversion unit that converts light into a signal charge and a charge storage unit that stores the signal charge, and controls a plurality of pixels arranged in a matrix.
  • the control circuit includes a circuit, and the control circuit performs a reset operation for initializing the potential of the charge storage unit to a pixel belonging to at least one row among the plurality of pixels before receiving a trigger signal instructing the start of exposure.
  • the signal charge is stored in the charge storage unit without causing the pixel belonging to at least one of the plurality of pixels to perform the reset operation after receiving the trigger signal.
  • the plurality of pixels are made to perform the exposure operation accumulated in the above at the same time.
  • the control circuit After receiving the trigger signal, the control circuit causes a plurality of pixels belonging to at least one row to perform an exposure operation without performing a reset operation. Therefore, the time from the reception of the trigger signal to the exposure operation is shortened as compared with the case where the reset operation is executed for all the pixels after the reception of the trigger signal. Further, since the reset operation is performed on the pixels belonging to at least one row by the time the trigger signal is received, the potential is initialized before the signal charge is accumulated, and the reset operation is particularly performed while suppressing the reset noise. If so, the noise in the signal charge of the pixels belonging to at least one row is reduced. Therefore, the image pickup apparatus according to this aspect can reduce the time lag from the trigger signal instructing the start of exposure to the start of exposure while the noise is reduced.
  • control circuit may cause all the pixels of the plurality of pixels to sequentially perform the reset operation line by line or line by line before receiving the trigger signal.
  • the reset operation is performed on a plurality of pixels belonging to all the rows by the time the trigger signal is received, the potential is initialized before the signal charge is accumulated, and the reset operation is performed in particular while suppressing the reset noise. If so, the noise in the signal charges of all the plurality of pixels is reduced.
  • control circuit may cause a pixel belonging to at least one row of the plurality of pixels to perform the reset operation a plurality of times before receiving the trigger signal.
  • the pixels belonging to at least one row are reset multiple times before the control circuit receives the trigger signal. Therefore, in the pixel that performs the reset operation a plurality of times, after the reset operation is performed once, the charge accumulated in the charge storage unit due to the dark current or the like is initialized again by the reset operation. Therefore, the noise caused by the accumulated charge due to the dark current or the like is reduced, so that the image pickup apparatus according to this embodiment can further reduce the noise.
  • control circuit may cause the plurality of pixels to repeatedly perform the reset operation line by line or line by line until the trigger signal is received.
  • the reset operation is repeatedly performed on a plurality of pixels until the control circuit receives the trigger signal. Therefore, after the reset operation is performed, the charges accumulated in the charge storage unit due to the dark current or the like are repeatedly initialized by the reset operation. Therefore, the noise caused by the accumulated charge due to the dark current or the like is reduced, so that the image pickup apparatus according to this embodiment can further reduce the noise.
  • control circuit performs a read operation for outputting a signal corresponding to the signal charge accumulated in the charge storage unit after the exposure operation in units of lines or a plurality of lines from the line in which the reset operation is started.
  • the plurality of pixels may be subjected to the operation in order in units.
  • the line at which the reset operation and the read operation are started is shared, so that the complexity of the control circuit can be suppressed. Further, since the read data is continuously read in time from the ascending line to the descending line or from the descending line to the ascending line, the continuity of the obtained image is maintained.
  • control circuit causes the plurality of pixels to sequentially perform the reset operation up to a line different from the line in which the reset operation is started in units of rows or in units of a plurality of rows, and after the exposure operation, the charge is charged.
  • a read operation for outputting a signal corresponding to the signal charge accumulated in the storage unit is performed on the plurality of pixels in order from the line next to the line in which the reset operation is completed, line by line or in units of a plurality of lines. May be good.
  • each of the plurality of pixels may include a feedback circuit that negatively feeds back the potential of the charge storage unit in the reset operation.
  • the image pickup apparatus can further reduce noise.
  • each of the plurality of pixels may include a circuit that suppresses reset noise generated in the reset operation.
  • the image pickup apparatus can further reduce noise.
  • a voltage supply circuit is further provided, and the photoelectric conversion unit includes a counter electrode electrically connected to the voltage supply circuit, a pixel electrode electrically connected to the charge storage unit, and the counter electrode.
  • the control circuit includes a photoelectric conversion layer located between the electrode and the pixel electrode, and the control circuit applies a voltage to the counter electrode to the voltage supply circuit to form an electric field in the photoelectric conversion layer.
  • the exposure operation may be performed on the plurality of pixels.
  • control method includes a photoelectric conversion unit that converts light into a signal charge and a charge storage unit that stores the signal charge, and includes a plurality of pixels arranged in a matrix. It is a control method of the imaging device provided, and a reset operation for initializing the potential of the charge storage unit is performed on a pixel belonging to at least one row among the plurality of pixels before receiving a trigger signal instructing the start of exposure.
  • the signal charge is stored in the charge storage unit without performing the reset operation on the pixel belonging to at least one of the plurality of pixels after receiving the trigger signal in a row-by-line or a plurality of row-by-line order.
  • the exposure operation is performed on the plurality of pixels at the same time.
  • the control method can reduce the time lag from the trigger signal instructing the start of exposure to the start of exposure while reducing noise.
  • each drawing is just a diagram showing a concept, and the scale, shape, etc. are not taken into consideration at all. Therefore, for example, the scales and the like do not always match in each figure. Further, in each figure, substantially the same configuration is designated by the same reference numerals, and duplicate description will be omitted or simplified.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking configuration. It is used as a term defined by the relative positional relationship with. Also, the terms “upper” and “lower” are used not only when the two components are spaced apart from each other and another component exists between the two components, but also when the two components It also applies when the two components are placed in close contact with each other and touch each other.
  • FIG. 1A is a diagram schematically showing an exemplary circuit configuration of the image pickup apparatus 100 according to the present embodiment.
  • the image pickup device 100 is, for example, a laminated image pickup device, and has a photoelectric conversion layer laminated on a semiconductor substrate.
  • the image pickup apparatus 100 includes a plurality of pixels 110 and peripheral circuits.
  • the peripheral circuit includes a control circuit that controls the operation of the plurality of pixels 110.
  • the control circuit receives a trigger signal from the outside and causes a plurality of pixels 110 to perform an exposure operation.
  • the plurality of pixels 110 are arranged two-dimensionally to form a photosensitive region, so-called pixel region.
  • the plurality of pixels 110 may be arranged one-dimensionally.
  • the image pickup apparatus 100 is a line sensor.
  • the plurality of pixels 110 are arranged in the row direction and the column direction.
  • the row direction and the column direction mean the directions in which the rows and columns extend, respectively. That is, the vertical direction is the column direction and the horizontal direction is the row direction.
  • Each of the pixels 110 is connected to the power supply line 120.
  • a predetermined power supply voltage is supplied to each pixel 110 via the power supply line 120.
  • the image pickup apparatus 100 has a storage control line 130 that applies the same constant voltage to all the photoelectric conversion layers that photoelectrically convert the incident light. However, when performing different control such as suppressing fluctuation, the voltage may be applied by dividing it into several parts.
  • the peripheral circuit includes a voltage supply circuit 140, a vertical scanning circuit 141, a column signal processing circuit 142, a horizontal signal readout circuit 143, and a constant current source 144.
  • the vertical scanning circuit 141 is also referred to as a "row scanning circuit”
  • the horizontal signal readout circuit 143 is also referred to as a "column scanning circuit”.
  • the column signal processing circuit 142 and the constant current source 144 may be arranged for each row of pixels 110 arranged in two dimensions.
  • the voltage supply circuit 140 is connected to the storage control line 130. During operation of the image pickup apparatus 100, a predetermined bias voltage is applied to the counter electrode 1b (details will be described later) of the pixel 110 via the storage control line 130 by the voltage supply circuit 140. The operation of the voltage supply circuit 140 is controlled by the control circuit.
  • the vertical scanning circuit 141 is connected to the selection control signal line CON7 and the amplification control signal line CON3.
  • the amplification control signal line CON3 is also referred to as a "bandwidth control signal line”
  • the selection control signal line CON7 is also referred to as an "address signal line”.
  • the vertical scanning circuit 141 is a part of a control circuit that controls the operation of the plurality of pixels 110.
  • the vertical scanning circuit 141 selects a plurality of pixels 110 arranged in each row in units of rows by applying a predetermined voltage to the selection control signal line CON7. As a result, the reading of the signal voltage of the selected pixel 110 and the reset of the pixel electrode described later are executed.
  • the pixels 110 arranged in each row are electrically connected to the column signal processing circuit 142 via the signal readout signal line 170 corresponding to each row.
  • the signal readout signal line 170 is also referred to as a "vertical signal line”.
  • the column signal processing circuit 142 performs noise suppression signal processing represented by correlated double sampling, analog-to-digital conversion (AD conversion), and the like.
  • a horizontal signal reading circuit 143 is electrically connected to a plurality of column signal processing circuits 142 provided corresponding to a row of pixels 110A. The horizontal signal reading circuit 143 sequentially reads signals from the plurality of column signal processing circuits 142 to the horizontal common signal line 180.
  • FIG. 1B is a diagram schematically showing an exemplary circuit configuration of pixels 110 of the image pickup apparatus 100 according to the present embodiment.
  • the pixel 110 includes a photoelectric conversion unit 1, an amplifier 2, a band control unit 3, a charge storage unit FD, and an output selection unit 5.
  • the photoelectric conversion unit 1 detects light and converts the light into a signal charge.
  • the charge storage unit FD stores the signal charge generated by the photoelectric conversion unit 1.
  • the readout circuit 50 is formed by the amplifier 2, the band control unit 3, the charge storage unit FD, and the output selection unit 5.
  • the photoelectric conversion unit 1 converts light into a signal charge.
  • the read-out circuit 50 reads out the signal charge generated by the photoelectric conversion unit 1.
  • the photoelectric conversion unit 1 includes, for example, a pixel electrode 1a, a counter electrode 1b, and a photoelectric conversion layer 1c sandwiched between the pixel electrode 1a and the counter electrode 1b.
  • the pixel electrode 1a is electrically connected to the charge storage unit FD.
  • the counter electrode 1b is connected to the storage control line 130 shown in FIG. 1A, and is electrically connected to the voltage supply circuit 140 via the storage control line 130.
  • the signal charge generated by the photoelectric conversion layer 1c of the photoelectric conversion unit 1 is charged. It can be stored in the storage unit FD.
  • the charge storage unit FD is connected to the photoelectric conversion unit 1 by a wiring layer.
  • the charge storage unit FD stores the signal charge generated by the photoelectric conversion unit 1.
  • the charge storage unit FD is further connected to the input of the amplifier 2.
  • the amplifier 2 amplifies the signal corresponding to the signal charge accumulated in the charge storage unit FD, and outputs the signal to the band control unit 3 and the output selection unit 5.
  • the amplifier 2 and the band control unit 3 form a feedback circuit 30 via the charge storage unit FD.
  • the band control unit 3 includes a band control circuit 13.
  • the band control circuit 13 is supplied with at least three different voltages from the voltage control circuit. By supplying such a voltage, the band control circuit 13 has a band control function.
  • the voltage control circuit is, for example, a part of the vertical scanning circuit 141.
  • the band control circuit 13 limits the output signal of the amplifier 2 and outputs it to the charge storage unit FD.
  • the signal read from the charge storage unit FD is amplified by the amplifier 2, band-limited by the band control circuit 13, and returned to the charge storage unit FD.
  • the feedback circuit 30 negatively feeds back the signal of the photoelectric conversion unit 1 to the charge storage unit FD via the amplification transistor 42.
  • the feedback circuit 30 is a circuit that negatively feeds back the potential of the charge storage unit FD in the reset operation described later.
  • the amplifier 2 has an amplification transistor 42 and a switching circuit 20 including a first switch element 11 and a second switch element 12.
  • the transistor in the read circuit 50 is, for example, an N-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the charge storage unit FD is connected to the gate of the amplification transistor 42.
  • the band control unit 3 includes a band control transistor 46.
  • the output selection unit 5 includes a selection transistor 44.
  • One of the source and drain of the amplification transistor 42 is connected to one of the source and drain of the bandwidth control transistor 46 and one of the source and drain of the selection transistor 44. Further, the other of the source and drain of the band control transistor 46 is connected to the charge storage unit FD.
  • the RC filter circuit is formed by the band control transistor 46 and the capacitance component parasitic on the charge storage unit FD.
  • the amplification control signal line CON3 is connected to the gate of the band control transistor 46.
  • the state of the band control transistor 46 is determined by the voltage of the amplification control signal line CON3. For example, when the voltage of the amplification control signal line CON3 is high, the band control transistor 46 is turned on. As a result, a feedback path is formed by the charge storage unit FD, the amplification transistor 42, and the band control transistor 46.
  • the other of the source and drain of the selection transistor 44 is connected to the signal read signal line 170.
  • the gate of the selection transistor 44 is controlled by the selection control signal line CON7.
  • the state of the selection transistor 44 is determined by the voltage of the selection control signal line CON7. For example, when the voltage of the selection control signal line CON7 is at a high level, the selection transistor 44 is turned on. As a result, the amplification transistor 42 and the signal readout signal line 170 are electrically connected. When the voltage of the selection control signal line CON7 is low level, the selection transistor 44 is turned off. As a result, the amplification transistor 42 and the signal readout signal line 170 are electrically separated.
  • a switching circuit 20 is connected to the other of the source and drain of the amplification transistor 42.
  • the other of the source and drain of the amplification transistor 42 is connected to the first voltage source VA1 via the first switch element 11. Further, the other of the source and drain of the amplification transistor 42 is also connected to the second voltage source VA2 via the second switch element 12.
  • the switching circuit 20 By controlling the switching circuit 20 with the control signals V1 and V2, the voltage applied to the other of the source and drain of the amplification transistor 42 is switched to the voltage Va1 or the voltage Va2.
  • the voltage Va1 of the first voltage source VA1 is, for example, the ground voltage GND.
  • the voltage Va2 of the second voltage source VA2 is, for example, the power supply voltage VDD.
  • the switching circuit 20 may be provided for each pixel, or may be shared by a plurality of pixels in order to reduce the number of elements per pixel.
  • the output selection unit 5 is connected to the signal read signal line 170.
  • the signal readout signal line 170 is shared by at least two pixels.
  • the signal amplified by the amplifier 2 is output to the signal read signal line 170 via the output selection unit 5.
  • a constant current source 144 is connected to the signal readout signal line 170.
  • the selection transistor 44 When the selection transistor 44 is on, the selection transistor 44, the amplification transistor 42, and the constant current source 144 form a source follower circuit.
  • the signal corresponding to the signal charge accumulated in the charge storage unit FD is output to the signal read signal line 170 and read to the outside.
  • the constant current source 144 may be provided for each pixel, or may be shared by a plurality of pixels in order to reduce the number of elements per pixel.
  • the photoelectric conversion unit 1 is not limited to such a configuration, and may be an element having another photoelectric conversion function such as a photodiode.
  • FIG. 1C is a diagram schematically showing an exemplary circuit configuration of pixels 115 of the image pickup apparatus according to the present embodiment.
  • the pixel 115 shown in FIG. 1C is different from the pixel 110 described above in that it includes a photoelectric conversion unit 1d instead of the photoelectric conversion unit 1.
  • the configuration of the pixel 115 other than the photoelectric conversion unit 1d is the same as that of the pixel 110.
  • the pixel 115 includes a photoelectric conversion unit 1d composed of a photodiode.
  • the signal charge generated by the photoelectric conversion unit 1d is generated by applying a reference voltage Vp to one end of the photoelectric conversion unit 1d and connecting one end of the node forming the charge storage unit FD to the other end of the photoelectric conversion unit 1d. Can be stored in the charge storage unit FD.
  • FIG. 2 is a cross-sectional view schematically showing the device structure of the pixel 110 of the image pickup apparatus 100 according to the present embodiment.
  • the pixel 110 includes a semiconductor substrate 62 that supports the photoelectric conversion unit 1.
  • the semiconductor substrate 62 is, for example, a silicon substrate.
  • the photoelectric conversion unit 1 is arranged above the semiconductor substrate 62.
  • the interlayer insulating layers 63A, 63B and 63C are laminated on the semiconductor substrate 62, and the laminated body of the pixel electrode 1a, the photoelectric conversion layer 1c and the counter electrode 1b is arranged on the interlayer insulating layer 63C. ..
  • the pixel electrode 1a is partitioned for each pixel, and the pixel electrode 1a is spatially separated and formed between two adjacent pixels 110, so that the two adjacent pixel electrodes 1a are electrically separated. ing. Further, the photoelectric conversion layer 1c and the counter electrode 1b may be formed so as to straddle a plurality of pixels 110.
  • the signal charge generated by the photoelectric conversion unit 1 is stored in the charge storage node 41 between the gate of the amplification transistor 42 and the photoelectric conversion unit 1.
  • the charge storage node 41 is an example of the above-mentioned charge storage unit FD.
  • the photoelectric conversion unit 1 includes, for example, a pixel electrode 1a, a counter electrode 1b facing the pixel electrode 1a, and a photoelectric conversion layer 1c located between the pixel electrode 1a and the counter electrode 1b. including.
  • the pixel electrode 1a is an electrode for reading out the signal charge generated by the photoelectric conversion unit 1. There is at least one pixel electrode 1a for each pixel 110. The pixel electrode 1a is electrically connected to the gate electrode 42e of the amplification transistor 42 and the impurity region 62d.
  • the pixel electrode 1a is formed by using a conductive material.
  • the conductive material is, for example, a metal such as aluminum or copper, a metal nitride, or polysilicon to which conductivity is imparted by doping with impurities.
  • the counter electrode 1b is, for example, a transparent electrode formed of a transparent conductive material.
  • the counter electrode 1b is arranged on the side where light is incident in the photoelectric conversion unit 1. Therefore, the light transmitted through the counter electrode 1b is incident on the photoelectric conversion layer 1c.
  • transparent in the present specification means that at least a part of light in the wavelength range to be detected is transmitted, and it is not essential to transmit light over the entire wavelength range of visible light.
  • the counter electrode 1b is formed by using, for example, a transparent conductive oxide (TCO: Total Cost of Manufacturing Oxide) such as ITO (Indium Tin Oxide).
  • TCO Total Cost of Manufacturing Oxide
  • ITO Indium Tin Oxide
  • the photoelectric conversion layer 1c receives the incident light to generate a hole-electron pair.
  • a semiconductor inorganic material, a semiconductor organic material, or the like is used as the material of the photoelectric conversion layer 1c.
  • the photoelectric conversion layer 1c is, for example, an organic photoelectric conversion film.
  • An amplification transistor 42, a selection transistor 44, and a band control transistor 46 are formed on the semiconductor substrate 62.
  • the amplification transistor 42 includes impurity regions 62a and 62b formed on the semiconductor substrate 62, a gate insulating layer 42g located on the semiconductor substrate 62, and a gate electrode 42e located on the gate insulating layer 42g.
  • the impurity regions 62a and 62b function as drains or sources of the amplification transistor 42.
  • the impurity regions 62a and 62b and the impurity regions 62c, 62d and 62e described later are, for example, n-type impurity regions.
  • the selection transistor 44 includes impurity regions 62a and 62c formed on the semiconductor substrate 62, a gate insulating layer 44g located on the semiconductor substrate 62, and a gate electrode 44e located on the gate insulating layer 44g. Impurity regions 62a and 62c serve as drains or sources for the selection transistor 44.
  • the amplification transistor 42 and the selection transistor 44 share the impurity region 62a, so that the source (or drain) of the amplification transistor 42 and the drain (or source) of the selection transistor 44 are electrically connected. There is.
  • the band control transistor 46 includes impurity regions 62d and 62e formed in the semiconductor substrate 62, a gate insulating layer 46g located on the semiconductor substrate 62, and a gate electrode 46e located on the gate insulating layer 46g.
  • the impurity regions 62d and 62e function as drains or sources of the band control transistor 46.
  • an element separation region 62s is provided between the pixels 110 adjacent to each other and between the amplification transistor 42 and the band control transistor 46. Pixels 110 adjacent to each other are electrically separated by the element separation region 62s. Further, by providing the element separation region 62s between the pixels 110 adjacent to each other, leakage of the signal charge accumulated in the charge storage node 41 is suppressed.
  • a contact plug 65A connected to the impurity region 62d of the band control transistor 46, a contact plug 65B connected to the gate electrode 42e of the amplification transistor 42, and a contact plug 65A and a contact plug 65B are provided in the interlayer insulating layer 63A.
  • the wiring 66A to be connected is formed.
  • the impurity region 62d (for example, drain) of the band control transistor 46 is electrically connected to the gate electrode 42e of the amplification transistor 42.
  • the plug 67A and the wiring 68A are further formed in the interlayer insulating layer 63A.
  • the plug 67B and the wiring 68B are formed in the interlayer insulating layer 63B, and the plug 67C is formed in the interlayer insulating layer 63C, so that the wiring 66A and the pixel electrode 1a are electrically connected.
  • the contact plug 65A, the contact plug 65B, the wiring 66A, the plug 67A, the wiring 68A, the plug 67B, the wiring 68B, and the plug 67C are typically made of metal.
  • the color filter 72 is arranged on the counter electrode 1b. Further, the microlens 74 is arranged on the color filter 72. Although not shown, a protective layer for protecting the photoelectric conversion unit 1 may be arranged between the color filter 72 and the microlens 74.
  • the material of the protective layer is, for example, SiON or AlO.
  • the image pickup apparatus 100 as described above can be manufactured by using a general semiconductor manufacturing process.
  • a silicon substrate is used as the semiconductor substrate 62, it can be manufactured by using various silicon semiconductor processes.
  • the photoelectric conversion operation will be described.
  • the light input from the outside is collected by the microlens 74 of each pixel 110, passes through only the desired wavelength by the color filter 72, and is incident on the photoelectric conversion unit 1.
  • the photoelectric conversion unit 1 converts light into electric charges.
  • the converted charge is collected by the pixel electrode 1a and stored in the charge storage node 41, in other words, the charge storage unit FD. Will be done.
  • FIG. 3 is a diagram schematically showing an exemplary circuit configuration of the pixel 110A of the image pickup apparatus according to the present embodiment.
  • the pixel 110A shown in FIG. 3 is different from the pixel 110 described above in that it includes a band control unit 3A instead of the band control unit 3.
  • the differences from the pixel 110 will be mainly described, and the description of the common points will be omitted or simplified.
  • the readout circuit 50A is formed by the amplifier 2, the band control unit 3A, the charge storage unit FD, and the output selection unit 5.
  • the feedback circuit 30A negatively feeds back the signal from the photoelectric conversion unit 1 to the charge storage unit FD via the amplification transistor 42.
  • the feedback circuit 30A is a circuit that negatively feeds back the potential of the charge storage unit FD in the reset operation described later.
  • the band control unit 3A includes a band control circuit 13A and a reset circuit 14A.
  • the band control circuit 13A is a circuit that suppresses reset noise generated in the reset operation described later.
  • the band control circuit 13A includes a band control transistor 46A, a first capacitive element 9, and a second capacitive element 10.
  • the "capacitive element” means a structure in which a dielectric material such as an insulating film is sandwiched between electrodes.
  • the “electrode” is not limited to an electrode formed of a metal, and is interpreted to include a polysilicon layer and the like widely. The electrode may be a part of the semiconductor substrate.
  • the first capacitive element 9 and the second capacitive element 10 may be, for example, a MIM (Metal Insulator Metal) capacitance or a MIS (Metal Insulator Semiconductor) capacitance.
  • the reset circuit 14A includes a reset transistor 48.
  • the gate of the amplification transistor 42 is connected to the charge storage unit FD.
  • One of the source and drain of the amplification transistor 42 is connected to one of the source and drain of the bandwidth control transistor 46A.
  • One of the source and drain of the amplification transistor 42 is also connected to one of the source and drain of the selection transistor 44.
  • the other of the source and drain of the band control transistor 46A is connected to one end of the first capacitive element 9.
  • a reference voltage VR1 is applied to the other end of the first capacitance element 9.
  • the RC filter circuit is formed by the band control transistor 46A and the first capacitive element 9.
  • the other of the source and drain of the band control transistor 46A is also connected to one end of the second capacitive element 10. Further, the other end of the second capacitance element 10 is connected to the charge storage unit FD.
  • the node formed between the bandwidth control transistor 46A, the first capacitive element 9 and the second capacitive element 10 is referred to as “RD”.
  • the gate of the band control transistor 46A is connected to the amplification control signal line CON3.
  • the state of the band control transistor 46A is determined by the voltage of the amplification control signal line CON3. For example, when the voltage of the amplification control signal line CON3 is high, the band control transistor 46A is turned on. At this time, the feedback circuit 30A is formed by the charge storage unit FD, the amplification transistor 42, the band control transistor 46A, and the second capacitive element 10.
  • the resistance component of the band control transistor 46A becomes large. Therefore, the band of the band control transistor 46A is narrowed, and the frequency domain of the feedback signal is narrowed.
  • the signal output by the band control transistor 46A is attenuated by the attenuation circuit formed by the parasitic capacitance of the second capacitance element 10 and the charge storage section FD, and returns to the charge storage section FD. Will be done. Assuming that the capacitance of the second capacitance element 10 is Cc and the parasitic capacitance of the charge storage unit FD is Cfd, the attenuation factor is represented by Cc / (Cc + Cfd).
  • the charge storage unit FD is further connected to one of the source and drain of the reset transistor 48.
  • the other of the source and drain of the reset transistor 48 is connected to the RD.
  • one of the source and drain voltages of the amplification transistor 42 (output voltage of the amplifier 2) is applied to the reset transistor 48.
  • the gate of the reset transistor 48 is connected to the reset control signal line CON2, and the state of the reset transistor 48 is determined by the voltage of the reset control signal line CON2.
  • the reset transistor 48 negatively feeds the signal of the photoelectric conversion unit 1 to the charge storage unit FD via the amplification transistor 42. According to such a configuration, it is possible to reduce the change in the voltage of the charge storage unit FD before and after turning off the reset transistor 48, and it is possible to suppress noise at a higher speed.
  • the control circuit of the image pickup apparatus 100 has an exposure operation for accumulating signal charges in the charge storage unit FD in a plurality of pixels 110, a reset operation for initializing the potential of the charge storage unit FD, and storage in the charge storage unit FD.
  • a read operation is performed to output a signal corresponding to the signal charge.
  • the control circuit causes a plurality of pixels 110 to perform an exposure operation by the following operations.
  • FIG. 4 is a diagram showing an example of the photoelectric conversion characteristics of the organic photoelectric conversion film as an example of the characteristics of the photoelectric conversion layer 1c.
  • the photoelectric conversion characteristics of the organic photoelectric conversion film the higher the voltage V ITO of the counter electrode 1b, the higher the sensitivity of the organic photoelectric conversion film.
  • the HIGH voltage is supplied to the counter electrode 1b common to all pixels in a state where the pixel electrode 1a provided in each pixel 110 is set to the reset voltage VRST, the counter electrode 1b and the pixel electrode 1a are high. Since the voltage VH is applied, the sensitivity of the organic photoelectric conversion film is high, and photoelectric conversion is performed.
  • the signal charge generated in the photoelectric conversion layer 1c is collected by the pixel electrode 1a.
  • the voltage applied to the counter electrode 1b and the pixel electrode 1a is changed to a low voltage VL , so that the sensitivity of the organic photoelectric conversion film becomes low and the photoelectric conversion is stopped.
  • the exposure operation is started by supplying the HIGH voltage to the counter electrode 1b common to all pixels, and the facing electrode 1b is LOW.
  • the exposure operation is stopped by the supply of voltage.
  • the band control transistor 46 is off.
  • the voltages of the reset control signal line CON2 and the amplification control signal line CON3 shown in FIG. 2 are at a low level, and the band control transistor 46A and the reset transistor 48 are off.
  • the signal charge is accumulated in the charge storage unit FD during the exposure operation.
  • the photoelectric conversion characteristic that is, the sensitivity
  • the photoelectric conversion characteristic can be controlled by controlling the voltage applied to the counter electrode 1b.
  • by using such control of photoelectric conversion characteristics that is, sensitivity characteristics
  • the CDS method cannot be used because the charge cannot be completely transferred. Therefore, it is essential to suppress reset noise (for example, kTC noise) for each pixel before exposure. Even before the start of the global shutter exposure described above, a reset operation is required for the pixels to be exposed.
  • reset noise for example, kTC noise
  • the control circuit causes a plurality of pixels 110 to perform a reset operation by the following operations.
  • the reset operation is performed in units of rows of the plurality of pixels 110.
  • the potential of the charge storage unit FD is initialized while suppressing the reset noise.
  • the voltage of the selection control signal line CON7 is at a low level. Therefore, the selection transistor 44 is in the off state, and the amplification transistor 42 and the signal readout signal line 170 are electrically separated.
  • the voltage of the amplification control signal line CON3 is set to a high level, and the band control transistor 46 is turned on.
  • the first switch element 11 of the switching circuit 20 is in the ON state, and the voltage Va1 (for example, the ground voltage GND) is applied to the other of the source and drain of the amplification transistor 42.
  • the voltage of the charge storage unit FD in other words, the voltage of the pixel electrode 1a
  • the voltage of the charge storage unit FD becomes equal to the reset voltage VRST.
  • the potential of the charge storage unit FD is initialized. Further, for example, the voltage of the amplification control signal line CON3 is then set to a voltage between the high level and the low level, for example, an intermediate voltage. As a result, reset noise is suppressed. In this case, if the voltage is set so that the operating band of the band control transistor 46 is narrower than the operating band of the amplification transistor 42, the reset noise suppression effect is further enhanced. Finally, the voltage of the amplification control signal line CON3 is lowered and the band control transistor 46 is turned off. As a result, the reset noise is suppressed and the potential of the charge storage unit FD is initialized.
  • the voltage of the reset control signal line CON2 is raised to a high level and the reset transistor 48 is turned on to accumulate charge.
  • the voltage of the part FD becomes equal to the reset voltage VRST.
  • the reset transistor 48 is turned off.
  • the voltages of the reset control signal line CON2 and the amplification control signal line CON3 are lowered to a low level, and the band control transistor 46A is turned off.
  • the control circuit causes a plurality of pixels 110 to perform a read operation by the following operations.
  • the reading operation is performed in units of rows of a plurality of pixels 110.
  • the voltage of the selection control signal line CON7 is set to a high level and the selection transistor 44 is turned on. Further, the switching circuit 20 is controlled so that the other voltage of the source and drain of the amplification transistor 42 becomes Va2 (for example, the power supply voltage VDD). That is, the second switch element 12 is turned on, and the voltage Va2 is applied to the other of the source and drain of the amplification transistor 42. In this state, the amplification transistor 42 and the constant current source 144 form a source follower circuit. Then, the potential of the charge storage unit FD becomes a voltage corresponding to the amount of the signal charge stored in the charge storage unit FD.
  • Va2 for example, the power supply voltage VDD
  • the voltage of the charge storage unit FD according to the amount of signal charge is amplified by the amplifier 2 at an amplification factor of, for example, about 1 time, and is output to the signal read signal line 170.
  • the amplification factor of the source follower circuit is, for example, about 1 time.
  • the voltage of the charge storage unit FD is amplified by the amplifier 2 at an amplification factor of, for example, about 1 times, and is output to the signal readout signal line 170.
  • This read operation is performed in a state in which the signal charge in the exposure operation is accumulated in the charge storage unit FD, and in a state in which the reset operation for the pixels is completed and the reset voltage VRST is set in the pixel electrodes.
  • the read operation in the state where the signal charge in the exposure operation is accumulated in the charge storage unit FD is called “signal read operation”
  • the read operation in the state where the reset voltage VRST is set in the pixel electrode is called “reset signal”. It is called "reading operation”.
  • the imaging apparatus according to the comparative example will be described with reference to FIGS. 5A, 5B, and 5C.
  • the image pickup apparatus according to the comparative example has the same configuration as the image pickup apparatus 100 described above, but the operation by each circuit is different from that of the image pickup apparatus 100 according to the present embodiment.
  • a plurality of pixels 110 of the image pickup apparatus according to the comparative example form a pixel array of “0 rows to n rows ⁇ 0 columns to m columns” will be described.
  • FIG. 5A is a timing chart for explaining an example of the operation in the image pickup apparatus according to the comparative example.
  • FIG. 5B is a flowchart showing an example of the operation in the image pickup apparatus according to the comparative example.
  • FIG. 5A shows the timing of the trigger signal, the timing of the falling (or rising) of the vertical synchronization signal VD, and the voltage applied to the counter electrode 1b of the photoelectric conversion unit 1 (that is, the bias applied to the photoelectric conversion layer 1c). It shows a temporal change in the magnitude of the voltage), driving the entire plurality of pixels 110, and resetting operation, signal reading operation, and exposure operation in each row of the pixel array of the plurality of pixels 110.
  • the timing of the "trigger signal” instructing the start of exposure is shown.
  • “VD” in the uppermost graph in FIG. 5A indicates the timing of the falling (or rising) of the vertical synchronization signal VD.
  • the “opposite electrode voltage” in the second graph from the top in FIG. 5A shows the temporal change of the voltage applied from the voltage supply circuit 140 to the counter electrode 1b via the storage control line 130.
  • pixel drive and “each row operation” indicate the timing of driving the entire plurality of pixels 110 and the operation of each row of the pixel array of the plurality of pixels 110, respectively.
  • the line of each line operation indicates that the operation is sequentially performed line by line from the 0th line to the nth line.
  • the solid line of each line operation indicates the reset operation, and the broken line indicates the signal read operation.
  • a reset operation is performed on the plurality of pixels 110 of all the rows from 0 to n at least for each row (S111).
  • the reset operation is performed, for example, as described above, the reset operation is performed together with suppressing the reset noise (for example, kTC noise).
  • the HIGH voltage is applied to the counter electrode 1b during the exposure operation period B in a state where the reset noise of all the pixels 110 is suppressed and the reset voltage VRST is set.
  • a plurality of pixels 110 are made to perform an exposure operation (S112). The exposure operation is collectively performed on the pixels 110 having at least two or more pixels among the plurality of pixels 110.
  • the control circuit of the image pickup apparatus performs a signal reading operation for at least one row for the pixels 110 belonging to all the rows from 0 to n in the signal reading operation period C after the exposure operation.
  • the reset operation for all the pixels 110 that read the signal and the reset signal read operation for all the pixels 110 after the reset operation are performed again (S113).
  • the reset signal read operation the noise of all the pixels 110 that read the signal is suppressed, and the reset signal read operation is performed at least line by line with the reset voltage VRST set.
  • the control circuit of the image pickup apparatus receives a trigger signal from the outside, determines the exposure start time, and causes the plurality of pixels 110 to perform the reset operation, the exposure operation, and the signal reading operation (S114 to S117). .. In steps S115 to S117, the same operations as in steps S111 to S113 are performed. At this time, after receiving the trigger signal in step S114 and before the exposure operation in step 116, a reset operation for 110 minutes of all the pixels to be exposed is required at least for each line, and the trigger signal is received from the outside. , A long waiting time T1 occurs before the start of the exposure operation.
  • FIG. 5C is a flowchart showing another example of the operation in the image pickup apparatus according to the comparative example.
  • the control circuit of the image pickup apparatus according to the comparative example first receives a trigger signal from the outside, and causes a plurality of pixels 110 to perform a reset operation, an exposure operation, and a signal reading operation (S121 to S124). ).
  • steps S121 to S124 the same operations as in steps S114 to S117 described above are performed.
  • the imaging apparatus according to the comparative example determines the exposure operation start time in accordance with the reception of the trigger signal from the outside after performing the first imaging for initialization.
  • the exposure operation start time may be determined according to the reception of the trigger signal from the outside from the beginning.
  • the image pickup apparatus according to the comparative example may repeat the control of the exposure operation timing by the trigger signal from the outside and the continuous scanning inside.
  • the image pickup apparatus 100 may include pixels 110A or pixels 115 instead of pixels 110.
  • FIG. 6A is a timing chart for explaining an example of the operation of the image pickup apparatus 100 according to the present embodiment.
  • FIG. 6B is a flowchart showing an example of the operation of the image pickup apparatus 100 according to the present embodiment.
  • FIG. 6C is a timing chart for explaining another example of the operation of the image pickup apparatus 100 according to the present embodiment.
  • 6A and 6C show the timing of the trigger signal, the timing of the falling (or rising) of the vertical synchronization signal VD, and the voltage applied to the counter electrode 1b of the photoelectric conversion unit 1 (that is, that is, in the same manner as in FIG. 5A.
  • the control circuit of the image pickup apparatus 100 changes from row 0 to n in the reset operation period A.
  • a reset operation is performed on the plurality of pixels 110 in all the rows (S11).
  • the reset operation is performed, for example, as described above, the reset operation is performed at least for each line while suppressing the reset noise (kTC noise).
  • the control circuit of the image pickup apparatus 100 may cause the pixel 110 belonging to at least one row of the plurality of pixels 110 to sequentially perform the reset operation in line units. For example, when the image is taken in the cutout mode using a part of the pixels 110, the reset operation may be performed on the row of the pixels 110 to be used.
  • the control circuit of the image pickup apparatus 100 applies a HIGH voltage to the counter electrode 1b during the exposure operation period B in a state where the reset noise of all the pixels 110 is suppressed and the reset voltage VRST is set, and the pixel 110 Is to perform an exposure operation (S12).
  • the exposure operation is performed simultaneously on at least two or more pixels 110 among the plurality of pixels 110.
  • the exposure operation may be performed on all the pixels 110 at the same time.
  • the control circuit of the image pickup apparatus 100 includes a signal reading operation of pixel signals accumulated in the pixels 110 belonging to all the rows from 0 to n at least one row at a time during the signal reading operation period C after the exposure operation. After reading, the reset operation for all the pixels 110 that read the signal and the reset signal reading operation for all the pixels 110 after the reset operation are performed again (S13). In the reset signal read operation, the noise of all the pixels 110 that read the signal is suppressed, and the reset signal read operation is performed at least line by line with the reset voltage VRST set.
  • an external trigger signal is provided by providing a period (pre-reset operation period A2) in which the reset operation is repeated at least for each line. It is possible to shorten the waiting time from the receipt of the signal to the start of the exposure operation.
  • the control circuit of the image pickup apparatus 100 causes a plurality of pixels 110 to perform a reset operation at least line by line during the pre-reset operation period A2 (S14).
  • the reset operation in step S14 is repeated in units of 0 to n lines until the control circuit receives a trigger signal from the outside (S15). That is, the control circuit of the image pickup apparatus 100 causes the plurality of pixels 110 to repeatedly perform the reset operation in order on a line-by-line basis until the trigger signal is received.
  • step S15 the control circuit of the image pickup apparatus 100 performs an interrupt process when receiving a trigger signal from the outside, and stops the reset operation until the process of the pixel 110 in the x-row is completed.
  • the reset operation in step S14 is repeated a times in units of lines 0 to n, and is further performed from line 0 to line x.
  • a is an integer of 0 or more.
  • Line x is any line between lines 0 and n.
  • steps S13 to S15 the control circuit of the image pickup apparatus 100 performs a reset operation of initializing the potential of the charge storage unit FD before receiving the trigger signal instructing the start of exposure of the plurality of pixels 110. Have them all do it line by line.
  • control circuit of the image pickup apparatus 100 causes the pixel 110 belonging to at least one row of the plurality of pixels 110 to perform the reset operation a plurality of times before receiving the trigger signal. As a result, the accumulation of signal charges due to dark current or the like that causes noise is suppressed until the control circuit receives the trigger signal from the outside.
  • the control circuit of the image pickup apparatus 100 causes a plurality of pixels 110 having at least two pixels or more to perform an exposure operation as soon as the reset operation is completed (S16). Then, the control circuit of the image pickup apparatus 100 causes a plurality of pixels 110 to perform a signal reading operation, a reset operation, and a reset signal reading operation (S17). That is, after receiving the trigger signal, the control circuit of the image pickup apparatus 100 accumulates the signal charge in the charge storage unit FD without causing the pixel 110 belonging to at least one row of the plurality of pixels 110 to perform the reset operation. The exposure operation is performed on a plurality of pixels 110 at the same time.
  • step S16 and step S17 the same operation as in steps S12 and S13 described above is performed.
  • step S17 the control circuit of the image pickup apparatus 100 performs a plurality of signal reading operations in order from the 0th row in which the reset operation is started in steps S11 and S13 after the exposure operation. You may let pixel 110 do it.
  • the lines at which the reset operation and the read operation are started are shared, so that the complexity of the control circuit can be suppressed. Further, since the read data is continuously read in time from the ascending line to the descending line or from the descending line to the ascending line, the continuity of the image is maintained.
  • the starting row is not particularly limited.
  • the control circuit of the image pickup apparatus 100 performs the signal reading operation after the exposure operation from the line next to the x line that finished the reset operation in step S14.
  • a plurality of pixels 110 may be made to perform the operation in order in units.
  • the operations of steps S14 to S17 are repeated.
  • the waiting time T2 from the reception of the trigger signal from the outside to the start of the exposure operation is compared with the above-mentioned waiting time T1. Therefore, it is possible to shorten the reset operation time of one line or more.
  • steps S14 and S15 it has been explained that when a trigger signal from the outside is received, the reset operation is stopped until the processing of the row being executed is completed, but the present invention is not limited to this.
  • This reset operation does not have to be executed for the pixel 110 belonging to at least one row after receiving the trigger signal from the outside.
  • the reset operation is reset from the row being executed to several rows. The operation may be performed.
  • step S14 pre-reset operation period A2 in FIG. 6A
  • step S14 reset operation period A2 in FIG. 6A
  • the reset operation of the next frame is executed from the 0th line. That is, when the reset operation is repeated, there is no interval between the completion of the reset operation of one frame and the start of the reset operation of the next frame.
  • step S14 there may be a period during which the reset operation is not executed after the reset operation of one frame is completed and before the reset operation of the next frame is started.
  • the period during which the reset operation in step S14 is not executed may be set so that the image quality required for the purpose of use can be obtained.
  • the period during which the reset operation in step S14 is not executed may be within the length of one frame.
  • control circuit of the image pickup apparatus 100 when the control circuit of the image pickup apparatus 100 receives a trigger signal while the steps S11 to S13 are being executed, that is, before the reset operation is performed on all of the plurality of pixels 110. Does not interrupt the operation such as the reset operation of the control circuit. In this case, for example, the control circuit of the image pickup apparatus 100 may discard the received trigger signal, or may cause the pixel 110 to perform the exposure operation after step S13 without immediately starting the exposure operation. Further, the control circuit of the image pickup apparatus 100 may have a circuit configuration that does not receive a trigger signal until the reset operation is performed on all of the plurality of pixels 110.
  • FIG. 6D is a flowchart showing another example of the operation in the image pickup apparatus 100.
  • the control circuit of the image pickup apparatus 100 first performs a reset operation on the pixels 110 belonging to all the rows 0 to n (S21).
  • step S21 the same operation as in step S11 described above is executed.
  • the control circuit of the image pickup apparatus 100 causes the plurality of pixels 110 to perform the reset operation at least line by line even after the reset operation in step S21 (S22).
  • the reset operation in step S22 is repeated in units of 0 to n lines until the control circuit receives a trigger signal from the outside (S23).
  • the control circuit of the image pickup apparatus 100 Upon receiving the trigger signal, the control circuit of the image pickup apparatus 100 causes the plurality of pixels 110 to simultaneously perform the exposure operation as soon as the reset operation is completed (S24). Then, the control circuit of the image pickup apparatus 100 causes a plurality of pixels 110 to perform a signal reading operation, a reset operation, and a reset signal reading operation (S25). Then, the operations of steps S22 to S25 are repeatedly executed. In steps S22 to S25, the same operations as in steps S14 to S17 described above are performed.
  • the image pickup apparatus 100 provides a pre-reset operation period A2 after performing the first image pickup for initialization, and starts an exposure operation in accordance with the reception of a trigger signal from the outside.
  • the time may be determined, or as shown in FIG. 6D, the pre-reset operation period A2 may be provided from the beginning, and the exposure operation start time may be determined in accordance with the reception of the trigger signal from the outside.
  • the image pickup apparatus 100 may repeat the control of the exposure operation timing by the trigger signal from the outside and the continuous scanning inside.
  • FIG. 7 is a flowchart showing another example of the operation in the image pickup apparatus 100.
  • the control circuit of the image pickup apparatus 100 causes the plurality of pixels 110 to perform the same operations as those in steps S11 and S12 shown in FIG. 6B as the operations of steps S31 and S32.
  • the control circuit of the image pickup apparatus 100 causes a plurality of pixels 110 to perform a signal reading operation and a reset operation (step S33). That is, in step S33, the reset signal reading operation in step S13 shown in FIG. 6B is not performed.
  • the control circuit of the image pickup apparatus 100 causes the plurality of pixels 110 to perform the same operations as those of steps S14 to S16 shown in FIG. 6B as the operations of steps S34 to S36.
  • step S37 the same operation as in step S33 is performed.
  • the output in the signal reading operation corresponds to the amount of charge accumulated in the charge storage unit FD by, for example, taking a difference from the output corresponding to the state in which the reset voltage VRST is set. A signal is obtained.
  • FIG. 8 is a schematic view showing an example of the configuration of the image pickup apparatus 101 according to the present embodiment.
  • the image pickup apparatus 101 includes a first substrate 2000 and a second substrate 2100 laminated on the first substrate 2000.
  • the first substrate 2000 is located above the second substrate.
  • the first substrate 2000 has a pixel array 111.
  • the pixel array 111 has, for example, a structure in which the above-mentioned pixels 110, pixels 110A, or pixels 115 are arranged in a matrix.
  • the second substrate 2100 receives an analog-to-digital conversion circuit (AD conversion circuit) 2200 that receives a signal output (specifically, an analog signal) from each pixel included in the pixel array 111 and converts it into a digital signal, and an analog. It has a memory 2400 for storing a signal converted into a digital signal by the digital conversion circuit 2200, and an arithmetic processing circuit 2300 for arithmetically processing the signal converted into a digital signal by the analog-digital conversion circuit 2200.
  • AD conversion circuit analog-to-digital conversion circuit
  • the first substrate 2000 and the second substrate 2100 are electrically connected by a connecting portion 2500.
  • the pixel 110, the pixel 110A, or the pixel 115 for realizing the above-mentioned image pickup apparatus 100 is provided on the first substrate 2000, and is a circuit for controlling the counter electrode 1b of the photoelectric conversion unit 1.
  • the circuit for the interrupt control logic is provided on the second substrate 2100.
  • the circuit for controlling the counter electrode 1b of the photoelectric conversion unit 1 and the circuit for interrupt control logic are provided on the second substrate 2100.
  • the pixel 110, the pixel 110A, or the pixel 115 is provided on the first substrate 2000, and the vertical operation circuit 141, the voltage supply circuit 140, the column signal processing circuit 142, and the horizontal signal readout circuit 143 are the first. It is provided on the substrate 2100 of 2. Further, the switching circuit 20 may not be included in the pixel 110, the pixel 110A or the pixel 115, and the switching circuit 20 may be provided on the second substrate 2100. Further, the constant current source 144 may not be included in the first substrate 1000, and the constant current source 144 may be provided in the second substrate 2100.
  • the laminated structure of the image pickup apparatus 101 is a structure in which two layers of substrates are laminated, but the present invention is not limited to this, and a structure in which three or more layers of substrates are laminated is not limited to this. Often, a structure in which a plurality of child substrates are laminated on a single-layer substrate may be used.
  • the connection portion 2500 of the substrate may be provided for each row as shown in FIG. 8, may be provided for each region, or may be provided for each pixel.
  • FIG. 9 is a block diagram showing an example of the configuration of the camera system 1000 according to the third embodiment.
  • the camera system 1000 is for signal processing the image pickup device 102, the optical system 1001 for condensing light such as a lens, and the data taken by the image pickup device 102, and outputting the data as an image or data.
  • the camera signal processing unit 1002 and the system controller 1003 for controlling the image pickup device 102 and the camera signal processing unit 1002 are provided.
  • the optical system 1001 is a lens or the like for condensing light on the imaging surface of the imaging device 102.
  • the light that has passed through the optical system 1001 is incident on the photoelectric conversion unit 1 of the image pickup apparatus 102, and is photoelectrically converted to generate a signal charge.
  • the image pickup device 102 for example, the image pickup device 100 or 101 according to the above embodiment is used.
  • the camera signal processing unit 1002 functions as a signal processing circuit that processes the output signal from the image pickup device 102.
  • the camera signal processing unit 1002 performs processing such as gamma correction, color interpolation processing, spatial interpolation processing, auto white balance, distance measurement calculation, and wavelength information separation.
  • the camera signal processing unit 1002 can be realized by, for example, a DSP (Digital Signal Processor) or the like.
  • the system controller 1003 controls the entire camera system 1000.
  • the system controller 1003 can be realized, for example, by a microcomputer.
  • the camera system 1000 uses the image pickup device 100 or 101 according to the above embodiment as the image pickup device 102, so that the delay time from the reception of the trigger signal from the outside to the start of the exposure operation of the light receiving surface collectively is delayed. Can be shortened. Therefore, it is possible to provide a highly usable camera system 1000 that has a short waiting time until the start of the exposure operation, enables imaging when an image is desired to be captured, or enables high-speed inspection.
  • the reset operation in step S14 is started immediately after the operation in step S13 is completed, but after the operation in step S13 is completed within the range in which the image quality required for the purpose of use can be obtained. It may be started at intervals from.
  • the charge storage unit FD in the reset operation, is electrically connected to the switching circuit 20, so that the voltage of the charge storage unit FD becomes equal to the reset voltage VRST, but the present invention is limited to this. Absent.
  • a reset operation may be performed by applying a reference voltage from a circuit different from the switching circuit 20 in the charge storage unit FD.
  • the photoelectric conversion unit 1 includes the pixel electrode 1a, the counter electrode 1b, and the photoelectric conversion layer 1c, but further, between the photoelectric conversion layer 1c and the pixel electrode 1a or the counter electrode 1b. May include a charge transport layer or a charge blocking layer. As a result, the generation of dark current is further suppressed, so that noise is further reduced.
  • the trigger signal is received during a period other than the pre-reset operation period. For example, if the trigger signal is received before the pre-reset operation is started, the trigger signal may be ignored. Alternatively, after receiving the trigger signal, the reset operation may be performed on all the pixels in the row, and then the exposure operation may be started. Further, for example, when the trigger signal is received during the exposure period, the trigger signal may be ignored. Alternatively, after the end of the exposure operation, the signal reading operation and the reset operation may be performed, and then the exposure operation may be performed again. Alternatively, the reset operation may be performed after the end of the exposure operation, and then the exposure operation may be performed again.
  • the exposure operation may be interrupted in the middle, the reset operation may be performed, and then the exposure operation may be performed again. Even if the above-mentioned operation is performed when the trigger signal is received during a period other than the pre-reset operation period, it is included in the scope of rights of the present disclosure as long as the operation described in the claims of the present disclosure is performed.
  • the imaging device can be used in various camera systems and sensor systems such as digital still cameras, medical cameras, surveillance cameras, in-vehicle cameras, digital single-lens reflex cameras, and digital mirrorless single-lens cameras. ..

Landscapes

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Abstract

撮像装置１００は、光を信号電荷に変換する光電変換部１と、信号電荷を蓄積する電荷蓄積部ＦＤとをそれぞれが含み、行列状に配列される複数の画素１１０と、制御回路とを備え、制御回路は、露光開始を指示するトリガ信号を受け取るまでに、電荷蓄積部ＦＤの電位を初期化するリセット動作を、複数の画素１１０のうち少なくとも１つの行に属する画素に行単位または複数行単位で順に行わせ、トリガ信号を受け取った後、複数の画素１１０のうち少なくとも１つの行に属する画素１１０にリセット動作を行わせることなく、信号電荷を電荷蓄積部ＦＤに蓄積する露光動作を複数の画素１１０に同時に行わせる。

Description

撮像装置及び制御方法
　本開示は、光の照射を受けて電荷を発生させる光電変換部を備える撮像装置等に関する。
　近年、ビデオカメラ、デジタルスチルカメラ、監視カメラ及び車載カメラなど、様々な分野でデジタルカメラが広く使用されている。これらのデジタルカメラには、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）型固体撮像素子又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型固体撮像素子が用いられるが、その中でもＣＭＯＳ型固体撮像素子が主流となってきている。これは、ＣＭＯＳ型固体撮像素子が、汎用のＣＭＯＳプロセスで製造できるため既存の設備を利用でき、安定供給が可能であること、及び、周辺回路を同一チップ内に混在させることができるため信号を高速に読み出すことができ、高速化・高解像度化できることなど、多くの利点を有しているためである。
　ＣＭＯＳ型固体撮像素子においては、例えば、特許文献１に開示される、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）技術が広く用いられている。
　ここで、一般的なＣＤＳ技術について詳細を述べる。
　特許文献１の図２に示される画素回路は、光信号を検出するＰＤ（Ｐｈｏｔｏｄｅｔｅｃｔｏｒ）部とＰＤ部で発生した電荷を電圧信号に変換し、一時的に保持をするＦＤ（Ｆｌｏａｔｉｎｇ　Ｄｉｆｆｕｓｉｏｎ）部と、ＰＤ部からＦＤ部に電荷信号を転送するＴＸトランジスタと、ＦＤ部の電圧をリセットするＲＥＳトランジスタと、ＦＤ部の電圧信号を増幅するＡＭＰトランジスタと、増幅された信号を出力するＳＥＬトランジスタで構成される。一般的に、ＰＤ部はＰｈｏｔｏ　Ｄｉｏｄｅで構成されている。ＴＸトランジスタは制御信号φＴＸによって制御され、ＲＥＳトランジスタは制御信号φＲＳＴによって制御され、ＳＥＬトランジスタは制御信号φＳＥＬによって制御される。
　画素の駆動としては、特許文献１の図６に示されるように、まず、φＲＳＴをハイレベルにしてＲＥＳトランジスタをオンし、ＦＤ部に蓄積された電荷をリセットする。次に、φＲＳＴをローレベルにしてＲＥＳトランジスタをオフし、その後、φＳＥＬをハイレベルにしてＳＥＬトランジスタをオンすることで、リセット電圧を出力する。この時、リセット電圧にはｋＴＣノイズと呼ばれるリセットノイズが含まれるため、時間的な揺らぎを生じている。その後、φＴＸをハイレベルにしてＴＸトランジスタをオンすることでＰＤ部に蓄積された信号電荷をＦＤ部へと転送する。その後、φＴＸをローレベルにしてＴＸトランジスタをオフし、信号電圧を出力する。信号電圧は、リセット電圧に蓄積された信号電荷に応じた電圧だけ変化した信号となるため、後段回路にてリセット電圧（言い換えるとリセット電荷）と信号電圧（言い換えるとリセット電荷＋信号電荷）の差分をとることにより、ｋＴＣノイズをキャンセルし、蓄積された信号電荷に応じた電圧だけを検出することが可能となる。
　以上がＣＤＳ技術であり、画素部をリセットする際に発生するリセットノイズ（ｋＴＣノイズ）を大きく抑制する効果があり、ＣＤＳ技術によるリセットノイズ抑制も、ＣＭＯＳ型固体撮像素子が主流となってきている要因の一つである。
特開２０１０－１２９７０５号公報 特開２００８－２８５１６号公報 特開２０１４－７８８７０号公報 特開２００１－１７７０８４号公報 特開２０１０－２５８６８２号広報
　撮像装置の分野では、ノイズを低減した状態で、露光開始を指示するトリガ信号から露光開始までのタイムラグを低減できる撮像装置が求められている。本開示は、ノイズを低減した状態で、露光開始を指示するトリガ信号から露光開始までのタイムラグを低減できる撮像装置等を提供することを目的とする。
　本開示の一態様に係る撮像装置は、光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積部とをそれぞれが含み、行列状に配列される複数の画素と、制御回路とを備え、前記制御回路は、露光開始を指示するトリガ信号を受け取るまでに、前記電荷蓄積部の電位を初期化するリセット動作を、前記複数の画素のうち少なくとも１つの行に属する画素に行単位または複数行単位で順に行わせ、前記トリガ信号を受け取った後、前記複数の画素のうち少なくとも１つの行に属する画素に前記リセット動作を行わせることなく、前記信号電荷を前記電荷蓄積部に蓄積する露光動作を前記複数の画素に同時に行わせる。
　本開示の一態様に係る制御方法は、光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積部とをそれぞれが含み、行列状に配列される複数の画素を備える撮像装置の制御方法であって、露光開始を指示するトリガ信号を受け取るまでに、前記電荷蓄積部の電位を初期化するリセット動作を、前記複数の画素のうち少なくとも１つの行に属する画素に行単位または複数行単位で順に行い、前記トリガ信号を受け取った後、前記複数の画素のうち少なくとも１つの行に属する画素に前記リセット動作を行うことなく、前記信号電荷を前記電荷蓄積部に蓄積する露光動作を前記複数の画素に同時に行う。
　本開示の一態様に係る撮像装置によれば、ノイズを低減した状態で、露光開始を指示するトリガ信号から露光開始までのタイムラグを低減できる。
図１Ａは、実施の形態１に係る撮像装置の例示的な回路構成を模式的に示す図である。 図１Ｂは、実施の形態１に係る撮像装置の画素の例示的な回路構成を模式的に示す図である。 図１Ｃは、実施の形態１に係る撮像装置の画素の別の例示的な回路構成を模式的に示す図である。 図２は、実施の形態１に係る撮像装置の画素のデバイス構造を模式的に示す断面図である。 図３は、実施の形態１に係る撮像装置の画素の別の例示的な回路構成を模式的に示す図である。 図４は、有機光電変換膜の光電変換特性の一例を示す図である。 図５Ａは、比較例に係る撮像装置における動作の一例を説明するためのタイミングチャートである。 図５Ｂは、比較例に係る撮像装置における動作の一例を示すフローチャートである。 図５Ｃは、比較例に係る撮像装置における動作の別の例を示すフローチャートである。 図６Ａは、実施の形態１に係る撮像装置における動作の一例を説明するためのタイミングチャートである。 図６Ｂは、実施の形態１に係る撮像装置における動作の一例を示すフローチャートである。 図６Ｃは、実施の形態１に係る撮像装置における動作の別の例を説明するためのタイミングチャートである。 図６Ｄは、実施の形態１に係る撮像装置における動作の別の例を示すフローチャートである。 図７は、実施の形態１に係る撮像装置における動作のさらに別の例を示すフローチャートである。 図８は、実施の形態２に係る撮像装置の構成の一例を示す模式図である。 図９は、実施の形態３に係るカメラシステムの構成の一例を示すブロック図である。
　（本開示に至る基礎となった知見）
　前述の、ＣＤＳ技術においては、光信号を検出するＰＤ部で発生した信号電荷を、電圧信号へと変換するＦＤ部へと転送する際に完全転送が前提となる。完全転送を実現するためにはプロセスが複雑化し、製造コストが増加するなどの課題がある。
　また、例えば、特許文献２に開示されているように、最近では高速で動作する物体を歪むことなく撮像する固体撮像素子としてグローバルシャッタを実現する構造の画素を持つ固体撮像素子が提案されている。
　特許文献２に開示されている固体撮像素子においては、全画素のＰＤ部の電荷を一括してＦＤ部に転送した後、行ごとに順次読み出しを行うため、ＦＤ部の信号電圧を読み出す前にリセット電圧を読み出すＣＤＳ技術を適用することができない。そこで、ＦＤ部の信号電圧を読み出した後にＦＤ部をリセットし、リセット電圧の読み出しを行い、信号電圧とリセット電圧の差分を取ることになる。しかし、信号電圧に含まれるリセットノイズとリセット電圧に含まれるリセットノイズとには相関がないため、リセットノイズを除去することができず、前述のＣＤＳ技術を用いた読み出しに比べてランダムノイズが大きくなる課題がある。
　他にも、最近では画素数増加のために一画素あたりの面積が縮小しているため、ＰＤ部の面積が減少することによる感度の低下を解決する固体撮像素子として、例えば、特許文献３で開示されているような、ＰＤ部に有機光電変換膜を用いた有機ＣＭＯＳセンサが提案されている。この有機ＣＭＯＳセンサは、読み出し回路の上方に受光部である有機光電変換膜を設けることで、画素サイズが縮小しても、受光部の面積を大きく取ることが可能となり、高感度を実現することができる。
　一方、有機ＣＭＯＳセンサのような光電変換膜を用いたセンサは、ＰＤ部と半導体層とが金属配線で電気的に接続される構造であるため、信号電荷を完全転送することができない。そこで、一般的には、ＰＤ部とＦＤ部とを電気的に接続してＰＤ部の信号電荷を読み出す構造を持つことで、不完全転送ノイズ及び残像が発生しないようにしている。
　そのため、露光中に蓄積される電荷により変化した電圧をＦＤ部で検知した状態でＦＤ部の信号電圧の読み出しを行い、その後、ＦＤ部をリセットした状態でのリセット電圧の読み出しを行い、信号電圧とリセット電圧の差分を取得することになる。しかし、信号電圧に含まれるリセットノイズとリセット電圧に含まれるリセットノイズとには相関がないため、リセットノイズを除去することができず、前述のＣＤＳ技術を用いた読み出しに比べてランダムノイズが大きくなる課題がある。
　このように、ＣＤＳ技術は、リセットノイズ抑制に有効な技術ではあるが、プロセスの複雑化に伴う製造コストの増加をもたらし、更には機能面及び性能面で効果のある構造のＣＭＯＳ型固体撮像素子への適用ができないなどの課題がある。
　また、例えば、特許文献４に開示されているような、ＣＤＳ技術を用いることなく行毎にリセットノイズを除去する技術も提案されている。
　しかしながら、行毎にリセットノイズを除去する方法を用いた場合、特に産業用カメラ、業務放送用カメラ及び医療カメラなどの仕様において、外部からトリガ信号による露光開始、特に、少なくとも２画素以上の画素同時露光開始又は面一括露光開始の指令信号が入った場合に、露光前に各画素のリセットノイズを行毎に除去するため時間がかかってしまう。その結果、トリガ信号が発行されてから露光開始までに数ミリ秒から数十ミリ秒の時間遅延が起こり、撮像したいものを撮像できない、及び、高速な検査ができないなどの課題が発生する。トリガ信号は、例えば、他の機械の動作等に合わせて発せられる信号、又は、シャッタボタン等が人に押されることによって発せられる信号等である。
　特許文献５に開示されている固体撮像素子においては、あらかじめ２つのトリガ信号を設けることで高速な露光開始を可能とする構成がとられているが、信号制御が複雑となる。
　そこで本開示では、上記の事情を鑑み、リセットノイズを適切に除去し、かつ、外部からトリガ信号に対し高速に露光を開始できる固体撮像素子を備えた撮像装置を提供することを目的とする。
　本開示の一態様の概要は以下の通りである。
　本開示の一態様に係る撮像装置は、光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積部とをそれぞれが含み、行列状に配列される複数の画素と、制御回路とを備え、前記制御回路は、露光開始を指示するトリガ信号を受け取るまでに、前記電荷蓄積部の電位を初期化するリセット動作を、前記複数の画素のうち少なくとも１つの行に属する画素に行単位または複数行単位で順に行わせ、前記トリガ信号を受け取った後、前記複数の画素のうち少なくとも１つの行に属する画素に前記リセット動作を行わせることなく、前記信号電荷を前記電荷蓄積部に蓄積する露光動作を前記複数の画素に同時に行わせる。
　これにより、制御回路は、トリガ信号を受け取った後、少なくとも１つの行に属する複数の画素に、リセット動作を行うことなく、露光動作を実行させる。そのため、トリガ信号の受け取りから露光動作までの時間が、トリガ信号の受け取り後にすべての画素にリセット動作を実行する場合と比べて短縮される。また、トリガ信号を受け取るまでに、少なくとも１つの行に属する画素にリセット動作が行われているため、信号電荷の蓄積前に電位が初期化され、特にリセットノイズの抑制と共にリセット動作が行われている場合には、少なくとも１つの行に属する画素の信号電荷におけるノイズが低減される。よって、本態様に係る撮像装置は、ノイズを低減した状態で、露光開始を指示するトリガ信号から露光開始までのタイムラグを低減できる。
　また、例えば、前記制御回路は、前記トリガ信号を受け取るまでに、前記リセット動作を前記複数の画素のすべての画素に行単位または複数行単位で順に行わせてもよい。
　これにより、トリガ信号を受け取るまでに、すべての行に属する複数の画素にリセット動作が行われているため、信号電荷の蓄積前に電位が初期化され、特にリセットノイズの抑制と共にリセット動作が行われている場合には、すべての複数の画素の信号電荷におけるノイズが低減される。
　また、例えば、前記制御回路は、前記トリガ信号を受け取るまでに、前記複数の画素のうち少なくとも１つの行に属する画素に前記リセット動作を複数回行わせてもよい。
　これにより、制御回路がトリガ信号を受け取るまでに、少なくとも１つの行に属する画素に、複数回リセット動作が行われる。そのため、複数回リセット動作を行う画素では、リセット動作が一度行われた後に、暗電流等によって電荷蓄積部に蓄積された電荷が、リセット動作によって再び初期化される。よって、暗電流等による蓄積された電荷に由来するノイズが低減されるため、本態様に係る撮像装置は、ノイズをさらに低減できる。
　また、例えば、前記制御回路は、前記トリガ信号を受け取るまで、前記複数の画素に、前記リセット動作を行単位または複数行単位で順に繰り返し行わせてもよい。
　これにより、制御回路がトリガ信号を受け取るまで、複数の画素にリセット動作が繰り返し行われる。そのため、リセット動作が行われた後に、暗電流等によって電荷蓄積部に蓄積された電荷が、リセット動作によって繰り返し初期化される。よって、暗電流等による蓄積された電荷に由来するノイズが低減されるため、本態様に係る撮像装置は、ノイズをさらに低減できる。
　また、例えば、前記制御回路は、前記露光動作の後、前記電荷蓄積部に蓄積された前記信号電荷に対応する信号を出力する読み出し動作を、前記リセット動作を開始した行から行単位または複数行単位で順に前記複数の画素に行わせてもよい。
　これにより、リセット動作と読み出し動作とが開始される行が共通化されるため、制御回路の複雑化を抑制できる。また、読み出しデータが、上行から下行又は下行から上行に、時間的に連続に読み出されるため、得られる画像の連続性が保持される。
　また、例えば、前記制御回路は、前記リセット動作を、前記リセット動作を開始した行とは異なる行まで行単位または複数行単位で順に前記複数の画素に行わせ、前記露光動作の後、前記電荷蓄積部に蓄積された前記信号電荷に対応する信号を出力する読み出し動作を、前記リセット動作を終了した行の次の順番の行から行単位または複数行単位で順に前記複数の画素に行わせてもよい。
　これにより、各行それぞれのリセット動作から読出し動作までの時間が略同一になる。そのため、各行の間での、リセット動作が行われた後に、暗電流等によって電荷蓄積部に蓄積される電荷の量の差が、小さくなる。よって、複数の画素間のノイズの差が低減される。
　また、例えば、前記複数の画素のそれぞれは、前記リセット動作において前記電荷蓄積部の電位を負帰還させるフィードバック回路を含んでもよい。
　これにより、リセット動作時に発生するリセットノイズが、低減される。よって、本態様に係る撮像装置は、ノイズをさらに低減できる。
　また、例えば、前記複数の画素のそれぞれは、前記リセット動作において発生するリセットノイズを抑制する回路を含んでもよい。
　これにより、リセット動作時に発生するリセットノイズが、低減される。よって、本態様に係る撮像装置は、ノイズをさらに低減できる。
　また、例えば、電圧供給回路をさらに備え、前記光電変換部は、前記電圧供給回路に電気的に接続される対向電極と、前記電荷蓄積部に電気的に接続される画素電極と、前記対向電極と前記画素電極との間に位置する光電変換層とを含み、前記制御回路は、前記電圧供給回路に前記対向電極へ電圧を印加させて、前記光電変換層内に電界を形成させることにより、前記複数の画素に前記露光動作を行わせてもよい。
　これにより、行単位または複数行単位でのリセット動作が有効な積層型の撮像装置において、ノイズを低減した状態で、露光開始を指示するトリガ信号から露光開始までのタイムラグを低減できる。また、対向電極に電圧を印加することで露光動作が行われるため、回路の複雑化を抑制できる。
　また、本開示の一態様に係る制御方法は、光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積部とをそれぞれが含み、行列状に配列される複数の画素を備える撮像装置の制御方法であって、露光開始を指示するトリガ信号を受け取るまでに、前記電荷蓄積部の電位を初期化するリセット動作を、前記複数の画素のうち少なくとも１つの行に属する画素に行単位または複数行単位で順に行い、前記トリガ信号を受け取った後、前記複数の画素のうち少なくとも１つの行に属する画素に前記リセット動作を行うことなく、前記信号電荷を前記電荷蓄積部に蓄積する露光動作を前記複数の画素に同時に行う。
　これにより、トリガ信号を受け取った後、少なくとも１つの行に属する複数の画素に、リセット動作を行うことなく、露光動作を実行させる。そのため、トリガ信号の受け取りから露光動作までの時間が、トリガ信号の受け取り後にすべての画素にリセット動作を実行する場合と比べて短縮される。また、トリガ信号を受け取るまでに、すべての行に属する複数の画素にリセット動作が行われているため、信号電荷の蓄積前に電位が初期化され、特にリセットノイズの抑制と共にリセット動作が行われている場合には、信号電荷におけるノイズが低減される。よって、本態様に係る制御方法は、ノイズを低減した状態で、露光開始を指示するトリガ信号から露光開始までのタイムラグを低減できる。
　以下、本開示に係る撮像装置等の実施の形態について、図面を参照しながら説明する。なお、本開示について、以下の実施の形態及び添付の図面を用いて説明を行うが、これは例示を目的としており、本開示がこれらの実施の形態に限定されることを意図しない。
　なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。
　また、本明細書において、撮像装置等としての動作に必須あるいは特性の改善に有効であるが、本開示の説明に不要な要素については省略している。また、各図面はあくまで概念を示す図であり、縮尺、形状等は一切考慮に入れていない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
　また、本明細書において、等しいなどの要素間の関係性を示す用語、及び、正方形又は円形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　（実施の形態１）
　はじめに、図１Ａから図３を参照して、本実施の形態に係る撮像装置１００の構造を説明する。
　［撮像装置の構造］
　図１Ａは、本実施の形態に係る撮像装置１００の例示的な回路構成を模式的に示す図である。撮像装置１００は、一例として積層型の撮像素子であり、半導体基板に積層された光電変換層を有している。撮像装置１００は、複数の画素１１０と周辺回路とを備える。周辺回路は、複数の画素１１０の動作を制御する制御回路を含む。制御回路は、外部からのトリガ信号を受け取り、複数の画素１１０に露光動作を行わせる。
　複数の画素１１０は、２次元に配列されることにより、感光領域いわゆる画素領域を形成している。なお、複数の画素１１０は、１次元に配列されていてもよい。その場合、撮像装置１００は、ラインセンサである。
　図示されている例では、複数の画素１１０は、行方向及び列方向に配列されている。本明細書において、行方向及び列方向とは、行及び列がそれぞれ延びる方向をいう。つまり、垂直方向が列方向であり、水平方向が行方向である。
　画素１１０の各々は、電源線１２０に接続されている。各画素１１０には、電源線１２０を介して所定の電源電圧が供給される。また、図示されているように、撮像装置１００は、入射光を光電変換する全ての光電変換層に同一の一定電圧を印加する蓄積制御線１３０を有する。但し、変動を抑制するなど、別制御を行う場合には、いくつかに分割して電圧が印加されてもよい。
　周辺回路は、電圧供給回路１４０と、垂直走査回路１４１と、カラム信号処理回路１４２と、水平信号読み出し回路１４３と、定電流源１４４とを含む。垂直走査回路１４１は、「行走査回路」とも呼ばれ、水平信号読み出し回路１４３は、「列走査回路」とも呼ばれる。カラム信号処理回路１４２及び定電流源１４４は、２次元に配列された画素１１０の列毎に配置され得る。
　以下、周辺回路の構成の一例を説明する。
　電圧供給回路１４０は、蓄積制御線１３０に接続されている。撮像装置１００の動作時、電圧供給回路１４０によって、蓄積制御線１３０を介して、画素１１０の対向電極１ｂ（詳細は後述）に所定のバイアス電圧が印加される。電圧供給回路１４０は、制御回路によって、動作が制御される。
　垂直走査回路１４１は、選択制御信号線ＣＯＮ７及び増幅制御信号線ＣＯＮ３に接続されている。増幅制御信号線ＣＯＮ３は、「帯域制御信号線」とも呼ばれ、選択制御信号線ＣＯＮ７は、「アドレス信号線」とも呼ばれる。垂直走査回路１４１は、複数の画素１１０の動作を制御する制御回路の一部である。垂直走査回路１４１は、選択制御信号線ＣＯＮ７に所定の電圧を印加することにより、各行に配置された複数の画素１１０を行単位で選択する。これにより、選択された画素１１０の信号電圧の読み出しと、後述する画素電極のリセットとが実行される。
　各列に配置された画素１１０は、各列に対応した信号読み出し信号線１７０を介してカラム信号処理回路１４２に電気的に接続されている。信号読み出し信号線１７０は、「垂直信号線」とも呼ばれる。カラム信号処理回路１４２は、相関二重サンプリングに代表される雑音抑圧信号処理及びアナログ－デジタル変換（ＡＤ変換）などを行う。画素１１０Ａの列に対応して設けられた複数のカラム信号処理回路１４２には、水平信号読み出し回路１４３が電気的に接続されている。水平信号読み出し回路１４３は、複数のカラム信号処理回路１４２から水平共通信号線１８０に信号を順次読み出す。
　次に、画素１１０の回路構成の一例を説明する。
　図１Ｂは、本実施の形態に係る撮像装置１００の画素１１０の、例示的な回路構成を模式的に示す図である。画素１１０は、光電変換部１、増幅器２、帯域制御部３、電荷蓄積部ＦＤ及び出力選択部５を備える。光電変換部１は、光を検出し、光を信号電荷に変換する。電荷蓄積部ＦＤは、光電変換部１によって生成された信号電荷を蓄積する。増幅器２、帯域制御部３、電荷蓄積部ＦＤ、及び出力選択部５によって、読み出し回路５０が形成されている。
　光電変換部１は、光を信号電荷に変換する。読み出し回路５０は、光電変換部１により生成された信号電荷を読み出す。光電変換部１は、例えば、画素電極１ａと、対向電極１ｂと、画素電極１ａと対向電極１ｂとに挟まれた光電変換層１ｃとを備える。画素電極１ａは、電荷蓄積部ＦＤに電気的に接続される。対向電極１ｂは、図１Ａに示されている蓄積制御線１３０に接続され、蓄積制御線１３０を介して電圧供給回路１４０に電気的に接続される。例えば、対向電極１ｂに基準電圧Ｖｐを印加し、電荷蓄積部ＦＤを形成するノードの一端を画素電極１ａに接続することにより、光電変換部１の光電変換層１ｃが生成する信号電荷を、電荷蓄積部ＦＤに蓄積できる。
　電荷蓄積部ＦＤは、配線層によって光電変換部１と接続されている。電荷蓄積部ＦＤは、光電変換部１によって生成された信号電荷を蓄積する。電荷蓄積部ＦＤは、増幅器２の入力にさらに接続されている。増幅器２は、電荷蓄積部ＦＤに蓄積された信号電荷に応じた信号を増幅し、帯域制御部３及び出力選択部５に出力する。
　増幅器２及び帯域制御部３は、電荷蓄積部ＦＤを介してフィードバック回路３０を形成する。帯域制御部３は、帯域制御回路１３を含んでいる。帯域制御回路１３には、電圧制御回路から、互いに異なる少なくとも３つの電圧が供給される。このような電圧が供給されることにより、帯域制御回路１３は帯域制御機能を有する。電圧制御回路は、例えば、垂直走査回路１４１の一部である。帯域制御回路１３は、増幅器２の出力信号に帯域制限をかけて電荷蓄積部ＦＤに出力する。フィードバック回路３０において、電荷蓄積部ＦＤから読み出された信号は、増幅器２によって増幅され、帯域制御回路１３によって帯域制限をかけられて、電荷蓄積部ＦＤに帰還される。
　フィードバック回路３０は、光電変換部１の信号を、増幅トランジスタ４２を介して電荷蓄積部ＦＤに負帰還する。言い換えると、フィードバック回路３０は、後述のリセット動作において、電荷蓄積部ＦＤの電位を負帰還させる回路である。
　増幅器２は、増幅トランジスタ４２と、第１のスイッチ素子１１及び第２のスイッチ素子１２を含む切替回路２０と、を有している。読み出し回路５０内のトランジスタは、例えば、ＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。以下、読み出し回路５０の電気的な接続関係を説明する。なお、画素１１０の増幅器２が切替回路２０を有さず、切替回路２０が周辺回路に含まれていてもよい。
　増幅トランジスタ４２のゲートには、電荷蓄積部ＦＤが接続されている。帯域制御部３は帯域制御トランジスタ４６を含む。出力選択部５は選択トランジスタ４４を含む。増幅トランジスタ４２のソース及びドレインの一方は、帯域制御トランジスタ４６のソース及びドレインの一方と、選択トランジスタ４４のソース及びドレインの一方とに接続されている。また、帯域制御トランジスタ４６のソース及びドレインの他方は電荷蓄積部ＦＤに接続されている。帯域制御トランジスタ４６と、電荷蓄積部ＦＤに寄生する容量成分とによってＲＣフィルタ回路が形成される。
　帯域制御トランジスタ４６のゲートには、増幅制御信号線ＣＯＮ３が接続されている。増幅制御信号線ＣＯＮ３の電圧により帯域制御トランジスタ４６の状態が決定される。例えば、増幅制御信号線ＣＯＮ３の電圧がハイレベルのとき、帯域制御トランジスタ４６はオンする。その結果、電荷蓄積部ＦＤと、増幅トランジスタ４２と、帯域制御トランジスタ４６とによって帰還経路が形成される。
　増幅制御信号線ＣＯＮ３の電圧が低くなると、帯域制御トランジスタ４６の抵抗成分が大きくなる。そのため、帯域制御トランジスタ４６の帯域は狭くなり、帰還する信号の周波数範囲は狭くなる。増幅制御信号線ＣＯＮ３の電圧が、さらに低いローレベルになると、帯域制御トランジスタ４６はオフする。その結果、帰還経路は形成されない。
　選択トランジスタ４４のソース及びドレインの他方は、信号読み出し信号線１７０に接続されている。選択トランジスタ４４のゲートは選択制御信号線ＣＯＮ７によって制御される。選択制御信号線ＣＯＮ７の電圧により、選択トランジスタ４４の状態が決定される。例えば、選択制御信号線ＣＯＮ７の電圧がハイレベルのとき、選択トランジスタ４４はオンする。その結果、増幅トランジスタ４２と、信号読み出し信号線１７０とは電気的に接続される。選択制御信号線ＣＯＮ７の電圧がローレベルのとき、選択トランジスタ４４はオフする。その結果、増幅トランジスタ４２と、信号読み出し信号線１７０とは電気的に分離される。
　増幅トランジスタ４２のソース及びドレインの他方には、切替回路２０が接続される。具体的には、増幅トランジスタ４２のソース及びドレインの他方は、第１のスイッチ素子１１を介して、第１の電圧源ＶＡ１に接続される。また、増幅トランジスタ４２のソース及びドレインの他方は、第２のスイッチ素子１２を介して、第２の電圧源ＶＡ２にも接続される。制御信号Ｖ１及びＶ２によって切替回路２０を制御することにより、増幅トランジスタ４２のソース及びドレインの他方に印加する電圧を、電圧Ｖａ１又は電圧Ｖａ２に切り替える。第１の電圧源ＶＡ１の電圧Ｖａ１は、例えば接地電圧ＧＮＤである。第２の電圧源ＶＡ２の電圧Ｖａ２は、例えば電源電圧ＶＤＤである。切替回路２０は、画素毎に設けられていてもよいし、１画素あたりの素子数を削減するために、複数の画素により共有されていてもよい。
　出力選択部５は、信号読み出し信号線１７０に接続されている。信号読み出し信号線１７０は、少なくとも２つの画素で共有される。増幅器２によって増幅された信号は、出力選択部５を介して信号読み出し信号線１７０に出力される。
　信号読み出し信号線１７０には、定電流源１４４が接続されている。選択トランジスタ４４がオンのとき、選択トランジスタ４４、増幅トランジスタ４２及び定電流源１４４によって、ソースフォロア回路が形成される。電荷蓄積部ＦＤに蓄積された信号電荷に応じた信号は、信号読み出し信号線１７０に出力され、外部に読み出される。なお、定電流源１４４は、画素毎に設けられていてもよいし、１画素あたりの素子数を削減するために、複数の画素により共有されていてもよい。
　なお、光電変換部１は、このような構成に限らず、フォトダイオード等の、その他の光電変換機能を有する素子であってもよい。図１Ｃは、本実施の形態に係る撮像装置の画素１１５の、例示的な回路構成を模式的に示す図である。図１Ｃに示される画素１１５は、上述の画素１１０と比較して、光電変換部１の代わりに光電変換部１ｄを備える点で相違する。画素１１５における光電変換部１ｄ以外の構成は、画素１１０と同じである。図１Ｃに示されるように、画素１１５は、フォトダイオードで構成される光電変換部１ｄを備える。例えば、光電変換部１ｄの一端に基準電圧Ｖｐを印加し、電荷蓄積部ＦＤを形成するノードの一端を光電変換部１ｄの他の一端に接続することにより、光電変換部１ｄが生成する信号電荷を、電荷蓄積部ＦＤに蓄積できる。
　次に、本実施の形態に係る撮像装置１００の画素構造について説明する。
　図２は、本実施の形態に係る撮像装置１００の画素１１０のデバイス構造を模式的に示す断面図である。図２に例示される構成において、画素１１０は、光電変換部１を支持する半導体基板６２を含む。半導体基板６２は、例えばシリコン基板である。図２に示されるように、光電変換部１は、半導体基板６２の上方に配置される。この例では、半導体基板６２上に層間絶縁層６３Ａ、６３Ｂ及び６３Ｃが積層されており、層間絶縁層６３Ｃ上に、画素電極１ａ、光電変換層１ｃ及び対向電極１ｂの積層体が配置されている。画素電極１ａは画素ごとに区画されており、隣接する２つの画素１１０間において画素電極１ａが空間的に分離して形成されることにより、隣接する２つの画素電極１ａは、電気的に分離されている。また、光電変換層１ｃ及び対向電極１ｂは、複数の画素１１０に跨るように形成されていてもよい。光電変換部１によって生成される信号電荷は、増幅トランジスタ４２のゲートと光電変換部１との間の電荷蓄積ノード４１に蓄積される。電荷蓄積ノード４１は、上述の電荷蓄積部ＦＤの一例である。
　光電変換部１は、例えば、図２に示されるように、画素電極１ａと、画素電極１ａに対向する対向電極１ｂと、画素電極１ａと対向電極１ｂとの間に位置する光電変換層１ｃとを含む。
　画素電極１ａは、光電変換部１で生成された信号電荷を読み出すための電極である。画素電極１ａは、画素１１０ごとに少なくとも１つ存在する。画素電極１ａは、増幅トランジスタ４２のゲート電極４２ｅ及び不純物領域６２ｄに電気的に接続されている。
　画素電極１ａは、導電性材料を用いて形成されている。導電性材料は、例えば、アルミニウム、銅などの金属、金属窒化物、又は、不純物がドープされることにより導電性が付与されたポリシリコンである。
　対向電極１ｂは、例えば、透明な導電性材料から形成される透明電極である。対向電極１ｂは、光電変換部１において光が入射される側に配置される。したがって、光電変換層１ｃには、対向電極１ｂを透過した光が入射する。
　なお、本明細書における「透明」は、検出しようとする波長範囲の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。
　対向電極１ｂは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）などの透明導電性酸化物（ＴＣＯ：Ｔｒａｎｓｐａｒｅｎｔ　Ｃｏｎｄｕｃｔｉｎｇ　Ｏｘｉｄｅ）を用いて形成される。
　光電変換層１ｃは、入射する光を受けて正孔－電子対を発生させる。光電変換層１ｃの材料としては、例えば、半導体性の無機材料、又は、半導体性の有機材料などが用いられる。光電変換層１ｃは、例えば、有機光電変換膜である。
　半導体基板６２には、増幅トランジスタ４２、選択トランジスタ４４及び帯域制御トランジスタ４６が形成されている。
　増幅トランジスタ４２は、半導体基板６２に形成された不純物領域６２ａ及び６２ｂと、半導体基板６２上に位置するゲート絶縁層４２ｇと、ゲート絶縁層４２ｇ上に位置するゲート電極４２ｅとを含む。不純物領域６２ａ及び６２ｂは、増幅トランジスタ４２のドレイン又はソースとして機能する。不純物領域６２ａ及び６２ｂ、ならびに、後述する不純物領域６２ｃ、６２ｄ及び６２ｅは、例えば、ｎ型不純物領域である。
　選択トランジスタ４４は、半導体基板６２に形成された不純物領域６２ａ及び６２ｃと、半導体基板６２上に位置するゲート絶縁層４４ｇと、ゲート絶縁層４４ｇ上に位置するゲート電極４４ｅとを含む。不純物領域６２ａ及び６２ｃは、選択トランジスタ４４のドレイン又はソースとして機能する。この例では、増幅トランジスタ４２と選択トランジスタ４４とが不純物領域６２ａを共有することにより、増幅トランジスタ４２のソース（又はドレイン）と、選択トランジスタ４４のドレイン（又はソース）とが電気的に接続されている。
　帯域制御トランジスタ４６は、半導体基板６２内に形成された不純物領域６２ｄ及び６２ｅと、半導体基板６２上に位置するゲート絶縁層４６ｇと、ゲート絶縁層４６ｇ上に位置するゲート電極４６ｅとを含む。不純物領域６２ｄ及び６２ｅは、帯域制御トランジスタ４６のドレイン又はソースとして機能する。
　半導体基板６２において、互いに隣接する画素１１０間、及び、増幅トランジスタ４２と帯域制御トランジスタ４６との間には、素子分離領域６２ｓが設けられている。素子分離領域６２ｓにより、互いに隣接する画素１１０が電気的に分離されている。また、互いに隣接する画素１１０間に素子分離領域６２ｓが設けられることにより、電荷蓄積ノード４１に蓄積される信号電荷のリークが抑制される。
　層間絶縁層６３Ａ内には、帯域制御トランジスタ４６の不純物領域６２ｄに接続されたコンタクトプラグ６５Ａ、増幅トランジスタ４２のゲート電極４２ｅに接続されたコンタクトプラグ６５Ｂ、及び、コンタクトプラグ６５Ａとコンタクトプラグ６５Ｂとを接続する配線６６Ａが形成されている。これにより、帯域制御トランジスタ４６の不純物領域６２ｄ（例えばドレイン）が増幅トランジスタ４２のゲート電極４２ｅと電気的に接続されている。図２に例示される構成では、層間絶縁層６３Ａ内に、プラグ６７Ａ及び配線６８Ａがさらに形成されている。また、層間絶縁層６３Ｂ内にプラグ６７Ｂ及び配線６８Ｂが形成され、層間絶縁層６３Ｃ内にプラグ６７Ｃが形成されることにより、配線６６Ａと画素電極１ａとが電気的に接続されている。コンタクトプラグ６５Ａ、コンタクトプラグ６５Ｂ、配線６６Ａ、プラグ６７Ａ、配線６８Ａ、プラグ６７Ｂ、配線６８Ｂ、及び、プラグ６７Ｃは、典型的には金属で構成される。
　図２に例示される構成では、対向電極１ｂ上にカラーフィルタ７２が配置されている。また、カラーフィルタ７２上にマイクロレンズ７４が配置されている。図示されていないが、カラーフィルタ７２とマイクロレンズ７４との間に、光電変換部１を保護するための保護層が配置されていてもよい。保護層の材料は、例えば、ＳｉＯＮ又はＡｌＯ等である。
　以上のような撮像装置１００は、一般的な半導体製造プロセスを用いて製造することができる。特に、半導体基板６２としてシリコン基板を用いる場合には、種々のシリコン半導体プロセスを利用することによって製造することができる。
　ここで、光電変換動作について説明する。外部から入力された光は、各画素１１０のマイクロレンズ７４で集光され、カラーフィルタ７２で所望の波長のみを透過し、光電変換部１に入射する。光電変換部１では、光を電荷に変換する。対向電極１ｂと画素電極１ａとの間に電圧が印加され、電界がかかった状態において、変換された電荷は、画素電極１ａによって集められ、電荷蓄積ノード４１、言い換えると、電荷蓄積部ＦＤに蓄積される。
　次に、本実施の形態に係る画素の別の例について説明する。図３は、本実施の形態に係る撮像装置の画素１１０Ａの、例示的な回路構成を模式的に示す図である。図３に示される画素１１０Ａは、上述の画素１１０と比較して、帯域制御部３の代わりに、帯域制御部３Ａを備える点で相違する。以下では、画素１１０との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　画素１１０Ａでは、増幅器２、帯域制御部３Ａ、電荷蓄積部ＦＤ及び出力選択部５によって、読み出し回路５０Ａが形成されている。
　フィードバック回路３０Ａは、光電変換部１からの信号を、増幅トランジスタ４２を介して電荷蓄積部ＦＤに負帰還する。言い換えると、フィードバック回路３０Ａは、後述のリセット動作において、電荷蓄積部ＦＤの電位を負帰還させる回路である。
　帯域制御部３Ａは、帯域制御回路１３Ａ及びリセット回路１４Ａを含む。
　帯域制御回路１３Ａは、後述するリセット動作において発生するリセットノイズを抑制する回路である。帯域制御回路１３Ａは、帯域制御トランジスタ４６Ａ、第１の容量素子９及び第２の容量素子１０を含んでいる。本明細書において、「容量素子」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。また、「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。電極は、半導体基板の一部分であってもよい。第１の容量素子９及び第２の容量素子１０は、例えばＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）容量又はＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒｌ）容量であってもよい。リセット回路１４Ａは、リセットトランジスタ４８を含んでいる。
　以下、読み出し回路５０Ａの電気的な接続関係を説明する。
　増幅トランジスタ４２のゲートは、電荷蓄積部ＦＤに接続されている。増幅トランジスタ４２のソース及びドレインの一方は、帯域制御トランジスタ４６Ａのソース及びドレインの一方と接続されている。増幅トランジスタ４２のソース及びドレインの一方は、選択トランジスタ４４のソース及びドレインの一方にも接続されている。また、帯域制御トランジスタ４６Ａのソース及びドレインの他方は、第１の容量素子９の一端に接続されている。また、第１の容量素子９の他端には、基準電圧ＶＲ１が印加される。これにより、帯域制御トランジスタ４６Ａと第１の容量素子９とによってＲＣフィルタ回路が形成される。
　帯域制御トランジスタ４６Ａのソース及びドレインの他方は、第２の容量素子１０の一端にも接続されている。また、第２の容量素子１０の他端は、電荷蓄積部ＦＤに接続されている。本明細書において、帯域制御トランジスタ４６Ａ、第１の容量素子９及び第２の容量素子１０の間に形成されたノードを「ＲＤ」と称する。
　帯域制御トランジスタ４６Ａのゲートは、増幅制御信号線ＣＯＮ３に接続されている。増幅制御信号線ＣＯＮ３の電圧により、帯域制御トランジスタ４６Ａの状態が決定される。例えば、増幅制御信号線ＣＯＮ３の電圧がハイレベルのとき、帯域制御トランジスタ４６Ａはオンする。このとき、電荷蓄積部ＦＤと、増幅トランジスタ４２と、帯域制御トランジスタ４６Ａと、第２の容量素子１０とによってフィードバック回路３０Ａが形成される。
　増幅制御信号線ＣＯＮ３の電圧が低くなると、帯域制御トランジスタ４６Ａの抵抗成分が大きくなる。そのため、帯域制御トランジスタ４６Ａの帯域は狭くなり、帰還する信号の周波数領域は狭くなる。
　帰還経路が形成されているとき、帯域制御トランジスタ４６Ａが出力する信号は、第２の容量素子１０及び電荷蓄積部ＦＤの寄生容量によって形成される減衰回路で減衰されて、電荷蓄積部ＦＤに帰還される。第２の容量素子１０の容量をＣｃとし、電荷蓄積部ＦＤの寄生容量をＣｆｄとすると、減衰率は、Ｃｃ／（Ｃｃ＋Ｃｆｄ）で表される。
　増幅制御信号線ＣＯＮ３の電圧がさらに低くなり、ローレベルになると、帯域制御トランジスタ４６Ａはオフし、帰還経路は形成されない。
　電荷蓄積部ＦＤは、リセットトランジスタ４８のソース及びドレインの一方にさらに接続される。リセットトランジスタ４８のソース及びドレインの他方は、ＲＤに接続されている。これにより、増幅トランジスタ４２のソース及びドレインの一方の電圧（増幅器２の出力電圧）がリセットトランジスタ４８に印加される。リセットトランジスタ４８のゲートは、リセット制御信号線ＣＯＮ２に接続され、リセット制御信号線ＣＯＮ２の電圧により、リセットトランジスタ４８の状態が決定される。リセットトランジスタ４８は、光電変換部１の信号を、増幅トランジスタ４２を介して電荷蓄積部ＦＤに負帰還している。このような構成によると、リセットトランジスタ４８をオフする前後における電荷蓄積部ＦＤの電圧の変化を小さくすることができ、より高速なノイズ抑制が可能となる。
　［画素の動作］
　次に、撮像装置１００の複数の画素１１０の動作について説明する。撮像装置１００の制御回路は、複数の画素１１０に、信号電荷を電荷蓄積部ＦＤに蓄積する露光動作、電荷蓄積部ＦＤの電位を初期化するリセット動作、及び、電荷蓄積部ＦＤに蓄積された信号電荷に対応する信号を出力する読み出し動作を行わせる。画素１１０の代わりに画素１１０Ａ又は画素１１５が用いられる場合も、基本的な動作は同じである。
　まず、信号電荷を電荷蓄積部ＦＤに蓄積する露光動作について説明する。制御回路は、以下の動作によって複数の画素１１０に露光動作を行わせる。
　図４は、光電変換層１ｃの特性の一例として、有機光電変換膜の光電変換特性の一例を示す図である。図４に示されるように、有機光電変換膜の光電変換特性は、対向電極１ｂの電圧ＶＩＴＯが高くなるほど、有機光電変換膜の感度が高くなる。例えば、各画素１１０に設けられた画素電極１ａがリセット電圧ＶＲＳＴに設定された状態で、全画素共通の対向電極１ｂにＨＩＧＨ電圧が供給されると、対向電極１ｂと画素電極１ａとには高電圧ＶＨがかかるため、有機光電変換膜の感度が高く、光電変換が行われる。光電変換層１ｃで発生した信号電荷は、画素電極１ａによって収集される。対向電極１ｂにＬＯＷ電圧を供給されると、対向電極１ｂと画素電極１ａとにかかる電圧は、低電圧ＶＬに変更されるため、有機光電変換膜の感度が低くなり、光電変換が停止される。つまり、各画素１１０に設けられた画素電極１ａがリセット電圧ＶＲＳＴに設定された状態で、全画素共通の対向電極１ｂにＨＩＧＨ電圧が供給されることで露光動作が開始され、対向電極１ｂにＬＯＷ電圧が供給されることで露光動作が停止される。また、この際、図１Ｂに示される増幅制御信号線ＣＯＮ３の電圧はローレベルであり、帯域制御トランジスタ４６はオフである。また、画素１１０Ａの場合、図２に示されるリセット制御信号線ＣＯＮ２及び増幅制御信号線ＣＯＮ３の電圧はローレベルであり、帯域制御トランジスタ４６Ａ及びリセットトランジスタ４８はオフである。これにより、露光動作中に、電荷蓄積部ＦＤに信号電荷が蓄積される。このように、光電変換層１ｃを用いた撮像装置１００では、対向電極１ｂに印加する電圧の制御により、光電変換特性、つまり感度の制御が可能となる。本実施の形態に係る撮像装置１００では、このような光電変換特性（つまり感度特性）の制御を用いることで、少なくとも２つ以上の画素１１０に対して同時に露光動作を行う、グローバルシャッタ動作が可能となる。
　ここで、光電変換層を用いた撮像装置の場合、前述したように、電荷を完全転送できない構成のため、ＣＤＳ手法を用いることができない。そこで露光の前に、画素毎にリセットノイズ（例えばｋＴＣノイズ）抑制を行うことが必須となる。前述したグローバルシャッタ露光の開始前にも、露光する画素についてリセット動作が必要になる。
　次に、電荷蓄積部ＦＤの電位を初期化するリセット動作について図１Ｂ及び図２を参照しながら説明する。制御回路は、以下の動作によって複数の画素１１０にリセット動作を行わせる。リセット動作は、複数の画素１１０の行単位で行われる。リセット動作では、例えば、リセットノイズの抑制とともに電荷蓄積部ＦＤの電位が初期化される。
　リセット動作において、選択制御信号線ＣＯＮ７の電圧はローレベルである。従って、選択トランジスタ４４はオフ状態であり、増幅トランジスタ４２と信号読み出し信号線１７０とは電気的に分離されている。ここで、増幅制御信号線ＣＯＮ３の電圧をハイレベルにして、帯域制御トランジスタ４６をオンにする。また、この際、切替回路２０の第１のスイッチ素子１１はオン状態となっており、増幅トランジスタ４２のソース及びドレインの他方には電圧Ｖａ１（例えば接地電圧ＧＮＤ）が印加されている。これにより、電荷蓄積部ＦＤの電圧（言い換えると画素電極１ａの電圧）は、リセット電圧ＶＲＳＴと等しくなる。つまり、電荷蓄積部ＦＤの電位が初期化される。さらに、例えば、この次に、増幅制御信号線ＣＯＮ３の電圧を、ハイレベルとローレベルとの間、例えば中間の電圧に設定する。これにより、リセットノイズが抑制される。この場合、帯域制御トランジスタ４６の動作帯域が、増幅トランジスタ４２の動作帯域よりも狭くなるように電圧を設定すると、さらにリセットノイズ抑制効果は高くなる。最後に、増幅制御信号線ＣＯＮ３の電圧をローレベルにし、帯域制御トランジスタ４６をオフにする。これにより、リセットノイズの抑制を行うと共に、電荷蓄積部ＦＤの電位が初期化される。
　画素１１０Ａの場合には、さらに、増幅制御信号線ＣＯＮ３の電圧をハイレベルにすることに加えて、リセット制御信号線ＣＯＮ２の電圧をハイレベルにし、リセットトランジスタ４８をオンにすることにより、電荷蓄積部ＦＤの電圧は、リセット電圧ＶＲＳＴと等しくなる。次に、リセットトランジスタ４８をオフにする。さらに、例えば、この次に、増幅制御信号線ＣＯＮ３の電圧を、ハイレベルとローレベルとの間、例えば中間の電圧に設定することで、上記リセットノイズ抑制効果も得られる。最後に、リセット制御信号線ＣＯＮ２及び増幅制御信号線ＣＯＮ３の電圧を、ローレベルにし、帯域制御トランジスタ４６Ａをオフにする。
　次に、電荷蓄積部ＦＤに蓄積された信号電荷に対応する信号を出力する読み出し動作について図１Ｂ及び図２を参照しながら説明する。制御回路は、以下の動作によって複数の画素１１０に読み出し動作を行わせる。読み出し動作は、複数の画素１１０の行単位で行われる。
　読み出し動作においては、選択制御信号線ＣＯＮ７の電圧をハイレベルにして選択トランジスタ４４をオンにする。また、増幅トランジスタ４２のソース及びドレインの他方の電圧がＶａ２（例えば電源電圧ＶＤＤ）になるように、切替回路２０を制御する。すなわち、第２のスイッチ素子１２がオンになり、増幅トランジスタ４２のソース及びドレインの他方には、電圧Ｖａ２が印加される。この状態においては、増幅トランジスタ４２と定電流源１４４とがソースフォロア回路を形成する。そして、電荷蓄積部ＦＤの電位は、電荷蓄積部ＦＤに蓄積された信号電荷の量に応じた電圧となる。これにより、信号電荷の量に応じた電荷蓄積部ＦＤの電圧は、増幅器２によって例えば１倍程度の増幅率で増幅され、信号読み出し信号線１７０に出力される。このとき、ソースフォロア回路の増幅率は、例えば、１倍程度である。電荷蓄積部ＦＤの電圧は、例えば、１倍程度の増幅率で増幅器２により増幅されて、信号読み出し信号線１７０に出力される。
　この読み出し動作は、電荷蓄積部ＦＤに露光動作での信号電荷が蓄積された状態、及び、画素についてリセット動作が完了し、画素電極にリセット電圧ＶＲＳＴが設定された状態で行われる。電荷蓄積部ＦＤに露光動作での信号電荷が蓄積された状態での読み出し動作を、「信号読み出し動作」と称し、画素電極にリセット電圧ＶＲＳＴが設定された状態での読み出し動作を、「リセット信号読み出し動作」と称する。
　［撮像装置の動作］
　次に、撮像装置１００の動作について説明する。具体的には、撮像装置１００の制御回路が、複数の画素に行わせる動作について説明する。
　以下では、比較例に係る撮像装置を用いた場合の動作及び課題、並びに、本実施の形態に係る撮像装置１００を用いた場合の動作及び効果について説明する。
　まず、比較例に係る撮像装置について、図５Ａ、図５Ｂ及び図５Ｃを用いて説明する。比較例に係る撮像装置は、上述の撮像装置１００と同様の構成を有するが、各回路による動作が本実施の形態に係る撮像装置１００とは異なる。以下では、比較例に係る撮像装置の複数の画素１１０が、「０行からｎ行×０列からｍ列」の画素アレイを構成している例について説明する。
　図５Ａは、比較例に係る撮像装置における動作の一例を説明するためのタイミングチャートである。図５Ｂは、比較例に係る撮像装置における動作の一例を示すフローチャートである。
　図５Ａは、トリガ信号のタイミングと、垂直同期信号ＶＤの立ち下がり（又は立ち上がり）のタイミングと、光電変換部１の対向電極１ｂに印加される電圧（すなわち、光電変換層１ｃに印加されるバイアス電圧）の大きさの時間的変化と、複数の画素１１０全体の駆動と、複数の画素１１０の画素アレイの各行におけるリセット動作、信号読み出し動作及び露光動作とを示している。図５Ａの最上部には、露光開始を指示する「トリガ信号」のタイミングが示されている。図５Ａ中の一番上のグラフの「ＶＤ」には、垂直同期信号ＶＤの立ち下がり（又は立ち上がり）のタイミングが示されている。図５Ａ中の上から二番目のグラフの「対向電極電圧」には、蓄積制御線１３０を介して、電圧供給回路１４０から対向電極１ｂに印加される電圧の時間的変化が示されている。さらにその下の「画素駆動」と「各行動作」とには、それぞれ、複数の画素１１０全体の駆動と、複数の画素１１０の画素アレイの各行の動作のタイミングが示されている。各行動作の線は、０行からｎ行まで行ごとに順次動作が行われていることを示している。各行動作の実線は、リセット動作を示しており、破線は、信号読み出し動作を示している。
　図５Ａ及び図５Ｂに示されるように、まず、すべての画素１１０に対し、露光動作前のリセット動作を行う必要がある為、比較例に係る撮像装置の制御回路は、リセット動作期間Ａにおいて、少なくとも１行毎に０行からｎ行のすべての行の複数の画素１１０に、リセット動作を行わせる（Ｓ１１１）。リセット動作が行われる際には、例えば、上述のように、リセットノイズ（例えばｋＴＣノイズ）の抑制とともにリセット動作が行われる。
　次に、比較例に係る撮像装置の制御回路は、すべての画素１１０のリセットノイズが抑制され、リセット電圧ＶＲＳＴが設定された状態で、露光動作期間Ｂにおいて、対向電極１ｂにＨＩＧＨ電圧を印加し、複数の画素１１０に露光動作を行わせる（Ｓ１１２）。露光動作は、複数の画素１１０のうち少なくとも２画素以上の画素１１０に対して一括で行われる。
　次に、比較例に係る撮像装置の制御回路は、露光動作後、信号読み出し動作期間Ｃにおいて、０行からｎ行のすべての行に属する画素１１０について、少なくとも１行毎に、信号読み出し動作と、信号読み出し動作後、再度、信号を読み出したすべての画素１１０に対するリセット動作と、リセット動作後、すべての画素１１０に対するリセット信号読み出し動作とを行わせる（Ｓ１１３）。リセット信号読み出し動作では、信号を読み出したすべての画素１１０のノイズが抑制され、リセット電圧ＶＲＳＴが設定された状態で、少なくとも１行毎にリセット信号の読み出し動作が行われる。
　その後、比較例に係る撮像装置の制御回路は、外部からのトリガ信号を受け取り、露光開始時間を決定し、リセット動作、露光動作及び信号読み出し動作を複数の画素１１０に行わせる（Ｓ１１４からＳ１１７）。ステップＳ１１５からステップＳ１１７においては、ステップＳ１１１からステップＳ１１３と同様の動作が行われる。この時、ステップＳ１１４においてトリガ信号を受け取ってから、ステップ１１６における露光動作前に、少なくとも１行毎に、露光する全ての画素１１０分のリセット動作が必要になり、外部からのトリガ信号の受け取りから、露光動作開始までに長い待機時間Ｔ１が生じる。例えば、１行のリセット動作につき３マイクロ秒の時間がＦＨＤ（垂直１０００行）に対し必要な場合、３ミリ秒以上の待機時間Ｔ１が生じ、撮影したいものを撮影したいタイミングで撮影できない、又は、撮影したいものを撮影したいタイミングで撮影するための連写ができない。そのため、高速に複数の物体の連続検査が行えないなどの課題が生じる。
　図５Ｃは、比較例に係る撮像装置における動作の別の例を示すフローチャートである。図５Ｃに示される例では、比較例に係る撮像装置の制御回路は、始めに外部からのトリガ信号を受け取り、リセット動作、露光動作及び信号読み出し動作を複数の画素１１０に行わせる（Ｓ１２１からＳ１２４）。ステップＳ１２１からステップＳ１２４においては、上述のステップＳ１１４からステップＳ１１７と同様の動作が行われる。比較例に係る撮像装置は、図５Ｂに示されるように、初期化の為に、１回目の撮像を行った後、外部からのトリガ信号の受け取りに合わせて、露光動作開始時間を決定してもよいし、図５Ｃに示されるように、始めから外部からのトリガ信号の受け取りに合わせて、露光動作開始時間を決定してもよい。また、比較例に係る撮像装置は、外部からのトリガ信号による露光動作タイミングの制御と内部での連続走査とを繰り返してもよい。
　次に、上記課題が解決される本実施の形態に係る撮像装置１００の動作について、図６Ａから図７を用いて説明する。以下では、撮像装置１００の複数の画素１１０が、「０行からｎ行×０列からｍ列」の画素アレイを構成している例について説明する。なお、撮像装置１００は、画素１１０の代わりに画素１１０Ａ又は画素１１５を備えていてもよい。
　図６Ａは、本実施の形態に係る撮像装置１００における動作の一例を説明するためのタイミングチャートである。図６Ｂは、本実施の形態に係る撮像装置１００における動作の一例を示すフローチャートである。図６Ｃは、本実施の形態に係る撮像装置１００における動作の別の例を説明するためのタイミングチャートである。
　図６Ａ及び図６Ｃは、図５Ａと同様に、トリガ信号のタイミングと、垂直同期信号ＶＤの立ち下がり（又は立ち上がり）のタイミングと、光電変換部１の対向電極１ｂに印加される電圧（すなわち、光電変換層１ｃに印加されるバイアス電圧）の大きさの時間的変化と、複数の画素１１０全体の駆動と、複数の画素１１０の画素アレイの各行におけるリセット動作、信号読み出し動作及び露光動作とを示している。
　図６Ａ及び図６Ｂに示されるように、まず、すべての画素１１０に対し、露光動作前の電圧のリセットを行うために、撮像装置１００の制御回路は、リセット動作期間Ａにおいて、０行からｎ行のすべての行の複数の画素１１０について、リセット動作を行わせる（Ｓ１１）。リセット動作が行われる際には、例えば、上述のように、少なくとも１行毎に、リセットノイズ（ｋＴＣノイズ）の抑制とともに、リセット動作が行われる。なお、ステップＳ１１において、撮像装置１００の制御回路は、リセット動作を複数の画素１１０のうち少なくとも１つの行に属する画素１１０に行単位で順に行わせてもよい。例えば、一部の画素１１０を用いる切り出しモードで撮像される場合においては、用いられる画素１１０の行についてリセット動作が行われてもよい。
　次に、撮像装置１００の制御回路は、すべての画素１１０のリセットノイズが抑制され、リセット電圧ＶＲＳＴが設定された状態で、露光動作期間Ｂにおいて、対向電極１ｂにＨＩＧＨ電圧を印加し、画素１１０に露光動作を行わせる（Ｓ１２）。露光動作は、複数の画素１１０のうち少なくとも２画素以上の画素１１０に対して同時に行われる。露光動作は、すべての画素１１０に対して同時に行われてもよい。
　撮像装置１００の制御回路は、０行からｎ行のすべての行に属する画素１１０に、露光動作後の信号読み出し動作期間Ｃにおいて、少なくとも１行毎に蓄積された画素信号の信号読み出し動作と、読み出し後、再度、信号を読み出したすべての画素１１０に対するリセット動作と、リセット動作後、すべての画素１１０に対するリセット信号読み出し動作とを行わせる（Ｓ１３）。リセット信号読み出し動作では、信号を読み出したすべての画素１１０のノイズが抑制され、リセット電圧ＶＲＳＴが設定された状態で、少なくとも１行毎にリセット信号の読み出し動作が行われる。
　ここで、上述の比較例に係る撮像装置では、外部からのトリガ信号を受け取った後、露光動作前に、少なくとも１行毎に、露光動作をさせるすべての画素１１０分のリセット動作が必要になり、外部からのトリガ信号の受け取りから、露光動作開始までに長い待機時間が生じる課題が生じる。また、外部からのトリガ信号の受け取りとは関係なく、事前に、少なくとも１行毎に、露光動作をさせるすべての画素１１０分のリセット動作をあらかじめ行っておく方法も考えられる。しかしながら、リセット動作から、外部からのトリガ信号の受け取り、ひいては、露光動作開始までの時間が長いと、暗電流などの微小リークの影響で、正確な信号電荷の蓄積及び信号読み出し動作ができないという課題が生じる。
　しかし、本実施の形態にかかる撮像装置１００では、ステップＳ１３におけるリセット信号の読み出し後も、少なくとも１行毎のリセット動作を繰り返す期間（プレリセット動作期間Ａ２）を設けることで、外部からのトリガ信号の受け取りから露光動作開始までの待機時間の短縮が可能となる。具体的には、撮像装置１００の制御回路は、プレリセット動作期間Ａ２において、複数の画素１１０に、少なくとも１行毎のリセット動作を行わせる（Ｓ１４）。ステップＳ１４におけるリセット動作は、制御回路が外部からトリガ信号を受け取るまで（Ｓ１５）、０行からｎ行の単位で繰り返される。つまり、撮像装置１００の制御回路は、トリガ信号を受け取るまで、行単位で順に複数の画素１１０に、リセット動作を繰り返し行わせる。
　また、撮像装置１００の制御回路は、ステップＳ１５において、外部からのトリガ信号を受け取ると、割り込み処理を行い、リセット動作を実施中のｘ行の画素１１０の処理終了までで停止させる。これにより、ステップＳ１４におけるリセット動作は、０行からｎ行までの単位でａ回繰り返され、さらに、０行からｘ行まで行われることになる。ここで、ａは０以上の整数である。ｘ行は、０行からｎ行の間のいずれかの行である。このように、ステップＳ１３からステップＳ１５において、撮像装置１００の制御回路は、露光開始を指示するトリガ信号を受け取るまでに、電荷蓄積部ＦＤの電位を初期化するリセット動作を、複数の画素１１０のすべてに行単位で順に行わせる。また、撮像装置１００の制御回路は、複数の画素１１０のうち少なくとも１つの行に属する画素１１０に、トリガ信号を受け取るまでに、リセット動作を複数回行わせる。これにより、制御回路が外部からのトリガ信号を受け付けるまでの間に、ノイズの原因となる暗電流等に由来する信号電荷の蓄積が抑制される。
　撮像装置１００の制御回路は、リセット動作が終了し次第、少なくとも２画素以上の複数の画素１１０に露光動作を行わせる（Ｓ１６）。そして、撮像装置１００の制御回路は、複数の画素１１０に信号読み出し動作、リセット動作及びリセット信号読み出し動作を行わせる（Ｓ１７）。つまり、撮像装置１００の制御回路は、トリガ信号を受け取った後、複数の画素１１０のうち少なくとも１つの行に属する画素１１０にリセット動作を行わせることなく、信号電荷を電荷蓄積部ＦＤに蓄積する露光動作を複数の画素１１０に同時に行わせる。このようにして得られた、信号読み出し動作での出力とリセット読み出し動作での出力との差分をとることで、露光動作時の光電変換によって生成された電荷の量に対応する信号が得られる。ステップＳ１６及びステップＳ１７では、上述のステップＳ１２及びＳ１３と同様の動作が行われる。
　撮像装置１００の制御回路は、ステップＳ１７では、図６Ａに示されるように、露光動作の後、信号読み出し動作を、ステップＳ１１及びステップＳ１３でリセット動作を開始した０行から行単位で順に複数の画素１１０に行わせてもよい。本構成をとることにより、リセット動作と読み出し動作とが開始される行が共通化されるため、制御回路の複雑化を抑制できる。また、読み出しデータが、上行から下行、または下行から上行に、時間的に連続に読み出されるため、画像の連続性が保持される。
　信号読み出し動作は、行単位で順に全ての行に属する画素１１０に行われれば、開始される行は特に制限されない。例えば、撮像装置１００の制御回路は、ステップＳ１７では、図６Ｃに示されるように、露光動作の後、信号読み出し動作を、ステップＳ１４でリセット動作を終了したｘ行の次の順番の行から行単位で順に複数の画素１１０に行わせてもよい。本構成をとることにより、各行それぞれのリセット動作から読出し動作までの時間が略同一になる。そのため、各行の間での、リセット動作が行われた後に、暗電流等によって電荷蓄積部ＦＤに蓄積される電荷の量の差が、小さくなる。よって、複数の画素１１０間のノイズの差が低減される。
　そして、ステップＳ１４からステップＳ１７の動作が繰り返し行われる。このように、本実施の形態に係る撮像装置１００では、プレリセット動作期間Ａ２を設けることで、外部からのトリガ信号の受け取りから露光動作開始までの待機時間Ｔ２を、上述の待機時間Ｔ１に比べて、１行のリセット動作時間以上の短縮が可能となる。
　ここで、ステップＳ１４及びステップＳ１５において、外部からのトリガ信号を受け取ると、リセット動作を実施中の行の処理終了までで停止と説明したが、これに限らない。本リセット動作は、外部からのトリガ信号を受け取ったあと、少なくとも１つの行に属する画素１１０ついて実行されなければよく、例えば、周辺回路の安定化を考慮し、実施中の行から数行にわたってリセット動作が行われてもよい。
　また、図６Ａ及び図６Ｂに示される例では、ステップＳ１４（図６Ａでは、プレリセット動作期間Ａ２）において、リセット動作が０行からｎ行を１つの単位（つまり、１フレーム）として繰り返される際に、１フレームのリセット動作完了後、すぐに次のフレームのリセット動作が０行から実行されている。つまり、リセット動作が繰り返される場合には、１フレームのリセット動作が完了後、次のフレームのリセット動作が始まるまでの間隔は、空いていない。なお、ステップＳ１４において、１フレームのリセット動作が完了後、次のフレームのリセット動作が始まるまでに、リセット動作が実行されない期間が設けられてもよい。ステップＳ１４におけるリセット動作が実行されない期間は、短いほど暗電流等によるノイズが抑制されるが、使用の目的において必要とされる画質が得られるように、設定されればよい。例えば、ステップＳ１４におけるリセット動作が実行されない期間は、１フレームの長さ以内としてもよい。
　また、図６Ｂにおいて、ステップＳ１１からステップＳ１３が実行されている間、つまり、複数の画素１１０のすべてにリセット動作が行われるまでの間に、撮像装置１００の制御回路がトリガ信号を受け取る場合には、制御回路は、リセット動作等の動作を中断しない。この場合、例えば、撮像装置１００の制御回路は、受け取ったトリガ信号を破棄してもよく、画素１１０に露光動作をすぐに開始させず、ステップＳ１３の後に露光動作を行わせてもよい。また、撮像装置１００の制御回路は、複数の画素１１０すべてにリセット動作が行われるまでの間には、トリガ信号を受け取らない回路構成を有していてもよい。
　図６Ｄは、撮像装置１００における動作の別の例を示すフローチャートである。図６Ｄに示される例では、撮像装置１００の制御回路は、始めに、０行からｎ行のすべての行に属する画素１１０ついて、リセット動作を行わせる（Ｓ２１）。ステップＳ２１では、上述のステップＳ１１と同様の動作が実行される。撮像装置１００の制御回路は、ステップＳ２１におけるリセット動作後も、複数の画素１１０に、少なくとも１行毎のリセット動作を行わせる（Ｓ２２）。ステップＳ２２におけるリセット動作は、制御回路が外部からトリガ信号を受け取るまで（Ｓ２３）、０行からｎ行の単位で繰り返される。トリガ信号を受け取ると、撮像装置１００の制御回路は、リセット動作が終了し次第、複数の画素１１０に同時に露光動作を行わせる（Ｓ２４）。そして、撮像装置１００の制御回路は、複数の画素１１０に、信号読み出し動作、リセット動作及びリセット信号読み出し動作を行わせる（Ｓ２５）。そして、ステップＳ２２からステップＳ２５の動作が繰り返し実行される。ステップＳ２２からステップＳ２５では、上述のステップＳ１４からステップＳ１７と同様の動作が行われる。
　撮像装置１００は、図６Ｂに示されるように、初期化の為に、１回目の撮像を行った後、プレリセット動作期間Ａ２を設け、外部からのトリガ信号の受け取りに合わせて、露光動作開始時間を決定してもよいし、図６Ｄに示されるように、始めからプレリセット動作期間Ａ２を設け、外部からのトリガ信号の受け取りに合わせて、露光動作開始時間を決定してもよい。また、撮像装置１００は、外部からのトリガ信号による露光動作タイミングの制御と内部での連続走査とを繰り返してもよい。
　図７は、撮像装置１００における動作の別の例を示すフローチャートである。この例では、撮像装置１００の制御回路は、図６Ｂに示されるステップＳ１１及びステップＳ１２と同様の動作を、ステップＳ３１及びステップＳ３２の動作として複数の画素１１０に行わせる。次に、撮像装置１００の制御回路は、複数の画素１１０に信号読み出し動作及びリセット動作を行わせる（ステップＳ３３）。つまり、ステップＳ３３では、図６Ｂに示されるステップＳ１３におけるリセット信号読み出し動作が行われない。次に、撮像装置１００の制御回路は、図６Ｂに示されるステップＳ１４からステップＳ１６と同様の動作を、ステップＳ３４からステップＳ３６の動作として複数の画素１１０に行わせる。そして、撮像装置１００の制御回路は、信号読み出し動作及びリセット動作を複数の画素１１０に行わせる（ステップＳ３７）。ステップＳ３７では、ステップＳ３３と同様の動作が行われる。この動作の例では、信号読み出し動作での出力について、例えば、リセット電圧ＶＲＳＴが設定された状態に相当する出力との差分をとることで、電荷蓄積部ＦＤに蓄積された電荷の量に対応する信号が得られる。
　（実施の形態２）
　次に、実施の形態２について説明する。実施の形態２では、少なくとも２層の基板の積層構造を有する撮像装置について説明する。
　図８は、本実施の形態に係る撮像装置１０１の構成の一例を示す模式図である。図８に示されるように、撮像装置１０１は、第１の基板２０００と第１の基板２０００に積層されている第２の基板２１００とを備える。
　第１の基板２０００は、第２の基板の上方に位置する。第１の基板２０００は、画素アレイ１１１を有する。画素アレイ１１１は、例えば、上述の画素１１０、画素１１０Ａ又は画素１１５が行列状に配置された構造を有する。
　第２の基板２１００は、画素アレイ１１１に含まれる各画素からの信号出力（具体的には、アナログ信号）を受け、デジタル信号に変換するアナログ－デジタル変換回路（ＡＤ変換回路）２２００と、アナログ－デジタル変換回路２２００によってデジタル信号に変換された信号が記憶されるメモリ２４００と、アナログ－デジタル変換回路２２００によってデジタル信号に変換された信号を演算処理する演算処理回路２３００と、を有する。
　第１の基板２０００と第２の基板２１００とは、接続部２５００によって、電気的に接続されている。
　本積層構成において、例えば、上述の撮像装置１００を実現するための、画素１１０、画素１１０Ａ又は画素１１５は第１の基板２０００に設けられ、光電変換部１の対向電極１ｂの制御用の回路、割り込み制御ロジック用の回路は第２の基板２１００に設けられる。光電変換部１の対向電極１ｂの制御用の回路、割り込み制御ロジック用の回路は、第２の基板２１００に設けられることで、画素アレイ１１１に含まれる画素の画素面積の影響を受けることなく、自由な制御ロジック用の回路の構築が可能となる。各回路が第１の基板２０００及び第２の基板２１００のいずれに設けられるかは、目的に応じて決定されればよく、特に制限されない。具体的には、例えば、画素１１０、画素１１０Ａ又は画素１１５は、第１の基板２０００に設けられ、垂直操作回路１４１、電圧供給回路１４０、カラム信号処理回路１４２及び水平信号読み出し回路１４３は、第２の基板２１００に設けられる。また、画素１１０、画素１１０Ａ又は画素１１５に切替回路２０が含まれず、切替回路２０が第２の基板２１００に設けられていてもよい。また、定電流源１４４が第１の基板１０００に含まれず、定電流源１４４が第２の基板２１００に設けられていてもよい。
　図８に示される例では、撮像装置１０１の積層構造は、２層の基板が積層されている構造であるが、これに限らず、３層以上の基板が積層されている構造であってもよく、１層の基板上に、複数の子基板が積層されている構造であってもよい。基板の接続部２５００は、図８に示されているように列毎に設けられてもよく、領域毎に設けられてもよく、画素毎に設けられてもよい。
　（実施の形態３）
　次に、実施の形態３について説明する。実施の形態３では、上記撮像装置を備えるカメラシステムについて説明する。図９は、実施の形態３に係るカメラシステム１０００の構成の一例を示すブロック図である。
　本実施の形態に係るカメラシステム１０００は、撮像装置１０２と、レンズなどの光を集光する為の光学系１００１と、撮像装置１０２で撮ったデータを信号処理し、画像又はデータとして出力する為のカメラ信号処理部１００２と、撮像装置１０２及びカメラ信号処理部１００２を制御する為のシステムコントローラ１００３とを備える。
　光学系１００１は、撮像装置１０２の撮像面に光を集光するためのレンズなどである。光学系１００１を通過した光が撮像装置１０２の光電変換部１に入射し、光電変換され、信号電荷が発生する。撮像装置１０２には、例えば、上記実施の形態に係る撮像装置１００又は１０１が用いられる。
　カメラ信号処理部１００２は、撮像装置１０２からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部１００２は、例えばガンマ補正、色補間処理、空間補間処理、オートホワイトバランス、距離計測演算及び波長情報分離などの処理を行う。カメラ信号処理部１００２は、例えばＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。
　システムコントローラ１００３は、カメラシステム１０００全体を制御する。システムコントローラ１００３は、例えば、マイクロコンピュータによって実現され得る。
　本実施の形態におけるカメラシステム１０００は、撮像装置１０２として上記実施の形態に係る撮像装置１００又は１０１を用いることにより、外部からのトリガ信号の受け取りから受光面一括での露光動作開始までの遅延時間の短縮が可能となる。ゆえに、露光動作開始までの待ち時間が短く、撮像したいものを撮像したい時に撮像が可能、又は、高速な検査が可能な、ユーザビリティの高いカメラシステム１０００の提供が可能となる。
　（他の実施の形態）
　以上、１つ又は複数の態様に係る撮像装置及びカメラシステムについて、各実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。
　例えば、上記実施の形態では、ステップＳ１４におけるリセット動作は、ステップＳ１３の動作の終了後にすぐに開始されたが、使用の目的において必要とされる画質が得られる範囲で、ステップＳ１３の動作終了後から間隔を空けて開始されてもよい。
　また、上記実施の形態では、リセット動作において、電荷蓄積部ＦＤが切替回路２０と電気的に接続されることで、電荷蓄積部ＦＤの電圧は、リセット電圧ＶＲＳＴと等しくなったが、これに限らない。電荷蓄積部ＦＤが切替回路２０とは異なる回路から基準電圧が印加されることで、リセット動作が行われてもよい。
　また、上記実施の形態では、光電変換部１は、画素電極１ａと、対向電極１ｂと、光電変換層１ｃとを含んだが、さらに、光電変換層１ｃと画素電極１ａ又は対向電極１ｂとの間に、電荷輸送層又は電荷ブロッキング層を含んでいてもよい。これにより、さらに、暗電流の発生が抑制されるため、ノイズがさらに低減される。
　また、上記実施の形態では、リセット動作および信号読み出し動作は、行単位で行われる形態について説明した。しかし、各列に複数の信号線を設けて、リセット動作および信号読み出し動作を複数行単位で行ってもよい。これにより、高速化を実現できる。各列に複数の信号線を設けた構成は、本出願人による特許出願である米国特許公報１０，２２５，５００号により詳細に記載されている。これらの開示内容の全てを参考のために本願明細書に援用する。
　また、本開示の撮像装置を実際に使用する場面においては、プレリセット動作期間以外の期間にトリガ信号を受け取ることも想定される。例えば、プレリセット動作を開始する前にトリガ信号を受け取った場合には、トリガ信号を無視するようにしてもよい。あるいは、トリガ信号を受け取った後、全行の画素についてリセット動作を行ってから露光動作を開始してもよい。また、例えば、露光期間中にトリガ信号を受け取った場合には、トリガ信号を無視するようにしてもよい。あるいは、露光動作の終了後に信号読出し動作およびリセット動作を行ってから、再度露光動作を行ってもよい。あるいは、露光動作の終了後にリセット動作を行ってから再度露光動作を行ってもよい。あるいは、露光動作を途中で中断し、リセット動作を行ってから再度露光動作を行ってもよい。プレリセット動作期間以外の期間にトリガ信号を受け取った場合において上記したような動作を行ったとしても、本開示の請求項に記載の動作を行う限り、本開示の権利範囲に含まれる。
　その他、本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　本開示に係る撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステム及びセンサシステムへの利用が可能である。
　　１、１ｄ　光電変換部
　　１ａ　画素電極
　　１ｂ　対向電極
　　１ｃ　光電変換層
　　２　増幅器
　　３、３Ａ　帯域制御部
　　５　出力選択部
　　９　第１の容量素子
　　１０　第２の容量素子
　　１１　第１のスイッチ素子
　　１２　第２のスイッチ素子
　　１３、１３Ａ　帯域制御回路
　　１４Ａ　リセット回路
　　３０、３０Ａ　フィードバック回路
　　４１　電荷蓄積ノード
　　４２　増幅トランジスタ
　　４２ｇ、４４ｇ、４６ｇ　ゲート絶縁層
　　４２ｅ、４４ｅ、４６ｅ　ゲート電極
　　４４　選択トランジスタ
　　４６、４６Ａ　帯域制御トランジスタ
　　４８　リセットトランジスタ
　　５０、５０Ａ　読み出し回路
　　６２　半導体基板
　　６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ　不純物領域
　　６２ｓ　素子分離領域
　　６３Ａ、６３Ｂ、６３Ｃ、６３Ｄ　層間絶縁層
　　６５Ａ、６５Ｂ　コンタクトプラグ
　　６６Ａ、６８Ａ、６８Ｂ　配線
　　６７Ａ、６７Ｂ、６７Ｃ、６７Ｄ、６７Ｅ　プラグ
　　７２　カラーフィルタ
　　７４　マイクロレンズ
　　１００、１０１、１０２　撮像装置
　　１１０、１１０Ａ、１１５　画素
　　１１１　画素アレイ
　　１２０　電源線
　　１３０　蓄積制御線
　　１４１　垂直走査回路
　　１４２　カラム信号処理回路
　　１４３　水平信号読み出し回路
　　１４４　定電流源
　　１７０　信号読み出し信号線
　　１８０　水平共通信号線
　　１０００　カメラシステム
　　１００１　光学系
　　１００２　カメラ信号処理部
　　１００３　システムコントローラ
　　２０００　第１の基板
　　２１００　第２の基板
　　２２００　アナログ－デジタル変換回路
　　２３００　演算処理回路
　　２４００　メモリ
　　２５００　接続部
　　ＣＯＮ２　リセット制御信号線
　　ＣＯＮ３　増幅制御信号線
　　ＣＯＮ７　選択制御信号線

Claims (12)

  1. 　光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積部とをそれぞれが含み、行列状に配列される複数の画素と、
    　制御回路と
    　を備え、
    　前記制御回路は、
    　　露光開始を指示するトリガ信号を受け取るまでに、前記電荷蓄積部の電位を初期化するリセット動作を、前記複数の画素のうち少なくとも１つの行に属する画素に行単位または複数行単位で順に行わせ、
    　　前記トリガ信号を受け取った後、前記複数の画素のうち少なくとも１つの行に属する画素に前記リセット動作を行わせることなく、前記信号電荷を前記電荷蓄積部に蓄積する露光動作を前記複数の画素に同時に行わせる、
    　撮像装置。
  2. 　前記制御回路は、前記トリガ信号を受け取るまでに、前記リセット動作を前記複数の画素のすべての画素に行単位または複数行単位で順に行わせる、
    　請求項１に記載の撮像装置。
  3. 　前記制御回路は、前記トリガ信号を受け取るまでに、前記複数の画素のうち少なくとも１つの行に属する画素に前記リセット動作を複数回行わせる、
    　請求項１又は２に記載の撮像装置。
  4. 　前記制御回路は、前記トリガ信号を受け取るまで、前記複数の画素に、前記リセット動作を行単位または複数行単位で順に繰り返し行わせる、
    　請求項１から３のいずれか一項に記載の撮像装置。
  5. 　前記制御回路は、前記露光動作の後、前記電荷蓄積部に蓄積された前記信号電荷に対応する信号を出力する読み出し動作を、前記リセット動作を開始した行から行単位または複数行単位で順に前記複数の画素に行わせる、
    　請求項１から４のいずれか一項に記載の撮像装置。
  6. 　前記制御回路は、
    　前記リセット動作を、前記リセット動作を開始した行とは異なる行まで行単位または複数行単位で順に前記複数の画素に行わせ、
    　前記露光動作の後、前記電荷蓄積部に蓄積された前記信号電荷に対応する信号を出力する読み出し動作を、前記リセット動作を終了した行の次の順番の行から行単位または複数行単位で順に前記複数の画素に行わせる、
    　請求項１から４のいずれか一項に記載の撮像装置。
  7. 　前記複数の画素のそれぞれは、前記リセット動作において前記電荷蓄積部の電位を負帰還させるフィードバック回路を含む、
    　請求項１から６のいずれか一項に記載の撮像装置。
  8. 　前記複数の画素のそれぞれは、前記リセット動作において発生するリセットノイズを抑制する回路を含む、
    　請求項１から７のいずれか一項に記載の撮像装置。
  9. 　前記リセット動作は、前記電荷蓄積部の電位を負帰還させる動作を含む、請求項１から８のいずれか一項に記載の撮像装置。
  10. 　電圧供給回路をさらに備え、
    　前記光電変換部は、前記電圧供給回路に電気的に接続される対向電極と、前記電荷蓄積部に電気的に接続される画素電極と、前記対向電極と前記画素電極との間に位置する光電変換層とを含み、
    　前記制御回路は、前記電圧供給回路に前記対向電極へ電圧を印加させて、前記光電変換層内に電界を形成させることにより、前記複数の画素に前記露光動作を行わせる、
    　請求項１から９のいずれか一項に記載の撮像装置。
  11. 　光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積部とをそれぞれが含み、行列状に配列される複数の画素を備える撮像装置の制御方法であって、
    　露光開始を指示するトリガ信号を受け取るまでに、前記電荷蓄積部の電位を初期化するリセット動作を、前記複数の画素のうち少なくとも１つの行に属する画素に行単位または複数行単位で順に行い、
    　前記トリガ信号を受け取った後、前記複数の画素のうち少なくとも１つの行に属する画素に前記リセット動作を行うことなく、前記信号電荷を前記電荷蓄積部に蓄積する露光動作を前記複数の画素に同時に行う、
    　制御方法。
  12. 　前記リセット動作は、前記電荷蓄積部の電位を負帰還させる動作を含む、請求項１１に記載の撮像装置。
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