WO2021124653A1 - 半導体装置 - Google Patents

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semiconductor device
electrode
semiconductor substrate
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陽一郎 藤永
優美 鈴木
丞 大上
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Sony Semiconductor Solutions Corp
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Definitions

  • This disclosure relates to semiconductor devices.
  • an airtight sealing package containing a Pelche element As a means for cooling the solid-state imaging device, an airtight sealing package containing a Pelche element is known (see, for example, Patent Document 1).
  • a Perche element is arranged between the solid-state image sensor and the protruding portion on the surface of the base.
  • a semiconductor device in which a perche element is arranged on one surface side of a solid-state imaging device, such as the airtight sealing package disclosed in Patent Document 1, has dimensions in the thickness direction as compared with a semiconductor device in which the perche element is not arranged. Increases.
  • a semiconductor device including a Perche element reduction in dimensions in the thickness direction (hereinafter referred to as miniaturization) is desired.
  • the present disclosure has been made in view of such circumstances, and an object of the present disclosure is to provide a semiconductor device including a Perche element, which can be miniaturized.
  • One aspect of the present disclosure includes a semiconductor substrate and a Perche element arranged so as to face the semiconductor substrate, and the Perche element is arranged between the first substrate, the first substrate, and the semiconductor substrate.
  • the semiconductor substrate has a first electrode provided on the surface side facing the first substrate, and the first substrate is provided on the surface side facing the semiconductor substrate. It is a semiconductor device having a second electrode, and the first electrode and the second electrode are each connected to the thermoelectric semiconductor.
  • the semiconductor substrate is used as the second substrate of the Pelche element (the substrate which is arranged on the opposite side of the first substrate with the thermoelectric semiconductor sandwiched between them and sandwiches the thermoelectric semiconductor with the first substrate).
  • the Perche element can be integrated with the semiconductor substrate, and the number of parts of the semiconductor device can be reduced. As a result, the thickness of the semiconductor device can be reduced (reduced in height), and the size of the semiconductor device can be reduced. Further, by integrating the semiconductor substrate and the Perche element, the heat exhaust efficiency from the semiconductor substrate to the Perche element is improved. As a result, the Pelche element can improve the cooling performance of the semiconductor substrate.
  • Another aspect of the present disclosure comprises a semiconductor substrate, a wiring board facing the semiconductor substrate, and a pelche element arranged between the semiconductor substrate and the wiring board, wherein the pelche element is a second substrate.
  • the second substrate has a first electrode provided on a surface side facing the wiring board, and has a thermoelectric semiconductor arranged between the wiring board and the second substrate.
  • the wiring board is a semiconductor device having a second electrode provided on the surface side facing the second board, and the first electrode and the second electrode are each connected to the thermoelectric semiconductor.
  • the wiring board is used as the first substrate of the Pelche element (the substrate which is arranged on the opposite side of the second substrate with the thermoelectric semiconductor sandwiched between them and sandwiches the thermoelectric semiconductor with the second substrate).
  • the Perche element can be integrated with the wiring board, and the number of parts of the semiconductor device can be reduced. As a result, the thickness of the semiconductor device can be reduced (reduced in height), and the size of the semiconductor device can be reduced. Further, by integrating the Perche element and the wiring board, the heat exhaust efficiency from the Perche element to the wiring board is improved. As a result, the Pelche element can improve the cooling performance of the semiconductor substrate.
  • Yet another aspect of the present disclosure comprises a semiconductor substrate, a wiring board facing the semiconductor substrate, and a Perche element disposed between the semiconductor substrate and the wiring board, wherein the Perche element is the semiconductor substrate.
  • the semiconductor substrate has a thermoelectric semiconductor arranged between the semiconductor substrate and the wiring substrate, the semiconductor substrate has a first electrode provided on a surface side facing the wiring substrate, and the wiring substrate faces the semiconductor substrate. It is a semiconductor device having a second electrode provided on the surface side, and the first electrode and the second electrode are each connected to a thermoelectric semiconductor.
  • a wiring board can also be used as the first substrate of the Pelche element, and a semiconductor substrate can also be used as the second substrate of the Pelche element.
  • the semiconductor substrate, the Perche element, and the wiring board can be integrated, and the number of parts of the semiconductor device can be reduced.
  • the thickness of the semiconductor device can be reduced (reduced in height), and the size of the semiconductor device can be reduced.
  • the heat exhaust efficiency from the semiconductor substrate to the wiring board is improved by integrating the semiconductor substrate and the Perche element with the wiring board.
  • the Pelche element can improve the cooling performance of the semiconductor substrate.
  • FIG. 1 is a plan view showing a configuration example of a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view showing a configuration example of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 3 is a cross-sectional view showing a configuration example of the Perche element according to the first embodiment of the present disclosure.
  • FIG. 4A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 4B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 4C is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 4A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 4B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of
  • FIG. 4D is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 4E is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 5 is a cross-sectional view showing the configuration of the semiconductor device according to the first modification of the first embodiment of the present disclosure.
  • FIG. 6A is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first modification of the first embodiment of the present disclosure in the order of processes.
  • FIG. 6B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first modification of the first embodiment of the present disclosure in the order of processes.
  • FIG. 6C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first modification of the first embodiment of the present disclosure in the order of processes.
  • FIG. 6D is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first modification of the first embodiment of the present disclosure in the order of processes.
  • FIG. 6E is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first modification of the first embodiment of the present disclosure in the order of processes.
  • FIG. 7 is a cross-sectional view showing the configuration of the semiconductor device according to the second modification of the first embodiment of the present disclosure.
  • FIG. 8A is a cross-sectional view showing the manufacturing method of the semiconductor device according to the second modification of the first embodiment of the present disclosure in the order of processes.
  • FIG. 8B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the second modification of the first embodiment of the present disclosure in the order of processes.
  • FIG. 8C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the second modification of the first embodiment of the present disclosure in the order of processes.
  • FIG. 8D is a cross-sectional view showing the manufacturing method of the semiconductor device according to the second modification of the first embodiment of the present disclosure in the order of processes.
  • FIG. 9 is a cross-sectional view showing the configuration of the semiconductor device according to the third modification of the first embodiment of the present disclosure.
  • FIG. 10A is a cross-sectional view showing the manufacturing method of the semiconductor device according to the third modification of the first embodiment of the present disclosure in the order of processes.
  • FIG. 10B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the third modification of the first embodiment of the present disclosure in the order of processes.
  • FIG. 10C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the third modification of the first embodiment of the present disclosure in the order of processes.
  • FIG. 10D is a cross-sectional view showing the manufacturing method of the semiconductor device according to the third modification of the first embodiment of the present disclosure in the order of processes.
  • FIG. 11 is a cross-sectional view showing the configuration of the semiconductor device according to the fourth modification of the first embodiment of the present disclosure.
  • FIG. 12A is a cross-sectional view showing the manufacturing method of the semiconductor device according to the modified example 4 of the first embodiment of the present disclosure in the order of processes.
  • FIG. 12B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the modified example 4 of the first embodiment of the present disclosure in the order of processes.
  • FIG. 12C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the modified example 4 of the first embodiment of the present disclosure in the order of processes.
  • FIG. 12D is a cross-sectional view showing the manufacturing method of the semiconductor device according to the modified example 4 of the first embodiment of the present disclosure in the order of processes.
  • FIG. 12E is a cross-sectional view showing the manufacturing method of the semiconductor device according to the modified example 4 of the first embodiment of the present disclosure in the order of processes.
  • FIG. 12C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the modified example 4 of the first embodiment of the present disclosure in the order of processes.
  • FIG. 12D is a cross-sectional view showing the manufacturing method of the semiconductor device according to the modified example 4 of the first embodiment of the present disclosure in the order of processes.
  • FIG. 12F is a cross-sectional view showing the manufacturing method of the semiconductor device according to the modified example 4 of the first embodiment of the present disclosure in the order of processes.
  • FIG. 13 is a cross-sectional view showing the configuration of the semiconductor device according to the fifth modification of the first embodiment of the present disclosure.
  • FIG. 14 is a plan view showing the arrangement of the conductor according to the modified example 5 of the first embodiment of the present disclosure.
  • FIG. 15 is a cross-sectional view showing the configuration of the semiconductor device according to the sixth modification of the first embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view showing the configuration of the semiconductor device according to the modified example 7 of the first embodiment of the present disclosure.
  • FIG. 17 is a cross-sectional view showing the configuration of the semiconductor device according to the modified example 8 of the first embodiment of the present disclosure.
  • FIG. 18 is a cross-sectional view showing the configuration of the semiconductor device according to the ninth modification of the first embodiment of the present disclosure.
  • FIG. 19 is a cross-sectional view showing the configuration of the semiconductor device according to the modified example 10 of the first embodiment of the present disclosure.
  • FIG. 20 is a cross-sectional view showing the configuration of the semiconductor device according to the modified example 11 of the first embodiment of the present disclosure.
  • FIG. 21 is a cross-sectional view showing a configuration example of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 22A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 22A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 22B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 22C is a cross-sectional view showing a method of manufacturing the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 22D is a cross-sectional view showing a method of manufacturing the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 23 is a cross-sectional view showing the configuration of the semiconductor device according to the first modification of the second embodiment of the present disclosure.
  • FIG. 24A is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first modification of the second embodiment of the present disclosure in the order of processes.
  • FIG. 24A is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first modification of the second embodiment of the present disclosure in the order of processes.
  • FIG. 24B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first modification of the second embodiment of the present disclosure in the order of processes.
  • FIG. 24C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first modification of the second embodiment of the present disclosure in the order of processes.
  • FIG. 24D is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first modification of the second embodiment of the present disclosure in the order of processes.
  • FIG. 25 is a cross-sectional view showing the configuration of the semiconductor device according to the second modification of the second embodiment of the present disclosure.
  • FIG. 26 is a cross-sectional view showing a configuration example of the semiconductor device according to the third embodiment of the present disclosure.
  • FIG. 27 is a cross-sectional view showing the configuration of the semiconductor device according to the modified example of the third embodiment of the present disclosure.
  • the definition of the vertical direction in the following description is merely a definition for convenience of explanation, and does not limit the technical idea of the present disclosure. For example, if the object is rotated by 90 ° and observed, the top and bottom are converted to left and right and read, and if the object is rotated by 180 ° and observed, the top and bottom are reversed and read.
  • the direction may be explained by using the wording in the X-axis direction, the Y-axis direction, and the Z-axis direction.
  • the Z-axis direction is the thickness direction of the semiconductor substrate 11 described later, and is the normal direction of the lower surface 11a of the semiconductor substrate 11.
  • the X-axis direction and the Y-axis direction are directions orthogonal to the Z-axis direction.
  • the X-axis direction, the Y-axis direction, and the Z-axis direction are orthogonal to each other.
  • planear view means viewing from the Z-axis direction.
  • FIG. 1 is a plan view showing a configuration example of the semiconductor device 100 according to the first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view showing a configuration example of the semiconductor device 100 according to the first embodiment of the present disclosure.
  • FIG. 2 shows a cross section of FIG. 1 cut along the X1-X'1 line.
  • the semiconductor device 100 shown in FIGS. 1 and 2 is, for example, a sensor device, and includes a sensor element 10 and a perche element 30.
  • the sensor element 10 is, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor or a CCD (Charge Coupled Device) image sensor.
  • the sensor element 10 may be called a sensor chip.
  • the sensor element 10 is provided inside the semiconductor substrate 11, the first electrode 12 provided on the lower surface 11a side of the semiconductor substrate 11, the external connection terminal 14 provided on the upper surface 11b side of the semiconductor substrate 11, and the inside of the semiconductor substrate 11. It includes a plurality of wirings 13 provided in multiple layers, a color filter layer 15 provided on the upper surface 11b of the semiconductor substrate 11, and a microlens layer 16 provided on the color filter layer 15.
  • the semiconductor substrate 11 is, for example, a silicon substrate.
  • the first electrode 12 is made of, for example, copper (Cu) or a Cu alloy containing Cu as a main component.
  • the sensor element 10 detects light by photoelectric conversion in the pixel region AR1 in which the color filter layer 15 and the microlens layer 16 are arranged.
  • the light detected by the sensor element 10 is not limited to visible light, and may be, for example, infrared rays or ultraviolet rays.
  • the external connection terminal 14 is provided outside the pixel area AR1.
  • the external connection terminal 14 is, for example, a bonding pad, to which a wire such as a gold wire is connected.
  • the external connection terminal 14 is connected to the perche element 30 via a wiring 13 provided inside the semiconductor substrate.
  • the sensor element 10 has a pair of external connection terminals 14. Of the pair of external connection terminals 14, one external connection terminal 14 is used as a positive electrode side terminal for applying a positive potential to the Pelche element 30, and the other external connection terminal 14 applies a ground potential or a negative potential to the Pelche element 30. It is used as a negative electrode side terminal. When a voltage is applied between the pair of external connection terminals 14, a current flows from one external connection terminal 14 to the other external connection terminal 14 through a thermoelectric semiconductor 33 described later of the Pelche element 30.
  • the Perche element 30 has a lower substrate 31 (an example of the "first substrate” of the present disclosure) and a thermoelectric semiconductor 33 arranged between the lower substrate 31 and the semiconductor substrate 11.
  • the lower substrate 31 is, for example, a ceramic substrate.
  • the lower substrate 31 has a second electrode 32 provided on the upper surface 31b side facing the semiconductor substrate 11.
  • the region AR2 in which the thermoelectric semiconductor 33 is arranged overlaps with the pixel region AR1 in a plan view.
  • the region AR2 in which the thermoelectric semiconductor 33 is arranged overlaps the pixel region AR1 and its peripheral region AR3 in a plan view.
  • the second electrode 32 is made of, for example, Cu or a Cu alloy.
  • the first electrode 12 of the semiconductor substrate 11 and the second electrode 32 of the lower substrate 31 are connected to the thermoelectric semiconductor 33, respectively.
  • the semiconductor substrate 11 is not only used as a substrate of the semiconductor device 100, but is also a substrate arranged on the opposite side of the lower substrate 31 with the thermoelectric semiconductor 33 interposed therebetween, and the lower substrate 31. It is also used as a substrate that sandwiches the thermoelectric semiconductor 33 between the two.
  • FIG. 3 is a cross-sectional view showing a configuration example of the perche element 30 according to the first embodiment of the present disclosure.
  • the thermoelectric semiconductor 33 includes a plurality of P-type thermoelectric semiconductors 34 and a plurality of N-type thermoelectric semiconductors 35.
  • the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 are arranged between the semiconductor substrate 11 and the lower substrate 31, respectively.
  • the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 are arranged side by side alternately at intervals in one direction.
  • the first electrode 12 of the semiconductor substrate 11 is connected to the upper end of the P-type thermoelectric semiconductor 34 and the upper end of the N-type thermoelectric semiconductor 35.
  • the second electrode 32 of the lower substrate 31 is connected to the lower end of the P-type thermoelectric semiconductor 34 and the lower end of the N-type thermoelectric semiconductor 35.
  • the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 are alternately connected in series via the first electrode 12 of the semiconductor substrate 11 and the second electrode 32 of the lower substrate 31.
  • the Perche element 30 when a direct current is passed from the N-type thermoelectric semiconductor 35, the semiconductor substrate 11 absorbs (endothermics) heat T1 and the lower substrate 31 releases heat T2. (Dissipate heat).
  • the perche element 30 can release the heat generated by the sensor element 10 to the outside of the semiconductor device 100 via the lower substrate 31.
  • the manufacturing method of the semiconductor device 100 shown in FIGS. 1 and 2 will be described.
  • various devices such as a device for forming the first electrode 12, a device for attaching the thermoelectric semiconductor 33, and a wire bonding device are used.
  • these devices are collectively referred to as manufacturing devices.
  • at least a part of the work performed by the manufacturing apparatus may be performed by a worker.
  • FIG. 4A to 4E are cross-sectional views showing a method of manufacturing the semiconductor device 100 according to the first embodiment of the present disclosure.
  • the manufacturing apparatus manufactures the sensor wafer 10'.
  • the sensor wafer 10' is a substrate before dicing in which the sensor element 10 is formed by multi-imposition.
  • the first electrode 12 (see FIG. 2) is not formed.
  • the first electrode 12 is formed in the process of FIG. 4C described later.
  • the manufacturing apparatus attaches the support substrate 21 to the upper surface 11b side of the semiconductor substrate 11.
  • the support substrate 21 protects the upper surface 11b side of the semiconductor substrate 11 including the color filter layer 15 and the microlens layer 16.
  • the manufacturing apparatus uses a vapor deposition method, a sputtering method, or a CVD method to form a copper (Cu) film on the lower surface 11a side of the semiconductor substrate 11.
  • the manufacturing apparatus uses photolithography to form a resist pattern having a predetermined shape on the Cu film.
  • the manufacturing apparatus etches the Cu film using the resist pattern as a mask.
  • the manufacturing apparatus forms the first electrode 12 from the Cu film.
  • the manufacturing apparatus may form the first electrode 12 from the Cu film by using the lift-off method.
  • the manufacturing apparatus may form the first electrode 12 by any method.
  • the manufacturing apparatus mounts the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 on the first electrode 12.
  • a sheet to which the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 are previously attached is pressed against the lower surface 11a side of the semiconductor substrate 11, and the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor are pressed against the first electrode 12.
  • the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 are mounted on the first electrode 12 by joining the semiconductors 35 to each other and then removing only the sheet.
  • the manufacturing apparatus may mount the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 on the first electrode 12.
  • the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 may be mounted one by one on the first electrode 12.
  • the manufacturing apparatus the upper surface 31b side of the lower substrate 31 is directed downward, and the second electrode 32 of the lower substrate 31 is formed into the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35. Join each.
  • the manufacturing apparatus dices the sensor wafer 10'and the lower substrate 31 to separate the semiconductor apparatus 100 into pieces. After that, the manufacturing apparatus detaches the support substrate 21 from the upper surface 11b side of the semiconductor substrate 11. Through the above steps, the semiconductor device 100 shown in FIGS. 1 and 2 is completed.
  • the semiconductor device 100 includes a semiconductor substrate 11 and a Perche element 30 arranged to face the semiconductor substrate 11.
  • the perche element 30 has a lower substrate 31 and a thermoelectric semiconductor 33 arranged between the lower substrate 31 and the semiconductor substrate 11.
  • the semiconductor substrate 11 has a first electrode 12 provided on the lower surface 11a side facing the lower substrate 31.
  • the lower substrate 31 has a second electrode 32 provided on the upper surface 31b side facing the semiconductor substrate 11.
  • the first electrode 12 and the second electrode 32 are each connected to the thermoelectric semiconductor 33.
  • the thermoelectric semiconductor 33 has a plurality of P-type thermoelectric semiconductors 34 and a plurality of N-type thermoelectric semiconductors 35.
  • the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 are alternately connected in series via the first electrode 12 and the second electrode 32.
  • the Perche element 30 As an upper substrate of the Perche element 30 (a substrate arranged on the opposite side of the lower substrate 31 with the thermoelectric semiconductor 33 sandwiched between them, and a substrate sandwiching the thermoelectric semiconductor 33 with the lower substrate 31).
  • the semiconductor substrate 11 can also be used.
  • the Perche element 30 can be integrated with the semiconductor substrate 11, and the number of parts of the semiconductor device 100 can be reduced. As a result, the thickness of the semiconductor device 100 can be reduced (reduced in height), and the semiconductor device 100 can be miniaturized.
  • the heat exhaust efficiency from the semiconductor substrate 11 to the Perche element 30 is improved. Since there is no substrate (upper substrate) for supporting the thermoelectric semiconductor 33 between the semiconductor substrate 11 and the Perche element 30, heat is efficiently exhausted from the semiconductor substrate 11 to the Perche element 30. As a result, the Perche element 30 can improve the cooling performance of the semiconductor substrate 11.
  • the input and output of the current to the Perche element 30 are performed not through the lead-out wiring dedicated to the Perche element drawn out to the outside of the semiconductor substrate 11, but through the wiring such as a gold wire connected to the external connection terminal 14. Since the drawer wiring dedicated to the Pelche element is not required, the space can be further reduced. As a result, the semiconductor device 100 can be further miniaturized.
  • the upper substrate of the Pelche element 30, the drawer wiring dedicated to the Pelche element, and the adhesive for joining the upper substrate and the semiconductor substrate are not required, and the number of parts can be reduced. As a result, the cost of the semiconductor device 100 can be reduced.
  • the warp of the semiconductor substrate 11 can be suppressed. That is, since a general resin has a coefficient of linear expansion larger than that of an adhesive base material or a device, it expands and contracts or its elastic modulus changes depending on the temperature. Therefore, it tends to cause the semiconductor substrate 11 to warp. However, in the semiconductor device 100, since there is no resin for adhesion between the semiconductor substrate 11 and the thermoelectric semiconductor 33, the warp of the semiconductor substrate 11 can be suppressed.
  • FIG. 5 is a cross-sectional view showing the configuration of the semiconductor device 100A according to the first modification of the first embodiment of the present disclosure.
  • the semiconductor substrate 11 of the semiconductor device 100A may be provided with a through electrode 22 (an example of the “first through electrode” of the present disclosure) penetrating the semiconductor substrate 11 in the thickness direction.
  • the through silicon via 22 penetrates between the lower surface 11a and the upper surface 11b of the semiconductor substrate 11.
  • the through electrode 22 is made of a metal such as Cu.
  • the through electrode 22 may be used as an external connection terminal for applying an electric potential to the perche element 30.
  • the sensor element 10 has a pair of through electrodes 22 provided in a peripheral region AR3 (see FIG. 1) located outside the pixel region AR1 (see FIG. 1).
  • the upper end of the through electrode 22 is used as a bonding pad exposed on the upper surface 11b side of the semiconductor substrate 11.
  • a wire such as a gold wire is connected to the bonding pad.
  • the lower end of the through electrode 22 is connected to the first electrode 12 of the sensor element 10. Even with such a configuration, the semiconductor device 100A has the same effect as the above-mentioned semiconductor device 100.
  • the semiconductor device 100A shown in FIG. 5 may also be provided with an external connection terminal 14 as shown in FIG. 2 in addition to the through electrode 22. Further, although not shown in FIG. 5, the wiring 13 may be provided inside the semiconductor substrate 11.
  • FIG. 6A to 6E are cross-sectional views showing the manufacturing method of the semiconductor device 100A according to the first modification of the first embodiment of the present disclosure in the order of processes.
  • the manufacturing method described with reference to FIGS. 4A and 4B is the same up to the step of attaching the support substrate 21 to the upper surface 11b side of the semiconductor substrate 11.
  • the manufacturing apparatus turns the semiconductor substrate 11 upside down so that the lower surface 11a side of the semiconductor substrate 11 faces upward. Then, the manufacturing apparatus forms a through hole (via) H1 penetrating between the lower surface 11a and the upper surface 11b of the semiconductor substrate 11 from the lower surface 11a side of the semiconductor substrate 11. Next, the manufacturing apparatus forms the through electrode 22 inside the through hole H1. Next, as shown in FIG. 6C, the manufacturing apparatus forms the first electrode 12 on the lower surface 11a side of the semiconductor substrate 11. The lower end portion of the through electrode 22 (the upper end portion in FIG. 6C) is covered with the first electrode 12.
  • the manufacturing apparatus mounts the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 on the first electrode 12.
  • the manufacturing apparatus has a P-type thermoelectric semiconductor 34 and an N-type thermoelectric semiconductor 35 on the second electrode 32 of the lower substrate 31 with the upper surface 31b side of the lower substrate 31 facing downward. Join each.
  • the manufacturing apparatus dices the sensor wafer 10'and the lower substrate 31 to separate the semiconductor apparatus 100A into pieces. After that, the manufacturing apparatus detaches the support substrate 21 from the upper surface 11b side of the semiconductor substrate 11.
  • the semiconductor device 100A shown in FIG. 5 is completed.
  • FIG. 7 is a cross-sectional view showing the configuration of the semiconductor device 100B according to the second modification of the first embodiment of the present disclosure.
  • the semiconductor device 100B includes a package main body 50 and a lid 60 attached to the upper surface side of the package main body 50.
  • the package body 50 and the lid 60 constitute a package 70 that houses the sensor element 10 and the perche element 30 and seals them airtightly.
  • a bonding pad P1 connected to the sensor element 10 is provided on the upper surface 111b side of the semiconductor substrate 11.
  • a wire 23 is bonded to the bonding pad P1.
  • the sensor element 10 can input and output a power source and a signal via the bonding pad P1 and the wire 23.
  • a bonding pad P2 for inputting and outputting a current to the Pelche element 30 is provided on the upper surface 111b side of the lower substrate 11.
  • the bonding pad P2 is connected to a second electrode 32 provided on the upper surface 111b side of the lower substrate 11. Further, a wire 123 is bonded to the bonding pad P2. A current is applied to the perche element 30 via the wire 123 and the bonding pad P2.
  • the bonding pads P1 and P2 are composed of, for example, an Al alloy containing aluminum (Al) or Al as a main component, or a Cu alloy containing copper (Cu) or Cu as a main component.
  • the wires 32 and 132 are, for example, gold wires.
  • the package body 50 has a bottom portion 51 to which the lower substrate 31 of the Pelche element 30 is attached via the die bond material 24, and a wall portion 52 arranged around the bottom portion 51.
  • the bottom portion 51 and the wall portion 52 are integrally formed.
  • the sensor element 10 and the Pelche element 30 are arranged in the space 53 inside the package 70 surrounded by the bottom portion 51 and the wall portion 52.
  • the package body 50 is made of, for example, ceramic.
  • the lid 60 is made of a material that transmits light detected by the sensor element 10, and is made of, for example, a translucent glass material or a translucent resin.
  • the lid 60 may have a frame (not shown) that is joined to the wall of the package body 50 without gaps.
  • the frame is made of, for example, ceramic or metal.
  • a bonding pad (not shown) is provided to which one end of each of the wires 23 and 123 such as a gold wire is connected.
  • the bonding pad to which the wire 23 is connected and the bonding pad to which the wire 123 is connected are separated from each other and are electrically separated from each other.
  • a plurality of wirings (not shown) are provided in multiple layers inside the bottom portion 51. These wirings are connected to a bonding pad provided on the upper surface 51b side of the bottom portion and a plurality of terminals (not shown) provided on the lower surface 51a side of the bottom portion 51.
  • the plurality of terminals provided on the lower surface 51a side of the bottom portion 51 may be pin-shaped terminals protruding in the normal direction of the lower surface 51a, or ball-shaped terminals.
  • the through electrode 22 of the sensor element 10 includes a wire 23, a bonding pad provided on the upper surface 51b side of the bottom portion 51, wiring provided inside the bottom portion 51, and a terminal provided on the lower surface 51a side of the bottom portion. It is pulled out to the outside of the package 70 via.
  • the sensor element 10 and the Pelche element 30 are arranged in the space 53 inside the package 70 and are hermetically sealed.
  • the semiconductor device 100B can suppress the adhesion of foreign matter to the sensor element 10, and can reduce the possibility that the operation of the sensor element 10 is affected by the foreign matter.
  • FIG. 8A to 8D are cross-sectional views showing the manufacturing method of the semiconductor device 100B according to the second modification of the first embodiment of the present disclosure in the order of processes.
  • the thermoelectric semiconductor 33 is attached to the lower surface 11a side of the semiconductor substrate 11, the semiconductor device 100A is separated by dicing, and then the support substrate 21 is detached with reference to FIGS. 6A to 6E. It is the same as the manufacturing method described.
  • the manufacturing apparatus applies the die bond material 24 to the upper surface 51b side of the bottom portion 51 of the package body 50, as shown in FIG. 8B.
  • the manufacturing apparatus attaches the lower substrate 31 to the upper surface 51b side of the bottom 51 via the die bond material 24.
  • the manufacturing apparatus connects the bonding pad P1 of the sensor element 10 and the bonding pad (not shown) provided on the upper surface 51b side of the bottom portion 51 with a wire 23.
  • a bonding pad provided on the upper surface 31b side of the lower substrate 31 and a bonding pad (not shown) provided on the upper surface 51b side of the bottom portion 51 are connected by a wire 123.
  • the manufacturing apparatus attaches the lid 60 to the wall portion 52 of the package body 50 by means such as seam welding in a state where the lid 60 and the package body 50 are aligned with each other. As a result, the space 53 between the lid 60 and the package body 50 is airtightly sealed.
  • Seam welding is a type of resistance welding, and is a method of continuous welding by rotating the electrodes while applying pressure and energizing using roller electrodes.
  • the atmosphere inside the package that is, the space 53
  • the atmosphere inside the package can be kept in dry air, nitrogen, or vacuum by creating an atmosphere such as dry air, nitrogen, or vacuum in the chamber provided in the seam welding apparatus. ..
  • the joining between the lid 60 and the package body 50 is not limited to seam welding.
  • the joining of the lid 60 and the package body 50 may be, for example, joining using an adhesive.
  • FIG. 9 is a cross-sectional view showing the configuration of the semiconductor device 100C according to the third modification of the first embodiment of the present disclosure.
  • the package body 50 included in the semiconductor device 100C has a bottom portion 51 to which the lower substrate 31 of the Pelche element 30 is attached via the die bond material 24, and a wall portion 52A arranged around the bottom portion 51.
  • the bottom portion 51 and the wall portion 52A are formed separately, and are made of, for example, different materials from each other.
  • the bottom 51 is made of ceramic, while the wall 52A is made of resin or metal.
  • the bottom portion 51 and the wall portion 52A are joined to each other via, for example, an adhesive (not shown).
  • the semiconductor device 100C has the same effect as the semiconductor device 100B. Further, as will be described in the manufacturing method described later, before the wall portion 52A is attached around the bottom portion 51, the perche element 30 and the sensor element 10 are attached to the upper surface 51b side of the bottom portion 51, or wire bonding is performed. be able to. When the sensor element 10 is attached to the package body 50, there is no wall portion 52A on the upper surface 51b side of the bottom portion 51, and the upper surface 51b of the bottom portion 51 is flat. Is easy. Therefore, the semiconductor device 100C may be able to improve the productivity as compared with the semiconductor device 100B.
  • FIG. 10A to 10D are cross-sectional views showing the manufacturing method of the semiconductor device 100C according to the third modification of the first embodiment of the present disclosure in the order of processes.
  • the manufacturing method described with reference to FIGS. 8A and 8B is the same up to the step of applying the die bond material 24 to the upper surface 51b side of the bottom portion 51 of the package body 50A.
  • the manufacturing apparatus After applying the die bond material 24, as shown in FIG. 10B, the manufacturing apparatus attaches the lower substrate 31 to the upper surface 51b side of the bottom portion 51 via the die bond material 24.
  • the manufacturing apparatus connects the bonding pad P1 of the sensor element 10 and the bonding pad (not shown) provided on the upper surface 51b side of the bottom portion 51 with a wire 23 (first). Wire bonding process).
  • the manufacturing apparatus connects the bonding pad P2 of the lower substrate 31 and the bonding pad (not shown) provided on the upper surface 51b side of the bottom portion 51 with a wire 123 (second wire bonding step).
  • the manufacturing apparatus attaches the wall portion 52A to the upper surface 51b side of the bottom portion 51 via an adhesive or the like.
  • the first wire bonding step and the second wire bonding step may be performed after the wall portion 52A mounting step is performed.
  • the manufacturing apparatus attaches the lid 60 to the wall portion 52A of the package body 50, and airtightly seals the space 53 between the lid 60 and the package body 50.
  • the semiconductor device 100C shown in FIG. 9 is completed.
  • FIG. 11 is a cross-sectional view showing the configuration of the semiconductor device 100D according to the fourth modification of the first embodiment of the present disclosure.
  • the package format of the semiconductor device 100D is a wafer level chip size package.
  • an insulating first spacer 25 is provided between the semiconductor substrate 11 and the lower substrate 31 and outside the region AR2 in which the thermoelectric semiconductor 33 is arranged.
  • the first spacer 25 is an insulating frame that surrounds the region AR2 in which the thermoelectric semiconductor 33 is arranged without any gap in a plan view.
  • the first spacer 25 may be made of an insulating resin or a ceramic.
  • the upper end of the first spacer 25 is bonded to the lower surface 11a of the semiconductor substrate 11, and the lower end of the first spacer 25 is bonded to the upper surface 31b of the lower substrate 31.
  • a through wiring 26 that penetrates the first spacer 25 in the Z-axis direction (thickness direction of the semiconductor device 100) is provided.
  • the through wiring 26 is made of a metal such as Cu.
  • the through wiring 26 is connected to a wiring 13 provided inside the semiconductor substrate 11 and a through electrode 36 penetrating between the lower surface 31a and the upper surface 31b of the lower substrate 31, respectively.
  • the through electrode 36 is made of a metal such as Cu.
  • a rewiring layer 37 (an example of the "second rewiring layer” of the present disclosure) is provided on the lower surface 31a side, which is the opposite side of the surface facing the semiconductor substrate 11.
  • the rewiring layer 37 has, for example, a wiring 38 provided in multiple layers and an insulating layer 39 that insulates between the wiring 38 of one layer and the wiring 38 of the other layer.
  • the wiring 38 is made of a metal such as Cu.
  • the insulating layer 39 is made of, for example, a solder resist.
  • a plurality of bump electrodes 40 are provided on the lowermost surface of the rewiring layer 37.
  • the bump electrode 40 is connected to the wiring 38.
  • the bump electrode 40 is made of, for example, a solder ball.
  • a second spacer 45 is provided between the upper surface 11b of the semiconductor substrate 11 and the lid 60 and outside the region where the color filter layer 15 and the microlens layer 16 are arranged.
  • the second spacer 45 is an insulating frame that surrounds the region where the color filter layer 15 and the microlens layer 16 are arranged without any gap in a plan view.
  • the second spacer 45 is provided so as to overlap the first spacer 25 in the Z-axis direction via the semiconductor substrate 11.
  • the second spacer 45 may be made of an insulating resin or a ceramic.
  • the upper end of the second spacer 45 is bonded to the lid 60, and the lower end of the second spacer 45 is bonded to the upper surface 11b of the semiconductor substrate 11.
  • the space between the semiconductor substrate 11 and the lower substrate 31 is hermetically sealed by the frame-shaped first spacer 25. Further, the space between the semiconductor substrate 11 and the lid 60 is hermetically sealed with a frame-shaped second spacer 45.
  • the electrical connection between the semiconductor substrate 11 and the lower substrate 31 is made not through a wire such as a gold wire, but through a through wiring 26 in the first spacer 25. Since the semiconductor device 100D is a wafer level chip size package and does not require wires, it can be further thinned and miniaturized.
  • the space between the semiconductor substrate 11 and the lid 60 and surrounded by the second spacer 45 may be hollow and may be filled with a translucent resin (that is, a transparent resin). May be good.
  • FIG. 12A to 12F are cross-sectional views showing the manufacturing method of the semiconductor device 100D according to the fourth modification of the first embodiment of the present disclosure in the order of processes.
  • the manufacturing method described with reference to FIGS. 6A and 6B is the same up to the step of forming the sensor wafer 10'formed by the sensor element 10 by multi-imposition and forming the through electrode 22 on the sensor wafer 10'. Is.
  • the manufacturing apparatus After forming the through silicon via 22, the manufacturing apparatus forms the second spacer 45 on the upper surface 11b side of the sensor wafer 10'.
  • the second spacer 45 may be formed by using a wafer process, or the second spacer 45 prepared in advance may be attached to the upper surface 11b side via an adhesive or the like.
  • the manufacturing apparatus mounts the lid 60 on the second spacer 45. As a result, the space between the semiconductor substrate 11 and the lid 60 is hermetically sealed.
  • the semiconductor substrate 11 is turned upside down so that the lid 60 faces downward, and the first electrode 12 is placed on the lower surface 11a side (upper side in FIG. 12C) of the semiconductor substrate 11.
  • the manufacturing apparatus forms a first spacer 25 on the lower surface 11a side of the semiconductor substrate 11, and joins the through wiring 26 located inside the first spacer 25 to the through electrode 22 of the semiconductor substrate 11.
  • the manufacturing apparatus mounts the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 on the first electrode 12.
  • the upper surface 31b side of the lower substrate 31 is directed downward, and the second electrode 32 of the lower substrate 31 is formed into the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35.
  • the through electrode 36 of the lower substrate 31 is joined to the through wiring 26 located inside the first spacer 25.
  • the manufacturing apparatus forms a rewiring layer 37 on the lower surface 31a side of the lower substrate 31.
  • the manufacturing apparatus uses, for example, a semi-additive method or a subtractive method to form the rewiring layer 37.
  • the manufacturing apparatus connects the wiring 38 to the through electrode 36 of the lower substrate 31.
  • the manufacturing apparatus forms a plurality of bump electrodes 40 (see FIG. 11) on the lowermost surface (the uppermost surface in FIG. 12F) of the rewiring layer 37.
  • the sensor wafer 10' is diced together with the lower substrate 31.
  • FIG. 13 is a cross-sectional view showing the configuration of the semiconductor device 100E according to the fifth modification of the first embodiment of the present disclosure.
  • FIG. 14 is a plan view showing the arrangement of the conductor 80 according to the fifth modification of the first embodiment of the present disclosure.
  • the semiconductor device 100E is arranged between the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35, and is electrically separated from the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35, respectively.
  • the conductor 80 is provided.
  • the conductor 80 is arranged adjacent to the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 at intervals.
  • the conductor 80 is a connection terminal for connecting the semiconductor substrate 11 and the rewiring layer 37.
  • the conductor 80 penetrates between the upper surface 31b and the lower surface 31a of the lower substrate 31.
  • the lower end of the conductor 80 is connected to the wiring 38 of the rewiring layer 37.
  • an electrode 18 is provided on the lower surface 11a side of the semiconductor substrate 11.
  • the electrode 18 is provided at a position away from the first electrode 12, and is electrically separated from the first electrode 12.
  • the upper end of the conductor 80 is connected to the electrode 18.
  • the conductor 80 connects the semiconductor substrate 11 and the rewiring layer 37 via the electrode 18.
  • the conductor 80 is used as a signal line or a power supply line between the semiconductor substrate 11 and the rewiring layer 37.
  • the conductor 80 connects the semiconductor substrate 11 and the rewiring layer 37 without bypassing the Perche element 30. Since the semiconductor device 100E can shorten the wiring length between the semiconductor substrate 11 and the rewiring layer 37, it is possible to reduce the impedance.
  • an insulating resin may be filled between the semiconductor substrate 11 and the lower substrate 31. Since the conductor 80 is supported from the horizontal direction (direction parallel to the XY plane) by the resin between the semiconductor substrate 11 and the lower substrate 31, the conductor 80 with respect to the semiconductor substrate 11 and the lower substrate 31 Bond strength is improved.
  • the space between the semiconductor substrate 11 and the lid 60 and surrounded by the second spacer 45 may be hollow or filled with a transparent resin. It may have been done.
  • the semiconductor device is a sensor device including the color filter layer 15 and the microlens layer 16 has been described.
  • the semiconductor device is not limited to the sensor device.
  • the semiconductor device according to the first embodiment may be an integrated circuit (IC) or a large-scale integrated circuit (LSI) that executes an arbitrary function.
  • FIG. 15 is a cross-sectional view showing the configuration of the semiconductor device 100F according to the sixth modification of the first embodiment of the present disclosure.
  • the semiconductor device 100F shown in FIG. 15 is an IC or an LSI, and includes an IC element 10A and a Perche element 30.
  • the IC element 10A may be called an IC chip.
  • the IC element 10A is provided inside the semiconductor substrate 11, the first electrode 12 provided on the lower surface 11a side of the semiconductor substrate 11, the external connection terminal 14 provided on the upper surface 11b side of the semiconductor substrate 11, and the inside of the semiconductor substrate 11.
  • a plurality of wirings 13 provided in multiple layers are provided.
  • the perche element 30 has a lower substrate 31 and a thermoelectric semiconductor 33 arranged between the lower substrate 31 and the semiconductor substrate 11.
  • the first electrode 12 of the semiconductor substrate 11 and the second electrode 32 of the lower substrate 31 are connected to the thermoelectric semiconductor 33, respectively.
  • the semiconductor substrate 11 is used not only as a substrate of the semiconductor device 100F, but also as an upper substrate of the Perche element 30.
  • the semiconductor substrate 11 is also used as the upper substrate of the Perche element 30.
  • the perche element 30 is integrated with the semiconductor substrate 11, and the number of parts can be reduced. As a result, the thickness of the semiconductor device 100F can be reduced, and the size of the semiconductor device 100F can be reduced.
  • FIG. 16 is a cross-sectional view showing the configuration of the semiconductor device 100G according to the modified example 7 of the first embodiment of the present disclosure.
  • the thermoelectric semiconductor 33 is arranged below the central portion of the semiconductor substrate 11, but the thermoelectric semiconductor 33 is not arranged below the outer peripheral portion of the semiconductor substrate 11. ..
  • the thermoelectric semiconductor 33 is unevenly arranged below the central portion of the semiconductor substrate 11.
  • thermoelectric semiconductor 33 when the semiconductor substrate 11 is a silicon substrate, silicon has excellent thermal conductivity, so that a sufficient cooling effect can be obtained.
  • the thermoelectric semiconductor 33 unevenly below the central portion of the semiconductor substrate 11, an empty space is created below the outer peripheral portion of the semiconductor substrate 11.
  • the conductor 80 shown in FIG. 13 may be provided in this empty space.
  • FIG. 17 is a cross-sectional view showing the configuration of the semiconductor device 100H according to the modified example 8 of the first embodiment of the present disclosure.
  • the semiconductor device 100H shown in FIG. 17 is an embodiment in which the rewiring layer 37 and the bump electrode 40 are provided on the semiconductor device 100F shown in FIG.
  • the rewiring layer 137 (the "first rewiring layer” of the present disclosure) is on the upper surface 11b side opposite to the surface facing the lower substrate 31. An example) is provided.
  • the rewiring layer 137 has, for example, a wiring 138 provided in multiple layers and an insulating layer 139 that insulates between the wiring 138 of one layer and the wiring 138 of the other layer. Further, a plurality of bump electrodes 140 are provided on the uppermost surface of the rewiring layer 137. The bump electrode 140 is connected to the wiring 138. The bump electrode 140 is made of, for example, a solder ball. In the semiconductor device 100H, a current can be passed through the Pelche element 30 via the bump electrode 140.
  • FIG. 18 is a cross-sectional view showing the configuration of the semiconductor device 100I according to the ninth modification of the first embodiment of the present disclosure.
  • an insulating resin 61 is filled between the semiconductor substrate 11 and the lower substrate 31.
  • the resin 61 seals the semiconductor substrate 11 and the lower substrate 31 without a gap.
  • the resin 61 is in close contact with the side surface of the thermoelectric semiconductor 33, and prevents the thermoelectric semiconductor from being exposed to the outside air or moisture. Further, the resin 61 supports the thermoelectric semiconductor 33 from the horizontal direction (direction parallel to the XY plane). As a result, the bonding strength of the thermoelectric semiconductor 33 with respect to the semiconductor substrate 11 and the lower substrate 31 is improved.
  • FIG. 19 is a cross-sectional view showing the configuration of the semiconductor device 100J according to the modified example 10 of the first embodiment of the present disclosure.
  • the semiconductor device 100J shown in FIG. 19 is an embodiment in which the rewiring layer 137 and the bump electrode 140 are provided on the semiconductor device 100I shown in FIG.
  • a current can be passed through the Perche element 30 via the bump electrode 140.
  • FIG. 20 is a cross-sectional view showing the configuration of the semiconductor device 100K according to the modified example 11 of the first embodiment of the present disclosure.
  • the semiconductor device 100K includes a package main body 50 and a lid 60 attached to the upper surface side of the package main body 50.
  • the package 70 is composed of the package body 50 and the lid 60.
  • the semiconductor device 100K the IC element 10A and the Pelche element 30 are arranged in the space 53 inside the package 70 and are hermetically sealed. As a result, the semiconductor device 100K can suppress the adhesion of foreign matter to the IC element 10A, and can reduce the possibility that the operation of the IC element 10A is affected by the foreign matter.
  • FIG. 21 is a cross-sectional view showing a configuration example of the semiconductor device 200 according to the second embodiment of the present disclosure.
  • the semiconductor device 200 shown in FIG. 21 is, for example, a sensor device, and includes a sensor element 10, a perche element 130, and a package 70.
  • the sensor element 10 is, for example, a CMOS image sensor or a CCD image sensor.
  • the perche element 130 has an upper substrate 111 (an example of the "second substrate” of the present disclosure) and a thermoelectric semiconductor 33 arranged between the upper substrate 111 and the wiring substrate.
  • the upper substrate 111 is, for example, a ceramic substrate.
  • the first electrode 12 is provided on the lower surface 111a side of the upper substrate 111.
  • the upper surface 111b of the upper substrate 111 is fixed to the lower surface 11a of the semiconductor substrate 11 via the die bond material 124.
  • a bonding pad P1 connected to the sensor element 10 is provided on the upper surface 111b side of the semiconductor substrate 11.
  • a wire 23 is bonded to the bonding pad P1.
  • the sensor element 10 can input and output a power source and a signal via the bonding pad P1 and the wire 23.
  • the package 70 includes a package body 50 and a lid 60 attached to the upper surface side of the package body 50.
  • the sensor element 10 and the Pelche element 130 are hermetically sealed by the package body 50 and the lid 60.
  • the package body 50 has a bottom portion 51 (an example of the “wiring board” of the present disclosure) to which the thermoelectric semiconductor 33 of the Pelche element 130 is attached, and a wall portion 52 arranged around the bottom portion 51.
  • the bottom portion 51 and the wall portion 52 are integrally formed.
  • the sensor element 10 and the Pelche element 130 are arranged in the space 53 inside the package 70 surrounded by the bottom portion 51 and the wall portion 52.
  • the second electrode 32 is provided on the upper surface 51b side of the bottom portion 51 of the package body 50.
  • the first electrode 12 provided on the upper substrate 111 and the second electrode 32 provided on the bottom 51 are connected to the thermoelectric semiconductor 33, respectively.
  • the bottom portion 51 is not only used as a part of the package body 50, but is also a substrate arranged on the lower substrate of the Pelche element 30A (a substrate arranged on the opposite side of the upper substrate 111 with the thermoelectric semiconductor 33 interposed therebetween, and with the upper substrate 111. It is also used as a substrate that sandwiches the thermoelectric semiconductor 33 between them).
  • wiring for inputting and outputting a current to the Pelche element 130 is provided.
  • This wiring is connected to the second electrode 32.
  • This wiring is formed at the same time as, for example, the second electrode 32 in the same process.
  • 22A to 22D are cross-sectional views showing a method of manufacturing the semiconductor device 200 according to the second embodiment of the present disclosure.
  • the manufacturing apparatus has a second electrode 32 on the upper surface 51b side of the bottom portion 51 of the package body 50, and wiring (not shown) for inputting and outputting a current to the Pelche element 130.
  • the manufacturing apparatus mounts the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 on the second electrode 32.
  • the manufacturing apparatus mounts the upper substrate 111 on the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35.
  • the first electrode 12 provided on the lower surface 111a side of the upper substrate 111 is joined to the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35, respectively.
  • the manufacturing apparatus prepares the color filter layer 15, the microlens layer 16, and the semiconductor substrate 11 on which the bonding pad P1 is formed on the upper surface 11b side. Then, the manufacturing apparatus attaches the lower surface 11a side of the semiconductor substrate 11 to the upper surface 111b side of the upper substrate 111 via the die bond material 124. Next, the manufacturing apparatus connects the bonding pad P1 of the sensor element 10 and the bonding pad (not shown) provided on the upper surface 51b side of the bottom portion 51 with a wire 23.
  • the manufacturing apparatus attaches the lid 60 to the wall portion 52 of the package body 50. As a result, the space 53 between the lid 60 and the package body 50 is airtightly sealed. Through the above steps, the semiconductor device 200 shown in FIG. 21 is completed.
  • the semiconductor device 200 includes a semiconductor substrate 11 and a Perche element 130 arranged to face the semiconductor substrate 11.
  • the perche element 130 has an upper substrate 111 and a thermoelectric semiconductor 33 arranged between the bottom 51 of the package body 50 and the upper substrate 111.
  • the upper substrate 111 has a first electrode 12 provided on the lower surface 111a side facing the bottom 51 of the package body 50.
  • the bottom portion 51 of the package main body 50 has a second electrode 32 provided on the upper surface 111b side facing the upper substrate 111.
  • the first electrode 12 and the second electrode 32 are each connected to the thermoelectric semiconductor 33.
  • the package main body is used as a lower substrate of the Pelche element 130 (a substrate arranged on the opposite side of the upper substrate 111 with the thermoelectric semiconductor interposed therebetween and sandwiching the thermoelectric semiconductor with the upper substrate 111).
  • the bottom 51 of 50 can also be used.
  • the perche element 130 can be integrated with the bottom portion 51, and the number of parts of the semiconductor device 200 can be reduced. As a result, the thickness of the semiconductor device 200 can be reduced (reduced in height), and the semiconductor device 200 can be miniaturized.
  • the Perche element 130 can improve the cooling performance of the semiconductor substrate 11.
  • the input and output of the current to the Pelche element 130 are performed not through the lead-out wiring dedicated to the Pelche element drawn out to the outside of the semiconductor substrate 11, but through the wiring provided at the bottom 51. Since the drawer wiring dedicated to the Pelche element is not required, the space can be further reduced. As a result, the semiconductor device 200 can be further miniaturized.
  • the lower substrate of the Pelche element 30, the drawer wiring dedicated to the Pelche element, and the adhesive for joining the lower substrate and the bottom are not required, and the number of parts can be reduced. As a result, the cost of the semiconductor device 200 can be reduced.
  • the warp of the semiconductor substrate 11 can be suppressed. That is, since a general resin has a coefficient of linear expansion larger than that of an adhesive base material or a device, it expands and contracts or its elastic modulus changes depending on the temperature. Therefore, it tends to cause the semiconductor substrate 11 to warp. However, in the semiconductor device 200, since there is no resin for adhesion between the thermoelectric semiconductor 33 and the bottom portion 51, the warp of the semiconductor substrate 11 can be suppressed.
  • FIG. 23 is a cross-sectional view showing the configuration of the semiconductor device 200A according to the first modification of the second embodiment of the present disclosure.
  • the package body 50 included in the semiconductor device 200A has a bottom portion 51 to which the lower substrate 31 of the Pelche element 30 is attached via the die bond material 24, and a wall portion 52A arranged around the bottom portion 51.
  • the bottom portion 51 and the wall portion 52A are formed separately, and are made of, for example, different materials from each other.
  • the bottom 51 is made of ceramic, while the wall 52A is made of resin or metal.
  • the bottom portion 51 and the wall portion 52A are joined to each other via, for example, an adhesive (not shown).
  • the semiconductor device 200A has the same effect as the semiconductor device 200. Further, as will be described in the manufacturing method described later, the perche element 30A and the sensor element 10 can be attached to the upper surface 51b side of the bottom portion 51 before the wall portion 52A is attached around the bottom portion 51. When the sensor element 10 is attached, there is no wall portion 52A on the upper surface 51b side of the bottom portion 51, and the upper surface 51b of the bottom portion 51 is flat, so that the perche element 30A and the sensor element 10 can be easily attached. Therefore, the semiconductor device 200A may be able to improve the productivity as compared with the semiconductor device 200.
  • 24A to 24D are cross-sectional views showing the manufacturing method of the semiconductor device 200A according to the first modification of the second embodiment of the present disclosure in the order of processes.
  • the manufacturing apparatus forms a second electrode 32 and a wiring (not shown) for inputting and outputting a current to the Pelche element 130 on the upper surface 51b side of the bottom portion 51.
  • the manufacturing apparatus mounts the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35 on the second electrode 32.
  • the manufacturing apparatus mounts the upper substrate 111 on the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35.
  • the first electrode 12 provided on the lower surface 111a side of the upper substrate 111 is joined to the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35, respectively.
  • the manufacturing apparatus prepares the semiconductor substrate 11 in which the color filter layer 15 and the microlens layer 16 are formed on the upper surface 11b side. Then, the manufacturing apparatus attaches the lower surface 11a side of the semiconductor substrate 11 to the upper surface 111b side of the upper substrate 111 via the die bonding material 124. Next, the manufacturing apparatus connects the bonding pad P1 of the sensor element 10 and the bonding pad (not shown) provided on the upper surface 51b side of the bottom portion 51 with a wire 23.
  • the manufacturing apparatus attaches the wall portion 52A to the upper surface 51b side of the bottom portion 51 via an adhesive or the like.
  • the wire bonding step may be performed after the wall portion 52A mounting step is performed.
  • the manufacturing apparatus attaches the lid 60 to the wall portion 52A of the package main body 50, and airtightly seals the space 53 between the lid 60 and the package main body 50.
  • FIG. 25 is a cross-sectional view showing the configuration of the semiconductor device 200B according to the second modification of the second embodiment of the present disclosure.
  • the package main body 50 has a bottom portion 51A (an example of the “wiring board” of the present disclosure) and a wall portion 52A arranged around the bottom portion 51A.
  • the bottom portion 51A is a wiring board made of a material other than ceramic, for example, an organic substrate made of an organic material, a glass substrate, a mold substrate made of a mold resin, and an LCP made of an LCP (liquid crystal polymer).
  • the semiconductor device 200B has the same effect as the semiconductor device 200A.
  • the semiconductor substrate on which the sensor element or the IC element is formed may be used as the upper substrate of the Pelche element, and the wiring board may be used as the lower substrate of the Pelche element. That is, the upper and lower substrates of the Pelche element may be shared with other substrates other than the Pelche element.
  • FIG. 26 is a cross-sectional view showing a configuration example of the semiconductor device 300 according to the third embodiment of the present disclosure.
  • the semiconductor device 300 shown in FIG. 26 is, for example, a sensor device, and includes a sensor element 10, a Pelche element 230, and a package 70.
  • the sensor element 10 is, for example, a CMOS image sensor or a CCD image sensor.
  • the Perche element 230 has a thermoelectric semiconductor 33 arranged between the semiconductor substrate 11 and the bottom portion 51 of the package body 50 (an example of the "wiring substrate” of the present disclosure).
  • the first electrode 12 is provided on the lower surface 11a side of the semiconductor substrate 11.
  • a second electrode 32 is provided on the upper surface 51b side of the bottom portion 51 of the package body 50.
  • the first electrode 12 and the second electrode 32 are connected to the thermoelectric semiconductor 33, respectively.
  • the semiconductor substrate 11 can also be used as the upper substrate of the Pelche element 230, and the bottom portion 51 of the package body 50 can also be used as the lower substrate of the Pelche element 230.
  • the Perche element 230 can be integrated with the semiconductor substrate 11 and the bottom 51, and the number of parts of the semiconductor device 300 can be reduced. As a result, the thickness of the semiconductor device 300 can be reduced (reduced in height), and the semiconductor device 300 can be miniaturized.
  • the heat exhaust efficiency from the semiconductor substrate 11 to the bottom portion 51 is improved. Since there is no substrate (upper substrate) for supporting the thermoelectric semiconductor 33 between the semiconductor substrate 11 and the Perche element 30, heat is efficiently exhausted from the semiconductor substrate 11 to the Perche element 230. Further, since there is no substrate (lower substrate) for supporting the thermoelectric semiconductor 33 between the Perche element 130 and the bottom portion 51, heat is efficiently exhausted from the Perche element 230 to the bottom portion 51. As a result, the Perche element 230 can improve the cooling performance of the semiconductor substrate 11.
  • the semiconductor device 300 is downsized by eliminating the need for the lead wiring dedicated to the Pelche element, the cost is reduced by reducing the number of parts, and the warp of the semiconductor substrate 11 is improved by improving the heat exhaust property. It has various effects such as suppression of.
  • FIG. 27 is a cross-sectional view showing the configuration of the semiconductor device 300A according to the modified example of the third embodiment of the present disclosure.
  • the semiconductor device 300A is arranged between the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35, and is electrically separated from the P-type thermoelectric semiconductor 34 and the N-type thermoelectric semiconductor 35, respectively. It has a body 80.
  • the conductor 80 is a connection terminal for connecting the electrode 18 provided on the lower surface side of the semiconductor substrate 11 and the electrode 58 provided on the bottom 51 of the package body 50.
  • the electrode 18 is provided at a position away from the first electrode 12, and is electrically separated from the first electrode 12.
  • the electrode 58 is provided at a position away from the second electrode 32, and is electrically separated from the second electrode 32.
  • the conductor 80 connects the semiconductor substrate 11 and the bottom portion 51 of the package body 50 via the electrodes 18 and 58.
  • the conductor 80 is used as a signal line or a power supply line between the semiconductor substrate 11 and the bottom portion 51.
  • the conductor 80 does not bypass the Pelche element 230 and connects between the semiconductor substrate 11 and the bottom 51. Since the semiconductor device 300A can shorten the wiring length between the semiconductor substrate 11 and the bottom portion 51, it is possible to reduce the impedance.
  • an insulating resin (not shown) may be filled between the semiconductor substrate 11 and the bottom portion 51. Since the conductor 80 is supported from the horizontal direction (direction parallel to the XY plane) by the resin between the semiconductor substrate 11 and the bottom portion 51, the bonding strength of the conductor 80 to the semiconductor substrate 11 and the bottom portion 51 is improved. To do.
  • the present disclosure may also have the following structure.
  • the perche element is 1st board and It has a thermoelectric semiconductor arranged between the first substrate and the semiconductor substrate, and has.
  • the semiconductor substrate has a first electrode provided on the surface side facing the first substrate.
  • the first substrate has a second electrode provided on the surface side facing the semiconductor substrate.
  • (2) Semiconductor substrate and The wiring board facing the semiconductor board and A perche element arranged between the semiconductor substrate and the wiring substrate is provided.
  • the perche element is With the second board It has a thermoelectric semiconductor arranged between the wiring board and the second board.
  • the second substrate has a first electrode provided on the surface side facing the wiring board.
  • the wiring board has a second electrode provided on the surface side facing the second board.
  • (3) Semiconductor substrate and The wiring board facing the semiconductor board and A perche element arranged between the semiconductor substrate and the wiring substrate is provided.
  • the perche element is It has a thermoelectric semiconductor arranged between the semiconductor substrate and the wiring board, and has The semiconductor substrate has a first electrode provided on the surface side facing the wiring board.
  • the wiring board has a second electrode provided on the surface side facing the semiconductor board.
  • a semiconductor device in which the first electrode and the second electrode are each connected to a thermoelectric semiconductor.
  • a first through electrode that penetrates the semiconductor substrate in the thickness direction is further provided.
  • the first through electrode is connected to the first electrode.
  • a package for accommodating the semiconductor substrate and the Pelche element and airtightly sealing the semiconductor substrate is further provided.
  • the thermoelectric semiconductor is With multiple first thermoelectric semiconductors, It has a plurality of second thermoelectric semiconductors having a conductive type different from that of the first thermoelectric semiconductor.
  • thermoelectric semiconductor and the second thermoelectric semiconductor are alternately connected in series via the first electrode and the second electrode.
  • the semiconductor device according to any one of (1) to (7) above. (9) The semiconductor device according to (8), further comprising a first thermoelectric semiconductor and a conductor arranged adjacent to each other at intervals from the second thermoelectric semiconductor. (10) The semiconductor device according to (8) or (9), further comprising an insulating resin filled between the first thermoelectric semiconductor and the second thermoelectric semiconductor.
  • the present disclosure may have the following structure.
  • (11) Semiconductor substrate and A perche element arranged on one surface side of the semiconductor substrate is provided.
  • the perche element is With thermoelectric semiconductors It has a first substrate arranged on the opposite side of the semiconductor substrate with the thermoelectric semiconductor interposed therebetween.
  • (12) Semiconductor substrate and The wiring board facing the semiconductor board and A perche element arranged between the semiconductor substrate and the wiring substrate is provided.
  • the perche element is With thermoelectric semiconductors It has a second substrate arranged on the opposite side of the wiring board with the thermoelectric semiconductor interposed therebetween.
  • thermoelectric semiconductor A semiconductor device in which the wiring board is also used as the first board that sandwiches and supports the thermoelectric semiconductor with the second board.
  • (13) Semiconductor substrate and The wiring board facing the semiconductor board and A perche element arranged between the semiconductor substrate and the wiring substrate is provided.
  • the perche element is Has a thermoelectric semiconductor

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Abstract

小型化が可能な、ペルチェ素子を備える半導体装置を提供する。半導体装置は、半導体基板と、半導体基板と向かい合って配置されるペルチェ素子と、を備える。ペルチェ素子は、第１基板と、第１基板と半導体基板との間に配置される熱電半導体と、を有する。半導体基板は、第１基板と向かい合う面側に設けられた第１電極を有する。第１基板は、半導体基板と向かい合う面側に設けられた第２電極を有する。第１電極と第２電極はそれぞれ熱電半導体に接続される。

Description

半導体装置
　本開示は、半導体装置に関する。
　固体撮像素子を冷却する手段として、ペルチェ素子を内蔵した気密封止パッケージが知られている（例えば、特許文献１参照）。特許文献１に開示された気密封止パッケージでは、固体撮像素子とベース表面の突出部との間に、ペルチェ素子が配置されている。
特開２００３－２５８２２１号公報
　特許文献１に開示された気密封止パッケージのように、固体撮像素子の一方の面側にペルチェ素子が配置された半導体装置は、ペルチェ素子が配置されない半導体装置と比べて、厚さ方向の寸法が増大する。ペルチェ素子を備える半導体装置において、厚さ方向の寸法の低減（以下、小型化という）が望まれている。
　本開示はこのような事情に鑑みてなされたもので、小型化が可能な、ペルチェ素子を備える半導体装置を提供することを目的とする。
　本開示の一態様は、半導体基板と、前記半導体基板と向かい合って配置されるペルチェ素子と、を備え、前記ペルチェ素子は、第１基板と、前記第１基板と前記半導体基板との間に配置される熱電半導体と、を有し、前記半導体基板は、前記第１基板と向かい合う面側に設けられた第１電極を有し、前記第１基板は、前記半導体基板と向かい合う面側に設けられた第２電極を有し、前記第１電極と前記第２電極はそれぞれ前記熱電半導体に接続される、半導体装置である。
　これによれば、ペルチェ素子の第２基板（熱電半導体を挟んで第１基板の反対側に配置される基板であり、第１基板との間で熱電半導体を挟持する基板）として、半導体基板を兼用することができる。ペルチェ素子を半導体基板と一体化することができ、半導体装置の部品点数を減らすことができる。これにより、半導体装置の厚みを低減する（低背化する）ことができ、半導体装置の小型化が可能である。また、半導体基板とペルチェ素子とが一体化することによって、半導体基板からペルチェ素子への排熱効率が向上する。これにより、ペルチェ素子は、半導体基板に対する冷却性能を高めることができる。
　本開示の別の態様は、半導体基板と、前記半導体基板と向かい合う配線基板と、前記半導体基板と前記配線基板との間に配置されるペルチェ素子と、を備え、前記ペルチェ素子は、第２基板と、前記配線基板と前記第２基板との間に配置される熱電半導体と、を有し、前記第２基板は、前記配線基板と向かい合う面側に設けられた第１電極を有し、前記配線基板は、前記第２基板と向かい合う面側に設けられた第２電極を有し、前記第１電極と前記第２電極はそれぞれ前記熱電半導体に接続される、半導体装置である。
　これによれば、ペルチェ素子の第１基板（熱電半導体を挟んで第２基板の反対側に配置される基板であり、第２基板との間で熱電半導体を挟持する基板）として、配線基板を兼用することができる。ペルチェ素子を配線基板と一体化することができ、半導体装置の部品点数を減らすことができる。これにより、半導体装置の厚みを低減する（低背化する）ことができ、小型化が可能である。また、ペルチェ素子と配線基板とが一体化することによって、ペルチェ素子から配線基板への排熱効率が向上する。これにより、ペルチェ素子は、半導体基板に対する冷却性能を高めることができる。
　本開示のさらに別の態様は、半導体基板と、前記半導体基板と向かい合う配線基板と、前記半導体基板と配線基板との間に配置されるペルチェ素子と、を備え、前記ペルチェ素子は、前記半導体基板と前記配線基板との間に配置される熱電半導体を有し、前記半導体基板は、前記配線基板と向かい合う面側に設けられた第１電極を有し、前記配線基板は、前記半導体基板と向かい合う面側に設けられた第２電極を有し、前記第１電極と前記第２電極はそれぞれ熱電半導体に接続される、半導体装置である。
　これによれば、ペルチェ素子の第１基板として配線基板を兼用し、ペルチェ素子の第２基板として半導体基板を兼用することができる。半導体基板と、ペルチェ素子と、配線基板とを一体化することができ、半導体装置の部品点数を減らすことができる。これにより、半導体装置の厚みを低減する（低背化する）ことができ、小型化が可能である。また、半導体基板とペルチェ素子とが配線基板とが一体化することによって、半導体基板から配線基板への排熱効率が向上する。これにより、ペルチェ素子は、半導体基板に対する冷却性能を高めることができる。
図１は、本開示の実施形態１に係る半導体装置の構成例を示す平面図である。 図２は、本開示の実施形態１に係る半導体装置の構成例を示す断面図である。 図３は、本開示の実施形態１に係るペルチェ素子の構成例を示す断面図である。 図４Ａは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図４Ｂは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図４Ｃは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図４Ｄは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図４Ｅは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図５は、本開示の実施形態１の変形例１に係る半導体装置の構成を示す断面図である。 図６Ａは、本開示の実施形態１の変形例１に係る半導体装置の製造方法を工程順に示す断面図である。 図６Ｂは、本開示の実施形態１の変形例１に係る半導体装置の製造方法を工程順に示す断面図である。 図６Ｃは、本開示の実施形態１の変形例１に係る半導体装置の製造方法を工程順に示す断面図である。 図６Ｄは、本開示の実施形態１の変形例１に係る半導体装置の製造方法を工程順に示す断面図である。 図６Ｅは、本開示の実施形態１の変形例１に係る半導体装置の製造方法を工程順に示す断面図である。 図７は、本開示の実施形態１の変形例２に係る半導体装置の構成を示す断面図である。 図８Ａは、本開示の実施形態１の変形例２に係る半導体装置の製造方法を工程順に示す断面図である。 図８Ｂは、本開示の実施形態１の変形例２に係る半導体装置の製造方法を工程順に示す断面図である。 図８Ｃは、本開示の実施形態１の変形例２に係る半導体装置の製造方法を工程順に示す断面図である。 図８Ｄは、本開示の実施形態１の変形例２に係る半導体装置の製造方法を工程順に示す断面図である。 図９は、本開示の実施形態１の変形例３に係る半導体装置の構成を示す断面図である。 図１０Ａは、本開示の実施形態１の変形例３に係る半導体装置の製造方法を工程順に示す断面図である。 図１０Ｂは、本開示の実施形態１の変形例３に係る半導体装置の製造方法を工程順に示す断面図である。 図１０Ｃは、本開示の実施形態１の変形例３に係る半導体装置の製造方法を工程順に示す断面図である。 図１０Ｄは、本開示の実施形態１の変形例３に係る半導体装置の製造方法を工程順に示す断面図である。 図１１は、本開示の実施形態１の変形例４に係る半導体装置の構成を示す断面図である。 図１２Ａは、本開示の実施形態１の変形例４に係る半導体装置の製造方法を工程順に示す断面図である。 図１２Ｂは、本開示の実施形態１の変形例４に係る半導体装置の製造方法を工程順に示す断面図である。 図１２Ｃは、本開示の実施形態１の変形例４に係る半導体装置の製造方法を工程順に示す断面図である。 図１２Ｄは、本開示の実施形態１の変形例４に係る半導体装置の製造方法を工程順に示す断面図である。 図１２Ｅは、本開示の実施形態１の変形例４に係る半導体装置の製造方法を工程順に示す断面図である。 図１２Ｆは、本開示の実施形態１の変形例４に係る半導体装置の製造方法を工程順に示す断面図である。 図１３は、本開示の実施形態１の変形例５に係る半導体装置の構成を示す断面図である。 図１４は、本開示の実施形態１の変形例５に係る導電体の配置を示す平面図である。 図１５は、本開示の実施形態１の変形例６に係る半導体装置の構成を示す断面図である。 図１６は、本開示の実施形態１の変形例７に係る半導体装置の構成を示す断面図である。 図１７は、本開示の実施形態１の変形例８に係る半導体装置の構成を示す断面図である。 図１８は、本開示の実施形態１の変形例９に係る半導体装置の構成を示す断面図である。 図１９は、本開示の実施形態１の変形例１０に係る半導体装置の構成を示す断面図である。 図２０は、本開示の実施形態１の変形例１１に係る半導体装置の構成を示す断面図である。 図２１は、本開示の実施形態２に係る半導体装置の構成例を示す断面図である。 図２２Ａは、本開示の実施形態２に係る半導体装置の製造方法を示す断面図である。 図２２Ｂは、本開示の実施形態２に係る半導体装置の製造方法を示す断面図である。 図２２Ｃは、本開示の実施形態２に係る半導体装置の製造方法を示す断面図である。 図２２Ｄは、本開示の実施形態２に係る半導体装置の製造方法を示す断面図である。 図２３は、本開示の実施形態２の変形例１に係る半導体装置の構成を示す断面図である。 図２４Ａは、本開示の実施形態２の変形例１に係る半導体装置の製造方法を工程順に示す断面図である。 図２４Ｂは、本開示の実施形態２の変形例１に係る半導体装置の製造方法を工程順に示す断面図である。 図２４Ｃは、本開示の実施形態２の変形例１に係る半導体装置の製造方法を工程順に示す断面図である。 図２４Ｄは、本開示の実施形態２の変形例１に係る半導体装置の製造方法を工程順に示す断面図である。 図２５は、本開示の実施形態２の変形例２に係る半導体装置の構成を示す断面図である。 図２６は、本開示の実施形態３に係る半導体装置の構成例を示す断面図である。 図２７は、本開示の実施形態３の変形例に係る半導体装置の構成を示す断面図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｚ軸方向は、後述する半導体基板１１の厚さ方向であり、半導体基板１１の下面１１ａの法線方向である。Ｘ軸方向及びＹ軸方向は、Ｚ軸方向と直交する方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。また、以下の説明において、「平面視」とは、Ｚ軸方向から見ることを意味する。
＜実施形態１＞
（構成）
　図１は、本開示の実施形態１に係る半導体装置１００の構成例を示す平面図である。図２は、本開示の実施形態１に係る半導体装置１００の構成例を示す断面図である。図２は、図１をＸ１－Ｘ’１線で切断した断面を示している。図１及び図２に示す半導体装置１００は、例えばセンサ装置であり、センサ素子１０と、ペルチェ素子３０と、を備える。
　センサ素子１０は、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ又はＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）イメージセンサである。センサ素子１０を、センサチップと呼んでもよい。センサ素子１０は、半導体基板１１と、半導体基板１１の下面１１ａ側に設けられた第１電極１２と、半導体基板１１の上面１１ｂ側に設けられた外部接続端子１４と、半導体基板１１の内部に多層に設けられた複数の配線１３と、半導体基板１１の上面１１ｂ上に設けられたカラーフィルタ層１５と、カラーフィルタ層１５上に設けられたマイクロレンズ層１６と、を備える。半導体基板１１は、例えばシリコン基板である。第１電極１２は、例えば銅（Ｃｕ）又は、Ｃｕを主成分とするＣｕ合金で構成されている。
　センサ素子１０は、カラーフィルタ層１５及びマイクロレンズ層１６が配置された画素領域ＡＲ１において、光電変換により光を検出する。センサ素子１０が検出する光は、可視光に限定されず、例えば赤外線又は紫外線であってもよい。
　外部接続端子１４は、画素領域ＡＲ１の外側に設けられている。外部接続端子１４は、例えばボンディングパッドであり、金線等のワイヤーが接続される。外部接続端子１４は、半導体基板の内部に設けられた配線１３を介して、ペルチェ素子３０に接続されている。例えば、センサ素子１０は、一対の外部接続端子１４を有する。一対の外部接続端子１４のうち、一方の外部接続端子１４はペルチェ素子３０に正電位を印加する正極側端子として用いられ、他方の外部接続端子１４はペルチェ素子３０に接地電位又は負電位を印加する負極側端子として用いられる。一対の外部接続端子１４間に電圧が印加されると、一方の外部接続端子１４から、ペルチェ素子３０の後述する熱電半導体３３を通って、他方の外部接続端子１４へ電流が流れる。
　ペルチェ素子３０は、下側基板３１（本開示の「第１基板」の一例）と、下側基板３１と半導体基板１１との間に配置される熱電半導体３３と、を有する。下側基板３１は、例えばセラミック基板である。下側基板３１は、半導体基板１１と向かい合う上面３１ｂ側に設けられた第２電極３２を有する。熱電半導体３３が配置される領域ＡＲ２は、画素領域ＡＲ１と平面視で重なる。例えば、熱電半導体３３が配置される領域ＡＲ２は、画素領域ＡＲ１とその周辺領域ＡＲ３と平面視で重なる。第２電極３２は、例えばＣｕ又はＣｕ合金で構成されている。
　半導体装置１００では、半導体基板１１の第１電極１２と、下側基板３１の第２電極３２とが、それぞれ熱電半導体３３に接続されている。半導体基板１１は、半導体装置１００の基板として用いられるだけでなく、ペルチェ素子３０の上側基板（熱電半導体３３を挟んで下側基板３１の反対側に配置される基板であり、下側基板３１との間で熱電半導体３３を挟持する基板）としても用いられている。
　図３は、本開示の実施形態１に係るペルチェ素子３０の構成例を示す断面図である。図３に示すように、熱電半導体３３は、複数のＰ型熱電半導体３４と、複数のＮ型熱電半導体３５と、を有する。Ｐ型熱電半導体３４及びＮ型熱電半導体３５は、半導体基板１１と下側基板３１との間にそれぞれ配置されている。Ｐ型熱電半導体３４及びＮ型熱電半導体３５は、一方向に間隔を置いて交互に並んで配置されている。
　半導体基板１１の第１電極１２は、Ｐ型熱電半導体３４の上端部とＮ型熱電半導体３５の上端部とに接続している。下側基板３１の第２電極３２は、Ｐ型熱電半導体３４の下端部とＮ型熱電半導体３５の下端部とに接続している。Ｐ型熱電半導体３４及びＮ型熱電半導体３５は、半導体基板１１の第１電極１２と下側基板３１の第２電極３２とを介して、交互に直列に接続されている。
　図３に示すように、ペルチェ素子３０では、Ｎ型熱電半導体３５の方から直流電流が流されると、半導体基板１１は熱Ｔ１を吸収し（吸熱し）、下側基板３１は熱Ｔ２を放出する（放熱する）。ペルチェ素子３０は、センサ素子１０で生じた熱を、下側基板３１を介して、半導体装置１００の外部へ逃がすことができる。
　次に、図１及び図２に示した半導体装置１００の製造方法について説明する。なお、半導体装置１００の製造には、第１電極１２を形成する装置、熱電半導体３３を取り付ける装置、ワイヤーボンディング装置など、種々の装置を使用する。本開示の実施形態では、これらの装置を製造装置と総称する。また、製造装置が行う作業の少なくとも一部は、作業員が行ってもよい。
（製造方法）
　図４Ａから図４Ｅは、本開示の実施形態１に係る半導体装置１００の製造方法を示す断面図である。図４Ａに示すように、製造装置は、センサウェハ１０’を製造する。センサウェハ１０’は、センサ素子１０が多面付けで形成された、ダイシング前の基板である。なお、図４Ａの工程において、第１電極１２（図２参照）は未形成である。第１電極１２は、後述の図４Ｃの工程で形成される。
　次に、図４Ｂに示すように、製造装置は、半導体基板１１の上面１１ｂ側に支持基板２１を貼り合わせる。支持基板２１によって、カラーフィルタ層１５及びマイクロレンズ層１６を含む半導体基板１１の上面１１ｂ側は保護される。
　次に、図４Ｃに示すように、製造装置は、半導体基板１１の下面１１ａ側が上方を向くように半導体基板１１を上下反転させ、半導体基板１１の下面１１ａ側に第１電極１２を形成する。例えば、製造装置は、蒸着法、スパッタ法又はＣＶＤ法を用いて、半導体基板１１の下面１１ａ側に銅（Ｃｕ）膜を形成する。次に、製造装置は、フォトリソグラフィを用いて、Ｃｕ膜上に所定形状のレジストパターンを形成する。次に、製造装置は、レジストパターンをマスクに用いて、Ｃｕ膜をエッチングする。これにより、製造装置は、Ｃｕ膜から第１電極１２を形成する。あるいは、製造装置は、リフトオフ法を用いて、Ｃｕ膜から第１電極１２を形成してもよい。製造装置は、任意の方法で、第１電極１２を形成してよい。
　次に、図４Ｄに示すように、製造装置は、第１電極１２上にＰ型熱電半導体３４とＮ型熱電半導体３５とを取り付ける。例えば、製造装置は、Ｐ型熱電半導体３４とＮ型熱電半導体３５とが予め貼付されたシートを半導体基板１１の下面１１ａ側に押し当て、第１電極１２にＰ型熱電半導体３４とＮ型熱電半導体３５とをそれぞれ接合させ、その後、シートのみを除去することによって、第１電極１２上にＰ型熱電半導体３４とＮ型熱電半導体３５とを取り付ける。また、これ以外の方法で、製造装置は、第１電極１２上にＰ型熱電半導体３４とＮ型熱電半導体３５とを取り付けてもよい。例えば、Ｐ型熱電半導体３４とＮ型熱電半導体３５とを第１電極１２上に１個ずつ取り付けてもよい。
　次に、図４Ｅに示すように、製造装置は、下側基板３１の上面３１ｂ側を下方に向け、下側基板３１の第２電極３２をＰ型熱電半導体３４とＮ型熱電半導体３５とにそれぞれ接合する。次に、製造装置は、センサウェハ１０’と下側基板３１とをダイシングして、半導体装置１００を個片化する。その後、製造装置は、半導体基板１１の上面１１ｂ側から支持基板２１を脱離させる。以上の工程を経て、図１及び図２に示した半導体装置１００が完成する。
　以上説明したように、本開示の実施形態１に係る半導体装置１００は、半導体基板１１と、半導体基板１１と向かい合って配置されるペルチェ素子３０と、を備える。ペルチェ素子３０は、下側基板３１と、下側基板３１と半導体基板１１との間に配置される熱電半導体３３と、を有する。半導体基板１１は、下側基板３１と向かい合う下面１１ａ側に設けられた第１電極１２を有する。下側基板３１は、半導体基板１１と向かい合う上面３１ｂ側に設けられた第２電極３２を有する。第１電極１２と第２電極３２はそれぞれ熱電半導体３３に接続されている。例えば、熱電半導体３３は、複数のＰ型熱電半導体３４と、複数のＮ型熱電半導体３５と、を有する。Ｐ型熱電半導体３４とＮ型熱電半導体３５は、第１電極１２及び第２電極３２を介して、交互に直列に接続されている。
　これによれば、ペルチェ素子３０の上側基板（熱電半導体３３を挟んで下側基板３１の反対側に配置される基板であり、下側基板３１との間で熱電半導体３３を挟持する基板）として、半導体基板１１を兼用することができる。ペルチェ素子３０を半導体基板１１と一体化することができ、半導体装置１００の部品点数を減らすことができる。これにより、半導体装置１００の厚みを低減する（低背化する）ことができ、半導体装置１００の小型化が可能である。
　また、半導体基板１１とペルチェ素子３０とが一体化することによって、半導体基板１１からペルチェ素子３０への排熱効率が向上する。半導体基板１１とペルチェ素子３０との間には、熱電半導体３３を支持するための基板（上側基板）がないため、半導体基板１１からペルチェ素子３０への排熱は効率よく行われる。これにより、ペルチェ素子３０は、半導体基板１１に対する冷却性能を高めることができる。
　また、ペルチェ素子３０への電流の入力及び出力は、半導体基板１１の外側へ引き出されるペルチェ素子専用の引出し配線ではなく、外部接続端子１４に接続される金線等の配線を介して行われる。ペルチェ素子専用の引出し配線が不要となるため、さらにスペースを削減することができる。これにより、半導体装置１００のさらなる小型化が可能である。
　また、ペルチェ素子３０の上側基板や、ペルチェ素子専用の引出し配線、上側基板と半導体基板とを接合する接着剤が不要となり、部品点数を減らすことができる。これにより、半導体装置１００の低コスト化を図ることができる。
　また、半導体基板１１と熱電半導体３３との間に接着用の樹脂や上側基板がないため、半導体基板１１の反りを抑制することができる。すなわち、一般的な樹脂は、接着基材、デバイスよりも線膨張係数が大きいため、温度により伸縮したり弾性率が変化したりする。このため、半導体基板１１の反りの原因となり易い。しかしながら、半導体装置１００では、半導体基板１１と熱電半導体３３との間に接着用の樹脂がないため、半導体基板１１の反りを抑制することができる。
（変形例１）
　図５は、本開示の実施形態１の変形例１に係る半導体装置１００Ａの構成を示す断面図である。図５に示すように、半導体装置１００Ａの半導体基板１１には、半導体基板１１を厚さ方向に貫く貫通電極２２（本開示の「第１貫通電極」の一例）が設けられていてもよい。貫通電極２２は、半導体基板１１の下面１１ａと上面１１ｂとの間を貫いている。貫通電極２２は、例えばＣｕ等の金属で構成されている。
　また、貫通電極２２は、ペルチェ素子３０に電位を印加する外部接続端子として用いられてもよい。例えば、センサ素子１０は、画素領域ＡＲ１（図１参照）の外側に位置する周辺領域ＡＲ３（図１参照）に設けられた一対の貫通電極２２を有する。貫通電極２２の上端部は、半導体基板１１の上面１１ｂ側に露出したボンディングパッドとして用いられる。ボンディングパッドには、金線等のワイヤーが接続される。貫通電極２２の下端部は、センサ素子１０の第１電極１２に接続している。このような構成であっても、半導体装置１００Ａは、上記の半導体装置１００と同様の効果を奏する。
　なお、図５に示す半導体装置１００Ａにおいても、貫通電極２２とは別に、図２に示したような外部接続端子１４が設けられていてもよい。また、図５には示さないが、半導体基板１１の内部に配線１３が設けられてもよい。
　次に、図５に示した半導体装置１００Ａの製造方法を説明する。図６Ａから図６Ｅは、本開示の実施形態１の変形例１に係る半導体装置１００Ａの製造方法を工程順に示す断面図である。図６Ａにおいて、半導体基板１１の上面１１ｂ側に支持基板２１を貼り合わせる工程までは、図４Ａ及び図４Ｂを参照しながら説明した製造方法と同じである。
　支持基板２１を貼り合わせた後、図６Ｂに示すように、製造装置は、半導体基板１１の下面１１ａ側が上方を向くように半導体基板１１を上下反転させる。そして、製造装置は、半導体基板１１の下面１１ａと上面１１ｂとの間を貫く貫通孔（ビア）Ｈ１を、半導体基板１１の下面１１ａ側から形成する。次に、製造装置は、貫通孔Ｈ１の内側に貫通電極２２を形成する。次に、図６Ｃに示すように、製造装置は、半導体基板１１の下面１１ａ側に第１電極１２を形成する。貫通電極２２の下端部（図６Ｃでは、上側の端部）は、第１電極１２で覆われる。
　これ以降の工程は、図４Ｄ及び図４Ｅを参照しながら説明した製造方法と同じである。図６Ｄに示すように、製造装置は、第１電極１２上にＰ型熱電半導体３４とＮ型熱電半導体３５とを取り付ける。次に、図６Ｅに示すように、製造装置は、下側基板３１の上面３１ｂ側を下方に向け、下側基板３１の第２電極３２にＰ型熱電半導体３４とＮ型熱電半導体３５とにそれぞれ接合する。次に、製造装置は、センサウェハ１０’と下側基板３１とをダイシングして、半導体装置１００Ａを個片化する。その後、製造装置は、半導体基板１１の上面１１ｂ側から支持基板２１を脱離させる。以上の工程を経て、図５に示した半導体装置１００Ａが完成する。
（変形例２）
　図７は、本開示の実施形態１の変形例２に係る半導体装置１００Ｂの構成を示す断面図である。図７に示すように、半導体装置１００Ｂは、パッケージ本体５０と、パッケージ本体５０の上面側に取り付けられたリッド６０とを備える。パッケージ本体５０とリッド６０とによって、センサ素子１０とペルチェ素子３０とを収容して気密に封止するパッケージ７０が構成されている。
　半導体装置１００Ｂにおいて、半導体基板１１の上面１１１ｂ側には、センサ素子１０に接続するボンディングパッドＰ１が設けられている。ボンディングパッドＰ１には、ワイヤー２３が接合されている。センサ素子１０は、ボンディングパッドＰ１及びワイヤー２３を介して、電源や信号の入出力が可能となっている。
　下側基板１１の上面１１１ｂ側には、ペルチェ素子３０への電流の入力及び出力を行うためのボンディングパッドＰ２が設けられている。ボンディングパッドＰ２は、下側基板１１の上面１１１ｂ側に設けられた第２電極３２に接続している。また、ボンディングパッドＰ２には、ワイヤー１２３が接合されている。ワイヤー１２３及びボンディングパッドＰ２を介して、ペルチェ素子３０に電流が印加される。
　ボンディングパッドＰ１、Ｐ２は、例えばアルミニウム（Ａｌ）若しくはＡｌを主成分とするＡｌ合金、又は、銅（Ｃｕ）若しくはＣｕを主成分とするＣｕ合金で構成されている。ワイヤー３２、１３２は、例えば金線である。
　パッケージ本体５０は、ダイボンド材２４を介してペルチェ素子３０の下側基板３１が取り付けられる底部５１と、底部５１の周囲に配置された壁部５２とを有する。例えば、底部５１と壁部５２は一体に形成されている。底部５１と壁部５２とで囲まれた、パッケージ７０の内側の空間５３に、センサ素子１０とペルチェ素子３０とが配置されている。半導体装置１００Ｂにおいて、パッケージ本体５０は例えばセラミックで構成されている。
　リッド６０は、センサ素子１０が検出する光を透過する材料で構成されており、例えば透光性のガラス材、又は、透光性の樹脂で構成されている。リッド６０は、パッケージ本体５０の壁部に隙間なく接合される枠体（図示せず）を有してもよい。枠体は、例えばセラミック又は金属で構成されている。
　底部５１の上面５１ｂ側には、金線等のワイヤー２３、１２３の各一端がそれぞれ接続されるボンディングパッド（図示せず）が設けられている。ワイヤー２３が接続するボンディングパッドと、ワイヤー１２３が接続するボンディングパッドは、互いに離れており、互いに電気的に分離されている。また、底部５１の内部には、複数の配線（図示せず）が多層に設けられている。これらの配線は、底部の上面５１ｂ側に設けられたボンディングパッドと、底部５１の下面５１ａ側に設けられた複数の端子（図示せず）とに接続している。底部５１の下面５１ａ側に設けられた複数の端子は、下面５１ａの法線方向に突き出たピン状端子でもよいし、ボール状端子でもよい。センサ素子１０の貫通電極２２は、ワイヤー２３と、底部５１の上面５１ｂ側に設けられたボンディングパッドと、底部５１の内部に設けられた配線と、底部の下面５１ａ側に設けられた端子とを介して、パッケージ７０の外側へ引き出されている。
　半導体装置１００Ｂでは、パッケージ７０の内側の空間５３にセンサ素子１０とペルチェ素子３０とが配置され、気密に封止される。これにより、半導体装置１００Ｂは、センサ素子１０に異物が付着することを抑制することができ、異物が原因でセンサ素子１０の動作に影響が出る可能性を低減することができる。
　次に、図７に示した半導体装置１００Ｂの製造方法を説明する。図８Ａから図８Ｄは、本開示の実施形態１の変形例２に係る半導体装置１００Ｂの製造方法を工程順に示す断面図である。図８Ａにおいて、半導体基板１１の下面１１ａ側に熱電半導体３３を取り付け、ダイシングにより半導体装置１００Ａを個片化し、その後、支持基板２１を脱離させる工程までは、図６Ａから図６Ｅを参照しながら説明した製造方法と同じである。支持基板２１の脱離工程と前後して、図８Ｂに示すように、製造装置は、パッケージ本体５０の底部５１の上面５１ｂ側にダイボンド材２４を塗布する。
　次に、図８Ｃに示すように、製造装置は、底部５１の上面５１ｂ側にダイボンド材２４を介して下側基板３１を取り付ける。次に、製造装置は、センサ素子１０のボンディングパッドＰ１と、底部５１の上面５１ｂ側に設けられたボンディングパッド（図示せず）とをワイヤー２３で接続する。また、下側基板３１の上面３１ｂ側に設けられたボンディングパッドと、底部５１の上面５１ｂ側に設けられたボンディングパッド（図示せず）とをワイヤー１２３で接続する。次に、図８Ｄに示すように、製造装置は、リッド６０とパッケージ本体５０とを互いに位置合わせした状態で、例えばシーム溶接などの手段により、リッド６０をパッケージ本体５０の壁部５２に取り付ける。これにより、リッド６０とパッケージ本体５０との間の空間５３が気密に封止される。
　シーム溶接とは、抵抗溶接の１種であり、ローラー電極を用いて、加圧、通電しながら電極を回転させて、連続的に溶接する方法である。この工程は、シーム溶接装置に設けられたチャンバー内をドライエア、窒素又は真空などの雰囲気にすることで、パッケージ内部（すなわち、空間５３）の雰囲気もドライエア、窒素又は真空に保つことが可能となる。なお、本開示の実施形態において、リッド６０とパッケージ本体５０との接合はシーム溶接に限定されるものではない。リッド６０とパッケージ本体５０との接合は、例えば、接着剤を用いた接合であってもよい。以上の工程を経て、図７に示した半導体装置１００Ｂが完成する。
（変形例３）
　図９は、本開示の実施形態１の変形例３に係る半導体装置１００Ｃの構成を示す断面図である。図９に示す半導体装置１００Ｃにおいて、図７に示した半導体装置１００Ｂとの違いは、パッケージ本体５０の構造にある。半導体装置１００Ｃが有するパッケージ本体５０は、ダイボンド材２４を介してペルチェ素子３０の下側基板３１が取り付けられる底部５１と、底部５１の周囲に配置された壁部５２Ａとを有する。底部５１と壁部５２Ａは別々に形成されており、例えば互いに異なる材料で構成されている。一例を挙げると、底部５１はセラミックで構成されているのに対して、壁部５２Ａは樹脂又は金属で構成されている。底部５１と壁部５２Ａは、例えば、接着剤（図示せず）などを介して互いに接合されている。
　半導体装置１００Ｃは、半導体装置１００Ｂと同様の効果を奏する。また、後述の製造方法で説明するように、底部５１の周囲に壁部５２Ａを取り付ける前に、底部５１の上面５１ｂ側にペルチェ素子３０とセンサ素子１０とを取り付けたり、ワイヤーボンディングを行ったりすることができる。パッケージ本体５０に対するセンサ素子１０の取り付ける際に、底部５１の上面５１ｂ側には壁部５２Ａは無く、底部５１の上面５１ｂは平坦であるため、ペルチェ素子３０とセンサ素子１０の取り付けや、ワイヤーボンディングが容易である。このため、半導体装置１００Ｃは、半導体装置１００Ｂと比べて、生産性を向上できる可能性がある。
　次に、図９に示した半導体装置１００Ｃの製造方法を説明する。図１０Ａから図１０Ｄは、本開示の実施形態１の変形例３に係る半導体装置１００Ｃの製造方法を工程順に示す断面図である。図１０Ａにおいて、パッケージ本体５０Ａの底部５１の上面５１ｂ側にダイボンド材２４を塗布する工程までは、図８Ａ及び図８Ｂを参照しながら説明した製造方法と同じである。
　ダイボンド材２４を塗布した後、図１０Ｂに示すように、製造装置は、底部５１の上面５１ｂ側にダイボンド材２４を介して下側基板３１を取り付ける。次に、図１０Ｃに示すように、製造装置は、センサ素子１０のボンディングパッドＰ１と、底部５１の上面５１ｂ側に設けられたボンディングパッド（図示せず）とをワイヤー２３で接続する（第１のワイヤーボンディング工程）。また、製造装置は、下側基板３１のボンディングパッドＰ２と、底部５１の上面５１ｂ側に設けられたボンディングパッド（図示せず）とをワイヤー１２３で接続する（第２のワイヤーボンディング工程）。次に、製造装置は、底部５１の上面５１ｂ側に接着剤などを介して壁部５２Ａを取り付ける。なお、本開示の実施形態では、壁部５２Ａの取り付け工程を行った後で、第１のワイヤーボンディング工程や、第２のワイヤーボンディング工程を行ってもよい。
　次に、図１０Ｄに示すように、製造装置は、リッド６０をパッケージ本体５０の壁部５２Ａに取り付け、リッド６０とパッケージ本体５０との間の空間５３を気密に封止する。以上の工程を経て、図９に示した半導体装置１００Ｃが完成する。
（変形例４）
　図１１は、本開示の実施形態１の変形例４に係る半導体装置１００Ｄの構成を示す断面図である。図１１に示すように、半導体装置１００Ｄのパッケージ形式は、ウェハレベルチップサイズパッケージである。半導体装置１００Ｄにおいて、半導体基板１１と下側基板３１との間であって、熱電半導体３３が配置される領域ＡＲ２の外側には、絶縁性の第１スペーサ２５が設けられている。第１スペーサ２５は、熱電半導体３３が配置される領域ＡＲ２を平面視で隙間なく囲む絶縁性の枠体である。第１スペーサ２５は絶縁性の樹脂で構成されていてもよいし、セラミックで構成されていてもよい。第１スペーサ２５の上端は半導体基板１１の下面１１ａに接合され、第１スペーサ２５の下端は下側基板３１の上面３１ｂに接合されている。
　第１スペーサ２５の内部には、第１スペーサ２５をＺ軸方向（半導体装置１００の厚さ方向）に貫く貫通配線２６が設けられている。貫通配線２６は、例えばＣｕなどの金属で構成されている。貫通配線２６は、半導体基板１１の内部に設けられた配線１３と、下側基板３１の下面３１ａと上面３１ｂとの間を貫通する貫通電極３６とにそれぞれ接続されている。貫通電極３６は、例えばＣｕなどの金属で構成されている。
　下側基板３１において、半導体基板１１と向かい合う面の反対側である下面３１ａ側には、再配線層３７（本開示の「第２再配線層」の一例）が設けられている。再配線層３７は、例えば、多層に設けられた配線３８と、一の層の配線３８と他の層の配線３８との間を絶縁する絶縁層３９とを有する。配線３８は、例えばＣｕなどの金属で構成されている。絶縁層３９は、例えばソルダーレジストで構成されている。再配線層３７の最下面には、複数のバンプ電極４０が設けられている。バンプ電極４０は、配線３８に接続している。バンプ電極４０は、例えばはんだボールで構成されている。
　半導体基板１１の上面１１ｂとリッド６０との間であって、カラーフィルタ層１５及びマイクロレンズ層１６が配置される領域の外側には、第２スペーサ４５が設けられている。第２スペーサ４５は、カラーフィルタ層１５及びマイクロレンズ層１６が配置される領域を平面視で隙間なく囲む絶縁性の枠体である。例えば、第２スペーサ４５は、半導体基板１１を介して第１スペーサ２５とＺ軸方向で重なるように設けられている。第２スペーサ４５は絶縁性の樹脂で構成されていてもよいし、セラミックで構成されていてもよい。第２スペーサ４５の上端はリッド６０に接合され、第２スペーサ４５の下端は半導体基板１１の上面１１ｂに接合されている。
　半導体装置１００Ｄでは、半導体基板１１と下側基板３１との間の空間は、枠状の第１スペーサ２５で気密に封止されている。また、半導体基板１１とリッド６０との間の空間は、枠状の第２スペーサ４５で気密に封止されている。半導体基板１１と下側基板３１との間の電気的接続は、金線などのワイヤーでなく、第１スペーサ２５内の貫通配線２６を介して行われる。半導体装置１００Ｄは、ウェハレベルチップサイズパッケージであり、ワイヤーが不要であるため、さらなる薄型、小型化が可能である。
　なお、半導体基板１１とリッド６０との間であって、第２スペーサ４５で囲まれた空間は、中空であってよいし、透光性を有する樹脂（すなわち、透明樹脂）で充填されていてもよい。
　次に、図１１に示した半導体装置１００Ｄの製造方法を説明する。図１２Ａから図１２Ｆは、本開示の実施形態１の変形例４に係る半導体装置１００Ｄの製造方法を工程順に示す断面図である。図１２Ａにおいて、センサ素子１０が多面付けで形成されたセンサウェハ１０’を形成し、センサウェハ１０’に貫通電極２２を形成する工程までは、図６Ａ及び図６Ｂを参照しながら説明した製造方法と同じである。
　貫通電極２２の形成後、製造装置は、センサウェハ１０’の上面１１ｂ側に第２スペーサ４５を形成する。製造装置は、ウェハプロセスを用いて第２スペーサ４５を形成してもよいし、予め用意された第２スペーサ４５を、接着剤などを介して上面１１ｂ側に取り付けてもよい。次に、図１２Ｂに示すように、製造装置は、第２スペーサ４５上にリッド６０を取り付ける。これにより、半導体基板１１とリッド６０との間の空間は気密封止される。
　次に、図１２Ｃに示すように、製造装置は、リッド６０が下方を向くように半導体基板１１を上下反転させ、半導体基板１１の下面１１ａ側（図１２Ｃでは、上側）に第１電極１２を形成する。次に、製造装置は、半導体基板１１の下面１１ａ側に第１スペーサ２５を形成し、第１スペーサ２５の内部に位置する貫通配線２６と半導体基板１１の貫通電極２２とを接合する。
　次に、図１２Ｄに示すように、製造装置は、第１電極１２上にＰ型熱電半導体３４とＮ型熱電半導体３５とを取り付ける。次に、図１２Ｅに示すように、製造装置は、下側基板３１の上面３１ｂ側を下方に向け、下側基板３１の第２電極３２をＰ型熱電半導体３４とＮ型熱電半導体３５とにそれぞれ接合するとともに、下側基板３１の貫通電極３６を第１スペーサ２５の内部に位置する貫通配線２６に接合する。
　次に、図１２Ｆに示すように、製造装置は、下側基板３１の下面３１ａ側には再配線層３７を形成する。製造装置は、例えばセミアディティブ法又はサブトラクティブ法を用いて、再配線層３７を形成する。また、再配線層３７の形成に際し、製造装置は、下側基板３１の貫通電極３６に配線３８を接続させる。その後、製造装置は、再配線層３７の最下面（図１２Ｆでは、最上面）に複数のバンプ電極４０（図１１参照）を形成する。その後、センサウェハ１０’を下側基板３１と共にダイシングする。以上の工程を経て、図１１に示した半導体装置１００Ｅが完成する。
（変形例５）
　図１３は、本開示の実施形態１の変形例５に係る半導体装置１００Ｅの構成を示す断面図である。図１４は、本開示の実施形態１の変形例５に係る導電体８０の配置を示す平面図である。図１３及び図１４に示すように、半導体装置１００Ｅは、Ｐ型熱電半導体３４とＮ型熱電半導体３５との間に配置され、Ｐ型熱電半導体３４及びＮ型熱電半導体３５からそれぞれ電気的に分離された導電体８０を備える。導電体８０は、Ｐ型熱電半導体３４及びＮ型熱電半導体３５とそれぞれ間隔を置いて隣り合って配置されている。
　導電体８０は、半導体基板１１と再配線層３７とを接続する接続端子である。導電体８０は、下側基板３１の上面３１ｂと下面３１ａとの間を貫いている。導電体８０の下端は再配線層３７の配線３８に接続している。また、半導体基板１１の下面１１ａ側には、電極１８が設けられている。電極１８は、第１電極１２から離れた位置に設けられており、第１電極１２とは電気的に分離されている。導電体８０の上端は、電極１８に接続している。導電体８０は、電極１８を介して、半導体基板１１と再配線層３７とを接続している。
　半導体装置１００Ｅでは、半導体基板１１と再配線層３７との間の信号線や電源線として、導電体８０が用いられる。導電体８０は、ペルチェ素子３０を迂回せず、半導体基板１１と再配線層３７とを接続する。半導体装置１００Ｅは、半導体基板１１と再配線層３７との間の配線長を短くすることができるので、低インピーダンス化が可能である。
　なお、半導体装置１００Ｅにおいて、半導体基板１１と下側基板３１との間には、絶縁性の樹脂が充填されていてもよい。半導体基板１１と下側基板３１との間の樹脂によって、導電体８０は水平方向（Ｘ－Ｙ平面に平行な方向）から支持されるので、半導体基板１１及び下側基板３１に対する導電体８０の接合強度が向上する。
　また、半導体装置１００Ｇと同様に、半導体装置１００Ｅにおいても、半導体基板１１とリッド６０との間であって、第２スペーサ４５で囲まれた空間は、中空であってよいし、透明樹脂で充填されていてもよい。
（変形例６）
　上記の実施形態１とその変形例１から５では、半導体装置が、カラーフィルタ層１５及びマイクロレンズ層１６を備えるセンサ装置である場合を説明した。しかしながら、本開示の第１実施形態において、半導体装置はセンサ装置に限定されない。第１実施形態に係る半導体装置は、任意の機能を実行する集積回路（ＩＣ）又は大規模集積回路（ＬＳＩ）であってもよい。
　図１５は、本開示の実施形態１の変形例６に係る半導体装置１００Ｆの構成を示す断面図である。図１５に示す半導体装置１００Ｆは、ＩＣ又はＬＳＩであり、ＩＣ素子１０Ａと、ペルチェ素子３０と、を備える。ＩＣ素子１０Ａを、ＩＣチップと呼んでもよい。ＩＣ素子１０Ａは、半導体基板１１と、半導体基板１１の下面１１ａ側に設けられた第１電極１２と、半導体基板１１の上面１１ｂ側に設けられた外部接続端子１４と、半導体基板１１の内部に多層に設けられた複数の配線１３と、を備える。ペルチェ素子３０は、下側基板３１と、下側基板３１と半導体基板１１との間に配置される熱電半導体３３と、を有する。
　図１及び図２に示した半導体装置１００と同様に、半導体装置１００Ｆにおいても、半導体基板１１の第１電極１２と、下側基板３１の第２電極３２とが、それぞれ熱電半導体３３に接続されている。半導体基板１１は、半導体装置１００Ｆの基板として用いられるだけでなく、ペルチェ素子３０の上側基板としても用いられている。
　半導体装置１００Ｆにおいても、ペルチェ素子３０の上側基板として、半導体基板１１が兼用される。ペルチェ素子３０は半導体基板１１と一体となり、部品点数を減らすことができる。これにより、半導体装置１００Ｆは、厚みを低減することができ、小型化が可能である。
（変形例７）
　図１６は、本開示の実施形態１の変形例７に係る半導体装置１００Ｇの構成を示す断面図である。図１６に示すように、半導体装置１００Ｇでは、半導体基板１１の中央部の下方には熱電半導体３３が配置されているが、半導体基板１１の外周部の下方には熱電半導体３３は配置されていない。熱電半導体３３は、半導体基板１１の中央部の下方に偏って配置されている。
　このような構成であっても、半導体基板１１がシリコン基板の場合は、シリコンは熱伝導性に優れるため、十分な冷却効果を得ることができる。また、熱電半導体３３を半導体基板１１の中央部の下方に偏って配置することによって、半導体基板１１の外周部の下方には、空きスペースが生まれる。この空きスペースに、例えば図１３に示した導電体８０を設けてもよい。空きスペースを有効に利用することによって、半導体装置１００Ｇの大型化を回避しつつ、信号線を増やすことができるなど、高性能化も可能である。
（変形例８）
　図１７は、本開示の実施形態１の変形例８に係る半導体装置１００Ｈの構成を示す断面図である。図１７に示す半導体装置１００Ｈは、図１５に示した半導体装置１００Ｆに再配線層３７とバンプ電極４０とを設けた態様である。図１７に示すように、半導体装置１００Ｈでは、半導体基板１１において、下側基板３１と向かい合う面の反対側である上面１１ｂ側に、再配線層１３７（本開示の「第１再配線層」の一例）が設けられている。再配線層１３７は、例えば、多層に設けられた配線１３８と、一の層の配線１３８と他の層の配線１３８との間を絶縁する絶縁層１３９とを有する。また、再配線層１３７の最上面には、複数のバンプ電極１４０が設けられている。バンプ電極１４０は、配線１３８に接続している。バンプ電極１４０は、例えばはんだボールで構成されている。半導体装置１００Ｈでは、バンプ電極１４０を介してペルチェ素子３０に電流を流すことができる。
（変形例９）
　図１８は、本開示の実施形態１の変形例９に係る半導体装置１００Ｉの構成を示す断面図である。図１８に示すように、半導体装置１００Ｉでは、半導体基板１１と下側基板３１との間に絶縁性の樹脂６１が充填されている。樹脂６１によって、半導体基板１１と下側基板３１との間は隙間なく封止されている。樹脂６１は、熱電半導体３３の側面と密着しており、熱電半導体が外気や水分に晒されることを防いでいる。また、樹脂６１は、熱電半導体３３を水平方向（Ｘ－Ｙ平面に平行な方向）から支持している。これにより、半導体基板１１及び下側基板３１に対する熱電半導体３３の接合強度の向上が図られている。
（変形例１０）
　図１９は、本開示の実施形態１の変形例１０に係る半導体装置１００Ｊの構成を示す断面図である。図１９に示す半導体装置１００Ｊは、図１８に示した半導体装置１００Ｉに再配線層１３７とバンプ電極１４０とを設けた態様である。半導体装置１００Ｊでは、バンプ電極１４０を介してペルチェ素子３０に電流を流すことができる。
（変形例１１）
　図２０は、本開示の実施形態１の変形例１１に係る半導体装置１００Ｋの構成を示す断面図である。図２０に示すように、半導体装置１００Ｋは、パッケージ本体５０と、パッケージ本体５０の上面側に取り付けられたリッド６０とを備える。パッケージ本体５０とリッド６０とによって、パッケージ７０が構成されている。
　半導体装置１００Ｋでは、パッケージ７０の内側の空間５３にＩＣ素子１０Ａとペルチェ素子３０とが配置され、気密に封止される。これにより、半導体装置１００Ｋは、ＩＣ素子１０Ａに異物が付着することを抑制することができ、異物が原因でＩＣ素子１０Ａの動作に影響が出る可能性を低減することができる。
＜実施形態２＞
　上記の実施形態１とその変形例では、センサ素子又はＩＣ素子が形成された半導体基板を、ペルチェ素子の上側基板に兼用する態様を示した。しかしながら、本開示の実施形態はこれに限定されない。本開示の実施形態では、配線基板をペルチェ素子の下側基板に兼用してもよい。
（構成）
　図２１は、本開示の実施形態２に係る半導体装置２００の構成例を示す断面図である。図２１に示す半導体装置２００は、例えばセンサ装置であり、センサ素子１０と、ペルチェ素子１３０と、パッケージ７０と、を備える。上述したように、センサ素子１０は、例えば、ＣＭＯＳイメージセンサ又はＣＣＤイメージセンサである。
　ペルチェ素子１３０は、上側基板１１１（本開示の「第２基板」の一例）と、上側基板１１１と配線基板との間に配置された熱電半導体３３と、を有する。上側基板１１１は、例えばセラミック基板である。半導体装置２００では、上側基板１１１の下面１１１ａ側に、第１電極１２が設けられている。
　上側基板１１１の上面１１１ｂは、ダイボンド材１２４を介して半導体基板１１の下面１１ａに固定されている。半導体基板１１の上面１１１ｂ側には、センサ素子１０に接続するボンディングパッドＰ１が設けられている。ボンディングパッドＰ１には、ワイヤー２３が接合されている。センサ素子１０は、ボンディングパッドＰ１及びワイヤー２３を介して、電源や信号の入出力が可能となっている。
　パッケージ７０は、パッケージ本体５０と、パッケージ本体５０の上面側に取り付けられたリッド６０とを備える。パッケージ本体５０とリッド６０とによって、センサ素子１０とペルチェ素子１３０とが気密封止されている。パッケージ本体５０は、ペルチェ素子１３０の熱電半導体３３が取り付けられる底部５１（本開示の「配線基板」の一例）と、底部５１の周囲に配置された壁部５２とを有する。例えば、底部５１と壁部５２は一体に形成されている。底部５１と壁部５２とで囲まれた、パッケージ７０の内側の空間５３に、センサ素子１０とペルチェ素子１３０とが配置されている。
　半導体装置２００では、パッケージ本体５０の底部５１の上面５１ｂ側に、第２電極３２が設けられている。上側基板１１１に設けられた第１電極１２と、底部５１に設けられた第２電極３２とが、それぞれ熱電半導体３３に接続されている。底部５１は、パッケージ本体５０の一部として用いられるだけでなく、ペルチェ素子３０Ａの下側基板（熱電半導体３３を挟んで上側基板１１１の反対側に配置される基板であり、上側基板１１１との間で熱電半導体３３を挟持する基板）としても用いられている。
　また、底部５１の上面５１ｂ側には、ペルチェ素子１３０への電流の入力及び出力を行うための配線（図示せず）が設けられている。この配線は、第２電極３２に接続している。この配線は、例えば第２電極３２と同一プロセスで同時に形成される。
（製造方法）
　次に、図２１に示した半導体装置２００の製造方法について説明する。図２２Ａから図２２Ｄは、本開示の実施形態２に係る半導体装置２００の製造方法を示す断面図である。図２２Ａに示すように、製造装置は、パッケージ本体５０の底部５１の上面５１ｂ側に第２電極３２と、ペルチェ素子１３０への電流の入力及び出力を行うための配線（図示せず）とを形成する。次に、製造装置は、第２電極３２上にＰ型熱電半導体３４とＮ型熱電半導体３５とを取り付ける。
　次に、図２２Ｂに示すように、製造装置は、Ｐ型熱電半導体３４とＮ型熱電半導体３５上に上側基板１１１を取り付ける。上側基板１１１の取り付け工程では、上側基板１１１の下面１１１ａ側に設けられた第１電極１２を、Ｐ型熱電半導体３４とＮ型熱電半導体３５とにそれぞれ接合する。
　次に、図２２Ｃに示すように、製造装置は、カラーフィルタ層１５及びマイクロレンズ層１６と、ボンディングパッドＰ１が上面１１ｂ側に形成された半導体基板１１を用意する。そして、製造装置は、半導体基板１１の下面１１ａ側を、ダイボンド材１２４を介して上側基板１１１の上面１１１ｂ側に取り付ける。次に、製造装置は、センサ素子１０のボンディングパッドＰ１と、底部５１の上面５１ｂ側に設けられたボンディングパッド（図示せず）とをワイヤー２３で接続する。
　次に、図１２Ｄに示すように、製造装置は、リッド６０をパッケージ本体５０の壁部５２に取り付ける。これにより、リッド６０とパッケージ本体５０との間の空間５３が気密に封止される。以上の工程を経て、図２１に示した半導体装置２００が完成する。
　以上説明したように、本開示の実施形態２に係る半導体装置２００は、半導体基板１１と、半導体基板１１と向かい合って配置されるペルチェ素子１３０と、を備える。ペルチェ素子１３０は、上側基板１１１と、パッケージ本体５０の底部５１と上側基板１１１との間に配置された熱電半導体３３と、を有する。上側基板１１１は、パッケージ本体５０の底部５１と向かい合う下面１１１ａ側に設けられた第１電極１２を有する。パッケージ本体５０の底部５１は、上側基板１１１と向かい合う上面１１１ｂ側に設けられた第２電極３２を有する。第１電極１２と第２電極３２はそれぞれ熱電半導体３３に接続されている。
　これによれば、ペルチェ素子１３０の下側基板（熱電半導体を挟んで上側基板１１１の反対側に配置される基板であり、上側基板１１１との間で熱電半導体を挟持する基板）として、パッケージ本体５０の底部５１を兼用することができる。ペルチェ素子１３０を底部５１と一体化することができ、半導体装置２００の部品点数を減らすことができる。これにより、半導体装置２００の厚みを低減する（低背化する）ことができ、半導体装置２００の小型化が可能である。
　また、ペルチェ素子１３０と底部５１とが一体化することによって、ペルチェ素子１３０から底部５１への排熱効率が向上する。ペルチェ素子１３０と底部５１の間には、熱電半導体３３を支持するための基板（下側基板）がないため、ペルチェ素子１３０から底部５１への排熱は効率よく行われる。これにより、ペルチェ素子１３０は、半導体基板１１に対する冷却性能を高めることができる。
　また、ペルチェ素子１３０への電流の入力及び出力は、半導体基板１１の外側へ引き出されるペルチェ素子専用の引出し配線ではなく、底部５１に設けられた配線を介して行われる。ペルチェ素子専用の引出し配線が不要となるため、さらにスペースを削減することができる。これにより、半導体装置２００は、さらなる小型化が可能である。
　また、ペルチェ素子３０の下側基板や、ペルチェ素子専用の引出し配線、下側基板と底部とを接合する接着剤が不要となり、部品点数を減らすことができる。これにより、半導体装置２００の低コスト化を図ることができる。
　また、熱電半導体３３と底部５１との間に接着用の樹脂や下側基板がないため、半導体基板１１の反りを抑制することができる。すなわち、一般的な樹脂は、接着基材、デバイスよりも線膨張係数が大きいため、温度により伸縮したり弾性率が変化したりする。このため、半導体基板１１の反りの原因となり易い。しかしながら、半導体装置２００では、熱電半導体３３と底部５１の間に接着用の樹脂がないため、半導体基板１１の反りを抑制することができる。
（変形例１）
　図２３は、本開示の実施形態２の変形例１に係る半導体装置２００Ａの構成を示す断面図である。図２３に示す半導体装置２００Ａにおいて、図１９に示した半導体装置２００との違いは、パッケージ本体５０の構造にある。半導体装置２００Ａが有するパッケージ本体５０は、ダイボンド材２４を介してペルチェ素子３０の下側基板３１が取り付けられる底部５１と、底部５１の周囲に配置された壁部５２Ａとを有する。底部５１と壁部５２Ａは別々に形成されており、例えば互いに異なる材料で構成されている。一例を挙げると、底部５１はセラミックで構成されているのに対して、壁部５２Ａは樹脂又は金属で構成されている。底部５１と壁部５２Ａは、例えば、接着剤（図示せず）などを介して互いに接合されている。
　半導体装置２００Ａは、半導体装置２００と同様の効果を奏する。また、後述の製造方法で説明するように、底部５１の周囲に壁部５２Ａを取り付ける前に、底部５１の上面５１ｂ側にペルチェ素子３０Ａとセンサ素子１０とを取り付けることができる。センサ素子１０の取り付ける際に、底部５１の上面５１ｂ側には壁部５２Ａは無く、底部５１の上面５１ｂは平坦であるため、ペルチェ素子３０Ａとセンサ素子１０の取り付けが容易である。このため、半導体装置２００Ａは、半導体装置２００と比べて、生産性を向上できる可能性がある。
　次に、半導体装置２００Ａの製造方法を説明する。図２４Ａから図２４Ｄは、本開示の実施形態２の変形例１に係る半導体装置２００Ａの製造方法を工程順に示す断面図である。図２４Ａに示すように、製造装置は、底部５１の上面５１ｂ側に第２電極３２と、ペルチェ素子１３０への電流の入力及び出力を行うための配線（図示せず）とを形成する。次に、製造装置は、第２電極３２上にＰ型熱電半導体３４とＮ型熱電半導体３５とを取り付ける。
　次に、図２４Ｂに示すように、製造装置は、Ｐ型熱電半導体３４とＮ型熱電半導体３５上に上側基板１１１を取り付ける。上側基板１１１の取り付け工程では、上側基板１１１の下面１１１ａ側に設けられた第１電極１２を、Ｐ型熱電半導体３４とＮ型熱電半導体３５とにそれぞれ接合する。
　次に、図２４Ｃに示すように、製造装置は、カラーフィルタ層１５及びマイクロレンズ層１６が上面１１ｂ側に形成された半導体基板１１を用意する。そして、製造装置は、半導体基板１１の下面１１ａ側をダイボンド材１２４を介して上側基板１１１の上面１１１ｂ側に取り付ける。次に、製造装置は、センサ素子１０のボンディングパッドＰ１と、底部５１の上面５１ｂ側に設けられたボンディングパッド（図示せず）とをワイヤー２３で接続する。
　次に、図２４Ｄに示すように、製造装置は、底部５１の上面５１ｂ側に接着剤などを介して壁部５２Ａを取り付ける。なお、本開示の実施形態では、壁部５２Ａの取り付け工程を行った後で、ワイヤーボンディング工程を行ってもよい。その後、製造装置は、リッド６０をパッケージ本体５０の壁部５２Ａに取り付け、リッド６０とパッケージ本体５０との間の空間５３を気密に封止する。以上の工程を経て、図２３に示した半導体装置２００Ａが完成する。
（変形例２）
　図２５は、本開示の実施形態２の変形例２に係る半導体装置２００Ｂの構成を示す断面図である。図２５に示す半導体装置２００Ｂにおいて、パッケージ本体５０は、底部５１Ａ（本開示の「配線基板」の一例）と、底部５１Ａの周囲に配置された壁部５２Ａとを有する。底部５１Ａは、セラミック以外の材料で構成された配線基板であり、例えば、有機材料で構成された有機基板、ガラス基板、モールド樹脂で構成されたモールド基板、ＬＣＰ（液晶ポリマー）で構成されたＬＣＰ基板、フレキシブルＰＩ（ポリイミド）基板、又は、リジッドＦＰＣ（Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔｓ）基板、などで構成されている。このような構成であっても、半導体装置２００Ｂは、半導体装置２００Ａと同様の効果を奏する。
＜実施形態３＞
　本開示の実施形態では、センサ素子又はＩＣ素子が形成された半導体基板をペルチェ素子の上側基板に兼用し、配線基板をペルチェ素子の下側基板に兼用してもよい。つまり、ペルチェ素子の上下基板を、ペルチェ素子以外の他の基板で兼用してもよい。
　図２６は、本開示の実施形態３に係る半導体装置３００の構成例を示す断面図である。図２６に示す半導体装置３００は、例えばセンサ装置であり、センサ素子１０と、ペルチェ素子２３０と、パッケージ７０と、を備える。上述したように、センサ素子１０は、例えば、ＣＭＯＳイメージセンサ又はＣＣＤイメージセンサである。
　ペルチェ素子２３０は、半導体基板１１とパッケージ本体５０の底部５１（本開示の「配線基板」の一例）との間に配置された熱電半導体３３、を有する。半導体基板１１の下面１１ａ側に第１電極１２が設けられている。パッケージ本体５０の底部５１の上面５１ｂ側に第２電極３２が設けられている。第１電極１２と第２電極３２は、熱電半導体３３にそれぞれ接続されている。
　これによれば、ペルチェ素子２３０の上側基板として半導体基板１１が兼用することができ、ペルチェ素子２３０の下側基板としてパッケージ本体５０の底部５１を兼用することができる。ペルチェ素子２３０を半導体基板１１及び底部５１と一体化することができ、半導体装置３００の部品点数を減らすことができる。これにより、半導体装置３００の厚みを低減する（低背化する）ことができ、半導体装置３００の小型化が可能である。
　また、半導体基板１１とペルチェ素子２３０と底部５１とが一体化することによって、半導体基板１１から底部５１への排熱効率が向上する。半導体基板１１とペルチェ素子３０との間には、熱電半導体３３を支持するための基板（上側基板）がないため、半導体基板１１からペルチェ素子２３０への排熱は効率よく行われる。また、ペルチェ素子１３０と底部５１の間には、熱電半導体３３を支持するための基板（下側基板）がないため、ペルチェ素子２３０から底部５１への排熱も効率よく行われる。これにより、ペルチェ素子２３０は、半導体基板１１に対する冷却性能を高めることができる。
　また、半導体装置３００は、半導体装置１００、２００と同様に、ペルチェ素子専用の引出し配線を不要とすることによる小型化、部品点数の削減による低コスト化、排熱性の向上による半導体基板１１の反りの抑制など、各種の効果を奏する。
（変形例）
　図２７は、本開示の実施形態３の変形例に係る半導体装置３００Ａの構成を示す断面図である。図２７に示すように、半導体装置３００Ａは、Ｐ型熱電半導体３４とＮ型熱電半導体３５との間に配置され、Ｐ型熱電半導体３４及びＮ型熱電半導体３５からそれぞれ電気的に分離された導電体８０を備える。
　導電体８０は、半導体基板１１の下面側に設けられた電極１８と、パッケージ本体５０の底部５１に設けられた電極５８とを接続する接続端子である。電極１８は、第１電極１２から離れた位置に設けられており、第１電極１２とは電気的に分離されている。電極５８は、第２電極３２から離れた位置に設けられており、第２電極３２とは電気的に分離されている。導電体８０は、電極１８、５８を介して、半導体基板１１とパッケージ本体５０の底部５１とを接続している。
　半導体装置３００Ａでは、半導体基板１１と底部５１との間の信号線や電源線として、導電体８０が用いられる。導電体８０は、ペルチェ素子２３０を迂回せず、半導体基板１１と底部５１との間を接続する。半導体装置３００Ａは、半導体基板１１と底部５１との間の配線長を短くすることができるので、低インピーダンス化が可能である。
　なお、半導体装置３００Ａにおいて、半導体基板１１と底部５１との間には、絶縁性の樹脂（図示せず）が充填されていてもよい。半導体基板１１と底部５１との間の樹脂によって、導電体８０は水平方向（Ｘ－Ｙ平面に平行な方向）から支持されるので、半導体基板１１及び底部５１に対する導電体８０の接合強度が向上する。
（その他の実施形態）
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本開示は以下のような構成も取ることができる。
（１）半導体基板と、
　前記半導体基板と向かい合って配置されるペルチェ素子と、を備え、
　前記ペルチェ素子は、
　第１基板と、
　前記第１基板と前記半導体基板との間に配置される熱電半導体と、を有し、
　前記半導体基板は、前記第１基板と向かい合う面側に設けられた第１電極を有し、
　前記第１基板は、前記半導体基板と向かい合う面側に設けられた第２電極を有し、
　前記第１電極と前記第２電極はそれぞれ前記熱電半導体に接続される、半導体装置。
（２）半導体基板と、
　前記半導体基板と向かい合う配線基板と、
　前記半導体基板と前記配線基板との間に配置されるペルチェ素子と、を備え、
　前記ペルチェ素子は、
　第２基板と、
　前記配線基板と前記第２基板との間に配置される熱電半導体と、を有し、
　前記第２基板は、前記配線基板と向かい合う面側に設けられた第１電極を有し、
　前記配線基板は、前記第２基板と向かい合う面側に設けられた第２電極を有し、
　前記第１電極と前記第２電極はそれぞれ前記熱電半導体に接続される、半導体装置。
（３）半導体基板と、
　前記半導体基板と向かい合う配線基板と、
　前記半導体基板と配線基板との間に配置されるペルチェ素子と、を備え、
　前記ペルチェ素子は、
　前記半導体基板と前記配線基板との間に配置される熱電半導体を有し、
　前記半導体基板は、前記配線基板と向かい合う面側に設けられた第１電極を有し、
　前記配線基板は、前記半導体基板と向かい合う面側に設けられた第２電極を有し、
　前記第１電極と前記第２電極はそれぞれ熱電半導体に接続される、半導体装置。
（４）前記半導体基板を厚さ方向に貫く第１貫通電極をさらに備え、
　前記第１貫通電極は前記第１電極に接続している、
前記（１）又は（３）に記載の半導体装置。
（５）前記半導体基板と前記ペルチェ素子とを収容して気密に封止するパッケージ、をさらに備える、
前記（１）から（４）のいずれか１項に記載の半導体装置。
（６）前記半導体基板において前記第１基板と向かい合う面の反対側に設けられた第１再配線層、をさらに備える
前記（１）に記載の半導体装置。
（７）前記第１基板において前記半導体基板と向かい合う面の反対側に設けられた第２再配線層、をさらに備える前記（１）に記載の半導体装置。
（８）前記熱電半導体は、
　複数の第１熱電半導体と、
　前記第１熱電半導体とは導電型が異なる複数の第２熱電半導体と、を有し、
　前記第１熱電半導体と前記第２熱電半導体は、前記第１電極及び前記第２電極を介して、交互に直列に接続される、
前記（１）から（７）のいずれか１項に記載の半導体装置。
（９）前記第１熱電半導体及び前記第２熱電半導体とそれぞれ間隔を置いて隣り合って配置される導電体、をさらに備える
前記（８）に記載の半導体装置。
（１０）前記第１熱電半導体と前記第２熱電半導体との間に充填された絶縁性の樹脂、をさらに備える
前記（８）又は（９）に記載の半導体装置。
　さらに、本開示は以下のような構成も取ることができる。
（１１）半導体基板と、
　前記半導体基板の一方の面側に配置されるペルチェ素子と、を備え、
　前記ペルチェ素子は、
　熱電半導体と、
　前記熱電半導体を挟んで前記半導体基板の反対側に配置される第１基板と、を有し、
　前記第１基板との間で前記熱電半導体を挟んで支持する第２基板として、前記半導体基板が兼用される、半導体装置。
（１２）半導体基板と、
　前記半導体基板と向かい合う配線基板と、
　前記半導体基板と前記配線基板との間に配置されるペルチェ素子と、を備え、
　前記ペルチェ素子は、
　熱電半導体と、
　前記熱電半導体を挟んで前記配線基板の反対側に配置される第２基板と、を有し、
　前記第２基板との間で前記熱電半導体を挟んで支持する第１基板として、前記配線基板が兼用される、半導体装置。
（１３）半導体基板と、
　前記半導体基板と向かい合う配線基板と、
　前記半導体基板と前記配線基板との間に配置されるペルチェ素子と、を備え、
　前記ペルチェ素子は、
　熱電半導体を有し、
　前記熱電半導体を両側から挟んで支持する一対の基板のうち、第１基板として前記配線基板が兼用され、第２基板として前記半導体基板が兼用される、半導体装置。
１０　センサ素子
１０’　センサウェハ
１０Ａ　ＩＣ素子
１１　半導体基板
１１ａ、３１ａ、５１ａ、１１１ａ　下面
１１ｂ、３１ｂ、５１ｂ、１１１ｂ　上面
１２　第１電極
１３、３８、１３８　配線
１４　外部接続端子
１５　カラーフィルタ層
１６　マイクロレンズ層
１８、５８　電極
２１　支持基板
２２、３６　貫通電極
２３、１２３　ワイヤー
２４、１２４　ダイボンド材
２５　第１スペーサ
２６　貫通配線
３０、３０Ａ、１３０、２３０　ペルチェ素子
３１　下側基板
３２　第２電極
３３　熱電半導体
３４　Ｐ型熱電半導体
３５　Ｎ型熱電半導体
３７、１３７　再配線層
３９、１３９　絶縁層
４０、１４０　バンプ電極
４５　第２スペーサ
５０　パッケージ本体
５０Ａ　パッケージ本体
５１、５１Ａ　底部
５２、５２Ａ　壁部
５３　空間
６０　リッド
６１　樹脂
７０　パッケージ
８０　導電体
１００、１００Ａから１００Ｋ、２００Ａ、２００Ｂ、３００、３００Ａ　半導体装置
１１１　上側基板
ＡＲ１　画素領域
ＡＲ２　熱電半導体が配置される領域
ＡＲ３　周辺領域
Ｈ１　貫通孔
Ｐ１、Ｐ２　ボンディングパッド

Claims (10)

  1. 　半導体基板と、
    　前記半導体基板と向かい合って配置されるペルチェ素子と、を備え、
    　前記ペルチェ素子は、
    　第１基板と、
    　前記第１基板と前記半導体基板との間に配置される熱電半導体と、を有し、
    　前記半導体基板は、前記第１基板と向かい合う面側に設けられた第１電極を有し、
    　前記第１基板は、前記半導体基板と向かい合う面側に設けられた第２電極を有し、
    　前記第１電極と前記第２電極はそれぞれ前記熱電半導体に接続される、半導体装置。
  2. 　半導体基板と、
    　前記半導体基板と向かい合う配線基板と、
    　前記半導体基板と前記配線基板との間に配置されるペルチェ素子と、を備え、
    　前記ペルチェ素子は、
    　第２基板と、
    　前記配線基板と前記第２基板との間に配置される熱電半導体と、を有し、
    　前記第２基板は、前記配線基板と向かい合う面側に設けられた第１電極を有し、
    　前記配線基板は、前記第２基板と向かい合う面側に設けられた第２電極を有し、
    　前記第１電極と前記第２電極はそれぞれ前記熱電半導体に接続される、半導体装置。
  3. 　半導体基板と、
    　前記半導体基板と向かい合う配線基板と、
    　前記半導体基板と配線基板との間に配置されるペルチェ素子と、を備え、
    　前記ペルチェ素子は、
    　前記半導体基板と前記配線基板との間に配置される熱電半導体を有し、
    　前記半導体基板は、前記配線基板と向かい合う面側に設けられた第１電極を有し、
    　前記配線基板は、前記半導体基板と向かい合う面側に設けられた第２電極を有し、
    　前記第１電極と前記第２電極はそれぞれ熱電半導体に接続される、半導体装置。
  4. 　前記半導体基板を厚さ方向に貫く第１貫通電極をさらに備え、
    　前記第１貫通電極は前記第１電極に接続している、請求項１に記載の半導体装置。
  5. 　前記半導体基板と前記ペルチェ素子とを収容して気密に封止するパッケージ、をさらに備える、請求項１に記載の半導体装置。
  6. 　前記半導体基板において前記第１基板と向かい合う面の反対側に設けられた第１再配線層、をさらに備える請求項１に記載の半導体装置。
  7. 　前記第１基板において前記半導体基板と向かい合う面の反対側に設けられた第２再配線層、をさらに備える請求項１に記載の半導体装置。
  8. 　前記熱電半導体は、
    　複数の第１熱電半導体と、
    　前記第１熱電半導体とは導電型が異なる複数の第２熱電半導体と、を有し、
    　前記第１熱電半導体と前記第２熱電半導体は、前記第１電極及び前記第２電極を介して、交互に直列に接続される、請求項１に記載の半導体装置。
  9. 　前記第１熱電半導体及び前記第２熱電半導体とそれぞれ間隔を置いて隣り合って配置される導電体、をさらに備える請求項８に記載の半導体装置。
  10. 　前記第１熱電半導体と前記第２熱電半導体との間に充填された絶縁性の樹脂、をさらに備える請求項８に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023134005A1 (zh) * 2022-01-17 2023-07-20 长鑫存储技术有限公司 一种半导体结构及其形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230094645A (ko) * 2021-12-21 2023-06-28 현대자동차주식회사 파워 모듈 및 그 제조 방법
US20230403935A1 (en) * 2022-05-20 2023-12-14 Apple Inc. Thermoelectric Cooling Modules

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11289038A (ja) * 1998-04-02 1999-10-19 Oki Electric Ind Co Ltd 電子温度調整装置
JP2003258221A (ja) 2002-03-05 2003-09-12 Hamamatsu Photonics Kk 気密封止パッケージ
JP2006032453A (ja) * 2004-07-13 2006-02-02 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
WO2014192199A1 (ja) * 2013-05-27 2014-12-04 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP2019149501A (ja) * 2018-02-28 2019-09-05 京セラ株式会社 配線基板及び電子装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060243315A1 (en) * 2005-04-29 2006-11-02 Chrysler Gregory M Gap-filling in electronic assemblies including a TEC structure
US7855397B2 (en) * 2007-09-14 2010-12-21 Nextreme Thermal Solutions, Inc. Electronic assemblies providing active side heat pumping
TWI405361B (zh) * 2008-12-31 2013-08-11 財團法人工業技術研究院 熱電元件及其製程、晶片堆疊結構及晶片封裝結構
JP5367413B2 (ja) * 2009-03-02 2013-12-11 ラピスセミコンダクタ株式会社 半導体装置
JP2020161763A (ja) * 2019-03-28 2020-10-01 セイコーエプソン株式会社 半導体装置、電子機器および移動体

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11289038A (ja) * 1998-04-02 1999-10-19 Oki Electric Ind Co Ltd 電子温度調整装置
JP2003258221A (ja) 2002-03-05 2003-09-12 Hamamatsu Photonics Kk 気密封止パッケージ
JP2006032453A (ja) * 2004-07-13 2006-02-02 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
WO2014192199A1 (ja) * 2013-05-27 2014-12-04 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP2019149501A (ja) * 2018-02-28 2019-09-05 京セラ株式会社 配線基板及び電子装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP4080561A4

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023134005A1 (zh) * 2022-01-17 2023-07-20 长鑫存储技术有限公司 一种半导体结构及其形成方法

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