WO2021149863A1 - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
WO2021149863A1
WO2021149863A1 PCT/KR2020/002805 KR2020002805W WO2021149863A1 WO 2021149863 A1 WO2021149863 A1 WO 2021149863A1 KR 2020002805 W KR2020002805 W KR 2020002805W WO 2021149863 A1 WO2021149863 A1 WO 2021149863A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
disposed
layer
light emitting
bank
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/KR2020/002805
Other languages
English (en)
French (fr)
Inventor
윤수연
최윤미
김은주
유안나
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Priority to US17/794,938 priority Critical patent/US12433079B2/en
Priority to CN202080094244.4A priority patent/CN115023814B/zh
Priority to EP20915229.7A priority patent/EP4080574A4/en
Publication of WO2021149863A1 publication Critical patent/WO2021149863A1/ko
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/857—Interconnections, e.g. lead-frames, bond wires or solder balls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00
    • H10H29/14—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00 comprising multiple light-emitting semiconductor components
    • H10H29/142—Two-dimensional arrangements, e.g. asymmetric LED layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/0698—Local interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations

Definitions

  • the present invention relates to a display device.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • a light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An inorganic light emitting diode using an inorganic semiconductor as a fluorescent material has durability even in a high temperature environment, and has an advantage in that blue light efficiency is higher than that of an organic light emitting diode.
  • a transfer method using a dielectrophoresis (DEP) method has been developed. Accordingly, research on inorganic light emitting diodes having superior durability and efficiency compared to organic light emitting diodes is continuing.
  • An object of the present invention is to provide a display device including an inorganic light emitting device.
  • Another object of the present invention is to provide a display device in which a light emitting region and a non-light emitting region are separated so that circuit elements and display elements do not overlap.
  • a display device provides a first voltage line extending in a first direction, a data line spaced apart from the first voltage line, extending in the first direction, and extending in the second direction a scan line, a sensing line spaced apart from the scan line and extending in a second direction different from the first direction, disposed on the first voltage line and the data line, and extending in the first direction to face each other first and second inner banks disposed on the first inner bank, a first electrode disposed on the first inner bank and extending in the first direction, a second disposed on the second inner bank and extending in the first direction an electrode and a plurality of light emitting devices disposed between the first electrode and the second electrode, wherein the light emitting device includes a semiconductor core including a light emitting layer and an insulating film surrounding at least a portion of an outer surface of the semiconductor core.
  • the distribution line may be electrically connected to the reference voltage line.
  • the data line may be disposed between the first voltage line and the reference voltage line, and the sensing line may be disposed between the scan line and the reference voltage division line.
  • the first electrode is electrically connected to the first voltage line through a driving transistor, and the second electrode comprises: It may be electrically connected to the second voltage line.
  • the second voltage line may further include a portion extending in the second direction, and the portion extending in the second direction of the second voltage line may partially overlap the second electrode in a plan view.
  • the first internal bank may partially overlap the first voltage line in a plan view, and the second internal bank may be disposed so as not to overlap the data line in a thickness direction.
  • the first voltage line is the second internal bank and extending between the external banks in the first direction
  • the data line may overlap a portion of the external bank extending in the first direction in a thickness direction
  • At least a portion of the first electrode overlaps with the first electrode and further includes a shielding electrode disposed to surround a region where the light emitting devices are disposed, wherein the shielding electrode includes the first electrode and the light emitting device based on the area where the light emitting devices are disposed. It may be arranged to cover an outer part of the first inner bank.
  • the semiconductor core of the light emitting device includes a first semiconductor layer, a second semiconductor layer, and the light emitting layer disposed between the first semiconductor layer and the second semiconductor layer, wherein the insulating film surrounds at least an outer surface of the light emitting layer It can be arranged to
  • a display device includes a first substrate, a semiconductor layer disposed on the first substrate, the semiconductor layer including a first active layer of a driving transistor, the first substrate, and the semiconductor layer A first gate insulating layer disposed on the first gate insulating layer, a first gate conductive layer disposed on the first gate insulating layer, the first gate conductive layer including a first gate electrode of the driving transistor, the first gate conductive layer a first interlayer insulating layer disposed on the first interlayer insulating layer, a first data conductive layer disposed on the first interlayer insulating layer, the first data conductive layer including source/drain electrodes of the driving transistor and a first voltage line; A first passivation layer disposed on the first data conductive layer, a first planarization layer disposed on the first passivation layer, a first inner bank and a second inner bank disposed on the first planarization layer and spaced apart from each other a bank, a first electrode disposed on the first inner bank and a second electrode disposed on
  • the first electrode may be electrically connected to the source/drain electrode of the driving transistor through an electrode contact hole penetrating the first passivation layer and the first planarization layer.
  • the first gate conductive layer may further include a second voltage line, and the second electrode may be electrically connected to the second voltage line.
  • the first data conductive layer may further include a second voltage line, and the second electrode may be electrically connected to the second voltage line.
  • the first data conductive layer further includes a conductive pattern contacting the second voltage wire through a first wire contact hole penetrating the interlayer insulating layer, and the second electrode includes the first protective layer and the first The conductive pattern may be in contact with the second wiring contact hole passing through the planarization layer.
  • It may further include a thin film encapsulation structure disposed on the first contact electrode and the second contact electrode, and a color filter layer disposed on the thin film encapsulation structure.
  • It may further include a color control layer disposed between the color filter layer and the thin film encapsulation structure.
  • a reflective layer disposed on one surface of the external bank may be further included.
  • the method may further include a buffer layer disposed between the first substrate and the semiconductor layer, and a light blocking layer disposed between the buffer layer and the first substrate and partially overlapping the first active layer.
  • a display device includes a first substrate in which a light emitting region and a non-emission region are defined, disposed on the non-emission region of the first substrate, and a first active layer of a driving transistor a semiconductor layer that is disposed in the non-emission region and includes a first gate electrode disposed to overlap the first active layer, the first gate conductive layer being disposed in the non-emission region and the light emitting region to extend in a first direction a first voltage line arranged in the light emitting region, a first inner bank and a second inner bank extending in the first direction and spaced apart from each other in a second direction, at least a portion of the first inner bank is disposed on the first inner bank, , a first electrode including a portion extending in the first direction, at least a portion of which is disposed on the second inner bank, a second electrode including a portion extending in the first direction, and the first electrode and the A plurality of light emitting devices disposed between the second electrodes and electrically
  • It may further include a scan line disposed in the non-emission area and extending in the second direction and a sensing line extending in the second direction and spaced apart from the scan line.
  • a reference voltage line disposed in the non-emission area and the light emission area to extend in the first direction, and a reference voltage distribution line disposed in the non-emission area to extend in the second direction and electrically connected to the reference voltage line; may include
  • the first electrode includes a first electrode stem extending in the second direction and a first electrode branch branching from the first electrode stem in the first direction, and the second electrode extends in the second direction. It may include an extended second electrode stem and a second electrode branch branched from the second electrode stem in the first direction.
  • first contact electrode disposed on the first electrode branch and electrically connected to one end of the first electrode and the light emitting device and disposed on the second electrode branch and disposed on the second electrode and the light emitting device It may further include a second contact electrode electrically connected to the other end.
  • the display device may further include an external bank disposed to cover the non-emission region and disposed to surround the emission region, wherein a height of the external bank may be greater than a height of the first internal bank and the second internal bank.
  • the display device may include a plurality of light emitting devices disposed in a region formed by the inner bank, and may have an upper light emitting structure in which light emitted from the light emitting device is reflected from a side surface of the inner bank.
  • the light emitting area in which the light emitting elements are disposed and the non-emission area in which the circuit devices are disposed may not overlap, and the display device may have a bottom light emitting structure.
  • FIG. 1 is a schematic perspective view of a display device according to an exemplary embodiment
  • FIG. 2 is a schematic cross-sectional view of the display device of FIG. 1 .
  • FIG 3 is a plan view of a first display substrate according to an exemplary embodiment.
  • FIG. 4 is a schematic diagram illustrating wirings included in a first display substrate according to an exemplary embodiment.
  • 5 is an equivalent circuit diagram of one sub-pixel according to an exemplary embodiment.
  • FIG. 6 is a schematic plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 7 is a schematic plan view of a circuit element layer included in one sub-pixel of a display device according to an exemplary embodiment.
  • FIG. 8 is a schematic plan view of a display element layer included in one pixel of a display device according to an exemplary embodiment.
  • FIGS. 7 and 8 are cross-sectional views taken along lines Qa-Qa', Qb-Qb', and Qc-Qc' of FIGS. 7 and 8 .
  • FIG. 10 is a cross-sectional view taken along line Q1-Q1' of FIGS. 7 and 8 .
  • FIG. 11 is a schematic diagram of a light emitting device according to an embodiment.
  • FIG. 12 is a schematic cross-sectional view of a display device according to an exemplary embodiment.
  • FIG. 13 is a partial cross-sectional view of a first display substrate according to another exemplary embodiment.
  • FIG. 14 is a schematic cross-sectional view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 15 is a cross-sectional view taken along lines Q2-Q2' and Q3-Q3' of FIG. 14 .
  • 16 is a schematic plan view of a display element layer included in one sub-pixel of a display device according to another exemplary embodiment.
  • 17 is a cross-sectional view taken along line Q4-Q4' of FIG. 16 .
  • 18 to 20 are schematic plan views of a display element layer included in one sub-pixel of a display device according to another exemplary embodiment.
  • 21 is a schematic plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • FIG. 22 is a cross-sectional view taken along lines Q5-Q5' and Q6-Q6' of FIG. 21 .
  • FIG. 23 is a schematic cross-sectional view of a display device according to another exemplary embodiment.
  • FIG. 24 is a schematic cross-sectional view of a display device according to another exemplary embodiment.
  • 25 is a schematic cross-sectional view of a portion in which an inactive area of a display device is positioned, according to an exemplary embodiment.
  • 26 and 27 are schematic cross-sectional views of a portion in which an inactive area of a display device according to another exemplary embodiment is located.
  • FIG. 1 is a schematic perspective view of a display device according to an exemplary embodiment
  • FIG. 2 is a schematic cross-sectional view of the display device of FIG. 1 .
  • the display device 1 includes a tablet PC, a smartphone, a car navigation unit, a camera, a center information display (CID) provided to a car, a wrist watch type electronic device, and a PDA ( Personal Digital Assistant), PMP (Portable Multimedia Player), small and medium electronic equipment such as game machines, televisions, external billboards, monitors, personal computers, can be applied to various electronic equipment such as medium and large electronic equipment such as notebook computers.
  • PMP Personal Digital Assistant
  • PMP Portable Multimedia Player
  • small and medium electronic equipment such as game machines, televisions, external billboards, monitors, personal computers
  • these are presented as exemplary embodiments, and it is obvious that they may be employed in other electronic devices without departing from the concept of the present invention.
  • the display device 1 may have a rectangular shape in plan view.
  • the display device 1 may include two first sides extending in one direction and two second sides extending in another direction crossing the one direction.
  • An edge where the first side and the second side of the display device 1 meet may be a right angle, but is not limited thereto, and may form a curved surface.
  • the first side may be shorter than the second side, but is not limited thereto.
  • the flat shape of the display device 1 is not limited to the illustrated one, and a circular shape or other shape may be applied.
  • the display device 1 may include a display area DPA displaying an image and a non-display area NDA not displaying an image.
  • the non-display area NDA may be located around the display area DPA and surround the display area DPA.
  • the display device 1 includes a first display substrate 10 and a second display substrate 50 facing the first display substrate 10 , the first display substrate 10 and the second display substrate 10 .
  • a sealing part 70 coupling the display substrate 50 and a filler 90 filled between the first display substrate 10 and the second display substrate 50 may be further included.
  • the first display substrate 10 includes devices and circuits for displaying an image, for example, a pixel circuit such as a switching device, a pixel defining layer defining a light emitting area and a non-emission area to be described later in the display area DPA, and a self-emission device. (self-light emitting element) may be included.
  • a pixel circuit such as a switching device
  • a pixel defining layer defining a light emitting area and a non-emission area to be described later in the display area DPA
  • a self-emission device self-light emitting element
  • the self-light emitting device is an organic light emitting device (Organic Light Emitting Diode), a quantum dot light emitting device (Quantum dot Light Emitting Diode), an inorganic material-based micro light-emitting diode (eg Micro LED), an inorganic material-based nano light-emitting diode (for example, it may include at least one of nano LEDs).
  • Organic Light Emitting Diode Organic Light Emitting Diode
  • Quantum dot Light Emitting Diode Quantum dot Light Emitting Diode
  • an inorganic material-based micro light-emitting diode eg Micro LED
  • an inorganic material-based nano light-emitting diode for example, it may include at least one of nano LEDs.
  • the second display substrate 50 may be positioned on the first display substrate 10 and may face the first display substrate 10 .
  • the second display substrate 50 may include a color conversion pattern for converting a color of incident light.
  • the color conversion pattern may include at least one of a color filter and a color control layer. This will be described later.
  • the sealing part 70 may be positioned between the first display substrate 10 and the second display substrate 50 in the non-display area NDA.
  • the sealing part 70 may be disposed along edges of the first display substrate 10 and the second display substrate 50 in the non-display area NDA to surround the display area DPA in a plan view.
  • the first display substrate 10 and the second display substrate 50 may be coupled to each other through the sealing part 70 .
  • the sealing part 70 may be made of an organic material.
  • the sealing part 70 may be made of an epoxy-based resin, but is not limited thereto.
  • the filler 90 may be positioned in a space between the first display substrate 10 and the second display substrate 50 surrounded by the sealing part 70 .
  • the filler 90 may fill a space between the first display substrate 10 and the second display substrate 50 .
  • the filler 90 may be made of a material that can transmit light.
  • the filler 90 may be made of an organic material.
  • the filler 90 may be made of a silicone-based organic material, an epoxy-based organic material, or the like, but is not limited thereto. Also, in some cases, the filler 90 may be omitted.
  • FIG 3 is a plan view of a first display substrate according to an exemplary embodiment.
  • the first display substrate 10 may include an active area AA and a non-active area DS.
  • the active area AA is an area in which a screen can be displayed
  • the inactive area DS is an area in which a screen is not displayed.
  • the active area AA may be referred to as an active area
  • the non-active area DS may also be referred to as a non-active area.
  • the active area AA may generally occupy the center of the first display substrate 10 .
  • the first display substrate 10 may have a shape such as a long rectangle, a long rectangle, a square, a rectangle with rounded corners (vertices), other polygons, or a circle.
  • the shape of the active area AA of the first display substrate 10 may also be similar to the overall shape of the first display substrate 10 .
  • FIG. 3 the first display substrate 10 and the active area AA having a long rectangular shape are illustrated.
  • the present invention is not limited thereto, and the shape of the first display substrate 10 may be variously modified.
  • the active area AA of the first display substrate 10 may include a plurality of pixels PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangular shape or a square shape in plan view, but is not limited thereto, and each side may have a rhombus shape inclined with respect to one direction.
  • Each pixel PX may be alternately arranged in a stripe type or a pentile type.
  • each of the pixels PX may include one or more light emitting devices 300 emitting light of a specific wavelength band to display a specific color.
  • a non-active area DS may be disposed around the active area AA.
  • the non-active area DS may completely or partially surround the active area AA.
  • the active area AA may have a rectangular shape, and the non-active area DS may be disposed adjacent to four sides of the active area AA.
  • the non-active area DS may constitute a bezel of the first display substrate 10 .
  • Wires or circuit drivers included in the first display substrate 10 may be disposed in the non-active regions DS, or external devices may be mounted thereon.
  • FIG. 4 is a schematic diagram illustrating wirings included in a first display substrate according to an exemplary embodiment.
  • the first display substrate 10 may include a plurality of wires.
  • the plurality of wirings may include a scan line SCL, a sensing line SSL, a data line DTL, a reference voltage line RVL, a first voltage line VDL, and a second voltage line VSL.
  • other wirings may be further disposed on the first display substrate 10 .
  • the scan line SCL and the sensing line SSL may extend in the first direction DR1 .
  • the scan line SCL and the sensing line SSL may be connected to the scan driver SDR.
  • the scan driver SDR may include a driving circuit.
  • the scan driver SDR may be disposed on one side of the active area AA in the first direction DR1 , but is not limited thereto.
  • the scan driver SDR may be connected to the signal connection line CWL, and at least one end of the signal connection line CWL may be connected to an external device by forming a pad WPD_CW on the non-active area DS.
  • connection may mean that one member is connected to another member through mutual physical contact as well as connected through another member.
  • one part and another part are interconnected due to the integrated member as one integral member.
  • connection between one member and another member may be interpreted as including an electrical connection through another member in addition to a direct contact connection.
  • the data line DTL and the reference voltage line RVL may extend in a second direction DR2 crossing the first direction DR1 .
  • the reference voltage line RVL may further include a portion branched in the first direction DR1 from a portion extending in the second direction DR2 .
  • the first voltage line VDL and the second voltage line VSL may also include a portion extending in the second direction DR2 and a portion connected thereto and extending in the second direction DR2 .
  • the first voltage line VDL and the second voltage line VSL may have a mesh structure, but are not limited thereto.
  • each pixel PX of the first display substrate 10 includes at least one data line DTL, a reference voltage line RVL, a first voltage line VDL, and a second voltage line. (VSL) can be connected.
  • the data line DTL, the reference voltage line RVL, the first voltage line VDL, and the second voltage line VSL may be electrically connected to at least one wiring pad WPD.
  • Each wiring pad WPD may be disposed in the non-active area DS.
  • the wiring pad WPD_DT (hereinafter, referred to as a 'data pad') of the data line DTL is disposed on one side of the second direction DR2 of the active area AA in the pad area PDA
  • the wiring pad WPD_VSS (hereinafter, 'second power pad') may be disposed in the pad area PDA located on the other side of the active area AA in the second direction DR2.
  • the data pad WPD_DT, the reference voltage pad WPD_RV, the first power pad WPD_VDD, and the second power pad WPD_VSS are all the same area, for example, the non-active area DS located above the active area AA.
  • An external device may be mounted on the wiring pad WPD.
  • the external device may be mounted on the wiring pad WPD through an anisotropic conductive film, ultrasonic bonding, or the like.
  • Each pixel PX of the first display substrate 10 includes a pixel driving circuit.
  • the above-described wirings may apply a driving signal to each pixel driving circuit while passing through or around each pixel PX.
  • the pixel driving circuit may include a transistor and a capacitor.
  • the number of transistors and capacitors in each pixel driving circuit may be variously modified.
  • the pixel driving circuit will be described using a 3T1C structure in which the pixel driving circuit includes three transistors and one capacitor as an example, but is not limited thereto and other various modified pixels PX such as 2T1C structure, 7T1C structure, 6T1C structure, etc. ) structure may be applied.
  • 5 is an equivalent circuit diagram of one sub-pixel according to an exemplary embodiment.
  • each pixel PX or sub-pixel PXn of the display device includes, in addition to the light emitting diode EL, three transistors DRT, SCT, and SST and one storage capacitor Cst. ) is included.
  • the light emitting diode EL emits light according to a current supplied through the driving transistor DRT.
  • the light emitting diode EL includes a first electrode, a second electrode, and a light emitting element ( '300' in FIG. 11 ) disposed between them.
  • the light emitting device 300 may emit light in a specific wavelength band by an electrical signal transmitted from the first electrode and the second electrode. A detailed description thereof will be provided later.
  • One end of the light emitting diode EL is connected to the first source/drain electrode of the driving transistor DRT, and the other end of the light emitting diode EL has a low potential lower than the high potential voltage (first power supply voltage, VDD) of the first voltage line VDL. It may be connected to the second voltage line VSL to which the potential voltage (the second power voltage, VSS) is supplied.
  • the driving transistor DRT adjusts a current flowing from the first voltage line VDL to which the first power voltage VDD is supplied to the light emitting diode EL according to a voltage difference between the gate electrode and the source electrode.
  • the gate electrode of the driving transistor DRT is connected to the first source/drain electrode of the scan transistor SCT, the first source/drain electrode is connected to the first electrode of the light emitting diode EL, and the second source/drain electrode is connected to the light emitting diode EL.
  • the electrode may be connected to the first voltage line VDL to which the first power voltage VDD is applied.
  • the scan transistor SCT is turned on by the scan signal of the scan line SCL to connect the data line DTL to the gate electrode of the driving transistor DRT.
  • the gate electrode of the scan transistor SCT is connected to the scan line SCL
  • the first source/drain electrode is connected to the gate electrode of the driving transistor DRT
  • the second source/drain electrode is connected to the data line DTL.
  • the sensing transistor SST is turned on by the sensing signal of the sensing line SSL to connect the reference voltage line RVL to the first source/drain electrode of the driving transistor DRT.
  • the gate electrode of the sensing transistor SST is connected to the sensing line SSL, the first source/drain electrode is connected to the reference voltage line RVL, and the second source/drain electrode is connected to the first of the driving transistor DRT. It may be connected to a source/drain electrode.
  • the first source/drain electrode of each of the transistors DRT, SCT, and SST may be a source electrode
  • the second source/drain electrode may be a drain electrode, but is not limited thereto, and vice versa.
  • the capacitor Cst is formed between the gate electrode of the driving transistor DRT and the first source/drain electrode.
  • the storage capacitor Cst stores a difference voltage between the gate voltage of the driving transistor DRT and the first source/drain voltage.
  • Each of the transistors DRT, SCT, and SST may be formed of a thin film transistor. Also, in FIG. 5 , each of the transistors DRT, SCT, and SST has been mainly described, but is not limited thereto. That is, each of the transistors DRT, SCT, and SST may be formed of a P-type MOSFET, some may be formed of an N-type MOSFET, and some may be formed of a P-type MOSFET.
  • FIG. 6 is a schematic plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • 7 is a schematic plan view of a circuit element layer included in one sub-pixel of a display device according to an exemplary embodiment.
  • 8 is a schematic plan view of a display element layer included in one pixel of a display device according to an exemplary embodiment.
  • 9 is a cross-sectional view taken along lines Qa-Qa', Qb-Qb', and Qc-Qc' of FIGS. 7 and 8 .
  • 10 is a cross-sectional view taken along line Q1-Q1' of FIGS. 7 and 8 .
  • circuit elements and display elements disposed in each sub-pixel PXn are partially omitted (regions 'R', 'G', and 'B' in FIG. 6 ), and in FIG. 7 , one sub-pixel A circuit element layer of (eg, the third sub-pixel PX3 ) is illustrated in FIG. 8 , and a display element layer included in one pixel PX is illustrated. 9 and 10 illustrate partial cross-sections of the circuit element layer and the display element layer of the sub-pixel PXn.
  • both sides of the first direction DR1 of FIGS. 6 to 8 may be referred to as left and right, respectively, and both sides of the second direction DR2 may be referred to as upper and lower sides, respectively.
  • each of the pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be red
  • the second color may be green
  • the third color may be blue.
  • each of the sub-pixels PXn may emit light of the same color.
  • the pixel PX includes three sub-pixels PXn in FIG. 6 , the present invention is not limited thereto, and the pixel PX may include a larger number of sub-pixels PXn.
  • Each of the sub-pixels PXn of the first display substrate 10 may include an area defined as the emission area EMA.
  • the first sub-pixel PX1 has a first emission area EMA1
  • the second sub-pixel PX2 has a second emission area EMA2
  • the third sub-pixel PX3 has a third emission area EMA2 .
  • the light emitting area EMA may be defined as an area in which the light emitting device 300 included in the first display substrate 10 is disposed and light of a specific wavelength band is emitted. Lights generated in the light emitting layer 330 of the light emitting device 300 may be emitted to both end surfaces and side surfaces of the light emitting device 300 .
  • the light emitting area EMA may include an area in which the light emitting device 300 is disposed, and an area adjacent to the light emitting device 300 , from which light emitted from the light emitting device 300 is emitted.
  • the light emitting area EMA is not limited thereto, and the light emitting area EMA may also include an area in which light emitted from the light emitting device 300 is reflected or refracted by other members.
  • the plurality of light emitting devices 300 may be disposed in each sub-pixel PXn, and may form a light emitting area EMA including an area in which they are disposed and an area adjacent thereto.
  • each sub-pixel PXn of the first display substrate 10 may include a non-emission area defined as an area other than the emission area EMA.
  • the non-emission region may be a region in which the light emitting device 300 is not disposed and the light emitted from the light emitting device 300 does not reach, and thus the light is not emitted.
  • each pixel PX or sub-pixel PXn may include a circuit element layer and a display element layer.
  • the display element layer includes the light emitting elements 300 and the first electrode 210 and the second electrode 220 are disposed, and the circuit element layer includes pixel circuit elements for driving the light emitting element 300 . It may be a layer in which a plurality of wirings are disposed.
  • the circuit element layer may include a driving transistor DRT, a scan transistor SCT, a sensing transistor SST, and a storage capacitor Cst, including a scan line SCL, a sensing line SSL, and a data line DTL. ), a reference voltage line RVL, a first voltage line VDL, and a second voltage line VSL.
  • the first display substrate 10 may include the first substrate 101 , and a circuit element layer and a display element layer may be disposed on the first substrate 101 .
  • the first substrate 101 may be made of an insulating material such as glass, quartz, or polymer resin.
  • the first substrate 101 may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, and the like.
  • the light blocking layer BML may be disposed on the first substrate 101 .
  • the light blocking layer BML may be disposed to overlap a portion of the first active layer DRT_ACT of the driving transistor DRT, which will be described later.
  • the light blocking layer BML may include a light-blocking material to prevent light from being incident on the first active layer DRT_ACT.
  • the light blocking layer BML may be formed of an opaque metal material that blocks light transmission.
  • the present invention is not limited thereto, and in some cases, the light blocking layer BML may be omitted or may be disposed in greater number to overlap the active layers of other transistors.
  • the buffer layer 102 is disposed on the first substrate 101 including the light blocking layer BML.
  • the buffer layer 102 may be entirely disposed on the first substrate 101 .
  • the buffer layer 102 is formed on the first substrate 101 to protect the transistors of the pixel PX from moisture penetrating through the first substrate 101 that is vulnerable to moisture permeation, and may perform a surface planarization function.
  • the buffer layer 102 may include a plurality of inorganic layers alternately stacked.
  • the buffer layer 102 may be formed as a multi-layer in which one or more inorganic layers of a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), and a silicon oxynitride (SiON) are alternately stacked.
  • a semiconductor layer is disposed on the buffer layer 102 .
  • the semiconductor layer may constitute an active layer of each transistor.
  • the semiconductor layer may include a first active layer DRT_ACT of the driving transistor DRT, a second active layer SCT_ACT of the scan transistor SCT, and a third active layer SST_ACT of the sensing transistor SST.
  • Each of the active layers may be disposed to partially overlap with gate electrodes of a first gate conductive layer, which will be described later.
  • the first active layer DRT_ACT and the third active layer SST_ACT may be disposed on the lower side with respect to the center of each sub-pixel PXn
  • the second active layer SCT_ACT may be disposed on the upper side of each sub-pixel PXn.
  • the first active layer DRT_ACT and the third active layer SST_ACT may be integrally formed as one semiconductor layer, and the driving transistor DRT and the sensing transistor SST may also be electrically connected to each other.
  • the semiconductor layer may further include a first semiconductor pattern SP1 .
  • the first semiconductor pattern SP1 may be connected to a gate electrode and a sensing line SSL of a sensing transistor SST, which will be described later.
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like.
  • each of the active layers may include a doped region and a channel region.
  • the first active layer DRT_ACT may include a first doped region DRT_ACTa, a second doped region DRT_ACTb, and a first channel region DRT_ACTc.
  • Each doped region may be a region doped with an impurity, and a channel region may be disposed between each doped region.
  • Polycrystalline silicon may be formed by crystallizing amorphous silicon.
  • the crystallization method examples include a rapid thermal annealing (RTA) method, a solid phase crystallization (SPC) method, an excimer laser annealing (ELA) method, a metal induced crystallization (MILC) method, and a sequential lateral solidification (SLS) method.
  • RTA rapid thermal annealing
  • SPC solid phase crystallization
  • ELA excimer laser annealing
  • MILC metal induced crystallization
  • SLS sequential lateral solidification
  • the semiconductor layer may include single crystal silicon, low temperature polycrystalline silicon, amorphous silicon, or the like.
  • the semiconductor layer is not necessarily limited to the above-described bar.
  • the semiconductor layer may include an oxide semiconductor.
  • each doped region may be a conductive region.
  • the oxide semiconductor when the semiconductor layer includes an oxide semiconductor, the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor is indium-tin oxide (ITO), indium-zinc oxide (IZO), indium-gallium oxide (IGO), indium- Indium-Zinc-Tin Oxide (IZTO), Indium-Gallium-Tin Oxide (IGTO), Indium-Gallium-Zinc-Tin Oxide, IGZTO) and the like.
  • ITO indium-tin oxide
  • IZO indium-zinc oxide
  • IGO indium-gallium oxide
  • IZTO Indium-Indium-Zinc-Tin Oxide
  • IGTO Indium-Gallium-Tin Oxide
  • IGZTO Indium-Gallium-Zinc-Tin Oxide
  • the first gate insulating layer 103 is disposed on the semiconductor layer and the buffer layer 102 .
  • the first gate insulating layer 103 may function as a gate insulating layer of each transistor.
  • the first gate insulating layer 103 may be formed of an inorganic layer including an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON), or may be formed in a stacked structure.
  • the first gate conductive layer is disposed on the first gate insulating layer 103 .
  • the first gate conductive layer includes first capacitances of the gate electrodes of each transistor, the scan line SCL, the sensing line SSL, the second voltage line VSL, the reference voltage distribution line RVT, and the storage capacitor Cst.
  • An electrode CSE1 may be included.
  • the gate electrodes of each transistor may be disposed to partially overlap the active layers, respectively.
  • the first gate electrode DRT_G of the driving transistor DRT overlaps a portion of the first active layer DRT_ACT
  • the second gate electrode SCT_G of the scan transistor SCT is the second active layer SCT_ACT.
  • the third gate electrode SST_G of the sensing transistor SST may overlap a portion of the third active layer SST_ACT.
  • the first gate electrode DRT_G may be connected to the first capacitor electrode CSE1 to form a single pattern.
  • the second gate electrode SCT_G may be electrically connected to the scan line SCL
  • the third gate electrode SST_G may be electrically connected to the sensing line SSL through the first semiconductor pattern SP1.
  • the scan line SCL may extend in the first direction DR1 to extend beyond the boundary between the neighboring sub-pixels PXn.
  • the scan line SCL may be disposed above the center of the sub-pixel PXn.
  • the scan line SCL may be electrically connected to the second gate electrode SCT_G through a conductive pattern of a first data conductive layer, which will be described later, and may transmit a scan signal to the scan transistor SCT.
  • the sensing line SSL may extend in the first direction DR1 and may be disposed beyond the boundary of the neighboring sub-pixels PXn.
  • the sensing line SSL may be disposed below the center of the sub-pixel PXn in the second direction DR2 .
  • the sensing line SSL may be electrically connected to the third gate electrode SST_G through the first semiconductor pattern SP1 , and may transmit a sensing signal to the sensing transistor SST.
  • the reference voltage distribution line RVT may be disposed below the sensing line SSL and extend in the first direction DR1 .
  • the reference voltage distribution line RVT extends from the first sub-pixel PX1 to the third sub-pixel PX3 , and each pixel PX, that is, the three sub-pixels PXn, has one reference voltage distribution line. (RVT) can be shared.
  • the reference voltage distribution line RVT may be electrically connected to a reference voltage line RVL to be described later and a first source/drain electrode of a sensing transistor SST of each sub-pixel PXn.
  • the reference voltage division line RVT may transfer the reference voltage applied from the reference voltage line RVL to the sensing transistor SST.
  • the second voltage line VSL may extend in the second direction DR2 and may be disposed beyond the boundary of the sub-pixel PXn adjacent in the second direction DR2 .
  • One second voltage line VSL may be disposed in one pixel PX, that is, every three sub-pixels PXn.
  • the second voltage line VSL is disposed to extend in the second direction DR2 from the right side of the third sub-pixel PX3 , and is disposed in the first sub-pixel PX1 and the second sub-pixel PX2 . may not be placed.
  • the second voltage line VSL may be electrically connected to the wiring pads WPD to be applied with the second power voltage VSS.
  • the second voltage line VSL may be electrically connected to a second electrode 220 to be described later to apply a second power voltage VSS to the light emitting device 300 .
  • the second voltage line VSL may further include a portion extending in the first direction DR1 .
  • the second electrodes 220 of each sub-pixel PXn may be electrically connected to each other at a portion extending in the first direction DR1 of the second voltage line VSL.
  • the second voltage line VSL is not necessarily disposed on the first gate conductive layer, but may be disposed on a first data conductive layer to be described later.
  • the first capacitance electrode CSE1 of the storage capacitor Cst is disposed between the scan line SCL and the sensing line SSL.
  • the first capacitance electrode CSE1 of the storage capacitor Cst may be electrically connected to the first gate electrode DRT_G and the first source/drain electrode SCT_SD1 of the scan transistor SCT. Also, as will be described later, the first capacitor electrode CSE1 may be positioned between the first voltage line VDL and the data line DTL on a plane.
  • the first source/drain electrode SCT_SD1 of the scan transistor SCT may contact the second active layer SCT_ACT through the fifth contact hole CT5 in a region overlapping one side of the second active layer SCT_ACT. .
  • the scan transistor SCT may be connected to the first capacitance electrode CSE1 of the storage capacitor Cst.
  • the first source/drain electrode SCT_SD1 of the scan transistor SCT may be integrated with the first capacitance electrode CSE1 of the storage capacitor Cst.
  • the first gate conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of However, the present invention is not limited thereto.
  • the first interlayer insulating layer 105 is disposed on the first gate conductive layer.
  • the first interlayer insulating layer 105 may function as an insulating layer between the first gate conductive layer and other layers disposed thereon.
  • the first interlayer insulating layer 105 may be formed of an inorganic layer including an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON), or may be formed in a stacked structure.
  • more insulating layers and conductive layers may be disposed on the first gate conductive layer and the first interlayer insulating layer 105 . At least a portion of the conductive layer may be disposed to overlap the first gate conductive layer with the insulating layer interposed therebetween.
  • the first data conductive layer is disposed on the first interlayer insulating layer 105 .
  • the first data conductive layer includes a data line DTL, a first voltage line VDL, a reference voltage line RVL, source/drain electrodes of each transistor, a plurality of conductive patterns SDP1 and VCP, and a storage capacitor (SDP1, VCP). Cst) of the second capacitor electrode CSE2 may be included.
  • the data line DTL may extend in the second direction DR2 to extend beyond the boundary between the neighboring sub-pixels PXn.
  • the data line DTL may be disposed on the right side of the center of the sub-pixel PXn.
  • the data line DTL may contact one side of the second active layer SCT_ACT through the fourth contact hole CT4 .
  • a portion of the data line DTL may be the second source/drain electrode of the scan transistor SCT, and a data signal applied to the data line DTL may be transmitted to the scan transistor SCT.
  • the first voltage line VDL may extend in the second direction DR2 to extend beyond the boundary between the neighboring sub-pixels PXn.
  • the first voltage line VDL may be disposed on the left side with respect to the center of the sub-pixel PXn.
  • the first voltage line VDL may contact one side of the first active layer DRT_ACT through the first contact hole CT1 . That is, a portion of the first voltage line VDL may be connected to the first source/drain electrode ('DRT_SD1' of FIG. 9 ) of the driving transistor DRT, and the first power applied to the first voltage line VDL.
  • the voltage VDD may be transferred to the driving transistor DRT.
  • the first voltage line VDL and the data line DTL may be disposed in each sub-pixel PXn.
  • the first voltage line VDL and the data line DTL may be respectively disposed on the left and right sides with respect to the center of each sub-pixel PXn and may be disposed to extend in the second direction DR2 .
  • the reference voltage line RVL may extend in the second direction DR2 and may be disposed beyond the boundary of the sub-pixel PXn adjacent in the second direction DR2 .
  • One reference voltage line RVL may be disposed in one pixel PX, that is, every three sub-pixels PXn.
  • the reference voltage line RVL may be disposed on the left side of the data line DTL of the third sub-pixel PX3 and may not be disposed on the first sub-pixel PX1 and the second sub-pixel PX2 .
  • the reference voltage line RVL may be electrically connected to the aforementioned reference voltage distribution line RVT.
  • the reference voltage line RVL may be electrically connected to the reference voltage distribution line RVT through the tenth contact hole CT10 .
  • the reference voltage applied through the reference voltage line RVL may be transferred to the sensing transistor SST of each sub-pixel PXn through the reference voltage distribution line RVT.
  • the second capacitance electrode CSE2 of the storage capacitor Cst is disposed between the first voltage line VDL and the data line DTL.
  • the second capacitance electrode CSE2 of the storage capacitor Cst may be disposed to overlap the first capacitance electrode CSE1 , and a storage capacitor 'Cst' in FIG. 10 may be formed therebetween. That is, in an exemplary embodiment, the first capacitor electrode CSE1 and the second capacitor electrode CSE2 may be positioned between the first voltage line VDL and the data line DTL on a plane, respectively.
  • the second capacitance electrode CSE2 of the storage capacitor Cst may be connected to the second source/drain electrode DRT_SD of the driving transistor DRT or 'DRT_SD2' of FIG. 9 .
  • the second capacitance electrode CSE2 of the storage capacitor Cst may be integrated with the second source/drain electrode DRT_SD2 of the driving transistor DRT.
  • the second source/drain electrode DRT_SD2 of the driving transistor DRT contacts a portion of the first active layer DRT_ACT through the second contact hole CT2 and the light blocking layer BML through the third contact hole CT3 You can come into contact with some.
  • the second source/drain electrode DRT_SD2 of the driving transistor DRT may also contact one side of the third active layer SST_ACT through the eighth contact hole CT8, which is the sensing transistor SST.
  • Source/drain electrodes may be configured.
  • the first source/drain electrode SST_SD of the sensing transistor SST may be in contact with the other side of the third active layer SST_ACT and the reference voltage distribution line RVT.
  • the first source/drain electrode SST_SD of the sensing transistor SST contacts the third active layer SST_ACT through the seventh contact hole CT7 and the reference voltage distribution line RVT through the tenth contact hole CT10 ) can be in contact with
  • the first conductive pattern SDP1 and the second conductive pattern VCP of the first data conductive layer may be connected to a portion of the first gate conductive layer.
  • the first conductive pattern SDP1 may be connected to the scan line SCL and the second gate electrode SCT_G, and a scan signal applied from the scan line SCL may be transmitted to the scan transistor SCT.
  • the first conductive pattern SDP1 contacts the scan line SCL and the second gate electrode SCT_G of the scan transistor SCT through the sixth contact hole CT6 penetrating the first interlayer insulating layer 105 , respectively. can do.
  • the second gate electrode SCT_G may be electrically connected to the scan line SCL through the first conductive pattern SDP1 , and the scan signal may be transmitted to the scan transistor SCT.
  • the second conductive pattern VCP may be disposed to overlap the second voltage line VSL.
  • the second conductive pattern VCP may contact the second voltage line VSL through the first wiring contact hole CTS1 penetrating the first interlayer insulating layer 105 .
  • the second conductive pattern VCP may contact the second electrode 220 through a second wiring contact hole CTS2 to be described later.
  • the second electrode 220 may be electrically connected to the second voltage line VSL through the second conductive pattern VCP.
  • the first data conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of However, the present invention is not limited thereto.
  • the first passivation layer 107 is disposed on the first data conductive layer.
  • the first passivation layer 107 may be disposed to cover the first data conductive layer to protect the first data conductive layer.
  • the first protective layer 107 may be formed of an inorganic layer including an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON), or may be formed in a stacked structure.
  • the first planarization layer 109 is disposed on the first passivation layer 107 .
  • the first planarization layer 109 may include an organic insulating material, for example, an organic material such as polyimide (PI), and may perform a surface planarization function.
  • PI polyimide
  • the present invention is not limited thereto.
  • a larger number of conductive layers may be disposed between the first planarization layer 109 and the first passivation layer 107 .
  • first planarization layer 109 On the first planarization layer 109 , inner banks 410 and 420 , a plurality of electrodes 210 and 220 , an outer bank 450 , a plurality of contact electrodes 261 and 262 , and a light emitting device 300 are formed. A display element layer including a layer is disposed. In addition, a plurality of insulating layers IL1 , IL2 , and IL3 may be further disposed on the first planarization layer 109 .
  • the inner banks 410 and 420 are disposed directly on the first planarization layer 109 .
  • the internal banks 410 and 420 may include a first internal bank 410 and a second internal bank 420 disposed adjacent to the center of each pixel PX or sub-pixel PXn.
  • the first inner bank 410 and the second inner bank 420 may be disposed to face each other and spaced apart from each other in the first direction DR1 . Also, the first internal bank 410 and the second internal bank 420 extend in the second direction DR2, but do not extend to the other sub-pixels PXn adjacent to each other in the second direction DR2. PXn) may be separated from each other at the boundary between them. The first internal bank 410 and the second internal bank 420 may be disposed in each sub-pixel PXn to form a pattern on the entire surface of the active area AA. The inner banks 410 and 420 may be disposed to face each other to be spaced apart from each other, thereby forming a region in which the light emitting device 300 is disposed.
  • first internal banks 410 and one second internal bank 420 disposed therebetween are illustrated, but the present invention is not limited thereto. In some cases, a larger number of internal banks 410 and 420 may be further disposed according to the number of electrodes 210 and 220 .
  • the first internal bank 410 and the second internal bank 420 may be positioned between the first voltage line VDL and the data line DTL on a plane.
  • the external bank 450 is disposed at the boundary of each sub-pixel PXn, and the first voltage line VDL and the data line DTL are disposed at each sub-pixel PXn to partially external banks. (450) and may overlap in the thickness direction.
  • the first internal bank 410 and the second internal bank 420 may be disposed to be spaced apart from the external bank 450 , respectively, and may be positioned between the first voltage line VDL and the data line DTL. .
  • the first voltage line VDL extends in the second direction DR2 between the second internal bank 440 and the external bank 450 adjacent thereto on a plane, and in some cases, the first internal bank 410 and It can be overlapped in the thickness direction.
  • the data line DTL extends in the second direction DR2 between the first inner bank 410 and the outer bank 450 adjacent thereto on a plan view, and in some cases overlaps the second inner bank 420 in the thickness direction.
  • the 'thickness direction' may refer to a direction perpendicular to a cross-section or a direction in which a plurality of layers are overlapped.
  • the members overlapping in the thickness direction may mean that at least a portion of the members overlap each other on a plane.
  • the first voltage line VDL and the data line DTL may be respectively disposed to partially overlap the first internal bank 410 and the second internal bank 420 in plan view, but is not limited thereto.
  • the first internal bank 410 may overlap the first voltage line VDL in the thickness direction
  • the second internal bank 420 may overlap the data line DTL in the thickness direction.
  • the data line DTL overlaps the portion extending in the second direction DR2 of the external bank 450 in the thickness direction
  • the first voltage line VSL is connected to the second direction DR2 of the external bank 450 .
  • the present invention is not limited thereto.
  • the first inner bank 410 and the second inner bank 420 may have a predetermined width and have a structure in which at least a portion protrudes from the top surface of the first planarization layer 109 .
  • the first inner bank 410 and the second inner bank 420 may each have the same width, protruding portions thereof may have inclined sides, and the light emitted from the light emitting device 300 may have the same width. (410, 420) may proceed towards the sloping side.
  • the electrodes 210 and 220 disposed on the inner banks 410 and 420 may include a material having high reflectivity, and light emitted from the light emitting device 300 may be transmitted to the inner banks 410 and 420 .
  • the internal banks 410 and 420 may provide a region in which the light emitting device 300 is disposed and at the same time perform the function of a reflective barrier rib that reflects the light emitted from the light emitting device 300 in an upward direction.
  • the internal banks 410 and 420 may include an organic insulating material such as polyimide (PI), but is not limited thereto.
  • the plurality of electrodes 210 and 220 are disposed on the inner banks 410 and 420 and the first planarization layer 109 .
  • the plurality of electrodes 210 and 220 may include a first electrode 210 disposed on the first internal bank 410 and a second electrode 220 disposed on the second internal bank 420 .
  • the first electrode 210 and the second electrode 220 are respectively extended in the first direction DR1 in the electrode stem portions 210S and 220S and the electrode stem portions 210S and 220S in the second direction DR2. It may include at least one electrode branch (210B, 220B) for branching.
  • the first electrode 210 extends in the first direction DR1 and is branched from the first electrode stem 210S and the first electrode stem 210S to extend in the second direction DR2 .
  • At least one first electrode branch 210B may be included. Both ends of the first electrode stem 210S of any one sub-pixel PXn are spaced apart from each other and end, but are adjacent to each other in the same row (eg, adjacent in the first direction DR1 ). may lie on substantially the same straight line as the first electrode stem 210S of the sub-pixel PXn. Both ends of the first electrode stem portions 210S disposed in each sub-pixel PXn are spaced apart from each other to independently transmit electrical signals to each of the first electrode branch portions 210B.
  • the first electrode branch 210B is disposed to branch from at least a portion of the first electrode stem 210S and extend in the second direction DR2 .
  • the first electrode branch 210B may terminate while being spaced apart from the second electrode stem 220S disposed to face the first electrode stem 210S.
  • the first electrode 210 may be electrically connected to the driving transistor DRT.
  • the first electrode 210 is formed in a portion overlapping with the first electrode stem portion 210S, and penetrates the first planarization layer 109 to penetrate the second source/drain electrodes (DRT) of the driving transistor DRT.
  • the second source/drain electrode DRT_SD2 may be in contact with the electrode contact hole CTD exposing a portion of the top surface of the DRT_SD2 .
  • the present invention is not limited thereto.
  • a greater number of conductive layers may be disposed between the first planarization layer 109 and the first data conductive layer, and the first electrode 210 electrically connects the driving transistor DRT through the conductive layer. may be connected to
  • the second electrode 220 includes a second electrode stem portion 220S disposed to extend in the first direction DR1 and at least one branched portion from the second electrode stem portion 220S extending in the second direction DR2 . It may include a second electrode branch 220B.
  • the second electrode stem 220S is disposed to face the first electrode stem 210S and spaced apart from each other in the second direction DR2
  • the second electrode branch 220B includes at least one first electrode branch 210B.
  • the first direction DR1 may be disposed to face each other.
  • the second electrode branch 220B may be disposed between the two first electrode branch 210B so that both sides thereof may face the first electrode branch 210B by being spaced apart from each other.
  • the second electrode stem part 220S may extend in the first direction DR1 to cross each sub-pixel PXn.
  • the second electrode branch 220B may be branched from the second electrode stem 220S in the second direction DR2 , but may terminate in a state spaced apart from the first electrode stem 210S.
  • a plurality of light emitting devices 300 may be disposed between the second electrode branch 220B and the first electrode branch 210B.
  • the second electrode 220 may be electrically connected to the second voltage line VSL.
  • the second electrode 220 is formed between the third sub-pixel PX3 and the sub-pixel PXn adjacent in the first direction DR1 , passes through the first planarization layer 109 , and passes through the second electrode 220 .
  • the second conductive pattern VCP may be in contact with the second wiring contact hole CTS2 exposing a portion of the upper surface of the conductive pattern VCP.
  • the second electrode 220 may be electrically connected to the second voltage line VSL through the second conductive pattern VCP.
  • the present invention is not limited thereto.
  • the second conductive pattern VCP may be omitted and the second electrode 220 may directly contact the second voltage line VSL.
  • first electrode branches 210B and one second electrode branch 220B are disposed in one sub-pixel PXn, so that the first electrode 210 is connected to the second electrode branch 220B. It is shown that it is arranged in a shape surrounding the outer surface of the. However, the present invention is not limited thereto.
  • a larger number or a smaller number of electrode branches 210B and 220B may be disposed.
  • the first electrode branch 210B and the second electrode branch 220B may be alternately disposed to be spaced apart from each other.
  • the first electrode 210 and the second electrode 220 may not necessarily have a shape extending in one direction, and the first electrode 210 and the second electrode 220 may have various shapes.
  • the first electrode 210 and the second electrode 220 may have a partially curved or bent shape, and one electrode may be disposed to surround the other electrode. At least some regions of the first electrode 210 and the second electrode 220 are spaced apart from each other to face each other, so if a region in which the light emitting device 300 is to be disposed is formed, the structure or shape in which they are disposed is not particularly limited. .
  • the plurality of electrodes 210 and 220 may be electrically connected to the light emitting devices 300 , and a predetermined voltage may be applied so that the light emitting devices 300 emit light.
  • the plurality of electrodes 210 and 220 are electrically connected to the light emitting device 300 through contact electrodes 261 and 262 to be described later, and transmit electrical signals applied to the electrodes 210 and 220 to the contact electrodes. It may be transmitted to the light emitting device 300 through 261 and 262 .
  • the first electrode 210 may be a separate pixel electrode for each sub-pixel PXn, and the second electrode 220 may be a common electrode commonly connected along each sub-pixel PXn.
  • One of the first electrode 210 and the second electrode 220 may be an anode electrode of the light emitting device 300 , and the other may be a cathode electrode of the light emitting device 300 .
  • the present invention is not limited thereto and vice versa.
  • each of the electrodes 210 and 220 may be used to form an electric field in the sub-pixel PXn to align the light emitting device 300 .
  • the light emitting device 300 applies an alignment signal to the first electrode 210 and the second electrode 220 to form an electric field between the first electrode 210 and the second electrode 220 to form the first electrode It may be disposed between the 210 and the second electrode 220 .
  • the light emitting device 300 is sprayed onto the first electrode 210 and the second electrode 220 in a state of being dispersed in ink through an inkjet printing process, and is disposed between the first electrode 210 and the second electrode 220 .
  • an alignment signal to apply a dieletrophoretic force to the light emitting device 300 , the alignment may be performed therebetween.
  • the first electrode 210 and the second electrode 220 are disposed on the first inner bank 410 and the second inner bank 420 , respectively, and they may face each other in the first direction DR1 while being spaced apart from each other.
  • a plurality of light emitting devices 300 may be disposed between the first internal bank 410 and the second internal bank 420 , and at least one end thereof is electrically connected to the first electrode 210 and the second electrode 220 . can be connected to
  • the first electrode 210 and the second electrode 220 disposed on the first inner bank 410 and the second inner bank 420 have a first electrode branch 210B and a second electrode branch 220B, respectively. ) may be part of
  • the first electrode 210 and the second electrode 220 may be formed to have a greater width than the first inner bank 410 and the second inner bank 420 , respectively.
  • the first electrode 210 and the second electrode 220 may be disposed to cover outer surfaces of the first inner bank 410 and the second inner bank 420 , respectively.
  • a first electrode 210 and a second electrode 220 are respectively disposed on the side surfaces of the first inner bank 410 and the second inner bank 420 , and between the first electrode 210 and the second electrode 220 .
  • the interval between may be narrower than the interval between the first internal bank 410 and the second internal bank 420 .
  • at least a partial region of the first electrode 210 and the second electrode 220 may be directly disposed on the first planarization layer 109 .
  • Each of the electrodes 210 and 220 may include a transparent conductive material.
  • each of the electrodes 210 and 220 may include a material such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin-zinc oxide (ITZO), but is not limited thereto.
  • each of the electrodes 210 and 220 may include a highly reflective conductive material.
  • each of the electrodes 210 and 220 is a material having high reflectivity and may include a metal such as silver (Ag), copper (Cu), or aluminum (Al).
  • each of the electrodes 210 and 220 transmits light emitted from the light emitting device 300 and traveling to the side surfaces of the first internal bank 410 and the second internal bank 420 in the upper direction of each sub-pixel PXn. can be reflected by
  • each of the electrodes 210 and 220 may have a structure in which a transparent conductive material and a metal layer having high reflectance are stacked in one or more layers, or may be formed as one layer including them.
  • each of the electrodes 210 and 220 has a stacked structure of ITO/silver (Ag)/ITO/IZO, or an alloy including aluminum (Al), nickel (Ni), lanthanum (La), and the like. can be
  • the first insulating layer IL1 is disposed on the first planarization layer 109 , the first electrode 210 , and the second electrode 220 .
  • the first insulating layer IL1 is disposed on the opposite side of the region between the electrodes 210 and 220 or the inner banks 410 and 420 in addition to the spaced apart region between the inner banks 410 and 420 as the center.
  • the first insulating layer IL1 is completely disposed on the first planarization layer 109 including the first electrode 210 and the second electrode 220 , and includes the first electrode 210 and the second electrode 220 . It may be disposed to expose a portion of the upper surface of the second electrode 220 .
  • An opening (not shown) partially exposing the first electrode 210 and the second electrode 220 is formed in the first insulating layer IL1 , and one of the first electrode 210 and the second electrode 220 is formed. It may be arranged to cover only the side and the other side. A portion of the first electrode 210 and the second electrode 220 disposed on the internal banks 410 and 420 may be exposed by the opening.
  • the first insulating layer IL1 may protect the first electrode 210 and the second electrode 220 and may insulate them from each other. Also, it is possible to prevent the light emitting device 300 disposed on the first insulating layer IL1 from being damaged by direct contact with other members.
  • the shape and structure of the first insulating layer IL1 is not limited thereto.
  • a step may be formed on a portion of the upper surface of the first insulating layer IL1 between the first electrode 210 and the second electrode 220 .
  • the first insulating layer IL1 includes an inorganic insulating material, and the first insulating layer IL1 disposed to partially cover the first electrode 210 and the second electrode 220 is disposed thereunder. A portion of the upper surface may be stepped by the disposed electrodes 210 and 220 . Accordingly, the light emitting device 300 disposed on the first insulating layer IL1 between the first electrode 210 and the second electrode 220 may form an empty space between the upper surface of the first insulating layer IL1. can The empty space may be filled with a material constituting the second insulating layer IL2 to be described later.
  • the first insulating layer IL1 may be formed such that a portion disposed between the first electrode 210 and the second electrode 220 has a flat top surface. The upper surface extends in one direction toward the first electrode 210 and the second electrode 220 , and the first insulating layer IL1 has each of the electrodes 210 and 220 in the first internal bank 410 and the second electrode 220 . It may also be disposed on a region overlapping the inclined side surface of the inner bank 420 .
  • the contact electrodes 261 and 262 which will be described later, are in contact with the exposed regions of the first electrode 210 and the second electrode 220 , and the end of the light emitting device 300 on the flat top surface of the first insulating layer IL1 and can be contacted smoothly.
  • the external bank 450 may be disposed on the first insulating layer IL1 .
  • the external bank 450 may be disposed at a boundary between each sub-pixel PXn.
  • the outer bank 450 is disposed to extend in the first direction DR1 and the second direction DR2 , and the light emitting device 300 is disposed between the inner banks 410 and 420 and the electrodes 210 and 220 . It may be disposed to surround a portion of the inner banks 410 and 420 and the electrodes 210 and 220 including the region.
  • the external bank 450 may form a grid pattern on the entire surface of the active area AA of the first display substrate 10 .
  • the external bank 450 may be disposed at a boundary between each sub-pixel PXn and partially overlap with wires disposed for each sub-pixel PXn or wires disposed for each pixel PX in the thickness direction. there is.
  • the external bank 450 may overlap a data line DTL disposed for each sub-pixel PXn on a plane in a thickness direction, some of which may be a reference disposed for each pixel PX. It may overlap the voltage line RVL in the thickness direction.
  • Portions of the external banks 450 extending in the second direction DR2 are disposed at the boundary of the sub-pixel PXn adjacent in the first direction DR1 , and partially overlap with the wirings extending in the second direction DR2 .
  • the portion extending in the second direction DR2 of the external bank 450 and the thickness direction are the same. They may be arranged to overlap. However, the scan line SCL and the sensing line SSL may be disposed to overlap a portion extending in the first direction DR1 of the external bank 450 in the thickness direction.
  • the height of the outer bank 450 may be greater than the height of the inner banks 410 and 420 .
  • the external bank 450 separates the neighboring sub-pixels PXn and, at the same time, inkjet printing for disposing the light emitting device 300 during the manufacturing process of the first display substrate 10 .
  • a function of preventing ink from overflowing into the adjacent sub-pixel PXn may be performed. That is, the external bank 450 may separate the inks in which the different light emitting devices 300 are dispersed in each of the different sub-pixels PXn so that they do not mix with each other.
  • the external bank 450 may include polyimide (PI) like the internal banks 410 and 420 , but is not limited thereto.
  • the light emitting device 300 may be disposed in a region formed between the first electrode 210 and the second electrode 220 or between the first internal bank 410 and the second internal bank 420 . One end of the light emitting device 300 may be electrically connected to the first electrode 210 , and the other end may be electrically connected to the second electrode 220 . The light emitting device 300 may be electrically connected to the first electrode 210 and the second electrode 220 through contact electrodes 261 and 262 , respectively.
  • the plurality of light emitting devices 300 may be disposed to be spaced apart from each other and aligned substantially parallel to each other.
  • the interval at which the light emitting devices 300 are spaced apart is not particularly limited.
  • a plurality of light emitting devices 300 are arranged adjacent to each other to form a group, and a plurality of other light emitting devices 300 may be grouped in a state spaced apart by a predetermined interval, have non-uniform density and are oriented in one direction It can also be sorted.
  • the light emitting device 300 has a shape extending in one direction, and the direction in which each of the electrodes 210 and 220 extends and the direction in which the light emitting device 300 extends are substantially perpendicular. there is.
  • the present invention is not limited thereto, and the light emitting device 300 may be disposed at an angle instead of perpendicular to the direction in which the respective electrodes 210 and 220 extend.
  • the light emitting device 300 may include the light emitting layers 330 including different materials to emit light of different wavelength bands to the outside.
  • each of the sub-pixels PXn may include the light emitting devices 300 emitting light of different wavelength bands.
  • the light emitting device 300 of the first sub-pixel PX1 includes a light emitting layer 330 emitting light of a first color having a first wavelength in a central wavelength band, and the light emitting device 300 of the second sub-pixel PX2 .
  • ) includes a light emitting layer 330 emitting light of a second color having a center wavelength band of a second wavelength
  • the light emitting device 300 of the third sub-pixel PX3 has a third wavelength band having a center wavelength band of the third wavelength.
  • the light emitting layer 330 emitting colored light may be included.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include the same type of light emitting device 300 to emit light of substantially the same color. there is.
  • the light emitting device 300 may be disposed on the first insulating layer IL1 between the internal banks 410 and 420 or between the respective electrodes 210 and 220 .
  • the light emitting device 300 may be disposed such that a partial region overlaps each of the electrodes 210 and 220 in the thickness direction.
  • One end of the light emitting device 300 overlaps the first electrode 210 in the thickness direction and is placed on the first electrode 210 , and the other end overlaps the second electrode 220 and the second electrode in the thickness direction. 220 .
  • each sub-pixel PXn may be in a region other than the region formed between the internal banks 410 and 420 , for example, an internal region. It may be disposed between the banks 410 and 420 and the external bank 450 .
  • the light emitting device 300 is disposed between the first internal bank 410 and the second internal bank 420 , and between the first voltage line VDL and the data line DTL is a first capacitor electrode CSE1 . and a second capacitor electrode CSE2 may be disposed. According to an embodiment, at least a portion of the light emitting devices 300 may be disposed to overlap the first and second capacitor electrodes CSE1 and CSE2 of the circuit element layer in the thickness direction. As described above, the internal banks 410 and 420 and the first and second capacitor electrodes CSE1 and CSE2 may be positioned between the first voltage line VDL and the data line DTL on a plane. there is.
  • At least some of the light emitting devices 300 disposed between the internal banks 410 and 420 may be disposed to overlap the first capacitor electrode CSE1 and the second capacitor electrode CSE2 of the circuit device layer. Lights emitted from both end surfaces of the light emitting device 300 are reflected by the electrodes 210 and 220 placed on the side surfaces of the inner banks 410 and 420 to be emitted toward the upper direction of the first substrate 101 . can
  • a non-emission area in which circuit elements are disposed and a light-emitting area EMA in which the light-emitting devices 300 are disposed may be separated, and the light-emitting devices 300 are circuit devices. It can be non-overlapping with fields in the thickness direction.
  • lights emitted from the light emitting devices 300 may be emitted in an upper direction or a rear direction of the first substrate 101 .
  • a plurality of layers may be disposed in a direction parallel to the top surface of the first substrate 101 or the first planarization layer 109 .
  • the light emitting device 300 may have a shape extending in one direction, and may have a structure in which a plurality of semiconductor layers are sequentially disposed in one direction.
  • the light emitting device 300 is disposed so that one extended direction is parallel to the first planarization layer 109 , and the plurality of semiconductor layers included in the light emitting device 300 are disposed in a direction parallel to the top surface of the first planarization layer 109 .
  • the present invention is not limited thereto.
  • the plurality of layers may be disposed in a direction perpendicular to the first planarization layer 109 .
  • the second insulating layer IL2 may be partially disposed on the light emitting device 300 disposed between the first electrode 210 and the second electrode 220 .
  • the second insulating layer IL2 is disposed on the first insulating layer IL1 between the first electrode 210 and the second electrode 220 , and the light emitting device 300 includes the first insulating layer IL1 and the second insulating layer IL1 . It may be disposed between the two insulating layers IL2.
  • the insulating layer ( '380' of FIG. 11 ) formed on the outer surface of the light emitting device 300 may be in direct contact with the first insulating layer IL1 and the second insulating layer IL2 .
  • the second insulating layer IL2 may be disposed to partially surround the outer surface of the light emitting device 300 to protect the light emitting device 300 and to fix the light emitting device 300 during the manufacturing process.
  • a portion of the second insulating layer IL2 disposed on the light emitting device 300 may have a shape extending in the second direction DR2 between the first electrode 210 and the second electrode 220 in plan view.
  • the second insulating layer IL2 may form a stripe-type or island-type pattern in each sub-pixel PXn.
  • the second insulating layer IL2 is disposed on the light emitting device 300 , and may expose one end and the other end of the light emitting device 300 .
  • the exposed ends of the light emitting device 300 may contact contact electrodes 261 and 262 to be described later.
  • the shape of the second insulating layer IL2 may be formed by a patterning process using a material constituting the second insulating layer IL2 using a conventional mask process.
  • the mask for forming the second insulating layer IL2 has a width narrower than the length of the light emitting device 300 , and the material constituting the second insulating layer IL2 is patterned to expose both ends of the light emitting device 300 .
  • the present invention is not limited thereto.
  • a portion of the material of the second insulating layer IL2 may be disposed between the lower surface of the light emitting device 300 and the first insulating layer IL1 .
  • the second insulating layer IL2 may be formed to fill a space between the first insulating layer IL1 and the light emitting device 300 formed during the manufacturing process. Accordingly, the second insulating layer IL2 may be formed to surround the outer surface of the light emitting device 300 .
  • the present invention is not limited thereto.
  • a plurality of contact electrodes 261 and 262 and a third insulating layer IL3 may be disposed on the second insulating layer IL2 .
  • the plurality of contact electrodes 261 and 262 may have a shape extending in one direction.
  • the plurality of contact electrodes 261 and 262 may be in contact with the light emitting device 300 and the electrodes 210 and 220 , respectively, and the light emitting devices 300 may be in contact with the first electrode 210 through the contact electrodes 261 and 262 , respectively. ) and an electrical signal may be transmitted from the second electrode 220 .
  • the contact electrodes 261 and 262 may include a first contact electrode 261 and a second contact electrode 262 .
  • the first contact electrode 261 and the second contact electrode 262 may be disposed on the first electrode 210 and the second electrode 220 , respectively.
  • the first contact electrode 261 is disposed on the first electrode branch 210B
  • the second contact electrode 262 is disposed on the second electrode branch 220B
  • the first contact electrode 261 and the second contact electrode 262 may each extend in the second direction DR2 .
  • the first contact electrode 261 and the second contact electrode 262 may be spaced apart from each other in the first direction DR1 , and they form a stripe-shaped pattern in the emission area EMA of each sub-pixel PXn. can do.
  • the first contact electrode 261 and the second contact electrode 262 have widths measured in one direction in the one direction of the first electrode branch 210B and the second electrode branch 220B, respectively. may be equal to or greater than the measured width.
  • the first contact electrode 261 and the second contact electrode 262 contact one end and the other end of the light emitting device 300 , respectively, and at the same time, the first electrode branch 210B and the second electrode branch 220B. ) can be arranged to cover both sides of the. As described above, the top surfaces of the first electrode 210 and the second electrode 220 are partially exposed, and the first contact electrode 261 and the second contact electrode 262 are the first electrode 210 and the second electrode 262 .
  • the first contact electrode 261 is in contact with a portion of the first electrode 210 positioned on the first inner bank 410
  • the second contact electrode 262 is the second inner bank ( 420) may be in contact with a portion located on the upper surface.
  • the present invention is not limited thereto, and in some cases, the width of the first contact electrode 261 and the second contact electrode 262 is smaller than that of the first electrode 210 and the second electrode 220, so that the upper surface is exposed. It may be arranged to cover only a portion.
  • at least a partial region of each of the first contact electrode 261 and the second contact electrode 262 is also disposed on the first insulating layer IL1 .
  • the semiconductor layer is exposed on both end surfaces of the light emitting device 300 in the extended direction, and the first contact electrode 261 and the second contact electrode 262 are end surfaces on which the semiconductor layer is exposed. may be in contact with the light emitting device 300 .
  • the present invention is not limited thereto. Both ends of the light emitting device 300 may be partially exposed.
  • the insulating film ('380' in FIG. 11) surrounding the outer surface of the semiconductor layer of the light emitting device 300 may be partially removed, The exposed side of the semiconductor layer of the light emitting device 300 may contact the first contact electrode 261 and the second contact electrode 262 .
  • One end of the light emitting device 300 is electrically connected to the first electrode 210 through the first contact electrode 261 , and the other end is electrically connected to the second electrode 220 through the second contact electrode 262 . can be connected to
  • first and second contact electrodes 261 and 262 are disposed in one sub-pixel PXn
  • present invention is not limited thereto.
  • the number of first and second contact electrodes 261 and 262 may vary according to the number of first and second electrodes 210 and 220 disposed in each sub-pixel PXn.
  • the first contact electrode 261 may be disposed on the first electrode 210 and the second insulating layer IL2 .
  • the first contact electrode 261 may contact one end of the light emitting device 300 and an exposed upper surface of the first electrode 210 .
  • One end of the light emitting device 300 may be electrically connected to the first electrode 210 through the first contact electrode 261 .
  • the third insulating layer IL3 is disposed on the first contact electrode 261 .
  • the third insulating layer IL3 may electrically insulate the first contact electrode 261 and the second contact electrode 262 from each other.
  • the third insulating layer IL3 is disposed to cover the first contact electrode 261 , but is not disposed on the other end of the light emitting device 300 so that the light emitting device 300 can contact the second contact electrode 262 . may not be
  • the third insulating layer IL3 may partially contact the first contact electrode 261 and the second insulating layer IL2 on the upper surface of the second insulating layer IL2 .
  • a side of the third insulating layer IL3 in a direction in which the second electrode 220 is disposed may be aligned with one side of the second insulating layer IL2 .
  • the third insulating layer IL3 may be disposed on the first insulating layer IL1 disposed on the first planarization layer 109 .
  • the present invention is not limited thereto.
  • the second contact electrode 262 is disposed on the second electrode 220 , the second insulating layer IL2 , and the third insulating layer IL3 .
  • the second contact electrode 262 may contact the other end of the light emitting device 300 and the exposed upper surface of the second electrode 220 .
  • the other end of the light emitting device 300 may be electrically connected to the second electrode 220 through the second contact electrode 262 .
  • the first contact electrode 261 may be disposed between the first electrode 210 and the third insulating layer IL3 , and the second contact electrode 262 may be disposed on the third insulating layer IL3 .
  • the second contact electrode 262 may partially contact the second insulating layer IL2 , the third insulating layer IL3 , the second electrode 220 , and the light emitting device 300 .
  • One end of the second contact electrode 262 in the direction in which the first electrode 210 is disposed may be disposed on the third insulating layer IL3 .
  • the first contact electrode 261 and the second contact electrode 262 may be in non-contact with each other by the second insulating layer IL2 and the third insulating layer IL3 .
  • the present invention is not limited thereto, and in some cases, the third insulating layer IL3 may be omitted.
  • the contact electrodes 261 and 262 may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like.
  • the contact electrodes 261 and 262 may include a transparent conductive material, and light emitted from the light emitting device 300 may pass through the contact electrodes 261 and 262 to travel toward the electrodes 210 and 220 .
  • Each of the electrodes 210 and 220 includes a material with high reflectivity, and the electrodes 210 and 220 placed on the inclined sides of the inner banks 410 and 420 direct the incident light to the upper direction of the first substrate 101 . can be reflected by However, the present invention is not limited thereto.
  • first insulating layer IL1 , second insulating layer IL2 , and third insulating layer IL3 may include an inorganic insulating material or an organic insulating material.
  • first insulating layer IL1 , the second insulating layer IL2 , and the third insulating layer IL3 are silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), oxide It may include an inorganic insulating material such as aluminum (Al2O3), aluminum nitride (AlN), or the like.
  • organic insulating materials such as acrylic resin, epoxy resin, phenol resin, polyamide resin, polyimide resin, unsaturated polyester resin, polyphenylene resin, polyphenylene sulfide resin, benzocyclobutene, cardo resin, siloxane resin , silsesquioxane resin, polymethyl methacrylate, polycarbonate, polymethyl methacrylate-polycarbonate synthetic resin, and the like.
  • the present invention is not limited thereto.
  • a thin film encapsulation structure (TFE: TFE1 , TFE2 , TFE3 ) may be disposed on the third insulating layer IL3 and the second contact electrode 262 .
  • the thin film encapsulation structure TFE may include at least one thin film encapsulation layer.
  • the thin film encapsulation layer may include a first inorganic layer TFE1 , an organic layer TFE2 , and a second inorganic layer TFE3 .
  • Each of the first inorganic layer TFE1 and the second inorganic layer TFE3 may include silicon nitride, silicon oxide, or silicon oxynitride.
  • Organic film is acrylic resin (polyacrylates resin), epoxy resin (epoxy resin), phenolic resin (phenolic resin), polyamides resin (polyamides resin), polyimide resin (polyimides rein), unsaturated polyester resin (unsaturated polyesters resin), polyphenylene-based resin (poly phenylenethers resin), polyphenylene sulfide-based resin (polyphenylenesulfides resin) or benzocyclobutene (benzocyclobutene, BCB) may include an organic insulating material.
  • the light emitting device 300 may be a light emitting diode (Light Emitting diode), specifically, the light emitting device 300 has a size of a micro-meter (micro-meter) or nano-meter (nano-meter) unit, and is made of an inorganic material. It may be an inorganic light emitting diode made of.
  • the inorganic light emitting diode may be aligned between the two electrodes in which polarity is formed when an electric field is formed in a specific direction between the two electrodes facing each other.
  • the light emitting device 300 may be aligned between the electrodes by an electric field formed on the two electrodes.
  • the light emitting device 300 may have a shape extending in one direction.
  • the light emitting device 300 may have a shape such as a rod, a wire, or a tube.
  • the light emitting device 300 may be cylindrical or rod-shaped.
  • the shape of the light emitting device 300 is not limited thereto, and has a shape of a polygonal prism, such as a cube, a rectangular parallelepiped, or a hexagonal prism, or a light emitting device such as extending in one direction and having a partially inclined shape. 300) may have various forms.
  • the plurality of semiconductors included in the light emitting device 300 may be sequentially disposed along the one direction or have a stacked structure.
  • the light emitting device 300 may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) impurity.
  • the semiconductor layer may transmit an electrical signal applied from an external power source and emit it as light in a specific wavelength band.
  • FIG. 11 is a schematic diagram of a light emitting device according to an embodiment.
  • the light emitting device 300 may include a semiconductor core and an insulating layer 380 surrounding an outer surface of the semiconductor core.
  • the semiconductor core may include at least a first semiconductor layer 310 , a second semiconductor layer 320 , and an emission layer 330 .
  • the semiconductor core of the light emitting device 300 may further include an electrode layer 370 .
  • an embodiment in which the light emitting device 300 includes a first semiconductor layer 310 , a second semiconductor layer 320 , a light emitting layer 330 , an electrode layer 370 , and an insulating film 380 will be described. .
  • the first semiconductor layer 310 may be an n-type semiconductor.
  • the first semiconductor layer 310 when the light emitting device 300 emits light in a blue wavelength band, the first semiconductor layer 310 is AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ It may include a semiconductor material having the chemical formula of 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with n-type.
  • the first semiconductor layer 310 may be doped with an n-type dopant, for example, the n-type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 310 may be n-GaN doped with n-type Si.
  • the length of the first semiconductor layer 310 may be in a range of 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the second semiconductor layer 320 is disposed on the light emitting layer 330 to be described later.
  • the second semiconductor layer 320 may be a p-type semiconductor.
  • the second semiconductor layer 320 may be AlxGayIn1-x-yN (0 ⁇ and a semiconductor material having a formula of x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the second semiconductor layer 320 may be doped with a p-type dopant, and for example, the p-type dopant may be Mg, Zn, Ca, Se, Ba, or the like. In an exemplary embodiment, the second semiconductor layer 320 may be p-GaN doped with p-type Mg. The length of the second semiconductor layer 320 may be in the range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • the drawing shows that the first semiconductor layer 310 and the second semiconductor layer 320 are configured as one layer, the present invention is not limited thereto. According to some embodiments, depending on the material of the light emitting layer 330, the first semiconductor layer 310 and the second semiconductor layer 320 have a larger number of layers, for example, a clad layer or a TSBR (Tensile strain barrier reducing). It may further include a layer. This will be described later with reference to other drawings.
  • the light emitting layer 330 is disposed between the first semiconductor layer 310 and the second semiconductor layer 320 .
  • the light emitting layer 330 may include a material having a single or multiple quantum well structure.
  • the emission layer 330 may have a structure in which a plurality of quantum layers and a well layer are alternately stacked.
  • the light emitting layer 330 may emit light by combining electron-hole pairs according to an electric signal applied through the first semiconductor layer 310 and the second semiconductor layer 320 .
  • the emission layer 330 when the emission layer 330 emits light in a blue wavelength band, it may include a material such as AlGaN or AlGaInN.
  • the quantum layer may include a material such as AlGaN or AlGaInN
  • the well layer may include a material such as GaN or AlInN.
  • the light emitting layer 330 includes AlGaInN as a quantum layer and AlInN as a well layer. As described above, the light emitting layer 330 has a central wavelength band of 450 nm to 495 nm. can emit.
  • the present invention is not limited thereto, and the light emitting layer 330 may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, and the wavelength band of the emitted light It may include other group 3 to group 5 semiconductor materials according to the present invention.
  • the light emitted from the emission layer 330 is not limited to the light of the blue wavelength band, and in some cases, light of the red and green wavelength bands may be emitted.
  • the length of the emission layer 330 may be in a range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • light emitted from the light emitting layer 330 may be emitted not only from the longitudinal outer surface of the light emitting device 300 , but also from both sides.
  • the direction of the light emitted from the light emitting layer 330 is not limited in one direction.
  • the electrode layer 370 may be an ohmic contact electrode. However, the present invention is not limited thereto, and may be a Schottky contact electrode.
  • the light emitting device 300 may include at least one electrode layer 370 . 11 illustrates that the light emitting device 300 includes one electrode layer 370, but is not limited thereto. In some cases, the light emitting device 300 may include a larger number of electrode layers 370 or may be omitted. The description of the light emitting device 300 may be applied in the same manner even if the number of electrode layers 370 is changed or other structures are further included.
  • the electrode layer 370 may reduce resistance between the light emitting device 300 and the electrode or contact electrode when the light emitting device 300 is electrically connected to the electrodes 210 and 220 or the contact electrodes 261 and 262 .
  • the electrode layer 370 may include a conductive metal.
  • the electrode layer 370 may include aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), indium tin oxide (ITO), indium zinc oxide (IZO), and ITZO ( Indium Tin-Zinc Oxide) may include at least one.
  • the electrode layer 370 may include a semiconductor material doped with n-type or p-type.
  • the electrode layer 370 may include the same material or different materials, but is not limited thereto.
  • the insulating layer 380 is disposed to surround the outer surfaces of the semiconductor core, for example, the plurality of semiconductor layers and the electrode layers described above.
  • the insulating layer 380 may be disposed to surround at least the outer surface of the light emitting layer 330 , and may extend in one direction in which the light emitting device 300 extends.
  • the insulating layer 380 may function to protect the members.
  • the insulating layer 380 may be formed to surround side surfaces of the members, and both ends of the light emitting device 300 in the longitudinal direction may be exposed.
  • the insulating layer 380 extends in the longitudinal direction of the light emitting device 300 and is formed to cover from the first semiconductor layer 310 to the side surface of the electrode layer 370 , but is not limited thereto.
  • the insulating layer 380 may cover only the outer surface of a portion of the semiconductor layer including the emission layer 330 , or cover only a portion of the outer surface of the electrode layer 370 so that the outer surface of each electrode layer 370 is partially exposed.
  • the insulating layer 380 may be formed to have a rounded upper surface in cross-section in a region adjacent to at least one end of the light emitting device 300 .
  • the thickness of the insulating layer 380 may have a range of 10 nm to 1.0 ⁇ m, but is not limited thereto. Preferably, the thickness of the insulating layer 380 may be about 40 nm.
  • the insulating layer 380 is made of materials having insulating properties, for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlN), It may include aluminum oxide (Al2O3) and the like. Accordingly, an electrical short that may occur when the light emitting layer 330 directly contacts an electrode through which an electrical signal is transmitted to the light emitting device 300 can be prevented. In addition, since the insulating layer 380 protects the outer surface of the light emitting device 300 including the light emitting layer 330 , it is possible to prevent a decrease in luminous efficiency.
  • the outer surface of the insulating layer 380 may be surface-treated.
  • the light emitting device 300 may be sprayed onto the electrode in a state of being dispersed in ink to be aligned.
  • the surface of the insulating layer 380 may be hydrophobic or hydrophilic.
  • the light emitting device 300 may have a length h of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 6 ⁇ m, preferably 3 ⁇ m to 5 ⁇ m.
  • the diameter of the light emitting device 300 may be in the range of 300 nm to 700 nm, and the aspect ratio of the light emitting device 300 may be 1.2 to 100.
  • the present invention is not limited thereto, and the plurality of light emitting devices 300 may have different diameters depending on a composition difference of the light emitting layer 330 .
  • the diameter of the light emitting device 300 may have a range of about 500 nm.
  • the light emitting devices 300 included in the first display substrate 10 may be electrically connected to the first electrode 210 and the second electrode 220 to emit light in a specific wavelength band. Lights emitted from the first display substrate 10 may travel upward of the first substrate 101 to be incident on the second display substrate 50 .
  • the second display substrate 50 will be described with further reference to other drawings.
  • FIG. 12 is a schematic cross-sectional view of a display device according to an exemplary embodiment.
  • the second display substrate 50 may be disposed on the thin film encapsulation structure TFE to face it.
  • the second substrate 501 of the second display substrate 50 may include a transparent material.
  • the second substrate 501 may include a transparent insulating material such as glass or quartz.
  • the second substrate 501 may be a rigid substrate.
  • the second substrate 501 is not limited thereto, and the second substrate 501 may include plastic such as polyimide, and may be bent, bent, or folded. , it may have a flexible characteristic that can be rolled.
  • the second substrate 501 may use the same substrate as the first substrate 101 , but may have different materials, thicknesses, transmittance, and the like. For example, the second substrate 501 may have a higher transmittance than the first substrate 101 . The second substrate 501 may be thicker or thinner than the first substrate 101 .
  • the upper light absorbing member UAB may be disposed on one surface of the second substrate 501 facing the first substrate 101 along the boundary of the sub-pixel PXn.
  • the upper light absorbing member UAB may overlap the external bank 450 of the first display substrate 10 and may be positioned in the light blocking area BA.
  • the upper light absorbing member UAB may include an opening exposing one surface of the second substrate 501 overlapping the emission area ('EMA' of FIG. 8 ) of the first display substrate 10 .
  • the upper light absorbing member UAB not only blocks light emission from the display device, but also suppresses external light reflection.
  • the upper light absorbing member UAB may be formed in a planar lattice shape.
  • the upper light absorbing member UAB may include an organic material.
  • the upper light absorbing member UAB may include a light absorbing material that absorbs a visible light wavelength band.
  • the upper light absorbing member UAB may be formed of a material used as a black matrix of the display device.
  • the upper light absorbing member UAB may be a type of light blocking member.
  • the upper light absorbing member UAB may define a light blocking area BA and a light exit area TA.
  • the area in which the upper light absorbing member UAB is disposed becomes the light blocking area BA, and the second substrate 501 not covered by the upper light absorbing member UAB or exposed by the upper light absorbing member UAB is the light emitting area.
  • TA can be
  • the light exit area TA of the second display substrate 50 may be formed to correspond to each pixel PX or sub-pixel PXn of the first display substrate 10 .
  • the second display substrate 50 is arranged to correspond to the first light exit area TA1 and the second sub-pixel PX2 arranged to correspond to the first sub-pixel PX1 of the first display substrate 10 .
  • It may include a second light exit area TA2 and a third light exit area TA3 disposed to correspond to the third sub-pixel PX3 .
  • Each of the light exit areas TA1 , TA2 , and TA3 may be repeatedly disposed in a matrix form, and the light blocking area BA in which the upper light absorbing member UAB is disposed may be disposed between them.
  • the upper light absorbing member UAB may absorb light of a specific wavelength band among visible light wavelengths and transmit light of another specific wavelength band.
  • the upper light absorbing member UAB may include the same material as the one color filter layer CFL.
  • the upper light absorbing member UAB may be made of the same material as the blue third color filter layer (refer to 'CFL_3').
  • the upper light absorbing member UAB may be formed integrally with the third color filter layer CFL_3 .
  • the upper light absorbing member UAB may be omitted.
  • a color filter layer CFL may be disposed on one surface of the second substrate 501 on which the upper light absorbing member UAB is disposed.
  • the color filter layer CFL may serve to block light of a color other than the corresponding color of each sub-pixel PXn from being emitted.
  • the color filter layer CFL may be disposed on one surface of the second substrate 501 exposed through the opening of the upper light absorbing member UAB. Furthermore, the color filter layer CFL may be partially disposed on the adjacent upper light absorbing member UAB.
  • the color filter layer CFL is disposed on the first color filter layer CFL_1 disposed in the first sub-pixel PX1 , the second color filter layer CFL_2 disposed in the second sub-pixel PX2 and the third sub-pixel PX3 .
  • a third color filter layer CFL_3 may be disposed.
  • Each color filter layer CFL may include a colorant such as a dye or a pigment that absorbs a wavelength other than the corresponding color wavelength.
  • the first color filter layer CFL_1 may be a red color filter layer
  • the second color filter layer CFL_2 may be a green color filter layer
  • the third color filter layer CFL_3 may be a blue color filter layer.
  • a first capping layer CPL1 may be disposed on the color filter layer CFL.
  • the first capping layer CPL1 may prevent impurities such as moisture or air from penetrating from the outside to damage or contaminate the color filter layer CFL. Also, the first capping layer CPL1 may prevent the colorant of the color filter layer CFL from being diffused into other components.
  • the first capping layer CPL1 may directly contact one surface (top surface in FIG. 12 ) of the color filter layer CFL.
  • the first capping layer CPL1 may be formed of an inorganic material.
  • the first capping layer CPL1 may include silicon nitride, aluminum nitride, zirconium nitride, titanium nitride, hafnium nitride, tantalum nitride, silicon oxide, aluminum oxide, titanium oxide, tin oxide, and silicon oxynitride.
  • a lower light absorbing member BAB may be disposed on the thin film encapsulation structure TFE of the first display substrate 10 .
  • the lower light absorbing member BAB may be disposed to overlap the outer bank 450 .
  • the lower light absorbing member BAB may serve to block light emitted from the light emitting device 300 from being mixed into the light exit area TA of the neighboring sub-pixel PXn.
  • the display device 1 may further include a lower light absorbing member BAB to further block color mixing for each sub-pixel PXn.
  • the lower light absorbing member BAB may include an organic material.
  • the lower light absorbing member BAB may include a light absorbing material that absorbs a visible light wavelength band.
  • the lower light absorbing member BAB may be formed of a material used as a black matrix of the display device.
  • the lower light absorbing member BAB may be a type of light blocking member.
  • the lower light absorbing member BAB may overlap the upper light absorbing member UAB in a thickness direction.
  • the width of the lower light absorbing member BAB may be less than or greater than the width of the outer bank 450 .
  • a filler 90 may be disposed between the first display substrate 10 and the second display substrate 50 .
  • the filler 90 may fill the space between the first display substrate 10 and the second display substrate 50 and serve to couple them together.
  • the filler 90 may be disposed between the thin film encapsulation structure TFE of the first display substrate 10 and the first capping layer CPL1 of the second display substrate 50 .
  • the filler 90 may be made of a Si-based organic material, an epoxy-based organic material, or the like, but is not limited thereto.
  • FIG. 13 is a partial cross-sectional view of a first display substrate according to another exemplary embodiment.
  • the first display substrate 10_1 of the display device 1 may further include a reflective layer LRL formed on one surface of the external bank 450 .
  • the embodiment of FIG. 13 is different from the embodiment of FIG. 10 in that it further includes a reflective layer (LRL).
  • the light emitting device 300 is disposed between the inner banks 410 and 420 , and the light emitted from the light emitting device 300 is applied to the electrodes 210 and 220 placed on the inclined sides of the inner banks 410 and 420 .
  • the present invention is not limited thereto, and at least some of the lights emitted from the light emitting device 300 may be emitted upwardly of the first substrate 101 without being reflected by the electrodes 210 and 220 . Also, some of them may proceed toward the external bank 450 positioned at the boundary between the neighboring sub-pixels PXn.
  • a reflective layer LRL may be further disposed on at least one surface of the external bank 450 , and at least some of the light emitted from the light emitting device 300 may pass through the reflective layer LRL to the second display substrate. (50) can be reflected.
  • the reflective layer LRL may include a material having high reflectivity. Although it is illustrated in the drawing that the reflective layer LRL is formed on only a portion of one surface of the external bank 450 facing the region where the light emitting device 300 is disposed, the present invention is not limited thereto. The area or width of the region where the reflective layer LRL is formed on one surface of the external bank 450 may be variously changed according to the arrangement and number of the light emitting devices 300 . Other descriptions are the same as described above.
  • FIG. 14 is a schematic cross-sectional view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 15 is a cross-sectional view taken along lines Q2-Q2' and Q3-Q3' of FIG. 14 .
  • FIG. 14 omits the semiconductor layer and the contact electrodes 261 and 262 for convenience of description.
  • the first display substrate 10_2 of the display device 1 further includes a portion in which the second voltage line VSL_2 extends in the first direction DR1, , as for the second electrode 220_2 , the second electrode stem portion 220S may be omitted.
  • the second voltage line VSL_2 further includes a portion extending in the first direction DR1
  • the second electrodes 220_2 of each sub-pixel PXn are respectively applied with the second voltage It is different from other embodiments in that it can be electrically connected to the wiring VSL_2 .
  • the second voltage line VSL_2 may further include a portion extending in the first direction DR1 in addition to the portion extending in the second direction DR2 as in the embodiment of FIG. 7 . . Similar to the external bank 450 , the second voltage line VSL_2 may form a lattice or mesh pattern on the first substrate 101 .
  • the second voltage line VSL_2 may be disposed in each sub-pixel PXn, and the second electrodes 220_2 of each sub-pixel PXn may be electrically connected to the second voltage line VSL_2, respectively.
  • the second electrode stem 220S may be omitted.
  • the second electrode 220_2 may have a shape extending in the second direction DR2 and may be disposed between the first electrode branch portions 210B.
  • the second conductive pattern VCP_2 is disposed for each sub-pixel PXn and may contact the second electrode 220_2 and the second voltage line VSL_2 , respectively.
  • the second conductive pattern VCP_2 passes through the first interlayer insulating layer 105 and penetrates the second voltage line VSL_2 and the second voltage line VSL_2 through the first wiring contact hole CTS1_2 exposing a portion of the top surface of the second voltage line VSL_2 .
  • the second electrode 220_2 penetrates through the first planarization layer 109 and the first passivation layer 107 to expose a portion of the upper surface of the second conductive pattern VCP_2 through a second wiring contact hole CTS2_2. It may be in contact with the conductive pattern VCP_2 .
  • the second electrode 220_2 may be electrically connected to the second voltage line VSL_2 through the second conductive pattern VCP_2 disposed in each sub-pixel PXn, and the second voltage line ( As VSL_2 is disposed for each sub-pixel PXn, a voltage drop of the second power voltage VSS is prevented.
  • 16 is a schematic plan view of a display element layer included in one sub-pixel of a display device according to another exemplary embodiment. 17 is a cross-sectional view taken along line Q4-Q4' of FIG. 16 .
  • the circuit element layer is omitted and only a plan view of the display element layer is shown for convenience of explanation.
  • a shielding electrode ( LSP_3) may be further included.
  • 16 and 17 are different from the embodiment of FIG. 8 in that the first display substrate 10_3 further includes a shielding electrode LSP_3.
  • the light emitting device 300 may be disposed between the first electrode 210_3 and the second electrode 220_3 or between the first internal bank 410 and the second internal bank 420 .
  • the light emitting device 300 may be disposed between and electrically connected to the first electrode branch 210B_3 and the second electrode branch 220B_3 .
  • an alignment signal may be applied to the first electrode 210_3 and the second electrode 220_3 to generate an electric field thereon.
  • the light emitting devices 300 placed in the electric field may be disposed between the first electrode 210_3 and the second electrode 220_3 while the orientation direction and position are changed.
  • At least one end of the light emitting device 300 is not electrically connected to each of the electrodes 210_3 and 220_3 , for example, between the first electrode branch 210B_3 and the external bank 450 , or each electrode. It may be preferable that the light emitting devices 300 are not disposed on the stem portions 210S_3 and 220S_3 .
  • the display device 1 may further include a shielding electrode LSP_3 disposed to cover at least a portion of the first electrode 210_3 and the second electrode 220_3 of the first display substrate 10_3 .
  • the shielding electrode LSP_3 may prevent an electric field from being generated in a partial region when an alignment signal is applied to the first electrode 210_3 and the second electrode 220_3 .
  • the shielding electrode LSP_3 may include a shielding material that prevents generation of an electric field.
  • the shielding electrode LSP_3 may include a carbon pigment, Cr/CrOx, CrOx, MoOx, or the like.
  • the present invention is not limited thereto.
  • the shielding electrode LSP_3 may be disposed to cover at least one side of the first electrode branch 210B_3 .
  • the shielding electrode LSP_3 is the other side opposite to one side opposite to the second electrode branch 220B_3 of the first electrode branch 210B_3, and the external bank 450 of the first electrode branch 210B_3. It may be arranged to cover a portion facing the.
  • the shielding electrode LSP_3 may overlap the second inner bank 420 and the second inner bank 420 of the first inner bank 410 in the thickness direction.
  • a first insulating layer IL1 may be disposed between the shielding electrode LSP_3 and the first electrode 210_3 , and they may be insulated from each other.
  • the shielding electrode LSP_3 may have a shape extending in the second direction DR2 along the first electrode branch 210B_3 , and an electric field is generated between the first electrode branch 210B_3 and the external bank 450 . can be prevented from becoming
  • the shielding electrode LSP_3 may be disposed at a portion where each of the electrode branch portions 210B_3 and 220_B is connected to the electrode stem portions 210S_3 and 220S_3 .
  • the shielding electrode LSP_3 further includes a portion extending in the first direction DR1, a portion where the first electrode branch portion 210B_3 and the first electrode stem portion 210S_3 are connected, and a second electrode branch portion ( 220B_3 and the second electrode stem 220S_3 may also be disposed on a connection portion.
  • the shielding electrode LSP_3 is a space between the first internal bank 410 and the second internal bank 420 , and may be disposed to substantially surround a region in which the light emitting devices 300 are disposed.
  • the turn electrode LSP_3 may be disposed to cover an outer part of the first electrode branch 210B_3 and the first internal bank 410 based on the region where the light emitting devices 300 are disposed.
  • the shielding electrode LSP_3 may block generation of an electric field except for the region between the first internal bank 410 and the second internal bank 420 , and the light emitting device 300 . may be intensively disposed in a region between the internal banks 410 and 420 .
  • 18 to 20 are schematic plan views of a display element layer included in one sub-pixel of a display device according to another exemplary embodiment. 18 to 20 further illustrate only the first voltage line VDL and the data line DTL in addition to the display element layer for convenience of explanation.
  • the first display substrate 10_4 of the display device 1 may further include a larger number of internal banks and electrodes for each sub-pixel PXn.
  • An electrode further disposed in each sub-pixel PXn may be a repair electrode 230_4 disposed in preparation for a defect in the first electrode 210_4 or the second electrode 220_4 .
  • the embodiment of FIGS. 18 to 20 is different from the embodiment of FIG. 7 in that each sub-pixel PXn further includes a repair electrode 230_4 .
  • Each sub-pixel PXn may further include a third internal bank 430_4 disposed between the first internal bank 410 and the external bank 450 .
  • the third internal bank 430_4 may have substantially the same shape as the second internal bank 420 , except for a position in which it is disposed. That is, the third internal bank 430_4 may have a shape extending in the second direction DR2 and may face the first internal bank 410 by being spaced apart.
  • the repair electrode 230_4 may be disposed on the third internal bank 430_4 .
  • the repair electrode 230_4 may have substantially the same shape as each of the electrode branch portions 210B_4 and 220B_4 .
  • the repair electrode 230_4 may have a shape extending in the second direction DR2 and may be disposed on the third internal bank 430_4 .
  • the repair electrode 230_4 may face the first electrode branch portion 210B_4 by being spaced apart from each other, and the light emitting device 300 may be further disposed therebetween.
  • a third contact electrode 263_4 may be further disposed on the repair electrode 230_4 .
  • the third contact electrode 263_4 may have substantially the same shape as the first contact electrode 261_4 . A detailed description of the arrangement and shape thereof will be omitted.
  • the first electrode 210_4 may have a shape in which the first electrode stem 210S_4 is further extended.
  • the first electrode stem 210S_4 may protrude from a portion connected to any one of the first electrode branch 210B_4 in the first direction DR1 to face the repair electrode 230_4 .
  • Each sub-pixel PXn may have a larger area as the third internal bank 430_4 and the repair electrode 230_4 are further disposed. That is, the region surrounded by the external bank 450 may have a greater width in the first direction DR1 .
  • the circuit element layer may be disposed in the same manner as in FIG. 7 .
  • the third internal bank 430_4 and the repair electrode 230_4 may be disposed between the data line DTL and the external bank 450 on a plane.
  • the data line DTL is non-overlapping between the second internal bank 420 and the third internal bank 430_4 or between the first internal bank 410 and the third internal bank 430_4 in the second direction ( DR2) can be extended.
  • the data line DTL may overlap the light emitting devices 300 electrically connected to the repair electrode 230_4 in a thickness direction.
  • the present invention is not limited thereto.
  • the light emitting device 300 is disposed between the first internal bank 410 and the second internal bank 420 and the first light emitting device 300A electrically connected to the first electrode 210_4 and the second electrode 220_4 ) and a second light emitting device 300B disposed between the first internal bank 410 and the third internal bank 430_4 and having at least one end electrically connected to the repair electrode 230_4 .
  • the first light emitting device 300A may be the same as the above-described light emitting device 300 .
  • the second light emitting device 300B is electrically connected to the repair electrode 230_4 , whether to emit light may be determined according to the connection of the repair electrode 230_4 .
  • the repair electrode 230_4 is not electrically connected to the first electrode 210_4 or the second electrode 220_4 . It may include a first type sub-pixel PXA.
  • the repair electrode 230_4 may be disposed to be spaced apart from the first electrode stem 210S_4 and the second electrode stem 220S_4, and they may be formed in a disconnected state without being connected to each other (‘CB1’ in FIG. 18 ). ').
  • the repair electrode 230_4 may be formed in a state of being electrically connected to the first electrode stem 210S_4 or the second electrode stem 220S_4 , and then disconnected from each other during the manufacturing process to be spaced apart from each other.
  • the repair electrode 230_4 may be disconnected from each of the electrode stem portions 210S_4 and 220S_4, and may be electrically connected It may be left as a floating electrode that does not work.
  • the second light emitting device 300B electrically connected to the repair electrode 230_4 may be disposed in the sub-pixel PXn in a state in which light is not emitted because an electric signal is not transmitted.
  • the present invention is not limited thereto.
  • the repair electrode 230_4 may also be disposed in a state of being electrically connected to the first electrode 210_4 or the second electrode 220_4. there is.
  • the repair electrode 230_4 may be connected to replace the electrode.
  • one of the first electrode branch portions 210B_4 is disconnected so that the repair electrode 230_4 is electrically connected to the first electrode 210_4.
  • the second-type sub-pixel PXB and the third-type sub-pixel PXC in which the second electrode branch 220B_4 is disconnected so that the repair electrode 230_4 is electrically connected to the second electrode 220_4 may include.
  • the first electrode branch 210B_4 between the second electrode branch 220B_4 and the repair electrode 230_4 may be disconnected from the first electrode stem 210S_4 ( FIG. 19 ). 'CB2').
  • the repair electrode 230_4 may be electrically connected to the first electrode stem 210S_4 , and the second light emitting devices 300B also receive electrical signals through the repair electrode 230_4 and the third contact electrode 263_4 .
  • the second electrode branch 220B_4 may be disconnected from the second electrode stem 220S_4 ('CB3' in FIG. 20 ), and the repair electrode 230_4 is the second electrode row. It may be electrically connected to the base 220S_4. In the third type sub-pixel PXC, the second electrode branch 220B_4 may remain as a floating electrode.
  • the first display substrate 10 of the display device 1 may be disposed so that the display device layer on which the light emitting devices 300 are disposed and the circuit device layer do not overlap in the thickness direction.
  • the first display substrate 10 is a region separated on the first substrate 101 , in which a light emitting area and a non-emission area are defined, and the light emitting devices 300 are disposed in the light emitting area, but the circuit elements are It may be disposed in the non-emissive area.
  • 21 is a schematic plan view illustrating one sub-pixel of a display device according to another exemplary embodiment. 22 is a cross-sectional view taken along lines Q5-Q5' and Q6-Q6' of FIG. 21 .
  • a portion Q5-Q5' of FIG. 21 is a cross-section of a portion of the non-emission area NEA of each sub-pixel PXn, and a portion Q6-Q6' is a portion of the emission area EMA of each sub-pixel PXn. is a section of
  • each pixel PX or sub-pixel PXn of the first display substrate 10_5 has a display device layer and a circuit device layer each having a thickness of each other. direction may not overlap.
  • Each of the sub-pixels PXn includes a light emitting area EMA in which the light emitting device 300 is disposed, and a non-emission area NEA in which circuit devices such as a driving transistor DRT are disposed, which are the first substrate 101 . ) may be respectively disposed in areas separated from each other.
  • the light emitting devices 300 may not be disposed on the circuit devices of each sub-pixel PXn, and light may be emitted to the top or rear surface of the area based on the area in which the light emitting devices 300 are disposed. there is.
  • overlapping descriptions will be omitted, and differences will be mainly described.
  • Each of the sub-pixels PXn of the first display substrate 10 may include an emission area EMA and a non-emission area NEA.
  • the light emitting area EMA includes the light emitting device 300 , and the first electrode 210 and the second electrode 220 are disposed, and the non-emission area NEA located at one side of the light emitting area EMA is driven. Circuit elements including a transistor DRT may be disposed. 21 illustrates that the light-emitting area EMA and the non-emission area NEA are arranged in the second direction DR2, but is not limited thereto.
  • the first display substrate 10 of the display device 1_5 has the light emitting area EMA and the non-emission area EMA if the light emitting device 300 and the circuit devices disposed in each sub-pixel PXn do not overlap each other in the thickness direction.
  • the arrangement of NEA) is not particularly limited.
  • a semiconductor layer including active layers of each transistor, a first gate conductive layer, and first data conductive layers may be disposed in the non-emission area NEA.
  • the first voltage line VDL, the data line DTL, the reference voltage line RVL, and the second voltage line VSL are Since it is disposed to extend in two directions DR2 , it may be disposed over the non-emission area NEA and the light emission area EMA.
  • the internal banks 410 and 420 , the electrodes 210 and 220 , the light emitting devices 300 , and the contact electrodes 261 and 262 in addition to the wires extending in the second direction DR2 . ) can be placed. These may be disposed so as to not overlap the circuit element layer in the thickness direction. That is, the plurality of light emitting devices 300 may not overlap the first capacitor electrode CSE1 and the second capacitor electrode CSE2 .
  • the arrangement of the internal banks 410 and 420 , the electrodes 210 and 220 , the light emitting devices 300 , and the contact electrodes 261 and 262 is substantially the same as described above with reference to FIG. 8 .
  • the first display substrate 10_5 may further include a second interlayer insulating layer 108 and a second data conductive layer disposed between the first planarization layer 109 and the first data conductive layer.
  • the second interlayer insulating layer 108 may be disposed on the first data conductive layer and the first interlayer insulating layer 105
  • the second data conductive layer may be disposed on the second interlayer insulating layer 108 .
  • a description thereof is substantially the same as described above with respect to the first interlayer insulating layer 105 .
  • the second data conductive layer may include a third conductive pattern VDP disposed at a boundary between the light emitting area EMA and the non-emission area NEA.
  • the third conductive pattern VDP penetrates the second interlayer insulating layer 108 and passes through the contact hole VDC exposing a portion of the source/drain electrode DRT_SD of the driving transistor DRT to the source of the driving transistor DRT. It may be in contact with the /drain electrode DRT_SD.
  • the contact hole VDC may be formed in the non-emission area NEA.
  • the first electrode 210 is formed in a region where the first electrode stem 210S and the third conductive pattern VDP overlap, and penetrates the first planarization layer 109 to partially penetrate the upper surface of the third conductive pattern VDP. may be in contact with the third conductive pattern VDP through the electrode contact hole CTD_5 exposing the .
  • the first electrode 210 may be electrically connected to the driving transistor DRT through the third conductive pattern VDP.
  • the external bank 450 may be disposed to surround the light emitting area EMA in which the light emitting devices 300 are disposed, and the non-emission area NEA may be entirely covered. According to an embodiment, the external bank 450 may be disposed to cover the non-emission area NEA and may be disposed to expose the light emitting area EMA in which the light emitting devices 300 are disposed. That is, the external bank 450 may be completely disposed on the first substrate 101 , and may have a structure in which an opening is formed to expose a portion of the emission area EMA. Other than that, the description of the arrangement of the respective wirings and conductive layers, the electrode, the light emitting device, etc. is the same as that described above, and the detailed description thereof will be omitted.
  • the display device 1 may include a light emitting area EMA and a non-emission area NEA, which are areas in which the first display substrate 10_5 is separated from each other.
  • EMA light emitting area
  • NEA non-emission area
  • the first display substrate 10_5 may emit light emitted from the light emitting device 300 in a rear direction in addition to an upper direction of the first substrate 101 , and may have a bottom light emitting structure.
  • the second display substrate 50 may include more members. More color control structures may be disposed between the second substrate 501 of the second display substrate 50 and the thin film encapsulation structure TFE of the first display substrate 10 .
  • FIG. 23 is a schematic cross-sectional view of a display device according to another exemplary embodiment.
  • the second display substrate 50_6 may further include color control layers WCL and TPL and a color mixing preventing member MBM.
  • the display device 1_6 of FIG. 23 is different from the embodiment of FIG. 12 in that the second display substrate 50_6 further includes the color control layers WCL and TPL and a color mixing preventing member.
  • overlapping descriptions will be omitted and descriptions will be made focusing on differences.
  • Color control layers WCL and TPL may be disposed on the first capping layer CPL1 of the second display substrate 50_6 .
  • the color control layer may include a wavelength conversion layer (WCL) that converts the wavelength of the incident light and/or a light transmission layer (TPL) that maintains and passes the wavelength of the incident light.
  • WCL wavelength conversion layer
  • TPL light transmission layer
  • the wavelength conversion layer WCL or the light transmission layer TPL may be disposed to be separated for each sub-pixel PXn.
  • the wavelength conversion layer WCL or the light transmitting layer TPL may overlap the light emitting area EMA and the light emitting area TA in a thickness direction.
  • the adjacent wavelength conversion layer WCL or the transmission layer may be spaced apart from each other.
  • the separation space may substantially overlap the light blocking area BA.
  • the separation space forms a valley portion having a grid shape in a plan view.
  • the wavelength conversion layer WCL may be disposed on the sub-pixel PXn that needs to be converted because the wavelength of the light incident from the light-emitting device 300 is different from the color of the corresponding sub-pixel PXn.
  • the light-transmitting layer TPL may be disposed on the sub-pixel PXn in which the wavelength of the light incident from the light-emitting device 300 is the same as the color of the corresponding sub-pixel PXn.
  • the light emitting device 300 of each sub-pixel PXn emits light of a third color, and a wavelength conversion layer is formed on the first sub-pixel PX1 and the second sub-pixel PX2 .
  • WCL may be disposed, and a light-transmitting layer TPL may be disposed on the third sub-pixel PX3 .
  • the present invention is not limited thereto, and when the light emitting device 300 of each sub-pixel PXn emits light having a wavelength different from the color of each light emitting area TA, such as ultraviolet rays, the wavelength conversion layer WCL without the light transmitting layer TPL. ) can be placed.
  • the light emitting device 300 of each sub-pixel PXn emits light corresponding to the color of each light emitting area TA, only the light transmitting layer TPL may be disposed without the wavelength conversion layer WCL. .
  • the wavelength conversion layer WCL includes a first wavelength conversion pattern WCL1 disposed on the first sub-pixel PX1 and a second wavelength conversion pattern WCL2 disposed on the second sub-pixel PX2 . may include.
  • the first wavelength conversion pattern WCL1 may include a first base resin BRS1 and a first wavelength conversion material WCP1 disposed in the first base resin BRS1 .
  • the second wavelength conversion pattern WCL2 may include a second base resin BRS2 and a second wavelength conversion material WCP2 disposed in the second base resin BRS2 .
  • the light transmitting layer TPL may include a third base resin BRS3 and a scatterer SLP disposed therein.
  • the first to third base resins BRS1 , BRS2 , and BRS3 may include a light-transmitting organic material.
  • the first to third base resins BRS1 , BRS2 , and BRS3 may include an epoxy-based resin, an acrylic-based resin, a cardo-based resin, or an imide-based resin.
  • the first to third base resins BRS1, BRS2, and BRS3 may all be made of the same material, but are not limited thereto.
  • the scatterers SLP may be metal oxide particles or organic particles.
  • the metal oxide include titanium oxide (TiO2), zirconium oxide (ZrO2), aluminum oxide (Al2O3), indium oxide (In2O3), zinc oxide (ZnO), or tin oxide (SnO2), and the organic particles.
  • an acrylic resin or a urethane-based resin may be used as the material.
  • the first wavelength conversion material WCP1 may convert blue light into red light
  • the second wavelength conversion material WCP2 may convert blue light into green light
  • the first wavelength conversion material WCP1 and the second wavelength conversion material WCP2 may be quantum dots, quantum rods, phosphors, or the like.
  • the quantum dots may include group IV nanocrystals, group II-VI compound nanocrystals, group III-V compound nanocrystals, group IV-VI nanocrystals, or a combination thereof.
  • the first wavelength conversion pattern WCL1 and the second wavelength conversion pattern WCL2 may further include a scatterer SLP that increases wavelength conversion efficiency.
  • the light transmitting layer TPL disposed on the third sub-pixel PX3 transmits blue light incident from the light emitting device 300 while maintaining its wavelength.
  • the scattering material SLP of the light transmitting layer TPL scatters light and may serve to adjust an emission angle of light emitted through the light transmitting layer TPL.
  • the light transmitting layer TPL may not include a wavelength conversion material.
  • a second capping layer CPL2 is disposed on the wavelength conversion layer WCL and the light transmission layer TPL.
  • the second capping layer CPL2 may be formed of an inorganic material.
  • the second capping layer CPL2 may include a material selected from those listed as materials of the first capping layer CPL1 .
  • the second capping layer CPL2 and the first capping layer CPL1 may be made of the same material, but are not limited thereto.
  • the second capping layer CPL2 may cover each of the wavelength conversion patterns WCL1 and WCL2 and the light transmitting layer TPL.
  • the second capping layer CPL2 may cover not only one surface but also a side surface of each of the wavelength conversion patterns WCL1 and WCL2 and the light transmitting layer TPL.
  • the second capping layer CPL2 may contact the first capping layer CPL1 in a space spaced apart between the adjacent color control layers WCL and TPL.
  • the second capping layer CPL2 may have a shape conforming to a surface step formed by the color control layers WCL and TPL. The valley portion of the space between the color control layers WCL and TPL may not be completely filled by the second capping layer CPL2 and may have a predetermined depth.
  • a color mixing prevention member MBM is disposed on the second capping layer CPL2 .
  • the color mixing prevention member MBM is made of a material capable of blocking light transmission, and serves to prevent light from penetrating into the adjacent sub-pixels PXn to prevent color mixing.
  • the color mixing prevention member MBM may be disposed along the boundary of the sub-pixel PXn.
  • the color mixing preventing member MBM may be disposed along a space between the color control layers WCL and TPL.
  • the color mixing preventing member MBM may fill a valley portion disposed in a space between the color control layers WCL and TPL.
  • One surface of the color mixing preventing member MBM is not limited thereto, but may protrude in a thickness direction than one surface of the color control layers WCL and TPL.
  • the height (or thickness) of the color mixing preventing member MBM protruding from the surrounding wavelength conversion patterns WCL1 and WCL2 or the light transmitting layer TPL is 1 ⁇ m to 3 ⁇ m, 1.4 ⁇ m to 1.8 ⁇ m, or about 1.6 ⁇ m. can, but is not limited thereto.
  • the color mixing prevention member MBM may include an organic material.
  • the color mixing prevention member MBM may include a light absorbing material that absorbs a visible light wavelength band.
  • the color mixing prevention member MBM may include an organic light blocking material.
  • the color mixing preventing member MBM is a kind of light blocking member, and may be made of the same material as the above-described upper light absorbing member UAB, but is not limited thereto.
  • FIG. 24 is a schematic cross-sectional view of a display device according to another exemplary embodiment.
  • the color control layers WCL and TPL and the color mixing prevention member MBM of the second display substrate 50_7 are disposed on the first display substrate 10 .
  • the second display substrate 50_7 may be formed by omitting the second substrate 501 and being substantially integrated with the first display substrate 10 .
  • a first capping layer CPL1 may be disposed on the lower light absorbing member BAB of the first display substrate 10 .
  • the color control layers WCL and TPL may be disposed on the first capping layer CPL1 to correspond to each sub-pixel PXn, and the second capping layer CPL2 may be disposed on the color control layers WCL and TPL.
  • a color mixing preventing member MBM is disposed on the second capping layer CPL2 and in the valley between the adjacent color control layers WCL and TPL.
  • a color filter layer CFL and an upper light absorbing member UAB are disposed on the second capping layer CPL2 and the color mixing preventing member MBM for each sub-pixel PXn, and the color filter layer CFL and the upper light absorbing member UAB are disposed on the second capping layer CPL2 and the color mixing preventing member MBM.
  • a third capping layer CPL3 may be disposed thereon.
  • the light exit area TA and the light blocking area BA may be defined by the color mixing prevention member MBM and/or the color control layers WCL and TPL. Also, since members of the second display substrate 50_7 may be directly formed on the first display substrate 10 , the sealing part 70 for coupling the first display substrate 10 and the second display substrate 50_7 to each other. ) and the filler 90 may be omitted. Hereinafter, overlapping descriptions will be omitted.
  • 25 is a schematic cross-sectional view of a portion in which an inactive area of a display device is positioned, according to an exemplary embodiment.
  • a metal wire PDE, a transistor GTR of a scan driver SDR, a dam structure DAM, and a plurality of patterns PBP and MSP are formed.
  • the metal wiring PDE, the transistor GTR of the scan driver SDR, and the dam structure DAM may be sequentially disposed from the active area AA toward the outermost portion of the display device 1 .
  • the present invention is not limited thereto.
  • the metal wiring PDE may be disposed on the first interlayer insulating layer 105 , and may be disposed in the non-active area DS of the first display substrate 10 . That is, the metal interconnection PDE may be disposed on the same layer as the first data conductive layer of the active area AA. Although not specifically illustrated in the drawings, a plurality of metal wirings PDEs may be disposed in the non-active area DS, and these may be electrically connected to the wirings disposed in the active area AA.
  • the metal line PDE may include a plurality of lines disposed in the active area AA, for example, a first voltage line VDL, a second voltage line VSL, a data line DTL, and a reference voltage line ( RVL) and the like may be electrically connected.
  • the metal wiring PDE may extend from the non-active area DS along the active area AA to be connected to the pads WPD disposed in the pad area PDA, and the wirings disposed in the active area AA may be It may be electrically connected to the pad WPD through the metal wire PDE.
  • An electric signal may be applied to the wiring through a metal wiring PDE.
  • a wiring protection layer PEI may be further disposed on the metal wiring PDE in addition to the first protection layer 107 .
  • the wiring protection layer PEI may include an insulating material to protect the metal wiring PDE.
  • the insulating pattern PBP may be disposed to be spaced apart from the metal wiring PDE.
  • the insulating pattern PBP may be substantially the same as the first planarization layer 109 . That is, the insulating pattern PBP may include the same material as the first planarization layer 109 and have the same thickness.
  • a transistor GTR of the scan driver SDR may be disposed in the non-active region DS of the first display substrate 10 . Although it is illustrated that only one transistor GTR is disposed in the drawing, the present invention is not limited thereto, and at least one transistor GTR may be disposed according to a driving circuit of the scan driver SDR. Similar to the driving transistor DRT, the transistor GTR of the scan driver SDR includes an active layer ('GTR_ACT' in FIG. 25), a gate electrode ('GTR_G' in FIG. 25), and a source/drain electrode ('GTR_SD1' in FIG. 25). ', 'GTR_SD2'). Descriptions thereof are the same as those described above with the example of the driving transistor DRT.
  • a light blocking layer BML may be disposed under the active layer GTR_ACT of the transistor GTR of the scan driver SDR, and the transistor GTR of the scan driver SDR may have a first source/drain electrode GTR_SD1 It may be connected to the light blocking layer BML.
  • the present invention is not limited thereto.
  • the dam structure DAM may be disposed at an outer portion of the scan driver SDR.
  • a plurality of dam structures DAM may be disposed in the non-active area DS, and the number is not particularly limited.
  • the dam structure DAM may be disposed to surround the active area AA of the first display substrate 10 . That is, the dam structure DAM may be disposed to extend in the first direction DR1 and the second direction DR2 .
  • the dam structure DAM may include a plurality of layers.
  • the dam structure DAM may include a dam base layer DAM_BP and a dam upper layer DAM_UP disposed on the dam base layer DAM_BP.
  • the dam base layer DAM_BP and the dam upper layer DAM_UP may be formed simultaneously with the layers disposed in the active area AA, respectively.
  • the dam base layer DAM_BP may be formed in the same process as the first planarization layer 109
  • the thickness of the dam base layer DAM_BP may be the same as the thickness of the first planarization layer 109 .
  • the dam upper layer DAM_UP may be formed in the same process as the external bank 450 .
  • the first insulating layer IL1 may be disposed between the external bank 450 and the first planarization layer 109 , and the dam upper layer DAM_UP may be disposed directly on the dam base layer DAM_BP.
  • the dam upper layer DAM_UP and the outer bank 450 may have different thicknesses or heights, but are not limited thereto.
  • a dummy pattern MSP may be further disposed between the sealing part 70 and the dam structure DAM.
  • the dummy pattern MSP may be disposed at an outermost portion of the non-active area DS of the first display substrate 10 .
  • the dummy pattern MSP may support masks used in a process of forming members disposed on the first display substrate 10 . That is, for example, the dummy pattern MSP may function as a mask supporter during a manufacturing process of the first display substrate 10 .
  • 26 and 27 are schematic cross-sectional views of a portion in which an inactive area of a display device according to another exemplary embodiment is located.
  • the display device 1 may further include a capping electrode layer CPE disposed on the first data conductive layer.
  • the capping electrode layer CPE may be disposed on the lines included in the first data conductive layer, for example, the metal line PDE and the source/drain electrodes GTR_SD1 and GTR_SD2 of the scan driver SDR transistor GTR. there is.
  • the first data conductive layer disposed in the active area AA the first voltage line VDL, the data line DTL, the reference voltage line RVL, and source/drain of each transistor
  • a capping electrode layer (CPE) may also be disposed on the electrodes.
  • the capping electrode layer CPE may be disposed to lower a contact resistance between the electrodes or wirings disposed on the first data conductive layer and the members disposed on a different layer in a contacting region. For example, when a contact between the first electrode 210 and the source/drain electrode DRT_SD of the driving transistor DRT or a contact between the second electrode 220 and the second conductive pattern VCP is performed, between the first electrode 210 and the source/drain electrode DRT_SD of the driving transistor DRT.
  • a capping electrode layer (CPE) may be disposed thereon to reduce contact resistance.
  • the capping electrode layer CPE may include a material such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin-zinc oxide (ITZO), but is not limited thereto.
  • the transistor GTR of the scan driver SDR and the gate electrode GTR_G may be connected to the light blocking layer BML.
  • the gate electrode GTR_G and the light blocking layer BML may have the same voltage, and the gate electrode GTR_G serves as an upper gate electrode and the light blocking layer BML has the lower portion. It may serve as a gate electrode.
  • the transistor GTR of the scan driver SDR may be driven in a double gate manner, and when the transistor GTR is turned off, a leakage current may be prevented or reduced from flowing in the channel region GTR_ACTc of the active layer GTR_ACT. Other overlapping descriptions will be omitted.

Landscapes

  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 제1 방향으로 연장된 제1 전압 배선, 상기 제1 전압 배선과 이격되고, 상기 제1 방향으로 연장된 데이터 라인, 상기 제2 방향으로 연장된 스캔 라인, 상기 스캔 라인과 이격되고 상기 제1 방향과 다른 제2 방향으로 연장된 센싱 라인, 상기 제1 전압 배선과 상기 데이터 라인 상에 배치되고, 상기 제1 방향으로 연장되어 서로 이격 대향하도록 배치된 제1 내부 뱅크 및 제2 내부 뱅크, 상기 제1 내부 뱅크 상에 배치되어 상기 제1 방향으로 연장된 제1 전극, 상기 제2 내부 뱅크 상에 배치되어 상기 제1 방향으로 연장된 제2 전극 및 상기 제1 전극 및 상기 제2 전극 사이에 배치된 복수의 발광 소자를 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 무기 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 발광 영역과 비발광 영역이 구분되어 회로 소자들과 표시 소자들이 비중첩하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장된 제1 전압 배선, 상기 제1 전압 배선과 이격되고, 상기 제1 방향으로 연장된 데이터 라인, 상기 제2 방향으로 연장된 스캔 라인, 상기 스캔 라인과 이격되고 상기 제1 방향과 다른 제2 방향으로 연장된 센싱 라인, 상기 제1 전압 배선과 상기 데이터 라인 상에 배치되고, 상기 제1 방향으로 연장되어 서로 이격 대향하도록 배치된 제1 내부 뱅크 및 제2 내부 뱅크, 상기 제1 내부 뱅크 상에 배치되어 상기 제1 방향으로 연장된 제1 전극, 상기 제2 내부 뱅크 상에 배치되어 상기 제1 방향으로 연장된 제2 전극 및 상기 제1 전극 및 상기 제2 전극 사이에 배치된 복수의 발광 소자를 포함하고, 상기 발광 소자는 발광층을 포함하는 반도체 코어 및 상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함한다.
상기 데이터 라인의 상기 제2 방향으로 이격되어 제1 방향으로 연장된 기준 전압 배선 및 상기 센싱 라인의 상기 제1 방향으로 이격되어 제2 방향으로 연장된 기준 전압 분배 라인을 더 포함하고, 상기 기준 전압 분배 라인은 상기 기준 전압 배선과 전기적으로 연결될 수 있다.
상기 데이터 라인은 상기 제1 전압 배선 및 상기 기준 전압 배선 사이에 배치되고, 상기 센싱 라인은 상기 스캔 라인 및 상기 기준 전압 분배 라인 사이에 배치될 수 있다.
상기 제1 방향으로 연장되며 상기 기준 전압 배선과 이격되어 배치되는 제2 전압 배선을 더 포함하고, 상기 제1 전극은 구동 트랜지스터를 통해 상기 제1 전압 배선과 전기적으로 연결되고, 상기 제2 전극은 상기 제2 전압 배선과 전기적으로 연결될 수 있다.
상기 제2 전압 배선은 상기 제2 방향으로 연장된 부분을 더 포함하고, 상기 제2 전압 배선의 상기 제2 방향으로 연장된 부분은 평면 상 상기 제2 전극과 부분적으로 중첩할 수 있다.
상기 제1 내부 뱅크는 평면 상 상기 제1 전압 배선과 부분적으로 중첩하고, 상기 제2 내부 뱅크는 상기 데이터 라인과 두께 방향으로 비중첩하도록 배치될 수 있다.
상기 제1 내부 뱅크 및 상기 제2 내부 뱅크가 배치된 영역을 둘러싸도록 상기 제1 방향 및 상기 제2 방향으로 연장되어 배치된 외부 뱅크를 더 포함하고, 상기 제1 전압 배선은 상기 제2 내부 뱅크 및 상기 외부 뱅크 사이에서 상기 제1 방향으로 연장되고, 상기 데이터 라인은 상기 외부 뱅크의 상기 제1 방향으로 연장된 부분과 두께 방향으로 중첩할 수 있다.
적어도 일부분이 상기 제1 전극과 중첩하고, 상기 발광 소자들이 배치되는 영역을 둘러싸도록 배치된 차폐 전극을 더 포함하고, 상기 차폐 전극은 상기 발광 소자들이 배치된 영역을 기준으로 상기 제1 전극 및 상기 제1 내부 뱅크의 외측 일부를 덮도록 배치될 수 있다.
상기 제1 내부 뱅크와 이격 대향하도록 배치된 제3 내부 뱅크 및 상기 제3 내부 뱅크 상에 배치된 리페어 전극을 더 포함하고, 상기 발광 소자는 상기 제1 전극과 상기 제2 전극 사이에 배치된 제1 발광 소자 및 상기 제1 전극과 상기 리페어 전극 사이에 배치된 제2 발광 소자를 더 포함할 수 있다.
상기 발광 소자의 상기 반도체 코어는, 제1 반도체층, 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 상기 발광층을 포함하고, 상기 절연막은 적어도 상기 발광층의 외면을 둘러싸도록 배치될 수 있다.
상기 제1 전극 상에 배치되어 상기 제1 전극 및 상기 발광 소자의 일 단부와 전기적으로 연결되는 제1 접촉 전극 및 상기 제2 전극 상에 배치되어 상기 제2 전극 및 상기 발광 소자의 타 단부와 전기적으로 연결되는 제2 접촉 전극을 더 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 반도체층으로써, 구동 트랜지스터의 제1 활성층을 포함하는 반도체층, 상기 제1 기판 및 상기 반도체층 상에 배치된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 배치된 제1 게이트 도전층으로써, 상기 구동 트랜지스터의 제1 게이트 전극을 포함하는 제1 게이트 도전층, 상기 제1 게이트 도전층 상에 배치된 제1 층간 절연층, 상기 제1 층간 절연층 상에 배치된 제1 데이터 도전층으로써, 상기 구동 트랜지스터의 소스/드레인 전극 및 제1 전압 배선을 포함하는 제1 데이터 도전층, 상기 제1 데이터 도전층 상에 배치된 제1 보호층, 상기 제1 보호층 상에 배치된 제1 평탄화층, 상기 제1 평탄화층 상에 배치되고, 서로 이격 대향하는 제1 내부 뱅크 및 제2 내부 뱅크, 상기 제1 내부 뱅크 상에 배치된 제1 전극 및 상기 제2 내부 뱅크 상에 배치된 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자를 포함하고, 상기 발광 소자는 발광층을 포함하는 반도체 코어 및 상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함한다.
상기 제1 전극은 상기 제1 보호층 및 상기 제1 평탄화층을 관통하는 전극 컨택홀을 통해 상기 구동 트랜지스터의 소스/드레인 전극과 전기적으로 연결될 수 있다.
상기 제1 게이트 도전층은 제2 전압 배선을 더 포함하고, 상기 제2 전극은 상기 제2 전압 배선과 전기적으로 연결될 수 있다.
상기 제1 데이터 도전층은 제2 전압 배선을 더 포함하고, 상기 제2 전극은 상기 제2 전압 배선과 전기적으로 연결될 수 있다.
상기 제1 데이터 도전층은 상기 층간 절연층을 관통하는 제1 배선 컨택홀을 통해 상기 제2 전압 배선과 접촉하는 도전 패턴을 더 포함하고, 상기 제2 전극은 상기 제1 보호층 및 상기 제1 평탄화층을 관통하는 제2 배선 컨택홀을 통해 상기 도전 패턴과 접촉할 수 있다.
상기 제1 전극 상에 배치되고 상기 제1 전극 및 상기 발광 소자의 일 단부와 전기적으로 연결되는 제1 접촉 전극 및 상기 제2 전극 상에 배치되고 상기 제2 전극 및 상기 발광 소자의 타 단부와 전기적으로 연결되는 제2 접촉 전극을 더 포함할 수 있다.
상기 제1 접촉 전극 및 상기 제2 접촉 전극 상에 배치된 박막 봉지 구조물 및 상기 박막 봉지 구조물 상에 배치된 컬러 필터층을 더 포함할 수 있다.
상기 컬러 필터층과 상기 박막 봉지 구조물 사이에 배치된 컬러 제어층을 더 포함할 수 있다.
상기 제1 평탄화층 상에 배치되고 상기 제1 내부 뱅크 및 상기 제2 내부 뱅크와 각각 이격된 외부 뱅크를 더 포함하고, 상기 외부 뱅크의 높이는 상기 제1 내부 뱅크 및 상기 제2 내부 뱅크의 높이보다 클 수 있다.
상기 외부 뱅크의 일 면 상에 배치된 반사층을 더 포함할 수 있다.
상기 제1 기판과 상기 반도체층 사이에 배치된 버퍼층 및 상기 버퍼층과 상기 제1 기판 사이에 배치되고 상기 제1 활성층과 부분적으로 중첩하는 차광층을 더 포함할 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 발광 영역 및 비발광 영역이 정의된 제1 기판, 상기 제1 기판의 상기 비발광 영역 상에 배치되고, 구동 트랜지스터의 제1 활성층을 포함하는 반도체층, 상기 비발광 영역에 배치되고, 상기 제1 활성층과 중첩하도록 배치된 제1 게이트 전극을 포함하는 제1 게이트 도전층, 상기 비발광 영역 및 상기 발광 영역에 배치되어 제1 방향으로 연장된 제1 전압 배선, 상기 발광 영역에 배치되고, 상기 제1 방향으로 연장되되 제2 방향으로 서로 이격 배치된 제1 내부 뱅크 및 제2 내부 뱅크, 적어도 일부분이 상기 제1 내부 뱅크 상에 배치되고, 상기 제1 방향으로 연장된 부분을 포함하는 제1 전극, 적어도 일부분이 상기 제2 내부 뱅크 상에 배치되고, 상기 제1 방향으로 연장된 부분을 포함하는 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 복수의 발광 소자를 포함하고, 상기 발광 소자는 발광층을 포함하는 반도체 코어 및 상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함한다.
상기 비발광 영역에 배치되어 상기 제2 방향으로 연장된 스캔 라인 및 상기 제2 방향으로 연장되되 상기 스캔 라인과 이격된 센싱 라인을 더 포함할 수 있다.
상기 비발광 영역 및 상기 발광 영역에 배치되어 상기 제1 방향으로 연장된 기준 전압 배선 및 상기 비발광 영역에 배치되어 상기 제2 방향으로 연장되고 상기 기준 전압 배선과 전기적으로 연결된 기준 전압 분배 라인을 더 포함할 수 있다.
상기 제1 전극은 상기 제2 방향으로 연장된 제1 전극 줄기부 및 상기 제1 전극 줄기부로부터 상기 제1 방향으로 분지된 제1 전극 가지부를 포함하고, 상기 제2 전극은 상기 제2 방향으로 연장된 제2 전극 줄기부 및 상기 제2 전극 줄기부로부터 상기 제1 방향으로 분지된 제2 전극 가지부를 포함할 수 있다.
상기 제1 전극 가지부 상에 배치되고 상기 제1 전극 및 상기 발광 소자의 일 단부와 전기적으로 연결되는 제1 접촉 전극 및 상기 제2 전극 가지부 상에 배치되고 상기 제2 전극 및 상기 발광 소자의 타 단부와 전기적으로 연결되는 제2 접촉 전극을 더 포함할 수 있다.
상기 비발광 영역을 덮도록 배치되되 상기 발광 영역을 둘러싸도록 배치된 외부 뱅크를 더 포함하고, 상기 외부 뱅크의 높이는 상기 제1 내부 뱅크 및 상기 제2 내부 뱅크의 높이보다 클 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 내부 뱅크가 형성하는 영역에 배치된 복수의 발광 소자들을 포함하여, 발광 소자에서 방출된 광들이 내부 뱅크의 측면에서 반사되는 상부 발광 구조를 가질 수 있다.
또한, 일 실시예에 따르면, 표시 장치는 발광 소자들이 배치된 발광 영역과 회로 소자들이 배치된 비발광 영역이 비중첩할 수 있고, 표시 장치는 배면 발광 구조를 가질 수 있다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 사시도이다.
도 2는 도 1의 표시 장치의 개략적인 단면도이다.
도 3은 일 실시예에 따른 제1 표시 기판의 평면도이다.
도 4는 일 실시예에 따른 제1 표시 기판에 포함된 배선들을 나타내는 개략도이다.
도 5는 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 6은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다.
도 7은 일 실시예에 따른 표시 장치의 일 서브 화소에 포함된 회로 소자층의 개략적인 평면도이다.
도 8은 일 실시예에 따른 표시 장치의 일 화소에 포함된 표시 소자층의 개략적인 평면도이다.
도 9는 도 7 및 도 8의 Qa-Qa', Qb-Qb' 및 Qc-Qc'선을 따라 자른 단면도이다.
도 10은 도 7 및 도 8의 Q1-Q1'선을 따라 자른 단면도이다.
도 11은 일 실시예에 따른 발광 소자의 개략도이다.
도 12는 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 13은 다른 실시예에 따른 제1 표시 기판의 부분적인 단면도이다.
도 14는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 개략적인 단면도이다.
도 15는 도 14의 Q2-Q2' 및 Q3-Q3'선을 따라 자른 단면도이다.
도 16은 다른 실시예에 따른 표시 장치의 일 서브 화소에 포함된 표시 소자층의 개략적인 평면도이다.
도 17은 도 16의 Q4-Q4'선을 따라 자른 단면도이다.
도 18 내지 도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소에 포함된 표시 소자층의 개략적인 평면도이다.
도 21은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 개략적인 평면도이다.
도 22는 도 21의 Q5-Q5' 및 Q6-Q6'선을 따라 자른 단면도이다.
도 23은 다른 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 24는 또 다른 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 25는 일 실시예에 따른 표시 장치의 비활성 영역이 위치한 부분의 개략적인 단면도이다.
도 26 및 도 27은 다른 실시예에 따른 표시 장치의 비활성 영역이 위치한 부분의 개략적인 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 사시도이다. 도 2는 도 1의 표시 장치의 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 태블릿 PC, 스마트폰, 자동차 내비게이션 유닛, 카메라, 자동차에 제공되는 중앙정보 디스플레이(center information display, CID), 손목 시계형 전자 기기, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 게임기와 같은 중소형 전자 장비, 텔레비전, 외부 광고판, 모니터, 퍼스널 컴퓨터, 노트북 컴퓨터와 같은 중대형 전자 장비 등 다양한 전자기기에 적용될 수 있다. 다만, 이들은 예시적인 실시예로서 제시된 것들로써, 본 발명의 개념에서 벗어나지 않는 범위 내에서 다른 전자 기기에도 채용될 수 있음은 자명하다.
몇몇 실시예에서 표시 장치(1)는 평면상 직사각형 형상으로 이루어질 수 있다. 표시 장치(1)는 일 방향으로 연장된 두개의 제1 변과 상기 일 방향과 교차하는 타 방향으로 연장된 두개의 제2 변을 포함할 수 있다. 표시 장치(1)의 상기 제1 변과 상기 제2 변이 만나는 모서리는 직각일 수 있지만, 이에 제한되지 않으며, 곡면을 이룰 수도 있다. 몇몇 실시예에서 상기 제1 변은 상기 제2 변보다 짧을 수 있으나, 이에 제한되는 것은 아니다. 표시 장치(1)의 평면 형상은 예시된 것에 제한되지 않고, 원형이나 기타 다른 형상으로 적용될 수도 있다.
표시 장치(1)는 영상을 표시하는 표시 영역(DPA) 및 영상을 표시하지 않는 비표시 영역(NDA)을 포함할 수 있다. 몇몇 실시예에서 비표시 영역(NDA)은 표시 영역(DPA)의 주변에 위치할 수 있으며, 표시 영역(DPA)을 둘러쌀 수 있다.
일 실시예에서, 표시 장치(1)는 제1 표시 기판(10), 제1 표시 기판(10)과 대향하는 제2 표시 기판(50)을 포함하며, 제1 표시 기판(10)과 제2 표시 기판(50)을 결합하는 실링부(Sealing, 70), 제1 표시 기판(10)과 제2 표시 기판(50) 사이에 채워진 충진제(90)를 더 포함할 수 있다.
제1 표시 기판(10)은 영상을 표시하기 위한 소자 및 회로들, 예컨대 스위칭 소자 등과 같은 화소 회로, 표시 영역(DPA)에 후술할 발광 영역 및 비발광 영역을 정의하는 화소 정의막 및 자발광 소자(self-light emitting element)을 포함할 수 있다. 예시적인 실시예에서 상기 자발광 소자는 유기발광소자(Organic Light Emitting Diode), 양자점 발광소자(Quantum dot Light Emitting Diode), 무기물 기반의 마이크로 발광다이오드(예컨대 Micro LED), 무기물 기반의 나노 발광 다이오드(예컨대 nano LED) 중 적어도 하나를 포함할 수 있다.
제2 표시 기판(50)은 제1 표시 기판(10) 상에 위치하고 제1 표시 기판(10)과 대향할 수 있다. 제2 표시 기판(50)은 입사광의 색을 변환하는 색변환 패턴을 포함할 수 있다. 몇몇 실시예에서 상기 색변환 패턴은 컬러필터와 컬러 제어층 중 적어도 어느 하나를 포함할 수 있다. 이에 대한 설명은 후술하기로 한다.
실링부(70)는 비표시 영역(NDA)에서 제1 표시 기판(10)과 제2 표시 기판(50) 사이에 위치할 수 있다. 실링부(70)는 비표시 영역(NDA)에서 제1 표시 기판(10)과 제2 표시 기판(50)의 가장자리를 따라 배치되어 평면 상에서 표시 영역(DPA)을 둘러쌀 수 있다. 제1 표시 기판(10)과 제2 표시 기판(50)은 실링부(70)를 통해 상호 결합될 수 있다. 몇몇 실시예에서 실링부(70)는 유기물질로 이루어질 수 있다. 일 예로 실링부(70)는 에폭시계 레진으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
충진제(90)는 실링부(70)에 의해 둘러싸인 제1 표시 기판(10)과 제2 표시 기판(50) 사이의 공간에 위치할 수 있다. 충진제(90)는 제1 표시 기판(10)과 제2 표시 기판(50) 사이를 채울 수 있다. 충진제(90)는 광을 투과할 수 있는 재질로 이루어질 수 있다. 몇몇 실시예에서 충진제(90)는 유기물질로 이루어질 수 있다. 일 예로 충진제(90)는 실리콘계 유기물질, 에폭시계 유기물질 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 또한, 경우에 따라서 충진제(90)는 생략될 수도 있다.
도 3은 일 실시예에 따른 제1 표시 기판의 평면도이다.
도 3을 참조하면, 제1 표시 기판(10)은 활성 영역(AA)과 비활성 영역(DS)을 포함할 수 있다. 활성 영역(AA)은 화면이 표시될 수 있는 영역이고, 비활성 영역(DS)은 화면이 표시되지 않는 영역이다. 활성 영역(AA)은 활성 영역으로, 비활성 영역(DS)은 비활성 영역으로도 지칭될 수 있다. 활성 영역(AA)은 대체로 제1 표시 기판(10)의 중앙을 차지할 수 있다.
제1 표시 기판(10)은 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 제1 표시 기판(10)의 활성 영역(AA)의 형상 또한 제1 표시 기판(10)의 전반적인 형상과 유사할 수 있다. 도 3에서는 가로가 긴 직사각형 형상의 제1 표시 기판(10) 및 활성 영역(AA)이 예시되어 있다. 다만, 이에 제한되지 않으며, 제1 표시 기판(10)의 형상은 다양하게 변형될 수 있다.
제1 표시 기판(10)의 활성 영역(AA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
활성 영역(AA)의 주변에는 비활성 영역(DS)이 배치될 수 있다. 비활성 영역(DS)은 활성 영역(AA)을 전부 또는 부분적으로 둘러쌀 수 있다. 활성 영역(AA)은 직사각형 형상이고, 비활성 영역(DS)은 활성 영역(AA)의 4변에 인접하도록 배치될 수 있다. 비활성 영역(DS)은 제1 표시 기판(10)의 베젤을 구성할 수 있다. 비활성 영역(DS)들에는 제1 표시 기판(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 4는 일 실시예에 따른 제1 표시 기판에 포함된 배선들을 나타내는 개략도이다.
도 4를 참조하면, 제1 표시 기판(10)은 복수의 배선들을 포함할 수 있다. 복수의 배선은 스캔 라인(SCL), 센싱 라인(SSL), 데이터 라인(DTL), 기준 전압 배선(RVL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 제1 표시 기판(10)은 다른 배선들이 더 배치될 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 활성 영역(AA)의 제1 방향(DR1) 일 측에 배치될 수 있지만, 이에 제한되지 않는다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 비활성 영역(DS) 상에서 패드(WPD_CW)를 형성하여 외부 장치와 연결될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)과 기준 전압 배선(RVL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 또한, 기준 전압 배선(RVL)은 제2 방향(DR2)으로 연장된 부분에서 제1 방향(DR1)으로 분지된 부분을 더 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)도 제2 방향(DR2)으로 연장되는 부분과, 이와 연결되어 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 메쉬(Mesh) 구조를 가질 수 있으나 이에 제한되는 것은 아니다. 또한, 도면에 도시되지 않았으나, 제1 표시 기판(10)의 각 화소(PX)들은 적어도 하나의 데이터 라인(DTL), 기준 전압 배선(RVL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)에 접속될 수 있다.
데이터 라인(DTL), 기준 전압 배선(RVL), 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비활성 영역(DS)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 활성 영역(AA)의 제2 방향(DR2) 일 측에 패드 영역(PDA)에 배치되고, 기준 전압 배선(RVL)의 배선 패드(WPD_RV, 이하, '기준 전압 패드')와 제1 전압 배선(VDL)의 배선 패드(WPD_VDD, 이하 제1 전원 패드')와 제2 전압 배선(VSL)의 배선 패드(WPD_VSS, 이하, '제2 전원 패드')는 활성 영역(AA)의 제2 방향(DR2) 타 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 기준 전압 패드(WPD_RV), 제1 전원 패드(WPD_VDD) 및 제2 전원 패드(WPD_VSS)가 모두 동일한 영역, 예컨대 활성 영역(AA)의 상측에 위치한 비활성 영역(DS)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
제1 표시 기판(10)의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 5는 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 5를 참조하면, 일 실시예에 따른 표시 장치의 각 화소(PX) 또는 서브 화소(PXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(DRT, SCT, SST)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 구동 트랜지스터(DRT)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 발광 소자(도 11의 '300')을 포함한다. 발광 소자(300)는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
발광 다이오드(EL)의 일 단은 구동 트랜지스터(DRT)의 제1 소스/드레인 전극에 연결되고, 타 단은 제1 전압 배선(VDL)의 고전위 전압(제1 전원 전압, VDD)보다 낮은 저전위 전압(제2 전원 전압, VSS)이 공급되는 제2 전압 배선(VSL)에 연결될 수 있다.
구동 트랜지스터(DRT)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압(VDD)이 공급되는 제1 전압 배선(VDL)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 구동 트랜지스터(DRT)의 게이트 전극은 스캔 트랜지스터(SCT)의 제1 소스/드레인 전극에 연결되고, 제1 소스/드레인 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 제2 소스/드레인 전극은 제1 전원 전압(VDD)이 인가되는 제1 전압 배선(VDL)에 연결될 수 있다.
스캔 트랜지스터(SCT)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DRT)의 게이트 전극에 연결시킨다. 스캔 트랜지스터(SCT)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제1 소스/드레인 전극은 구동 트랜지스터(DRT)의 게이트 전극에 연결되며, 제2 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
센싱 트랜지스터(SST)는 센싱 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 배선(RVL)을 구동 트랜지스터(DRT)의 제1 소스/드레인 전극에 연결시킨다. 센싱 트랜지스터(SST)의 게이트 전극은 센싱 라인(SSL)에 연결되고, 제1 소스/드레인 전극은 기준 전압 배선(RVL)에 연결되며, 제2 소스/드레인 전극은 구동 트랜지스터(DRT)의 제1 소스/드레인 전극에 연결될 수 있다.
일 실시예에서, 트랜지스터(DRT, SCT, SST)들 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(Cst)는 구동 트랜지스터(DRT)의 게이트 전극과 제1 소스/드레인 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DRT)의 게이트 전압과 제1 소스/드레인 전압의 차전압을 저장한다.
트랜지스터(DRT, SCT, SST)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 5에서는 각 트랜지스터(DRT, SCT, SST)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(DRT, SCT, SST)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 제1 표시 기판(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 6은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다. 도 7은 일 실시예에 따른 표시 장치의 일 서브 화소에 포함된 회로 소자층의 개략적인 평면도이다. 도 8은 일 실시예에 따른 표시 장치의 일 화소에 포함된 표시 소자층의 개략적인 평면도이다. 도 9는 도 7 및 도 8의 Qa-Qa', Qb-Qb' 및 Qc-Qc'선을 따라 자른 단면도이다. 도 10은 도 7 및 도 8의 Q1-Q1'선을 따라 자른 단면도이다.
도 6에서는 각 서브 화소(PXn)에 배치되는 회로 소자들과 표시 소자들을 부분적으로 생략하여 도시하였고(도 6의 'R', 'G', 'B' 영역), 도 7에서는 하나의 서브 화소(예를 들어 제3 서브 화소(PX3))의 회로 소자층을, 도 8에서는 하나의 화소(PX)에 포함된 표시 소자층을 도시하고 있다. 도 9 및 도 10은 서브 화소(PXn)의 회로 소자층과 표시 소자층의 일부 단면들을 도시하고 있다. 이하에서, 도 6 내지 도 8의 제1 방향(DR1)의 양 측은 각각 좌측과 우측으로, 제2 방향(DR2)의 양 측은 각각 상측과 하측으로 지칭될 수 있다.
도 6 내지 도 10을 참조하면, 화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 6에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
제1 표시 기판(10)의 각 서브 화소(PXn)들은 발광 영역(EMA)으로 정의되는 영역을 포함할 수 있다. 제1 서브 화소(PX1)는 제1 발광 영역(EMA1)을, 제2 서브 화소(PX2)는 제2 발광 영역(EMA2)을, 제3 서브 화소(PX3)는 제3 발광 영역(EMA2)을 포함할 수 있다. 발광 영역(EMA)은 제1 표시 기판(10)에 포함되는 발광 소자(300)가 배치되어 특정 파장대의 광이 출사되는 영역으로 정의될 수 있다. 발광 소자(300)의 발광층(330)에서 생성된 광들은 발광 소자(300)의 양 단부면 및 측면으로 방출될 수 있다. 발광 영역(EMA)은 발광 소자(300)가 배치된 영역을 포함하여, 발광 소자(300)와 인접한 영역으로 발광 소자(300)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(300)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(300)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에 도시되지 않았으나, 제1 표시 기판(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 이외의 영역으로 정의된 비발광 영역을 포함할 수 있다. 비발광 영역은 발광 소자(300)가 배치되지 않고, 발광 소자(300)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
일 실시예에 따른 제1 표시 기판은 각 화소(PX) 또는 서브 화소(PXn)가 회로 소자층과 표시 소자층을 포함할 수 있다. 표시 소자층은 발광 소자(300)들을 포함하여 제1 전극(210) 및 제2 전극(220)이 배치된 층이고, 회로 소자층은 발광 소자(300)를 구동하기 위한 화소 회로 소자들을 포함하여 복수의 배선들이 배치된 층일 수 있다. 예를 들어, 회로 소자층은 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센싱 트랜지스터(SST) 및 스토리지 커패시터(Cst)를 포함하여 스캔 라인(SCL), 센싱 라인(SSL), 데이터 라인(DTL), 기준 전압 배선(RVL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL) 등을 포함할 수 있다.
구체적으로, 제1 표시 기판(10)은 제1 기판(101)을 포함하고, 제1 기판(101) 상에 회로 소자층 및 표시 소자층이 배치될 수 있다. 제1 기판(101)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(101)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
차광층(BML)은 제1 기판(101) 상에 배치될 수 있다. 차광층(BML)은 후술하는 구동 트랜지스터(DRT)의 제1 활성층(DRT_ACT)의 일부와 중첩하도록 배치될 수 있다. 차광층(BML)은 광을 차단하는 재료를 포함하여, 제1 활성층(DRT_ACT)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라서 차광층(BML)은 생략될 수 있고, 더 많은 수로 배치되어 다른 트랜지스터들의 활성층과 중첩할 수도 있다.
버퍼층(102)은 차광층(BML)을 포함하여 제1 기판(101) 상에 배치된다. 버퍼층(102)은 제1 기판(101) 상에서 전면적으로 배치될 수 있다. 버퍼층(102)은 투습에 취약한 제1 기판(101)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(101) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(102)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(102)은 실리콘 산화층(SiOx), 실리콘 질화층(SiNx), 실리콘 산질화물(SiON) 중 하나 이상의 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(102) 상에 배치된다. 반도체층은 각 트랜지스터들의 활성층을 구성할 수 있다. 반도체층은 구동 트랜지스터(DRT)의 제1 활성층(DRT_ACT)과, 스캔 트랜지스터(SCT)의 제2 활성층(SCT_ACT) 및 센싱 트랜지스터(SST)의 제3 활성층(SST_ACT)을 포함할 수 있다. 각 활성층들은 후술하는 제1 게이트 도전층의 게이트 전극들과 부분적으로 중첩하도록 배치될 수 있다. 도면 상 각 서브 화소(PXn)를 중심을 기준으로 하측에는 제1 활성층(DRT_ACT)과 제3 활성층(SST_ACT)이 배치되고, 상측에는 제2 활성층(SCT_ACT)이 배치될 수 있다. 또한, 제1 활성층(DRT_ACT)과 제3 활성층(SST_ACT)은 하나의 반도체층으로 일체화되어 형성될 수 있고, 구동 트랜지스터(DRT)와 센싱 트랜지스터(SST)도 전기적으로 연결될 수 있다.
또한, 반도체층은 제1 반도체 패턴(SP1)을 더 포함할 수 있다. 제1 반도체 패턴(SP1)은 후술하는 센싱 트랜지스터(SST)의 게이트 전극 및 센싱 라인(SSL)과 연결될 수 있다.
한편, 예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 다결정 실리콘을 포함하는 경우, 각 활성층들은 도핑 영역과 채널 영역을 포함할 수 있다. 예를 들어, 제1 활성층(DRT_ACT)은 제1 도핑 영역(DRT_ACTa), 제2 도핑 영역(DRT_ACTb) 및 제1 채널 영역(DRT_ACTc)을 포함할 수 있다. 각 도핑 영역은 불순물로 도핑된 영역이고, 채널 영역은 각 도핑 영역 사이에 배치될 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(Rapid thermal annealing)법, SPC(Solid phase crystallization)법, ELA(Excimer laser annealing)법, MILC(Metal induced crystallization)법, SLS(Sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 반도체층은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다.
다만, 반도체층이 반드시 상술한 바에 제한되는 것은 아니다. 예시적인 실시예에서, 반도체층은 산화물 반도체를 포함할 수도 있다. 이 경우, 각 도핑 영역은 도체화 영역일 수 있다. 예시적인 실시예에서, 반도체층이 산화물 반도체를 포함하는 경우, 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(103)은 반도체층 및 버퍼층(102) 상에 배치된다. 제1 게이트 절연층(103)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(103)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(103) 상에 배치된다. 제1 게이트 도전층은 각 트랜지스터들의 게이트 전극들, 스캔 라인(SCL), 센싱 라인(SSL), 제2 전압 배선(VSL), 기준 전압 분배 라인(RVT) 및 스토리지 커패시터(Cst)의 제1 용량 전극(CSE1)을 포함할 수 있다.
각 트랜지스터들의 게이트 전극들은 각각 활성층들과 부분적으로 중첩하도록 배치될 수 있다. 예를 들어, 구동 트랜지스터(DRT)의 제1 게이트 전극(DRT_G)은 제1 활성층(DRT_ACT)의 일부분과 중첩하고, 스캔 트랜지스터(SCT)의 제2 게이트 전극(SCT_G)은 제2 활성층(SCT_ACT)의 일부분과 중첩하고, 센싱 트랜지스터(SST)의 제3 게이트 전극(SST_G)은 제3 활성층(SST_ACT)의 일부분과 중첩할 수 있다. 제1 게이트 전극(DRT_G)은 제1 용량 전극(CSE1)과 연결되어 하나의 패턴으로 형성될 수 있다. 제2 게이트 전극(SCT_G)은 스캔 라인(SCL)과 전기적으로 연결될 수 있고, 제3 게이트 전극(SST_G)은 제1 반도체 패턴(SP1)을 통해 센싱 라인(SSL)과 전기적으로 연결될 수 있다.
스캔 라인(SCL)은 제1 방향(DR1)으로 연장되어 이웃하는 서브 화소(PXn)들의 경계를 넘어 배치될 수 있다. 스캔 라인(SCL)은 서브 화소(PXn)의 중심을 기준으로 상측에 배치될 수 있다. 스캔 라인(SCL)은 후술하는 제1 데이터 도전층의 도전 패턴을 통해 제2 게이트 전극(SCT_G)과 전기적으로 연결될 수 있고, 스캔 트랜지스터(SCT)에 스캔 신호를 전달할 수 있다.
센싱 라인(SSL)은 제1 방향(DR1)으로 연장되어 이웃하는 서브 화소(PXn)들의 경계를 넘어 배치될 수 있다. 센싱 라인(SSL)은 서브 화소(PXn)의 중심을 기준으로 제2 방향(DR2) 하측에 배치될 수 있다. 센싱 라인(SSL)은 제1 반도체 패턴(SP1)을 통해 제3 게이트 전극(SST_G)과 전기적으로 연결될 수 있고, 센싱 트랜지스터(SST)에 센싱 신호를 전달할 수 있다.
기준 전압 분배 라인(RVT)은 센싱 라인(SSL)의 하측에 배치되고, 제1 방향(DR1)으로 연장될 수 있다. 기준 전압 분배 라인(RVT)은 제1 서브 화소(PX1)로부터 제3 서브 화소(PX3)까지 연장되어 배치되고, 각 화소(PX), 즉 3개의 서브 화소(PXn)는 하나의 기준 전압 분배 라인(RVT)을 공유할 수 있다. 기준 전압 분배 라인(RVT)은 후술하는 기준 전압 배선(RVL) 및 각 서브 화소(PXn)의 센싱 트랜지스터(SST)의 제1 소스/드레인 전극과 전기적으로 연결될 수 있다. 기준 전압 분배 라인(RVT)은 기준 전압 배선(RVL)으로부터 인가되는 기준 전압을 센싱 트랜지스터(SST)에 전달할 수 있다.
제2 전압 배선(VSL)은 제2 방향(DR2)으로 연장되고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 경계를 넘어 배치될 수 있다. 제2 전압 배선(VSL)은 하나의 화소(PX), 즉 3개의 서브 화소(PXn)마다 하나씩 배치될 수 있다. 예를 들어, 제2 전압 배선(VSL)은 제3 서브 화소(PX3)의 우측에서 제2 방향(DR2)으로 연장되어 배치되고, 제1 서브 화소(PX1) 및 제2 서브 화소(PX2)에는 배치되지 않을 수 있다. 상술한 바와 같이, 제2 전압 배선(VSL)은 배선 패드(WPD)들과 전기적으로 연결되어 제2 전원 전압(VSS)이 인가될 수 있다. 제2 전압 배선(VSL)은 후술하는 제2 전극(220)과 전기적으로 연결되어 발광 소자(300)에 제2 전원 전압(VSS)을 인가할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서, 제2 전압 배선(VSL)은 제1 방향(DR1)으로 연장된 부분을 더 포함할 수 있다. 각 서브 화소(PXn)의 제2 전극(220)들은 제2 전압 배선(VSL)의 제1 방향(DR1)으로 연장된 부분에서 각각 전기적으로 연결될 수도 있다. 또한, 제2 전압 배선(VSL)은 반드시 제1 게이트 도전층에 배치되지 않고, 후술하는 제1 데이터 도전층에 배치될 수도 있다.
스토리지 커패시터(Cst)의 제1 용량 전극(CSE1)은 스캔 라인(SCL)과 센싱 라인(SSL) 사이에 배치된다. 스토리지 커패시터(Cst)의 제1 용량 전극(CSE1)은 제1 게이트 전극(DRT_G) 및 스캔 트랜지스터(SCT)의 제1 소스/드레인 전극(SCT_SD1)과 전기적으로 연결될 수 있다. 또한, 후술할 바와 같이, 제1 용량 전극(CSE1)은 평면 상 제1 전압 배선(VDL) 및 데이터 라인(DTL) 사이에 위치할 수 있다.
스캔 트랜지스터(SCT)의 제1 소스/드레인 전극(SCT_SD1)은 제2 활성층(SCT_ACT)의 일 측과 중첩하는 영역에서 제5 컨택홀(CT5)을 통해 제2 활성층(SCT_ACT)과 접촉할 수 있다. 스캔 트랜지스터(SCT)는 스토리지 커패시터(Cst)의 제1 용량 전극(CSE1)과 연결될 수 있다. 예를 들어, 스캔 트랜지스터(SCT)의 제1 소스/드레인 전극(SCT_SD1)은 스토리지 커패시터(Cst)의 제1 용량 전극(CSE1)과 일체화될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(105)은 제1 게이트 도전층 상에 배치된다. 제1 층간 절연층(105)은 제1 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 제1 층간 절연층(105)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
한편, 도면에 도시되지 않았으나, 제1 게이트 도전층과 제1 층간 절연층(105) 상에는 더 많은 절연층과 도전층이 배치될 수도 있다. 상기 도전층의 적어도 일부는 상기 절연층을 사이에 두고 제1 게이트 도전층과 중첩하도록 배치될 수도 있다.
제1 데이터 도전층은 제1 층간 절연층(105) 상에 배치된다. 제1 데이터 도전층은 데이터 라인(DTL), 제1 전압 배선(VDL), 기준 전압 배선(RVL), 각 트랜지스터들의 소스/드레인 전극들, 복수의 도전 패턴(SDP1, VCP)들 및 스토리지 커패시터(Cst)의 제2 용량 전극(CSE2)을 포함할 수 있다.
데이터 라인(DTL)은 제2 방향(DR2)으로 연장되어 이웃하는 서브 화소(PXn)들의 경계를 넘어 배치될 수 있다. 데이터 라인(DTL)은 서브 화소(PXn)의 중심을 기준으로 우측에 배치될 수 있다. 데이터 라인(DTL)은 제4 컨택홀(CT4)을 통해 제2 활성층(SCT_ACT) 일 측과 접촉할 수 있다. 데이터 라인(DTL) 중 일부는 스캔 트랜지스터(SCT)의 제2 소스/드레인 전극일 수 있으며, 데이터 라인(DTL)으로 인가되는 데이터 신호는 스캔 트랜지스터(SCT)에 전달될 수 있다.
제1 전압 배선(VDL)은 제2 방향(DR2)으로 연장되어 이웃하는 서브 화소(PXn)들의 경계를 넘어 배치될 수 있다. 제1 전압 배선(VDL)은 서브 화소(PXn)의 중심을 기준으로 좌측에 배치될 수 있다. 제1 전압 배선(VDL)은 제1 컨택홀(CT1)을 통해 제1 활성층(DRT_ACT) 일 측과 접촉할 수 있다. 즉, 제1 전압 배선(VDL) 중 일부는 구동 트랜지스터(DRT)의 제1 소스/드레인 전극(도 9의 'DRT_SD1')과 연결될 수 있으며, 제1 전압 배선(VDL)으로 인가되는 제1 전원 전압(VDD)은 구동 트랜지스터(DRT)에 전달될 수 있다.
제1 전압 배선(VDL)과 데이터 라인(DTL)은 각 서브 화소(PXn) 마다 배치될 수 있다. 제1 전압 배선(VDL)과 데이터 라인(DTL)은 각 서브 화소(PXn)의 중심을 기준으로 좌측과 우측에 각각 배치되고, 제2 방향(DR2)으로 연장되어 배치될 수 있다.
기준 전압 배선(RVL)은 제2 방향(DR2)으로 연장되고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 경계를 넘어 배치될 수 있다. 기준 전압 배선(RVL)은 하나의 화소(PX), 즉 3개의 서브 화소(PXn)마다 하나씩 배치될 수 있다. 예를 들어, 기준 전압 배선(RVL)은 제3 서브 화소(PX3) 데이터 라인(DTL)의 좌측에 배치되고, 제1 서브 화소(PX1) 및 제2 서브 화소(PX2)에는 배치되지 않을 수 있다. 기준 전압 배선(RVL)은 상술한 기준 전압 분배 라인(RVT)과 전기적으로 연결될 수 있다. 기준 전압 배선(RVL)은 제10 컨택홀(CT10)을 통해 기준 전압 분배 라인(RVT)과 전기적으로 연결될 수 있다. 기준 전압 배선(RVL)을 통해 인가되는 기준 전압은 기준 전압 분배 라인(RVT)을 통해 각 서브 화소(PXn)의 센싱 트랜지스터(SST)로 전달될 수 있다.
스토리지 커패시터(Cst)의 제2 용량 전극(CSE2)은 제1 전압 배선(VDL)과 데이터 라인(DTL) 사이에 배치된다. 스토리지 커패시터(Cst)의 제2 용량 전극(CSE2)은 제1 용량 전극(CSE1)과 중첩하도록 배치될 수 있으며, 이들 사이에서 스토리지 커패시터(도 10의 'Cst')가 형성될 수 있다. 즉, 일 실시예에서, 제1 용량 전극(CSE1)과 제2 용량 전극(CSE2)은 각각 평면 상 제1 전압 배선(VDL)과 데이터 라인(DTL) 사이에 위치할 수 있다. 스토리지 커패시터(Cst)의 제2 용량 전극(CSE2)은 구동 트랜지스터(DRT)의 제2 소스/드레인 전극(DRT_SD, 또는 도 9의 'DRT_SD2')과 연결될 수 있다. 예를 들어, 스토리지 커패시터(Cst)의 제2 용량 전극(CSE2)은 구동 트랜지스터(DRT)의 제2 소스/드레인 전극(DRT_SD2)와 일체화될 수 있다. 구동 트랜지스터(DRT)의 제2 소스/드레인 전극(DRT_SD2)은 제2 컨택홀(CT2)을 통해 제1 활성층(DRT_ACT) 일부와 접촉하고, 제3 컨택홀(CT3)을 통해 차광층(BML) 일부와 접촉할 수 있다. 또한, 구동 트랜지스터(DRT)의 제2 소스/드레인 전극(DRT_SD2)은 제8 컨택홀(CT8)을 통해 제3 활성층(SST_ACT)의 일 측과도 접촉할 수 있고, 이는 센싱 트랜지스터(SST)의 소스/드레인 전극을 구성할 수도 있다.
센싱 트랜지스터(SST)의 제1 소스/드레인 전극(SST_SD)은 제3 활성층(SST_ACT)의 타 측, 및 기준 전압 분배 라인(RVT)과 접촉할 수 있다. 센싱 트랜지스터(SST)의 제1 소스/드레인 전극(SST_SD)은 제7 컨택홀(CT7)을 통해 제3 활성층(SST_ACT)과 접촉하고, 제10 컨택홀(CT10)을 통해 기준 전압 분배 라인(RVT)과 접촉할 수 있다.
제1 데이터 도전층의 제1 도전 패턴(SDP1) 및 제2 도전 패턴(VCP)은 제1 게이트 도전층의 일부와 연결될 수 있다. 제1 도전 패턴(SDP1)은 스캔 라인(SCL) 및 제2 게이트 전극(SCT_G)과 연결될 수 있고, 스캔 트랜지스터(SCT)는 스캔 라인(SCL)으로부터 인가되는 스캔 신호가 전달될 수 있다. 제1 도전 패턴(SDP1)은 제1 층간 절연층(105)을 관통하는 제6 컨택홀(CT6)을 통해 스캔 라인(SCL) 및 스캔 트랜지스터(SCT)의 제2 게이트 전극(SCT_G)과 각각 접촉할 수 있다. 제2 게이트 전극(SCT_G)은 제1 도전 패턴(SDP1)을 통해 스캔 라인(SCL)과 전기적으로 연결될 수 있고, 스캔 트랜지스터(SCT)는 스캔 신호가 전달될 수 있다.
제2 도전 패턴(VCP)은 제2 전압 배선(VSL)과 중첩하도록 배치될 수 있다. 제2 도전 패턴(VCP)은 제1 층간 절연층(105)을 관통하는 제1 배선 컨택홀(CTS1)을 통해 제2 전압 배선(VSL)과 접촉할 수 있다. 또한, 제2 도전 패턴(VCP)은 후술하는 제2 배선 컨택홀(CTS2)을 통해 제2 전극(220)과 접촉할 수 있다. 제2 전극(220)은 제2 도전 패턴(VCP)을 통해 제2 전압 배선(VSL)과 전기적으로 연결될 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 보호층(107)은 제1 데이터 도전층 상에 배치된다. 제1 보호층(107)은 제1 데이터 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 보호층(107)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 평탄화층(109)은 제1 보호층(107) 상에 배치된다. 제1 평탄화층(109)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다. 다만, 이에 제한되지 않는다. 제1 평탄화층(109)과 제1 보호층(107) 사이에는 더 많은 수의 도전층들이 배치될 수도 있다.
제1 평탄화층(109) 상에는 내부 뱅크(410, 420)들, 복수의 전극(210, 220)들, 외부 뱅크(450), 복수의 접촉 전극(261, 262)들 및 발광 소자(300)를 포함하는 표시 소자층이 배치된다. 또한, 제1 평탄화층(109) 상에는 복수의 절연층(IL1, IL2, IL3)들이 더 배치될 수 있다.
내부 뱅크(410, 420)는 제1 평탄화층(109) 상에 직접 배치된다. 내부 뱅크(410, 420)는 각 화소(PX) 또는 서브 화소(PXn)의 중심부에 인접하여 배치된 제1 내부 뱅크(410)와 제2 내부 뱅크(420)를 포함할 수 있다.
제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제1 방향(DR1)으로 서로 이격 대향하도록 배치될 수 있다. 또한, 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않도록 서브 화소(PXn)들 간의 경계에서 이격되어 종지할 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 각 서브 화소(PXn) 마다 배치되어 활성 영역(AA)의 전면에 있어 패턴을 이룰 수 있다. 내부 뱅크(410, 420)는 서로 이격 대향하도록 배치됨으로써, 이들 사이에 발광 소자(300)가 배치되는 영역을 형성할 수 있다. 도면에서는 두개의 제1 내부 뱅크(410)와 이들 사이에 배치된 하나의 제2 내부 뱅크(420)가 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 경우에 따라서 전극(210, 220)의 수에 따라 더 많은 수의 내부 뱅크(410, 420)들이 더 배치될 수도 있다.
일 실시예에 따르면, 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 평면 상 제1 전압 배선(VDL) 및 데이터 라인(DTL)의 사이에 위치할 수 있다. 후술할 바와 같이, 외부 뱅크(450)는 각 서브 화소(PXn)들의 경계에 배치되고, 제1 전압 배선(VDL)과 데이터 라인(DTL)은 각 서브 화소(PXn)마다 배치되어 부분적으로 외부 뱅크(450)와 두께 방향으로 중첩할 수 있다. 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)는 각각 외부 뱅크(450)와 이격되어 배치될 수 있고, 제1 전압 배선(VDL)과 데이터 라인(DTL)의 사이에 위치할 수 있다. 즉, 제1 전압 배선(VDL)은 평면 상 제2 내부 뱅크(440) 및 이와 인접한 외부 뱅크(450) 사이에서 제2 방향(DR2)으로 연장되고, 경우에 따라 제1 내부 뱅크(410)와 두께 방향으로 중첩할 수 있다. 데이터 라인(DTL)은 평면 상 제1 내부 뱅크(410) 및 이와 인접한 외부 뱅크(450) 사이에서 제2 방향(DR2)으로 연장되고, 경우에 따라 제2 내부 뱅크(420)와 두께 방향으로 중첩될 수 있다. 본 명세서에서, '두께 방향'은 단면 상 수직한 방향, 또는 복수의 층들이 중첩된 방향을 의미할 수 있다. 두께 방향으로 중첩하는 부재들은 평면 상 적어도 일부분이 상호 겹치도록 배치되는 것을 의미할 수 있다. 다시 말해, 제1 전압 배선(VDL)과 데이터 라인(DTL)은 각각 평면 상 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)와 부분적으로 중첩하도록 배치될 수 있으나, 이에 제한되지 않는다.
또한, 몇몇 실시예에서, 제1 내부 뱅크(410)는 적어도 일부분이 제1 전압 배선(VDL)과 두께 방향으로 중첩할 수 있고, 제2 내부 뱅크(420)는 데이터 라인(DTL)과 두께 방향으로 비중첩할 수 있다. 반면, 데이터 라인(DTL)은 외부 뱅크(450)의 제2 방향(DR2)으로 연장된 부분과 두께 방향으로 중첩하고, 제1 전압 배선(VSL)은 외부 뱅크(450)의 제2 방향(DR2)으로 연장된 부분과 두께 방향으로 비중첩 할 수 있다. 다만, 이에 제한되지 않는다.
제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 소정의 폭을 갖고 제1 평탄화층(109)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 각각 동일한 폭을 가질 수 있고, 이들의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(300)에서 방출된 광은 내부 뱅크(410, 420)의 경사진 측면을 향해 진행될 수 있다. 후술할 바와 같이, 내부 뱅크(410, 420) 상에 배치되는 전극(210, 220)들은 반사율이 높은 재료를 포함할 수 있고, 발광 소자(300)에서 방출된 광은 내부 뱅크(410, 420)의 측면에 배치된 전극(210, 220)에서 반사되어 제1 기판(101)의 상부 방향으로 출사될 수 있다. 즉, 내부 뱅크(410, 420)는 발광 소자(300)가 배치되는 영역을 제공함과 동시에 발광 소자(300)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 예시적인 실시예에서 내부 뱅크(410, 420)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(210, 220)은 내부 뱅크(410, 420)와 제1 평탄화층(109) 상에 배치된다. 복수의 전극(210, 220)은 제1 내부 뱅크(410) 상에 배치된 제1 전극(210)과 제2 내부 뱅크(420) 상에 배치된 제2 전극(220)을 포함할 수 있다.
제1 전극(210)과 제2 전극(220)은 각각 제1 방향(DR1)으로 연장되어 배치되는 전극 줄기부(210S, 220S)와 전극 줄기부(210S, 220S)에서 제2 방향(DR2)으로 분지되는 적어도 하나의 전극 가지부(210B, 220B)를 포함할 수 있다.
구체적으로, 제1 전극(210)은 제1 방향(DR1)으로 연장되어 배치되는 제1 전극 줄기부(210S)와 제1 전극 줄기부(210S)에서 분지되어 제2 방향(DR2)으로 연장된 적어도 하나의 제1 전극 가지부(210B)를 포함할 수 있다. 임의의 일 서브 화소(PXn)의 제1 전극 줄기부(210S)는 양 단이 각 서브 화소(PXn) 사이에서 이격되어 종지하되, 동일 행(예컨대, 제1 방향(DR1)으로 인접한)에서 이웃하는 서브 화소(PXn)의 제1 전극 줄기부(210S)와 실질적으로 동일 직선 상에 놓일 수 있다. 각 서브 화소(PXn)에 배치되는 제1 전극 줄기부(210S)들은 양 단이 상호 이격됨으로써 각 제1 전극 가지부(210B)에 각각 독립적으로 전기 신호를 전달할 수 있다.
제1 전극 가지부(210B)는 제1 전극 줄기부(210S)의 적어도 일부에서 분지되고 제2 방향(DR2)으로 연장되어 배치된다. 제1 전극 가지부(210B)는 제1 전극 줄기부(210S)와 대향하여 배치된 제2 전극 줄기부(220S)와 이격된 상태에서 종지할 수 있다.
제1 전극(210)은 구동 트랜지스터(DRT)와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(210)은 제1 전극 줄기부(210S)와 중첩하는 부분에 형성되고, 제1 평탄화층(109)을 관통하여 구동 트랜지스터(DRT)의 제2 소스/드레인 전극(DRT_SD2)의 상면 일부를 노출하는 전극 컨택홀(CTD)을 통해 제2 소스/드레인 전극(DRT_SD2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서 제1 평탄화층(109)과 제1 데이터 도전층 사이에는 더 많은 수의 도전층이 배치될 수 있고, 제1 전극(210)은 상기 도전층을 통해 구동 트랜지스터(DRT)와 전기적으로 연결될 수도 있다.
제2 전극(220)은 제1 방향(DR1)으로 연장되어 배치되는 제2 전극 줄기부(220S)와 제2 전극 줄기부(220S)에서 분지되어 제2 방향(DR2)으로 연장된 적어도 하나의 제2 전극 가지부(220B)를 포함할 수 있다. 제2 전극 줄기부(220S)는 제1 전극 줄기부(210S)와 제2 방향(DR2)으로 이격 대향하도록 배치되고, 제2 전극 가지부(220B)는 적어도 하나의 제1 전극 가지부(210B)와 제1 방향(DR1)으로 이격 대향하도록 배치될 수 있다. 일 예로, 제2 전극 가지부(220B)는 2개의 제1 전극 가지부(210B) 사이에 배치되어 양 측이 각각 제1 전극 가지부(210B)와 이격 대향할 수 있다.
제2 전극 줄기부(220S)는 제1 전극 줄기부(210S)와 달리 제1 방향(DR1)으로 연장되어 각 서브 화소(PXn)들을 가로지르도록 배치될 수 있다. 제2 전극 가지부(220B)는 제2 전극 줄기부(220S)로부터 제2 방향(DR2)으로 분지되되 제1 전극 줄기부(210S)와 이격된 상태에서 종지될 수 있다. 제2 전극 가지부(220B)와 제1 전극 가지부(210B) 사이에는 복수의 발광 소자(300)들이 배치될 수 있다.
제2 전극(220)은 제2 전압 배선(VSL)과 전기적으로 연결될 수 있다. 예를 들어, 제2 전극(220)은 제3 서브 화소(PX3)와 제1 방향(DR1)으로 이웃하는 서브 화소(PXn) 사이에서 형성되고, 제1 평탄화층(109)을 관통하여 제2 도전 패턴(VCP)의 상면 일부를 노출하는 제2 배선 컨택홀(CTS2)을 통해 제2 도전 패턴(VCP)과 접촉할 수 있다. 제2 전극(220)은 제2 도전 패턴(VCP)을 통해 제2 전압 배선(VSL)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않는다. 제2 전압 배선(VSL)이 제1 데이터 도전층에 배치될 경우, 제2 도전 패턴(VCP)은 생략되고 제2 전극(220)은 제2 전압 배선(VSL)과 직접 접촉할 수 있다.
도면에서는 하나의 서브 화소(PXn)에 2개의 제1 전극 가지부(210B)와 하나의 제2 전극 가지부(220B)가 배치되어, 제1 전극(210)이 제2 전극 가지부(220B)의 외면을 둘러싸는 형상으로 배치된 것이 도시되어 있다. 다만, 이에 제한되지 않는다. 각 서브 화소(PXn)는 더 많은 수, 또는 더 적은 수의 전극 가지부(210B, 220B)들이 배치될 수 있다. 이 경우, 제1 전극 가지부(210B)와 제2 전극 가지부(220B)는 각각 서로 이격되어 교번적으로 배치될 수 있다.
한편, 제1 전극(210)과 제2 전극(220)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(210)과 제2 전극(220)은 다양한 형상을 가질 수 있다. 예를 들어, 제1 전극(210)과 제2 전극(220)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다. 제1 전극(210)과 제2 전극(220)은 적어도 일부 영역이 서로 이격되어 대향함으로써, 그 사이에 발광 소자(300)가 배치될 영역이 형성된다면 이들이 배치되는 구조나 형상은 특별히 제한되지 않는다.
복수의 전극(210, 220)들은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 예를 들어, 복수의 전극(210, 220)들은 후술하는 접촉 전극(261, 262)을 통해 발광 소자(300)와 전기적으로 연결되고, 전극(210, 220)들로 인가된 전기 신호를 접촉 전극(261, 262)을 통해 발광 소자(300)에 전달할 수 있다.
예시적인 실시예에서, 제1 전극(210)은 각 서브 화소(PXn) 마다 분리된 화소 전극이고, 제2 전극(220)은 각 서브 화소(PXn)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극(210)과 제2 전극(220) 중 어느 하나는 발광 소자(300)의 애노드(Anode) 전극이고, 다른 하나는 발광 소자(300)의 캐소드(Cathode) 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(210, 220)은 발광 소자(300)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(300)는 제1 전극(210)과 제2 전극(220)에 정렬 신호를 인가하여 제1 전극(210)과 제2 전극(220) 사이에 전기장을 형성하는 공정을 통해 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 발광 소자(300)는 잉크젯 프린팅 공정을 통해 잉크에 분산된 상태로 제1 전극(210)과 제2 전극(220) 상에 분사되고, 제1 전극(210)과 제2 전극(220) 사이에 정렬 신호를 인가하여 발광 소자(300)에 유전영동힘(Dieletrophoretic Force)을 인가하는 방법을 통해 이들 사이에 정렬될 수 있다.
제1 전극(210)과 제2 전극(220)은 각각 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 상에 배치되고, 이들은 제1 방향(DR1)으로 서로 이격 대향할 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에는 복수의 발광 소자(300)들이 배치될 수 있고, 이들은 적어도 일 단부가 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결될 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 상에 배치된 제1 전극(210)과 제2 전극(220)은 각각 제1 전극 가지부(210B)와 제2 전극 가지부(220B)의 일부분일 수 있다.
몇몇 실시예에서, 제1 전극(210)과 제2 전극(220)은 각각 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(210)과 제2 전극(220)은 각각 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 외면을 덮도록 배치될 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 측면 상에는 제1 전극(210)과 제2 전극(220)이 각각 배치되고, 제1 전극(210)과 제2 전극(220) 사이의 간격은 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이의 간격보다 좁을 수 있다. 또한, 제1 전극(210)과 제2 전극(220)은 적어도 일부 영역이 제1 평탄화층(109) 상에 직접 배치될 수 있다.
각 전극(210, 220)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 각 전극(210, 220)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 각 전극(210, 220)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(210, 220)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이 경우, 각 전극(210, 220)은 발광 소자(300)에서 방출되어 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
이에 제한되지 않고, 각 전극(210, 220)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 각 전극(210, 220)은 ITO/은(Ag)/ITO/IZO의 적층구조를 갖거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다.
제1 절연층(IL1)은 제1 평탄화층(109), 제1 전극(210) 및 제2 전극(220) 상에 배치된다. 제1 절연층(IL1)은 각 전극(210, 220)들, 또는 내부 뱅크(410, 420)들이 이격된 사이 영역에 더하여, 내부 뱅크(410, 420)를 중심으로 이들 사이 영역의 반대편에도 배치될 수 있다. 예를 들어, 제1 절연층(IL1)은 제1 전극(210)과 제2 전극(220)을 포함하여 제1 평탄화층(109) 상에 전면적으로 배치되되, 제1 전극(210)과 제2 전극(220)의 상면 일부를 노출하도록 배치될 수 있다. 제1 절연층(IL1)에는 제1 전극(210)과 제2 전극(220)을 부분적으로 노출시키는 개구부(미도시)가 형성되고, 제1 전극(210)과 제2 전극(220)의 일 측과 타 측만을 덮도록 배치될 수 있다. 제1 전극(210)과 제2 전극(220)은 상기 개구부에 의해 내부 뱅크(410, 420) 상에 배치된 부분 중 일부가 노출될 수 있다.
제1 절연층(IL1)은 제1 전극(210)과 제2 전극(220)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(IL1) 상에 배치되는 발광 소자(300)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 다만, 제1 절연층(IL1)의 형상 및 구조는 이에 제한되지 않는다.
몇몇 실시예에서, 제1 절연층(IL1)은 제1 전극(210)과 제2 전극(220) 사이에서 상면 일부에 단차가 형성될 수 있다. 몇몇 실시예에서, 제1 절연층(IL1)은 무기물 절연성 물질을 포함하고, 제1 전극(210)과 제2 전극(220)을 부분적으로 덮도록 배치된 제1 절연층(IL1)은 하부에 배치되는 전극(210, 220)들에 의해 상면의 일부가 단차질 수 있다. 이에 따라 제1 전극(210)과 제2 전극(220) 사이에서 제1 절연층(IL1) 상에 배치되는 발광 소자(300)는 제1 절연층(IL1)의 상면 사이에서 빈 공간을 형성할 수 있다. 상기 빈 공간은 후술하는 제2 절연층(IL2)을 이루는 재료에 의해 채워질 수도 있다.
다만, 이에 제한되지 않는다. 제1 절연층(IL1)은 제1 전극(210)과 제2 전극(220) 사이에 배치된 부분이 평탄한 상면을 갖도록 형성될 수 있다. 상기 상면은 제1 전극(210)과 제2 전극(220)을 향해 일 방향으로 연장되고, 제1 절연층(IL1)은 각 전극(210, 220)이 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 경사진 측면과 중첩하는 영역 상에도 배치될 수 있다. 후술하는 접촉 전극(261, 262)은 제1 전극(210) 및 제2 전극(220)의 노출된 영역과 접촉하고, 제1 절연층(IL1)의 평탄한 상면에서 발광 소자(300)의 단부와 원활하게 접촉할 수 있다.
외부 뱅크(450)는 제1 절연층(IL1) 상에 배치될 수 있다. 외부 뱅크(450)는 각 서브 화소(PXn)들 간의 경계에 배치될 수 있다. 외부 뱅크(450)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되도록 배치되며, 내부 뱅크(410, 420) 및 전극(210, 220)들 사이에 발광 소자(300)가 배치되는 영역을 포함하여 내부 뱅크(410, 420)과 전극(210, 220)들의 일부를 둘러싸도록 배치될 수 있다. 외부 뱅크(450)는 제1 표시 기판(10)의 활성 영역(AA) 전면에 있어서 격자형 패턴을 형성할 수 있다.
외부 뱅크(450)는 각 서브 화소(PXn)들 간의 경계에 배치되어 각 서브 화소(PXn) 마다 배치되는 배선들, 또는 각 화소(PX) 마다 배치되는 배선들과 부분적으로 두께 방향으로 중첩될 수 있다. 예시적인 실시예에서, 외부 뱅크(450)는 평면 상 각 서브 화소(PXn)마다 배치되는 데이터 라인(DTL)과 두께 방향으로 중첩할 수 있고, 이들 중 일부는 각 화소(PX)마다 배치되는 기준 전압 배선(RVL)과 두께 방향으로 중첩할 수 있다. 외부 뱅크(450)들의 제2 방향(DR2)으로 연장된 부분들은 제1 방향(DR1)으로 이웃한 서브 화소(PXn)의 경계에 배치되면서, 제2 방향(DR2)으로 연장된 배선들과 부분적으로 중첩할 수 있다. 또한, 제1 방향(DR1)으로 연장된 배선들, 예컨대 스캔 라인(SCL) 및 센싱 라인(SSL)의 경우에도, 외부 뱅크(450)의 제2 방향(DR2)으로 연장된 부분과 두께 방향으로 중첩하도록 배치될 수도 있다. 다만, 스캔 라인(SCL) 및 센싱 라인(SSL)은 외부 뱅크(450)의 제1 방향(DR1)으로 연장된 부분과는 두께 방향으로 비중첩하도록 배치될 수 있다.
일 실시예에 따르면, 외부 뱅크(450)의 높이는 내부 뱅크(410, 420)의 높이보다 클 수 있다. 내부 뱅크(410, 420)와 달리, 외부 뱅크(450)는 이웃하는 서브 화소(PXn)들을 구분함과 동시에 제1 표시 기판(10)의 제조 공정 중 발광 소자(300)를 배치하기 위한 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 즉, 외부 뱅크(450)는 서로 다른 서브 화소(PXn)마다 다른 발광 소자(300)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 외부 뱅크(450)는 내부 뱅크(410, 420)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 다만, 이에 제한되는 것은 아니다.
발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이, 또는 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에 형성된 영역에 배치될 수 있다. 발광 소자(300)는 일 단부가 제1 전극(210)과 전기적으로 연결되고, 타 단부가 제2 전극(220)과 전기적으로 연결될 수 있다. 발광 소자(300)는 접촉 전극(261, 262)을 통해 각각 제1 전극(210)과 제2 전극(220)에 전기적으로 연결될 수 있다.
복수의 발광 소자(300)들은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 갖고 일 방향으로 배향되어 정렬될 수도 있다. 또한, 예시적인 실시예에서 발광 소자(300)는 일 방향으로 연장된 형상을 가지며, 각 전극(210, 220)들이 연장된 방향과 발광 소자(300)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(300)는 각 전극(210, 220)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
일 실시예에 따른 발광 소자(300)는 서로 다른 물질을 포함하는 발광층(330)을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 일 실시예에 따르면, 각 서브 화소(PXn)들은 서로 다른 파장대의 광을 방출하는 발광 소자(300)들을 포함할 수 있다. 제1 서브 화소(PX1)의 발광 소자(300)는 중심 파장대역이 제1 파장인 제1 색의 광을 방출하는 발광층(330)을 포함하고, 제2 서브 화소(PX2)의 발광 소자(300)는 중심 파장대역이 제2 파장인 제2 색의 광을 방출하는 발광층(330)을 포함하고, 제3 서브 화소(PX3)의 발광 소자(300)는 중심 파장대역이 제3 파장인 제3 색의 광을 방출하는 발광층(330)을 포함할 수 있다.
이에 따라 제1 서브 화소(PX1)에서는 제1 색의 광이 출사되고, 제2 서브 화소(PX2)에서는 제2 색의 광이 출사되고, 제3 서브 화소(PX3)에서는 제3 색의 광이 출사될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 동일한 종류의 발광 소자(300)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(300)는 내부 뱅크(410, 420)들 사이 또는 각 전극(210, 220) 사이에서 제1 절연층(IL1) 상에 배치될 수 있다. 또한, 발광 소자(300)는 일부 영역이 각 전극(210, 220)과 두께 방향으로 중첩하도록 배치될 수 있다. 발광 소자(300)의 일 단부는 제1 전극(210)과 두께 방향으로 중첩하여 제1 전극(210) 상에 놓이고, 타 단부는 제2 전극(220)과 두께 방향으로 중첩하여 제2 전극(220) 상에 놓일 수 있다. 다만, 이에 제한되지 않으며, 도면에 도시되지 않았으나 각 서브 화소(PXn) 내에 배치된 발광 소자(300)들 중 적어도 일부는 내부 뱅크(410, 420) 사이에 형성된 영역 이외의 영역, 예를 들어 내부 뱅크(410, 420)와 외부 뱅크(450) 사이에 배치될 수도 있다.
한편, 발광 소자(300)는 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에 배치되고, 제1 전압 배선(VDL)과 데이터 라인(DTL) 사이에는 제1 용량 전극(CSE1) 및 제2 용량 전극(CSE2)이 배치될 수 있다. 일 실시예에 따르면, 발광 소자(300)들 중 적어도 일부는 회로 소자층의 제1 용량 전극(CSE1) 및 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 상술한 바와 같이, 내부 뱅크(410, 420)들과 제1 용량 전극(CSE1) 및 제2 용량 전극(CSE2)은 평면 상 제1 전압 배선(VDL) 및 데이터 라인(DTL) 사이에 위치할 수 있다. 내부 뱅크(410, 420)들 사이에 배치되는 발광 소자(300)들 중 적어도 일부는 회로 소자층의 제1 용량 전극(CSE1) 및 제2 용량 전극(CSE2)과 중첩하도록 배치될 수 있다. 발광 소자(300)의 양 단부 면에서 방출되는 광들은 내부 뱅크(410, 420)의 측면 상에 놓인 전극(210, 220)들에 의해 반사되어 제1 기판(101)의 상부 방향을 향해 출사될 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 제1 표시 기판(10)은 회로 소자들이 배치되는 비발광 영역과 발광 소자(300)들이 배치된 발광 영역(EMA)이 구분되어 위치할 수 있고, 발광 소자(300)들은 회로 소자들과 두께 방향으로 비중첩할 수 있다. 제1 표시 기판(10)은 발광 소자(300)들이 방출하는 광들이 제1 기판(101)의 상부 방향 또는 배면 방향으로 출사될 수도 있다.
발광 소자(300)는 제1 기판(101) 또는 제1 평탄화층(109)의 상면에 평행한 방향으로 복수의 층들이 배치될 수 있다. 일 실시예에 따른 발광 소자(300)는 일 방향으로 연장된 형상을 갖고, 복수의 반도체층들이 일 방향으로 순차적으로 배치된 구조를 가질 수 있다. 발광 소자(300)는 연장된 일 방향이 제1 평탄화층(109)과 평행하도록 배치되고, 발광 소자(300)에 포함된 복수의 반도체층들은 제1 평탄화층(109)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(300)가 다른 구조를 갖는 경우, 복수의 층들은 제1 평탄화층(109)에 수직한 방향으로 배치될 수도 있다.
제2 절연층(IL2)은 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300) 상에 부분적으로 배치될 수 있다. 제2 절연층(IL2)은 제1 전극(210)과 제2 전극(220) 사이의 제1 절연층(IL1) 상에 배치되고, 발광 소자(300)는 제1 절연층(IL1)과 제2 절연층(IL2) 사이에 배치될 수 있다. 예시적인 실시예에서, 발광 소자(300)는 외면에 형성된 절연막(도 11의 '380')이 제1 절연층(IL1) 및 제2 절연층(IL2)과 직접 접촉할 수 있다. 예를 들어, 제2 절연층(IL2)은 발광 소자(300)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(300)를 보호함과 동시에 제조 공정 중 발광 소자(300)를 고정시킬 수도 있다.
제2 절연층(IL2) 중 발광 소자(300) 상에 배치된 부분은 평면상 제1 전극(210)과 제2 전극(220) 사이에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 일 예로, 제2 절연층(IL2)은 각 서브 화소(PXn) 내에서 스트라이프(Stripe)형 또는 아일랜드(Island)형 패턴을 형성할 수 있다.
제2 절연층(IL2)은 발광 소자(300) 상에 배치되되, 발광 소자(300)의 일 단부 및 타 단부를 노출할 수 있다. 발광 소자(300)의 노출된 단부는 후술하는 접촉 전극(261, 262)과 접촉할 수 있다. 이러한 제2 절연층(IL2)의 형상은 통상적인 마스크 공정을 이용하여 제2 절연층(IL2)을 이루는 재료를 이용한 패터닝 공정으로 형성된 것일 수 있다. 제2 절연층(IL2)을 형성하기 위한 마스크는 발광 소자(300)의 길이보다 좁은 폭을 갖고, 제2 절연층(IL2)을 이루는 재료가 패터닝되어 발광 소자(300)의 양 단부가 노출될 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 예시적인 실시예에서, 제2 절연층(IL2)의 재료 중 일부는 발광 소자(300)의 하면과 제1 절연층(IL1) 사이에 배치될 수도 있다. 제2 절연층(IL2)은 제조 공정 중에 형성된 제1 절연층(IL1)과 발광 소자(300) 사이의 공간을 채우도록 형성될 수도 있다. 이에 따라 제2 절연층(IL2)은 발광 소자(300)의 외면을 감싸도록 형성될 수도 있다. 다만, 이에 제한되지 않는다.
제2 절연층(IL2) 상에는 복수의 접촉 전극(261, 262)들과 제3 절연층(IL3)이 배치될 수 있다.
복수의 접촉 전극(261, 262)들은 일 방향으로 연장된 형상을 가질 수 있다. 복수의 접촉 전극(261, 262)들은 각각 발광 소자(300) 및 전극(210, 220)들과 접촉할 수 있고, 발광 소자(300)들은 접촉 전극(261, 262)을 통해 제1 전극(210)과 제2 전극(220)으로부터 전기 신호가 전달될 수 있다.
접촉 전극(261, 262)은 제1 접촉 전극(261) 및 제2 접촉 전극(262)을 포함할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극(210)과 제2 전극(220) 상에 배치될 수 있다. 예를 들어, 제1 접촉 전극(261)은 제1 전극 가지부(210B) 상에 배치되고, 제2 접촉 전극(262)은 제2 전극 가지부(220B) 상에 배치되며, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
몇몇 실시예에서, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 일 방향으로 측정된 폭이 각각 제1 전극 가지부(210B)와 제2 전극 가지부(220B)의 상기 일 방향으로 측정된 폭과 같거나 더 클 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 발광 소자(300)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극 가지부(210B)와 제2 전극 가지부(220B)의 양 측면을 덮도록 배치될 수 있다. 상술한 바와 같이, 제1 전극(210)과 제2 전극(220)은 상면 일부가 노출되고, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제1 전극(210)과 제2 전극(220)의 노출된 상면과 접촉할 수 있다. 제1 접촉 전극(261)은 제1 전극(210) 중 제1 내부 뱅크(410) 상에 위치한 부분과 접촉하고, 제2 접촉 전극(262)은 제2 전극(220) 중 제2 내부 뱅크(420) 상에 위치한 부분과 접촉할 수 있다. 다만, 이에 제한되지 않고, 경우에 따라서 제1 접촉 전극(261) 및 제2 접촉 전극(262)은 그 폭이 제1 전극(210)과 제2 전극(220)보다 작게 형성되어 상면의 노출된 부분만을 덮도록 배치될 수도 있다. 또한, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 적어도 일부 영역이 제1 절연층(IL1) 상에도 배치된다.
일 실시예에 따르면, 발광 소자(300)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 상기 반도체층이 노출된 단부면에서 발광 소자(300)와 접촉할 수 있다. 다만, 이에 제한되지 않는다. 발광 소자(300)는 양 단부의 측면이 부분적으로 노출될 수도 있다. 발광 소자(300)의 외면을 덮는 제2 절연층(IL2)을 형성하는 공정에서 발광 소자(300)의 반도체층 외면을 둘러싸는 절연막(도 11의 '380')이 부분적으로 제거될 수 있고, 발광 소자(300)의 반도체층은 노출된 측면이 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 접촉할 수도 있다. 발광 소자(300)의 일 단부는 제1 접촉 전극(261)을 통해 제1 전극(210)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(262)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 2개의 제1 접촉 전극(261)과 제2 접촉 전극(262)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(261)과 제2 접촉 전극(262)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(210)과 제2 전극(220)의 수에 따라 달라질 수 있다.
제1 접촉 전극(261)은 제1 전극(210) 및 제2 절연층(IL2) 상에 배치될 수 있다. 제1 접촉 전극(261)은 발광 소자(300)의 일 단부 및 제1 전극(210)의 노출된 상면과 접촉할 수 있다. 발광 소자(300)의 일 단부는 제1 접촉 전극(261)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다.
제3 절연층(IL3)은 제1 접촉 전극(261) 상에 배치된다. 제3 절연층(IL3)은 제1 접촉 전극(261)과 제2 접촉 전극(262)을 전기적으로 상호 절연시킬 수 있다. 제3 절연층(IL3)은 제1 접촉 전극(261)을 덮도록 배치되되, 발광 소자(300)가 제2 접촉 전극(262)과 접촉할 수 있도록 발광 소자(300)의 타 단부 상에는 배치되지 않을 수 있다. 제3 절연층(IL3)은 제2 절연층(IL2)의 상면에서 제1 접촉 전극(261) 및 제2 절연층(IL2)과 부분적으로 접촉할 수 있다. 제3 절연층(IL3)의 제2 전극(220)이 배치된 방향의 측면은 제2 절연층(IL2)의 일 측면과 정렬될 수 있다. 또한, 제3 절연층(IL3)은 제1 평탄화층(109) 상에 배치된 제1 절연층(IL1) 상에도 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 접촉 전극(262)은 제2 전극(220), 제2 절연층(IL2) 및 제3 절연층(IL3) 상에 배치된다. 제2 접촉 전극(262)은 발광 소자(300)의 타 단부 및 제2 전극(220)의 노출된 상면과 접촉할 수 있다. 발광 소자(300)의 타 단부는 제2 접촉 전극(262)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다.
다시 말해, 제1 접촉 전극(261)은 제1 전극(210)과 제3 절연층(IL3) 사이에 배치되고, 제2 접촉 전극(262)은 제3 절연층(IL3) 상에 배치될 수 있다. 제2 접촉 전극(262)은 부분적으로 제2 절연층(IL2), 제3 절연층(IL3), 제2 전극(220) 및 발광 소자(300)와 접촉할 수 있다. 제2 접촉 전극(262)의 제1 전극(210)이 배치된 방향의 일 단부는 제3 절연층(IL3) 상에 배치될 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제2 절연층(IL2)과 제3 절연층(IL3)에 의해 상호 비접촉될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제3 절연층(IL3)은 생략될 수 있다.
접촉 전극(261, 262)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(261, 262)은 투명성 전도성 물질을 포함하고, 발광 소자(300)에서 방출된 광은 접촉 전극(261, 262)을 투과하여 전극(210, 220)들을 향해 진행할 수 있다. 각 전극(210, 220)은 반사율이 높은 재료를 포함하고, 내부 뱅크(410, 420)의 경사진 측면 상에 놓인 전극(210, 220)은 입사되는 광을 제1 기판(101)의 상부 방향으로 반사시킬 수 있다. 다만, 이에 제한되는 것은 아니다.
상술한 제1 절연층(IL1), 제2 절연층(IL2) 및 제3 절연층(IL3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(IL1), 제2 절연층(IL2) 및 제3 절연층(IL3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 절연층(IL3)과 제2 접촉 전극(262) 상에는 박막 봉지 구조물(TFE: TFE1, TFE2, TFE3)이 배치될 수 있다. 박막 봉지 구조물(TFE)은 적어도 하나의 박막 봉지층을 포함할 수 있다. 예를 들어, 박막 봉지층은 제1 무기막(TFE1), 유기막(TFE2) 및 제2 무기막(TFE3)을 포함할 수 있다. 제1 무기막(TFE1) 및 제2 무기막(TFE3)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 유기막(TFE2)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
한편, 발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(300)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(300)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(300)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(300)는 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(300)는 원통형 또는 로드형(rod)일 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(300)는 다양한 형태를 가질 수 있다. 발광 소자(300)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(300)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되고, 이를 특정 파장대의 광으로 방출할 수 있다.
도 11은 일 실시예에 따른 발광 소자의 개략도이다.
도 11을 참조하면, 발광 소자(300)는 반도체 코어 및 상기 반도체 코어의 외면을 둘러싸는 절연막(380)을 포함할 수 있다. 상기 반도체 코어는 적어도 제1 반도체층(310), 제2 반도체층(320) 및 발광층(330)을 포함할 수 있다. 몇몇 실시예에서, 발광 소자(300)의 반도체 코어는 전극층(370)을 더 포함할 수 있다. 이하에서는 발광 소자(300)가 제1 반도체층(310), 제2 반도체층(320), 발광층(330), 전극층(370) 및 절연막(380)을 포함하는 실시예를 예시하여 설명하기로 한다.
제1 반도체층(310)은 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(310)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(310)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(310)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(320)은 후술하는 발광층(330) 상에 배치된다. 제2 반도체층(320)은 p형 반도체일 수 있으며 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(320)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(320)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(320)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(320)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(310)과 제2 반도체층(320)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 발광층(330)의 물질에 따라 제1 반도체층(310)과 제2 반도체층(320)은 더 많은 수의 층, 예컨대 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 이에 대한 설명은 다른 도면을 참조하여 후술하기로 한다.
발광층(330)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치된다. 발광층(330)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다. 발광층(330)은 제1 반도체층(310) 및 제2 반도체층(320)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 발광층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(330)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 발광층(330)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(330)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(330)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(330)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(370)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(300)는 적어도 하나의 전극층(370)을 포함할 수 있다. 도 11에서는 발광 소자(300)가 하나의 전극층(370)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 더 많은 수의 전극층(370)을 포함하거나, 생략될 수도 있다. 발광 소자(300)에 대한 설명은 전극층(370)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(370)은 발광 소자(300)가 전극(210, 220) 또는 접촉 전극(261, 262)과 전기적으로 연결될 때, 발광 소자(300)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(380)은 반도체 코어, 예컨대 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(380)은 적어도 발광층(330)의 외면을 둘러싸도록 배치되고, 발광 소자(300)가 연장된 일 방향으로 연장될 수 있다. 절연막(380)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(380)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(300)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(380)이 발광 소자(300)의 길이방향으로 연장되어 제1 반도체층(310)으로부터 전극층(370)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(380)은 발광층(330)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(370) 외면의 일부만 커버하여 각 전극층(370)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(380)은 발광 소자(300)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(380)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(380)의 두께는 40nm 내외일 수 있다.
절연막(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 발광층(330)이 발광 소자(300)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(380)은 발광층(330)을 포함하여 발광 소자(300)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 외면이 표면처리될 수 있다. 발광 소자(300)는 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(300)가 잉크 내에서 인접한 다른 발광 소자(300)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(300)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 300nm 내지 700nm의 범위를 갖고, 발광 소자(300)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 복수의 발광 소자(300)들은 발광층(330)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(300)의 직경은 500nm 내외의 범위를 가질 수 있다.
제1 표시 기판(10)에 포함된 발광 소자(300)들은 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결되어 특정 파장대의 광을 방출할 수 있다. 제1 표시 기판(10)에서 방출된 광들은 제1 기판(101)의 상부 방향으로 진행하여 제2 표시 기판(50)으로 입사될 수 있다. 이하, 다른 도면을 더 참조하여 제2 표시 기판(50)에 대하여 설명하기로 한다.
도 12는 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 12를 참조하면, 제2 표시 기판(50)은 박막 봉지 구조물(TFE) 상부에서 그와 대향하도록 배치될 수 있다. 도면에서 하부 방향으로 제2 표시 기판(50)의 단면 구조를 순차 설명하면, 제2 표시 기판(50)의 제2 기판(501)은 투명한 물질을 포함할 수 있다. 제2 기판(501)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제2 기판(501)은 리지드 기판일 수 있다. 그러나, 제2 기판(501)이 상기 예시된 것에 제한되는 것은 아니고, 제2 기판(501)은 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩(Bending)되거나, 폴딩(Folding)되거나, 롤링(Rolling)될 수 있는 플렉시블(Flexible)한 특성을 가질 수도 있다.
제2 기판(501)은 제1 기판(101)과 동일한 기판이 사용될 수도 있지만, 물질, 두께, 투과율 등이 상이할 수도 있다. 예를 들어, 제2 기판(501)은 제1 기판(101)보다 높은 투과율을 가질 수 있다. 제2 기판(501)은 제1 기판(101)보다 두꺼울 수도 있고, 그보다 얇을 수도 있다.
제1 기판(101)을 향하는 제2 기판(501)의 일면 상에는 서브 화소(PXn)의 경계를 따라 상부 흡광 부재(UAB)가 배치될 수 있다. 상부 흡광 부재(UAB)는 제1 표시 기판(10)의 외부 뱅크(450)와 중첩하며, 차광 영역(BA)에 위치할 수 있다. 상부 흡광 부재(UAB)는 제1 표시 기판(10)의 발광 영역(도 8의 'EMA')과 중첩하는 제2 기판(501)의 일면을 노출하는 개구부를 포함할 수 있다. 상부 흡광 부재(UAB)는 표시 장치로부터 광 출사를 차단할 뿐만 아니라, 외광 반사를 억제하는 역할도 함께 할 수 있다. 상부 흡광 부재(UAB)는 평면상 격자 형상으로 형성될 수 있다.
상부 흡광 부재(UAB)는 유기 물질을 포함하여 이루어질 수 있다. 일 실시예에서, 상부 흡광 부재(UAB)는 가시광 파장 대역을 흡수하는 광 흡수 물질을 포함할 수 있다. 예를 들어, 상부 흡광 부재(UAB)는 표시 장치의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다. 상부 흡광 부재(UAB)는 차광 부재의 일종일 수 있다.
상부 흡광 부재(UAB)는 차광 영역(BA)과 출광 영역(TA)을 정의할 수 있다. 상부 흡광 부재(UAB)가 배치되는 영역은 차광 영역(BA)이 되고, 상부 흡광 부재(UAB)에 의해 덮이지 않은, 또는 상부 흡광 부재(UAB)가 노출하는 제2 기판(501)은 출광 영역(TA)이 될 수 있다. 몇몇 실시예에서, 제2 표시 기판(50)은 출광 영역(TA)이 제1 표시 기판(10)의 각 화소(PX) 또는 서브 화소(PXn)에 대응하여 형성될 수 있다. 일 예로, 제2 표시 기판(50)은 제1 표시 기판(10)의 제1 서브 화소(PX1)에 대응하여 배치된 제1 출광 영역(TA1), 제2 서브 화소(PX2)에 대응하여 배치된 제2 출광 영역(TA2) 및 제3 서브 화소(PX3)에 대응하여 배치된 제3 출광 영역(TA3)을 포함할 수 있다. 각 출광 영역(TA1, TA2, TA3)들은 행렬 형태로 반복 배치될 수 있으며, 이들 사이에는 상부 흡광 부재(UAB)가 배치된 차광 영역(BA)이 배치될 수 있다.
다른 실시예에서, 상부 흡광 부재(UAB)는 가시광 파장 중 특정 파장 대역의 빛은 흡수하고, 다른 특정 파장 대역의 빛은 투과시킬 수도 있다. 예를 들어, 상부 흡광 부재(UAB)는 일 컬러 필터층(CFL)과 동일한 물질을 포함할 수 있다. 구체적으로, 상부 흡광 부재(UAB)는 청색의 제3 컬러 필터층('CFL_3' 참조)과 동일한 물질로 이루어질 수 있다. 몇몇 실시예에서, 상부 흡광 부재(UAB)는 제3 컬러 필터층(CFL_3)과 일체화되어 형성될 수도 있다. 상부 흡광 부재(UAB)는 생략될 수도 있다.
상부 흡광 부재(UAB)가 배치된 제2 기판(501)의 일면 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 각 서브 화소(PXn)의 해당하는 색이 아닌 다른 색의 빛이 방출되는 것을 차단하는 역할을 할 수 있다. 컬러 필터층(CFL)은 상부 흡광 부재(UAB)의 개구부를 통해 노출되는 제2 기판(501)의 일면 상에 배치될 수 있다. 나아가, 컬러 필터층(CFL)은 인접한 상부 흡광 부재(UAB) 상에도 일부 배치될 수 있다.
컬러 필터층(CFL)은 제1 서브 화소(PX1)에 배치되는 제1 컬러 필터층(CFL_1), 제2 서브 화소(PX2)에 배치되는 제2 컬러 필터층(CFL_2) 및 제3 서브 화소(PX3)에 배치되는 제3 컬러 필터층(CFL_3)을 포함할 수 있다. 각 컬러 필터층(CFL)은 해당하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 제1 컬러 필터층(CFL_1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL_2)은 녹색 컬러 필터층이고, 제3 컬러 필터층(CFL_3)은 청색 컬러 필터층일 수 있다. 도면에서는 이웃하는 컬러 필터층(CFL)이 상부 흡광 부재(UAB) 상에서 서로 이격되도록 배치된 경우를 예시하였지만, 이웃하는 컬러 필터층(CFL)은 상부 흡광 부재(UAB) 상에서 상호 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 제1 캡핑층(CPL1)은 컬러 필터층(CFL)의 색료가 다른 구성으로 확산되는 것을 방지할 수 있다.
제1 캡핑층(CPL1)은 컬러 필터층(CFL)의 일면(도 12에서 상면)과 직접 접할 수 있다. 제1 캡핑층(CPL1)은 무기 물질로 이루어질 수 있다. 예를 들어, 제1 캡핑층(CPL1)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다.
한편, 제1 표시 기판(10)의 박막 봉지 구조물(TFE) 상에는 하부 흡광 부재(BAB)가 배치될 수 있다. 하부 흡광 부재(BAB)는 외부 뱅크(450)에 중첩하도록 배치될 수 있다. 하부 흡광 부재(BAB)는 발광 소자(300)로부터 방출된 광이 이웃하는 서브 화소(PXn)의 출광 영역(TA)으로 혼합되지 않도록 차단하는 역할을 할 수 있다. 일 실시예에 따르면, 표시 장치(1)는 하부 흡광 부재(BAB)를 더 포함하여 각 서브 화소(PXn)별 혼색이 더욱 차단될 수 있다.
하부 흡광 부재(BAB)는 유기 물질을 포함하여 이루어질 수 있다. 일 실시예에서, 하부 흡광 부재(BAB)는 가시광 파장 대역을 흡수하는 광 흡수 물질을 포함할 수 있다. 예를 들어, 하부 흡광 부재(BAB)는 표시 장치의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다. 하부 흡광 부재(BAB)는 차광 부재의 일종일 수 있다. 하부 흡광 부재(BAB)는 상부 흡광 부재(UAB)와 두께 방향으로 중첩할 수 있다. 하부 흡광 부재(BAB)의 폭은 외부 뱅크(450)의 폭 이하일 수도 있고, 그보다 클 수도 있다.
제1 표시 기판(10)과 제2 표시 기판(50) 사이에는 충진제(90)가 배치될 수 있다. 충진제(90)는 제1 표시 기판(10)과 제2 표시 기판(50) 사이의 공간을 충진하는 한편, 이들을 상호 결합하는 역할을 할 수 있다. 충진제(90)는 제1 표시 기판(10)의 박막 봉지 구조물(TFE)과 제2 표시 기판(50)의 제1 캡핑층(CPL1) 사이에 배치될 수 있다. 충진제(90)는 Si계 유기물질, 에폭시계 유기물질 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
이하, 다른 도면들을 참조하여 표시 장치(1)의 다양한 실시예들에 대하여 설명하기로 한다.
도 13은 다른 실시예에 따른 제1 표시 기판의 부분적인 단면도이다.
도 13을 참조하면, 표시 장치(1)의 제1 표시 기판(10_1)은 외부 뱅크(450)의 일 면 상에 형성된 반사층(LRL)을 더 포함할 수 있다. 도 13의 실시예는 반사층(LRL)을 더 포함하는 점에서 도 10의 실시예와 차이가 있다.
발광 소자(300)는 내부 뱅크(410, 420)들 사이에 배치되고, 발광 소자(300)에서 방출된 광들은 내부 뱅크(410, 420)의 경사진 측면 상에 놓인 전극(210, 220)에 의해 반사될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(300)에서 방출된 광들 중 적어도 일부는 전극(210, 220)에 반사되지 않고 제1 기판(101)의 상부 방향으로 출사될 수 있다. 또한, 이들 중 일부는 이웃하는 서브 화소(PXn)의 경계에 위치하는 외부 뱅크(450)를 향해 진행할 수 있다.
일 실시예에 따르면, 외부 뱅크(450)의 적어도 일 면 상에는 반사층(LRL)이 더 배치될 수 있고, 발광 소자(300)에서 방출된 광들 중 적어도 일부는 반사층(LRL)을 통해 제2 표시 기판(50)으로 반사될 수 있다. 반사층(LRL)은 반사율이 높은 재료를 포함할 수 있다. 도면에서는 반사층(LRL)이 외부 뱅크(450)의 발광 소자(300)가 배치된 영역을 향하는 일 면 중 일부분에만 형성된 것이 도시되어 있으나, 이에 제한되지 않는다. 외부 뱅크(450)의 일 면 상에서 반사층(LRL)의 형성되는 영역의 면적 또는 폭 등은 발광 소자(300)의 배치, 및 개수에 따라 다양하게 변형될 수 있다. 그 외 다른 설명은 상술한 바와 동일하다.
도 14는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 개략적인 단면도이다. 도 15는 도 14의 Q2-Q2' 및 Q3-Q3'선을 따라 자른 단면도이다. 도 14는 설명의 편의를 위해 반도체층과 접촉 전극(261, 262)들을 생략하여 도시하고 있다.
도 14 및 도 15를 참조하면, 일 실시예에 따른 표시 장치(1)의 제1 표시 기판(10_2)은 제2 전압 배선(VSL_2)이 제1 방향(DR1)으로 연장된 부분을 더 포함하고, 제2 전극(220_2)은 제2 전극 줄기부(220S)가 생략될 수 있다. 도 14 및 도 15의 실시예는 제2 전압 배선(VSL_2)이 제1 방향(DR1)으로 연장된 부분을 더 포함함에 따라 각 서브 화소(PXn)의 제2 전극(220_2)들이 각각 제2 전압 배선(VSL_2)과 전기적으로 연결될 수 있는 점에서 다른 실시예와 차이가 있다.
도면에 도시되지 않았으나, 제2 전압 배선(VSL_2)은 도 7의 실시예와 같이 제2 방향(DR2)으로 연장된 부분에 더하여, 제1 방향(DR1)으로 연장된 부분을 더 포함할 수 있다. 제2 전압 배선(VSL_2)은 외부 뱅크(450)와 유사하게 제1 기판(101) 상에서 격자형, 또는 메쉬(mesh)형 패턴을 형성할 수 있다. 제2 전압 배선(VSL_2)은 각 서브 화소(PXn) 마다 배치될 수 있고, 각 서브 화소(PXn)의 제2 전극(220_2)들은 각각 제2 전압 배선(VSL_2)과 전기적으로 연결될 수 있다.
예를 들어, 제2 전극(220_2)은 제2 전극 줄기부(220S)가 생략될 수 있다. 제2 전극(220_2)은 제2 방향(DR2)으로 연장된 형상을 갖고 제1 전극 가지부(210B)들 사이에 배치될 수 있다. 제2 도전 패턴(VCP_2)은 각 서브 화소(PXn)마다 배치되고, 제2 전극(220_2) 및 제2 전압 배선(VSL_2)과 각각 접촉할 수 있다.
제2 도전 패턴(VCP_2)은 제1 층간 절연층(105)을 관통하여 제2 전압 배선(VSL_2)의 상면 일부를 노출하는 제1 배선 컨택홀(CTS1_2)을 통해 제2 전압 배선(VSL_2)과 접촉할 수 있다. 제2 전극(220_2)은 제1 평탄화층(109) 및 제1 보호층(107)을 관통하여 제2 도전 패턴(VCP_2)의 상면 일부를 노출하는 제2 배선 컨택홀(CTS2_2)을 통해 제2 도전 패턴(VCP_2)과 접촉할 수 있다. 일 실시예에 따르면, 제2 전극(220_2)은 각 서브 화소(PXn) 마다 배치된 제2 도전 패턴(VCP_2)을 통해 제2 전압 배선(VSL_2)과 전기적으로 연결될 수 있고, 제2 전압 배선(VSL_2)이 각 서브 화소(PXn) 마다 배치됨에 따라 제2 전원 전압(VSS)의 전압 강하를 방지하는 효과가 있다.
도 16은 다른 실시예에 따른 표시 장치의 일 서브 화소에 포함된 표시 소자층의 개략적인 평면도이다. 도 17은 도 16의 Q4-Q4'선을 따라 자른 단면도이다. 도 16에서는 설명의 편의를 위해 회로 소자층은 생략하고 표시 소자층의 평면도만을 도시하고 있다.
도 16 및 도 17을 참조하면, 일 실시예에 따른 표시 장치(1)의 제1 표시 기판(10_3)은 제1 전극(210_3) 및 제2 전극(220_3) 상의 일부 영역에 배치된 차폐 전극(LSP_3)을 더 포함할 수 있다. 도 16 및 도 17의 실시예는 제1 표시 기판(10_3)이 차폐 전극(LSP_3)을 더 포함하는 점에서 도 8의 실시예와 차이가 있다.
발광 소자(300)는 제1 전극(210_3)과 제2 전극(220_3) 사이, 또는 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에 배치될 수 있다. 예를 들어, 발광 소자(300)는 제1 전극 가지부(210B_3)와 제2 전극 가지부(220B_3) 사이에 배치되어 이들과 전기적으로 연결될 수 있다. 발광 소자(300)를 이들 사이에 배치하는 공정에서, 제1 전극(210_3)과 제2 전극(220_3)에는 정렬 신호가 인가되어 이들 상에 전기장이 생성될 수 있다. 상기 전기장에 놓인 발광 소자(300)들은 배향 방향 및 위치가 변하면서 제1 전극(210_3)과 제2 전극(220_3) 사이에 배치될 수 있다. 다만, 발광 소자(300)의 적어도 일 단부가 각 전극(210_3, 220_3)들과 전기적으로 연결되지 않는 부분, 예를 들어 제1 전극 가지부(210B_3)와 외부 뱅크(450) 사이, 또는 각 전극 줄기부(210S_3, 220S_3)에는 발광 소자(300)들이 배치되지 않는 것이 바람직할 수 있다.
일 실시예에 따르면, 표시 장치(1)는 제1 표시 기판(10_3)의 제1 전극(210_3)과 제2 전극(220_3)의 적어도 일부분을 덮도록 배치된 차폐 전극(LSP_3)을 더 포함할 수 있다. 차폐 전극(LSP_3)은 제1 전극(210_3)과 제2 전극(220_3)에 정렬 신호가 인가될 때, 일부 영역에 전기장이 생성되는 것을 방지할 수 있다. 차폐 전극(LSP_3)은 전기장의 생성을 방지하는 차폐 물질을 포함할 수 있으며, 예를 들어 차폐 전극(LSP_3)은 카본(carbon) 안료, Cr/CrOx, CrOx, MoOx 등을 포함할 수 있다. 다만, 이에 제한되지 않는다.
차폐 전극(LSP_3)은 적어도 제1 전극 가지부(210B_3)의 일 측을 덮도록 배치될 수 있다. 예를 들어 차폐 전극(LSP_3)은 제1 전극 가지부(210B_3)의 제2 전극 가지부(220B_3)와 대향하는 일 측의 반대편 타측으로, 제1 전극 가지부(210B_3)의 외부 뱅크(450)를 향하는 부분을 덮도록 배치될 수 있다. 차폐 전극(LSP_3)은 제1 내부 뱅크(410)의 제2 내부 뱅크(420)와 이격 대향하는 일 측의 반대편 타 측과 두께 방향으로 중첩할 수 있다. 차폐 전극(LSP_3)과 제1 전극(210_3) 사이에는 제1 절연층(IL1)이 배치될 수 있고, 이들은 상호 절연될 수 있다. 차폐 전극(LSP_3)은 제1 전극 가지부(210B_3)를 따라 제2 방향(DR2)으로 연장된 형상을 가질 수 있고, 제1 전극 가지부(210B_3)와 외부 뱅크(450) 사이에 전기장이 생성되는 것을 방지할 수 있다.
또한, 차폐 전극(LSP_3)은 각 전극 가지부(210B_3, 220_B)들이 전극 줄기부(210S_3, 220S_3)과 연결되는 부분에도 배치될 수 있다. 차폐 전극(LSP_3)은 제1 방향(DR1)으로 연장된 부분을 더 포함하여, 제1 전극 가지부(210B_3)와 제1 전극 줄기부(210S_3)가 연결되는 부분, 및 제2 전극 가지부(220B_3)와 제2 전극 줄기부(220S_3)가 연결되는 부분 상에도 배치될 수 있다. 즉, 차폐 전극(LSP_3)은 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이의 공간으로, 실질적으로 발광 소자(300)들이 배치되는 영역을 둘러싸도록 배치될 수 있다. 차례 전극(LSP_3)은 발광 소자(300)들이 배치된 영역을 기준으로 제1 전극 가지부(210B_3)와 제1 내부 뱅크(410)의 외측 일부를 덮도록 배치될 수 있다.
발광 소자(300)를 배치하는 공정에서, 차폐 전극(LSP_3)은 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이의 영역 외에는 전기장이 생성되는 것을 차단할 수 있고, 발광 소자(300)는 내부 뱅크(410, 420)들 사이의 영역에 집중적으로 배치될 수 있다.
도 18 내지 도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소에 포함된 표시 소자층의 개략적인 평면도이다. 도 18 내지 도 20은 설명의 편의를 위해 표시 소자층에 더하여 제1 전압 배선(VDL)과 데이터 라인(DTL) 만을 더 도시하고 있다.
도 18 내지 도 20을 참조하면, 일 실시예에 따른 표시 장치(1)의 제1 표시 기판(10_4)은 각 서브 화소(PXn)마다 더 많은 수의 내부 뱅크와 전극을 더 포함할 수 있다. 각 서브 화소(PXn) 마다 더 배치된 전극은 제1 전극(210_4) 또는 제2 전극(220_4)의 결함에 대비하여 배치되는 리페어 전극(230_4)일 수 있다. 도 18 내지 도 20의 실시예는 각 서브 화소(PXn)가 리페어 전극(230_4)을 더 포함하는 점에서 도 7의 실시예와 차이가 있다.
각 서브 화소(PXn)는 제1 내부 뱅크(410)와 외부 뱅크(450) 사이에 배치된 제3 내부 뱅크(430_4)를 더 포함할 수 있다. 제3 내부 뱅크(430_4)는 배치된 위치를 제외하고는 실질적으로 제2 내부 뱅크(420)와 동일한 형상을 가질 수 있다. 즉, 제3 내부 뱅크(430_4)는 제2 방향(DR2)으로 연장된 형상을 갖고 제1 내부 뱅크(410)와 이격 대향할 수 있다.
리페어 전극(230_4)은 제3 내부 뱅크(430_4) 상에 배치될 수 있다. 리페어 전극(230_4)은 각 전극 가지부(210B_4, 220B_4)와 실질적으로 동일한 형상을 가질 수 있다. 리페어 전극(230_4)은 제2 방향(DR2)으로 연장된 형상을 갖고, 제3 내부 뱅크(430_4) 상에 배치될 수 있다. 리페어 전극(230_4)은 제1 전극 가지부(210B_4)와 이격 대향할 수 있으며, 이들 사이에는 발광 소자(300)가 더 배치될 수 있다.
또한, 리페어 전극(230_4) 상에는 제3 접촉 전극(263_4)이 더 배치될 수 있다. 제3 접촉 전극(263_4)은 실질적으로 제1 접촉 전극(261_4)과 동일한 형상을 가질 수 있다. 이들의 배치 및 형상에 대한 자세한 설명은 생략하기로 한다.
제3 내부 뱅크(430_4)와 리페어 전극(230_4)이 더 배치됨에 따라, 제1 전극(210_4)은 제1 전극 줄기부(210S_4)가 더 연장된 형상을 가질 수 있다. 제1 전극 줄기부(210S_4)는 제1 전극 가지부(210B_4) 중 어느 하나와 연결된 부분에서 제1 방향(DR1)으로 돌출되어 리페어 전극(230_4)과 대향할 수 있다.
각 서브 화소(PXn)는 제3 내부 뱅크(430_4)와 리페어 전극(230_4)이 더 배치됨에 따라, 더 큰 면적을 가질 수 있다. 즉, 외부 뱅크(450)가 둘러싸는 영역은 제1 방향(DR1)으로 더 큰 폭을 가질 수 있다. 다만, 회로 소자층은 도 7과 동일하게 배치될 수 있다. 일 실시예에 따르면, 제3 내부 뱅크(430_4) 및 리페어 전극(230_4)은 평면 상 데이터 라인(DTL)과 외부 뱅크(450) 사이에 배치될 수 있다. 데이터 라인(DTL)은 제2 내부 뱅크(420)와 제3 내부 뱅크(430_4) 사이, 또는 제1 내부 뱅크(410)와 제3 내부 뱅크(430_4) 사이에서 이들과 비중첩하여 제2 방향(DR2)으로 연장될 수 있다. 데이터 라인(DTL)은 리페어 전극(230_4)과 전기적으로 연결된 발광 소자(300)들과 두께 방향으로 중첩할 수 있다. 다만, 이에 제한되지 않는다.
한편, 발광 소자(300)는 제1 내부 뱅크(410) 및 제2 내부 뱅크(420) 사이에 배치되어 제1 전극(210_4) 및 제2 전극(220_4)과 전기적으로 연결된 제1 발광 소자(300A)와, 제1 내부 뱅크(410) 및 제3 내부 뱅크(430_4) 사이에 배치되어 적어도 일 단부가 리페어 전극(230_4)과 전기적으로 연결된 제2 발광 소자(300B)를 포함할 수 있다. 제1 발광 소자(300A)는 상술한 발광 소자(300)와 동일할 수 있다. 다만, 제2 발광 소자(300B)는 일 단부가 리페어 전극(230_4)과 전기적으로 연결됨에 따라, 리페어 전극(230_4)의 연결에 따라 발광 여부가 결정될 수 있다.
예를 들어, 도 18에 도시된 바와 같이 표시 장치(1)의 제1 표시 기판(10)은 리페어 전극(230_4)이 제1 전극(210_4) 또는 제2 전극(220_4)과 전기적으로 연결되지 않은 제1 타입 서브 화소(PXA)를 포함할 수 있다. 리페어 전극(230_4)은 제1 전극 줄기부(210S_4) 및 제2 전극 줄기부(220S_4)와 이격되어 배치될 수 있고, 이들은 서로 연결되지 않고 단선된 상태로 형성될 수 있다(도 18의 'CB1'). 리페어 전극(230_4)은 제1 전극 줄기부(210S_4) 또는 제2 전극 줄기부(220S_4)와 전기적으로 연결된 상태로 형성되었다가, 제조 공정 중 이들과 단선됨으로써 서로 이격되어 배치된 것일 수 있다.
제1 전극(210_4)과 제2 전극(220_4)이 원활하게 연결되어 불량이 발생하지 않을 경우, 리페어 전극(230_4)은 각 전극 줄기부(210S_4, 220S_4)들과 단선될 수 있고, 전기적으로 연결되지 않는 플로팅 전극(Floating electrode)로 남게될 수 있다. 리페어 전극(230_4)과 전기적으로 연결된 제2 발광 소자(300B)는 전기 신호가 전달되지 않아 광을 방출하지 않는 상태로 서브 화소(PXn)에 배치될 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서 모든 전극(210_4, 220_4)들과 접촉 전극들의 연결이 원활할 경우, 리페어 전극(230_4)도 제1 전극(210_4) 또는 제2 전극(220_4)과 전기적으로 연결된 상태로 배치될 수도 있다.
반면, 제1 전극(210_4) 또는 제2 전극(220_4) 중 어느 하나가 부분적으로 단선되거나 전기적 연결이 불량일 경우, 상기 전극을 대체하여 리페어 전극(230_4)이 연결될 수 있다.
도 19 및 도 20에 도시된 바와 같이, 제1 표시 기판(10_4)은 제1 전극 가지부(210B_4) 중 어느 하나가 단선되어 리페어 전극(230_4)이 제1 전극(210_4)과 전기적으로 연결된 제2 타입 서브 화소(PXB)와, 제2 전극 가지부(220B_4)가 단선되어 리페어 전극(230_4)이 제2 전극(220_4)과 전기적으로 연결된 제3 타입 서브 화소(PXC)를 포함할 수 있다.
제2 타입 서브 화소(PXB)는 제2 전극 가지부(220B_4)와 리페어 전극(230_4) 사이의 제1 전극 가지부(210B_4)가 제1 전극 줄기부(210S_4)와 단선될 수 있다(도 19의 'CB2'). 리페어 전극(230_4)은 제1 전극 줄기부(210S_4)와 전기적으로 연결될 수 있고, 제2 발광 소자(300B)들도 리페어 전극(230_4) 및 제3 접촉 전극(263_4)을 통해 전기 신호가 전달될 수 있다.
제3 타입 서브 화소(PXC)는 제2 전극 가지부(220B_4)가 제2 전극 줄기부(220S_4)와 단선될 수 있고(도 20의 'CB3'), 리페어 전극(230_4)은 제2 전극 줄기부(220S_4)와 전기적으로 연결될 수 있다. 제3 타입 서브 화소(PXC)는 제2 전극 가지부(220B_4)가 플로팅 전극으로 남을 수 있다.
한편, 표시 장치(1)의 제1 표시 기판(10)은 발광 소자(300)들이 배치된 표시 소자층과 회로 소자층이 두께 방향으로 중첩되지 않도록 배치될 수 있다. 일 실시예에 따르면, 제1 표시 기판(10)은 제1 기판(101) 상에 구분되는 영역으로 발광 영역과 비발광 영역이 정의되고, 발광 소자(300)들은 발광 영역에 배치되되 회로 소자들은 비발광 영역에 배치될 수 있다.
도 21은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 개략적인 평면도이다. 도 22는 도 21의 Q5-Q5' 및 Q6-Q6'선을 따라 자른 단면도이다. 도 21의 Q5-Q5' 부분은 각 서브 화소(PXn)의 비발광 영역(NEA) 중 일부 영역의 단면이고, Q6-Q6' 부분은 각 서브 화소(PXn)의 발광 영역(EMA) 중 일부 영역의 단면이다.
도 21 및 도 22를 참조하면, 일 실시예에 따른 표시 장치(1_5)는 제1 표시 기판(10_5)의 각 화소(PX) 또는 서브 화소(PXn)가 표시소자층과 회로소자층이 서로 두께 방향으로 중첩하지 않을 수 있다. 각 서브 화소(PXn)들은 발광 소자(300)가 배치된 발광 영역(EMA)과, 구동 트랜지스터(DRT) 등과 같은 회로 소자들이 배치된 비발광 영역(NEA)을 포함하고, 이들은 제1 기판(101) 상에서 서로 구분되는 영역에 각각 배치될 수 있다. 즉, 각 서브 화소(PXn)의 회로 소자들 상에는 발광 소자(300)들이 배치되지 않을 수 있고, 발광 소자(300)들이 배치된 영역을 기준으로, 상기 영역의 상면 또는 배면으로 광을 출사시킬 수 있다. 이하, 중복되는 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
제1 표시 기판(10)의 각 서브 화소(PXn)들은 발광 영역(EMA)과 비발광 영역(NEA)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(300)를 포함하여 제1 전극(210) 및 제2 전극(220)이 배치되고, 발광 영역(EMA)의 일 측에 위치하는 비발광 영역(NEA)에는 구동 트랜지스터(DRT)를 포함한 회로 소자들이 배치될 수 있다. 도 21에서는 발광 영역(EMA)과 비발광 영역(NEA)이 제2 방향(DR2)으로 배열된 것이 도시되어 있으나, 이에 제한되지 않는다. 표시 장치(1_5)의 제1 표시 기판(10)은 각 서브 화소(PXn)들에 배치되는 발광 소자(300)와 회로 소자들이 서로 두께 방향으로 중첩하지 않는다면 발광 영역(EMA)과 비발광 영역(NEA)의 배치는 특별히 제한되지 않는다.
예를 들어, 비발광 영역(NEA)에는 각 트랜지스터들의 활성층들을 포함하는 반도체층, 제1 게이트 도전층 및 제1 데이터 도전층들이 배치될 수 있다. 다만, 제1 게이트 도전층과 제1 데이터 도전층에 포함된 배선들로써, 제1 전압 배선(VDL), 데이터 라인(DTL), 기준 전압 배선(RVL) 및 제2 전압 배선(VSL) 등은 제2 방향(DR2)으로 연장되도록 배치되므로, 비발광 영역(NEA)과 발광 영역(EMA)에 걸쳐 배치될 수 있다.
발광 영역(EMA)에는 제2 방향(DR2)으로 연장된 배선들에 더하여 내부 뱅크(410, 420)들, 전극(210, 220)들, 발광 소자(300)들, 및 접촉 전극(261, 262)들이 배치될 수 있다. 이들은 회로 소자층과 두께 방향으로 비중첩하도록 배치될 수 있다. 즉, 복수의 발광 소자(300)들은 제1 용량 전극(CSE1) 및 제2 용량 전극(CSE2)과 비중첩할 수 있다. 내부 뱅크(410, 420)들, 전극(210, 220)들, 발광 소자(300)들, 및 접촉 전극(261, 262)들의 배치는 도 8을 참조하여 상술한 바와 실질적으로 동일하다.
한편, 표시 소자들과 회로 소자들이 각각 발광 영역(EMA)과 비발광 영역(NEA)에 배치됨에 따라, 이들 사이를 전기적으로 연결하기 위해 더 많은 수의 층이 배치될 수도 있다. 일 실시예에 따르면, 제1 표시 기판(10_5)은 제1 평탄화층(109)과 제1 데이터 도전층 사이에 배치된 제2 층간 절연층(108) 및 제2 데이터 도전층을 더 포함할 수 있다. 제2 층간 절연층(108)은 제1 데이터 도전층 및 제1 층간 절연층(105) 상에 배치될 수 있고, 제2 데이터 도전층은 제2 층간 절연층(108) 상에 배치될 수 있다. 이에 대한 설명은 제1 층간 절연층(105)에 대하여 상술한 바와 실질적으로 동일하다.
제2 데이터 도전층은 발광 영역(EMA)과 비발광 영역(NEA)의 경계에 배치된 제3 도전 패턴(VDP)을 포함할 수 있다. 제3 도전 패턴(VDP)은 제2 층간 절연층(108)을 관통하여 구동 트랜지스터(DRT)의 소스/드레인 전극(DRT_SD) 일부를 노출하는 컨택홀(VDC)을 통해 구동 트랜지스터(DRT)의 소스/드레인 전극(DRT_SD)과 접촉할 수 있다. 컨택홀(VDC)은 비발광 영역(NEA) 내에 형성될 수 있다. 제1 전극(210)은 제1 전극 줄기부(210S)와 제3 도전 패턴(VDP)이 중첩된 영역에 형성되고, 제1 평탄화층(109)을 관통하여 제3 도전 패턴(VDP) 상면 일부를 노출하는 전극 컨택홀(CTD_5)을 통해 제3 도전 패턴(VDP)과 접촉할 수 있다. 제1 전극(210)은 제3 도전 패턴(VDP)을 통해 구동 트랜지스터(DRT)와 전기적으로 연결될 수 있다.
한편, 외부 뱅크(450)는 발광 소자(300)들이 배치된 발광 영역(EMA)을 둘러싸도록 배치될 수 있고, 비발광 영역(NEA)은 전면적으로 덮을 수 있다. 일 실시예에 따르면, 외부 뱅크(450)는 비발광 영역(NEA)을 덮도록 배치되되 발광 소자(300)들이 배치된 발광 영역(EMA)을 노출하도록 배치될 수 있다. 즉, 외부 뱅크(450)는 제1 기판(101) 상에 전면적으로 배치되되, 발광 영역(EMA)의 일부분을 노출하도록 개구부가 형성된 구조를 가질 수 있다. 그 외, 각 배선들 및 도전층들과 전극 및 발광 소자 등의 배치에 관한 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
일 실시예에 따른 표시 장치(1)는 제1 표시 기판(10_5)이 서로 구분되는 영역인 발광 영역(EMA)과 비발광 영역(NEA)을 포함할 수 있다. 발광 소자(300)들은 발광 영역(EMA)에 배치되고, 비발광 영역(NEA)에는 화소 회로 소자들이 배치됨에 따라 이들은 서로 두께 방향으로 비중첩할 수 있다. 제1 표시 기판(10_5)은 발광 소자(300)에서 방출된 광들이 제1 기판(101)의 상부 방향에 더하여 배면 방향으로도 출사될 수 있고, 배면 발광 구조를 가질 수도 있다.
한편, 표시 장치(1)는 제2 표시 기판(50)이 더 많은 부재들을 포함할 수 있다. 제2 표시 기판(50)의 제2 기판(501)과 제1 표시 기판(10)의 박막 봉지 구조물(TFE) 사이에는 더 많은 컬러 제어 구조물들이 배치될 수 있다.
도 23은 다른 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 23을 참조하면, 일 실시예에 따른 표시 장치(1_6)는 제2 표시 기판(50_6)이 컬러 제어층(WCL, TPL) 및 혼색 방지 부재(MBM)를 더 포함할 수 있다. 도 23의 표시 장치(1_6)는 제2 표시 기판(50_6)이 컬러 제어층(WCL, TPL)과 혼색 방지 부재를 더 포함하는 점에서 도 12의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제2 표시 기판(50_6)의 제1 캡핑층(CPL1) 상에는 컬러 제어층(WCL, TPL)이 배치될 수 있다. 컬러 제어층은 입사된 빛의 파장을 변환하는 파장 변환층(WCL) 및/또는 입사된 빛의 파장을 유지하여 통과시키는 투광층(TPL)을 포함할 수 있다. 파장 변환층(WCL) 또는 투광층(TPL)은 각 서브 화소(PXn)마다 분리되도록 배치될 수 있다. 파장 변환층(WCL) 또는 투광층(TPL)은 발광 영역(EMA) 및 출광 영역(TA)에 대해 두께 방향으로 중첩할 수 있다. 이웃하는 파장 변환층(WCL) 또는 투과층은 서로 이격될 수 있다. 상기 이격 공간은 대체로 차광 영역(BA)에 중첩할 수 있다. 상기 이격 공간은 평면도상 격자 형상을 갖는 골짜기부를 이룬다.
발광 소자(300)로부터 입사된 광의 파장이 해당 서브 화소(PXn)의 색과 상이하여 그 파장을 변환할 필요가 있는 서브 화소(PXn) 상에는 파장 변환층(WCL)이 배치될 수 있다. 발광 소자(300)로부터 입사된 광의 파장이 해당 서브 화소(PXn)의 색과 동일한 서브 화소(PXn) 상에는 투광층(TPL)이 배치될 수 있다. 도 23의 표시 장치(1_6)는 각 서브 화소(PXn)의 발광 소자(300)가 제3 색의 광을 방출하여, 제1 서브 화소(PX1)와 제2 서브 화소(PX2) 상에는 파장 변환층(WCL)이 배치되고, 제3 서브 화소(PX3) 상에는 투광층(TPL)이 배치될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(PXn)의 발광 소자(300)가 자외선 등 각 출광 영역(TA)의 색상과 다른 파장의 광을 방출할 때에는 투광층(TPL) 없이 파장 변환층(WCL)만 배치될 수 있다. 또 다른 예로, 각 서브 화소(PXn)의 발광 소자(300)가 각 출광 영역(TA)의 색상에 해당하는 광을 방출할 때에는 파장 변환층(WCL) 없이 투광층(TPL)만 배치될 수도 있다.
예시된 실시예에서, 파장 변환층(WCL)은 제1 서브 화소(PX1)에 배치되는 제1 파장 변환 패턴(WCL1)과 제2 서브 화소(PX2)에 배치되는 제2 파장 변환 패턴(WCL2)을 포함할 수 있다.
제1 파장 변환 패턴(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환 패턴(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 투광층(TPL)은 제3 베이스 수지(BRS3) 및 그 내부에 배치된 산란체(SLP)를 포함할 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
산란체(SLP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 파장 변환 물질(WCP1)은 청색 광을 적색 광으로 변환하고, 제2 파장 변환 물질(WCP2)은 청색 광을 녹색 광으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다. 제1 파장 변환 패턴(WCL1)과 제2 파장 변환 패턴(WCL2)은 파장 변환 효율을 증가시키는 산란체(SLP)를 더 포함할 수 있다.
제3 서브 화소(PX3)에 배치되는 투광층(TPL)은 발광 소자(300)에서 입사되는 청색 광에 대해 그 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SLP)는 빛을 산란시켜, 투광층(TPL)을 통해 출사되는 빛의 출사 각도를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
파장 변환층(WCL)과 투광층(TPL) 상에는 제2 캡핑층(CPL2)이 배치된다. 제2 캡핑층(CPL2)은 무기 물질로 이루어질 수 있다. 제2 캡핑층(CPL2)은 제1 캡핑층(CPL1)의 물질로 열거한 물질들 중에서 선택된 물질을 포함하여 이루어질 수 있다. 제2 캡핑층(CPL2)과 제1 캡핑층(CPL1)은 동일한 물질로 이루어질 수 있지만, 이에 제한되는 것은 아니다.
제2 캡핑층(CPL2)은 각 파장 변환 패턴(WCL1, WCL2)과 투광층(TPL)을 덮을 수 있다. 제2 캡핑층(CPL2)은 각 파장 변환 패턴(WCL1, WCL2)과 투광층(TPL)의 일 면 뿐만 아니라 측면까지도 덮을 수 있다. 이웃하는 컬러 제어층(WCL, TPL) 사이의 이격된 공간에서 제2 캡핑층(CPL2)은 제1 캡핑층(CPL1)과 접촉할 수 있다. 제2 캡핑층(CPL2)은 컬러 제어층(WCL, TPL)에 의해 형성된 표면 단차에 대해 컨포말한 형상을 가질 수 있다. 컬러 제어층(WCL, TPL)들 사이의 이격 공간의 골짜기부는 제2 캡핑층(CPL2)에 의해 완전히 채워지지 않고, 소정 깊이를 가질 수 있다.
제2 캡핑층(CPL2) 상에는 혼색 방지 부재(MBM)가 배치된다. 혼색 방지 부재(MBM)는 광 투과를 차단할 수 있는 물질로 이루어져, 인접한 서브 화소(PXn)로 광이 침범하여 혼색이 발생하는 것을 방지하는 역할을 한다. 혼색 방지 부재(MBM)는 서브 화소(PXn)의 경계를 따라 배치될 수 있다. 예를 들어, 혼색 방지 부재(MBM)는 컬러 제어층(WCL, TPL)들 사이의 이격 공간을 따라 배치될 수 있다. 혼색 방지 부재(MBM)는 컬러 제어층(WCL, TPL)들 사이의 이격 공간에 배치된 골짜기부를 충진할 수 있다. 혼색 방지 부재(MBM)의 일면은, 이에 제한되는 것은 아니지만, 컬러 제어층(WCL, TPL)들의 일면보다 두께 방향으로 돌출될 수 있다. 혼색 방지 부재(MBM)가 주변의 파장 변환 패턴(WCL1, WCL2)이나 투광층(TPL)으로부터 돌출된 높이(또는 두께)는 1㎛ 내지 3㎛이거나, 1.4㎛ 내지 1.8㎛이거나, 약 1.6㎛일 수 있지만, 이에 제한되는 것은 아니다.
혼색 방지 부재(MBM)는 유기 물질을 포함할 수 있다. 혼색 방지 부재(MBM)는 가시광 파장 대역을 흡수하는 광 흡수 물질을 포함할 수 있다. 일 실시예에서, 혼색 방지 부재(MBM)는 유기 차광 물질을 포함할 수 있다. 혼색 방지 부재(MBM)는 차광 부재의 일종으로서, 상술한 상부 흡광 부재(UAB)와 동일한 물질로 이루어질 수 있지만, 그에 제한되는 것은 아니다.
도 24는 또 다른 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 24를 참조하면, 일 실시예에 따른 표시 장치(1_7)는 제2 표시 기판(50_7)의 컬러 제어층(WCL, TPL) 및 혼색 방지 부재(MBM)가 제1 표시 기판(10) 상에 직접 배치될 수 있다. 일 실시예에 따르면, 제2 표시 기판(50_7)은 제2 기판(501)이 생략되고 제1 표시 기판(10)과 실질적으로 일체화되어 형성될 수 있다.
구체적으로, 제1 표시 기판(10)의 하부 흡광 부재(BAB) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1) 상에는 각 서브 화소(PXn)에 대응하여 컬러 제어층(WCL, TPL)이 배치되고, 컬러 제어층(WCL, TPL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2) 상에 이웃하는 컬러 제어층(WCL, TPL) 사이의 골짜기부에는 혼색 방지 부재(MBM)가 배치된다. 제2 캡핑층(CPL2) 및 혼색 방지 부재(MBM) 상에는 각 서브 화소(PXn) 별로 컬러 필터층(CFL)과 상부 흡광 부재(UAB)가 배치되고, 컬러 필터층(CFL) 및 상부 흡광 부재(UAB) 상에는 제3 캡핑층(CPL3)이 배치될 수 있다.
도 24의 표시 장치(1_7)는 출광 영역(TA) 및 차광 영역(BA)이 혼색 방지 부재(MBM) 및/또는 컬러 제어층(WCL, TPL)에 의해 정의될 수 있다. 또한, 제2 표시 기판(50_7)의 부재들이 제1 표시 기판(10) 상에 직접 형성될 수 있으므로, 제1 표시 기판(10)과 제2 표시 기판(50_7)을 결합하기 위한 실링부(70) 및 충진제(90) 등이 생략될 수도 있다. 이하, 중복되는 설명은 생략하기로 한다.
도 25는 일 실시예에 따른 표시 장치의 비활성 영역이 위치한 부분의 개략적인 단면도이다.
도 25를 참조하면, 표시 장치(1)의 비활성 영역(DS)에는 금속 배선(PDE), 스캔 구동부(SDR)의 트랜지스터(GTR), 댐 구조물(DAM) 및 복수의 패턴(PBP, MSP)이 배치될 수 있다. 금속 배선(PDE), 스캔 구동부(SDR)의 트랜지스터(GTR) 및 댐 구조물(DAM)은 활성 영역(AA)로부터 표시 장치(1)의 최외곽부로 가면서 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다.
금속 배선(PDE)은 제1 층간 절연층(105) 상에 배치되며, 제1 표시 기판(10)의 비활성 영역(DS)에 배치될 수 있다. 즉, 금속 배선(PDE)은 활성 영역(AA)의 제1 데이터 도전층과 동일한 층에 배치될 수 있다. 도면에는 구체적으로 도시하지 않았으나, 비활성 영역(DS)에는 복수의 금속 배선(PDE)들이 배치될 수 있으며, 이들은 활성 영역(AA)에 배치된 배선들과 전기적으로 연결될 수 있다. 예를 들어, 금속 배선(PDE)은 활성 영역(AA)에 배치된 복수의 배선들, 예컨대 제1 전압 배선(VDL), 제2 전압 배선(VSL), 데이터 라인(DTL), 기준 전압 배선(RVL) 등과 전기적으로 연결될 수 있다. 금속 배선(PDE)은 비활성 영역(DS)에서 활성 영역(AA)을 따라 연장되어 패드 영역(PDA)에 배치된 패드(WPD)들과 연결될 수 있고, 활성 영역(AA)에 배치된 상기 배선들은 금속 배선(PDE)을 통해 패드(WPD)와 전기적으로 연결될 수 있다. 상기 배선은 금속 배선(PDE)을 통해 전기 신호가 인가될 수 있다.
금속 배선(PDE) 상에는 제1 보호층(107)에 더하여 배선 보호층(PEI)이 더 배치될 수 있다. 배선 보호층(PEI)은 절연성 물질을 포함하여 금속 배선(PDE)을 보호할 수 있다.
절연 패턴(PBP)은 금속 배선(PDE)과 이격되어 배치될 수 있다. 절연 패턴(PBP)은 실질적으로 제1 평탄화층(109)과 동일한 층일 수 있다. 즉, 절연 패턴(PBP)은 제1 평탄화층(109)과 동일한 재료를 포함하여 동일한 두께를 가질 수 있다.
제1 표시 기판(10)의 비활성 영역(DS)에는 스캔 구동부(SDR)의 트랜지스터(GTR)가 배치될 수 있다. 도면에서는 하나의 트랜지스터(GTR)만이 배치된 것이 도시되어 있으나, 이에 제한되지 않으며 스캔 구동부(SDR)의 구동 회로에 따라 적어도 하나의 트랜지스터(GTR)가 배치될 수 있다. 스캔 구동부(SDR)의 트랜지스터(GTR)는 구동 트랜지스터(DRT)와 유사하게 활성층(도 25의 'GTR_ACT'), 게이트 전극(도 25의 'GTR_G'), 소스/드레인 전극(도 25의 'GTR_SD1', 'GTR_SD2')을 포함할 수 있다. 이들에 대한 설명은 구동 트랜지스터(DRT)를 예시하여 상술한 바와 동일하다.
또한, 스캔 구동부(SDR)의 트랜지스터(GTR)의 활성층(GTR_ACT) 하부에는 차광층(BML)이 배치될 수 있고, 스캔 구동부(SDR)의 트랜지스터(GTR)는 제1 소스/드레인 전극(GTR_SD1)이 차광층(BML)과 연결될 수 있다. 다만, 이에 제한되지 않는다.
댐 구조물(DAM)은 스캔 구동부(SDR)의 외곽부에 배치될 수 있다. 비활성 영역(DS)에는 복수의 댐 구조물(DAM)이 배치될 수 있으며, 그 수는 특별히 제한되지 않는다. 또한, 도면에서는 댐 구조물(DAM)의 단면 형상만을 도시하고 있으나, 댐 구조물(DAM)은 제1 표시 기판(10)의 활성 영역(AA)을 둘러싸도록 배치될 수 있다. 즉, 댐 구조물(DAM)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 형태로 배치될 수 있다.
댐 구조물(DAM)은 복수의 층을 포함할 수 있다. 일 예로, 댐 구조물(DAM)은 댐 기저층(DAM_BP) 및 댐 기저층(DAM_BP) 상에 배치된 댐 상부층(DAM_UP)을 포함할 수 있다. 댐 기저층(DAM_BP)과 댐 상부층(DAM_UP)은 각각 활성 영역(AA)에 배치된 층들과 동시에 형성될 수 있다. 예를 들어, 댐 기저층(DAM_BP)은 제1 평탄화층(109)과 동일한 공정에서 형성될 수 있고, 댐 기저층(DAM_BP)의 두께는 제1 평탄화층(109)의 두께와 동일할 수 있다. 또한, 댐 상부층(DAM_UP)은 외부 뱅크(450)와 동일한 공정에서 형성될 수 있다. 다만, 외부 뱅크(450)와 제1 평탄화층(109) 사이에는 제1 절연층(IL1)이 배치되고 댐 상부층(DAM_UP)은 댐 기저층(DAM_BP) 상에 직접 배치될 수 있다. 댐 상부층(DAM_UP)과 외부 뱅크(450)는 서로 다른 두께 또는 높이를 가질 수 있으나, 이에 제한되지 않는다.
실링부(70)와 댐 구조물(DAM) 사이에는 더미 패턴(MSP)이 더 배치될 수 있다. 더미 패턴(MSP)은 제1 표시 기판(10)의 비활성 영역(DS)에서 최외곽부에 배치될 수 있다. 더미 패턴(MSP)은 제1 표시 기판(10) 상에 배치되는 부재들을 형성하는 공정에서 사용되는 마스크들을 지지할 수 있다. 즉, 일 예로 더미 패턴(MSP)은 제1 표시 기판(10)의 제조 공정 중 마스크 지지부의 기능을 수행할 수 있다.
도 26 및 도 27은 다른 실시예에 따른 표시 장치의 비활성 영역이 위치한 부분의 개략적인 단면도들이다.
도 26을 참조하면, 표시 장치(1)는 제1 데이터 도전층 상에 배치되는 캡핑 전극층(CPE)을 더 포함할 수 있다. 캡핑 전극층(CPE)은 제1 데이터 도전층에 포함되는 배선들, 예를 들어 금속 배선(PDE), 스캔 구동부(SDR) 트랜지스터(GTR)의 소스/드레인 전극(GTR_SD1, GTR_SD2) 상에 배치될 수 있다. 또한, 도면에 도시되지 않았으나, 활성 영역(AA)에 배치된 제1 데이터 도전층으로써, 제1 전압 배선(VDL), 데이터 라인(DTL), 기준 전압 배선(RVL), 각 트랜지스터들의 소스/드레인 전극들 상에도 캡핑 전극층(CPE)이 배치될 수 있다.
캡핑 전극층(CPE)은 제1 데이터 도전층에 배치된 전극들 또는 배선들과 다른 층에 배치된 부재들이 접촉하는 영역에서 이들 사이의 접촉 저항을 낮추기 위해 배치될 수 있다. 예를 들어, 제1 전극(210)과 구동 트랜지스터(DRT)의 소스/드레인 전극(DRT_SD) 사이의 접촉, 또는 제2 전극(220)과 제2 도전 패턴(VCP) 사이의 접촉 시, 이들 사이에 캡핑 전극층(CPE)이 배치되어 접촉 저항을 낮출 수 있다. 예시적인 실시예에서 캡핑 전극층(CPE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되지 않는다.
도 27을 참조하면, 표시 장치(1)는 스캔 구동부(SDR)의 트랜지스터(GTR)가 게이트 전극(GTR_G)이 차광층(BML)과 연결될 수 있다. 스캔 구동부(SDR)의 트랜지스터(GTR)는 게이트 전극(GTR_G)과 차광층(BML)이 동일한 전압을 가질 수 있고, 게이트 전극(GTR_G)은 상부 게이트 전극으로 역할을 하고 차광층(BML)은 하부 게이트 전극으로 역할을 할 수 있다. 스캔 구동부(SDR)의 트랜지스터(GTR)는 더블 게이트 방식으로 구동될 수 있고, 트랜지스터(GTR)의 오프 시에 활성층(GTR_ACT)의 채널 영역(GTR_ACTc)에 누설 전류가 흐르는 것을 방지하거나 줄일 수 있다. 그 외 다른 중복되는 설명들은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (28)

  1. 제1 방향으로 연장된 제1 전압 배선;
    상기 제1 전압 배선과 이격되고, 상기 제1 방향으로 연장된 데이터 라인;
    상기 제2 방향으로 연장된 스캔 라인;
    상기 스캔 라인과 이격되고 상기 제1 방향과 다른 제2 방향으로 연장된 센싱 라인;
    상기 제1 전압 배선과 상기 데이터 라인 상에 배치되고, 상기 제1 방향으로 연장되어 서로 이격 대향하도록 배치된 제1 내부 뱅크 및 제2 내부 뱅크;
    상기 제1 내부 뱅크 상에 배치되어 상기 제1 방향으로 연장된 제1 전극;
    상기 제2 내부 뱅크 상에 배치되어 상기 제1 방향으로 연장된 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치된 복수의 발광 소자를 포함하고,
    상기 발광 소자는 발광층을 포함하는 반도체 코어 및 상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 데이터 라인의 상기 제2 방향으로 이격되어 제1 방향으로 연장된 기준 전압 배선; 및
    상기 센싱 라인의 상기 제1 방향으로 이격되어 제2 방향으로 연장된 기준 전압 분배 라인을 더 포함하고,
    상기 기준 전압 분배 라인은 상기 기준 전압 배선과 전기적으로 연결된 표시 장치.
  3. 제2 항에 있어서,
    상기 데이터 라인은 상기 제1 전압 배선 및 상기 기준 전압 배선 사이에 배치되고,
    상기 센싱 라인은 상기 스캔 라인 및 상기 기준 전압 분배 라인 사이에 배치된 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 방향으로 연장되며 상기 기준 전압 배선과 이격되어 배치되는 제2 전압 배선을 더 포함하고,
    상기 제1 전극은 구동 트랜지스터를 통해 상기 제1 전압 배선과 전기적으로 연결되고,
    상기 제2 전극은 상기 제2 전압 배선과 전기적으로 연결된 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 전압 배선은 상기 제2 방향으로 연장된 부분을 더 포함하고,
    상기 제2 전압 배선의 상기 제2 방향으로 연장된 부분은 평면 상 상기 제2 전극과 부분적으로 중첩하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 내부 뱅크는 평면 상 상기 제1 전압 배선과 부분적으로 중첩하고,
    상기 제2 내부 뱅크는 상기 데이터 라인과 두께 방향으로 비중첩하도록 배치된 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 내부 뱅크 및 상기 제2 내부 뱅크가 배치된 영역을 둘러싸도록 상기 제1 방향 및 상기 제2 방향으로 연장되어 배치된 외부 뱅크를 더 포함하고,
    상기 제1 전압 배선은 상기 제2 내부 뱅크 및 상기 외부 뱅크 사이에서 상기 제1 방향으로 연장되고,
    상기 데이터 라인은 상기 외부 뱅크의 상기 제1 방향으로 연장된 부분과 두께 방향으로 중첩하는 표시 장치.
  8. 제6 항에 있어서,
    적어도 일부분이 상기 제1 전극과 중첩하고, 상기 발광 소자들이 배치되는 영역을 둘러싸도록 배치된 차폐 전극을 더 포함하고,
    상기 차폐 전극은 상기 발광 소자들이 배치된 영역을 기준으로 상기 제1 전극 및 상기 제1 내부 뱅크의 외측 일부를 덮도록 배치된
    표시 장치.
  9. 제6 항에 있어서,
    상기 제1 내부 뱅크와 이격 대향하도록 배치된 제3 내부 뱅크; 및
    상기 제3 내부 뱅크 상에 배치된 리페어 전극을 더 포함하고,
    상기 발광 소자는 상기 제1 전극과 상기 제2 전극 사이에 배치된 제1 발광 소자 및 상기 제1 전극과 상기 리페어 전극 사이에 배치된 제2 발광 소자를 더 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 발광 소자의 상기 반도체 코어는, 제1 반도체층, 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 상기 발광층을 포함하고,
    상기 절연막은 적어도 상기 발광층의 외면을 둘러싸도록 배치된 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 전극 상에 배치되어 상기 제1 전극 및 상기 발광 소자의 일 단부와 전기적으로 연결되는 제1 접촉 전극 및
    상기 제2 전극 상에 배치되어 상기 제2 전극 및 상기 발광 소자의 타 단부와 전기적으로 연결되는 제2 접촉 전극을 더 포함하는 표시 장치.
  12. 제1 기판;
    상기 제1 기판 상에 배치된 반도체층으로써, 구동 트랜지스터의 제1 활성층을 포함하는 반도체층;
    상기 제1 기판 및 상기 반도체층 상에 배치된 제1 게이트 절연층;
    상기 제1 게이트 절연층 상에 배치된 제1 게이트 도전층으로써, 상기 구동 트랜지스터의 제1 게이트 전극을 포함하는 제1 게이트 도전층;
    상기 제1 게이트 도전층 상에 배치된 제1 층간 절연층;
    상기 제1 층간 절연층 상에 배치된 제1 데이터 도전층으로써, 상기 구동 트랜지스터의 소스/드레인 전극 및 제1 전압 배선을 포함하는 제1 데이터 도전층;
    상기 제1 데이터 도전층 상에 배치된 제1 보호층;
    상기 제1 보호층 상에 배치된 제1 평탄화층;
    상기 제1 평탄화층 상에 배치되고, 서로 이격 대향하는 제1 내부 뱅크 및 제2 내부 뱅크;
    상기 제1 내부 뱅크 상에 배치된 제1 전극 및 상기 제2 내부 뱅크 상에 배치된 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자를 포함하고,
    상기 발광 소자는 발광층을 포함하는 반도체 코어 및 상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 전극은 상기 제1 보호층 및 상기 제1 평탄화층을 관통하는 전극 컨택홀을 통해 상기 구동 트랜지스터의 소스/드레인 전극과 전기적으로 연결되는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 게이트 도전층은 제2 전압 배선을 더 포함하고,
    상기 제2 전극은 상기 제2 전압 배선과 전기적으로 연결된 표시 장치.
  15. 제13 항에 있어서,
    상기 제1 데이터 도전층은 제2 전압 배선을 더 포함하고,
    상기 제2 전극은 상기 제2 전압 배선과 전기적으로 연결된 표시 장치.
  16. 제14 항에 있어서,
    상기 제1 데이터 도전층은 상기 층간 절연층을 관통하는 제1 배선 컨택홀을 통해 상기 제2 전압 배선과 접촉하는 도전 패턴을 더 포함하고,
    상기 제2 전극은 상기 제1 보호층 및 상기 제1 평탄화층을 관통하는 제2 배선 컨택홀을 통해 상기 도전 패턴과 접촉하는 표시 장치.
  17. 제12 항에 있어서,
    상기 제1 전극 상에 배치되고 상기 제1 전극 및 상기 발광 소자의 일 단부와 전기적으로 연결되는 제1 접촉 전극 및 상기 제2 전극 상에 배치되고 상기 제2 전극 및 상기 발광 소자의 타 단부와 전기적으로 연결되는 제2 접촉 전극을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 접촉 전극 및 상기 제2 접촉 전극 상에 배치된 박막 봉지 구조물 및 상기 박막 봉지 구조물 상에 배치된 컬러 필터층을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 컬러 필터층과 상기 박막 봉지 구조물 사이에 배치된 컬러 제어층을 더 포함하는 표시 장치.
  20. 제17 항에 있어서,
    상기 제1 평탄화층 상에 배치되고 상기 제1 내부 뱅크 및 상기 제2 내부 뱅크와 각각 이격된 외부 뱅크를 더 포함하고,
    상기 외부 뱅크의 높이는 상기 제1 내부 뱅크 및 상기 제2 내부 뱅크의 높이보다 큰 표시 장치.
  21. 제20 항에 있어서,
    상기 외부 뱅크의 일 면 상에 배치된 반사층을 더 포함하는 표시 장치.
  22. 제12 항에 있어서,
    상기 제1 기판과 상기 반도체층 사이에 배치된 버퍼층; 및
    상기 버퍼층과 상기 제1 기판 사이에 배치되고 상기 제1 활성층과 부분적으로 중첩하는 차광층을 더 포함하는 표시 장치.
  23. 발광 영역 및 비발광 영역이 정의된 제1 기판;
    상기 제1 기판의 상기 비발광 영역 상에 배치되고, 구동 트랜지스터의 제1 활성층을 포함하는 반도체층;
    상기 비발광 영역에 배치되고, 상기 제1 활성층과 중첩하도록 배치된 제1 게이트 전극을 포함하는 제1 게이트 도전층;
    상기 비발광 영역 및 상기 발광 영역에 배치되어 제1 방향으로 연장된 제1 전압 배선;
    상기 발광 영역에 배치되고, 상기 제1 방향으로 연장되되 제2 방향으로 서로 이격 배치된 제1 내부 뱅크 및 제2 내부 뱅크;
    적어도 일부분이 상기 제1 내부 뱅크 상에 배치되고, 상기 제1 방향으로 연장된 부분을 포함하는 제1 전극;
    적어도 일부분이 상기 제2 내부 뱅크 상에 배치되고, 상기 제1 방향으로 연장된 부분을 포함하는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 복수의 발광 소자를 포함하고,
    상기 발광 소자는 발광층을 포함하는 반도체 코어 및 상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함하는 표시 장치.
  24. 제23 항에 있어서,
    상기 비발광 영역에 배치되어 상기 제2 방향으로 연장된 스캔 라인; 및
    상기 제2 방향으로 연장되되 상기 스캔 라인과 이격된 센싱 라인을 더 포함하는 표시 장치.
  25. 제24 항에 있어서,
    상기 비발광 영역 및 상기 발광 영역에 배치되어 상기 제1 방향으로 연장된 기준 전압 배선; 및
    상기 비발광 영역에 배치되어 상기 제2 방향으로 연장되고 상기 기준 전압 배선과 전기적으로 연결된 기준 전압 분배 라인을 더 포함하는 표시 장치.
  26. 제23 항에 있어서,
    상기 제1 전극은 상기 제2 방향으로 연장된 제1 전극 줄기부 및 상기 제1 전극 줄기부로부터 상기 제1 방향으로 분지된 제1 전극 가지부를 포함하고,
    상기 제2 전극은 상기 제2 방향으로 연장된 제2 전극 줄기부 및 상기 제2 전극 줄기부로부터 상기 제1 방향으로 분지된 제2 전극 가지부를 포함하는 표시 장치.
  27. 제26 항에 있어서,
    상기 제1 전극 가지부 상에 배치되고 상기 제1 전극 및 상기 발광 소자의 일 단부와 전기적으로 연결되는 제1 접촉 전극 및
    상기 제2 전극 가지부 상에 배치되고 상기 제2 전극 및 상기 발광 소자의 타 단부와 전기적으로 연결되는 제2 접촉 전극을 더 포함하는 표시 장치.
  28. 제27 항에 있어서,
    상기 비발광 영역을 덮도록 배치되되 상기 발광 영역을 둘러싸도록 배치된 외부 뱅크를 더 포함하고,
    상기 외부 뱅크의 높이는 상기 제1 내부 뱅크 및 상기 제2 내부 뱅크의 높이보다 큰 표시 장치.
PCT/KR2020/002805 2020-01-23 2020-02-27 표시 장치 Ceased WO2021149863A1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US17/794,938 US12433079B2 (en) 2020-01-23 2020-02-27 Display device
CN202080094244.4A CN115023814B (zh) 2020-01-23 2020-02-27 显示装置
EP20915229.7A EP4080574A4 (en) 2020-01-23 2020-02-27 DISPLAY DEVICE

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200009450A KR102818048B1 (ko) 2020-01-23 2020-01-23 표시 장치
KR10-2020-0009450 2020-01-23

Publications (1)

Publication Number Publication Date
WO2021149863A1 true WO2021149863A1 (ko) 2021-07-29

Family

ID=76991773

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2020/002805 Ceased WO2021149863A1 (ko) 2020-01-23 2020-02-27 표시 장치

Country Status (5)

Country Link
US (1) US12433079B2 (ko)
EP (1) EP4080574A4 (ko)
KR (1) KR102818048B1 (ko)
CN (1) CN115023814B (ko)
WO (1) WO2021149863A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4131376A1 (en) * 2021-08-02 2023-02-08 Samsung Display Co., Ltd. Display device
EP4236657A1 (en) * 2022-02-25 2023-08-30 Samsung Display Co., Ltd. Display device

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102873945B1 (ko) * 2020-11-05 2025-10-20 엘지디스플레이 주식회사 전계발광 표시장치
KR102912673B1 (ko) * 2021-09-17 2026-01-15 삼성디스플레이 주식회사 표시 장치
KR20230059882A (ko) * 2021-10-25 2023-05-04 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20230092041A (ko) * 2021-12-16 2023-06-26 삼성디스플레이 주식회사 표시 장치
KR102888074B1 (ko) * 2021-12-29 2025-11-19 삼성디스플레이 주식회사 표시 장치
KR20230110396A (ko) * 2022-01-14 2023-07-24 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20230156219A (ko) 2022-05-04 2023-11-14 삼성디스플레이 주식회사 화소, 이를 포함하는 표시 장치, 및 표시 장치의 제조 방법
KR20240029654A (ko) * 2022-08-26 2024-03-06 삼성디스플레이 주식회사 표시 장치
KR20240065438A (ko) * 2022-10-28 2024-05-14 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20240106174A (ko) * 2022-12-29 2024-07-08 엘지디스플레이 주식회사 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170124065A (ko) * 2016-04-29 2017-11-09 엘지디스플레이 주식회사 백플레인 기판 및 이를 이용한 유기 발광 표시 장치
KR20180057777A (ko) * 2016-11-21 2018-05-31 엘지디스플레이 주식회사 대면적 초고해상도 평판 표시장치
KR20190038150A (ko) * 2017-09-29 2019-04-08 엘지디스플레이 주식회사 유기발광 다이오드 표시장치
KR20200001649A (ko) * 2018-06-26 2020-01-07 삼성디스플레이 주식회사 표시 장치
KR20200005711A (ko) * 2018-07-06 2020-01-16 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3580092B2 (ja) * 1997-08-21 2004-10-20 セイコーエプソン株式会社 アクティブマトリクス型表示装置
KR100895312B1 (ko) 2002-12-13 2009-05-07 삼성전자주식회사 다중 도메인 액정 표시 장치용 박막 트랜지스터 표시판
JPWO2013069234A1 (ja) * 2011-11-07 2015-04-02 パナソニック株式会社 有機ｅｌ表示パネル及び有機ｅｌ表示装置
KR102402599B1 (ko) * 2015-12-16 2022-05-26 삼성디스플레이 주식회사 트랜지스터 표시판 및 그 제조 방법
US10109696B2 (en) 2015-12-29 2018-10-23 Nlt Technologies, Ltd. Display apparatus and method of manufacturing display apparatus
KR102630696B1 (ko) 2016-05-17 2024-01-26 엘지디스플레이 주식회사 표시패널 및 이를 포함하는 표시 장치
KR102675912B1 (ko) * 2016-06-30 2024-06-17 엘지디스플레이 주식회사 백플레인 기판과 이의 제조 방법 및 이를 적용한 유기 발광 표시 장치
KR102673721B1 (ko) 2016-11-07 2024-06-11 삼성전자주식회사 Led 패널 및 그 제조 방법
US20180269260A1 (en) * 2017-01-29 2018-09-20 Emagin Corporation Quantum dot array on directly patterned amoled displays and method of fabrication
CN107046003B (zh) * 2017-06-02 2019-05-03 武汉华星光电技术有限公司 低温多晶硅tft基板及其制作方法
KR102450621B1 (ko) * 2017-10-12 2022-10-06 삼성디스플레이 주식회사 표시 장치
KR102414276B1 (ko) * 2017-11-16 2022-06-29 삼성디스플레이 주식회사 표시 장치
KR102690047B1 (ko) * 2017-11-29 2024-07-29 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그를 포함하는 유기발광표시장치
KR102299992B1 (ko) 2018-04-25 2021-09-10 삼성디스플레이 주식회사 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
KR102547345B1 (ko) 2018-06-27 2023-06-23 삼성디스플레이 주식회사 표시 장치
KR102582613B1 (ko) * 2018-07-10 2023-09-26 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170124065A (ko) * 2016-04-29 2017-11-09 엘지디스플레이 주식회사 백플레인 기판 및 이를 이용한 유기 발광 표시 장치
KR20180057777A (ko) * 2016-11-21 2018-05-31 엘지디스플레이 주식회사 대면적 초고해상도 평판 표시장치
KR20190038150A (ko) * 2017-09-29 2019-04-08 엘지디스플레이 주식회사 유기발광 다이오드 표시장치
KR20200001649A (ko) * 2018-06-26 2020-01-07 삼성디스플레이 주식회사 표시 장치
KR20200005711A (ko) * 2018-07-06 2020-01-16 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP4080574A4 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4131376A1 (en) * 2021-08-02 2023-02-08 Samsung Display Co., Ltd. Display device
KR20230020043A (ko) * 2021-08-02 2023-02-10 삼성디스플레이 주식회사 표시 장치
KR102847980B1 (ko) 2021-08-02 2025-08-21 삼성디스플레이 주식회사 표시 장치
EP4236657A1 (en) * 2022-02-25 2023-08-30 Samsung Display Co., Ltd. Display device

Also Published As

Publication number Publication date
CN115023814B (zh) 2025-03-25
CN115023814A (zh) 2022-09-06
KR102818048B1 (ko) 2025-06-11
US12433079B2 (en) 2025-09-30
EP4080574A1 (en) 2022-10-26
EP4080574A4 (en) 2024-02-28
US20230361259A1 (en) 2023-11-09
KR20210095774A (ko) 2021-08-03

Similar Documents

Publication Publication Date Title
WO2021149863A1 (ko) 표시 장치
WO2021162180A1 (ko) 표시 장치
WO2020111453A1 (ko) 표시 장치
WO2021125704A1 (ko) 표시 장치
WO2021235689A1 (ko) 표시 장치
WO2021066287A1 (ko) 표시 장치 및 이의 제조 방법
WO2021242074A1 (ko) 표시 장치
WO2022025395A1 (ko) 표시 장치
WO2021215585A1 (ko) 표시 장치
WO2022019547A1 (ko) 표시 장치
WO2021040162A1 (ko) 발광 소자, 이의 제조 방법 및 이를 포함하는 표시 장치
WO2021091062A1 (ko) 표시 장치
WO2020242116A1 (ko) 표시 장치
WO2021091061A1 (ko) 표시 장치
WO2022164168A1 (ko) 발광 소자, 발광 소자를 포함하는 발광 소자 유닛, 및 표시 장치
WO2022050782A1 (ko) 표시 장치 및 이의 제조 방법
WO2021125705A1 (ko) 표시 장치
WO2022030763A1 (ko) 표시 장치
WO2023008846A1 (ko) 표시 장치
WO2021118088A1 (ko) 표시 장치 및 이의 제조 방법
WO2021033843A1 (ko) 표시 장치
WO2022092880A1 (ko) 표시 장치
WO2022055297A1 (ko) 표시 장치
WO2022131794A1 (ko) 표시 장치
WO2022045698A1 (ko) 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20915229

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2020915229

Country of ref document: EP

Effective date: 20220720

NENP Non-entry into the national phase

Ref country code: DE

WWG Wipo information: grant in national office

Ref document number: 202080094244.4

Country of ref document: CN

WWG Wipo information: grant in national office

Ref document number: 17794938

Country of ref document: US