WO2021166979A1 - 撮像素子及び撮像装置 - Google Patents

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control
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繁 松本
友希 平田
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Definitions

  • the present invention relates to an image pickup device and an image pickup device.
  • Patent Document 1 International Publication No. 2017/018188
  • a signal from a pixel chip having a plurality of pixel blocks including one or a plurality of pixels and a pixel included in at least the first pixel block among the plurality of pixel blocks is converted into a digital signal.
  • a first control block including a first conversion unit and a first storage unit that stores a digital signal converted by the first conversion unit, and a plurality of pixel blocks arranged next to the first control block in the column direction.
  • a second control block including at least a second conversion unit that converts a signal from a pixel included in the second pixel block into a digital signal and a second storage unit that stores a digital signal converted by the second conversion unit.
  • the second conversion unit and the second storage unit in the second control block are vertically inverted positions with respect to the arrangement positions of the first conversion unit and the first storage unit in the first control block.
  • an image pickup element arranged in.
  • an image pickup device including the image pickup device of the first aspect is provided.
  • FIG. 400 It is a figure which shows the outline of the image pickup device 400 which concerns on embodiment of this invention.
  • An example of a specific configuration of the pixel unit 110 is shown.
  • An example of the circuit configuration of the pixel 112 is shown.
  • An example of a more specific configuration of the main circuit unit 210 is shown.
  • An example of a specific configuration of the control block 220 is shown.
  • An example of a plurality of control blocks 220 according to an embodiment is shown.
  • An example of the arrangement method of the control block 720 according to the comparative example is shown.
  • An example of the configuration of the image sensor 400 is shown.
  • An example of the configuration of the image pickup device 800 according to the comparative example is shown. It is a figure for demonstrating an example of the wiring method of the image sensor 400.
  • FIG. 8A An example of the configuration of the pixel unit 610 according to the comparative example is shown.
  • An example of the configuration of the main circuit unit 710 according to the comparative example is shown.
  • An example of the configuration of the main circuit unit 710 according to the comparative example is shown.
  • An example of the configuration of the main circuit unit 710 according to the comparative example is shown.
  • An example of a timing chart showing the image pickup operation of the image pickup device 400 is shown. An example of the exposure timing for each pixel group 115 is shown.
  • An example of the configuration of the signal processing chip 200 is shown.
  • An example of the cross-sectional view of the signal processing chip 200 is shown.
  • An example of the configuration of the signal processing chip 700 according to the comparative example is shown.
  • Another example of the signal processing chip 700 according to the comparative example is shown.
  • An example of the cross-sectional view of the signal processing chip 700 according to the comparative example is shown. It is a block diagram which shows the structural example of the image pickup apparatus 500 which concerns on Example.
  • the X-axis and the Y-axis are orthogonal to each other, and the Z-axis is orthogonal to the XY plane.
  • the XYZ axes constitute a right-handed system.
  • the direction parallel to the Z axis may be referred to as the stacking direction of the image sensor 400.
  • the terms "up” and “down” are not limited to the up and down directions in the direction of gravity. These terms only refer to the relative direction in the Z-axis direction.
  • the arrangement in the X-axis direction is referred to as a "row” and the arrangement in the Y-axis direction is referred to as a "column", but the matrix direction is not limited to this.
  • FIG. 1A is a diagram showing an outline of the image pickup device 400 according to the present embodiment.
  • the image sensor 400 captures a subject.
  • the image sensor 400 generates image data of the captured subject.
  • the image sensor 400 includes a pixel chip 100 and a signal processing chip 200. As shown in FIG. 1A, the pixel chip 100 is stacked on the signal processing chip 200.
  • the pixel chip 100 has a pixel unit 110.
  • the pixel unit 110 outputs a pixel signal based on the incident light.
  • the signal processing chip 200 has a main circuit unit 210 and a peripheral circuit unit 230.
  • the pixel signal output from the pixel chip 100 is input to the main circuit unit 210.
  • the main circuit unit 210 processes the input pixel signal.
  • the main circuit unit 210 of this example is arranged at a position facing the pixel unit 110 in the signal processing chip 200.
  • the main circuit unit 210 may output a control signal for controlling the drive of the pixel unit 110 to the pixel unit 110.
  • the peripheral circuit unit 230 controls the drive of the main circuit unit 210.
  • the peripheral circuit unit 230 is arranged around the main circuit unit 210 in the signal processing chip 200. Further, the peripheral circuit unit 230 may be electrically connected to the pixel chip 100 to control the drive of the pixel unit 110.
  • the peripheral circuit unit 230 of this example is arranged along two sides of the signal processing chip 200, but the method of arranging the peripheral circuit unit 230 is not limited to this example.
  • the image sensor 400 may have a memory chip laminated on the signal processing chip 200 in addition to the pixel chip 100 and the signal processing chip 200.
  • the memory chip performs image processing according to the signal output by the signal processing chip 200.
  • the structure of the image sensor 400 may be a back-illuminated type or a front-illuminated type.
  • FIG. 1B shows an example of a specific configuration of the pixel unit 110.
  • an enlarged view of the pixel unit 110 and the pixel block 120 provided in the pixel unit 110 is shown.
  • the pixel unit 110 has a plurality of pixel groups 115 arranged side by side along the row direction and the column direction.
  • the pixel unit 110 of this example has M ⁇ N (M and N are natural numbers) pixel group 115. In this example, the case where M is equal to N is shown, but M and N may be different.
  • the pixel group 115 has at least one pixel 112.
  • the pixel group 115 of this example has m ⁇ n (m and n are natural numbers) pixels 112.
  • the pixel group 115 has 16 ⁇ 16 pixels 112.
  • the number of pixels 112 corresponding to the pixel group 115 is not limited to this. In this example, the case where m is equal to n is shown, but m may be different from n.
  • the pixel group 115 has a plurality of pixels 112 connected to a common control line in the row direction.
  • each pixel 112 of the pixel group 115 is connected to a common control line so as to be set to the same exposure time.
  • n pixels 112 arranged in the row direction are connected by a common control line.
  • the pixel group 115 may be set to different exposure times. That is, each pixel 112 of the pixel group 115 has the same exposure time, but the other pixel groups 115 may be set to different exposure times. For example, when the pixels 112 of the pixel group 115 are connected by a common control line in the row direction, the pixels 112 of the other pixel group 115 are commonly connected by different control lines.
  • the pixel block 120 has one or more pixel groups 115.
  • the pixel block 120 of this example has two pixel groups 115 arranged side by side along the column direction.
  • the pixel block 120 is arranged corresponding to the control block 220 described later. That is, two pixel groups 115 are arranged for one control block 220.
  • each pixel group 115 may be set to a different exposure time.
  • one pixel group 115 is arranged with respect to the control block 220.
  • the pixel block 120 has 2 m ⁇ n pixels 112.
  • the pixel block 120 has 32 ⁇ 16 pixels 112.
  • the number of pixels 112 corresponding to the pixel block 120 is not limited to this.
  • Pixel 112 has a photoelectric conversion function that converts light into electric charges. Pixels 112 store photoelectrically converted charges.
  • the 2 m pixels 112 are arranged along the column direction and are connected to a common signal line 122. The 2 m pixels 112 are arranged in n columns in the row direction in the pixel block 120.
  • FIG. 1C shows an example of the circuit configuration of the pixel 112.
  • the pixel 112 includes a photoelectric conversion unit 104, a first transfer unit 123, a second transfer unit 124, a reset unit 126, and a pixel output unit 127.
  • the pixel output unit 127 includes an amplification unit 128 and a selection unit 129.
  • the first transfer unit 123, the second transfer unit 124, the reset unit 126, the amplification unit 128, and the selection unit 129 are described as N-channel FETs, but the type of transistor is not limited to this.
  • the photoelectric conversion unit 104 has a photoelectric conversion function that converts light into electric charges.
  • the photoelectric conversion unit 104 accumulates the photoelectrically converted charges.
  • the photoelectric conversion unit 104 is, for example, a photodiode.
  • the first transfer unit 123 transfers the electric charge accumulated in the photoelectric conversion unit 104 to the storage unit 125.
  • the first transfer unit 123 is an example of a transfer gate that transfers the electric charge of the photoelectric conversion unit 104.
  • the gate terminal of the first transfer unit 123 is connected to a local control line for inputting the first transfer control signal ⁇ TX1.
  • the local control line will be described later.
  • the second transfer unit 124 discharges the electric charge accumulated in the photoelectric conversion unit 104 to the power supply wiring to which the power supply voltage VDD is supplied.
  • the gate terminal of the second transfer unit 124 is connected to a local control line for inputting the second transfer control signal ⁇ TX2.
  • the second transfer unit 124 has been described as discharging the electric charge of the photoelectric conversion unit 104 to the power supply wiring to which the power supply voltage VDD is supplied, but the power supply is supplied with a power supply voltage different from the power supply voltage VDD. It may be discharged to the wiring.
  • the electric charge from the photoelectric conversion unit 104 is transferred to the storage unit 125 by the first transfer unit 123.
  • the storage unit 125 is an example of a floating diffusion (FD).
  • the reset unit 126 discharges the electric charge of the storage unit 125 to the power supply wiring to which the predetermined power supply voltage VDD is supplied.
  • the gate terminal of the reset unit 126 is connected to the global control line 143 for inputting the reset control signal ⁇ RST.
  • the global control line 143 will be described later.
  • the pixel output unit 127 outputs a signal based on the potential of the storage unit 125 to the signal line 122.
  • the pixel output unit 127 includes an amplification unit 128 and a selection unit 129.
  • the gate terminal is connected to the storage unit 125
  • the drain terminal is connected to the power supply wiring to which the power supply voltage VDD is supplied
  • the source terminal is connected to the drain terminal of the selection unit 129.
  • the selection unit 129 controls the electrical connection between the pixel 112 and the signal line 122.
  • a pixel signal is output from the pixel 112 to the signal line 122.
  • the gate terminal of the selection unit 129 is connected to the global control line 143 for inputting the selection control signal ⁇ SEL.
  • the source terminal of the selection unit 129 is connected to the load current source 121.
  • the load current source 121 supplies a current to the signal line 122.
  • the load current source 121 may be provided on the pixel chip 100 or the signal processing chip 200.
  • FIG. 1D shows an example of a more specific configuration of the main circuit unit 210.
  • an enlarged view of the main circuit unit 210 and the control block 220 provided in the main circuit unit 210 is shown.
  • the main circuit unit 210 has a control block 220 arranged along the row direction and the column direction.
  • the main circuit unit 210 of this example has (M / 2) ⁇ N control blocks 220.
  • the main circuit unit 210 has one control block 220 for two pixel groups 115 arranged side by side in the column direction.
  • the control block 220 is arranged at a position corresponding to the pixel block 120, respectively.
  • the control block 220 controls the drive of the corresponding pixel block 120.
  • the control block 220 controls the exposure time of the pixel block 120.
  • the control block 220 may control the exposure time for each pixel group 115.
  • the control block 220 has a processing circuit such as an AD converter, and processes the signal output by the pixel block 120.
  • the control block 220 converts an analog pixel signal output from the corresponding pixel block 120 into a digital signal.
  • the control block 220 of this example includes an exposure control unit 10, a pixel drive unit 20, a joint unit 30, a signal conversion unit 40, and a signal output unit 50.
  • the exposure control unit 10 controls the exposure of a plurality of pixels 112.
  • the exposure control unit 10 generates a signal for controlling the exposure time of the pixel 112.
  • the exposure control unit 10 adjusts at least one of the start timing and the end timing of the exposure to control the exposure time for each pixel group 115.
  • the exposure control unit 10 of this example is provided so as to extend in the row direction.
  • the pixel drive unit 20 is joined to the pixel chip 100 to drive a plurality of pixels 112.
  • the pixel driving unit 20 selects and drives an arbitrary pixel 112 from a plurality of pixels 112.
  • the pixel drive unit 20 of this example is provided so as to extend in the row direction.
  • the pixel drive unit 20 is arranged at a position corresponding to the 2 m pixels 112 arranged in the row direction.
  • the exposure control unit 10 and the pixel drive unit 20 are arranged in an L shape by the pixel drive unit 20 extending in the column direction and the exposure control unit 10 extending in the row direction.
  • the joining portion 30 joins the pixel chip 100 and the signal processing chip 200.
  • the joining portion 30 inputs the pixel signal input from the pixel chip 100 to the signal conversion unit 40.
  • the joining portion 30 is provided corresponding to n pixels 112 arranged in the row direction, and a pixel signal is input to the signal conversion unit 40 for each column.
  • the signal conversion unit 40 digitally converts the analog signal output by the pixel unit 110.
  • the signal conversion unit 40 of this example converts an analog pixel signal into a digital signal.
  • the signal conversion unit 40 sequentially digitally converts analog signals from 2 m pixels 112 arranged in the column direction.
  • the signal conversion unit 40 digitally converts analog signals from pixels 112 arranged in n columns in the row direction in parallel.
  • the signal output unit 50 receives a digital signal from the signal conversion unit 40.
  • the signal output unit 50 temporarily stores a digital signal.
  • the signal output unit 50 may have a latch circuit for storing a digital signal.
  • the signal output unit 50 is provided between the signal conversion unit 40 and the exposure control unit 10 in the column direction, and outputs a digital signal.
  • the signal output unit 50 of this example outputs a digital signal to the outside of the main circuit unit 210.
  • the signal output unit 50 extends in the row direction and is provided adjacent to the signal conversion unit 40 and the exposure control unit 10.
  • the image sensor 400 of this example has a function of reading pixel signals in parallel by a control block 220 provided for each pixel block 120. Since the image sensor 400 can set the exposure time for each pixel group 115 according to the intensity of the incident light, the dynamic range can be expanded.
  • FIG. 2A shows an example of a specific configuration of the control block 220.
  • the signal conversion unit 40 of this example includes n comparators 42 and a storage unit 44.
  • the control block 220 of this example includes a local control unit 12 and a level shift unit 14 that constitute the exposure control unit 10.
  • the comparator 42 is provided so as to extend in the column direction. The n comparators 42 are arranged in the row direction. One comparator 42 is provided for every 2 m of pixels 112. The comparator 42 sequentially reads the pixel signals of the 2 m pixels 112 and converts them into digital signals.
  • the storage unit 44 temporarily stores the digital signal from the comparator 42.
  • the storage unit 44 of this example is provided in the signal conversion unit 40 on the negative side in the Y-axis direction with respect to the comparator 42.
  • the storage unit 44 has a latch circuit.
  • the storage unit 44 may have a memory configured by SRAM or the like.
  • the local control unit 12 outputs a control signal for controlling the operation of the first transfer unit 123 and the second transfer unit 124.
  • the local control unit 12 locally controls either the first transfer control signal ⁇ TX1 or the second transfer control signal ⁇ TX2.
  • the local control refers to controlling the drive for each pixel block 120.
  • the local control unit 12 locally controls the second transfer control signal ⁇ TX2.
  • the local control unit 12 is provided so as to extend in the row direction.
  • the local control unit 12 is provided between the level shift unit 14 and the signal output unit 50.
  • the level shift unit 14 converts the voltage level of the control signal output by the local control unit 12 and outputs it.
  • the level shift portion 14 is provided so as to extend in the row direction.
  • the level shift unit 14 is provided on the outer peripheral side of the control block 220 with respect to the local control unit 12.
  • the end of the level shift portion 14 on the positive side in the X-axis direction and the end on the negative side in the Y-axis direction are located on the outermost side of the control block 220.
  • the end of the level shift unit 14 on the negative side in the X-axis direction is in contact with the pixel drive unit 20.
  • the level shift unit 14 and the pixel drive unit 20 handle the signal after the level shift.
  • the local control unit 12, the level shift unit 14, and the pixel drive unit 20 handle the pixel signal output from the pixel chip 100.
  • each configuration of the control block 220 is formed in a well region provided on the semiconductor substrate.
  • Well areas are provided separately according to the signal to be handled.
  • the well area is separated depending on whether the power supply used is a digital power supply or an analog power supply. Further, even when the same analog power supply is used, the signal conversion unit 40 may be separated from a region where another analog power supply is used from the viewpoint of noise. Separation of well regions requires well-separated regions at intervals according to manufacturing process rules.
  • the control block 220 of this example separates the well region for forming the level shift unit 14 and the pixel drive unit 20 from the other well regions.
  • the level shift unit 14 and the pixel drive unit 20 can share the well area of the level shift unit 14 and the pixel drive unit 20 by being provided in an L shape. By sharing the well area, the well separation area can be omitted, so that the layout efficiency is improved.
  • the L-shaped exposure control unit 10 and the pixel drive unit 20 form the outer circumference of the control block 220.
  • the well area can be shared with other control blocks 220 adjacent in the row direction and the column direction.
  • FIG. 2B shows an example of a plurality of control blocks 220 according to the embodiment.
  • the plurality of control blocks 220 of this example are arranged in reverse with each other adjacent to each other.
  • the figure illustrates 12 control blocks 220 among a plurality of control blocks 220 provided in the main circuit unit 210.
  • the region where each configuration of the control block 220 (for example, the exposure control unit 10, the pixel drive unit 20, the junction unit 30, the signal conversion unit 40, and the signal output unit 50) is formed is a boundary line between the blocks. It is shown that the mirrors are inverted around the center. That is, even the circuits of each configuration of the control block 220 do not have to be inverted. Further, the reading order of each pixel of the control block 220 is not limited to the one that is read in reverse.
  • each configuration of the control block 220 is inverted and arranged in the row direction, so that the same configuration is arranged adjacent to each other at the boundary of the blocks. Will be.
  • each configuration of the control block 220 is inverted and arranged in the column direction, so that the same configuration is arranged adjacent to each other at the boundary of the blocks. Will be done. Thereby, the layout efficiency of the control block 220 can be improved.
  • the control block 220 is inverted with the adjacent control block 220.
  • all control blocks 220 are inverted in the row and column directions, but may be inverted in either the row or column direction.
  • the comparator 42 of the control block 220 is inverted with the comparator 42 of the control block 220 adjacent in the row direction.
  • the comparator 42 of the control block 220 is also inverted with the comparator 42 of the control block 220 adjacent in the column direction.
  • the storage unit 44 of the control block 220 is inverted with the storage unit 44 of the control block 220 adjacent to each other in the row direction and the column direction.
  • the control block 220a and the control block 220b are provided adjacent to each other in the row direction.
  • the control block 220a is inverted with the control block 220b.
  • the level shift unit 14 of the control block 220a is provided in the same well region as the level shift unit 14 of the control block 220b.
  • the local control unit 12, the storage unit 44, and the signal output unit 50 are provided in the same well region in the control block 220a and the control block 220b.
  • the control block 220b and the control block 220c are provided adjacent to each other in the row direction.
  • the control block 220b is inverted with the control block 220c.
  • the pixel drive unit 20 of the control block 220b is provided in the same well region as the pixel drive unit 20 of the control block 220c.
  • the well area of the pixel drive unit 20 may be shared with the well area of the level shift unit 14.
  • the control block 220a and the control block 220d are provided adjacent to each other in the column direction.
  • the control block 220a is inverted with the control block 220d.
  • the pixel drive unit 20 of the control block 220a is provided in the same well region as the pixel drive unit 20 of the control block 220d.
  • the signal conversion unit 40 of the control block 220a is provided in the same well region as the signal conversion unit 40 of the control block 220d.
  • the control block 220d and the control block 220e are provided adjacent to each other in the column direction.
  • the control block 220d is inverted with the control block 220e.
  • the pixel drive unit 20 and the level shift unit 14 of the control block 220d are provided in the same well region as the pixel drive unit 20 and the level shift unit 14 of the control block 220e.
  • the image sensor 400 of this example can improve the layout efficiency even when signal processing is performed in parallel for each control block 220.
  • the image sensor 400 can share a well region between adjacent control blocks 220 by inverting a plurality of control blocks 220 on the XY plane. As a result, the number of times of switching the well area is reduced, and the area efficiency is improved.
  • FIG. 3 shows an example of a method of arranging the control block 720 according to the comparative example.
  • the control block 720 of this example is not inverted with the adjacent control block 720.
  • the control block 720 of this example is arranged by translating in the XY plane.
  • the control block 720a and the control block 720b are provided adjacent to each other in the row direction.
  • the control block 720a is not inverted with the control block 720b. Therefore, the signal conversion unit 40, the signal output unit 50, and the local control unit 12 of the control block 720a need to be provided in a well region different from the pixel drive unit 20 of the control block 720b. Therefore, a well separation region is provided between the control block 720a and the control block 720b.
  • the control block 720a and the control block 720c are provided adjacent to each other in the Y-axis direction.
  • the control block 720a is not inverted with the control block 720c. Therefore, the level shift unit 14 of the control block 720a needs to be provided in a well region different from the signal conversion unit 40 of the control block 720c.
  • control block 720 of this example since the control block 720 of this example is not inverted, it is necessary to provide a well separation region at an adjacent portion on the XY plane.
  • the layout size becomes larger than that in the case of inverting the arrangement as shown in FIG. 2B.
  • FIG. 4 shows an example of the configuration of the image sensor 400.
  • an example of the wiring method of the image pickup device 400 that functions as a block parallel ADC is shown.
  • the pixel chip 100 includes connection areas 132 provided at both ends of the pixel unit 110.
  • the signal processing chip 200 includes a connection region 232 and a global drive unit 234 provided in the peripheral circuit unit 230.
  • the global drive unit 234 outputs a control signal for driving the pixel 112 to the connection area 232.
  • the global drive unit 234 outputs the reset control signal ⁇ RST and the selection control signal ⁇ SEL as control signals.
  • connection area 232 outputs a control signal from the global drive unit 234 to the connection area 132.
  • connection area 232 is electrically connected to the connection area 132 by a conductive via or the like.
  • connection area 132 outputs a control signal to the pixel unit 110 to control the drive of the pixel unit 110.
  • the connection region 132 of this example outputs a control signal to the pixel unit 110 by the global control line 143 extending in the row direction. That is, the image sensor 400 of this example globally controls the pixel unit 110 by the reset control signal ⁇ RST and the selection control signal ⁇ SEL.
  • the image sensor 400 of this example outputs a control signal from the signal processing chip 200 to the pixel chip 100, and then returns the pixel signal from the pixel unit 110 to the main circuit unit 210.
  • the global drive unit 234 may be arranged on the pixel chip 100.
  • FIG. 5 shows an example of the configuration of the image sensor 800 according to the comparative example.
  • the pixel chip 600 includes a connection region 632 provided around the pixel unit 610.
  • the signal processing chip 700 includes a connection region 732 and a global drive unit 734 provided around the main circuit unit 710.
  • connection area 632a to the connection area 632d are connected to the connection area 732a to the connection area 732d, respectively.
  • the connection area 632a and the connection area 632d input a control signal to the pixel unit 610.
  • the pixel unit 610 outputs a pixel signal to the connection area 632b and the connection area 632c.
  • the connection area 632b and the connection area 632c output the input pixel signal to the connection area 732b and the connection area 732c of the signal processing chip 200, respectively.
  • the connection area 632b and the connection area 632c are provided around the pixel unit 610 and are connected to the pixel unit 610 by wiring extending in the row direction.
  • FIG. 6A is a diagram for explaining an example of a wiring method for the image sensor 400.
  • the global drive unit 234 of this example is provided in the peripheral circuit unit 230 arranged so as to sandwich both ends of the main circuit unit 210.
  • the local control line 141 is connected to the pixel block 120a.
  • the local control line 141 of this example is connected to the gate terminals of the first transfer unit 123 and the second transfer unit 124 provided in the pixel block 120a.
  • the local control line 141 supplies the first transfer control signal ⁇ TX1 and the second transfer control signal ⁇ TX2 output from the control block 220a to the pixel block 120a.
  • the local control line 141 is an example of a first control line connected to the first pixel of the pixel block 120.
  • the local control line 141 may be provided corresponding to the pixel group 115 of the pixel block 120a. For example, in the pixel group 115, a common local control line 141 is connected to n pixels 112 arranged in the row direction.
  • the local control line 142 is connected to the pixel block 120b.
  • the local control line 142 of this example is connected to the gate terminals of the first transfer unit 123 and the second transfer unit 124 provided in the pixel block 120b.
  • the local control line 142 supplies the first transfer control signal ⁇ TX1 and the second transfer control signal ⁇ TX2 output from the control block 220b to the pixel block 120b.
  • the local control line 142 is an example of a second control line connected to the second pixel of the pixel block 120.
  • the local control line 142 may be provided corresponding to the pixel group 115 of the pixel block 120b. For example, in the pixel group 115, a common local control line 142 is connected to n pixels 112 arranged in the row direction.
  • the global drive unit 234 outputs a reset control signal ⁇ RST, a selection control signal ⁇ SEL, and a transfer selection control signal ⁇ TXSEL.
  • the global drive unit 234 is connected to a global control line 143 that outputs a signal to each pixel block 120.
  • the global drive unit 234 supplies the reset control signal ⁇ RST and the selection control signal ⁇ SEL to the plurality of pixel blocks 120 via the global control line 143.
  • the global drive unit 234 supplies the transfer selection control signal ⁇ TXSEL to the plurality of control blocks 220 via the global control line 143.
  • the transfer selection control signal ⁇ TXSEL is supplied from the global drive unit 234 to the control block 220 in order to control the exposure time for each pixel group 115.
  • the control block 220 to which the transfer selection control signal ⁇ TXSEL is supplied outputs the transfer selection control signal ⁇ TXSEL to the corresponding pixel block 120.
  • the pixel block 120 determines whether or not the transfer selection control signal ⁇ TXSEL is input to the pixel 112 as the first transfer control signal ⁇ TX1 or the second transfer control signal ⁇ TX2. As a result, the input of the first transfer control signal ⁇ TX1 or the second transfer control signal ⁇ TX2 to the pixel 112 is skipped.
  • the control block 220 when the first transfer control signal ⁇ TX1 determines the end time of exposure, the control block 220 extends the exposure time by skipping the first transfer control signal ⁇ TX1. Further, when the first transfer control signal ⁇ TX1 determines the exposure start time, the control block 220 can shorten the exposure time by skipping the first transfer control signal ⁇ TX1. In this way, the exposure time of the pixel group 115 can be adjusted by the transfer selection control signal ⁇ TXSEL. The same applies when the second transfer control signal ⁇ TX2 determines the start time or end time of the exposure.
  • the global control line 143 is commonly provided in the plurality of pixel blocks 120.
  • the global control line 143 of this example is wired so as to cross the pixel chip 100 in the row direction.
  • the global control line 143 may be wired so as to cross the pixel chip 100 in the column direction.
  • the global control line 143 is an example of a third control line provided in common with the pixels connected to the local control line 141 and the pixels connected to the local control line 142.
  • the global control line 143 is connected to the gate terminals of the reset unit 126 and the selection unit 129 of the pixel block 120, and supplies the reset control signal ⁇ RST and the selection control signal ⁇ SEL. Further, the global control line 143 is connected to each of the plurality of control blocks 220 and supplies the transfer selection control signal ⁇ TXSEL to the exposure control unit 10.
  • the global drive unit 234 of this example outputs the transfer selection control signal ⁇ TXSEL from the signal processing chip 200 to the pixel chip 100
  • the transfer selection control signal ⁇ TXSEL is sent to the control block 220 without being supplied to the pixel chip 100. You may output it.
  • the global control line 143 is provided on the signal processing chip 200.
  • the plurality of bumps 152 are provided on the joint surface where the pixel chip 100 and the signal processing chip 200 are joined to each other.
  • the bump 152 of the pixel chip 100 is aligned with the bump 152 of the signal processing chip 200.
  • the plurality of bumps 152 facing each other are joined by pressure processing or the like of the pixel chip 100 and the signal processing chip 200, and are electrically connected.
  • the image sensor 400 of this example controls the exposure time for each pixel group 115 by changing at least one timing of the first transfer unit 123 and the second transfer unit 124 by a local control line.
  • the image sensor 400 can realize the control of the exposure time with a smaller number of control lines.
  • FIG. 6B is a diagram for explaining an example of the wiring method of the image pickup device 400.
  • the wiring for inputting a pixel signal from the pixel 112 to the control block 220 is shown.
  • the ground wiring GND is set to a predetermined reference potential GND.
  • the ground wiring GND of this example is wired so as to cross the pixel chip 100 in the row direction.
  • the ground wiring GND is connected to the joint portion 30 of the control block 220 via the bump 152.
  • the joint portion 30 is connected to the output wiring of the voltage VPOUT and the power supply wiring of the voltage VDD.
  • the joint portion 30 is connected to the ground wiring GND set to the reference potential VGND.
  • the junction 30 outputs a pixel signal to a corresponding comparator 42.
  • n comparators 42 are provided in the row direction.
  • FIG. 7A shows an example of the joint surface 150 of the pixel chip 100 and the signal processing chip 200.
  • four control blocks 220a to 220d indicate areas adjacent to each other.
  • the bump 152a supplies the first transfer control signal ⁇ TX1, the second transfer control signal ⁇ TX2, and the transfer selection control signal ⁇ TXSEL.
  • the bump 152a is provided at a position corresponding to the pixel drive unit 20.
  • Bumps 152a are provided at the four corners of the square corresponding to each pixel 112.
  • a dummy bump 154 may be provided at the center of the square provided with the four bumps 152a.
  • the bumps 152a of this example are provided side by side in m (for example, 32) in the row direction.
  • the bumps for supplying the transfer selection control signal ⁇ TXSEL may be shared by the control block 220a and the control block 220b.
  • the bump 152b outputs a pixel signal from the pixel 112.
  • the bump 152b is provided at a position corresponding to the joint portion 30.
  • the bump 152b is provided in a region adjacent to the bump 152a and the dummy bump 154.
  • the bump 152b of this example is provided at the center of the square corresponding to each pixel 112.
  • the bumps 152b are provided in an array of n (for example, 16) in the row direction for one control block 220.
  • the bump 152c is a bump for connecting the control block 220 to the ground voltage GND.
  • the bump 152c is provided at a position corresponding to the joint portion 30.
  • the bumps 152c of this example are provided at the two corners of the square corresponding to each pixel 112. For example, 14 bumps 152c are provided side by side in the row direction.
  • the dummy bump 154 is arranged in an area where the bump 152 is not provided.
  • the dummy bump 154 may be electrically isolated from the circuit.
  • the dummy bump 154 of this example is regularly provided for each pixel 112, but is not limited to this.
  • the dummy bump 154 may be provided to promote heat dissipation.
  • the dummy bumps 154 of this example are provided at both the four corners of the square and the center of the square corresponding to each pixel 112.
  • FIG. 7B shows an example of an enlarged view of the joint surface 150.
  • the bump 152b is connected to the control block 220 by wiring 156.
  • Wiring 156 connects the bump 152b and the signal conversion unit 40.
  • N wirings 156 are provided corresponding to n bumps 152b arranged in the row direction.
  • the n bumps 152b arranged in the row direction are connected to the comparator 42 arranged n in the row direction.
  • the signal conversion unit 40 has a shorter width in the row direction because the pixel drive unit 20 is arranged. Therefore, the linear distance of the connection destination of the signal conversion unit 40 corresponding to the bump 152b is different in each wiring 156.
  • the wiring 156 of this example is adjusted so that the lengths of the wiring 156 are equal to each other even if the linear distances at both ends of the wiring 156 are different. As a result, the delay between the pixels of the pixel signal output from the pixel 112 can be eliminated, and the pixel signal can be uniformly output for each column. In this example, the delay between the pixels is eliminated by changing the length of the wiring 156, but the delay between the pixels may be eliminated by changing the width of the wiring 156.
  • FIG. 8A shows an example of the configuration of the pixel unit 110 according to the embodiment.
  • the pixel block 120 of this example has a plurality of pixels 112 and a junction 30.
  • the pixel block 120 has m ⁇ n pixels 112.
  • nine pixel blocks 120-1 to 120-9 will be illustrated and described.
  • a case where the pixel block 120 is provided in a one-to-one correspondence with the pixel group 115 will be described.
  • the pixel block 120 is inverted.
  • the pixel block 120-1 is inverted with the pixel block 120-4. Therefore, the joint portion 30 of the pixel block 120-1 is arranged adjacent to the joint portion of the pixel block 120-4. Thereby, the layout efficiency can be improved.
  • FIG. 8B shows an example of the configuration of the main circuit unit 210 according to the embodiment.
  • the control block 220 of this example includes a joint portion 30, a signal conversion unit 40, and a signal output unit 50.
  • the signal conversion unit 40 includes a comparator 42 and a storage unit 44.
  • nine control blocks 220 will be illustrated and described.
  • the input analog signal is indicated by a straight arrow, and the output digital signal is indicated by a broken arrow.
  • the comparator 42 converts the image signal input from the pixel chip 100 into a digital signal.
  • the comparator 42 is provided adjacent to the junction 30.
  • the storage unit 44 stores the digital signal from the comparator 42.
  • the storage unit 44 is provided adjacent to the comparator 42.
  • the signal output unit 50 outputs the digital signal output by the comparator 42 in a predetermined output direction (for example, the row direction).
  • a digital signal stored in the storage unit 44 is input to the signal output unit 50 of this example.
  • the signal output unit 50 is connected to an output wiring wired so as to cross the main circuit unit 210 in the row direction.
  • the signal output units 50 of the control blocks 220 adjacent to each other in the column direction can be arranged together. As a result, the digital signal lines can be arranged together, and the layout efficiency is improved.
  • the joining portion 30 joins the pixel chip 100 and the signal processing chip 200.
  • the joints 30 are inverted in the row direction.
  • the junction 30 and the comparator 42 of the control blocks 220 adjacent to each other in the column direction can be arranged together.
  • the joining portion 30 of this example is provided by stretching in a predetermined stretching direction (for example, the row direction), and connects the pixel chip 100 and the signal processing chip 200.
  • the joint portion 30 and the storage portion 44 of this example are invertedly arranged in the control block 220 adjacent to the control block 220 in a direction different from the stretching direction (for example, the row direction).
  • the junction 30 is also reversed in the control block 220 adjacent to the comparator 42 and the storage 44 of this example in a direction different from the output direction (for example, the column direction).
  • the junction 30 and the comparator 42 have an analog signal line as an ADC input unit.
  • the storage unit 44 and the signal output unit 50 have a digital signal line that handles the signal after AD conversion. Therefore, the main circuit unit 210 can secure a space between the analog signal line and the digital signal line between the plurality of adjacent control blocks 220 and suppress the mixing of digital noise.
  • FIG. 8C shows an example of the main circuit unit 210 corresponding to the pixel unit 110 of FIG. 8A.
  • the image pickup device 400 includes a plurality of control wirings 240.
  • the case where the plurality of control wirings 240 are extended in the row direction will be described, but the case where the plurality of control wirings 240 are extended in the column direction is also applied by changing the direction of the inverted arrangement of the control blocks 220. can do.
  • the control wiring 240 is provided so as to extend in a predetermined wiring direction (for example, the row direction).
  • the control wiring 240 of the plurality of control blocks 220 arranged side by side in the wiring direction is shared with the control wiring 240 of the control block 220 adjacent in a direction different from the wiring direction (for example, the column direction). Is provided.
  • the number of control wiring 240 can be reduced.
  • FIG. 9A shows an example of the configuration of the pixel unit 610 according to the comparative example.
  • the pixel blocks 620 are not arranged in reverse. That is, each of the pixel blocks 620 is arranged by translating in the XY plane.
  • FIG. 9B shows an example of the configuration of the main circuit unit 710 according to the comparative example.
  • the control block 720 is not inverted. Therefore, a junction 30 to which an analog signal is input and a signal output unit 50 to output a digital signal are provided adjacent to each other in the column direction. As a result, in the main circuit unit 710, the analog signal line and the digital signal line may interfere with each other.
  • FIG. 9C shows an example of the configuration of the main circuit unit 710 according to the comparative example.
  • the control block 720 is not inverted. Therefore, it is necessary to provide the control wiring 740 in each of the control blocks 720. Therefore, the number of control wiring 740 cannot be reduced.
  • FIG. 10A shows an example of a timing chart showing the image pickup operation of the image pickup device 400.
  • an example of the control method of the reset control signal ⁇ RST, the first transfer control signal ⁇ TX1, and the selection control signal ⁇ SEL is shown.
  • the first transfer control signal ⁇ TX1 and the control signal Reset control the timing at which exposure is started.
  • the exposure start timing is the falling timing (time T1) of the first transfer control signal ⁇ TX1 and the control signal Reset.
  • Turning on the control signal Reset corresponds to turning on both the reset control signal ⁇ RST and the second transfer control signal ⁇ TX2.
  • the second transfer control signal ⁇ TX2 is a locally controlled signal.
  • the first transfer control signal ⁇ TX1 transfers the electric charge accumulated in the photoelectric conversion unit 104 to the storage unit 125 by turning on the first transfer unit 123.
  • the first transfer control signal ⁇ TX1 controls the timing at which the exposure ends.
  • the end timing of the exposure is the falling timing (time T3) of the first transfer control signal ⁇ TX1. Since the first transfer control signal ⁇ TX1 of this example is a globally controlled signal, the timing of ending the exposure in each pixel group 115 is the same. Further, the first transfer control signal ⁇ TX1 discharges the electric charge left in the photoelectric conversion unit 104 by turning on the first transfer unit 123 at the same time as the control signal Reset.
  • the selection control signal ⁇ SEL is a signal for selecting an arbitrary pixel 112.
  • the selection control signal ⁇ SEL controls the on / off of the selection unit 129.
  • the selection control signal ⁇ SEL is set high.
  • the pixel 112 in which the selection control signal ⁇ SEL is set to high outputs a pixel signal to the signal line 122 in response to the on of the first transfer control signal ⁇ TX1.
  • the pixel signal is not output to the pixel 112 in which the selection control signal ⁇ SEL is not set to high.
  • the image sensor 400 of this example can change the exposure start timing for each pixel group 115 and control the exposure time for each pixel group 115. Further, the image sensor 400 may control the end timing of the exposure for each pixel group 115 by locally controlling the first transfer control signal ⁇ TX1. Then, the image sensor 400 may control both the start timing and the end timing of the exposure for each pixel group 115 by locally controlling both the first transfer control signal ⁇ TX1 and the second transfer control signal ⁇ TX2.
  • FIG. 10B shows an example of the exposure timing for each pixel group 115.
  • the exposure time of the four pixel groups 115 is controlled for each pixel group 115.
  • the image sensor 400 changes the exposure amount by shifting the pixel reset time for each pixel group 115. Therefore, in each pixel group 115, the end time of exposure (that is, the read time) is the same, but the start time of exposure (that is, the pixel reset time) is changed. As a result, the image sensor 400 can set each pixel group 115 to a different exposure time.
  • the vertical synchronization signal (XVS) and the horizontal synchronization signal (XHS) control the reading of image data by the image sensor 400.
  • the vertical synchronization signal is switched at a timing corresponding to the number of pixels in the column direction of the control block 220.
  • the horizontal synchronization signal is switched at a timing corresponding to the number of pixels in the row direction of the control block 220.
  • the read data may be output as image data in subsequent frames.
  • FIG. 11A shows an example of the configuration of the signal processing chip 200.
  • the control block 220 includes a logic circuit 60 and an analog circuit 65.
  • the logic circuit 60 has a latch 61 and a selector 62.
  • the analog circuit 65 has a level shifter 66 and a buffer 67.
  • the global drive unit 234 of this example has a selection signal generation unit 236 and a reset pulse generation unit 238.
  • the selection signal generation unit 236 inputs a selection signal for selecting the pixel 112 to the latch 61.
  • the reset pulse generation unit 238 inputs the transfer selection control signal ⁇ TXSEL to the selector 62.
  • the selection signal generation unit 236 and the reset pulse generation unit 238 output digital signals.
  • the logic circuit 60 is composed of transistors for processing digital signals.
  • the logic circuit 60 operates in response to the digital signals input from the selection signal generation unit 236 and the reset pulse generation unit 238.
  • the analog circuit 65 is composed of transistors for processing analog signals.
  • the level shifter 66 converts the digital signal input from the logic circuit 60 into an analog signal.
  • the buffer 67 outputs an analog signal to the pixel portion 110 through the junction portion 30.
  • the analog circuit 65 of this example is arranged together in four control blocks 220 adjacent to each other in the row direction and the column direction. Thereby, the layout efficiency can be improved.
  • the joints 30 are arranged together in four control blocks 220 adjacent to each other in the row direction and the column direction. That is, since the prohibited areas around the joint portion 30 can be arranged together, the layout can be facilitated and the circuit area can be reduced.
  • the level shifter 66 is arranged for each control block 220, the latch 61 and the selector 62 can be configured by a digital transistor. As a result, the circuit area can be reduced as compared with the case where the logic circuit 60 is composed of analog transistors. Further, since the signal processing chip 200 can arrange the level shifter 66 in the immediate vicinity of the pixel unit 110, the output load can be reduced and the circuit scale of the level shifter 66 can be reduced.
  • FIG. 11B shows an example of a cross-sectional view of the signal processing chip 200.
  • the cross-sectional view of this example is an example of an XZ cross-sectional view passing through the logic circuit 60 and the analog circuit 65.
  • the semiconductor substrate 260 has a first well region 261 and a second well region 262.
  • the semiconductor substrate 260 is P type
  • the first well region 261 is N type
  • the second well region 262 is P type, but the present invention is not limited thereto.
  • Circuits such as transistors constituting the signal processing chip 200 are formed in the first well region 261 and the second well region 262.
  • the well separation region 263 is provided to separate the adjacent first well region 261.
  • the well separation region 263 separates the first well region 261 at intervals of a predetermined size or more according to the manufacturing process rules.
  • the signal processing chip 200 of this example can reduce the number of well separation regions 263 required to separate the first well region 261.
  • the signal processing chip 200 can share the well separation region 263 by providing the level shifter 66 of the control block 220 adjacent in the row direction or the column direction in the common well region. As a result, the circuit area of the signal processing chip 200 can be reduced.
  • FIG. 12A shows an example of the configuration of the signal processing chip 700 according to the comparative example.
  • the global drive unit 734 includes a selection signal generation unit 736 and a reset pulse generation unit 738.
  • the level shifter 66 is arranged around the control block 720.
  • the level shifter 66 inputs an analog signal to the control block 720. Therefore, in the control block 720, the logic circuit 60 needs to be composed of analog transistors. Therefore, the circuit area of the control block 720 becomes large.
  • FIG. 12B shows another example of the signal processing chip 700 according to the comparative example.
  • the level shifter 66 is provided inside the control block 720, but the control block 720 is not inverted. Therefore, the logic circuit 60 or the analog circuit 65 cannot be arranged together in the adjacent control block 720.
  • FIG. 12C shows an example of a cross-sectional view of the signal processing chip 700 according to the comparative example.
  • a comparative example in which substantially the same number of logic circuits 60 and analog circuits 65 are provided as in FIG. 11B is shown.
  • the number of well separation regions 263 required increases. For example, in the case of FIG. 11B, when it is necessary to provide two well separation regions 263, in FIG. 12C, five well separation regions 263 are required.
  • the circuit area increases as the number of times the well separation region 263 is provided increases.
  • FIG. 13 is a block diagram showing a configuration example of the imaging device 500 according to the embodiment.
  • the image sensor 500 includes an image sensor 400, a system control unit 501, a drive unit 502, a photometric unit 503, a work memory 504, a recording unit 505, a display unit 506, a drive unit 514, and a photographing lens 520. To be equipped.
  • the photographing lens 520 guides the subject luminous flux incident along the optical axis OA to the image sensor 400.
  • the photographing lens 520 is composed of a plurality of optical lens groups, and forms a subject light flux from the scene in the vicinity of the focal plane thereof.
  • the photographing lens 520 may be an interchangeable lens that can be attached to and detached from the image pickup apparatus 500.
  • one virtual lens arranged near the pupil represents the photographing lens 520.
  • the drive unit 514 drives the photographing lens 520.
  • the drive unit 514 moves the optical lens group of the photographing lens 520 to change the focusing position.
  • the drive unit 514 may drive the iris diaphragm in the photographing lens 520 to control the amount of light of the subject luminous flux incident on the image sensor 400.
  • the drive unit 502 has a control circuit that executes charge accumulation control such as timing control and area control of the image pickup device 400 according to an instruction from the system control unit 501. Further, the operation unit 508 receives an instruction from the imager by using a release button or the like.
  • the image sensor 400 delivers the pixel signal to the image processing unit 511 of the system control unit 501.
  • the image processing unit 511 uses the work memory 504 as a workspace to generate image data subjected to various image processing. For example, when generating image data in JPEG file format, a compression process is executed after generating a color video signal from the signal obtained in the Bayer array.
  • the generated image data is recorded in the recording unit 505, converted into a display signal, and displayed on the display unit 506 for a preset time.
  • the photometric unit 503 detects the brightness distribution of the scene prior to a series of shooting sequences that generate image data.
  • the light measuring unit 503 includes, for example, an AE sensor having about 1 million pixels.
  • the calculation unit 512 of the system control unit 501 receives the output of the photometric unit 503 and calculates the brightness for each area of the scene.
  • the calculation unit 512 determines the shutter speed, aperture value, and ISO sensitivity according to the calculated luminance distribution.
  • the light measuring unit 503 may also be used by the image sensor 400.
  • the calculation unit 512 also executes various calculations for operating the image pickup apparatus 500.
  • the drive unit 502 may be partially or wholly mounted on the image sensor 400.
  • a part of the system control unit 501 may be mounted on the image sensor 400.
  • the comparator corresponding to the first pixel block among the plurality of pixels is an image sensor that is inverted with respect to the comparator corresponding to the second pixel block adjacent to the first pixel block.
  • the image pickup device according to item 1 wherein the storage unit corresponding to the first pixel block is inverted with respect to the storage unit corresponding to the second pixel block.
  • a pixel chip having the pixel portion and A signal processing chip that is laminated with the pixel chip and processes a pixel signal from the pixel portion is provided.
  • the image pickup device according to item 1 or 2 wherein the signal processing chip has a plurality of control blocks provided corresponding to the pixel blocks of the plurality of pixels.
  • the plurality of control blocks have a joint portion for stretching in a predetermined stretching direction and connecting to the pixel chip.
  • the image pickup device according to any one of items 3 to 6, wherein the storage unit and the joint portion are inverted and arranged in the plurality of control blocks adjacent to each other in a direction different from the stretching direction.
  • the plurality of control blocks have a signal output unit for outputting the digital signal output by the comparator in a predetermined output direction.
  • the image pickup device according to any one of items 3 to 7, wherein the comparator and the signal output unit are inverted and arranged in the plurality of control blocks adjacent to each other in a direction different from the output direction.
  • [Item 9] Equipped with control wiring provided by extending in a predetermined wiring direction, The image pickup device according to any one of items 3 to 8, wherein the control wiring is shared by the plurality of control blocks adjacent to each other in a direction different from the wiring direction.
  • An image pickup apparatus comprising the image pickup device according to any one of items 1 to 9.
  • a pixel part having a plurality of pixels and A signal conversion unit that digitally converts the analog signal output by the pixel unit, and An exposure control unit that controls the exposure of the plurality of pixels, A pixel drive unit for driving the plurality of pixels is provided.
  • the pixel drive unit is stretched in a predetermined first direction, and the exposure control unit is stretched in a second direction different from the first direction, so that the pixel drive unit and the exposure control unit are L-shaped.
  • a pixel chip having the pixel portion and A signal processing chip that is laminated with the pixel chip and has the signal conversion unit is provided.
  • the L-shaped pixel drive unit and the exposure control unit constitute an outer circumference of the control block.
  • the exposure control unit A local control unit extending in the second direction and The image pickup device according to item 12 or 13, further extending in the second direction and having a level shift unit provided on the outer peripheral side of the control block with respect to the local control unit.
  • the image pickup device according to item 14 wherein the level shift portion of the adjacent control block is provided in the same well region.
  • the signal processing chip The first control block and A second control block provided adjacent to the first control block is provided.
  • the signal conversion unit has a comparator that converts the analog signal into a digital signal.
  • the image pickup device according to any one of items 12 to 16, wherein the comparator of the first control block is inverted with respect to the comparator of the second control block.
  • Item 17 The image pickup device according to item 17, wherein the comparator of the first control block is inverted with the comparator of a third control block adjacent to the first control block in a second direction orthogonal to the first direction.
  • the signal conversion unit includes a storage unit that stores a digital signal output by the comparator.
  • the image pickup device according to item 17 or 18, wherein the storage unit of the first control block is inverted with respect to the storage unit of the second control block.
  • An image pickup apparatus comprising the image pickup device according to any one of items 11 to 19.
  • Connection area 700. ⁇ ⁇ Signal processing chip, 710 ⁇ ⁇ ⁇ Main circuit unit, 720 ⁇ ⁇ ⁇ Control block, 732 ⁇ ⁇ ⁇ Connection area, 734 ⁇ ⁇ ⁇ Global drive unit, 736 ⁇ ⁇ ⁇ Selection signal generation unit, 738 ⁇ ⁇ ⁇ Reset Pulse generator, 740 ... control wiring, 800 ... image pickup element

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Abstract

１または複数の画素を含む複数の画素ブロックを有する画素チップと、複数の画素ブロックのうち少なくとも第１画素ブロックに含まれる画素からの信号をデジタル信号に変換する第１変換部と第１変換部で変換されたデジタル信号を記憶する第１記憶部とを含む第１制御ブロックと、列方向において第１制御ブロックの隣に配置され、複数の画素ブロックのうち少なくとも第２画素ブロックに含まれる画素からの信号をデジタル信号に変換する第２変換部と第２変換部で変換されたデジタル信号を記憶する第２記憶部とを含む第２制御ブロックとを有する信号処理チップと、を備え、第２制御ブロックにおける第２変換部および第２記憶部は、第１制御ブロックにおける第１変換部および第１記憶部の配置位置に対して上下反転させた位置に配置される、撮像素子を提供する。

Description

撮像素子及び撮像装置
　本発明は、撮像素子及び撮像装置に関する。
　複数の画素からなる画素ブロック毎に異なる露光時間での撮影を行う撮像装置が知られている（例えば、特許文献１）。
　特許文献１　国際公開第２０１７／０１８１８８号
　従来の撮像装置では、レイアウト効率の向上が望まれている。
一般的開示
　本発明の第１の態様においては、１または複数の画素を含む複数の画素ブロックを有する画素チップと、複数の画素ブロックのうち少なくとも第１画素ブロックに含まれる画素からの信号をデジタル信号に変換する第１変換部と第１変換部で変換されたデジタル信号を記憶する第１記憶部とを含む第１制御ブロックと、列方向において第１制御ブロックの隣に配置され、複数の画素ブロックのうち少なくとも第２画素ブロックに含まれる画素からの信号をデジタル信号に変換する第２変換部と第２変換部で変換されたデジタル信号を記憶する第２記憶部とを含む第２制御ブロックとを有する信号処理チップと、を備え、第２制御ブロックにおける第２変換部および第２記憶部は、第１制御ブロックにおける第１変換部および第１記憶部の配置位置に対して上下反転させた位置に配置される、撮像素子を提供する。
　本発明の第２の態様においては、第１の態様の撮像素子を備える撮像装置を提供する。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の実施形態に係る撮像素子４００の概要を示す図である。 画素部１１０の具体的な構成の一例を示す。 画素１１２の回路構成の一例を示す。 主回路部２１０のより具体的な構成の一例を示す。 制御ブロック２２０の具体的な構成の一例を示す。 実施例に係る複数の制御ブロック２２０の一例を示す。 比較例に係る制御ブロック７２０の配置方法の一例を示す。 撮像素子４００の構成の一例を示す。 比較例に係る撮像素子８００の構成の一例を示す。 撮像素子４００の配線方法の一例を説明するための図である。 撮像素子４００の配線方法の一例を説明するための図である。 画素チップ１００と信号処理チップ２００の接合面１５０の一例を示す。 接合面１５０の拡大図の一例を示す。 実施例に係る画素部１１０の構成の一例を示す。 実施例に係る主回路部２１０の構成の一例を示す。 図８Ａの画素部１１０に対応する主回路部２１０の一例を示す。 比較例に係る画素部６１０の構成の一例を示す。 比較例に係る主回路部７１０の構成の一例を示す。 比較例に係る主回路部７１０の構成の一例を示す。 撮像素子４００の撮像動作を示すタイミングチャートの一例を示す。 画素群１１５毎の露光タイミングの一例を示す。 信号処理チップ２００の構成の一例を示す。 信号処理チップ２００の断面図の一例を示す。 比較例に係る信号処理チップ７００の構成の一例を示す。 比較例に係る信号処理チップ７００の他の例を示す。 比較例に係る信号処理チップ７００の断面図の一例を示す。 実施例に係る撮像装置５００の構成例を示すブロック図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向を撮像素子４００の積層方向と称する場合がある。本明細書において、「上」及び「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。
　図１Ａは、本実施形態に係る撮像素子４００の概要を示す図である。撮像素子４００は、被写体を撮像する。撮像素子４００は、撮像された被写体の画像データを生成する。撮像素子４００は、画素チップ１００および信号処理チップ２００を備える。図１Ａに示すように、画素チップ１００は、信号処理チップ２００に積層されている。
　画素チップ１００は、画素部１１０を有する。画素部１１０は、入射された光に基づく画素信号を出力する。
　信号処理チップ２００は、主回路部２１０および周辺回路部２３０を有する。
　主回路部２１０は、画素チップ１００から出力された画素信号が入力される。主回路部２１０は、入力された画素信号を処理する。本例の主回路部２１０は、信号処理チップ２００において、画素部１１０と対向する位置に配置されている。主回路部２１０は、画素部１１０の駆動を制御するための制御信号を画素部１１０に出力してもよい。
　周辺回路部２３０は、主回路部２１０の駆動を制御する。周辺回路部２３０は、信号処理チップ２００において、主回路部２１０の周辺に配置されている。また、周辺回路部２３０は、画素チップ１００と電気的に接続され、画素部１１０の駆動を制御してもよい。本例の周辺回路部２３０は、信号処理チップ２００の２辺に沿って配置されているが、周辺回路部２３０の配置方法は本例に限られない。
　なお、撮像素子４００は、画素チップ１００および信号処理チップ２００に加えて、信号処理チップ２００に積層されたメモリチップを有してもよい。例えば、メモリチップは、信号処理チップ２００が出力した信号に応じた画像処理を行う。また、撮像素子４００の構造は、裏面照射型であっても、表面照射型であってもよい。
　図１Ｂは、画素部１１０の具体的な構成の一例を示す。本例では、画素部１１０と、画素部１１０に設けられた画素ブロック１２０の拡大図を示している。
　画素部１１０は、行方向および列方向に沿って並んで配置された複数の画素群１１５を有する。本例の画素部１１０は、Ｍ×Ｎ個（Ｍ，Ｎは、自然数）の画素群１１５を有する。本例では、ＭがＮと等しい場合を図示しているが、ＭとＮは異なっていてもよい。
　画素群１１５は、少なくとも１つの画素１１２を有する。本例の画素群１１５は、ｍ×ｎ個（ｍ，ｎは、自然数）の画素１１２を有する。例えば、画素群１１５は、１６×１６個の画素１１２を有する。画素群１１５に対応する画素１１２の個数はこれに限定されない。本例では、ｍがｎと等しい場合を図示しているが、ｍはｎと異なっていてもよい。画素群１１５は、行方向において共通の制御線に接続された複数の画素１１２を有する。例えば、画素群１１５のそれぞれの画素１１２は、同一の露光時間に設定されるように共通の制御線に接続されている。一例において、行方向に並ぶｎ個の画素１１２が共通の制御線によって接続される。
　一方、画素群１１５は、それぞれ異なる露光時間に設定されてよい。即ち、画素群１１５のそれぞれの画素１１２は同一の露光時間であるが、他の画素群１１５では異なる露光時間に設定されてよい。例えば、画素群１１５の画素１１２が行方向に共通の制御線で接続されている場合に、他の画素群１１５の画素１１２が異なる制御線で共通に接続される。
　画素ブロック１２０は、１または複数の画素群１１５を有する。本例の画素ブロック１２０は、列方向に沿って並んで配置された２つの画素群１１５を有する。画素ブロック１２０は、後述する制御ブロック２２０に対応して配置される。即ち、１つの制御ブロック２２０に対して、２つの画素群１１５が配置されている。画素ブロック１２０が複数の画素群１１５を有する場合、それぞれの画素群１１５が異なる露光時間に設定されてよい。画素ブロック１２０が１つの画素群１１５を有する場合、制御ブロック２２０に対して１つの画素群１１５が配置される。画素ブロック１２０は、２ｍ×ｎ個の画素１１２を有する。例えば、画素ブロック１２０は、３２×１６個の画素１１２を有する。画素ブロック１２０に対応する画素１１２の個数はこれに限定されない。
　画素１１２は、光を電荷に変換する光電変換機能を有する。画素１１２は、光電変換された電荷を蓄積する。２ｍ個の画素１１２は、列方向に沿って配置され、共通の信号線１２２に接続されている。そして、２ｍ個の画素１１２は、画素ブロック１２０において、行方向にｎ列並んで配列されている。
　図１Ｃは、画素１１２の回路構成の一例を示す。画素１１２は、光電変換部１０４と、第１転送部１２３と、第２転送部１２４と、リセット部１２６と、画素出力部１２７とを備える。画素出力部１２７は、増幅部１２８および選択部１２９を有する。本例では、第１転送部１２３、第２転送部１２４、リセット部１２６、増幅部１２８および選択部１２９は、Ｎチャンネル型ＦＥＴとして説明するが、トランジスタの種類はこれに限られない。
　光電変換部１０４は、光を電荷に変換する光電変換機能を有する。光電変換部１０４は、光電変換された電荷を蓄積する。光電変換部１０４は、例えば、フォトダイオードである。
　第１転送部１２３は、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。第１転送部１２３は、光電変換部１０４の電荷を転送するトランスファーゲートの一例である。第１転送部１２３のゲート端子は、第１転送制御信号φＴＸ１を入力するためのローカル制御線に接続される。ローカル制御線については後述する。
　第２転送部１２４は、光電変換部１０４に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。第２転送部１２４のゲート端子は、第２転送制御信号φＴＸ２を入力するためのローカル制御線に接続される。なお、本例では、第２転送部１２４は、光電変換部１０４の電荷を電源電圧ＶＤＤが供給される電源配線に排出するとして説明したが、電源電圧ＶＤＤとは異なる電源電圧が供給される電源配線に排出してもよい。
　蓄積部１２５は、第１転送部１２３により光電変換部１０４からの電荷が転送される。蓄積部１２５は、フローティングディフュージョン（ＦＤ）の一例である。
　リセット部１２６は、蓄積部１２５の電荷を所定の電源電圧ＶＤＤが供給される電源配線に排出する。リセット部１２６のゲート端子は、リセット制御信号φＲＳＴを入力するためのグローバル制御線１４３に接続される。グローバル制御線１４３については後述する。
　画素出力部１２７は、蓄積部１２５の電位に基づく信号を信号線１２２に出力する。画素出力部１２７は、増幅部１２８および選択部１２９を有する。増幅部１２８は、ゲート端子が蓄積部１２５に接続され、ドレイン端子が電源電圧ＶＤＤの供給される電源配線に接続され、ソース端子が選択部１２９のドレイン端子に接続される。
　選択部１２９は、画素１１２と信号線１２２の間の電気的な接続を制御する。選択部１２９により画素１１２と信号線１２２が電気的に接続されると、画素１１２から信号線１２２に画素信号が出力される。選択部１２９のゲート端子は、選択制御信号φＳＥＬを入力するためのグローバル制御線１４３に接続される。選択部１２９のソース端子は負荷電流源１２１に接続されている。
　負荷電流源１２１は、信号線１２２に電流を供給する。負荷電流源１２１は、画素チップ１００に設けられてもよいし、信号処理チップ２００に設けられてもよい。
　図１Ｄは、主回路部２１０のより具体的な構成の一例を示す。本例では、主回路部２１０と、主回路部２１０に設けられた制御ブロック２２０の拡大図を示している。
　主回路部２１０は、行方向および列方向に沿って配置された制御ブロック２２０を有する。本例の主回路部２１０は、（Ｍ／２）×Ｎ個の制御ブロック２２０を有する。本例では、主回路部２１０は、列方向に沿って並んで配置された２つの画素群１１５に対して１つの制御ブロック２２０を有している。
　制御ブロック２２０は、画素ブロック１２０に対応した位置にそれぞれ配置される。制御ブロック２２０は、対応する画素ブロック１２０の駆動を制御する。例えば、制御ブロック２２０は、画素ブロック１２０の露光時間を制御する。制御ブロック２２０は、画素群１１５毎に露光時間を制御してもよい。また、制御ブロック２２０は、ＡＤコンバータ等の処理回路を有し、画素ブロック１２０が出力した信号を処理する。一例において、制御ブロック２２０は、対応する画素ブロック１２０から出力されたアナログの画素信号をデジタル信号に変換する。本例の制御ブロック２２０は、露光制御部１０と、画素駆動部２０と、接合部３０と、信号変換部４０と、信号出力部５０とを備える。
　露光制御部１０は、複数の画素１１２の露光を制御する。露光制御部１０は、画素１１２の露光時間を制御するための信号を生成する。一例において、露光制御部１０は、露光の開始タイミングまたは終了タイミングの少なくとも１つを調整して、画素群１１５毎の露光時間を制御する。本例の露光制御部１０は、行方向に延伸して設けられる。
　画素駆動部２０は、画素チップ１００と接合され、複数の画素１１２を駆動させる。画素駆動部２０は、複数の画素１１２から、任意の画素１１２を選択して駆動する。本例の画素駆動部２０は、列方向に延伸して設けられる。これにより、画素駆動部２０は、列方向に配置された２ｍ個の画素１１２と対応した位置に配置されている。露光制御部１０および画素駆動部２０は、画素駆動部２０が列方向に延伸して、露光制御部１０が行方向に延伸することにより、Ｌ字型に配置されている。
　接合部３０は、画素チップ１００と信号処理チップ２００とを接合する。接合部３０は、画素チップ１００から入力された画素信号を信号変換部４０に入力する。接合部３０は、行方向に配置されたｎ個の画素１１２に対応して設けられ、信号変換部４０に画素信号を列毎に入力する。
　信号変換部４０は、画素部１１０が出力したアナログ信号をデジタル変換する。本例の信号変換部４０は、アナログの画素信号をデジタル信号に変換する。信号変換部４０は、列方向に配列された２ｍ個の画素１１２からのアナログ信号を順次デジタル変換する。信号変換部４０は、行方向にｎ列に並んだ画素１１２からのアナログ信号を並列にデジタル変換する。
　信号出力部５０は、信号変換部４０からデジタル信号を受信する。一例において、信号出力部５０は、デジタル信号を一時的に記憶する。信号出力部５０は、デジタル信号を記憶するためのラッチ回路を有してよい。信号出力部５０は、列方向において、信号変換部４０と露光制御部１０との間に設けられ、デジタル信号を出力する。本例の信号出力部５０は、主回路部２１０の外部にデジタル信号を出力する。信号出力部５０は、行方向に延伸し、信号変換部４０および露光制御部１０と隣接して設けられる。
　本例の撮像素子４００は、画素ブロック１２０毎に設けられた制御ブロック２２０によって、画素信号を並列に読み出す機能を有する。撮像素子４００は、入射光の強度に応じて、画素群１１５毎に露光時間を設定が可能であるため、ダイナミックレンジを拡大することができる。
　図２Ａは、制御ブロック２２０の具体的な構成の一例を示す。本例の信号変換部４０は、ｎ個のコンパレータ４２と記憶部４４とを備える。本例の制御ブロック２２０は、露光制御部１０を構成するローカル制御部１２およびレベルシフト部１４を備える。
　コンパレータ４２は、列方向に延伸して設けられる。ｎ個のコンパレータ４２は、行方向に配置されている。コンパレータ４２は、２ｍ個の画素１１２に１つ設けられている。コンパレータ４２は、２ｍ個の画素１１２の画素信号を順次読出してデジタル信号に変換する。
　記憶部４４は、コンパレータ４２からのデジタル信号を一時的に記憶する。本例の記憶部４４は、信号変換部４０において、コンパレータ４２よりもＹ軸方向の負側に設けられる。例えば、記憶部４４は、ラッチ回路を有する。記憶部４４は、ＳＲＡＭ等で構成されたメモリを有してよい。
　ローカル制御部１２は、第１転送部１２３および第２転送部１２４の動作を制御するための制御信号を出力する。ローカル制御部１２は、第１転送制御信号φＴＸ１または第２転送制御信号φＴＸ２のいずれかをローカル制御する。本明細書において、ローカル制御とは、画素ブロック１２０毎に駆動を制御することを指す。例えば、ローカル制御部１２は、第２転送制御信号φＴＸ２によってローカル制御する。ローカル制御部１２は、行方向に延伸して設けられている。ローカル制御部１２は、レベルシフト部１４と信号出力部５０との間に設けられる。
　レベルシフト部１４は、ローカル制御部１２が出力した制御信号の電圧レベルを変換して出力する。レベルシフト部１４は、行方向に延伸して設けられる。レベルシフト部１４は、ローカル制御部１２よりも制御ブロック２２０の外周側に設けられている。レベルシフト部１４のＸ軸方向正側の端部と、Ｙ軸方向負側の端部とが制御ブロック２２０の最も外側に位置している。レベルシフト部１４のＸ軸方向負側の端部は、画素駆動部２０と接している。
　レベルシフト部１４および画素駆動部２０は、レベルシフト後の信号を扱う。一方、ローカル制御部１２、レベルシフト部１４および画素駆動部２０は、画素チップ１００から出力された画素信号を扱う。
　ここで、制御ブロック２２０の各構成は、半導体基板に設けられたウェル領域に形成される。ウェル領域は、取り扱う信号に応じて分離して設けられる。ウェル領域は、使用される電源が、デジタル用電源かアナログ用電源かによって分離される。また、信号変換部４０は、同じアナログ電源を使用する場合であっても、ノイズの観点から他のアナログ電源を用いる領域と分離される場合がある。ウェル領域の分離には、製造プロセスルールに応じた間隔のウェル分離領域が必要となる。
　本例の制御ブロック２２０は、レベルシフト部１４および画素駆動部２０を形成するためのウェル領域を、他のウェル領域と分離している。例えば、レベルシフト部１４および画素駆動部２０は、Ｌ字型に設けられることにより、レベルシフト部１４および画素駆動部２０のウェル領域を共有することができる。ウェル領域の共有により、ウェル分離領域を省略することができるので、レイアウト効率が向上する。
　Ｌ字型の露光制御部１０および画素駆動部２０は、制御ブロック２２０の外周を構成する。これにより、行方向および列方向に隣接する他の制御ブロック２２０ともウェル領域を共有することができる。
　図２Ｂは、実施例に係る複数の制御ブロック２２０の一例を示す。本例の複数の制御ブロック２２０は、隣接するもの同士で反転配置されている。同図は、主回路部２１０に設けられた複数の制御ブロック２２０のうち、１２個の制御ブロック２２０を例示している。
　反転配置とは、制御ブロック２２０の各構成（例えば、露光制御部１０、画素駆動部２０、接合部３０、信号変換部４０および信号出力部５０）の形成される領域が、ブロック同士の境界線を中心にミラー反転配置されていることを示す。つまり、制御ブロック２２０の各構成の回路までもが反転配置されなくてもよい。また、制御ブロック２２０の各画素の読出し順も反転して読み出すものに限定されない。
　例えば、行方向に隣接する制御ブロック２２０同士が反転配置されている場合、制御ブロック２２０の各構成が行方向に反転して配置されるので、ブロックの境界では同一の構成が隣接して配置されることになる。同様に、列方向に隣接する制御ブロック２２０同士が反転配置されている場合、制御ブロック２２０の各構成が列方向に反転して配置されるので、ブロックの境界では同一の構成が隣接して配置されることになる。これにより、制御ブロック２２０のレイアウト効率を向上することができる。
　制御ブロック２２０は、それぞれ隣接する制御ブロック２２０と反転配置されている。本例では、全ての制御ブロック２２０が行方向および列方向で反転配置されているが、行方向または列方向の一方で反転配置されてもよい。例えば、制御ブロック２２０のコンパレータ４２は、行方向に隣接する制御ブロック２２０のコンパレータ４２と反転配置されている。また、制御ブロック２２０のコンパレータ４２は、列方向に隣接する制御ブロック２２０のコンパレータ４２とも反転配置されている。同様に、制御ブロック２２０の記憶部４４は、行方向および列方向に隣接する制御ブロック２２０の記憶部４４とそれぞれ反転配置されている。
　制御ブロック２２０ａおよび制御ブロック２２０ｂは、行方向に隣接して設けられる。制御ブロック２２０ａは、制御ブロック２２０ｂと反転配置されている。制御ブロック２２０ａのレベルシフト部１４は、制御ブロック２２０ｂのレベルシフト部１４と同一のウェル領域内に設けられる。同様に、ローカル制御部１２、記憶部４４および信号出力部５０は、制御ブロック２２０ａと制御ブロック２２０ｂとで同一のウェル領域内に設けられる。
　制御ブロック２２０ｂおよび制御ブロック２２０ｃは、行方向に隣接して設けられる。制御ブロック２２０ｂは、制御ブロック２２０ｃと反転配置されている。制御ブロック２２０ｂの画素駆動部２０は、制御ブロック２２０ｃの画素駆動部２０と同一のウェル領域内に設けられる。画素駆動部２０のウェル領域は、レベルシフト部１４のウェル領域とも共有されてよい。
　制御ブロック２２０ａおよび制御ブロック２２０ｄは、列方向に隣接して設けられる。制御ブロック２２０ａは、制御ブロック２２０ｄと反転配置されている。制御ブロック２２０ａの画素駆動部２０は、制御ブロック２２０ｄの画素駆動部２０と同一のウェル領域内に設けられる。また、制御ブロック２２０ａの信号変換部４０は、制御ブロック２２０ｄの信号変換部４０と同一のウェル領域内に設けられる。
　制御ブロック２２０ｄおよび制御ブロック２２０ｅは、列方向に隣接して設けられる。制御ブロック２２０ｄは、制御ブロック２２０ｅと反転配置されている。制御ブロック２２０ｄの画素駆動部２０およびレベルシフト部１４は、制御ブロック２２０ｅの画素駆動部２０およびレベルシフト部１４と同一のウェル領域内に設けられる。
　本例の撮像素子４００は、制御ブロック２２０を反転配置することにより、制御ブロック２２０毎に並列で信号処理する場合であっても、レイアウトを効率化することができる。撮像素子４００は、複数の制御ブロック２２０をＸＹ平面で反転配置することにより、隣接する制御ブロック２２０同士でウェル領域を共有することができる。これにより、ウェル領域の切り替えの回数が減り、面積効率が向上する。
　図３は、比較例に係る制御ブロック７２０の配置方法の一例を示す。本例の制御ブロック７２０は、隣接する制御ブロック７２０と反転配置されていない。本例の制御ブロック７２０は、ＸＹ平面で平行移動して配置されている。
　制御ブロック７２０ａおよび制御ブロック７２０ｂは、行方向に隣接して設けられる。制御ブロック７２０ａは、制御ブロック７２０ｂと反転配置されていない。そのため、制御ブロック７２０ａの信号変換部４０、信号出力部５０およびローカル制御部１２は、制御ブロック７２０ｂの画素駆動部２０と異なるウェル領域に設ける必要がある。よって、制御ブロック７２０ａと制御ブロック７２０ｂとの間にウェル分離領域が設けられる。
　制御ブロック７２０ａおよび制御ブロック７２０ｃは、Ｙ軸方向に隣接して設けられる。制御ブロック７２０ａは、制御ブロック７２０ｃと反転配置されていない。そのため、制御ブロック７２０ａのレベルシフト部１４は、制御ブロック７２０ｃの信号変換部４０と異なるウェル領域に設ける必要がある。
　このように、本例の制御ブロック７２０は、反転配置されていないので、ＸＹ平面での隣接箇所においてウェル分離領域を設ける必要がある。制御ブロック７２０同士の間にウェル分離領域が設けられると、図２Ｂのように反転配置した場合よりも、レイアウトサイズが大きくなる。
　図４は、撮像素子４００の構成の一例を示す。本例では、ブロックパラレルＡＤＣとして機能する撮像素子４００の配線方法の一例を示す。
　画素チップ１００は、画素部１１０の両端に設けられた接続領域１３２を備える。信号処理チップ２００は、周辺回路部２３０に設けられた接続領域２３２およびグローバル駆動部２３４を備える。
　グローバル駆動部２３４は、画素１１２の駆動用の制御信号を接続領域２３２に出力する。例えば、グローバル駆動部２３４は、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬを制御信号として出力する。
　接続領域２３２は、グローバル駆動部２３４からの制御信号を接続領域１３２に出力する。一例において、接続領域２３２は、導電性ビア等によって接続領域１３２と電気的に接続される。
　接続領域１３２は、画素部１１０に制御信号を出力して、画素部１１０の駆動を制御する。本例の接続領域１３２は、行方向に延伸したグローバル制御線１４３によって、制御信号を画素部１１０に出力する。即ち、本例の撮像素子４００は、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、画素部１１０をグローバル制御している。
　本例の撮像素子４００は、信号処理チップ２００から画素チップ１００に制御信号を出力して、その後、画素部１１０から主回路部２１０に画素信号を戻している。但し、撮像素子４００は、グローバル駆動部２３４を画素チップ１００に配置してもよい。
　図５は、比較例に係る撮像素子８００の構成の一例を示す。画素チップ６００は、画素部６１０の周辺に設けられた接続領域６３２を備える。信号処理チップ７００は、主回路部７１０の周辺に設けられた接続領域７３２およびグローバル駆動部７３４を備える。
　接続領域６３２ａ～接続領域６３２ｄは、それぞれ接続領域７３２ａ～接続領域７３２ｄと接続されている。接続領域６３２ａおよび接続領域６３２ｄは、制御信号を画素部６１０に入力する。
　画素部６１０は、画素信号を接続領域６３２ｂおよび接続領域６３２ｃに出力する。接続領域６３２ｂおよび接続領域６３２ｃは、入力された画素信号を信号処理チップ２００の接続領域７３２ｂおよび接続領域７３２ｃにそれぞれ出力している。接続領域６３２ｂおよび接続領域６３２ｃは、画素部６１０の周辺に設けられ、列方向に延伸した配線によって、画素部６１０と接続されている。
　図６Ａは、撮像素子４００の配線方法の一例を説明するための図である。本例のグローバル駆動部２３４は、主回路部２１０の両端を挟んで配置された周辺回路部２３０に設けられている。
　ローカル制御線１４１は、画素ブロック１２０ａに接続される。本例のローカル制御線１４１は、画素ブロック１２０ａに設けられた第１転送部１２３および第２転送部１２４のゲート端子に接続される。ローカル制御線１４１は、制御ブロック２２０ａから出力された第１転送制御信号φＴＸ１および第２転送制御信号φＴＸ２を画素ブロック１２０ａに供給する。ローカル制御線１４１は、画素ブロック１２０の第１画素に接続される第１制御線の一例である。なお、ローカル制御線１４１は、画素ブロック１２０ａの画素群１１５に対応して設けられてもよい。例えば、画素群１１５において、行方向に並ぶｎ個の画素１１２に対して共通のローカル制御線１４１が接続される。
　ローカル制御線１４２は、画素ブロック１２０ｂに接続される。本例のローカル制御線１４２は、画素ブロック１２０ｂに設けられた第１転送部１２３および第２転送部１２４のゲート端子に接続される。ローカル制御線１４２は、制御ブロック２２０ｂから出力された第１転送制御信号φＴＸ１および第２転送制御信号φＴＸ２を画素ブロック１２０ｂに供給する。ローカル制御線１４２は、画素ブロック１２０の第２画素に接続される第２制御線の一例である。なお、ローカル制御線１４２は、画素ブロック１２０ｂの画素群１１５に対応して設けられてもよい。例えば、画素群１１５において、行方向に並ぶｎ個の画素１１２に対して共通のローカル制御線１４２が接続される。
　グローバル駆動部２３４は、リセット制御信号φＲＳＴ、選択制御信号φＳＥＬおよび転送選択制御信号φＴＸＳＥＬを出力する。グローバル駆動部２３４は、それぞれの画素ブロック１２０に信号を出力するグローバル制御線１４３に接続されている。グローバル駆動部２３４は、グローバル制御線１４３を介して複数の画素ブロック１２０に、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬを供給する。グローバル駆動部２３４は、グローバル制御線１４３を介して複数の制御ブロック２２０に転送選択制御信号φＴＸＳＥＬを供給する。
　転送選択制御信号φＴＸＳＥＬは、画素群１１５毎の露光時間を制御するために、グローバル駆動部２３４から制御ブロック２２０に供給される。転送選択制御信号φＴＸＳＥＬが供給された制御ブロック２２０は、転送選択制御信号φＴＸＳＥＬを対応する画素ブロック１２０に出力する。画素ブロック１２０は、転送選択制御信号φＴＸＳＥＬを、第１転送制御信号φＴＸ１または第２転送制御信号φＴＸ２として画素１１２に入力するか否かを決定する。これにより、画素１１２への第１転送制御信号φＴＸ１または第２転送制御信号φＴＸ２の入力がスキップされる。
　例えば、制御ブロック２２０は、第１転送制御信号φＴＸ１が露光の終了時刻を決定する場合、第１転送制御信号φＴＸ１をスキップさせることによって露光時間を延長する。また、制御ブロック２２０は、第１転送制御信号φＴＸ１が露光の開始時刻を決定する場合、第１転送制御信号φＴＸ１をスキップさせることによって露光時間を短縮できる。このように、転送選択制御信号φＴＸＳＥＬによって、画素群１１５の露光時間を調整することができる。第２転送制御信号φＴＸ２が露光の開始時刻または終了時刻を決定する場合も同様である。
　グローバル制御線１４３は、複数の画素ブロック１２０に共通して設けられる。本例のグローバル制御線１４３は、行方向に画素チップ１００を横断するように配線されている。グローバル制御線１４３は、列方向に画素チップ１００を横断するように配線されてもよい。グローバル制御線１４３は、ローカル制御線１４１に接続された画素と、ローカル制御線１４２に接続された画素と共通に設けられる第３制御線の一例である。
　例えば、グローバル制御線１４３は、画素ブロック１２０のリセット部１２６および選択部１２９のゲート端子に接続され、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬを供給する。また、グローバル制御線１４３は、複数の制御ブロック２２０のそれぞれに接続され、露光制御部１０に転送選択制御信号φＴＸＳＥＬを供給する。
　なお、本例のグローバル駆動部２３４は、信号処理チップ２００から画素チップ１００に転送選択制御信号φＴＸＳＥＬを出力しているが、画素チップ１００に供給せずに制御ブロック２２０に転送選択制御信号φＴＸＳＥＬを出力してもよい。この場合、グローバル制御線１４３は、信号処理チップ２００に設けられる。
　複数のバンプ１５２は、画素チップ１００および信号処理チップ２００が互いに接合する接合面に設けられる。画素チップ１００のバンプ１５２は、信号処理チップ２００のバンプ１５２と位置合わせされている。対向する複数のバンプ１５２は、画素チップ１００および信号処理チップ２００の加圧処理等により接合されて、電気的に接続される。
　本例の撮像素子４００は、ローカル制御線によって、第１転送部１２３および第２転送部１２４の少なくとも１つのタイミングを変化させることにより、画素群１１５毎に露光時間を制御する。撮像素子４００は、ローカル制御線とグローバル制御線を組み合わせることにより、より少ない制御線で露光時間の制御を実現することができる。
　図６Ｂは、撮像素子４００の配線方法の一例を説明するための図である。本例では、画素１１２から制御ブロック２２０に画素信号を入力する配線を示している。
　グランド配線ＧＮＤは、予め定められた基準電位ＶＧＮＤに設定される。本例のグランド配線ＧＮＤは、行方向に画素チップ１００を横断するように配線されている。グランド配線ＧＮＤは、バンプ１５２を介して制御ブロック２２０の接合部３０に接続されている。
　接合部３０は、電圧ＶＰＯＵＴの出力配線および電圧ＶＤＤの電源配線に接続される。接合部３０は、基準電位ＶＧＮＤに設定されたグランド配線ＧＮＤに接続される。接合部３０は、画素信号を対応して設けられたコンパレータ４２に出力する。例えば、コンパレータ４２は、行方向にｎ個設けられる。
　図７Ａは、画素チップ１００と信号処理チップ２００の接合面１５０の一例を示す。本例では、４つの制御ブロック２２０ａ～制御ブロック２２０ｄが隣接する領域を示している。
　バンプ１５２ａは、第１転送制御信号φＴＸ１、第２転送制御信号φＴＸ２および転送選択制御信号φＴＸＳＥＬを供給する。バンプ１５２ａは、画素駆動部２０に対応した位置に設けられる。バンプ１５２ａは、各画素１１２に対応した升目の４つの角に設けられている。４つのバンプ１５２ａが設けられた升目の中心には、ダミーバンプ１５４が設けられてよい。本例のバンプ１５２ａは、列方向にｍ個（例えば、３２個）並んで設けられる。バンプ１５２ａのうち、転送選択制御信号φＴＸＳＥＬを供給するためのバンプは制御ブロック２２０ａと制御ブロック２２０ｂで共有されてよい。
　バンプ１５２ｂは、画素１１２からの画素信号を出力する。バンプ１５２ｂは、接合部３０に対応した位置に設けられる。バンプ１５２ｂは、バンプ１５２ａとダミーバンプ１５４と隣接した領域に設けられる。本例のバンプ１５２ｂは、各画素１１２に対応した升目の中心に設けられている。バンプ１５２ｂは、１つの制御ブロック２２０につき、行方向にｎ個（例えば、１６個）並んで設けられる。
　バンプ１５２ｃは、制御ブロック２２０をグランド電圧ＧＮＤに接続するためのバンプである。バンプ１５２ｃは、接合部３０に対応した位置に設けられる。本例のバンプ１５２ｃは、各画素１１２に対応した升目の２つの角に設けられている。例えば、バンプ１５２ｃは、行方向に１４個並んで設けられる。
　ダミーバンプ１５４は、バンプ１５２が設けられていない領域に配置される。ダミーバンプ１５４は、回路と電気的に絶縁されていてよい。本例のダミーバンプ１５４は、画素１１２毎に規則的に設けられているが、これに限られない。ダミーバンプ１５４は、放熱を促進するために設けられてよい。本例のダミーバンプ１５４は、各画素１１２に対応した升目の４つの角と升目の中心の両方に設けられている。
　図７Ｂは、接合面１５０の拡大図の一例を示す。バンプ１５２ｂは、配線１５６によって、制御ブロック２２０に接続されている。
　配線１５６は、バンプ１５２ｂと信号変換部４０とを接続する。配線１５６は、行方向にｎ個並んだバンプ１５２ｂに対応して、ｎ本設けられている。行方向にｎ個並んだバンプ１５２ｂは、行方向にｎ個並んだコンパレータ４２に接続される。
　ここで、バンプ１５２ｂが１６個の画素１１２に対して均等に配置される一方で、信号変換部４０は、画素駆動部２０が配置されていることから、行方向の幅が短くなっている。そのため、バンプ１５２ｂと対応する信号変換部４０の接続先の直線距離がそれぞれの配線１５６で異なっている。本例の配線１５６は、配線１５６の両端の直線距離が異なる場合であっても、互いに長さが等しくなるように調整されている。これにより、画素１１２から出力した画素信号の画素間の遅延を解消して、列毎に画素信号を均一に出力することができる。なお、本例では、配線１５６の長さを変えることにより画素間の遅延を解消したが、配線１５６の幅を変えることにより画素間の遅延を解消してもよい。
　図８Ａは、実施例に係る画素部１１０の構成の一例を示す。本例の画素ブロック１２０は、複数の画素１１２および接合部３０を有する。画素ブロック１２０は、ｍ×ｎ個の画素１１２を有する。本例では、９つの画素ブロック１２０－１～画素ブロック１２０－９を例示して説明する。なお、本例では、画素ブロック１２０が画素群１１５と１対１に対応して設けられる場合について説明する。
　画素ブロック１２０は、反転配置されている。例えば、画素ブロック１２０－１は、画素ブロック１２０－４と反転配置されている。そのため、画素ブロック１２０－１の接合部３０が画素ブロック１２０－４の接合部と隣接して配置されている。これにより、レイアウト効率を向上することができる。
　図８Ｂは、実施例に係る主回路部２１０の構成の一例を示す。本例の制御ブロック２２０は、接合部３０と、信号変換部４０と、信号出力部５０とを備える。信号変換部４０は、コンパレータ４２および記憶部４４を有する。本例では、９つの制御ブロック２２０を例示して説明する。入力されたアナログ信号を直線の矢印で示し、出力するデジタル信号を破線の矢印で示す。
　コンパレータ４２は、画素チップ１００から入力された画像信号をデジタル信号に変換する。コンパレータ４２は、接合部３０と隣接して設けられる。
　記憶部４４は、コンパレータ４２からのデジタル信号を記憶する。記憶部４４は、コンパレータ４２と隣接して設けられる。
　信号出力部５０は、コンパレータ４２が出力したデジタル信号を、予め定められた出力方向（例えば、行方向）に出力する。本例の信号出力部５０は、記憶部４４に記憶されたデジタル信号が入力されている。信号出力部５０は、行方向に主回路部２１０を横断するように配線された出力配線と接続されている。本例の主回路部２１０は、列方向に隣接する制御ブロック２２０の信号出力部５０をまとめて配置できる。これにより、デジタル信号線をまとめて配置できるのでレイアウト効率が向上する。
　接合部３０は、画素チップ１００と信号処理チップ２００とを接合する。列方向において、接合部３０が反転配置されている。本例では、列方向に隣接する制御ブロック２２０の接合部３０およびコンパレータ４２をまとめて配置できる。本例の接合部３０は、予め定められた延伸方向（例えば、行方向）に延伸して設けられ、画素チップ１００と信号処理チップ２００とを接続する。
　本例の接合部３０および記憶部４４は、延伸方向と異なる方向（例えば、列方向）に隣接した制御ブロック２２０において、反転配置されている。接合部３０は、また、本例のコンパレータ４２および記憶部４４は、出力方向と異なる方向（例えば、列方向）に隣接した制御ブロック２２０において、反転配置されている。
　ここで、接合部３０およびコンパレータ４２は、ＡＤＣ入力部としてアナログ信号線を有する。一方、記憶部４４および信号出力部５０は、ＡＤ変換された後の信号を扱うデジタル信号線を有する。したがって、主回路部２１０は、隣接する複数の制御ブロック２２０間で、アナログ信号線とデジタル信号線の間隔を確保して、デジタルノイズの混入を抑制できる。
　図８Ｃは、図８Ａの画素部１１０に対応する主回路部２１０の一例を示す。撮像素子４００は、複数の制御配線２４０を備える。なお、本例では、複数の制御配線２４０が行方向に延伸する場合について説明するが、制御ブロック２２０の反転配置の方向を変更することにより、列方向に延伸した複数の制御配線２４０についても適用することができる。
　制御配線２４０は、予め定められた配線方向（例えば、行方向）に延伸して設けられる。複数の制御ブロック２２０のうち配線方向に並んで配置された複数の制御ブロック２２０の制御配線２４０は、配線方向と異なる方向（例えば、列方向）に隣接した制御ブロック２２０の制御配線２４０と共有して設けられる。隣接する制御ブロック２２０間で制御配線２４０を共有することにより、制御配線２４０の本数を減らすことができる。
　図９Ａは、比較例に係る画素部６１０の構成の一例を示す。画素部６１０では、画素ブロック６２０が反転配置されていない。即ち、画素ブロック６２０のそれぞれは、ＸＹ平面で平行移動して配置されている。
　図９Ｂは、比較例に係る主回路部７１０の構成の一例を示す。主回路部７１０では、制御ブロック７２０が反転配置されていない。そのため、アナログ信号が入力される接合部３０と、デジタル信号を出力する信号出力部５０が列方向に隣接して設けられる。これにより、主回路部７１０では、アナログ信号線とデジタル信号線で干渉する場合がある。
　図９Ｃは、比較例に係る主回路部７１０の構成の一例を示す。主回路部７１０では、制御ブロック７２０が反転配置されていない。そのため、制御ブロック７２０の各々に制御配線７４０を設ける必要がある。よって、制御配線７４０の本数を削減することができない。
　図１０Ａは、撮像素子４００の撮像動作を示すタイミングチャートの一例を示す。本例では、リセット制御信号φＲＳＴ、第１転送制御信号φＴＸ１および選択制御信号φＳＥＬの制御方法の一例を示す。
　第１転送制御信号φＴＸ１および制御信号Ｒｅｓｅｔは、露光を開始するタイミングを制御する。露光の開始タイミングは、第１転送制御信号φＴＸ１および制御信号Ｒｅｓｅｔの立ち下がりのタイミング（時刻Ｔ１）である。制御信号Ｒｅｓｅｔのオンは、リセット制御信号φＲＳＴと第２転送制御信号φＴＸ２の両方がオンすることに対応する。リセット制御信号φＲＳＴと第２転送制御信号φＴＸ２の両方をオンすることにより、光電変換部１０４に蓄積された電荷が排出される。第２転送制御信号φＴＸ２は、ローカル制御された信号である。
　第１転送制御信号φＴＸ１は、第１転送部１２３をオンすることにより、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。第１転送制御信号φＴＸ１は、露光を終了するタイミングを制御する。露光の終了タイミングは、第１転送制御信号φＴＸ１の立ち下がりのタイミング（時刻Ｔ３）である。本例の第１転送制御信号φＴＸ１は、グローバル制御された信号であるので、各画素群１１５で露光を終了するタイミングが同じである。また、第１転送制御信号φＴＸ１は、制御信号Ｒｅｓｅｔと同時に第１転送部１２３をオンすることにより、光電変換部１０４に残された電荷を排出している。
　選択制御信号φＳＥＬは、任意の画素１１２を選択するための信号である。選択制御信号φＳＥＬは、選択部１２９のオンオフを制御する。時刻Ｔ２において、選択制御信号φＳＥＬがハイに設定される。選択制御信号φＳＥＬがハイに設定された画素１１２は、第１転送制御信号φＴＸ１のオンに応じて信号線１２２に画素信号を出力する。一方、選択制御信号φＳＥＬがハイに設定されていない画素１１２では、画素信号が出力されない。
　本例の撮像素子４００は、第２転送制御信号φＴＸ２をローカル制御することにより、画素群１１５毎に露光の開始タイミングを変更して、画素群１１５毎に露光時間を制御することができる。また、撮像素子４００は、第１転送制御信号φＴＸ１をローカル制御することにより、露光の終了タイミングを画素群１１５毎に制御してもよい。そして、撮像素子４００は、第１転送制御信号φＴＸ１と第２転送制御信号φＴＸ２の両方をローカル制御することにより、露光の開始タイミングと終了タイミングの両方を画素群１１５毎に制御してもよい。
　図１０Ｂは、画素群１１５毎の露光タイミングの一例を示す。本例では、４つの画素群１１５について、画素群１１５毎に露光時間を制御している。
　撮像素子４００は、画素群１１５毎に画素リセットの時刻をずらすことで、露光量を変更している。そのため、それぞれの画素群１１５において、露光の終了時刻（即ち、読み出し時刻）が同じであるが、露光の開始時刻（即ち、画素リセット時刻）を変化させている。これにより、撮像素子４００は、それぞれの画素群１１５を異なる露光時間に設定することができる。
　垂直同期信号（ＸＶＳ）および水平同期信号（ＸＨＳ）は、撮像素子４００による画像データの読み出しを制御する。垂直同期信号は、制御ブロック２２０の列方向の画素数に対応したタイミングで切り替わる。水平同期信号は、制御ブロック２２０の行方向の画素数に対応したタイミングで切り替わる。読み出されたデータは、後続のフレームで画像データとして出力されてよい。
　図１１Ａは、信号処理チップ２００の構成の一例を示す。制御ブロック２２０は、ロジック回路６０およびアナログ回路６５を備える。ロジック回路６０は、ラッチ６１およびセレクタ６２を有する。アナログ回路６５は、レベルシフタ６６およびバッファ６７を有する。本例のグローバル駆動部２３４は、選択信号生成部２３６およびリセットパルス生成部２３８を有する。
　選択信号生成部２３６は、画素１１２を選択するための選択信号をラッチ６１に入力する。リセットパルス生成部２３８は、転送選択制御信号φＴＸＳＥＬをセレクタ６２に入力する。選択信号生成部２３６およびリセットパルス生成部２３８は、デジタル信号を出力している。
　ロジック回路６０は、デジタル信号を処理するためのトランジスタで構成される。ロジック回路６０は、選択信号生成部２３６およびリセットパルス生成部２３８から入力されたデジタル信号に応じて動作する。
　アナログ回路６５は、アナログ信号を処理するためのトランジスタで構成される。レベルシフタ６６は、ロジック回路６０から入力されたデジタル信号をアナログ信号に変換する。バッファ６７は、接合部３０を通じて画素部１１０にアナログ信号を出力する。本例のアナログ回路６５は、行方向および列方向に隣接する４つの制御ブロック２２０において、まとめて配置されている。これにより、レイアウト効率を向上することができる。
　接合部３０は、行方向および列方向に隣接する４つの制御ブロック２２０において、まとめて配置されている。即ち、接合部３０周辺の禁止領域をまとめて配置できるので、レイアウトしやすくなり、回路面積を小さくすることができる。
　したがって、本例の信号処理チップ２００は、レベルシフタ６６を制御ブロック２２０毎に配置しているので、ラッチ６１およびセレクタ６２をデジタル用のトランジスタで構成することができる。これにより、ロジック回路６０をアナログ用のトランジスタで構成するよりも、回路面積を縮小することができる。さらに、信号処理チップ２００は、画素部１１０の直近にレベルシフタ６６を配置することができるので、出力負荷が小さくなり、レベルシフタ６６の回路規模を小さくすることができる。
　図１１Ｂは、信号処理チップ２００の断面図の一例を示す。本例の断面図は、ロジック回路６０およびアナログ回路６５を通過するＸＺ断面図の一例である。
　半導体基板２６０は、第１ウェル領域２６１および第２ウェル領域２６２を有する。本例の導電型は、半導体基板２６０がＰ型であり、第１ウェル領域２６１がＮ型であり、第２ウェル領域２６２がＰ型であるが、これらに限定されない。第１ウェル領域２６１および第２ウェル領域２６２には、信号処理チップ２００を構成するトランジスタ等の回路が形成される。
　ウェル分離領域２６３は、隣接する第１ウェル領域２６１を分離するために設けられる。ウェル分離領域２６３は、製造プロセスルールに応じて、予め定められた大きさ以上の間隔で第１ウェル領域２６１を分離する。本例の信号処理チップ２００は、隣接する制御ブロック２２０で第１ウェル領域２６１を共有することにより、第１ウェル領域２６１を分離するために必要なウェル分離領域２６３の数を減らすことができる。
　例えば、信号処理チップ２００は、行方向または列方向で隣接する制御ブロック２２０のレベルシフタ６６を共通のウェル領域に設けることにより、ウェル分離領域２６３を共有できる。これにより、信号処理チップ２００の回路面積を小さくすることができる。
　図１２Ａは、比較例に係る信号処理チップ７００の構成の一例を示す。グローバル駆動部７３４は、選択信号生成部７３６およびリセットパルス生成部７３８を備える。本例の信号処理チップ７００は、制御ブロック７２０の周辺にレベルシフタ６６を配置している。レベルシフタ６６は、アナログ信号を制御ブロック７２０に入力している。よって、制御ブロック７２０は、ロジック回路６０をアナログ用のトランジスタで構成する必要がある。よって、制御ブロック７２０の回路面積が大きくなる。
　図１２Ｂは、比較例に係る信号処理チップ７００の他の例を示す。本例の信号処理チップ７００は、レベルシフタ６６を制御ブロック７２０の内部に設けているが、制御ブロック７２０を反転配置していない。そのため、隣接する制御ブロック７２０でロジック回路６０またはアナログ回路６５をまとめて配置することができない。
　図１２Ｃは、比較例に係る信号処理チップ７００の断面図の一例を示す。本例では、図１１Ｂと実質的に同じ個数のロジック回路６０およびアナログ回路６５を設ける場合の比較例を示している。しかしながら、本例の信号処理チップ７００は、隣接する制御ブロック７２０でロジック回路６０またはアナログ回路６５をまとめて配置していないので、必要なウェル分離領域２６３の個数が多くなる。例えば、図１１Ｂの場合では２つのウェル分離領域２６３を設ける必要がある場合に、図１２Ｃでは５つのウェル分離領域２６３が必要となっている。ウェル分離領域２６３を設ける回数が増えるほど回路面積が大きくなってしまう。
　図１３は、実施例に係る撮像装置５００の構成例を示すブロック図である。撮像装置５００は、撮像素子４００と、システム制御部５０１と、駆動部５０２と、測光部５０３と、ワークメモリ５０４と、記録部５０５と、表示部５０６と、駆動部５１４と、撮影レンズ５２０とを備える。
　撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子４００へと導く。撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであってもよい。なお、図１３では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。
　駆動部５１４は、撮影レンズ５２０を駆動する。一例において、駆動部５１４は、撮影レンズ５２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部５１４は、撮影レンズ５２０内の虹彩絞りを駆動して撮像素子４００に入射する被写体光束の光量を制御してよい。
　駆動部５０２は、システム制御部５０１からの指示に従って撮像素子４００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部５０８は、レリーズボタン等により撮像者からの指示を受け付ける。
　撮像素子４００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。
　測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。
　演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子４００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。駆動部５０２は、一部または全部が撮像素子４００に搭載されてよい。システム制御部５０１の一部が撮像素子４００に搭載されてもよい。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。本明細書に記載の発明は、以下の項目に記載の形態によっても実施され得る。
［項目１］
　複数の画素を有する画素部と、
　前記画素部が出力したアナログ信号をデジタル信号に変換するコンパレータと、
　前記デジタル信号を記憶する記憶部と
　を備え、
　前記複数の画素のうち第１画素ブロックに対応する前記コンパレータは、前記第１画素ブロックと隣接する第２画素ブロックに対応する前記コンパレータに対して反転配置される
　撮像素子。
［項目２］
　前記第１画素ブロックに対応する前記記憶部は、前記第２画素ブロックに対応する前記記憶部に対して反転配置される
　項目１に記載の撮像素子。
［項目３］
　前記画素部を有する画素チップと、
　前記画素チップと積層され、前記画素部からの画素信号を処理する信号処理チップと
　を備え、
　前記信号処理チップは、前記複数の画素の画素ブロックにそれぞれ対応して設けられた複数の制御ブロックを有する
　項目１または２に記載の撮像素子。
［項目４］
　前記複数の制御ブロックのうち第１制御ブロックの前記コンパレータは、予め定められた第１方向において、前記第１制御ブロックと隣接する第２制御ブロックの前記コンパレータと反転配置されている
　項目３に記載の撮像素子。
［項目５］
　前記第１制御ブロックの前記コンパレータは、前記第１方向と直交する第２方向において前記第１画素ブロックと隣接する第３制御ブロックの前記コンパレータと反転配置されている
　項目４に記載の撮像素子。
［項目６］
　前記複数の制御ブロックは、電圧レベルを変換するレベルシフト部を有し、
　前記複数の制御ブロックのうち隣接する制御ブロックの前記レベルシフト部は、同一のウェル領域内に設けられる
　項目３から５のいずれか一項に記載の撮像素子。
［項目７］
　前記複数の制御ブロックは、予め定められた延伸方向に延伸し、前記画素チップと接続するための接合部を有し、
　前記記憶部および前記接合部は、前記延伸方向と異なる方向に隣接した前記複数の制御ブロックにおいて、反転配置されている
　項目３から６のいずれか一項に記載の撮像素子。
［項目８］
　前記複数の制御ブロックは、前記コンパレータが出力した前記デジタル信号を、予め定められた出力方向に出力するための信号出力部を有し、
　前記コンパレータおよび前記信号出力部は、前記出力方向と異なる方向に隣接した前記複数の制御ブロックにおいて、反転配置されている
　項目３から７のいずれか一項に記載の撮像素子。
［項目９］
　予め定められた配線方向に延伸して設けられた制御配線を備え、
　前記制御配線は、前記配線方向と異なる方向に隣接した前記複数の制御ブロックにおいて、共有して設けられる
　項目３から８のいずれか一項に記載の撮像素子。
［項目１０］
　項目１から９のいずれか一項に記載の撮像素子を備える撮像装置。
［項目１１］
　複数の画素を有する画素部と、
　前記画素部が出力したアナログ信号をデジタル変換する信号変換部と、
　前記複数の画素の露光を制御する露光制御部と、
　前記複数の画素を駆動する画素駆動部と
　を備え、
　前記画素駆動部が予め定められた第１方向に延伸し、前記露光制御部が前記第１方向と異なる第２方向に延伸することにより、前記画素駆動部および前記露光制御部がＬ字型に配置される
　撮像素子。
［項目１２］
　前記画素部を有する画素チップと、
　前記画素チップと積層され、前記信号変換部を有する信号処理チップと
　を備え、
　前記信号処理チップは、前記複数の画素の画素ブロックにそれぞれ対応して設けられた制御ブロックを有する
　項目１１に記載の撮像素子。
［項目１３］
　前記Ｌ字型の前記画素駆動部および前記露光制御部は、前記制御ブロックの外周を構成する
　項目１２に記載の撮像素子。
［項目１４］
　前記露光制御部は、
　前記第２方向に延伸して設けられたローカル制御部と、
　前記第２方向に延伸し、前記ローカル制御部よりも前記制御ブロックの外周側に設けられたレベルシフト部と
　を有する
　項目１２または１３に記載の撮像素子。
［項目１５］
　隣接する前記制御ブロックの前記レベルシフト部は、同一のウェル領域内に設けられる
　項目１４に記載の撮像素子。
［項目１６］
　前記信号変換部と前記露光制御部との間に設けられ、前記デジタル変換された信号を出力する信号出力部を備える
　項目１２から１５のいずれか一項に記載の撮像素子。
［項目１７］
　前記信号処理チップは、
　第１制御ブロックと、
　前記第１制御ブロックと隣接して設けられた第２制御ブロックと
　を備え、
　前記信号変換部は、前記アナログ信号をデジタル信号に変換するコンパレータを有し、
　前記第１制御ブロックの前記コンパレータは、前記第２制御ブロックの前記コンパレータに対して反転配置される
　項目１２から１６のいずれか一項に記載の撮像素子。
［項目１８］
　前記第１制御ブロックの前記コンパレータは、前記第１方向と直交する第２方向において前記第１制御ブロックと隣接する第３制御ブロックの前記コンパレータと反転配置されている
　項目１７に記載の撮像素子。
［項目１９］
　前記信号変換部は、前記コンパレータが出力したデジタル信号を記憶する記憶部を備え、
　前記第１制御ブロックの前記記憶部は、前記第２制御ブロックの前記記憶部に対して反転配置される
　項目１７または１８に記載の撮像素子。
［項目２０］
　項目１１から１９のいずれか一項に記載の撮像素子を備える撮像装置。
１０・・・露光制御部、１２・・・ローカル制御部、１４・・・レベルシフト部、２０・・・画素駆動部、３０・・・接合部、４０・・・信号変換部、４２・・・コンパレータ、４４・・・記憶部、５０・・・信号出力部、６０・・・ロジック回路、６１・・・ラッチ、６２・・・セレクタ、６５・・・アナログ回路、６６・・・レベルシフタ、６７・・・バッファ、１００・・・画素チップ、１０４・・・光電変換部、１１０・・・画素部、１１２・・・画素、１１５・・・画素群、１２０・・・画素ブロック、１２１・・・負荷電流源、１２２・・・信号線、１２３・・・第１転送部、１２４・・・第２転送部、１２５・・・蓄積部、１２６・・・リセット部、１２７・・・画素出力部、１２８・・・増幅部、１２９・・・選択部、１３２・・・接続領域、１４１・・・ローカル制御線、１４２・・・ローカル制御線、１４３・・・グローバル制御線、１５０・・・接合面、１５２・・・バンプ、１５４・・・ダミーバンプ、１５６・・・配線、２００・・・信号処理チップ、２１０・・・主回路部、２２０・・・制御ブロック、２３０・・・周辺回路部、２３２・・・接続領域、２３４・・・グローバル駆動部、２３６・・・選択信号生成部、２３８・・・リセットパルス生成部、２４０・・・制御配線、２６０・・・半導体基板、２６１・・・第１ウェル領域、２６２・・・第２ウェル領域、２６３・・・ウェル分離領域、４００・・・撮像素子、５００・・・撮像装置、５０１・・・システム制御部、５０２・・・駆動部、５０３・・・測光部、５０４・・・ワークメモリ、５０５・・・記録部、５０６・・・表示部、５０８・・・操作部、５１１・・・画像処理部、５１２・・・演算部、５１４・・・駆動部、５２０・・・撮影レンズ、６００・・・画素チップ、６１０・・・画素部、６２０・・・画素ブロック、６３２・・・接続領域、７００・・・信号処理チップ、７１０・・・主回路部、７２０・・・制御ブロック、７３２・・・接続領域、７３４・・・グローバル駆動部、７３６・・・選択信号生成部、７３８・・・リセットパルス生成部、７４０・・・制御配線、８００・・・撮像素子

Claims (13)

  1. 　１または複数の画素を含む複数の画素ブロックを有する画素チップと、
    　複数の前記画素ブロックのうち少なくとも第１画素ブロックに含まれる画素からの信号をデジタル信号に変換する第１変換部と前記第１変換部で変換されたデジタル信号を記憶する第１記憶部とを含む第１制御ブロックと、列方向において前記第１制御ブロックの隣に配置され、複数の前記画素ブロックのうち少なくとも第２画素ブロックに含まれる画素からの信号をデジタル信号に変換する第２変換部と前記第２変換部で変換されたデジタル信号を記憶する第２記憶部とを含む第２制御ブロックとを有する信号処理チップと、
    　を備え、
    　前記第２制御ブロックにおける前記第２変換部および前記第２記憶部は、前記第１制御ブロックにおける前記第１変換部および前記第１記憶部の配置位置に対して上下反転させた位置に配置される、
    　撮像素子。
  2. 　前記第１制御ブロックは、前記第１画素ブロックに含まれる画素の露光時間を制御するための第１露光制御部を有し、
    　前記第２制御ブロックは、前記第２画素ブロックに含まれる画素の露光時間を制御するための第２露光制御部を有し、
    　前記第２制御ブロックにおける前記第２変換部、前記第２記憶部および前記第２露光制御部は、前記第１制御ブロックにおける前記第１変換部、前記第１記憶部および前記第１露光制御部の配置位置に対して上下反転させた位置に配置される、
    　請求項１に記載の撮像素子。
  3. 　前記第１制御ブロックは、前記第１画素ブロックに含まれる画素を駆動させるための第１画素駆動部を有し、
    　前記第２制御ブロックは、前記第２画素ブロックに含まれる画素を駆動させるための第２画素駆動部を有し、
    　前記第２制御ブロックにおける前記第２変換部、前記第２記憶部、前記第２露光制御部および前記第２画素駆動部は、前記第１制御ブロックにおける前記第１変換部、前記第１記憶部、前記第１露光制御部および前記第１画素駆動部の配置位置に対して上下反転させた位置に配置される、
    　請求項２に記載の撮像素子。
  4. 　前記第１制御ブロックは、電圧レベルを変換する第１レベルシフト部を有し、
    　前記第２制御ブロックは、電圧レベルを変換する第２レベルシフト部を有し、
    　前記第２制御ブロックにおける前記第２変換部、前記第２記憶部、前記第２露光制御部、前記第２画素駆動部および前記第２レベルシフト部は、前記第１制御ブロックにおける前記第１変換部、前記第１記憶部、前記第１露光制御部、前記第１画素駆動部および前記第１レベルシフト部の配置位置に対して上下反転させた位置に配置される、
    　請求項３に記載の撮像素子。
  5. 　前記信号処理チップは、行方向において前記第１制御ブロックの隣に配置され、複数の前記画素のうち少なくとも第３画素ブロックに含まれる画素からの信号をデジタル信号に変換する第３変換部と前記第３変換部で変換されたデジタル信号を記憶する第３記憶部とを含む第３制御ブロックを有し、 
    　前記第３制御ブロックにおける前記第３変換部および前記第３記憶部は、前記第１制御ブロックにおける前記第１変換部および前記第１記憶部の配置位置に対して左右反転させた位置に配置される、
    　請求項１に記載の撮像素子。
  6. 　前記第１制御ブロックは、前記第１画素ブロックに含まれる画素の露光時間を制御するための第１露光制御部を有し、
    　前記第２制御ブロックは、前記第２画素ブロックに含まれる画素の露光時間を制御するための第２露光制御部を有し、
    　前記第３制御ブロックは、前記第３画素ブロックに含まれる画素の露光時間を制御するための第３露光制御部を有し、
    　前記第２制御ブロックにおける前記第２変換部、前記第２記憶部および前記第２露光制御部は、前記第１制御ブロックにおける前記第１変換部、前記第１記憶部および前記第１露光制御部の配置位置に対して上下反転させた位置に配置され、
    　前記第３制御ブロックにおける前記第３変換部、前記第３記憶部および前記第３露光制御部は、前記第１制御ブロックにおける前記第１変換部、前記第１記憶部および前記第１露光制御部の配置位置に対して左右反転させた位置に配置される、
    　請求項５に記載の撮像素子。
  7. 　前記第１制御ブロックは、前記第１画素ブロックに含まれる画素を駆動させるための第１画素駆動部を有し、
    　前記第２制御ブロックは、前記第２画素ブロックに含まれる画素を駆動させるための第２画素駆動部を有し、
    　前記第３制御ブロックは、前記第３画素ブロックに含まれる画素を駆動させるための第３画素駆動部を有し、
    　前記第２制御ブロックにおける前記第２変換部、前記第２記憶部、前記第２露光制御部および前記第２画素駆動部は、前記第１制御ブロックにおける前記第１変換部、前記第１記憶部、前記第１露光制御部および前記第１画素駆動部の配置位置に対して上下反転させた位置に配置され、
    　前記第３制御ブロックにおける前記第３変換部、前記第３記憶部、前記第３露光制御部および前記第３画素駆動部は、前記第１制御ブロックにおける前記第１変換部、前記第１記憶部、前記第１露光制御部および前記第１画素駆動部の配置位置に対して左右反転させた位置に配置される、
    　請求項６に記載の撮像素子。
  8. 　前記第１制御ブロックは、電圧レベルを変換する第１レベルシフト部を有し、
    　前記第２制御ブロックは、電圧レベルを変換する第２レベルシフト部を有し、
    　前記第３制御ブロックは、電圧レベルを変換する第３レベルシフト部を有し、
    　前記第２制御ブロックにおける前記第２変換部、前記第２記憶部、前記第２露光制御部、前記第２画素駆動部および前記第２レベルシフト部は、前記第１制御ブロックにおける前記第１変換部、前記第１記憶部、前記第１露光制御部、前記第１画素駆動部および前記第１レベルシフト部の配置位置に対して上下反転させた位置に配置され、
    　前記第３制御ブロックにおける前記第３変換部、前記第３記憶部、前記第３露光制御部、前記第３画素駆動部および前記第３レベルシフト部は、前記第１制御ブロックにおける前記第１変換部、前記第１記憶部、前記第１露光制御部、前記第１画素駆動部および前記第１レベルシフト部の配置位置に対して左右反転させた位置に配置される、
    　請求項７に記載の撮像素子。
  9. 　１または複数の画素を含む複数の画素ブロックを有する画素チップと、
    　複数の前記画素ブロックのうち少なくとも第１画素ブロックに含まれる画素からの信号をデジタル信号に変換する第１変換部と前記第１変換部で変換されたデジタル信号を記憶する第１記憶部と前記第１画素ブロックに含まれる画素の露光時間を制御するための第１露光制御部とを含む第１制御ブロックと、行方向において前記第１制御ブロックの隣に配置され、複数の前記画素ブロックのうち少なくとも第２画素ブロックに含まれる画素からの信号をデジタル信号に変換する第２変換部と前記第２変換部で変換されたデジタル信号を記憶する第２記憶部と前記第２画素ブロックに含まれる画素の露光時間を制御するための第２露光制御部とを含む第２制御ブロックとを有する信号処理チップと、
    　を備え、
    　前記第２制御ブロックにおける前記第２変換部および前記第２記憶部は、前記第１制御ブロックにおける前記第１変換部および前記第１記憶部の配置位置に対して左右反転させた位置に配置される、
    　撮像素子。
  10. 　前記第１制御ブロックは、前記第１画素ブロックに含まれる画素を駆動させるための第１画素駆動部を有し、
    　前記第２制御ブロックは、前記第２画素ブロックに含まれる画素を駆動させるための第２画素駆動部を有し、
    　前記第２制御ブロックにおける前記第２変換部、前記第２記憶部、前記第２露光制御部および前記第２画素駆動部は、前記第１制御ブロックにおける前記第１変換部、前記第１記憶部、前記第１露光制御部および前記第１画素駆動部の配置位置に対して左右反転させた位置に配置される、
    　請求項９に記載の撮像素子。
  11. 　前記第１制御ブロックは、電圧レベルを変換する第１レベルシフト部を有し、
    　前記第２制御ブロックは、電圧レベルを変換する第２レベルシフト部を有し、
    　前記第２制御ブロックにおける前記第２変換部、前記第２記憶部、前記第２露光制御部、前記第２画素駆動部および前記第２レベルシフト部は、前記第１制御ブロックにおける前記第１変換部、前記第１記憶部、前記第１露光制御部、前記第１画素駆動部および前記第１レベルシフト部の配置位置に対して左右反転させた位置に配置される、
    請求項１０に記載の撮像素子。
  12. 　前記画素は、
    　光を電荷に変換する光電変換部と、
    　前記光電変換部の電荷を転送する転送部と、
    　前記転送部により転送された電荷を蓄積する蓄積部と、
    　前記蓄積部の電荷を排出するリセット部と、
    　を有する、
    　請求項１から請求項１１のいずれか一項に記載の撮像素子。
  13. 　請求項１から１２のいずれか一項に記載の撮像素子を備える撮像装置。
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