WO2021210390A1 - 半導体基板の製造方法、半導体基板、及び、成長層におけるクラックの発生を抑制する方法 - Google Patents

半導体基板の製造方法、半導体基板、及び、成長層におけるクラックの発生を抑制する方法 Download PDF

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Definitions

  • the present invention relates to a method for manufacturing a semiconductor substrate, a semiconductor substrate, and a method for suppressing the occurrence of cracks in a growth layer.
  • a semiconductor substrate of a desired semiconductor material is manufactured by crystal growth (so-called heteroepitaxial growth) of a semiconductor material different from the base substrate on the base substrate.
  • an intermediate layer that absorbs stress due to the difference in lattice constant and the difference in thermal expansion coefficient is formed between the base substrate and the growth layer. Is being done.
  • Patent Document 1 a low-temperature growth layer is formed prior to the formation of the compound semiconductor layer in order to absorb stress and crystal defects due to the difference in lattice constant and the difference in coefficient of thermal expansion between the Si substrate and the compound semiconductor.
  • a two-step growth method is disclosed.
  • Patent Document 2 discloses a technique of inserting an aluminum nitride (AlN) layer as a buffer layer between a silicon carbide (SiC) layer and a gallium nitride (GaN) layer.
  • AlN aluminum nitride
  • the above-mentioned cracks in the growth layer may occur even when the same semiconductor material as the base substrate is crystal-grown (so-called homoepitaxial growth) on the base substrate. That is, when the doping concentration differs between the base substrate and the growth layer, cracks may occur due to the difference in the interstitial distance between the base substrate and the growth layer.
  • the problem to be solved by the present invention is to provide a new technique capable of suppressing the occurrence of cracks in the growth layer.
  • the present invention that solves the above-mentioned problems is a method for manufacturing a semiconductor substrate, which includes a brittle processing step of reducing the strength of the base substrate and a crystal growth step of forming a growth layer on the base substrate.
  • the crystal growth step is a step of forming the growth layer having a shrinkage rate different from that of the base substrate. According to the present invention, it is possible to suppress the occurrence of cracks on the growth layer side by releasing the stress generated by the difference in shrinkage ratio between the base substrate and the growth layer to the base substrate side.
  • the substrate and the growth layer have different doping concentrations. According to the present invention, it is possible to suppress the occurrence of cracks caused by the difference in doping concentration between the underlying substrate and the growth layer. That is, in homoepitaxial growth, the occurrence of cracks in the growth layer can be suppressed.
  • the base substrate and the growth layer are different materials. According to the present invention, it is possible to suppress the occurrence of cracks caused by the difference in physical properties (lattice constant and coefficient of thermal expansion) between the underlying substrate and the semiconductor material of the growth layer. That is, in heteroepitaxial growth, the occurrence of cracks in the growth layer can be suppressed.
  • the brittle processing step includes a through hole forming step of forming a through hole in the base substrate and a strain layer removing step of removing the strain layer introduced by the through hole forming step. ..
  • the through hole forming step is a step of forming a through hole by irradiating the base substrate with a laser.
  • the strain layer removing step is a step of etching the base substrate by heat treatment.
  • the base substrate is silicon carbide
  • the strain layer removing step is a step of etching the base substrate in a silicon atmosphere.
  • the crystal growth step is a step of growing by a physical vapor phase transport method.
  • the present invention also relates to a method for suppressing the occurrence of cracks in the growth layer. That is, the present invention that solves the above-mentioned problems is a method of suppressing the occurrence of cracks in the growth layer, which includes a brittle processing step of reducing the strength of the base substrate before forming the growth layer on the base substrate. ..
  • the brittle processing step includes a through hole forming step of forming a through hole in the base substrate and a strain layer removing step of removing the strain layer introduced by the through hole forming step. ..
  • the strain layer removing step is a step of removing the strain layer of the base substrate by heat treatment.
  • the base substrate is silicon carbide
  • the strain layer removing step is a step of etching the base substrate in a silicon atmosphere.
  • the method for manufacturing a semiconductor substrate according to the embodiment includes a brittle processing step S10 for reducing the strength of the base substrate 10, a crystal growth step S20 for forming a growth layer 20 on the base substrate 10, and a base substrate after the crystal growth step S20.
  • the temperature lowering step S30 for lowering the temperature of 10 and the growth layer 20 may be included.
  • this embodiment is a method of suppressing the occurrence of cracks in the growth layer 20 by including a brittle processing step S10 for reducing the strength of the base substrate 10 before forming the growth layer 20 on the base substrate 10. Can be grasped as.
  • a brittle processing step S10 for reducing the strength of the base substrate 10 before forming the growth layer 20 on the base substrate 10.
  • the brittle processing step S10 is a step of reducing the strength of the base substrate 10.
  • the brittle processing step S10 is a step of processing the base substrate 10 so that it is easily deformed or broken by an external force.
  • the brittle processing step S10 is a step of increasing the brittleness of the base substrate 10.
  • the term "strength" as used herein refers to the endurance of physical external forces such as compression and tension, and includes the concept of mechanical strength.
  • the strength of the base substrate 10 is lowered by forming the through holes 11 in the base substrate 10. That is, by reducing the volume of the base substrate 10, processing is performed so that it can be easily deformed or broken by an external force.
  • the brittle processing step S10 includes a through hole forming step S11 for forming a through hole 11 in the base substrate 10 and a strain layer removing step S12 for removing the strain layer 12 introduced by the through hole forming step S11. And have.
  • any material generally used in manufacturing a semiconductor substrate can be naturally adopted.
  • the material of the base substrate 10 is, for example, a known Group IV material such as silicon (Si), germanium (Ge), and diamond (C).
  • the material of the base substrate 10 is, for example, a known IV-IV group compound material such as silicon carbide (SiC).
  • the material of the base substrate 10 is a known II-VI group compound material such as zinc oxide (ZnO), zinc sulfide (ZnS), zinc selenide (ZnSe), cadmium sulfide (CdS), and cadmium telluride (CdTe). Is.
  • the material of the base substrate 10 is, for example, boron nitride (BN), gallium arsenide (GaAs), gallium nitride (GaN), aluminum nitride (AlN), indium nitride (InN), gallium phosphide (GaP), phosphorus. It is a known group III-V compound material such as indium phosphide (InP) and indium antimonide (InSb).
  • the material of the base substrate 10 is, for example, an oxide material such as aluminum oxide (Al 2 O 3 ) and gallium oxide (Ga 2 O 3 ). Further, the material of the base substrate 10 is, for example, a metal material such as copper (Cu) and nickel (Ni).
  • the base substrate 10 may have a configuration in which known additive atoms used according to the material are appropriately added.
  • a wafer or substrate processed from bulk crystals may be used, or a substrate having a buffer layer made of the above-mentioned semiconductor material may be used separately.
  • the through hole forming step S11 is a step of reducing the strength of the base substrate 10 by forming the through hole 11 in the base substrate 10.
  • This through hole forming step S11 can be naturally adopted as long as it is a method capable of forming the through hole 11 in the base substrate 10.
  • a method for forming the through hole 11 for example, plasma etching such as laser processing, focused ion beam (FIB), and reactive ion etching (RIE) can be adopted.
  • plasma etching such as laser processing, focused ion beam (FIB), and reactive ion etching (RIE) can be adopted.
  • FIB focused ion beam
  • RIE reactive ion etching
  • the through hole 11 may be formed in a shape that reduces the strength of the base substrate 10, and may be formed in a single number or a plurality of through holes 11. Further, a through-hole group (pattern) in which a plurality of through-holes 11 are arranged may be adopted.
  • FIG. 3 is an explanatory diagram illustrating the pattern 100 according to the embodiment.
  • the line segment indicated by the pattern 100 is the base substrate 10.
  • the pattern 100 preferably exhibits a regular hexagonal displacement shape that is three-fold symmetric.
  • the "regular hexagonal displacement type" in the description in the present specification will be described in detail below with reference to FIG.
  • the regular hexagonal displacement type is a dodecagon.
  • the regular hexagonal displacement type is composed of 12 line segments having the same length and being linear.
  • the pattern 100 exhibiting a regular hexagonal displacement shape is a regular triangle and includes a reference figure 101 having an area of 101a and including three vertices 104. Each of the three vertices 104 is included in the vertices of the pattern 100.
  • the three vertices 104 may be located on the line segment constituting the pattern 100.
  • the pattern 100 includes a line segment 102 (corresponding to the first line segment) extending from the apex 104 and including the apex 104, and a line segment 103 (second line segment) not extending from the apex 104 and not including the apex 104 and adjacent to the line segment 102. Corresponds to a line segment.) And.
  • the angle ⁇ formed by the two adjacent line segments 102 in the pattern 100 is constant, and is equal to the angle ⁇ formed by the two adjacent line segments 103 in the pattern 100.
  • regular hexagonal displacement type in the description of the present specification means that the regular hexagon is displaced (deformed) while maintaining the area of the regular hexagon based on the angle ⁇ indicating the degree of unevenness. It can be grasped that it is a dodecagon.
  • the angle ⁇ is preferably larger than 60 °, preferably 66 ° or more, preferably 80 ° or more, preferably 83 ° or more, and preferably 120 ° or more, and preferably 120 ° or more. It is 150 ° or more, and preferably 155 ° or more.
  • the angle ⁇ is preferably 180 ° or less, preferably 155 ° or less, preferably 150 ° or less, preferably 120 ° or less, and preferably 83 ° or less. Further, it is preferably 80 ° or less, and preferably 66 ° or less.
  • the pattern 100 may have a configuration of a regular dodecagonal displacement type having 6-fold symmetry instead of the regular hexagonal displacement type having 3-fold symmetry.
  • the regular dodecagonal displacement type is a 24-sided type.
  • the regular dodecagonal displacement type is composed of 24 line segments having the same length and being linear.
  • the pattern 100 exhibiting a regular dodecagonal displacement shape is a regular hexagon, has an area of 101a, and includes a reference figure 101 including six vertices 104. Each of the six vertices 104 is included in the vertices of the pattern 100.
  • the angle ⁇ formed by the two adjacent line segments 102 in the pattern 100 is constant, and is equal to the angle ⁇ formed by the two adjacent line segments 103 in the pattern 100. That is, in the "regular dodecagon displacement type" described in the present specification, the regular dodecagon is displaced (deformed) while maintaining the area of the regular dodecagon based on the angle ⁇ indicating the degree of unevenness. It can be grasped that it is a dodecagon.
  • the pattern 100 is said to exhibit a 2n square displacement shape, which is a 4n square formed by the regular 2n square being displaced (deformed) while maintaining the area of the regular 2n square based on the angle ⁇ indicating the degree of unevenness. It may be a configuration.
  • the 2n polygonal displacement type includes a regular n-sided polygon (corresponding to the reference figure 101).
  • the reference figure 101 includes n vertices.
  • the pattern 100 may have a configuration including a regular 2n square displacement type (including a regular hexagonal displacement type and a regular dodecagonal displacement type). Further, the pattern 100 is a line segment connecting the intersection of two adjacent line segments 103 in the regular 2n square displacement type and the center of gravity of the reference figure 101 in addition to the line segment constituting the regular 2n square displacement type. It may be configured to further include at least one (corresponding to a third line segment). Further, the pattern 100 connects the intersections of two adjacent line segments 103 in the regular 2n square displacement type and the vertices 104 forming the reference figure 101 in addition to the line segments forming the regular 2n square displacement type. The configuration may further include at least one line segment. Further, the pattern 100 may further include at least one line segment constituting the reference figure 101 included in the regular 2n square displacement shape in addition to the line segment constituting the regular 2n square displacement shape.
  • the through hole forming step S11 is preferably a step of removing 50% or more of the effective area of the base substrate 10. Further, more preferably, it is a step of removing 60% or more of the effective area, more preferably 70% or more of the effective area, and further preferably 80% or more of the effective area. ..
  • the effective area in the present specification refers to the surface of the base substrate 10 to which the raw material adheres in the crystal growth step S20. In other words, it refers to a remaining region other than the region removed by the through hole 11 on the growth surface of the base substrate 10.
  • the effective area of the base substrate 10 and the shape / pattern of the through hole 11 are set in consideration of the difference in lattice constant and the difference in coefficient of thermal expansion between the base substrate 10 and the growth layer 20, the crystal structure of the growth layer 20, and the growth method. Is desirable.
  • the strain layer removing step S12 is a step of removing the strain layer 12 formed on the base substrate 10 by the through hole forming step S11.
  • the strain layer removing step S12 can be naturally adopted as long as it is a means capable of removing the strain layer 12 introduced into the base substrate 10.
  • Examples of the method for removing the strain layer 12 include a hydrogen etching method using hydrogen gas as an etching gas, a Si vapor pressure etching (Si-Vapor Etching: SiVE) method for heating in a Si atmosphere, and Example 1 described later.
  • the described etching method can be adopted.
  • the crystal growth step S20 is a step of forming the growth layer 20 on the base substrate 10 after the brittle processing step S10.
  • the semiconductor material of the growth layer 20 may be the same semiconductor material as the base substrate 10 (homoepitaxial growth), or may be a semiconductor material different from the base substrate 10 (heteroepitaxial growth). Further, the case where the semiconductor material of the growth layer 20 has lower strength than the semiconductor material of the base substrate 10 can be exemplified.
  • any material that is epitaxially grown as a semiconductor material can be naturally adopted.
  • the material of the growth layer 20 may be the material of the base substrate 10, a known material that can be adopted as the material of the base substrate 10, or a known material that can be epitaxially grown on the base substrate 10.
  • the material of the growth layer 20 Si, Ge, GaN, AlN, InN, ZnS, ZnSe, CdTe, GaP, GaAs, InP, InAs, InSb, SiC, etc. can be adopted as examples. ..
  • the combination of the material of the base substrate 10 and the material of the growth layer 20 can be appropriately selected in consideration of the difference in the lattice constant and the coefficient of thermal expansion of both materials.
  • a physical vapor transport method Physical Vapor Transport: PVT
  • PVT Physical Vapor Transport
  • CVT chemical vapor transport method
  • CVT organic vapor deposition method
  • Adopt a known vapor phase growth method such as a metal-organic vapor phase epitaxy (MOVPE) and a hydride vapor phase epitaxy (HVPE).
  • MOVPE metal-organic vapor phase epitaxy
  • HVPE hydride vapor phase epitaxy
  • PVD physical vapor deposition
  • a chemical vapor deposition (CVD) method can be adopted instead of the CVT.
  • known liquid phase growth methods liquid phase
  • TSSG method Topic-Seeded Solution Growth method
  • MSE Metal Solvent Epitaxy
  • CZ method Czochralski method
  • a growth method can be appropriately selected and adopted according to the respective materials of the base substrate 10 and the growth layer 20.
  • FIG. 4 is an explanatory diagram illustrating the crystal growth step S20 according to the embodiment.
  • the crystal growth step S20 according to the embodiment is a step of arranging and heating the base substrate 10 and the semiconductor material 40 as a raw material of the growth layer 20 so as to face each other in a crucible 30 having a semi-closed space.
  • the term "quasi-closed space” as used herein refers to a space in which the inside of the container can be evacuated, but at least a part of the vapor generated in the container can be confined.
  • the crystal growth step S20 is a step of heating so that a temperature gradient is formed along the vertical direction of the base substrate 10.
  • the raw material is transported from the semiconductor material 40 onto the base substrate 10 through the raw material transport space 31.
  • the above-mentioned temperature gradient and the difference in chemical potential between the base substrate 10 and the semiconductor material 40 can be adopted.
  • vapor composed of elements sublimated from the semiconductor material 40 is transported by diffusing in the raw material transport space 31, and is transported on the base substrate 10 set at a temperature lower than that of the semiconductor material 40. It becomes supersaturated and condenses. Alternatively, it becomes supersaturated and condenses on the base substrate 10 having a lower chemical potential than the semiconductor material 40. As a result, the growth layer 20 is formed on the base substrate 10.
  • an inert gas or a doping gas may be introduced into the raw material transport space 31 to control the doping concentration and the growth environment of the growth layer 20.
  • the present embodiment shows a form in which the growth layer 20 is formed by the PVT method, any method capable of forming the growth layer 20 can be naturally adopted.
  • the temperature lowering step S30 is a step of lowering the temperature of the base substrate 10 and the growth layer 20 heated in the crystal growth step S20.
  • the base substrate 10 and the growth layer 20 shrink according to their respective thermal expansion coefficients as the temperature decreases. At this time, if the semiconductor material and the doping concentration are different between the base substrate 10 and the growth layer 20, the shrinkage rate will be different.
  • the base substrate 10 since the strength of the base substrate 10 is lowered in the brittle processing step S10, even if there is a difference in shrinkage between the base substrate 10 and the growth layer 20, the base substrate 10 is used. Is deformed or cracks 13 are formed (see FIGS. 2 and 8).
  • the crystal growth step S20 is a step of forming a growth layer 20 having a shrinkage rate different from that of the base substrate 10.
  • the base substrate 10 and the growth layer 20 have different doping concentrations, and that the base substrate 10 and the growth layer 20 are different materials.
  • the crystal growth step S20 according to the present embodiment is a step of forming a growth layer 20 having a doping concentration different from that of the base substrate 10. Further, the crystal growth step S20 according to the present embodiment is a step of forming a growth layer 20 made of a material different from that of the base substrate 10.
  • the stress generated between the base substrate 10 and the growth layer 20 is released to the base substrate 10 to cause cracks in the growth layer 20. Occurrence can be suppressed.
  • Example 1 and Comparative Example 1 a semiconductor substrate was manufactured by growing an AlN growth layer 20 on a SiC base substrate 10.
  • AlN has a lattice mismatch with SiC of about 1% and a difference in coefficient of thermal expansion from SiC of about 23%.
  • the stress due to the lattice mismatch and the difference in the coefficient of thermal expansion is released to the SiC base substrate 10 to suppress the occurrence of cracks in the AlN growth layer 20.
  • Example 1 >> ⁇ Through hole forming step S11> Under the following conditions, the base substrate 10 was irradiated with a laser to form a through hole 11.
  • FIG. 5 is an explanatory diagram illustrating a pattern of the through hole 11 formed in the through hole forming step S11 according to the first embodiment.
  • FIG. 5A is an explanatory view showing how a plurality of through holes 11 are arranged.
  • the region shown in black indicates the portion of the through hole 11, and the region shown in white is left as the base substrate 10.
  • FIG. 5B is an explanatory view showing an enlarged state of the through hole 11 of FIG. 5A.
  • the region shown in white indicates the portion of the through hole 11, and the region shown in black is left as the base substrate 10.
  • 80% or more of the effective area of the base substrate 10 is removed to reduce the strength of the base substrate 10.
  • FIG. 6 is an explanatory diagram illustrating the strain layer removing step S12 according to the first embodiment.
  • the base substrate 10 in which the through hole 11 was formed in the through hole forming step S11 was housed in the SiC container 50, and the SiC container 50 was further housed in the TaC container 60 and heated under the following conditions.
  • Heating temperature 1800 ° C Heating time: 2h Etching amount: 8 ⁇ m
  • SiC container 50 Material: Polycrystalline SiC Container size: diameter 60 mm x height 4 mm Distance between the base substrate 10 and the bottom surface of the SiC container 50: 2 mm
  • the SiC container 50 is a fitting container including an upper container 51 and a lower container 52 that can be fitted to each other.
  • a minute gap 53 is formed in the fitting portion between the upper container 51 and the lower container 52, and is configured so that the inside of the SiC container 50 can be exhausted (evacuated) from the gap 53.
  • the SiC container 50 is formed by facing a part of the SiC container 50 arranged on the low temperature side of the temperature gradient and the base substrate 10 in a state where the base substrate 10 is arranged on the high temperature side of the temperature gradient. It has an etching space 54.
  • the etching space 54 is a space for transporting and etching Si atoms and C atoms from the base substrate 10 to the SiC container 50 by using a temperature difference provided between the base substrate 10 and the bottom surface of the SiC container 50 as a driving force.
  • the SiC container 50 has a substrate holder 55 that holds the base substrate 10 in a hollow shape to form an etching space 54.
  • the substrate holder 55 may not be provided depending on the direction of the temperature gradient of the heating furnace. For example, when the heating furnace forms a temperature gradient so that the temperature drops from the lower container 52 toward the upper container 51, the base substrate 10 is arranged on the bottom surface of the lower container 52 without providing the substrate holder 55. Is also good.
  • TaC container 60 Material: TaC Container size: diameter 160 mm x height 60 mm Si steam source 64 (Si compound): TaSi 2
  • the TaC container 60 is a fitting container including an upper container 61 and a lower container 62 that can be fitted to each other, and is configured to be able to accommodate the SiC container 50.
  • a minute gap 63 is formed in the fitting portion between the upper container 61 and the lower container 62, and is configured so that the TaC container 60 can be exhausted (evacuated) from the gap 63.
  • the TaC container 60 has a Si steam supply source 64 capable of supplying the vapor pressure of a vapor phase species containing a Si element in the TaC container 60.
  • the Si steam supply source 64 may have a configuration in which the vapor pressure of the vapor phase species containing the Si element is generated in the TaC container 60 during the heat treatment.
  • FIG. 7 is an explanatory diagram illustrating the crystal growth step S20 according to the first embodiment.
  • the base substrate 10 from which the strain layer 12 was removed by the strain layer removing step S12 was housed in the crucible 30 so as to face the semiconductor material 40, and heated under the following conditions.
  • Heating temperature 2040 ° C Heating time: 70h Growth thickness: 500 ⁇ m N 2 gas pressure: 10 kPa
  • the crucible 30 has a raw material transport space 31 between the base substrate 10 and the semiconductor material 40.
  • the raw material is transported from the semiconductor material 40 onto the base substrate 10 via the raw material transport space 31.
  • FIG. 7A is an example of the crucible 30 used in the crystal growth step S20.
  • the crucible 30 is a fitting container including an upper container 32 and a lower container 33 that can be fitted to each other.
  • a minute gap 34 is formed in the fitting portion between the upper container 32 and the lower container 33, and is configured to allow exhaust (evacuation) in the crucible 30 from the gap 34.
  • the crucible 30 has a substrate holder 35 that forms a raw material transport space 31.
  • the substrate holder 35 is provided between the base substrate 10 and the semiconductor material 40, and the semiconductor material 40 is arranged on the high temperature side and the base substrate 10 is arranged on the low temperature side to form a raw material transport space 31.
  • FIGS. 7 (b) and 7 (c) are other examples of the crucible 30 used in the crystal growth step S20.
  • the temperature gradients of FIGS. 7 (b) and 7 (c) are set to be opposite to those of FIG. 7 (a), and the base substrate 10 is arranged on the upper side. That is, similarly to FIG. 7A, the semiconductor material 40 is arranged on the high temperature side and the base substrate 10 is arranged on the low temperature side to form the raw material transport space 31.
  • FIG. 7B shows an example in which the raw material transport space 31 is formed between the base substrate 10 and the semiconductor material 40 by fixing the base substrate 10 to the upper container 32 side.
  • FIG. 7C shows an example in which a raw material transport space 31 is formed between the upper container 32 and the semiconductor material 40 by forming a through window and arranging the base substrate 10. Further, as shown in FIG. 7C, the raw material transport space 31 may be formed by providing the intermediate member 36 between the upper container 32 and the lower container 33.
  • the AlN sintered body of the semiconductor material 40 was sintered by the following procedure.
  • the AlN powder was placed in the frame of the TaC block and compacted with an appropriate force. Then, the AlN powder and the TaC block compacted in the pyrolytic carbon crucible were stored and heated under the following conditions.
  • Heating temperature 1850 ° C N 2 gas pressure: 10 kPa Heating time: 3h
  • FIG. 7 is an SEM image of the base substrate 10 and the growth layer 20 whose temperature has been lowered under the above conditions, observed from the base substrate 10 side. It can be seen that the crack 13 is formed on the base substrate 10.
  • a plurality of cracks 13 were observed in the base substrate 10 of the semiconductor substrate manufactured in Example 1. On the other hand, no cracks were observed in the growth layer 20. That is, it was confirmed that there were no cracks in the entire region of 10 mm ⁇ 10 mm on the AlN crystal growth surface (0001).
  • Comparative Example 1 The substrate 10 similar to that of Example 1 was subjected to the crystal growth step S20 and the temperature lowering step S30 under the same conditions as in Example 1. That is, in Comparative Example 1, the crystal growth step S20 was performed without performing the brittle processing step S10.
  • Example 1 From the results of Example 1 and Comparative Example 1, by reducing the strength of the base substrate 10 in the brittle processing step S10, the stress generated in the growth layer 20 is released to the base substrate 10, and cracks are generated in the growth layer 20. It can be understood that can be suppressed.

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Abstract

本発明の解決しようとする課題は、成長層におけるクラックの発生を抑制可能な新規の技術を提供することを課題とする。 本発明は、下地基板１０の強度を低下させる脆加工工程Ｓ１０と、下地基板１０上に成長層２０を形成する結晶成長工程Ｓ２０と、を含む、半導体基板の製造方法である。また、本発明は、下地基板１０上に成長層２０を形成する前に、下地基板１０の強度を低下させる脆加工工程Ｓ１０を含む、成長層２０におけるクラックの発生を抑制する方法である。

Description

半導体基板の製造方法、半導体基板、及び、成長層におけるクラックの発生を抑制する方法
　本発明は、半導体基板の製造方法、半導体基板、及び、成長層におけるクラックの発生を抑制する方法に関する。
　従来、半導体基板の製造においては、下地基板上に下地基板とは異なる半導体材料を結晶成長（いわゆる、ヘテロエピタキシャル成長）させることで、所望の半導体材料の半導体基板を製造することが行われている。
　しかしながら、ヘテロエピタキシャル成長においては、両素材の格子定数や熱膨張係数の差により、成長層におけるクラックの発生、転位の発生、表面モホロジーの劣化、基板の反りなどが発生することが問題視されてきた。
　このような成長層におけるクラックの発生等の問題を解決するため、下地基板と成長層との間に、格子定数差や熱膨張係数差による応力を吸収する中間層（いわゆる、バッファ層）を形成することが行われている。
　例えば、特許文献１には、Ｓｉ基板と化合物半導体との間の格子定数差および熱膨張係数差による応力や結晶欠陥を吸収するために、化合物半導体層の形成に先立って、低温成長層を形成する２段階成長法が開示されている。
　また、特許文献２には、炭化ケイ素（ＳｉＣ）層と窒化ガリウム（ＧａＮ）層との間に、バッファ層として窒化アルミニウム（ＡｌＮ）層を挿入する技術が開示されている。
特開２０００－３１１９０３号公報 特開２０１３－１７９１２１号公報
　ところで、上述した成長層におけるクラックの発生は、下地基板上に下地基板と同じ半導体材料を結晶成長（いわゆる、ホモエピタキシャル成長）させる場合においても生じ得る。すなわち、下地基板と成長層とでドーピング濃度が異なる場合には、下地基板と成長層の間で格子間距離が異なることによってクラックが生じ得る。
　本発明の解決しようとする課題は、成長層におけるクラックの発生を抑制可能な新規の技術を提供することにある。
　上述した課題を解決する本発明は、下地基板の強度を低下させる脆加工工程と、前記下地基板上に成長層を形成する結晶成長工程と、を含む、半導体基板の製造方法である。
　このように、下地基板の強度を低下させる脆加工工程を含むことにより、成長層に生じる応力を下地基板に逃がして、成長層中にクラックが生じることを抑制することができる。
　本発明の好ましい形態では、前記結晶成長工程は、前記下地基板とは異なる収縮率の前記成長層を形成する工程である。
　本発明によれば、下地基板と成長層の収縮率の差により生じる応力を下地基板側に逃がすことにより、成長層側にクラックが発生することを抑制することができる。
本発明の好ましい形態では、前記下地基板と前記成長層は異なるドーピング濃度である。
　本発明によれば、下地基板と成長層のドーピング濃度の差により生じるクラックの発生を抑制することができる。すなわち、ホモエピタキシャル成長において、成長層でのクラックの発生を抑制することができる。
　本発明の好ましい形態では、前記下地基板と前記成長層は異なる材料である。
　本発明によれば、下地基板と成長層の半導体材料の物性（格子定数や熱膨張係数）の差により生じるクラックの発生を抑制することができる。すなわち、ヘテロエピタキシャル成長において、成長層でのクラックの発生を抑制することができる。
　本発明の好ましい形態では、前記脆加工工程は、前記下地基板に貫通孔を形成する貫通孔形成工程と、前記貫通孔形成工程により導入された歪層を除去する歪層除去工程と、を有する。
　本発明の好ましい形態では、前記貫通孔形成工程は、レーザーを前記下地基板に照射することにより貫通孔を形成する工程である。
　本発明の好ましい形態では、前記歪層除去工程は、熱処理することにより前記下地基板をエッチングする工程である。
　本発明の好ましい形態では、前記下地基板は炭化ケイ素であり、前記歪層除去工程は、前記下地基板をシリコン雰囲気下でエッチングする工程である。
　本発明の好ましい形態では、前記結晶成長工程は、物理気相輸送法で成長させる工程である。
　また、本発明は成長層におけるクラックの発生を抑制する方法にも関する。すなわち、上述した課題を解決する本発明は、下地基板上に成長層を形成する前に、前記下地基板の強度を低下させる脆加工工程を含む、成長層におけるクラックの発生を抑制する方法である。
　本発明の好ましい形態では、前記脆加工工程は、前記下地基板に貫通孔を形成する貫通孔形成工程と、前記貫通孔形成工程により導入された歪層を除去する歪層除去工程と、を有する。
　本発明の好ましい形態では、前記歪層除去工程は、熱処理することにより前記下地基板の歪層を除去する工程である。
　本発明の好ましい形態では、前記下地基板は炭化ケイ素であり、前記歪層除去工程は、前記下地基板をシリコン雰囲気下でエッチングする工程である。
　開示した技術によれば、成長層におけるクラックの発生を抑制可能な新規の技術を提供することができる。
　他の課題、特徴および利点は、図面および特許請求の範囲と共に取り上げられる際に、以下に記載される発明を実施するための形態を読むことにより明らかになるであろう。
実施の形態にかかる半導体基板の製造方法の工程を説明する説明図である。 実施の形態にかかる半導体基板の製造方法の工程を説明する説明図である。 実施の形態にかかる貫通孔形成工程の説明図である。 実施の形態にかかる結晶成長工程を説明する説明図である。 実施例１にかかる貫通孔形成工程の説明図である。 実施例１にかかる歪層除去工程の説明図である。 実施例１にかかる結晶成長工程の説明図である。 実施例１にかかる降温工程の説明図である。
　以下に添付図面を参照して、この発明にかかる半導体基板の製造方法の好適な実施の形態を詳細に説明する。本発明の技術的範囲は、添付図面に示した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、適宜変更が可能である。また、添付の図面は概念図であり、各部材の相対的な寸法等は、本発明を限定するものではない。また、本明細書においては、発明の説明の目的で、図面の上下に基づいて、上または下と指称する場合があるが、本発明の半導体基板の使用態様等との関係で上下を限定するものではない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
《半導体基板の製造方法》
　図１及び図２は、本発明の実施の形態にかかる半導体基板の製造方法の工程を示している。
　実施の形態にかかる半導体基板の製造方法は、下地基板１０の強度を低下させる脆加工工程Ｓ１０と、下地基板１０上に成長層２０を形成する結晶成長工程Ｓ２０と、結晶成長工程Ｓ２０後に下地基板１０および成長層２０を降温させる降温工程Ｓ３０と、を含み得る。
　また、この実施の形態は、下地基板１０上に成長層２０を形成する前に、下地基板１０の強度を低下させる脆加工工程Ｓ１０を含むことにより、成長層２０におけるクラックの発生を抑制する方法として把握できる。
　以下、実施の形態の各工程について詳細に説明する。
<脆加工工程>
　脆加工工程Ｓ１０は、下地基板１０の強度を低下させる工程である。言い換えれば、脆加工工程Ｓ１０は、下地基板１０が外力により容易に変形または破壊されるよう加工する工程である。さらに言い換えれば、脆加工工程Ｓ１０は、下地基板１０の脆弱性を高める工程である。なお、本明細書における「強度」とは、圧縮や引張などの物理的な外力に対して持つ耐久力のことをいい、機械的強度の概念を含む。
　実施の形態にかかる脆加工工程Ｓ１０は、下地基板１０に貫通孔１１を形成することにより、下地基板１０の強度を低下させている。すなわち、下地基板１０の体積を減少させることにより、外力によって容易に変形又は破壊され得るよう加工を施している。
　より具体的には、脆加工工程Ｓ１０は、下地基板１０に貫通孔１１を形成する貫通孔形成工程Ｓ１１と、この貫通孔形成工程Ｓ１１により導入された歪層１２を除去する歪層除去工程Ｓ１２と、を有する。
　下地基板１０は、半導体基板を製造する際に、一般的に用いられる材料であれば当然に採用することができる。下地基板１０の材料は、例として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ダイヤモンド（Ｃ）等の既知のＩＶ族材料である。また、下地基板１０の材料は、例として、炭化ケイ素（ＳｉＣ）等の既知のＩＶ－ＩＶ族化合物材料である。また、下地基板１０の材料は、酸化亜鉛（ＺｎＯ）、硫化亜鉛（ＺｎＳ）、セレン化亜鉛（ＺｎＳｅ）、硫化カドミウム（ＣｄＳ）、テルル化カドミウム（ＣｄＴｅ）等の既知のＩＩ－ＶＩ族化合物材料である。また、下地基板１０の材料は、例として、窒化ホウ素（ＢＮ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、アンチモン化インジウム（ＩｎＳｂ）等の既知のＩＩＩ－Ｖ族化合物材料である。また、下地基板１０の材料は、例として、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ガリウム（Ｇａ２Ｏ３）等の酸化物材料である。また、下地基板１０の材料は、例として、銅（Ｃｕ）、ニッケル（Ｎｉ）等の金属材料である。なお、下地基板１０は、その材料に応じて用いられる既知の添加原子が、適宜添加されている構成であってよい。
　なお、下地基板１０は、バルク結晶から加工したウェハや基板を用いてもよいし、別途上述した半導体材料からなるバッファ層を有する基板を用いても良い。
　貫通孔形成工程Ｓ１１は、下地基板１０に貫通孔１１を形成することにより、下地基板１０の強度を低下させる工程である。この貫通孔形成工程Ｓ１１は、下地基板１０に貫通孔１１を形成可能な手法であれば当然に採用することができる。
　貫通孔１１の形成手法は、例として、レーザー加工、集束イオンビーム（Ｆｏｃｕｓｅｄ　Ｉｏｎ　Ｂｅａｍ　Ｓｙｓｔｅｍ：ＦＩＢ）、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ：ＲＩＥ）等のプラズマエッチングを採用することができる。なお、本実施の形態を示した図２においては、レーザーＬを下地基板１０に照射することにより貫通孔１１を形成する手段を例示している。
　貫通孔１１は、下地基板１０の強度を低下させる形状を採用すればよく、単数又は複数形成しても良い。また、複数の貫通孔１１を配列させた貫通孔群（パターン）を採用しても良い。
　以下、六方晶系の半導体材料を成長させる際のパターンの一例について、詳細に説明する。
　図３は、実施の形態にかかるパターン１００を説明する説明図である。パターン１００が示す線分は、下地基板１０である。パターン１００は、好ましくは、３回対称である正６角形変位形を呈する。本明細書中の説明における「正６角形変位形」を、図３を交えて、詳細に以下に説明する。正６角形変位形は、１２角形である。また、正６角形変位形は、等しい長さを呈し直線状である１２個の線分により構成される。正６角形変位形を呈するパターン１００は、正３角形であり面積１０１ａを有し３個の頂点１０４を含む基準図形１０１を内包する。当該３個の頂点１０４のそれぞれは、パターン１００の頂点に含まれる。ここで、当該３個の頂点１０４は、パターン１００を構成する線分上に位置する場合がある、と把握することができる。パターン１００は、頂点１０４から延伸し頂点１０４を含む線分１０２（第１線分に相当。）と、頂点１０４から延伸せず頂点１０４を含まず線分１０２と隣接する線分１０３（第２線分に相当。）と、を含む。ここで、パターン１００における２つの隣接し合う線分１０２がなす角度θは、一定であり、パターン１００における２つの隣接し合う線分１０３がなす角度θと等しい。なお、本明細書中の説明における「正６角形変位形」は、正６角形が、凹凸の程度を示す角度θに基づき、当該正６角形の面積を維持しながら変位（変形）されてなる１２角形である、と把握することができる。
　角度θは、好ましくは６０°より大きく、また好ましくは６６°以上であり、また好ましくは８０°以上であり、また好ましくは８３°以上であり、また好ましくは１２０°以上であり、また好ましくは１５０°以上であり、また好ましくは１５５°以上である。また、角度θは、好ましくは１８０°以下であり、また好ましくは１５５°以下であり、また好ましくは１５０°以下であり、また好ましくは１２０°以下であり、また好ましくは８３°以下であり、また好ましくは８０°以下であり、また好ましくは６６°以下である。
　実施の形態にかかるパターン１００は、３回対称である正６角形変位形に代えて、６回対称である正１２角形変位形である構成であってよい。正１２角形変位形は、２４角形である。また、正１２角形変位形は、等しい長さを呈し直線状である２４個の線分により構成される。正１２角形変位形を呈するパターン１００は、正６角形であり面積１０１ａを有し６個の頂点１０４を含む基準図形１０１を内包する。当該６個の頂点１０４のそれぞれは、パターン１００の頂点に含まれる。なお、正６角形変位形と同様、パターン１００における２つの隣接し合う線分１０２がなす角度θは、一定であり、パターン１００における２つの隣接し合う線分１０３がなす角度θと等しい。つまり、本明細書中の説明における「正１２角形変位形」は、正１２角形が、凹凸の程度を示す角度θに基づき、当該正１２角形の面積を維持しながら変位（変形）されてなる２４角形である、と把握することができる。なお、パターン１００は、正２ｎ角形が、凹凸の程度を示す角度θに基づき、当該正２ｎ角形の面積を維持しながら変位（変形）されてなる４ｎ角形である２ｎ角形変位形を呈する、という構成であってよい。このとき、２ｎ角形変位形は正ｎ角形（基準図形１０１に相当。）を内包する、と把握することができる。ここで、基準図形１０１は、ｎ個の頂点を含む、と把握することができる。
　実施の形態にかかるパターン１００は、正２ｎ角形変位形（正６角形変位形、正１２角形変位形を含む。）を含む構成であってよい。また、パターン１００は、正２ｎ角形変位形を構成する線分に加えて、正２ｎ角形変位形における隣接し合う２つの線分１０３の交点と、基準図形１０１の重心と、を結ぶ線分（第３線分に相当。）を少なくとも１つさらに含む構成であってよい。また、パターン１００は、正２ｎ角形変位形を構成する線分に加えて、正２ｎ角形変位形における隣接し合う２つの線分１０３の交点と、基準図形１０１を構成する頂点１０４と、を結ぶ線分を少なくとも１つさらに含む構成であってよい。また、パターン１００は、正２ｎ角形変位形を構成する線分に加えて、正２ｎ角形変位形に含まれる基準図形１０１を構成する線分を少なくとも１つさらに含む構成であってよい。
　また、貫通孔形成工程Ｓ１１は、好ましくは下地基板１０の有効面積の５０％以上を除去する工程である。また、より好ましくは、有効面積の６０％以上を除去する工程であり、さらに好ましくは有効面積の７０％以上を除去する工程であり、さらに好ましくは有効面積の８０％以上を除去する工程である。
　なお、本明細書における有効面積とは、結晶成長工程Ｓ２０において、原料が付着する下地基板１０の表面のことをいう。言い換えれば、下地基板１０の成長面において、貫通孔１１により除去された領域以外の残された領域のことをいう。
　なお、下地基板１０の有効面積や貫通孔１１の形状・パターンは、下地基板１０と成長層２０の格子定数差や熱膨張係数差、成長層２０の結晶構造、成長手法を考慮して設定することが望ましい。
　歪層除去工程Ｓ１２は、貫通孔形成工程Ｓ１１により下地基板１０に形成された歪層１２を除去する工程である。この歪層除去工程Ｓ１２は、下地基板１０に導入された歪層１２を除去可能な手段であれば、当然に採用することができる。
　歪層１２を除去する手法は、例として、水素ガスをエッチングガスとして用いる水素エッチング法や、Ｓｉ雰囲気下で加熱するＳｉ蒸気圧エッチング（Ｓｉ－Ｖａｐｏｒ　Ｅｔｃｈｉｎｇ：ＳｉＶＥ）法、後述する実施例１に記載のエッチング手法を採用することができる。
<結晶成長工程>
　結晶成長工程Ｓ２０は、脆加工工程Ｓ１０後の下地基板１０上に、成長層２０を形成する工程である。
　成長層２０の半導体材料は、下地基板１０と同じ半導体材料であっても良いし（ホモエピタキシャル成長）、下地基板１０と異なる半導体材料であっても良い（ヘテロエピタキシャル成長）。また、成長層２０の半導体材料は、下地基板１０の半導体材料よりも強度が低い場合を例示できる。
　成長層２０の材料としては、一般に半導体材料としてエピタキシャル成長させる材料であれば、当然に採用することができる。成長層２０の材料は、下地基板１０の材料であってよく、下地基板１０の材料として採用され得る既知の材料であってよく、下地基板１０上にエピタキシャル成長され得る既知の材料であってよい。
　具体的には、成長層２０の材料は、例として、Ｓｉ、Ｇｅ、ＧａＮ、ＡｌＮ、ＩｎＮ、ＺｎＳ、ＺｎＳｅ、ＣｄＴｅ、ＧａＰ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＳｉＣ、等を採用することができる。
　下地基板１０の材料と成長層２０の材料の組合せは、両素材の格子定数や熱膨張係数の差を考慮して、適宜選択することができる。
　結晶成長工程Ｓ２０は、成長層２０の成長手法として、物理気相輸送法（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｔｒａｎｓｐｏｒｔ:ＰＶＴ）、昇華再結晶法、改良レイリー法、化学気相輸送法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｔｒａｎｓｐｏｒｔ：ＣＶＴ）、有機金属気相成長法（Ｍｏｌｅｃｕｌａｒ－Ｏｒｇａｎｉｃ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）、ハイドライド気相成長法（Ｈｙｄｒｉｄｅ　Ｖａｐｅｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ：ＨＶＰＥ）等の既知の気相成長法（気相エピタキシャル法に相当。）を採用することができる。なお、結晶成長工程Ｓ２０は、ＰＶＴに代えて、物理気相成長法（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ:ＰＶＤ）を採用することができる。なお、結晶成長工程Ｓ２０は、ＣＶＴに代えて、化学気相成長法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ:ＣＶＤ）を採用することができる。また、結晶成長工程Ｓ２０は、成長層２０の成長手法として、ＴＳＳＧ法（Ｔｏｐ－Ｓｅｅｄｅｄ　Ｓｏｌｕｔｉｏｎ　Ｇｒｏｗｔｈ法）、準安定溶媒エピタキシー法（Ｍｅｔａｓｔａｂｌｅ　Ｓｏｌｖｅｎｔ　Ｅｐｉｔａｘｙ:ＭＳＥ）等の既知の液相成長法（液相エピタキシャル法に相当。）を採用することができる。また、結晶成長工程Ｓ２０は、成長層２０の成長手法として、ＣＺ法（Ｃｚｏｃｈｒａｌｓｋｉ法）を採用することができる。結晶成長工程Ｓ２０は、下地基板１０及び成長層２０のそれぞれの材料に応じて、適宜成長手法を選択し採用することができる。
　図４は、実施の形態にかかる結晶成長工程Ｓ２０を説明する説明図である。
　実施の形態にかかる結晶成長工程Ｓ２０は、下地基板１０と、成長層２０の原料となる半導体材料４０とを、準閉鎖空間を有した坩堝３０内に相対（対峙）させて配置し加熱する工程である。なお、本明細書における「準閉鎖空間」とは、容器内の真空引きは可能であるが、容器内に発生した蒸気の少なくとも一部を閉じ込め可能な空間のことをいう。
　また、結晶成長工程Ｓ２０は、下地基板１０の垂直方向に沿って温度勾配が形成されるよう加熱する工程である。この温度勾配中で坩堝３０（下地基板１０および半導体材料４０）を加熱することにより、半導体材料４０から下地基板１０上へ、原料輸送空間３１を介して原料が輸送される。
　原料を輸送する駆動力としては、上述した温度勾配や、下地基板１０と半導体材料４０間の化学ポテンシャル差を採用することができる。
　具体的には、準閉鎖空間内で、半導体材料４０から昇華した元素からなる蒸気が、原料輸送空間３１中を拡散することにより輸送され、半導体材料４０より温度の低く設定された下地基板１０上に過飽和となって凝結する。または、半導体材料４０より化学ポテンシャルの低い下地基板１０上に過飽和となって凝結する。その結果、下地基板１０上に成長層２０が形成される。
　なお、この結晶成長工程Ｓ２０においては、不活性ガスやドーピングガスを原料輸送空間３１に導入して、成長層２０のドーピング濃度や成長環境を制御しても良い。
　本実施の形態は、ＰＶＴ法により、成長層２０を形成する形態を示したが、成長層２０を形成可能な手法であれば当然に採用することができる。
<降温工程>
　降温工程Ｓ３０は、結晶成長工程Ｓ２０で加熱された下地基板１０及び成長層２０を、降温する工程である。
　降温工程Ｓ３０において、下地基板１０と成長層２０は温度が低下することにより、それぞれの熱膨張係数に応じて収縮する。この時、下地基板１０と成長層２０とで、半導体材料やドーピング濃度が異なる場合には、収縮率に差が生じることとなる。
　本実施の形態によれば、脆加工工程Ｓ１０において下地基板１０の強度を低下させているため、下地基板１０と成長層２０とで収縮率に差が生じた場合であっても、下地基板１０が変形もしくはクラック１３が形成される（図２及び図８参照）。
　すなわち、本発明にかかる結晶成長工程Ｓ２０は、下地基板１０とは異なる収縮率の成長層２０を形成する工程である。具体的には、下地基板１０と成長層２０は異なるドーピング濃度であることや、下地基板１０と成長層２０は異なる材料であることを例示することができる。
　言い換えれば、本実施の形態にかかる結晶成長工程Ｓ２０は、下地基板１０とは異なるドーピング濃度の成長層２０を形成する工程である。また、本実施の形態にかかる結晶成長工程Ｓ２０は、下地基板１０とは異なる材料の成長層２０を形成する工程である。
　本発明によれば、下地基板１０の強度を低下させる脆加工工程Ｓ１０を含むことにより、下地基板１０と成長層２０との間に生じる応力を下地基板１０に逃がして、成長層２０におけるクラックの発生を抑制することができる。
　本発明にかかる半導体基板の製造方法の一つの形態として、以下の実施例に示すように、ＳｉＣ基板上にＡｌＮを成長させる形態が挙げられる。
　また、本発明にかかる半導体基板の製造方法の一つの形態として、ＳｉＣ基板上にＡｌＮを成長させる形態を含まない形態が挙げられる。
　実施例１、比較例１を挙げて本発明をより具体的に説明する。
　なお、実施例１及び比較例１は、ＳｉＣの下地基板１０の上にＡｌＮの成長層２０を成長させて半導体基板を製造した。
　ＡｌＮは、ＳｉＣとの格子不整合が約１％であり、ＳｉＣとの熱膨張係数差が約２３％である。実施例１では、このような格子不整合および熱膨張係数差による応力をＳｉＣの下地基板１０に逃がすことで、ＡｌＮの成長層２０におけるクラックの発生を抑制している。
《実施例１》
〈貫通孔形成工程Ｓ１１〉
　以下の条件で、下地基板１０にレーザーを照射し貫通孔１１を形成した。
（下地基板１０）
　半導体材料:４Ｈ－ＳｉＣ
　基板サイズ:横幅１１ｍｍ×縦幅１１ｍｍ×厚み５２４μｍ
　成長面：Ｓｉ－ｆａｃｅ
　オフ角：ｏｎ－ａｘｉｓ
（レーザー加工条件）
　種類：グリーンレーザー
　波長：５３２ｎｍ
　スポット径：４０μｍ
　平均出力：４Ｗ（３０ｋＨｚにて）
（パターンの詳細）
　図５は、実施例１にかかる貫通孔形成工程Ｓ１１で形成した貫通孔１１のパターンを説明する説明図である。図５（ａ）は、複数の貫通孔１１を配列した様子を示す説明図である。この図５（ａ）においては、黒く示した領域が貫通孔１１の部分を示し、白く示した領域が下地基板１０として残されている。
　図５（ｂ）は、図５（ａ）の貫通孔１１を拡大した様子を示す説明図である。この図５（ｂ）においては、白く示した領域が貫通孔１１の部分を示し、黒く示した領域が下地基板１０として残されている。
　なお、図５のパターンにおいては、下地基板１０の有効面積の８０％以上を除去して、下地基板１０の強度を低下させている。
（歪層除去工程Ｓ１２）
　図６は、実施例１にかかる歪層除去工程Ｓ１２を説明する説明図である。
　貫通孔形成工程Ｓ１１により貫通孔１１を形成した下地基板１０をＳｉＣ容器５０内に収容し、さらにＳｉＣ容器５０をＴａＣ容器６０に収容し、以下の条件で加熱した。
（加熱条件）
　加熱温度：１８００℃
　加熱時間：２ｈ
　エッチング量：８μｍ
（ＳｉＣ容器５０）
　材料:多結晶ＳｉＣ
　容器サイズ:直径６０ｍｍ×高さ４ｍｍ
　下地基板１０とＳｉＣ容器５０の底面との距離：２ｍｍ
（ＳｉＣ容器５０の詳細）
　ＳｉＣ容器５０は、図６に示すように、互いに嵌合可能な上容器５１と下容器５２とを備える嵌合容器である。上容器５１と下容器５２の嵌合部には、微小な間隙５３が形成されており、この間隙５３からＳｉＣ容器５０内の排気（真空引き）が可能なよう構成されている。
　ＳｉＣ容器５０は、下地基板１０が温度勾配の高温側に配置された状態で、温度勾配の低温側に配置されるＳｉＣ容器５０の一部と、下地基板１０とを相対させることで形成されるエッチング空間５４を有する。このエッチング空間５４は、下地基板１０とＳｉＣ容器５０の底面の間に設けられた温度差を駆動力として、下地基板１０からＳｉＣ容器５０へＳｉ原子及びＣ原子を輸送しエッチングする空間である。
　また、ＳｉＣ容器５０は、下地基板１０を中空に保持してエッチング空間５４を形成する基板保持具５５を有している。なお、この基板保持具５５は、加熱炉の温度勾配の方向によっては設けなくても良い。例えば、加熱炉が下容器５２から上容器５１に向かって温度が下がるよう温度勾配を形成する場合には、基板保持具５５を設けずに、下容器５２の底面に下地基板１０を配置しても良い。
（ＴａＣ容器６０）
　材料:ＴａＣ
　容器サイズ:直径１６０ｍｍ×高さ６０ｍｍ
　Ｓｉ蒸気供給源６４（Ｓｉ化合物）:ＴａＳｉ２
（ＴａＣ容器６０の詳細）
　ＴａＣ容器６０は、ＳｉＣ容器５０と同様に、互いに嵌合可能な上容器６１と下容器６２とを備える嵌合容器であり、ＳｉＣ容器５０を収容可能に構成されている。上容器６１と下容器６２の嵌合部には、微小な間隙６３が形成されており、この間隙６３からＴａＣ容器６０内の排気（真空引き）が可能なよう構成されている。
　ＴａＣ容器６０は、ＴａＣ容器６０内にＳｉ元素を含む気相種の蒸気圧を供給可能なＳｉ蒸気供給源６４を有している。Ｓｉ蒸気供給源６４は、加熱処理時にＳｉ元素を含む気相種の蒸気圧をＴａＣ容器６０内に発生させる構成であれば良い。
〈結晶成長工程Ｓ２０〉
　図７は、実施例１にかかる結晶成長工程Ｓ２０を説明する説明図である。
　歪層除去工程Ｓ１２により歪層１２を除去した下地基板１０を半導体材料４０と相対させて坩堝３０内に収容し、以下の条件で加熱した。
（加熱条件）
　加熱温度：２０４０℃
　加熱時間:７０ｈ
　成長厚み：５００μｍ
　Ｎ２ガス圧力：１０ｋＰａ
（坩堝３０）
　材料：炭化タンタル（ＴａＣ）及び／又はタングステン（Ｗ）
　容器サイズ：１０ｍｍ×１０ｍｍ×１．５ｍｍ
　下地基板１０－半導体材料４０間距離：１ｍｍ
（坩堝３０の詳細）
　坩堝３０は、下地基板１０と半導体材料４０との間に原料輸送空間３１を有している。この原料輸送空間３１を介して、半導体材料４０から下地基板１０上に原料を輸送している。
　図７（ａ）は、結晶成長工程Ｓ２０で用いる坩堝３０の一例である。この坩堝３０は、ＳｉＣ容器５０及びＴａＣ容器６０と同様に、互いに嵌合可能な上容器３２と下容器３３とを備える嵌合容器である。上容器３２と下容器３３の嵌合部には、微小な間隙３４が形成されており、この間隙３４から坩堝３０内の排気（真空引き）が可能なよう構成されている。
　さらに、坩堝３０は、原料輸送空間３１を形成する基板保持具３５を有している。この基板保持具３５は、下地基板１０と半導体材料４０との間に設けられ、半導体材料４０を高温側に、下地基板１０を低温側に配置して原料輸送空間３１を形成している。
　図７（ｂ）及び図７（ｃ）は、結晶成長工程Ｓ２０で用いる坩堝３０の他の例である。この図７（ｂ）及び図７（ｃ）の温度勾配は、図７（ａ）の温度勾配と逆に設定されており、下地基板１０が上側に配置されている。すなわち、図７（ａ）と同様に、半導体材料４０を高温側に、下地基板１０を低温側に配置して原料輸送空間３１を形成している。
　図７（ｂ）は、下地基板１０を上容器３２側に固定することで、半導体材料４０との間に原料輸送空間３１を形成する例を示している。
　図７（ｃ）は、上容器３２に貫通窓を形成し下地基板１０を配置することで、半導体材料４０との間に原料輸送空間３１を形成する例を示している。また、この図７（ｃ）に示すように、上容器３２と下容器３３との間に中間部材３６を設けることで、原料輸送空間３１を形成しても良い。
（半導体材料４０）
　材料：ＡｌＮ焼結体
　サイズ：横幅２０ｍｍ×縦幅２０ｍｍ×厚み５ｍｍ
（半導体材料４０の詳細）
　半導体材料４０のＡｌＮ焼結体は、以下の手順により焼結した。
　ＡｌＮ粉末をＴａＣブロックの枠内に入れ、適度な力で押し固めた。その後、熱分解炭素坩堝に押し固めたＡｌＮ粉末およびＴａＣブロックを収納し、以下の条件で加熱した。
　加熱温度：１８５０℃
　Ｎ２ガス圧力：１０ｋＰａ
　加熱時間：３ｈ
〈降温工程〉
　最後に、結晶成長工程Ｓ２０後の下地基板１０および成長層２０を以下の条件で降温した。
（降温条件）
　降温前の基板温度：２０４０℃
　降温後の基板温度：室温
　降温速度：１２８℃／ｍｉｎ
　図７は、上記条件で降温した下地基板１０及び成長層２０について、下地基板１０側から観察したＳＥＭ像である。下地基板１０に、クラック１３が形成されているのがわかる。
　実施例１により製造された半導体基板の下地基板１０においては、複数のクラック１３が観察された。一方で、成長層２０においては、クラックは観察されなかった。すなわち、ＡｌＮ結晶成長表面(０００１)の１０ｍｍ×１０ｍｍの全領域において、クラックがないことが確認された。
《比較例１》
　実施例１と同様の下地基板１０に対し、実施例１と同様の条件で結晶成長工程Ｓ２０及び降温工程Ｓ３０を施した。すなわち、比較例１は脆加工工程Ｓ１０を行わず、結晶成長工程Ｓ２０を行った。
　比較例１により製造された半導体基板の下地基板１０においては、クラック１３が観察されなかった。一方で、成長層２０においては、１．０ｍｍ－１のクラック線密度で、クラックが観察された。なお、本明細書におけるクラック線密度とは、測定面積において観察される全てのクラックを足し合わせた長さを、測定面積で割った値のことをいう（クラックの総長さ（ｍｍ）／測定面積（ｍｍ－２）＝クラック線密度（ｍｍ－１））。
　実施例１及び比較例１の結果から、脆加工工程Ｓ１０により下地基板１０の強度を低下させることで、成長層２０に生じる応力を下地基板１０に逃がして、成長層２０中にクラックが生じることを抑制することができることが把握できる。
　１０　下地基板
　１１　貫通孔
　１２　歪層
　１３　クラック
　２０　成長層
　３０　坩堝
　３１　原料輸送空間
　４０　半導体材料
　５０　ＳｉＣ容器
　６０　ＴａＣ容器
　Ｓ１０　脆加工工程
　Ｓ１１　貫通孔形成工程
　Ｓ１２　歪層除去工程
　Ｓ２０　結晶成長工程
　Ｓ３０　降温工程

 

Claims (14)

  1. 　下地基板の強度を低下させる脆加工工程と、
    　前記下地基板上に成長層を形成する結晶成長工程と、を含む、半導体基板の製造方法。
  2. 　前記結晶成長工程は、前記下地基板とは異なる収縮率の前記成長層を形成する工程である、請求項１に記載の半導体基板の製造方法。
  3. 　前記下地基板と前記成長層は異なるドーピング濃度である、請求項１又は請求項２に記載の半導体基板の製造方法。
  4. 　前記下地基板と前記成長層は異なる材料である、請求項１～３の何れか一項に記載の半導体基板の製造方法。
  5. 　前記脆加工工程は、前記下地基板に貫通孔を形成する貫通孔形成工程と、
    　前記貫通孔形成工程により導入された歪層を除去する歪層除去工程と、を有する、請求項１～４の何れか一項に記載の半導体基板の製造方法。
  6. 　前記貫通孔形成工程は、レーザーを前記下地基板に照射することにより貫通孔を形成する工程である、請求項５に記載の半導体基板の製造方法。
  7. 　前記歪層除去工程は、熱処理することにより前記下地基板の歪層を除去する工程である、請求項５又は請求項６に記載の半導体基板の製造方法。
  8. 　前記下地基板は炭化ケイ素であり、
    　前記歪層除去工程は、前記下地基板をシリコン雰囲気下でエッチングする工程である、請求項５～７の何れか一項に記載の半導体基板の製造方法。
  9. 　前記結晶成長工程は、物理気相輸送法で成長させる工程である、請求項１～８の何れか一項に記載の半導体基板の製造方法。
  10. 　請求項１～９の何れか一項に記載の製造方法により製造された半導体基板。
  11. 　下地基板上に成長層を形成する前に、前記下地基板の強度を低下させる脆加工工程を含む、成長層におけるクラックの発生を抑制する方法。
  12. 　前記脆加工工程は、前記下地基板に貫通孔を形成する貫通孔形成工程と、
    　前記貫通孔形成工程により導入された歪層を除去する歪層除去工程と、を有する、請求項１１に記載の方法。
  13. 　前記歪層除去工程は、熱処理することにより前記下地基板をエッチングする工程である、請求項１２に記載の方法。
  14. 　前記下地基板は炭化ケイ素であり、
    　前記歪層除去工程は、前記下地基板をシリコン雰囲気下でエッチングする工程である、請求項１２又は請求項１３に記載の方法。

     
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