WO2022009530A1 - 撮像装置及び電子機器 - Google Patents

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    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/809—Constructional details of image sensors of hybrid image sensors

Definitions

  • the analog-digital conversion unit is an analog pixel signal read in parallel from each pixel in a plurality of pixel rows of the pixel array unit. It can be configured to include a plurality of analog-digital conversion units including a first analog-digital conversion unit and a second analog-digital conversion unit, each of which is converted into a digital pixel signal. Then, the signal line is divided into a plurality of signal lines including the first signal line and the second signal line in the length direction corresponding to the analog-to-digital conversion unit of a plurality of systems for each pixel sequence. Can be configured as
  • the second connection portion that connects the signal line and the second analog-to-digital conversion unit may be configured to be provided close to each other in the area of the pixel array unit. Further, the first connection portion and the second connection portion can be configured to connect the semiconductor chip of the first layer and the semiconductor chip of the second layer by direct bonding using a Cu electrode.
  • the load current source unit 13 is composed of a set of a plurality of load current sources I (see FIG. 2) connected to each of the signal lines 32 1 to 32 n for each pixel row.
  • the load current source I is composed of, for example, a MOS type field effect transistor (FET), and each of the signal lines 32 1 to 32 n for each pixel 20 of the pixel row selectively scanned by the row selection unit 12. Bias current is supplied through.
  • FET MOS type field effect transistor
  • a transfer signal TRG in which a high level (for example, V DD level) is active is given to the gate electrode of the transfer transistor 22 from the row selection unit 12.
  • the transfer transistor 22 becomes conductive in response to the transfer signal TRG, is photoelectrically converted by the photodiode 21, and transfers the optical charge stored in the photodiode 21 to the floating diffusion FD.
  • the reset transistor 23 is connected between the node of the high potential side power supply voltage V DD and the floating diffusion FD.
  • a reset signal RST that activates a high level is given to the gate electrode of the reset transistor 23 from the row selection unit 12.
  • the reset transistor 23 becomes conductive in response to the reset signal RST, and resets the floating diffusion FD by discarding the charge of the floating diffusion FD to the node of the voltage V DD.
  • the pixel 20 is composed of a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25, that is, a 4Tr configuration composed of four transistors (Tr) is given as an example.
  • the selection transistor 25 may be omitted, and the amplification transistor 24 may have a 3Tr configuration in which the function of the selection transistor 25 is provided. If necessary, the number of transistors may be increased to a configuration of 5Tr or more. ..
  • the comparator 141 uses the analog pixel signal V VSL read from the pixel 20 as a comparison input and the reference signal V RAMP of the lamp wave generated by the reference signal generation unit 17 as a reference input, and compares both signals. Then, for example, when the reference signal V RAMP is larger than the pixel signal V VSL , the output of the comparator 141 is in the first state (for example, high level), and when the reference signal V RAMP is equal to or less than the pixel signal V VSL. The output is in the second state (eg, low level). As a result, the comparator 141 outputs a pulse signal having a pulse width corresponding to the signal level of the pixel signal VVSL, specifically, the magnitude of the signal level, as a comparison result.
  • comparator 141 of the analog-to-digital converter 140 As the comparator 141 of the analog-to-digital converter 140, a comparator having various configurations can be used. Hereinafter, a specific circuit configuration example of the comparator that can be used as the comparator 141 of the analog-to-digital converter 140 will be described.
  • the common connection node N 11 between the second differential transistor NT 12 and the second load transistor PT 12 is an output node of the differential amplifier 51, and the output signal OUT from the output node through the output terminal T 10. Is derived.
  • Each source electrode of the first load transistor PT 11 and the second load transistor PT 12 is connected to a node of the power supply voltage V DD.
  • the first switch transistor NT 13 is connected between the gate electrode and the drain electrode of the first differential transistor NT 11.
  • the second switch transistor NT 14 is connected between the gate electrode and the drain electrode of the second differential transistor NT 12.
  • the first switch transistor NT 13 and the second switch transistor NT 14 are turned on (conducting) / off (non-conducting) by the drive signal AZ input from the timing control unit 16 shown in FIG. 1 via the input terminal T 13. By being controlled, auto-zero (initialization operation) is selectively performed.
  • FIG. 5 is a circuit diagram showing the circuit configuration of the comparator according to the circuit configuration example 2.
  • the comparator 50B according to the circuit configuration example 2 includes a differential amplifier 51, a first capacitive element C 21 , a second capacitive element C 22 , a third capacitive element C 23 , a first switch transistor PT 23 , and It is configured to include a second switch transistor PT 24.
  • the third capacitive element C 23 is connected between the gate electrode of the second differential transistor PT 22 and the input terminal T 24 of a predetermined voltage REF.
  • the second differential transistor PT 22 takes a predetermined voltage REF applied through the terminal T 24 as a gate input via the third capacitive element C 23.
  • the predetermined voltage REF is an arbitrary constant voltage such as a power supply voltage V DD and a GND (ground) level.
  • the predetermined voltage REF is set to the GND level.
  • the input voltage of the differential amplifier 51 at the time of inverting the output signal OUT of the differential amplifier 51 does not fluctuate and is constant regardless of the signal amount of the pixel 20. Therefore, it is possible to reduce the power supply voltage VDD (for example, about 1.3V). As a result, the power consumption of the analog-to-digital conversion unit 14 can be reduced, so that the power consumption of the CMOS image sensor 1A can be reduced.
  • VDD for example, about 1.3V
  • the input transistor PT 41 is composed of a P-channel MOS transistor and is connected between the signal line 32 and the input side load current source I 41. Specifically, the source electrode of the input transistor PT 41 is connected to the signal line 32, and the drain electrode is connected to one end of the input side load current source I 41. As a result, the pixel signal VVSL is input to the source electrode of the input transistor PT 41 through the signal line 32.
  • the input transistor PT 41 amplifies the difference between the reference signal V RAMP input to the gate electrode and the pixel signal V VSL input to the source electrode, that is, the gate-source voltage V gs of the input transistor PT 41. It is output as a drain voltage from the drain electrode. In the input transistor PT 41 , it is desirable that the back gate electrode and the source electrode are short-circuited in order to suppress the back gate effect.
  • the circuit configuration of the comparator 50D according to the circuit configuration example 4 exemplified here is an example, and is not limited to this circuit configuration.
  • the circuit configuration of the subsequent input transistor PT 41 for example, suppressing clamp transistor lowering the drain voltage when the non-conductive state of the input transistor PT 41, provided in parallel to the input transistor PT 41 It can be configured.
  • the clamp transistor to limit the lower limit of the drain voltage of the input transistor PT 41 it can be configured to provided in parallel to the input transistor PT 41.
  • the pixel array unit 11 in which the pixels 20 are arranged in a matrix is divided into, for example, two regions 11A and 11B in the column direction.
  • the signal lines 32 are the first signal line 32A (32A 1 to 32A n ) and the second signal line 32B (32B 1 to) in the length direction (column direction) for each pixel row. It is divided into 32B n).
  • the two divided regions 11A and 11B of the pixel array unit 11 in which the pixels 20 are two-dimensionally arranged in a matrix form electricity with the semiconductor chip 42 of the second layer. It is formed so as to sandwich the connection portions (VIA) 54A and 54B for making a target connection. Further, for example, pads 51 for external connection and power supply are provided at both left and right ends of the first layer semiconductor chip 41.
  • the analog circuit unit of the analog-to-digital conversion unit 14, specifically, the comparators 141A and 141B of the analog-to-digital converter 140 are arranged on the semiconductor chip 42 of the second layer. Further, the load current source portions 13A and 13B are arranged on the second layer semiconductor chip 42 with the connection portions (VIA) 55A and 55B for electrical connection with the first layer semiconductor chip 41 interposed therebetween.
  • the arrangement of the comparators 141A and 141B of the analog-to-digital converter 140 on the second layer semiconductor chip 42 shown in FIG. 11, the load current source units 13A and 13B, and the reference signal generation unit 17 is an example. Therefore, it is not limited to this arrangement example.
  • the comparators 141A and 141B arranged on the second layer semiconductor chip 42 corresponding to the two regions 11A and 11B and the counters 142A and 142B arranged on the third layer semiconductor chip 43 are two layers. It is electrically connected for each pixel row through the connection portions 56A and 56B of the eyes and the connection portions 57A and 57B of the third layer.
  • Examples of the connecting portions 54A and 54B, the connecting portions 55A and 55B, the connecting portions 56A and 56B, and the connecting portions 57A and 57B include a through silicon via (TSV), a metal-metal junction including a Cu-Cu junction, and the like. Can be done.
  • TSV through silicon via
  • FIG. 14 shows a timing diagram for one horizontal period (1H). If the parasitic resistance R VSL and the parasitic capacitance C VSL can be halved, the pixel P-phase / D-phase settling time (signal line potential settling time) can be shortened, so that the time required to read the pixel signal of one line can be shortened, and the frame can be shortened. The rate can be improved. Further, since the settling time can be shortened and a free time is generated within one horizontal period as shown in FIG. 14, power consumption can be reduced by stopping the circuit operation during the free time. Alternatively, the current I LM flowing through the load current source I may be reduced by the amount that the parasitic resistance R VSL and the parasitic capacitance C VSL are reduced while maintaining the same one horizontal period without shortening the settling time. ..
  • FIG. 15 is a block diagram schematically showing an outline of a system configuration of a CMOS image sensor which is an example of an image pickup apparatus according to a third embodiment to which the technique according to the present disclosure is applied.
  • the CMOS image sensor 1C according to the third embodiment also has the same as the case of the CMOS image sensor 1A according to the first embodiment, the first layer semiconductor chip 41 and the second layer semiconductor chip 42. And, it has a laminated chip structure in which at least three semiconductor chips of the third layer semiconductor chip 43 are laminated.
  • the analog circuit unit of the analog-to-digital conversion unit 14, specifically, the comparators 141A and 141B of the analog-to-digital converter 140 are arranged on the semiconductor chip 43 of the third layer. On the outside of the comparators 141A and 141B, connection portions 57A and 57B for electrically connecting to the second layer semiconductor chip 42 are provided.
  • the laminated chip structure is a three-layer laminated structure
  • the laminated structure is not limited to the three-layer laminated structure, and may be a four-layer or more laminated structure.
  • the analog circuit unit and the digital circuit unit of the analog-to-digital conversion unit 14 can be distributed and arranged on the semiconductor chips of the second and subsequent layers.
  • a process suitable for manufacturing the digital circuit unit of the analog-to-digital conversion unit 14 (for example, a 22 nm process) can be applied to the semiconductor chip 42 of the second layer, and the three layers can be applied. Since a low-cost process (for example, a 55 nm process) suitable for manufacturing the analog circuit unit of the analog-to-digital converter 14 can be applied to the semiconductor chip 43 of the eye, the characteristics and cost can be optimized. In particular, advanced processes can be applied to the production of digital circuit units.
  • the interface 18 is provided on the semiconductor chip 42 of the second layer, the interface 18 is provided as compared with the case where the interface 18 is provided on the semiconductor chip 43 of the third layer. It is possible to reduce the parasitic resistance and the parasitic capacitance attached to the output of.
  • the output of the interface 18 is a high-speed signal, and it is important in design that the parasitic resistance and the parasitic capacitance for one layer can be reduced.
  • the first layer semiconductor chip 41 and the second layer The configuration of the semiconductor chip 42 of the eye is the same as that of the CMOS image sensor 1B according to the second embodiment.
  • the CMOS image sensor 1F includes a first-layer semiconductor chip 41, a second-layer semiconductor chip 42, a third-layer semiconductor chip 43, and a fourth-layer semiconductor. It has a laminated chip structure in which four semiconductor chips of the chip 44 are laminated.
  • the configurations of the first-layer semiconductor chip 41, the second-layer semiconductor chip 42, and the third-layer semiconductor chip 43 are the same as in the case of the CMOS image sensor 1B according to the second embodiment. That is, the semiconductor chip 41 of the first layer is formed with two divided regions 11A, 11B, etc. of the pixel array unit 11, and the semiconductor chip 42 of the second layer is a comparator of the analog-digital converter 140. 141A, 141B, load current source units 13A, 13B, reference signal generation unit 17, and the like are arranged. The first-layer semiconductor chip 41 and the second-layer semiconductor chip 42 are electrically connected to each other through the first-layer connection portions 54A and 54B and the second-layer connection portions 55A and 55B.
  • a memory unit 71 and an interface 18 are arranged on the semiconductor chip 44 of the fourth layer.
  • the semiconductor chip 43 of the third layer and the semiconductor chip 44 of the fourth layer are connected by, for example, CoW (Chip on Wafer).
  • the logic circuit unit 15 on the third-layer semiconductor chip 43 and the memory unit 71 on the fourth-layer semiconductor chip 44 are electrically connected to each other through the third-layer connection unit 63 and the fourth-layer connection unit 64. Will be done.
  • the memory unit 71 can be used, for example, in the logic circuit unit 15 to temporarily hold data in the process of desired signal processing.
  • the CMOS image sensor 1G according to the seventh embodiment also has the same as the CMOS image sensor 1E according to the sixth embodiment, the first layer semiconductor chip 41, the second layer semiconductor chip 42, and 3. It has a laminated chip structure in which four semiconductor chips of the semiconductor chip 43 of the layer and the semiconductor chip 44 of the fourth layer are laminated.
  • an advanced process for example, a 12 nm process
  • the size of the semiconductor chip 44 of the fourth layer is smaller than the size of the other semiconductor chips 41, 42, 43, many semiconductor chips 44 can be manufactured from one wafer, so that the cost can be reduced. Can be done.
  • the image pickup optical system 101 takes in incident light (image light) from the subject and forms an image on the image pickup surface of the image pickup unit 102.
  • the image pickup unit 102 converts the amount of incident light imaged on the image pickup surface by the optical system 101 into an electric signal in pixel units and outputs it as a pixel signal.
  • the DSP circuit 103 performs general camera signal processing, for example, white balance processing, demosaic processing, gamma correction processing, and the like.
  • the operation system 107 issues operation commands for various functions of the image pickup apparatus 100 under the operation of the user.
  • the power supply system 108 appropriately supplies various power sources that serve as operating power sources for the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, and the operation system 107 to these supply targets.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, turn signals or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle outside information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the out-of-vehicle information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver has fallen asleep.
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.

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Abstract

［課題］画素が配置されて成る画素チップの寄与分が支配的であるチップサイズを維持したまま、アナログ－デジタル変換器の並列数の増加に対応可能な撮像装置を提供する。 ［解決手段］本開示の撮像装置は、１層目の半導体チップ、２層目の半導体チップ、及び、３層目の半導体チップの少なくとも３つの半導体チップが積層された積層チップ構造を有する。１層目の半導体チップには、画素が行列状に２次元配置されて成る画素アレイ部が形成されている。２層目の半導体チップ及び３層目の半導体チップの一方には、画素アレイ部の各画素から信号線を通して読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部のアナログ回路部が配置されている。２層目の半導体チップ及び３層目の半導体チップの他方には、アナログ－デジタル変換部のデジタル回路部が配置されている。

Description

撮像装置及び電子機器
　本開示は、撮像装置及び電子機器に関する。
　撮像装置には、画素から読み出されるアナログの画素信号をデジタル化するアナログ－デジタル変換部が搭載されている。アナログ－デジタル変換部は、画素列に対応して配置された複数のアナログ－デジタル変換器から成る、所謂、列並列型のアナログ－デジタル変換部である。
　また、撮像装置では、画素が配置されて成る画素アレイ部を１層目の半導体チップに形成する一方、アナログ－デジタル変換部を２層目の半導体チップに形成し、１層目の半導体チップと２層目の半導体チップとを積層した積層チップ構造が採られている（例えば、特許文献１参照）。この積層チップ構造によれば、１層目の半導体チップとして、画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、１層目の半導体チップのサイズ、ひいては、チップ全体のサイズの小型化を図ることができる。
ＷＯ ２０１４／００７００４ Ａ１
　特許文献１に記載の従来技術では、アナログ－デジタル変換器を並列に２系統又は４系統設けて、２つ又は４つの画素行の各画素から並列的に読み出されるアナログの画素信号を、２系統又は４系統のアナログ－デジタル変換器で並列的にデジタル化処理を行うことにより、画素信号の読み出し時間の短縮化を図っている。
　しかし、積層チップ構造によってチップサイズの小型化を図っているものの、アナログ－デジタル変換器の並列数が増加した場合、２層目の半導体チップのサイズ、ひいては、チップ全体のサイズが大きくなってしまう。
　本開示は、画素が配置されて成る画素チップの寄与分が支配的であるチップサイズを維持したまま、アナログ－デジタル変換器の並列数の増加に対応可能な撮像装置、及び、当該撮像装置を有する電子機器を提供することを目的とする。
　上記の目的を達成するための本開示の撮像装置は、
　１層目の半導体チップ、２層目の半導体チップ、及び、３層目の半導体チップの少なくとも３つの半導体チップが積層された積層チップ構造を有し、
　１層目の半導体チップには、画素が行列状に２次元配置されて成る画素アレイ部が形成されており、
　２層目の半導体チップ及び３層目の半導体チップの一方には、画素アレイ部の各画素から信号線を通して読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部のアナログ回路部が配置されており、
　２層目の半導体チップ及び３層目の半導体チップの他方には、アナログ－デジタル変換部のデジタル回路部が配置されている。
　また、上記の目的を達成するための本開示の電子機器は、上記の構成の撮像装置を有する。
図１は、本開示に係る技術が適用される第１実施形態に係る撮像装置のシステム構成の概略を模式的に示すブロック図である。 図２は、画素の回路構成の一例を示す回路図である。 図３は、アナログ－デジタル変換部の構成の一例を模式的に示すブロック図である。 図４は、回路構成例１に係る比較器の回路構成を示す回路図である。 図５は、回路構成例２に係る比較器の回路構成を示す回路図である。 図６は、回路構成例３に係る比較器の回路構成を示す回路図である。 図７は、回路構成例４に係る比較器の回路構成を示す回路図である。 図８は、第１実施形態に係るＣＭＯＳイメージセンサの積層チップ構造を示す模式的な分解斜視図である。 図９は、アナログ－デジタル変換器を並列に複数系統設けて、同時読出しの行数を増やす場合の１画素列分の接続関係を示す回路図である。 図１０は、本開示に係る技術が適用される第２実施形態に係る撮像装置のシステム構成の概略を模式的に示すブロック図である。 図１１は、第２実施形態に係るＣＭＯＳイメージセンサの積層チップ構造を示す模式的な分解斜視図である。 図１２Ａは、半導体チップ間の電気的接続構造例１を示す切断部端面図であり、図１２Ｂは、半導体チップ間の電気的接続構造例２を示す切断部端面図である。 図１３は、信号線の寄生抵抗及び寄生容量についての説明図である。 図１４は、信号線の寄生抵抗及び寄生容量の半減に伴う消費電力削減についての説明図である。 図１５は、本開示に係る技術が適用される第３実施形態に係る撮像装置のシステム構成の概略を模式的に示すブロック図である。 図１６は、第３実施形態に係るＣＭＯＳイメージセンサの積層チップ構造を示す模式的な分解斜視図である。 図１７は、第４実施形態に係るＣＭＯＳイメージセンサの積層チップ構造を示す模式的な分解斜視図である。 図１８は、第５実施形態に係るＣＭＯＳイメージセンサの積層チップ構造を示す模式的な分解斜視図である。 図１９は、第６実施形態に係るＣＭＯＳイメージセンサの積層チップ構造を示す模式的な分解斜視図である。 図２０は、第７実施形態に係るＣＭＯＳイメージセンサの積層チップ構造を示す模式的な分解斜視図である。 図２１は、第８実施形態に係るＣＭＯＳイメージセンサの積層チップ構造を示す模式的な分解斜視図である。 図２２は、本開示に係る技術の適用例を示す図である。 図２３は、本開示の電子機器の一例である撮像システムの構成例の概略を示すブロック図である。 図２４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図２５は、移動体制御システムにおける撮像部の設置位置の例を示す図である。
　以下、本開示に係る技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
　１．本開示の撮像装置及び電子機器、全般に関する説明
　２．第１実施形態に係る撮像装置
　　２－１．ＣＭＯＳイメージセンサの構成例
　　２－２．画素の回路構成例
　　２－３．アナログ－デジタル変換部の構成例
　　２－４．比較器の回路構成例
　　　２－４－１．回路構成例１
　　　２－４－２．回路構成例２
　　　２－４－３．回路構成例３
　　　２－４－４．回路構成例４
　　２－５．積層チップ構造
　３．第２実施形態に係る撮像装置
　　３－１．ＣＭＯＳイメージセンサの構成例
　　３－２．積層チップ構造
　　３－３．半導体チップ間の電気的接続構造
　　　３－３－１．電気的接続構造例１
　　　３－３－２．電気的接続構造例２
　４．第３実施形態に係る撮像装置
　　４－１．ＣＭＯＳイメージセンサの構成例
　　４－２．積層チップ構造
　５．第４実施形態に係る撮像装置
　６．第５実施形態に係る撮像装置
　７．第６実施形態に係る撮像装置
　８．第７実施形態に係る撮像装置
　９．第８実施形態に係る撮像装置
　１０．変形例
　１１．応用例
　１２．本開示に係る技術の適用例
　　１２－１．本開示の電子機器（撮像システムの例）
　　１２－２．移動体への応用例
　１３．本開示がとることができる構成
　＜本開示の撮像装置及び電子機器、全般に関する説明＞
　本開示の撮像装置及び電子機器にあっては、アナログ－デジタル変換部について、画素アレイ部の画素列に対応して設けられた複数のアナログ－デジタル変換器から成り、アナログ－デジタル変換器について、アナログの画素信号とランプ波の参照信号とを比較する比較器、及び、参照信号の発生タイミングから、アナログの画素信号とランプ波の参照信号とが交差するまでの時間を計測するカウンタを有する構成とすることができる。そして、２層目の半導体チップ及び３層目の半導体チップの一方には、アナログ－デジタル変換部の比較器が配置されており、２層目の半導体チップ及び３層目の半導体チップの他方には、アナログ－デジタル変換部のカウンタが配置されている構成とすることができる。
　上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、２層目の半導体チップには、アナログ－デジタル変換部の比較器、及び、信号線に接続された負荷電流源が配置されており、３層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースが配置されている構成とすることができる。また、３層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースの他に、メモリ部、あるいは、ＡＩ（Artificial Intelligence）回路が配置されている構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、４層目の半導体チップを有する構成とすることができる。そして、４層目の半導体チップには、メモリ部、あるいは、ＡＩ回路が配置されている構成とすることができる。また、４層目の半導体チップについて、サイズが他の層の半導体チップのサイズよりも小さい構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、２層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースが配置されており、３層目の半導体チップには、アナログ－デジタル変換部の比較器、及び、信号線に接続された負荷電流源が配置されている構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、アナログ－デジタル変換部について、画素アレイ部の複数の画素行の各画素から並列的に読み出されるアナログの画素信号のそれぞれをデジタルの画素信号に変換する、第１のアナログ－デジタル変換部及び第２のアナログ－デジタル変換部を含む複数系統のアナログ－デジタル変換部から成る構成とすることができる。そして、信号線について、その長さ方向において、画素列毎に、複数系統のアナログ－デジタル変換部に対応して、第１の信号線及び第２の信号線を含む複数の信号線に分断されている構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、第１の信号線と第１のアナログ－デジタル変換部とを接続する第１の接続部、及び、第２の信号線と第２のアナログ－デジタル変換部とを接続する第２の接続部について、画素アレイ部の領域内に近接して設けられている構成とすることができる。また、第１の接続部及び第２の接続部について、Ｃｕ電極を用いた直接接合により、１層目の半導体チップと２層目の半導体チップとを接続する構成とすることができる。
　＜第１実施形態に係る撮像装置＞
　本開示に係る技術が適用される第１実施形態に係る撮像装置として、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。この点については、後述する実施形態においても同様である。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
　［ＣＭＯＳイメージセンサの構成例］
　図１は、本開示に係る技術が適用される第１実施形態に係る撮像装置の一例であるＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。
　第１実施形態に係るＣＭＯＳイメージセンサ１Ａは、画素アレイ部１１及び当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、受光素子を含む画素（画素回路）２０が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは、画素行の画素２０の配列方向を言い、列方向とは、画素列の画素２０の配列方向を言う。画素２０は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
　画素アレイ部１１の周辺回路部は、例えば、行選択部１２、負荷電流源部１３、アナログ－デジタル変換部１４、信号処理部としてのロジック回路部１５、及び、タイミング制御部１６等によって構成されている。
　画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素制御線３１（３１1～３１m）が行方向に沿って配線されている。また、画素列毎に信号線３２（３２1～３２n）が列方向に沿って配線されている。画素制御線３１は、画素２０から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素制御線３１について１本の配線として図示しているが、１本に限られるものではない。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
　以下に、画素アレイ部１１の周辺回路部の各構成要素、即ち、行選択部１２、負荷電流源部１３、アナログ－デジタル変換部１４、ロジック回路部１５、及び、タイミング制御部１６について説明する。
　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素２０から画素信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２０の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　負荷電流源部１３は、画素列毎に信号線３２1～３２nの各々に接続された複数の負荷電流源Ｉ（図２参照）の集合から成る。負荷電流源Ｉは、例えば、ＭＯＳ型電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）から成り、行選択部１２によって選択走査された画素行の各画素２０に対し、信号線３２1～３２nの各々を通してバイアス電流を供給する。
　アナログ－デジタル変換部１４は、画素アレイ部１１の画素列に対応して（例えば、画素列毎に）設けられた複数のアナログ－デジタル変換器の集合から成る。アナログ－デジタル変換部１４は、画素列毎に信号線３２1～３２nの各々を通して出力されるアナログの画素信号を、デジタル信号に変換する列並列型のアナログ－デジタル変換部である。
　アナログ－デジタル変換部１４におけるアナログ－デジタル変換器としては、例えば、参照信号比較型のアナログ－デジタル変換器の一例であるシングルスロープ型アナログ－デジタル変換器を用いることができる。但し、アナログ－デジタル変換器としては、シングルスロープ型アナログ－デジタル変換器に限られるものではなく、逐次比較型アナログ－デジタル変換器やデルタ－シグマ変調型（ΔΣ変調型）アナログ－デジタル変換器などを用いることができる。
　信号処理部であるロジック回路部１５は、アナログ－デジタル変換部１４でデジタル化された画素信号の読み出しや、所定の信号処理を行う。具体的には、ロジック回路部１５では、所定の信号処理として、例えば、縦線欠陥、点欠陥の補正、又は、信号のクランプ、更には、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などのデジタル信号処理が行われる。ロジック回路部１５は、生成した画像データを、本ＣＭＯＳイメージセンサ１Ａの出力信号ＯＵＴとして後段の装置に出力する。
　タイミング制御部１６は、外部から与えられる同期信号に基づいて、各種のタイミング信号、クロック信号、及び、制御信号等を生成する。そして、タイミング制御部１６は、これら生成した信号を基に、行選択部１２、アナログ－デジタル変換部１４、及び、ロジック回路部１５等の駆動制御を行う。
　［画素の回路構成例］
　図２は、画素２０の回路構成の一例を示す回路図である。画素２０は、受光素子である光電変換素子として、例えば、フォトダイオード２１を有している。画素２０は、フォトダイオード２１の他に、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する構成となっている。
　転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタを用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　この画素２０に対して、先述した画素制御線３１（３１1～３１m）として、複数の画素制御線が同一画素行の各画素２０に対して共通に配線されている。これら複数の画素制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
　増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して信号線３２に接続される。そして、増幅トランジスタ２４と、信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を信号線３２の電位に変換するソースフォロワを構成している。
　選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２０を選択状態として増幅トランジスタ２４から出力される信号を信号線３２に伝達する。
　尚、上記の回路例では、画素２０として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち、４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
　［アナログ－デジタル変換部の構成例］
　続いて、アナログ－デジタル変換部１４の構成の一例について説明する。ここでは、アナログ－デジタル変換部１４の各アナログ－デジタル変換器として、シングルスロープ型アナログ－デジタル変換器を用いる場合を例に挙げて説明する。
　アナログ－デジタル変換部１４の構成の一例を図３に示す。第１実施形態に係るＣＭＯＳイメージセンサ１Ａにおいて、アナログ－デジタル変換部１４は、画素アレイ部１１の各画素列に対応して設けられた複数のシングルスロープ型アナログ－デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型アナログ－デジタル変換器１４０を例に挙げて説明する。
　アナログ－デジタル変換器１４０は、比較器１４１及びカウンタ１４２を有する回路構成となっている。そして、シングルスロープ型のアナログ－デジタル変換器１４０では、参照信号生成部１７で生成される参照信号が用いられる。参照信号生成部１７は、時間の経過に応じてレベル（電圧）が単調減少するランプ（ＲＡＭＰ）波の参照信号ＶRAMPを生成し、画素列毎に設けられた比較器１４１に基準信号として与える。
　比較器１４１は、画素２０から読み出されるアナログの画素信号ＶVSLを比較入力とし、参照信号生成部１７で生成されるランプ波の参照信号ＶRAMPを基準入力とし、両信号を比較する。そして、比較器１４１は、例えば、参照信号ＶRAMPが画素信号ＶVSLよりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号ＶRAMPが画素信号ＶVSL以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器１４１は、画素信号ＶVSLの信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
　カウンタ１４２には、比較器１４１に対する参照信号ＶRAMPの供給開始タイミングと同じタイミングで、タイミング制御部１６からクロック信号ＣＬＫが与えられる。そして、カウンタ１４２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１４１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。カウンタ１４２のカウント結果（カウント値）は、アナログの画素信号ＶVSLをデジタル化したデジタル値として、ロジック回路部１５へ供給される。
　上述したように、シングルスロープ型アナログ－デジタル変換器１４０の集合から成るアナログ－デジタル変換部１４では、参照信号生成部１７で生成されるランプ波の参照信号ＶRAMPと、画素２０から出力されるアナログの画素信号ＶVSLとの大小関係が変化するまでの時間情報からデジタル値を得る。
　尚、上記の例では、アナログ－デジタル変換部１４として、画素アレイ部１１の画素列に対して１対１の対応関係でアナログ－デジタル変換器１４０が配置されて成る構成を例示したが、複数の画素列を単位としてアナログ－デジタル変換器１４０が配置されて成る構成とすることも可能である。
　［比較器の回路構成例］
　アナログ－デジタル変換器１４０の比較器１４１としては、種々の構成の比較器を用いることができる。以下に、アナログ－デジタル変換器１４０の比較器１４１として用いることができる比較器の具体的な回路構成例について説明する。
　（回路構成例１）
　図４は、回路構成例１に係る比較器の回路構成を示す回路図である。回路構成例１に係る比較器５０Ａは、差動アンプ５１、第１の容量素子Ｃ11、第２の容量素子Ｃ12、第１のスイッチトランジスタＮＴ13、及び、第２のスイッチトランジスタＮＴ14を備える構成となっている。
　第１のスイッチトランジスタＰＴ13及び第２のスイッチトランジスタＰＴ14はスイッチ素子の一例である。ここでは、第１のスイッチトランジスタＰＴ13及び第２のスイッチトランジスタＰＴ14として、例えば、ＮチャネルのＭＯＳトランジスタを用いているが、ＰチャネルのＭＯＳトランジスタを用いても構わない。
　差動アンプ５１は、第１の差動トランジスタＮＴ11、第２の差動トランジスタＮＴ12、電流源Ｉ11、第１の負荷トランジスタＰＴ11、及び、第２の負荷トランジスタＰＴ12から構成されている。ここでは、第１の差動トランジスタＮＴ11及び第２の差動トランジスタＮＴ12としてＮチャネルのＭＯＳトランジスタを用い、第１の負荷トランジスタＰＴ11及び第２の負荷トランジスタＰＴ12としてＰチャネルのＭＯＳトランジスタを用いている。
　差動アンプ５１において、第１の差動トランジスタＮＴ11及び第２の差動トランジスタＮＴ12は、ソース電極が共通に接続されて差動動作をなす差動対を構成している。電流源Ｉ11は、第１の差動トランジスタＮＴ11及び第２の差動トランジスタＮＴ12のソース共通接続ノードとグランドＧＮＤとの間に接続されている。第１の負荷トランジスタＰＴ11は、ゲート電極とドレイン電極とが共通に接続されたダイオード接続の構成となっており、第１の差動トランジスタＮＴ11に対して直列に接続されている。すなわち、第１の負荷トランジスタＰＴ11及び第１の差動トランジスタＮＴ11の各ドレイン電極が共通に接続されている。
　第２の負荷トランジスタＰＴ12は、第２の差動トランジスタＮＴ12に対して直列に接続されている。すなわち、第２の負荷トランジスタＰＴ12及び第２の差動トランジスタＮＴ12の各ドレイン電極が共通に接続されている。そして、第１の負荷トランジスタＰＴ11及び第２の負荷トランジスタＰＴ12は、ゲート電極が共通に接続されることで、カレントミラー回路を構成している。
　また、第２の差動トランジスタＮＴ12と第２の負荷トランジスタＰＴ12との共通接続ノードＮ11が、差動アンプ５１の出力ノードとなっており、当該出力ノードから出力端子Ｔ10を通して出力信号ＯＵＴが導出される。第１の負荷トランジスタＰＴ11及び第２の負荷トランジスタＰＴ12の各ソース電極は、電源電圧ＶDDのノードに接続されている。
　第１の容量素子Ｃ11は、ランプ波の参照信号ＶRAMPの入力端子Ｔ11と第１の差動トランジスタＮＴ11のゲート電極との間に接続されており、参照信号ＶRAMPに対する入力容量となる。第２の容量素子Ｃ12は、画素信号ＶVSLの入力端子Ｔ12と第２の差動トランジスタＮＴ12のゲート電極との間に接続されており、画素信号ＶVSLに対する入力容量となる。
　第１のスイッチトランジスタＮＴ13は、第１の差動トランジスタＮＴ11のゲート電極とドレイン電極との間に接続されている。第２のスイッチトランジスタＮＴ14は、第２の差動トランジスタＮＴ12のゲート電極とドレイン電極との間に接続されている。第１のスイッチトランジスタＮＴ13及び第２のスイッチトランジスタＮＴ14は、図１に示すタイミング制御部１６から入力端子Ｔ13を介して入力される駆動信号ＡＺによってオン（導通）／オフ（非導通）制御が行われることで、選択的にオートゼロ（初期化動作）を行う。
　上述した回路構成例１に係る比較器５０Ａは、差動アンプ構成の周知の比較器である。回路構成例１に係る比較器５０Ａの場合、画素２０の信号量に応じた入力レンジを確保する必要があるため、電源電圧ＶDDを相対的に高め（例えば、１．８Ｖ程度）に設定する必要がある。
　（回路構成例２）
　図５は、回路構成例２に係る比較器の回路構成を示す回路図である。回路構成例２に係る比較器５０Ｂは、差動アンプ５１、第１の容量素子Ｃ21、第２の容量素子Ｃ22、第３の容量素子Ｃ23、第１のスイッチトランジスタＰＴ23、及び、第２のスイッチトランジスタＰＴ24を備える構成となっている。
　第１のスイッチトランジスタＰＴ23及び第２のスイッチトランジスタＰＴ24はオートゼロスイッチの一例である。ここでは、第１のスイッチトランジスタＰＴ23及び第２のスイッチトランジスタＰＴ24として、例えば、ＰチャネルのＭＯＳトランジスタを用いているが、ＮチャネルのＭＯＳトランジスタを用いても構わない。
　差動アンプ５１は、第１の差動トランジスタＰＴ21、第２の差動トランジスタＰＴ22、電流源Ｉ21、第１の負荷トランジスタＮＴ21、及び、第２の負荷トランジスタＮＴ22から構成されている。ここでは、第１の差動トランジスタＰＴ21及び第２の差動トランジスタＰＴ22としてＰチャネルのＭＯＳトランジスタを用い、第１の負荷トランジスタＮＴ21及び第２の負荷トランジスタＮＴ22としてＮチャネルのＭＯＳトランジスタを用いているが、これらの差動トランジスタ及び負荷トランジスタを逆のチャネル（逆導電型）で構成しても構わない。
　差動アンプ５１において、第１の差動トランジスタＰＴ21及び第２の差動トランジスタＰＴ22は、ソース電極が共通に接続されて差動動作をなす差動対を構成している。電流源Ｉ21は、第１の差動トランジスタＰＴ21及び第２の差動トランジスタＰＴ22のソース共通接続ノードと電源電圧ＶDDのノードとの間に接続されている。第１の負荷トランジスタＮＴ21は、ゲート電極とドレイン電極とが共通に接続されたダイオード接続の構成となっており、第１の差動トランジスタＰＴ21に対して直列に接続されている。すなわち、第１の負荷トランジスタＮＴ21及び第１の差動トランジスタＰＴ21の各ドレイン電極が共通に接続されている。
　第２の負荷トランジスタＮＴ22は、第２の差動トランジスタＰＴ22に対して直列に接続されている。すなわち、第２の負荷トランジスタＮＴ22及び第２の差動トランジスタＰＴ22の各ドレイン電極が共通に接続されている。そして、第１の負荷トランジスタＮＴ21及び第２の負荷トランジスタＮＴ22は、ゲート電極が共通に接続されることで、カレントミラー回路を構成している。
　また、第２の差動トランジスタＰＴ22と第２の負荷トランジスタＮＴ22との共通接続ノードが、差動アンプ５１の出力ノードとなっており、当該出力ノードから出力端子Ｔ20を通して出力信号ＯＵＴが導出される。第１の負荷トランジスタＮＴ21及び第２の負荷トランジスタＮＴ22の各ソース電極は、低電位側電源、例えばグランドＧＮＤに接続されている。
　第１の容量素子Ｃ21は、画素信号ＶVSLの入力端子Ｔ21と第１の差動トランジスタＰＴ21のゲート電極との間に接続されており、画素信号ＶVSLに対する入力容量となる。第２の容量素子Ｃ22は、ランプ波の参照信号ＶRAMPの入力端子Ｔ22と第１の差動トランジスタＰＴ21のゲート電極との間に接続されており、参照信号ＶRAMPに対する入力容量となる。これにより、第１の差動トランジスタＰＴ21は、画素信号ＶVSLと参照信号ＶRAMPとが、第１の容量素子Ｃ21及び第２の容量素子Ｃ22を通して合成（加算）された信号をゲート入力とする。
　第１のスイッチトランジスタＰＴ23は、第１の差動トランジスタＰＴ21のゲート電極とドレイン電極との間に接続されている。第２のスイッチトランジスタＰＴ24は、第２の差動トランジスタＰＴ22のゲート電極とドレイン電極との間に接続されている。第１のスイッチトランジスタＰＴ23及び第２のスイッチトランジスタＰＴ24は、図１に示すタイミング制御部１６から入力端子Ｔ23を介して入力される駆動信号ＡＺによってオン／オフ制御が行われることで、選択的にオートゼロ（初期化動作）を行う。
　第３の容量素子Ｃ23は、第２の差動トランジスタＰＴ22のゲート電極と所定の電圧ＲＥＦの入力端子Ｔ24との間に接続されている。これにより、第２の差動トランジスタＰＴ22は、端子Ｔ24を通して与えられる所定の電圧ＲＥＦを、第３の容量素子Ｃ23を介してゲート入力とする。所定の電圧ＲＥＦは、電源電圧ＶDD、ＧＮＤ（グランド）レベルなど任意の一定電圧である。ここでは、所定の電圧ＲＥＦをＧＮＤレベルとする。
　上述した回路構成例２に係る比較器５０Ｂによれば、画素２０の信号量によらず、差動アンプ５１の出力信号ＯＵＴの反転時の差動アンプ５１の入力電圧は変動せず一定であるため、電源電圧ＶDDの低電圧化（例えば、１．３Ｖ程度）が可能である。その結果、アナログ－デジタル変換部１４の消費電力を低減できるため、ＣＭＯＳイメージセンサ１Ａの低消費電力化を図ることができる。
　（回路構成例３）
　図６は、回路構成例３に係る比較器の回路構成を示す回路図である。回路構成例３に係る比較器５０Ｃは、第１の容量素子Ｃ31、第２の容量素子Ｃ32、入力トランジスタＰＴ31、スイッチトランジスタＰＴ32、第１の電流源トランジスタＮＴ31、及び、第２の電流源トランジスタＮＴ32を備える構成となっている。
　スイッチトランジスタＰＴ32はオートゼロスイッチの一例である。ここでは、スイッチトランジスタＰＴ32として、例えば、ＰチャネルのＭＯＳトランジスタを用いているが、ＮチャネルのＭＯＳトランジスタを用いても構わない。第１の電流源トランジスタＮＴ31のゲート電極には、所定のバイアス電圧Ｖbias1が印加される。第２の電流源トランジスタＮＴ32のゲート電極には、所定のバイアス電圧Ｖbias2が印加される。
　第１の電流源トランジスタＮＴ31、入力トランジスタＰＴ31、及び、第２の電流源トランジスタＮＴ32は、その順番で直列に、電源電圧ＶDDのノードと低電位側電源、例えばグランドＧＮＤとの間に接続されている。そして、入力トランジスタＰＴ31と第２の電流源トランジスタＮＴ32との共通接続ノードが出力ノードとなり、当該出力ノードから出力端子Ｔ30を通して出力信号ＯＵＴが導出される。
　第１の容量素子Ｃ31は、画素信号ＶVSLの入力端子Ｔ31と入力トランジスタＰＴ31のゲート電極との間に接続されており、画素信号ＶVSLに対する入力容量となる。第２の容量素子Ｃ32は、ランプ波の参照信号ＶRAMPの入力端子Ｔ32と入力トランジスタＰＴ31のゲート電極との間に接続されており、参照信号ＶRAMPに対する入力容量となる。これにより、入力トランジスタＰＴ31は、画素信号ＶVSLと参照信号ＶRAMPとが、第１の容量素子Ｃ31及び第２の容量素子Ｃ32を通して合成（加算）された信号をゲート入力とする。
　スイッチトランジスタＰＴ32は、入力トランジスタＰＴ31のゲート電極とドレイン電極との間に接続されている。スイッチトランジスタＰＴ32は、図１に示すタイミング制御部１６から入力端子Ｔ33を介して入力される駆動信号ＡＺによってオン／オフ制御が行われることで、オートゼロ（初期化動作）を選択的に行う。
　上述した回路構成例３に係る比較器５０Ｃは、差動アンプ構成の回路構成例２に係る比較器５０Ｂをシングル化した比較器であり、第２の電流源トランジスタＮＴ32に流れる電流を、回路構成例２に係る比較器５０Ｂの半分程度に低減できる。その結果、回路構成例２に係る比較器５０Ｂの場合に比べて更に、アナログ－デジタル変換部１４の低消費電力化、ひいては、ＣＭＯＳイメージセンサ１Ａの低消費電力化を図ることができる。
　（回路構成例４）
　図７は、回路構成例４に係る比較器の回路構成を示す回路図である。回路構成例４に係る比較器５０Ｄは、第１の容量素子Ｃ41、入力トランジスタＰＴ41、入力側負荷電流源Ｉ41、第２の容量素子Ｃ42、出力トランジスタＰＴ42、出力側負荷電流源Ｉ42、及び、スイッチトランジスタＰＴ43を備える構成となっている。
　入力トランジスタＰＴ41は、ＰチャネルのＭＯＳトランジスタから成り、信号線３２と入力側負荷電流源Ｉ41との間に接続されている。具体的には、入力トランジスタＰＴ41のソース電極が信号線３２に接続され、ドレイン電極が入力側負荷電流源Ｉ41の一端に接続されている。これにより、入力トランジスタＰＴ41のソース電極には、信号線３２を通して画素信号ＶVSLが入力される。
　入力側負荷電流源Ｉ41の他端は、低電位側電源、例えばグランドＧＮＤに接続されている。入力側負荷電流源Ｉ41は、入力トランジスタＰＴ41と信号線３２との直列接続回路に対して、一定の電流Ｉd1を供給する。入力側負荷電流源Ｉ41については、例えば、ＮチャネルのＭＯＳトランジスタ等を用いて構成することができる。
　第１の容量素子Ｃ41は、ランプ波の参照信号ＶRAMPの入力端子Ｔ41と入力トランジスタＰＴ41のゲート電極との間に接続されており、参照信号ＶRAMPに対する入力容量となる。これにより、入力トランジスタＰＴ41には、画素信号ＶVSLが信号線３２を通してソース電極に入力され、ランプ波の参照信号ＶRAMPが第１の容量素子Ｃ41を介してゲート電極に入力されることになる。
　入力トランジスタＰＴ41は、ゲート電極に入力される参照信号ＶRAMPと、ソース電極に入力される画素信号ＶVSLとの差、即ち、入力トランジスタＰＴ41のゲート－ソース間電圧Ｖgsを増幅し、ドレイン電極からドレイン電圧として出力する。尚、入力トランジスタＰＴ41において、バックゲート電極とソース電極とは、バックゲート効果を抑制するために短絡することが望ましい。
　スイッチトランジスタＰＴ43は、入力トランジスタＰＴ41のゲート電極とドレイン電極との間に接続されるオートゼロスイッチの一例である。ここでは、スイッチトランジスタＰＴ43として、例えば、ＰチャネルのＭＯＳトランジスタを用いているが、ＮチャネルのＭＯＳトランジスタを用いても構わない。スイッチトランジスタＰＴ43は、図１に示すタイミング制御部１６から入力端子Ｔ42を介して入力される駆動信号ＡＺによってオン／オフ制御が行われることで、選択的にオートゼロ（初期化動作）を行う。
　第２の容量素子Ｃ42は、入力トランジスタＰＴ41に対して並列に接続されている。具体的には、第２の容量素子Ｃ42の一端が入力トランジスタＰＴ41のソース電極に接続され、第２の容量素子Ｃ42の他端が入力トランジスタＰＴ41のドレイン電極に接続されている。
　出力トランジスタＰＴ42は、例えば、ＰチャネルのＭＯＳトランジスタから成り、信号線３２と出力側負荷電流源Ｉ42との間に接続されている。具体的には、出力トランジスタＰＴ42のソース電極が信号線３２に接続され、ドレイン電極が出力側負荷電流源Ｉ42の一端に接続されている。これにより、出力トランジスタＰＴ42のソース電極には、信号線３２を通して画素信号ＶVSLが入力される。
　出力側負荷電流源Ｉ42の他端は、低電位側電源、例えばグランドＧＮＤに接続されている。出力側負荷電流源Ｉ42は、出力トランジスタＰＴ42と信号線３２との直列接続回路に対して、一定の電流Ｉd2を供給する。出力側負荷電流源Ｉ42については、例えば、ＮチャネルのＭＯＳトランジスタ等を用いて構成することができる。
　出力トランジスタＰＴ42のゲート電極は、入力トランジスタＰＴ41のドレイン電極に接続されている。これにより、出力トランジスタＰＴ42のゲート電極には、入力トランジスタＰＴ41のドレイン電圧が入力される。出力トランジスタＰＴ42のバックゲート電極とソース電極とは、バックゲート効果を抑制するために短絡することが望ましい。
　出力トランジスタＰＴ42は、信号線３２を通してソース電極に入力される画素信号ＶVSLと、ゲート電極に入力される入力トランジスタＰＴ41のドレイン電圧との電圧差が所定の閾値電圧を超えるか否かを示す信号ＯＵＴを、ドレイン電極から出力端子Ｔ40を通して出力する。
　尚、ここで例示した回路構成例４に係る比較器５０Ｄの回路構成は一例であって、この回路構成に限られるものではない。具体的には、入力トランジスタＰＴ41の後段の回路構成において、例えば、入力トランジスタＰＴ41の非導通状態のときのドレイン電圧の低下を抑制するクランプトランジスタを、入力トランジスタＰＴ41に対して並列に設ける構成とすることができる。あるいは又、信号線３２の電位に関係なく、入力トランジスタＰＴ41のドレイン電圧の下限を制限するクランプトランジスタを、入力トランジスタＰＴ41に対して並列に設ける構成とすることができる。
　上述した回路構成例４に係る比較器５０Ｄは、回路構成例３と同じシングル化した比較器において、比較器５０Ｄで用いる負荷電流源として、信号線３２に接続する負荷電流源（図２の負荷電流源Ｉに相当）を共用した回路構成となっている。回路構成例４に係る比較器５０Ｄの場合にも、比較器５０Ｄの電源電圧ＶDDの低電圧化に伴うアナログ－デジタル変換部１４の低消費電力化、ひいては、ＣＭＯＳイメージセンサ１Ａの低消費電力化を図ることができる。
　［積層チップ構造］
　第１実施形態に係るＣＭＯＳイメージセンサ１Ａは、１層目の半導体チップ、２層目の半導体チップ、及び、３層目の半導体チップの少なくとも３つの半導体チップが積層された積層チップ構造を有している。第１実施形態に係るＣＭＯＳイメージセンサ１Ａの積層チップ構造の模式的な分解斜視図を図８に示す。
　図８に示すように、第１実施形態に係るＣＭＯＳイメージセンサ１Ａは、１層目の半導体チップ４１、２層目の半導体チップ４２、及び、３層目の半導体チップ４３が積層された積層チップ構造を有している。
　そして、１層目の半導体チップ４１には、画素２０が行列状に２次元配置されて成る画素アレイ部１１が形成されている。また、１層目の半導体チップ４１の例えば左右両端部には、外部接続用や電源用のパッド５１が設けられている。
　２層目の半導体チップ４２には、アナログ－デジタル変換部１４のアナログ回路部、具体的には、アナログ－デジタル変換器１４０の比較器１４１が配置されている。２層目の半導体チップ４２には、更に、負荷電流源部１３及び参照信号生成部１７が配置されている。尚、図４に示す２層目の半導体チップ４２上の負荷電流源部１３、参照信号生成部１７、及び、比較器１４１の配置については、一例であって、この配置例に限られるものではない。
　３層目の半導体チップ４３には、アナログ－デジタル変換部１４のデジタル回路部、具体的には、アナログ－デジタル変換器１４０のカウンタ１４２が配置されている。３層目の半導体チップ４３には、更に、信号処理部であるロジック回路部１５、行選択部１２、及び、インタフェース（Ｉ／Ｆ）１８が配置されている。尚、図４に示す３層目の半導体チップ４３上のカウンタ１４２、ロジック回路部１５、行選択部１２、及び、インタフェース１８の配置については、一例であって、この配置例に限られるものではない。
　２層目の半導体チップ４２の例えば左右両端部には、半導体チップ４２と半導体チップ４３とを電気的に接続する接続部（ＶＩＡ）５２，５３が設けられている。接続部５２，５３としては、シリコン貫通電極（Through Silicon Via：ＴＳＶ）やＣｕ－Ｃｕ接合を含む金属－金属接合等を例示することができる。
　上述した積層チップ構造において、１層目の半導体チップ４１の画素アレイ部１１に画素列毎に配線された信号線３２（図１参照）と、２層目の半導体チップ４２に配置された負荷電流源部１３の各負荷電流源Ｉ（図２参照）とは、１層目の接続部５４及び２層目の接続部５５を通して画素列毎に電気的に接続される。また、２層目の半導体チップ４２に配置された比較器１４１と、３層目の半導体チップ４３に配置されたカウンタ１４２とは、２層目の接続部５６及び３層目の接続部５７を通して画素列毎に電気的に接続される。接続部５４、接続部５５、接続部５６、及び、接続部５７としては、シリコン貫通電極（ＴＳＶ）やＣｕ－Ｃｕ接合を含む金属－金属接合等を例示することができる。
　尚、上記の例では、２層目の半導体チップ４２にアナログ－デジタル変換部１４のアナログ回路部を形成し、３層目の半導体チップ４３にアナログ－デジタル変換部１４のデジタル回路部を形成するとしたが、その逆の構成であってもよい。すなわち、２層目の半導体チップ４２にアナログ－デジタル変換部１４のデジタル回路部を形成し、３層目の半導体チップ４３にアナログ－デジタル変換部１４のアナログ回路部を形成する構成とすることもできる。
　また、上記の例では、積層チップ構造が３層の積層構造の場合を例示したが、３層の積層構造に限られるものではなく、４層以上の積層構造であってもよい。４層以上の積層構造の場合、アナログ－デジタル変換部１４のアナログ回路部及びデジタル回路部を、２層目以降の各層の半導体チップに分散して配置するようにすることができる。
　上述したように、第１実施形態に係るＣＭＯＳイメージセンサ１Ａによれば、積層チップ構造を３層以上の積層構造とし、アナログ－デジタル変換部１４のアナログ回路部とデジタル回路部とを、異なる層の半導体チップに配置する（形成する）ことで、次のような作用、効果を得ることができる。
　例えば、図９に示すように、１画素列毎に、アナログ－デジタル変換器１４０を並列に複数系統（例えば、４系統）設けて、同時読出しの行数を増やす場合、２層の積層構造だと、アナログ－デジタル変換器１４０の並列数の増加分だけ、２層目の半導体チップのサイズ、ひいては、チップ全体のサイズが大きくなってしまう。これに対し、３層以上の積層構造とし、アナログ－デジタル変換部１４のアナログ回路部とデジタル回路部とを、異なる層の半導体チップに配置することにより、画素アレイ部１１が形成される１層目の半導体チップ４１の寄与分が支配的であるチップサイズを維持したまま、アナログ－デジタル変換器１４０の並列数を増やして、フレームレートの向上を図ることができる。
　また、３層以上の積層チップ構造を有する第１実施形態に係るＣＭＯＳイメージセンサ１Ａによれば、１層目の半導体チップ４１には、画素２０の作製に適したプロセスを適用できる。また、上記の例の場合にあっては、２層目の半導体チップ４２には、アナログ－デジタル変換部１４のアナログ回路部の作製に適した低コストのプロセス（例えば、５５ｎｍプロセス）を適用でき、３層目の半導体チップ４３には、アナログ－デジタル変換部１４のデジタル回路部の作製に適したプロセス（例えば、２２ｎｍプロセス）を適用できるため、特性及びコストの最適化が可能となる。特に、デジタル回路部の作製に当たっては、先端プロセスの適用が可能になる。
　＜第２実施形態に係る撮像装置＞
　本開示に係る技術が適用される第２実施形態に係る撮像装置は、第１実施形態の場合と同様に、ＣＭＯＳイメージセンサから成る。そして、画素アレイ部１１が、列方向において複数の領域、例えば２つの領域に分割され、これに対応して信号線３２が、長さ方向（列方向）において、複数の信号線に分断（例えば、２分割）された構成となっている。
　［ＣＭＯＳイメージセンサの構成例］
　図１０は、本開示に係る技術が適用される第２実施形態に係る撮像装置の一例であるＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。
　第２実施形態に係るＣＭＯＳイメージセンサ１Ｂにおいて、画素２０が行列状に配置されて成る画素アレイ部１１は、列方向において例えば２つの領域１１Ａ，１１Ｂに分割されている。これに対応して、信号線３２は、画素列毎に、その長さ方向（列方向）において、第１の信号線３２Ａ（３２Ａ1～３２Ａn）及び第２の信号線３２Ｂ（３２Ｂ1～３２Ｂn）に分断されている。
　また、画素アレイ部１１の２つの領域１１Ａ，１１Ｂに対応して、負荷電流源部１３及びアナログ－デジタル変換部１４も２系統ずつ設けられている。具体的には、画素アレイ部１１の領域１１Ａに対応して、負荷電流源部１３Ａ及びアナログ－デジタル変換部１４Ａが設けられ、画素アレイ部１１の領域１１Ｂに対応して、負荷電流源部１３Ｂ及びアナログ－デジタル変換部１４Ｂが設けられている。信号処理部としてのロジック回路部１５は、例えば、画素アレイ部１１の２つの領域１１Ａ，１１Ｂに対して共通に設けられている。
　画素アレイ部１１の２つの領域１１Ａ，１１Ｂの各画素２０の回路構成、及び、アナログ－デジタル変換部１４の各アナログ－デジタル変換器の構成については、基本的に、第１実施形態に係るＣＭＯＳイメージセンサ１Ａの場合と同じである。
　［積層チップ構造］
　第２実施形態に係るＣＭＯＳイメージセンサ１Ｂの積層チップ構造の模式的な分解斜視図を図１１に示す。
　図１１に示すように、第２実施形態に係るＣＭＯＳイメージセンサ１Ｂも、第１実施形態に係るＣＭＯＳイメージセンサ１Ａの場合と同様に、１層目の半導体チップ４１、２層目の半導体チップ４２、及び、３層目の半導体チップ４３の少なくとも３つの半導体チップが積層された積層チップ構造を有している。
　そして、１層目の半導体チップ４１には、画素２０が行列状に２次元配置されて成る画素アレイ部１１の分割された２つの領域１１Ａ，１１Ｂが、２層目の半導体チップ４２との電気的接続を行う接続部（ＶＩＡ）５４Ａ，５４Ｂを挟んで形成されている。また、１層目の半導体チップ４１の例えば左右両端部には、外部接続用や電源用のパッド５１が設けられている。
　２層目の半導体チップ４２には、アナログ－デジタル変換部１４のアナログ回路部、具体的には、アナログ－デジタル変換器１４０の比較器１４１Ａ，１４１Ｂが配置されている。２層目の半導体チップ４２には、更に、１層目の半導体チップ４１との電気的接続を行う接続部（ＶＩＡ）５５Ａ，５５Ｂを挟んで負荷電流源部１３Ａ，１３Ｂが配置されている。
　また、２層目の半導体チップ４２には、好ましくは比較器１４１Ａ，１４１Ｂから等距離の部位に参照信号生成部１７が配置されている。ここで、「等距離」とは、厳密に等距離である場合の他、実質的に等距離である場合も含む意味であり、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
　尚、図１１に示す２層目の半導体チップ４２上のアナログ－デジタル変換器１４０の比較器１４１Ａ，１４１Ｂ、負荷電流源部１３Ａ，１３Ｂ、及び、参照信号生成部１７の配置については、一例であって、この配置例に限られるものではない。
　３層目の半導体チップ４３には、アナログ－デジタル変換部１４のデジタル回路部、具体的には、アナログ－デジタル変換器１４０のカウンタ１４２Ａ，１４２Ｂが配置されている。３層目の半導体チップ４３には、更に、信号処理部であるロジック回路部１５、行選択部１２、及び、インタフェース（Ｉ／Ｆ）１８が配置されている。
　尚、図１１に示す３層目の半導体チップ４３上のアナログ－デジタル変換器１４０のカウンタ１４２Ａ，１４２Ｂ、ロジック回路部１５、行選択部１２、及び、インタフェース１８の配置については、一例であって、この配置例に限られるものではない。
　上述した積層チップ構造において、１層目の半導体チップ４１の２つの領域１１Ａ，１１Ｂに、画素列毎に、分断されて配線された信号線３２Ａ，３２Ｂと、２層目の半導体チップ４２に２つの領域１１Ａ，１１Ｂに対応して配置された回路部とは、１層目の接続部５４Ａ，５４Ｂ及び２層目の接続部５５Ａ，５５Ｂを通して画素列毎に電気的に接続される。
　より具体的には、第１の信号線３２Ａと、負荷電流源部１３Ａの各負荷電流源Ｉ及び比較器１４１Ａとは、第１の接続部である１層目の接続部５４Ａ及び２層目の接続部５５Ａと通して電気的に接続される。また、第２の信号線３２Ｂと、負荷電流源部１３Ｂの各負荷電流源Ｉ及び比較器１４１Ｂとは、第２の接続部である１層目の接続部５４Ｂ及び２層目の接続部５５Ｂと通して電気的に接続される。
　また、２層目の半導体チップ４２に２つの領域１１Ａ，１１Ｂに対応して配置された比較器１４１Ａ，１４１Ｂと、３層目の半導体チップ４３に配置されたカウンタ１４２Ａ，１４２Ｂとは、２層目の接続部５６Ａ，５６Ｂ及び３層目の接続部５７Ａ，５７Ｂを通して画素列毎に電気的に接続される。接続部５４Ａ，５４Ｂ、接続部５５Ａ，５５Ｂ、接続部５６Ａ，５６Ｂ、及び、接続部５７Ａ，５７Ｂとしては、シリコン貫通電極（ＴＳＶ）やＣｕ－Ｃｕ接合を含む金属－金属接合等を例示することができる。
　尚、上記の例では、積層チップ構造が３層の積層構造の場合を例示したが、３層の積層構造に限られるものではなく、４層以上の積層構造であってもよい。４層以上の積層構造の場合、アナログ－デジタル変換部１４のアナログ回路部及びデジタル回路部を、２層目以降の各層の半導体チップに分散して配置するようにすることができる。
　［半導体チップ間の電気的接続構造］
　続いて、１層目の半導体チップ４１－２層目の半導体チップ４２間、及び、２層目の半導体チップ４２－３層目の半導体チップ４３間の電気的接続構造について説明する。
　（電気的接続構造例１）
　半導体チップ間の電気的接続構造例１の場合の切断部端面図を図１２Ａに示す。電気的接続構造例１は、半導体チップ間の電気的接続部としてシリコン貫通電極（ＴＳＶ）を用いる例である。図１２Ａに示すように、画素アレイ部（画素領域）１１が形成された１層目の半導体チップ４１の左右両端部には、外部接続用や電源用のパッド５１用の開口６１が形成されている。
　そして、電気的接続構造例１では、１層目の半導体チップ４１－２層目の半導体チップ４２－３層目の半導体チップ４３間の電気的接続部としてシリコン貫通電極６２を用いている。また、１層目の半導体チップ４１－２層目の半導体チップ４２間の電気的接続を行う接続部５４Ａ（５４Ｂ）－５５Ａ（５５Ｂ）は、画素アレイ部１１内に近接して設けられている。画素アレイ部１１中の接続部５４Ａ（５４Ｂ）－５５Ａ（５５Ｂ）として、Ｃｕ－Ｃｕ接合（Ｃｕ電極を用いた直接接合）を用いている。
　（電気的接続構造例２）
　半導体チップ間の電気的接続構造例２の場合の切断部端面図を図１２Ｂに示す。電気的接続構造例２では、１層目の半導体チップ４１－２層目の半導体チップ４２間の画素アレイ部１１中の接続部５４Ａ（５４Ｂ）－５５Ａ（５５Ｂ）として、Ｃｕ－Ｃｕ接合を用いている。２層目の半導体チップ４２－３層目の半導体チップ４３間の画素アレイ部１１外の接続部については、シリコン貫通電極６２を用いてもよいし、Ｃｕ－Ｃｕ接合を用いてもよい。
　上述したように、第２実施形態に係るＣＭＯＳイメージセンサ１Ｂによれば、積層チップ構造を３層以上の積層構造とし、アナログ－デジタル変換部１４のアナログ回路部とデジタル回路部とを、異なる層の半導体チップに配置することで、第１実施形態に係るＣＭＯＳイメージセンサ１Ａの場合と同様の作用、効果を得ることができる。
　すなわち、画素アレイ部１１が形成される１層目の半導体チップ４１の寄与分が支配的であるチップサイズを維持したまま、アナログ－デジタル変換器１４０の並列数を増やして、フレームレートの向上を図ることができる。また、１層目の半導体チップ４１には、画素２０の作製に適したプロセスを適用できる。
　また、上記の例の場合にあっては、２層目の半導体チップ４２には、アナログ－デジタル変換部１４のアナログ回路部の作製に適した低コストのプロセス（例えば、５５ｎｍプロセス）を適用でき、３層目の半導体チップ４３には、アナログ－デジタル変換部１４のデジタル回路部の作製に適したプロセス（例えば、２２ｎｍプロセス）を適用できるため、特性及びコストの最適化が可能となる。特に、デジタル回路部の作製に当たっては、先端プロセスの適用が可能になる。
　また、第２実施形態に係るＣＭＯＳイメージセンサ１Ｂでは、画素アレイ部１１が、列方向において複数の領域に分割され、これに対応して信号線３２が、画素列毎に、その長さ方向において、複数の信号線に分断された構成となっている。これにより、次のような作用、効果を得ることができる。
　図１３に示すように、信号線３２の寄生抵抗をＲVSL、寄生容量をＣVSL、負荷電流源Ｉに流れる電流をＩLM、ＭＯＳトランジスタの相互コンダクタンスをｇmとするとき、画素Ｐ相／Ｄ相セトリング時間は、1/ｇm（∝1/√ＩLM）、寄生抵抗ＲVSL及び寄生容量ＣVSLで決まる。信号線３２を複数の信号線に分断することで、１本の信号線の寄生抵抗ＲVSL及び寄生容量ＣVSLを低減できる。例えば、信号線３２を２分割すると、寄生抵抗ＲVSL及び寄生容量ＣVSLを半減できる。
　図１４に、１水平期間（１Ｈ）のタイミング図を示す。寄生抵抗ＲVSL及び寄生容量ＣVSLを半減できると、画素Ｐ相／Ｄ相セトリング時間（信号線電位のセトリング時間）を短縮できるため、１行の画素信号の読出しに要する時間を短縮でき、フレームレートの向上を図ることができる。また、セトリング時間を短縮できることで、図１４に示すように、１水平期間内に空き時間が生じるため、当該空き時間に回路動作を停止することで、消費電力を低減することができる。あるいは、セトリング時間を短縮せず、同じ１水平期間を維持したまま、寄生抵抗ＲVSL及び寄生容量ＣVSLが減少した分だけ、負荷電流源Ｉに流れる電流ＩLMを低減するようにしてもよい。
　＜第３実施形態に係る撮像装置＞
　第２実施形態に係る撮像装置は、２層目の半導体チップ４２にアナログ－デジタル変換部１４のアナログ回路部を形成し、３層目の半導体チップ４３にアナログ－デジタル変換部１４のデジタル回路部を形成した構成となっている。これに対し、第３実施形態に係る撮像装置は、２層目の半導体チップ４２にアナログ－デジタル変換部１４のデジタル回路部を形成し、３層目の半導体チップ４３にアナログ－デジタル変換部１４のアナログ回路部を形成した構成となっている。
　［ＣＭＯＳイメージセンサの構成例］
　図１５は、本開示に係る技術が適用される第３実施形態に係る撮像装置の一例であるＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。
　第３実施形態に係るＣＭＯＳイメージセンサ１Ｃにおいて、画素アレイ部１１が、列方向において２つの領域１１Ａ，１１Ｂに分割され、これに対応して、信号線３２が、画素列毎に、第１の信号線３２Ａ（３２Ａ1～３２Ａn）及び第２の信号線３２Ｂ（３２Ｂ1～３２Ｂn）に分断されている点については、第２実施形態の場合と同じである。
　また、画素アレイ部１１の２つの領域１１Ａ，１１Ｂに対応して、負荷電流源部１３、アナログ－デジタル変換部１４、及び、信号処理部としてのロジック回路部１５も２系統ずつ設けられている。具体的には、画素アレイ部１１の領域１１Ａに対応して、負荷電流源部１３Ａ、アナログ－デジタル変換部１４Ａ、及び、ロジック回路部１５Ａが設けられ、画素アレイ部１１の領域１１Ｂに対応して、負荷電流源部１３Ｂ、アナログ－デジタル変換部１４Ｂ、及び、ロジック回路部１５Ｂが設けられている。
　画素アレイ部１１の２つの領域１１Ａ，１１Ｂの各画素２０の回路構成、及び、アナログ－デジタル変換部１４の各アナログ－デジタル変換器の構成については、基本的に、第１実施形態に係るＣＭＯＳイメージセンサ１Ａの場合と同じである。
　［積層チップ構造］
　第３実施形態に係るＣＭＯＳイメージセンサ１Ｃの積層チップ構造の模式的な分解斜視図を図１６に示す。
　図１６に示すように、第３実施形態に係るＣＭＯＳイメージセンサ１Ｃも、第１実施形態に係るＣＭＯＳイメージセンサ１Ａの場合と同様に、１層目の半導体チップ４１、２層目の半導体チップ４２、及び、３層目の半導体チップ４３の少なくとも３つの半導体チップが積層された積層チップ構造を有している。
　そして、１層目の半導体チップ４１には、画素２０が行列状に２次元配置されて成る画素アレイ部１１の分割された２つの領域１１Ａ，１１Ｂが、２層目の半導体チップ４２との電気的接続を行う接続部（ＶＩＡ）５４Ａ，５４Ｂを挟んで形成されている。また、１層目の半導体チップ４１の例えば左右両端部には、外部接続用や電源用のパッド５１が設けられている。
　２層目の半導体チップ４２には、アナログ－デジタル変換部１４のデジタル回路部、具体的には、アナログ－デジタル変換器１４０のカウンタ１４２Ａ，１４２Ｂが配置されている。カウンタ１４２Ａ，１４２Ｂの外側には、３層目の半導体チップ４３との電気的接続を行う接続部５６Ａ，５６Ｂが設けられている。
　２層目の半導体チップ４２には、アナログ－デジタル変換部１４のデジタル回路部の他に、信号処理部であるロジック回路部１５Ａ，１５Ｂが配置されている。ロジック回路部１５Ａ，１５Ｂ間には、１層目の半導体チップ４１と２層目の半導体チップ４２との電気的接続を中継する接続部５５Ａ，５５Ｂが設けられている。２層目の半導体チップ４２には、更に、インタフェース（Ｉ／Ｆ）１８が配置されている。
　尚、図１６に示す２層目の半導体チップ４２上のアナログ－デジタル変換器１４０のカウンタ１４２Ａ，１４２Ｂ、ロジック回路部１５Ａ，１５Ｂ、及び、インタフェース１８の配置については、一例であって、この配置例に限られるものではない。
　３層目の半導体チップ４３には、アナログ－デジタル変換部１４のアナログ回路部、具体的には、アナログ－デジタル変換器１４０の比較器１４１Ａ，１４１Ｂが配置されている。比較器１４１Ａ，１４１Ｂの外側には、２層目の半導体チップ４２との電気的接続を行う接続部５７Ａ，５７Ｂが設けられている。
　３層目の半導体チップ４３には、比較器１４１Ａ，１４１Ｂの他に、２層目の半導体チップ４２の接続部５５Ａ，５５Ｂを介して１層目の半導体チップ４１との電気的接続を行う接続部（ＶＩＡ）５８Ａ，５８Ｂを挟んで負荷電流源部１３Ａ，１３Ｂが配置されている。３層目の半導体チップ４３には、更に、行選択部１２が配置されている。また、３層目の半導体チップ４３には、好ましくは比較器１４１Ａ，１４１Ｂから等距離の部位に参照信号生成部１７が配置されている。
　尚、図１６に示す３層目の半導体チップ４３上のアナログ－デジタル変換器１４０の比較器１４１Ａ，１４１Ｂ、負荷電流源部１３Ａ，１３Ｂ、行選択部１２、及び、参照信号生成部１７の配置については、一例であって、この配置例に限られるものではない。
　上述した積層チップ構造において、１層目の半導体チップ４１に、画素列毎に、分断されて配線された信号線３２Ａ，３２Ｂと、３層目の半導体チップ４３に配置された負荷電流源部１３Ａ，１３Ｂの各負荷電流源Ｉとは、１層目の接続部５４Ａ，５４Ｂ、２層目の接続部５５Ａ，５５Ｂ、及び、３層目の５８Ａ，５８Ｂを通して画素列毎に電気的に接続される。
　また、２層目の半導体チップ４２に２つの領域１１Ａ，１１Ｂに対応して配置されたカウンタ１４２Ａ，１４２Ｂと、３層目の半導体チップ４３に配置された比較器１４１Ａ，１４１Ｂとは、２層目の接続部５６Ａ，５６Ｂ及び３層目の接続部５７Ａ，５７Ｂを通して画素列毎に電気的に接続される。接続部５４Ａ，５４Ｂ、接続部５５Ａ，５５Ｂ、接続部５６Ａ，５６Ｂ、接続部５７Ａ，５７Ｂ、及び、接続部５８Ａ，５８Ｂとしては、シリコン貫通電極（ＴＳＶ）やＣｕ－Ｃｕ接合を含む金属－金属接合等を例示することができる。
　尚、上記の例では、積層チップ構造が３層の積層構造の場合を例示したが、３層の積層構造に限られるものではなく、４層以上の積層構造であってもよい。４層以上の積層構造の場合、アナログ－デジタル変換部１４のアナログ回路部及びデジタル回路部を、２層目以降の各層の半導体チップに分散して配置するようにすることができる。
　上述したように、第３実施形態に係るＣＭＯＳイメージセンサ１Ｃによれば、積層チップ構造を３層以上の積層構造とし、アナログ－デジタル変換部１４のアナログ回路部とデジタル回路部とを、異なる層の半導体チップに形成することで、第１実施形態に係るＣＭＯＳイメージセンサ１Ａの場合と同様の作用、効果を得ることができる。
　すなわち、画素アレイ部１１が形成される１層目の半導体チップ４１の寄与分が支配的であるチップサイズを維持したまま、アナログ－デジタル変換器１４０の並列数を増やして、フレームレートの向上を図ることができる。また、１層目の半導体チップ４１には、画素２０の作製に適したプロセスを適用できる。
　また、上記の例の場合にあっては、２層目の半導体チップ４２には、アナログ－デジタル変換部１４のデジタル回路部の作製に適したプロセス（例えば、２２ｎｍプロセス）を適用でき、３層目の半導体チップ４３には、アナログ－デジタル変換部１４のアナログ回路部の作製に適した低コストのプロセス（例えば、５５ｎｍプロセス）を適用できるため、特性及びコストの最適化が可能となる。特に、デジタル回路部の作製に当たっては、先端プロセスの適用が可能になる。
　また、第３実施形態に係るＣＭＯＳイメージセンサ１Ｃでは、信号線３２が、その長さ方向において、複数の信号線に分断されているため、第２実施形態に係るＣＭＯＳイメージセンサ１Ｂの場合と同様の作用、効果を得ることができる。すなわち、１本の信号線の寄生抵抗ＲVSL及び寄生容量ＣVSLを低減できるため、信号線電位のセトリング時間を短縮でき、その結果、１行の画素信号の読出しに要する時間を短縮でき、フレームレートの向上を図ることができる。
　また、セトリング時間を短縮できることにより、１水平期間内に空き時間が生じるために、当該空き時間に回路動作を停止することによって消費電力を低減することができる。あるいは又、セトリング時間を短縮せず、同じ１水平期間を維持したまま、寄生抵抗ＲVSL及び寄生容量ＣVSLが減少した分だけ、負荷電流源Ｉに流れる電流ＩLMを低減するようにしてもよい。
　また、第３実施形態に係るＣＭＯＳイメージセンサ１Ｃの場合、インタフェース１８が２層目の半導体チップ４２に設けられていることで、３層目の半導体チップ４３に設けられる場合に比べて、インタフェース１８の出力につく寄生抵抗及び寄生容量を低減できることになる。インタフェース１８の出力は高速な信号となっており、１層分の寄生抵抗及び寄生容量を低減できることは、設計上、重要なことである。
　＜第４実施形態に係る撮像装置＞
　第４実施形態は、第２実施形態の変形例であり、３層目の半導体チップにメモリ領域を確保する例である。
　本開示に係る技術が適用される第４実施形態に係る撮像装置の一例であるＣＭＯＳイメージセンサの積層チップ構造の模式的な分解斜視図を図１７に示す。
　１層目の半導体チップ４１、２層目の半導体チップ４２、及び、３層目の半導体チップ４３の少なくとも３つの半導体チップが積層された積層チップ構造において、１層目の半導体チップ４１及び２層目の半導体チップ４２の構成については、第２実施形態に係るＣＭＯＳイメージセンサ１Ｂの場合と同じである。
　第４実施形態に係るＣＭＯＳイメージセンサ１Ｄでは、３層目の半導体チップ４３に、アナログ－デジタル変換部１４のデジタル回路部であるカウンタ１４２Ａ，１４２Ｂ、信号処理部であるロジック回路部１５、行選択部１２、及び、インタフェース１８の他に、メモリ部７１が配置された構成となっている。メモリ部７１については、例えば、ロジック回路部１５で所望の信号処理の過程で、データを一時的に保持するために用いることができる。
　＜第５実施形態に係る撮像装置＞
　第５実施形態は、第４実施形態の変形例であり、３層目の半導体チップにメモリ領域に代えて、ＡＩ（Artificial Intelligence）領域を確保する例である。
　本開示に係る技術が適用される第５実施形態に係る撮像装置の一例であるＣＭＯＳイメージセンサの積層チップ構造の模式的な分解斜視図を図１８に示す。
　１層目の半導体チップ４１、２層目の半導体チップ４２、及び、３層目の半導体チップ４３の少なくとも３つの半導体チップが積層された積層チップ構造において、１層目の半導体チップ４１及び２層目の半導体チップ４２の構成については、第２実施形態に係るＣＭＯＳイメージセンサ１Ｂの場合と同じである。
　第５実施形態に係るＣＭＯＳイメージセンサ１Ｅでは、３層目の半導体チップ４３に、アナログ－デジタル変換部１４のデジタル回路部であるカウンタ１４２Ａ，１４２Ｂ、信号処理部であるロジック回路部１５、行選択部１２、及び、インタフェース１８の他に、ＡＩ回路７２が配置された構成となっている。ＡＩ回路７２については、例えば、画像処理や、アナログ信号に対する種々の設定などに用いることができる。
　＜第６実施形態に係る撮像装置＞
　第６実施形態は、第２実施形態の変形例であり、積層チップ構造が４層の積層構造の例である。
　本開示に係る技術が適用される第６実施形態に係る撮像装置の一例であるＣＭＯＳイメージセンサの積層チップ構造の模式的な分解斜視図を図１９に示す。
　図１９に示すように、第６実施形態に係るＣＭＯＳイメージセンサ１Ｆは、１層目の半導体チップ４１、２層目の半導体チップ４２、３層目の半導体チップ４３、及び、４層目の半導体チップ４４の４つの半導体チップが積層された積層チップ構造を有している。
　１層目の半導体チップ４１、２層目の半導体チップ４２、及び、３層目の半導体チップ４３の構成については、第２実施形態に係るＣＭＯＳイメージセンサ１Ｂの場合と同様である。すなわち、１層目の半導体チップ４１には、画素アレイ部１１の分割された２つの領域１１Ａ，１１Ｂ等が形成され、２層目の半導体チップ４２には、アナログ－デジタル変換器１４０の比較器１４１Ａ，１４１Ｂ、負荷電流源部１３Ａ，１３Ｂ、及び、参照信号生成部１７等が配置されている。１層目の半導体チップ４１と２層目の半導体チップ４２とは、１層目の接続部５４Ａ，５４Ｂ及び２層目の接続部５５Ａ，５５Ｂを通して電気的に接続される。
　３層目の半導体チップ４３には、アナログ－デジタル変換器１４０のカウンタ１４２Ａ，１４２Ｂ、ロジック回路部１５、及び、行選択部１２が配置されている。２層目の半導体チップ４２上の比較器１４１Ａ，１４１Ｂと、３層目の半導体チップ４３上のカウンタ１４２Ａ，１４２Ｂとは、２層目の接続部５６Ａ，５６Ｂ及び３層目の接続部５７Ａ，５７Ｂを通して電気的に接続される。
　４層目の半導体チップ４４には、メモリ部７１及びインタフェース１８が配置されている。３層目の半導体チップ４３と４層目の半導体チップ４４とは、例えば、ＣｏＷ（Chip on Wafer）の接続となる。３層目の半導体チップ４３上のロジック回路部１５と、４層目の半導体チップ４４上のメモリ部７１とは、３層目の接続部６３及び４層目の接続部６４を通して電気的に接続される。メモリ部７１については、例えば、ロジック回路部１５で所望の信号処理の過程で、データを一時的に保持するために用いることができる。
　＜第７実施形態に係る撮像装置＞
　第７実施形態は、第６実施形態の変形例であり、４層目の半導体チップにメモリ領域に代えて、ＡＩ領域を確保する例である。
　本開示に係る技術が適用される第７実施形態に係る撮像装置の一例であるＣＭＯＳイメージセンサの積層チップ構造の模式的な分解斜視図を図２０に示す。
　図２０に示すように、第７実施形態に係るＣＭＯＳイメージセンサ１Ｇも、第６実施形態に係るＣＭＯＳイメージセンサ１Ｅと同様に、１層目の半導体チップ４１、２層目の半導体チップ４２、３層目の半導体チップ４３、及び、４層目の半導体チップ４４の４つの半導体チップが積層された積層チップ構造を有している。
　上記の積層チップ構造において、１層目の半導体チップ４１、２層目の半導体チップ４２、３層目の半導体チップ４３の構成については、第６実施形態に係るＣＭＯＳイメージセンサ１Ｆの場合と同じである。そして、４層目の半導体チップ４４には、メモリ部７１に代えて、ＡＩ回路７２が配置されている。３層目の半導体チップ４３と４層目の半導体チップ４４とは、例えば、ＣｏＷの接続となり、３層目の半導体チップ４３上のロジック回路部１５と、４層目の半導体チップ４４上のＡＩ回路７２とは、３層目の接続部６３及び４層目の接続部６４を通して電気的に接続される。ＡＩ回路７２については、例えば、画像処理や、アナログ信号に対する種々の設定などに用いることができる。
　＜第８実施形態に係る撮像装置＞
　第８実施形態は、第７実施形態の変形例であり、４層目の半導体チップのサイズを他のの半導体チップのサイズよりも小さくした例である。
　本開示に係る技術が適用される第８実施形態に係る撮像装置の一例であるＣＭＯＳイメージセンサの積層チップ構造の模式的な分解斜視図を図２１に示す。
　図２１に示すように、第８実施形態に係るＣＭＯＳイメージセンサ１Ｈも、１層目の半導体チップ４１、２層目の半導体チップ４２、３層目の半導体チップ４３、及び、４層目の半導体チップ４４の４つの半導体チップが積層された積層チップ構造を有している。但し、４層目の半導体チップ４４については、そのサイズが他の半導体チップ４１，４２，４３のサイズよりも小さい構成となっている。
　３層目の半導体チップ４３と４層目の半導体チップ４４とは、例えば、ＣｏＷの接続となり、３層目の半導体チップ４３上のロジック回路部１５と、４層目の半導体チップ４４上のＡＩ回路７２とは、３層目の接続部６３及び４層目の接続部６４を通して電気的に接続される。ＡＩ回路７２については、例えば、画像処理や、アナログ信号に対する種々の設定などに用いることができる。
　上記の積層チップ構造を有する第８実施形態に係るＣＭＯＳイメージセンサ１Ｈにおいて、４層目の半導体チップ４４には、先端プロセス（例えば、１２ｎｍプロセス）を適用できる。そして、４層目の半導体チップ４４のサイズが、他の半導体チップ４１，４２，４３のサイズよりも小さいことで、１つのウエハから半導体チップ４４を多く作製できるために、低コスト化を図ることができる。
　＜変形例＞
　以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像装置の構成、構造は例示であり、適宜、変更することができる。
　＜応用例＞
　以上説明した本実施形態に係る撮像装置は、例えば図２２に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　＜本開示に係る技術の適用例＞
　本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
　［本開示の電子機器］
　ここでは、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機などの電子機器に適用する場合について説明する。
　（撮像システムの例）
　図２３は、本開示の電子機器の一例である撮像システムの構成例を示すブロック図である。
　図２３に示すように、本例に係る撮像システム１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
　撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
　フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
　操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上記の構成の撮像システム１００において、撮像部１０２として、先述した各実施形態に係る撮像装置を用いることができる。当該撮像装置によれば、画素が配置されて成る画素チップの寄与分が支配的であるチップサイズを維持したまま、アナログ－デジタル変換器の並列数を増やすことができるため、フレームレートの向上を図ることができる。
　［移動体への応用例］
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像装置として実現されてもよい。
　図２４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２５は、撮像部１２０３１の設置位置の例を示す図である。
　図２５では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。そして、撮像部１２０３１等に本開示に係る技術を適用することにより、画素が配置されて成る画素チップの寄与分が支配的であるチップサイズを維持したまま、アナログ－デジタル変換器の並列数を増やすことができるため、フレームレートの向上を図ることができる。
　＜本開示がとることができる構成＞
　尚、本開示は、以下のような構成をとることもできる。
　≪Ａ．撮像装置≫
［Ａ－０１］
　１層目の半導体チップ、２層目の半導体チップ、及び、３層目の半導体チップの少なくとも３つの半導体チップが積層された積層チップ構造を有し、
　１層目の半導体チップには、画素が行列状に２次元配置されて成る画素アレイ部が形成されており、
　２層目の半導体チップ及び３層目の半導体チップの一方には、画素アレイ部の各画素から信号線を通して読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部のアナログ回路部が配置されており、
　２層目の半導体チップ及び３層目の半導体チップの他方には、アナログ－デジタル変換部のデジタル回路部が配置されている、
　撮像装置。
［Ａ－０２］
　アナログ－デジタル変換部は、画素アレイ部の画素列に対応して設けられた複数のアナログ－デジタル変換器から成り、
　アナログ－デジタル変換器は、
　アナログの画素信号とランプ波の参照信号とを比較する比較器、及び、
　参照信号の発生タイミングから、アナログの画素信号とランプ波の参照信号とが交差するまでの時間を計測するカウンタを有し、
　２層目の半導体チップ及び３層目の半導体チップの一方には、アナログ－デジタル変換部の比較器が配置されており、
　２層目の半導体チップ及び３層目の半導体チップの他方には、アナログ－デジタル変換部のカウンタが配置されている、
　上記［Ａ－０１］に記載の撮像装置。
［Ａ－０３］
　２層目の半導体チップには、アナログ－デジタル変換部の比較器、及び、信号線に接続された負荷電流源が配置されており、
　３層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースが配置されている、
　上記［Ａ－０２］に記載の撮像装置。
［Ａ－０４］
　３層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースの他に、メモリ部が配置されている、
　上記［Ａ－０３］に記載の撮像装置。
［Ａ－０５］
　３層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースの他に、ＡＩ回路が配置されている、
　上記［Ａ－０３］に記載の撮像装置。
［Ａ－０６］
　４層目の半導体チップを有し、
　４層目の半導体チップには、メモリ部が配置されている、
　上記［Ａ－０３］に記載の撮像装置。
［Ａ－０７］
　４層目の半導体チップを有し、
　４層目の半導体チップには、ＡＩ回路が配置されている、
　上記［Ａ－０３］に記載の撮像装置。
［Ａ－０８］
　４層目の半導体チップは、サイズが他の層の半導体チップのサイズよりも小さい、
　上記［Ａ－０７］に記載の撮像装置。
［Ａ－０９］
　２層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースが配置されており、
　３層目の半導体チップには、アナログ－デジタル変換部の比較器、及び、信号線に接続された負荷電流源が配置されている、
　上記［Ａ－０２］に記載の撮像装置。
［Ａ－１０］
　アナログ－デジタル変換部は、画素アレイ部の複数の画素行の各画素から並列的に読み出されるアナログの画素信号のそれぞれをデジタルの画素信号に変換する、第１のアナログ－デジタル変換部及び第２のアナログ－デジタル変換部を含む複数系統のアナログ－デジタル変換部から成る、
　上記［Ａ－０１］乃至上記［Ａ－０９］のいずれかに記載の撮像装置。
［Ａ－１１］
　信号線は、その長さ方向において、画素列毎に、複数系統のアナログ－デジタル変換部に対応して、第１の信号線及び第２の信号線を含む複数の信号線に分断されている、
　上記［Ａ－１０］に記載の撮像装置。
［Ａ－１２］
　第１の信号線と第１のアナログ－デジタル変換部とを接続する第１の接続部、及び、第２の信号線と第２のアナログ－デジタル変換部とを接続する第２の接続部は、画素アレイ部の領域内に近接して設けられている、
　上記［Ａ－１１］に記載の撮像装置。
［Ａ－１３］
　第１の接続部及び第２の接続部は、Ｃｕ電極を用いた直接接合により、１層目の半導体チップと２層目の半導体チップとを接続する、
　上記［Ａ－１２］に記載の撮像装置。
　≪Ｂ．電子機器≫
［Ｂ－０１］
　１層目の半導体チップ、２層目の半導体チップ、及び、３層目の半導体チップの少なくとも３つの半導体チップが積層された積層チップ構造を有し、
　１層目の半導体チップには、画素が行列状に２次元配置されて成る画素アレイ部が形成されており、
　２層目の半導体チップ及び３層目の半導体チップの一方には、画素アレイ部の各画素から信号線を通して読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部のアナログ回路部が配置されており、
　２層目の半導体チップ及び３層目の半導体チップの他方には、アナログ－デジタル変換部のデジタル回路部が配置されている、
　撮像装置を有する電子機器。
［Ｂ－０２］
　アナログ－デジタル変換部は、画素アレイ部の画素列に対応して設けられた複数のアナログ－デジタル変換器から成り、
　アナログ－デジタル変換器は、
　アナログの画素信号とランプ波の参照信号とを比較する比較器、及び、
　参照信号の発生タイミングから、アナログの画素信号とランプ波の参照信号とが交差するまでの時間を計測するカウンタを有し、
　２層目の半導体チップ及び３層目の半導体チップの一方には、アナログ－デジタル変換部の比較器が配置されており、
　２層目の半導体チップ及び３層目の半導体チップの他方には、アナログ－デジタル変換部のカウンタが配置されている、
　上記［Ｂ－０１］に記載の電子機器。
［Ｂ－０３］
　２層目の半導体チップには、アナログ－デジタル変換部の比較器、及び、信号線に接続された負荷電流源が配置されており、
　３層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースが配置されている、
　上記［Ｂ－０２］に記載の電子機器。
［Ｂ－０４］
　３層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースの他に、メモリ部が配置されている、
　上記［Ｂ－０３］に記載の電子機器。
［Ｂ－０５］
　３層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースの他に、ＡＩ回路が配置されている、
　上記［Ｂ－０３］に記載の電子機器。
［Ｂ－０６］
　４層目の半導体チップを有し、
　４層目の半導体チップには、メモリ部が配置されている、
　上記［Ｂ－０３］に記載の電子機器。
［Ｂ－０７］
　４層目の半導体チップを有し、
　４層目の半導体チップには、ＡＩ回路が配置されている、
　上記［Ｂ－０３］に記載の電子機器。
［Ｂ－０８］
　４層目の半導体チップは、サイズが他の層の半導体チップのサイズよりも小さい、
　上記［Ｂ－０７］に記載の電子機器。
［Ｂ－０９］
　２層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースが配置されており、
　３層目の半導体チップには、アナログ－デジタル変換部の比較器、及び、信号線に接続された負荷電流源が配置されている、
　上記［Ｂ－０２］に記載の電子機器。
［Ｂ－１０］
　アナログ－デジタル変換部は、画素アレイ部の複数の画素行の各画素から並列的に読み出されるアナログの画素信号のそれぞれをデジタルの画素信号に変換する、第１のアナログ－デジタル変換部及び第２のアナログ－デジタル変換部を含む複数系統のアナログ－デジタル変換部から成る、
　上記［Ｂ－０１］乃至上記［Ｂ－０９］のいずれかに記載の電子機器。
［Ｂ－１１］
　信号線は、その長さ方向において、画素列毎に、複数系統のアナログ－デジタル変換部に対応して、第１の信号線及び第２の信号線を含む複数の信号線に分断されている、
　上記［Ｂ－１０］に記載の電子機器。
［Ｂ－１２］
　第１の信号線と第１のアナログ－デジタル変換部とを接続する第１の接続部、及び、第２の信号線と第２のアナログ－デジタル変換部とを接続する第２の接続部は、画素アレイ部の領域内に近接して設けられている、
　上記［Ｂ－１１］に記載の電子機器。
［Ｂ－１３］
　第１の接続部及び第２の接続部は、Ｃｕ電極を用いた直接接合により、１層目の半導体チップと２層目の半導体チップとを接続する、
　上記［Ｂ－１２］に記載の電子機器。
　１Ａ・・・第１実施形態ＣＭＯＳイメージセンサ、１Ｂ・・・第２実施形態に係るＣＭＯＳイメージセンサ、１Ｃ・・・第３実施形態ＣＭＯＳイメージセンサ、１Ｄ・・・第４実施形態に係るＣＭＯＳイメージセンサ、１Ｅ・・・第５実施形態ＣＭＯＳイメージセンサ、１Ｆ・・・第６実施形態に係るＣＭＯＳイメージセンサ、１Ｇ・・・第７実施形態ＣＭＯＳイメージセンサ、１Ｈ・・・第８実施形態に係るＣＭＯＳイメージセンサ、１１・・・画素アレイ部、１２・・・行選択部、１３・・・負荷電流源部、１４・・・アナログ－デジタル変換部、１５・・・ロジック回路部（信号処理部）、１６・・・タイミング制御部、１７・・・参照信号生成部、２０・・・画素（画素回路）、２１・・・フォトダイオード、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1～３１m）・・・画素制御線、３２（３２1～３２n）・・・信号線、４１・・・１層目の半導体チップ、４２・・・２層目の半導体チップ、４３・・・３層目の半導体チップ、４４・・・４層目の半導体チップ、７１・・・メモリ部、７２・・・ＡＩ回路、１４０・・・アナログ－デジタル変換器、１４１・・・比較器、１４２・・・カウンタ

Claims (14)

  1. 　１層目の半導体チップ、２層目の半導体チップ、及び、３層目の半導体チップの少なくとも３つの半導体チップが積層された積層チップ構造を有し、
    　１層目の半導体チップには、画素が行列状に２次元配置されて成る画素アレイ部が形成されており、
    　２層目の半導体チップ及び３層目の半導体チップの一方には、画素アレイ部の各画素から信号線を通して読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部のアナログ回路部が配置されており、
    　２層目の半導体チップ及び３層目の半導体チップの他方には、アナログ－デジタル変換部のデジタル回路部が配置されている、
    　撮像装置。
  2. 　アナログ－デジタル変換部は、画素アレイ部の画素列に対応して設けられた複数のアナログ－デジタル変換器から成り、
    　アナログ－デジタル変換器は、
    　アナログの画素信号とランプ波の参照信号とを比較する比較器、及び、
    　参照信号の発生タイミングから、アナログの画素信号とランプ波の参照信号とが交差するまでの時間を計測するカウンタを有し、
    　２層目の半導体チップ及び３層目の半導体チップの一方には、アナログ－デジタル変換部の比較器が配置されており、
    　２層目の半導体チップ及び３層目の半導体チップの他方には、アナログ－デジタル変換部のカウンタが配置されている、
    　請求項１に記載の撮像装置。
  3. 　２層目の半導体チップには、アナログ－デジタル変換部の比較器、及び、信号線に接続された負荷電流源が配置されており、
    　３層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースが配置されている、
    　請求項２に記載の撮像装置。
  4. 　３層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースの他に、メモリ部が配置されている、
    　請求項３に記載の撮像装置。
  5. 　３層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースの他に、ＡＩ回路が配置されている、
    　請求項３に記載の撮像装置。
  6. 　４層目の半導体チップを有し、
    　４層目の半導体チップには、メモリ部が配置されている、
    　請求項３に記載の撮像装置。
  7. 　４層目の半導体チップを有し、
    　４層目の半導体チップには、ＡＩ回路が配置されている、
    　請求項３に記載の撮像装置。
  8. 　４層目の半導体チップは、サイズが他の層の半導体チップのサイズよりも小さい、
    　請求項７に記載の撮像装置。
  9. 　２層目の半導体チップには、アナログ－デジタル変換部のカウンタ、ロジック回路部、及び、インタフェースが配置されており、
    　３層目の半導体チップには、アナログ－デジタル変換部の比較器、及び、信号線に接続された負荷電流源が配置されている、
    　請求項２に記載の撮像装置。
  10. 　アナログ－デジタル変換部は、画素アレイ部の複数の画素行の各画素から並列的に読み出されるアナログの画素信号のそれぞれをデジタルの画素信号に変換する、第１のアナログ－デジタル変換部及び第２のアナログ－デジタル変換部を含む複数系統のアナログ－デジタル変換部から成る、
    　請求項１に記載の撮像装置。
  11. 　信号線は、その長さ方向において、画素列毎に、複数系統のアナログ－デジタル変換部に対応して、第１の信号線及び第２の信号線を含む複数の信号線に分断されている、
    　請求項１０に記載の撮像装置。
  12. 　第１の信号線と第１のアナログ－デジタル変換部とを接続する第１の接続部、及び、第２の信号線と第２のアナログ－デジタル変換部とを接続する第２の接続部は、画素アレイ部の領域内に近接して設けられている、
    　請求項１１に記載の撮像装置。
  13. 　第１の接続部及び第２の接続部は、Ｃｕ電極を用いた直接接合により、１層目の半導体チップと２層目の半導体チップとを接続する、
    　請求項１２に記載の撮像装置。
  14. 　１層目の半導体チップ、２層目の半導体チップ、及び、３層目の半導体チップの少なくとも３つの半導体チップが積層された積層チップ構造を有し、
    　１層目の半導体チップには、画素が行列状に２次元配置されて成る画素アレイ部が形成されており、
    　２層目の半導体チップ及び３層目の半導体チップの一方には、画素アレイ部の各画素から信号線を通して読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部のアナログ回路部が配置されており、
    　２層目の半導体チップ及び３層目の半導体チップの他方には、アナログ－デジタル変換部のデジタル回路部が配置されている、
    　撮像装置を有する電子機器。
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