WO2022010174A1 - 파워모듈 - Google Patents

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조태호
빈진혁
박승곤
나원산
김태정
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Definitions

  • the present invention relates to a power module, and more particularly, to a power module having improved performance by applying a high output power semiconductor chip.
  • the power module is used to supply high voltage current to drive motors such as hybrid vehicles and electric vehicles.
  • the double-sided cooling power module has a substrate on top and a bottom of a semiconductor chip, respectively, and a heat sink on the outer surface of the substrate.
  • the double-sided cooling power module has an excellent cooling performance compared to a single-sided cooling power module having a heat sink on one side, and thus its use is gradually increasing.
  • Double-sided cooling power modules used in electric vehicles, etc. have power semiconductor chips such as silicon carbide (SiC) and gallium nitride (GaN) mounted between the two substrates. It is important to satisfy both high strength and high heat dissipation characteristics at the same time.
  • SiC silicon carbide
  • GaN gallium nitride
  • An object of the present invention is to provide a power module that has high strength and high heat dissipation characteristics, has excellent bonding characteristics, can reduce a volume by minimizing a current path, and can improve efficiency and performance.
  • Another object of the present invention is to provide a power module capable of realizing performance without being limited by area and volume.
  • Another object of the present invention is to provide a power module having a long lifespan and reliability by relieving stress concentration by forming a curvature inclined portion at the edge of a ceramic substrate.
  • the power module of the present invention is disposed on the lower ceramic substrate and the lower ceramic substrate, and the upper ceramic substrate and the upper portion on which the semiconductor chip is mounted in the form of a flip chip. and a PCB substrate disposed on the ceramic substrate.
  • a plurality of through-holes formed to correspond to the upper ceramic substrate and the PCB substrate, and the through-holes of the upper ceramic substrate and the through-holes of the PCB substrate are installed to vertically connect the electrode pattern of the ceramic substrate and the electrode pattern of the PCB substrate It may include a pin.
  • the connecting pin installed through the through hole may be joined to the electrode pattern of the edge of the through hole by laser welding.
  • It may include a solder layer applied to the edge of the through hole and melted during laser welding to bond the connecting pin to the electrode pattern of the edge of the through hole.
  • the upper ceramic substrate includes a ceramic substrate, electrode patterns formed on the upper and lower surfaces of the ceramic substrate, a plurality of via holes formed vertically penetrating the upper ceramic substrate or ceramic substrate, and electrodes on the upper and lower surfaces of the ceramic substrate by filling the via holes It may include a metal filler for connecting the patterns.
  • the via hole has a diameter of 0.05mm to 0.3mm.
  • the metal filler may be made of one of Ag alloy-based, Ag-Pd-based, Ag-Ceramic-based, Cu alloy-based paste, or a mixture thereof.
  • the via holes are uniformly distributed over the entire surface of the upper ceramic substrate or the ceramic substrate.
  • the upper ceramic substrate and the lower ceramic substrate may be one of an active metal brazing (AMB) substrate, a direct bonding copper (DBC) substrate, a direct brazed aluminum (DBA) substrate, and a thick printing copper (TPC) substrate.
  • AMB active metal brazing
  • DBC direct bonding copper
  • DBA direct brazed aluminum
  • TPC thick printing copper
  • a plurality of spacers are disposed between the lower ceramic substrate and the upper ceramic substrate and include spacers defining a separation distance between the lower ceramic substrate and the upper ceramic substrate.
  • the upper ceramic substrate includes a ceramic substrate and a metal layer bonded to at least one surface of the ceramic substrate to form an electrode pattern, and the metal layer has a curvature inclined portion formed at an edge thereof, and the curvature inclined portion protrudes toward the outer periphery of the ceramic substrate.
  • the curvature inclined portion is formed in a concave shape in the direction of the ceramic substrate and has a shape in which the protrusion length increases in the direction of the ceramic substrate.
  • the curvature inclined portion may have a multi-stage structure in which a plurality of concave portions are formed and a protrusion is formed at a portion where the concave portions meet the concave portions.
  • the protrusion may have a pointed shape.
  • the curvature inclined portion may have a two-step structure in which two concave portions are formed and a protrusion is formed at a portion where the concave portion and the concave portion meet.
  • the curvature inclined portion formed at the edge of the metal layer may have a single-stage structure formed in a concave shape in the direction of the ceramic substrate and a multi-stage structure in which two or more concave portions are formed in the direction of the ceramic substrate.
  • the curvature inclined portion may be formed by disposing a photomask on one surface of the metal layer and etching the metal layer exposed by the photomask.
  • the curvature slope of the multi-stage structure may be formed by disposing a photomask having two or more holes continuously formed on one surface of the metal layer and etching the metal layer exposed by the photomask.
  • the present invention has high strength and high heat dissipation characteristics, has excellent bonding characteristics, can reduce a volume by minimizing a current path, and is optimized for high-speed switching to improve efficiency and performance.
  • the lower ceramic substrate, the upper ceramic substrate, and the PCB substrate are manufactured in a three-layer integrated configuration, and the electrical connection between the upper ceramic substrate and the PCB substrate is vertically connected using a connection pin, so the current path is minimized to produce various outputs. Loss can be eliminated, miniaturization of the power module is possible, and there is an advantageous effect on heat dissipation.
  • the present invention forms a plurality of via holes in the upper ceramic substrate to connect the electrode patterns on the upper and lower surfaces, thereby facilitating the distribution of large currents and conduction of large currents to prevent problems such as short circuit and overheating, and to improve the efficiency of high-speed current movement. It has the effect of increasing it.
  • a lower ceramic substrate and an upper ceramic substrate are formed in a multi-layered structure, and a semiconductor chip is mounted therebetween to protect it, and a driving device for operating the semiconductor chip by placing a PCB substrate on the upper ceramic substrate It has the effect of realizing performance without being limited by the manufacturing area and volume of one power module.
  • the present invention forms a via hole in the upper ceramic substrate and fills the via hole with a metal filler to connect the electrode patterns on the upper and lower surfaces of the upper ceramic substrate. It has the effect of preventing and increasing the efficiency of high-speed current movement.
  • the present invention forms a curved inclined portion of a single-stage structure or a multi-stage structure at the edge of the ceramic substrate to relieve stress concentration due to heat and stress concentration due to electric shock, thereby securing a long lifespan of the ceramic substrate and further improving the reliability of the power module. There is an effect that can be improved.
  • FIG. 1 is a perspective view of a power module according to an embodiment of the present invention.
  • FIG. 2 is an exploded perspective view of a power module according to an embodiment of the present invention.
  • FIG 3 is a side cross-sectional view of a power module according to an embodiment of the present invention.
  • FIG. 4 is a perspective view showing a housing according to an embodiment of the present invention.
  • FIG. 5 is a perspective view showing a lower ceramic substrate according to an embodiment of the present invention.
  • FIG. 6 is a view showing an upper surface and a lower surface of a lower ceramic substrate according to an embodiment of the present invention.
  • FIG. 7 is a perspective view showing an upper ceramic substrate according to an embodiment of the present invention.
  • FIG. 8 is a view showing an upper surface and a lower surface of an upper ceramic substrate according to an embodiment of the present invention.
  • FIG. 9 is a perspective view illustrating a state in which a connection pin is coupled to an upper ceramic substrate according to an embodiment of the present invention.
  • FIG. 10 is a plan view of a PCB substrate according to an embodiment of the present invention.
  • FIG. 11 is an internal configuration diagram for explaining the structure of a power module according to an embodiment of the present invention.
  • FIG. 12 is a perspective view illustrating a state in which a via hole is formed in a ceramic substrate of an upper ceramic substrate according to an embodiment of the present invention.
  • FIG. 13 is a perspective view illustrating a state in which a via hole is formed in an upper ceramic substrate as a modified example of FIG. 12 of the present invention.
  • FIG. 14 is an internal configuration diagram for explaining the structure of a power module according to an embodiment of the present invention, and a housing is further included.
  • 15 is an internal configuration diagram for explaining the structure of a power module according to another embodiment of the present invention.
  • 16 is a cross-sectional view showing an upper ceramic substrate in a structure of a power module according to another embodiment of the present invention.
  • 17 and 18 are process diagrams for explaining a method of manufacturing an upper ceramic substrate according to another embodiment of the present invention.
  • G semiconductor chip (GaN chip) 800: connection pin
  • solder layer S silicone liquid
  • FIG. 1 is a perspective view of a power module according to an embodiment of the present invention
  • FIG. 2 is an exploded perspective view of a power module according to an embodiment of the present invention.
  • the power module 10 is an electronic component in the form of a package formed by accommodating various components constituting the power module in a housing 100 .
  • the power module 10 is formed in such a way that a substrate and elements are disposed in the housing 100 to protect it.
  • the power module 10 may include a plurality of substrates and a plurality of semiconductor chips.
  • the power module 10 according to the embodiment includes a housing 100 , a lower ceramic substrate 200 , an upper ceramic substrate 300 , a PCB substrate 400 , and a heat sink 500 .
  • the housing 100 has an empty space opened vertically in the center, and the first terminal 610 and the second terminal 620 are positioned on both sides.
  • a heat sink 500, a lower ceramic substrate 200, an upper ceramic substrate 300, and a PCB substrate 400 are sequentially stacked at regular intervals in the top and bottom in an empty space in the center, and the first terminals on both sides
  • a support bolt 630 for connecting an external terminal to the 610 and the second terminal 620 is fastened.
  • the first terminal 610 and the second terminal 620 are used as input/output terminals of power.
  • a lower ceramic substrate 200 , an upper ceramic substrate 300 , and a PCB substrate 400 are sequentially accommodated in an empty space in the center of the housing 100 .
  • the heat sink 500 is disposed on the lower surface of the housing 100
  • the lower ceramic substrate 200 is attached to the upper surface of the heat sink 500
  • the upper ceramic substrate 300 is on the upper side of the lower ceramic substrate 200.
  • the PCB substrate 400 is arranged at a predetermined interval on the upper ceramic substrate 300 .
  • the state in which the PCB substrate 400 is disposed in the housing 100 is the guide grooves 401 and 402 formed to be recessed into the edge of the PCB substrate 400 and the guide ribs 101 formed in the housing 100 to correspond to the guide grooves 401 and 402 .
  • the locking jaw 102 may be fixed.
  • a plurality of guide grooves 401 and 402 are formed around the edge of the PCB substrate 400 according to the embodiment, and some of the guide grooves 401 are guided by the guide rib 101 formed on the inner surface of the housing 100 . and the guide groove 402 of the remaining part of them is hung through the locking protrusion 102 formed on the inner surface of the housing 100 .
  • the heat sink 500, the lower ceramic substrate 200, and the upper ceramic substrate 300 are accommodated in the empty space in the center of the housing 100, and the state in which the PCB substrate 400 is disposed on the upper surface is a fastening bolt ( (not shown) may be fixed.
  • a fastening bolt (not shown)
  • fixing the PCB substrate 400 to the housing 100 with a guide groove and a locking jaw structure reduces assembly time and simplifies the assembly process compared to the case of fixing with a fastening bolt.
  • the housing 100 has fastening holes 103 formed at four corners.
  • the fastening hole 103 communicates with the communication hole 501 formed in the heat sink 500 .
  • the fixing bolt 150 is fastened through the fastening hole 103 and the communication hole 501 , and the end of the fixing bolt 150 passing through the fastening hole 103 and the communication hole 501 is the heat sink 500 . It may be fastened to a fixing hole of a fixing jig to be disposed on the lower surface.
  • the bus bar 700 is connected to the first terminal 610 and the second terminal 620 .
  • the bus bar 700 connects the first terminal 610 and the second terminal 620 to the upper ceramic substrate 300 .
  • Three bus bars 700 are provided.
  • One of the bus bars 700 connects the + terminal of the first terminals 610 with the first electrode pattern a of the upper ceramic substrate 300 , and the other connects the - terminal among the first terminals 610 . It is connected to the three electrode pattern (c), and the other one connects the second terminal 620 to the second electrode pattern (b).
  • the first electrode pattern (a), the second electrode pattern (b), and the third electrode pattern (c) will be described later with reference to FIGS. 7 and 10 .
  • FIG 3 is a side cross-sectional view of a power module according to an embodiment of the present invention.
  • the power module 10 has a multilayer structure of a lower ceramic substrate 200 and an upper ceramic substrate 300 , and a semiconductor chip between the lower ceramic substrate 200 and the upper ceramic substrate 300 .
  • the semiconductor chip (G) is any one of GaN (Gallium Nitride) chip, MOSFET (Metal Oxide Semiconductor Field Effect Transistor), IGBT (Insulated Gate Bipolar Transistor), JFET (Junction Field Effect Transistor), HEMT (High Electric Mobility Transistor) However, preferably, the semiconductor chip (G) uses a GaN chip.
  • the GaN (Gallium Nitride) chip is a semiconductor chip that functions as a high-power (300A) switch and a high-speed ( ⁇ 1MHz) switch.
  • the GaN chip has the advantage of being stronger in heat than the existing silicon-based semiconductor chip and reducing the size of the chip.
  • the lower ceramic substrate 200 and the upper ceramic substrate 300 are formed of a ceramic substrate including a metal layer brazed to at least one surface of the ceramic substrate and the ceramic substrate to increase the heat dissipation efficiency of the heat generated from the semiconductor chip (G). do.
  • the ceramic substrate may be, for example, any one of alumina (Al 2 O 3 ), AlN, SiN, and Si 3 N 4 .
  • the metal layer is formed of an electrode pattern for mounting a semiconductor chip (G) and an electrode pattern for mounting a driving element, respectively, with a metal foil brazed on a ceramic substrate.
  • the metal layer is formed as an electrode pattern in a region where a semiconductor chip or peripheral components are to be mounted.
  • the metal foil may be an aluminum foil or a copper foil as an example.
  • the metal foil is fired at 780° C. to 1100° C. on a ceramic substrate and brazed to the ceramic substrate.
  • Such a ceramic substrate is called an AMB substrate.
  • AMB substrate As an example, a DBC substrate, a TPC substrate, and a DBA substrate may be applied. However, in terms of durability and heat dissipation efficiency, AMB substrates are most suitable. For the above reasons, the lower ceramic substrate 200 and the upper ceramic substrate 300 are AMB substrates as an example.
  • the PCB substrate 400 is disposed on the upper ceramic substrate 300 . That is, the power module 10 has a three-layer structure of a lower ceramic substrate 200 , an upper ceramic substrate 300 , and a PCB substrate 400 .
  • the semiconductor chip (G) for high power control is disposed between the upper ceramic substrate 200 and the lower ceramic substrate 300 to increase heat dissipation efficiency, and the PCB substrate 400 for low power control is disposed on the uppermost part of the semiconductor Prevents damage to the PCB substrate 400 due to heat generated from the chip (G).
  • the lower ceramic substrate 200 , the upper ceramic substrate 300 , and the PCB substrate 400 may be connected or fixed with pins.
  • the heat sink 500 is disposed under the lower ceramic substrate 200 .
  • the heat sink 500 is for dissipating heat generated in the semiconductor chip (G).
  • the heat sink 500 is formed in the shape of a square plate having a predetermined thickness.
  • the heat sink 500 has an area corresponding to the housing 100 and may be formed of copper or aluminum to increase heat dissipation efficiency.
  • FIG. 4 is a perspective view showing a housing according to an embodiment of the present invention.
  • an empty space is formed in the center of the housing 100 , and a first terminal 610 and a second terminal 620 are positioned at both ends.
  • the housing 100 may be formed by an insert injection method such that the first terminal 610 and the second terminal 620 are integrally fixed at both ends.
  • the housing 100 has fastening holes 103 formed at four corners.
  • the fastening hole 103 communicates with the communication hole 501 formed in the heat sink 500 .
  • a support hole 104 is formed in the first terminal 610 and the second terminal 620 .
  • a support bolt 630 for connecting the first terminal 610 and the second terminal 620 to an external terminal such as a motor is fastened to the support hole 104 (see FIG. 9 ).
  • the housing 100 is formed of a heat insulating material.
  • the housing 100 may be formed of a heat insulating material so that heat generated from the semiconductor chip G is not transferred to the PCB substrate 400 above the housing 100 through the housing 100 .
  • the housing 100 may be made of a heat-dissipating plastic material.
  • the housing 100 may be made of a heat-dissipating plastic material so that heat generated from the semiconductor chip G can be radiated to the outside through the housing 100 .
  • the housing 100 may be formed of engineering plastic.
  • Engineering plastics have high heat resistance, excellent strength, chemical resistance, and abrasion resistance, and can be used for a long time at 150°C or higher.
  • the engineering plastic may be made of one of polyamide, polycarbonate, polyester, and modified polyphenylene oxide.
  • the semiconductor chip (G) operates repeatedly as a switch, which causes the housing 100 to be stressed by high temperature and temperature changes. It also has excellent heat dissipation properties.
  • the housing 100 may be manufactured by insert-injecting a terminal made of aluminum or copper to an engineering plastic material.
  • the housing 100 made of an engineering plastic material spreads heat and radiates heat to the outside.
  • the housing 100 may be made of a high heat dissipation engineering plastic that may have higher thermal conductivity than a general engineering plastic material and is lightweight compared to aluminum by filling the resin with a high thermal conductivity filler.
  • the housing 100 may have heat dissipation properties by applying a graphene heat dissipation coating material to the inside and outside of an engineering plastic or high-strength plastic material.
  • FIG. 5 is a perspective view showing a lower ceramic substrate according to an embodiment of the present invention.
  • the lower ceramic substrate 200 is attached to the upper surface of the heat sink 500 .
  • the lower ceramic substrate 200 is disposed between the semiconductor chip G and the heat sink 500 .
  • the lower ceramic substrate 200 transfers heat generated from the semiconductor chip G to the heat sink 500 and insulates between the semiconductor chip G and the heat sink 500 to prevent a short circuit.
  • the lower ceramic substrate 200 may be soldered to the upper surface of the heat sink 500 .
  • the heat sink 500 is formed in an area corresponding to the housing 100 and may be formed of a copper material to increase heat dissipation efficiency.
  • As the solder for soldering joint SnAg, SnAgCu, etc. may be used.
  • FIG. 6 is a view showing an upper surface and a lower surface of a lower ceramic substrate according to an embodiment of the present invention.
  • the lower ceramic substrate 200 includes a ceramic substrate 201 and metal layers 202 and 203 brazed to upper and lower surfaces of the ceramic substrate 201 .
  • the thickness of the ceramic substrate 201 may be 0.68 t
  • the thickness of the metal layers 202 and 203 formed on the upper and lower surfaces of the ceramic substrate 201 may be 0.8 t.
  • the metal layer 202 of the upper surface 200a of the lower ceramic substrate 200 may be an electrode pattern on which a driving element is mounted.
  • the driving device mounted on the lower ceramic substrate 200 may be an NTC temperature sensor 210 .
  • the NTC temperature sensor 210 is mounted on the upper surface of the lower ceramic substrate 200 .
  • the NTC temperature sensor 210 is to provide temperature information in the power module due to the heat of the semiconductor chip G.
  • the metal layer 203 of the lower surface 200b of the lower ceramic substrate 200 may be formed on the entire lower surface of the lower ceramic substrate 200 to facilitate heat transfer to the heat sink 500 .
  • An insulating spacer 220 is bonded to the lower ceramic substrate 200 .
  • the insulating spacer 220 is bonded to the upper surface of the lower ceramic substrate 200 and defines a separation distance between the lower ceramic substrate 200 and the upper ceramic substrate 300 .
  • the insulating spacer 220 defines the separation distance between the lower ceramic substrate 200 and the upper ceramic substrate 300 to increase the heat dissipation efficiency of the heat generated by the semiconductor chip (G) mounted on the lower surface of the upper ceramic substrate 300, Interference between the semiconductor chips G is prevented to prevent an electric shock such as a short circuit.
  • a plurality of insulating spacers 220 are bonded to each other at predetermined intervals around the upper surface edge of the lower ceramic substrate 200 .
  • a gap between the insulating spacers 220 is used as a space to increase heat dissipation efficiency.
  • the insulating spacers 220 are disposed around the edges with respect to the lower ceramic substrate 200 , and for example, eight insulating spacers 220 are disposed at regular intervals.
  • the insulating spacer 220 is integrally bonded to the lower ceramic substrate 200 .
  • the insulating spacer 220 may be applied to check alignment when the upper ceramic substrate 300 is disposed on the lower ceramic substrate 200 .
  • the insulating spacer 220 is formed on the upper ceramic substrate 300 .
  • the insulating spacer 220 supports the lower ceramic substrate 200 and the upper ceramic substrate 300 , thereby contributing to preventing bending of the lower ceramic substrate 200 and the upper ceramic substrate 300 .
  • the insulating spacer 220 may be formed of a ceramic material for insulation between the chip mounted on the lower ceramic substrate 200 and the chip and the component mounted on the upper ceramic substrate 300 .
  • the insulating spacer may be formed of one selected from Al 2 O 3 , ZTA, Si 3 N 4 , and AlN, or an alloy in which two or more thereof are mixed.
  • Al 2 O 3 , ZTA, Si 3 N 4 , and AlN are insulating materials having excellent mechanical strength and heat resistance.
  • the insulating spacer 220 is brazed to the lower ceramic substrate 200 .
  • the substrate may be damaged due to thermal and mechanical shock during soldering or pressure firing. Therefore, brazing is performed.
  • a brazing bonding layer including an AgCu layer and a Ti layer may be used. Heat treatment for brazing can be performed at 780°C to 900°C.
  • the insulating spacer 220 is integrally formed with the metal layer 202 of the lower ceramic substrate 200 .
  • the thickness of the brazing bonding layer is 0.005 mm to 0.08 mm, which is thin enough not to affect the height of the insulating spacer, and the bonding strength is high.
  • An interconnection spacer 230 is installed between the lower ceramic substrate 200 and the upper ceramic substrate 300 .
  • the interconnection spacer 230 may perform electrical connection between electrode patterns in place of connection pins in a substrate having an upper and lower multilayer structure.
  • the interconnection spacer 230 may directly connect between substrates while preventing electrical loss and short circuit, increase bonding strength, and improve electrical characteristics.
  • One end of the interconnection spacer 230 may be bonded to the electrode pattern of the lower ceramic substrate 200 by a brazing bonding method.
  • the other end of the interconnection spacer 230 may be bonded to the electrode pattern of the upper ceramic substrate 300 by a brazing bonding method or a soldering bonding method.
  • the interconnection spacer 230 may be Cu or a Cu+CuMo alloy.
  • FIG. 7 is a perspective view showing an upper ceramic substrate according to an embodiment of the present invention
  • FIG. 8 is a view showing an upper surface and a lower surface of the upper ceramic substrate according to an embodiment of the present invention.
  • the upper ceramic substrate 300 is disposed on the lower ceramic substrate 200 .
  • the upper ceramic substrate 300 is an intermediate substrate having a stacked structure.
  • the upper ceramic substrate 300 has a semiconductor chip (G) mounted on its lower surface, and constitutes a high-side circuit and a low-side circuit for high-speed switching.
  • G semiconductor chip
  • the upper ceramic substrate 300 includes a ceramic substrate 301 and metal layers 302 and 303 brazed to upper and lower surfaces of the ceramic substrate 301 .
  • the thickness of the ceramic substrate is 0.38 t
  • the thickness of the electrode pattern on the upper surface 300a and the lower surface 300b of the ceramic substrate is 0.3 t as an example.
  • the ceramic substrate must have the same pattern thickness on the upper and lower surfaces to prevent distortion during brazing.
  • the electrode pattern formed by the metal layer 302 on the upper surface of the upper ceramic substrate 300 is divided into a first electrode pattern (a), a second electrode pattern (b), and a third electrode pattern (c).
  • the electrode pattern formed by the metal layer 303 on the lower surface of the upper ceramic substrate 300 corresponds to the electrode pattern formed by the metal layer 302 on the upper surface of the upper ceramic substrate 300 .
  • the division of the electrode pattern on the upper surface of the upper ceramic substrate 300 into a first electrode pattern (a), a second electrode pattern (b), and a third electrode pattern (c) is a high-side circuit for high-speed switching. and to separate the low-side circuit.
  • the semiconductor chip G is provided in the form of a flip chip by an adhesive layer such as solder and silver paste on the lower surface 300b of the upper ceramic substrate 300 .
  • an adhesive layer such as solder and silver paste
  • two semiconductor chips G may be connected in parallel for high-speed switching.
  • Two semiconductor chips (G) are disposed at positions connecting the first electrode pattern (a) and the second electrode pattern (b) among the electrode patterns of the upper ceramic substrate 300 , and the other two are the second electrode patterns (b) ) and the third electrode pattern (c) are arranged in parallel at a position connecting it.
  • the capacity of one semiconductor chip G is 150A. Therefore, two semiconductor chips (G) are connected in parallel so that the capacity becomes 300A.
  • the semiconductor chip G is a GaN chip.
  • the purpose of the power module using the semiconductor chip G is high-speed switching.
  • the gate terminal and the source terminal of the semiconductor chip G may be disposed such that the connection pin is connected to the center between the semiconductor chip G and the semiconductor chip G. If the gate terminal and the source terminal do not keep the same distance or the length of the pattern is different, a problem occurs.
  • the gate terminal is a terminal for turning on/off the semiconductor chip G by using a low voltage.
  • the gate terminal may be connected to the PCB board 400 through a connection pin.
  • Source terminal is a terminal for high current to enter and exit.
  • the semiconductor chip G includes a drain terminal, and the source terminal and the drain terminal are divided into N-type and P-type to change the direction of the current.
  • the source terminal and the drain terminal are responsible for input and output of current through the first electrode pattern (a), the second electrode pattern (b), and the third electrode pattern (c), which are electrode patterns for mounting the semiconductor chip (G).
  • the source terminal and the drain terminal are connected to the first terminal 610 and the second terminal 620 of FIG. 1 in charge of input and output of power.
  • the first terminal 610 shown in FIG. 1 includes a + terminal and a - terminal, and power flowing from the first terminal 610 to the + terminal is the upper part shown in FIG. 8 .
  • the semiconductor chip (G) and the second electrode pattern (b) disposed between the first electrode pattern (a) and the second electrode pattern (b) 2 is output to the terminal 620 .
  • the power supplied to the second terminal 620 shown in FIG. 1 is disposed between the second electrode pattern (b), the second electrode pattern (b) and the third electrode pattern (c) shown in FIG. 8 . It is output to the - terminal of the first terminal 610 through the semiconductor chip G and the third electrode pattern c.
  • a cutting part 310 may be formed in a portion of the upper ceramic substrate 300 corresponding to the NTC temperature sensor 210 .
  • An NTC temperature sensor 210 is mounted on the upper surface of the lower ceramic substrate 200 .
  • the NTC temperature sensor 210 is to provide temperature information in the power module due to the heat of the semiconductor chip G.
  • the thickness of the NTC temperature sensor 210 is thicker than the gap between the lower ceramic substrate 200 and the upper ceramic substrate 300 , interference between the NTC temperature sensor 210 and the upper ceramic substrate 300 occurs.
  • the upper ceramic substrate 300 of the portion that interferes with the NTC temperature sensor 210 is cut to form a cutting portion 310 .
  • a silicone liquid or epoxy for molding may be injected into the space between the upper ceramic substrate 300 and the lower ceramic substrate 200 through the cutting part 310 .
  • silicone liquid or epoxy In order to insulate between the upper ceramic substrate 300 and the lower ceramic substrate 200, silicone liquid or epoxy must be injected.
  • one side of the upper ceramic substrate 300 may be cut to form a cutting part 310, and the cutting part 310 may be formed. is formed at a position corresponding to the NTC temperature sensor 210 to prevent interference between the upper ceramic substrate 300 and the NTC temperature sensor 210 .
  • Silicon liquid or epoxy is used in the space between the lower ceramic substrate 200 and the upper ceramic substrate 300 and the upper ceramic substrate 300 and the PCB substrate 400 for the purpose of protecting the semiconductor chip (G), alleviating vibration, and insulating. You can fill in the space between them.
  • a through hole 320 is formed in the upper ceramic substrate 300 .
  • the through hole 320 connects the semiconductor chip G mounted on the upper ceramic substrate 300 to the driving device mounted on the PCB substrate 400 in the shortest distance in the upper and lower multi-layered substrate structure, and the lower ceramic substrate 200 . This is to connect the NTC temperature sensor 210 mounted to the PCB board 400 to the driving device mounted on the shortest distance.
  • Eight through-holes 320 are formed at a position where the semiconductor chip is installed, and two are installed at a position where the NTC temperature sensor is installed, so that a total of 10 can be formed.
  • a plurality of through-holes 320 may be formed in the portion where the first electrode pattern (a) and the third electrode pattern (c) are formed in the upper ceramic substrate 300 .
  • the plurality of through-holes 320 formed in the first electrode pattern (a) allow the current flowing into the first electrode pattern (a) of the upper surface of the upper ceramic substrate 300 to be formed on the lower surface of the upper ceramic substrate 300 . It moves to the electrode pattern (a) and flows into the semiconductor chip (G). In the plurality of through holes 320 formed in the third electrode pattern c, the current flowing into the semiconductor chip G passes through the third electrode pattern c of the lower surface of the upper ceramic substrate 300 to the upper ceramic substrate 300 . ) to move to the third electrode pattern (c) on the upper surface.
  • the through hole 320 may have a diameter of 0.5 mm to 5.0 mm.
  • a connection pin is installed in the through hole 320 to be connected to the electrode pattern of the PCB substrate, and may be connected to the driving device mounted on the PCB substrate 400 through this.
  • the connection between the electrode patterns through the through-holes 320 and the connection pins installed in the through-holes 320 in the upper and lower multi-layered substrate structure eliminates various output losses through the shortest distance connection, thereby improving the constraints according to the size of the power module. can contribute
  • a plurality of via holes 330 may be formed in the electrode pattern of the upper ceramic substrate 300 .
  • the via hole 330 may be processed by at least 50% of the substrate area.
  • the area of the via hole 330 described above has been described as an example in which at least 50% of the substrate area is applied, but is not limited thereto, and may be processed to 50% or less.
  • 152 via holes may be formed in the first electrode pattern (a)
  • 207 via holes may be formed in the second electrode pattern (b)
  • 154 via holes may be formed in the third electrode pattern (c).
  • the plurality of via holes 330 formed in each electrode pattern are for conducting a large current and distributing a large current.
  • the via hole 330 is filled with a conductive material.
  • the conductive material may be Ag or an Ag alloy.
  • the Ag alloy may be an Ag-Pd paste.
  • the conductive material filled in the via hole 330 electrically connects the electrode pattern on the upper surface and the electrode pattern on the lower surface of the upper ceramic substrate 300 .
  • the via hole 330 may be formed by laser processing. The via hole 330 can be seen in the enlarged view of FIG. 8 .
  • FIG. 9 is a perspective view illustrating a state in which a connection pin is coupled to an upper ceramic substrate according to an embodiment of the present invention.
  • connection pin 800 is inserted into a through hole (reference numeral 320 in FIG. 7 ) formed at a position adjacent to the semiconductor chip G in the upper ceramic substrate 300 .
  • the connection pin 800 fitted into the through hole 320 formed at a position adjacent to the semiconductor chip G is inserted into the through hole 420 formed at a position corresponding to the PCB substrate (reference numeral 400 in FIG. 10 ) to insert the semiconductor chip G ) may be connected to a gate terminal for mounting the electrode pattern of the PCB substrate 400 .
  • connection pin 800 is inserted into the through hole 320 formed at a position adjacent to the NTC temperature sensor 210 in the upper ceramic substrate 300 .
  • the connection pin 800 fitted into the through hole 320 formed at a position adjacent to the NTC temperature sensor 210 is inserted into the through hole 420 formed at a position corresponding to the PCB substrate 400 to the NTC temperature sensor 210 .
  • the terminal and the electrode pattern of the PCB substrate 400 may be connected.
  • connection pin 800 is fitted into the plurality of through holes 320 formed in a line in the first electrode pattern (a) and the third electrode pattern (c) in the upper ceramic substrate 300 .
  • the connecting pins 800 fitted into the plurality of through holes 320 formed in the first electrode pattern (a) and the third electrode pattern (c) are inserted into the through holes 420 formed at positions corresponding to the PCB substrate 400 .
  • the semiconductor chip G may be connected to the capacitor 410 of the PCB substrate 400 .
  • connection pin 800 connects the semiconductor chip G mounted on the upper ceramic substrate 300 to the driving device mounted on the PCB substrate 400 with the shortest distance, thereby eliminating various output losses and enabling high-speed switching.
  • FIG. 10 is a plan view of a PCB substrate according to an embodiment of the present invention.
  • the PCB substrate 400 switches the semiconductor chip G or uses the information sensed by the NTC temperature sensor (reference numeral 210 in FIG. 7 ) to switch the GaN chip (semiconductor chip).
  • the driving element is mounted.
  • the driving device includes a Gate Drive IC.
  • the capacitor 410 is mounted on the PCB substrate 400 .
  • the capacitor 410 includes a semiconductor chip G disposed to connect the first electrode pattern a and the second electrode pattern b of the upper ceramic substrate 300 and the second electrode pattern (G) of the upper ceramic substrate 300 . It is mounted on the upper surface of the PCB substrate 400 at a position corresponding to a position between the semiconductor chip G disposed to connect b) and the third electrode pattern c.
  • the capacitor 410 When the capacitor 410 is mounted on the upper surface of the PCB substrate 400, which is a position between the semiconductor chips G, the semiconductor chip G and the Drive IC circuit using a connection pin (reference numeral 800 in FIG. 9). can be connected in the shortest distance, which is more advantageous for high-speed switching. As an example, ten capacitors 410 may be connected in parallel to match their capacity. Capacitance can be secured by connecting 10 high-voltage capacitors to the input terminal to secure 2.5 ⁇ F or more for decoupling purposes.
  • the gate drive IC circuit includes a high side gate drive IC and a low side gate drive IC.
  • FIG. 11 is an internal configuration diagram for explaining the structure of a power module according to an embodiment of the present invention.
  • the internal configuration diagram of FIG. 11 is an exaggerated illustration of only the main part of the actual internal structure of the power module shown in FIG. 3 for easy identification. Therefore, there may be some inconsistencies between the actual side view of FIG. 3 and the configuration diagram of FIG. 11 .
  • the power module 10 has a three-layer integrated structure of the lower ceramic substrate 200 , the upper ceramic substrate 300 , and the PCB substrate 400 .
  • the upper ceramic substrate 300 is disposed to be spaced apart from the upper ceramic substrate 200 .
  • the semiconductor chip G is mounted on the lower surface of the upper ceramic substrate 300 and disposed between the lower ceramic substrate 200 and the upper ceramic substrate 300 .
  • the semiconductor chip G for high power control is disposed between the lower ceramic substrate 200 and the upper ceramic substrate 300 to increase heat dissipation efficiency.
  • the semiconductor chip G is protected from the external environment, so that the power module 10 ), the performance can be realized without being constrained by the area and volume.
  • the PCB substrate 400 is disposed on the upper ceramic substrate 300 .
  • the PCB substrate 400 for low-power control is disposed to be spaced apart from the upper ceramic substrate 300 to prevent damage to the PCB substrate 400 due to heat generated from the semiconductor chip G.
  • a driving device for switching the semiconductor chip G, a capacitor for making a voltage continuous, a connector, and the like are mounted on the upper surface of the PCB substrate 400 .
  • the driving device includes a Gate Drive IC circuit.
  • the gate drive IC circuit includes a high side gate drive IC and a low side gate drive IC.
  • the PCB substrate 400 may have a multilayer structure in which an internal electrode pattern is formed between a plurality of insulating layers and an upper electrode pattern is formed in an uppermost layer.
  • connection pins 800 are installed through the through holes 320 and 420 formed in the upper ceramic substrate 300 and the PCB substrate 400 .
  • the connecting pins 800 vertically connect between the upper ceramic substrate 300 and the electrode patterns a, b, c, and d formed on the PCB substrate 400 .
  • connection pins 800 installed through the through hole 320 of the upper ceramic substrate 300 and the through hole 420 of the PCB substrate 400 are the electrode patterns (a, b, c) of the upper ceramic substrate 300 .
  • the lower ceramic substrate 200, the upper ceramic substrate 300, and the PCB substrate 400 are separately manufactured and assembled as needed, it is difficult to connect the electrode patterns with the shortest distance, and it is difficult to connect them using wires, etc. Therefore, various output losses occur, and it is difficult to control the current at high speed due to high impedance and inductance.
  • the power module of the embodiment minimizes the current path and lowers the impedance and inductance by integrally configuring the high output power semiconductor chip module and the Drive PCBA (Print Circuit Board Assembly).
  • the high output power semiconductor chip module is a module having a structure in which a high output semiconductor chip G is disposed between the lower ceramic substrate 200 and the upper ceramic substrate 300
  • the Drive PCBA is a driving element and electrode pattern on the PCB substrate 400 . It means PCB assembly including etc.
  • the semiconductor chip G may be any one of a SiC chip, a GaN chip, a MOSFET, an IGBT, a JFET, and a HEMT.
  • the semiconductor chip G is a GaN chip, and is fixed to the lower surface of the upper ceramic substrate 300 in the form of a flip chip.
  • the upper surface electrode is bonded to the metal layer 303 of the lower surface of the upper ceramic substrate 300
  • the lower surface is bonded to the metal layer 202 of the upper surface of the lower ceramic substrate 200 .
  • the distance between the semiconductor chip G and the gate drive IC terminal can be designed to be as short as possible, thereby improving the performance of the semiconductor chip G. You can make it work to the fullest.
  • connection pin 800 may connect the gate terminal of the semiconductor chip G mounted on the upper ceramic substrate 300 and the drive IC mounted on the PCB substrate 400 .
  • the drive IC includes a high gate drive IC (HS gate drive IC) and a low gate drive IC (LS gate drive IC).
  • the connection pin 800 may connect the electrode pattern of the upper ceramic substrate 300 to the capacitor mounted on the PCB substrate 400 .
  • the connecting pin 800 vertically connects the upper ceramic substrate 300 and the PCB substrate 400, but does not contact the lower ceramic substrate 200 disposed under the upper ceramic substrate 300 to prevent short circuit. .
  • connection pins 800 installed through the through-holes 320 and 420 may be bonded to the electrode patterns a, b, and c of the edge of the through-hole 320 of the upper ceramic substrate 300 by laser welding.
  • the connecting pin 800 is fitted into the through hole 320 and joined by laser welding, it is easy to fix the connecting pin 800 to the upper ceramic substrate 300 and the positioning accuracy is improved. This is advantageous in securing the operational reliability of the power module since the connecting pin 800 is stably connected to the electrode patterns a, b, and c of the upper ceramic substrate 300 .
  • a solder layer 850 for bonding the connection pins 800 to the electrode patterns a, b, and c of the upper ceramic substrate 300 during laser welding may be included.
  • the solder layer 850 may be applied to the edge of the through hole 320 of the upper ceramic substrate 300 and melted during laser welding to bond the connection pins 800 to the electrode patterns a, b, and c.
  • the connection pin 800 may be formed of conductive copper or a copper alloy.
  • the connecting pin 800 may be formed in a cylindrical shape corresponding to the diameter of the through-holes 320 and 420 or may be formed in a rectangular starting shape for ease of manufacture. Alternatively, the connection pin 800 may be manufactured in a bundle form and fitted into the through hole 320 of the upper ceramic substrate 300 .
  • the through-holes 320 and 420 have a diameter of 0.5 mm to 5.0 mm. If the diameter of the through-holes 320 and 420 is less than 0.5 mm, it may be difficult to fit the connecting pin 800, laser welding may be difficult, and stable fixing may be difficult. When the diameter of the through-holes 320 and 420 exceeds 5.0 mm, the size of the power module 10 must be increased due to interference between neighboring electrode patterns, which is an obstacle to miniaturization.
  • the heat sink 500 may be soldered to the lower surface of the lower ceramic substrate 200 .
  • the lower ceramic substrate 200 and the upper ceramic substrate 300 include ceramic substrates 201 and 301 and metal layers 202, 203, 302 and 303 brazed to upper and lower surfaces of the ceramic substrates 201 and 301.
  • the ceramic substrates 201 and 301 are formed of one of alumina (Al 2 O 3 ), ZTA, AlN, SiN, and Si 3 N 4 , and the metal layers 202 , 203 , 302 , and 303 are formed of copper or a copper alloy material.
  • the lower ceramic substrate 200 is an AMB (Active Metal Brazing) substrate, the thickness of the ceramic substrate 201 forming the AMB substrate is 0.635 mm, and the thickness of the upper and lower metal layers 202 and 203 of the ceramic substrate 201 are respectively 0.8 mm may be exemplified.
  • AMB Active Metal Brazing
  • the upper ceramic substrate 300 is an AMB (Active Metal Brazing) substrate, the thickness of the ceramic substrate 301 forming the AMB substrate is 0.38 mm, and the thickness of the metal layers 302 and 303 of the upper and lower portions of the ceramic substrate 301 are respectively 0.3 mm may be used as an example.
  • the metal layer is made of copper foil as an example.
  • Metal layers 302 and 303 form electrode patterns a, b, and c.
  • the PCB substrate 400 may be an FR4 substrate having a multilayer structure and may have a thickness of 0.9 mm as an example.
  • the heat sink 500 may be formed of any one of a copper material, a copper alloy material, a Cu-Mo-Cu three-layer structure and a Cu-CuMo-Cu three-layer structure and have a thickness of 4 mm as an example.
  • a via hole 330 may be formed in the upper ceramic substrate 300 .
  • FIG. 12 is a perspective view showing a state in which a via hole is formed in a ceramic substrate of an upper ceramic substrate according to an embodiment of the present invention
  • FIG. 13 is a perspective view showing a state in which a via hole is formed in the upper ceramic substrate as a modification of FIG. 12 of the present invention.
  • the via hole 330 is formed to penetrate the upper ceramic substrate 300 up and down, and the metal filler P is filled in the via hole 330 so that the upper and lower surfaces of the ceramic substrate 301 are formed.
  • the electrode patterns a, b, and c may be connected.
  • the via hole 330 is formed to vertically penetrate the ceramic substrate 301 of the upper ceramic substrate 300 ′.
  • a plurality of via holes 330 are formed, and a metal filler P is filled in the via holes 330 .
  • the metal filler P filled in the via hole 330 vertically connects the electrode patterns a, b, and c of the upper and lower surfaces of the ceramic substrate 301 .
  • the metal filler P filled in the via hole 330 may protrude upward and downward of the via hole 330 to be bonded to the electrode patterns a, b, and c of the upper and lower surfaces of the ceramic substrate 301 .
  • the ceramic substrate 301 of the upper ceramic substrates 300 and 300 ′ may be formed of one of alumina (Al 2 O 3 ), ZTA, AlN, SiN, and Si 3 N 4 .
  • the metal layers 302 and 303 are formed of copper or a copper alloy material.
  • the metal layers 302 and 303 of the upper ceramic substrates 300 and 300' form electrode patterns a, b, and c.
  • the ceramic substrate 301 is formed of an insulating material, it is impossible to electrically connect the upper and lower electrode patterns a, b, and c.
  • loop connection and electrical circuit connection through a semiconductor chip are required.
  • the inductance value increases. An increase in the inductance value is detrimental to the high-speed movement of current.
  • the electrode patterns (a, b, c) of the upper and lower surfaces of the ceramic substrate 301 are connected with the metal filler P filled in the via hole 330 to lower the inductance value to facilitate the high-speed movement of the current. It is possible to increase the efficiency and make it possible to miniaturize the power module.
  • the via hole 330 has a diameter in the range of 0.05 mm to 0.3 mm to facilitate filling of the metal filler P.
  • the metal filler (P) is made of a conductive metal.
  • the metal filler (P) is made of one of Ag alloy-based, Ag-Pd-based, Ag-Ceramic-based, Cu alloy-based paste, or a mixture thereof.
  • the metal filler (P) has a low resistance and connects the electrode patterns (a, b, c) of the upper and lower surfaces of the ceramic substrate 301 to increase the current movement efficiency.
  • the diameter of the via hole 330 is in the range of 0.1mm to 0.3mm. In the range of 0.1 mm to 0.3 mm in diameter of the via hole 330 , the metal filler P may be filled in the via hole 330 and good conductivity may be obtained. If the diameter of the via hole 330 is less than 0.05 mm, it is difficult to fill the via hole 330 with the metal filler P, so that it is difficult to conduct the electrode patterns a, b, and c of the upper and lower surfaces of the ceramic substrate 301 . The via hole 330 may be formed through the upper ceramic substrate 300, and if the diameter of the via hole 330 exceeds 0.3 mm, the metal filler P after firing may fall out of the via hole 330. .
  • the area of the via hole 330 may be 10% or more of the area of the upper ceramic substrate 300 .
  • the area of the via hole 330 is the minimum area for connecting the electrode patterns a, b, and c of the upper and lower surfaces of the ceramic substrate 301 to increase the efficiency of current movement. If the area of the via hole 330 is less than 10% of the area of the upper ceramic substrate 300", a current transfer load may increase, resulting in a problem in the high-speed movement of current.
  • the via hole 330 has an upper portion for dispersing a large current. It is preferable to uniformly distribute it over the entire surface of the ceramic substrates 300 and 300'.
  • the lower ceramic substrate 200, the upper ceramic substrate 300, and the PCB substrate 400 are manufactured in a three-layer integrated configuration to minimize the current path and lower the impedance and inductance to control large power at high speed. can make it easy.
  • a plurality of via holes 330 are formed in the upper ceramic substrates 300 and 300 ′ to connect the electrode patterns a, b, and c on the upper and lower surfaces to facilitate dispersion of a large current and conduction of a large current, such as short circuit and overheating. It is possible to prevent the problem of high-speed current movement and increase the efficiency.
  • FIG. 14 is an internal configuration diagram for explaining the structure of a power module according to an embodiment of the present invention, and a housing is further included.
  • the lower ceramic substrate 200 is bonded to the upper surface of the heat sink 500 , and the insulating spacer 220 is interposed on the upper surface of the lower ceramic substrate 200 .
  • the upper ceramic substrate 300 is arranged to be spaced apart
  • the PCB substrate 400 is arranged to be spaced apart from each other through the connecting pin 800 on the upper side of the upper ceramic substrate 300
  • the lower ceramic substrate 200 and the upper ceramic substrate 300 and the PCB substrate 400 are packaged by the housing 100 and manufactured in the form of a module.
  • the housing 100 is formed of an injection material, and an empty space that is opened vertically is formed in the center.
  • the heat sink 500 is bonded to the lower surface of the housing 100, and the lower ceramic substrate 200 is bonded to the upper surface of the heat sink 500 exposed to the empty space of the housing 100, and the upper ceramic substrate 300 is attached to the upper surface.
  • the PCB substrate 400 is sequentially installed. The separation distance between the upper ceramic substrate 300 and the PCB substrate 400 is maintained at least 0.5 mm to prevent damage to the elements stored in the PCB substrate.
  • the lower ceramic substrate 200 and the upper ceramic substrate 300 is filled with silicon liquid (S) or epoxy.
  • the silicone liquid (S) or epoxy insulates between the electrode patterns of the lower ceramic substrate 200 and the upper ceramic substrate 300 .
  • the above-described power module 10 is formed in a multi-layer structure of the lower ceramic substrate 200 and the upper ceramic substrate 300 , and the semiconductor chip G is mounted therebetween to protect it, and the upper part of the upper ceramic substrate 300 . Since it is formed in a multi-layer structure in which the PCB substrate 400 is disposed on the substrate and is a packing type using silicone liquid (S) or epoxy, performance can be realized without being limited by the area and volume of the power module.
  • S silicone liquid
  • the above-described power module 10 connects the electrode patterns by fitting the connecting pins 800 into the through holes 320 and 420 formed in the upper ceramic substrate 300 and the PCB substrate 400, various output losses are reduced. It can be removed and it is possible to miniaturize the power module 10 .
  • the above-described power module 10 forms a via hole 330 in the upper ceramic substrates 300 and 300 ′ and fills the via hole 330 with a metal filler P to facilitate dispersion of a large current and conduction of a large current. And it is possible to prevent problems such as overheating and to increase the efficiency of high-speed current movement.
  • the power module forms a curvature inclined portion at the edge of the ceramic substrate to relieve stress concentration, thereby securing a long lifespan and further improving the reliability of the power module.
  • FIG. 15 is an internal configuration diagram for explaining a structure of a power module according to another embodiment of the present invention
  • FIG. 16 is a cross-sectional view showing an upper ceramic substrate in the structure of a power module according to another embodiment of the present invention.
  • the power module 10' of another embodiment is different from the embodiment in the shape of the upper ceramic substrate.
  • curvature inclined portions 350, 350', 350" for relieving stress concentration are formed at the edges of the metal layers 302" and 303". do.
  • the lifetime of the ceramic substrate is determined by the material of the ceramic substrate and the shape of the metal layers 302′′ and 303′′ forming the electrode pattern.
  • the material of the ceramic substrate 301 is formed of any one of alumina (Al 2 O 3 ), AlN, SiN, and Si 3 N 4 having high strength so as to have a long lifespan.
  • alumina Al 2 O 3
  • AlN AlN
  • SiN Si 3 N 4
  • the thickness of the edges of the metal layers 302′′ and 303′′ increases, bonding stress with the ceramic substrate 301 due to stress concentration increases. If the bonding stress is increased, the metal layers 302 ′′ and 303 ′′ may be separated from the ceramic substrate 301 due to a sudden temperature change.
  • the metal layers 302′′, 303′′ form rounded curvature slopes 350,350′, and 350′′ at the edges to gradually reduce the thickness to relieve stress concentration.
  • the curvature inclined portions 350 , 350 ′, and 350 ′′ have a shape protruding in the outer circumferential direction of the ceramic substrate 301 .
  • the curvature inclined portions 350 , 350 ′ and 350 ′′ are formed in a concave shape in the ceramic substrate direction and are formed of a ceramic material.
  • the protrusion length increases in the direction of the substrate.
  • the curvature inclined portions 350' and 350" are formed with a plurality of concave portions 351,352,351',352', and the concave portions 351,352 and the concave portions 351', 352' meet at the portion where the protrusions 353 and 353' are formed. It may have a multi-stage structure in which the protrusions 353 and 353' have a pointed shape.
  • the curvature inclined portion 350', 350" is formed with two concave portions 351,352,351',352', and the concave portions 351,352 and the concave portions 351' and 352' meet at the portion where the protrusions 353 and 353' are formed. It may be a two-stage structure in which is formed.
  • the curvature inclined portions 350 , 350 ′, and 350 ′′ formed at the edges of the metal layers 302′′ and 303′′ may have a single-stage structure and a multi-stage structure.
  • a one-stage curved inclined portion 350 may be formed on one edge, and multi-staged curved inclined portions 350 ′ and 350 ′′ may be formed on the other side.
  • the entirety of the metal layers 302′′ and 303′′ may be formed of curved inclined portions 350′ and 350′′ having a multi-stage structure.
  • the length of the curved inclined portion 350 of the one-step structure is relatively small compared to the thickness of the metal layers 302′′ and 303′′, so that the bonding strength can be maintained strong while performing a stress relieving function.
  • the bonding strength can be strongly maintained instead of in the outer circumferential direction. It may be difficult to apply when the gap between the adjacent metal layers 302′′ and 303′′ is narrow because the protruding area is wide.
  • the metal layers 302′′ and 303′′ have different shapes of curvature slopes 350′ and 350 on the outer periphery adjacent to the other metal layers 302′′ and 303′′ according to the distance from the other adjacent metal layers 302′′ and 303′′. ") can be formed.
  • the curvature inclined portions 350, 350 ', and 350" prevent stress concentration on the edges of the metal layers 302" and 303" to relieve thermal and electrical shock, thereby securing 2-3 times longer lifespan of the ceramic substrate 300" and ensure reliability.
  • the ceramic substrate 300" shown in Fig. 16 is an upper ceramic substrate on which a semiconductor chip is mounted.
  • the above-described curvature inclined portions 350, 350', 350" are applied to the edge of the upper ceramic substrate 300".
  • the curvature inclined portions 350 , 350 ′, and 350 ′′ can also be applied to the lower ceramic substrate.
  • the ceramic substrate 300" is one of an AMB (Active Metal Brazing) substrate, a DBC (Direct Bonding Copper) substrate, a DBA substrate (Direct Brazed Aluminum), and a TPC (Thick Printing Copper) substrate.
  • the ceramic substrate 300" is a semiconductor chip.
  • the upper ceramic substrate 300" on which (G) is mounted has been described as an example.
  • 17 and 18 are process diagrams for explaining a method of manufacturing an upper ceramic substrate according to another embodiment of the present invention.
  • the curvature inclined portions 350 , 350 ′ and 350 ′′ arrange a photomask m on one surface of the metal layers 302 ′′ and 303 ′′ and the metal layer 302 exposed by the photomask m . ",303”) is etched to form it.
  • the curvature slopes 350' and 350" of the multi-stage structure are arranged with a photomask m in which two or more holes are continuously formed on one surface of the metal layers 302" and 303", and are exposed by the photomask m. It is formed by etching the metal layers 302", 303". If a photomask m in which two or more holes are continuously formed at regular intervals is used, the curvature inclined portions 350' and 350" of a multi-stage structure are etched once. can form.
  • the process includes preparing a ceramic substrate (S10), forming a photomask (S20), forming a curvature slope (S30), and removing the photomask (S40).
  • the ceramic substrate 300 including the ceramic substrate 301 and the metal layers 302′′ and 303′′ brazed to at least one surface of the ceramic substrate 301 is prepared.
  • the ceramic substrate 300 may be prepared such that the thickness of the ceramic substrate 301 is 0.3 mm to 0.4 mm, and the thickness of the metal layers 302′′ and 303′′ is 0.3 mm.
  • the photomask m in which two or more holes h are continuously formed on one surface of the metal layers 302 ′′ and 303 ′′ may be formed.
  • the two or more consecutively formed holes h are for forming the curvature inclined portions 350' and 350" of the multi-stage structure.
  • the photomask m may form a plurality of photomasks m having an area smaller than that of the metal layers 302′′ and 303′′.
  • the metal layers 302′′ and 303′′ exposed by the photomask m are etched with an etchant, and the ceramic substrate 301 goes toward the lower portions of the metal layers 302′′ and 303′′.
  • a curvature inclined portion 350' having a rounded inclination in the circumferential direction of Ferric chloride may be used.
  • the etching is performed about 80%, and the curvature slopes 350' and 350" having a different etching degree may be formed in one etching.
  • the shape and length of the concave portion in the structure can be adjusted by the size of the neighboring holes and the spacing between the holes.
  • the shape and length of the concave portion may be adjusted by adjusting the concentration of the etching solution and the etching time.
  • the curvature slopes 350, 350', 350" are formed on the metal layers 302", 303", and then the photomask formed on one surface of the metal layers 302", 303" through an etching solution.
  • Etch (m) When the photomask m is removed by etching, the ceramic substrate 300" in the final state is manufactured.
  • the ceramic substrate 300" can be used as an upper ceramic substrate to prevent edge stress concentration, thereby improving the lifespan of the substrate.
  • the ceramic substrate 300" shown in FIG. 17 shows curvature inclined portions 350, 350', and 350" in which a single-stage structure and a multi-stage structure are mixed for convenience of explanation. However, at the edge of the ceramic substrate 300", only the curved inclined portions 350 having a single-stage structure or only the curved inclined portions 350' and 350" having a two-stage structure may be formed.
  • the curvature inclined portion 350 ′′ having a multi-stage structure may be formed at the edge of the metal layer 302 ′.
  • the ceramic substrate 300 "manufactured by the above-described method relieves stress concentration due to heat and stress concentration due to electric shock at the edge, so a longer life is secured and applied to a power module. contributes to increasing the reliability of

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Abstract

본 발명은 파워모듈에 관한 것으로, 하부 세라믹기판(200)과 상기 하부 세라믹기판(200)의 상부에 배치되며 하면에 반도체 칩(G)이 실장되는 상부 세라믹기판(300)과 상기 상부 세라믹기판(300)의 상부에 배치되는 PCB 기판(400)과 상기 상부 세라믹기판(300)과 상기 PCB 기판(400)에 형성된 쓰루홀(320,420)에 관통 설치되고 상기 상부 세라믹기판(300)과 상기 PCB 기판(400)에 형성된 전극 패턴(a,b,c,d) 간을 수직으로 연결하는 연결핀(800)을 포함한다. 본 발명은 상부 세라믹기판과 PCB 기판 간의 전기적 연결 거리를 짧게하여 전류 경로를 최소화하고 고속 전류의 이동 효율을 높일 수 있는 이점이 있다.

Description

파워모듈
본 발명은 파워모듈에 관한 것으로, 더욱 상세하게는 고출력 전력 반도체 칩을 적용하여 성능을 개선한 파워모듈에 관한 것이다.
파워모듈은 하이브리드 자동차, 전기차 등의 모터 구동을 위해 고전압 전류를 공급하기 위해 사용된다.
파워모듈 중 양면 냉각 파워모듈은 반도체 칩의 상, 하부에 각각 기판을 설치하고 그 기판의 외측면에 각각 방열판을 구비한다. 양면 냉각 파워모듈은 단면에 방열판을 구비하는 단면 냉각 파워모듈에 비해 냉각 성능이 우수하여 점차 그 사용이 증가하는 추세이다.
전기차 등에 사용되는 양면 냉각 파워모듈은 두 기판의 사이에 탄화규소(SiC), 질화갈륨(GaN) 등의 전력 반도체 칩이 실장되므로 고전압으로 인해 높은 발열과 주행 중 진동이 발생하기 때문에 이를 해결하기 위해 고강도와 고방열 특성을 동시에 만족시키는 것이 중요하다.
본 발명의 목적은 고강도와 고방열 특성을 가지고, 접합 특성이 우수하며, 전류 경로를 최소화하여 부피를 줄일 수 있으며 효율 및 성능을 향상시킬 수 있는 파워모듈을 제공하는 것이다.
또한, 본 발명의 목적은 하부 세라믹기판, 상부 세라믹기판 및 PCB 기판의 3층 구조를 적용하고, 상부 세라믹기판과 PCB 기판 간의 전기적 연결 거리를 짧게하여 전류 경로를 최소화하고 고속 전류의 이동 효율을 높일 수 있도록 한 파워모듈을 제공하는 것이다.
또한, 본 발명의 목적은 면적 및 부피에 제약을 받지 않으면서 성능을 구현할 수 있는 파워모듈을 제공하는 것이다.
또한, 본 발명의 목적은 세라믹기판의 가장자리에 곡률 경사부를 형성하여 응력 집중을 완화함으로써 장수명과 신뢰성을 확보하도록 한 파워모듈을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명의 파워모듈은 하부 세라믹기판과 하부 세라믹기판의 상부에 배치되며 하면에 반도체 칩이 플립칩 형태로 실장되는 상부 세라믹기판과 상부 세라믹기판의 상부에 배치되는 PCB 기판을 포함한다.
상부 세라믹기판과 PCB 기판에 대응되게 형성된 복수의 쓰루홀과, 상부 세라믹기판의 쓰루홀과 상기 PCB 기판의 쓰루홀에 관통 설치되어 세라믹기판의 전극 패턴과 PCB 기판의 전극 패턴을 수직으로 연결하는 연결핀을 포함할 수 있다.
쓰루홀에 관통 설치된 연결핀은 상기 쓰루홀의 가장자리의 전극 패턴과 레이저 웰딩에 의해 접합될 수 있다.
쓰루홀의 가장자리에 도포되고 레이저 웰딩시 녹아 연결핀을 쓰루홀의 가장자리의 전극 패턴에 접합하는 솔더층을 포함할 수 있다.
상부 세라믹기판은 세라믹기재와, 세라믹기재의 상면과 하면에 형성되는 전극 패턴과, 상부 세라믹기판 또는 세라믹기재를 상하로 관통하여 형성된 복수 개의 비아홀과, 비아홀에 충진되어 세라믹기재의 상면과 하면의 전극 패턴을 연결하는 금속충진재를 포함할 수 있다.
비아홀은 직경이 0.05mm~0.3mm이다.
금속충진재는 Ag합금계, Ag-Pd계, Ag-Ceramic계, Cu합금계 중 하나 또는 이들의 혼합 페이스트로 이루어질 수 있다.
비아홀은 상부 세라믹기판 또는 세라믹기재의 전체면에 균일하게 분포한다.
하부 세라믹기판의 하면에 솔더링 접합되는 방열판을 포함한다.
상부 세라믹기판과 상기 하부 세라믹기판은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonding Copper) 기판, DBA 기판(Direct Brazed Aluminum), TPC(Thick Printing Copper) 기판 중 하나일 수 있다.
중앙에 상하로 개구되는 빈 공간이 형성되고 사출 재질로 형성되는 하우징을 더 포함하고, 하우징의 빈 공간에 하부 세라믹기판, 상부 세라믹기판 및 PCB 기판이 순차적으로 적층 설치된다.
하부 세라믹기판과 상부 세라믹기판의 사이에 다수 개가 배치되어 하부 세라믹기판과 상부 세라믹기판의 이격 거리를 규정하는 스페이서를 포함한다.
상부 세라믹기판은 세라믹기재와 세라믹기재의 적어도 일면에 접합되어 전극 패턴을 형성하는 금속층을 포함하며, 금속층은 가장자리에 곡률 경사부가 형성되고, 곡률 경사부는 세라믹기재의 외주 방향으로 돌출된다.
곡률 경사부는 세라믹기재 방향으로 오목한 형상으로 형성되고 세라믹기재 방향으로 갈수록 돌출 길이가 증가하는 형상이다.
곡률 경사부는 복수의 오목부가 형성되고 오목부와 오목부가 만나는 부분에 돌출부가 형성되는 다단 구조일 수 있다.
돌출부는 뾰족한 형상일 수 있다.
곡률 경사부는 2개의 오목부가 형성되고 오목부와 오목부가 만나는 부분에 돌출부가 형성되는 2단 구조일 수 있다.
금속층의 가장자리에 형성된 곡률 경사부는 세라믹기재 방향으로 오목한 형상으로 형성된 1단 구조와 세라믹기재 방향으로 2개 이상의 오목부가 형성된 다단 구조가 혼용되어 있을 수 있다.
곡률 경사부는 금속층의 일면에 포토마스크를 배치하고 포토마스크에 의해 노출된 금속층을 식각하여 형성한 것일 수 있다.
다단 구조의 곡률 경사부는 금속층의 일면에 2개 이상의 구멍이 연속 형성된 포토마스크를 배치하고 포토마스크에 의해 노출된 금속층을 식각하여 형성한 것일 수 있다.
본 발명은 고강도와 고방열 특성을 가지고, 접합 특성이 우수하며, 전류 경로를 최소화하여 부피를 줄일 수 있으며 고속 스위칭에 최적화되어 효율 및 성능을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 하부 세라믹기판, 상부 세라믹기판, 및 PCB 기판을 3층 일체형 구성으로 제작하고, 상부 세라믹기판과 PCB 기판의 전기적 연결을 연결핀을 사용하여 수직 연결하므로 전류 경로를 최소화하여 다양한 출력 손실을 제거할 수 있고 파워모듈의 소형화가 가능하게 하며 방열에도 유리한 효과가 있다.
또한, 본 발명은 상부 세라믹기판에 비아홀을 복수 개 형성하여 상면과 하면의 전극 패턴을 연결하므로 대전류의 분산 및 대전류의 통전을 용이하게 하여 쇼트 및 과열 등의 문제를 방지하고 고속 전류의 이동 효율을 높일 수 있는 효과가 있다.
또한, 본 발명은 하부 세라믹기판, 상부 세라믹기판의 상하 복층 구조로 형성하고 그 사이에 반도체 칩을 실장하여 보호할 수 있으며, 상부 세라믹기판의 상부에 PCB 기판을 배치하여 반도체 칩을 동작시키는 구동소자를 실장하므로 한 개의 파워모듈의 제조 면적 및 부피의 제약을 받지 않고 성능을 구현할 수 있는 효과가 있다.
또한, 본 발명은 상부 세라믹기판에 비아홀을 형성하고 비아홀에 금속충진재를 충진하여 상부 세라믹기판의 상면과 하면의 전극 패턴을 연결하므로 대전류의 분산 및 대전류의 통전을 용이하게 하여 쇼트 및 과열 등의 문제를 방지하고 고속 전류의 이동을 효율을 높일 수 있는 효과가 있다.
또한, 본 발명은 세라믹기판의 가장자리에 1단 구조 또는 다단 구조의 곡률 경사부를 형성하여 열에 의한 응력 집중 및 전기적 충격에 의한 응력 집중을 완화하므로 세라믹기판의 장기 수명을 확보하고 나아가 파워모듈의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 의한 파워모듈의 사시도이다.
도 2는 본 발명의 실시예에 의한 파워모듈의 분해 사시도이다.
도 3은 본 발명의 실시예에 의한 파워모듈의 측단면도이다.
도 4는 본 발명의 실시예에 의한 하우징을 보인 사시도이다.
도 5는 본 발명의 실시예에 의한 하부 세라믹기판을 보인 사시도이다.
도 6은 본 발명의 실시예에 의한 하부 세라믹기판의 상면과 하면을 보인 도면이다.
도 7은 본 발명의 실시예에 의한 상부 세라믹기판을 보인 사시도이다.
도 8은 본 발명의 실시예에 의한 상부 세라믹기판의 상면과 하면을 보인 도면이다.
도 9는 본 발명의 실시예에 의한 상부 세라믹기판에 연결핀이 결합된 상태를 보인 사시도이다.
도 10은 본 발명의 실시예에 의한 PCB 기판의 평면도이다.
도 11은 본 발명의 실시예에 의한 파워모듈 구조를 설명하기 위한 내부 구성도이다.
도 12는 본 발명의 실시예로 상부 세라믹기판의 세라믹기재에 비아홀이 형성된 모습을 보인 사시도이다.
도 13은 본 발명의 도 12의 변형예로 상부 세라믹기판에 비아홀이 형성된 모습을 보인 사시도이다.
도 14는 본 발명의 실시예에 의한 파워모듈 구조를 설명하기 위한 내부 구성도로, 하우징이 더 포함된 도면이다.
도 15은 본 발명의 다른 실시예에 의한 파워모듈 구조를 설명하기 위한 내부 구성도이다.
도 16은 본 발명의 다른 실시예에 의한 파워모듈 구조에서 상부 세라믹기판을 보인 단면도이다.
도 17 및 도 18은 본 발명의 다른 실시예에 의한 상부 세라믹기판 제조방법을 설명하기 위한 과정도이다.
* 부호의 설명 *
10: 파워모듈 100: 하우징
101: 안내리브 102: 걸림턱
103: 체결공 104: 지지공
200: 하부 세라믹기판 201: 세라믹기재
202,203: 금속층 210: NTC 온도센서
220: 절연 스페이서 230: 인터커넥션 스페이서
300,300',300": 상부 세라믹기판 301: 세라믹기재
302,303,302",303": 금속층 310: 커팅부
320,420: 쓰루홀 330: 비아홀
350,350',350": 곡률 경사부 m: 포토마스크
400: PCB 기판 401: 안내홈
410: 캐패시터 420: 쓰루홀
500: 방열판 501: 연통공
610: 제1 단자 620: 제2 단자
630: 지지볼트 700: 버스바
G: 반도체 칩(GaN 칩) 800: 연결핀
850: 솔더층 S: 실리콘액
P: 금속충진재 h: 구멍
이하 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 실시예에 의한 파워모듈의 사시도이고, 도 2는 본 발명의 실시예에 의한 파워모듈의 분해 사시도이다.
도 1 및 도 2에 도시된 바에 의하면, 본 발명의 실시예에 따른 파워모듈(10)은 하우징(100)에 파워모듈을 이루는 각종 구성품을 수용하여 형성한 패키지 형태의 전자부품이다. 파워모듈(10)은 하우징(100) 안에 기판 및 소자를 배치하여 보호하는 형태로 형성된다.
파워모듈(10)은 다수의 기판 및 다수의 반도체 칩을 포함할 수 있다. 실시예에 따른 파워모듈(10)은 하우징(100), 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400) 및 방열판(500)을 포함한다.
하우징(100)은 중앙에 상하로 개구되는 빈 공간이 형성되며 양측에 제1 단자(610)와 제2 단자(620)가 위치된다. 하우징(100)은 중앙의 빈 공간에 방열판(500), 하부 세라믹기판(200), 상부 세라믹기판(300) 및 PCB 기판(400)이 상하 일정 간격을 두고 순차적으로 적층되며, 양측의 제1 단자(610)와 제2 단자(620)에 외부 단자를 연결하기 위한 지지볼트(630)가 체결된다. 제1 단자(610)와 제2 단자(620)는 전원의 입출력단으로 사용된다.
도 2에 도시된 바에 의하면, 파워모듈(10)은 하우징(100)의 중앙의 빈 공간에 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)이 순차적으로 수용된다. 구체적으로, 하우징(100)의 하면에 방열판(500)이 배치되고, 방열판(500)의 상면에 하부 세라믹기판(200)이 부착되고, 하부 세라믹기판(200)의 상부에 상부 세라믹기판(300)이 일정 간격을 두고 배치되며, 상부 세라믹기판(300)의 상부에 PCB 기판(400)이 일정 간격을 두고 배치된다.
하우징(100)에 PCB 기판(400)이 배치된 상태는 PCB 기판(400)의 가장자리에 요입되게 형성된 안내홈(401,402)과 안내홈(401,402)에 대응되게 하우징(100)에 형성된 안내리브(101) 및 걸림턱(102)에 의해 고정될 수 있다. 실시예에 따른 PCB 기판(400)은 가장자리를 둘러 다수 개의 안내홈(401,402)이 형성되고, 이들 중 일부의 안내홈(401)은 하우징(100)의 내측면에 형성된 안내리브(101)가 안내되고 이들 중 나머지 일부의 안내홈(402)은 하우징(100)의 내측면에 형성된 걸림턱(102)이 통과되어 걸어진다.
또는, 하우징(100)의 중앙의 빈 공간에 방열판(500), 하부 세라믹기판(200), 상부 세라믹기판(300)이 수용되고, 그 상면에 PCB 기판(400)이 배치된 상태는 체결볼트(미도시)로 고정될 수도 있다. 그러나, 하우징(100)에 PCB 기판(400)을 안내홈과 걸림턱 구조로 고정하는 것이 체결볼트로 고정하는 경우 대비 조립 시간을 줄이고 조립 공정이 간편하다.
하우징(100)은 네 모서리에 체결공(103)이 형성된다. 체결공(103)은 방열판(500)에 형성된 연통공(501)과 연통된다. 체결공(103)과 연통공(501)을 관통하여 고정볼트(150)가 체결되고, 체결공(103)과 연통공(501)을 관통한 고정볼트(150)의 단부는 방열판(500)의 하면에 배치될 고정지그의 고정공에 체결될 수 있다.
제1 단자(610)와 제2 단자(620)에 버스바(700)가 연결된다. 버스바(700)는 제1 단자(610)와 제2 단자(620)를 상부 세라믹기판(300)과 연결한다. 버스바(700)는 3개가 구비된다. 버스바(700) 중 하나는 제1 단자(610) 중 +단자를 상부 세라믹기판(300)의 제1 전극 패턴(a)과 연결하고, 다른 하나는 제1 단자(610) 중 -단자를 제3 전극 패턴(c)과 연결하며, 나머지 하나는 제2 단자(620)를 제2 전극 패턴(b)과 연결한다. 제1 전극 패턴(a), 제2 전극 패턴(b) 및 제3 전극 패턴(c)은 후술할 도 7 및 도 10을 참조한다.
도 3은 본 발명의 실시예에 의한 파워모듈의 측단면도이다.
도 3에 도시된 바에 의하면, 파워모듈(10)은 하부 세라믹기판(200)과 상부 세라믹기판(300)의 복층 구조이며, 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 반도체 칩(G)이 위치된다. 반도체 칩(G)은 GaN(Gallium Nitride) 칩, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor) 중 어느 하나일 수 있으나, 바람직하게는 반도체 칩(G)은 GaN 칩을 사용한다. GaN(Gallium Nitride) 칩(G)은 대전력(300A) 스위치 및 고속(~1MHz) 스위치로 기능하는 반도체 칩이다. GaN 칩은 기존의 실리콘 기반 반도체 칩보다 열에 강하면서 칩의 크기도 줄일 수 있는 장점이 있다.
하부 세라믹기판(200)과 상부 세라믹기판(300)은 반도체 칩(G)으로부터 발생하는 열의 방열 효율을 높일 수 있도록, 세라믹기재와 세라믹기재의 적어도 일면에 브레이징 접합된 금속층을 포함하는 세라믹기판으로 형성된다.
세라믹기재는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 금속층은 세라믹기재 상에 브레이징 접합된 금속박으로 반도체 칩(G)을 실장하는 전극 패턴 및 구동소자를 실장하는 전극 패턴으로 각각 형성된다. 예컨데, 금속층은 반도체 칩 또는 주변 부품이 실장될 영역에 전극 패턴으로 형성된다. 금속박은 알루미늄박 또는 동박인 것을 일 예로 한다. 금속박은 세라믹기재 상에 780℃~1100℃로 소성되어 세라믹기재와 브레이징 접합된 것을 일 예로 한다. 이러한 세라믹기판을 AMB 기판이라 한다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC 기판, TPC 기판, DBA 기판을 적용할 수도 있다. 그러나 내구성 및 방열 효율면에서 AMB 기판이 가장 적합하다. 상기한 이유로, 하부 세라믹기판(200)과 상부 세라믹기판(300)은 AMB 기판임을 일 예로 한다.
PCB 기판(400)은 상부 세라믹기판(300)의 상부에 배치된다. 즉, 파워모듈(10)은 하부 세라믹기판(200)과 상부 세라믹기판(300)과 PCB 기판(400)의 3층 구조로 구성된다. 고전력용 제어를 위한 반도체 칩(G)을 상부 세라믹기판(200)과 하부 세라믹기판(300)의 사이에 배치하여 방열 효율을 높이고, 저전력용 제어를 위한 PCB 기판(400)을 최상부에 배치하여 반도체 칩(G)에서 발생하는 열로 인한 PCB 기판(400)의 손상을 방지한다. 하부 세라믹기판(200), 상부 세라믹기판(300), PCB 기판(400)은 핀으로 연결 또는 고정될 수 있다.
방열판(500)은 하부 세라믹기판(200)의 하부에 배치된다. 방열판(500)은 반도체 칩(G)에서 발생하는 열의 방열을 위한 것이다. 방열판(500)은 소정의 두께를 가지는 사각 플레이트 형상으로 형성된다. 방열판(500)은 하우징(100)과 대응되는 면적으로 형성되며 방열 효율을 높이기 위해 구리 또는 알루미늄 재질로 형성될 수 있다.
이하에서는 본 발명의 파워모듈의 각 구성별 특징을 더욱 상세하게 설명하기로 한다. 파워모듈의 각 구성별 특징을 설명하는 도면에서는 각 구성별 특징을 강조하기 위해 도면을 확대하거나 과장하여 표현한 부분이 있으므로 도 1에 도시된 기본 도면과 일부 일치하지 않는 부분이 있을 수 있다.
도 4는 본 발명의 실시예에 의한 하우징을 보인 사시도이다.
도 4에 도시된 바에 의하면, 하우징(100)은 중앙에 빈 공간이 형성되며, 양단에 제1 단자(610)와 제2 단자(620)가 위치된다. 하우징(100)은 양단에 제1 단자(610)와 제2 단자(620)가 일체로 고정되게 인서트 사출 방식으로 형성될 수 있다.
기존의 파워모듈은 이격된 회로를 연결하기 위해 하우징에 연결핀을 인서트 사출하여 적용하고 있으나, 본 실시예는 하우징(100)의 제조시 연결핀을 제외하여 제조한 형상을 갖는다. 이는 하우징(100)의 내부에 연결핀이 위치하지 않음으로써 형상을 단순화하여 파워모듈의 비틀림 모멘트에 유연성을 향상시킨다.
하우징(100)은 네 모서리에 체결공(103)이 형성된다. 체결공(103)은 방열판(500)에 형성된 연통공(501)과 연통된다. 제1 단자(610)와 제2 단자(620)에는 지지공(104)이 형성된다. 지지공(104)에는 제1 단자(610) 및 제2 단자(620)를 모터 등의 외부 단자와 연결하기 위한 지지볼트(630)가 체결된다(도 9 참조).
하우징(100)은 단열 재질로 형성된다. 하우징(100)은 반도체 칩(G)에서 발생한 열이 하우징(100)을 통해 상부의 PCB 기판(400)에 전달되지 않도록 단열 재질로 형성될 수 있다.
또는 하우징(100)은 방열 플라스틱 재질을 적용할 수 있다. 하우징(100)은 반도체 칩(G)에서 발생한 열이 하우징(100)을 통해 외부로 방열될 수 있도록 방열 플라스틱 재질을 적용할 수 있다. 일 예로, 하우징(100)은 엔지니어링 플라스틱으로 형성될 수 있다. 엔지니어링 플라스틱은 높은 내열성과 뛰어난 강도, 내약품성, 내마모성을 가지며 150℃ 이상에서 장시간 사용 가능하다. 엔지니어링 플라스틱은 폴리아미드, 폴리카보네이트, 폴리에스테르, 변성 폴리페닐렌옥사이드 중 하나의 재료로 된 것일 수 있다.
반도체 칩(G)은 스위치로서 반복 동작을 하는데 그로 인해 하우징(100)은 고온과 온도변화에 스트레스를 받게 되나, 엔지니어링 플라스틱은 고온 안정성이 우수하므로 일반 플라스틱에 비해 고온과 온도변화에 상대적으로 안정적이고 방열 특성도 우수하다.
실시예는 엔지니어링 플라스틱 소재에 알루미늄 또는 구리로 된 단자를 인서트사출 적용하여 하우징(100)을 제조한 것일 수 있다. 엔지니어링 플라스틱 소재로 된 하우징(100)은 열을 전파시켜 외부로 방열시킨다. 하우징(100)은 수지에 고열 전도율 필러를 충전함으로써 일반 엔지니어링 플라스틱 소재보다 열전도성을 더 높일 수 있고 알루미늄에 비해 경량인 고방열 엔지니어링 플라스틱으로 될 수 있다.
또는, 하우징(100)은 엔지니어링 플라스틱 또는 고강도 플라스틱 소재의 내외부에 그래핀 방열코팅재를 도포하여 방열 특성을 가지도록 한 것일 수 있다.
도 5는 본 발명의 실시예에 의한 하부 세라믹기판을 보인 사시도이다.
도 3 및 도 5에 도시된 바에 의하면, 하부 세라믹기판(200)은 방열판(500)의 상면에 부착된다. 구체적으로, 하부 세라믹기판(200)은 반도체 칩(G)과 방열판(500)의 사이에 배치된다. 하부 세라믹기판(200)은 반도체 칩(G)에서 발생하는 열을 방열판(500)으로 전달하고, 반도체 칩(G)과 방열판(500)의 사이를 절연하여 쇼트를 방지하는 역할을 한다.
하부 세라믹기판(200)은 방열판(500)의 상면에 솔더링 접합될 수 있다. 방열판(500)은 하우징(100)과 대응되는 면적으로 형성되며 방열 효율을 높이기 위해 구리 재질로 형성될 수 있다. 솔더링 접합을 위한 솔더는 SnAg, SnAgCu 등이 사용될 수 있다.
도 6은 본 발명의 실시예에 의한 하부 세라믹기판의 상면과 하면을 보인 도면이다.
도 5 및 도 6에 도시된 바에 의하면, 하부 세라믹기판(200)은 세라믹기재(201)와 세라믹기재(201)의 상하면에 브레이징 접합된 금속층(202,203)을 포함한다. 하부 세라믹기판(200)은 세라믹기재(201)의 두께가 0.68t이고, 세라믹기재(201)의 상면과 하면에 형성한 금속층(202,203)의 두께가 0.8t인 것을 일 예로 할 수 있다.
하부 세라믹기판(200)의 상면(200a)의 금속층(202)은 구동소자를 실장하는 전극 패턴일 수 있다. 하부 세라믹기판(200)에 실장되는 구동소자는 NTC 온도센서(210)일 수 있다. NTC 온도센서(210)는 하부 세라믹기판(200)의 상면에 실장된다. NTC 온도센서(210)는 반도체 칩(G)의 발열로 인한 파워모듈 내의 온도 정보를 제공하기 위한 것이다. 하부 세라믹기판(200)의 하면(200b)의 금속층(203)은 방열판(500)에 열전달을 용이하게 하기 위해 하부 세라믹기판(200)의 하면 전체에 형성될 수 있다.
하부 세라믹기판(200)에 절연 스페이서(220)가 접합된다. 절연 스페이서(220)는 하부 세라믹기판(200)의 상면에 접합되며 하부 세라믹기판(200)과 상부 세라믹기판(300)의 이격 거리를 규정한다.
절연 스페이서(220)는 하부 세라믹기판(200)과 상부 세라믹기판(300)의 이격 거리를 규정하여 상부 세라믹기판(300)의 하면에 실장된 반도체 칩(G)에서 발생하는 열의 방열 효율을 높이고, 반도체 칩(G) 간의 간섭을 방지하여 쇼트와 같은 전기적 충격을 방지한다.
절연 스페이서(220)는 하부 세라믹기판(200)의 상면 가장자리를 둘러 소정 간격을 두고 다수 개가 접합된다. 절연 스페이서(220) 간의 간격은 방열 효율을 높이는 공간으로 활용된다. 도면상 절연 스페이서(220)는 하부 세라믹기판(200)을 기준으로 할 때 가장자리를 둘러 배치되며, 일 예로 8개가 일정 간격을 두고 배치된다.
절연 스페이서(220)는 하부 세라믹기판(200)에 일체로 접합된다. 절연 스페이서(220)는 하부 세라믹기판(200)의 상부에 상부 세라믹기판(300)을 배치할 때 얼라인을 확인하는 용도로 적용될 수도 있다. 하부 세라믹기판(200)에 절연 스페이서(220)가 접합된 상태에서 그 상부에 반도체 칩(G)이 실장된 상부 세라믹기판(300)을 배치할 때, 절연 스페이서(220)가 상부 세라믹기판(300)의 얼라인을 확인하는 용도로 적용될 수 있다. 또한, 절연 스페이서(220)는 하부 세라믹기판(200)과 상부 세라믹기판(300)을 지지하여 하부 세라믹기판(200)과 상부 세라믹기판(300)의 휨을 방지하는데 기여한다.
절연 스페이서(220)는 하부 세라믹기판(200)에 실장된 칩과 상부 세라믹기판(300)에 실장된 칩 및 부품 간의 절연을 위해 세라믹 소재로 형성될 수 있다. 일 예로, 절연 스페이서는 Al2O3, ZTA, Si3N4, AlN 중 선택된 1종 또는 이들 중 둘 이상이 혼합된 합금으로 형성될 수 있다. Al2O3, ZTA, Si3N4, AlN는 기계적 강도, 내열성이 우수한 절연성 재료이다.
절연 스페이서(220)는 하부 세라믹기판(200)에 브레이징 접합된다. 절연 스페이서(220)를 하부 세라믹기판(200)에 솔더링 접합하면 솔더링 또는 가압 소성시 열적 기계적 충격으로 인해 기판이 파손될 수 있으므로 브레이징 접합한다. 브레이징 접합은 AgCu층과 Ti층을 포함한 브레이징 접합층을 이용할 수 있다. 브레이징을 위한 열처리는 780℃~900℃에서 수행할 수 있다. 브레이징 후, 절연 스페이서(220)는 하부 세라믹기판(200)의 금속층(202)과 일체로 형성된다. 브레이징 접합층의 두께는 0.005mm~0.08mm로 절연 스페이서의 높이에 영향을 미치치 않을 만큼 얇고 접합 강도는 높다.
하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 인터커넥션 스페이서(230)가 설치된다. 인터커넥션 스페이서(230)는 상하 복층 구조의 기판에서 연결핀을 대신하여 전극 패턴 간 전기적 연결을 수행할 수 있다. 인터커넥션 스페이서(230)는 전기적 로스(loss) 및 쇼트(shot)를 방지하면서 기판 간을 직접 연결하고 접합 강도를 높이며 전기적 특성도 개선할 수 있다. 인터커넥션 스페이서(230)는 일단이 브레이징 접합 방식으로 하부 세라믹기판(200)의 전극 패턴에 접합될 수 있다. 또한, 인터커넥션 스페이서(230)는 반대되는 타단이 브레이징 접합 방식 또는 솔더링 접합 방식으로 상부 세라믹기판(300)의 전극 패턴에 접합될 수 있다. 인터커넥션 스페이서(230)는 Cu 또는 Cu+CuMo 합금일 수 있다.
도 7은 본 발명의 실시예에 의한 상부 세라믹기판을 보인 사시도이고, 도 8은 본 발명의 실시예에 의한 상부 세라믹기판의 상면과 하면을 보인 도면이다.
도 7 및 도 8에 도시된 바에 의하면, 상부 세라믹기판(300)은 하부 세라믹기판(200)의 상부에 배치된다.
상부 세라믹기판(300)은 적층 구조의 중간 기판이다. 상부 세라믹기판(300)은 하면에 반도체 칩(G)을 실장하고, 고속 스위칭을 위한 하이 사이드(High Side) 회로와 로우 사이드(Low Side) 회로를 구성한다.
상부 세라믹기판(300)은 세라믹기재(301)와 세라믹기재(301)의 상하면에 브레이징 접합된 금속층(302,303)을 포함한다. 상부 세라믹기판(300)은 세라믹기재의 두께가 0.38t이고 세라믹기재의 상면(300a)과 하면(300b)에 전극 패턴의 두께가 0.3t인 것을 일 예로 한다. 세라믹기판은 상면과 하면의 패턴 두께가 동일해야 브레이징시 틀어지지 않는다.
상부 세라믹기판(300)의 상면의 금속층(302)이 형성하는 전극 패턴은 제1 전극 패턴(a), 제2 전극 패턴(b), 제3 전극 패턴(c)으로 구분된다. 상부 세라믹기판(300)의 하면의 금속층(303)이 형성하는 전극 패턴은 상부 세라믹기판(300)의 상면의 금속층(302)이 형성하는 전극 패턴과 대응된다. 상부 세라믹기판(300)의 상면의 전극 패턴을 제1 전극 패턴(a), 제2 전극 패턴(b), 제3 전극 패턴(c)으로 구분한 것은 고속 스위칭을 위해 하이 사이드(High Side) 회로와 로우 사이드(Low Side) 회로로 분리하기 위함이다.
반도체 칩(G)은 상부 세라믹기판(300)의 하면(300b)에 솔더(Solder), 은 페이스트(Ag Paste) 등의 접착층에 의해 플립칩(flip chip) 형태로 구비된다. 반도체 칩(G)이 상부 세라믹기판(300)의 하면에 플립칩 형태로 구비됨에 따라 와이어 본딩이 생략되어 인덕턴스 값을 최대한 낮출 수가 있게 되어, 이에 의해 방열 성능 또한 개선시킬 수 있다.
도 8에 도시된 바와 같이, 반도체 칩(G)은 고속 스위칭을 위해 2개씩 병렬로 연결될 수 있다. 반도체 칩(G)은 2개가 상부 세라믹기판(300)의 전극 패턴 중 제1 전극 패턴(a)과 제2 전극 패턴(b)을 연결하는 위치에 배치되고, 나머지 2개가 제2 전극 패턴(b)과 제3 전극 패턴(c)을 연결하는 위치에 병렬로 배치된다. 일 예로 반도체 칩(G) 하나의 용량은 150A이다. 따라서 반도체 칩(G) 2개를 병렬 연결하여 용량이 300A가 되도록 한다. 반도체 칩(G)은 GaN 칩이다.
반도체 칩(G)을 사용하는 파워모듈의 목적은 고속 스위칭에 있다. 고속 스위칭을 위해서는 Gate drive IC 단자에서 반도체 칩(G)의 Gate 단자 간이 매우 짧은 거리로 연결되는 것이 중요하다. 따라서 반도체 칩(G) 간을 병렬로 연결하여 Gate drive IC와 Gate 단자 간 연결 거리를 최소화한다. 또한, 반도체 칩(G)이 고속으로 스위칭하기 위해서는 반도체 칩(G)의 Gate 단자와 Source 단자가 동일한 간격을 유지하는 것이 중요하다. 이를 위해 반도체 칩(G)과 반도체 칩(G)의 사이의 중심에 연결핀이 연결되도록 Gate 단자와 Source 단자를 배치할 수 있다. Gate 단자와 Source 단자가 동일한 간격을 유지하지 않거나 패턴의 길이가 달라지면 문제가 발생한다.
Gate 단자는 낮은 전압을 이용하여 반도체 칩(G)을 온오프(on/off)시키는 단자이다. Gate 단자는 연결핀을 통해 PCB 기판(400)과 연결될 수 있다. Source 단자는 고전류가 들어오고 나가는 단자이다. 반도체 칩(G)은 Drain 단자를 포함하며, Source 단자와 Drain 단자는 N형과 P형으로 구분되어 전류의 방향을 바꿀 수 있다. Source 단자와 Drain 단자는 반도체 칩(G)을 실장하는 전극 패턴인 제1 전극 패턴(a), 제2 전극 패턴(b), 제3 전극 패턴(c)을 통해 전류의 입출력을 담당한다. Source 단자와 Drain 단자는 전원의 입출력을 담당하는 도 1의 제1 단자(610) 및 제2 단자(620)와 연결된다.
도 1 및 도 8을 참조하면, 도 1에 도시된 제1 단자(610)는 +단자와 -단자를 포함하며, 제1 단자(610)에서 +단자로 유입된 전원은 도 8에 도시된 상부 세라믹기판(300)의 제1 전극 패턴(a), 제1 전극 패턴(a)과 제2 전극 패턴(b)의 사이에 배치된 반도체 칩(G) 및 제2 전극 패턴(b)을 통해 제2 단자(620)로 출력된다. 그리고 도 1에 도시된 제2 단자(620)로 유입된 전원은 도 8에 도시된 제2 전극 패턴(b), 제2 전극 패턴(b)과 제3 전극 패턴(c)의 사이에 배치된 반도체 칩(G) 및 제3 전극 패턴(c)을 통해 제1 단자(610)의 -단자로 출력된다. 예컨데, 제1 단자(610)에서 유입되고 반도체 칩(G)을 통과하여 제2 단자(620)로 출력되는 전원을 하이 사이드(High Side), 제2 단자(620)에서 유입되고 반도체 칩(G)을 통과하여 제1 단자(610)로 출력되는 전원을 로우 사이드(Low Side)가 된다.
도 7에 도시된 바에 의하면, 상부 세라믹기판(300)은 NTC 온도센서(210)에 대응하는 부분에 커팅부(310)가 형성될 수 있다. 하부 세라믹기판(200)의 상면에 NTC 온도센서(210)가 장착된다. NTC 온도센서(210)는 반도체 칩(G)의 발열로 인한 파워모듈 내의 온도 정보를 제공하기 위한 것이다. 그런데 NTC 온도센서(210)의 두께가 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이의 간격에 비해 두꺼워 NTC 온도센서(210)와 상부 세라믹기판(300)의 간섭이 발생한다. 이를 해결하기 위해 NTC 온도센서(210)와 간섭되는 부분의 상부 세라믹기판(300)을 커팅하여 커팅부(310)를 형성한다.
커팅부(310)를 통해 상부 세라믹기판(300)과 하부 세라믹기판(200)의 사이 공간에 몰딩을 위한 실리콘액 또는 에폭시를 주입할 수 있다. 상부 세라믹기판(300)과 하부 세라믹기판(200)의 사이를 절연하기 위해 실리콘액 또는 에폭시를 주입해야 한다. 상부 세라믹기판(300)과 하부 세라믹기판(200)에 실리콘액 또는 에폭시를 주입하기 위해 상부 세라믹기판(300)의 한쪽면을 커팅하여 커팅부(310)를 형성할 수 있으며, 커팅부(310)는 NTC 온도센서(210)와 대응되는 위치에 형성하여 상부 세라믹기판(300)과 NTC 온도센서(210)의 간섭도 방지할 수 있다. 실리콘액 또는 에폭시는 반도체 칩(G)의 보호, 진동의 완화 및 절연의 목적으로 하부 세라믹기판(200)과 상부 세라믹기판(300) 사이의 공간과 상부 세라믹기판(300)과 PCB 기판(400) 사이의 공간에 충진할 수 있다.
상부 세라믹기판(300)에 쓰루홀(Through Hole)(320)이 형성된다. 쓰루홀(320)은 상하 복층의 기판 구조에서 상부 세라믹기판(300)에 실장되는 반도체 칩(G)을 PCB 기판(400)에 실장되는 구동소자와 최단거리로 연결하고, 하부 세라믹기판(200)에 실장된 NTC 온도센서(210)를 PCB 기판(400)에 실장되는 구동소자와 최단거리로 연결하기 위한 것이다.
쓰루홀(320)은 반도체 칩이 설치되는 위치에 2개씩 8개가 형성되고, NTC 온도센서가 설치되는 위치에 2개가 설치되어 총 10개가 형성될 수 있다. 또한, 쓰루홀(320)은 상부 세라믹기판(300)에서 제1 전극 패턴(a)과 제3 전극 패턴(c)이 형성된 부분에 다수 개가 형성될 수 있다.
제1 전극 패턴(a)에 형성된 다수 개의 쓰루홀(320)은 상부 세라믹기판(300)의 상면의 제1 전극 패턴(a)으로 유입된 전류가 상부 세라믹기판(300)의 하면에 형성된 제1 전극 패턴(a)으로 이동하고 반도체 칩(G)으로 유입되도록 한다. 제3 전극 패턴(c)에 형성된 다수 개의 쓰루홀(320)은 반도체 칩(G)으로 유입된 전류가 상부 세라믹기판(300)의 하면의 제3 전극 패턴(c)을 통해 상부 세라믹기판(300)의 상면의 제3 전극 패턴(c)으로 이동하도록 한다.
쓰루홀(320)의 직경은 0.5mm~5.0mm일 수 있다. 쓰루홀(320)에는 연결핀이 설치되어 PCB 기판의 전극 패턴과 연결되고 이를 통해 PCB 기판(400)에 실장되는 구동소자와 연결될 수 있다. 상하 복층의 기판 구조에서 쓰루홀(320) 및 쓰루홀(320)에 설치되는 연결핀을 통한 전극 패턴 간 연결은 최단 거리 연결을 통해 다양한 출력 손실을 제거하여 파워모듈의 크기에 따른 제약을 개선하는데 기여할 수 있다.
상부 세라믹기판(300)의 전극 패턴에는 복수 개의 비아홀(330)이 형성될 수 있다. 비아홀(330)은 기판 면적 대비 최소 50% 이상 가공될 수 있다. 상술한 비아홀(330)의 면적은 기판 면적 대비 최소 50% 이상 적용되는 예로 들어 설명하였으나, 이에 한정되는 것은 아니며 50% 이하로 가공될 수도 있다.
일 예로 제1 전극 패턴(a)에는 152개의 비아홀이 형성되고 제2 전극 패턴(b)에는 207개의 비아홀이 형성되고 제3 전극 패턴(c)에는 154개의 비아홀이 형성될 수 있다. 각 전극 패턴에 형성되는 복수 개의 비아홀(330)은 대전류 통전 및 대전류 분산을 위한 것이다. 하나의 슬롯 형태로 상부 세라믹기판(300)의 상면의 전극 패턴과 하면의 전극 패턴을 도통시키면 한쪽으로만 고전류가 흘러 쇼트, 과열 등의 문제가 발생할 수 있다.
비아홀(330)에는 전도성 물질이 충진된다. 전도성 물질은 Ag 또는 Ag 합금일 수 있다. Ag 합금은 Ag-Pd 페이스트일 수 있다. 비아홀(330)에 충진된 전도성 물질은 상부 세라믹기판(300)의 상면의 전극 패턴과 하면의 전극 패턴을 전기적으로 연결한다. 비아홀(330)은 레이저 가공하여 형성할 수 있다. 비아홀(330)은 도 8의 확대도에서 확인할 수 있다.
도 9는 본 발명의 실시예에 의한 상부 세라믹기판에 연결핀이 결합된 상태를 보인 사시도이다.
도 9에 도시된 바에 의하면, 연결핀(800)은 상부 세라믹기판(300)에서 반도체 칩(G)과 인접한 위치에 형성된 쓰루홀(Through Hole)(도 7의 도면부호 320)에 끼워진다. 반도체 칩(G)과 인접한 위치에 형성된 쓰루홀(320)에 끼워진 연결핀(800)은 PCB 기판(도 10의 도면부호 400)에 대응된 위치에 형성된 쓰루홀(420)에 끼워져 반도체 칩(G)을 실장하는 게이트(Gate) 단자와 PCB 기판(400)의 전극 패턴을 연결할 수 있다.
또한, 연결핀(800)은 상부 세라믹기판(300)에서 NTC 온도센서(210)와 인접하는 위치에 형성된 쓰루홀(320)에 끼워진다. NTC 온도센서(210)와 인접하는 위치에 형성된 쓰루홀(320)에 끼워진 연결핀(800)은 PCB 기판(400)에 대응되는 위치에 형성된 쓰루홀(420)에 끼워져 NTC 온도센서(210)의 단자와 PCB 기판(400)의 전극 패턴을 연결할 수 있다.
또한, 연결핀(800)은 상부 세라믹기판(300)에서 제1 전극 패턴(a)과 제3 전극 패턴(c)에 일렬로 형성된 다수 개의 쓰루홀(320)에 끼워진다. 제1 전극 패턴(a)과 제3 전극 패턴(c)에 형성된 다수 개의 쓰루홀(320)에 끼워진 연결핀(800)은 PCB 기판(400)에 대응된 위치에 형성된 쓰루홀(420)에 끼워져 반도체 칩(G)을 PCB 기판(400)의 캐패시터(410)와 연결할 수 있다.
연결핀(800)은 상부 세라믹기판(300)에 실장되는 반도체 칩(G)을 PCB 기판(400)에 실장되는 구동소자와 최단거리로 연결하여 다양한 출력 손실을 제거하고 고속 스위칭이 가능하게 한다.
도 10은 본 발명의 실시예에 의한 PCB 기판의 평면도이다.
도 10에 도시된 바에 의하면, PCB 기판(400)은 반도체 칩(G)을 스위칭하거나 NTC 온도센서(도 7의 도면부호 210)가 감지한 정보를 이용하여 GaN 칩(반도체 칩)을 스위칭하기 위한 구동소자가 실장된다. 구동소자는 Gate Drive IC를 포함한다.
PCB 기판(400)은 상면에 캐패시터(410)가 장착된다. 캐패시터(410)는 상부 세라믹기판(300)의 제1 전극 패턴(a)과 제2 전극 패턴(b)을 연결하도록 배치된 반도체 칩(G)과 상부 세라믹기판(300)의 제2 전극 패턴(b)과 제3 전극 패턴(c)을 연결하도록 배치된 반도체 칩(G)의 사이에 해당하는 위치인 PCB 기판(400)의 상면에 장착된다.
반도체 칩(G)의 사이에 해당하는 위치인 PCB 기판(400)의 상면에 캐패시터(410)가 장착되면, 연결핀(도 9의 도면부호 800)을 이용하여 반도체 칩(G)과 Drive IC 회로를 최단거리로 연결할 수 있으므로 고속 스위칭에 보다 유리하다. 일 예로, 캐패시터(410)는 용량을 맞추기 위해 10개가 병렬로 연결될 수 있다. 입력단에 디커플링용도로 2.5㎌ 이상을 확보하기 위해서 고전압의 캐패시터 10개를 연결하여 용량을 확보할 수 있다. Gate Drive IC 회로는 High side gate drive IC와 Low side gate drive IC를 포함한다.
도 11은 본 발명의 실시예에 의한 파워모듈 구조를 설명하기 위한 내부 구성도이다. 도 11의 내부 구성도는 도 3에서 보여지는 실제 파워모듈의 내부 구조를 식별이 용이하도록 주요 부분만 과장하여 도시한 것이다. 따라서 도 3의 실제 측면도와 도 11의 구성도는 일부 일치하지 않는 부분이 있을 수 있다.
도 11에 도시된 바에 의하면, 파워모듈(10)은 하부 세라믹기판(200), 상부 세라믹기판(300) 및 PCB 기판(400)의 3층 일체형 구조로 된다.
상부 세라믹기판(300)은 하부 세라믹기판(200)의 상부에 이격되게 배치된다. 반도체 칩(G)은 상부 세라믹기판(300)의 하면에 실장되고 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 배치된다. 고전력용 제어를 위한 반도체 칩(G)은 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 배치하여 방열 효율을 높인다. 또한, 하부 세라믹기판(200)과 상부 세라믹기판(300)을 상하 복층 구조로 형성하고, 그 사이에 고출력 반도체 칩(G)을 배치하면 반도체 칩(G)이 외부 환경으로부터 보호되므로 파워모듈(10)의 면적 및 부피에 제약을 받지 않으면서 성능을 구현할 수 있다.
상부 세라믹기판(300)의 상부에 PCB 기판(400)이 배치된다. 저전력용 제어를 위한 PCB 기판(400)은 상부 세라믹기판(300)의 상부에 이격되게 배치하여 반도체 칩(G)에서 발생하는 열로 인한 PCB 기판(400)의 손상을 방지한다.
PCB 기판(400)의 상면에는 반도체 칩(G)의 스위칭하기 위한 구동소자, 전압을 연속적이게 하기 위한 캐패시터, 커넥터 등이 실장된다. 구동소자는 Gate Drive IC 회로를 포함한다. Gate Drive IC 회로는 High side gate drive IC와 Low side gate drive IC를 포함한다. PCB 기판(400)은 복수의 절연층의 사이에 내부 전극 패턴이 형성되고 최상층에 상부 전극 패턴이 형성된 다층 구조로 될 수 있다.
상부 세라믹기판(300)과 PCB 기판(400)에 쓰루홀(320,420)이 형성된다. 상부 세라믹기판(300)과 PCB 기판(400)에 형성된 쓰루홀(320,420)에 연결핀(800)이 관통 설치된다. 연결핀(800)은 상부 세라믹기판(300)과 PCB 기판(400)에 형성된 전극 패턴(a,b,c,d) 간을 수직으로 연결한다.
상부 세라믹기판(300)의 쓰루홀(320)과 PCB 기판(400)의 쓰루홀(420)을 관통하여 설치된 연결핀(800)은 상부 세라믹기판(300)의 전극 패턴(a,b,c)과 PCB 기판(400)의 전극 패턴(d)을 최단 거리로 연결하여 다양한 출력 손실을 제거하고 임피던스와 인덕턴스를 낮춤으로써 대전력을 고속으로 제어하기 용이하도록 한다.
전압이 일정하다는 가정하에 임피던스가 낮으면 전류의 이동이 용이하므로 전류를 고속으로 제어하기 용이하다. 그리고 인덕턴스가 높으면 저항이 증가하고 열이 증가하므로 고속 스위칭 및 방열을 위해서는 인덕턴스를 낮추는 것이 중요하다. 임피던스와 인덕턴스는 전극 패턴의 연결 거리가 길수록 높아진다.
만약, 하부 세라믹기판(200), 상부 세라믹기판(300) 및 PCB 기판(400)을 별도로 제작하고 필요에 따라서 조립하여 사용하면, 전극 패턴 간을 최단 거리로 연결하기 어렵고 와이어 등을 이용하여 연결해야 하므로 다양한 출력 손실이 발생하고, 높은 임피던스와 인덕턴스로 인해 전류를 고속으로 제어하기 어려운 한계가 있다.
따라서, 실시예의 파워모듈은 고출력 전력 반도체 칩 모듈과 Drive PCBA(Print Circuit Board Assembly)를 일체형으로 구성하여 전류 경로를 최소화하고 임피던스와 인덕턴스를 낮춘다. 고출력 전력 반도체 칩 모듈은 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에 고출력 반도체 칩(G)을 배치한 구조의 모듈이고, Drive PCBA는 PCB 기판(400)에 구동소자 및 전극 패턴 등을 포함한 PCB 조립품을 의미한다.
반도체 칩(G)은 SiC 칩, GaN 칩, MOSFET, IGBT, JFET, HEMT 중 어느 하나일 수 있다. 바람직하게는 반도체 칩(G)은 GaN 칩이며, 상부 세라믹기판(300)의 하면에 플립칩 형태로 고정한다. 실시예에서 반도체 칩(G)은 상면의 표면 전극이 상부 세라믹기판(300)의 하면의 금속층(303)에 접합되고 하면이 하부 세라믹기판(200)의 상면의 금속층(202)에 접합된다. 상기와 같이, 반도체 칩(G)을 상부 세라믹기판(300)에 플립칩 형태로 고정하면 반도체 칩(G)과 Gate drive IC 단자 간의 거리를 최대한 짧게 설계할 수 있어 반도체 칩(G)의 성능을 최대한 발휘하도록 할 수 있다.
연결핀(800)은 상부 세라믹기판(300)에 실장되는 반도체 칩(G)의 게이트 단자와 PCB 기판(400)에 실장되는 드라이브 IC를 연결할 수 있다. 드라이브 IC는 하이 게이트 드라이브 IC(HS gate drive IC)와 로우 게이트 드라이브 IC(LS gate drive IC)를 포함한다. 또한, 연결핀(800)은 상부 세라믹기판(300)의 전극 패턴을 PCB 기판(400)에 실장되는 캐패시터와 연결할 수 있다.
연결핀(800)은 상부 세라믹기판(300)과 PCB 기판(400)을 수직으로 연결하되, 쇼트 방지를 위하여 상부 세라믹기판(300)의 하부에 배치되는 하부 세라믹기판(200)과는 접촉하지 않는다.
쓰루홀(320,420)에 관통 설치된 연결핀(800)은 상부 세라믹기판(300)의 쓰루홀(320)의 가장자리의 전극 패턴(a,b,c)과 레이저 웰딩에 의해 접합될 수 있다. 연결핀(800)을 쓰루홀(320)에 끼움 결합하고 레이저 웰딩으로 접합하면 연결핀(800)을 상부 세라믹기판(300)에 고정하기 용이하고 위치의 정밀도가 향상된다. 이는 연결핀(800)이 상부 세라믹기판(300)의 전극 패턴(a,b,c)에 안정적으로 연결되게 하므로 파워모듈의 작동 신뢰성 확보에 유리하다.
레이저 웰딩시 연결핀(800)을 상부 세라믹기판(300)의 전극 패턴(a,b,c)에 접합하는 솔더층(850)을 포함할 수 있다. 솔더층(850)은 상부 세라믹기판(300)의 쓰루홀(320)의 가장자리에 도포되고 레이저 웰딩시 녹아 연결핀(800)을 전극 패턴(a,b,c)에 접합할 수 있다. 연결핀(800)은 전도성이 있는 구리 또는 구리합금으로 형성될 수 있다. 연결핀(800)은 쓰루홀(320,420)의 직경에 대응되는 원기둥 형상으로 형성될 수도 있고 제작의 용이성을 위해 사각 기동 형상으로 형성될 수도 있다. 또는, 연결핀(800)은 묶음 형태로 제작되어 상부 세라믹기판(300)의 쓰루홀(320)에 끼움 결합될 수 있다.
쓰루홀(320,420)의 직경은 0.5mm~5.0mm이다. 쓰루홀(320,420)의 직경은 0.5mm 미만이면 연결핀(800)을 끼움 결합하기 어렵고 레이저 웰딩이 어려우며 안정적인 고정이 어려울 수 있다. 쓰루홀(320,420)의 직경은 5.0mm를 초과하면 이웃하는 전극 패턴 간의 간섭으로 인해 파워모듈(10)의 크기가 커져야 하므로 소형화에 장애가 된다.
하부 세라믹기판(200)의 하면에 부착된 방열판(500)을 포함한다. 방열판(500)은 하부 세라믹기판(200)의 하면에 솔더링 접합될 수 있다.
하부 세라믹기판(200)과 상부 세라믹기판(300)은 세라믹기재(201,301)와 세라믹기재(201,301)의 상면과 하면에 브레이징 접합된 금속층(202,203,302,303)을 포함한다. 세라믹기재(201,301)는 알루미나(Al2O3), ZTA, AlN, SiN, Si3N4 중 하나로 형성되고, 금속층(202,203,302,303)은 구리 또는 구리합금 재질로 형성된다.
하부 세라믹기판(200)은 AMB(Active Metal Brazing) 기판이고, AMB 기판을 형성하는 세라믹기재(201)의 두께가 0.635mm이고 세라믹기재(201)의 상부와 하부의 금속층(202,203)의 두께가 각각 0.8mm인 것을 일 예로 할 수 있다.
상부 세라믹기판(300)은 AMB(Active Metal Brazing) 기판이고, AMB 기판을 형성하는 세라믹기재(301)의 두께가 0.38mm이고 세라믹기재(301)의 상부와 하부의 금속층(302,303)의 두께가 각각 0.3mm인 것을 일 예로 할 수 있다. 또한 금속층은 동박인 것을 일 예로 한다. 금속층(302,303)이 전극 패턴(a,b,c)을 형성한다.
PCB 기판(400)은 다층 구조의 FR4 기판이고, 두께가 0.9mm인 것을 일 예로 할 수 있다. 방열판(500)은 구리 재질, 구리합금 재질, Cu-Mo-Cu 3층 구조 및 Cu-CuMo-Cu 3층 구조 중 어느 하나 형성되며 두께가 4mm인 것을 일 예로 할 수 있다.
상부 세라믹기판(300)에는 비아홀(330)이 형성될 수 있다.
도 12는 본 발명의 실시예로 상부 세라믹기판의 세라믹기재에 비아홀이 형성된 모습을 보인 사시도이고, 도 13은 본 발명의 도 12의 변형예로 상부 세라믹기판에 비아홀이 형성된 모습을 보인 사시도이다.
도 12에 도시된 바에 의하면, 비아홀(330)은 상부 세라믹기판(300)을 상하로 관통하도록 형성되고, 금속충진재(P)는 비아홀(330)에 충진되어 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)을 연결할 수 있다.
또는, 도 13에 도시된 바와 같이, 비아홀(330)은 상부 세라믹기판(300')의 세라믹기재(301)를 상하로 관통하도록 형성된다. 비아홀(330)은 복수 개가 형성되며, 비아홀(330)에는 금속충진재(P)가 충진된다. 비아홀(330)에 충진된 금속충진재(P)는 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)을 수직으로 연결한다. 비아홀(330)에 충진된 금속충진재(P)는 비아홀(330)의 상부와 하부로 돌출되어 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)과 접합될 수 있다.
상부 세라믹기판(300,300')의 세라믹기재(301)는 알루미나(Al2O3), ZTA, AlN, SiN, Si3N4 중 하나로 형성될 수 있다. 금속층(302,303)은 구리 또는 구리합금 재질로 형성된다. 상부 세라믹기판(300,300')의 금속층(302,303)은 전극 패턴(a,b,c)을 형성한다.
이와 같이, 세라믹기재(301)는 절연재질로 형성되므로 상면과 하면의 전극 패턴(a,b,c)의 전기적 연결이 불가능한 구조이다. 파워모듈에서 반도체 칩을 통한 루프 연결 및 전기적 회로 연결이 필요한데, 전기적 루프 길이가 길어지면 인덕턴스 값이 증가한다. 인덕턴스 값이 증가하면 전류의 고속 이동에 불리하다.
따라서 인덕턴스 값을 낮추어 전류의 고속 이동에 유리하도록 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)을 비아홀(330)에 충진한 금속충진재(P)로 연결하여 전류의 이동 효율을 높이고, 파워모듈의 소형화가 가능하게 할 수 있다.
비아홀(330)은 금속충진재(P)의 충진이 용이하도록 직경이 0.05mm~0.3mm 범위이다. 금속충진재(P)는 전도성 금속으로 이루어진다. 일 예로, 금속충진재(P)는 Ag합금계, Ag-Pd계, Ag-Ceramic계, Cu합금계 중 하나 또는 이들의 혼합 페이스트로 이루어진다. 상기한 금속충진재(P)는 저항이 낮아 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)을 연결하여 전류의 이동 효율을 높인다.
바람직하게는 비아홀(330)의 직경은 0.1mm~0.3mm 범위이다. 비아홀(330)의 직경 0.1mm~0.3mm 범위에서 금속충진재(P)가 비아홀(330)에 충진될 수 있고 양호한 통전성을 얻을 수 있다. 비아홀(330)의 직경이 0.05mm 이만이면 비아홀(330)에 금속충진재(P)가 채워지기 어려워 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)을 통전시키기 어렵다. 비아홀(330)은 상부 세라믹기판(300)을 관통하여 형성할 수도 있는데, 비아홀(330)의 직경이 0.3mm를 초과하면 소성 후 금속충진재(P)가 비아홀(330)에서 빠지는 문제가 발생할 수 있다.
비아홀(330)의 면적은 상부 세라믹기판(300)의 면적 대비 10% 이상일 수 있다. 비아홀(330)의 면적은 세라믹기재(301)의 상면과 하면의 전극 패턴(a,b,c)을 연결하여 전류의 이동 효율을 높이기 위한 최소 면적이다. 비아홀(330)의 면적은 상부 세라믹기판(300")의 면적 대비 10% 미만이면 전류 이동 부하가 커져 전류의 고속 이동에 문제가 발생할 수 있다. 또한, 비아홀(330)은 대전류의 분산을 위해 상부 세라믹기판(300,300')의 전체면에 균일하게 분포하는 것이 바람직하다.
상술한 실시예는 하부 세라믹기판(200), 상부 세라믹기판(300) 및 PCB 기판(400)을 3층 일체형 구성으로 제작하여 전류 경로를 최소화하고 임피던스와 인덕턴스를 낮춤으로써 대전력을 고속으로 제어하기 용이하도록 할 수 있다.
또한, 상부 세라믹기판(300,300')에 복수 개의 비아홀(330)을 형성하여 상면과 하면의 전극 패턴(a,b,c)을 연결함으로써 대전류의 분산 및 대전류의 통전을 용이하게 하여 쇼트 및 과열 등의 문제를 방지하고 고속 전류의 이동을 효율을 높일 수 있다.
도 14는 본 발명의 실시예에 의한 파워모듈 구조를 설명하기 위한 내부 구성도로, 하우징이 더 포함된 도면이다.
도 14에 도시된 바에 의하면, 상술한 파워모듈(10)은 방열판(500)의 상면에 하부 세라믹기판(200)이 접합되고, 하부 세라믹기판(200)의 상부에 절연 스페이서(220)를 매개로 상부 세라믹기판(300)이 이격되게 배치되며, 상부 세라믹기판(300)의 상부에 연결핀(800)을 매개로 PCB 기판(400)이 이격되게 배치되며, 하부 세라믹기판(200), 상부 세라믹기판(300) 및 PCB 기판(400)이 하우징(100)에 의해 패키징되어 모듈 형태로 제조된다.
하우징(100)은 사출 재질로 형성되며 중앙에 상하로 개구되는 빈 공간이 형성된다. 하우징(100)의 하면에 방열판(500)이 접합되며 하우징(100)의 빈 공간으로 노출된 방열판(500)의 상면에 하부 세라믹기판(200)이 접합되고, 그 상부에 상부 세라믹기판(300) 및 PCB 기판(400)이 순차적으로 설치된다. 상부 세라믹기판(300)과 PCB 기판(400)의 이격 거리는 PCB 기판에 소장된 소자의 손상을 방지하도록 최소 0.5mm를 유지하도록 한다.
또한, 하부 세라믹기판(200)과 상부 세라믹기판(300)의 사이에는 실리콘액(S) 또는 에폭시를 충진한다. 실리콘액(S) 또는 에폭시는 하부 세라믹기판(200)과 상부 세라믹기판(300)의 전극 패턴 간을 절연한다.
상술한 파워모듈(10)은 하부 세라믹기판(200), 상부 세라믹기판(300)의 복층 구조로 형성하고, 그 사이에 반도체 칩(G)을 실장하여 보호하며, 상부 세라믹기판(300)의 상부에 PCB 기판(400)을 배치하는 복층 구조로 형성하고 실리콘액(S) 또는 에폭시를 사용한 패킹 형태이므로 파워모듈의 면적 및 부피의 제약을 받지 않으면서 성능을 구현할 수 있다.
또한, 상술한 파워모듈(10)은 상부 세라믹기판(300)과 PCB 기판(400)에 형성한 쓰루홀(320,420)에 연결핀(800)을 끼움 결합하여 전극 패턴 간을 연결하므로 다양한 출력 손실을 제거할 수 있고 파워모듈(10)의 소형화가 가능하게 할 수 있다.
또한, 상술한 파워모듈(10)은 상부 세라믹기판(300,300')에 비아홀(330)을 형성하고 비아홀(330)에 금속충진재(P)를 충진하여 대전류의 분산 및 대전류의 통전을 용이하게 하므로 쇼트 및 과열 등의 문제를 방지하고 고속 전류의 이동을 효율을 높일 수 있다.
상기한 바와 같이 상술한 실시예는 쓰루홀과 비아홀을 통한 전기적 연결을 통해 다양한 출력 손실을 제거하여 고속 전류의 이동 효율을 높일 수 있고, 파워모듈의 크기에 대한 제약을 개선하여 소형화가 가능한 이점이 있다.
한편, 다른 실시예로 파워모듈은 세라믹기판의 가장자리에 곡률 경사부를 형성하여 응력 집중을 완화함으로써 장수명을 확보하고 나아가 파워모듈의 신뢰성을 향상시킬 수 있다.
도 15은 본 발명의 다른 실시예에 의한 파워모듈 구조를 설명하기 위한 내부 구성도이고, 도 16은 본 발명의 다른 실시예에 의한 파워모듈 구조에서 상부 세라믹기판을 보인 단면도이다.
다른 실시예의 파워모듈(10')은 상부 세라믹기판의 형상이 실시예와 차이가 있다.
도 15 및 도 16에 도시된 바에 의하면, 다른 실시예의 세라믹기판(300")은 금속층(302",303")의 가장자리에 응력 집중을 완화하기 위한 곡률 경사부(350,350',350")가 형성된다. 세라믹기판의 수명은 세라믹기재의 재료와 전극 패턴을 형성하는 금속층(302",303")의 형상에 따라 결정된다.
세라믹기재(301)의 재료는 고강도를 갖는 알루미나(Al2O3), AlN, SiN 및 Si3N4 중 어느 하나로 형성하여 장기 수명이 길도록 한다. 금속층(302",303")의 가장자리의 두께가 증가할 수로 응력 집중으로 인한 세라믹기재(301)와의 접합 스트레스가 증가한다. 접합 스트레스가 증가하면 급격한 온도 변화에서 금속층(302",303")이 세라믹기재(301)로부터 분리될 수 있다.
금속층(302",303")이 세라믹기재(301)로부터 분리되는 것을 방지하기 위해서는 접합 강도를 유지하면서 접합 스트레스를 최소화해야 한다. 따라서 금속층(302",303")은 가장자리에 라운드진 곡률 경사부(350,350',350")를 형성하여 두께를 점차적으로 줄임으로써 응력 집중을 완화한다.
곡률 경사부(350,350',350")는 세라믹기재(301)의 외주 방향으로 돌출된 형상을 갖는다. 일 예로, 곡률 경사부(350,350',350")는 세라믹기재 방향으로 오목한 형상으로 형성되고 세라믹기재 방향으로 갈수록 돌출 길이가 증가한다. 또는 곡률 경사부(350',350")는 복수의 오목부(351,352,351',352')가 형성되고 오목부(351,352)와 오목부(351',352')가 만나는 부분에 돌출부(353,353')가 형성되는 다단 구조일 수 있다. 돌출부(353,353')는 뾰족한 형상이다.
또는 곡률 경사부(350',350")는 2개의 오목부(351,352,351',352')가 형성되고 오목부(351,352)와 오목부(351',352')가 만나는 부분에 돌출부(353,353')가 형성되는 2단 구조일 수 있다.
금속층(302",303")의 가장자리에 형성된 곡률 경사부(350,350',350")는 1단 구조와 다단 구조가 혼용되어 있을 수 있다. 일 예로, 금속층(302",303")의 가장자리 중 일측 가장자리에는 1단 구조의 곡률 경사부(350)가 형성하고 다른 일측에는 다단 구조의 곡률 경사부(350',350")가 형성될 수 있다. 또는 금속층(302",303")의 가장자리를 따라 전체가 다단 구조의 곡률 경사부(350',350")로 형성될 수 있다.
1단 구조의 곡률 경사부(350)의 길이는 금속층(302",303")의 두께에 비해 상대적으로 작게 형성하여 응력 완화 기능을 하면서 접합 강도는 강하게 유지할 수 있도록 한다.
1단 구조의 곡률 경사부(350)의 다단 구조의 곡률 경사부(350',350")에 비해 세라믹기재(301)에 접합되는 면적이 상대적으로 좁기 때문에 금속층(302",303") 간의 간격이 좁은 경우에도 접합 강도를 유지할 수 있다.
다단 구조의 곡률 경사부(350',350")가 1단 구조의 곡률 경사부(350)에 비해 세라믹기재(301)에 접합되는 면적이 상대적으로 넓기 때문에 접합 강도를 강하게 유지할 수 있는 대신 외주 방향으로 돌출되는 면적이 넓기 때문에 이웃하는 금속층(302",303") 간의 간격이 좁은 경우에는 적용이 어려울 수 있다.
금속층(302",303")은 이웃하는 다른 금속층(302",303")과의 간격에 따라 다른 금속층(302",303")과 인접한 외주에 서로 다른 형상의 곡률 경사부(350',350")가 형성될 수 있다.
곡률 경사부(350,350',350")는 금속층(302",303")의 가장자리에 응력 집중을 방지하여 열적, 전기적 충격을 완화함으로써 세라믹기판(300")의 2~3배 이상의 장수명을 확보하고 신뢰성을 확보한다.
도 16에 도시된 세라믹기판(300")은 반도체 칩이 실장되는 상부 세라믹기판이다. 다른 실시예에서는 상기한 곡률 경사부(350,350',350")를 상부 세라믹기판(300")의 가장자리에 적용한 것을 예로 들어 설명하였으나 곡률 경사부(350,350',350")를 하부 세라믹기판에도 적용할 수 있다.
세라믹기판(300")은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonding Copper) 기판, DBA 기판(Direct Brazed Aluminum), TPC(Thick Printing Copper) 기판 중 하나이다. 세라믹기판(300")은 반도체 칩(G)이 실장되는 상부 세라믹기판(300")을 예로 들어 설명하였다.
도 17 및 도 18은 본 발명의 다른 실시예에 의한 상부 세라믹기판 제조방법을 설명하기 위한 과정도이다.
도 17에 도시된 바에 의하면, 곡률 경사부(350,350',350")는 금속층(302",303")의 일면에 포토마스크(m)를 배치하고 포토마스크(m)에 의해 노출된 금속층(302",303")을 식각하여 형성한다.
또한, 다단 구조의 곡률 경사부(350',350")는 금속층(302",303")의 일면에 2개 이상의 구멍이 연속 형성된 포토마스크(m) 배치하고 포토마스크(m)에 의해 노출된 금속층(302",303")을 식각하여 형성한다. 2개 이상의 구멍이 일정 간격을 두고 연속 형성된 포토마스크(m)를 사용하면 1번의 에칭으로 다단 구조의 곡률 경사부(350',350")를 형성할 수 있다.
그 과정은 세라믹기판을 준비하는 단계(S10), 포토마스크를 형성하는 단계(S20), 곡률 경사부를 형성하는 단계(S30) 및 포토마스크를 제거하는 단계(S40)를 포함한다.
세라믹기판을 준비하는 단계(S10)는 세라믹기재(301)와 세라믹기재(301)의 적어도 일면에 브레이징 접합된 금속층(302",303")을 포함하는 세라믹기판(300)을 준비한다. 세라믹기판(300)은 세라믹기재(301)의 두께가 0.3mm~0.4mm이고, 금속층(302",303")의 두께가 0.3mm인 것을 준비할 수 있다.
포토마스크를 형성하는 단계(S20)는 금속층(302",303")의 일면에 2개 이상의 구멍(h)이 연속 형성된 포토마스크(m)를 형성할 수 있다. 2개 이상의 연속 형성된 구멍(h)은 다단 구조의 곡률 경사부(350',350")를 형성하기 위한 것이다.
또한, 포토마스크(m)는 금속층(302",303")의 면적보다 좁은 면적을 갖는 복수의 포토마스크(m)를 형성할 수도 있다.
곡률 경사부를 형성하는 단계(S30)는 포토마스크(m)에 의해 노출된 금속층(302",303")을 에칭액으로 식각하여, 금속층(302",303")의 하부로 갈수록 세라믹기재(301)의 외주 방향으로 라운드진 경사를 갖는 곡률 경사부(350') 또는 2개 이상의 라운드진 오목부(351,352,351',352')를 갖는 다단 곡률 경사부(350',350")를 형성한다. 에칭액은 염화제이철을 사용할 수 있다.
2개의 연속된 구멍(h)에 에칭액이 유입되면 에칭이 80% 정도 이루어지면서 1번의 에칭으로 에칭 정도가 다른 2단 구조의 곡률 경사부(350',350")가 형성될 수 있다. 2단 구조에서 오목부의 형상 및 길이는 이웃하는 구멍의 크기, 구멍의 간의 간격으로 조절 가능하다.
또한, 에칭액의 농도, 에칭 시간을 조절하여 오목부의 형상 및 길이를 조절할 수 있다.
포토마스크를 제거하는 단계(S40)는 금속층(302",303")에 곡률 경사부(350,350',350")를 형성한 다음 에칭액을 통해 금속층(302",303")의 일면에 형성된 포토마스크(m)를 식각한다. 포토마스크(m)가 식각에 의해 제거되면 최종 상태의 세라믹기판(300")이 제작된다. 세라믹기판(300")은 상부 세라믹기판으로 사용하여 가장자리 응력 집중을 방지함으로써 기판의 수명을 향상시킬 수 있다.
도 17에 도시된 세라믹기판(300")은 설명의 편의를 위해 1단 구조와 다단 구조가 혼용된 곡률 경사부(350,350',350")를 도시하였다. 그러나 세라믹기판(300")의 가장자리에는 1단 구조의 곡률 경사부(350)만 형성하거나, 2단 구조의 곡률 경사부(350',350")만 형성할 수도 있다.
일 예로, 도 18에 도시된 바와 같이, 다단 구조의 곡률 경사부(350")는 금속층(302')의 가장자리에 형성할 수 있다.
상술한 방법으로 제조된 세라믹기판(300")은 실시예의 상부 세라믹기판(300)에 비해 가장자리에 열에 의한 응력 집중 및 전기적 충격에 의한 응력 집중이 완화되므로 장수명이 확보되고 파워모듈에 적용되어 파워모듈의 신뢰성을 높이는데 기여하게 된다.
본 발명은 도면과 명세서에 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명은 기술분야의 통상의 지식을 가진 자라면, 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 권리범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 하부 세라믹기판;
    상기 하부 세라믹기판의 상부에 배치되며 하면에 반도체 칩이 플립칩 형태로 실장되는 상부 세라믹기판; 및
    상기 상부 세라믹기판의 상부에 배치되는 PCB 기판;
    을 포함하는 파워모듈.
  2. 제1항에 있어서,
    상기 상부 세라믹기판과 상기 PCB 기판에 대응되게 형성된 복수의 쓰루홀; 및
    상기 상부 세라믹기판의 쓰루홀과 상기 PCB 기판의 쓰루홀에 관통 설치되어 상기 세라믹기판의 전극 패턴과 상기 PCB 기판의 전극 패턴을 수직으로 연결하는 연결핀;
    을 포함하는 파워모듈.
  3. 제2항에 있어서,
    상기 쓰루홀에 관통 설치된 상기 연결핀은 상기 쓰루홀의 가장자리의 전극 패턴과 레이저 웰딩에 의해 접합된 파워모듈.
  4. 제3항에 있어서,
    상기 쓰루홀의 가장자리에 도포되고 상기 레이저 웰딩시 녹아 상기 연결핀을 상기 쓰루홀의 가장자리의 전극 패턴에 접합하는 솔더층을 포함하는 파워모듈.
  5. 제1항에 있어서,
    상기 상부 세라믹기판은
    세라믹기재;
    상기 세라믹기재의 상면과 하면에 형성되는 전극 패턴;
    상기 상부 세라믹기판 또는 상기 세라믹기재를 상하로 관통하여 형성된 복수 개의 비아홀; 및
    상기 비아홀에 충진되어 상기 세라믹기재의 상면과 하면의 전극 패턴을 연결하는 금속충진재;
    를 포함하는 파워모듈.
  6. 제5항에 있어서,
    상기 비아홀은 직경이 0.05mm~0.3mm인 파워모듈.
  7. 제5항에 있어서,
    상기 금속충진재는
    Ag합금계, Ag-Pd계, Ag-Ceramic계, Cu합금계 중 하나 또는 이들의 혼합 페이스트로 이루어진 파워모듈.
  8. 제5항에 있어서,
    상기 비아홀은 상기 상부 세라믹기판 또는 상기 세라믹기재의 전체면에 균일하게 분포하는 파워모듈.
  9. 제1항에 있어서,
    상기 하부 세라믹기판의 하면에 솔더링 접합되는 방열판을 포함하는 파워모듈.
  10. 제1항에 있어서,
    상기 상부 세라믹기판과 상기 하부 세라믹기판은
    AMB(Active Metal Brazing) 기판, DBC(Direct Bonding Copper) 기판, DBA 기판(Direct Brazed Aluminum), TPC(Thick Printing Copper) 기판 중 하나인 파워모듈.
  11. 제1항에 있어서,
    중앙에 상하로 개구되는 빈 공간이 형성되고 사출 재질로 형성되는 하우징을 더 포함하고,
    상기 하우징의 빈 공간에 상기 하부 세라믹기판, 상기 상부 세라믹기판 및 상기 PCB 기판이 순차적으로 설치된 파워모듈.
  12. 제1항에 있어서,
    상기 하부 세라믹기판과 상기 상부 세라믹기판의 사이에 다수 개가 배치되어 상기 하부 세라믹기판과 상기 상부 세라믹기판의 이격 거리를 규정하는 스페이서를 포함하는 파워모듈.
  13. 제1항에 있어서,
    상기 상부 세라믹기판은
    세라믹기재와 상기 세라믹기재의 적어도 일면에 접합되어 전극 패턴을 형성하는 금속층을 포함하며,
    상기 금속층은 가장자리에 곡률 경사부가 형성되고,
    상기 곡률 경사부는 상기 세라믹기재의 외주 방향으로 돌출된 파워모듈.
  14. 제13항에 있어서,
    상기 곡률 경사부는 상기 세라믹기재 방향으로 오목한 형상으로 형성되고 상기 세라믹기재 방향으로 갈수록 돌출 길이가 증가하는 파워모듈.
  15. 제13항에 있어서,
    상기 곡률 경사부는
    복수의 오목부가 형성되고 상기 오목부와 오목부가 만나는 부분에 돌출부가 형성되는 다단 구조인 파워모듈.
  16. 제15항에 있어서,
    상기 돌출부는 뾰족한 형상인 파워모듈.
  17. 제13항에 있어서,
    상기 곡률 경사부는
    2개의 오목부가 형성되고 상기 오목부와 오목부가 만나는 부분에 돌출부가 형성되는 2단 구조인 파워모듈.
  18. 제13항에 있어서,
    상기 금속층의 가장자리에 형성된 곡률 경사부는
    상기 세라믹기재 방향으로 오목한 형상으로 형성된 1단 구조와 상기 세라믹기재 방향으로 2개 이상의 오목부가 형성된 다단 구조가 혼용되어 있는 파워모듈.
  19. 제18항에 있어서,
    상기 곡률 경사부는
    상기 금속층의 일면에 포토마스크를 배치하고 상기 포토마스크에 의해 노출된 금속층을 식각하여 형성한 것인 파워모듈.
  20. 제18항에 있어서,
    상기 다단 구조의 곡률 경사부는
    상기 금속층의 일면에 2개 이상의 구멍이 연속 형성된 포토마스크를 배치하고 상기 포토마스크에 의해 노출된 금속층을 식각하여 형성한 것인 파워모듈.
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