WO2022024907A1 - 回路基板およびその製造方法 - Google Patents

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    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning

Definitions

  • the present invention relates to a circuit board and a method for manufacturing the same, and more particularly to a via metal that conducts through both main surfaces of an insulating substrate and a method for forming the via metal.
  • a circuit board in which wirings formed on both main surfaces of an insulating substrate are connected by via metal penetrating both main surfaces is used. It is used.
  • via metal either a method of forming a via hole in the insulating substrate and then filling it with metal, or filling a non-through hole formed from the first main surface of the insulating substrate with metal and then polishing the second main surface. It is formed by exposing the via metal.
  • a method of filling the via hole or the non-through hole with metal a method by plating and a method of firing a paste containing metal particles are used (Patent Documents 1 to 3).
  • JP-A-2015-43391A Japanese Unexamined Patent Publication No. 2006-66658 Japanese Unexamined Patent Publication No. 2001-291946
  • the method for manufacturing a circuit board according to the present disclosure is a circuit board having an insulating substrate having a plurality of via holes penetrating the first main surface and the second main surface which are facing each other, and a metal filled with the via holes. It is a manufacturing method.
  • the method for manufacturing a circuit board according to the present disclosure includes a hole forming step of forming a via hole or a non-through hole that opens only on the second main surface of the insulating substrate; and a filling step of filling the via hole or the non-through hole with the metal.
  • a first polishing step of polishing at least one of the main surface metals to form a step between the metal and the insulating substrate; and a coating step of covering the polished surface of the metal by plating; 1 Includes a second polishing step of polishing the metal on the main surface and the second main surface.
  • the circuit board of the present disclosure includes an insulating substrate having a plurality of via holes penetrating the first main surface and the second main surface which are facing main surfaces, a second metal layer filling the via holes, and a second metal. It has a third metal layer that covers the entire surface of the.
  • the method using paste requires firing at a relatively high temperature. Therefore, thermal stress due to shrinkage after firing causes deformation and cracks.
  • the firing temperature is higher than the melting point of the via metal, the influence of shrinkage due to the phase transformation is also added.
  • the firing temperature is equal to or lower than the melting point of the metal, the metal becomes porous. As a result, many voids or glass components are contained in the metal, and it becomes difficult to reduce the surface roughness of the polished surface.
  • the plating method can be formed at a relatively low temperature and is less likely to be deformed or cracked.
  • a dense metal with few voids can be formed, and the surface roughness of the polished surface can be easily reduced.
  • voids are likely to be formed near the center line where the metal grown from the inner wall surface of the via hole joins.
  • Patent Document 3 also proposes a method of filling vias with a paste and covering with plating.
  • the via metal formed by paste firing has the above-mentioned problems.
  • the plating solution may remain in a large number of voids, which may adversely affect the characteristics of subsequent processes or products.
  • circuit board that is dense, has a via metal with few voids on the surface, and is less likely to be deformed or cracked.
  • the circuit board 10 has an insulating substrate 1 having a via hole 3 penetrating two opposing main surfaces 2 (first main surface 2a and a second main surface 2b), and a via metal 4 filling the via hole 3 (hereinafter, simply “. It may be described as “metal 4").
  • the main surface 2 of the insulating substrate 1 and the surface of the via metal 4 are processed to have substantially the same height, and a wiring metal (not shown) connected to the via metal 4 is arranged on the main surface 2.
  • the method for manufacturing the circuit board 10 of the present disclosure includes a hole forming step of forming a via hole 3 that opens in both main surfaces 2 or a non-through hole 6 that opens only in the second main surface 2b in the insulating substrate 1.
  • FIG. 1 is a schematic diagram showing a first embodiment of the present disclosure.
  • the first embodiment includes a hole forming step (FIG. 1A) for forming a via hole 3 in the insulating substrate 1; and a seed layer forming step (FIG. 1B) for forming a seed layer 5 on the first main surface 2a; by electroplating.
  • a closing step (FIG. 1C) in which the first main surface 2a side of the via hole 3 is closed by the first metal layer 4a; and a filling step (FIG. 1D) in which the via hole 3 is filled with the second metal layer 4b by electroplating.
  • a first polishing step (FIG.
  • FIG. 1E shows an embodiment in which one main surface 2 (second main surface 2b) is polished in the first polishing step and both main surfaces 2 are polished in the second step.
  • the insulating substrate 1 is made of ceramic, a single crystal, or the like, for example, sapphire. Sapphire is a single crystal of alumina.
  • the dimensions of the insulating substrate 1 are, for example, a diameter of 50 mm or more and 200 mm or less, and a thickness of 0.2 mm or more and 1.0 mm or less.
  • the via hole 3 is formed by a known method such as mechanical processing by a drill or the like, laser processing, etching, or the like. After drilling, heat treatment may be performed to alleviate crystal defects and stress caused by the drilling.
  • the diameter of the via hole 3 is, for example, 100 ⁇ m or more and 500 ⁇ m or less.
  • the material of the metal 4 is not particularly limited. Silver, copper, gold and alloys containing them as main components are suitable because of their high electrical conductivity. Platinum group elements, titanium, niobium, tantalum and alloys containing them as main components are suitable because they have high corrosion resistance.
  • the third metal layer 4c is formed by electroplating.
  • the first metal layer 4a and the second metal layer 4b are also preferably formed by electroplating, but may be formed by filling and firing a paste containing a metal component (in that case, forming the first metal layer 4a). Is unnecessary).
  • Metal formation using paste requires firing at a relatively high temperature, and thermal stress due to shrinkage after firing causes deformation and cracks.
  • the firing temperature is equal to or lower than the melting point of the metal, the metal becomes porous containing a large amount of voids and the surface roughness (arithmetic mean roughness) of the polished surface becomes large.
  • the metal 4 can be formed by plating at a relatively low temperature, and is less likely to be deformed or cracked. A dense metal 4 with few voids can be formed, and the surface roughness of the polished surface can be easily reduced.
  • the second metal layer 4b which is the main part of the metal 4
  • the third metal layer 4c which is the surface of the metal 4, by plating, a dense and desired surface roughness surface can be obtained. Plating on a paste-fired metal with a large number of voids may cause residual plating solution, whereas plating on a plated metal with a small number of voids reduces such a concern.
  • the seed layer 5 is formed on the first main surface 2a of the insulating substrate 1 by a method such as electroless plating or thin film deposition.
  • the seed layer 5 is made of, for example, nickel, titanium, chromium, palladium or the like.
  • Metal 4 is formed by electroplating starting from the seed layer 5.
  • the seed layer 5 is used as a cathode, and an anode (metal source) is arranged on the first main surface 2a side.
  • an anode metal source
  • the first metal layer (closed layer) 4a is formed, and the first main surface 2a side of the via hole 3 is closed (closed step). Even if the via hole 3 is not completely closed, it may be closed until the opening area is about half or less of the cross-sectional area of the via hole 3.
  • the first metal layer 4a is used as a cathode, and the anode is arranged on the second main surface 2b side. Then, as shown in FIG. 1D, a second metal layer (filled layer) 4b is formed and the via hole 3 is filled with the metal 4 (filling step).
  • the film forming speed of the second metal layer 4b is higher than the film forming rate of the first metal 4a, it is preferable from the viewpoint of productivity. For example, the film forming speed can be increased by increasing the current density during electroplating.
  • the packed bed 4b grows in the via hole 3 in the thickness direction (direction from the first main surface 2a toward the second main surface 2b) and also in the radial direction (direction from the inner wall surface toward the center line). Therefore, voids are likely to be formed in the vicinity of the center line where the grown metals 4 meet.
  • the circuit board 10 if voids exist as open pores on the surface of the metal 4 or as closed pores near the surface, in the manufacturing process of the product using the circuit board 10, the wiring electrode It causes peeling. Further, the chemical solution used in the manufacturing process remains, which causes an adverse effect on the product.
  • the second main surface 2b is polished using a lapping device or the like, and as shown in FIG. 1E, the metal 4 protruding from the second main surface 2b is removed (first polishing step).
  • the metal 4 is softer and easier to polish than the insulating substrate 1 made of a ceramic such as alumina or an oxide single crystal such as sapphire. Therefore, a step L1 can be formed between the main surface 2 and the metal 4 after polishing (the surface of the metal 4 is lowered).
  • the size of the step L1 can be adjusted by various conditions such as the material, shape, particle size of the abrasive grains, the pH of the slurry, the processing pressure, and the processing time.
  • the surface of the metal 4 after polishing (that is, the interface between the second metal layer 4b and the third metal layer 4c) is flat and has a uniform surface roughness as compared with the non-polished surface.
  • an anode is arranged on the polished surface side of the metal 4, and as shown in FIG. 1F, a third metal layer 4c is formed to cover the polished surface (coating step).
  • the anode may be arranged on only one side. It is preferable that the third metal layer 4c is denser, that is, has less voids than the second metal layer 4b.
  • the film forming speed of the third metal layer 4b is smaller than the film forming rate of the second metal 4b, the surface of the metal layer 4 is covered with a denser film, which is preferable. For example, by lowering the current density, the film forming speed can be reduced.
  • the third metal layer 4c having a finer density or less voids, the open pores on the surface of the metal 4 and the closed pores near the surface can be used for subsequent processes and device performance.
  • the adverse effect can be reduced.
  • the third metal layer 4c is harder than the second metal layer 4b (for example, the Vickers hardness is high), it is easy to reduce the step with the main surface 2 and reduce the surface roughness.
  • the third metal layer 4c may have a different constituent metal element from the second metal layer, or may have a different composition of the constituent metal element.
  • the hardness, denseness, and composition of constituent elements of the second metal layer 4b and the third metal layer 4c may be changed in a continuous (linear or curvilinear) or discontinuous stepwise manner within the layer.
  • the third metal layer 4c which is denser and harder than the second metal layer 4b, can be formed while continuously or stepwise adjusting the physical properties of the metal layer 4 (for example, the coefficient of thermal expansion and the conductivity). ..
  • the step L1 between the surface of the metal 4 (second metal layer 4b) after the first polishing step and the main surface 2 is the surface of the metal 4 (third metal layer 4c) after the second polishing step and the main surface 2. It is preferably larger than the step L1. Thereby, the third metal layer 4c can not only cover the voids on the surface of the second metal layer 4b, but also cover the entire surface of the second metal layer 4b.
  • the step L1 between the surface of the metal 4 and the main surface 2 after the first polishing step is preferably 1 ⁇ m or more and 10 ⁇ m or less (the surface of the metal 4 is 1 to 10 ⁇ m lower than the main surface 2).
  • the third metal layer 4c needs to have a thickness sufficient to sufficiently cover the voids on the surface of the second metal layer 4b.
  • the step L1 By setting the step L1 to 1 ⁇ m or more, the surface of the second metal layer 4b and the voids exposed on the surface can be covered with the third metal layer 4c in the subsequent coating step. Since the dense third metal layer 4c is formed, the film forming speed of the third metal layer 4c tends to be low. In order to form the metal layer 4 with good productivity, it is preferable that the third metal layer 4c is thin. By setting the step L1 to 10 ⁇ m or less, the thickness of the third metal layer 4c formed in the subsequent coating step can be reduced.
  • the third metal layer 4c having a sufficient thickness necessary for covering the voids on the surface of the second metal layer 4b can be formed. For example, by increasing the pressing force during polishing or lengthening the processing time, it is possible to increase the step L1 between the surface of the metal 4 and the main surface 2 after polishing. If the arithmetic average roughness Ra of the surface (polished surface) of the second metal layer 4b after the first polishing step is about 0.1 ⁇ m or more and 0.5 ⁇ m or less, the adhesion with the third metal layer 4c to be formed thereafter It is good because it has high power.
  • the first polishing step is further carried out on the first main surface 2a, and the metal 4 and the seed layer protruding from the first main surface 2a are further carried out.
  • 5 may be removed and a coating step may be carried out on the second main surface 2b to form the third metal layer 4c on both the first main surface 2a side and the second main surface 2b side of the metal 4.
  • the metal 4 can be easily energized in the coating process on the second main surface 2b side. Become.
  • the coating step may be performed by electroless plating, or the main surface 2 may be coated.
  • a metal film for energization may be formed on either of them and then electroplated.
  • both main surfaces 2 are polished using a double-sided lapping device to remove the metal 4 and the seed layer 5 protruding from the main surface 2, and then in the coating step, both main surfaces 2 are subjected to polishing.
  • the third metal layer 4c may be formed.
  • both main surfaces 2 are polished using a lapping device or the like, and as shown in FIG. 1G, the metal 4 protruding from the main surface 2 is polished (and the seed layer 5 if the seed layer 5 remains). And remove it (second polishing step). It is preferable to polish the two main surfaces 2 at the same time using a double-sided lapping device because the productivity is good.
  • FIG. 3 shows a schematic cross-sectional view of the vicinity of the main surface 2 of the circuit board 10 of the present disclosure.
  • the third metal layer 4c may cover the entire surface of the second metal layer 4b.
  • the step L1 between the surface of the metal 4 and the main surface 2 is preferably 1 ⁇ m or less.
  • the thickness of the third metal layer 4c is preferably 0.1 ⁇ m or more. It is preferable that the arithmetic average roughness Ra of the main surface 2 of the insulating substrate 1 and the metal 4 is both 0.3 ⁇ m or less, and the difference is 0.2 ⁇ m or less. As a result, the connection with the wiring metal is good, and it becomes difficult to break the wire.
  • the wiring metal has a relatively gentle inclination on the main surface 2 and the metal 4. Since it is connected with, it is difficult to break the wire.
  • FIG. 2 is a schematic diagram showing a second embodiment of the present disclosure.
  • a second embodiment includes a hole forming step (FIG. 2A) for forming a non-through hole 6 that opens only in the second main surface 2b on the insulating substrate 1; and forming a seed layer 5 on the inner wall of the non-through hole 6.
  • a seed layer forming step (FIG. 2B); a filling step of filling the non-through hole 6 with the second metal layer 4b by electroplating (FIG. 2C); Polishing step (FIG. 2D); Coating step of covering the polished surface of the metal 4 with the third metal layer 4c by plating (FIG. 2E); Polishing the metal 4 of the first main surface 2a and the second main surface 2b. It has a second polishing step (FIG. 2F).
  • the metal 4 has a second metal layer (packed layer) 4b and a third metal layer (coating layer) 4c.
  • the seed layer 5 is formed on the inner wall of the non-through hole 6 and the second main surface 2b.
  • the first main surface 2a of the insulating substrate 1 on the non-opening side (the metal 4 is not exposed) is polished in the first polishing step or the second polishing step to expose the metal 4 to form a via hole 3. do.
  • FIG. 2 shows an embodiment in which both main surfaces 2 are polished in the first polishing step.
  • the first main surface 2a is covered with a mask such as resin to form a non-through hole 6, which is the same as in the second embodiment.
  • the mask may be removed after forming the second metal layer 4a and the third metal layer 4c.
  • the first main surface 2a is covered with a mask such as resin to completely close the first main surface 2a.
  • the mask may be removed after forming the two metal layers 4a and the third metal layer 4c.
  • the polishing process means a process of removing the metal 4 protruding from the main surface 2 to flatten the main surface 2. Grinding, which increases the surface roughness before and after processing, and CMP processing, which combines mechanical processing and chemical processing, are also included in the polishing process.

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Abstract

本開示に係る回路基板の製造方法は、対向する主面である第１主面と第２主面とを貫通する複数のビアホールを有する絶縁基板と、ビアホールを充填した金属とを有する回路基板の製造方法である。本開示に係る回路基板の製造方法は、絶縁基板に、ビアホールまたは前記第２主面のみに開口する非貫通穴を形成する穴形成工程と；ビアホールまたは非貫通穴を前記金属で充填する充填工程と；少なくともいずれかの主面の金属を研磨して、前記金属と前記絶縁基板との間に段差を形成する第１研磨工程と；めっきによって、金属の研磨面を被覆する被覆工程と；第１主面と第２主面との金属を研磨する第２研磨工程とを含有する。

Description

回路基板およびその製造方法
　本発明は、回路基板およびその製造方法に関し、特に、絶縁性基板の両主面を貫通して導通するビア金属およびその形成方法に関する。
　電子部品の小型化、高密度化に伴って、３次元的回路を形成するために、絶縁基板の両主面に形成された配線を、両主面を貫通するビア金属によって接続した回路基板が用いられている。ビア金属は、絶縁性基板にビアホールを形成してから金属で充填する方法、または、絶縁性基板の第１主面から形成した非貫通穴を金属で充填してから第２主面を研磨してビア金属を露出させる方法で形成される。ビアホールまたは非貫通穴を金属で充填する方法として、めっきによる方法と、金属粒子を含むペーストを焼成する方法とが用いられる（特許文献１～３）。
特開２０１５－４３３９１号公報 特開２００６－６６６５８号公報 特開２００１－２９１９４６号公報
　本開示に係る回路基板の製造方法は、対向する主面である第１主面と第２主面とを貫通する複数のビアホールを有する絶縁基板と、ビアホールを充填した金属とを有する回路基板の製造方法である。本開示に係る回路基板の製造方法は、絶縁基板に、ビアホールまたは前記第２主面のみに開口する非貫通穴を形成する穴形成工程と；ビアホールまたは非貫通穴を前記金属で充填する充填工程と；少なくともいずれかの主面の金属を研磨して、前記金属と前記絶縁基板との間に段差を形成する第１研磨工程と；めっきによって、金属の研磨面を被覆する被覆工程と；第１主面と第２主面との金属を研磨する第２研磨工程とを含有する。
　さらに、本開示の回路基板は、対向する主面である第１主面と第２主面とを貫通する複数のビアホールを有する絶縁基板と、ビアホールを充填する第２金属層と、第２金属の表面全体を被覆する第３金属層とを有する。
本開示の第１の実施形態を示す概略図である。 本開示の回路基板の概略断面図である。 本開示の第２の実施形態を示す概略図である。
　ビア金属の形成方法のうち、ペーストを用いた方法は、比較的高温での焼成が必要である。そのため、焼成後の収縮による熱応力が、変形やクラックの原因となる。特に、焼成温度がビア金属の融点以上の場合は、相変態に伴う収縮の影響も加わる。焼成温度が金属の融点以下の場合、金属は多孔質状となる。その結果、金属中に多くのボイドまたはガラス成分が含まれるとともに、研磨面の表面粗さを小さくすることが難しくなる。
　めっきによる方法は、比較的低温での形成が可能で、変形やクラックが生じにくい。ボイドの少ない緻密な金属が形成でき、研磨面の表面粗さも小さくしやすい。しかし、ビアホールの内壁面から成長した金属が合流する中心線付近にボイドが形成されやすい。
　特許文献３では、ペーストでビアを充填し、めっきで被覆する方法も提案されている。しかし、ペースト焼成で形成したビア金属は、上述のような課題がある。さらに、多く存在するボイドにめっき液が残留し、以降の工程または製品の特性に悪影響を与える恐れがある。
　本開示によれば、緻密で、表面にボイドが少ないビア金属を有し、変形やクラックが生じにくい回路基板を提供することができる。
　以下、本発明の実施形態について図面を参照しながら説明する。回路基板１０は、対向する２つの主面２（第１主面２ａと第２主面２ｂ）を貫通するビアホール３を有する絶縁基板１と、ビアホール３を充填するビア金属４（以下、単に「金属４」と記載する場合がある）とを有する。絶縁基板１の主面２とビア金属４の表面はほぼ同じ高さに加工され、主面２上にビア金属４と接続される配線金属（不図示）が配置される。
　本開示の回路基板１０の製造方法は、絶縁基板１に、両方の主面２に開口するビアホール３、または第２主面２ｂのみに開口する非貫通穴６を形成する穴形成工程と；ビアホール３または非貫通穴６を金属４で充填する充填工程と；少なくともいずれかの主面２の金属４を研磨して、前記金属と前記絶縁基板との間に段差を形成する第１研磨工程と；めっきによって、金属４の研磨面を被覆する被覆工程と；第１主面２ａと第２主面２ｂとの金属４を研磨する第２研磨工程とを有するので、金属４は緻密で表面にボイドが少ないものとなり、変形やクラックが生じにくい回路基板１０を提供することができる。
　図１は、本開示の第１の実施形態を示す概略図である。第１の実施形態は、絶縁基板１にビアホール３を形成する穴形成工程（図１Ａ）と；第１主面２ａにシード層５を形成するシード層形成工程（図１Ｂ）と；電気めっきによって、ビアホール３の第１主面２ａ側を第１金属層４ａで閉塞させる閉塞工程（図１Ｃ）と；電気めっきによって、ビアホール３を第２金属層４ｂで充填する充填工程（図１Ｄ）と；主面２のいずれかの金属４を研磨して、金属４と絶縁基板１との間に段差を形成する第１研磨工程（図１Ｅ）と；めっきによって、金属４の研磨面を第３金属層４ｃで被覆する被覆工程（図１Ｆ）と；第１主面２ａと第２主面２ｂとの金属４を研磨する第２研磨工程（図１Ｇ）とを有する。第１の実施形態では、金属４は、第１金属層（閉塞層）４ａと第２金属層（充填層）４ｂと第３金属層（被覆層）４ｃとを有する。図１では第１研磨工程で片方の主面２（第２主面２ｂ）を研磨し、第２工程で両方の主面２を研磨する実施形態を示している。
　絶縁基板１は、セラミック、単結晶などからなり、例えばサファイアからなる。サファイアとはアルミナの単結晶のことである。絶縁基板１の寸法は、例えば、直径が５０ｍｍ以上２００ｍｍ以下、厚みが０．２ｍｍ以上１．０ｍｍ以下である。
　図１Ａに示すように、ビアホール３は、ドリルなどによる機械的加工、レーザ加工、エッチングなどの公知の方法で形成される。穴加工後に、加工によって生じた結晶欠陥や応力を緩和させるための熱処理を行ってもよい。ビアホール３の直径は、例えば１００μｍ以上５００μｍ以下である。
　金属４の材質は特に限定されない。銀、銅、金およびそれらを主成分とする合金は、電気伝導率が高いので好適である。白金族元素、チタン、ニオブ、タンタルおよびそれらを主成分とする合金は、耐食性が高いので好適である。第３金属層４ｃは、電気めっきにより形成される。第１金属層４ａと第２金属層４ｂも、電気めっきにより形成するのが好ましいが、金属成分を含むペーストを充填、焼成して形成してもよい（その場合、第１金属層４ａの形成は不要である）。
　ペーストを用いた金属の形成は、比較的高温での焼成が必要で、焼成後の収縮による熱応力が変形やクラックの原因となる。焼成温度が金属の融点以下の場合、金属はボイドを多く含む多孔質となるとともに、研磨面の表面粗さ（算術平均粗さ）が大きくなる。めっきによる金属４の形成は、比較的低温での形成が可能で、変形やクラックが生じにくい。ボイドの少ない緻密な金属４が形成でき、研磨面の表面粗さも小さくしやすい。後述のように、金属４の主要部分となる第２金属層４ｂをめっきで形成することで、クラックや変形を低減できる。金属４の表面となる第３金属層４ｃをめっきで形成することで、緻密で、所望の表面粗さの表面を得ることができる。ボイドの多いペースト焼成金属上へのめっきは、めっき液の残留の懸念があるのに対し、ボイドの少ないめっき金属上へのめっきはそのような懸念が低減される。
　めっきの方法のうち、電気めっきは成膜レートが大きく、生産性に優れる。絶縁基板１に金属４を直接電気めっきはできない。そのため、図１Ｂに示すように、無電解めっきや蒸着などの方法で、シード層５を絶縁基板１の第１主面２ａ上に形成する。シード層５は、例えばニッケル、チタン、クロム、パラジウムなどからなる。
　シード層５を起点として、金属４を電気めっきで形成する。まず、シード層５を陰極とし、第１主面２ａ側に陽極（金属ソース）を配置する。そして、図１Ｃに示すように、第１金属層（閉塞層）４ａを形成し、ビアホール３の第１主面２ａ側を閉塞させる（閉塞工程）。ビアホール３を完全に閉塞させなくても、開口面積がビアホール３の断面積の半分以下程度になるまで閉塞させればよい。
　次に、第１金属層４ａを陰極とし、第２主面２ｂ側に陽極を配置する。そして、図１Ｄに示すように、第２金属層（充填層）４ｂを形成してビアホール３を金属４で充填する（充填工程）。第２金属層４ｂの成膜速度は、第１金属４ａの成膜速度よりも大きいと、生産性の観点から好適である。例えば、電気めっき時の電流密度を高くすることで、成膜速度を大きくすることができる。
　充填層４ｂは、ビアホール３内を厚み方向（第１主面２ａから第２主面２ｂに向かう方向）に成長するとともに、径方向（内壁面から中心線に向かう方向）にも成長する。そのため、成長した金属４が合流する中心線付近にはボイドが形成されやすい。回路基板１０において、金属４の表面に、ボイドが開気孔となって存在していたり、表面近くに閉気孔として存在していると、回路基板１０を用いた製品の製造工程において、配線電極の剥離の原因となる。さらに、製造工程で使用する薬液などが残留して、製品への悪影響の原因となる。
　次に、ラッピング装置などを用いて、第２主面２ｂを研磨して、図１Ｅに示すように、第２主面２ｂから突出した金属４を除去する（第１研磨工程）。金属４は、アルミナなどのセラミック、サファイアなどの酸化物単結晶などからなる絶縁基板１と比べて柔らかく研磨されやすい。そのため、研磨後の主面２と金属４とには段差Ｌ１を形成する（金属４の表面の方を低くする）ことができる。段差Ｌ１の大きさは、研磨砥粒の材質、形状、粒度、スラリーのｐＨ、加工圧、加工時間などの各種条件で調整できる。研磨後の金属４の表面（すなわち第２金属層４ｂと第３金属層４ｃとの界面）は、非研磨面と比べて、平坦で、均一な表面粗さを有する。次に、金属４の研磨面側に陽極を配置して、図１Ｆに示すように、第３金属層４ｃを形成して研磨面を被覆する（被覆工程）。第１研磨工程で片面のみを研磨した場合は、陽極は片面のみに配置するとよい。第３金属層４ｃは第２金属層４ｂよりも、緻密つまりボイドが少ないことが好ましい。第３金属層４ｂの成膜速度は、第２金属４ｂの成膜速度よりも小さいと、金属層４の表面がより緻密な膜で被覆されるので好適である。例えば、電流密度を低くすることで、成膜速度を小さくすることができる。
　このように、より緻密なまたはボイドの少ない第３金属層４ｃで金属４の表面を被覆することで、金属４の表面の開気孔や表面近傍の閉気孔による、その後の工程や素子性能への悪影響を低減することができる。第３金属層４ｃは第２金属層４ｂよりも、硬い（例えばビッカース硬さが高い）と、主面２との段差を小さくしたり、表面粗さ小さくしたりしやすい。第３金属層４ｃは第２金属層とは、構成する金属元素が異なっていたり、構成する金属元素の組成が異なっていたりしてもよい。第２金属層４ｂ、第３金属層４ｃの硬さ、緻密さ、構成元素の組成は、層内で連続的（直線的または曲線的）または不連続な段階的に変化していてもよい。これにより、金属層４の物性（例えば熱膨張係数や伝導率など）を連続的または段階的に調整しつつ、第２金属層４ｂよりも緻密で硬い第３金属層４ｃを形成することができる。
　第１研磨工程後の金属４（第２金属層４ｂ）の表面と主面２との段差Ｌ１は、第２研磨工程後の金属４（第３金属層４ｃ）の表面と主面２との段差Ｌ１よりも大きいことが好ましい。これによって、第３金属層４ｃは、第２金属層４ｂの表面のボイドを被覆するだけでなく、第２金属層４ｂの表面全体を被覆することができる。第１研磨工程後の金属４の表面と主面２との段差Ｌ１は１μｍ以上１０μｍ以下である（金属４の表面が主面２よりも１～１０μｍ低くなっている）とよい。
　第３金属層４ｃは、第２金属層４ｂの表面のボイドを十分に被覆するための厚みが必要である。段差Ｌ１を１μｍ以上とすることで、この後の被覆工程で第２金属層４ｂの表面および、表面に露出したボイドを第３金属層４ｃで被覆することができる。緻密な第３金属層４ｃを製膜するために、第３金属層４ｃの成膜速度は小さくなりやすい。金属層４を生産性良く形成するためには、第３金属層４ｃは薄い方が好ましい。段差Ｌ１を１０μｍ以下とすることで、この後の被覆工程で形成する第３金属層４ｃの厚みを小さくすることができる。第１研磨工程で適切な大きさの段差Ｌ１を形成することにより、第２金属層４ｂの表面のボイドを被覆するのに必要で十分な厚みの第３金属層４ｃを形成することができる。例えば、研磨加工時の押圧力を大きくしたり、加工時間を長くしたりすることで、研磨後の金属４の表面と主面２との段差Ｌ１を大きくすることができる。第１研磨工程後の第２金属層４ｂの表面（研磨面）の算術平均粗さＲａが、０．１μｍ以上０．５μｍ以下程度であれば、この後形成する第３金属層４ｃとの密着力が高いのでよい。
　第２主面２ｂに対して第１研磨工程と被覆工程を実施した後、さらに、第１主面２ａに第１研磨工程を実施して、第１主面２ａから突出した金属４とシード層５とを除去し、第２主面２ｂに被覆工程を実施して、金属４の第１主面２ａ側と第２主面２ｂ側の両方に第３金属層４ｃを形成してもよい。第２主面２ｂ側の被覆工程において、各ビアホール３の金属４同士を第３金属層４ｃで接続するように被覆すると、第２主面２ｂ側の被覆工程で金属４への通電が容易となる。第１主面２ｂの研磨（シード層５の除去）後、各ビアホール３中の金属４に通電することが難しい場合は、無電解めっきで被覆工程を実施してもよいし、主面２のいずれかに通電用の金属膜を形成してから電気めっきしてもよい。第１研磨工程で、両面ラッピング装置を用いて両方の主面２を研磨加工して、主面２から突出した金属４とシード層５を除去した後、被覆工程で、両方の主面２に第３金属層４ｃを形成してもよい。
　最後に、ラッピング装置などを用いて両方の主面２を研磨し、図１Ｇに示すように、主面２から突出した金属４を（シード層５が残っている場合はシード層５も）研磨して除去する（第２研磨工程）。両面ラッピング装置を用いて二つの主面２を同時に研磨加工すれば、生産性がよいので好適である。
　図３に本開示の回路基板１０の主面２付近の概略断面図を示す。第３金属層４ｃは第２金属層４ｂの表面全体を被覆しているとよい。金属４の表面と主面２との段差Ｌ１は１μｍ以下であるとよい。第３金属層４ｃの厚みは０．１μｍ以上であるとよい。絶縁基板１の主面２と金属４の算術平均粗さＲａがともに０．３μｍ以下で、且つその差が０．２μｍ以下であるとよい。これにより、配線金属との接続が良好で、断線しにくくなる。
　研磨加工の際、主面２のビアホール３近傍にはロールオフ（だれ）が生じる。ロールオフの幅Ｌ２は、１μｍ以下（つまり金属４の表面と主面２との段差Ｌ１と同程度）であれば、主面２上と金属４上とで、配線金属が比較的緩やかな傾斜で接続するので、断線しにくい。
　図２は、本開示の第２の実施形態を示す概略図である。第２の実施形態は、絶縁基板１に、第２主面２ｂのみに開口する非貫通穴６を形成する穴形成工程（図２Ａ）と；非貫通穴６の内壁にシード層５を形成するシード層形成工程（図２Ｂ）と；電気めっきによって、非貫通穴６を第２金属層４ｂで充填する充填工程（図２Ｃ）と；主面２の少なくともいずれかの金属４を研磨する第１研磨工程（図２Ｄ）と；めっきによって、金属４の研磨面を第３金属層４ｃで被覆する被覆工程（図２Ｅ）と；第１主面２ａと第２主面２ｂの金属４を研磨する第２研磨工程（図２Ｆ）とを有する。
　第２の実施形態では、非貫通穴６の一方が閉塞しているので、第１金属層（閉塞層）４ａはない。金属４は、第２金属層（充填層）４ｂと第３金属層（被覆層）４ｃとを有する。シード層５は非貫通穴６の内壁と第２主面２ｂに形成される。非開口側である（金属４が露出していない）、絶縁基板１の第１主面２ａは、第１研磨工程または第２研磨工程で研磨し、金属４を露出させて、ビアホール３を形成する。その他の構成は第１の実施形態と基本的に同じである。図２では、第１研磨工程で両方の主面２を研磨する実施形態を示している。
　第１の実施形態と同様にして主面２を貫通するビアホール３を形成した後、第１主面２ａを樹脂等のマスクで被覆することで非貫通穴６とし、第２の実施形態と同様にして第２金属層４ａと第３金属層４ｃを形成してからマスクを除去してもよい。第１の実施形態と同様にして第１主面２ａを不完全に閉塞する第１金属層４ａを形成した後、第１主面２ａを樹脂などのマスクで被覆して完全に閉塞させ、第２金属層４ａと第３金属層４ｃを形成してからマスクを除去してもよい。
　本明細書において研磨加工とは、主面２よりも突出した金属４を削除して主面２を平坦化する加工を意味する。加工前後で表面粗さが大きくなる研削加工、機械的な加工と化学的な加工とを併用したＣＭＰ加工なども、研磨加工に包含される。
　１　　絶縁基板
　２　　主面
　２ａ　　第１主面
　２ｂ　　第２主面
　３　　　ビアホール
　４　　　ビア金属（金属）
　４ａ　　第１金属層（閉塞層）
　４ｂ　　第２金属層（充填層）
　４ｃ　　第３金属層（被覆層）
　５　　　シード層
　６　　　非貫通穴
　１０　　回路基板

Claims (12)

  1. 　対向する主面である第１主面と第２主面とを貫通する複数のビアホールを有する絶縁基板と、前記ビアホールを充填した金属とを有する回路基板の製造方法であって、
    　前記絶縁基板に、前記ビアホールまたは前記第２主面のみに開口する非貫通穴を形成する穴形成工程と、
    　前記ビアホールまたは前記非貫通穴を前記金属で充填する充填工程と、
    　少なくともいずれかの前記主面の前記金属を研磨して、前記金属と前記絶縁基板との間に段差を形成する第１研磨工程と、
    　めっきによって、前記金属の研磨面を被覆する被覆工程と、
    　前記第１主面と前記第２主面との前記金属を研磨する第２研磨工程と、
    を含有する、回路基板の製造方法。
  2. 　前記充填工程において、前記金属をめっきによって形成する、請求項１に記載の回路基板の製造方法。
  3. 　前記穴加工工程において、前記第１主面と前記第２主面を貫通する前記ビアホールを形成し、
    　前記第１主面にシード層を形成するシード層形成工程と、電気めっきによって前記ビアホールの前記第１主面側を前記金属で閉塞させる閉塞工程とを実施した後に、
    　電気めっきによって前記充填工程を実施する、請求項２に記載の回路基板の製造方法。
  4. 　前記穴加工工程において、前記非貫通穴を形成し、
    　前記非貫通穴の内壁にシード層を形成するシード層形成工程を実施した後に、
    　電気めっきによって前記充填工程を実施する、請求項１に記載の回路基板の製造方法。
  5. 　前記絶縁基板は、セラミックまたは単結晶からなる、請求項１～４のいずれかに記載の回路基板の製造方法。
  6. 　前記第１研磨工程後の主面と前記金属の表面との段差が、前記第２研磨工程後の前記主面と前記金属の表面との段差よりも大きい、請求項１～５のいずれかに記載の回路基板の製造方法。
  7. 　対向する主面である第１主面と第２主面とを貫通する複数のビアホールを有する絶縁基板と、前記ビアホールを充填する第２金属層と、前記第２金属の表面全体を被覆する第３金属層とを有する回路基板。
  8. 　前記第３金属層の厚みは０．１μｍ以上である、請求項７に記載の回路基板。
  9. 　前記第３金属層は前記第２金属層よりも緻密で硬い、請求項７または８に記載の回路基板。
  10. 　前記主面と前記金属の表面との段差が１μｍ以下である、請求項７～９のいずれかに記載の回路基板。
  11. 　前記主面と前記金属の表面の算術平均粗さＲａがともに０．３μｍ以下で、かつ差が０．２μｍ以下である、請求項７～１０のいずれかに記載の回路基板。
  12. 　前記主面と前記ビアホールとの接続部分のロールオフの幅が１μｍ以下である、請求項７～１１のいずれかに記載の回路基板。
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