WO2022193535A1 - 半导体结构的制作方法及半导体结构 - Google Patents

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WO2022193535A1
WO2022193535A1 PCT/CN2021/111829 CN2021111829W WO2022193535A1 WO 2022193535 A1 WO2022193535 A1 WO 2022193535A1 CN 2021111829 W CN2021111829 W CN 2021111829W WO 2022193535 A1 WO2022193535 A1 WO 2022193535A1
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layer
trench
mask layer
semiconductor structure
isolation
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张炜超
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Changxin Memory Technologies Inc
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to the field of semiconductor technology, and in particular, to a method for fabricating a semiconductor structure and a semiconductor structure.
  • the bit inversion is mainly due to the word line (passing word line) formed in the adjacent isolation area to the word line (active word line, Active Word line) formed in the active area.
  • the word line passing word line
  • active word line Active Word line
  • the distance between the two word line structures can be increased by reducing the width of adjacent word lines.
  • the existing adjacent word lines and active word lines are formed at the same time, and it is difficult to generate a large size difference through existing processes such as etching.
  • An aspect of the embodiments of the present disclosure provides a method for fabricating a semiconductor structure, which includes: providing a substrate, the substrate including an active region and an isolation region, the isolation region including a first trench and a forming an isolation layer in the first trench, with a sacrificial layer on the active region; removing part of the isolation layer to form a first groove; forming a first mask layer, the first mask layer covering the the upper surface of the active area is filled and the first groove is filled; the first mask layer is planarized so that the upper surface of the first mask layer located above the active area and the upper surface of the first mask layer located on the The upper surface of the first mask layer above the isolation region is flush; part of the first mask layer, part of the isolation layer and part of the substrate are removed to form second trenches and third trenches ; wherein, the second trench is located in the isolation region, the third trench is located in the active region, and the width of the third trench is greater than the width of the second trench; A word line structure is formed in the second trench and the
  • a semiconductor structure wherein, it includes a substrate, a second trench and a third trench, and a word line structure; the substrate includes an active region and an isolation region, and the isolation The region includes a first trench and an isolation layer formed in the first trench; the second trench is located in the isolation region, the third trench is located in the active region, and the The width of the third trench is greater than the width of the second trench; the word line structure is disposed in the second trench and the third trench.
  • FIGS. 1 to 9 are schematic diagrams of semiconductor structures in several steps of the fabrication method proposed by the present disclosure.
  • Fig. 10 is a partial enlarged view of the semiconductor structure in the step shown in Fig. 9;
  • 11 to 14 are schematic diagrams of semiconductor structures in other steps of the fabrication method proposed by the present disclosure.
  • Example embodiments will now be described more fully with reference to the accompanying drawings.
  • Example embodiments can be embodied in various forms and should not be construed as limited to the embodiments set forth herein; rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of example embodiments to those skilled in the art.
  • the same reference numerals in the drawings denote the same or similar structures, and thus their detailed descriptions will be omitted.
  • FIG. 1 to FIG. 9 and FIG. 11 the schematic diagrams of the semiconductor structure under several steps of the method for fabricating the semiconductor structure proposed by the present disclosure are respectively shown representatively.
  • the method for fabricating the semiconductor structure proposed in the present disclosure is described by taking the semiconductor structure applied to, for example, a DRAM as an example. It will be easily understood by those skilled in the art that, in order to apply the related designs of the present disclosure to other types of semiconductor structures or other processes, various modifications, additions, substitutions, deletions or other modifications may be made to the following specific embodiments. variations, which are still within the scope of the principles of the methods of fabricating semiconductor structures presented in this disclosure.
  • the fabrication method of the semiconductor structure proposed by the present disclosure includes:
  • a substrate 100 is provided, the substrate 100 includes an active region 101 and an isolation region 102, the isolation region 102 includes a first trench 111 and an isolation layer 120 formed in the first trench 111, and the active region 101 has a sacrificial layer 130 on it ;
  • the first mask layer 300 covers the upper surface of the active region 101 and fills the first groove 210;
  • Part of the first mask layer 300, part of the isolation layer 120 and part of the substrate 100 are removed to form the second trench 112 and the third trench 113; wherein the second trench 112 is located in the isolation region 102, and the third trench 113 is located in the active region 101, and the width of the third trench 113 is greater than the width of the second trench 112;
  • a word line structure is formed in the second trench 112 and the third trench 113 .
  • the present disclosure can make the mask thickness of the active region 101 thinner than that of the isolation region 102 , so that the width of the word line trench formed by the isolation region 102 in the subsequent process is wider than that of the active region 101 .
  • the width of the word line trench is smaller, so that the width of the adjacent word line 702 is smaller than the width of the active word line 701, thereby achieving the effect of reducing the influence of the adjacent word line 702 and the poor bit inversion.
  • the semiconductor structure in this step includes a substrate 100 (silicon substrate, Si substrate) and an isolation layer 120 .
  • the substrate 100 includes an active region 101 and an isolation region 102
  • the isolation region 102 includes a first trench 111 and an isolation layer 120
  • the isolation layer 120 is formed in the first trench 111
  • the upper surface of the active region 101 has a sacrificial layer 130.
  • the first trench 111 is opened on the upper surface of the sacrificial layer 130
  • the upper surface of the isolation layer 120 is adapted to be flush with the upper surface of the sacrificial layer 130 .
  • the material of the isolation layer 120 may include SiO 2 .
  • the material of the sacrificial layer 130 may include Si 3 N 4 .
  • FIG. 2 it shows a schematic structural diagram of the semiconductor structure in the step of “forming the first groove 210 ”.
  • the semiconductor structure in this step includes the substrate 100 and the isolation layer 120 after being partially removed.
  • the first groove 210 is formed by removing part of the isolation layer 120 , and the sacrificial layer 130 is removed while removing part of the isolation layer 120 .
  • the upper surface of the isolation layer 120 is lower than the upper surface of the substrate 100 , so that the first groove 210 is formed. That is, the bottom wall of the first groove 210 is defined by the upper surface of the isolation layer 120 after the partial removal, and the side wall of the first groove 210 is defined by the first groove 111 exposed by the above-mentioned removal process. Part of the slot wall definition.
  • the sacrificial layer 130 and part of the isolation layer 120 may be removed by a dry etching process.
  • the depth h1 of the first groove 210 may be 3 nm to 10 nm, such as 3 nm, 5 nm, 8 nm, 10nm, etc. In other embodiments, the depth h1 of the first groove 210 may also be less than 3 nm, or may be greater than 10 nm, such as 2.5 nm, 11 nm, etc., which is not limited to this embodiment.
  • FIG. 3 it shows a schematic structural diagram of the semiconductor structure in the step of “forming the first mask layer 300 ”.
  • the semiconductor structure in this step includes the substrate 100 , the isolation layer 120 and the first mask layer 300 .
  • the first mask layer 300 covers the upper surface of the active region 101 , and the first mask layer 300 fills the first groove 210 .
  • the first mask layer 300 also covers the upper surface of the isolation layer 120 and the exposed part of the groove wall of the first groove 111 .
  • the material of the first mask layer 300 may include Si 3 N 4 .
  • the first mask layer 300 may be formed by an atomic layer deposition process.
  • the thickness of the first mask layer 300 before planarization is 15 nm ⁇ 30 nm , such as 15nm, 20nm, 25nm, 30nm, etc. In other embodiments, the thickness of the first mask layer 300 before planarization may also be less than 15 nm, or may be greater than 30 nm, such as 14 nm, 35 nm, etc., which is not limited to this embodiment.
  • the first The second thickness h3 of the portion of the mask layer 300 that covers the active region 101 is approximately 5 nm ⁇ 27 nm
  • the first thickness h2 of the portion of the first mask layer 300 that covers the isolation layer 120 remains the first mask layer 300
  • the thickness before planarization ie, 15 nm to 30 nm.
  • FIG. 4 it shows a schematic structural diagram of the semiconductor structure in the step of “planarizing the first mask layer 300 ”.
  • the semiconductor structure in this step includes the substrate 100 , the isolation layer 120 and the first mask layer 300 whose upper surface is planarized.
  • the upper surface of the first mask layer 300 is substantially flat after being planarized, that is, the portion of the first mask layer 300 corresponding to the active region 101 and the portion corresponding to the isolation region 102 (first trench 111 ) the top surface is flush.
  • the first thickness h2 of the portion of the first mask layer 300 is greater than that corresponding to the active region.
  • the second thickness h3 of the portion of 101 is greater than that corresponding to the active region.
  • the upper surface of the first mask layer 300 may be subjected to a chemical mechanical polishing process (CMP, Chemical-Mechanical Polishing) for planarization.
  • CMP chemical mechanical polishing
  • FIG. 5 to FIG. 9 respectively show the schematic diagrams of the structure of the semiconductor structure in several steps in “forming the second trench 112 and the third trench 113 ”.
  • the step of “forming the second trench 112 and the third trench 113” it may specifically include:
  • part of the first mask layer 300 , part of the isolation layer 120 and part of the substrate 100 are etched.
  • the step of forming the photoresist layer 600 with a pattern on the second mask layer 400 includes:
  • part of the photoresist material layer 601 is removed by using an exposure and developing technique, and the remaining photoresist material layer 601 constitutes a photoresist layer 600 .
  • a dielectric layer 500 may be formed on the second mask layer 400 , and the dielectric layer 500 covers the upper surface of the second mask layer 400 .
  • the photoresist material layer 601 covers the upper surface of the dielectric layer 500 .
  • the photoresist material layer 601 may also be formed on the second mask layer 400 by other process means, and may directly cover the upper surface of the second mask layer 400, or may be spaced by a medium such as the present embodiment. Other structures of layer 500 .
  • the semiconductor structure in this step includes a substrate 100 , an isolation layer 120 , a first mask layer 300 , a second mask layer 400 , a dielectric layer 500 and a photoresist material layer 601 .
  • the second mask layer 400 is formed on the upper surface of the first mask layer 300 .
  • the dielectric layer 500 is formed on the upper surface of the second mask layer 400 .
  • the photoresist material layer 601 is coated on the upper surface of the dielectric layer 500 .
  • the semiconductor structure in this step includes a substrate 100 , an isolation layer 120 , a first mask layer 300 , a second mask layer 400 , a dielectric layer 500 and a patterned photoresist layer 600 .
  • the second mask layer 400 is formed on the upper surface of the first mask layer 300 .
  • the dielectric layer 500 is formed on the upper surface of the second mask layer 400 .
  • the photoresist layer 600 is coated on the upper surface of the dielectric layer 500, and the dielectric layer 500 can be used as the bottom layer in the exposure process.
  • the patterned photoresist layer 600 has openings 610, and these openings 610 correspond one-to-one with the positions of the second trenches 112 and the third trenches 113 (ie, the positions of the word line structures) formed in the subsequent process, and these The widths of the openings 610 are approximately the same.
  • the material of the second mask layer 400 may include carbon (C).
  • the second mask layer 400 may be formed by a chemical vapor deposition process.
  • the thickness of the second mask layer 400 may be 150nm ⁇ 200nm, such as 150nm, 160nm, 175nm, 200nm, etc. In other embodiments, the thickness of the second mask layer 400 may also be less than 150 nm, or may be greater than 200 nm, such as 140 nm, 210 nm, etc., which is not limited to this embodiment.
  • the material of the dielectric layer 500 may include Si, Si 3 N 4 or SiON.
  • the steps of etching part of the first mask layer 300 , part of the isolation layer 120 and part of the substrate 100 include: :
  • a portion of the second mask layer 400 is etched to form the fourth trench 220 in the second mask layer 400;
  • the second mask layer 400 is removed.
  • FIG. 7 it shows a schematic structural diagram of the semiconductor structure in the step of “forming the fourth trench 220 ”.
  • the semiconductor structure in this step includes the substrate 100 , the isolation layer 120 , the first mask layer 300 , the partially removed second mask layer 400 and the partially removed dielectric layer 500 .
  • the pattern of the opening 610 of the photoresist layer 600 is transferred to the dielectric layer 500 and part of the second mask layer 400, and during the exposure process, the photoresist layer is 600 all removed.
  • the formed fourth trench 220 opens on the upper surface of the dielectric layer 500 and extends to the second mask layer 400 .
  • FIG. 8 it shows a schematic structural diagram of the semiconductor structure in the step of “forming the third groove 230 and the fourth groove 240 ”.
  • the semiconductor structure in this step includes the substrate 100 after the partial removal of the active region 101 , the isolation layer 120 after the partial removal, the first mask layer 300 after the partial removal, and the partial removal of the active region 101 . the second mask layer 400 .
  • the second mask layer 400, the first mask layer 300, the active region 101 and the isolation layer 120 are continuously etched from the bottom of the fourth trench 220, and the pitch multiplication process is used, so that the second mask layer 400 is etched in the first
  • the cross-section of the channel formed in the mask layer 300 is roughly a trapezoid with a larger width in the upper part and a smaller lower part.
  • a thickness h2 is greater than the second thickness h3 of the portion covering the active region 101 , so the opening width of the above-mentioned trapezoidal channel on the upper surface of the active region 101 is greater than the opening width on the upper surface of the isolation layer 120 , thus The width of the fourth groove 240 located in the active region 101 formed by continuing downward etching from the opening is greater than the width of the third groove 230 located in the isolation layer 120 .
  • the third groove 230 is formed under the fourth trench 220 of the isolation layer 120
  • the fourth groove 240 is formed under the fourth trench 220 of the active region 101 .
  • FIG. 9 shows a schematic view of the structure of the semiconductor structure in the step of “forming the second trench 112 and the third trench 113 ”, and FIG. 10 representatively shows the structure shown in FIG. 9 A partial enlarged view of the semiconductor structure.
  • the semiconductor structure in this step includes the active region 101 continuing to pass through the partially removed substrate 100 , the partially removed isolation layer 120 and the partially removed first mask layer 300 .
  • the second trench 112 is formed by continuing to etch the isolation layer 120 from the bottom of the third groove 230
  • the third trench 113 is formed by continuing to etch the active region 101 from the bottom of the fourth groove 240
  • the second The mask layer 400 is completely removed in the above-mentioned etching process.
  • the width of the fourth groove 240 is greater than the width of the third groove 230, and the third groove 113 is formed by continuing etching from the bottom of the fourth groove 240, the second groove 112 is formed from the third groove The bottom of 230 is continuously formed by etching. Therefore, as shown in FIG. 10 , the first width d1 of the third trench 113 is greater than the second width d2 of the second trench 112 .
  • the first width d1 of the third trench 113 is the same as that of the second trench 113 .
  • the difference between the second widths d2 of the grooves 112 may be 1 nm ⁇ 5 nm, for example, 1 nm, 2 nm, 3.5 nm, 5 nm, and the like.
  • the difference between the first width d1 of the third trench 113 and the second width d2 of the second trench 112 may also be greater than 5 nm, such as 5.5 nm, which is not limited to this embodiment.
  • the depth of the second trench 112 may be 180 nm ⁇ 200 nm, for example 180nm, 190nm, 195nm, 200nm, etc. In other embodiments, the depth of the second trench 112 may also be less than 180 nm, or may be greater than 200 nm, such as 175 nm, 205 nm, etc., which is not limited to this embodiment.
  • the depth of the third trench 113 may be 150 nm to 170 nm, for example 150nm, 155nm, 160nm, 170nm, etc. In other embodiments, the depth of the third trench 113 may also be less than 150 nm, or may be greater than 170 nm, such as 145 nm, 175 nm, etc., which is not limited to this embodiment.
  • the step of forming the word line structure in the second trench 112 and the third trench 113 includes:
  • a metal barrier material layer 721 is formed, and the metal barrier material layer 721 covers the upper surface of the first mask layer 300, the bottoms and sidewalls of the second trench 112 and the third trench 113;
  • a conductive material layer 711 is formed, the conductive material layer 711 covers the surface of the metal barrier material layer, and the conductive material layer 711 fills the second trench 112 and the third trench 113;
  • the remaining metal barrier material layer 721 is the barrier layer 720
  • the remaining conductive material layer 711 is the conductive layer 710
  • the barrier layer 720 and the conductive layer 710 form a word line structure
  • the upper surface of the barrier layer 720 and the upper surface of the conductive layer 710 are lower than the upper surface of the active region 101 .
  • the upper surface of the barrier layer 720 is lower than the upper surface of the conductive layer 710 . Accordingly, gate-induced drain leakage (GIDL) can be reduced.
  • GIDL gate-induced drain leakage
  • the step of "forming the word line structure” after the step of forming the word line structure in the second trench 112 and the third trench 113, the step further includes:
  • a protective layer 800 is formed, and the protective layer 800 covers the surface of the word line structure and fills the second trench 112 and the third trench 113 .
  • FIG. 11 it shows a schematic structural diagram of the semiconductor structure in the step of “forming a metal barrier material layer 721 ”, and specifically shows a partial enlarged view of the semiconductor structure similar to that shown in FIG. 10 .
  • the semiconductor structure in this step includes the substrate 100 , the isolation layer 120 , the first mask layer 300 and the metal barrier material layer 721 .
  • the metal barrier material layer 721 covers the upper surface of the first mask layer 300 , the bottoms and sidewalls of the second trench 112 and the third trench 113 .
  • FIG. 12 it shows a schematic structural diagram of the semiconductor structure in the step of “forming the conductive material layer 711 ”, and specifically shows a partial enlarged view of the semiconductor structure similar to that shown in FIG. 10 .
  • the semiconductor structure in this step includes the substrate 100 , the isolation layer 120 , the first mask layer 300 , the metal barrier material layer 721 and the conductive material layer 711 .
  • the conductive material layer 711 covers the surface of the metal barrier material layer, and the conductive material layer 711 fills the second trench 112 and the third trench 113
  • FIG. 13 it shows a schematic structural diagram of the semiconductor structure in the step of “forming a word line structure”, and specifically shows a partial enlarged view of the semiconductor structure similar to that shown in FIG. 10 .
  • the semiconductor structure in this step includes the substrate 100 , the isolation layer 120 , the first mask layer 300 and the word line structure.
  • the word line structure is formed in the second trench 112 and the third trench 113 respectively.
  • the word line structure ie, the active word line 701
  • the word line structure includes a conductive layer 710 and a barrier layer 720, and the barrier layer 720 is formed between the conductive layer 710 and the wall of the trench.
  • the method for fabricating a semiconductor structure proposed by the present disclosure covers the substrate with a mask and makes the mask thickness of the active region thinner than the mask thickness of the isolation region, so that the isolation region in the subsequent process can be made thinner.
  • the width of the formed word line trench is smaller than the width of the word line trench formed in the active region, so that the width of the adjacent word line is smaller than the width of the active word line, thereby reducing the influence of adjacent word lines and poor bit inversion. effect.
  • the applicant conducted an experimental demonstration. There will be a width difference of 0.55 nm between the trenches, and through a large number of experiments, it is concluded that the linear relationship between the depth of the first groove and the difference in the width of the trench is roughly: 0.1 nm width difference/1 nm depth. In actual production, the applicant achieves the depth of the first groove to be about 8 nm ⁇ 10 nm, resulting in a difference in groove width of about 1 nm.
  • the semiconductor structure proposed by the present disclosure includes a substrate 100 , the substrate 100 includes an active region 101 and an isolation region 102 , and the isolation region 102 includes a first trench 111 and a
  • the isolation layer 120 of the trench 111 is provided with a second trench 112 on the upper surface of the isolation layer 120 , and a third trench 113 is provided on the upper surface of the active region 101 , and the width of the third trench 113 is larger than that of the second trench 112
  • the width of the third trench 113 and the second trench 112 are respectively provided with word line structures.
  • the semiconductor structure further includes a protective layer 800 , the protective layer 800 covers the surface of the word line structure and fills the second trench 112 and the third trench 113 .
  • the word line structure includes a conductive layer 710 and a barrier layer 720 , the conductive layer 710 is provided in the second trench 112 and the third trench 113 , and the barrier layer 720 is provided Between the conductive layer 710 and the groove wall of the trench, the upper surface of the barrier layer 720 and the upper surface of the conductive layer 710 are lower than the upper surface of the active region 101 .
  • the material of the conductive layer 710 may include W (tungsten metal).
  • the material of the barrier layer 720 may include TiN.
  • the material of the isolation layer 120 may include SiO 2 .
  • the material of the first mask layer 300 may include Si 3 N 4 .
  • the first thickness h2 of the portion of the first mask layer 300 covering the isolation layer 120 may be 15 nm ⁇ 30 nm, such as 15 nm, 20 nm, 25 nm, 30 nm, and the like. In other embodiments, the first thickness h2 of the portion of the first mask layer 300 covering the isolation layer 120 may also be less than 15 nm, or may be greater than 30 nm, such as 14 nm, 35 nm, etc., which is not limited to this embodiment.
  • the coverage of the first mask layer 300 is 15 nm ⁇ 30 nm.
  • the second thickness h3 in the portion of the active region 101 is approximately 5 nm ⁇ 27 nm.
  • the difference between the first width d1 of the third trench 113 and the second width d2 of the second trench 112 may be 1 nm ⁇ 5 nm, such as 1 nm, 2 nm , 3.5nm, 5nm, etc.
  • the difference between the first width d1 of the third trench 113 and the second width d2 of the second trench 112 may also be greater than 5 nm, such as 5.5 nm, which is not limited to this embodiment.
  • the depth of the second trench 112 may be 180 nm ⁇ 200 nm, for example, 180 nm, 190 nm, 195 nm, 200 nm, and the like. In other embodiments, the depth of the second trench 112 may also be less than 180 nm, or may be greater than 200 nm, such as 175 nm, 205 nm, etc., which is not limited to this embodiment.
  • the depth of the third trench 113 may be 150 nm ⁇ 170 nm, such as 150 nm, 155 nm, 160 nm, 170 nm, and the like. In other embodiments, the depth of the third trench 113 may also be less than 150 nm, or may be greater than 170 nm, such as 145 nm, 175 nm, etc., which is not limited to this embodiment.
  • the width of the word line trench formed by the isolation region of the semiconductor structure proposed by the present disclosure is smaller than the width of the word line trench formed by the active region, so that the width of the adjacent word line is smaller than the width of the active word line, Further, the effect of reducing the influence of adjacent word lines and poor bit inversion is achieved.

Landscapes

  • Element Separation (AREA)

Abstract

本公开提出一种半导体结构的制作方法及半导体结构，半导体结构的制作方法包括：提供衬底，衬底包括有源区和隔离区，隔离区包括第一沟槽和形成于第一沟槽的隔离层；去除部分隔离层，以形成第一凹槽；形成第一掩膜层，第一掩膜层覆盖有源区的上表面并填充满第一凹槽；平坦化第一掩膜层，使位于有源区上方的第一掩膜层的上表面与位于隔离区上方的第一掩膜层的上表面齐平；去除部分第一掩膜层、部分隔离层和部分衬底，以形成第二沟槽和第三沟槽；其中，第二沟槽位于隔离区内，第三沟槽位于有源区内，第三沟槽的宽度大于第二沟槽的宽度；于第二沟槽和第三沟槽内形成字线结构。

Description

半导体结构的制作方法及半导体结构
相关申请的交叉引用
本公开要求基于2021年3月18日提交的申请号为202110291828.7的中国申请“半导体结构的制作方法及半导体结构”的优先权，通过援引将其全部内容并入本文中。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
现有的DRAM半导体结构中存在硬件漏洞，即高频率地访问或者攻击内存中的一行(row)数据，会导致临近行的数据发生位反转(bit flipping)。该漏洞提升了整块内存区域的访问权限。由于DRAM的制造精度越来越高，部件所占物理空间也就越小。当在一块芯片上集成较大的内存容量时，各个内存单元之间发生电磁干扰也就难以避免。
对DRAM半导体结构而言，位反转主要是由于临近的隔离区内形成的字线(邻近字线，Passing Word Line)对有源区内形成的字线(活动字线，Active Word line)的影响导致，而在DRAM实际工作时，真正起到作用的是活动字线，为了减小位反转影响，可以通过减小邻近字线的宽度从而增大两种字线结构之间的距离。然而，现有的邻近字线和活动字线是同时形成的，难以通过蚀刻等现有工艺产生较大的尺寸差异。
发明内容
本公开实施例的一个方面，提供一种半导体结构的制作方法；其中，包括：提供衬底，所述衬底包括有源区和隔离区，所述隔离区包括第一沟槽和形成于所述第一沟槽内的隔离层，所述有源区上具有牺牲层；去除部分所述隔离层，以形成第一凹槽；形成第一掩膜层，所述第一掩膜层覆盖所述有源区的上表面并填充满所述第一凹槽；平坦化所述第一掩膜层，使位于所述有源区上方的所述第一掩膜层的上表面与位于所述隔离区上方的所述第一掩膜层的上表面齐平；去除部分所述第一掩膜层、部分所述隔离层和部分所述衬底，以形成第二沟槽和第三沟槽；其中，所述第二沟槽位于所述隔离区内，所述第三沟槽位于所述有源区内，所述第三沟槽的宽度大于所述第二沟槽的宽度；于所述第二沟槽和所述第三沟槽内形成字线结构。
本公开实施例的另一个方面，提供一种半导体结构；其中，包括衬底、第二沟槽和第三沟槽以及字线结构；所述衬底包括有源区和隔离区，所述隔离区包括第一沟槽和形成于所述第一沟槽内的隔离层；所述第二沟槽位于所述隔离区内，所述第三沟槽位于所述有源区内，且所述第三沟槽的宽度大于所述第二沟槽的宽度；所述字线结构设置于所述第二沟槽和所述第三沟槽内。
附图说明
图1～图9是本公开提出的制作方法的几个步骤中的半导体结构的示意图；
图10是图9示出的步骤中的半导体结构的局部放大图；
图11～图14是本公开提出制作方法的另几个骤中的半导体结构的示意图。
具体实施例
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
参阅图1至图9和图11，其分别代表性地示出了本公开提出的半导体结构的制作方法的几个步骤下的半导体结构的示意图。在该示例性实施例中，本公开提出的半导体结构的制作方法是以应用于例如DRAM的半导体结构为例进行说明的。本领域技术人员容易理解的是，为将本公开的相关设计应用于其他类型的半导体结构或其他工艺中，而对下述的具体实施例做出多种改型、添加、替代、删除或其他变化，这些变化仍在本公开提出的半导体结构的制作方法的原理的范围内。
如图1至图13所示，在本实施例中，本公开提出的半导体结构的制作方法包括：
提供衬底100，衬底100包括有源区101和隔离区102，隔离区102包括第一沟槽111和形成于第一沟槽111内的隔离层120，有源区101上具有牺牲层130；
去除部分隔离层120，以形成第一凹槽210；
形成第一掩膜层300，第一掩膜层300覆盖有源区101的上表面并填充满第一凹槽210；
平坦化第一掩膜层300，使位于有源区101上方的第一掩膜层300的上表面与位于隔离区102上方的第一掩膜层300的上表面齐平；
去除部分第一掩膜层300、部分隔离层120和部分衬底100，以形成第二沟槽112和 第三沟槽113；其中，第二沟槽112位于隔离区102内，第三沟槽113位于有源区101内，第三沟槽113的宽度大于第二沟槽112的宽度；
于第二沟槽112和第三沟槽113内形成字线结构。
通过上述设计，本公开能够使有源区101的掩膜厚度比隔离区102的掩膜厚度更薄，使得后续制程中的隔离区102形成的字线沟槽的宽度比有源区101形成的字线沟槽的宽度更小，使得邻近字线702的宽度小于活动字线701的宽度，进而实现减小邻近字线702影响和位反转不良的功效。
如图1所示，其示出了半导体结构在“提供衬底100”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100(硅基底，Si substrate)以及隔离层120。其中，衬底100包括有源区101和隔离区102，隔离区102包括第一沟槽111和隔离层120，隔离层120形成于第一沟槽111，有源区101的上表面具有牺牲层130。在此基础上，第一沟槽111开口于牺牲层130的上表面，且隔离层120的上表面适于牺牲层130的上表面齐平。
可选地，对于“提供衬底100”的步骤而言，在本实施例中，隔离层120的材质可以包括SiO 2。
可选地，对于“提供衬底100”的步骤而言，在本实施例中，牺牲层130的材质可以包括Si 3N 4。
如图2所示，其示出了半导体结构在“形成第一凹槽210”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100以及经由部分去除后的隔离层120。其中，第一凹槽210是经由去除部分隔离层120而形成，且牺牲层130在去除部分隔离层120的同时被去除。隔离层120经由部分去除后，隔离层120的上表面低于衬底100的上表面，从而形成第一凹槽210。即，第一凹槽210的底壁是由经由部分去除后的隔离层120的上表面定义，且第一凹槽210的侧壁是由因上述去除工艺而暴露出的第一沟槽111的部分槽壁定义。
可选地，图2所示，对于“形成第一凹槽210”的步骤而言，在本实施例中，牺牲层130和部分隔离层120可以通过干法刻蚀工艺去除。
可选地，图2所示，对于“形成第一凹槽210”的步骤而言，在本实施例中，第一凹槽210的深度h1可以为3nm～10nm，例如3nm、5nm、8nm、10nm等。在其他实施例中，第一凹槽210的深度h1亦可小于3nm，或可大于10nm，例如2.5nm、11nm等，并不以本实施例为限。
如图3所示，其示出了半导体结构在“形成第一掩膜层300”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120以及第一掩膜层300。其中，第一掩膜层300覆盖于有源区101的上表面，且第一掩膜层300填充满第一凹槽210，换言之，第一掩膜层300同时覆盖于隔离层120的上表面和第一沟槽111的暴露出的部分槽壁。
可选地，如图3所示，对于“形成第一掩膜层300”的步骤而言，在本实施例中，第一掩膜层300的材质可以包括Si 3N 4。
可选地，如图3所示，对于“形成第一掩膜层300”的步骤而言，在本实施例中，第一掩膜层300可以通过原子层沉积工艺形成。
可选地，如图3和图4所示，对于“形成第一掩膜层300”的步骤而言，在本实施例中，第一掩膜层300在平坦化之前的厚度为15nm～30nm，例如15nm、20nm、25nm、30nm等。在其他实施例中，第一掩膜层300在平坦化之前的厚度亦可小于15nm，或可大于30nm，例如14nm、35nm等，并不以本实施例为限。另外，以第一凹槽210的深度h1为3nm～10nm，且第一掩膜层300在平坦化之前的厚度为15nm～30nm为例，当第一掩膜层300经由平坦化之后，第一掩膜层300的覆盖于有源区101的部分的第二厚度h3大致为5nm～27nm，第一掩膜层300的覆盖于隔离层120的部分的第一厚度h2仍保持第一掩膜层300在平坦化之前的厚度，即15nm～30nm。
如图4所示，其示出了半导体结构在“平坦化第一掩膜层300”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120以及上表面经由平坦化后的第一掩膜层300。其中，第一掩膜层300的上表面经由平坦化后大致形成平面，即第一掩膜层300的对应于有源区101的部分和对应于隔离区102(第一沟槽111)的部分的上表面齐平。在此基础上，由于第一掩膜层300的对应于隔离区102的部分填充满第一沟槽111，因此第一掩膜层300的该部分的第一厚度h2大于其对应于有源区101的部分的第二厚度h3。
可选地，如图4所示，对于“平坦化第一掩膜层300”的步骤而言，在本实施例中，第一掩膜层300的上表面可以通过化学机械抛光工艺(CMP，Chemical-Mechanical Polishing)进行平坦化。
如图5至图9所示，其分别示出了半导体结构在“形成第二沟槽112和第三沟槽113”时的几个步骤中的结构示意图。具体而言，对于“形成第二沟槽112和第三沟槽113”的步骤而言，可以具体包括：
于第一掩膜层300上形成第二掩膜层400，第二掩膜层400覆盖第一掩膜层300的表面；
于第二掩膜层400上形成具有图形的光刻胶层600；
以光刻胶层600作为掩膜，刻蚀部分第一掩膜层300、部分隔离层120和部分衬底100。
进一步地，在本实施例中，于第二掩膜层400上形成具有图形的光刻胶层600的步骤包括：
于第二掩膜层上形成光刻胶材料层；
如图6所示，采用曝光显影技术去除部分光刻胶材料层601，剩余的光刻胶材料层601构成光刻胶层600。
进一步地，如图5和图6所示，在本实施例中，可以在第二掩膜层400上形成介质层500，该介质层500覆盖第二掩膜层400的上表面。在此基础上，对于“形成光刻胶材料层601”的步骤而言，光刻胶材料层601是覆盖在介质层500的上表面。在其他实施例中，光刻胶材料层601亦可以其他工艺手段形成于第二掩膜层400上，且可以直接覆盖第二掩膜层400的上表面，或者间隔有例如本实施例的介质层500的其他结构。
如图5所示，其代表性地示出了半导体结构在“形成光刻胶材料层601”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120、第一掩膜层300、第二掩膜层400、介质层500以及光刻胶材料层601。其中，第二掩膜层400形成于第一掩膜层300的上表面。介质层500形成于第二掩膜层400的上表面。光刻胶材料层601涂覆于介质层500的上表面。
如图6所示，其代表性地示出了半导体结构在“形成光刻胶层600”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120、第一掩膜层300、第二掩膜层400、介质层500以及图案化后的光刻胶层600。其中，第二掩膜层400形成于第一掩膜层300的上表面。介质层500形成于第二掩膜层400的上表面。光刻胶层600涂覆于介质层500的上表面，可以在曝光工艺中以介质层500作为底层。经由图案化后的光刻胶层600具有开口610，这些开口610与后续制程中形成的第二沟槽112和第三沟槽113的位置(即字线结构的位置)一一对应，且这些开口610的宽度大致相同。
可选地，如图5所示，对于“形成第二掩膜层400”的步骤而言，在本实施例中，第二掩膜层400的材质可以包括碳(C)。
可选地，如图5所示，对于“形成第二掩膜层400”的步骤而言，在本实施例中，第二掩膜层400可以通过化学气相沉积工艺形成。
可选地，如图5所示，对于“形成第二掩膜层400”的步骤而言，在本实施例中，第二掩膜层400的厚度可以为150nm～200nm，例如150nm、160nm、175nm、200nm等。在其他实施例中，第二掩膜层400的厚度亦可小于150nm，或可大于200nm，例如140nm、210nm等，并不以本实施例为限。
可选地，如图5所示，对于“形成介质层500”的步骤而言，在本实施例中，介质层500的材质可以包括Si、Si 3N 4或者SiON。
进一步地，如图7至图9所示，在本实施例中，以光刻胶层600作为掩膜，刻蚀部分第一掩膜层300、部分隔离层120和部分衬底100的步骤包括：
以光刻胶层600作为掩膜，刻蚀部分第二掩膜层400，以在第二掩膜层400内形成第四沟槽220；
去除光刻胶层600；
沿第四沟槽220向下刻蚀部分第一掩膜层300、部分隔离层120和部分衬底100；
去除第二掩膜层400。
如图7所示，其示出了半导体结构在“形成第四沟槽220”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120、第一掩膜层300、经由部分去除后的第二掩膜层400以及经由部分去除后的介质层500。其中，利用图案化后的光刻胶层600作为掩膜，将光刻胶层600的开口610图案转移至介质层500和部分第二掩膜层400，并在曝光过程中将光刻胶层600全部去除。形成的第四沟槽220开口于介质层500的上表面，并延伸至第二掩膜层400。
如图8所示，其示出了半导体结构在“形成第三凹槽230和第四凹槽240”的步骤中的结构示意图。具体而言，该步骤中的半导体结构包括有源区101经由部分去除后的衬底100、经由部分去除后的隔离层120、经由部分去除后的第一掩膜层300以及继续经由部分去除后的第二掩膜层400。其中，自第四沟槽220的底部继续刻蚀第二掩膜层400、第一掩膜层300、有源区101和隔离层120，并利用间距倍增工艺，使得该刻蚀过程中在第一掩膜层300中形成的沟道的截面大致呈宽度上大下小的梯形，由于第一掩膜层300的覆盖隔离层120的部分(即填充满第一凹槽210的部分)的第一厚度h2大于其覆盖有源区101的部分的第二厚度h3，因此上述截面呈梯形的孔道在有源区101的上表面的开口宽度大于其在隔离层120的上表面的开口宽度，从而使得自该开口继续向下刻蚀形成的位于有源区101的第四凹槽240的宽度大于位于隔离层120的第三凹槽230的宽度。换言之，第三凹槽230形成于位于隔离层120的第四沟槽220的下方，第四凹槽240形成于位于有源 区101的第四沟槽220的下方。
如图9和图10所示，图9示出了半导体结构在“形成第二沟槽112和第三沟槽113”的步骤中的结构示意图，图10代表性地示出了图9示出的半导体结构的局部放大图。具体而言，该步骤中的半导体结构包括有源区101继续经由部分去除后的衬底100、继续经由部分去除后的隔离层120以及经由部分去除后的第一掩膜层300。其中，自第三凹槽230的底部继续刻蚀隔离层120而形成第二沟槽112，自第四凹槽240的底部继续刻蚀有源区101而形成第三沟槽113，且第二掩膜层400在上述刻蚀过程中被全部去除。其中，由于第四凹槽240的宽度大于第三凹槽230的宽度，且第三沟槽113是自第四凹槽240的底部继续刻蚀形成，第二沟槽112是自第三凹槽230的底部继续刻蚀形成，因此，如图10所示，第三沟槽113的第一宽度d1大于第二沟槽112的第二宽度d2。
可选地，如图10所示，对于“形成第二沟槽112和第三沟槽113”的步骤而言，在本实施例中，第三沟槽113的第一宽度d1与第二沟槽112的第二宽度d2的差值可以为1nm～5nm，例如1nm、2nm、3.5nm、5nm等。在其他实施例中，第三沟槽113的第一宽度d1与第二沟槽112的第二宽度d2的差值亦可大于5nm，例如5.5nm等，并不以本实施例为限。
可选地，如图10所示，对于“形成第二沟槽112和第三沟槽113”的步骤而言，在本实施例中，第二沟槽112的深度可以为180nm～200nm，例如180nm、190nm、195nm、200nm等。在其他实施例中，第二沟槽112的深度亦可小于180nm，或可大于200nm，例如175nm、205nm等，并不以本实施例为限。
可选地，如图10所示，对于“形成第二沟槽112和第三沟槽113”的步骤而言，在本实施例中，第三沟槽113的深度可以为150nm～170nm，例如150nm、155nm、160nm、170nm等。在其他实施例中，第三沟槽113的深度亦可小于150nm，或可大于170nm，例如145nm、175nm等，并不以本实施例为限。
可选地，在本实施例中，于第二沟槽112和第三沟槽113内形成字线结构的步骤包括：
如图11所示，形成金属阻挡材料层721，金属阻挡材料层721覆盖第一掩膜层300的上表面、第二沟槽112和第三沟槽113的底部及侧壁；
如图12所示，形成导电材料层711，导电材料层711覆盖金属阻挡材料层的表面，且导电材料层711填充满第二沟112和第三沟槽113；
如图13所示，去除部分金属阻挡材料层721和部分导电材料层721，剩余的金属阻挡材料层721为阻挡层720，剩余的导电材料层711为导电层710，阻挡层720和导电层 710构成字线结构；
其中，阻挡层720的上表面和导电层710的上表面低于有源区101的上表面。
进一步地，对于“形成字线结构”的步骤而言，在本实施例中，阻挡层720的上表面低于导电层710的上表面。据此，能够减小栅诱导漏极泄漏电流(gate-induced drain leakage，GIDL)。
进一步地，对于“形成字线结构”的步骤而言，在本实施例中，于第二沟槽112和第三沟槽113内形成字线结构的步骤之后，还包括：
形成保护层800，保护层800覆盖字线结构的表面并填充满第二沟槽112和第三沟槽113。
如图11所示，其示出了半导体结构在“形成金属阻挡材料层721”的步骤中的结构示意图，具体示出了类似图10示出的半导体结构的局部放大图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120、第一掩膜层300以及金属阻挡材料层721。其中，金属阻挡材料层721覆盖第一掩膜层300的上表面、第二沟槽112和第三沟槽113的底部及侧壁。
如图12所示，其示出了半导体结构在“形成导电材料层711”的步骤中的结构示意图，具体示出了类似图10示出的半导体结构的局部放大图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120、第一掩膜层300、金属阻挡材料层721以及导电材料层711。其中，导电材料层711覆盖金属阻挡材料层的表面，且导电材料层711填充满第二沟112和第三沟槽113
如图13所示，其示出了半导体结构在“形成字线结构”的步骤中的结构示意图，具体示出了类似图10示出的半导体结构的局部放大图。具体而言，该步骤中的半导体结构包括衬底100、隔离层120、第一掩膜层300以及字线结构。其中，字线结构分别形成于第二沟槽112和第三沟槽113中，由于第三沟槽113的第一宽度d1大于第二沟槽112的第二宽度d2，因此形成在第三沟槽113中的字线结构(即活动字线701)的宽度，大于形成在第二沟槽112中的字线结构(即邻近字线702)的宽度。另外，字线结构包括导电层710和阻挡层720，阻挡层720形成于导电层710与沟槽的槽壁之间。
综上所述，本公开提出的半导体结构的制作方法，通过在衬底上覆盖掩膜，并使有源区的掩膜厚度比隔离区的掩膜厚度更薄，使得后续制程中的隔离区形成的字线沟槽的宽度比有源区形成的字线沟槽的宽度更小，使得邻近字线的宽度小于活动字线的宽度，进而实现减小邻近字线影响和位反转不良的功效。
并且，为验证本公开提出的半导体结构的制作方法及其制作的半导体结构的功效，申请人进行了实验论证，实验结果表明，第一凹槽的深度为5nm时，第二沟槽与第三沟槽之间会有产生0.55nm的宽度差异，且通过大量实验得出第一凹槽的深度与沟槽宽度差异之间的线性关系大致为：0.1nm宽度差/1nm深度。在实际生产中，申请人将第一凹槽的深度做到约8nm～10nm,则产生了约1nm的沟槽宽度差异。
基于上述对本公开提出的半导体结构的制作方法的一示例性实施例的详细说明，以下将结合图13，对本公开提出的半导体结构的一示例性实施例进行说明。
如图13所示，在本实施例中，本公开提出的半导体结构包括衬底100，衬底100包括有源区101和隔离区102，隔离区102包括第一沟槽111和形成于第一沟槽111的隔离层120，隔离层120的上表面设置有第二沟槽112，有源区101的上表面设置有第三沟槽113，第三沟槽113的宽度大于第二沟槽112的宽度，第三沟槽113和第二沟槽112中分别设置有字线结构。
可选地，如图14所示，在本实施例中，半导体结构还包括保护层800，该保护层800覆盖字线结构的表面并填充满第二沟槽112和第三沟槽113。
可选地，如图13所示，在本实施例中，字线结构包含导电层710和阻挡层720，导电层710设置于第二沟槽112和第三沟槽113中，阻挡层720设置在导电层710与沟槽的槽壁之间，且阻挡层720的上表面和导电层710的上表面低于有源区101的上表面。
进一步地，基于字线结构包含导电层710的设计，在本实施例中，导电层710的材质可以包含W(金属钨)。
进一步地，基于字线结构包含阻挡层720的设计，在本实施例中阻挡层720的材质可以包含TiN。
可选地，如图13所示，在本实施例中，隔离层120的材质可以包括SiO 2。
可选地，如图13所示，在本实施例中，第一掩膜层300的材质可以包括Si 3N 4。
可选地，如图13所示，在本实施例中，第一掩膜层300的覆盖隔离层120的部分的第一厚度h2可以为15nm～30nm，例如15nm、20nm、25nm、30nm等。在其他实施例中，第一掩膜层300的覆盖隔离层120的部分的第一厚度h2亦可小于15nm，或可大于30nm，例如14nm、35nm等，并不以本实施例为限。另外，以第一凹槽210的深度h1为3nm～10nm，且第一掩膜层300的覆盖隔离层120的部分的第一厚度h2为15nm～30nm为例，第一掩膜层300的覆盖于有源区101的部分的第二厚度h3大致为5nm～27nm。
可选地，如图13所示，在本实施例中，第三沟槽113的第一宽度d1与第二沟槽112 的第二宽度d2的差值可以为1nm～5nm，例如1nm、2nm、3.5nm、5nm等。在其他实施例中，第三沟槽113的第一宽度d1与第二沟槽112的第二宽度d2的差值亦可大于5nm，例如5.5nm等，并不以本实施例为限。
可选地，如图13所示，在本实施例中，第二沟槽112的深度可以为180nm～200nm，例如180nm、190nm、195nm、200nm等。在其他实施例中，第二沟槽112的深度亦可小于180nm，或可大于200nm，例如175nm、205nm等，并不以本实施例为限。
可选地，如图13所示，在本实施例中，第三沟槽113的深度可以为150nm～170nm，例如150nm、155nm、160nm、170nm等。在其他实施例中，第三沟槽113的深度亦可小于150nm，或可大于170nm，例如145nm、175nm等，并不以本实施例为限。
综上所述，本公开提出的半导体结构的隔离区形成的字线沟槽的宽度比有源区形成的字线沟槽的宽度更小，使得邻近字线的宽度小于活动字线的宽度，进而实现减小邻近字线影响和位反转不良的功效。
虽然已参照几个典型实施例描述了本公开，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本公开能够以多种形式具体实施而不脱离公开的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

Claims (19)

  1. 一种半导体结构的制作方法，包括：
    提供衬底，所述衬底包括有源区和隔离区，所述隔离区包括第一沟槽和形成于所述第一沟槽内的隔离层，所述有源区上具有牺牲层；
    去除部分所述隔离层，以形成第一凹槽；
    形成第一掩膜层，所述第一掩膜层覆盖所述有源区的上表面并填充满所述第一凹槽；
    平坦化所述第一掩膜层，使位于所述有源区上方的所述第一掩膜层的上表面与位于所述隔离区上方的所述第一掩膜层的上表面齐平；
    去除部分所述第一掩膜层、部分所述隔离层和部分所述衬底，以形成第二沟槽和第三沟槽；其中，所述第二沟槽位于所述隔离区内，所述第三沟槽位于所述有源区内，所述第三沟槽的宽度大于所述第二沟槽的宽度；
    于所述第二沟槽和所述第三沟槽内形成字线结构。
  2. 根据权利要求1所述的半导体结构的制作方法，所述第二沟槽的深度为180nm～200nm。
  3. 根据权利要求1所述的半导体结构的制作方法，所述第三沟槽的深度为150nm～170nm。
  4. 根据权利要求1所述的半导体结构的制作方法，所述第三沟槽的宽度与所述第二沟槽的宽度的差值为1nm～5nm。
  5. 根据权利要求1所述的半导体结构的制作方法，所述形成所述第一凹槽的步骤包括：
    利用刻蚀工艺去除所述牺牲层和部分所述隔离层，以使所述隔离层的上表面低于所述有源区的上表面。
  6. 根据权利要求1所述的半导体结构的制作方法，所述第一掩膜层的材质包括Si 3N 4。
  7. 根据权利要求1所述的半导体结构的制作方法，所述第一掩膜层的厚度为 15nm～30nm。
  8. 根据权利要求1所述的半导体结构的制作方法，所述第一掩膜层是通过原子层沉积工艺形成。
  9. 根据权利要求1所述的半导体结构的制作方法，所述平坦化所述第一掩膜层的步骤包括：
    采用化学机械抛光工艺平坦化所述第一掩膜层。
  10. 根据权利要求1所述的半导体结构的制作方法，所述去除部分所述第一掩膜层、部分所述隔离层和部分所述衬底，以形成第二沟槽和第三沟槽的步骤包括：
    于所述第一掩膜层上形成第二掩膜层，所述第二掩膜层覆盖所述第一掩膜层的表面；
    于所述第二掩膜层上形成具有图形的光刻胶层；
    以所述光刻胶层作为掩膜，刻蚀部分所述第一掩膜层、部分所述隔离层和部分所述衬底。
  11. 根据权利要求10所述的半导体结构的制作方法，所述于所述第二掩膜层上形成具有图形的光刻胶层包括：
    于所述第二掩膜层上形成光刻胶材料层；
    采用曝光显影技术去除部分所述光刻胶材料层，剩余的所述光刻胶材料层构成所述光刻胶层。
  12. 根据权利要求10所述的半导体结构的制作方法，所述以所述光刻胶层作为掩膜，刻蚀部分所述第一掩膜层、部分所述隔离层和部分所述衬底的步骤包括：
    以所述光刻胶层作为掩膜，刻蚀部分所述第二掩膜层，以在所述第二掩膜层内形成第四沟槽；
    去除所述光刻胶层；
    沿所述第四沟槽向下刻蚀部分所述第一掩膜层、部分所述隔离层和部分所述衬底；
    去除所述第二掩膜层。
  13. 根据权利要求1所述的半导体结构的制作方法，所述于所述第二沟槽和所述第三沟槽内形成字线结构的步骤包括：
    形成金属阻挡材料层，所述金属阻挡材料层覆盖所述第一掩膜层的上表面、所述第二沟槽和所述第三沟槽的底部及侧壁；
    形成导电材料层，所述导电材料层覆盖所述金属阻挡材料层的表面且所述导电材料层填充满所述第二沟槽和所述第三沟槽；
    去除部分所述金属阻挡材料层和部分所述导电材料层，剩余的所述金属阻挡材料层为阻挡层，剩余的所述导电材料层为导电层，所述阻挡层和所述导电层构成所述字线结构；
    其中，所述阻挡层的上表面和所述导电层的上表面低于所述有源区的上表面。
  14. 根据权利要求13所述的半导体结构的制作方法，包括：
    所述阻挡层的上表面低于所述导电层的上表面。
  15. 根据权利要求1所述的半导体结构的制作方法，所述于所述第二沟槽和所述第三沟槽内形成字线结构的步骤之后，还包括：
    形成保护层，所述保护层覆盖所述字线结构的表面并填充满所述第二沟槽和所述第三沟槽。
  16. 一种半导体结构，包括：
    衬底，所述衬底包括有源区和隔离区，所述隔离区包括第一沟槽和形成于所述第一沟槽内的隔离层；
    第二沟槽和第三沟槽，所述第二沟槽位于所述隔离区内，所述第三沟槽位于所述有源区内，且所述第三沟槽的宽度大于所述第二沟槽的宽度；
    字线结构，所述字线结构设置于所述第二沟槽和所述第三沟槽内。
  17. 根据权利要求16所述的半导体结构，所述隔离层的上表面低于所述有源区的上表面。
  18. 根据权利要求17所述的半导体结构，所述字线结构包括阻挡层和导电层，所述阻挡层的上表面和所述导电层的上表面低于所述有源区的上表面。
  19. 根据权利要求18所述的半导体结构，还包括：
    保护层，所述保护层覆盖所述字线结构的表面并填充满所述第二沟槽和所述第三沟槽。
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