WO2023027086A1 - 半導体デバイスの製造方法および製造装置 - Google Patents

半導体デバイスの製造方法および製造装置 Download PDF

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    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/323—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/32308—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm
    • H01S5/32341—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm blue laser based on GaN or GaP
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    • H10F77/12—Active materials
    • H10F77/124—Active materials comprising only Group III-V materials, e.g. GaAs
    • H10F77/1246—III-V nitrides, e.g. GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/817—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous

Definitions

  • the present invention relates to semiconductor devices.
  • Patent Document 1 discloses a method of performing PEC etching on an element formation layer in order to separate semiconductor devices.
  • a method of manufacturing a semiconductor device includes the steps of: preparing a semiconductor substrate having a first semiconductor portion formed above a main substrate; and dividing the first semiconductor portion into a plurality of base semiconductor portions. and forming a compound semiconductor portion over at least one of the plurality of base semiconductor portions.
  • FIG. 4 is a flow chart showing a method of manufacturing a semiconductor device according to Example 1;
  • FIG. 4 is a plan view showing a method of manufacturing a semiconductor device according to Example 1;
  • 1A to 1D are cross-sectional views showing a method for manufacturing a semiconductor device according to Example 1;
  • 1 is a block diagram showing a semiconductor device manufacturing apparatus according to a first embodiment;
  • FIG. 3 is a partial cross-sectional view of the element portion of Example 1.
  • FIG. 4 is a partial plan view of the element portion of Example 1.
  • FIG. 3 is a partial cross-sectional view of the element portion of Example 1.
  • FIG. 4 is a partial plan view of the element portion of Example 1.
  • FIG. 3 is a partial cross-sectional view of the element portion of Example 1.
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device of Example 1;
  • FIG. FIG. 4 is a cross-sectional view showing a configuration example of a template substrate;
  • FIG. 4 is a cross-sectional view showing an example of lateral growth of the first semiconductor section;
  • FIG. 10 is a plan view showing another example of the method for manufacturing the semiconductor device according to Example 1;
  • 7 is a flow chart showing another example of the method for manufacturing the semiconductor device according to the first embodiment;
  • 15 is a plan view showing a method of manufacturing the semiconductor device according to FIG. 14;
  • FIG. FIG. 15 is a cross-sectional view showing a method of manufacturing the semiconductor device according to FIG.
  • FIG. 14 7 is a flow chart showing another example of the method for manufacturing the semiconductor device according to the first embodiment; 7 is a flow chart showing another example of the method for manufacturing the semiconductor device according to the first embodiment; 7 is a flow chart showing another example of the method for manufacturing the semiconductor device according to the first embodiment; 20 is a plan view showing a method of manufacturing the semiconductor device according to FIG. 19; FIG. 7 is a flow chart showing another example of the method for manufacturing the semiconductor device according to the first embodiment; 22 is a plan view showing a method of manufacturing the semiconductor device according to FIG. 21; FIG. 1 is a perspective view showing the configuration of a semiconductor device obtained in Example 1; FIG. 1 is a perspective view showing the configuration of a semiconductor device obtained in Example 1; FIG.
  • FIG. 1 is a perspective view showing the configuration of a semiconductor device obtained in Example 1;
  • FIG. 1 is a perspective view showing the configuration of a semiconductor device obtained in Example 1;
  • FIG. 1 is a perspective view showing the configuration of a semiconductor device obtained in Example 1;
  • FIG. 1 is a schematic diagram showing the configuration of an electronic device including a semiconductor device obtained in Example 1.
  • FIG. 8 is a flow chart showing a method of manufacturing a semiconductor device according to Example 2;
  • FIG. 11 is a plan view showing a method of manufacturing a semiconductor device according to Example 2;
  • 10A to 10C are cross-sectional views showing a method for manufacturing a semiconductor device according to Example 2;
  • FIG. 11 is a block diagram showing a semiconductor device manufacturing apparatus of Example 2; 10 is a flow chart showing a method of manufacturing a semiconductor device according to Example 3; 10 is a flow chart showing a method of manufacturing a semiconductor device according to Example 3; It is a top view which shows the manufacturing method of the semiconductor device which concerns on Example 3.
  • FIG. FIG. 11 is a cross-sectional view showing a method of manufacturing a semiconductor device according to Example 3;
  • FIG. 11 is a block diagram showing a semiconductor device manufacturing apparatus of Example 3;
  • FIG. 1 is a flow chart showing a method for manufacturing a semiconductor device according to this embodiment.
  • FIG. 2 is a plan view showing the method for manufacturing a semiconductor device according to this embodiment.
  • a step of dividing one semiconductor portion S1 into a plurality of base semiconductor portions 8 and a step of forming a compound semiconductor portion 9 above at least one of the plurality of base semiconductor portions 8 are performed.
  • the first semiconductor portion S ⁇ b>1 is divided into a plurality of base semiconductor portions 8 before forming the compound semiconductor portion 9 .
  • the first semiconductor section S1 is divided by, for example, forming the trenches TR, and after the formation of the active layer, etching for element division is not performed. , damage to the active layer can be avoided. Thereby, the quality of the semiconductor device including the compound semiconductor portion 9 can be improved.
  • a template substrate 7 has a main substrate, a mask portion 5 and a mask pattern 6 including an opening K, and the first semiconductor portion S1 extends from the opening K (the seed portion 3 exposed in the opening K) to the mask portion 5. It can be formed over the top.
  • the first semiconductor portion S1, the base semiconductor portion 8, and the compound semiconductor portion 9 may contain a nitride semiconductor (for example, a GaN-based semiconductor).
  • semiconductor devices include light emitters (LED chips, semiconductor laser chips, etc.), light emitting elements submounted with light emitters, and light emitting modules packaged with light emitting elements. It is not limited to semiconductor devices. For example, it may be a light receiving element (photo diode), in which case the same effect as in the case of a light emitting semiconductor device can be obtained.
  • a GaN-based semiconductor is a semiconductor containing gallium atoms (Ga) and nitrogen atoms (N), and typical examples include GaN, AlGaN, AlGaInN, and InGaN.
  • the base semiconductor portion 8 may be of a doped type (for example, n-type containing donors) or non-doped type (i-type).
  • the first semiconductor portion S1 containing a nitride semiconductor can be formed using an ELO (Epitaxial Lateral Overgrowth) method.
  • the ELO method the first semiconductor portion S1 is laterally grown on a template substrate 7 having a mask pattern 6 (selective growth mask pattern).
  • a low-defect portion having a low threading dislocation density can be formed on the mask portion 5. can be done. Since the number of threading dislocations (dislocations extending in the thickness direction) inherited by the compound semiconductor portion 9 on the low-defect portion is reduced, the luminous efficiency of a light-emitting semiconductor device is increased.
  • FIG. 3 is a flow chart showing the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 4 is a plan view showing a method of manufacturing a semiconductor device according to Example 1.
  • FIG. 5 is a cross-sectional view showing a method of manufacturing a semiconductor device according to Example 1.
  • a nitride semiconductor for example, a GaN-based semiconductor
  • the mask portion 5 of the template substrate 7 and the base semiconductor portion 8 are separated from each other by transferring the element portion DS to the support substrate SK (holding it on the support substrate SK).
  • the mask pattern 6 may be a mask layer pattern
  • the first semiconductor portion S1 may be a first semiconductor layer
  • the base semiconductor portion 8 may be a base semiconductor layer
  • the compound semiconductor portion 9 may be a compound semiconductor layer. It may be a semiconductor layer.
  • the etchant of the PEC etching may etch unintended regions, resulting in deterioration of the quality of the semiconductor device.
  • element separation may occur by dry etching. Physical and chemical damage could be caused by ion atoms.
  • the chip size is about 20 ⁇ m or less, the ratio of side damage to the light emitting region of the chip increases, and the light emitting efficiency may be lowered. Lateral damage to the active layer (eg, the light-emitting layer of a light-emitting chip, the light-receiving layer of a light-receiving chip) can cause serious efficiency degradation.
  • the first semiconductor portion S1 is divided into a plurality of base semiconductor portions 8 before forming the compound semiconductor portion 9 including the active layer, and etching for element division is not performed after forming the active layer. , to avoid etching damage. Thereby, the quality of the semiconductor device including the compound semiconductor portion 9 can be improved.
  • FIG. 6 is a block diagram showing a semiconductor device manufacturing apparatus according to the first embodiment.
  • the semiconductor device manufacturing method of the first embodiment can be implemented by a semiconductor device manufacturing apparatus 40 that executes each step.
  • a semiconductor device manufacturing apparatus 40 according to the first embodiment includes an apparatus 40A for preparing a template substrate 7, an apparatus 40B for forming a first semiconductor portion S1, an apparatus 40C for forming a plurality of trenches TR in the first semiconductor portion S1, and a compound semiconductor device. It has a device 40D for forming the portion 9, a device 40E for forming the first electrode E1 and the second electrode E2, a device 40F for transferring the element portion DS to the support substrate SK, and a device 40G for controlling the devices 40A to 40F.
  • Device 40G may include a processor and memory. Device 40G may be configured to control at least one of devices 40A-40F by executing a program stored, for example, in internal memory, a communicable external device, or an accessible network.
  • the first embodiment also includes a recording medium, an external device, and the like in which the program is stored.
  • Example 1 the compound semiconductor section 9 is formed after dividing the first semiconductor section S1 into a plurality of base semiconductor sections 8 . Therefore, after laminating the first semiconductor portion, which is the source of the base semiconductor portion, and the second semiconductor portion, which is the source of the compound semiconductor portion, the first and second semiconductor portions are etched (the side surface of the second semiconductor portion is For the reason described above, the state of the side surface of the compound semiconductor portion 9 can be improved compared to the state affected by etching).
  • Example 1 it is not necessary to perform all the trench formation before forming the active layer.
  • the trench formation for chip separation may be performed after the compound semiconductor portion 9 is formed.
  • trench formation for chip separation for example, trench formation for removing the coupling portion (neck portion) of the base semiconductor portion 8 may be performed before forming the active layer.
  • the template substrate 7 has a main substrate 1 , a seed portion 3 positioned on the main substrate 1 , and a mask pattern 6 positioned on the seed portion 3 .
  • the mask pattern 6 includes a mask portion 5 and a longitudinal opening K.
  • the seed portion 3 is exposed through the opening K, and the first semiconductor portion S 1 starts crystal growth from above the seed portion 3 and bonds with the seed portion 3 .
  • Example 1 the ELO method is used to form the first semiconductor portion S1 containing a nitride semiconductor in a linear shape extending in the Y direction, for example.
  • the growth of the semiconductor crystals growing in the opposite lateral direction (X direction) on the mask portion 5 is stopped before they meet on the mask portion 5 . Therefore, a gap (gap) GP is formed between the first semiconductor portions S1 adjacent in the X direction.
  • the X direction is the ⁇ 11-20> direction (a-axis direction) of the base semiconductor portion 8
  • the Y direction is the ⁇ 1-100> direction (m-axis direction) of the base semiconductor portion 8
  • the Z direction is It may be in the ⁇ 0001> direction (c-axis direction) of the base semiconductor portion 8 .
  • a plurality of trenches TR can be formed in the first semiconductor part S1 by etching. At least one of the plurality of trenches TR may extend in the width direction (X direction) of the opening K. At least one of the trenches TR may extend in the longitudinal direction of the opening K (Y direction). A plurality of trenches TR and gaps GP surrounding base semiconductor portion 8 may form base semiconductor portion 8 in an island shape (not connected to the surroundings).
  • the etching for the first semiconductor portion S1 is dry etching, and this dry etching may be stopped at the mask portion 5.
  • mask portion 5 functions as an etching stopper, and mask portion 5 is exposed at the bottom of trench TR.
  • the etching does not necessarily need to be stopped at the surface of the mask portion 5, and the etching may be stopped within the mask portion 5.
  • FIG. The mask portion 5 is made of a material that is more difficult to etch than the first semiconductor portion S1, and a part of the mask portion 5 may be etched as long as it serves to stop the etching.
  • Each compound semiconductor portion 9 may be formed in an island shape corresponding to each base semiconductor portion 8 .
  • base semiconductor portion 8 is island-shaped with a plurality of trenches TR and gaps GP, base semiconductor portion 8 is surrounded by mask portion 5 in a plan view (visible in the Z direction). It is difficult for the nitride semiconductor to deposit on the mask portion 5 which is a selective growth mask, and the compound semiconductor portion 9 grows on the upper and side surfaces of the base semiconductor portion 8 (including the nitride semiconductor). It can be island-shaped. In this way, patterning damage can be avoided and the state of the compound semiconductor portion 9 can be improved. It also simplifies the manufacturing process.
  • the main substrate 1 or the template substrate 7 may be called a wafer, and the template substrate 7 and the semiconductor portion thereon may be collectively called a wafer.
  • first semiconductor portions S1 adjacent in the X direction are separated by a gap GP. Therefore, the warpage of the wafer in the X direction is small.
  • the warp of the wafer in the Y direction is large.
  • the stress is relieved and the warpage of the wafer in the Y direction is reduced. Therefore, when the active layer is formed, the warp of the wafer is small, and the temperature of the wafer surface during film formation can be easily kept uniform within the plane. Therefore, the variation in the temperature of the wafer surface is small.
  • the active layer contains In (indium)
  • the variation in the In concentration can be reduced, and the variation in the emission wavelength within the wafer surface can be improved. can.
  • This effect can be obtained even when the trench TR does not reach the lower surface of the base semiconductor portion 8 (stops halfway in the depth direction).
  • the semiconductor chip can be separated from the wafer by dry-etching again the central portion of the trench TR with a width smaller than the first trench width while protecting the side surface of the active layer.
  • trench TR dug before forming the active layer does not have to reach mask portion 5 .
  • FIG. 7 is a partial cross-sectional view of the element portion of Example 1.
  • FIG. FIG. 8 is a partial plan view of the element portion of Example 1.
  • the compound semiconductor portion 9 may include an active portion (active layer) 9K.
  • the state of the side surface of the active portion 9K can be improved.
  • the thickness of the compound semiconductor portion 9 may be 1/2 or less of the thickness of the base semiconductor portion 8 .
  • the total thickness of active portion 9K and p-type portion 9P may be 1/2 or less of the thickness of base semiconductor portion 8 .
  • a regrowth layer (for example, a buffer layer containing an n-type GaN-based semiconductor) is formed on the first semiconductor portion S1, and a plurality of trenches TR are formed in the first semiconductor portion S1 and the regrowth layer, thereby forming a plurality of base semiconductor portions. 8 and a plurality of n-type portions obtained by dividing the regrowth layer may be formed.
  • an active portion 9 K and a p-type portion 9 P can be formed as the compound semiconductor portion 9 on the n-type portion on the base semiconductor portion 8 . That is, the trenches TR for dividing the first semiconductor section S1 may be formed before the film formation of the active section 9K.
  • the base semiconductor portion 8 includes a low defect portion SD located above the mask portion 5, and the density of threading dislocations (dislocations extending in the Z-axis direction) in the low defect portion SD is 5 ⁇ 10 6 /cm 2 or less. good too.
  • the threading dislocation density here can be obtained by, for example, CL (Cathode Luminescence) measurement (for example, counting the number of black dots) on the wafer surface (for example, the surface of the base semiconductor portion 8 or the compound semiconductor portion 9). can.
  • CL Cathode Luminescence
  • the threading dislocation density of the low defect portion SD may be 1/5 or less of the threading dislocation density of the dislocation propagation portion HD located above the opening K (on the seed portion 3).
  • the density of basal plane dislocations in the low defect portion SD may be 5 ⁇ 10 8 /cm 2 or less.
  • the basal plane dislocation may be a dislocation extending parallel to the c-plane (XY plane) of the base semiconductor portion 8 .
  • the basal plane dislocation density here is obtained, for example, by dividing the wafer to expose the side surface of the low-defect portion SD and measuring the dislocation density of this side surface by CL.
  • the active portion 9K of the compound semiconductor portion 9 may include the light emitting portion LS, and the entire light emitting portion LS may overlap the low defect portion SD in plan view.
  • the size Ly of one side of the light emitting portion LS (for example, the side orthogonal to the adjacent trench TR) may be 80 ⁇ m or less, 40 ⁇ m or less, 20 ⁇ m or less, or 10 ⁇ m or less. , or 5 ⁇ m or less.
  • the size Ly of one side of the light emitting portion LS may be small.
  • the compound semiconductor portion 9 is at least the side surface of the base semiconductor portion 8 (for example, the side surface exposed by the trench TR and the side surface facing the gap GP). May be in contact with some.
  • the first electrode E1 which is an anode, may be formed so as to overlap the low-defect portion SD in plan view and be in contact with the compound semiconductor portion 9 (p-type portion 9P).
  • the second electrode E2 which is the cathode, can be formed so as to be in contact with the base semiconductor portion 8. As shown in FIG.
  • the second electrode E2 may be formed so as to be in contact with the n-type portion 9N of the compound semiconductor portion 9.
  • FIG. 10 is a cross-sectional view showing the configuration of the semiconductor device of Example 1.
  • the light emitter 21 for example, an LED chip
  • the light emitting device 22 including the light emitter 21 and its support ST can be obtained.
  • Each of light emitter 21 and light emitting element 22 may be referred to as semiconductor device 20 .
  • the element part DS is coupled to the template substrate 7 through the opening K. Therefore, in order to increase the peeling yield, the width of the opening K may be reduced to weaken the bonding force.
  • the width of the opening K may be 8 ⁇ m or less, or may be 4 ⁇ m or less.
  • a heterosubstrate having a lattice constant different from that of the GaN-based semiconductor can be used for the main substrate 1 .
  • hetero-substrates include single-crystal silicon (Si) substrates, sapphire (Al 2 O 3 ) substrates, silicon carbide (SiC) substrates, and the like.
  • the plane orientation of the main substrate 1 is, for example, the (111) plane of a silicon substrate, the (0001) plane of a sapphire substrate, and the 6H—SiC (0001) plane of a SiC substrate. These are examples, and any main substrate and plane orientation that allow the first semiconductor portion S1 to grow by the ELO method may be used.
  • a SiC (bulk crystal) substrate, a GaN (bulk crystal) substrate, or an AlN (bulk crystal) substrate can also be used for the main substrate 1 .
  • FIG. 11 is a cross-sectional view showing a configuration example of a template substrate.
  • the template substrate 7 may have a configuration in which a seed portion 3 (eg, AlN) and a mask pattern 6 are formed in this order on a main substrate 1 (eg, silicon substrate), or may be formed on the main substrate 1 (eg, silicon substrate).
  • a multi-layered seed portion 3 (for example, a lower layer portion containing at least one of AlN and SiC and an upper layer portion containing a GaN-based semiconductor) and a mask pattern 6 may be formed in this order.
  • the seed portion 3 may be locally formed (for example, in a stripe shape) so as to overlap the opening K in plan view.
  • Seed portion 3 may contain a nitride semiconductor formed at a low temperature of 600° C. or less. By doing so, warping of the semiconductor substrate (the template substrate 7 and the element portion DS) caused by the stress of the seed portion 3 can be reduced.
  • the seed portion 3 can also be formed using a sputtering device (PSD: pulse sputter deposition, PLD: pulse laser deposition, etc.).
  • PSD pulse sputter deposition
  • PLD pulse laser deposition
  • the use of a sputtering apparatus has merits such as low-temperature film formation and large-area film formation and cost reduction.
  • the template substrate 7 may have a configuration in which a mask pattern 6 is formed on a main substrate 1 (eg, SiC bulk crystal substrate, GaN bulk crystal substrate).
  • the opening portion K of the mask pattern 6 exposes the seed portion 3 and functions as a growth start hole for starting the growth of the first semiconductor portion S1.
  • has a function of a selective growth mask for lateral growth of A region of the seed portion 3 exposed at the opening K can be called a seed region, and the mask portion 5 can be called a growth suppression region or a selective growth region.
  • the mask portion 5 includes, for example, a silicon oxide film (SiOx), a titanium nitride film (TiN, etc.), a silicon nitride film (SiNx), a silicon oxynitride film (SiON), and a metal having a high melting point (for example, 1000° C. or higher).
  • SiOx silicon oxide film
  • TiN titanium nitride film
  • SiNx silicon nitride film
  • SiON silicon oxynitride film
  • a metal having a high melting point for example, 1000° C. or higher.
  • a silicon oxide film having a thickness of about 100 nm to 4 ⁇ m (preferably about 150 nm to 2 ⁇ m) is formed on the entire surface of the seed portion 3 by sputtering, and a resist is applied to the entire surface of the silicon oxide film.
  • the resist is patterned by photolithography to form a resist having a plurality of striped openings.
  • a portion of the silicon oxide film is removed with a wet etchant such as hydrofluoric acid (HF) or buffered hydrofluoric acid (BHF) to form a plurality of openings K, and the resist is removed by organic cleaning to form a mask pattern 6. It is formed.
  • a wet etchant such as hydrofluoric acid (HF) or buffered hydrofluoric acid (BHF)
  • a silicon nitride film may be formed using a sputtering device or a PECVD device.
  • the silicon nitride film can withstand the film formation temperature of the base semiconductor portion 8 of about 1000° C. even if it is thinner than the silicon oxide film.
  • the film thickness of the silicon nitride film can be about 5 nm to 4 ⁇ m.
  • the longitudinal (slit-shaped) openings K can be arranged periodically in the X direction.
  • the width of the opening K may be about 0.1 ⁇ m to 20 ⁇ m. The smaller the width of the opening K, the smaller the number of threading dislocations propagating from the opening K to the first semiconductor portion S1. Also, the low defect portion SD can be enlarged.
  • the mask portion 5 may be a single layer film of a silicon nitride film or a silicon oxynitride film, or may be a laminated film in which a silicon oxide film and a silicon nitride film are formed on the seed portion 3 in this order.
  • a laminate film in which a silicon nitride film and a silicon oxide film are formed in this order on the portion 3 may be used, or a laminate film in which a silicon nitride film, a silicon oxide film and a silicon nitride film are formed in this order on the base portion may be used.
  • a desired oxynitride film may be formed by controlling the composition of oxygen and nitrogen in SiON.
  • Abnormal portions such as pinholes in the mask portion 5 can be eliminated by performing organic cleaning after film formation, introducing the film into the film forming apparatus again, and forming the same type of film.
  • a good quality mask portion 5 can also be formed by using a general silicon oxide film (single layer) and using such a film formation method.
  • a silicon substrate having a (111) plane is used as the main substrate 1
  • an AlN layer (approximately 30 nm to 300 nm, for example 150 nm) is used as the lower layer portion of the seed portion 3
  • an upper layer of the seed portion 3 is used.
  • a GaN-based graded layer can be used for the mask portion 5, and a layered mask in which a silicon oxide film (SiO2) and a silicon nitride film (SiN) are formed in this order can be used for the mask portion 5.
  • SiO2 silicon oxide film
  • SiN silicon nitride film
  • the GaN-based graded layer may include a first layer of Al 0.6 Ga 0.4 N layer (eg, 300 nm) and a second layer of GaN layer (eg, 1 to 2 ⁇ m).
  • a silicon oxide film and a silicon nitride film are respectively formed by a CVD method (plasma chemical vapor deposition method).
  • the first semiconductor portion S1 (the base semiconductor portion 8) was a GaN layer, and an ELO film of gallium nitride (GaN) was formed on the aforementioned template substrate 7 using an MOCVD apparatus.
  • the first semiconductor portion S1 is selectively grown (vertically grown) on the seed portion 3 exposed in the opening portion K, and subsequently grown laterally on the mask portion 5 . Then, the lateral growth was stopped before the GaN crystal films growing laterally on both sides of the mask portion 5 met each other.
  • the width (size in the X direction) of the mask portion 5 is 50 ⁇ m, the width (size in the X direction) of the opening K is 5 ⁇ m, the width (size in the X direction) of the first semiconductor portion S1 is 53 ⁇ m, and the width of the low defect portion SD.
  • the size (size in the X direction) was 24 ⁇ m, and the layer thickness (size in the Z direction) of the first semiconductor portion S1 was 5 ⁇ m.
  • the width of the mask portion 5 can be set according to the specifications of the compound semiconductor portion 9 (for example, about 10 ⁇ m to 200 ⁇ m).
  • the thickness of the vertical growth layer is set to 10 ⁇ m or less, 5 ⁇ m or less, or 3 ⁇ m or less, the thickness of the horizontal growth layer can be kept low and the horizontal film formation rate can be increased.
  • FIG. 12 is a cross-sectional view showing an example of lateral growth of the first semiconductor portion (ELO semiconductor layer).
  • an initial growth layer SL is formed on the seed portion 3 (upper layer GaN layer) exposed from the opening K, and then the first semiconductor portion S1 is laterally grown from the initial growth layer SL. It is desirable to The initial growth layer SL serves as a starting point for lateral growth of the first semiconductor portion S1.
  • the initial growth layer SL can be formed with a thickness of 20 nm to 5000 nm, for example, a thickness of 50 nm to 400 nm, or a thickness of 70 nm to 350 nm.
  • the initial growth is performed immediately before the edge of the initial growth layer SL climbs over the upper surface of the mask portion 5 (at the stage where it is in contact with the upper end of the side surface of the mask portion 5) or immediately after it climbs over the upper surface of the mask portion 5.
  • the film formation of the layer SL may be stopped (that is, at this timing, the ELO film formation conditions may be switched from the c-axis direction film formation conditions to the a-axis direction film formation conditions).
  • the initial growth layer SL is laterally grown from a state in which it slightly protrudes from the mask portion 5, thereby suppressing the growth of the first semiconductor portion S1 in the c-axis direction (thickness direction).
  • the aspect ratio (the ratio of the size in the X direction to the thickness) of the first semiconductor part S1 is 3.5 or more, 5.0 or more, 6.0 or more, 8.0 or more, 10 or more, 15 or more, 20 or more, 30 or more, or 50 or more.
  • the compound semiconductor portion 9 can be formed by MOCVD, for example.
  • the n-type portion 9N is an n-GaN layer
  • the active portion 9K including the light emitting portion LS is an MQW (Multi-Quantum Well) including an InGaN layer and a GaN layer
  • the p-type By forming the portion 9P into a laminated structure of p-AlGaN layers and p-GaN layers, the element portion DS can be an LED (light emitting diode).
  • the n-type portion 9N may be formed from the regrowth layer on the first semiconductor portion S1.
  • First electrode E1 (anode) and second electrode E2 (cathode) include at least one of Al, Ag, Cr, Pd, Pt, Au, Ni, Ti, V, W, Cu, Zn, Sn and In , may have a single-layer structure or a multi-layer structure, and may include an alloy layer. At least one of the first and second electrodes E1 and E2 has a laminated structure of a translucent conductive film (ITO (Indium Tin Oxide), etc.) and a light-reflective metal film (Ag, Al, Ti, etc.). can also
  • FIG. 13 is a plan view showing another example of the semiconductor device manufacturing method according to the first embodiment.
  • the first semiconductor portion S1 containing a nitride semiconductor may be formed in a plane using the ELO method.
  • the semiconductor crystals growing in the opposite lateral direction (X direction) on the mask portion 5 may be brought together on the mask portion 5 during film formation by the ELO method.
  • the meeting occurs approximately in the center of the adjacent openings K (the central part of the mask part 5), and a void may be formed directly below the meeting part.
  • This void is formed inside the first semiconductor portion S1 caused by the association and plays a role of releasing the strain after the association.
  • a plurality of island-shaped base semiconductor portions 8 are formed by forming a plurality of trenches TR extending in the X direction and a plurality of trenches TR extending in the Y direction in the first semiconductor portion S1.
  • FIG. 14 is a flow chart showing another example of the semiconductor device manufacturing method according to the first embodiment.
  • 15 is a plan view showing a method of manufacturing the semiconductor device according to FIG. 14.
  • FIG. 16A and 16B are cross-sectional views showing a method of manufacturing the semiconductor device according to FIG.
  • the anchor film AF is formed after forming the trenches TR, and then the compound semiconductor portion 9 is formed so that the plurality of island-shaped base semiconductor portions 8 are not separated on the template substrate 7 . can be done.
  • the anchor film AF is in contact with the side surface of the base semiconductor section 8 and the mask section 5 to anchor the base semiconductor section 8 to the template substrate 7 .
  • dielectric films such as a silicon oxide film, a silicon nitride film, an aluminum oxide film, a silicon oxynitride film, an aluminum oxide-silicon film, an aluminum oxynitride film, a zirconium oxide film, a titanium oxide film, and a tantalum oxide film are used. etc. can be used.
  • the nitride semiconductor of the compound semiconductor portion 9 does not grow on the anchor film AF. Therefore, the compound semiconductor portion 9 can be formed in an island shape.
  • at least part of the anchor film AF may remain on the template substrate 7 or may accompany the element part DS.
  • the trench TR is formed by dry etching
  • the anchor film AF is formed on the entire surface by sputtering or an EB (Electron Beem Deposition) method, and then the resist mask is removed to form the anchor film AF. Unnecessary portions can be lifted off.
  • the anchor film AF to fix the chip, it also serves to protect the chip side surface (the side surface of the trench formed by dry etching is known to suffer from etching damage) and to perform damage recovery functions. Since the anchor film AF has no conductivity, even if it remains on the chip in the end, it will not cause electrical leakage or the like.
  • FIG. 17 is a flow chart showing another example of the semiconductor device manufacturing method according to the first embodiment.
  • the anchor film AF is formed before forming the compound semiconductor portion 9 in FIG. 14, the present invention is not limited to this. As shown in FIG. 17, the anchor film AF can also be formed after the compound semiconductor portion 9 is formed.
  • FIG. 18 is a flow chart showing another example of the semiconductor device manufacturing method according to the first embodiment.
  • the second electrode is formed on the upper surface of the base semiconductor portion 8. It is not limited to this.
  • the first electrode E1 is formed, and after the element portion DS is transferred to the support substrate SK, the second electrode E2 (cathode) is formed on the lower surface (rear surface) of the base semiconductor portion 8. can also be formed.
  • FIG. 19 is a flow chart showing another example of the semiconductor device manufacturing method according to the first embodiment.
  • 20 is a plan view showing a method of manufacturing the semiconductor device according to FIG. 19.
  • FIG. 19-20 the mask portion 5 may be removed after the base semiconductor portion 8 is formed.
  • the mask portion 5 can be removed by etching by injecting an etchant into the plurality of trenches TR. This facilitates transfer of the element portion DS to the support substrate SK.
  • the width of the opening K may be reduced to weaken the bonding force between the base semiconductor portion 8 and the template substrate 7 .
  • the width of the opening K may be 8 ⁇ m or less, or may be 4 ⁇ m or less.
  • FIG. 21 is a flow chart showing another example of the semiconductor device manufacturing method according to the first embodiment.
  • 22 is a plan view showing a method of manufacturing the semiconductor device according to FIG. 21.
  • FIG. As shown in FIGS. 21 and 22, after forming the compound semiconductor portion 9, the base semiconductor portion 8 and the compound semiconductor portion 9, which are nitride semiconductor crystals, are formed on the m-plane ((( 1-100) plane) may be cleaved with HF.
  • the element part DS is a semiconductor laser
  • two cleavage planes facing each other in the Y direction (m-axis direction) can be formed in the compound semiconductor part 9, and these cleavage planes can be used as cavity facets.
  • m-plane ((( 1-100) plane)
  • each of the n-type portion 9N and the p-type portion 9P of the compound semiconductor portion 9 may include an optical guide layer and a clad layer having a higher refractive index than the active portion 9K, and the p-type portion 9P is a ridge ( current constriction portion).
  • n-type portion 9N a first contact layer (eg, n-type GaN layer), a first clad layer (eg, n-type AlGaN layer), and a first optical guide layer (eg, n-type GaN layer) are provided.
  • An MQW (Multi-Quantum Well) structure including an InGaN layer can be used for the active layer 9K.
  • an electron blocking layer eg, p-type AlGaN layer
  • a second optical guide layer eg, p-type GaN layer
  • a second clad layer eg, p-type AlGaN layer
  • a second contact layer eg, p-type AlGaN layer
  • type GaN layer may be provided.
  • the n-type portion 9N may be formed from the regrowth layer on the first semiconductor portion S1.
  • FIG. 23 to 27 are perspective views showing the configuration of the semiconductor device obtained in Example 1.
  • FIG. 23 the light emitter (LED chip) 21 shown in FIG. 23 or 24 can be obtained by the manufacturing method shown in FIG.
  • the second electrode E2 is in contact with the base semiconductor portion 8 in FIG. 23, and the second electrode E2 is in contact with the n-type portion 9N of the compound semiconductor portion 9 in FIG.
  • the light emitter 21 shown in FIG. 25 can be obtained by the manufacturing method of FIG.
  • the light emitter 21 shown in FIG. 26 can be obtained by the manufacturing method shown in FIG.
  • the light emitter 21 (semiconductor laser chip) shown in FIG. 27 can be obtained by the manufacturing method shown in FIG.
  • the ridge RJ is a current constriction portion, and laser light is emitted from the cleavage plane (m-plane) of the active portion 9K of the compound semiconductor portion 9.
  • FIG. The ridge RJ can be formed by dry etching the p-type portion 9P, and there is little possibility that this etching will adversely affect the active portion 9K.
  • a light reflecting film may be formed on the cleaved plane (m-plane) of the active portion 9K in FIG.
  • the light reflecting film can be formed of, for example, a plurality of dielectric films. Materials for the dielectric film include SiO 2 , Al 2 O 3 , AlN, AlON, SiON, Nb 2 O 5 , Ta 2 O 5 and ZrO 2 . Also, a laminated film containing a plurality of types of these can be used as the light reflecting film.
  • FIG. 28 is a schematic diagram showing the configuration of an electronic device including the semiconductor device obtained in Example 1.
  • the electronic device 70 of FIG. 28 includes the semiconductor device 20 (for example, the light emitter 21 and the light emitting element 22) obtained in Example 1, the drive circuit 50 that drives the semiconductor device 20, and the control circuit 60 that controls the drive circuit 50.
  • Control circuitry 60 includes, for example, a processor and memory.
  • Examples of the electronic device 70 include a display device, a lighting device, a light receiving device, a communication device, a measurement device, an information processing device, a medical device, an electric vehicle (EV), and the like.
  • FIG. 29 is a flow chart showing a method of manufacturing a semiconductor device according to the second embodiment.
  • FIG. 30 is a plan view showing a method for manufacturing a semiconductor device according to Example 2.
  • FIG. 31A and 31B are cross-sectional views showing a method for manufacturing a semiconductor device according to the second embodiment.
  • Example 2 as shown in FIGS. 29 to 31, a step of preparing a template substrate 7 including a main substrate 1 and a mask pattern 6 including an opening K and a mask portion 5; 5, a step of forming a first semiconductor portion S1 containing a nitride semiconductor (for example, a GaN-based semiconductor), and cleaving the first semiconductor portion S1 along the m-plane 8F of the nitride semiconductor, thereby forming the first semiconductor portion a step of dividing S1 into a plurality of base semiconductor portions 8; a step of forming a compound semiconductor portion 9 containing a nitride semiconductor (for example, a GaN-based semiconductor) above at least one of the plurality of base semiconductor portions 8; A step of forming the first electrode E1 and the second electrode E2, and a step of transferring the element portion (device stack) DS including the base semiconductor portion 8 and the compound semiconductor portion 9 from the template substrate 7 to the support substrate SK are performed.
  • the compound semiconductor portion 9 may include an
  • the volume of the first semiconductor part S1 that disappears becomes smaller than when element division is performed by dry etching, and the wafer can be effectively used (as an element).
  • the substrate (the template substrate 7 and the first semiconductor portion S1) warps due to the stress caused by the difference in thermal expansion coefficient between the main substrate 1 and the first semiconductor portion S1. may occur. If this warping occurs when the compound semiconductor portion 9 is formed, the temperature of the growth surface becomes uneven, and the composition of the compound semiconductor portion 9 (for example, the indium concentration of the active portion 9K) varies within the surface. , the light emission characteristics may deteriorate.
  • the stress of the first semiconductor portion S1 is relaxed and the warp of the substrate is reduced. ) can be improved.
  • the cleavage of the first semiconductor portion S1 may proceed naturally.
  • the m-plane cleavage of the nitride semiconductor crystal may proceed spontaneously as the internal stress is released.
  • an n-type portion 9N, an active portion 9K, and a p-type portion 9P may be formed in this order.
  • the island-shaped base semiconductor section 8 separated from the surroundings is formed by the cleavage of the first semiconductor section S1
  • the island-shaped compound semiconductor section 9 can be formed on the base semiconductor section 8.
  • the island-like compound semiconductor portion 9 is formed by cleaving or patterning the nitride semiconductor crystal from which the compound semiconductor portion 9 is formed. It is possible to obtain
  • a regrowth layer (for example, an n-type GaN-based semiconductor) is formed on the first semiconductor portion S1, and the first semiconductor portion S1 and the regrowth layer are cleaved to divide the plurality of base semiconductor portions 8 and the regrowth layer.
  • a resulting plurality of n-type portions may be formed.
  • an active portion 9 K and a p-type portion 9 P can be formed as the compound semiconductor portion 9 on the n-type portion on the base semiconductor portion 8 .
  • FIG. 32 is a block diagram showing a semiconductor device manufacturing apparatus according to the second embodiment.
  • the semiconductor device manufacturing apparatus 40 includes an apparatus 40A for preparing the template substrate 7, an apparatus 40B for forming the first semiconductor section S1, an apparatus 40H for cleaving the first semiconductor section S1, an apparatus 40D for forming the compound semiconductor section 9, and an apparatus 40D for forming the first semiconductor section S1.
  • a device 40E for forming the first electrode E1 and the second electrode E2, a device 40F for transferring the element portion DS to the support substrate SK, and a device 40G may be provided.
  • Device 40G controls devices 40A, 40B, 40H and devices 40D-40F.
  • the element parts DS divided on the wafer by cleavage are transferred to the support substrate SK, they may be selectively peeled across a plurality of element parts, such as every two or three element parts. This is possible because the base semiconductor portion 8 is divided into small pieces on the wafer. Further, when element isolation is performed by cleaving, although the distance between adjacent element parts is narrow, each element part is bonded to the template substrate 7 through the opening, so that only the desired element part is selectively peeled off. becomes possible.
  • the support substrate SK is formed into a plurality of pieces (for example, a light emitting device and a light receiving device) mounted on one chip.
  • the piece size can be increased, making it easier to handle and mount the piece into the desired package.
  • Example 3 33A and 33B are flowcharts showing a method for manufacturing a semiconductor device according to Example 3.
  • FIG. 34 is a plan view showing a method for manufacturing a semiconductor device according to Example 3.
  • FIG. 35A and 35B are cross-sectional views showing a method of manufacturing a semiconductor device according to the third embodiment.
  • Example 3 as shown in FIG. 33A, a step of preparing a semiconductor substrate 11 in which a first semiconductor portion S1 including a nitride semiconductor is formed on a template substrate 7; The step of forming the portion S2 and the step of separating the first and second semiconductor portions S1 and S2 into a plurality of element portions DS by cleaving the first and second semiconductor portions S1 and S2 may be performed. good.
  • a step of preparing a template substrate 7 including a main substrate 1 and a mask pattern 6 including an opening K and a mask portion 5 For example, a step of forming a first semiconductor portion S1 containing a GaN-based semiconductor); a step of forming a second semiconductor portion (second semiconductor layer) S2 containing a nitride semiconductor on the first semiconductor portion S1; By forming the first electrode E1 and the second electrode E2, and cleaving the first and second semiconductor parts S1 and S2 by the m-plane HF of the nitride semiconductor, the first and second semiconductor parts S and S2 are formed.
  • a step of separating into a plurality of element portions DS and a step of transferring the element portion (device stack) DS including the base semiconductor portion 8 and the compound semiconductor portion 9 from the template substrate 7 to the support substrate SK are performed.
  • the compound semiconductor portion 9 may include an active portion 9K.
  • the element part DS may be an LED or a semiconductor laser.
  • the device portion DS is a semiconductor laser, two cleavage planes HF facing each other in the Y direction (m-axis direction) can be formed in the compound semiconductor portion 9, and these cleavage planes HF can be used as cavity facets.
  • a second semiconductor portion S2 is formed on the first semiconductor portion S1 via a regrowth layer (for example, an n-type GaN-based semiconductor), and the first semiconductor portion S1, the regrowth layer, and the second semiconductor portion S2 are cleaved. , a plurality of element portions DS can be formed.
  • a regrowth layer for example, an n-type GaN-based semiconductor
  • FIG. 36 is a block diagram showing a semiconductor device manufacturing apparatus according to the third embodiment.
  • a semiconductor device manufacturing apparatus 40 includes a device 40A for preparing a template substrate 7, a device 40B for forming a first semiconductor portion S1, a device 40S for forming a second semiconductor portion S2, and a device 40S for forming a first electrode E1 and a second electrode E2.
  • a device 40E for cleaving, a device 40J for cleaving the first and second semiconductor parts S1 and S2, a device 40F for transferring the element part DS to the support substrate SK, and a device 40G.
  • Device 40G controls devices 40A, 40B, 40S, 40E, 40J and 40F.
  • the element parts DS divided on the wafer by cleavage are transferred to the support substrate SK, they may be selectively peeled across a plurality of element parts, such as every two or three element parts. This is possible because the base semiconductor portion 8 is divided into small pieces on the wafer. Further, when element isolation is performed by cleaving, although the distance between adjacent element parts is narrow, each element part is bonded to the template substrate 7 through the opening, so that only the desired element part is selectively peeled off. becomes possible.
  • the individual piece size can be reduced. It can be made larger, making it easier to handle and mount the piece in the desired package.
  • the first semiconductor portion S1 can be a GaN layer, but is not limited to this.
  • the first semiconductor portion S1 of Examples 1 to 3 can also be an InGaN layer, which is a GaN-based semiconductor layer.
  • Lateral deposition of the InGaN layer is performed at low temperatures, eg, below 1000.degree. This is because, at high temperatures, the vapor pressure of indium increases and it is not effectively incorporated into the film. Lowering the film formation temperature has the effect of reducing the mutual reaction between the mask portion 5 and the InGaN layer.
  • the InGaN layer has the effect of being less reactive with the mask portion 5 than the GaN layer.
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Abstract

主基板の上方に第１半導体部（Ｓ１）が形成するされた半導体基板（１１）を準備する工程と、第１半導体部（Ｓ１）に複数のトレンチ（ＴＲ）を形成することで、第１半導体部（Ｓ１）を、複数のベース半導体部（８）に分割する工程と、複数のベース半導体部（８）の少なくとも１つの上方に、化合物半導体部（９）を形成する工程とを行う。

Description

半導体デバイスの製造方法および製造装置
　本発明は、半導体デバイスに関する。
　特許文献１には、半導体デバイスを分離するため、素子形成層にＰＥＣエッチングを行う手法が開示されている。
特開２０２０－１３６４７６号公報
　本開示にかかる半導体デバイスの製造方法は、主基板の上方に第１半導体部が形成するされた半導体基板を準備する工程と、前記第１半導体部を、複数のベース半導体部に分割する工程と、前記複数のベース半導体部の少なくとも１つの上方に、化合物半導体部を形成する工程とを含む。
本実施形態に係る半導体デバイスの製造方法を示すフローチャートである。 本実施形態に係る半導体デバイスの製造方法を示す平面図である。 実施例１に係る半導体デバイスの製造方法を示すフローチャートである。 実施例１に係る半導体デバイスの製造方法を示す平面図である。 実施例１に係る半導体デバイスの製造方法を示す断面図である。 実施例１に係る半導体デバイスの製造装置を示すブロック図である。 実施例１の素子部の部分断面図である。 実施例１の素子部の部分平面図である。 実施例１の素子部の部分断面図である。 実施例１の半導体デバイスの構成を示す断面図である。 テンプレート基板の構成例を示す断面図である。 第１半導体部の横方向成長の一例を示す断面図である。 実施例１に係る半導体デバイスの製造方法の別例を示す平面図である。 実施例１に係る半導体デバイスの製造方法の別例を示すフローチャートである。 図１４に係る半導体デバイスの製造方法を示す平面図である。 図１４に係る半導体デバイスの製造方法を示す断面図である。 実施例１に係る半導体デバイスの製造方法の別例を示すフローチャートである。 実施例１に係る半導体デバイスの製造方法の別例を示すフローチャートである。 実施例１に係る半導体デバイスの製造方法の別例を示すフローチャートである。 図１９に係る半導体デバイスの製造方法を示す平面図である。 実施例１に係る半導体デバイスの製造方法の別例を示すフローチャートである。 図２１に係る半導体デバイスの製造方法を示す平面図である。 実施例１で得られる半導体デバイスの構成を示す斜視図である。 実施例１で得られる半導体デバイスの構成を示す斜視図である。 実施例１で得られる半導体デバイスの構成を示す斜視図である。 実施例１で得られる半導体デバイスの構成を示す斜視図である。 実施例１で得られる半導体デバイスの構成を示す斜視図である。 実施例１で得られる半導体デバイスを含む電子機器の構成を示す模式図である。 実施例２に係る半導体デバイスの製造方法を示すフローチャートである。 実施例２に係る半導体デバイスの製造方法を示す平面図である。 実施例２に係る半導体デバイスの製造方法を示す断面図である。 実施例２の半導体デバイスの製造装置を示すブロック図である。 実施例３に係る半導体デバイスの製造方法を示すフローチャートである。 実施例３に係る半導体デバイスの製造方法を示すフローチャートである。 実施例３に係る半導体デバイスの製造方法を示す平面図である。 実施例３に係る半導体デバイスの製造方法を示す断面図である。 実施例３の半導体デバイスの製造装置を示すブロック図である。
　図１は、本実施形態に係る半導体デバイスの製造方法を示すフローチャートである。図２は、本実施形態に係る半導体デバイスの製造方法を示す平面図である。図１～図２に示すように、本実施形態に係る半導体デバイスの製造方法では、主基板を含むテンプレート基板７上に第１半導体部Ｓ１が形成された半導体基板１１を準備する工程と、第１半導体部Ｓ１を複数のベース半導体部８に分割する工程と、複数のベース半導体部８の少なくとも１つの上方に、化合物半導体部９を形成する工程とを行う。
　素子形成層に対してエッチングを行う従来の手法では、素子形成層がエッチングによるダメージを受けるおそれがあった。本実施形態では、化合物半導体部９を形成する前に第１半導体部Ｓ１を複数のベース半導体部８に分割している。このように、化合物半導体部９の活性層を成膜する前に、例えばトレンチＴＲの形成によって第１半導体部Ｓ１を分割しておき、活性層の形成後は素子分割のエッチングを行わないことで、活性層へのダメージを回避することができる。これにより、化合物半導体部９を含む半導体デバイスの品質を高めることができる。
　テンプレート基板７が、主基板と、マスク部５および開口部Ｋを含むマスクパターン６とを有し、第１半導体部Ｓ１が開口部Ｋ（開口部Ｋに露出するシード部３）からマスク部５上にわたって形成されていてよい。第１半導体部Ｓ１並びにベース半導体部８および化合物半導体部９が窒化物半導体（例えば、ＧａＮ系半導体）を含んでいてもよい。
　半導体デバイスの具体例として、発光体（ＬＥＤチップ、半導体レーザチップ等）、発光体がサブマウントされた発光素子、発光素子がパッケージングされた発光モジュール等を挙げることができるが、これら発光系の半導体デバイスに限定されることはない。例えば、受光素子（Photo diode）であってもよく、この場合、発光系の半導体デバイスの場合と同様の効果を得ることができる。
　窒化物半導体は、例えば、ＡｌｘＧａyＩｎｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）と表すことができ、具体例として、ＧａＮ系半導体、ＡｌＮ（窒化アルミニウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、ＩｎＮ（窒化インジウム）を挙げることができる。ＧａＮ系半導体とは、ガリウム原子（Ｇａ）および窒素原子（Ｎ）を含む半導体であり、典型的な例として、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮを挙げることができる。ベース半導体部８は、ドープ型（例えば、ドナーを含むｎ型）でもノンドープ型（ｉ型）でもよい。
　窒化物半導体を含む第１半導体部Ｓ１は、ＥＬＯ（Epitaxial Lateral Overgrowth）法を用いて形成することができる。ＥＬＯ法においては、マスクパターン６（選択成長マスクパターン）を有するテンプレート基板７上に、第１半導体部Ｓ１を横方向に成長させる。こうすれば、テンプレート基板７に含まれる主基板が異種基板（第１半導体部Ｓ１と格子定数が異なる基板）であっても、マスク部５上に貫通転位密度が小さい低欠陥部を形成することができる。低欠陥部上の化合物半導体部９に引き継がれる貫通転位（厚み方向に伸びる転位）は少なくなるため、発光系の半導体デバイスであれば発光効率が高まる。
　〔実施例１〕
　（半導体デバイスの製造方法）
　図３は、実施例１に係る半導体デバイスの製造方法を示すフローチャートである。図４は、実施例１に係る半導体デバイスの製造方法を示す平面図である。図５は、実施例１に係る半導体デバイスの製造方法を示す断面図である。
　実施例１の半導体デバイスの製造方法では、図３～図５に示すように、主基板１と、開口部Ｋおよびマスク部５を含むマスクパターン６とを有するテンプレート基板７を準備する工程と、開口部Ｋからマスク部５上にわたって、窒化物半導体（例えば、ＧａＮ系半導体）を含む第１半導体部Ｓ１を形成する工程と、第１半導体部Ｓ１に複数のトレンチＴＲを形成することで、第１半導体部Ｓ１を、複数のベース半導体部８に分割する工程と、各ベース半導体部８上に、窒化物半導体（例えば、ＧａＮ系半導体）を含む化合物半導体部９を形成する工程と、第１電極Ｅ１および第２電極Ｅ２を形成する工程と、ベース半導体部８および化合物半導体部９を含む素子部（デバイス積層体）ＤＳを、テンプレート基板７から支持基板ＳＫに転写する工程とを行う。素子部ＤＳを支持基板ＳＫに転写する（支持基板ＳＫに保持させる）ことで、テンプレート基板７のマスク部５と、ベース半導体部８とが離隔する。マスクパターン６がマスク層のパターンであってもよく、第１半導体部Ｓ１が第１半導体層であってもよく、ベース半導体部８がベース半導体層であってもよく、化合物半導体部９が化合物半導体層であってもよい。
　例えば、従来の手法では、素子形成層を完全に保護しないと、ＰＥＣエッチングのエッチャントにより意図しない領域がエッチングされ、半導体デバイスの品質が低下するおそれがあった。また、マイクロＬＥＤなどの１００μｍ以下のサイズのチップを形成する場合に、ドライエッチングにより素子分離することがあったが、上述の様なサイズが小さいチップでは、ドライエッチングされたチップの側面がエッチャントのイオン原子により、物理的、化学的なダメージを受けることがあった。チップサイズが、２０μｍ以下程度になると、チップの発光領域に対する側面ダメージの比率が上がり、発光効率を低下させることもあった。活性層（例えば、発光チップの発光層、受光チップの受光層）の側面ダメージが深刻な効率低下を引き起こすこともあった。
　実施例１では、例えば活性層を含む化合物半導体部９を形成する前に第１半導体部Ｓ１を複数のベース半導体部８に分割し、活性層の形成後は素子分割のエッチングを行わないことで、エッチングダメージを回避する。これにより、化合物半導体部９を含む半導体デバイスの品質を高めることができる。
　図６は、実施例１に係る半導体デバイスの製造装置を示すブロック図である。図６に示すように、実施例１の半導体デバイスの製造方法は、各工程を実行する半導体デバイスの製造装置４０によって実現することができる。実施例１の半導体デバイスの製造装置４０は、テンプレート基板７を準備する装置４０Ａ、第１半導体部Ｓ１を形成する装置４０Ｂ、第１半導体部Ｓ１に複数のトレンチＴＲを形成する装置４０Ｃ、化合物半導体部９を形成する装置４０Ｄ、第１電極Ｅ１および第２電極Ｅ２を形成する装置４０Ｅ、素子部ＤＳを支持基板ＳＫに転写する装置４０Ｆ、および装置４０Ａ～４０Ｆを制御する装置４０Ｇを有していていてもよい。装置４０Ｂ・４０Ｄには、例えばＭＯＣＶＤ装置を用いることができる。装置４０Ｄとして装置４０Ｂを用いてもよい。装置４０Ｃには、例えばエッチング装置を用いることができる。装置４０Ｅには、例えばスパッタ装置を用いることができる。装置４０Ｃ・４０Ｅがフォトリソグラフィ装置を含んでいてもよい。装置４０Ｇがプロセッサおよびメモリを含んでいてもよい。装置４０Ｇは、例えば、内蔵メモリ、通信可能な外部装置、またはアクセス可能なネットワーク上に格納されたプログラムを実行することで装置４０Ａ～４０Ｆの少なくとも１つを制御する構成でもよく、このプログラム並びにこのプログラムが格納された、記録媒体および外部装置等も実施例１に含まれる。
　実施例１では、第１半導体部Ｓ１を複数のベース半導体部８に分割した後に化合物半導体部９を形成する。したがって、ベース半導体部の元になる第１半導体部と化合物半導体部の元になる第２半導体部とを積層した後に、第１および第２半導体部をエッチングする形態（第２半導体部の側面がエッチングの影響を受ける形態）と比較して、上に説明した理由等により、化合物半導体部９の側面の状態を高めることができる。
　なお、実施例１では、全てのトレンチ形成を活性層形成前に行う必要はない。チップ剥離のトレンチ形成を、化合物半導体部９の形成後に行ってもよい。一方で、チップ剥離のためのトレンチ形成、例えば、ベース半導体部８の結合部（ネック部）を除去するためのトレンチ形成を、活性層形成前に行ってもよい。
　図４および図５に示すように、テンプレート基板７は、主基板１と、主基板１上に位置するシード部３と、シード部３上に位置するマスクパターン６を有する。マスクパターン６は、マスク部５および長手形状の開口部Ｋを含む。テンプレート基板７では、開口部Ｋからシード部３が露出しており、第１半導体部Ｓ１はシード部３上から結晶成長を開始し、シード部３と結合する。
　実施例１では、ＥＬＯ法を用いて、窒化物半導体を含む第１半導体部Ｓ１を、例えばＹ方向に伸びる線状に形成している。この場合、マスク部５上を逆向きに横方向（Ｘ方向）成長する半導体結晶同士がマスク部５上で会合する前にそれらの成長を止める。よって、Ｘ方向に隣り合う第１半導体部Ｓ１の間にはギャップ（間隙）ＧＰが形成される。Ｘ方向が、ベース半導体部８の＜１１－２０＞方向（ａ軸方向）であり、Ｙ方向が、ベース半導体部８の＜１－１００＞方向（ｍ軸方向）であり、Ｚ方向が、ベース半導体部８の＜０００１＞方向（ｃ軸方向）であってもよい。
　実施例１では、エッチングによって第１半導体部Ｓ１に複数のトレンチＴＲを形成することができる。複数のトレンチＴＲの少なくとも１つは、開口部Ｋの幅方向（Ｘ方向）に伸びていてもよい。複数のトレンチＴＲの少なくとも１つは、開口部Ｋの長手方向（Ｙ方向）に伸びていてもよい。ベース半導体部８を取り囲む、複数のトレンチＴＲおよびギャップＧＰによって、ベース半導体部８が島状（周囲と繋がらない状態）とされてもよい。
　第１半導体部Ｓ１に対するエッチングがドライエッチングであり、このドライエッチングがマスク部５でストップしてもよい。この場合、マスク部５がエッチングストッパとして機能し、トレンチＴＲの底にマスク部５が露出する。この場合、必ずしもマスク部５の表面にてエッチングがストップする必要はなく、マスク部５中でエッチングがストップすればよい。マスク部５は、第１半導体部Ｓ１よりもエッチングされにくい材料で形成され、エッチングをストップする役割を果たせれば、マスク部５の一部がエッチングされてもよい。
　各化合物半導体部９が、各ベース半導体部８に対応して島状に形成されてもよい。ベース半導体部８が複数のトレンチＴＲおよびギャップＧＰによって島状とされた場合、平面視（Ｚ方向の視認）においてはベース半導体部８がマスク部５で囲まれる。選択成長マスクであるマスク部５上には窒化物半導体が堆積し難く、化合物半導体部９は、（窒化物半導体を含む）ベース半導体部８の上面および側面に成長するため、化合物半導体部９を島状とすることができる。こうすれば、パターニングダメージを避け、化合物半導体部９の状態を高めることができる。また製造プロセスも簡略化される。
　また、図４に示すように、トレンチＴＲを開口部Ｋの幅方向（Ｘ方向）に延びるように形成した場合には、ウエハーの反りを低減することができる。これは、主基板１にベース半導体部８と異なる熱膨張係数を持つ異種基板を用いた場合に顕著である。なお、主基板１、あるいはテンプレート基板７をウエハーと呼ぶことがあり、テンプレート基板７とその上の半導体部とをまとめてウエハーと呼ぶこともある。例えば図４に示すように、Ｘ方向に隣り合う第１半導体部Ｓ１は、ギャップＧＰによって離間している。そのため、ウエハーのＸ方向への反りは少ない。しかし、第１半導体部Ｓ１は、Ｙ方向に、Ｘ方向のサイズ（幅）より長く連続して形成されるため、Ｙ方向に関するウエハーの反りが大きい。しかし、活性層を成膜する前に、Ｙ方向に伸びる第１半導体部Ｓ１をＸ方向のトレンチＴＲにより分断することで、応力が緩和され、ウエハーのＹ方向の反りが低減する。そのため、活性層を成膜する際に、ウエハーの反りが少なく、成膜中のウエハー表面の温度を面内で均一に保ち易い。したがって、ウエハー表面の温度のバラツキが小さく、例えば、活性層がＩｎ（インジウム）を含む場合に、Ｉｎ濃度のバラツキを低減することができ、ウエハー面内での発光波長のバラツキを改善することができる。この効果は、トレンチＴＲがベース半導体部８の下面に達していない状態（深さ方向の途中で止まっている状態）でも得ることができる。この場合は、活性層の側面を保護しながら、トレンチＴＲの中心部を再度、１回目のトレンチ幅より小さい幅でドライエッチングすることで、ウエハーから半導体チップを剥離することができる。このように、活性層形成前に掘られるトレンチＴＲは、マスク部５に到達していなくてもよい。
　図７は、実施例１の素子部の部分断面図である。図８は、実施例１の素子部の部分平面図である。図７に示すように、化合物半導体部９は、活性部（活性層）９Ｋを含んでいてもよい。化合物半導体部９を形成する前に第１半導体部Ｓ１を分割し、ベース半導体部８を形成することで、活性部９Ｋの側面の状態を高めることができる。ベース半導体部８上に、化合物半導体部９として、ｎ型部９Ｎ、活性部９Ｋ、およびｐ型部９Ｐをこの順に形成してもよい。化合物半導体部９の厚みがベース半導体部８の厚みの１／２以下であってもよい。活性部９Ｋおよびｐ型部９Ｐの厚みの総計が、ベース半導体部８の厚みの１／２以下であってもよい。
化合物半導体部９の厚みをベース半導体部８の厚みの１／２以下とすることで、ベース半導体部８上に化合物半導体部９を形成した際にトレンチが埋まり難くなり、剥離歩留まり（剥離成功率）が向上する。
　第１半導体部Ｓ１上にリグロース層（例えば、ｎ型ＧａＮ系半導体を含むバッファ層）を形成し、第１半導体部Ｓ１およびリグロース層に複数のトレンチＴＲを形成することで、複数のベース半導体部８と、リグロース層を分割して得られる複数のｎ型部とを形成してもよい。この場合、ベース半導体部８上のｎ型部の上に、化合物半導体部９として、活性部９Ｋおよびｐ型部９Ｐを形成することができる。すなわち、第１半導体部Ｓ１を分割するためのトレンチＴＲは、活性部９Ｋの成膜前に形成すればよく、第１半導体部Ｓ１上にｎ型部を成膜し、その後にトレンチＴＲを形成してもよい。
　ベース半導体部８が、マスク部５の上方に位置する低欠陥部ＳＤを含み、低欠陥部ＳＤの貫通転位（Ｚ軸方向に伸びる転位）の密度が５×１０６／ｃｍ２以下であってもよい。ここでの貫通転位密度は、例えば、ウエハー表面（例えば、ベース半導体部８または化合物半導体部９の表面）をＣＬ（Cathode　Luminescence）測定する（例えば、黒点の数をカウントする）ことで求めることができる。
低欠陥部ＳＤの貫通転位密度は、開口部Ｋ上（シード部３上）に位置する転位継承部ＨＤの貫通転位密度の１／５以下であってもよい。低欠陥部ＳＤの基底面転位の密度が５×１０８／ｃｍ２以下であってもよい。基底面転位が、ベース半導体部８のｃ面（Ｘ－Ｙ面）に平行に伸びる転位であってもよい。ここでの基底面転位密度は、例えば、ウエハーを分割して低欠陥部ＳＤの側面を出し、この側面の転位密度をＣＬ測定することで得られる。
　図７および図８に示すように、化合物半導体部９の活性部９Ｋが発光部ＬＳを含み、発光部ＬＳの全体が平面視で低欠陥部ＳＤと重なってもよい。発光部ＬＳの１つの辺（例えば、隣接するトレンチＴＲに直交する辺）のサイズＬｙが、８０μｍ以下であってもよく、４０μｍ以下であってもよく、２０μｍ以下であってもよく、１０μｍ以下であってもよく、５μｍ以下であってもよい。実施例１では、化合物半導体部９（特に、活性部９Ｋ）へのエッチングダメージが避けられるため、発光部ＬＳの１つの辺のサイズＬｙが小さくても構わない。
　図９は、実施例１の素子部の部分断面図である。図９に示すように、素子部ＤＳにおいて、化合物半導体部９（活性部９Ｋを含む）が、ベース半導体部８の側面（例えば、トレンチＴＲによって露出する側面およびギャップＧＰに面する側面）の少なくとも一部と接していてもよい。
　アノードである第１電極Ｅ１は、平面視で低欠陥部ＳＤと重なり、かつ化合物半導体部９（ｐ型部９Ｐ）と接するように形成してもよい。ベース半導体部８の窒化物半導体がｎ型である場合、カソードである第２電極Ｅ２は、ベース半導体部８と接するように形成することができる。第２電極Ｅ２を、化合物半導体部９のｎ型部９Ｎと接するように形成してもよい。
　図１０は、実施例１の半導体デバイスの構成を示す断面図である。支持基板ＳＫに転写された素子部ＤＳを支持基板ＳＫから剥離することで、発光体２１（例えば、ＬＥＤチップ）を得ることができる。また、支持基板ＳＫを分割することで、発光体２１およびその支持体ＳＴを含む発光素子２２を得ることができる。発光体２１および発光素子２２それぞれを半導体デバイス２０と称することができる。
　実施例１では、素子部ＤＳは、テンプレート基板７と開口部Ｋを通して結合している。そこで、剥離歩留まりを高めるため、開口部Ｋの幅を小さくして結合力を弱くしてもよい。具体的には、開口部Ｋの幅を、８μｍ以下としてもよいし、４μｍ以下とすることもできる。
　（テンプレート基板）
　主基板１には、ＧａＮ系半導体と異なる格子定数を有する異種基板を用いることができる。異種基板としては、単結晶のシリコン（Ｓｉ）基板、サファイア（Ａｌ２Ｏ３）基板、シリコンカーバイド（ＳｉＣ）基板等を挙げることができる。主基板１の面方位は、例えば、シリコン基板の（１１１）面、サファイア基板の（０００１）面、ＳｉＣ基板の６Ｈ－ＳｉＣ（０００１）面である。これらは例示であって、第１半導体部Ｓ１をＥＬＯ法で成長させることができる主基板および面方位であればよい。主基板１に、ＳｉＣ（バルク結晶）基板、ＧａＮ（バルク結晶）基板、あるいはＡｌＮ（バルク結晶）基板を用いることもできる。
　図１１は、テンプレート基板の構成例を示す断面図である。テンプレート基板７は、主基板１（例えば、シリコン基板）上に、シード部３（例えば、ＡｌＮ）およびマスクパターン６がこの順に形成された構成でもよいし、主基板１（例えば、シリコン基板）上に、複層のシード部３（例えば、ＡｌＮおよびＳｉＣの少なくとも一方を含む下層部と、ＧａＮ系半導体を含む上層部）およびマスクパターン６がこの順に形成された構成でもよい。シード部３が、平面視で開口部Ｋと重なるように局所的に（例えば、ストライプ状に）形成されていてもよい。シード部３が６００°以下の低温で形成された窒化物半導体を含んでいてもよい。こうすれば、シード部３の応力に起因する半導体基板（テンプレート基板７および素子部ＤＳ）の反りを低減することができる。シード部３をスパッタ装置（ＰＳＤ：pulse sputter deposition，ＰＬＤ: pulase laser depoditionなど）を用いて成膜することもできる。スパッタ装置を用いると、低温成膜および大面積成膜が可能、コストダウン等のメリットがある。図１１に示すように、テンプレート基板７は、主基板１（例えば、ＳｉＣバルク結晶基板、ＧａＮバルク結晶基板）上にマスクパターン６が形成された構成でもよい。
　マスクパターン６の開口部Ｋは、シード部３を露出させ、第１半導体部Ｓ１の成長を開始させる成長開始用ホールの機能を有し、マスクパターン６のマスク部５は、第１半導体部Ｓ１を横方向成長させる選択成長用マスクの機能を有する。シード部３のうち開口部Ｋにおいて露出する領域をシード領域、マスク部５を成長抑制領域あるいは選択成長領域と言い換えることもできる。
　マスク部５には、例えば、シリコン酸化膜（ＳｉＯｘ）、窒化チタン膜（ＴｉＮ等）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、および高融点（例えば１０００度以上）をもつ金属膜のいずれか１つを含む単層膜、またはこれらの少なくとも２つを含む積層膜を用いることができる。
　例えば、シード部３上に、スパッタ法を用いて厚さ１００ｎｍ程度～４μｍ程度（好ましくは１５０ｎｍ程度～２μｍ程度）のシリコン酸化膜を全面形成し、シリコン酸化膜の全面にレジストを塗布する。その後、フォトリソグラフィー法を用いてレジストをパターニングし、ストライプ状の複数の開口部を持ったレジストを形成する。その後、フッ酸（ＨＦ）、バッファードフッ酸（ＢＨＦ）等のウェットエッチャントによってシリコン酸化膜の一部を除去して複数の開口部Ｋとし、レジストを有機洗浄で除去することでマスクパターン６が形成される。別例として、シリコン窒化膜をスパッタ装置、もしくはＰＥＣＶＤ装置を用いて成膜してもよい。シリコン窒化膜は、シリコン酸化膜より薄くてもベース半導体部８の１０００度程度の成膜温度に耐えることができる。シリコン窒化膜の膜厚は、５ｎｍ～４μｍ程度とすることができる。
　長手形状（スリット状）の開口部Ｋは、Ｘ方向に周期的に配列することができる。開口部Ｋの幅を、０．１μｍ～２０μｍ程度としてもよい。開口部Ｋの幅が小さいほど、開口部Ｋから第１半導体部Ｓ１に伝搬する貫通転位の数は減少する。また、低欠陥部ＳＤを大きくすることができる。
　シリコン酸化膜は、第１半導体部Ｓ１の成膜中に微量ながら分解、蒸発し、第１半導体部Ｓ１に取り込まれてしまうことがあるが、シリコン窒化膜、シリコン酸窒化膜は、高温で分解、蒸発し難いというメリットがある。そこで、マスク部５を、シリコン窒化膜あるいはシリコン酸窒化膜の単層膜としてもよいし、シード部３上に、シリコン酸化膜およびシリコン窒化膜をこの順に形成した積層膜としてもよいし、シード部３上に、シリコン窒化膜およびシリコン酸化膜をこの順に形成した積層体膜としてもよいし、下地部上にシリコン窒化膜、シリコン酸化膜およびシリコン窒化膜をこの順に形成した積層膜としてもよい。また、ＳｉＯＮの酸素および窒素の組成を制御し、所望の酸窒化膜を形成してもよい。
　マスク部５のピンホール等の異常個所は、成膜後に有機洗浄などを行い、再度成膜装置に導入して同種膜を形成することで、異常個所を消滅させることができる。一般的なシリコン酸化膜（単層）を用い、このような再成膜方法を用いて良質なマスク部５を形成することもできる。
　テンプレート基板７の一例として、主基板１に、（１１１）面を有するシリコン基板を用い、シード部３の下層部に、ＡｌＮ層（３０ｎｍ～３００ｎｍ程度、例えば１５０ｎｍ）を用い、シード部３の上層部に、ＧａＮ系グレーデット層を用い、マスク部５には、酸化シリコン膜（ＳｉＯ２）と窒化シリコン膜（ＳｉＮ）とをこの順に形成した積層マスクを用いることができる。ＧａＮ系グレーデット層は、第１層であるＡｌ０．６Ｇａ０．４Ｎ層（例えば、３００ｎｍ）と、第２層であるＧａＮ層（例えば、１～２μｍ）とを含んでいてもよい。マスク部５については、酸化シリコン膜および窒化シリコン膜それぞれの成膜にＣＶＤ法（プラズマ化学気相成長法）を用い、酸化シリコン膜の厚みを例えば０．３μｍ、窒化シリコン膜の厚みを例えば７０ｎｍとすることができる。
　（第１半導体部）
　実施例１では、第１半導体部Ｓ１（ベース半導体部８）をＧａＮ層とし、ＭＯＣＶＤ装置を用いて前述のテンプレート基板７上に窒化ガリウム（ＧａＮ）のＥＬＯ成膜を行った。ＥＬＯ成膜条件の一例として、基板温度：１１２０℃、成長圧力：５０ｋＰａ、ＴＭＧ（トリメチルガリウム）：２２ｓｃｃｍ、ＮＨ３：１５ｓｌｍ、Ｖ／ＩＩＩ＝６０００（ＩＩＩ族原料の供給量に対する、Ｖ族原料の供給量の比）を採用することができる。
　この場合、開口部Ｋに露出したシード部３上に第１半導体部Ｓ１が選択成長（縦方向成長）し、引き続いてマスク部５上に横方向成長する。そして、マスク部５上においてその両側から横方向成長するＧａＮ結晶膜同士が会合する前にこれらの横成長を停止させた。
　マスク部５の幅（Ｘ方向のサイズ）は５０μｍ、開口部Ｋの幅（Ｘ方向のサイズ）は５μｍ、第１半導体部Ｓ１の横幅（Ｘ方向のサイズ）は５３μｍ、低欠陥部ＳＤの幅（Ｘ方向のサイズ）は２４μｍ、第１半導体部Ｓ１の層厚（Ｚ方向のサイズ）は５μｍであった。第１半導体部Ｓ１のアスペクト比は、５３μｍ／５μｍ＝１０．６となり、非常に高いアスペクト比が実現された。マスク部５の幅は、化合物半導体部９等の仕様に応じて設定することができる（例えば、１０μｍ～２００μｍ程度）。
　実施例１における第１半導体部Ｓ１の形成では、開口部Ｋから露出したシード部３上に、Ｚ方向（ｃ軸方向）に成長する縦成長層を形成し、その後、Ｘ方向（ａ軸方向）に成長する横成長層を形成する。この際、縦成長層の厚みを、１０μｍ以下、５μｍ以下、あるいは３μｍ以下とすることで、横成長層の厚みを低く抑え、横方向成膜レートを高めることができる。
　図１２は、第１半導体部（ＥＬＯ半導体層）の横方向成長の一例を示す断面図である。図１２に示すように、開口部Ｋから露出するシード部３（上層部のＧａＮ層）上に、イニシャル成長層ＳＬを形成し、その後、イニシャル成長層ＳＬから第１半導体部Ｓ１を横方向成長させることが望ましい。イニシャル成長層ＳＬは、第１半導体部Ｓ１の横方向成長の起点となる。イニシャル成長層ＳＬは、２０ｎｍ～５０００ｎｍの厚み、例えば５０ｎｍ～４００ｎｍ、あるいは７０ｎｍ～３５０ｎｍの厚さに形成することができる。ＥＬＯ成膜条件を適宜制御することによって、第１半導体部Ｓ１をＺ方向（ｃ軸方向）に成長させたり、Ｘ方向（ａ軸方向）に成長させたりする制御が可能である。
　ここでは、イニシャル成長層ＳＬのエッジが、マスク部５の上面に乗りあがる直前（マスク部５の側面上端に接している段階）、またはマスク部５の上面に乗り上がった直後のタイミングでイニシャル成長層ＳＬの成膜を止めてもよい（すなわち、このタイミングで、ＥＬＯ成膜条件を、ｃ軸方向成膜条件からａ軸方向成膜条件に切り替えてもよい）。こうすれば、イニシャル成長層ＳＬがマスク部５からわずかに突出している状態から横方向成長させることで、第１半導体部Ｓ１のｃ軸方向（厚み方向）への成長を抑え、第１半導体部Ｓ１を高速にかつ高結晶性をもって横方向成長させることができ、消費原料も低減する。これにより、低欠陥な第１半導体部Ｓ１（ＧａＮ等の窒化物半導体の結晶体）を薄くかつ広く、低コストで形成することができる。第１半導体部Ｓ１のアスペクト比（厚みに対するＸ方向のサイズの比）は、３．５以上、５．０以上、６．０以上、８．０以上、１０以上、１５以上、２０以上、３０以上、あるいは５０以上とすることができる。
　（化合物半導体部および電極）
　化合物半導体部９は、例えばＭＯＣＶＤ法で形成することができる。図７の化合物半導体部９では、例えば、ｎ型部９Ｎをｎ－ＧａＮ層とし、発光部ＬＳを含む活性部９Ｋを、ＩｎＧａＮ層およびＧａＮ層を含むＭＱＷ（Multi-Quantum Well）とし、ｐ型部９Ｐを、ｐ－ＡｌＧａＮ層およびｐ－ＧａＮ層の積層構造とすることで、素子部ＤＳをＬＥＤ（発光ダイオード）とすることができる。上述のように、ｎ型部９Ｎを、第１半導体部Ｓ１上のリグロース層から形成してもよい。
　第１電極Ｅ１（アノード）および第２電極Ｅ２（カソード）については、Ａｌ、Ａｇ、Ｃｒ、Ｐｄ、Ｐｔ、Ａｕ、Ｎｉ、Ｔｉ、Ｖ、Ｗ、Ｃｕ、Ｚｎ、ＳｎおよびＩｎの少なくとも１つ含む、単層構造または複層構造であってもよく、合金層を含んでいてもよい。第１および第２電極Ｅ１・Ｅ２の少なくとも一方を、透光性導電膜（ＩＴＯ（Indium Tin Oxide）等）と、光反射性金属膜（Ａｇ、Ａｌ、Ｔｉ等）との積層構造とすることもできる。
　（変形例）
　図１３は、実施例１に係る半導体デバイスの製造方法の別例を示す平面図である。図１３に示すように、窒化物半導体を含む第１半導体部Ｓ１を、ＥＬＯ法を用いて面状に形成してもよい。この場合、ＥＬＯ法での成膜時に、マスク部５上を逆向きに横方向（Ｘ方向）成長する半導体結晶同士をマスク部５上で会合させればよい。会合は、隣り合う開口部Ｋのほぼ中央（マスク部５の中央部）で起こり、会合部の直下に、ボイド（空隙）が形成されることがある。このボイドは、会合により生じた第１半導体部Ｓ１の内部に形成され、会合後の歪を開放する役割を果たす。また、第１半導体部Ｓ１対して、Ｘ方向に伸びる複数のトレンチＴＲおよびＹ方向に伸びる複数のトレンチＴＲを形成することで、複数の島状のベース半導体部８が形成される。
　図１４は、実施例１に係る半導体デバイスの製造方法の別例を示すフローチャートである。図１５は、図１４に係る半導体デバイスの製造方法を示す平面図である。図１６は、図１４に係る半導体デバイスの製造方法を示す断面図である。図１４～図１６に示すように、第１半導体部Ｓ１に形成される複数のトレンチＴＲの少なくとも１つによって、第１半導体部Ｓ１とシード部３（開口部Ｋから露出する部分）との結合部が除去されてもよい。この場合、島状とされた複数のベース半導体部８がテンプレート基板７上で離散しないように、複数のトレンチＴＲを形成した後にアンカー膜ＡＦを形成し、その後に化合物半導体部９を形成することができる。
　アンカー膜ＡＦは、ベース半導体部８の側面およびマスク部５に接し、ベース半導体部８をテンプレート基板７に繋ぎ止める。アンカー膜ＡＦとしては、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸窒化シリコン膜、酸化アルミニウム-シリコン膜、酸窒化アルミニウム膜、酸化ジルコニウム膜、酸化チタニウム膜、酸化タンタル膜などの誘電体膜等を用いることができる。アンカー膜ＡＦに、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム-シリコン膜、酸窒化シリコン膜、もしくは窒化チタン膜等を用いることで、化合物半導体部９の窒化物半導体はアンカー膜ＡＦ上に成長しないため、化合物半導体部９を島状に形成することができる。素子部ＤＳの転写時においては、アンカー膜ＡＦの少なくとも一部がテンプレート基板７に残留してもよいし、素子部ＤＳに付随してもよい。
　例えば、レジストマスクを用いて、トレンチＴＲをドライエッチングで形成し、アンカー膜ＡＦを全面にスパッタやＥＢ（Electron Beem Deposition）法で成膜し、その後にレジストマスクを除去することでアンカー膜ＡＦの不要部分をリフトオフすることができる。アンカー膜ＡＦをチップの固定に使用することで、チップ側面（ドライエッチングで形成されたトレンチ側面には、エッチングダメージが入ることが知られている）の保護、ダメージリカバリーの機能も果たす。アンカー膜ＡＦは、導電性がないため、最終的にチップ上に残ったとしても電気的リーク等を引き起こすおそれはない。
　図１７は、実施例１に係る半導体デバイスの製造方法の別例を示すフローチャートである。図１４では、化合物半導体部９の形成前にアンカー膜ＡＦを形成しているがこれに限定されない。図１７のように、化合物半導体部９の形成後にアンカー膜ＡＦを形成することもできる。
　図１８は、実施例１に係る半導体デバイスの製造方法の別例を示すフローチャートである。図１４および図１６では、ベース半導体部８の上面に第２電極を形成しているが、
これに限定されない。図１８のように、化合物半導体部９の形成後に第１電極Ｅ１を形成し、素子部ＤＳを支持基板ＳＫに転写した後に、ベース半導体部８の下面（裏面）に第２電極Ｅ２（カソード）を形成することもできる。
　図１９は、実施例１に係る半導体デバイスの製造方法の別例を示すフローチャートである。図２０は、図１９に係る半導体デバイスの製造方法を示す平面図である。図１９～図２０に示すように、ベース半導体部８の形成後に、マスク部５を除去してもよい。例えば、複数のトレンチＴＲにエッチャントを注入することでマスク部５をエッチングにより除去することができる。こうすれば、素子部ＤＳの支持基板ＳＫへの転写が容易になる。剥離（転写）歩留まりを高めるため、開口部Ｋの幅を小さくしてベース半導体部８とテンプレート基板７の結合力を弱くしてもよい。具体的には、開口部Ｋの幅を、８μｍ以下としてもよいし、４μｍ以下とすることもできる。
　図２１は、実施例１に係る半導体デバイスの製造方法の別例を示すフローチャートである。図２２は、図２１に係る半導体デバイスの製造方法を示す平面図である。図２１～図２２に示すように、化合物半導体部９の形成後に、窒化物半導体結晶である、ベース半導体部８および化合物半導体部９を、例えばＹ方向に平行な法線をもつｍ面（（１－１００）面）ＨＦで劈開してもよい。素子部ＤＳを半導体レーザとする場合は、化合物半導体部９に、Ｙ方向（ｍ軸方向）に向かい合う２つの劈開面を形成し、これら劈開面を共振器端面とすることができる。図２１では、支持基板ＳＫへの転写前にｍ面ＨＦで劈開し、劈開後に転写しているが、これに限定されない。転写後に支持基板ＳＫ上で劈開することもできる。
この場合、化合物半導体部９のｎ型部９Ｎおよびｐ型部９Ｐそれぞれが、活性部９Ｋよりも屈折率の大きい、光ガイド層およびクラッド層を含んでいてもよく、ｐ型部９Ｐがリッジ（電流狭窄部）を有していてもよい。具体的には、ｎ型部９Ｎとして、第１コンタクト層（例えばｎ型ＧａＮ層）、第１クラッド層（例えばｎ型ＡｌＧａＮ層）、および第１光ガイド層（例えばｎ型ＧａＮ層）を設けてもよい。活性層９Ｋには、ＩｎＧａＮ層を含むＭＱＷ（Multi-Quantum Well）構造を用いることができる。ｐ型部９Ｐとして、電子ブロッキング層（例えばｐ型ＡｌＧａＮ層）、第２光ガイド層（例えばｐ型ＧａＮ層）、第２クラッド層（例えばｐ型ＡｌＧａＮ層）、および第２コンタクト層（例えばｐ型ＧａＮ層）を設けてもよい。上述のように、ｎ型部９Ｎを、第１半導体部Ｓ１上のリグロース層から形成してもよい。
　（半導体デバイス）
　図２３～図２７は、実施例１で得られる半導体デバイスの構成を示す斜視図である。図３の製造方法により、例えば図２３あるいは図２４に示す発光体（ＬＥＤチップ）２１を得ることができる。図２３では、第２電極Ｅ２がベース半導体部８に接しており、図２４では、第２電極Ｅ２が化合物半導体部９のｎ型部９Ｎに接している。図１４の製造方法により、例えば図２５に示す発光体２１を得ることができる。図１８の製造方法により、例えば図２６に示す発光体２１を得ることができる。図２１の製造方法により、例えば図２７に示す発光体２１（半導体レーザチップ）を得ることができる。リッジＲＪは電流狭窄部であり、化合物半導体部９の活性部９Ｋの劈開面（ｍ面）からレーザ光が出射する。リッジＲＪはｐ型部９Ｐをドライエッチングして形成することができ、このエッチングが活性部９Ｋに悪影響を及ぼすおそれは小さい。図２７の活性部９Ｋの劈開面（ｍ面）上に光反射膜を形成してもよい。光反射膜は、例えば複数の誘電体膜で形成することができる。誘電体膜の材料としては、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＳｉＯＮ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＺｒＯ２等を挙げることができる。また、これらを複数種含む積層膜を光反射膜として用いることもできる。
　図２８は、実施例１で得られる半導体デバイスを含む電子機器の構成を示す模式図である。図２８の電子機器７０は、実施例１で得られる半導体デバイス２０（例えば、発光体２１、発光素子２２）と、半導体デバイス２０を駆動する駆動回路５０と、駆動回路５０を制御する制御回路６０とを含む。制御回路６０は、例えばプロセッサおよびメモリを含む。電子機器７０としては、表示装置、照明装置、受光装置、通信装置、測定装置、情報処理装置、医療機器、電気自動車（ＥＶ）等を挙げることができる。
　〔実施例２〕
　図２９は、実施例２に係る半導体デバイスの製造方法を示すフローチャートである。図３０は、実施例２に係る半導体デバイスの製造方法を示す平面図である。図３１は、実施例２に係る半導体デバイスの製造方法を示す断面図である。
　実施例２では、図２９～図３１に示すように、主基板１と、開口部Ｋおよびマスク部５を含むマスクパターン６とを含むテンプレート基板７を準備する工程と、開口部Ｋからマスク部５上にわたって、窒化物半導体（例えば、ＧａＮ系半導体）を含む第１半導体部Ｓ１を形成する工程と、第１半導体部Ｓ１を窒化物半導体のｍ面８Ｆで劈開することで、第１半導体部Ｓ１を、複数のベース半導体部８に分割する工程と、複数のベース半導体部８の少なくとも１つの上方に、窒化物半導体（例えば、ＧａＮ系半導体）を含む化合物半導体部９を形成する工程と、第１電極Ｅ１および第２電極Ｅ２を形成する工程と、ベース半導体部８および化合物半導体部９を含む素子部（デバイス積層体）ＤＳを、テンプレート基板７から支持基板ＳＫに転写する工程とを行う。化合物半導体部９は、活性部（活性層）９Ｋを含んでいてもよい。
　劈開で素子分割を行うことで、例えば、ドライエッチングで素子分割を行う場合に比べ、消失する第１半導体部Ｓ１の体積が小さくなり、ウエハーを有効に（素子として）利用することができる。
　例えば主基板１に異種基板（Ｓｉ基板等）を用いた場合、主基板１と第１半導体部Ｓ１の熱膨張係数差からくる応力による基板（テンプレート基板７および第１半導体部Ｓ１）の反りが発生することがある。化合物半導体部９を成膜する際に、この反りが発生していると、成長面の温度が不均一となり、化合物半導体部９の組成（例えば、活性部９Ｋのインジウム濃度）が面内でばらつき、発光特性が悪化するおそれがある。化合物半導体部９の形成前に第１半導体部Ｓ１を劈開することで、第１半導体部Ｓ１の応力が緩和し、基板の反りが低減するため、発光特性（例えば、発光波長の面内均一性）を向上させることができる。第１半導体部Ｓ１をスクライブすることで、第１半導体部Ｓ１の劈開を自然進行させてもよい。内部応力の開放に伴って窒化物半導体結晶のｍ面劈開が自然進行する形態でもよい。化合物半導体部９として、ｎ型部９Ｎ、活性部９Ｋ、およびｐ型部９Ｐをこの順に形成してもよい。
　第１半導体部Ｓ１の劈開によって周囲から分離された島状のベース半導体部８が形成さされるため、ベース半導体部８上に島状の化合物半導体部９を形成することができる。化合物半導体部９が島状（周囲から切り離された状態）とならない場合は、化合物半導体部９の元になる窒化物半導体結晶を、あらためて劈開あるいはパターニングすることによって、島状の化合物半導体部９を得ることが可能である。
　第１半導体部Ｓ１上にリグロース層（例えば、ｎ型ＧａＮ系半導体）を形成し、第１半導体部Ｓ１およびリグロース層を劈開することで、複数のベース半導体部８と、リグロース層を分割して得られる複数のｎ型部とを形成してもよい。この場合、ベース半導体部８上のｎ型部の上に、化合物半導体部９として、活性部９Ｋおよびｐ型部９Ｐを形成することができる。
　図３２は、実施例２の半導体デバイスの製造装置を示すブロック図である。半導体デバイスの製造装置４０は、テンプレート基板７を準備する装置４０Ａ、第１半導体部Ｓ１を形成する装置４０Ｂ、第１半導体部Ｓ１を劈開する装置４０Ｈ、化合物半導体部９を形成する装置４０Ｄ、第１電極Ｅ１および第２電極Ｅ２を形成する装置４０Ｅ、素子部ＤＳを支持基板ＳＫに転写する装置４０Ｆ、および装置４０Ｇを有していてもよい。装置４０Ｇは、装置４０Ａ・４０Ｂ・４０Ｈおよび装置４０Ｄ～４０Ｆを制御する。
　劈開によりウエハー上で分割された素子部ＤＳを支持基板ＳＫに転写する際に、例えば、２個、３個おきなど、複数の素子部を跨ぐように選択的に剥離してもよい。これは、ウエハー上でベース半導体部８が小片に分割されているために可能となる。また、劈開で素子分離を行った場合、隣り合う素子部の間隔は狭いが、各素子部は、開口部を通してテンプレート基板７に接合しているため、所望の素子部のみを選択的に剥離することが可能となる。
　また、支持基板ＳＫに、複数個おきの素子部の選択転写を行うことで、支持基板ＳＫに転写後、支持基板ＳＫを１チップ搭載の複数の個片（例えば、発光素子、受光素子）に分割する際に、個片サイズを大きくすることができ、その個片をハンドルして所望のパッケージにマウントすることが容易になる。
　〔実施例３〕
　図３３Ａおよび図３３Ｂは、実施例３に係る半導体デバイスの製造方法を示すフローチャートである。図３４は、実施例３に係る半導体デバイスの製造方法を示す平面図である。図３５は、実施例３に係る半導体デバイスの製造方法を示す断面図である。
　実施例３では、図３３Ａに示すように、テンプレート基板７上に窒化物半導体を含む第１半導体部Ｓ１が形成された半導体基板１１を準備する工程と、第１半導体部Ｓ１上に第２半導体部Ｓ２を形成する工程と、第１および第２半導体部Ｓ１・Ｓ２を劈開することで、第１および第２半導体部Ｓ１・Ｓ２を複数の素子部ＤＳに分離する工程と、を行ってもよい。
　図３３Ｂに示すように、主基板１と、開口部Ｋおよびマスク部５を含むマスクパターン６とを含むテンプレート基板７を準備する工程と、開口部Ｋからマスク部５上にわたって、窒化物半導体（例えば、ＧａＮ系半導体）を含む第１半導体部Ｓ１を形成する工程と、第１半導体部Ｓ１上に、窒化物半導体を含む第２半導体部（第２半導体層）Ｓ２を形成する工程と、第１電極Ｅ１および第２電極Ｅ２を形成する工程と、第１および第２半導体部Ｓ１・Ｓ２を、窒化物半導体のｍ面ＨＦで劈開することで、第１および第２半導体部Ｓ・Ｓ２を複数の素子部ＤＳに分離する工程と、ベース半導体部８および化合物半導体部９を含む素子部（デバイス積層体）ＤＳを、テンプレート基板７から支持基板ＳＫに転写する工程とを行う。化合物半導体部９は活性部９Ｋを含んでいてもよい。
　素子部ＤＳは、ＬＥＤであってもよいし、半導体レーザであってもよい。素子部ＤＳを半導体レーザとする場合は、化合物半導体部９に、Ｙ方向（ｍ軸方向）に向かい合う２つの劈開面ＨＦを形成し、これら劈開面ＨＦを共振器端面とすることができる。
　第１半導体部Ｓ１上に、リグロース層（例えば、ｎ型ＧａＮ系半導体）を介して第２半導体部Ｓ２を形成し、第１半導体部Ｓ１およびリグロース層並びに第２半導体部Ｓ２を劈開することで、複数の素子部ＤＳを形成することもできる。
　図３６は、実施例３の半導体デバイスの製造装置を示すブロック図である。半導体デバイスの製造装置４０は、テンプレート基板７を準備する装置４０Ａ、第１半導体部Ｓ１を形成する装置４０Ｂ、第２半導体部Ｓ２を形成する装置４０Ｓ、第１電極Ｅ１および第２電極Ｅ２を形成する装置４０Ｅ、第１および第２半導体部Ｓ１・Ｓ２を劈開する装置４０Ｊ、素子部ＤＳを支持基板ＳＫに転写する装置４０Ｆ、および装置４０Ｇを有していてもよい。装置４０Ｇは、装置４０Ａ・４０Ｂ・４０Ｓ・４０Ｅ・４０Ｊ・４０Ｆを制御する。
　劈開によりウエハー上で分割された素子部ＤＳを支持基板ＳＫに転写する際に、例えば、２個、３個おきなど、複数の素子部を跨ぐように選択的に剥離してもよい。これは、ウエハー上でベース半導体部８が小片に分割されているために可能となる。また、劈開で素子分離を行った場合、隣り合う素子部の間隔は狭いが、各素子部は、開口部を通してテンプレート基板７に接合しているため、所望の素子部のみを選択的に剥離することが可能となる。
　また、支持基板ＳＫに、複数個おきの素子部の選択転写を行うことで、支持基板ＳＫに転写後、支持基板ＳＫを１チップ搭載の複数の個片に分割する際に、個片サイズを大きくすることができ、その個片をハンドルして所望のパッケージにマウントすることが容易になる。
　〔実施例４〕
　実施例１～３では、第１半導体部Ｓ１をＧａＮ層とすることができるがこれに限定されない。実施例１～３の第１半導体部Ｓ１を、ＧａＮ系半導体層であるＩｎＧａＮ層とすることもできる。ＩｎＧａＮ層の横方向成膜は、例えば１０００℃を下回るような低温で行う。高温ではインジウムの蒸気圧が高くなり、膜中に有効に取り込まれないためである。成膜温度が低温になることで、マスク部５とＩｎＧａＮ層の相互反応が低減される効果がある。また、ＩｎＧａＮ層は、ＧａＮ層よりもマスク部５との反応性が低いという効果もある。ＩｎＧａＮ層にインジウムがＩｎ組成レベル１％以上で取り込まれるようになると、マスク部５との反応性がさらに低下するため、望ましい。ガリウム原料ガスとしては、トリエチルガリウム（ＴＥＧ）を用いることが好ましい。
　上述の技術形態は、例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が可能になることが、当業者には明らかである。
　１　主基板
　３　シード部
　５　マスク部
　６　マスクパターン
　７　テンプレート基板
　８　ベース半導体部
　９　化合物半導体部
　９Ｋ　活性部
　１１　半導体基板
　２０　半導体デバイス
　２１　発光体
　２２　発光素子
　４０　半導体デバイスの製造装置
　Ｋ　開口部
　Ｓ１　第１半導体部
　Ｓ２　第２半導体部
　ＴＲ　トレンチ
　ＤＳ　素子部
　ＲＪ　リッジ部
　ＳＤ　低転位部
　ＨＤ　転位継承部
　Ｅ１　第１電極
　Ｅ２　第２電極
　ＳＴ　支持体
　ＳＫ　支持基板

 

Claims (38)

  1. 　主基板の上方に第１半導体部が形成された半導体基板を準備する工程と、
    　前記第１半導体部を、複数のベース半導体部に分割する工程と、
    　前記複数のベース半導体部の少なくとも１つの上方に、化合物半導体部を形成する工程と、を含む、半導体デバイスの製造方法。
  2. 　前記第１半導体部に１または複数のトレンチを形成することで、前記第１半導体部を、複数のベース半導体部に分割する、請求項１に記載の半導体デバイスの製造方法。
  3. 　前記第１半導体部はＧａＮ系半導体を含み、
    　前記第１半導体部のｍ面で劈開することで、前記第１半導体部を、複数のベース半導体部に分離する、請求項１に記載の半導体デバイスの製造方法。
  4. 　前記複数のトレンチをエッチングによって形成する、請求項２に記載の半導体デバイスの製造方法。
  5. 　前記化合物半導体部は活性部を含む、請求項１～４のいずれか１項に記載の半導体デバイスの製造方法。
  6. 　前記化合物半導体部は、前記活性部の上方にｐ型部を含む、請求項５に記載の半導体デバイスの製造方法。
  7. 　前記主基板と、前記主基板の上方に配され、マスク部および開口部を含むマスクパターンとを有するテンプレート基板を準備し、前記第１半導体部を、前記開口部から前記マスク部上にわたって形成する、請求項１～６のいずれか１項に記載の半導体デバイスの製造方法。
  8. 　前記テンプレート基板は、前記開口部から露出するシード部を含み、前記第１半導体部は、前記シード部と結合する、請求項７に記載の半導体デバイスの製造方法。
  9. 　前記第１半導体部に複数のトレンチを形成することで、前記第１半導体部を複数のベース半導体部に分割し、
    　前記開口部は長手形状であり、
    　前記複数のトレンチの少なくとも１つは、前記開口部の幅方向に伸びる、請求項７または８に記載の半導体デバイスの製造方法。
  10. 　前記第１半導体部に複数のトレンチを形成することで、前記第１半導体部を複数のベース半導体部に分割し、
    　前記開口部は長手形状であり、
    　前記複数のトレンチの少なくとも１つは、前記開口部の長手方向に伸びる、請求項７～９のいずれか１項に記載の半導体デバイスの製造方法。
  11. 　前記第１半導体部に複数のトレンチを形成することで、前記第１半導体部を複数のベース半導体部に分割し、
    　前記複数のトレンチの少なくとも１つによって、前記第１半導体部と前記シード部との少なくとも１部の結合部が除去される、請求項８に記載の半導体デバイスの製造方法。
  12. 　前記化合物半導体部を形成した後に、前記複数のベース半導体部と前記マスクパターンとを離隔する工程を行う、請求項７～１１のいずれか１項に記載の半導体デバイスの製造方法。
  13. 　前記複数のベース半導体部の少なくとも１つは、前記マスク部の上方に位置する低欠陥部を含み、前記低欠陥部の貫通転位密度が５×１０６／ｃｍ２以下である、請求項７に記載の半導体デバイスの製造方法。
  14. 　前記複数のベース半導体部の少なくとも１つは、前記マスク部の上方に位置する低欠陥部を含み、前記低欠陥部の基底面転位密度が５×１０８／ｃｍ２以下である、請求項７に記載の半導体デバイスの製造方法。
  15. 　前記化合物半導体部は活性部を含み、
    　前記活性部は、前記低欠陥部の上方に位置する発光部を含む、請求項１３または１４に記載の半導体デバイスの製造方法。
  16. 　前記化合物半導体部の厚みは、前記複数のベース半導体部の少なくとも１つの厚みの１／２以下である、請求項１～１５のいずれか１項に記載の半導体デバイスの製造方法。
  17. 　前記第１半導体部は窒化物半導体を含む、請求項１～１６のいずれか１項に記載の半導体デバイスの製造方法。
  18. 　前記第１半導体部に複数のトレンチを形成することで、前記第１半導体部を複数のベース半導体部に分割し、
    　前記複数のトレンチの少なくとも１つが、前記窒化物半導体の＜１－１００＞方向または＜１１－２０＞方向に伸びる、請求項１７に記載の半導体デバイスの製造方法。
  19. 　前記化合物半導体部はＧａＮ系半導体を含み、
    　前記化合物半導体部を、前記ＧａＮ系半導体のｍ面で劈開する工程を行う、請求項１～１８のいずれか１項に記載の半導体デバイスの製造方法。
  20. 　前記第１半導体部を線状に形成する、請求項１～１９のいずれか１項に記載の半導体デバイスの製造方法。
  21. 　前記第１半導体部を面状に形成する、請求項１～１９のいずれか１項に記載の半導体デバイスの製造方法。
  22. 　前記第１半導体部に、ドライエッチングによって複数のトレンチを形成することで、前記第１半導体部を複数のベース半導体部に分割し、
    　前記ドライエッチングは前記マスク部でストップする、請求項７に記載の半導体デバイスの製造方法。
  23. 　前記化合物半導体部が、各ベース半導体部に対応して島状に形成される、請求項１～２２のいずれか１項に記載の半導体デバイスの製造方法。
  24. 　前記複数のベース半導体部の少なくとも１つおよび前記化合物半導体部が素子部を構成する、請求項１～２３のいずれか１項に記載の半導体デバイスの製造方法。
  25. 　前記素子部を支持基板に保持させる工程を含む、請求項２４に記載の半導体デバイスの製造方法。
  26. 　平面視で前記低欠陥部と重なり、かつ前記化合物半導体部と接するように第１電極を形成する工程を含む、請求項１３～１５のいずれか１項に記載の半導体デバイスの製造方法。
  27. 　前記複数のベース半導体部の１つと接するように第２電極を形成する、請求項２６に記載の半導体デバイスの製造方法。
  28. 　前記第１電極がアノードであり、前記第２電極がカソードである、請求項２７に記載の半導体デバイスの製造方法。
  29. 　前記開口部は長手形状であり、
    　前記発光部は、前記開口部の幅方向のサイズが２０μｍ以下である、請求項１５に記載の半導体デバイスの製造方法。
  30. 　前記開口部がスリット状であり、
    　前記シード部が、前記開口部と重なるように長手形状に形成されている、請求項８に記載の半導体デバイスの製造方法。
  31. 　前記化合物半導体部を形成する前に、前記複数のベース半導体部の少なくとも１つの下方に位置する前記マスク部を除去する、請求項１２に記載の半導体デバイスの製造方法。
  32. 　前記複数のベース半導体部の少なくとも１つと前記マスク部とに接するアンカー膜を形成する工程を含む、請求項７に記載の半導体デバイスの製造方法。
  33. 　前記アンカー膜が前記化合物半導体部に接する、請求項３２に記載の半導体デバイスの製造方法。
  34. 　前記第１半導体部をスクライブすることで前記第１半導体部の劈開を自然進行させる、請求項３に記載の半導体デバイスの製造方法。
  35. 　前記化合物半導体部はＧａＮ半導体を含み、
    　前記化合物半導体部を、前記ＧａＮ系半導体のｍ面で劈開する工程を行う、請求項３に記載の半導体デバイスの製造方法。
  36. 　テンプレート基板上に窒化物半導体を含む第１半導体部が形成された半導体基板を準備する工程と、
    　前記第１半導体部上にＧａＮ系半導体を含む第２半導体部を形成する工程と、
    　前記第１および第２半導体部のｍ面で劈開することで、前記第１および第２半導体部を複数の素子部に分離する工程と、を含む、半導体デバイスの製造方法。
  37. 　各素子部は、ベース半導体部および化合物半導体部を含み、
    　前記化合物半導体部は活性部を含む、請求項３６に記載の半導体デバイスの製造方法。
  38. 　請求項１または３６に記載の各工程を行う、半導体デバイスの製造装置。

     
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