WO2023028883A1 - 显示基板及显示面板 - Google Patents

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张勇
杨智超
乜玲芳
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郝龙虎
王德生
王双海
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    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned

Definitions

  • An embodiment of the present disclosure provides a display substrate, which includes: a base substrate, a plurality of gate lines, a plurality of data lines, and a plurality of sub-pixels arranged on the base substrate; the plurality of sub-pixels are formed along the first A plurality of first pixel groups arranged side by side along a second direction and a plurality of second pixel groups arranged side by side along a second direction; each of the plurality of first pixel groups includes a plurality of the second pixel groups arranged side by side along the second direction Sub-pixels; each of the plurality of second pixels includes a plurality of sub-pixels arranged side by side along the first direction; each second pixel group is respectively provided with a gate line on both sides of the second direction; for Two adjacent sub-pixels in any one of the second pixel groups, the gate line connected to one of them is located on one side of the opposite two sides of the sub-pixel in the second direction, and the other The gate line connected to the other is located on the other side of the two opposite
  • the same data line, and each of the sub-pixels connected to the same data line is connected to a different gate line; wherein, a first pixel group is defined between any two adjacent first pixel groups. area, a second area is defined between any two adjacently arranged second pixel groups; at least part of the first area is also provided with a common electrode line, and the common electrode line and the data line are located different said first regions;
  • a thin film transistor and a pixel electrode are arranged in the sub-pixel; the gate of the thin film transistor is connected to the gate line, the source is connected to the data line, and the drain is connected to the pixel electrode;
  • the data line includes a plurality of data line segments, and a connection line segment connecting two adjacent data line segments;
  • the connection line segment includes a first sub-connection line segment and a second sub-connection line, and the first sub-connection line Connect to the data line segment through the second sub-connection segment;
  • the first sub-connection line segment is located in the second region;
  • the source of the thin film transistor is connected to the first sub-connection line segment;
  • An included angle between the extension direction and the first direction is 5°-10°; an included angle formed by the second sub-connection line segment and the data line segment is 100°-130°.
  • the display substrate includes a second metal layer disposed on the base substrate; the second metal layer includes the gate line and the gate of the thin film transistor.
  • the second transparent conductive layer includes a common electrode.
  • the display panel further includes an opposite substrate disposed opposite to the display substrate, and spacers located between the display substrate and the counter substrate; one spacer is placed on the base substrate The orthographic projection of is located within the orthographic projection of the one boss on the base substrate.
  • FIG. 3 is a layout of the array substrate shown in FIG. 2 .
  • FIG. 14 is a layout diagram of forming a first metal layer on the substrate on which the first transparent conductive layer is formed.
  • FIG. 15 is a layout of a second transparent conductive layer in an array substrate according to an embodiment of the present disclosure.
  • Fig. 2 is a top view of the array substrate in the display panel of Fig. 1;
  • Fig. 3 is the layout of the array substrate shown in Fig. 2; as shown in Figs. 2 and 3, the array substrate is a dual gate array substrate , which may include a base substrate 10, a plurality of sub-pixels P disposed on the base substrate 10; the sub-pixels P on the base substrate 10 form a plurality of first pixel groups P10 arranged side by side along the first direction X and along the A plurality of second pixel groups P20 arranged side by side in the second direction Y; each first pixel group P10 includes a plurality of sub-pixels P arranged side by side along the second direction Y; each second pixel group P20 includes a plurality of sub-pixels P arranged side by side along the first direction Y; A plurality of sub-pixels P arranged side by side in the direction X.
  • Fig. 4 is an equivalent circuit diagram of a sub-pixel in the array substrate of Fig. 2; as shown in Fig. 3, the equivalent circuit includes a thin film transistor TFT, a storage capacitor Cst, and a liquid crystal capacitor Clc; Data line DL, the second pole of the thin film transistor TFT is connected to the first pole plate of the storage capacitor Cst and the first pole plate of the liquid crystal capacitor Clc, the control pole of the thin film transistor TFT is connected to the gate line GL; the second pole plate of the storage capacitor Cst It is connected to the reference voltage terminal Vref; the second plate of the liquid crystal capacitor Clc is connected to the common voltage signal.
  • the gate line GL is written with a working level signal
  • the thin film transistor TFT is gated, and the corresponding grayscale display is realized through the voltage signal of the data line DL written on the data line DL.
  • the first pole is the source and the second pole is the drain, so the sources of all or part of the transistors in the embodiments of the present disclosure and drain are interchangeable as required.
  • the thin film transistor TFT in any two adjacent sub-pixels P in the same second pixel group P20 is located on the upper side of the pixel electrode group, and the other is located on the lower side. It can be seen from FIG. 5 that the thin film transistor TFT in each sub-pixel P is located on the side of the gate line GL close to the pixel electrode 12. Therefore, compared with the array substrate shown in FIG. The distance between the two thin film transistors TFT connected to the same data line DL in the pixel group P20 is increased, so the risk of source and drain short circuit of the two thin film transistors TFT can be effectively reduced.
  • each sub-pixel P includes not only the pixel electrode 12 but also the common electrode 14 .
  • the pixel electrode 12 is arranged closer to the base substrate 10 than the common electrode 14, the pixel electrode 12 is a plate electrode, and the common electrode 14 is a slit electrode; when the common electrode 14 is closer to the base substrate 10 than the pixel electrode 12
  • the common electrode 14 is a plate-shaped electrode, and the pixel electrode 12 is a slit electrode.
  • the pixel electrode 12 is a plate-shaped electrode and the common electrode 14 is a slit electrode.
  • this does not constitute a limitation to the protection scope of the embodiments of the present disclosure.
  • the thin film transistors TFT connected to the same data line DL and located in the sub-pixels P of two adjacent first pixel groups P10 are center-symmetric. That is to say, for any two thin film transistors TFT connected to the same data line and located in the sub-pixels P of two adjacent first pixel groups P10, the connection node between one of them and the data line DL is the first node a, The connection node between the other and the data line DL is the second node b, with the midpoint c between the first node a and the second node b as the center of symmetry, and the two thin film transistors TFT are center-symmetric.
  • two thin film transistors TFT connected to the same data line DL and located at diagonal positions are centrally symmetrical.
  • the thin film transistor TFT is centrally symmetrical, but also the pixel electrode 12 and the common electrode 14 are also centrally symmetrical. of. The consistency of the aperture ratios of the sub-pixels P is ensured through this arrangement.
  • FIG. 8 is a schematic diagram of data lines in an array substrate according to an embodiment of the present disclosure; as shown in FIG.
  • the connection line segment 202 of the data line segment 201, the connection line segment 202 includes a first sub-connection line segment 202a and two second sub-connection line segments 202b, the two ends of the first sub-connection line segment 202a are respectively connected to a second sub-connection line segment 202b, and pass The second sub-connection line segment 202b is connected to the data line segment 201 .
  • the data line segment 201 is located in the first area Q11
  • the first sub-connection line segment 202a is located in the second area Q12
  • the second sub-connection line segment 202b can be located in the first area Q11, or in the second area Q12, or partially in the first area Q12. Part of the area Q11 is located in the second area Q12.
  • the extension lines of the odd-numbered data line segments 201 overlap, the extension lines of the even-numbered data line segments 201 overlap, and the odd-numbered data line segments 201 and the extension lines of the even-numbered data line segments 201 are parallel.
  • the source of the thin film transistor TFT in each sub-pixel P is connected to the first sub-connection line segment 202a, and the angle between the extension direction of the data line segment 201 and the second direction Y is about 5°-10°; the second sub-connection line segment 202b
  • the angle ⁇ formed with the connected data line segment 201 is about 100°-130°. For example: when the angle between the extension direction of the data line segment 201 and the second direction Y is 10°, the angle ⁇ formed by the second sub-connection line segment 202b and the data line segment 201 connected thereto is 125°.
  • the angle ⁇ formed by the second sub-connection line segment 202b and the data line segment 201 connected thereto is 130°.
  • the angle ⁇ formed by the second sub-connection line segment 202b and the data line segment 201 connected thereto is 132°. That is to say, there is a corner at the position where the data line DL is connected to the thin film transistor TFT, and the opening of each sub-pixel P can be increased through this arrangement.
  • the preferred angle between the extension direction of the data line segment 201 and the second direction Y is 10°, and the angle ⁇ formed by the second sub-connection line segment 202b and the data line segment 201 connected thereto is 125° .
  • the angle between the extension direction of the data line segment 201 and the second direction Y is 10°, and the angle ⁇ formed by the second sub-connection line segment 202b and the data line segment 201 connected thereto is 125°, compared Therefore, the angle between the extension direction of the data line segment 201 and the second direction Y is 5°, and the angle ⁇ formed by the second sub-connection line segment 202b and the data line segment 201 connected thereto is 130°.
  • the array substrate in the embodiment of the present disclosure may include a first metal layer 50, and the first metal layer 50 includes a common electrode line CL and a data line DL, and a source and a drain of a thin film transistor TFT; that is , the common electrode line CL and the data line DL in the array substrate, and the source and drain of the thin film transistor TFT are arranged in the same layer and made of the same material.
  • patterns including the common electrode line CL and the data line DL, and the source and drain of the thin film transistor TFT can be formed through one patterning process.
  • the source of the thin film transistor TFT and the data line DL connected thereto can be integrally formed.
  • the array substrate in the embodiments of the present disclosure may include a second metal layer 20 , and the second metal layer 20 includes a gate line GL and a gate of each thin film transistor TFT.
  • a pattern including the gate line GL and the gate of each thin film transistor TFT can be formed through one patterning process. Since the gate of each thin film transistor TFT needs to be connected to the gate line GL, at this time, the gate of the thin film transistor TFT and the gate line GL connected thereto can adopt an integrated structure.
  • the array substrate includes: a base substrate 10 , a plurality of sub-pixels P disposed on the base substrate 10 , a plurality of gate lines GL and a plurality of data lines DL.
  • each sub-pixel P is provided with a thin film transistor TFT, a pixel electrode 12 and a common electrode 14 .
  • the array substrate includes a base substrate 10, on which the second metal layer 20, the first interlayer insulating layer 11, the semiconductor layer 30, the first transparent conductive layer 40, the second A metal layer 50 , a second interlayer insulating layer 13 and a second transparent conductive layer 60 .
  • the structure of each film layer will be described.
  • FIG. 9 is a layout of the second metal layer in the array substrate of the embodiment of the present disclosure; as shown in FIG.
  • the line GL and the gate 301 connected to it of each thin film transistor TFT are integrally formed.
  • the material of the second metal layer 20 includes but is not limited to molybdenum Mo, molybdenum niobium alloy, aluminum Al, aluminum neodymium alloy, titanium Ti or copper Gu and other conductive materials to form the second metal layer 20.
  • the second metal layer 20 can be a single layer structure, or A multi-layer structure is possible, such as a Ti/Al/Ti three-layer structure.
  • the first interlayer insulating layer 11 serves as a gate insulating layer and is disposed between the gate of each thin film transistor TFT and the semiconductor active layer.
  • the material of the first interlayer insulating layer 11 can be made of a material with a lattice structure similar to Si, such as SixNy or SixOy: silicon nitride or silicon oxide. Specifically, it can be a single-layer structure with silicon nitride or silicon oxide, and of course a composite film structure of silicon nitride or silicon oxide can also be used.
  • the semiconductor layer 30 includes a semiconductor active layer 302 of a thin film transistor TFT in each sub-pixel P.
  • the semiconductor active layer 302 includes an active layer pattern (channel region) and a doped region pattern (source-drain doped region) of the thin film transistor TFT of each sub-pixel P.
  • the semiconductor layer 30 can be made of amorphous silicon, polysilicon, oxide semiconductor materials and the like. It should be noted that the above-mentioned source region and drain region may be regions doped with n-type impurities or p-type impurities.
  • the material of the semiconductor layer 30 may also include an oxide semiconductor, such as indium gallium zinc oxide (IGZO), indium zinc oxide (IZO), zinc oxide (ZnO) or gallium zinc oxide (GZO).
  • IGZO indium gallium zinc oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • GZO gallium zinc oxide
  • the material of the semiconductor layer 30 is low-temperature polysilicon as an example for illustration.
  • FIG. 11 is a layout of forming a semiconductor layer on the base substrate on which the first insulating layer is formed; as shown in FIG. 11 , the orthographic projections of a semiconductor active layer and a gate on the base substrate 10 overlap.
  • the values of S1 , S2 , and S3 can be specifically set according to the display panel size and pixel aperture ratio requirements.
  • at least one of S1, S2, and S3 is less than 3 ⁇ m, which is helpful for the design of the display panel to achieve high PPI, and can increase the pixel aperture ratio.
  • FIG. 12 is a layout of the first transparent conductive layer in the array substrate of the embodiment of the present disclosure; as shown in FIG. 10 , the first transparent conductive layer 40 includes the pixel electrode 12 in each sub-pixel P.
  • the material of the first transparent conductive layer 40 includes transparent conductive materials such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • the first metal layer 50 includes, but is not limited to, a metal single-layer or multi-layer structure formed of molybdenum, aluminum, and titanium.
  • the multi-layer structure is a multi-metal layer stack, such as three layers of titanium, aluminum, and titanium. Metal stacks (Al/Ti/Al), etc.
  • the second interlayer insulating layer 13 is formed on the side of the first metal layer 50 away from the base substrate 10 .
  • the second interlayer insulating layer 13 may be a passivation layer (PVX), and the passivation layer may be formed of materials such as silicon oxide, silicon nitride, or silicon oxynitride.
  • the second transparent conductive layer 60 includes the common electrode 14 in each sub-pixel P, and the second transparent conductive The layer 60 is electrically connected to the common electrode line CL through the via hole penetrating the second interlayer insulating layer 13 .
  • the material of the second transparent conductive layer 60 may be the same as that of the first transparent conductive layer 40 . So far, the introduction of the array substrate in the embodiments of the present disclosure is completed.
  • Fig. 16 is the layout of the display panel of the embodiment of the present disclosure; as shown in Fig. 16, the embodiment of the present disclosure also provides a display panel, the display panel includes the above-mentioned array substrate, and an opposite array substrate. Set the substrate.
  • the opposite substrate may be a color filter substrate, and in the embodiments of the present disclosure, the opposite substrate is a color filter substrate as an example for description.
  • the array substrate also includes a liquid crystal layer disposed between the array substrate and the color filter substrate, and a spacer PS for maintaining cell thickness.
  • the orthographic projection of a spacer PS on the base substrate 10 is located within the orthographic projection of a protrusion on the common electrode line CL on the base substrate 10 .
  • the spacers in the display panel are divided into first spacers PS1 and second spacers PS2 , wherein the first spacers PS1 are larger than the second spacers PS2
  • the height is high, and the area of the orthographic projection of the first spacer PS1 on the base substrate 10 is larger than the area of the orthographic projection of the second spacer PS2 on the base substrate 10.
  • the first spacer PS1 acts as The main spacer is used to maintain the box thickness of the display panel;
  • the second spacer PS2 is used as a secondary spacer to play a buffering role when external force acts on the display panel.
  • first spacer PS1 and the second spacer PS2 in the embodiment of the present disclosure may both be formed on the color filter substrate 300 , in this case, between the second spacer PS2 and the array substrate 200 There is a certain distance.
  • both the first spacer PS1 and the second spacer PS2 can also be formed on the array substrate 200 , in this case, there is a certain distance between the second spacer PS2 and the color filter substrate 200 .
  • the arrangement density of the first spacers PS1 and the arrangement density of the second spacers PS2 depend on the size of the display panel, and the arrangement density of the first spacers PS1 and the arrangement density of the second spacers Parameter factors such as the orthographic projection area of PS2 on the base substrate 10 . Since the display panel in the embodiment of the present disclosure includes the above-mentioned array substrate, it can achieve a PPI of more than 300, and is especially suitable for projector projects.

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Abstract

一种显示基板及显示面板，属于显示技术领域。本公开的显示基板，其包括：衬底基板(10)，设置在衬底基板(10)上的多条栅线(GL)、多条数据线(DL)，以及多个亚像素(P)；多个亚像素(P)形成沿第一方向(X)并排设置的多个第一像素组(P10)和沿第二方向(Y)并排设置的多个第二像素组(P20)；任意两相邻设置的第一像素组(P10)之间限定出一个第一区域(Q11)，任意两相邻设置的所述第二像素组(P20)之间限定出一个第二区域(Q12)；在至少部分第一区域(Q11)还设置有公共电极线(CL)，且公共电极线(CL)与数据线(DL)位于不同的第一区域(Q11)；公共电极线(CL)包括多个公共电极线段(101)，以及连接在两个公共电极线段(101)之间凸台(102)，且凸台(102)在任意方向上的宽度均大于公共电极线段(101)在第一方向(X)上的宽度；凸台(102)位于第二区域(Q12)。

Description

显示基板及显示面板 技术领域
本公开属于显示技术领域，具体涉及一种显示基板及显示面板。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，简称TFT-LCD)是一种重要的平板显示设备。伴随着显示技术的发展，高分辨率、高透过率、大尺寸低功耗、低成本已成为未来显示器领域的发展方向。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提供一种显示基板及显示面板。
本公开实施例提供一种显示基板，其包括：衬底基板，设置在衬底基板上的多条栅线、多条数据线，以及多个亚像素；所述多个亚像素形成沿第一方向并排设置的多个第一像素组和沿第二方向并排设置的多个第二像素组；所述多个第一像素组中的每个包括沿所述第二方向并排设置多个所述亚像素；所述多个第二像素中的每个包括沿第一方向并排设置的多个所述亚像素；每个第二像素组在第二方向上的两侧分别设置一条栅线；对于任一所述第二像素组中两相邻的所述亚像素，其中一者连接的所述栅线，位于该亚像素在所述第二方向上相对的两侧中的一侧，另一者连接的所述栅线，位于该亚像素在所述第二方向上相对的两侧中的另一侧；每两个相邻设置的所述第一像素组中的各个所述亚像素连接同一条所述数据线，且连接同一条所述数据线的各个所述亚像素连接不同的所述栅线；其中，任意两相邻设置的所述第一像素组之间限定出一个第一区域，任意两相邻设置的所述第二像素组之间限定出一个第二区域；在至少部分所述第一区域还设置有公共电极线，且所述公共电极线与所述数据线位于不同的所述第一区域；
所述公共电极线包括多个公共电极线段，以及连接在两个所述公共电极线段之间凸台，且所述凸台在任意方向上的宽度均大于所述公共电极线段在 所述第一方向上的宽度；所述凸台位于所述第二区域。
其中，所述亚像素内设置有薄膜晶体管和像素电极；所述薄膜晶体管的栅极连接所述栅线，源极连接所述数据线，漏极连接所述像素电极；
同一所述第二像素组内的各个所述像素电极构成一像素电极组，且位于所述同一所述第二像素组中任意两相邻的所述亚像素内的所述薄膜晶体管，分别位于所述像素电极组在所述第二方向上两相对侧。
其中，对于任意两个连接同一条所述数据线、且位于两相邻所述第一像素组的亚像素内的薄膜晶体管，其中一者与所述数据线的连接节点为第一节点，另一者与所述数据线的连接节点为第二节点，以所述第一节点和所述第二节点的中点作为对称中心，两个所述薄膜晶体管呈中心对称。
其中，所述数据线包括多个数据线段，以及连接相邻设置的两个数据线段的连接线段；所述连接线段包括第一子连接线段和第二子连接线，所述第一子连接线通过所述第二子连接段与所述数据线段连接；所述第一子连接线段位于所述第二区域；所述薄膜晶体管的源极连接所述第一子连接线段；所述数据线段的延伸方向与所述第一方向的夹角为5°～10°；所述第二子连接线段和所述数据线段所形成的夹角为100°～130°。
其中，所述像素区内还设置有公共电极；所述像素电极和所述公共电极中的一者为狭缝电极，另一者为板状电极；所述狭缝电极的狭缝的延伸方向与所述数据线段的延伸方向相同。
其中，所述公共电极线段的延伸方向与所述数据线段的延伸方向相同。
其中，所述显示基板包括设置在所述衬底基板上的第一金属层；所述第一金属层包括所述数据线、所述公共电极线、所述薄膜晶体管的源极和漏极。
其中，所述显示基板包括设置在所述衬底基板上的第二金属层；所述第二金属层包括所述栅线和所述薄膜晶体管的栅极。
其中，所述显示基板包括沿背离所述衬底基板方向依次设置的第二金属层、第一层间绝缘层、半导体层、第一透明导电层、第一金属层、第二层间 绝缘层、第二透明导电层；
所述第一金属层包括所述数据线、所述公共电极线、所述薄膜晶体管的源极和漏极；
所述第二金属层包括所述栅线和所述薄膜晶体管的栅极；
所述第一透明导电层包括所述像素电极；
所述第二透明导电层包括公共电极。
其中，所述数据线和所述公共电极线在所述第一方向上交替设置。
其中，所述薄膜晶体管的栅极在所述衬底基板上的正投影覆盖所述半导体有源层在所述衬底基板上的正投影；其中，
所述栅极在所述衬底基板上的正投影包括沿所述第一方向相对设置的第一侧边和第二侧边，以及沿所述第二方向相对设置的第三侧边和第四侧边；所述半导体有源层在所述衬底基板上的正投影包括沿所述第一方向相对设置的第五侧边和第六侧边，以及沿所述第二方向相对设置的第七侧边和第八侧边；
所述第四侧边与所述栅线在所述衬底基板上的正投影连接；
所述第一侧边与所述第五侧边相对，且二者之间的间距为S1；所述第二侧边和所述第六侧边相对设置，且二者之间的间距为S2；所述第三侧边和所述第七侧边相对设置，且二者之间的间距为S3；所述S1、所述S2、所述S3中至少一者小于3μm。其中，任一所述凸台在任意方向上的宽度均大于所述公共电极线段在所述第一方向上的宽度；且各所述凸台尺寸相同。
本公开实施例提供一种显示面板，其包括上述的显示基板。
其中，所述显示面板还包括与所述显示基板相对设置的对置基板，以及位于所述显示基板和所述对质基板之间的隔垫物；一个所述隔垫物在所述衬底基板的正投影位于所述一个凸台在所述衬底基板上的正投影内。
其中，所述隔垫物包括第一隔垫物和第二隔垫物；所述第一隔垫物的高 度大于所述第二隔垫物的高度；且所述第一隔垫物的两端分别与所述显示基板和对质基板相抵。
其中，所述第一隔垫物和所述第二隔垫物均在所述显示面板中均匀排布，且所述第一隔垫物的排布密度与第二隔垫物的排布密度比为1:30～1:70。
附图说明
图1为一种示例性的显示面板的截面图。
图2为图1的显示面板中阵列基板的俯视图。
图3为图2所示的阵列基板的版图。
图4为图2的阵列基板中的一个亚像素的等效电路图。
图5为本公开实施例的一种阵列基板的版图。
图6为本公开实施例的阵列基板中的公共电极线的示意图。
图7为一种应用本公开实施例阵列基板的显示面板的示意图。
图8为本公开实施例的阵列基板中的数据线的示意图。
图9为本公开实施例的阵列基板中的第二金属层的版图。
图10为本公开实施例的阵列基板中的半导体层的版图。
图11为在形成第一层绝缘层的衬底基板上形成半导体层的版图。
图12为本公开实施例的阵列基板中第一透明导电层的版图。
图13为本公开实施例的阵列基板中第一金属层的版图。
图14为在形成第一透明导电层的衬底基板上形成第一金属层的版图。
图15为本公开实施例的阵列基板中的第二透明导电层的版图。
图16为本公开实施例的显示面板的版图。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
图1为一种示例性的显示面板的截面图；如图1所示，该显示面板包括相对设置的显示基板和对置基板，以及设置在显示基板和对置基板之间的液晶层，显示基板和对置基板通过设置在周边区Q2的封框胶完成对盒(也即形成液晶盒)，并通过设置在显示区Q1的隔垫物PS来维持液晶盒的对盒。其中，显示基板可以为阵列基板，对置基板可以为彩膜基板；当然，显示基板也可以是COA(Color On Array；彩色滤光层设置在阵列基板上)基板，此时对置基板上将不在设置彩色滤光层。在公开实施例中以显示基板为阵列基板，对置基板为彩膜基板为例进行说明。其中，阵列基板包括衬底基板10，设置在衬底基板10上亚像素，亚像素包括薄膜晶体管TFT、像素电极12和公共电极14，其中，薄膜晶体管TFT的栅极和半导体有源层之间设置有第一层间绝缘层11，薄膜晶体管TFT的源极和漏极所在层和公共电极所在层之间设置有第二层间绝缘层12。彩膜基板包括衬底基板10＇和设置在衬底基板10＇上的彩色滤光层。其中，彩色滤光层包括彩色滤光片和黑矩阵，黑矩阵BM用以遮光，与阵列基板上的非透光元件例如薄膜晶体管TFT位置对应设置，彩色滤光片用于彩色显示，与像素电极12所在位置对应。图1中仅示意出红色滤光片R，在实际显示面板中还可以包括绿色滤光片和蓝色滤光片，从而实现显示面板的彩色显示。
图2为图1的显示面板中阵列基板的俯视图；图3为图2所示的阵列基板的版图；如图2和3所示，该阵列基板为一种双栅线(dual gate)阵列基板，其可以包括衬底基板10，设置在衬底基板10上的多个亚像素P；衬底基板10上的亚像素P形成沿第一方向X并排设置的多个第一像素组P10和沿第二方向Y并排设置的多个第二像素组P20；每个第一像素组P10中包括沿第二方向Y并排设置的多个亚像素P；每个第二像素组P20中包括沿第一方向X并排设置的多个亚像素P。每个第二亚像素P组在第二方向Y上的两侧分别设置一条栅线GL。对于任一第二像素组P20中两相邻的所述亚像素P，其中一者连接的所述栅线GL，位于该亚像素P在第二方向Y上相对的两侧中的一侧，另一者连接的所述栅线GL，位于该亚像素P在第二方向Y上相对的两侧中的另一侧；每两个相邻设置的第一像素组P10中的各个亚像素P连接同一条所述数据线DL，且连接同一条数据线DL的各个亚像素P连接不同的栅线GL。
图4为图2的阵列基板中的一个亚像素的等效电路图；如图3所示，该等效电路包括薄膜晶体管TFT、存储电容Cst、液晶电容Clc；该薄膜晶体管TFT的第一极连接数据线DL，该薄膜晶体管TFT第二极连接存储电容Cst的第一极板和液晶电容Clc的第一极板，该薄膜晶体管TFT的控制极连接栅线GL；存储电容Cst的第二极板连接参考电压端Vref；液晶电容Clc的第二极板连接公共电压信号。当栅线GL被写入工作电平信号时，薄膜晶体管TFT被选通，通过数据线DL上所写入的数据线DL电压信号实现相应灰阶的显示。
另外，本公开的实施例中采用的晶体管可以为薄膜晶体管TFT或场效应晶体管或其他特性相同的开关器件，薄膜晶体管TFT可以包括氧化物半导体薄膜晶体管TFT、非晶硅薄膜晶体管TFT或多晶硅薄膜晶体管TFT等。对于每个晶体管其均包括第一极、第二极和控制极；其中，控制极作为晶体管的栅极，第一极和第二极中的一者作为晶体管的源极，另一者作为晶体管的漏极；而晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在 物理结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管，除作为控制极的栅极，直接描述了其中第一极为源极，第二极为漏极，所以本公开的实施例中全部或部分晶体管的源极和漏极根据需要是可以互换的。
图3为图2所示的阵列基板的版图；结合图1和3所示，该阵列基板包括衬底基板10，依次设置在衬底基板10上的第二金属层20、第一层间绝缘层11、半导体层30、第一透明导电层40、第一金属层50、第二层间介质层和第二透明导电层60。其中，第二金属层20包括栅线GL和各亚像素P中的薄膜晶体管TFT的栅极，且位于同一第二像素中的各个亚像素P中的薄膜晶体管TFT的栅极和所连接的栅线GL为一体成型结构。半导体层30包括各亚像素P中的薄膜晶体管TFT的半导体有源层，且每个薄膜晶体管TFT中的半导体有源层和其栅极在衬底基板10上的正投影至少部分重叠。第一透明电极层包括各亚像素P中的像素电极12。第二金属层20包括数据线DL、公共电极线CL，以及各亚像素P中的薄膜晶体管TFT的源极和漏极。其中，各薄膜晶体管TFT的漏极与像素电极12搭接；数据线DL和与之连接各薄膜晶体管TFT的源极为一体结构。第二透明电极层包括各亚像素P中的公共电极14。由于公共电极14位于像素电极12背离衬底基板10的一侧，故公共电极14采用狭缝电极。
继续参照4，连接同一数据线DL、且相邻设置的第二像素组P20中的亚像素P中的薄膜晶体管TFT，位于这两个相邻的第二像素组P20之间的两条栅线GL之间。当将该阵列基板应用至显示面板中时，隔垫物所在位置恰好位于薄膜晶体管TFT对应的位置，而且狭缝电极的狭缝的端部具有拐角。当每英寸像素个数(英文：Pixels Per Inch；简称：PPI)达到300以上，即亚像素P的尺寸小于或者等于25.6μm时，按照图4的像素版图设计，较常规显示面板而言，开口率将下降6％以上。
图5为本公开实施例的一种阵列基板的版图；图6为本公开实施例的阵列基板中的公共电极线的示意图；如图5和6所示，本公开实施例提供一种阵列基板与图1所示的阵列基板相类似为一种双栅线阵列基板，其具体可以 包括衬底基板10，设置衬底基板10上的多个亚像素P、多条栅线GL和多条数据线DL。亚像素P的排布如图2所示，多个亚像素P形成沿第一方向X并排设置的多个第一像素组P10，以及沿第二方向Y并排设置的多个第二像素组P20。其中，每个第一像素组P10包括沿第二方向Y并排设置的多个亚像素P；每个第二像素组P20包括沿第一方向X并排设置的多个亚像素P。每个第二像素组P20在第二方向Y上的两侧分别设置一条栅线GL，此时在任意相邻设置的两个第二像素组P20之间均设置有两条栅线GL。对于任一第二像素组P20中两相邻的亚像素P，其中一者连接的栅线GL，位于该亚像素P在第二方向Y上相对的两侧中的一侧，另一者连接的栅线GL，位于该亚像素P在第二方向Y上相对的两侧中的另一侧；每两个相邻设置的第一像素组P10中的各个亚像素P连接同一条数据线DL，且连接同一条数据线DL的各个亚像素P连接不同的栅线GL；其中，任意两相邻设置的第一像素组P10之间限定出一个第一区域Q11，任意两相邻设置的第二像素组P20之间限定出一个第二区域Q12；在至少部分第一区域Q11还设置有公共电极线CL，且公共电极线CL与数据线DL位于不同的第一区域Q11；也就是说，若在两个相邻的第一像素组P10之间设置数据线DL，则在这两个相邻设置的第一像素组P10之间不再设置公共电极线CL。在本公开实施例中，公共电极线CL包括多个公共电极线段101，以及连接在两个公共电极线段101之间凸台102，且至少一个凸台102在任意方向上的宽度均大于公共电极线段101在第一方向X上的宽度；凸台102位于第二区域Q12。
需要说明的是，图7为一种应用本公开实施例阵列基板的显示面板的示意图；如图7所示，该显示面板包括相对设置的阵列基板200和彩膜基板300，以及设置在二者之间的隔垫物。阵列基板200为本公开实施例中的阵列基板，图7仅为示例性附图，并未示意各膜层的具体结构。当将本公开实施例中的阵列基板应用至显示面板中时，维持显示面板盒厚的隔垫物PS与在任意方向上的宽度均大于公共电极线段101在第一方向X上的宽度的凸台是对应设置的也即，一个隔垫物在衬底基板10上的正投影位于一个凸台102在衬底 基板10上正投影内。通常，显示面板中的隔垫物PS分为第一隔垫物PS1和第二隔垫物PS2，其中，第一隔垫物PS1比第二隔垫物PS2的高度高，且第一隔垫物PS1在衬底基板10上的正投影的面积大于第二隔垫物PS2在衬底基板10上的正投影的面积，此时，第一隔垫物PS1作为主隔垫物，用以维持显示面板的盒厚；第二隔垫物PS2作为副隔垫物，用以在外力作用在显示面板上时，起到缓冲的作用。在本公开实施例中，通过在公共电极线CL上形成凸台102，并将隔垫物设置在凸台102对应的位置，可以有效的避免隔垫物尺寸不同而导致各亚像素P开口率不均一的问题。
在一些示例中，继续参照图6，凸台102的形状可以多边形、圆形、椭圆形等任意形状，在本公开实施例中并不对凸台102的形状做限定。图6中仅以凸台102为圆形凸台102为例示意。
在一些示例中，对于任一公共电极线CL上的所有凸台102的在任意方向上的宽度均大于公共电极线段101在第一方向X上的宽度，进一步的，所有的凸台102的尺寸相同的，在该种情况下，当公共电极线CL采用非透光材料时，也即凸台102为非透光区，可以保证显示基板的开口率一致，进而提高显示均一性。在本公开实施例中也是已各个凸台102尺寸一致为例进行说明的，但这并不构成对本公开实施例保护范围的限制。
在一些示例中，继续参照图5，每个亚像素P内设置有薄膜晶体管TFT和像素电极12，薄膜晶体管TFT的栅极连接栅线GL，薄膜晶体管TFT的源极连接所述数据线DL，薄膜晶体管TFT的漏极连接所述像素电极12。同于第二像素组P20中任意中各个像素电极12构成一像素电极组，且同一第二像素组P20中任意两相邻的亚像素P内的薄膜晶体管TFT，分别位于像素电极组在第二方向Y上两相对侧。例如：如图5所示，对于同一第二像素组P20中任意两相邻的亚像素P内的薄膜晶体管TFT中，一者位于像素电极组的上侧，另一者则位于下侧。由图5可以看出的是，每个亚像素P内薄膜晶体管TFT均位于该栅线GL靠近像素电极12的一侧，因此相较图2所示的阵列基板，位于相邻设置的第二像素组P20内、且连接同一数据线DL的两 个薄膜晶体管TFT之间距离被拉大，故可以有效的降低这两个薄膜晶体管TFT源极和漏极短路的风险。
当然，每个亚像素P内不仅包括像素电极12还可以设置公共电极14。当像素电极12相较公共电极14靠近衬底基板10一侧设置时，像素电极12为板状电极，公共电极14为狭缝电极；当公共电极14相较像素电极12靠近衬底基板10一侧设置时，公共电极14为板状电极，像素电极12为狭缝电极，在本公开实施例的下述描述中均以像素电极12为板状电极，公共电极14为狭缝电极为例，但这并不构成对本公开实施例保护范围的限制。进一步的，各公共电极14中的狭缝的延伸方向为单一方向，也即各狭缝的两端不再存在拐角，通过该种方式以保证各个亚像素P的开口率均一。例如：狭缝的延伸方向与公共电极线段101的延伸方向大致相同，甚至完全一致。其中，此处狭缝的延伸方向与公共电极线段101的延伸方向大致相同是指，二者的延伸方向与第一方向X的夹角相差5°以内。当然，各个狭缝也可以不采用直线型开口，也可以是折线型开口。对于狭缝的开口走向并不构成对本公开实施例保护范围的限制。
在一些示例中，继续参照图5，该阵列基板中，连接同一条所述数据线DL、且位于两相邻所述第一像素组P10的亚像素P内的薄膜晶体管TFT呈中心对称。也就是说，对于任意两个连接同一条数据线、且位于两相邻第一像素组P10的亚像素P内的薄膜晶体管TFT，其中一者与数据线DL的连接节点为第一节点a，另一者与数据线DL的连接节点为第二节点b，以第一节点a和第二节点b的中点c作为对称中心，两个薄膜晶体管TFT呈中心对称。例如：连接同一数据线DL，且二者处于对角位置的两个薄膜晶体管TFT呈中心对称。当然，连接同一条所述数据线DL、且位于两相邻所述第一像素组P10的亚像素P内不仅薄膜晶体管TFT呈中心对称，而且像素电极12、公共电极14也均是呈中心对称的。通过该种设置方式以保证各个亚像素P的开口率的一致性。
在一些示例中，图8为本公开实施例的阵列基板中的数据线的示意图； 如图8所示，对于任一数据线DL其包括多个数据线段201，以及连接相邻设置的两个数据线段201的连接线段202，连接线段202包括一个第一子连接线段202a和两个第二子连接线段202b，第一子连接线段202a的两端各连接一个第二子连接线段202b，并通过第二子连接线段202b连接数据线段201。其中，数据线段201位于第一区域Q11，第一子连接线段202a位于第二区域Q12，第二子连接线段202b可以位于第一区域Q11，也可以位于第二区域Q12，亦可以部分位于第一区域Q11部分，部分位于第二区域Q12。位于奇数个的数据线段201的延长线重合，位于偶数个的数据线段201的延长线重合，且位于奇数个的数据线段201和位于偶数个的数据线段201的延长线平行。各亚像素P中的薄膜晶体管TFT的源极连接在第一子连接线段202a上，数据线段201的延伸方向与第二方向Y的夹角在5°～10°左右；第二子连接线段202b和与之连接的数据线段201所形成的夹角θ在100°～130°左右。例如：当数据线段201的延伸方向与第二方向Y的夹角为10°，第二子连接线段202b和与之连接的数据线段201所形成的夹角θ为125°。再例如：当数据线段201的延伸方向与第二方向Y的夹角为5°，第二子连接线段202b和与之连接的数据线段201所形成的夹角θ为130°。再例如：当数据线段201的延伸方向与第二方向Y的夹角为7°，第二子连接线段202b和与之连接的数据线段201所形成的夹角θ为132°。也就是说，数据线DL在薄膜晶体管TFT连接的位置存在一拐角，通过该种设置方式以使各亚像素P的开口得以提高。在本公开实施例中，优选的数据线段201的延伸方向与第二方向Y的夹角为10°，第二子连接线段202b和与之连接的数据线段201所形成的夹角θ为125°。经过实验验证，当数据线段201的延伸方向与第二方向Y的夹角为10°，第二子连接线段202b和与之连接的数据线段201所形成的夹角θ为125°时，相较于，数据线段201的延伸方向与第二方向Y的夹角为5°，第二子连接线段202b和与之连接的数据线段201所形成的夹角θ为130°的像素开口率可以提高2.29％；相较于数据线段201的延伸方向与第二方向Y的夹角为7°，第二子连接线段202b和与之连接的数据 线段201所形成的夹角θ为130°的像素开口率可以提高1.76％。
进一步的，数据线DL和公共电极线CL交替设置，且数据线段201和公共电极线段101的延伸方向相同。也就是说，相邻设置的第一区域Q11中的一者设置数据线DL，另一者设置公共电极线CL。通过该种方式可以使得阵列基板中亚像素P的排布规律，从而可以保证各亚像素P的透过率均一。
在一些示例中，本公开实施例中的阵列基板可以包括第一金属层50，该第一金属层50包括公共电极线CL和数据线DL，以及薄膜晶体管TFT的源极和漏极；也即，阵列基板中的公共电极线CL和数据线DL，以及薄膜晶体管TFT的源极和漏极同层设置且材料相同。在该种情况下，可以通过一次构图工艺形成包括的公共电极线CL和数据线DL，以及薄膜晶体管TFT的源极和漏极的图形。其中，由于每个薄膜晶体管TFT的源极需与数据线DL连接，此时薄膜晶体管TFT的源极可以和与其连接的数据线DL为一体成型结构。
在一些示例中，本公开实施例中的阵列基板可以包括第二金属层20，该第二金属层20包括栅线GL和各薄膜晶体管TFT的栅极。在该种情况下，可以通过一次构图工艺形成包括栅线GL和各薄膜晶体管TFT的栅极的图形。由于每个薄膜晶体管TFT的栅极需与栅线GL连接，此时薄膜晶体管TFT的栅极可以和与其连接栅线GL采用一体成型结构。
为了更清楚本公开实施例中的阵列基板结构，以下结合图5，以及图5所示的阵列基板的各膜层的版图对本公开实施例中的阵列基板进行详细说明。
如图5所示，该阵列基板包括：衬底基板10、设置在衬底基板10上的多个亚像素P、多条栅线GL和多条数据线DL。其中，每个亚像素P内设置有薄膜晶体管TFT、像素电极12和公共电极14。从膜层角度来讲，该阵列基板包括衬底基板10，依次设置在衬底基板10上第二金属层20、第一层间绝缘层11、半导体层30、第一透明导电层40、第一金属层50、第二层间绝缘层13和第二透明导电层60。接下来，对各膜层的结构进行说明。
图9为本公开实施例的阵列基板中的第二金属层的版图；如图9所示，第二金属层20包括栅线GL和各亚像素P中的薄膜晶体管TFT的栅极，且栅线GL和与之连接各薄膜晶体管TFT的栅极301为一体成型结构。在一些示例中，第二金属层20的材料包括但不限于钼Mo、钼铌合金、铝Al、铝钕合金、钛Ti或铜Gu等导电材料形成第二金属层20可以单层结构，也可以多层结构，例如Ti/Al/Ti三层结构。
在一些示例中，第一层间绝缘层11作为栅极绝缘层，设置在各薄膜晶体管TFT的栅极和半导体有源层之间。第一层间绝缘层11的材料可以选择与Si的晶格结构相近的材料制作，例如SixNy或SixOy：氮化硅或氧化硅。具体可以是与氮化硅或氧化硅单层结构，当然也可以采用氮化硅或氧化硅复合膜层结构。
图10为本公开实施例的阵列基板中的半导体层的版图；如图10所示，半导体层30包括各亚像素P中的薄膜晶体管TFT的半导体有源层302。其中，半导体有源层302包括各亚像素P的薄膜晶体管TFT的有源层图案(沟道区)和掺杂区图案(源漏掺杂区)。例如，半导体层30可采用非晶硅、多晶硅、氧化物半导体材料等制作。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。当然半导体层30的材料还可以包括氧化物半导体，例如可以是氧化铟镓锌(IGZO)、氧化铟锌(IZO)、氧化锌(ZnO)或者氧化镓锌(GZO)等。在本公开实施例中以半导体层30的材料为低温多晶硅为例进行说明。图11为在形成第一层绝缘层的衬底基板上形成半导体层的版图；如图11所示，一个半导体有源层和一个栅极在衬底基板10上的正投影重叠。在本公开实施例中，薄膜晶体管的栅极在衬底基板上的正投影覆盖有源层在衬底基板上的正投影；其中，栅极在衬底基板上的正投影包括沿第一方向相对设置的第一侧边(左)和第二侧边(右)，以及沿第二方向相对设置的第三侧边(上)和第四侧边(下)；半导体有源层在衬底基板上的正投影包括沿第一方向相对设置的第五侧边(左)和第六侧边(右)，以及沿第二方向相对设置的第七侧边(上)和第八侧边(下)； 栅极的第四侧边(下)与栅线在衬底基板上的正投影连接(也即薄膜晶体管的栅极和与之连接的栅线为一体结构)；栅极的第一侧边与半导体有源层的第五侧边相对，且二者之间的间距为S1；栅极的第二侧边和半导体有源层的第六侧边相对设置，且二者之间的间距为S2；栅极的第三侧边和半导体有源层的第七侧边相对设置，且二者之间的间距为S3；S1、S2、S3中至少一者小于3μm。在一些示例中，S1＝S2＝S3＝2.75μm。但应当理解，根据显示面板尺寸以及像素开口率要求可以对S1、S2、S3的值进行具体设置。在本公开实施例中，S1、S2、S3中至少一者小于3μm有助于显示面板实现高PPI的设计，而且可以调高像素开口率，当S1＝S2＝S3＝2.75μm时，像素开口率可以增加6.5％以上。
图12为本公开实施例的阵列基板中第一透明导电层的版图；如图10所示，第一透明导电层40包括各亚像素P中像素电极12。在一些示例中，第一透明导电层40的材料包括氧化铟锡(ITO)或氧化铟锌(IZO)等透明导电材料。
图13为本公开实施例的阵列基板中第一金属层的版图；图14为在形成第一透明导电层的衬底基板上形成第一金属层的版图；如图13和14所示，第一金属层50包括数据线DL、公共电极线CL，各亚像素P内的薄膜晶体管TFT的源极和漏极303。其中，各薄膜晶体管TFT的源极和与之连接数据线DL为一体成型结构，薄膜晶体管TFT的源极和漏极303分别与半导体有源层的源极区域和漏极区域连接，同时薄膜晶体管TFT的漏极303还与像素电极12电连接。在一些示例中，第一金属层50包括但不限于钼、铝及钛等形成的金属单层或多层结构，例如，该多层结构为多金属层叠层，例如钛、铝、钛三层金属叠层(Al/Ti/Al)等。
在一些示例中，第二层间绝缘层13形成在第一金属层50背离衬底基板10的一侧。第二层间绝缘层13可以为钝化层(PVX)，该钝化层可由氧化硅、氮化硅或者氮氧化硅等材料形成。
图15为本公开实施例的阵列基板中的第二透明导电层的版图；如图5 和15所示，第二透明导电层60包括各亚像素P内的公共电极14，且第二透明导电层60通过贯穿第二层间绝缘层13的过孔和公共电极线CL电连接。在一些示例中，第二透明导电层60的材料可以与第一透明导电层40的材料相同。至此完成本公开实施例中的阵列基板的介绍。
图16为本公开实施例的显示面板的版图；如图16所示，本公开实施例中还提共一种显示面板，该显示面板包括上述的阵列基板，以及与该阵列基板相对设置的对置基板。该对置基板可以为彩膜基板，且在本公开实施例中以对置基板为彩膜基板为例进行描述。当然，在阵列基板还包括设置在阵列基板和彩膜基板之间的液晶层，以及维持盒厚的隔垫物PS。一个隔垫物PS在衬底基板10上的正投影位于公共电极线CL上的一个凸起在衬底基板10上的正投影内。
在一些示例中，同样可以参照图7，显示面板中的隔垫物分为第一隔垫物PS1和第二隔垫物PS2，其中，第一隔垫物PS1比第二隔垫物PS2的高度高，且第一隔垫物PS1在衬底基板10上的正投影的面积大于第二隔垫物PS2在衬底基板10上的正投影的面积，此时，第一隔垫物PS1作为主隔垫物，用以维持显示面板的盒厚；第二隔垫物PS2作为副隔垫物，用以在外力作用在显示面板上时，起到缓冲的作用。在本公开实施例中，通过在公共电极线CL上形成凸台102，并将隔垫物设置在凸台102对应的位置，可以有效的避免隔垫物尺寸不同而导致各亚像素P开口率不均一的问题。
进一步的，本公开实施例中的第一隔垫物PS1和第二隔垫物PS2可以均形成在彩膜基板300上，在该种情况下，第二隔垫物PS2与阵列基板200之间存在一定的间距。当然，第一隔垫物PS1和第二隔垫物PS2也可以均形成在阵列基板200上，在该种情况下，第二隔垫物PS2和彩膜基板200之间存在一定间距。
在一些示例中，显示面板中的第一隔垫物PS1和第二隔垫物PS2均匀排布，且第一隔垫物PS1的排布密度与第二隔垫物PS2的排布密度比在1:30～1:70左右，例如：第一隔垫物PS1的排布密度为1/108，第二隔垫物PS2 的排布密度为52/108，第一隔垫物PS1的排布密度与第二隔垫物PS2的排布密度比为1:52。再例如：第一隔垫物PS1的排布密度为1/72，第二隔垫物PS2的排布密度为34:72，第一隔垫物PS1的排布密度与第二隔垫物PS2的排布密度比为1:34。需要说明的是，第一隔垫物PS1的排布密度与第二隔垫物PS2的排布密度取决显示面板的尺寸大小，以及第一隔垫物PS1的排布密度与第二隔垫物PS2在衬底基板10的正投影面积等参数因素。本公开实施例中的显示面板由于包括上述的阵列基板，其可以实现300以上的PPI，特别适用于投影仪项目中。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (16)

  1. 一种显示基板，其包括：衬底基板，设置在衬底基板上的多条栅线、多条数据线，以及多个亚像素；所述多个亚像素形成沿第一方向并排设置的多个第一像素组和沿第二方向并排设置的多个第二像素组；所述多个第一像素组中的每个包括沿所述第二方向并排设置多个所述亚像素；所述多个第二像素中的每个包括沿第一方向并排设置的多个所述亚像素；每个第二像素组在第二方向上的两侧分别设置一条栅线；对于任一所述第二像素组中两相邻的所述亚像素，其中一者连接的所述栅线，位于该亚像素在所述第二方向上相对的两侧中的一侧，另一者连接的所述栅线，位于该亚像素在所述第二方向上相对的两侧中的另一侧；每两个相邻设置的所述第一像素组中的各个所述亚像素连接同一条所述数据线，且连接同一条所述数据线的各个所述亚像素连接不同的所述栅线；其中，任意两相邻设置的所述第一像素组之间限定出一个第一区域，任意两相邻设置的所述第二像素组之间限定出一个第二区域；在至少部分所述第一区域还设置有公共电极线，且所述公共电极线与所述数据线位于不同的所述第一区域；
    所述公共电极线包括多个公共电极线段，以及连接在两个所述公共电极线段之间凸台，且至少一个所述凸台在任意方向上的宽度均大于所述公共电极线段在所述第一方向上的宽度；所述凸台位于所述第二区域。
  2. 根据权利要求1所述的显示基板，其中，所述亚像素内设置有薄膜晶体管和像素电极；所述薄膜晶体管的栅极连接所述栅线，源极连接所述数据线，漏极连接所述像素电极；
    同一所述第二像素组内的各个所述像素电极构成一像素电极组，且位于所述同一所述第二像素组中任意两相邻的所述亚像素内的所述薄膜晶体管，分别位于所述像素电极组在所述第二方向上两相对侧。
  3. 根据权利要求2所述的显示基板，其中，对于任意两个连接同一条所述数据线、且位于两相邻所述第一像素组的亚像素内的薄膜晶体管，其中一者与所述数据线的连接节点为第一节点，另一者与所述数据线的连接节点为第二节点，以所述第一节点和所述第二节点的中点作为对称中心，两个所 述薄膜晶体管呈中心对称。
  4. 根据权利要求2所述的显示基板，其中，所述数据线包括多个数据线段，以及连接相邻设置的两个数据线段的连接线段；所述连接线段包括第一子连接线段和第二子连接线，所述第一子连接线通过所述第二子连接段与所述数据线段连接；所述第一子连接线段位于所述第二区域；所述薄膜晶体管的源极连接所述第一子连接线段；所述数据线段的延伸方向与所述第二方向的夹角为5°～10°；所述第二子连接线段和所述数据线段所形成的夹角为100°～130°。
  5. 根据权利要求4所述的显示基板，其中，所述像素区内还设置有公共电极；所述像素电极和所述公共电极中的一者为狭缝电极，另一者为板状电极；所述狭缝电极的狭缝的延伸方向与所述数据线段的延伸方向相同。
  6. 根据权利要求4所述的显示基板，其中，所述公共电极线段的延伸方向与所述数据线段的延伸方向相同。
  7. 根据权利要求2-6中任一项所述的显示基板，其中，所述显示基板包括设置在所述衬底基板上的第一金属层；所述第一金属层包括所述数据线、所述公共电极线、所述薄膜晶体管的源极和漏极。
  8. 根据权利要求2-6中任一项所述的显示基板，其中，所述显示基板包括设置在所述衬底基板上的第二金属层；所述第二金属层包括所述栅线和所述薄膜晶体管的栅极。
  9. 根据权利要求2-6中任一项所述的显示基板，其中，所述显示基板包括沿背离所述衬底基板方向依次设置的第二金属层、第一层间绝缘层、半导体层、第一透明导电层、第一金属层、第二层间绝缘层、第二透明导电层；
    所述第一金属层包括所述数据线、所述公共电极线、所述薄膜晶体管的源极和漏极；
    所述第二金属层包括所述栅线和所述薄膜晶体管的栅极；
    所述第一透明导电层包括所述像素电极；
    所述第二透明导电层包括公共电极。
  10. 根据权利要求2-6中任一项所述的显示基板，其中，所述数据线和所述公共电极线在所述第一方向上交替设置。
  11. 根据权利要求2-6中任一项所述的显示基板，其中，所述薄膜晶体管的栅极在所述衬底基板上的正投影覆盖所述有源层在所述衬底基板上的正投影；其中，
    所述栅极在所述衬底基板上的正投影包括沿所述第一方向相对设置的第一侧边和第二侧边，以及沿所述第二方向相对设置的第三侧边和第四侧边；所述半导体有源层在所述衬底基板上的正投影包括沿所述第一方向相对设置的第五侧边和第六侧边，以及沿所述第二方向相对设置的第七侧边和第八侧边；
    所述第四侧边与所述栅线在所述衬底基板上的正投影连接；
    所述第一侧边与所述第五侧边相对，且二者之间的间距为S1；所述第二侧边和所述第六侧边相对设置，且二者之间的间距为S2；所述第三侧边和所述第七侧边相对设置，且二者之间的间距为S3；所述S1、所述S2、所述S3中至少一者小于3μm。
  12. 根据权利要求1所述的显示基板，其中，任一所述凸台在任意方向上的宽度均大于所述公共电极线段在所述第一方向上的宽度；且各所述凸台尺寸相同。
  13. 一种显示面板，其包括权利要求1-12中任一项所述的显示基板。
  14. 根据权利要求13所述的显示面板，其中，还包括与所述显示基板相对设置的对置基板，以及位于所述显示基板和所述对质基板之间的隔垫物；一个所述隔垫物在所述衬底基板的正投影位于所述一个凸台在所述衬底基板上的正投影内。
  15. 根据权利要求14所述的显示面板，其中，所述隔垫物包括第一隔垫物和第二隔垫物；所述第一隔垫物的高度大于所述第二隔垫物的高度；且所述第一隔垫物的两端分别与所述显示基板和对质基板相抵。
  16. 根据权利要求15所述的显示面板，其中，所述第一隔垫物和所述 第二隔垫物均在所述显示面板中均匀排布，且所述第一隔垫物的排布密度与第二隔垫物的排布密度比为1:30～1:70。
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