WO2023058720A1 - 撮像装置 - Google Patents

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知憲 山下
洋介 植野
崇 馬上
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Sony Semiconductor Solutions Corp
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    • H10F39/80—Constructional details of image sensors
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Definitions

  • the present disclosure relates to imaging devices.
  • a technique is known in which an imaging device that performs imaging by a rolling shutter method is formed with a laminated structure in which semiconductor chips are laminated in multiple layers. For example, a pixel array in which pixels each including a photoelectric conversion element and a pixel circuit are arranged in a matrix is formed on the semiconductor chip of the first layer.
  • a signal processing circuit including an AD (Analog to Digital) conversion circuit that converts the analog pixel signal output from each pixel included in the pixel array into digital pixel data, and a pixel and driving circuitry for driving the array.
  • AD Analog to Digital
  • each pixel included in the pixel array outputs a pixel signal to the vertical signal line for each column of the matrix arrangement.
  • an AD conversion circuit is provided for each vertical signal line, and converts pixel signals supplied via the vertical signal lines into digital pixel data.
  • pixel signals are supplied to AD conversion circuits via vertical signal lines.
  • the pixel signal is supplied to the AD conversion circuit through the longest distance from one end of the pixel array in the column direction to the other end in the column direction.
  • a pixel signal is an analog signal, has a wide band, and is easily affected by noise.
  • Patent Document 1 discloses an image sensor device configured by bonding a substrate to three layers of a first semiconductor die, a second semiconductor die, and a third semiconductor die.
  • the comparator is divided into a first part and a second part, the first part is formed on the first semiconductor die together with the photodetector, and the second part is formed on the second semiconductor die.
  • a photodetector, a comparator, and a memory circuit are included to form a digital pixel, and the digital pixel is arranged in a matrix. Note that the memory circuit is formed on the second semiconductor die.
  • a digital pixel stores a code supplied for each column in a memory circuit according to the output of a first part of a comparator, and reads and outputs the code stored in the memory circuit according to a read signal. . Therefore, it can be said that it is not suitable for the rolling shutter method, which requires higher speed readout since readout from pixels is performed row by row.
  • An object of the present disclosure is to provide an imaging device that is compatible with the rolling shutter method and capable of further suppressing noise.
  • An imaging device includes a photoelectric conversion element that generates an electric charge according to received light, a pixel circuit that reads the electric charge from the photoelectric conversion element and converts it into an analog pixel signal, and a pixel signal based on a reference signal.
  • a conversion circuit for converting into digital pixel data the conversion circuit including a first circuit connected to the pixel circuit and a second circuit connected to an output of the first circuit;
  • a pixel circuit provided with photoelectric conversion elements arranged in a matrix on a first layer of a first substrate and provided in a one-to-one correspondence with each photoelectric conversion element, and a first circuit are provided in the first circuit. It is provided on the second layer of the substrate.
  • FIG. 1 is a block diagram showing a configuration of an example of an electronic device commonly applicable to each embodiment;
  • FIG. 1 is a block diagram showing a configuration of an example of an imaging device according to each embodiment of the present disclosure;
  • FIG. It is a schematic diagram which shows roughly the signal processing with respect to the pixel signal by an existing technique.
  • It is a figure which shows the example which formed the imaging device which concerns on each embodiment with the lamination type CIS of a two-layer structure.
  • 1 is a schematic diagram showing the structure of an example of an imaging device according to an embodiment;
  • FIG. 4 is a schematic diagram for explaining a path for converting an analog pixel signal into a digital pixel signal and supplying the digital pixel signal to an interface circuit; 4 is a schematic diagram schematically showing signal processing for pixel signals according to each embodiment.
  • FIG. FIG. 3 is a schematic diagram showing an example in which a pixel array section is vertically divided into a plurality of regions; 1 is a circuit diagram showing an example configuration according to a first embodiment;
  • FIG. FIG. 5 is a schematic diagram for explaining focal plane distortion when the pixel array section is vertically divided into two;
  • FIG. 4 is a schematic diagram for explaining focal plane distortion in the configuration according to the first embodiment;
  • FIG. 4 is a schematic diagram for explaining arrangement of a logic circuit and an interface circuit in a memory+logic unit;
  • FIG. 3 is a schematic diagram showing an arrangement example of RAMP wiring and respective connection portions according to the first embodiment;
  • FIG. 10 is a schematic diagram for explaining an example of performing an operation corresponding to the global shutter method in the configuration of the first modified example of the first embodiment;
  • FIG. 10 is a schematic diagram for explaining an example of performing an operation by a rolling shutter method in the configuration of the first modified example of the first embodiment;
  • FIG. 10 is a schematic diagram showing the configuration of an example of an imaging device according to a second modified example of the first embodiment; It is a schematic diagram for demonstrating the structure which concerns on the 3rd modification of 1st Embodiment.
  • FIG. 10 is a schematic diagram for explaining an example of performing an operation corresponding to the global shutter method in the configuration of the first modified example of the first embodiment.
  • FIG. 10 is a schematic diagram for explaining an example of performing an operation by a rolling shutter method in the configuration of the first modified example of the first embodiment
  • FIG. 10 is a schematic diagram showing the configuration of an example of an imaging
  • FIG. 7 is a circuit diagram showing an example configuration according to a second embodiment
  • 9 is a timing chart showing an example of fluctuations in input/output signals relating to the circuit section as the first circuit according to the second embodiment
  • 1 is a circuit diagram showing a configuration of an example according to existing technology
  • FIG. It is a circuit diagram showing an example configuration according to a first modification of the second embodiment.
  • It is a schematic diagram which shows the example which arranged the structure which concerns on the 1st modification of 2nd Embodiment by matrix-like arrangement
  • It is a circuit diagram which shows the structure of an example based on the 2nd modification of 2nd Embodiment.
  • FIG. 11 is a circuit diagram showing an example configuration according to a third modification of the second embodiment;
  • FIG. 11 is a schematic diagram showing an example configuration according to a third embodiment; 13 is a timing chart of an example for explaining the operation of the imaging device according to the third embodiment;
  • FIG. 12 is a schematic diagram schematically showing signal processing for pixel signals according to the fourth embodiment; It is a schematic diagram for explaining the division of VSL according to the fourth embodiment.
  • FIG. 11 is a circuit diagram showing an example configuration according to a fourth embodiment;
  • FIG. 11 is a circuit diagram showing an example configuration according to a first example of a modification of the fourth embodiment;
  • FIG. 11 is a circuit diagram showing a configuration of an example according to a second example of a modified example of the fourth embodiment;
  • FIG. 12 is a circuit diagram showing a configuration of an example according to a third example of a modified example of the fourth embodiment;
  • FIG. 12 is a circuit diagram showing a configuration of an example according to a fourth example of a modified example of the fourth embodiment;
  • FIG. 20 is a schematic diagram showing a cross-sectional structure of an example of an imaging device 3001 according to the first example of the fifth embodiment;
  • FIG. 20 is a schematic diagram showing a cross-sectional structure of an example of an imaging device 3001 according to the first example of the fifth embodiment;
  • FIG. 20 is a schematic diagram showing an example structure of an imaging device 3001 according to the first example of the fifth embodiment;
  • FIG. 20 is a schematic diagram showing an example cross-sectional structure of an imaging device 4001 according to a third example of the fifth embodiment;
  • FIG. 2 is a diagram illustrating an example of use using an imaging device according to the present disclosure
  • 1 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which technology according to the present disclosure may be applied
  • FIG. FIG. 4 is a diagram showing an example of an installation position of an imaging unit
  • FIG. 1 is a block diagram showing a configuration of an example of an electronic device commonly applicable to each embodiment.
  • an electronic device 1000 includes an optical system 1002, a control unit 1003, an imaging device 1004, an image processing unit 1005, a memory 1006, a storage unit 1007, a display unit 1008, and an interface (I/F).
  • a unit 1009 and an input device 1012 are included in FIG. 1, a display device 1000 .
  • the electronic device 1000 a digital still camera, a digital video camera, a mobile phone with an imaging function, a smart phone, or the like can be applied. Also, as the electronic device 1000, it is possible to apply a monitor camera, an in-vehicle camera, a medical camera, and the like.
  • the imaging device 1004 includes a plurality of photoelectric conversion elements arranged in a matrix, for example.
  • a photoelectric conversion element converts received light into an electric charge by photoelectric conversion.
  • the imaging device 1004 supplies power to a driving circuit that drives the plurality of photoelectric conversion elements, a signal processing circuit that reads charges from each of the plurality of photoelectric conversion elements and generates image data based on the read charges, and the driving circuit. and a power supply circuit for
  • the optical system 1002 includes a main lens composed of a combination of one or more lenses, and a mechanism for driving the main lens. is imaged on the light-receiving surface of The optical system 1002 also includes an autofocus mechanism that adjusts focus according to a control signal and a zoom mechanism that changes a zoom ratio according to a control signal.
  • the electronic device 1000 may have the optical system 1002 detachable so that it can be replaced with another optical system 1002 .
  • the image processing unit 1005 executes predetermined image processing on the pixel data output from the imaging device 1004 .
  • the image processing unit 1005 is connected to a memory 1006 such as a frame memory, and writes image data output from the imaging device 1004 into the memory 1006 .
  • the image processing unit 1005 executes predetermined image processing on the pixel data written in the memory 1006 and writes the pixel data that has undergone the image processing back into the memory 1006 .
  • the memory 1006 can store pixel data for one frame as image data.
  • a storage unit 1007 is a nonvolatile memory such as a flash memory or a hard disk drive, and stores image data output from the image processing unit 1005 in a nonvolatile manner.
  • the display unit 1008 includes a display device such as an LCD (Liquid Crystal Display) and a driving circuit for driving the display device, and can display an image based on image data output from the image processing unit 1005 .
  • An I/F unit 1009 is an interface for transmitting image data output from the image processing unit 1005 to the outside. As the I/F unit 1009, for example, a USB (Universal Serial Bus) can be applied.
  • the I/F unit 1009 is not limited to this, and may be an interface that can be connected to a network through wired communication or wireless communication.
  • the input device 1012 includes operators for accepting user input. If the electronic device 1000 is, for example, a digital still camera, a digital video camera, a mobile phone with an imaging function, or a smartphone, the input device 1012 is a shutter button for instructing imaging by the imaging device 1004, or functions as a shutter button. It can contain manipulators for implementation.
  • the control unit 1003 includes a processor such as a CPU (Central Processing Unit), ROM (Read Only Memory), and RAM (Random Access Memory). It controls the overall operation of this electronic device 1000 .
  • the control unit 1003 can control the operation of the electronic device 1000 according to user input received by the input device 1012 .
  • the control unit 1003 can control the autofocus mechanism in the optical system 1002 based on the image processing result of the image processing unit 1005 .
  • FIG. 2 is a block diagram showing a configuration example of the imaging device 1004 according to each embodiment of the present disclosure.
  • the imaging device 1004 includes a vertical scanning circuit 12, a timing control section 13, a DAC (Digital to Analog Converter) 14, a pixel array section 11, a column signal processing section 15 and a horizontal scanning circuit 16.
  • FIG. The imaging device 1004 can be configured as a CMOS image sensor (CIS) in which these units are integrally formed using CMOS (Complementary Metal Oxide Semiconductor).
  • CMOS image sensor CIS
  • CMOS Complementary Metal Oxide Semiconductor
  • a plurality of pixels 10 are arranged in a matrix arrangement in the pixel array section 11 .
  • the horizontal direction in FIG. 2 is defined as rows, and the vertical direction is defined as columns.
  • each pixel 10 includes a photoelectric conversion element that generates charges according to received light, and a pixel circuit that outputs a pixel signal based on the charges generated by the photoelectric conversion elements.
  • the vertical scanning circuit 12 drives each row of the pixels 10 included in the pixel array section 11 and causes each pixel 10 to output a pixel signal. At this time, the vertical scanning circuit 12 sequentially drives the pixels 10 according to the row order to output pixel signals. That is, the vertical scanning circuit 12 functions as a readout control circuit that controls the readout of charges from the photoelectric conversion elements and the output of pixel signals.
  • the timing control section 13 controls the operation timings of the vertical scanning circuit 12, the DAC 14, the column signal processing section 15 and the horizontal scanning circuit 16 in synchronization with the vertical synchronization signal VSYNC .
  • the vertical synchronization signal V SYNC is a periodic signal of a predetermined frequency (for example, 60 (Hz (Hertz))) indicating imaging timing.
  • the DAC 14 generates a predetermined reference signal by DA (Digital to Analog) conversion.
  • a sawtooth ramp (RAMP) signal for example, is used as the reference signal.
  • the DAC 14 supplies the reference signal to the column signal processing section 15 .
  • the column signal processing unit 15 is supplied with analog pixel signals output from the pixels 10 via vertical signal lines VSL provided for each column in the pixel array unit 11 .
  • the column signal processing unit 15 performs signal processing such as AD (Analog to Digital) conversion processing and CDS (Correlated Double Sampling) processing on pixel signals for each column.
  • the column signal processing unit 15 outputs a processed digital pixel signal (pixel data). Pixel data output from the column signal processing unit 15 is supplied to the image processing unit 1005 .
  • the horizontal scanning circuit 16 controls the column signal processing section 15 to output the pixel data from the column signal processing section 15, for example, for each row in order in the column direction.
  • FIG. 3 is a schematic diagram schematically showing signal processing for pixel signals according to existing technology.
  • the comparator 20, the counter 30 and the logic circuit 40 are included in the column signal processor 15 in FIG. 2, for example.
  • the analog pixel signal output from the pixel 10 is supplied to the comparator 20 .
  • the comparator 20 is also supplied with a RAMP signal as a reference signal from the DAC 14 .
  • the RAMP signal is, for example, a signal whose level (voltage value) decreases stepwise along the time series according to a predetermined clock pulse.
  • the comparator 20 compares the pixel signal and the RAMP signal and supplies the comparison result to the counter 30 . For example, the comparator 20 outputs a High difference signal to the counter 30 when the level of the RAMP signal is greater than the level of the pixel signal.
  • the comparator 20 inverts its output and outputs a low difference signal to the counter 30 .
  • the counter 30 responds to the difference signal input from the comparator 20 so that after the ramp signal RAMP starts to drop in voltage, it becomes equal to or equal to the pixel signal. It counts the time until it reaches a level below that level, and outputs each count result to the logic circuit 40 .
  • the P-phase period is a period for detecting the reset level of the pixel signal in the CDS process
  • the D-phase period is a detection period for detecting the signal level of the pixel signal in the CDS process.
  • the logic circuit 40 performs CDS processing and AD conversion processing based on the P-phase period count result and the D-phase period count result input from the counter 30 to generate a digital pixel signal (pixel data). ,Output.
  • the imaging device 1004 according to the embodiment can be formed with a laminated structure in which multiple layers of semiconductor chips are laminated.
  • the imaging device 1004 can be formed with a two-layer structure in which semiconductor chips are stacked in two layers.
  • FIG. 4A is a diagram showing an example in which the imaging device 1004 according to each embodiment is formed by a laminated CIS having a two-layer structure.
  • the pixel section 2010 is formed in the semiconductor chip of the first layer
  • the memory+logic section 2011 is formed in the semiconductor chip of the second layer.
  • the pixel section 2010 includes at least the pixel array section 11 .
  • the memory+logic unit 2011 includes, for example, the vertical scanning circuit 12, the timing control unit 13, the DAC 14, the column signal processing unit 15, the horizontal scanning circuit 16, and an interface for communicating between the imaging device 1004 and the outside. be able to.
  • the memory+logic unit 2011 can also include a memory that stores pixel data output from the column signal processing unit 15, for example.
  • the imaging device 1004 is configured as one solid-state imaging element 2000a by bonding the semiconductor chips of the first layer and the semiconductor chips of the second layer while electrically contacting them. .
  • the imaging device 1004 can be formed with a three-layer structure in which semiconductor chips are stacked in three layers.
  • FIG. 4B is a diagram showing an example in which the imaging device 1004 according to each embodiment is formed by a laminated CIS having a three-layer structure.
  • the pixel section 2010 is formed in the semiconductor chip of the first layer
  • the memory section 2012 is formed in the semiconductor chip of the second layer
  • the logic section 2011' is formed in the semiconductor chip of the third layer.
  • the logic unit 2011' includes the vertical scanning circuit 12, the timing control unit 13, the DAC 14, the column signal processing unit 15, the horizontal scanning circuit 16, and an interface for communicating between the imaging device 1004 and the outside. be able to.
  • the memory unit 2012 can also include a memory that stores pixel data output from the column signal processing unit 15, for example.
  • the first layer semiconductor chip, the second layer semiconductor chip, and the third layer semiconductor chip are bonded together while being in electrical contact with each other, whereby the imaging device 1004 is integrated into one. It is configured as one solid-state imaging device 2000b.
  • FIG. 5 is a schematic diagram showing the structure of an example of the imaging device 1004 according to the embodiment.
  • the imaging device 1004 employs the two-layer solid-state imaging device 2000a described with reference to FIG. 4A.
  • a photoelectric conversion element is formed in the first layer 2010a of the substrate, and a pixel circuit that converts charges generated by the photoelectric conversion element into pixel signals and outputs them is the first layer of the substrate. It is formed in two layers 2010b.
  • a pixel portion 2010 is composed of the first layer 2010a and the second layer 2010b.
  • photoelectric conversion units 100 including photoelectric conversion elements and transistors for controlling readout of charges from the photoelectric conversion elements are arranged in a matrix on the first layer 2010a.
  • circuit units 101 including pixel circuits that convert charges read from the photoelectric conversion units 100 into pixel signals are arranged in rows and columns corresponding to the photoelectric conversion units 100 in the first layer 2010a. Arranged in an array. More specifically, the circuit unit 101 is in electrical contact between the first layer 2010a and the second layer 2010b in a one-to-one relationship with the photoelectric conversion unit 100 corresponding in position on the first layer 2010a. It is placed while
  • the circuit section 101 further includes part of the comparator 20 . That is, in each embodiment, the comparator 20 includes at least a first circuit (denoted as CMP(1)) to which a pixel signal is directly supplied from the pixel circuit, and a first circuit to which the output of the first circuit is supplied. 2 circuits (denoted as CMP(2) and (3)).
  • the first circuit includes, for example, a circuit that compares the pixel signal output from the pixel circuit and the RAMP signal supplied from the DAC 14 .
  • a vertical scanning circuit 12 a counter 30, a logic circuit 40, a peripheral circuit 50, and an interface circuit 60 (also referred to as an IF circuit in the figure) are arranged for the memory+logic unit 2011. .
  • the peripheral circuit 50 includes the DAC 14.
  • the interface circuit 60 is an interface for transmitting and receiving signals between the imaging device 1004 as the solid-state imaging device 2000a and the outside.
  • the vertical scanning circuit 12 is arranged along the column direction of the pixel array section 11 at one end in the row direction of the memory+logic section 2011 (the right end in the example shown).
  • the interface circuit 60 is arranged along the column direction of the pixel array section 11 at the other end (the left end in the drawing) of the memory+logic section 2011 in the row direction.
  • a second circuit 210 obtained by dividing the comparator 20 is arranged for the memory+logic unit 2011 .
  • the second circuits 210 are arranged along the row direction of the memory+logic unit 2011 at one end and the other end in the column direction (upper and lower ends in the example of FIG. 5).
  • the second circuit 210 is provided for each column in the pixel array section 11 .
  • the second circuits 210 are provided at both ends of the memory+logic section 2011 in the column direction along the row direction in the pixel array section 11 .
  • the second circuit 210 is shared by a plurality of circuit units 101 arranged along columns in the second layer 2010b.
  • each second circuit 210 arranged at one end (for example, the upper end in the drawing) of the memory+logic unit 2011 in the column direction is one of the circuit units 101 arranged in the second layer 2010b. It is shared by each circuit section 101 arranged in one end side half (the upper half in the example of FIG. 5).
  • each second circuit 210 arranged at the other end in the column direction of the memory+logic unit 2011 for example, the lower end in FIG. Of these, it is shared by each circuit section 101 arranged in the other half (lower half in the example of FIG. 5).
  • Each pixel 10 (each photoelectric conversion unit 100 and each circuit unit 101) is scanned in the column direction, that is, in the vertical direction, as indicated by arrows.
  • the output from each pixel 10 (each circuit section 101) is transferred to the memory+logic section 2011 for each row.
  • FIG. 6 is a schematic diagram for explaining a path for converting an analog pixel signal into a digital pixel signal (pixel data) and supplying it to the interface circuit 60. As shown in FIG. 6
  • FIG. 6 is a diagram for explanation, and the arrangement of the logic circuit 40, the interface circuit 60, and the ADC (Analog to Digital Converter) 70 does not necessarily match the arrangement explained using FIG. not That is, in sections (a) and (b), the pixel array section 11 is provided on the first substrate, and the logic circuit 40, the interface circuit 60 and the ADC 70 are provided on the second substrate. It is also assumed that ADC 70 includes comparator 20 and counter 30 of FIG. That is, an analog pixel signal output from each pixel included in the pixel array section 11 is converted into pixel data by the ADC 70 and output to the outside via the logic circuit 40 and the interface circuit 60 .
  • ADC 70 Analog to Digital Converter
  • Section (a) of FIG. 6 is an example in which the ADCs 70 are arranged for each column. Also, section (b) is an example in which the ADC 70 is arranged for each pixel, and corresponds to each embodiment of the present disclosure.
  • each ADC 70 is arranged on one end side in the column direction, and the interface circuit 60 is arranged on the other end side in the column direction.
  • a pixel signal output from each pixel included in the pixel array section 11 is transferred to the end of the pixel section 2010 on the ADC 70 side via the vertical signal line VSL for each column, and is transmitted between the pixel section 2010 and the memory+logic section 2011. is supplied to each ADC 70 through the connection of .
  • the pixel data output from each ADC 70 is supplied to the interface circuit 60 via the logic circuit 40, for example.
  • each ADC 70 is arranged in a matrix in a region corresponding to the pixel array section 11, corresponding to each pixel arranged in the pixel array section 11. is placed in Each pixel included in the pixel array section 11 and each ADC 70 are connected to each other through a connection section provided in each ADC 70 between the first substrate and the second substrate. A pixel signal output from each pixel is converted into pixel data by the corresponding ADC 70 and supplied to the interface circuit 60 .
  • the pixel signal output from each pixel extends from one end of the pixel array section 11 in the column direction (vertical direction) to the other end. Distance will be transferred.
  • the pixel signal output from each pixel is transferred from the pixel section 2010 to the second substrate in the shortest possible time.
  • the pixel data output from each ADC 70 is transferred over a maximum distance corresponding to the distance from one end to the other end in the column direction of the pixel array section 11, as indicated by the signal SGLb.
  • the example shown in section (a) of FIG. 6 is an analog signal SGLa, which has a wide band and is susceptible to noise.
  • the signal passing through the long-distance wiring is the digital signal SGLb, which has a narrower band and is less susceptible to noise than the analog signal SGLa.
  • FIG. 7 is a schematic diagram schematically showing signal processing for pixel signals according to each embodiment.
  • comparator 20 is divided into multiple circuits.
  • the comparator 20 is divided into three circuits, a first-stage comparator 201, a middle-stage comparator 202, and a rear-stage comparator 203.
  • the first-stage comparator 201 corresponds to the first circuit described using FIG.
  • the middle-stage comparator 202 and the rear-stage comparator 203 correspond to the second circuit described using FIG. 5, and compare the output of the first circuit with the threshold.
  • the middle stage comparator 202 and the rear stage comparator 203 can also be configured as one circuit.
  • the long-distance wiring described using section (a) of FIG. the long-distance wiring is arranged at the boundary C between the counter 30 and the logic circuit 40 .
  • the long-distance wiring is arranged at the boundary B between the first-stage comparator 201 and the middle-stage comparator 202, as described using section (b) of FIG.
  • FIG. 8 is a schematic diagram showing an example in which the pixel array section 11 is vertically divided into a plurality of regions.
  • the pixel array section 11 is vertically divided into four areas: pixel areas 11Up1 and 11Up2 , and pixel areas 11Dwn1 and 11Dwn2 .
  • pixel regions 11Up1 and 11Up2 are the upper first and second pixel regions, respectively
  • pixel regions 11Dwn1 and 11Dwn2 are the lower first and second pixel regions, respectively.
  • an analog circuit 80Up1 and a logic circuit 40Up1 are arranged at a position corresponding to the pixel region 11Up1
  • an analog circuit 80Up2 and a logic circuit 40Up2 are arranged at a position corresponding to the pixel region 11Up2.
  • an analog circuit 80Dwn1 and a logic circuit 40Dwn1 are arranged at a position corresponding to the pixel region 11Dwn1
  • an analog circuit 80Up2 and a logic circuit 40Dwn2 are arranged at a position corresponding to the pixel region 11Up2 .
  • analog circuits 80Up 1 , 80Up 2 , 80Dwn 1 and 80Dwn 2 each include, for example, a pixel circuit, a comparator 20 and a counter 30 .
  • a pixel signal output from each pixel in the pixel region 11Up1 is transferred row by row from the end of the pixel region 11Up1 to the memory+logic unit 2011 via the vertical signal line in the pixel region 11Up1, and is transferred to the analog circuit 80Up. 1 is entered.
  • the output of the analog circuit 80Up1 is input to the logic circuit 40Up1 .
  • the pixel signal output from each pixel is transferred over a distance that is at most 1/4 of the distance between both ends of the pixel array section 11 in the column direction. Shortened for the transfer distances described. However, there is no change from the existing configuration in that pixel signals are transferred via vertical signal lines. Therefore, the parasitic capacitance of the shortened vertical signal line affects only the settling in the pixels 10, and it is difficult to improve the characteristics such as the influence of noise.
  • the distance over which the charge generated in the pixel 10 is transferred to the first-stage comparator 201 is extremely short, so the settling time in the pixel 10 can be shortened. Therefore, it is possible to speed up the readout time of charges from the pixels 10 . Further, since the vertical signal line, which is a heavy load, is connected to the output side of the first-stage comparator 201, the bandwidth of the signal transferred to the vertical signal line can be narrowed, and noise can be reduced.
  • FIG. 9 is a circuit diagram showing an example configuration according to the first embodiment.
  • each drive control signal for driving each pixel 10 supplied from the vertical scanning circuit 12 to each photoelectric conversion unit 100 and circuit unit 101 is omitted to avoid complexity.
  • the photoelectric conversion unit 100 is configured in the first layer 2010a of the pixel unit 2010.
  • the photoelectric conversion element 300 which is a photodiode; 302 and.
  • the photoelectric conversion element 300 generates and accumulates charges according to the received light.
  • the drain of the nMOS transistor 301 is connected to the cathode of the photoelectric conversion element 300 .
  • the nMOS transistor 301 has its gate controlled to be non-conducting/conducting according to a signal TRG supplied from the vertical scanning circuit 12 . When the nMOS transistor 301 is in a conducting state, the charges accumulated in the photoelectric conversion element 300 are read out.
  • the source of the nMOS transistor 301 is connected to the circuit section 101 corresponding to the photoelectric conversion section 100 from the first layer 2010a through the connection section 400 to the second layer 2010b.
  • the connecting portion 400 can be a Cu--Cu direct bonding for directly bonding Cu electrodes, a through silicon via (TSV), a bonding portion composed of a microbump, or the like.
  • the nMOS transistor 302 has a drain connected to the power supply line, a source connected to the cathode of the photoelectric conversion element 300 together with the drain of the nMOS transistor 301 , and a non-conducting/conducting state by a signal OFG supplied from the vertical scanning circuit 12 to the gate. controlled.
  • the nMOS transistor 302 is in a conductive state, the charges accumulated in the photoelectric conversion element 300 are extracted to, for example, the power supply line.
  • the circuit portion 101 is formed in the second layer 2010b of the pixel portion 2010.
  • FIG. The circuit section 101 includes a differential pair using nMOS transistors 311a and 311b, pMOS transistors 310a and 310b which are p-channel MOS transistors forming a current mirror circuit, and an nMOS transistor 312 as a current source.
  • the sources of pMOS transistors 310a and 310b are each connected to power supply line VDD1 .
  • connection point 304 where the connection section 400 for connecting to the photoelectric conversion section 100 and the gate of the nMOS transistor 311b are connected is a floating diffusion layer (FD).
  • the connection point 304 is further connected to the source of the nMOS transistor 303 .
  • the drain of the nMOS transistor 303 is connected to the connection point where the drain of the nMOS transistor 311b and the drain of the pMOS transistor 310b are connected.
  • the non-conducting/conducting state of the nMOS transistor 303 is controlled according to the signal RST supplied from the vertical scanning circuit 12 .
  • circuit unit 101 can share an FD among a plurality of circuit units 101 adjacent to each other.
  • an FD can be shared by four circuit units 101 (pixels 10) adjacent to each other.
  • the nMOS transistor 303 With the nMOS transistor 303 in a conductive state, the charge in the FD is drawn to the power supply line VDD1 through the pMOS transistor 310b, and the FD is reset.
  • the nMOS transistor 301 When the nMOS transistor 301 is in a conducting state, the charge accumulated in the photoelectric conversion element 300 is transferred to the FD and accumulated.
  • FD is connected to the gate of nMOS transistor 311b.
  • the charge accumulated in the FD is converted into a voltage when read out from the FD, and supplied as a pixel signal to the gate of the nMOS transistor 311b.
  • the nMOS transistor 303 and the FD constitute a pixel circuit that outputs a pixel signal based on the charges generated by the photoelectric conversion element 300 .
  • the FD functions as a charge-voltage converter that converts the charge generated by the photoelectric conversion element 300 into a voltage.
  • a gate of the nMOS transistor 311a is connected to a RAMP wiring 330 to which a RAMP signal (reference signal) generated by the DAC 14 is transmitted.
  • a RAMP signal generated by the DAC 14 is supplied to the vertical scanning circuit 12 .
  • the vertical scanning circuit 12 outputs a RAMP signal to the RAMP wiring 330 via the connection section 401 for each row of the matrix arrangement of the circuit section 101 .
  • the connecting portion 401 can be a Cu--Cu direct bonding for directly bonding Cu electrodes, a Through Silicon Via (TSV), or a bonding portion composed of a microbump or the like.
  • the differential pair compares the RAMP signal supplied to the gate of the nMOS transistor 311a with the pixel signal supplied to the gate of the nMOS transistor 311b.
  • the result of the comparison by the operating pair is output as the voltage difference between the two from the connection point where the drain of the pMOS transistor 310b and the drain of the nMOS transistor 311b are connected.
  • This differential voltage is supplied to the vertical signal line VSL via the switch circuit 327 .
  • the switch circuit 327 is a row selection switch whose non-conducting/conducting state is controlled for each row according to a drive signal output from the vertical scanning circuit 12, for example.
  • the vertical signal line VSL is connected to the second circuit 210 configured in the memory+logic section 2011 from the second layer 2010b through the connection section 402 such as a Cu--Cu bond.
  • the connecting portion 402 can be a Cu--Cu direct bonding for directly bonding Cu electrodes, a Through Silicon Via (TSV), or a bonding portion composed of a microbump or the like.
  • the second circuit 210 is provided for each column of the pixels 10 arranged in the pixel array section 11 .
  • the second circuit 210 includes pMOS transistors 320 , 322 , 323 and 325 and nMOS transistors 321 , 324 and 326 .
  • a connection portion 402 is connected to the gate of the pMOS transistor 320 and receives a signal from the vertical signal line VSL.
  • the pMOS transistor 320 has a source connected to the power supply line VDD 1 and a drain connected to the drain of the nMOS transistor 321 .
  • the gate of nMOS transistor 321 is connected to bias voltage V BIAS .
  • the pMOS transistors 322, 323 and 325 and the nMOS transistors 324 and 326 form a positive feedback circuit.
  • This positive feedback circuit is driven by a power supply on power supply line VDD2 whose voltage is lower than power supply line VDD1 on which the differential pair is driven.
  • the pMOS transistor 320 and the nMOS transistor 321 form a voltage conversion circuit that converts the output from the differential pair into a low voltage signal that allows the positive feedback circuit to operate.
  • the bias voltage V BIAS may be any voltage that can be converted into a voltage that does not destroy each transistor of the positive feedback circuit that operates at a low voltage.
  • the bias voltage VBIAS can be the same voltage as the voltage of the power supply line VDD2 that drives the positive feedback circuit.
  • the positive feedback circuit outputs a comparison result signal that is inverted when the level of the pixel signal is higher than the level of the reference signal (RAMP signal) based on the signal obtained by converting the output signal from the differential pair to a low voltage.
  • This positive feedback circuit speeds up the transition speed when the output signal OUT output as the comparison result signal is inverted.
  • the source of the nMOS transistor 321 which is the output end of the voltage conversion circuit, is connected to the drains of the pMOS transistor 323 and the nMOS transistor 324, and the gates of the pMOS transistor 325 and the nMOS transistor 326.
  • the sources of pMOS transistors 322 and 325 are connected to power supply line VDD2
  • the drain of pMOS transistor 322 is connected to the source of pMOS transistor 323, and the gate of pMOS transistor 323 is the output end of this positive feedback circuit. It is connected to the drains of transistor 325 and nMOS transistor 326 .
  • the sources of nMOS transistors 324 and 326 are connected to a predetermined voltage, eg, ground potential.
  • An initialization signal INI is supplied to the gates of the pMOS transistor 322 and the nMOS transistor 324, respectively.
  • the pMOS transistor 325 and the nMOS transistor 326 constitute an inverter circuit, and the connection point between their drains is the output terminal from which the second circuit 210 outputs the output signal OUT.
  • the charge generated by the photoelectric conversion element 300 in the photoelectric conversion unit 100 is integrated with the first layer 2010a on which the photoelectric conversion unit 100 is provided. It is provided in the second layer 2010b and transferred to the circuit section 101 corresponding to the photoelectric conversion section 100 in position.
  • the circuit unit 101 converts analog pixel signals based on charges transferred from the photoelectric conversion unit 100 into digital pixel signals (pixel data) and outputs the digital pixel signals (pixel data). According to this configuration, the charge read from the photoelectric conversion unit 100 is transferred to the circuit unit 101 over a very short distance, so that the influence of noise during charge transfer can be suppressed.
  • Focal plane distortion (Regarding focal plane distortion) Focal plane distortion according to the first embodiment will be described.
  • the exposure of the photoelectric conversion elements 300 is performed row by row, so the exposure timing of each row is different in the vertical direction (column direction), and so-called focal plane distortion may occur in the captured image.
  • FIG. 10A is a schematic diagram for explaining focal plane distortion when the pixel array section 11 is vertically divided into two.
  • ADCs (Analog to Digital Converters) 70Up and 70Dwn include a comparator 20 and a counter 30, respectively. Also, the configurations of the logic circuit 40 and the interface circuit 60 are omitted.
  • Section (a) of FIG. 10A shows an example in which the pixel array section 11 is divided into a pixel region 11Up and a pixel region 11Dwn.
  • the vertical signal line VSL is divided by the boundary region 150a between the pixel region 11Up and the pixel region 11Dwn. It is supplied from the first layer 2010a to the second layer 2010b.
  • Section (b) of FIG. 10A shows an example of arrangement of ADCs 70Up and 70Dwn corresponding to pixel regions 11Up and 11Dwn in the second layer 2010b.
  • ADCs 70Up and 70Dwn are provided on both sides of boundary region 150b corresponding to boundary region 150a in first layer 2010a. Note that the ADCs 70Up and 70Dwn are provided for each vertical signal line VSL.
  • an analog pixel signal output from each pixel included in the pixel array section 11 is converted into pixel data by the ADC 70 and output to the outside via the logic circuit 40 and the interface circuit 60 (not shown).
  • the vertical signal line VSL is connected to the corresponding ADCs 70Up and 70Dwn from the boundary region 150a where the vertical signal line VSL is divided in the first layer 2010a through the boundary region 150b of the second layer 2010b.
  • FIG. 10B is a schematic diagram for explaining focal plane distortion in the configuration according to the first embodiment.
  • FIG. 10B is a diagram for explanation, and configurations such as the logic circuit 40 and the interface circuit 60 are omitted.
  • the pixel array section 11 includes N rows in a matrix arrangement in which the photoelectric conversion sections 100 and the circuit section 101 are arranged. That is, the pixel array section 11 includes N pixels 10 in the column direction. Note that when the FD is shared by a plurality of circuit units 101, the value N is used as the FD sharing unit.
  • each photoelectric conversion unit 100 provided on the first layer 2010a includes the first-stage comparator 201 (first circuit) in the comparator 20 . Therefore, the pixel array section 11 can be regarded as being divided into rows in the column direction, and the vertical signal lines VSL are arranged in the boundary regions 150 1 , 150 2 , . It can be considered to be N-divided.
  • Section (b) of FIG. 10B shows an example of placement of ADCs 71 1 , 71 2 , . . . , 71 N in the second layer 2010b.
  • Each ADC 71 1 , 71 2 , . and a comparison process with a reference signal are identical to each ADC 71 1 , 71 2 , . and a comparison process with a reference signal.
  • the longest vertical signal line VSL is half the length of the pixel array section 11 in the vertical direction.
  • the length of wiring or connection corresponding to the vertical signal line VSL is the length in the direction perpendicular to the substrate surface from the first layer 2010a to the second layer 2010b, which is extremely short compared to the case of FIG. 10A. , it is possible to further suppress the influence of noise.
  • the second layer 2010b may be filled with ADCs 71 1 , 71 2 , . Therefore, it is preferable to arrange the logic circuit 40 and the interface circuit 60 in the memory+logic unit 2011 as shown in section (c) of FIG. 10C.
  • sections (a) and (b) of FIG. 10C are common to sections (a) and (b) of FIG. 10B, so description thereof will be omitted here.
  • the comparator 20 and the counter 30 can be configured for each pixel 10, operation as a global shutter becomes possible. However, especially in cameras for mobile use, it is difficult to configure the comparator 20 and the counter 30 for each pixel 10 because the pixel cell size must be small.
  • FIG. 11 is a schematic diagram showing an arrangement example of the RAMP wiring and each connection portion according to the first embodiment.
  • the circuit section 101 is arranged in a matrix pattern corresponding to each photoelectric conversion section 100 in the pixel array section 11 of the first layer 2010a.
  • the connection section 402 connects the vertical signal lines VSL provided for each column on the second substrate and the second circuits 210 provided for each column on the memory+logic section 2011. do.
  • the connection portions 402 are provided at both ends of each column in the arrangement of the second circuits 210 in the second layer 2010b.
  • a RAMP wiring 330 for supplying a RAMP signal to the circuit section 101 is provided for each row in the matrix arrangement of the circuit section 101 on the second layer 2010b.
  • One end of each RAMP wiring 330 (the right end in the example of the drawing) is connected to the connection portion 401 .
  • the vertical scanning circuit 12 is provided at one end (the right end in the example shown) in the horizontal direction of the substrate (corresponding to the row direction in the matrix arrangement of the circuit units 101). Further, an interface circuit 60 is provided on the other horizontal end side of the substrate.
  • a second circuit 210, a counter 30, and a logic circuit 40 are provided in a region between the vertical scanning circuit 12 and the interface circuit 60 corresponding to, for example, the matrix arrangement of the circuit unit 101. , DAC 14 are arranged.
  • the logic circuit 40 is arranged on the interface circuit 60 side (left side) and the DAC 14 is arranged on the vertical scanning circuit 12 side (right side) with respect to the vertical central portion of the area.
  • Counters 30 are arranged on both sides of the central portion in the vertical direction according to each column of the matrix arrangement of the circuit portions 101 . Further outside the counter 30, a second circuit 210 is arranged according to each column. In the example of the figure, each counter 30 and each second circuit 210 corresponding to each column are shown as one block.
  • connection portion 402 is provided at each end portion of each second circuit 210 corresponding to each side of the memory+logic portion 2011 in the vertical direction.
  • a signal output from each circuit unit 101 to the vertical signal line VSL in the second layer 2010 b is supplied to each second circuit 210 via each connection unit 402 .
  • a RAMP signal generated by the DAC 14 is supplied to the vertical scanning circuit 12 via the wiring 331 .
  • the vertical scanning circuit 12 outputs the RAMP signal supplied from the DAC 14 to each connection section 401 provided for each row of the matrix arrangement of the circuit section 101 .
  • the RAMP signal is transferred from the memory+logic section 2011 to the second layer 2010b via each connection section 401 and supplied to the circuit section 101 row by row.
  • the first circuit that compares the pixel signal and the RAMP signal corresponding to the first-stage comparator 201 includes: This is an example of connecting a latch circuit that latches a comparison result.
  • FIG. 12A is a schematic diagram for explaining an example of performing an operation corresponding to the global shutter method in the configuration of the first modified example of the first embodiment.
  • a first substrate is provided with a pixel array section 11 in which photoelectric conversion sections 100 are arranged in a matrix.
  • four photoelectric conversion units 100 adjacent to each other share an FD to which charges generated by the photoelectric conversion elements 300 are transferred.
  • one FD is shared by four photoelectric conversion units 100 numbered (1) to (4).
  • the four photoelectric conversion units 100 of the FD sharing unit are exposed in order of numbers (1) to (4), for example.
  • an ADC 72 is arranged on the second substrate for each FD sharing unit.
  • Each ADC 72 includes a first circuit 73 including a circuit that compares the pixel signal and the RAMP signal, and a latch circuit 74 that latches the output of the first circuit 73 .
  • the first circuit 73 can correspond to, for example, the circuit section 101 described above.
  • the imaging device 1004 simultaneously exposes each of the photoelectric conversion units 100 numbered (1), for example.
  • the charge generated in each photoelectric conversion unit 100 by exposure is transferred to the FD, converted into a voltage, and supplied to each ADC 72 as a pixel signal.
  • the supplied pixel signal is compared with the RAMP signal in the first circuit 73 and the comparison result is latched in the latch circuit 74 .
  • the comparison result latched by each latch circuit 74 is read from the latch circuit 74 row by row, converted into pixel data by the second circuit 210 (not shown), and output to the outside through the logic circuit 40 and the interface circuit 60. be done.
  • the imaging device 1004 corresponds to the global shutter method. operation becomes possible.
  • FIG. 12B is a schematic diagram for explaining an example of a rolling shutter operation in the configuration of the first modified example of the first embodiment, similar to FIG. 12A.
  • the configurations of the first substrate and the second substrate are the same as those shown in FIG. 12A, so detailed description thereof will be omitted here.
  • rows and columns are defined according to FD sharing units. That is, on the second substrate, the ADCs 72 are arranged in an array of 4 rows ⁇ 6 columns. Also, each line shall be the first line, the second line, . . . from the bottom to the top of the drawing.
  • the imaging device 1004 simultaneously performs exposure in each photoelectric conversion unit 100 of number (1) in the FD sharing unit corresponding to each ADC 72 in the first row, for example.
  • the charge generated in each photoelectric conversion unit 100 by exposure is transferred to the FD, converted into a voltage, and supplied as a pixel signal to each ADC 72 in the first row.
  • the supplied pixel signal is compared with the RAMP signal in the first circuit 73 and the comparison result is latched in the latch circuit 74 .
  • the comparison result latched from the latch circuit 74 is read out, converted into pixel data by the second circuit 210 (not shown), and output to the outside via the logic circuit 40 and the interface circuit 60 .
  • This operation is sequentially performed for each photoelectric conversion unit 100 numbered (1) to (4) included in the FD sharing unit corresponding to each ADC 72 in the first row, and as described above, each charge is converted to a voltage. , and generates pixel data based on voltage.
  • the photoelectric conversion units 100 with numbers (1) to (4) is completed, next, the photoelectric conversion units with numbers (5) to (8) included in the FD sharing units corresponding to the ADCs 72 in the second row are exposed.
  • the above-described operations are sequentially performed in the same manner.
  • a rolling shutter operation can be performed by sequentially performing this operation on the third line, the fourth line, and so on.
  • the latch operation by the latch circuit 74 or the latch circuit 74 itself can be omitted.
  • a second modification of the first embodiment is an example in which the configurations of the second layer and the memory+logic section 2011 according to the first embodiment shown in FIGS. 5 and 11 are changed.
  • FIG. 13 is a schematic diagram showing an example configuration of an imaging device 1004 according to the second modification of the first embodiment.
  • the imaging device 1004 employs the two-layer solid-state imaging device 2000a described with reference to FIG. 4A.
  • the configuration according to the second modification of the first embodiment will be described in comparison with the configurations of FIGS. 5 and 11 according to the first embodiment.
  • the vertical scanning circuit 12 is arranged in the memory+logic section 2011.
  • the vertical scanning circuit 12 is divided into two parts, a vertical scanning circuit 12L and a vertical scanning circuit 12H. Also referred to as vertical scanning circuit L and vertical scanning circuit H respectively).
  • the vertical scanning circuit 12L is arranged in the memory+logic section 2011, and the vertical scanning circuit 12H is arranged in the second layer 2010b.
  • the vertical scanning circuits 12L and 12H drive the photoelectric conversion sections 100 and the circuit sections 101 in one and the other regions obtained by dividing the pixel array section 11 in the column direction, respectively.
  • the second circuits 210 of each column are arranged in the memory+logic unit 2011 .
  • the second circuits 210 in each column are arranged on the second layer 2010b. More specifically, the second circuits 210 are arranged at the upper and lower ends in the column direction of the circuit units 101 arranged in a matrix on the second layer 2010b.
  • Each of the second circuits 210 is connected to each of the counters 30 arranged on the upper and lower ends of the memory+logic section 2011 in the column direction via a connecting section 402' such as a Cu--Cu bond.
  • FIGS. 5 and 11 Which of the configuration according to the first embodiment shown in FIGS. 5 and 11 and the configuration according to the second modification of the first embodiment shown in FIG. It can be determined according to the state of each chip. For example, when a large area is required for the pixel section 2010 (first layer 2010a and second layer 2010b), the configurations of FIGS. 5 and 11 are adopted so that many circuits can be arranged in the memory+logic section 2011. . Further, for example, in the memory+logic unit 2011, if the logic circuit 40 or the like needs a large area, the configuration of FIG. Deploy. By changing these arrangements, it may be possible to reduce the overall size of the imaging device 1004, that is, the solid-state imaging device 2000a.
  • the vertical scanning circuit 12 is divided into two vertical scanning circuits 12L and 12H, which are arranged in the memory+logic section 2011 and the second layer 2010b, respectively, and the second circuit 210 is arranged in the second layer 2010b.
  • the vertical scanning circuit 12 may not be divided and the second circuit 210 may be placed on the second layer 2010b.
  • the second circuit 210 is arranged in the memory+logic section 2011, and the vertical scanning circuit 12 is divided into two vertical scanning circuits 12L and 12H, which are arranged in the memory+logic section 2011 and the second layer 2010b, respectively. good too.
  • the vertical scanning circuit 12 may be arranged on the second layer 2010b, and in addition to the second circuit 210, the counter 30 may also be arranged on the second layer 2010b.
  • FIG. 14 is a schematic diagram for explaining the configuration according to the third modification of the first embodiment.
  • the first stage comparator 201 and the middle stage comparator 202 are also indicated as "1st" and "2nd", respectively.
  • one middle-stage comparator 202 is arranged for each column in the pixel array section 11, as shown in section (a) of FIG. That is, the output of each first stage comparator 201 arranged along the column of the pixel array section 11 is input to one middle stage comparator 202 arranged in the column.
  • the output of the first-stage comparators 201 arranged in odd-numbered rows is transferred to the first middle-stage comparator 202 1 . to enter. Also, the output of the first-stage comparator 201 arranged in the even-numbered row is input to the second middle-stage comparator 202 2 .
  • the first-stage comparator 201 and the middle-stage comparator 202 (the second middle-stage comparators 202 1 and 202 2 ) in this way, it is possible to simultaneously read out the output of the first-stage comparator 201 by multiple lines (two lines in this example). and can operate at higher speeds.
  • the second embodiment is an example in which the configuration of the circuit section 101 that compares the RAMP signal and the pixel signal is different from that of the circuit section 101 in the first embodiment.
  • FIG. 15 is a circuit diagram showing an example configuration according to the second embodiment.
  • each drive control signal for driving each pixel 10 supplied from the vertical scanning circuit 12 to each photoelectric conversion unit 100 and circuit unit 101 is omitted to avoid complexity.
  • the pixel circuit that drives the photoelectric conversion element 300 and outputs the pixel signal includes four nMOS transistors 301 , 303 , 305 and 306 .
  • the nMOS transistor 301 has a source connected to the cathode of the photoelectric conversion element 300 and a drain connected to the source of the nMOS transistor 303 and the gate of the nMOS transistor 305 via the connection portion 400 .
  • the nMOS transistor 301 is controlled to be non-conducting/conducting according to a signal TRG supplied to its gate from the vertical scanning circuit 12 .
  • a photoelectric conversion unit 100 is configured including an nMOS transistor 301 and a photoelectric conversion element 300 .
  • a connection point 304 where the drain of the nMOS transistor 301, the source of the nMOS transistor 303, and the gate of the nMOS transistor 305 are connected is FD.
  • the nMOS transistor 301 is in a conducting state, the charge accumulated in the photoelectric conversion element 300 is transferred to the FD.
  • the drain of the nMOS transistor 303 is connected to the power supply line, and the non-conducting/conducting state is controlled according to the signal RST supplied to the gate from the vertical scanning circuit 12 .
  • the nMOS transistor 303 is in a conductive state, the charges accumulated in the FD are drawn to the power supply line, and the FD is reset.
  • the nMOS transistor 305 has a drain connected to the power supply line and a source connected to the drain of the nMOS transistor 306 .
  • the source of nMOS transistor 306 is connected to the sources of pMOS transistors 340 and 353 .
  • the nMOS transistor 306 is controlled to be non-conducting/conducting according to a signal SEL supplied to its gate from the vertical scanning circuit 12 .
  • a signal SEL is a row selection signal for selecting a pixel circuit that outputs a signal to the vertical signal line VSL for each row, and the nMOS transistor 306 functions as a row selection transistor that performs row selection.
  • the nMOS transistor 306 In response to the signal SEL, the nMOS transistor 306 is in a conducting state, and charges are read out from the FD, converted into voltages, and used as pixel signals.
  • This pixel signal is amplified by the nMOS transistor 305 and input to the sources of the pMOS transistors 340 and 353 via the nMOS transistor 306 .
  • the nMOS transistor 305 functions as an amplification transistor that amplifies the pixel signal.
  • the gate of pMOS transistor 340 is connected to RAMP wiring 330 via capacitor 352 .
  • a switch circuit 341 is connected between the gate and drain of the pMOS transistor 340 .
  • the switch circuit 341 is controlled to be non-conducting/conducting according to an auto-zero signal (AZ signal) supplied from the vertical scanning circuit 12 .
  • a first circuit corresponding to the first-stage comparator 201 is configured including the pMOS transistor 340 and the switch circuit 341 .
  • the pMOS transistor 353 has its gate and drain connected and functions as a clamp circuit for the pMOS transistor 340 .
  • the drain of the pMOS transistor 353 is connected to the drain of the pMOS transistor 340, and the drain of the pMOS transistor 340 is connected to the vertical signal line VSL.
  • a capacitor 354 connected to the vertical signal line VSL is a parasitic capacitance of the vertical signal line VSL.
  • the vertical signal line VSL is connected to the current source 355 via the connection portion 402 .
  • Current source 355 is realized by, for example, an nMOS transistor.
  • An output from the circuit section 101 including the nMOS transistor 306 which is rendered conductive in response to the signal SEL is taken out from the connection point where the connection section 402 and the current source 355 are connected. This extracted output is supplied to a second circuit 210 (shown as CMP(2),(3) in the figure).
  • the photoelectric conversion section 100 is provided on the first layer 2010a in the solid-state imaging device 2000a.
  • Circuit portion 101 includes nMOS transistors 303, 305 and 306, pMOS transistors 340 and 353, and capacitor 352, and is provided in second layer 2010b.
  • the current source 355 , the second circuit 210 (not shown), and the like are provided in the memory+logic section 2011 .
  • FIG. 16 is a timing chart showing an example of variations in input/output signals relating to the circuit section 101 according to the second embodiment.
  • an input voltage V VSL indicates a voltage input from the source of the nMOS transistor 306 to the source of the pMOS transistor 340 .
  • a reference voltage V RMP indicates the voltage of the RAMP signal.
  • the auto-zero signal AZ is input over a predetermined auto-zero period.
  • the gate and drain of the pMOS transistor 340 are short-circuited, and an auto-zero operation as a comparator is performed.
  • the DAC 14 gradually lowers the reference voltage V RMP based on the reference signal (RAMP signal) over a certain period from timing T2 .
  • the nMOS transistors 301, 303, 305 and 306 and the FD pixel circuit are initialized, and the input voltage V VSL (that is, the reset level) at this time is V VSLp .
  • Vdp be the drain voltage Vd of the pMOS transistor 340 at this timing T3 . If less than this Vdp is set to low level and Vdp or more is set to high level, the drain voltage Vd of the pMOS transistor 340 is inverted from low level to high level at timing T3 .
  • the DAC 14 initializes the reference voltage and gradually lowers the reference voltage VRMP over a certain period from timing T5 .
  • charge is transferred to the FD, and the input voltage V VSL (that is, the signal level) at this time is V VSLd .
  • This signal level V VSLd is lower than the reset level V VSLp by ⁇ V.
  • the reference voltage V RMP and the signal level V VSLd substantially match.
  • the voltage drop amount ⁇ V of the input voltage V VSL is equal to that of the drain voltage Vd. It is the same as the amount of voltage drop.
  • the inversion of the drain voltage Vd is performed based on the drain voltage Vdd obtained by dropping the voltage drop amount ⁇ V from the input voltage VVSL . It is conceivable to judge
  • FIG. 17 is a circuit diagram showing an example configuration according to the existing technology.
  • comparator 20 includes pMOS transistors 340 and 353, switch circuit 341 and capacitor 352 shown in FIG.
  • Comparator 20 further includes a capacitor 360, a pMOS transistor 363, nMOS transistors 362 and 364 forming clamp circuits for the input and output of pMOS transistor 363, respectively, and a current source 355'.
  • the pMOS transistor 363 functions as an output transistor for taking out the output of the comparator 20 .
  • a pixel circuit including a photoelectric conversion element 300, nMOS transistors 301, 303, 305 and 306 for reading out charges from the photoelectric conversion element 300 and outputting a pixel signal, and an FD is a vertical signal.
  • Multiple connections are made to the line VSL.
  • Comparator 20 is shared by these multiple circuits. Further, the photoelectric conversion element 300 and the nMOS transistor 301 are provided on the first layer 2010a of the pixel section 2010, and the nMOS transistors 303, 305 and 306 and the FD among the pixel circuits are provided on the second layer 2010b. . It is also assumed that the comparator 20 is provided in the memory+logic unit 2011 .
  • the band can be limited by the capacitor 354, which is the parasitic capacitance of the vertical signal line VSL. Therefore, noise can be reduced without adding the capacitor 360 to the memory+logic unit 2011 .
  • a first modified example of the second embodiment is an example in which the positions of the row select transistors in the above-described second embodiment are changed.
  • FIG. 18 is a circuit diagram showing an example configuration according to the first modification of the second embodiment.
  • the first circuit including the pMOS transistor 340 and the switch circuit 341 corresponding to the first-stage comparator 201 is the output of the pixel circuit, that is, the It is connected to the source of nMOS transistor 306 which is a row select transistor.
  • the source of the nMOS transistor 305 which is an amplification transistor, is connected to the source of the pMOS transistor 340, and the drain of the pMOS transistor 340 is connected to the drain of the nMOS transistor 306.
  • the source of the nMOS transistor 306 is connected to the vertical signal line VSL.
  • a vertical signal line VSL is connected to the drain of an nMOS transistor 307 as a current source via a connection portion 402 .
  • An output OUT is taken out from a connection point where the connection portion 402 and the nMOS transistor 307 are connected. This output OUT is supplied to a second circuit 210 (not shown).
  • the photoelectric conversion section 100 including the photoelectric conversion element 300 and the nMOS transistor 301 is provided in the first layer 2010 a of the pixel section 2010 .
  • a circuit section 101 including a pixel circuit, a pMOS transistor 340 , a switch circuit 341 and a capacitor 342 is provided in the second layer 2010 b of the pixel section 2010 .
  • an nMOS transistor 307 as a current source and a second circuit 210 are provided in the memory+logic portion 2011 .
  • band limitation is possible due to the parasitic capacitance of the vertical signal line VSL. Therefore, noise can be reduced without adding a capacitor for limiting the band to the memory+logic unit 2011 .
  • FIG. 19 is a schematic diagram showing an example in which the configuration according to the second embodiment shown in FIG. 18 is arranged in a matrix.
  • a circuit 102 including a photoelectric conversion unit 100 and a circuit unit 101 is arranged in a matrix.
  • the source of the row selection transistor whose gate receives the signal SEL is connected to the vertical signal line VS for each column of the matrix arrangement.
  • Each vertical signal line VSL is connected to the drain of an nMOS transistor 307 as a current source via each connection portion 402 .
  • An output OUT is taken out from each connection point where each connection portion 402 and the drain of each nMOS transistor 307 are connected.
  • Each output OUT extracted from each vertical signal line VSL is supplied to a second circuit (not shown) for each column.
  • the photoelectric conversion portion 100 is provided in the first layer 2010a of the pixel portion 2010, and the circuit portion 101 is provided in the second layer 2010b. be done.
  • Each photoelectric conversion unit 100 is connected to the circuit unit 101 via a connection unit 400 .
  • a memory+logic unit 2011 is provided with an nMOS transistor 307 as a current source for each column and a second circuit 210 (not shown). Each vertical signal line VSL is connected to the nMOS transistor 307 via a connection portion 402 . Although not shown, the RAMP wiring 330 for transmitting the RAMP signal output from the DAC 14 and the wiring for transmitting the auto-zero signal (AZ signal) supplied from the vertical scanning circuit 12 are connected to the respective memories.
  • the + logic section 2011 is connected to the circuit 102 (circuit section 101 ) via the connection section 401 .
  • FIG. 20 is a circuit diagram showing an example configuration according to a second modification of the second embodiment.
  • a second modification of the second embodiment, as shown in FIG. 20, is the first circuit that compares the pixel signal and the RAMP signal, which was described with reference to FIG. 9 in the first embodiment.
  • This is an example in which a switch circuit 341 that performs auto zero is added to the configuration using a differential pair.
  • the switch circuit 341 is configured using pMOS transistors.
  • the source of the pMOS transistor is connected to the connection point where the drain of one pMOS transistor 310b forming the current mirror circuit and the drain of the nMOS transistor 311b forming one of the differential pair are connected.
  • an output OUT is extracted from the connection point and supplied to the second circuit 210 via a vertical signal line VSL (not shown).
  • the drain of the pMOS transistor is connected to the gate of the nMOS transistor 311b and to the connection section 401 via the capacitor 342.
  • a connection unit 401 is supplied with a RAMP signal output from a DAC 14 (not shown) provided in the memory+logic unit 2011 .
  • the RAMP signal is supplied from connection 401 through capacitor 342 to the gate of nMOS transistor 311b and the drain of the pMOS transistor.
  • a signal AZ for controlling the auto-zero operation is supplied to the gate of the pMOS transistor via a connection section 401 .
  • the drains of nMOS transistors 306a and 306b are connected to the sources of nMOS transistors 311a and 311b forming a differential pair, respectively.
  • the sources of nMOS transistors 306a and 306b are connected together, and the connection point is connected via connection 402 to the drain of nMOS transistor 307 as a current source.
  • Signal SEL is supplied to the gates of nMOS transistors 306a and 306b. That is, nMOS transistors 306a and 306b function as select transistors.
  • the photoelectric conversion section 100 including the photoelectric conversion element 300 and the nMOS transistor 301 is provided in the first layer 2010 a of the pixel section 2010 .
  • a circuit section 101 using a differential pair of nMOS transistors 311 a and 311 b and an nMOS transistor 303 included in the pixel circuit are provided in the second layer 2010 b of the pixel section 2010 .
  • Each photoelectric conversion unit 100 is connected to the circuit unit 101 via a connection unit 400 .
  • a memory+logic unit 2011 is provided with pMOS transistors 310 a and 310 b that form a current mirror circuit, an nMOS transistor 307 as a current source, and a second circuit 210 (not shown).
  • the RAMP wiring 330 for transmitting the RAMP signal output from the DAC 14 and the wiring for transmitting the auto-zero signal (AZ signal) supplied from the vertical scanning circuit 12 are connected to the respective memories.
  • the + logic section 2011 is connected to the circuit section 101 via the connection section 401 .
  • band limitation is possible due to the parasitic capacitance of the vertical signal line VSL. Therefore, noise can be reduced without adding a capacitor for limiting the band to the memory+logic unit 2011 .
  • FIG. 21 is a circuit diagram showing an example configuration according to the third modification of the second embodiment.
  • pMOS transistor 345 includes connections corresponding to pMOS transistor 340 of FIG.
  • a switch circuit 341 whose non-conducting/conducting state is controlled by a signal AZ is connected between the gate and drain of the pMOS transistor 345 .
  • the switch circuit 341 is configured using pMOS transistors.
  • a capacitor 343 is further connected between the gate and drain of the pMOS transistor 345 . Further, to the gate of the pMOS transistor 345, one end of a capacitor 344 having the other end connected to a predetermined potential (for example, ground potential) is connected.
  • a predetermined potential for example, ground potential
  • the pMOS transistor 345 can function as an amplifier. Specifically, the pMOS transistor 340 amplifies the signal supplied from the source of the nMOS transistor 305 with an amplification factor n according to the capacitance ratio between the capacitors 343 and 342 and outputs the amplified signal from the drain.
  • the vertical signal line VSL is connected to the drain of the nMOS transistor 307 of the current source via the connection portion 402 .
  • the output OUT is taken out from the connection point where the connection portion 402 and the drain of the nMOS transistor 307 are connected.
  • the output OUT is supplied to a comparator 20 (not shown).
  • the photoelectric conversion section 100 including the photoelectric conversion element 300 and the nMOS transistor 301 is provided in the first layer 2010 a of the pixel section 2010 .
  • the nMOS transistors 303, 305 and 306, FD (connection point 304), switch circuit 341 and pMOS transistor 345, and capacitors 343 and 344 included in the pixel circuit are provided in the second layer 2010b of the pixel section 2010.
  • FIG. Each photoelectric conversion unit 100 is connected to the circuit unit 101 via a connection unit 400 .
  • a memory+logic unit 2011 is provided with an nMOS transistor 307 as a current source and a comparator 20 (not shown). Although not shown, wiring for transmitting an auto-zero signal (AZ signal) supplied from the vertical scanning circuit 12 is connected from the memory+logic unit 2011 to the circuit unit 101 via the connection unit 401, respectively. be done.
  • AZ signal auto-zero signal
  • the pMOS transistor 345 does not function as the first-stage comparator 201, so the comparator 20 must be provided separately. Even in this case, the level of the signal output to the vertical signal line VSL is enhanced by setting the capacitances of the capacitors 343 and 342 so that the amplification factor n of the pMOS transistor 345 becomes n>1. It is possible to reduce noise relatively.
  • the third embodiment is an example in which the RAMP signal is applied not to the gate of the pMOS transistor 340 but to the FD in the configuration described with reference to FIG.
  • FIG. 22 is a schematic diagram showing an example configuration according to the third embodiment. Here, in order to avoid complication, detailed description of the parts common to FIG. 18 will be omitted.
  • the capacitor 346 has one end connected to the FD (connection point 304 in this example) and the other end connected to the RAMP wiring 330 provided for each row.
  • a RAMP signal connected from the DAC 14 is supplied to the connection section 401 via the row selection circuit 120 for each row.
  • the row selection circuit 120 can employ a switch circuit whose non-conduction/conduction state is controlled by a row selection signal output from the vertical scanning circuit 12, for example.
  • the RAMP signal supplied to the connection portion 401 is applied to the other end of the capacitor 346 via the RAMP wiring 330 provided for each row.
  • the potential of the charges accumulated in the FD changes according to the RAMP signal applied to the capacitor 346 via the RAMP wiring 330. Therefore, the level of the voltage obtained by converting the charge read from the FD changes according to the change of the RAMP signal.
  • FIG. 23 is an example timing chart for explaining the operation of the imaging device 1004 according to the third embodiment.
  • FIG. 23 shows the timing relationship of the signal SEL driving the nMOS transistor 305, the signal RST driving the nMOS transistor 303, the signal TRG driving the nMOS transistor 301, and the analog pixel signal VVSL .
  • the timing chart of FIG. 23 further includes a RAMP signal (reference signal V RAMP ) applied to the FD, a signal AZ for controlling the non-conducting/conducting state of the switch circuit 341 for auto zeroing the pMOS, and a signal AZ after superimposing the RAMP signal. It shows the timing relationship of the pixel signal VVSL .
  • the RAMP signal (reference signal V RAMP ) is a signal whose signal level rises in each of the P-phase period and the D-phase period.
  • the RAMP signal (reference signal V RAMP ) generated by the DAC 14 to the FD (connection point 304) via the capacitor 346 By applying the RAMP signal (reference signal V RAMP ) generated by the DAC 14 to the FD (connection point 304) via the capacitor 346, the potential of the FD is applied to the vertical signal line VSL with the RAMP signal (reference signal V RAMP ) is superimposed thereon is read out. Then, in the second circuits 210 (shown as CMP(2) and (3) in the figure) provided for each column, the pixels on which the RAMP signal (reference signal V RAMP ) supplied from the vertical signal line VSL is superimposed. Processing is performed to compare the signal V VSL with a predetermined reference voltage (eg, ground potential) input to the gate of the pMOS transistor 340 .
  • a predetermined reference voltage eg, ground potential
  • the periods during which the RAMP signal (reference signal V RAMP ) is lower than the reference level by the offset correspond to the settling periods of the P-phase RAMP signal and the D-phase RAMP signal, respectively.
  • the counter 30 Based on the output of the second circuit 210 , the counter 30 performs a count operation in each of the P-phase (Preset Phase) period and the D-phase (Data Phase) period, and outputs each count result to the logic circuit 40 .
  • the logic circuit 40 performs CDS processing and AD conversion processing based on the P-phase period count result and the D-phase period count result input from the counter 30 to generate a digital pixel signal (pixel data). ,Output.
  • the signal output to the vertical signal line VSL is the pixel signal V VSL superimposed with the RAMP signal (reference signal V RAMP ), band limitation is possible. Yes, noise can be reduced.
  • the VSL is divided vertically to reduce the load on the VSL.
  • the number of divisions of VSL is increased, it is difficult to increase the processing speed and the frame rate because it is necessary to route wiring to the input end of the ADC 70 .
  • the upper limit of the number of VSL divisions is about two.
  • the load at the pixel switching point becomes heavy.
  • an intermediate layer (second layer of the first substrate) having a three-layer configuration of the first and second layers of the first substrate and the second substrate
  • one first-stage comparator 201 is arranged for each divided region of VSL, and the output of the first-stage comparator 201 is switched by a select switch and input to the middle-stage comparator 202 .
  • a plurality of pixels are connected to one first-stage comparator 201. That is, in the fourth embodiment, the connection is switched between the pixel and the first-stage comparator 201 and between the first-stage comparator 201 and the middle-stage comparator 202 . As a result, the load at the pixel switching point (that is, the VSL wiring) can be reduced.
  • FIG. 24 is a schematic diagram schematically showing signal processing for pixel signals according to the fourth embodiment.
  • the comparator 20 includes a first-stage comparator 201, a middle-stage comparator 202, and a rear-stage comparator 203.
  • the output of the rear-stage comparator 203 is inputted to the counter 30, and the output of the counter 30 is inputted to the logic circuit 40. It is configured to be input to Also, the RAMP signal output from the DAC 14 is supplied to the first-stage comparator 201 .
  • a first-stage comparator 201 receives pixel signals from N (N ⁇ 1) pixels 10 1 , 10 2 , . . . , 10 N . , 250 M (M ⁇ 2 ) pixels and first stage comparator units 250 1 , 250 2 , . is entered in
  • Each first-stage comparator 201 is arranged in the second layer 2010 b of the pixel section 2010 .
  • the configuration after the middle stage comparator 202 is arranged in the memory+logic unit 2011 .
  • FIG. 25 is a schematic diagram for explaining VSL division according to the fourth embodiment.
  • each of the first-stage comparators 201 1 to 201 M is also indicated as "CMP(1)".
  • the post-stage circuit 251 includes a middle-stage comparator 202 and a post-stage comparator 203 (“CMP(2),(3)”) and a counter 30 .
  • the VSL connects the pixels 10 1 to 10 N and the corresponding first stage comparators 201 1 to 201 M in each of the pixel/first stage comparator units 250 1 , 250 2 , . Connecting. That is, in the fourth embodiment, VSL is divided for each of the first-stage comparators 201 1 to 201 M.
  • the signal paths are switched between the pixels 10 1 to 10 N and the first stage comparator 201 and between the pixels/first stage comparators 250 1 to 250 M. It is Therefore, the VSL is divided for each of the first-stage comparators 201 1 to 201 M to reduce the load on the VSL wiring.
  • FIG. 26 is a circuit diagram showing an example configuration according to the fourth embodiment.
  • the configuration of FIG. 26 corresponds to the configuration of FIG. 9 described above.
  • the pixel/first-stage comparator units 250 1 and 250 2 each include a circuit unit 101 and two photoelectric conversion units 100 1 and 100 2 .
  • the circuit unit 101 includes pixel circuits for the photoelectric conversion units 100 1 and 100 2 and a first-stage comparator 201a common to the photoelectric conversion units 100 1 and 100 2 .
  • each photoelectric conversion unit 100 1 and 100 2 is formed on the first layer 2010a of the substrate, and the circuit unit 101 is formed on the first layer 2010a of the substrate. It is formed in two layers 2010b. Also, the vertical scanning circuit 12 , DAC 14 and second circuit 210 are formed in the memory+logic section 2011 .
  • the pixel circuit corresponding to the photoelectric conversion unit 100 1 includes an nMOS transistor 303a, an FD formed on the source side of the nMOS transistor 303a, and an nMOS transistor 313a.
  • the pixel circuit corresponding to the photoelectric conversion unit 100 2 includes an nMOS transistor 303b, an FD formed on the source side of the nMOS transistor 303b, and an nMOS transistor 313b.
  • the RAMP signal is supplied to the gate of nMOS transistor 311b. be.
  • the output taken from the drain of the pMOS transistor 310a is connected to the middle-stage comparator input line 440 via the switch circuit 328 composed of the nMOS transistor and the pMOS transistor connected in parallel.
  • the photoelectric conversion units 100 1 and 100 2 of the pixel/first-stage comparator units 250 1 and 250 2 are formed on the first layer 2010a of the substrate.
  • the circuit section 101 of each of the pixel/first-stage comparator sections 250 1 and 250 2 is formed on the second layer 2010b of the substrate.
  • the vertical scanning circuit, DAC 14 and second circuit 210 are formed in the memory+logic section 2011 .
  • the readout operation of the photoelectric conversion elements 300 in the photoelectric conversion unit 100 1 is controlled by signals TRG1, OFG1, RST1 and SEL1 supplied row by row from the vertical scanning circuit 12.
  • the readout operation of the photoelectric conversion element 300 in 100 2 is controlled by TRG2, OFG2, RST2 and SEL2 supplied row by row from the vertical scanning circuit 12 .
  • connection between the output of the pixel/first-stage comparator unit 250 1 and VSL is made according to mutually inverted signals CMSEL1 and XCMSEL1 supplied from the vertical scanning circuit 12 to each row by the pixel/first-stage comparator unit 250 1 . It is controlled by switch circuit 328 .
  • the operation of the pixel/first-stage comparator section 250 2 is the same as that of the pixel/first-stage comparator section 250 1 . That is, in the pixel/first stage comparator unit 250 2 , the readout operation of the photoelectric conversion elements 300 in the photoelectric conversion unit 100 1 is controlled by TRG 3 , OFG 3 , RST 3 and SEL 3 supplied row by row from the vertical scanning circuit 12 . The readout operation of the photoelectric conversion element 300 in the section 100 2 is controlled by TRG4, OFG4, RST4 and SEL4 supplied from the vertical scanning circuit 12 .
  • the output of the pixel/first-stage comparator unit 250 2 and the middle-stage comparator input line 440 are connected to the signals CMSEL2 and XCMSEL2 that are inverted from each other and supplied row by row by the pixel/first-stage comparator unit 250 2 from the vertical scanning circuit 12 . is controlled by the switch circuit 328 in response to .
  • Each of the signals OFG1 to OFG4, TRG1 to TRG4, RST1 to RST4, SEL1 to SEL4, CMSEL1 and CMSEL2, XCMSEL1 and XCMSEL2 are generated in the logic circuit 40 of the memory+logic section 2011, and sent to the pixels via the vertical scanning circuit 12. It is supplied to the first stage comparator sections 250 1 and 250 2 .
  • each of the pixel/first-stage comparator units 250 1 and 250 2 the readout of the photoelectric conversion element 300 is controlled for each row of the pixel array unit 11, and the read-out pixel signal is output to the first-stage comparator 201a. is entered in The output of each first-stage comparator is controlled row by row by the vertical scanning circuit 12 and the pixel/first-stage comparator unit 250 1 .
  • the pixel/first-stage comparator unit 250 1 readout is performed by the photoelectric conversion unit 100 1 , and then readout is performed by the photoelectric conversion unit 100 2 .
  • the pixel/first-stage comparator unit 250 2 readout is performed by the photoelectric conversion unit 100 1 , and then readout is performed by the photoelectric conversion unit 100 2 .
  • the switch circuit 328 is turned on (conducting), and the pixel/first stage comparator unit 250 1 is turned on. active.
  • the switch circuit 328 is turned off (non-conducting), and the pixel/first-stage comparator section 2502 is deactivated.
  • the photoelectric conversion units 100 1 and 100 2 are read out in the pixel/first stage comparator unit 250 1 .
  • the switch circuit 328 of the pixel/first-stage comparator section 250 2 is turned on, and the pixel/first-stage comparator section 250 2 is activated.
  • the switch circuit 328 is turned off, and the pixel/first-stage comparator section 250 1 is deactivated.
  • one first-stage comparator 201a is connected to the plurality of photoelectric conversion units 100 1 and 100 2 .
  • One second circuit 210 is connected to a plurality of first-stage comparators 201a, and the connection to the second circuit 210 is made according to the scanning of the photoelectric conversion units 100 1 and 100 2 connected to the first-stage comparator 201a. to switch. Therefore, the load on the VSL is reduced compared to the first to third embodiments described above.
  • the number of circuits connected to the middle comparator input line 440 is reduced, but the middle comparator input line 440 is not divided.
  • the photoelectric conversion/pixel circuit section including the photoelectric conversion section 100 and the pixel circuit described above is formed on the first layer 2010a of the substrate, and the first stage comparator 201 and the vertical scanning circuit 12 are formed on the substrate. This is an example in which it is formed in the second layer 2010b.
  • a second circuit 210 corresponding to the middle stage comparator 202 is formed in the memory+logic unit 2011 in the same manner as described above.
  • FIG. 27 is a circuit diagram showing an example configuration according to a first example of a modification of the fourth embodiment.
  • the pixel/first-stage comparator units 250 1 and 250 2 respectively include photoelectric conversion/pixel circuit units 103 1 and 103 2 and a first-stage comparator 201 b.
  • Each of the photoelectric conversion/pixel circuit units 103 1 and 103 2 constitutes a so-called four-transistor type photoelectric conversion element readout circuit including the photoelectric conversion unit 100 and a pixel circuit.
  • the photoelectric conversion/pixel circuit units 103 1 and 103 2 are formed on the first layer 2010 a of the substrate, and the first-stage comparator 201 b and the vertical scanning circuit 12 is formed on the second layer 2010b of the substrate. Also, the DAC 14 and the second circuit 210 are formed in the memory+logic section 2011 .
  • the outputs of the photoelectric conversion/pixel circuit units 103 1 and 103 2 are connected to VSL1.
  • the outputs of the photoelectric conversion/pixel circuit units 103 1 and 103 2 are connected to VSL2 separated from VSL1.
  • the first-stage comparator 201b constitutes a comparator circuit using a pMOS transistor 340 and a switch circuit 341, like the circuit described with reference to FIG. 18, for example.
  • the source of the pMOS transistor 340 is connected to VSL1 through the connection section 410 and to the source of the pMOS transistor 372.
  • the drain of the pMOS transistor 340 is connected to one end of the switch circuit 341 (drain of the pMOS transistor) and the drain of the nMOS transistor 370 .
  • the drain of pMOS transistor 372 is connected to the drain of nMOS transistor 373, and the sources of nMOS transistors 373 and 370 are connected to one end of switch circuit 328 formed of nMOS transistors.
  • the other end of the switch circuit 328 is connected to the intermediate stage comparator input line 440 .
  • connection point where the pMOS transistor 340 and the nMOS transistor 370 are connected and the connection point where the drain of the pMOS transistor 372 and the drain of the nMOS transistor 373 are connected are switches in which the nMOS transistor and the pMOS transistor are connected in parallel. It is connected via circuit 371 .
  • the RAMP signal is supplied from the vertical scanning circuit 12 via the capacitor 342 to the connection point where the gate of the pMOS transistor 340 and the other end of the switch circuit 341 are connected.
  • the readout operation of the photoelectric conversion elements 300 in the photoelectric conversion/pixel circuit unit 103 1 is controlled by signals TRG1, RST1, and SEL1 supplied row by row from the vertical scanning circuit 12, and photoelectric conversion is performed.
  • the readout operation of the photoelectric conversion elements 300 in the pixel circuit section 103 2 is controlled by signals TRG2, RST2 and SEL2 supplied from the vertical scanning circuit 12 for each row.
  • the operation of the first stage comparator 201b is controlled by mutually inverted signals AZ1 and XAZ1 and a signal NCLP, which are supplied from the vertical scanning circuit 12 to each row by the pixel/first stage comparator unit 2501 . Furthermore, the connection between the first-stage comparator 201b and the middle-stage comparator input line 440 is controlled by a signal CMSEL1 supplied from the vertical scanning circuit 12 to each row by the pixel/first-stage comparator section 250 1 .
  • the read operation of the photoelectric conversion elements 300 in the photoelectric conversion/pixel circuit unit 103 1 is controlled by signals TRG 3 , RST 4 and SEL 4 supplied row by row from the vertical scanning circuit 12 .
  • the readout operation of the photoelectric conversion element 300 in the photoelectric conversion/pixel circuit unit 103 2 is controlled by signals TRG4, RST4 and SEL4 supplied from the vertical scanning circuit 12 for each row.
  • the operation of the first-stage comparator 201b is controlled by mutually inverted signals AZ2 and XAZ2 and the signal NCLP, which are supplied from the vertical scanning circuit 12 to each row by the pixel/first-stage comparator unit 2501 . Further, the connection between the first-stage comparator 201b and the middle-stage comparator input line 440 is controlled by a signal CMSEL2 supplied from the vertical scanning circuit 12 to each row by the pixel/first-stage comparator unit 2501 .
  • the middle stage comparator input line 440 is connected to the gate of the pMOS transistor 383 included in the second circuit 210 and also to the current source 388a.
  • the signals OFG1 to OFG4, TRG1 to TRG4, RST1 to RST4, SEL1 to SEL4, CMSEL1 and CMSEL2, XCMSEL1 and XCMSEL2, AZ1 and AZ2, XAZ1 and XAZ2, and NCLP are generated in the logic circuit 40 of the memory+logic unit 2011, respectively. It is generated and supplied to the pixel/first stage comparator units 250 1 and 250 2 via the vertical scanning circuit 12 .
  • the operation of the first-stage comparator 201b will be briefly described. Since the operation of the first-stage comparator 201b of each of the pixel/first-stage comparator units 250 1 and 250 2 is the same, the first-stage comparator 201b included in the pixel/first-stage comparator unit 250 1 will be described here.
  • the first-stage comparator 201b performs auto zero (AZ: Auto Zero) operation before the P-phase period.
  • AZ Auto Zero
  • the signal XAZ1 turns on the pMOS transistor switch circuit 341, the pMOS transistor 340 is diode-connected, the signal AZ1, which is an inverted signal of the signal XAZ1, turns off the pMOS transistor 372, and the signal XAZ1 turns the nMOS transistor 372 off.
  • Transistor 370 is also turned off.
  • switch circuit 371 is turned on by signals AZ1 and XAZ1.
  • a pixel signal output from the photoelectric conversion/pixel circuit unit 103 1 is input to the drain of the nMOS transistor 373 through the switch circuit 371 via the pMOS transistor 340 which is diode-connected.
  • the nMOS transistor 373 is turned on by the signal NCLP, and the pixel signal input to the drain of the nMOS transistor 373 is input to one end of the switch circuit 328 . If the switch circuit 328 is turned on by the signal CMSEL1, the pixel signal is supplied to the intermediate stage comparator input line 440 through the switch circuit 328 and connected to the current source 388a. As a result, the first-stage comparator 201b is reset.
  • the switch circuits 341 and 371 are turned off by the signals AZ1 and XAZ1.
  • signals AZ1 and XAZ1 turn on pMOS transistor 372 and nMOS transistor 370, forming two vertical current paths in the figure.
  • the second circuit A 0/1 decision is made in the middle stage comparator 202 by 210 .
  • the second circuit 210 includes pMOS transistors 380 , 381 and 383 , nMOS transistors 382 and 384 , capacitors 385 and 386 and a NAND circuit 387 .
  • a middle stage comparator input line 440 is connected to the gate of the pMOS transistor 383 .
  • the pMOS transistor 383 has a drain connected to the first fixed potential and a source connected to the source of the nMOS transistor 382 .
  • the drain of the nMOS transistor 384 is connected to the drain of the nMOS transistor 382, and the source of the nMOS transistor 384 is connected to the gate of the nMOS transistor.
  • Signal AZ is input to the gate of nMOS transistor 384 .
  • a signal V2ndSHIFT is input through a capacitor 386 to a connection point where the gate of the nMOS transistor 382 and the source of the nMOS transistor 384 are connected. In this manner, the nMOS transistors 382 and 384 and the capacitor 386 constitute a comparator that performs a comparison operation on the signal supplied from the intermediate stage comparator input line 440 .
  • the bias voltage BaisP is input to the source of the pMOS transistor 380 and the drain is connected to the gate of the pMOS transistor 381 .
  • a connection point where the drain of the pMOS transistor 380 and the gate of the pMOS transistor 381 are connected is connected to the other end of a capacitor 385 having one end connected to a second fixed voltage.
  • the pMOS transistor 381 has its source connected to the second fixed voltage and its drain connected to the drain of the nMOS transistor 382 .
  • An output signal is taken out from the connection point where the drain of the pMOS transistor 381 and the drain of the nMOS transistor 382 are connected, and is input to one input terminal of the NAND circuit 387 .
  • a signal STB is input to the other input terminal of the NAND circuit 387 .
  • the signal STB functions as a mask signal for masking unnecessary signals for comparator operation.
  • the signal STB is generated in the logic circuit 40 of the memory+logic unit 2011, for example.
  • the output of the NAND circuit 387 is used as the output signal from the second circuit 210 (middle stage comparator 202).
  • the photoelectric conversion/pixel circuit units 103 1 and 103 2 in the pixel/first stage comparator unit 250 1 When the read operation is performed, the switch circuit 328 is turned on to activate the first-stage comparator 201b.
  • the switch circuit 328 is turned off to deactivate the first-stage comparator 201b.
  • This operation is the same when the photoelectric conversion/pixel circuit units 103 1 and 103 2 perform the readout operation in the pixel/first stage comparator unit 250 2 .
  • the outputs of the photoelectric conversion/pixel circuit units 103 1 and 103 2 are connected to VSL.
  • the operation of the photoelectric conversion/pixel circuit units 103 1 and 103 2 is switched for each of the pixel/first-stage comparator units 250 1 and 250 2 . Therefore, VSL can be divided for each of the pixel/first-stage comparator units 250 1 and 250 2 . Therefore, the load on VSL is reduced compared to the first to third embodiments described above.
  • FIG. 28 is a circuit diagram showing an example configuration according to a second example of a modification of the fourth embodiment.
  • a current source 388b is provided in the first-stage comparator 201b' of each pixel/first-stage comparator section 250 1 and 250 2 .
  • the photoelectric conversion/pixel circuit units 103 1 and 103 2 are formed on the first layer 2010 a of the substrate, and the first-stage comparator 201 b ′ and the vertical scanning Circuitry 12 is formed on the second layer 2010b of the substrate. Also, the DAC 14 and the second circuit 210 are formed in the memory+logic section 2011 .
  • the operating point may fluctuate due to the IR drop due to the wiring resistance of the middle-stage comparator input line 440 or the like.
  • each of the pixel/first-stage comparator units 250 1 and 250 2 has a current source 388b. Therefore, the IR drop due to the wiring resistance for each current source 388b can be made smaller than the configuration of the first example of the modified example of the fourth embodiment.
  • the active/inactive state of the pixel/first-stage comparator units 250 1 and 250 2 is switched, and the current source 388b is switched. Therefore, the IR drop may change due to the mismatch of the current source 388b.
  • the configuration according to the first example of the modification of the fourth embodiment described above and the configuration according to the second example of the modification of the fourth embodiment have mutually contradictory advantages and disadvantages. do. Therefore, it is preferable to select these configurations according to the specifications of the system in which the imaging device 1004 is mounted.
  • a third example of a modified example of the fourth embodiment adds a cascode circuit using pMOS transistors to the configuration according to the first example of the modification of the fourth embodiment described with reference to FIG. For example.
  • FIG. 29 is a circuit diagram showing an example configuration according to a third example of a modification of the fourth embodiment.
  • the pixel/first-stage comparator units 250 1 and 250 2 have the same configuration, the pixel/first-stage comparator unit 250 1 will be described as an example here.
  • a first-stage comparator 201c included in a pixel/first-stage comparator unit 250 1 has pMOS transistors 374 to 377 and a switch circuit 378 added to the first-stage comparator 201b in FIG.
  • the switch circuit 378 is configured such that an nMOS transistor and a pMOS transistor are connected in parallel, and mutually inverted signals AZ1 and XAZ1 are input to the respective gates.
  • the source of pMOS transistor 374 is connected to the drain of pMOS transistor 340 and the drain is connected to the source of pMOS transistor 375 .
  • the gate of pMOS transistor 374 is connected to one end of switch circuit 378 .
  • these pMOS transistors 374 and 375 are cascode-connected.
  • the drain of pMOS transistor 375 is connected to the drain of nMOS transistor 370 .
  • a signal VCASP is input to the gate of the pMOS transistor 375 .
  • a connection point where the gate of the pMOS transistor 374 and one end of the switch circuit 378 are connected is connected to VSL1 via a capacitor 379 .
  • switch circuit 378 is connected to the gate of pMOS transistor 377 .
  • the source of pMOS transistor 377 is connected to the source of pMOS transistor 376 , and the connection point where these are connected is connected to the drain of pMOS transistor 372 and one end of switch circuit 371 .
  • the drain of the pMOS transistor 377 is connected to the drain of the pMOS transistor 376, its connection point is connected to the drain of the nMOS transistor 373, and the other end of the switch circuit 378 and the gate of the pMOS transistor 377 are connected to the connection point. Connected.
  • Signal AZ 1 is input to the gate of pMOS transistor 376 .
  • the cascode connection of pMOS transistors 374 and 375 is provided to provide a bias to the output such that the drain voltage of input pMOS transistor 340 is somewhat tied to the VSL voltage.
  • Each signal OFG1 to OFG4, TRG1 to TRG4, RST1 to RST4, SEL1 to SEL4, CMSEL1 and CMSEL2, XCMSEL1 and XCMSEL2, AZ1 and AZ2, XAZ1 and XAZ2, NCLP, and VCASP are logic circuits of the memory+logic unit 2011, respectively. 40 and supplied to the pixel/first-stage comparator units 250 1 and 250 2 via the vertical scanning circuit 12 .
  • a second circuit 210 is an example in which a folded cascode circuit consisting of a pMOS transistor 389a and an nMOS transistor 389b is added to the second circuit 210 shown in FIG.
  • a signal VCASP2nd is input to the gate of the pMOS transistor 389a.
  • a signal extracted from a connection point where the drain of the pMOS transistor 381, the drain of the nMOS transistor 382 and the drain of the nMOS transistor 384 are connected is input to the source of the pMOS transistor 389a.
  • a signal extracted from a connection point where the drain of the pMOS transistor 389 a and the drain of the nMOS transistor 389 b are connected is input to one input terminal of the NAND circuit 387 .
  • the configuration of the second circuit 210 can be replaced with the second circuit 210 shown in FIG.
  • the photoelectric conversion/pixel circuit units 103 1 and 103 2 are formed on the first layer 2010 a of the substrate, and the first-stage comparator 201 c and the vertical scanning circuit 12 is formed on the second layer 2010b of the substrate. Also, the DAC 14 and the second circuit 210 are formed in the memory+logic section 2011 .
  • the first-stage comparator 201 in each pixel/first-stage comparator unit 250 1 and 250 2 is a differential pair commonly used in single-slope comparators. This is an example implemented by a comparator configuration.
  • FIG. 30 is a circuit diagram showing an example configuration according to a fourth example of a modification of the fourth embodiment.
  • the pixel/first-stage comparator units 250 1 and 250 2 have the same configuration, the pixel/first-stage comparator unit 250 1 will be described as an example here.
  • the first-stage comparator 201d included in the pixel/first-stage comparator section 250 1 is configured as a differential comparator including an active load of pMOS transistors 310a and 310b and a differential pair of nMOS transistors 311a and 311b. be.
  • the RAMP signal is supplied to the gate of the nMOS transistor 311b through the capacitor 342b.
  • the gate of the nMOS transistor 311a is connected to VSL1 through a capacitor 342a and to a current source 388c, and receives pixel signals output from the photoelectric conversion/pixel circuit units 103-1 and 103-2 .
  • the output taken out from the drain of the pMOS transistor 310a is connected to the middle stage comparator input line 440 via the switch circuit 328 composed of the nMOS transistor and the pMOS transistor connected in parallel.
  • the drain and source of the pMOS transistor 341a are connected to the drain and gate of the nMOS transistor 311a, respectively.
  • pMOS transistor 341b has its drain and source connected to the drain and gate of nMOS transistor 311b, respectively.
  • These pMOS transistors 341a and 341b are provided to perform an auto-zero operation according to the signal XAZ1.
  • the signals OFG1 to OFG4, TRG1 to TRG4, RST1 to RST4, SEL1 to SEL4, CMSEL1 and CMSEL2, XCMSEL1 and XCMSEL2, AZ1 and AZ2, XAZ1 and XAZ2 are generated in the logic circuit 40 of the memory+logic unit 2011, respectively. , are supplied to the pixel/first-stage comparator units 250 1 and 250 2 via the vertical scanning circuit 12 .
  • the second circuit 210 includes a pMOS transistor 390, nMOS transistors 391 and 392, a capacitor 393, and a NAND circuit 394.
  • the pMOS transistor 390 has a source connected to the second fixed potential, a gate connected to the intermediate stage comparator input line 440 via a connection, and a drain connected to the drains of the nMOS transistors 391 and 392 .
  • the gate of the nMOS transistor 391 is connected to the source of the nMOS transistor 392, and the connection point is connected to the first fixed potential through the capacitor 393. Also, the source of the nMOS transistor 391 is connected to the first fixed potential.
  • An output signal is taken out from the connection point where the drain of the pMOS transistor 390 and the drains of the nMOS transistors 391 and 392 are connected, and is input to one input terminal of the NAND circuit 394 .
  • a signal STB which is a mask signal, is input to the other input terminal of the NAND circuit 394 .
  • the output of the NAND circuit 394 is used as the output signal of the second circuit 210 (middle stage comparator 202).
  • the second circuit 210 shown in FIG. 30 is a common source-grounded circuit and has a function of S/H (Sample and Hold) the gate voltage of the current source at the timing of the signal AZ.
  • the photoelectric conversion/pixel circuit units 103 1 and 103 2 are formed on the first layer 2010 a of the substrate, and the first-stage comparator 201 d and the vertical scanning circuit 12 is formed on the second layer 2010b of the substrate. Also, the DAC 14 and the second circuit 210 are formed in the memory+logic section 2011 .
  • the fifth embodiment shows a specific structure when the imaging device 1004 described using the first to fourth embodiments is configured as one solid-state imaging device 2000a.
  • 31A and 31B are schematic diagrams showing a cross-sectional structure of an example of an imaging device 3001 according to the first example of the fifth embodiment.
  • the imaging device 3001 may be associated with the imaging device 1004 described using the first to fourth embodiments.
  • the imaging device 3001 includes a condensing layer 3090, a first semiconductor layer 3020, a first wiring layer 3030, a second wiring layer 3040, a second semiconductor layer 3050, and a third wiring layer.
  • a condensing layer 3090 As shown in FIG. 31A, the imaging device 3001 includes a condensing layer 3090, a first semiconductor layer 3020, a first wiring layer 3030, a second wiring layer 3040, a second semiconductor layer 3050, and a third wiring layer.
  • 3060, a fourth wiring layer 3070, and a third semiconductor layer 3080 are laminated in this order.
  • the condensing layer 3090 has a laminated structure in which, although not limited to this, a color filter 3091 and an on-chip lens 3092 are laminated in that order from the second surface S2 side of the first semiconductor layer 3020 .
  • the first semiconductor layer 3020 has a photoelectric conversion region, which will be described later, and has a first surface S1 on one side and a second surface S2 on the other side as a light incident surface.
  • the first wiring layer 3030 is overlaid on the first surface S1 of the first semiconductor layer 3020 .
  • the second wiring layer 3040 is overlaid on the surface of the first wiring layer 3030 opposite to the surface on the first semiconductor layer 3020 side.
  • the second semiconductor layer 3050 has a plurality of transistors, one surface of which is the third surface S3 and the other surface of which is the fourth surface S4. It is overlaid on the surface opposite to the surface on the wiring layer 3030 side.
  • the third wiring layer 3060 is overlaid on the fourth surface S4 of the second semiconductor layer 3050 .
  • the fourth wiring layer 3070 is overlaid on the surface of the third wiring layer 3060 opposite to the surface on the second semiconductor layer 3050 side.
  • the fifth surface S5 of the third semiconductor layer 3080 overlaps the surface of the fourth wiring layer 3070 opposite to the surface on the third wiring layer 3060 side.
  • the first surface S1 of the first semiconductor layer 3020 is sometimes referred to as an element forming surface or main surface
  • the second surface S2 of the first semiconductor layer 3020 is sometimes referred to as a light incident surface or back surface.
  • the third surface S3 of the second semiconductor layer 3050 may be called an element formation surface or main surface
  • the fourth surface S4 of the second semiconductor layer 3050 may be called a rear surface.
  • the fifth surface S5 of the third semiconductor layer 3080 is called an element forming surface or main surface, and the surface opposite to the fifth surface S5 is sometimes called a back surface.
  • first semiconductor layer 3020 and the second semiconductor layer 3050 are formed by the F2F (Face to Face) method via the first wiring layer 3030 and the second wiring layer 3040, that is, so that the element forming surfaces face each other. are spliced.
  • second semiconductor layer 3050 and the third semiconductor layer 3080 are separated via the third wiring layer 3060 and the fourth wiring layer 3070 by the B2F (Back to Face) method, that is, the back surface and the element formation surface face each other. is joined to
  • the first semiconductor layer 3020 is composed of a semiconductor substrate.
  • the first semiconductor layer 3020 is composed of a single-crystal silicon substrate of a first conductivity type, eg, p-type.
  • a bonding pad 3014 is provided in a region of the first semiconductor layer 3020 that overlaps the peripheral region 2B in plan view.
  • a photoelectric conversion region 3020a is provided for each pixel 3003 in a region of the first semiconductor layer 3020 that overlaps with the pixel region.
  • an island-shaped photoelectric conversion region 3020a partitioned by an isolation region 3020b is provided for each pixel 3003 . Note that the number of pixels 3003 is not limited to that shown in FIG. 31A.
  • the photoelectric conversion region 3020a includes a first conductivity type, eg, p-type well region, and a second conductivity type, eg, n type semiconductor region (photoelectric conversion portion) embedded in the well region.
  • the photoelectric conversion element PD shown in FIG. 3 is configured in a photoelectric conversion region 3020a including a well region of the first semiconductor layer 3020 and a photoelectric conversion portion.
  • a charge storage region (not shown), which is a semiconductor region of a second conductivity type, for example, an n-type, and a transistor T1 may be provided.
  • the isolation region 3020b has, but is not limited to, a trench structure in which, for example, an isolation groove is formed in the first semiconductor layer 3020 and an insulating film is embedded in the isolation groove.
  • the isolation trench is filled with an insulating film and metal.
  • the first wiring layer 3030 includes an insulating film 3031 , wiring 3032 , first connection pads 3033 and vias (contacts) 3034 .
  • the wiring 3032 and the first connection pad 3033 are stacked with an insulating film 3031 interposed therebetween as shown.
  • the first connection pad 3033 faces the surface of the first wiring layer 3030 opposite to the first semiconductor layer 3020 side.
  • the via 3034 connects the first semiconductor layer 3020 and the wiring 3032, the wirings 3032 to each other, the wiring 3032 to the first connection pad 3033, and the like.
  • the wiring 3032 and the first connection pads 3033 are not limited to this, but may be made of copper, for example, and formed by the damascene method.
  • the second wiring layer 3040 includes an insulating film 3041 , wiring 3042 , second connection pads 3043 and vias (contacts) 3044 .
  • the wiring 3042 and the second connection pad 3043 are laminated via the insulating film 3041 as shown.
  • the second connection pads 3043 face the surface of the second wiring layer 3040 opposite to the second semiconductor layer 3050 side and are joined to the first connection pads 3033 .
  • the via 3044 connects the second semiconductor layer 3050 and the wiring 3042, the wirings 3042 to each other, the wiring 3042 to the second connection pad 3043, and the like.
  • the wiring 3042 and the second connection pad 3043 are not limited to this, but may be made of copper and formed by the damascene method, for example.
  • the second semiconductor layer 3050 is composed of a semiconductor substrate.
  • the second semiconductor layer 3050 is composed of, but not limited to, a single crystal silicon substrate.
  • the second semiconductor layer 3050 exhibits a first conductivity type, eg, p-type.
  • a plurality of transistors T2 are provided in the second semiconductor layer 3050 . More specifically, the transistor T2 is provided in a region of the second semiconductor layer 3050 that overlaps with the pixel region.
  • the region overlapping with the peripheral region 3002B is designated as the first semiconductor layer 3050.
  • a region 3050a is called a region
  • a region overlapping with the pixel region 3002A is called a second region 3050b.
  • a first conductor 3051 and a second conductor 3052 are provided on the second semiconductor layer 3050 . More specifically, the first region 3050a includes a first conductor 3051 having a first width, made of a first material, and penetrating the second semiconductor layer 3050 along the thickness direction. is provided. The second region 3050b has a second width smaller than the first width, is made of a second material different from the first material, and extends the second semiconductor layer 3050 along the thickness direction. A second conductor 3052 is provided that extends through. The first conductor 3051 and the second conductor 3052 are conductors (electrodes) penetrating the semiconductor layer. Since the semiconductor layer is made of silicon in this embodiment, the first conductor 3051 and the second conductor 3052 are through-silicon vias (TSV).
  • TSV through-silicon vias
  • the first conductor 3051 is used as, for example, a power supply line, although not limited to this. Therefore, the first conductor 3051 preferably has a low electrical resistance. Therefore, it is preferable to use a conductive material with a low electrical resistivity as the first material forming the first conductor 3051 . Here, copper, which is an example of such a conductive material, is used as the first material. Also, by increasing the first width, the resistance of the first conductor 3051 can be reduced.
  • the first region 3050a in which the first conductor 3051 is provided has a low arrangement density of elements and wiring, so the first width can be increased.
  • the second conductor 3052 Since the second conductor 3052 is provided in the second region 3050b in which a plurality of transistors T2 are provided, the second conductor 3052 may have to be provided in a narrow region between the transistors T2. Therefore, it is necessary to reduce the second width. Reducing the second width increases the aspect ratio of the second conductor 3052 .
  • the aspect ratio of the second conductor 3052 may be, but is not limited to, 5 or more, for example. With such an aspect ratio, it may be difficult to fill with the same material as the first material (here, copper, for example). Therefore, as the second material forming the second conductor 3052, it is preferable to use a conductive material having good embedding properties in a hole having a high aspect ratio.
  • Examples of such conductive materials include refractory metals.
  • Examples of refractory metals include tungsten (W), cobalt (Co), ruthenium (Ru), and metal materials containing at least one of them.
  • tungsten is used as the second material.
  • the first conductor 3051 has an end portion 3051a and an end portion 3051b in the penetrating direction.
  • the penetrating direction is the direction in which the first conductor 3051 penetrates the second semiconductor layer 3050 and is also the thickness direction of the second semiconductor layer 3050 .
  • An end portion 3051 a of the first conductor 3051 is located in the third wiring layer 3060 and an end portion 3051 b is located in the second wiring layer 3040 . Since the first conductor 3051 has a tapered shape in the penetrating direction, the diameter of the end portion 3051a is larger than the diameter of the end portion 3051b.
  • the first width described above corresponds to, for example, the larger dimension of the ends of the first conductor 3051 in the penetrating direction. More specifically, it corresponds to the larger one of the dimension (diameter here) of the end portion 3051a and the dimension (diameter here) of the end portion 3051b, that is, the dimension (diameter here) of the end portion 3051a.
  • the diameter is the distance between the side surfaces, and the planar shape of the first conductor 3051 does not matter. Also, here, the diameter of the end portion 3051a is represented as a diameter d1.
  • the second conductor 3052 has an end 3052a and an end 3052b in the penetrating direction.
  • the penetrating direction is the direction in which the second conductor 3052 penetrates the second semiconductor layer 3050 and is also the thickness direction of the second semiconductor layer 3050 .
  • An end portion 3052 a of the second conductor 3052 is located in the third wiring layer 3060 and an end portion 3052 b is located in the second wiring layer 3040 . Since the second conductor 3052 has a tapered shape in the penetrating direction, the diameter of the end portion 3052b is larger than the diameter of the end portion 3052a.
  • the second width described above corresponds to, for example, the larger dimension of the ends of the second conductors 3052 in the penetrating direction.
  • the second width described above is the larger of the dimension (diameter here) of the end portion 3052a and the dimension (diameter here) of the end portion 3052b, that is, the dimension (diameter here) of the end portion 3052b. diameter).
  • the diameter is the distance between the side surfaces, and the planar shape of the second conductor 3052 does not matter.
  • the diameter of the end portion 3052b is represented as a diameter d2.
  • the diameter d2 of the end portion 3052b is smaller than the diameter d1 of the end portion 3051a (d2 ⁇ d1).
  • One of the end portion 3051a having the first width of the first conductor 3051 and the end portion 3052b having the second width of the second conductor 3052 is located in the second wiring layer 3040, and the other is located in the second wiring layer 3040. It is located in the third wiring layer 3060 .
  • the end portion 3052b is located in the second wiring layer 3040 and the end portion 3051a is located in the third wiring layer 3060.
  • the end portion 3051a is located in the third wiring layer 3060.
  • each of the first conductor 3051 and the second conductor 3052 is connected to a different wiring belonging to one metal layer provided in the wiring layer on the same side as the one end. More specifically, the end portion 3051a of the first conductor 3051 on the side of the third wiring layer 3060 (one side) and the end portion 3052a of the second conductor 3052 on the side of the third wiring layer 3060 (one side) are described later. It is connected to a wiring formed by dividing one metal film provided in the third wiring layer 3060, or a wiring formed by embedding a metal film in a groove and removing an excess portion of the metal film. . More specifically, the one metal film is the metal film M1m of the third wiring layer 3060, which will be described later in the manufacturing method.
  • the metal film M1m is divided to form a plurality of wirings 3062 belonging to the metal layer M1.
  • the wiring to which the end 3051a is connected is called a wiring 3062a to distinguish it from other wirings
  • the wiring to which the end 3051b is connected is called a wiring 3062b to distinguish it from other wirings.
  • One metal layer is the metal layer closest to the second semiconductor layer 3050 in the wiring layer on the same side as the one end.
  • An end portion 3051b of the first conductor 3051 on the second wiring layer 3040 side (the other side) and an end portion 3052b of the second conductor 3052 on the second wiring layer 3040 side (the other side) are connected to the metal layer of the second wiring layer 3040. It is connected to the wiring 3042 belonging to M1.
  • the third wiring layer 3060 includes an insulating film 3061, wiring 3062, third connection pads 3063, a barrier insulating film 3064, and a silicon cover film 3065.
  • the wiring 3062 and the third connection pad 3063 are laminated via the insulating film 3061 as shown.
  • the third connection pad 3063 faces the surface of the third wiring layer 3060 opposite to the second semiconductor layer 3050 side.
  • the wiring 3062 and the third connection pad 3063 are not limited to this, but may be made of copper and formed by the damascene method, for example.
  • the third wiring layer 3060 has a barrier insulating film 3064 provided at a position overlapping with the wiring 3062 belonging to the metal layer M1 in the thickness direction.
  • the barrier insulating film 3064 has a function of preventing diffusion of metal from the side opposite to the second semiconductor layer 3050 side of the barrier insulating film 3064 to the second semiconductor layer 3050 side of the barrier insulating film 3064 . More specifically, the barrier insulating film 3064 is not limited to this. Diffusion to the second semiconductor layer 3050 side of the barrier insulating film 3064 is prevented.
  • the barrier insulating film 3064 is a film having an insulating property, and is not limited thereto, for example, a film containing silicon (Si) and nitrogen (N), a film containing silicon and carbon (C), or a film containing silicon, carbon and nitrogen. It may be a SiCN film or the like containing. Here, it is assumed that the barrier insulating film 3064 is a SiCN film.
  • the silicon cover film 3065 is provided to prevent glare of light emitted from the device, and is made of a high-melting-point oxide.
  • the fourth wiring layer 3070 includes an insulating film 3071 , wiring 3072 , fourth connection pads 3073 and vias (contacts) 3074 .
  • the wiring 3072 and the fourth connection pad 3073 are laminated via the insulating film 3071 as shown.
  • the fourth connection pad 3073 faces the surface of the fourth wiring layer 3070 opposite to the third semiconductor layer 3080 side and is joined to the third connection pad 3063 .
  • the vias 3074 connect the third semiconductor layer 3080 to the wiring 3072, the wirings 3072 to each other, the wiring 3072 to the fourth connection pad 3073, and the like.
  • the wiring 3072 and the fourth connection pad 3073 are not limited to this, but may be made of copper, for example, and formed by the damascene method.
  • the third semiconductor layer 3080 is composed of a semiconductor substrate.
  • the third semiconductor layer 3080 is composed of a single-crystal silicon substrate of the first conductivity type, eg, p-type.
  • a plurality of transistors T3 are provided in the third semiconductor layer 3080 . More specifically, the transistor T3 is provided in a region of the third semiconductor layer 3080 that overlaps the pixel region 2A and the peripheral region 2B in plan view.
  • the first semiconductor layer 3020 and the first wiring layer 3030 may correspond to the first layer 2010a of the substrate described above.
  • the second semiconductor layer 3050 and the second wiring layer 3040 may correspond to the second layer 2010b of the substrate described above.
  • the third semiconductor layer 3080 and the fourth wiring layer 3070 may be associated with the memory+logic section 2011 .
  • a second example of the fifth embodiment is an example in which a bonding method between semiconductor layers is different from the structure of the first example of the fifth embodiment described above.
  • the structure of the second imaging device 3001 of the fifth embodiment is basically the same as that of the first example of the fifth embodiment.
  • symbol is attached and the description is abbreviate
  • FIG. 32 is a schematic diagram showing an example structure of an imaging device 3001 according to the first example of the fifth embodiment.
  • the imaging device 3001 may be associated with the imaging device 1004 described using the first to fourth embodiments.
  • the first semiconductor layer 3020 and the second semiconductor layer 3050 are separated by the F2B (Back to Face) method via the first wiring layer 3030 and the third wiring layer 3060. They are joined so that they face each other.
  • the second semiconductor layer 3050 and the third semiconductor layer 3080 are separated by the F2F (Back to Face) method via the second wiring layer 3040 and the fourth wiring layer 3070, that is, so that the element forming surfaces face each other. are spliced.
  • FIG. 33 is a schematic diagram showing a cross-sectional structure of an example of an imaging device 4001 according to the third example of the fifth embodiment.
  • the imaging device 4001 may be associated with the imaging device 1004 described using the first to fourth embodiments.
  • the imaging device 4001 has a configuration in which a first substrate 4101, a second substrate 4102, and a third substrate 4103 are stacked in the Z-axis direction.
  • the first substrate 4101, the second substrate 4102, and the third substrate 4103 are each composed of a semiconductor substrate (for example, a silicon substrate).
  • the incident direction of the light from the subject is the Z-axis direction
  • the left-right direction of the paper perpendicular to the Z-axis direction is the X-axis direction
  • the direction perpendicular to the Z-axis and the X-axis is the Y-axis direction.
  • the direction may be indicated with reference to the direction of the arrow in FIG.
  • the first substrate 4101, the second substrate 4102, and the third substrate 4103 have first surfaces 4011S1, 4012S1, and 4013S1 on which transistors are provided, and second surfaces 4011S2, 4012S2, and 4013S2. .
  • the first surfaces 4011S1, 4012S1, and 4013S1 are element formation surfaces on which elements such as transistors are formed.
  • a gate electrode, a gate oxide film, and the like are provided on each of the first surfaces 4011S1, 4012S1, and 4013S1.
  • a wiring layer 4111 is provided on the first surface 4011S1 of the first substrate 4101, as shown in FIG.
  • a wiring layer 4121 is provided on the first surface 4012 S 1 of the second substrate 4102
  • a wiring layer 4122 is provided on the second surface 4012 S 2 of the second substrate 4102
  • a wiring layer 4131 is provided on the first surface 4013 S 1 of the third substrate 4103 .
  • the wiring layers 4111, 4121, 4122, and 4131 include, for example, conductor films and insulating films, and have a plurality of wirings, vias, and the like.
  • the wiring layers 4111, 4121, 4122, and 4131 each include, for example, two or more layers of wiring.
  • Each of the wiring layers 4122 and 4131 may include three or more layers of wiring.
  • the wiring layers 4111, 4121, 4122, and 4131 have, for example, a structure in which a plurality of wirings are stacked with interlayer insulating layers (interlayer insulating films) interposed therebetween.
  • the wiring layer is formed using, for example, aluminum (Al), copper (Cu), tungsten (W), polysilicon (Poly-Si), or the like.
  • the interlayer insulating layer is, for example, a single layer film made of one of silicon oxide (SiO), silicon nitride (SiN), silicon oxynitride (SiON), or the like, or a laminated film made of two or more of these. It is formed.
  • the first substrate 4101 and the wiring layer 4111 can be collectively called the first substrate 4101 (or the first circuit layer).
  • the second substrate 4102 and the wiring layers 4121 and 122 can be collectively referred to as the second substrate 4102 (or the second circuit layer).
  • the third substrate 4103 and the wiring layer 4131 can be collectively called the third substrate 4103 (or the third circuit layer).
  • the first substrate 4101 and the second substrate 4102 are laminated so that the first surfaces 4011S1 and 4012S1, on which elements such as transistors are respectively formed, face each other by bonding the electrodes. That is, the first substrate 4101 and the second substrate 4102 are bonded so that their surfaces face each other.
  • This joining method is called face-to-face joining.
  • the second substrate 4102 and the third substrate 4103 are laminated so that the second surface 4012S2 and the first surface 4013S1 on which elements such as transistors are formed face each other by bonding the electrodes. That is, the second substrate 4102 and the third substrate 4103 are bonded so that the back surface of the second substrate 4102 and the front surface of the third substrate 4103 face each other.
  • This joining method is called face-to-back joining.
  • the first surface 4011S1 of the first substrate 4101 and the first surface 4012S1 of the second substrate 4102 are bonded together by bonding between metal electrodes made of copper (Cu), that is, Cu--Cu bonding.
  • the second surface 4012S2 of the second substrate 4102 and the first surface 4013S1 of the third substrate 4103 are also bonded together by Cu--Cu bonding, for example.
  • the electrodes used for bonding may be made of a metal material other than copper (Cu), such as nickel (Ni), cobalt (Co), tin (Sn), or may be made of other materials. .
  • a plurality of electrodes 4015 formed by the second layer wiring M2 in the wiring layer 4111 and a plurality of electrodes 4025 formed by the second layer wiring M2 in the wiring layer 4121 are joined.
  • the first substrate 4101 and the second substrate 4102 are connected.
  • the plurality of electrodes 4026 formed by the wiring M4 of the fourth layer in the wiring layer 4122 and the plurality of electrodes 4035 formed by the wiring of the uppermost layer in the wiring layer 4131 are joined to form the second substrate. 4102 and the third substrate 4103 are connected. Electrodes 4015, 4025, 4026, and 4035 are bonding electrodes.
  • the imaging device 4001 further has a lens section 4031 that collects light and a color filter 4032 .
  • the color filter 4032 and the lens part 4031 are sequentially laminated on the first substrate 4101 .
  • the color filter 4032 and the lens unit 4031 are provided for each pixel P, for example.
  • the lens part 4031 guides the light incident from above to the photodiode PD side in FIG.
  • the lens portion 4031 is an optical member also called an on-chip lens.
  • the color filter 4032 selectively transmits light in a specific wavelength range among incident light. Light transmitted through the lens portion 4031 and the color filter 4032 is incident on the photodiode PD.
  • the photodiode PD photoelectrically converts incident light to generate charges.
  • pads 4080 are provided in the wiring layer 4111 .
  • An opening is formed on the pad 4080 in the first substrate 4101 to expose the pad 4080 to the outside.
  • Pad 4080 is an electrode formed using, for example, aluminum (Al). Note that the pad 4080 may be configured using another metal material.
  • a plurality of pads 4080 are arranged in the imaging device 4001 .
  • the pad 4080 receives, for example, an externally input power supply voltage VDD (or ground voltage VSS) via a plurality of through electrodes 4028 as shown in FIG. It can be supplied to each circuit and the like.
  • a color filter 4032 that transmits green (G) light is provided on the photodiode PD of the left pixel P among the left and right pixels P in the pixel sharing unit 4040 .
  • the photodiode PD of the pixel P on the left side receives light in the green wavelength range and performs photoelectric conversion.
  • a color filter 4032 that transmits red (R) light is provided on the photodiode PD of the right pixel P among the left and right pixels P in the pixel sharing unit 4040 .
  • the photodiode PD of the pixel P on the right side receives light in the red wavelength range and performs photoelectric conversion.
  • each pixel P of the imaging device 4001 can generate an R component pixel signal, a G component pixel signal, and a B component pixel signal.
  • the imaging device 4001 can obtain RGB pixel signals.
  • the color filters 4032 are not limited to primary color (RGB) color filters, and may be complementary color filters such as Cy (cyan), Mg (magenta), and Ye (yellow). Also, a color filter corresponding to W (white), that is, a filter that transmits light in the entire wavelength range of incident light may be arranged.
  • RGB primary color
  • W white
  • the first substrate 4101 may correspond to the first layer 2010a of the substrate described above.
  • the second substrate 4102 may correspond to the second layer 2010b of the substrate described above.
  • the third substrate 4103 may be associated with the memory+logic unit 2011 .
  • FIG. 34 is a diagram showing a usage example using the imaging device 1004 according to each of the above-described embodiments and modifications thereof.
  • the imaging device 1004 described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays as follows.
  • a device that takes pictures for viewing such as a digital camera or a mobile device with a camera function.
  • a device used for transportation such as a ranging sensor that measures the distance of a vehicle.
  • a device used in home appliances such as TVs, refrigerators, air conditioners, etc., to photograph a user's gesture and operate the device according to the gesture.
  • Medical and health care devices such as endoscopes and devices that perform angiography by receiving infrared light.
  • ⁇ Devices used for security such as monitoring cameras for crime prevention and cameras for person authentication.
  • ⁇ Equipment used for beauty care such as a skin measuring instrument for photographing the skin and a microscope for photographing the scalp.
  • ⁇ Equipment used for sports such as action cameras and wearable cameras for sports.
  • - Equipment for agricultural use such as cameras for monitoring the condition of fields and crops.
  • FIG. 35 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an inside information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 36 is a diagram showing an example of the installation position of the imaging unit 12031.
  • vehicle 12100 has imaging units 12101 , 12102 , 12103 , 12104 , and 12105 as imaging unit 12031 .
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • Forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 36 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the images captured by the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether the pedestrian is a pedestrian or not.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the imaging unit 12031 the imaging device 1004 according to the first embodiment and its modifications, the second embodiment and modifications, and the third and sixth embodiments of the present disclosure is applied. By doing so, an image with lower noise can be obtained, and drivability can be improved.
  • the imaging unit 12031 by applying the imaging device 1004 according to the first embodiment and its modifications, the second embodiment and each modification, and the third and sixth embodiments of the present disclosure, Power consumption in the unit 12031 can be reduced. For example, when the imaging unit 12031 is battery driven, it can operate for a longer time.
  • the present technology can also take the following configuration.
  • a photoelectric conversion element that generates an electric charge according to the received light; a pixel circuit that reads out the charge from the photoelectric conversion element and converts it into an analog pixel signal; a conversion circuit that converts the pixel signal into digital pixel data based on a reference signal; with The conversion circuit is a first circuit connected to the pixel circuit; and a second circuit connected to an output of the first circuit;
  • the photoelectric conversion elements are arranged in a matrix and provided on a first layer of a first substrate, The pixel circuit provided in each of the photoelectric conversion elements in a one-to-one correspondence and the first circuit are provided on a second layer of the first substrate, Imaging device.
  • the first circuit is With respect to the second layer, the photoelectric conversion elements are arranged in a row-like arrangement corresponding to the arrangement of the photoelectric conversion elements, one-to-one with the photoelectric conversion elements, and the corresponding photoelectric conversion elements, the first layer and the connected via a connection portion that electrically connects with the second layer;
  • the second circuit is provided on a second substrate laminated on the second layer side of the first substrate, The imaging device according to (1) or (2) above.
  • the second circuit is provided for each of the plurality of first circuits arranged along the columns in the matrix-like arrangement; The imaging apparatus according to any one of (1) to (3) above.
  • a control line for reading out the charge from the photoelectric conversion element is provided for each row in the matrix arrangement, Each of the pixel circuits corresponding to the photoelectric conversion elements arranged in the matrix arrangement is connected to each of the first circuits in a one-to-one correspondence, and a plurality of the first pixel circuits arranged along the columns.
  • a signal line that transmits the output of the circuit of is connected to the second circuit, The imaging device according to (4) above.
  • a readout control circuit for controlling readout of the charge from the photoelectric conversion element by the pixel circuit and output of the pixel signal; further comprising The read control circuit is controlling the readout of the charge and the output of the pixel signal for each row in the matrix-like arrangement according to the row order;
  • the imaging apparatus according to any one of (1) to (5).
  • a reference signal generation circuit provided on a second substrate laminated on the second layer side of the first substrate and configured to generate the reference signal; a plurality of wirings provided in the second layer for supplying the reference signal to the first circuit in units of rows in the matrix arrangement; further comprising The reference signal generation circuit is connected to the plurality of wirings via a connecting portion that electrically connects the first substrate and the second substrate;
  • the imaging apparatus according to any one of (1) to (6).
  • the first circuit is A differential pair in which the pixel signal is input to one input terminal and the reference signal is input to the other input terminal, The imaging apparatus according to any one of (1) to (7).
  • the pixel circuit is including a transistor having a source connected to the one input terminal and a drain connected to a power supply voltage; A charge-voltage conversion unit configured to convert a charge generated by the photoelectric conversion element into a voltage is configured at a connection point between the one input terminal and the source.
  • the first circuit is a switch circuit for controlling connection between the gate and the drain of a transistor in the differential pair, the gate being connected to the other input terminal and the drain being connected to a power supply voltage; The imaging device according to (8) or (9) above.
  • the first circuit is Controls the connection between the current source and the source of the transistor in the differential pair, the gate being connected to the other input end, the drain being connected to the power supply voltage, and the source being connected to the current source. further comprising a switch circuit; The imaging device according to (10) above.
  • the first circuit is a transistor and a switch circuit that controls the connection between the gate and the drain of the transistor; The imaging apparatus according to any one of (1) to (7).
  • the transistor is the reference signal is input to the gate, the pixel signal is input to the source, and an output is taken out from the drain; The imaging device according to (12) above.
  • the pixel circuit is a charge-voltage converter that converts the charge generated by the photoelectric conversion element into a voltage;
  • the reference signal is applied to the charge-voltage converter, a fixed voltage is applied to the gate, the pixel signal is input to the source, and an output is taken out from the drain.
  • the first circuit is comparing the pixel signal with the reference signal;
  • the second circuit is comparing the output of the first circuit to a threshold;
  • the first circuit is a first capacitor further connected between the gate and the drain of the transistor; a second capacitor connected between the gate of the transistor and a fixed potential; including, The imaging device according to (12) above.
  • (17) further comprising a latch circuit that latches the output of the first circuit;
  • the latch circuit is Provided on a second substrate that is laminated on the second layer side of the first substrate in a one-to-one relationship with the first circuit,
  • the imaging apparatus according to any one of (1) to (16).
  • (18) a plurality of the pixel circuits arranged along the columns of the array are connected to one of the first circuits;
  • a plurality of the first circuits arranged along the columns are connected to one second circuit provided on a second substrate laminated on the second layer side of the first substrate.
  • Ru The imaging device according to (1) above. (19) wherein the first circuit is connected to the second circuit via a switch circuit;
  • the second circuit is provided on a second substrate laminated on the second layer side of the first substrate,
  • (21) a readout control circuit for controlling readout of the charge from the photoelectric conversion element by the pixel circuit and output of the pixel signal; further comprising The read control circuit is controlling the readout of the charge and the output of the pixel signal for each row in the matrix-like arrangement according to the row order;
  • the imaging device according to any one of (18) to (20).
  • the imaging device according to any one of (18) to (21).
  • the first circuit is A differential pair in which the pixel signal is input to one input terminal and the reference signal is input to the other input terminal, The imaging device according to any one of (18) to (22) above.
  • the pixel circuit is including a transistor having a source connected to the one input terminal and a drain connected to a power supply voltage; A charge-voltage conversion unit configured to convert a charge generated by the photoelectric conversion element into a voltage is configured at a connection point between the one input terminal and the source.
  • the first circuit is a switch circuit for controlling connection between the gate and the drain of a transistor in the differential pair, the gate being connected to the other input terminal and the drain being connected to a power supply voltage; The imaging device according to (23) or (24) above.
  • the first circuit is Controls the connection between the current source and the source of the transistor in the differential pair, the gate being connected to the other input end, the drain being connected to the power supply voltage, and the source being connected to the current source. further comprising a switch circuit;
  • the first circuit is a transistor and a switch circuit that controls the connection between the gate and the drain of the transistor;
  • the transistor is the reference signal is input to the gate, the pixel signal is input to the source, and an output is taken out from the drain;
  • the pixel circuit is a charge-voltage converter that converts the charge generated by the photoelectric conversion element into a voltage;
  • the reference signal is applied to the charge-voltage converter, a fixed voltage is applied to the gate, the pixel signal is input to the source, and an output is taken out from the drain.
  • the first circuit is comparing the pixel signal with the reference signal;
  • the second circuit is comparing the output of the first circuit to a threshold;
  • the imaging device according to any one of (18) to (29).
  • (31) further comprising a latch circuit that latches the output of the first circuit;
  • the latch circuit is Provided on a second substrate that is laminated on the second layer side of the first substrate in a one-to-one relationship with the first circuit,
  • the imaging device according to any one of (18) to (30).
  • the photoelectric conversion element that generates an electric charge according to the received light; a pixel circuit that reads out the charge from the photoelectric conversion element and converts it into an analog pixel signal; a conversion circuit that converts the pixel signal into digital pixel data based on a reference signal; with The conversion circuit is a first circuit connected to the pixel circuit; and a second circuit connected to an output of the first circuit;
  • the photoelectric conversion elements and the pixel circuits provided in one-to-one correspondence with the photoelectric conversion elements are arranged in a matrix and provided on a first layer of a first substrate, the first circuit is provided on a second layer of the first substrate; a plurality of the pixel circuits arranged along the columns of the array are connected to one of the first circuits; A plurality of the first circuits arranged along the columns are connected to one second circuit provided on a second substrate laminated on the second layer side of the first substrate.
  • Ru Imaging device (33) wherein the first circuit is connected to the second circuit via a switch circuit; The imaging device according to (32) above. (34) The second circuit is provided on a second substrate laminated on the second layer side of the first substrate, The imaging device according to (32) or (33) above. (35) a readout control circuit for controlling readout of the charge from the photoelectric conversion element by the pixel circuit and output of the pixel signal; further comprising The read control circuit is controlling the readout of the charge and the output of the pixel signal for each row in the matrix-like arrangement according to the row order; The imaging device according to any one of (32) to (34).
  • a reference signal generation circuit provided on a second substrate laminated on the second layer side of the first substrate and configured to generate the reference signal; a plurality of wirings provided in the second layer for supplying the reference signal to the first circuit in units of rows in the matrix arrangement; further comprising The reference signal generation circuit is connected to the plurality of wirings via a connection portion that electrically connects the second layer and the second substrate;
  • the imaging device according to any one of (32) to (35).
  • the first circuit is A differential pair in which the pixel signal is input to one input terminal and the reference signal is input to the other input terminal, The imaging device according to any one of (32) to (36).
  • the pixel circuit is including a transistor having a source connected to the one input terminal and a drain connected to a power supply voltage; A charge-voltage conversion unit configured to convert a charge generated by the photoelectric conversion element into a voltage is configured at a connection point between the one input terminal and the source.
  • the first circuit is a switch circuit for controlling connection between the gate and the drain of a transistor in the differential pair, the gate being connected to the other input terminal and the drain being connected to a power supply voltage; The imaging device according to (37) or (38).
  • the first circuit is controlling the connection between the current source and the source of the transistor in the differential pair, the gate being connected to the other input terminal, the drain being connected to the power supply voltage, and the source being connected to the current source; further comprising a switch circuit;
  • the first circuit is a transistor and a switch circuit that controls the connection between the gate and the drain of the transistor;
  • the transistor is the reference signal is input to the gate, the pixel signal is input to the source, and an output is taken out from the drain;
  • the pixel circuit is a charge-voltage converter that converts the charge generated by the photoelectric conversion element into a voltage;
  • the reference signal is applied to the charge-voltage converter, a fixed voltage is applied to the gate, the pixel signal is input to the source, and an output is taken out from the drain.
  • the first circuit is comparing the pixel signal with the reference signal;
  • the second circuit is comparing the output of the first circuit to a threshold;
  • the imaging device according to any one of (32) to (43).
  • (45) further comprising a latch circuit that latches the output of the first circuit;
  • the latch circuit is Provided on a second substrate that is laminated on the second layer side of the first substrate in a one-to-one relationship with the first circuit,
  • the imaging device according to any one of (32) to (44).

Landscapes

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Abstract

本開示に係る撮像装置は、受光した光に応じた電荷を生成する光電変換素子（３００）と、光電変換素子から電荷を読み出してアナログ方式の画素信号に変換する画素回路と、画素信号を参照信号に基づきデジタル方式の画素データに変換する変換回路（２０）と、を備え、変換回路は、画素回路に接続される第１の回路と、第１の回路の出力に接続される第２の回路と、を含み、光電変換素子が行列状の配列で配置されて第１の基板の第１層（２０１０ａ）に設けられ、光電変換素子のそれぞれに１対１で設けられる画素回路と、第１の回路と、が第１の基板の第２層（２０１０ｂ）に設けられる。

Description

撮像装置
　本開示は、撮像装置に関する。
　ローリングシャッタ方式により撮像を行う撮像装置を、半導体チップを複数層に積層した積層構造により形成する技術が知られている。例えば、第１層の半導体チップに、光電変換素子と画素回路とを含む画素が行列状の配列で配置された画素アレイを形成する。第２層の半導体チップに、画素アレイに含まれる各画素から出力されたアナログ方式の画素信号をデジタル方式の画素データに変換するＡＤ(Analog　to　Digital)変換回路などを含む信号処理回路と、画素アレイを駆動する駆動回路とを形成する。
　第１層の半導体チップにおいて、画素アレイに含まれる各画素は、行列状の配列の列毎に、画素信号を垂直信号線に出力する。第２層の半導体チップにおいて、ＡＤ変換回路は、垂直信号線毎に設けられ、垂直信号線を介して供給される画素信号をデジタル方式の画素データに変換する。
米国特許出願公開第２０２０／０２５８９２６号明細書
　上述した積層構造の撮像装置では、画素信号が垂直信号線を介してＡＤ変換回路に供給される。画素信号は、最長で、画素アレイの列方向の一端から、当該列方向の他端までの距離を介してＡＤ変換回路に供給されることになる。画素信号は、アナログ方式の信号であり帯域が広く、ノイズの影響を受け易い。
　これに対して、例えば、特許文献１には、第１半導体ダイ、第２半導体ダイおよび第３半導体ダイの３層に基板を貼り合わせて構成されるイメージセンサ装置が開示されている。特許文献１によれば、コンパレータを第１部分と第２部分とに分割し、第１部分を光検出器と共に第１半導体ダイに形成し、第２部分を第２半導体ダイに形成している。特許文献１では、光検出器と、コンパレータと、メモリ回路とを含んでデジタルピクセルを構成し、このデジタルピクセルが行列状の配列で配置された構成とされている。なお、メモリ回路は、第２半導体ダイに形成されている。
　特許文献１では、デジタルピクセルは、列毎に供給されるコードをコンパレータの第１部分の出力に応じてメモリ回路に格納し、メモリ回路に格納されたコードを読み取り信号に応じて読み出して出力する。したがって、画素からの読み出しを行順次で行うためより高速な読み出しが必要となるローリングシャッタ方式には、適していないといえる。
　本開示は、ローリングシャッタ方式に対応し、よりノイズの抑制が可能な撮像装置を提供することを目的とする。
　本開示に係る撮像装置は、受光した光に応じた電荷を生成する光電変換素子と、光電変換素子から電荷を読み出してアナログ方式の画素信号に変換する画素回路と、画素信号を参照信号に基づきデジタル方式の画素データに変換する変換回路と、を備え、変換回路は、画素回路に接続される第１の回路と、第１の回路の出力に接続される第２の回路と、を含み、光電変換素子が行列状の配列で配置されて第１の基板の第１層に設けられ、光電変換素子のそれぞれに１対１で設けられる画素回路と、第１の回路と、が第１の基板の第２層に設けられる。
各実施形態に共通して適用可能な電子機器の一例の構成を示すブロック図である。 本開示の各実施形態における撮像装置の一例の構成を示すブロック図である。 既存技術による画素信号に対する信号処理を概略的に示す模式図である。 各実施形態に係る撮像装置を２層構造の積層型ＣＩＳにより形成した例を示す図である。 各実施形態に係る撮像装置を３層構造の積層型ＣＩＳにより形成した例を示す図である。 実施形態に係る撮像装置の一例の構造を示す模式図である。 アナログ方式の画素信号をデジタル方式の画素信号に変換してインタフェース回路に供給する際の経路について説明するための模式図である。 各実施形態に係る画素信号に対する信号処理を概略的に示す模式図である。 画素アレイ部を垂直方向に複数領域に分割した例を示す模式図である。 第１の実施形態に係る一例の構成を示す回路図である。 画素アレイ部を垂直方向に２分割した場合のフォーカルプレーン歪について説明するための模式図である。 第１の実施形態に係る構成におけるフォーカルプレーン歪について説明するための模式図である。 メモリ＋ロジック部にロジック回路とインタフェース回路とを配置することを説明するための模式図である。 第１の実施形態に係るＲＡＭＰ配線および各接続部の配置例を示す模式図である。 第１の実施形態の第１の変形例の構成において、グローバルシャッタ方式に相当する動作を行う例を説明するための模式図である。 第１の実施形態の第１の変形例の構成において、ローリングシャッタ方式による動作を行う例を説明するための模式図である。 第１の実施形態の第２の変形例に係る撮像装置の一例の構成を示す模式図である。 第１の実施形態の第３の変形例に係る構成を説明するための模式図である。 第２の実施形態に係る一例の構成を示す回路図である。 第２の実施形態に係る第１の回路としての回路部に関する入出力信号の変動の一例を示すタイミングチャートである。 既存技術による一例の構成を示す回路図である。 第２の実施形態の第１の変形例に係る一例の構成を示す回路図である。 第２の実施形態の第１の変形例に係る構成を行列状の配列で配した例を示す模式図である。 第２の実施形態の第２の変形例に係る一例の構成を示す回路図である。 第２の実施形態の第３の変形例に係る一例の構成を示す回路図である。 第３の実施形態に係る一例の構成を示す模式図である。 第３の実施形態に係る撮像装置の動作を説明するための一例のタイミングチャートである。 第４の実施形態に係る画素信号に対する信号処理を概略的に示す模式図である。 第４の実施形態に係るＶＳＬの分割を説明するための模式図である。 第４の実施形態に係る一例の構成を示す回路図である。 第４の実施形態の変形例の第１の例による一例の構成を示す回路図である。 第４の実施形態の変形例の第２の例に係る一例の構成を示す回路図である。 第４の実施形態の変形例の第３の例に係る一例の構成を示す回路図である。 第４の実施形態の変形例の第４の例に係る一例の構成を示す回路図である。 第５の実施形態の第１の例に係る撮像装置３００１の一例の断面構造を示す模式図である。 第５の実施形態の第１の例に係る撮像装置３００１の一例の断面構造を示す模式図である。 第５の実施形態の第１の例に係る撮像装置３００１の一例の構造を示す模式図である。 第５の実施形態の第３の例に係る撮像装置４００１の一例の断面構造を示す模式図である。 本開示に係る撮像装置を使用する使用例を示す図である。 本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の例を示す図である。
　以下、本開示の実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより、重複する説明を省略する。
　以下、本開示の実施形態について、下記の順序に従って説明する。
１．実施形態に適用可能な構成
２．各実施形態に係る構成
３．第１の実施形態
　３－１．第１の実施形態の第１の変形例
　３－２．第１の実施形態の第２の変形例
　３－３．第１の実施形態の第３の変形例
４．第２の実施形態
　４－１．第２の実施形態の第１の変形例
　４－２．第２の実施形態の第２の変形例
　４－３．第２の実施形態の第３の変形例
５．第３の実施形態
６．第４の実施形態
　６－１．第４の実施形態の変形例
　６－１－１．第１の例
　６－１－２．第２の例
　６－１－３．第３の例
　６－１－４．第４の例
７．第５の実施形態
　７－１．第１の例
　７－２．第２の例
　７－３．第３の例
８．第６の実施形態
　８－１．本開示の撮像装置を車両に搭載する場合のより具体的な例
（１．実施形態に適用可能な構成）
　先ず、各実施形態に適用可能な技術について説明する。
（各実施形態に共通して適用可能な電子機器）
　図１は、各実施形態に共通して適用可能な電子機器の一例の構成を示すブロック図である。図１において、電子機器１０００は、光学系１００２と、制御部１００３と、撮像装置１００４と、画像処理部１００５と、メモリ１００６と、記憶部１００７と、表示部１００８と、インタフェース（Ｉ／Ｆ）部１００９と、入力デバイス１０１２と、を備える。
　ここで、電子機器１０００としては、デジタルスチルカメラ、デジタルビデオカメラ、撮像機能付きの携帯電話やスマートフォンなどを適用することができる。また、電子機器１０００として、監視カメラや車載用カメラ、医療用のカメラなどを適用することも可能である。
　撮像装置１００４は、例えば行列状の配列で配置される複数の光電変換素子を含む。光電変換素子は、受光した光を光電変換にて電荷に変換する。撮像装置１００４は、この複数の光電変換素子を駆動する駆動回路と、複数の光電変換素子それぞれから電荷を読み出し、読み出した電荷に基づき画像データを生成する信号処理回路と、駆動回路に電源を供給するための電源回路と、を含む。
　光学系１００２は、１または複数枚のレンズの組み合わせによる主レンズと、主レンズを駆動するための機構と、を含み、被写体からの像光（入射光）を、主レンズを介して撮像装置１００４の受光面上に結像させる。また、光学系１００２は、制御信号に従いフォーカスを調整するオートフォーカス機構や、制御信号に従いズーム率を変更するズーム機構を備える。また、電子機器１０００は、光学系１００２を着脱可能とし、他の光学系１００２と交換できるようにしてもよい。
　画像処理部１００５は、撮像装置１００４から出力された画素データに対して所定の画像処理を実行する。例えば、画像処理部１００５は、フレームメモリなどによるメモリ１００６が接続され、撮像装置１００４から出力された画像データをメモリ１００６に書き込む。画像処理部１００５は、メモリ１００６に書き込まれた画素データに対して所定の画像処理を実行し、画像処理された画素データを再びメモリ１００６に書き込む。なお、メモリ１００６は、１フレーム分の画素データを、画像データとして記憶することができる。
　記憶部１００７は、例えばフラッシュメモリやハードディスクドライブなどの不揮発性のメモリであって、画像処理部１００５から出力された画像データを不揮発に記憶する。表示部１００８は、例えばＬＣＤ(Liquid　Crystal　Display)といった表示デバイスと、当該表示デバイスを駆動する駆動回路と、を含み、画像処理部１００５が出力された画像データに基づく画像を表示することができる。Ｉ／Ｆ部１００９は、画像処理部１００５から出力された画像データを外部に送信するためのインタフェースである。Ｉ／Ｆ部１００９としては、例えばＵＳＢ(Universal　Serial　Bus)を適用することができる。これに限らず、Ｉ／Ｆ部１００９は、有線通信または無線通信によりネットワークに接続可能なインタフェースであってもよい。
　入力デバイス１０１２は、ユーザ入力を受け付けるための操作子などを含む。電子機器１０００が例えばデジタルスチルカメラ、デジタルビデオカメラ、撮像機能付きの携帯電話やスマートフォンであれば、入力デバイス１０１２は、撮像装置１００４による撮像を指示するためのシャッタボタン、あるいは、シャッタボタンの機能を実現するための操作子を含むことができる。
　制御部１００３は、例えばＣＰＵ(Central　Processing　Unit)などのプロセッサと、ＲＯＭ(Read　Only　Memory)およびＲＡＭ(Random　Access　Memory)を含み、ＲＯＭに予め記憶されたプログラムに従い、ＲＡＭをワークメモリとして用いて、この電子機器１０００の全体の動作を制御する。例えば、制御部１００３は、入力デバイス１０１２に受け付けられたユーザ入力に応じて、電子機器１０００の動作を制御することができる。また、制御部１００３は、画像処理部１００５の画像処理結果に基づき、光学系１００２におけるオートフォーカス機構を制御することができる。
（各実施形態に共通して適用可能な撮像装置）
　図２は、本開示の各実施形態における撮像装置１００４の一構成例を示すブロック図である。図２において、撮像装置１００４は、垂直走査回路１２、タイミング制御部１３、ＤＡＣ(Digital　to　Analog　Converter)１４、画素アレイ部１１、カラム信号処理部１５および水平走査回路１６を備える。撮像装置１００４は、これら各部がＣＭＯＳ(Complementary　Metal　Oxide　Semiconductor)を用いて一体的に形成されたＣＭＯＳイメージセンサ（ＣＩＳ）として構成することができる。
　画素アレイ部１１には、行列状の配列で複数の画素１０が配置される。以下、画素アレイ部１１において、図２上の水平方向を行とし、垂直方向を列とする。
　画素アレイ部１１において、各画素１０は、受光した光に応じて電荷を生成する光電変換素子と、光電変換素子で生成された電荷に基づき画素信号を出力する画素回路と、を含む。垂直走査回路１２は、画素アレイ部１１に含まれる各画素１０を行ごとに駆動し、各画素１０から画素信号を出力させる。このとき、垂直走査回路１２は、各画素１０を行の順序に従い順次で駆動し、画素信号を出力させる。すなわち、垂直走査回路１２は、光電変換素子からの電荷の読み出しと、画素信号の出力とを制御する読み出し制御回路として機能する。
　タイミング制御部１３は、垂直同期信号ＶSYNCに同期して、垂直走査回路１２、ＤＡＣ１４、カラム信号処理部１５および水平走査回路１６のそれぞれの動作タイミングを制御する。垂直同期信号ＶSYNCは、撮像タイミングを示す所定周波数（例えば６０（Ｈｚ（ヘルツ）））の周期信号である。
　ＤＡＣ１４は、ＤＡ(Digital　to　Analog)変換により、所定の参照信号を生成する。参照信号として、例えば、鋸刃状のランプ（ＲＡＭＰ）信号が用いられる。ＤＡＣ１４は、参照信号をカラム信号処理部１５に供給する。
　カラム信号処理部１５は、画素１０から出力されたアナログ方式の画素信号が、画素アレイ部１１における列ごとに設けられた垂直信号線ＶＳＬを介して供給される。カラム信号処理部１５は、画素信号に対して、ＡＤ(Analog　to　Digital))変換処理やＣＤＳ(Correlated　Double　Sampling)処理などの信号処理を、列ごとに行う。カラム信号処理部１５は、処理後のデジタル方式の画素信号（画素データ）を出力する。カラム信号処理部１５から出力された画素データは、画像処理部１００５に供給される。
　水平走査回路１６は、カラム信号処理部１５を制御して、カラム信号処理部１５から画素データを、例えば行ごとに列方向の順に出力させる。
（既存技術による処理の流れ）
　次に、既存技術による画素信号に対する信号処理について、概略的に説明する。図３は、既存技術による画素信号に対する信号処理を概略的に示す模式図である。図３において、コンパレータ２０、カウンタ３０およびロジック回路４０は、例えば図２におけるカラム信号処理部１５に含まれる。
　画素１０から出力されたアナログ方式の画素信号は、コンパレータ２０に供給される。コンパレータ２０には、さらに、ＤＡＣ１４から参照信号としてのＲＡＭＰ信号が供給される。ＲＡＭＰ信号は、例えば所定のクロックパルスに従い時系列に沿って段階的にレベル（電圧値）が低くなる信号である。コンパレータ２０は、画素信号とＲＡＭＰ信号とを比較し、比較結果をカウンタ３０に供給する。例えば、コンパレータ２０は、ＲＡＭＰ信号のレベルが画素信号のレベルとより大きい場合、Ｈｉｇｈ（ハイ）の差信号をカウンタ３０に出力する。一方、コンパレータ２０は、ＲＡＭＰ信号のレベルが画素信号のレベルと同一またはそれ以下となった場合、出力を反転させ、Ｌｏｗ（ロー）の差信号をカウンタ３０に出力する。
　カウンタ３０は、Ｐ相(Preset　Phase)期間およびＤ相(Data　Phase)期間それぞれにおいて、コンパレータ２０から入力された差信号に応じて、ランプ信号ＲＡＭＰが電圧降下を開始してから画素信号と同一またはそれ以下のレベルとなるまでの時間をカウントし、それぞれのカウント結果をロジック回路４０に出力する。なお、Ｐ相期間は、ＣＤＳ処理において画素信号のリセットレベルを検出する期間であり、Ｄ相期間は、ＣＤＳ処理において画素信号の信号レベルを検出する検出期間である。
　ロジック回路４０は、カウンタ３０から入力されるＰ相期間のカウント結果と、Ｄ相期間のカウント結果とに基づきＣＤＳ処理およびＡＤ変換処理を行って、デジタル方式の画素信号（画素データ）を生成し、出力する。
（各実施形態に適用可能な撮像装置の構造）
　次に、各実施形態に適用可能な撮像装置の構造について、概略的に説明する。実施形態に係る撮像装置１００４は、複数層の半導体チップを積層した積層構造により形成することができる。
　一例として、撮像装置１００４を、半導体チップを２層に積層した２層構造により形成することができる。図４Ａは、各実施形態に係る撮像装置１００４を２層構造の積層型ＣＩＳにより形成した例を示す図である。図４Ａの構造では、第１層の半導体チップに画素部２０１０を形成し、第２層の半導体チップにメモリ＋ロジック部２０１１を形成している。
　画素部２０１０は、少なくとも画素アレイ部１１を含む。メモリ＋ロジック部２０１１は、例えば、垂直走査回路１２、タイミング制御部１３、ＤＡＣ１４、カラム信号処理部１５および水平走査回路１６と、撮像装置１００４と外部との通信を行うためのインタフェースと、を含むことができる。また、メモリ＋ロジック部２０１１は、例えばカラム信号処理部１５から出力された画素データを記憶するメモリを含むことができる。
　図４Ａの右側に示されるように、第１層の半導体チップと、第２層の半導体チップとを電気的に接触させつつ貼り合わせることで、撮像装置１００４を１つの固体撮像素子２０００ａとして構成する。
　別の例として、撮像装置１００４を、半導体チップを３層に積層した３層構造により形成することができる。図４Ｂは、各実施形態に係る撮像装置１００４を３層構造の積層型ＣＩＳにより形成した例を示す図である。図４Ｂの構造では、第１層の半導体チップに画素部２０１０を形成し、第２層の半導体チップにメモリ部２０１２を形成し、第３層の半導体チップにロジック部２０１１’を形成している。この場合、ロジック部２０１１’は、垂直走査回路１２、タイミング制御部１３、ＤＡＣ１４、カラム信号処理部１５および水平走査回路１６と、撮像装置１００４と外部との通信を行うためのインタフェースと、を含むことができる。また、メモリ部２０１２は、例えばカラム信号処理部１５から出力された画素データを記憶するメモリを含むことができる。
　図４Ｂの右側に示されるように、第１層の半導体チップと、第２層の半導体チップと、第３層の半導体チップとを電気的に接触させつつ貼り合わせることで、撮像装置１００４を１つの固体撮像素子２０００ｂとして構成する。
（２．各実施形態に係る構成）
　次に、各実施形態に係る構成について説明する。
　図５は、実施形態に係る撮像装置１００４の一例の構造を示す模式図である。図５の例では、撮像装置１００４は、図４Ａを用いて説明した、２層構造の固体撮像素子２０００ａを適用している。ここで、裏面照射型のイメージセンサの場合、光電変換素子が基板の第１層２０１０ａに形成され、光電変換素子で生成された電荷を画素信号に変換して出力する画素回路が当該基板の第２層２０１０ｂに形成される。これら第１層２０１０ａと第２層２０１０ｂとにより、画素部２０１０が構成される。
　図５において、第１層２０１０ａに対して、光電変換素子と、光電変換素子からの電荷の読み出しを制御するためのトランジスタとを含む光電変換部１００が、行列状の配列で配置される。第２層２０１０ｂに対して、光電変換部１００から読み出された電荷を画素信号に変換する画素回路を含む回路部１０１が、第１層２０１０ａにおける光電変換部１００と対応して、行列状の配列で配置される。より具体的には、回路部１０１は、第１層２０１０ａ上で位置が対応する光電変換部１００と１対１の関係で、第１層２０１０ａと第２層２０１０ｂとの間で電気的に接触させつつ、配置される。
　各実施形態では、さらに、回路部１０１（図ではＰｉｘｅｌ－ＣＭＰ(1)と記載）は、コンパレータ２０の一部を含む。すなわち、各実施形態では、コンパレータ２０は、少なくとも、画素回路から直接的に画素信号が供給される第１の回路（ＣＭＰ(1)と記載）と、第１の回路の出力が供給される第２の回路（ＣＭＰ(2),(3)と記載）と、の２つの部分に分割されて構成される。第１の回路は、例えば、画素回路から出力された画素信号と、ＤＡＣ１４から供給されるＲＡＭＰ信号とを比較する回路を含む。
　図５において、メモリ＋ロジック部２０１１に対して、垂直走査回路１２と、カウンタ３０と、ロジック回路４０と、周辺回路５０と、インタフェース回路６０（図ではＩＦ回路とも記載）と、が配置される。
　周辺回路５０は、ＤＡＣ１４を含む。また、インタフェース回路６０は、この固体撮像素子２０００ａとしての撮像装置１００４と外部との間で信号の送受信を行うためのインタフェースである。
　図５の例では、垂直走査回路１２は、画素アレイ部１１における列方向に沿って、メモリ＋ロジック部２０１１の行方向の一方の端（図の例では右端）に配置されている。また、インタフェース回路６０は、画素アレイ部１１における列方向に沿って、メモリ＋ロジック部２０１１の行方向の他方の端（図の例では左端）に配置されている。
　また、メモリ＋ロジック部２０１１に対し、コンパレータ２０が分割された第２の回路２１０が配置される。図５の例では、第２の回路２１０は、メモリ＋ロジック部２０１１の行方向に沿って、列方向の一端および他端（図５の例では上下端）に配置されている。第２の回路２１０は、画素アレイ部１１における列を単位として設けられる。図５の例では、第２の回路２１０は、画素アレイ部１１における行方向に沿って、メモリ＋ロジック部２０１１の列方向の両端に設けられる。
　第２の回路２１０は、第２層２０１０ｂにおいて、列に沿って配置される複数の回路部１０１により共有される。例えば、メモリ＋ロジック部２０１１の列方向の一端（例えば図における上端）に配置される各第２の回路２１０は、列ごとに、第２層２０１０ｂに配置される各回路部１０１のうち、当該一端側の半分（図５の例では上側の半分）に配置される各回路部１０１により共有される。同様に、メモリ＋ロジック部２０１１の列方向の他端（例えば図５における下端）に配置される各第２の回路２１０は、列ごとに、第２層２０１０ｂに配置される各回路部１０１のうち、当該他端側の半分（図５の例では下側の半分）に配置される各回路部１０１により共有される。
　なお、各画素１０（各光電変換部１００および各回路部１０１）は、矢印で示されるように、列方向すなわち垂直方向に走査される。各画素１０（各回路部１０１）からの出力は、行ごとにメモリ＋ロジック部２０１１に転送される。
　ここで、画素信号の経路について考える。図６は、アナログ方式の画素信号をデジタル方式の画素信号（画素データ）に変換してインタフェース回路６０に供給する際の経路について説明するための模式図である。
　なお、図６は、説明のための図であって、ロジック回路４０、インタフェース回路６０、ならびに、ＡＤＣ(Analog　to　Digital　Converter)７０の配置は、図５を用いて説明した配置と、必ずしも一致していない。すなわち、セクション（ａ）およびセクション（ｂ）において、画素アレイ部１１は、第１の基板に設けられ、ロジック回路４０、インタフェース回路６０およびＡＤＣ７０は、第２の基板に設けられる。また、ＡＤＣ７０は図３のコンパレータ２０およびカウンタ３０を含むものとする。すなわち、画素アレイ部１１に含まれる各画素から出力されるアナログ方式の画素信号が、ＡＤＣ７０により画素データに変換され、ロジック回路４０およびインタフェース回路６０を介して外部に出力される。
　図６のセクション（ａ）は、ＡＤＣ７０が列ごとに配置される例である。また、セクション（ｂ）は、ＡＤＣ７０が画素ごとに配置される例であり、本開示の各実施形態に対応する。
　図６のセクション（ａ）の例では、第２の基板において、各ＡＤＣ７０が列方向の一端側に配置され、インタフェース回路６０が列方向の他端側に配置されている。画素アレイ部１１に含まれる各画素から出力される画素信号は、列ごとの垂直信号線ＶＳＬを介して画素部２０１０のＡＤＣ７０側の端に転送され、画素部２０１０およびメモリ＋ロジック部２０１１の間の接続部を通じて各ＡＤＣ７０に供給される。各ＡＤＣ７０から出力された画素データは、例えばロジック回路４０を介してインタフェース回路６０に供給される。
　図６のセクション（ｂ）の例では、第２の基板において、各ＡＤＣ７０が、画素アレイ部１１に対応する領域に、画素アレイ部１１に配置される各画素に対応して、行列状の配列で配置される。画素アレイ部１１に含まれる各画素と、各ＡＤＣ７０とが、第１の基板および第２の基板の間に各ＡＤＣ７０にそれぞれ設けられた接続部を通じて接続される。各画素から出力された画素信号は、それぞれ対応するＡＤＣ７０により画素データに変換されて、インタフェース回路６０に供給される。
　図６のセクション（ａ）の例では、各画素から出力された画素信号は、信号ＳＧＬａとして示されるように、最長で、画素アレイ部１１の列方向（垂直方向）の一端から他端までの距離を転送されることになる。一方、図６のセクション（ｂ）の例では、各画素から出力された画素信号は、画素部２０１０から第２の基板に、最短で転送される。しかしながら、各ＡＤＣ７０から出力された画素データは、信号ＳＧＬｂとして示されるように、最長で、画素アレイ部１１の列方向の一端から他端までの距離に相当する距離を転送されることになる。
　このように、画素アレイ部１１において画素が行列状の配列で配置される以上、画素信号あるいは画素データは、画素アレイ部１１の列方向の一端から他端までの距離に相当する長距離配線を、必ずどこかで通ることになる。この場合において、図６のセクション（ａ）に示される例ではアナログ方式の信号ＳＧＬａであって、帯域が広くノイズの影響を受け易い。一方、セクション（ｂ）に示される例では、長距離配線を通る信号がデジタル方式の信号ＳＧＬｂであり、アナログ方式の信号ＳＧＬａと比較して帯域が狭く、ノイズの影響を受けにくい。
　図７は、各実施形態に係る画素信号に対する信号処理を概略的に示す模式図である。本開示の各実施形態では、コンパレータ２０を複数の回路に分割する。図７の例では、コンパレータ２０は、初段コンパレータ２０１、中段コンパレータ２０２および後段コンパレータ２０３の３つの回路に分割されている。初段コンパレータ２０１は、図５を用いて説明した第１の回路に相当し、例えば、画素１０から出力された画素信号と、ＤＡＣ１４から供給されるＲＡＭＰ信号とを比較する回路を含む。中段コンパレータ２０２および後段コンパレータ２０３は、図５を用いて説明した第２の回路に相当し、第１の回路の出力を閾値と比較する。中段コンパレータ２０２および後段コンパレータ２０３は、１つの回路として構成することも可能である。
　ここで、図６のセクション（ａ）を用いて説明した長距離配線は、既存技術では、画素１０と初段コンパレータ２０１との境界Ａに配される。また、コンパレータ２０とカウンタ３０とが画素１０に含まれる、画素内ＡＤＣアーキテクチャにおいては、当該長距離配線は、カウンタ３０とロジック回路４０との境界Ｃに配される。これに対して、本開示の各実施形態では、図６のセクション（ｂ）を用いて説明したように、当該長距離配線は、初段コンパレータ２０１と中段コンパレータ２０２との境界Ｂに配される。
（画素アレイ部を領域分割する例）
　画素アレイ部１１を垂直方向で複数領域に分割し、分割した領域ごとに画素信号を転送することで、画素信号が転送される距離を短縮することが可能である。図８は、画素アレイ部１１を垂直方向に複数領域に分割した例を示す模式図である。
　図８の例では、画素部２０１０において、画素アレイ部１１は、垂直方向に画素領域１１Ｕｐ1および１１Ｕｐ2、ならびに、画素領域１１Ｄｗｎ1および１１Ｄｗｎ2の４つの領域に分割されている。これらのうち、画素領域１１Ｕｐ1および１１Ｕｐ2は、それぞれ上側の第１および第２の画素領域であり、画素領域１１Ｄｗｎ1および１１Ｄｗｎ2は、それぞれ下側の第１および第２の画素領域である。
　メモリ＋ロジック部２０１１において、画素領域１１Ｕｐ1に対応する位置にアナログ回路８０Ｕｐ1およびロジック回路４０Ｕｐ1が配置され、画素領域１１Ｕｐ2に対応する位置にアナログ回路８０Ｕｐ2およびロジック回路４０Ｕｐ2が配置される。同様に、画素領域１１Ｄｗｎ1に対応する位置にアナログ回路８０Ｄｗｎ1およびロジック回路４０Ｄｗｎ1が配置され、画素領域１１Ｕｐ2に対応する位置にアナログ回路８０Ｕｐ2およびロジック回路４０Ｄｗｎ2が配置される。
　なお、アナログ回路８０Ｕｐ1、８０Ｕｐ2、８０Ｄｗｎ1および８０Ｄｗｎ2は、それぞれ例えば画素回路と、コンパレータ２０およびカウンタ３０とを含むものとする。
　画素領域１１Ｕｐ1の各画素から出力された画素信号は、行ごとに、画素領域１１Ｕｐ１内の垂直信号線を介して、画素領域１１Ｕｐ１の端部からメモリ＋ロジック部２０１１に転送され、アナログ回路８０Ｕｐ1に入力される。アナログ回路８０Ｕｐ1の出力は、ロジック回路４０Ｕｐ1に入力される。画素領域１１Ｕｐ2、１１Ｄｗｎ1および１１Ｄｗｎ2についても、同様である。
　図８の構成によれば、各画素から出力された画素信号は、最長でも画素アレイ部１１の列方向における両端間の距離の１／４の距離で転送され、図６のセクション（ａ）で説明した転送距離に対して短くされている。しかしながら、画素信号が垂直信号線を介して転送される点については、既存の構成と変わっていない。したがって、短縮化された垂直信号線の寄生容量は、画素１０におけるセトリングにのみ影響し、ノイズの影響などの特性向上に繋がりにくい。
　これに対して、本開示の各実施形態では、画素１０で生成された電荷が初段コンパレータ２０１に転送される距離が極めて短くされているため、画素１０におけるセトリング時間を短縮することができ、これにより画素１０からの電荷の読み出し時間を高速化することが可能である。また、大きな負荷となる垂直信号線が初段コンパレータ２０１の出力側に接続されるため、垂直信号線に転送される信号の帯域幅を狭めることができ、低ノイズ化が可能である。
（３．第１の実施形態）
　次に、本開示の第１の実施形態について説明する。
　図９は、第１の実施形態に係る一例の構成を示す回路図である。なお、図９では、垂直走査回路１２から各光電変換部１００および回路部１０１に供給される、各画素１０を駆動するための各駆動制御信号は、煩雑さを避けるため、省略している。
　図９において、光電変換部１００は、画素部２０１０の第１層２０１０ａに構成され、例えばフォトダイオードである光電変換素子３００と、それぞれｎチャネルのＭＯＳ(Metal　Oxide　Semiconductor)トランジスタであるｎＭＯＳトランジスタ３０１および３０２と、を含む。光電変換素子３００は、受光した光に応じて電荷を生成し、蓄積する。ｎＭＯＳトランジスタ３０１は、ドレインが光電変換素子３００のカソードに接続される。ｎＭＯＳトランジスタ３０１は、ゲートに垂直走査回路１２から供給される信号ＴＲＧに応じて非導通／導通状態を制御される。ｎＭＯＳトランジスタ３０１が導通状態で、光電変換素子３００から蓄積された電荷が読み出される。
　また、ｎＭＯＳトランジスタ３０１は、ソースが接続部４００を介して、第１層２０１０ａから、第２層２０１０ｂに構成される回路部１０１のうち、当該光電変換部１００と位置が対応する回路部１０１に接続される。なお、接続部４００は、Ｃｕ電極同士を直接接合するＣｕ－Ｃｕ直接接合、シリコン貫通電極（Through　SiliconVia：ＴＳＶ）、マイクロバンプ等から成る接合部などを適用することができる。
　ｎＭＯＳトランジスタ３０２は、ドレインが電源ラインに接続され、ソースがｎＭＯＳトランジスタ３０１のドレインと共に光電変換素子３００のカソードに接続され、ゲートに垂直走査回路１２から供給される信号ＯＦＧにより非導通／導通状態を制御される。ｎＭＯＳトランジスタ３０２が導通状態で、光電変換素子３００に蓄積された電荷が例えば電源ラインに引き抜かれる。
　回路部１０１は、画素部２０１０の第２層２０１０ｂに構成される。回路部１０１は、ｎＭＯＳトランジスタ３１１ａおよび３１１ｂと、カレントミラー回路を構成するそれぞれｐチャネルのＭＯＳトランジスタであるｐＭＯＳトランジスタ３１０ａおよび３１０ｂと、電流源としてのｎＭＯＳトランジスタ３１２と、を用いた差動対を含む。ｐＭＯＳトランジスタ３１０ａおよび３１０ｂのソースは、それぞれ電源ラインＶＤＤ1に接続される。
　回路部１０１において、光電変換部１００と接続するための接続部４００と、ｎＭＯＳトランジスタ３１１ｂのゲートと、が接続される接続点３０４は、浮遊拡散層（ＦＤ：Floating　Diffusion)とされる。接続点３０４は、さらに、ｎＭＯＳトランジスタ３０３のソースが接続される。ｎＭＯＳトランジスタ３０３のドレインは、ｎＭＯＳトランジスタ３１１ｂのドレインと、ｐＭＯＳトランジスタ３１０ｂのドレインとが接続される接続点に接続される。ｎＭＯＳトランジスタ３０３は、垂直走査回路１２から供給される信号ＲＳＴに応じて非導通／導通状態が制御される。
　なお、回路部１０１（画素１０）は、互いに隣接する複数の回路部１０１間でＦＤを共有することができる。例えば、互いに隣接する４つの回路部１０１（画素１０）により、ＦＤを共有することができる。
　ｎＭＯＳトランジスタ３０３が導通状態で、ＦＤ内の電荷がｐＭＯＳトランジスタ３１０ｂを介して電源ラインＶＤＤ1に引き抜かれ、ＦＤがリセットされる。ｎＭＯＳトランジスタ３０１が導通状態で、光電変換素子３００に蓄積された電荷がＦＤに転送され蓄積される。ＦＤがｎＭＯＳトランジスタ３１１ｂのゲートに接続される。ＦＤに蓄積された電荷は、ＦＤから読み出される際に電圧に変換され、画素信号としてｎＭＯＳトランジスタ３１１ｂゲートに供給される。このように、ｎＭＯＳトランジスタ３０３およびＦＤにより、光電変換素子３００で生成された電荷に基づき画素信号を出力する画素回路が構成される。また、ＦＤは、光電変換素子３００で生成された電荷を電圧に変換する電荷電圧変換部として機能する。
　ｎＭＯＳトランジスタ３１１ａのゲートは、ＤＡＣ１４で生成されたＲＡＭＰ信号（参照信号）が伝達されるＲＡＭＰ配線３３０が接続される。ＤＡＣ１４で生成されたＲＡＭＰ信号は、垂直走査回路１２に供給される。垂直走査回路１２は、ＲＡＭＰ信号を、回路部１０１の行列状の配列の行ごとに、例えば接続部４０１を介して、ＲＡＭＰ配線３３０に出力する。なお、接続部４０１は、Ｃｕ電極同士を直接接合するＣｕ－Ｃｕ直接接合、シリコン貫通電極（Through　SiliconVia：ＴＳＶ）、マイクロバンプ等から成る接合部などを適用することができる。
　差動対により、ｎＭＯＳトランジスタ３１１ａのゲートに供給されたＲＡＭＰ信号と、ｎＭＯＳトランジスタ３１１ｂのゲートに供給された画素信号とが比較される。作動対による比較結果は、両者の差分の電圧としてｐＭＯＳトランジスタ３１０ｂのドレインとｎＭＯＳトランジスタ３１１ｂのドレインとが接続される接続点から出力される。この差分電圧は、スイッチ回路３２７を介して垂直信号線ＶＳＬに供給される。スイッチ回路３２７は、例えば垂直走査回路１２から出力される駆動信号に応じて、行単位で非導通／導通状態が制御される、行選択スイッチである。
　垂直信号線ＶＳＬは、Ｃｕ－Ｃｕ結合などによる接続部４０２を介して、第２層２０１０ｂから、メモリ＋ロジック部２０１１に構成される第２の回路２１０に接続される。なお、接続部４０２は、Ｃｕ電極同士を直接接合するＣｕ－Ｃｕ直接接合、シリコン貫通電極（Through　SiliconVia：ＴＳＶ）、マイクロバンプ等から成る接合部などを適用することができる。
　図９の例では、第２の回路２１０は、画素アレイ部１１における画素１０の配列の列ごとに設けられる。第２の回路２１０は、ｐＭＯＳトランジスタ３２０、３２２、３２３および３２５と、ｎＭＯＳトランジスタ３２１、３２４および３２６と、を含む。
　ｐＭＯＳトランジスタ３２０のゲートに接続部４０２が接続され、垂直信号線ＶＳＬからの信号が入力される。ｐＭＯＳトランジスタ３２０のソースが電源ラインＶＤＤ1に接続され、ドレインがｎＭＯＳトランジスタ３２１のドレインに接続される。ｎＭＯＳトランジスタ３２１のゲートは、バイアス電圧ＶBIASに接続される。
　ここで、第２の回路２１０において、ｐＭＯＳトランジスタ３２２、３２３および３２５と、ｎＭＯＳトランジスタ３２４および３２６とにより、正帰還回路が構成される。この正帰還回路は、電圧が差動対が駆動される電源ラインＶＤＤ1より低い電源ラインＶＤＤ2の電源により駆動される。ｐＭＯＳトランジスタ３２０およびｎＭＯＳトランジスタ３２１は、差動対からの出力が、正帰還回路が動作可能な低電圧の信号に変換する電圧変換回路を構成する。なお、バイアス電圧ＶBIASは、低電圧で動作する正帰還回路の各トランジスタを破壊しない電圧に変換する電圧であればよい。例えば、バイアス電圧ＶBIASは、正帰還回路を駆動する電源ラインＶＤＤ2の電圧と同じ電圧とすることができる。
　正帰還回路は、差動対からの出力信号が低電圧に変換された信号に基づき、画素信号のレベルが参照信号（ＲＡＭＰ信号）のレベルよりも高い場合に反転する比較結果信号を出力する。この正帰還回路は、比較結果信号として出力する出力信号ＯＵＴが反転する際の遷移速度を高速化する。
　当該正帰還回路において、電圧変換回路の出力端であるｎＭＯＳトランジスタ３２１のソースが、ｐＭＯＳトランジスタ３２３およびｎＭＯＳトランジスタ３２４のドレインと、ｐＭＯＳトランジスタ３２５およびｎＭＯＳトランジスタ３２６のゲートに接続される。ｐＭＯＳトランジスタ３２２および３２５のソースは、電源ラインＶＤＤ2に接続され、ｐＭＯＳトランジスタ３２２のドレインは、ｐＭＯＳトランジスタ３２３のソースと接続され、ｐＭＯＳトランジスタ３２３のゲートは、この正帰還回路の出力端でもあるｐＭＯＳトランジスタ３２５およびｎＭＯＳトランジスタ３２６のドレインと接続されている。ｎＭＯＳトランジスタ３２４および３２６のソースは、所定の電圧、例えば接地電位に接続されている。ｐＭＯＳトランジスタ３２２およびｎＭＯＳトランジスタ３２４のゲートには、初期化信号ＩＮＩがそれぞれ供給される。
　ｐＭＯＳトランジスタ３２５およびｎＭＯＳトランジスタ３２６は、インバータ回路を構成し、それらのドレイン同士の接続点は、第２の回路２１０が出力信号ＯＵＴを出力する出力端となっている。
　このように、第１の実施形態に係る構成では、光電変換部１００において光電変換素子３００で生成された電荷が、当該光電変換部１００が設けられる第１層２０１０ａと一体的に構成される第２層２０１０ｂに設けられ、当該光電変換部１００と位置が対応する回路部１０１に転送される。回路部１０１は、光電変換部１００から転送された電荷に基づくアナログ方式の画素信号を、デジタル方式の画素信号（画素データ）に変換して出力する。この構成によれば、光電変換部１００から読み出された電荷が、極めて短い距離で回路部１０１に転送されるため、電荷の転送時におけるノイズの影響を抑制することができる。
（フォーカルプレーン歪について）
　第１の実施形態に係るフォーカルプレーン歪について説明する。ローリングシャッタ方式では、光電変換素子３００の露光を行順次で行うため、各行の露光タイミングが垂直方向（列方向）で異なり、撮像画像において、所謂フォーカルプレーン歪が発生することがある。
　図１０Ａは、画素アレイ部１１を垂直方向に２分割した場合のフォーカルプレーン歪について説明するための模式図である。なお、図１０Ａにおいて、ＡＤＣ(Analog　to　Digital　Converter)７０Ｕｐおよび７０Ｄｗｎは、それぞれコンパレータ２０およびカウンタ３０を含むものとする。また、ロジック回路４０およびインタフェース回路６０などの構成は、省略されている。
　図１０Ａのセクション（ａ）は、画素アレイ部１１を画素領域１１Ｕｐと、画素領域１１Ｄｗｎに２分割した例を示している。この場合、垂直信号線ＶＳＬが画素領域１１Ｕｐと画素領域１１Ｄｗｎとの境界領域１５０ａにて分割され、図に「×（バツ）」印で模式的に示されるように、境界領域１５０ａにおいて画素信号が第１層２０１０ａから第２層２０１０ｂに供給される。
　図１０Ａのセクション（ｂ）は、第２層２０１０ｂにおける、画素領域１１Ｕｐおよび１１Ｄｗｎに応じたＡＤＣ７０Ｕｐおよび７０Ｄｗｎの配置の例を示している。この例では、ＡＤＣ７０Ｕｐおよび７０Ｄｗｎは、第１層２０１０ａにおける境界領域１５０ａに対応する境界領域１５０ｂの両側に設けられている。なお、ＡＤＣ７０Ｕｐおよび７０Ｄｗｎは、それぞれ、垂直信号線ＶＳＬごとに設けられるものとする。
　ここでは、説明のため、画素アレイ部１１に含まれる各画素から出力されるアナログ方式の画素信号が、ＡＤＣ７０により画素データに変換され、図示されないロジック回路４０およびインタフェース回路６０を介して外部に出力されるものとする。
　垂直信号線ＶＳＬは、第１層２０１０ａにおいて当該垂直信号線ＶＳＬが分割される境界領域１５０ａから、第２層２０１０ｂの境界領域１５０ｂを介して、対応するＡＤＣ７０Ｕｐおよび７０Ｄｗｎにそれぞれ接続される。
　このような構成において、光電変換部１００からの電荷の読み出しを、例えば画素領域１１Ｄｗｎの図上で下端から上端に向けて行順次で行い、画素領域１１Ｄｗｎの上端に達したら、画素領域１１Ｕｐの下端から読み出しを行うように制御を切り替える。こうすることで、画素領域１１Ｕｐと画素領域１１Ｄｗｎとで読み出し動作がスムースに繋がり、図１０Ａのセクション（ｃ）に画像９０ａとして例示されるように、フォーカルプレーン歪が抑制される。
　図１０Ｂは、第１の実施形態に係る構成におけるフォーカルプレーン歪について説明するための模式図である。なお、図１０Ｂは、説明のための図であって、ロジック回路４０およびインタフェース回路６０などの構成は、省略されている。また、画素アレイ部１１は、光電変換部１００および回路部１０１が配置される行列状の配列がＮ行を含むものとする。すなわち、画素アレイ部１１は、列方向にＮ個の画素１０を含む。なお、複数の回路部１０１でＦＤを共有している場合には、値ＮがＦＤの共有単位とされる。
　第１の実施形態では、第１層２０１０ａに設けられる各光電変換部１００が、コンパレータ２０における初段コンパレータ２０１（第１の回路）を含んでいる。そのため、画素アレイ部１１は、列方向では、行単位で分割されているものと見做すことができ、垂直信号線ＶＳＬは、各行の境界領域１５０1、１５０2、…、１５０NにてＮ分割されているものと考えることができる。
　図１０Ｂのセクション（ｂ）は、第２層２０１０ｂにおけるＡＤＣ７１1、７１2、…、７１Nの配置の例を示している。この例では、各ＡＤＣ７１1、７１2、…、７１Nは、それぞれ第２の回路２１０を含み、第１層２０１０ａにおける各境界領域１５０1、１５０2、…、１５０Nにそれぞれ対応して設けられる。
　なお、図では、各ＡＤＣ７１1、７１2、…、７１Nが行単位に設けられているように示しているが、実際には、各ＡＤＣ７１1、７１2、…、７１Nは、行ごとの回路部１０１（第１の回路）を含んでいる。したがって、光電変換部１００から読み出された電荷は、図に「×（バツ）」印で模式的に示されるように、光電変換部１００ごとに、第２層２０１０ｂに設けられる対応する回路部１０１に転送される。
　各ＡＤＣ７１1、７１2、…、７１Nは、行ごとにアクティブとされ、同様に行ごとに露光が行われる各光電変換部１００から読み出された電荷に対して、行順次に画素信号への変換処理と、参照信号との比較処理とを実行する。
　この構成によれば、光電変換部１００からの電荷の読み出しが行順次に行われるため、当該読み出し処理がスムースに繋がり、図１０Ｂに画像９０ｂとして例示されるように、フォーカルプレーン歪が抑制される。
　上述したように、図１０Ａおよび図１０Ｂそれぞれの例において、フォーカルプレーン歪の抑制が可能である。一方で、図１０Ａの構成の場合、画素領域１１Ｕｐおよび１１Ｄｗｎにおいて、垂直信号線ＶＳＬが最長で画素アレイ部１１の垂直方向の長さの１／２となる。
　これに対して、第１の実施形態に係る図１０Ｂの構成では、光電変換部１００から読み出された電荷が光電変換部１００ごとに、第２層２０１０ｂに設けられる対応する回路部１０１に転送される。そのため、垂直信号線ＶＳＬに相当する配線あるいは接続の長さは、第１層２０１０ａから第２層２０１０ｂへの、基板面に垂直方向の長さとなり、図１０Ａの場合に比べて極めて短距離となり、ノイズの影響をより抑制することが可能となる。
　図１０Ｂの構成では、基板のサイズによっては、第２層２０１０ｂがＡＤＣ７１1、７１2、…、７１Nで埋まってしまい、他の構成を配置することができないおそれがある。そのため、図１０Ｃのセクション（ｃ）に示されるように、メモリ＋ロジック部２０１１にロジック回路４０とインタフェース回路６０とを配置することが好ましい。
　なお、図１０Ｃのセクション（ａ）およびセクション（ｂ）は、図１０Ｂのセクション（ａ）およびセクション（ｂ）と共通なので、ここでの説明を省略する。
　なお、画素１０ごとにコンパレータ２０およびカウンタ３０を構成することができれば、グローバルシャッタとしての動作が可能となる。しかしながら、特にモバイル用途のカメラにおいては、画素セルのサイズが小さいことが条件となるため、画素１０ごとにコンパレータ２０およびカウンタ３０を構成することは、困難である。
（ＲＡＭＰ配線および各接続部について）
　図１１は、第１の実施形態に係るＲＡＭＰ配線および各接続部の配置例を示す模式図である。第２層２０１０ｂにおいて、回路部１０１が、第１層２０１０ａの画素アレイ部１１における各光電変換部１００に対応して、行列状の配列で配置される。接続部４０２は、図９を用いて説明したように、第２の基板に列ごとに設けられる垂直信号線ＶＳＬと、メモリ＋ロジック部２０１１に列ごとに設けられる第２の回路２１０とを接続する。接続部４０２は、第２層２０１０ｂにおいて、第２の回路２１０の配列における各列の両端にそれぞれ設けられる。
　第２層２０１０ｂに対し、ＲＡＭＰ信号を回路部１０１に供給するためのＲＡＭＰ配線３３０が、回路部１０１の行列状の配列における行ごとに設けられる。各ＲＡＭＰ配線３３０の一端（図の例では右端）は、接続部４０１に接続される。
　メモリ＋ロジック部２０１１において、垂直走査回路１２が、基板の水平方向（回路部１０１の行列状の配列における行方向に対応）の一端側（図の例では右端側）に設けられる。また、インタフェース回路６０が、基板の水平方向の他端側に設けられる。メモリ＋ロジック部２０１１において、垂直走査回路１２とインタフェース回路６０との間の、例えば回路部１０１の行列状の配列に対応する領域に、第２の回路２１０と、カウンタ３０と、ロジック回路４０と、ＤＡＣ１４と、が配置される。
　図の例では、当該領域の垂直方向の中央部に対し、ロジック回路４０がインタフェース回路６０側（左側）に、ＤＡＣ１４が垂直走査回路１２側（右側）に、それぞれ配置される。当該中央部の垂直方向の両側に、回路部１０１の行列状の配列の各列に応じてカウンタ３０が配置される。カウンタ３０のさらに外側に、当該各列に応じて第２の回路２１０が配置される。なお、図の例では、各列に応じた各カウンタ３０および各第２の回路２１０が１つのブロックとして示されている。
　各第２の回路２１０の、メモリ＋ロジック部２０１１の垂直方向の各辺に対応する各端部に、各接続部４０２が設けられる。第２層２０１０ｂにおいて各回路部１０１から垂直信号線ＶＳＬに出力された信号は、各接続部４０２を介して各第２の回路２１０に供給される。
　ＤＡＣ１４で生成されたＲＡＭＰ信号は、配線３３１を介して垂直走査回路１２に供給される。垂直走査回路１２は、ＤＡＣ１４から供給されたＲＡＭＰ信号を、回路部１０１の行列状の配列の行ごとに設けられた各接続部４０１に出力する。ＲＡＭＰ信号は、各接続部４０１を介してメモリ＋ロジック部２０１１から第２層２０１０ｂに転送され、行ごとに回路部１０１に供給される。
（３－１．第１の実施形態の第１の変形例）
　次に、第１の実施形態の第１の変形例について説明する。第１の実施形態の第１の変形例は、コンパレータ２０が分割された各部（図７参照）のうち、初段コンパレータ２０１に対応する、画素信号とＲＡＭＰ信号とを比較する第１の回路に、比較結果をラッチするラッチ回路を接続する例である。
　図１２Ａは、第１の実施形態の第１の変形例の構成において、グローバルシャッタ方式に相当する動作を行う例を説明するための模式図である。
　図１２Ａにおいて、第１の基板に、光電変換部１００が行列状の配列で配置される画素アレイ部１１が設けられる。ここで、光電変換部１００は、光電変換素子３００で生成した電荷が転送されるＦＤを、互いに隣接する４つの光電変換部１００で共有するものとする。図１２Ａの例では、番号（１）～（４）が付された４つの光電変換部１００を単位として、１つのＦＤが共有される。ＦＤ共有単位の４つの光電変換部１００は、例えば（１）～（４）の番号の順に、露光が行われる。
　図１２Ａにおいて、第２の基板に、ＦＤ共有単位ごとにＡＤＣ７２が配置される。各ＡＤＣ７２は、画素信号とＲＡＭＰ信号とを比較する回路を含む第１の回路７３と、第１の回路７３の出力をラッチするラッチ回路７４と、を含む。第１の回路７３は、例えば上述した回路部１０１と対応させることができる。
　このような構成において、撮像装置１００４は、例えば番号（１）の光電変換部１００それぞれにおいて同時に露光を行う。露光によって各光電変換部１００で生成された電荷は、ＦＤに転送され、電圧に変換されて画素信号として各ＡＤＣ７２に供給される。各ＡＤＣ７２では、供給された画素信号が第１の回路７３でＲＡＭＰ信号と比較され、比較結果がラッチ回路７４にラッチされる。各ラッチ回路７４にラッチされた比較結果は、行ごとにラッチ回路７４から読み出され、図示されない第２の回路２１０により画素データに変換され、ロジック回路４０およびインタフェース回路６０を介して外部に出力される。
　このように、光電変換部１００ごと、あるいは、複数の光電変換部１００がＦＤを共有する場合にはＦＤ共有単位ごとにラッチ回路７４を設けることで、撮像装置１００４は、グローバルシャッタ方式に相当する動作が可能となる。
　図１２Ｂは、図１２Ａと同様の、第１の実施形態の第１の変形例の構成において、ローリングシャッタ方式による動作を行う例を説明するための模式図である。なお、図１２Ｂにおいて、第１の基板および第２の基板の構成は、図１２Ａに示した各構成と同一なので、ここでの詳細な説明を省略する。
　なお、図１２Ｂでは、ＦＤ共有単位に応じて行および列を定義する。すなわち、第２の基板において、ＡＤＣ７２は、４行×６列の配列で配置される。また、各行は、図の下から上に向けて、第１行目、第２行目、…であるものする。
　このような構成において、撮像装置１００４は、例えば第１行目の各ＡＤＣ７２に対応するＦＤ共有単位における番号（１）の各光電変換部１００において同時に露光を行う。露光によって各光電変換部１００で生成された電荷は、ＦＤに転送され、電圧に変換されて、画素信号として第１行目の各ＡＤＣ７２に供給される。各ＡＤＣ７２では、供給された画素信号が第１の回路７３でＲＡＭＰ信号と比較され、比較結果がラッチ回路７４にラッチされる。ラッチ回路７４からラッチされた比較結果が読み出され、図示されない第２の回路２１０により画素データに変換され、ロジック回路４０およびインタフェース回路６０を介して外部に出力される。
　この動作を、第１行目の各ＡＤＣ７２に対応するＦＤ共有単位に含まれる番号（１）～（４）の各光電変換部１００について順次に実行し、上述したようにして、それぞれ電荷から電圧への変換、電圧に基づく画素データの生成を行う。番号（１）～（４）の各光電変換部１００の露光が終了すると、次に、第２行目の各ＡＤＣ７２に対応するＦＤ共有単位に含まれる番号（５）～（８）の各光電変換部１００について、上述の動作を同様にして順次に実行する。これを、第３行目、第４行目、…と順次に実行することで、ローリングシャッタ方式の動作が可能である。
　なお、ローリングシャッタ方式の動作においては、ラッチ回路７４によるラッチ動作、あるいは、ラッチ回路７４そのものを省略することが可能である。
（３－２．第１の実施形態の第２の変形例）
　次に、第１の実施形態の第２の変形例について説明する。第１の実施形態の第２の変形例は、図５および図１１に示した第１の実施形態に係る第２層およびメモリ＋ロジック部２０１１の構成を変更した例である。
　図１３は、第１の実施形態の第２の変形例に係る撮像装置１００４の一例の構成を示す模式図である。図１３の例では、撮像装置１００４は、図４Ａを用いて説明した、２層構造の固体撮像素子２０００ａを適用している。以下、第１の実施形態の第２の変形例に係る構成について、第１の実施形態に係る図５および図１１の構成と比較しながら説明を行う。
　第１の実施形態に係る図５および図１１の構成では、垂直走査回路１２は、メモリ＋ロジック部２０１１に配置されていた。これに対して、第１の実施形態の第２の変形例では、図１３に示すように、垂直走査回路１２が垂直走査回路１２Ｌと垂直走査回路１２Ｈとの２つの部分に分割される（図ではそれぞれ垂直走査回路Ｌ、垂直走査回路Ｈとも記載）。そして、垂直走査回路１２Ｌがメモリ＋ロジック部２０１１に配置され、垂直走査回路１２Ｈが第２層２０１０ｂに配置されている。例えば、垂直走査回路１２Ｌおよび１２Ｈは、それぞれ、画素アレイ部１１を列方向に２分割した一方および他方の領域の各光電変換部１００および各回路部１０１を駆動する。
　また、第１の実施形態に係る図５および図１１の構成では、各列の第２の回路２１０がメモリ＋ロジック部２０１１に配置されていた。これに対して、第１の実施形態の第２の変形例では、図１３に示すように、各列の第２の回路２１０が第２層２０１０ｂに配置されている。より具体的には、第２の回路２１０は、第２層２０１０ｂにおいて行列状の配列で配置される各回路部１０１の列方向の上端および下端にそれぞれ配置される。各第２の回路２１０は、メモリ＋ロジック部２０１１の当該列方向の上端側および下端側に配置される各カウンタ３０と、Ｃｕ－Ｃｕ結合などによる接続部４０２’を介して接続される。
　図５および図１１に示した第１の実施形態に係る構成と、図１３に示した第１の実施形態の第２の変形例に係る構成のうち何れを採用するかは、例えば実装時の各チップの状態に応じて決定することができる。例えば、画素部２０１０（第１層２０１０ａおよび第２層２０１０ｂ）に大きな面積が必要な場合、図５および図１１の構成を採用し、メモリ＋ロジック部２０１１に多くの回路を配置できるようにする。また例えば、メモリ＋ロジック部２０１１において、ロジック回路４０などに大きな面積が必要な場合、図１３の構成を採用し、例えば第２の回路２１０を、メモリ＋ロジック部２０１１ではなく第２層２０１０ｂに配置する。これらの配置の変更により、撮像装置１００４すなわち固体撮像素子２０００ａの全体のサイズを小さくすることができる場合もある。
　なお、上述では垂直走査回路１２を垂直走査回路１２Ｌおよび１２Ｈの２つに分割してそれぞれメモリ＋ロジック部２０１１および第２層２０１０ｂに配置すると共に、第２の回路２１０を第２層２０１０ｂに配置しているが、これはこの例に限定されない。例えば、垂直走査回路１２は分割せずに、第２の回路２１０を第２層２０１０ｂに配置してもよい。また、第２の回路２１０をメモリ＋ロジック部２０１１に配置し、垂直走査回路１２を垂直走査回路１２Ｌおよび１２Ｈの２つに分割してそれぞれメモリ＋ロジック部２０１１および第２層２０１０ｂに配置してもよい。さらに、垂直走査回路１２を第２層２０１０ｂに配置してもよいし、第２の回路２１０に加えてカウンタ３０を第２層２０１０ｂに配置することもできる。
（３－３．第１の実施形態の第３の変形例）
　次に、第１の実施形態の第３の変形例について説明する。第１の実施形態の第３の変形例は、初段コンパレータ２０１と中段コンパレータ２０２との配置に関する。図１４は、第１の実施形態の第３の変形例に係る構成を説明するための模式図である。なお、図１４において、初段コンパレータ２０１および中段コンパレータ２０２は、それぞれ「１ｓｔ」および「２ｎｄ」としても示されている。
　上述では、図１４のセクション（ａ）に一例が示されるように、画素アレイ部１１における各列に１つの中段コンパレータ２０２を配置していた。すなわち、画素アレイ部１１の列に沿って配置される各初段コンパレータ２０１の出力は、当該列に配置される１つの中段コンパレータ２０２に入力されていた。
　これに対して、第１の実施形態の第３の変形例では、図１４のセクション（ｂ）に一例が示されるように、画素アレイ部１１における各列に複数の中段コンパレータ２０２を配置する。例えば、図１４のセクション（ｂ）の例のように、列ごとに２つの中段コンパレータ２０２を配置する場合、列に沿って配置される初段コンパレータ２０１の出力を、初段コンパレータ２０１の一つおきに、当該列に配置される第１の中段コンパレータ２０２1と、第２の中段コンパレータ２０２2と、に入力する。
　より具体的な例として、初段コンパレータ２０１が画素アレイ部１１の行列状の配置に対応して設けられる場合、奇数番の行に配置される初段コンパレータ２０１の出力を、第１の中段コンパレータ２０２1に入力する。また、偶数番の行に配置される初段コンパレータ２０１の出力を、第２の中段コンパレータ２０２2に入力する。
　初段コンパレータ２０１および中段コンパレータ２０２（第２の中段コンパレータ２０２1および２０２2）を、このような配置とすることで、初段コンパレータ２０１の出力を同時に複数行（この例では２行）ずつ読み出すことができ、より高速な動作が可能となる。
（４．第２の実施形態）
　次に、本開示の第２の実施形態について説明する。第２の実施形態は、ＲＡＭＰ信号と画素信号とを比較する回路部１０１の構成を、第１の実施形態における回路部１０１と異ならせた例である。
　図１５は、第２の実施形態に係る一例の構成を示す回路図である。なお、図１５では、垂直走査回路１２から各光電変換部１００および回路部１０１に供給される、各画素１０を駆動するための各駆動制御信号は、煩雑さを避けるため、省略している。
　図１５の例では、光電変換素子３００を駆動して画素信号を出力する画素回路は、ｎＭＯＳトランジスタ３０１、３０３、３０５および３０６の４つのトランジスタを含む。ｎＭＯＳトランジスタ３０１は、ソースが光電変換素子３００のカソードに接続され、ドレインが接続部４００を介してｎＭＯＳトランジスタ３０３のソースと、ｎＭＯＳトランジスタ３０５のゲートとに接続される。
　ｎＭＯＳトランジスタ３０１は、垂直走査回路１２からゲートに供給される信号ＴＲＧに応じて非導通／導通状態を制御される。ｎＭＯＳトランジスタ３０１と、光電変換素子３００を含んで光電変換部１００が構成される。
　ｎＭＯＳトランジスタ３０１のドレインと、ｎＭＯＳトランジスタ３０３のソースと、ｎＭＯＳトランジスタ３０５のゲートとが接続される接続点３０４は、ＦＤとされる。ｎＭＯＳトランジスタ３０１が導通状態で、光電変換素子３００に蓄積された電荷がＦＤに転送される。
　ｎＭＯＳトランジスタ３０３は、ドレインが電源ラインに接続され、垂直走査回路１２からゲートに供給される信号ＲＳＴに応じて非導通／導通状態を制御される。ｎＭＯＳトランジスタ３０３が導通状態で、ＦＤに蓄積される電荷が電源ラインに引き抜かれ、ＦＤがリセットされる。
　ｎＭＯＳトランジスタ３０５は、ドレインが電源ラインに接続され、ソースがｎＭＯＳトランジスタ３０６のドレインに接続される。ｎＭＯＳトランジスタ３０６のソースは、ｐＭＯＳトランジスタ３４０および３５３のソースに接続される。ｎＭＯＳトランジスタ３０６は、垂直走査回路１２からゲートに供給される信号ＳＥＬに応じて非導通／導通状態を制御される。信号ＳＥＬは、垂直信号線ＶＳＬに信号を出力する画素回路を行ごとに選択するための行選択信号であり、ｎＭＯＳトランジスタ３０６は、行選択を行う行選択トランジスタとして機能する。
　信号ＳＥＬに応じて、ｎＭＯＳトランジスタ３０６が導通状態で、ＦＤから電荷が読み出され、電圧に変換され画素信号とされる。この画素信号は、ｎＭＯＳトランジスタ３０５により増幅され、ｎＭＯＳトランジスタ３０６を介してｐＭＯＳトランジスタ３４０および３５３にソースに入力される。このように、ｎＭＯＳトランジスタ３０５は、画素信号を増幅する増幅トランジスタとして機能する。
　ｐＭＯＳトランジスタ３４０のゲートは、キャパシタ３５２を介してＲＡＭＰ配線３３０に接続される。また、ｐＭＯＳトランジスタ３４０のゲートとドレインとの間にスイッチ回路３４１が接続される。スイッチ回路３４１は、垂直走査回路１２から供給されるオートゼロ信号（ＡＺ信号）に応じて非導通／導通状態を制御される。ｐＭＯＳトランジスタ３４０と、スイッチ回路３４１とを含んで、初段コンパレータ２０１に対応する第１の回路が構成される。
　ｐＭＯＳトランジスタ３５３は、ゲートとドレインとが接続され、ｐＭＯＳトランジスタ３４０に対するクランプ回路として機能する。ｐＭＯＳトランジスタ３５３のドレインがｐＭＯＳトランジスタ３４０のドレインに接続され、ｐＭＯＳトランジスタ３４０のドレインが垂直信号線ＶＳＬに接続される。垂直信号線ＶＳＬに接続されるキャパシタ３５４は、垂直信号線ＶＳＬの寄生容量である。
　垂直信号線ＶＳＬは、接続部４０２を介して電流源３５５に接続される。電流源３５５は、例えばｎＭＯＳトランジスタにより実現される。接続部４０２と電流源３５５とが接続される接続点から、信号ＳＥＬに応じて導通状態となったｎＭＯＳトランジスタ３０６を含む回路部１０１による出力が取り出される。取り出されたこの出力は、第２の回路２１０（図ではＣＭＰ(2),(3)と記載）に供給される。
　このような構成において、光電変換部１００は、固体撮像素子２０００ａにおける第１層２０１０ａに設けられる。回路部１０１は、ｎＭＯＳトランジスタ３０３、３０５および３０６と、ｐＭＯＳトランジスタ３４０および３５３と、キャパシタ３５２とを含み、第２層２０１０ｂに設けられる。電流源３５５、図示されない第２の回路２１０などは、メモリ＋ロジック部２０１１に設けられる。
　図１６は、第２の実施形態に係る回路部１０１に関する入出力信号の変動の一例を示すタイミングチャートである。なお、図１６において、入力電圧ＶVSLは、ｎＭＯＳトランジスタ３０６のソースからｐＭＯＳトランジスタ３４０のソースに入力される電圧を示す。また、参照電圧ＶRMPは、ＲＡＭＰ信号の電圧を示している。
　ＡＤ変換の開始直前のタイミングＴ0において、オートゼロ信号ＡＺが、所定のオートゼロ期間に亘って入力される。これにより、ｐＭＯＳトランジスタ３４０のゲートとドレインとが短絡され、コンパレータとしてのオートゼロ動作が行われる。
　次に、ＤＡＣ１４は、タイミングＴ2から一定期間に亘って参照信号（ＲＡＭＰ信号）による参照電圧ＶRMPを徐々に低下させる。一方、ｎＭＯＳトランジスタ３０１、３０３、３０５および３０６、ならびに、ＦＤによる画素回路は初期化され、このときの入力電圧ＶVSL（すなわち、リセットレベル）をＶVSLpとする。
　そして、タイミングＴ3において、参照電圧ＶRMPと、リセットレベルＶVSLpとが略一致したものとする。
　このタイミングＴ3のｐＭＯＳトランジスタ３４０のドレイン電圧ＶｄをＶｄｐとする。このＶｄｐ未満をローレベルとし、Ｖｄｐ以上をハイレベルとすると、ｐＭＯＳトランジスタ３４０のドレイン電圧Ｖｄは、タイミングＴ3でローレベルからハイレベルに反転する。
　続いてＤＡＣ１４は、参照電圧を初期化し、タイミングＴ5から一定期間に亘って参照電圧ＶRMPを徐々に低下させる。一方、ＦＤへ電荷が転送され、このときの入力電圧ＶVSL（すなわち、信号レベル）をＶVSLdとする。この信号レベルＶVSLdは、リセットレベルＶVSLpよりもΔＶだけ低いものとする。
　そして、タイミングＴ6において、参照電圧ＶRMPと、信号レベルＶVSLdとが略一致したものとする。図１６に例示したように、参照電圧ＶRMPと入力電圧ＶVSLとが略一致するタイミングＴ3およびＴ6において、タイミングＴ6では、入力電圧ＶVSLの電圧降下量ΔＶは、ドレイン電圧Ｖｄの電圧降下量と同一である。例えば後段の第２の回路２１０（図１５ではＣＭＰ(2),(3)と記載）において、入力電圧ＶVSLから電圧降下量ΔＶだけ電圧降下したドレイン電圧Ｖｄｄに基づき、ドレイン電圧Ｖｄの反転を判定することが考えられる。
（既存技術との対比）
　図１７は、既存技術による一例の構成を示す回路図である。図１７において、コンパレータ２０は、図１５に示したｐＭＯＳトランジスタ３４０および３５３と、スイッチ回路３４１と、キャパシタ３５２と、を含む。さらに、コンパレータ２０は、キャパシタ３６０と、ｐＭＯＳトランジスタ３６３と、それぞれｐＭＯＳトランジスタ３６３の入力および出力に対するクランプ回路を構成するｎＭＯＳトランジスタ３６２および３６４と、電流源３５５’と、を含む。ｐＭＯＳトランジスタ３６３は、コンパレータ２０の出力を取り出すための出力トランジスタとして機能する。
　このような構成において、光電変換素子３００と、光電変換素子３００から電荷を読み出して画素信号を出力するための、ｎＭＯＳトランジスタ３０１、３０３、３０５および３０６と、ＦＤとを含む画素回路が、垂直信号線ＶＳＬに複数接続される。コンパレータ２０は、これらの複数の回路で共有される。また、光電変換素子３００およびｎＭＯＳトランジスタ３０１は、画素部２０１０の第１層２０１０ａに設けられ、画素回路のうちｎＭＯＳトランジスタ３０３、３０５および３０６と、ＦＤとが第２層２０１０ｂに設けられるものとする。また、コンパレータ２０は、メモリ＋ロジック部２０１１に設けられるものとする。
　この場合において、ノイズ低減を図る場合、図１７に示すように、帯域制限を行うために、ｐＭＯＳトランジスタ３４０および３５３の間に、これらｐＭＯＳトランジスタ３４０および３５３に対して並列に、キャパシタ３６０を設ける必要がある。そのため、コンパレータ２０の基板上での面積が増大してしまう。
　これに対して、第２の実施形態に係る構成では、図１５に示すように、垂直信号線ＶＳＬの寄生容量であるキャパシタ３５４により、帯域制限が可能である。したがって、メモリ＋ロジック部２０１１にキャパシタ３６０を追加すること無く、ノイズの低減が可能である。
（４－１．第２の実施形態の第１の変形例）
　次に、本開示の第２の実施形態の第１の変形例について説明する。第２の実施形態の第１の変形例は、上述した第２の実施形態における行選択トランジスタの位置を異ならせた例である。
　図１８は、第２の実施形態の第１の変形例に係る一例の構成を示す回路図である。上述した第２の実施形態では、図１５に示したように、初段コンパレータ２０１に対応する、ｐＭＯＳトランジスタ３４０とスイッチ回路３４１とを含む第１の回路が、画素回路の出力、すなわち、画素回路における行選択トランジスタであるｎＭＯＳトランジスタ３０６のソースに接続される。
　これに対して、第２の実施形態の第１の変形例では、図１８に例示されるように、当該第１の回路が、画素回路における増幅トランジスタであるｎＭＯＳトランジスタ３０５と、行選択トランジスタであるｎＭＯＳトランジスタ３０６との間に設けられる。
　具体的には、増幅トランジスタであるｎＭＯＳトランジスタ３０５のソースがｐＭＯＳトランジスタ３４０のソースに接続され、ｐＭＯＳトランジスタ３４０のドレインがｎＭＯＳトランジスタ３０６のドレインに接続される。ｎＭＯＳトランジスタ３０６のソースは、垂直信号線ＶＳＬに接続される。垂直信号線ＶＳＬは、接続部４０２を介して電流源としてのｎＭＯＳトランジスタ３０７のドレインに接続される。接続部４０２とｎＭＯＳトランジスタ３０７とが接続される接続点から出力ＯＵＴが取り出される。この出力ＯＵＴは、図示されない第２の回路２１０に供給される。
　このような構成において、光電変換素子３００およびｎＭＯＳトランジスタ３０１を含む光電変換部１００が画素部２０１０の第１層２０１０ａに設けられる。また、画素回路とｐＭＯＳトランジスタ３４０、スイッチ回路３４１およびキャパシタ３４２とを含む回路部１０１が画素部２０１０の第２層２０１０ｂに設けられる。さらに、電流源としてのｎＭＯＳトランジスタ３０７および図示されない第２の回路２１０がメモリ＋ロジック部２０１１に設けられる。
　第２の実施形態の第１の変形例に係る構成においても、垂直信号線ＶＳＬの寄生容量により、帯域制限が可能である。したがって、メモリ＋ロジック部２０１１に帯域制限のためのキャパシタを追加すること無く、ノイズの低減が可能である。
　図１９は、図１８に示した第２の実施形態に係る構成を行列状の配列で配した例を示す模式図である。光電変換部１００と回路部１０１とを含む回路１０２が行列状の配列で配置される。各回路１０２は、ゲートに信号ＳＥＬが入力される行選択トランジスタのソースが、行列状の配列の列ごとに垂直信号線ＶＳに接続される。各垂直信号線ＶＳＬは、それぞれ各接続部４０２を介して、それぞれ電流源としてのｎＭＯＳトランジスタ３０７のドレインに接続される。各接続部４０２と、各ｎＭＯＳトランジスタ３０７のドレインが接続される各接続点から、それぞれ出力ＯＵＴが取り出される。各垂直信号線ＶＳＬから取り出された各出力ＯＵＴは、列ごとに、それぞれ図示されない第２の回路に供給される。
　このような構成において、各回路１０２に含まれる光電変換部１００および回路部１０１のうち、光電変換部１００が画素部２０１０の第１層２０１０ａに設けられ、回路部１０１が第２層２０１０ｂに設けられる。各光電変換部１００は、それぞれ接続部４００を介して回路部１０１と接続される。
　列ごとの電流源のｎＭＯＳトランジスタ３０７と、図示されない第２の回路２１０とがメモリ＋ロジック部２０１１に設けられる。各垂直信号線ＶＳＬは、それぞれ接続部４０２を介してｎＭＯＳトランジスタ３０７と接続される。また、図示は省略するが、ＤＡＣ１４から出力されるＲＡＭＰ信号を伝達するためのＲＡＭＰ配線３３０と、垂直走査回路１２から供給されるオートゼロ信号（ＡＺ信号）を伝達するための配線とが、それぞれメモリ＋ロジック部２０１１から、それぞれ接続部４０１を介して回路１０２（回路部１０１）に接続される。
（４－２．第２の実施形態の第２の変形例）
　次に、本開示の第２の実施形態の第２の変形例について説明する。図２０は、第２の実施形態の第２の変形例に係る一例の構成を示す回路図である。第２の実施形態の第２の変形例は、図２０に示されるように、第１の実施形態において図９を用いて説明した、画素信号とＲＡＭＰ信号との比較を行う第１の回路に差動対を用いた構成に対して、オートゼロを行うスイッチ回路３４１を追加した例である。
　図２０の例では、スイッチ回路３４１がｐＭＯＳトランジスタを用いて構成される。当該ｐＭＯＳトランジスタのソースがカレントミラー回路を構成する一方のｐＭＯＳトランジスタ３１０ｂのドレインと差動対の一方を構成するｎＭＯＳトランジスタ３１１ｂのドレインとが接続される接続点に接続される。また、当該接続点から、出力ＯＵＴが取り出され、図示されない垂直信号線ＶＳＬを介して第２の回路２１０に供給される。
　当該ｐＭＯＳトランジスタのドレインは、当該ｎＭＯＳトランジスタ３１１ｂのゲートに接続されると共に、キャパシタ３４２を介して接続部４０１に接続される。接続部４０１は、メモリ＋ロジック部２０１１に設けられる、図示されないＤＡＣ１４から出力されたＲＡＭＰ信号が供給される。ＲＡＭＰ信号は、接続部４０１からキャパシタ３４２を介してｎＭＯＳトランジスタ３１１ｂのゲートと当該ｐＭＯＳトランジスタのドレインとに供給される。また、当該ｐＭＯＳトランジスタのゲートは、接続部４０１を介してオートゼロ動作を制御する信号ＡＺが供給される。
　また、図２０において、差動対を構成するｎＭＯＳトランジスタ３１１ａおよび３１１ｂの各ソースに、それぞれ、ｎＭＯＳトランジスタ３０６ａおよび３０６ｂのドレインが接続される。ｎＭＯＳトランジスタ３０６ａおよび３０６ｂのソースが互いに接続され、その接続点が接続部４０２を介して電流源としてのｎＭＯＳトランジスタ３０７のドレインに接続される。ｎＭＯＳトランジスタ３０６ａおよび３０６ｂのゲートに、信号ＳＥＬが供給される。すなわち、ｎＭＯＳトランジスタ３０６ａおよび３０６ｂは、それぞれ選択トランジスタとして機能する。
　このような構成において、光電変換素子３００およびｎＭＯＳトランジスタ３０１を含む光電変換部１００が画素部２０１０の第１層２０１０ａに設けられる。ｎＭＯＳトランジスタ３１１ａおよび３１１ｂによる差動対を用いた回路部１０１と、画素回路に含まれるｎＭＯＳトランジスタ３０３とが画素部２０１０の第２層２０１０ｂに設けられる。各光電変換部１００は、それぞれ接続部４００を介して回路部１０１と接続される。
　カレントミラー回路を構成するｐＭＯＳトランジスタ３１０ａおよび３１０ｂと、電流源としてのｎＭＯＳトランジスタ３０７と、図示されない第２の回路２１０と、がメモリ＋ロジック部２０１１に設けられる。また、図示は省略するが、ＤＡＣ１４から出力されるＲＡＭＰ信号を伝達するためのＲＡＭＰ配線３３０と、垂直走査回路１２から供給されるオートゼロ信号（ＡＺ信号）を伝達するための配線とが、それぞれメモリ＋ロジック部２０１１から、それぞれ接続部４０１を介して回路部１０１に接続される。
　第２の実施形態の第２の変形例に係る構成においても、垂直信号線ＶＳＬの寄生容量により、帯域制限が可能である。したがって、メモリ＋ロジック部２０１１に帯域制限のためのキャパシタを追加すること無く、ノイズの低減が可能である。
（４－３．第２の実施形態の第３の変形例）
　次に、第２の実施形態の第３の変形例について説明する。図２１に示されるように、第２の実施形態の第３の変形例は、図１８を用いて説明した第２の実施形態の第１の変形例による構成に対し、ＲＡＭＰ信号と画素信号との比較を行うためのｐＭＯＳトランジスタ３４０に対応するトランジスタにキャパシタを設けた例である。
　図２１は、第２の実施形態の第３の変形例に係る一例の構成を示す回路図である。図２１において、ｐＭＯＳトランジスタ３４５は、図１８のｐＭＯＳトランジスタ３４０に対応する接続関係を含み、ソースがｎＭＯＳトランジスタ３０５のソースと接続され、ドレインがｎＭＯＳトランジスタ３０６のドレインと接続される。また、ｐＭＯＳトランジスタ３４５のゲートとドレインとの間に、信号ＡＺにより非導通／導通状態を制御されるスイッチ回路３４１が接続される。この例では、スイッチ回路３４１は、ｐＭＯＳトランジスタを用いて構成されている。
　第２の実施形態の第３の変形例では、ｐＭＯＳトランジスタ３４５のゲートとドレインとの間に、さらに、キャパシタ３４３が接続される。また、ｐＭＯＳトランジスタ３４５のゲートに対して、さらに、他端が所定の電位（例えば接地電位）に接続されるキャパシタ３４４の一端を接続する。
　このように、ｐＭＯＳトランジスタ３４５に対してキャパシタ３４３および３４４を接続することで、ｐＭＯＳトランジスタ３４５をアンプとして機能させることができる。具体的には、ｐＭＯＳトランジスタ３４０は、キャパシタ３４３と、キャパシタ３４２との容量比に応じて、ｎＭＯＳトランジスタ３０５のソースから供給される信号を増幅率ｎで増幅して、ドレインから出力する。
　垂直信号線ＶＳＬは、接続部４０２を介して電流源のｎＭＯＳトランジスタ３０７のドレインに接続される。接続部４０２とｎＭＯＳトランジスタ３０７のドレインとが接続される接続点から、出力ＯＵＴが取り出される。出力ＯＵＴは、図示されないコンパレータ２０に供給される。
　このような構成において、光電変換素子３００およびｎＭＯＳトランジスタ３０１を含む光電変換部１００が画素部２０１０の第１層２０１０ａに設けられる。画素回路に含まれるｎＭＯＳトランジスタ３０３、３０５および３０６と、ＦＤ（接続点３０４）と、スイッチ回路３４１およびｐＭＯＳトランジスタ３４５と、キャパシタ３４３および３４４と、が画素部２０１０の第２層２０１０ｂに設けられる。各光電変換部１００は、それぞれ接続部４００を介して回路部１０１と接続される。
　電流源としてのｎＭＯＳトランジスタ３０７と、図示されないコンパレータ２０と、がメモリ＋ロジック部２０１１に設けられる。また、図示は省略するが、垂直走査回路１２から供給されるオートゼロ信号（ＡＺ信号）を伝達するための配線が、それぞれメモリ＋ロジック部２０１１から、それぞれ接続部４０１を介して回路部１０１に接続される。
　このように、第２の実施形態の第３の変形例では、ｐＭＯＳトランジスタ３４５が初段コンパレータ２０１として機能しないため、別途にコンパレータ２０を設ける必要がある。この場合であっても、ｐＭＯＳトランジスタ３４５の増幅率ｎがｎ＞１となるようにキャパシタ３４３と、キャパシタ３４２との容量を設定することで、垂直信号線ＶＳＬに出力される信号のレベルを増強することができ、ノイズを相対的に低減させることが可能である。
（５．第３の実施形態）
　次に、本開示の第３の実施形態について説明する。第３の実施形態は、図１８を用いて説明した構成に対し、ＲＡＭＰ信号をｐＭＯＳトランジスタ３４０のゲートではなく、ＦＤに印加するようにした例である。
　図２２は、第３の実施形態に係る一例の構成を示す模式図である。なお、ここでは、煩雑さを避けるため、図１８と共通する部分についての詳細な説明を省略する。
　図２２において、キャパシタ３４６は、一端がＦＤ（この例では接続点３０４）に接続され、他端が行ごとに設けられるＲＡＭＰ配線３３０に接続される。ＤＡＣ１４から接続されたＲＡＭＰ信号が、行ごとに、行選択回路１２０を介して接続部４０１に供給される。行選択回路１２０は、例えば垂直走査回路１２から出力される行選択信号により非導通／導通状態が制御されるスイッチ回路を適用することができる。接続部４０１に供給されたＲＡＭＰ信号は、行ごとに設けられるＲＡＭＰ配線３３０を介して、キャパシタ３４６の他端に印加される。
　ＦＤに蓄積された電荷のポテンシャルは、ＲＡＭＰ配線３３０を介してキャパシタ３４６に印加されるＲＡＭＰ信号に応じて変化することになる。したがって、ＦＤから読み出される電荷が変換された電圧のレベルは、ＲＡＭＰ信号の変化に応じて変化する。
　図２３は、第３の実施形態に係る撮像装置１００４の動作を説明するための一例のタイミングチャートである。図２３では、ｎＭＯＳトランジスタ３０５を駆動する信号ＳＥＬ、ｎＭＯＳトランジスタ３０３を駆動する信号ＲＳＴ、ｎＭＯＳトランジスタ３０１を駆動する信号ＴＲＧ、および、アナログ方式の画素信号ＶVSLのタイミングの関係を示している。図２３のタイミングチャートには、さらに、ＦＤに印加するＲＡＭＰ信号（参照信号ＶRAMP）、ｐＭＯＳのオートゼロを行うスイッチ回路３４１の非導通／導通状態を制御する信号ＡＺ、および、ＲＡＭＰ信号重畳後の画素信号ＶVSLのタイミングの関係を示している。
　なお、この例では、ＲＡＭＰ信号（参照信号ＶRAMP）は、Ｐ相期間およびＤ相期間のそれぞれで信号レベルが上昇する信号となっている。
　ＤＡＣ１４で生成されたＲＡＭＰ信号（参照信号ＶRAMP）を、キャパシタ３４６を介してＦＤ（接続点３０４）に印加することで、垂直信号線ＶＳＬには、ＦＤの電位にＲＡＭＰ信号（参照信号ＶRAMP）が重畳された画素信号ＶVSLが読み出される。そして、列ごとに設けられる第２の回路２１０（図ではＣＭＰ(2),(3)と記載）では、垂直信号線ＶＳＬから供給される、ＲＡＭＰ信号（参照信号ＶRAMP）が重畳された画素信号ＶVSLと、ｐＭＯＳトランジスタ３４０のゲートに入力される所定の基準電圧（例えば、接地電位）とを比較する処理が行われる。その結果、第２の回路２１０からは、ＲＡＭＰ信号（参照信号ＶRAMP）が所定の基準電圧とクロスするタイミングを基に、画素信号ＶVSLの信号レベルに応じたパルス幅、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号が比較結果として出力される。
　なお、ＲＡＭＰ信号（参照信号ＶRAMP）が基準レベルよりもオフセット分低いレベルの期間は、それぞれＰ相のＲＡＭＰ信号、Ｄ相のＲＡＭＰ信号のセトリング期間となる。
　第２の回路２１０の出力に基づき、カウンタ３０により、Ｐ相(Preset　Phase)期間およびＤ相(Data　Phase)期間それぞれにおいてカウント動作を行い、それぞれのカウント結果をロジック回路４０に出力する。
　ロジック回路４０は、カウンタ３０から入力されるＰ相期間のカウント結果と、Ｄ相期間のカウント結果とに基づきＣＤＳ処理およびＡＤ変換処理を行って、デジタル方式の画素信号（画素データ）を生成し、出力する。
　この第３の実施形態の構成によれば、垂直信号線ＶＳＬに対して出力される信号は、ＲＡＭＰ信号（参照信号ＶRAMP）が重畳された画素信号ＶVSLであるため、帯域制限が可能であり、ノイズの低減が実現できる。
（６．第４の実施形態）
　次に、本開示の第４の実施形態について説明する。
　上述では、ＶＳＬを垂直方向で分割し、ＶＳＬの負荷を軽減している。しかしながら、ＶＳＬの分割数を増やしても、ＡＤＣ７０への入力端への引き回し配線が必要になるため、処理の高速化が困難であり、高フレームレート化が難しい。例えば、２層の積層構造では、ＶＳＬの分割数は、２程度が上限となる。また、複数の画素に対して１つのＡＤＣ７０が対応するため、画素切り替え箇所における負荷が重くなる。
　そのため、本開示の第４の実施形態では、第１の基板の第１層および第２層、ならびに、第２の基板の３層からなる構成の中間層（第１の基板の第２層）に対し、ＶＳＬの分割領域ごとに１つの初段コンパレータ２０１を配置し、初段コンパレータ２０１の出力をセレクトスイッチで切り替えて中段コンパレータ２０２に入力する。こうした構成を取ることで、ＶＳＬ分割数を増やした分だけＶＳＬ負荷が軽くなり、処理の高速化、高フレームレート化が可能となる。
　また、本開示の第４の実施形態では、１つの初段コンパレータ２０１に対して、複数の画素（光電変換部１００）を接続する。すなわち、第４の実施形態では、画素と初段コンパレータ２０１との間、初段コンパレータ２０１と中段コンパレータ２０２との間、の２箇所で接続を切り替える構成とする。これにより、画素の切り替え箇所（すなわちＶＳＬ配線）における負荷を低減させることができる。
　図２４は、第４の実施形態に係る画素信号に対する信号処理を概略的に示す模式図である。
　図２４において、上述した図７と同様に、コンパレータ２０は、初段コンパレータ２０１、中段コンパレータ２０２および後段コンパレータ２０３を含み、後段コンパレータ２０３の出力がカウンタ３０に入力され、カウンタ３０の出力がロジック回路４０に入力される構成となっている。また、ＤＡＣ１４から出力されるＲＡＭＰ信号が初段コンパレータ２０１に供給される。
　図２４に示す構成において、初段コンパレータ２０１には、Ｎ個（Ｎ≧１）の画素１０1、１０2、…、１０Nからの画素信号が入力される。この初段コンパレータ２０１と画素１０1、１０2、…、１０Nとをそれぞれ含む、Ｍ個（Ｍ≧２）の画素・初段コンパレータ部２５０1、２５０2、…、２５０Mの出力が中段コンパレータ２０２に入力される。
　また、これらのうち、画素・初段コンパレータ部２５０1、２５０2、…、２５０Mに含まれる、各画素１０1、１０2、…、１０Nが画素部２０１０の第１層２０１０ａに配置され、各初段コンパレータ２０１が画素部２０１０の第２層２０１０ｂに配置される。中段コンパレータ２０２以降の構成は、メモリ＋ロジック部２０１１に配置される。
　図２５は、第４の実施形態に係るＶＳＬの分割を説明するための模式図である。なお、図２５において、初段コンパレータ２０１1～２０１Mは、それぞれ「ＣＭＰ(1)」としても示されている。また、後段回路２５１は、中段コンパレータ２０２および後段コンパレータ２０３（「ＣＭＰ(2),(3)」）、ならびに、カウンタ３０を含む。
　図２５に示されるように、ＶＳＬは、画素・初段コンパレータ部２５０1、２５０2、…、２５０Mのそれぞれにおいて、各画素１０1～１０Nと、対応する初段コンパレータ２０１1～２０１Mとを接続する。すなわち、第４の実施形態においては、ＶＳＬは、初段コンパレータ２０１1～２０１Mごとに分割される。
　このように、第４の実施形態では、各画素１０1～１０Nと初段コンパレータ２０１との間と、各画素・初段コンパレータ部２５０1～２５０Mとの間とで、信号経路を切替える構成とされている。そのため、ＶＳＬが初段コンパレータ２０１1～２０１Mごとに分割され、ＶＳＬ配線に係る負荷が低減される。
（具体例）
　図２６は、第４の実施形態に係る一例の構成を示す回路図である。図２６の構成は、上述した図９の構成に対応するものである。
　図２６の例では、中段コンパレータ２０２としての第２の回路２１０に対して。２つの画素・初段コンパレータ部２５０1および２５０2が接続される。画素・初段コンパレータ部２５０1および２５０2は、それぞれ、回路部１０１と、２つの光電変換部１００1および１００2と、を含む。回路部１０１は、光電変換部１００1および１００2それぞれの画素回路と、これら光電変換部１００1および１００2に共通の初段コンパレータ２０１ａと、を含む。
　図２６に示すように、各画素・初段コンパレータ部２５０1および２５０2において、各光電変換部１００1および１００2は、基板の第１層２０１０ａに形成され、回路部１０１は、当該基板の第２層２０１０ｂに形成される。また、垂直走査回路１２、ＤＡＣ１４および第２の回路２１０は、メモリ＋ロジック部２０１１に形成される。
　画素・初段コンパレータ部２５０1および２５０2それぞれにおいて、光電変換部１００1に対応する画素回路は、ｎＭＯＳトランジスタ３０３ａと、ｎＭＯＳトランジスタ３０３ａのソース側に形成されるＦＤと、ｎＭＯＳトランジスタ３１３ａとを含む。同様に、光電変換部１００2に対応する画素回路は、ｎＭＯＳトランジスタ３０３ｂと、ｎＭＯＳトランジスタ３０３ｂのソース側に形成されるＦＤと、ｎＭＯＳトランジスタ３１３ｂとを含む。
　ｐＭＯＳトランジスタ３１０ａおよび３１０ｂによる能動負荷と、ｎＭＯＳトランジスタ３１１ａおよび３１１ｃと３１１ｂとによる差動対と、を含む差動比較器として構成される初段コンパレータ２０１ａにおいて、ｎＭＯＳトランジスタ３１１ｂのゲートにＲＡＭＰ信号が供給される。また、初段コンパレータ２０１ａにおいて、ｐＭＯＳトランジスタ３１０ａのドレインから取り出される出力が、並列に接続されるｎＭＯＳトランジスタとｐＭＯＳトランジスタにより構成されるスイッチ回路３２８を介して、中段コンパレータ入力線４４０に接続される。
　画素・初段コンパレータ部２５０1および２５０2それぞれの光電変換部１００1および１００2は、基板の第１層２０１０ａに形成される。画素・初段コンパレータ部２５０1および２５０2それぞれの回路部１０１は、基板の第２層２０１０ｂに形成される。一方、垂直走査回路、ＤＡＣ１４および第２の回路２１０は、メモリ＋ロジック部２０１１に形成される。
　画素・初段コンパレータ部２５０1において、光電変換部１００1における光電変換素子３００の読み出し動作は、垂直走査回路１２から行ごとに供給される信号ＴＲＧ１、ＯＦＧ１、ＲＳＴ１およびＳＥＬ１により制御され、光電変換部１００2における光電変換素子３００の読み出し動作は、垂直走査回路１２から行ごとに供給されるＴＲＧ２、ＯＦＧ２、ＲＳＴ２およびＳＥＬ２により制御される。
　また、画素・初段コンパレータ部２５０1の出力とＶＳＬとの接続は、垂直走査回路１２から画素・初段コンパレータ部２５０1による行ごとに供給される、互いに反転された信号ＣＭＳＥＬ１およびＸＣＭＳＥＬ１に応じて、スイッチ回路３２８により制御される。
　画素・初段コンパレータ部２５０2における動作も、画素・初段コンパレータ部２５０1の動作と同様である。すなわち、画素・初段コンパレータ部２５０2において、光電変換部１００1における光電変換素子３００の読み出し動作は、垂直走査回路１２から行ごとに供給されるＴＲＧ３、ＯＦＧ３、ＲＳＴ３およびＳＥＬ３により制御され、光電変換部１００2における光電変換素子３００の読み出し動作は、垂直走査回路１２から供給されるＴＲＧ４、ＯＦＧ４、ＲＳＴ４およびＳＥＬ４により制御される。
　また、画素・初段コンパレータ部２５０2の出力と中段コンパレータ入力線４４０との接続は、垂直走査回路１２から画素・初段コンパレータ部２５０2による行ごとに供給される、互いに反転された信号ＣＭＳＥＬ２およびＸＣＭＳＥＬ２に応じて、スイッチ回路３２８により制御される。
　各信号ＯＦＧ１～ＯＦＧ４、ＴＲＧ１～ＴＲＧ４、ＲＳＴ１～ＲＳＴ４、ＳＥＬ１～ＳＥＬ４、ＣＭＳＥＬ１およびＣＭＳＥＬ２、ＸＣＭＳＥＬ１およびＸＣＭＳＥＬ２は、それぞれメモリ＋ロジック部２０１１のロジック回路４０において生成され、垂直走査回路１２を介して画素・初段コンパレータ部２５０1および２５０2に供給される。
　図２６の構成において、例えば画素・初段コンパレータ部２５０1および２５０2のそれぞれにおいて、光電変換素子３００の読み出しは、画素アレイ部１１の行ごとに制御され、読み出された画素信号が初段コンパレータ２０１ａに入力される。各初段コンパレータの出力は、垂直走査回路１２から画素・初段コンパレータ部２５０1による行ごとに制御される。
　より具体的には、画素・初段コンパレータ部２５０1において光電変換部１００1による読み出しが行われ、次に光電変換部１００2による読み出しが行われる。次に、画素・初段コンパレータ部２５０2において光電変換部１００1による読み出しが行われ、次に光電変換部１００2による読み出しが行われる。
　この場合において、画素・初段コンパレータ部２５０1において光電変換部１００1および１００2の読み出しが行われている場合は、スイッチ回路３２８がオン（導通）状態とされ、画素・初段コンパレータ部２５０1がアクティブとされる。一方、画素・初段コンパレータ部２５０2では、スイッチ回路３２８がオフ（非導通）状態とされ、画素・初段コンパレータ部２５０2は、非アクティブとされる。
　次に、画素・初段コンパレータ部２５０1において光電変換部１００1および１００2の読み出しが行われる。この場合には、当該画素・初段コンパレータ部２５０2のスイッチ回路３２８がオンとされ、当該画素・初段コンパレータ部２５０2がアクティブとされる。一方、画素・初段コンパレータ部２５０1では、スイッチ回路３２８がオフ状態とされ、画素・初段コンパレータ部２５０1は、非アクティブとされる。
　このように、各画素・初段コンパレータ部２５０1および２５０2のうち何れの出力を選択するか、換言すれば、各画素・初段コンパレータ部２５０1および２５０2のうち何れを中段コンパレータ２０２の入力として選択するかは、各画素・初段コンパレータ部２５０1および２５０2に含まれる各スイッチ回路３２８により制御される。
　このように、第４の実施形態では、複数の光電変換部１００1および１００2に対して１つの初段コンパレータ２０１ａが接続される。また、複数の初段コンパレータ２０１ａに対して１つの第２の回路２１０が接続され、第２の回路２１０への接続が、初段コンパレータ２０１ａに接続される光電変換部１００1および１００2に対する走査に応じて切り替えられる。そのため、ＶＳＬに対する負荷が、上述した第１～第３の実施形態と比較して、低減される。
　なお、この第４の実施形態においては、中段コンパレータ入力線４４０に接続される回路数は削減されるが、中段コンパレータ入力線４４０の分割は行われない。
（６－１．第４の実施形態の変形例）
　次に、第４の実施形態の変形例について説明する。第４の実施形態の変形例は、上述の光電変換部１００と画素回路とを含む光電変換・画素回路部を基板の第１層２０１０ａに形成し、初段コンパレータ２０１および垂直走査回路１２を基板の第２層２０１０ｂに形成するようにした例である。中段コンパレータ２０２に対応する第２の回路２１０は、上述と同様に、メモリ＋ロジック部２０１１に形成される。
（６－１－１．第１の例）
　第４の実施形態の変形例の第１の例について説明する。図２７は、第４の実施形態の変形例の第１の例による一例の構成を示す回路図である。
　図２７において、中段コンパレータ２０２としての第２の回路２１０に対して。２つの画素・初段コンパレータ部２５０1および２５０2が接続される。画素・初段コンパレータ部２５０1および２５０2は、それぞれ、光電変換・画素回路部１０３1および１０３2と、初段コンパレータ２０１ｂとを含む。各光電変換・画素回路部１０３1および１０３2は、それぞれ、光電変換部１００と、画素回路とを含む、所謂４トランジスタ方式の光電変換素子読み出し回路を構成する。
　図２７に示すように、各画素・初段コンパレータ部２５０1および２５０2において、光電変換・画素回路部１０３1および１０３2は、基板の第１層２０１０ａに形成され、初段コンパレータ２０１ｂおよび垂直走査回路１２は、当該基板の第２層２０１０ｂに形成される。また、ＤＡＣ１４および第２の回路２１０は、メモリ＋ロジック部２０１１に形成される。
　画素・初段コンパレータ部２５０1において、光電変換・画素回路部１０３1および１０３2の出力は、ＶＳＬ１に接続される。一方、画素・初段コンパレータ部２５０2において、光電変換・画素回路部１０３1および１０３2の出力は、ＶＳＬ１と分離されるＶＳＬ２に接続される。
　画素・初段コンパレータ部２５０1および２５０2において、初段コンパレータ２０１ｂは、例えば図１８などを用いて説明した回路と同様に、ｐＭＯＳトランジスタ３４０とスイッチ回路３４１とを用いてコンパレータ回路を構成している。
　初段コンパレータ２０１ｂにおいて、ｐＭＯＳトランジスタ３４０のソースが、接続部４１０を介してＶＳＬ１に接続されると共に、ｐＭＯＳトランジスタ３７２のソースに接続される。ｐＭＯＳトランジスタ３４０のドレインがスイッチ回路３４１の一端（ｐＭＯＳトランジスタのドレイン）と、ｎＭＯＳトランジスタ３７０のドレインとに接続される。ｐＭＯＳトランジスタ３７２のドレインがｎＭＯＳトランジスタ３７３のドレインに接続され、ｎＭＯＳトランジスタ３７３および３７０のソースが、ｎＭＯＳトランジスタによるスイッチ回路３２８の一端に接続される。スイッチ回路３２８の他端は、中段コンパレータ入力線４４０に接続される。
　また、ｐＭＯＳと３４０とｎＭＯＳトランジスタ３７０とが接続される接続点と、ｐＭＯＳトランジスタ３７２のドレインとｎＭＯＳトランジスタ３７３のドレインとが接続される接続点と、がｎＭＯＳトランジスタおよびｐＭＯＳトランジスタが並列接続されたスイッチ回路３７１を介して接続される。
　さらに、ＲＡＭＰ信号が、垂直走査回路１２から、キャパシタ３４２を介して、ｐＭＯＳトランジスタ３４０のゲートと、スイッチ回路３４１の他端と、が接続される接続点に供給される。
　画素・初段コンパレータ部２５０1において、光電変換・画素回路部１０３1における光電変換素子３００の読み出し動作は、垂直走査回路１２から行ごとに供給される信号ＴＲＧ１、ＲＳＴ１およびＳＥＬ１により制御され、光電変換・画素回路部１０３2における光電変換素子３００の読み出し動作は、垂直走査回路１２から行ごとに供給される信号ＴＲＧ２、ＲＳＴ２およびＳＥＬ２により制御される。
　また、初段コンパレータ２０１ｂの動作は、垂直走査回路１２から画素・初段コンパレータ部２５０1による行ごとに供給される、互いに反転された信号ＡＺ１およびＸＡＺ１と、信号ＮＣＬＰとにより制御される。さらに、初段コンパレータ２０１ｂと中段コンパレータ入力線４４０との接続は、垂直走査回路１２から画素・初段コンパレータ部２５０1による行ごとに供給される信号ＣＭＳＥＬ１により制御される。
　同様に、画素・初段コンパレータ部２５０2において、光電変換・画素回路部１０３1における光電変換素子３００の読み出し動作は、垂直走査回路１２から行ごとに供給される信号ＴＲＧ３、ＲＳＴ４およびＳＥＬ４により制御され、光電変換・画素回路部１０３2における光電変換素子３００の読み出し動作は、垂直走査回路１２から行ごとに供給される信号ＴＲＧ４、ＲＳＴ４およびＳＥＬ４により制御される。
　また、初段コンパレータ２０１ｂの動作は、垂直走査回路１２から画素・初段コンパレータ部２５０1による行ごとに供給される、互いに反転された信号ＡＺ２およびＸＡＺ２と、信号ＮＣＬＰとにより制御される。さらに、初段コンパレータ２０１ｂと中段コンパレータ入力線４４０との接続は、垂直走査回路１２から画素・初段コンパレータ部２５０1による行ごとに供給される信号ＣＭＳＥＬ２により制御される。
　中段コンパレータ入力線４４０は、第２の回路２１０に含まれるｐＭＯＳトランジスタ３８３のゲートに接続されると共に、電流源３８８ａに接続される。
　なお、各信号ＯＦＧ１～ＯＦＧ４、ＴＲＧ１～ＴＲＧ４、ＲＳＴ１～ＲＳＴ４、ＳＥＬ１～ＳＥＬ４、ＣＭＳＥＬ１およびＣＭＳＥＬ２、ＸＣＭＳＥＬ１およびＸＣＭＳＥＬ２、ＡＺ１およびＡＺ２、ＸＡＺ１およびＸＡＺ２、ＮＣＬＰは、それぞれメモリ＋ロジック部２０１１のロジック回路４０において生成され、垂直走査回路１２を介して画素・初段コンパレータ部２５０1および２５０2に供給される。
　初段コンパレータ２０１ｂの動作について、概略的に説明する。画素・初段コンパレータ部２５０1および２５０2それぞれの初段コンパレータ２０１ｂの動作は、同様であるので、ここでは、画素・初段コンパレータ部２５０1に含まれる初段コンパレータ２０１ｂについて説明を行う。
　初段コンパレータ２０１ｂは、Ｐ相期間の前にオートゼロ（ＡＺ：Auto　Zero）動作を行う。オートゼロ動作では、信号ＸＡＺ１によりｐＭＯＳトランジスタによるスイッチ回路３４１がオン状態となって、ｐＭＯＳトランジスタ３４０がダイオード接続になり、信号ＸＡＺ１の反転信号である信号ＡＺ１によりｐＭＯＳトランジスタ３７２がオフ状態、信号ＸＡＺ１によりｎＭＯＳトランジスタ３７０もオフ状態となる。一方、スイッチ回路３７１は、信号ＡＺ１およびＸＡＺ１によりオン状態となる。
　例えば光電変換・画素回路部１０３1から出力された画素信号が、ダイオード接続になっているｐＭＯＳトランジスタ３４０を介して、スイッチ回路３７１を通じてｎＭＯＳトランジスタ３７３のドレインに入力される。ｎＭＯＳトランジスタ３７３は、信号ＮＣＬＰによりオン状態とされ、ｎＭＯＳトランジスタ３７３のドレインに入力された画素信号がスイッチ回路３２８の一端に入力される。信号ＣＭＳＥＬ１によりスイッチ回路３２８がオン状態とされていれば、画素信号がスイッチ回路３２８を介して中段コンパレータ入力線４４０に供給され、電流源３８８ａに接続された状態となる。これにより、初段コンパレータ２０１ｂがリセットされる。
　オートゼロ動作の終了後、信号ＡＺ１およびＸＡＺ１によりスイッチ回路３４１および３７１がオフ状態となる。一方、信号ＡＺ１およびＸＡＺ１により、ｐＭＯＳトランジスタ３７２とｎＭＯＳトランジスタ３７０とがオン状態となり、図における縦方向の２つの電流パスが構成される。
　この状態において、光電変換・画素回路部１０３1から出力された画素信号によるＶＳＬ１の信号と、ＲＡＭＰ信号とによる電流に応じた、２つの電流パスに流れる電流量の差分に基づき、第２の回路２１０による中段コンパレータ２０２において、０／１判定が行われる。
　第２の回路２１０は、ｐＭＯＳトランジスタ３８０、３８１および３８３と、ｎＭＯＳトランジスタ３８２および３８４と、キャパシタ３８５および３８６と、ＮＡＮＤ回路３８７と、を含む。
　中段コンパレータ入力線４４０がｐＭＯＳトランジスタ３８３のゲートに接続される。ｐＭＯＳトランジスタ３８３のドレインが第１の固定電位に接続され、ソースがｎＭＯＳトランジスタ３８２のソースに接続される。ｎＭＯＳトランジスタ３８２のドレインにｎＭＯＳトランジスタ３８４のドレインが接続され、ｎＭＯＳトランジスタのゲートにｎＭＯＳトランジスタ３８４のソースが接続される。ｎＭＯＳトランジスタ３８４のゲートには、信号ＡＺが入力される。また、ｎＭＯＳトランジスタ３８２のゲートとｎＭＯＳトランジスタ３８４のソースとが接続される接続点に、キャパシタ３８６を介して信号Ｖ２ｎｄＳＨＩＦＴが入力される。このように、ｎＭＯＳトランジスタ３８２および３８４と、キャパシタ３８６により、中段コンパレータ入力線４４０から供給される信号に対して比較動作を行うコンパレータが構成される。
　一方、ｐＭＯＳトランジスタ３８０のソースにバイアス電圧ＢａｉｓＰが入力され、ドレインがｐＭＯＳトランジスタ３８１のゲートに接続される。ｐＭＯＳトランジスタ３８０のドレインと、ｐＭＯＳトランジスタ３８１のゲートとが接続される接続点に、一端が第２の固定電圧に接続されるキャパシタ３８５の他端が接続される。ｐＭＯＳトランジスタ３８１のソースが第２の固定電圧に接続され、ドレインがｎＭＯＳトランジスタ３８２のドレインに接続される。
　ｐＭＯＳトランジスタ３８１のドレインと、ｎＭＯＳトランジスタ３８２のドレインとが接続される接続点から出力信号が取り出され、ＮＡＮＤ回路３８７の一方の入力端に入力される。ＮＡＮＤ回路３８７の他方の入力端には、信号ＳＴＢが入力される。信号ＳＴＢは、コンパレータ動作に不要な信号をマスクするためのマスク信号として機能する。信号ＳＴＢは、例えばメモリ＋ロジック部２０１１のロジック回路４０において生成される。ＮＡＮＤ回路３８７の出力が、第２の回路２１０（中段コンパレータ２０２）による出力信号とされる。
　この第４の実施形態の変形例の第１の例による構成においても、上述した第４の実施形態と同様に、画素・初段コンパレータ部２５０1において光電変換・画素回路部１０３1および１０３2による読み出し動作が行われる場合に、スイッチ回路３２８をオン状態として初段コンパレータ２０１ｂをアクティブとする。一方、画素・初段コンパレータ部２５０2においては、光電変換・画素回路部１０３1および１０３2による読み出し動作が行われる場合に、スイッチ回路３２８をオフ状態として初段コンパレータ２０１ｂを非アクティブとする。
　この動作は、画素・初段コンパレータ部２５０2において光電変換・画素回路部１０３1および１０３2による読み出し動作が行われる場合についても、同様である。
　この第４の実施形態の変形例の第１の例の構成によれば、各光電変換・画素回路部１０３1および１０３2の出力がＶＳＬに接続される。それと共に、画素・初段コンパレータ部２５０1および２５０2ごとに、光電変換・画素回路部１０３1および１０３2の動作が切り替わる。そのため、ＶＳＬを、画素・初段コンパレータ部２５０1および２５０2ごとに分割することができる。したがって、ＶＳＬに対する負荷が、上述した第１～第３の実施形態と比較して、低減される。
（６－１－２．第２の例）
　次に、第４の実施形態の変形例の第２の例について説明する。上述した上述した第４の実施形態の変形例の第１の例では、電流源３８８ａが第２の回路２１０側に置かれていた。これに対して、第４の実施形態の変形例の第２の例では、電流源を、初段コンパレータ２０１側に置くようにしている。
　図２８は、第４の実施形態の変形例の第２の例に係る一例の構成を示す回路図である。図２８に示すように、電流源３８８ｂが、各画素・初段コンパレータ部２５０1および２５０2それぞれの初段コンパレータ２０１ｂ’に設けられている。一方、第２の回路２１０の側には、電流源が存在しない。このような構成でも、上述した第４の実施形態の変形例の第１の例と同様の動作を実現できる。
　図２８に示すように、各画素・初段コンパレータ部２５０1および２５０2において、光電変換・画素回路部１０３1および１０３2は、基板の第１層２０１０ａに形成され、初段コンパレータ２０１ｂ’および垂直走査回路１２は、当該基板の第２層２０１０ｂに形成される。また、ＤＡＣ１４および第２の回路２１０は、メモリ＋ロジック部２０１１に形成される。
　上述した第４の実施形態の変形例の第１の例による構成は、電流源３８８ａが画素・初段コンパレータ部２５０1および２５０2に対して常に１つである。そのため、画素・初段コンパレータ部２５０1および２５０2のアクティブおよび非アクティブを切り替えた際の電流変動が生じにくい。その一方で、第４の実施形態の変形例の第１の例による構成は、中段コンパレータ入力線４４０の配線抵抗によるＩＲドロップなどにより、動作点が変動してしまうおそれがある。
　これに対して、第４の実施形態の変形例の第２の例による構成は、画素・初段コンパレータ部２５０1および２５０2それぞれが電流源３８８ｂを有している。そのため、各電流源３８８ｂに対する配線抵抗によるＩＲドロップは、上述の第４の実施形態の変形例の第１の例の構成に対して小さくできる。その一方で、第４の実施形態の変形例の第２の例による構成では、画素・初段コンパレータ部２５０1および２５０2のアクティブ／非アクティブが切り替わると共に、電流源３８８ｂが切り替わる。そのため、電流源３８８ｂのミスマッチなどによるＩＲドロップの変化が生じるおそれがある。
　このように、上述した第４の実施形態の変形例の第１の例による構成と、この第４の実施形態の変形例の第２の例による構成とでは、それぞれ相反するメリット、デメリットが存在する。そのため、これらの構成は、当該撮像装置１００４が搭載されるシステムの仕様などに応じて選択すると好ましい。
（６－１－３．第３の例）
　次に、第４の実施形態の変形例の第３の例について説明する。第４の実施形態の変形例の第３の例は、図２７を用いて説明した第４の実施形態の変形例の第１の例に係る構成に対して、ｐＭＯＳトランジスタによるカスコード回路を追加した例である。
　図２９は、第４の実施形態の変形例の第３の例に係る一例の構成を示す回路図である。図２９において、画素・初段コンパレータ部２５０1および２５０2の構成は、共通であるので、ここでは、画素・初段コンパレータ部２５０1を例にとって説明を行う。
　図２９において、画素・初段コンパレータ部２５０1に含まれる初段コンパレータ２０１ｃは、図２７における初段コンパレータ２０１ｂに対して、ｐＭＯＳトランジスタ３７４～３７７と、スイッチ回路３７８とが追加されている。スイッチ回路３７８は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとが並列接続され、それぞれのゲートに互いに反転された信号ＡＺ１およびＸＡＺ１が入力される構成とされている。
　ｐＭＯＳトランジスタ３７４のソースがｐＭＯＳトランジスタ３４０のドレインに接続され、ドレインがｐＭＯＳトランジスタ３７５のソースに接続される。ｐＭＯＳトランジスタ３７４のゲートは、スイッチ回路３７８の一端に接続される。このように、これらｐＭＯＳトランジスタ３７４および３７５がカスコード接続される。ｐＭＯＳトランジスタ３７５のドレインがｎＭＯＳトランジスタ３７０のドレインに接続される。ｐＭＯＳトランジスタ３７５のゲートに、信号ＶＣＡＳＰが入力される。
　ｐＭＯＳトランジスタ３７４のゲートと、スイッチ回路３７８の一端とが接続される接続点が、キャパシタ３７９を介してＶＳＬ１に接続される。
　スイッチ回路３７８の他端が、ｐＭＯＳトランジスタ３７７のゲートに接続される。ｐＭＯＳトランジスタ３７７のソースがｐＭＯＳトランジスタ３７６のソースに接続され、これらが接続される接続点がｐＭＯＳトランジスタ３７２のドレインおよびスイッチ回路３７１の一端に接続される。ｐＭＯＳトランジスタ３７７のドレインがｐＭＯＳトランジスタ３７６のドレインに接続され、その接続点がｎＭＯＳトランジスタ３７３のドレインに接続されると共に、スイッチ回路３７８の他端とｐＭＯＳトランジスタ３７７のゲートとが接続される接続点に接続される。ｐＭＯＳトランジスタ３７６のゲートに、信号ＡＺ１が入力される。
　ｐＭＯＳトランジスタ３７４および３７５のカスコード接続は、入力のｐＭＯＳトランジスタ３４０のドレイン電圧をある程度ＶＳＬ電圧に連動させるようなバイアスを出力に与えるために設けられる。この、ｐＭＯＳトランジスタ３４０のドレイン電圧をＶＳＬ電圧に連動させるようにバイアスを与えることで、入力のｐＭＯＳトランジスタ３４０の線形性を向上させることが可能である。
　なお、各信号ＯＦＧ１～ＯＦＧ４、ＴＲＧ１～ＴＲＧ４、ＲＳＴ１～ＲＳＴ４、ＳＥＬ１～ＳＥＬ４、ＣＭＳＥＬ１およびＣＭＳＥＬ２、ＸＣＭＳＥＬ１およびＸＣＭＳＥＬ２、ＡＺ１およびＡＺ２、ＸＡＺ１およびＸＡＺ２、ＮＣＬＰ、ＶＣＡＳＰは、それぞれメモリ＋ロジック部２０１１のロジック回路４０において生成され、垂直走査回路１２を介して画素・初段コンパレータ部２５０1および２５０2に供給される。
　第２の回路２１０は、図２７に示した第２の回路２１０に対して、ｐＭＯＳトランジスタ３８９ａと、ｎＭＯＳトランジスタ３８９ｂとによるフォールディットカスコード回路を追加した例である。ｐＭＯＳトランジスタ３８９ａのゲートには、信号ＶＣＡＳＰ２ｎｄが入力される。ｐＭＯＳトランジスタ３８１のドレインとｎＭＯＳトランジスタ３８２のドレインとｎＭＯＳトランジスタ３８４のドレインとが接続される接続点から取り出された信号が、ｐＭＯＳトランジスタ３８９ａのソースに入力される。ｐＭＯＳトランジスタ３８９ａのドレインとｎＭＯＳトランジスタ３８９ｂのドレインとが接続される接続点から取り出された信号が、ＮＡＮＤ回路３８７の一方の入力端に入力される。
　なお、第２の回路２１０の構成は、図２７に示した第２の回路２１０と置き換えることが可能である。
　図２９に示すように、各画素・初段コンパレータ部２５０1および２５０2において、光電変換・画素回路部１０３1および１０３2は、基板の第１層２０１０ａに形成され、初段コンパレータ２０１ｃおよび垂直走査回路１２は、当該基板の第２層２０１０ｂに形成される。また、ＤＡＣ１４および第２の回路２１０は、メモリ＋ロジック部２０１１に形成される。
（６－１－４．第４の例）
　次に、第４の実施形態の変形例の第４の例について説明する。第４の実施形態の変形例の第４の例は、各画素・初段コンパレータ部２５０1および２５０2における初段コンパレータ２０１を、シングルスロープのコンパレータおいて一般的に用いられる、差動対を用いたコンパレータ構成で実現するようにした例である。
　図３０は、第４の実施形態の変形例の第４の例に係る一例の構成を示す回路図である。図２９において、画素・初段コンパレータ部２５０1および２５０2の構成は、共通であるので、ここでは、画素・初段コンパレータ部２５０1を例にとって説明を行う。
　図３０において、画素・初段コンパレータ部２５０1に含まれる初段コンパレータ２０１ｄは、ｐＭＯＳトランジスタ３１０ａおよび３１０ｂによる能動負荷と、ｎＭＯＳトランジスタ３１１ａと３１１ｂとによる差動対と、を含む差動比較器として構成される。初段コンパレータ２０１ｄにおいて、ｎＭＯＳトランジスタ３１１ｂのゲートにキャパシタ３４２ｂを介してＲＡＭＰ信号が供給される。また、ｎＭＯＳトランジスタ３１１ａのゲートは、キャパシタ３４２ａを介してＶＳＬ１に接続されると共に電流源３８８ｃに接続され、光電変換・画素回路部１０３１および１０３２から出力される画素信号が入力される。
　さらに、初段コンパレータ２０１ｄにおいて、ｐＭＯＳトランジスタ３１０ａのドレインから取り出される出力が、並列に接続されるｎＭＯＳトランジスタとｐＭＯＳトランジスタにより構成されるスイッチ回路３２８を介して、中段コンパレータ入力線４４０に接続される。
　さらにまた、初段コンパレータ２０１ｄにおいて、ｐＭＯＳトランジスタ３４１ａは、ドレインおよびソースが、ｎＭＯＳトランジスタ３１１ａのドレインおよびゲートにそれぞれ接続される。同様に、ｐＭＯＳトランジスタ３４１ｂは、ドレインおよびソースが、ｎＭＯＳトランジスタ３１１ｂのドレインおよびゲートにそれぞれ接続される。これらｐＭＯＳトランジスタ３４１ａおよび３４１ｂは、それぞれ信号ＸＡＺ１に従いオートゼロ動作を行うために設けられる。
　なお、各信号ＯＦＧ１～ＯＦＧ４、ＴＲＧ１～ＴＲＧ４、ＲＳＴ１～ＲＳＴ４、ＳＥＬ１～ＳＥＬ４、ＣＭＳＥＬ１およびＣＭＳＥＬ２、ＸＣＭＳＥＬ１およびＸＣＭＳＥＬ２、ＡＺ１およびＡＺ２、ＸＡＺ１およびＸＡＺ２は、それぞれメモリ＋ロジック部２０１１のロジック回路４０において生成され、垂直走査回路１２を介して画素・初段コンパレータ部２５０1および２５０2に供給される。
　第２の回路２１０は、ｐＭＯＳトランジスタ３９０と、ｎＭＯＳトランジスタ３９１および３９２と、キャパシタ３９３と、ＮＡＮＤ回路３９４と、を含む。ｐＭＯＳトランジスタ３９０は、ソースが第２の固定電位に接続され、ゲートが接続部を介して中段コンパレータ入力線４４０に接続され、ドレインがｎＭＯＳトランジスタ３９１および３９２のドレインに接続される。ｎＭＯＳトランジスタ３９１のゲートがｎＭＯＳトランジスタ３９２のソースに接続され、その接続点がキャパシタ３９３を介して第１の固定電位に接続される。また、ｎＭＯＳトランジスタ３９１のソースが第１の固定電位に接続される。
　ｐＭＯＳトランジスタ３９０のドレインと、ｎＭＯＳトランジスタ３９１および３９２のドレインとが接続される接続点から出力信号が取り出され、ＮＡＮＤ回路３９４の一方の入力端に入力される。ＮＡＮＤ回路３９４の他方の入力端には、マスク信号である信号ＳＴＢが入力される。ＮＡＮＤ回路３９４の出力が、第２の回路２１０（中段コンパレータ２０２）の出力信号とされる。
　図３０に示す第２の回路２１０は、一般的なソース接地回路であり、信号ＡＺのタイミングで電流源のゲート電圧をＳ／Ｈ(Sample　and　Hold)する機能を有している。
　図３０に示すように、各画素・初段コンパレータ部２５０1および２５０2において、光電変換・画素回路部１０３1および１０３2は、基板の第１層２０１０ａに形成され、初段コンパレータ２０１ｄおよび垂直走査回路１２は、当該基板の第２層２０１０ｂに形成される。また、ＤＡＣ１４および第２の回路２１０は、メモリ＋ロジック部２０１１に形成される。
（７．第５の実施形態）
　次に、本開示の第５の実施形態について説明する。第５の実施形態は、第１～第４の実施形態を用いて説明した撮像装置１００４を１つの固体撮像素子２０００ａとして構成する場合の具体的な構造を示すものである。
（７－１．第１の例）
　先ず、第５の実施形態の第１の例について説明する。図３１Ａおよび図３１Ｂは、第５の実施形態の第１の例に係る撮像装置３００１の一例の断面構造を示す模式図である。撮像装置３００１は、第１～第４の実施形態を用いて説明した撮像装置１００４と対応付けてよい。
（固体撮像素子の積層構造）
　図３１Ａに示すように、撮像装置３００１は、集光層３０９０と、第１半導体層３０２０と、第１配線層３０３０と、第２配線層３０４０と、第２半導体層３０５０と、第３配線層３０６０と、第４配線層３０７０と、第３半導体層３０８０と、をこの順で積層した積層構造を有する。
　集光層３０９０は、第１半導体層３０２０の第２の面Ｓ２側から、これに限定されないが、例えば、カラーフィルタ３０９１と、オンチップレンズ３０９２とがその順で積層された積層構造を有する。第１半導体層３０２０は、後述の光電変換領域を有し且つ一方の面が第１の面Ｓ１であり他方の面が光入射面である第２の面Ｓ２である。第１配線層３０３０は、第１半導体層３０２０の第１の面Ｓ１に重ね合わされている。第２配線層３０４０は、第１配線層３０３０の第１半導体層３０２０側の面と反対側の面に重ね合わされている。第２半導体層３０５０は、トランジスタを複数有し、一方の面が第３の面Ｓ３であり他方の面が第４の面Ｓ４であり、第３の面Ｓ３が第２配線層３０４０の第１配線層３０３０側の面と反対側の面に重ね合わされている。第３配線層３０６０は、第２半導体層３０５０の第４の面Ｓ４に重ね合わされている。第４配線層３０７０は、第３配線層３０６０の第２半導体層３０５０側の面と反対側の面に重ね合わされている。第３半導体層３０８０の第５の面Ｓ５は、第４配線層３０７０の第３配線層３０６０側の面と反対側の面に重ね合わされている。
　ここで、第１半導体層３０２０の第１の面Ｓ１を素子形成面又は主面と呼び、第１半導体層３０２０の第２の面Ｓ２を光入射面又は裏面と呼ぶこともある。また、第２半導体層３０５０の第３の面Ｓ３を素子形成面又は主面と呼び、第２半導体層３０５０の第４の面Ｓ４を裏面と呼ぶこともある。さらに、第３半導体層３０８０の第５の面Ｓ５を素子形成面又は主面と呼び、第５の面Ｓ５とは反対側の面を裏面と呼ぶこともある。
　また、第１半導体層３０２０と第２半導体層３０５０とは、第１配線層３０３０及び第２配線層３０４０を介して、Ｆ２Ｆ（Face　to　Face）法で、すなわち素子形成面同士が向かい合うように、接合されている。さらに、第２半導体層３０５０と第３半導体層３０８０とは、第３配線層３０６０及び第４配線層３０７０を介して、Ｂ２Ｆ（Back　to　Face）法で、すなわち裏面と素子形成面とが向かい合うように、接合されている。
（第１半導体層）
　第１半導体層３０２０は、半導体基板で構成されている。第１半導体層３０２０は、第１導電型、例えばｐ型の、単結晶シリコン基板で構成されている。また、第１半導体層３０２０のうち平面視で周辺領域２Ｂと重なる領域には、例えば、ボンディングパッド３０１４が設けられている。そして、第１半導体層３０２０のうち画素領域と重なる領域には、光電変換領域３０２０ａが画素３００３毎に設けられている。例えば、分離領域３０２０ｂで区画された島状の光電変換領域３０２０ａが画素３００３毎に設けられている。なお、画素３００３の数は、図３１Ａに限定されるものではない。
　光電変換領域３０２０ａは、図示は省略するが、第１導電型、例えばｐ型のウエル領域と、ウエル領域の内部に埋設された、第２導電型、例えばｎ型の半導体領域（光電変換部）とを有する。図３に示した光電変換素子ＰＤは、第１半導体層３０２０のウエル領域と光電変換部とを含む光電変換領域３０２０ａに構成されている。また、光電変換領域３０２０ａには、これに限定されないが、第２導電型、例えばｎ型の半導体領域である図示しない電荷蓄積領域とトランジスタＴ１とが設けられていても良い。
　分離領域３０２０ｂは、これに限定されないが、例えば、第１半導体層３０２０に分離溝を形成し、この分離溝内に絶縁膜を埋め込んだトレンチ構造を有する。図３１Ａに示す例では、分離溝内に絶縁膜及び金属が埋め込まれている。
（第１配線層）
　第１配線層３０３０は、絶縁膜３０３１と、配線３０３２と、第１接続パッド３０３３と、ビア（コンタクト）３０３４とを含む。配線３０３２及び第１接続パッド３０３３は、図示のように絶縁膜３０３１を介して積層されている。第１接続パッド３０３３は、第１配線層３０３０の第１半導体層３０２０側とは反対側の面に臨んでいる。ビア３０３４は、第１半導体層３０２０と配線３０３２、配線３０３２同士、及び配線３０３２と第１接続パッド３０３３等を接続している。また、配線３０３２及び第１接続パッド３０３３は、これに限定されないが、例えば、銅製であり、ダマシン法により形成されていても良い。
（第２配線層）
　第２配線層３０４０は、絶縁膜３０４１と、配線３０４２と、第２接続パッド３０４３と、ビア（コンタクト）３０４４とを含む。配線３０４２及び第２接続パッド３０４３は、図示のように絶縁膜３０４１を介して積層されている。第２接続パッド３０４３は、第２配線層３０４０の第２半導体層３０５０側とは反対側の面に臨んでいて、第１接続パッド３０３３と接合されている。ビア３０４４は、第２半導体層３０５０と配線３０４２、配線３０４２同士、及び配線３０４２と第２接続パッド３０４３等を接続している。また、配線３０４２及び第２接続パッド３０４３は、これに限定されないが、例えば、銅製であり、ダマシン法により形成されていても良い。
（第２半導体層）
　第２半導体層３０５０は、半導体基板で構成されている。第２半導体層３０５０は、これには限定されないが、単結晶シリコン基板で構成されている。第２半導体層３０５０は、第１導電型、例えばｐ型を呈する。第２半導体層３０５０には、トランジスタＴ２が複数設けられている。より具体的には、トランジスタＴ２は、第２半導体層３０５０のうち画素領域と重なる領域に設けられている。なお、第２半導体層３０５０のうち、平面視で画素領域と重なる領域と、平面視で画素領域の周辺の周辺領域と重なる領域と、を区別するために、周辺領域３００２Ｂと重なる領域を第１領域３０５０ａと呼び、画素領域３００２Ａと重なる領域を第２領域３０５０ｂと呼ぶ。
　（第１導体及び第２導体）
　第２半導体層３０５０には、第１導体３０５１及び第２導体３０５２が設けられている。より具体的には、第１領域３０５０ａには、第１の幅を有し、第１の材料により構成されていて、第２半導体層３０５０を厚み方向に沿って貫通している第１導体３０５１が設けられている。そして、第２領域３０５０ｂには、第１の幅より小さい第２の幅を有し、第１の材料とは異なる第２の材料により構成されていて、第２半導体層３０５０を厚み方向に沿って貫通している第２導体３０５２が設けられている。第１導体３０５１及び第２導体３０５２は、半導体層を貫通する導体（電極）である。本実施形態では半導体層はシリコン製であるので、第１導体３０５１及び第２導体３０５２は、シリコン貫通電極（ＴＳＶ、Through-Silicon　Via）である。
　第１導体３０５１は、これに限定されないが、例えば、電源線として用いられる。そのため、第１導体３０５１は、電気的に低抵抗であることが好ましい。そこで、第１導体３０５１を構成する第１の材料として、電気抵抗率が低い導電材料を用いることが好ましい。ここでは、第１の材料として、そのような導電材料の一例である銅を用いる。また、第１の幅を大きくすることにより、第１導体３０５１の抵抗を小さくすることができる。第１導体３０５１が設けられた第１領域３０５０ａは、素子や配線の配置密度が低いので、第１の幅を大きくすることができる。
　第２導体３０５２はトランジスタＴ２が複数設けられた第２領域３０５０ｂに設けられているので、第２導体３０５２を、トランジスタＴ２同士の間の狭い領域に設けなければならない場合がある。そのため、第２の幅を小さくする必要がある。第２の幅を小さくすると、第２導体３０５２のアスペクト比は高くなる。第２導体３０５２のアスペクト比は、これに限定されないが、例えば、５以上になる場合がある。このようなアスペクト比では、第１の材料と同じ材料（ここでは、例えば銅）による埋め込みが難しい場合がある。そこで、第２導体３０５２を構成する第２の材料として、アスペクト比の高い穴に対する埋込性が良好な導電材料を用いることが好ましい。そのような導電材料として、例えば、高融点金属を挙げることができる。高融点金属としては、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）又はそれらの少なくとも一つを含んだ金属材料を挙げることができる。ここでは、第２の材料として、タングステンを用いる。
　図３１Ｂに示すように、第１導体３０５１は、貫通方向において端部３０５１ａと端部３０５１ｂとを有する。貫通方向とは、第１導体３０５１が第２半導体層３０５０を貫通する方向であり、また、第２半導体層３０５０の厚み方向でもある。第１導体３０５１の端部３０５１ａは第３配線層３０６０内に位置していて、端部３０５１ｂは第２配線層３０４０内に位置している。第１導体３０５１は、貫通方向においてテーパー形状を呈しているので、端部３０５１ａの径は端部３０５１ｂの径より寸法が大きい。そして、上述の第１の幅は、例えば、第１導体３０５１の貫通方向における端部のうち、大きい方の寸法に相当する。より具体的には、端部３０５１ａの寸法（ここでは径）と端部３０５１ｂの寸法（ここでは径）とのうちの大きい方、すなわち端部３０５１ａの寸法（ここでは径）に相当する。なお、径とは側面間距離であり、第１導体３０５１の平面形状を問わない。また、ここでは、端部３０５１ａの径を、径ｄ１と表す。
　同様に、第２導体３０５２は、貫通方向において端部３０５２ａと端部３０５２ｂとを有する。貫通方向とは、第２導体３０５２が第２半導体層３０５０を貫通する方向であり、また、第２半導体層３０５０の厚み方向でもある。第２導体３０５２の端部３０５２ａは第３配線層３０６０内に位置していて、端部３０５２ｂは第２配線層３０４０内に位置している。第２導体３０５２は、貫通方向においてテーパー形状を呈しているので、端部３０５２ｂの径は端部３０５２ａの径より寸法が大きい。そして、上述の第２の幅は、例えば、第２導体３０５２の貫通方向における端部のうち、大きい方の寸法に相当する。より具体的には、上述の第２の幅は、端部３０５２ａの寸法（ここでは径）と端部３０５２ｂの寸法（ここでは径）とのうちの大きい方、すなわち端部３０５２ｂの寸法（ここでは径）に相当する。なお、径とは側面間距離であり、第２導体３０５２の平面形状を問わない。また、ここでは、端部３０５２ｂの径を、径ｄ２と表す。そして、端部３０５２ｂの径ｄ２は、端部３０５１ａの径ｄ１より小さい（ｄ２＜ｄ１）。
　また、上述の第１導体３０５１の第１の幅を有する端部３０５１ａと第２導体３０５２の第２の幅を有する端部３０５２ｂとのうちの一方は第２配線層３０４０に位置し、他方は第３配線層３０６０に位置している。図３１Ａに示す例では、端部３０５２ｂは第２配線層３０４０に位置し、端部３０５１ａは第３配線層３０６０に位置している。
　第１導体３０５１及び第２導体３０５２の一方側の端部は、一方側の端部と同じ側の配線層に設けられた、一のメタル層に属する異なる配線にそれぞれ接続されている。より具体的には、第１導体３０５１の第３配線層３０６０側（一方側）の端部３０５１ａ、及び第２導体３０５２の第３配線層３０６０側（一方側）の端部３０５２ａは、後述の第３配線層３０６０に設けられた、一のメタル膜を分断して形成された配線、又は、溝に金属膜を埋め込み、金属膜の余剰部を除去することで形成する配線に接続されている。より具体的には、一のメタル膜は、後述の製造方法において説明する、第３配線層３０６０のメタル膜Ｍ１ｍである。そして、メタル膜Ｍ１ｍが分断されて、メタル層Ｍ１に属する複数の配線３０６２が形成されている。ここでは、端部３０５１ａが接続された配線を他の配線と区別するために配線３０６２ａと呼び、端部３０５１ｂが接続された配線を他の配線と区別するために配線３０６２ｂと呼ぶ。また、一のメタル層は、一方側の端部と同じ側の配線層において、最も第２半導体層３０５０に近いメタル層である。
　第１導体３０５１の第２配線層３０４０側（他方側）の端部３０５１ｂ、及び第２導体３０５２の第２配線層３０４０側（他方側）の端部３０５２ｂは、第２配線層３０４０のメタル層Ｍ１に属する配線３０４２に接続されている。
（第３配線層）
　図３１Ａ及び図３１Ｂに示すように、第３配線層３０６０は、絶縁膜３０６１と、配線３０６２と、第３接続パッド３０６３と、バリア絶縁膜３０６４と、シリコンカバー膜３０６５とを含む。配線３０６２及び第３接続パッド３０６３は、図示のように絶縁膜３０６１を介して積層されている。第３接続パッド３０６３は、第３配線層３０６０の第２半導体層３０５０側とは反対側の面に臨んでいる。配線３０６２及び第３接続パッド３０６３は、これに限定されないが、例えば、銅製であり、ダマシン法により形成されていても良い。
　図３１Ｂに示すように、第３配線層３０６０は、厚み方向においてメタル層Ｍ１に属する配線３０６２と重なる位置に設けられたバリア絶縁膜３０６４を有する。バリア絶縁膜３０６４は、バリア絶縁膜３０６４の第２半導体層３０５０側とは反対側からバリア絶縁膜３０６４の第２半導体層３０５０側への金属の拡散を防止する機能を有する。より具体的には、バリア絶縁膜３０６４は、これには限定されないが、例えば、バリア絶縁膜３０６４の第２半導体層３０５０側とは反対側に形成された配線の金属（ここでは銅）が、バリア絶縁膜３０６４の第２半導体層３０５０側へ拡散するのを防止する。バリア絶縁膜３０６４は絶縁性を有する膜であり、これに限定されないが、例えば、シリコン（Ｓｉ）と窒素（Ｎ）を含む膜、シリコンと炭素（Ｃ）を含む膜、又はシリコンと炭素と窒素を含むＳｉＣＮ膜等であっても良い。ここでは、バリア絶縁膜３０６４がＳｉＣＮ膜であるとして、説明する。
　シリコンカバー膜３０６５は、素子の発光映り込みを防止するために設けられていて、高融点酸化物により構成されている。
（第４配線層）
　図３１Ａに示すように、第４配線層３０７０は、絶縁膜３０７１と、配線３０７２と、第４接続パッド３０７３と、ビア（コンタクト）３０７４とを含む。配線３０７２及び第４接続パッド３０７３は、図示のように絶縁膜３０７１を介して積層されている。第４接続パッド３０７３は、第４配線層３０７０の第３半導体層３０８０側とは反対側の面に臨んでいて、第３接続パッド３０６３と接合されている。ビア３０７４は、第３半導体層３０８０と配線３０７２、配線３０７２同士、及び配線３０７２と第４接続パッド３０７３等を接続している。また、配線３０７２及び第４接続パッド３０７３は、これに限定されないが、例えば、銅製であり、ダマシン法により形成されていても良い。
（第３半導体層）
　第３半導体層３０８０は、半導体基板で構成されている。第３半導体層３０８０は、第１導電型、例えばｐ型の、単結晶シリコン基板で構成されている。第３半導体層３０８０には、トランジスタＴ３が複数設けられている。より具体的には、トランジスタＴ３は、第３半導体層３０８０のうち平面視で画素領域２Ａ及び周辺領域２Ｂと重なる領域に設けられている。
　上述の構造において、第１半導体層３０２０および第１配線層３０３０は、上述した基板の第１層２０１０ａに対応付けてよい。第２半導体層３０５０および第２配線層３０４０は、上述した基板の第２層２０１０ｂに対応付けてよい。また、第３半導体層３０８０および第４配線層３０７０は、メモリ＋ロジック部２０１１に対応付けてよい。
（７－２．第２の例）
　次に、第５の実施形態の第２の例について説明する。第５の実施形態の第２の例は、上述した第５の実施形態の第１の例の構造に対して、半導体層同士の接合方法が異なる例である。第５の実施形態の第２のそれ以外の撮像装置３００１の構造は、基本的に第５の実施形態の第１の例と同様の構成になっている。なお、既に説明した構成要素については、同じ符号を付してその説明を省略する。
　図３２は、第５の実施形態の第１の例に係る撮像装置３００１の一例の構造を示す模式図である。撮像装置３００１は、第１～第４の実施形態を用いて説明した撮像装置１００４と対応付けてよい。図３２において、第１半導体層３０２０と第２半導体層３０５０とは、第１配線層３０３０及び第３配線層３０６０を介して、Ｆ２Ｂ（Back　to　Face）法で、すなわち素子形成面と裏面とが向かい合うように、接合されている。さらに、第２半導体層３０５０と第３半導体層３０８０とは、第２配線層３０４０及び第４配線層３０７０を介して、Ｆ２Ｆ（Back　to　Face）法で、すなわち素子形成面同士が向かい合うように、接合されている。
（７－３．第３の例）
　次に、第５の実施形態の第３の例について説明する。図３３は、第５の実施形態の第３の例に係る撮像装置４００１の一例の断面構造を示す模式図である。撮像装置４００１は、第１～第４の実施形態を用いて説明した撮像装置１００４と対応付けてよい。
　撮像装置４００１は、第１基板４１０１と、第２基板４１０２と、第３基板４１０３とがＺ軸方向に積層された構成を有している。第１基板４１０１、第２基板４１０２、及び第３基板４１０３は、それぞれ、半導体基板（例えばシリコン基板）により構成される。なお、図３３に示すように、被写体からの光の入射方向をＺ軸方向、Ｚ軸方向に直交する紙面左右方向をＸ軸方向、Ｚ軸及びＸ軸に直交する方向をＹ軸方向とする。以降の図において、図３３の矢印の方向を基準として方向を表記する場合もある。
　第１基板４１０１、第２基板４１０２、及び第３基板４１０３は、図３３に示すように、それぞれトランジスタが設けられる第１面４０１１Ｓ１、４０１２Ｓ１、４０１３Ｓ１と、第２面４０１１Ｓ２、４０１２Ｓ２、４０１３Ｓ２とを有する。第１面４０１１Ｓ１、４０１２Ｓ１、４０１３Ｓ１は、それぞれ、トランジスタ等の素子が形成される素子形成面である。第１面４０１１Ｓ１、４０１２Ｓ１、４０１３Ｓ１の各々には、ゲート電極やゲート酸化膜等が設けられる。
　第１基板４１０１の第１面４０１１Ｓ１には、図３３に示すように、配線層４１１１が設けられる。第２基板４１０２の第１面４０１２Ｓ１には配線層４１２１が設けられ、第２基板４１０２の第２面４０１２Ｓ２には配線層４１２２が設けられる。また、第３基板４１０３の第１面４０１３Ｓ１には、配線層４１３１が設けられる。配線層４１１１、４１２１、４１２２、４１３１は、例えば、導体膜および絶縁膜を含み、複数の配線およびビア等を有する。配線層４１１１、４１２１、４１２２、４１３１は、それぞれ、例えば２層以上の配線を含む。配線層４１２２、４１３１は、それぞれ、３層以上の配線を含んでいてもよい。
　配線層４１１１、４１２１、４１２２、４１３１は、例えば、複数の配線が層間絶縁層（層間絶縁膜）を間に積層された構成を有している。配線層は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコン（Ｐｏｌｙ－Ｓｉ）等を用いて形成される。層間絶縁層は、例えば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）及び酸窒化シリコン（ＳｉＯＮ）等のうちの１種よりなる単層膜、あるいはこれらのうちの２種以上よりなる積層膜により形成される。
　なお、第１基板４１０１と配線層４１１１とを併せて、第１基板４１０１（又は第１の回路層）ということもできる。また、第２基板４１０２と配線層４１２１、１２２とを併せて、第２基板４１０２（又は第２の回路層）ということもできる。さらに、第３基板４１０３と配線層４１３１とを併せて、第３基板４１０３（又は第３の回路層）ということもできる。
　第１基板４１０１と第２基板４１０２とは、電極間の接合により、トランジスタ等の素子がそれぞれ形成される第１面４０１１Ｓ１と第１面４０１２Ｓ１が互いに対向するように積層される。即ち、第１基板４１０１と第２基板４１０２とは、各々の表面同士が互いに対向するように接合される。この接合方式は、Ｆａｃｅ　ｔｏ　Ｆａｃｅ接合と呼ばれる。
　第２基板４１０２及び第３基板４１０３は、電極間の接合により、第２面４０１２Ｓ２とトランジスタ等の素子が形成される第１面４０１３Ｓ１とが互いに対向するように積層される。即ち、第２基板４１０２と第３基板４１０３とは、第２基板４１０２の裏面と第３基板４１０３の表面が互いに対向するように接合される。この接合方式は、Ｆａｃｅ　ｔｏ　Ｂａｃｋ接合と呼ばれる。
　一例として、銅（Ｃｕ）からなる金属電極間の接合、即ちＣｕ－Ｃｕ接合によって、第１基板４１０１の第１面４０１１Ｓ１と第２基板４１０２の第１面４０１２Ｓ１とが貼り合わされる。また、第２基板４１０２の第２面４０１２Ｓ２と第３基板４１０３の第１面４０１３Ｓ１も、例えばＣｕ－Ｃｕ接合によって貼り合わされる。なお、接合に用いる電極は、銅（Ｃｕ）以外の金属材料、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、スズ（Ｓｎ）等により構成されてもよいし、他の材料により構成されてもよい。
　図３３に示す例では、配線層４１１１における第２層目の配線Ｍ２により構成される複数の電極４０１５と、配線層４１２１における第２層目の配線Ｍ２により構成される複数の電極４０２５とが接合されることで、第１基板４１０１と第２基板４１０２とが接続される。また、配線層４１２２における第４層目の配線Ｍ４により構成される複数の電極４０２６と、配線層４１３１における最上層の配線により構成される複数の電極４０３５とが接合されることで、第２基板４１０２と第３基板４１０３とが接続される。電極４０１５、４０２５、４０２６、４０３５は、接合用電極である。
　撮像装置４００１は、さらに、光を集光するレンズ部４０３１と、カラーフィルタ４０３２とを有する。カラーフィルタ４０３２及びレンズ部４０３１は、第１基板４１０１に順次積層されている。カラーフィルタ４０３２及びレンズ部４０３１は、例えば、画素Ｐ毎に設けられる。
　レンズ部４０３１は、図３３において上方から入射する光をフォトダイオードＰＤ側へ導く。レンズ部４０３１は、オンチップレンズとも呼ばれる光学部材である。カラーフィルタ４０３２は、入射する光のうちの特定の波長域の光を選択的に透過させる。フォトダイオードＰＤには、レンズ部４０３１及びカラーフィルタ４０３２を透過した光が入射する。フォトダイオードＰＤは、入射光を光電変換して電荷を生成する。
　図３３に示す例では、配線層４１１１において、パッド４０８０が設けられる。第１基板４１０１ではパッド４０８０上の開口が形成され、パッド４０８０が外部に露出する。パッド４０８０は、例えば、アルミニウム（Ａｌ）を用いて形成される電極である。なお、パッド４０８０は、他の金属材料を用いて構成されてもよい。撮像装置４００１には、複数のパッド４０８０が配置される。パッド４０８０は、例えば外部から入力される電源電圧ＶＤＤ（又は接地電圧ＶＳＳ）を、図３３に示すように複数の貫通電極４０２８を介して、第２基板４１０２の読み出し回路４５、第３基板４１０３の各回路などに供給し得る。
　図３３に示す例では、画素共有ユニット４０４０内の左右の画素Ｐのうち、左側の画素ＰのフォトダイオードＰＤ上に、緑（Ｇ）の光を透過するカラーフィルタ４０３２が設けられる。左側の画素ＰのフォトダイオードＰＤは、緑の波長域の光を受光して光電変換を行う。画素共有ユニット４０４０内の左右の画素Ｐのうち、右側の画素ＰのフォトダイオードＰＤ上に、赤（Ｒ）の光を透過するカラーフィルタ４０３２が設けられる。右側の画素ＰのフォトダイオードＰＤは、赤の波長域の光を受光して光電変換を行う。なお、青（Ｂ）の光を透過するカラーフィルタ４０３２の下に配置されるフォトダイオードＰＤは、青の波長域の光を受光して光電変換を行う。このため、撮像装置４００１の各画素Ｐは、Ｒ成分の画素信号、Ｇ成分の画素信号、及びＢ成分の画素信号を生成することができる。撮像装置４００１は、ＲＧＢの画素信号を得ることが可能となる。
　なお、カラーフィルタ４０３２は、原色系（ＲＧＢ）のカラーフィルタに限定されず、Ｃｙ（シアン）、Ｍｇ（マゼンダ）、Ｙｅ（イエロー）等の補色系のカラーフィルタであってもよい。また、Ｗ（ホワイト）に対応したカラーフィルタ、即ち入射光の全波長域の光を透過させるフィルタを配置するようにしてもよい。
　上述の構造において、第１基板４１０１は、上述した基板の第１層２０１０ａに対応付けてよい。第２基板４１０２は、上述した基板の第２層２０１０ｂに対応付けてよい。また、第３基板４１０３は、メモリ＋ロジック部２０１１に対応付けてよい。
（８．第６の実施形態）
　次に、第６の実施形態として、本開示に係る、上述した各実施形態およびその各変形例による撮像装置１００４の適用例について説明する。図３４は、上述の各実施形態およびその各変形例による撮像装置１００４を使用する使用例を示す図である。
　上述した撮像装置１００４は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置。
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置。
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置。
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置。
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置。
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置。
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置。
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置。
（８－１．本開示の撮像装置を車両に搭載する場合のより具体的な例）
　本開示に係る撮像装置１００４の応用例として、当該撮像装置１００４を車両に搭載して使用する場合のより具体的な例について説明する。図３５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３６は、撮像部１２０３１の設置位置の例を示す図である。図３６では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３６には、撮像部１２１０１乃至１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１乃至１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１乃至１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１乃至１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１乃至１２１０４から得られた距離情報を基に、撮像範囲１２１１１乃至１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１乃至１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１乃至１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１乃至１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１乃至１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１乃至１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、撮像部１２０３１として、本開示の第１の実施形態およびその各変形例、第２の実施形態および各変形例、ならびに、第３および第６の実施形態による撮像装置１００４を適用することにより、より低ノイズの画像を得ることができ、運転性を向上させることが可能である。撮像部１２０３１として、本開示の第１の実施形態およびその各変形例、第２の実施形態および各変形例、ならびに、第３および第６の実施形態による撮像装置１００４を適用することにより、撮像部１２０３１における消費電力を低減させることが可能となる。例えば、撮像部１２０３１を電池駆動するような場合、より長時間の稼働が可能となる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　受光した光に応じた電荷を生成する光電変換素子と、
　前記光電変換素子から前記電荷を読み出してアナログ方式の画素信号に変換する画素回路と、
　前記画素信号を参照信号に基づきデジタル方式の画素データに変換する変換回路と、
を備え、
　前記変換回路は、
　前記画素回路に接続される第１の回路と、前記第１の回路の出力に接続される第２の回路と、を含み、
　前記光電変換素子が行列状の配列で配置されて第１の基板の第１層に設けられ、
　前記光電変換素子のそれぞれに１対１で設けられる前記画素回路と、前記第１の回路と、が前記第１の基板の第２層に設けられる、
撮像装置。
（２）
　前記第１の回路は、
　前記第２層に対し、前記光電変換素子の配列に対応する前記行列状の配列で、前記光電変換素子と１対１に設けられ、それぞれ対応する前記光電変換素子と、前記第１層と前記第２層とを電気的に接続する接続部を介して接続される、
前記（１）に記載の撮像装置。
（３）
　前記第２の回路は、前記第１の基板の前記第２層の側に積層される第２の基板に設けられる、
前記（１）または（２）に記載の撮像装置。
（４）
　前記第２の回路は、
　前記行列状の配列における列に沿って配置される複数の前記第１の回路ごとに設けられる、
前記（１）乃至（３）の何れかに記載の撮像装置。
（５）
　前記光電変換素子から前記電荷を読み出すための制御線が前記行列状の配列における行ごとに設けられ、
　前記行列状の配列で配置された前記光電変換素子に対応する前記画素回路のそれぞれが前記第１の回路のそれぞれに１対１で接続され、前記列に沿って配置される複数の前記第１の回路の出力を伝送する信号線が前記第２の回路に接続される、
前記（４）に記載の撮像装置。
（６）
　前記画素回路による前記光電変換素子からの前記電荷の読み出しと前記画素信号の出力とを制御する読み出し制御回路、
をさらに備え、
　前記読み出し制御回路は、
　前記電荷の読み出しおよび前記画素信号の出力を、前記行列状の配列における行ごとに、行の順番に従って制御する、
前記（１）乃至（５）の何れかに記載の撮像装置。
（７）
　前記第１の基板の前記第２層の側に積層される第２の基板に設けられ、前記参照信号を生成する参照信号生成回路と、
　前記第２層に設けられ、前記参照信号を前記行列状の配列における行単位で前記第１の回路に供給する複数の配線と、
をさらに備え、
　前記参照信号生成回路は、
　前記第１の基板と前記第２の基板とを電気的に接続する接続部を介して前記複数の配線と接続される、
前記（１）乃至（６）の何れかに記載の撮像装置。
（８）
　前記第１の回路は、
　一方の入力端に前記画素信号が入力され、他方の入力端に前記参照信号が入力される差動対である、
前記（１）乃至（７）の何れかに記載の撮像装置。
（９）
　前記画素回路は、
　前記一方の入力端にソースが接続され、ドレインが電源電圧に接続されるトランジスタを含み、
　前記一方の入力端と前記ソースとの接続点に、前記光電変換素子で生成された電荷を電圧に変換する電荷電圧変換部が構成される、
前記（８）に記載の撮像装置。
（１０）
　前記第１の回路は、
　前記差動対における、前記他方の入力端にゲートが接続され、電源電圧にドレインが接続されるトランジスタの、前記ゲートと前記ドレインとの接続を制御するスイッチ回路を含む、
前記（８）または（９）に記載の撮像装置。
（１１）
　前記第１の回路は、
　前記差動対における、前記他方の入力端にゲートが接続され、電源電圧にドレインが接続され、電流源にソースが接続されるトランジスタの、前記電流源と前記ソースとの間の接続を制御するスイッチ回路をさらに含む、
前記（１０）に記載の撮像装置。
（１２）
　前記第１の回路は、
　トランジスタと、前記トランジスタのゲートとドレインとの接続を制御するスイッチ回路と、を含む、
前記（１）乃至（７）の何れかに記載の撮像装置。
（１３）
　前記トランジスタは、
　前記ゲートに前記参照信号が入力され、ソースに前記画素信号が入力され、前記ドレインから出力が取り出される、
前記（１２）に記載の撮像装置。
（１４）
　前記画素回路は、
　前記光電変換素子で生成された電荷を電圧に変換する電荷電圧変換部を含み、
　前記電荷電圧変換部に対して前記参照信号が印加され、前記ゲートに固定電圧が印加され、ソースに前記画素信号が入力され、前記ドレインから出力が取り出される、
前記（１２）に記載の撮像装置。
（１５）
　前記第１の回路は、
　前記画素信号を前記参照信号と比較し、
　前記第２の回路は、
　前記第１の回路の出力を閾値と比較する、
前記（１）乃至（１４）の何れかに記載の撮像装置。
（１６）
　前記第１の回路は、
　前記トランジスタの前記ゲートと前記ドレインとの間にさらに接続される第１の容量と、
　前記トランジスタの前記ゲートと固定電位との間に接続される第２の容量と、
を含む、
前記（１２）に記載の撮像装置。
（１７）
　前記第１の回路の出力をラッチするラッチ回路をさらに備え、
　前記ラッチ回路は、
　前記第１の回路と１対１で前記第１の基板の前記第２層の側に積層される第２の基板に設けられる、
前記（１）乃至（１６）の何れかに記載の撮像装置。
（１８）
　前記配列の列に沿って配置される複数の前記画素回路が１つの前記第１の回路に接続され、
　前記列に沿って配置される複数の前記第１の回路が、前記第１の基板の前記第２層の側に積層される第２の基板に設けられる１つの前記第２の回路に接続される、
前記（１）に記載の撮像装置。
（１９）
　前記第１の回路は、スイッチ回路を介して前記第２の回路に接続される、
前記（１８）に記載の撮像装置。
（２０）
　前記第２の回路は、前記第１の基板の前記第２層の側に積層される第２の基板に設けられる、
前記（１８）または（１９）に記載の撮像装置。
（２１）
　前記画素回路による前記光電変換素子からの前記電荷の読み出しと前記画素信号の出力とを制御する読み出し制御回路、
をさらに備え、
　前記読み出し制御回路は、
　前記電荷の読み出しおよび前記画素信号の出力を、前記行列状の配列における行ごとに、行の順番に従って制御する、
前記（１８）乃至（２０）の何れかに記載の撮像装置。
（２２）
　前記第１の基板の前記第２層の側に積層される第２の基板に設けられ、前記参照信号を生成する参照信号生成回路と、
　前記第２層に設けられ、前記参照信号を前記行列状の配列における行単位で前記第１の回路に供給する複数の配線と、
をさらに備え、
　前記参照信号生成回路は、
　前記第２層と前記第２の基板とを電気的に接続する接続部を介して前記複数の配線と接続される、
前記（１８）乃至（２１）の何れかに記載の撮像装置。
（２３）
　前記第１の回路は、
　一方の入力端に前記画素信号が入力され、他方の入力端に前記参照信号が入力される差動対である、
前記（１８）乃至（２２）の何れかに記載の撮像装置。
（２４）
　前記画素回路は、
　前記一方の入力端にソースが接続され、ドレインが電源電圧に接続されるトランジスタを含み、
　前記一方の入力端と前記ソースとの接続点に、前記光電変換素子で生成された電荷を電圧に変換する電荷電圧変換部が構成される、
前記（２３）に記載の撮像装置。
（２５）
　前記第１の回路は、
　前記差動対における、前記他方の入力端にゲートが接続され、電源電圧にドレインが接続されるトランジスタの、前記ゲートと前記ドレインとの接続を制御するスイッチ回路を含む、
前記（２３）または（２４）に記載の撮像装置。
（２６）
　前記第１の回路は、
　前記差動対における、前記他方の入力端にゲートが接続され、電源電圧にドレインが接続され、電流源にソースが接続されるトランジスタの、前記電流源と前記ソースとの間の接続を制御するスイッチ回路をさらに含む、
前記（２５）に記載の撮像装置。
（２７）
　前記第１の回路は、
　トランジスタと、前記トランジスタのゲートとドレインとの接続を制御するスイッチ回路と、を含む、
前記（１８）乃至（２２）の何れかに記載の撮像装置。
（２８）
　前記トランジスタは、
　前記ゲートに前記参照信号が入力され、ソースに前記画素信号が入力され、前記ドレインから出力が取り出される、
前記（２７）に記載の撮像装置。
（２９）
　前記画素回路は、
　前記光電変換素子で生成された電荷を電圧に変換する電荷電圧変換部を含み、
　前記電荷電圧変換部に対して前記参照信号が印加され、前記ゲートに固定電圧が印加され、ソースに前記画素信号が入力され、前記ドレインから出力が取り出される、
前記（２７）に記載の撮像装置。
（３０）
　前記第１の回路は、
　前記画素信号を前記参照信号と比較し、
　前記第２の回路は、
　前記第１の回路の出力を閾値と比較する、
前記（１８）乃至（２９）の何れかに記載の撮像装置。
（３１）
　前記第１の回路の出力をラッチするラッチ回路をさらに備え、
　前記ラッチ回路は、
　前記第１の回路と１対１で前記第１の基板の前記第２層の側に積層される第２の基板に設けられる、
前記（１８）乃至（３０）の何れかに記載の撮像装置。
（３２）
　受光した光に応じた電荷を生成する光電変換素子と、
　前記光電変換素子から前記電荷を読み出してアナログ方式の画素信号に変換する画素回路と、
　前記画素信号を参照信号に基づきデジタル方式の画素データに変換する変換回路と、
を備え、
　前記変換回路は、
　前記画素回路に接続される第１の回路と、前記第１の回路の出力に接続される第２の回路と、を含み、
　前記光電変換素子と、前記光電変換素子と１対１に設けられる前記画素回路とが行列状の配列で配置されて第１の基板の第１層に設けられ、
　前記第１の回路が前記第１の基板の第２層に設けられ、
　前記配列の列に沿って配置される複数の前記画素回路が１つの前記第１の回路に接続され、
　前記列に沿って配置される複数の前記第１の回路が、前記第１の基板の前記第２層の側に積層される第２の基板に設けられる１つの前記第２の回路に接続される、
撮像装置。
（３３）
　前記第１の回路は、スイッチ回路を介して前記第２の回路に接続される、
前記（３２）に記載の撮像装置。
（３４）
　前記第２の回路は、前記第１の基板の前記第２層の側に積層される第２の基板に設けられる、
前記（３２）または（３３）に記載の撮像装置。
（３５）
　前記画素回路による前記光電変換素子からの前記電荷の読み出しと前記画素信号の出力とを制御する読み出し制御回路、
をさらに備え、
　前記読み出し制御回路は、
　前記電荷の読み出しおよび前記画素信号の出力を、前記行列状の配列における行ごとに、行の順番に従って制御する、
前記（３２）乃至（３４）の何れかに記載の撮像装置。
（３６）
　前記第１の基板の前記第２層の側に積層される第２の基板に設けられ、前記参照信号を生成する参照信号生成回路と、
　前記第２層に設けられ、前記参照信号を前記行列状の配列における行単位で前記第１の回路に供給する複数の配線と、
をさらに備え、
　前記参照信号生成回路は、
　前記第２層と前記第２の基板とを電気的に接続する接続部を介して前記複数の配線と接続される、
前記（３２）乃至（３５）の何れかに記載の撮像装置。
（３７）
　前記第１の回路は、
　一方の入力端に前記画素信号が入力され、他方の入力端に前記参照信号が入力される差動対である、
前記（３２）乃至（３６）の何れかに記載の撮像装置。
（３８）
　前記画素回路は、
　前記一方の入力端にソースが接続され、ドレインが電源電圧に接続されるトランジスタを含み、
　前記一方の入力端と前記ソースとの接続点に、前記光電変換素子で生成された電荷を電圧に変換する電荷電圧変換部が構成される、
前記（３７）に記載の撮像装置。
（３９）
　前記第１の回路は、
　前記差動対における、前記他方の入力端にゲートが接続され、電源電圧にドレインが接続されるトランジスタの、前記ゲートと前記ドレインとの接続を制御するスイッチ回路を含む、
前記（３７）または（３８）に記載の撮像装置。
（４０）
　前記第１の回路は、
　前記差動対における、前記他方の入力端にゲートが接続され、電源電圧にドレインが接続され、電流源にソースが接続されるトランジスタの、前記電流源と前記ソースとの間の接続を制御するスイッチ回路をさらに含む、
前記（３９）に記載の撮像装置。
（４１）
　前記第１の回路は、
　トランジスタと、前記トランジスタのゲートとドレインとの接続を制御するスイッチ回路と、を含む、
前記（３２）乃至（３６）の何れかに記載の撮像装置。
（４２）
　前記トランジスタは、
　前記ゲートに前記参照信号が入力され、ソースに前記画素信号が入力され、前記ドレインから出力が取り出される、
前記（４１）に記載の撮像装置。
（４３）
　前記画素回路は、
　前記光電変換素子で生成された電荷を電圧に変換する電荷電圧変換部を含み、
　前記電荷電圧変換部に対して前記参照信号が印加され、前記ゲートに固定電圧が印加され、ソースに前記画素信号が入力され、前記ドレインから出力が取り出される、
前記（４１）に記載の撮像装置。
（４４）
　前記第１の回路は、
　前記画素信号を前記参照信号と比較し、
　前記第２の回路は、
　前記第１の回路の出力を閾値と比較する、
前記（３２）乃至（４３）の何れかに記載の撮像装置。
（４５）
　前記第１の回路の出力をラッチするラッチ回路をさらに備え、
　前記ラッチ回路は、
　前記第１の回路と１対１で前記第１の基板の前記第２層の側に積層される第２の基板に設けられる、
前記（３２）乃至（４４）の何れかに記載の撮像装置。
１０、１０1，１０2，１０N　画素
１１　画素アレイ部
１２，１２Ｌ，１２Ｈ　垂直走査回路
１３　タイミング制御部
１４　ＤＡＣ
１５　カラム信号処理部
１６　水平走査回路
２０　コンパレータ
３０　カウンタ
４０，４０Ｕｐ1，４０Ｕｐ2，４０Ｄｗｎ1，４０Ｄｗｎ2　ロジック回路
５０　周辺回路
６０　インタフェース回路
７０，７０Ｕｐ，７０Ｄｗｎ，７１1，７１2，７１N，７２　ＡＤＣ
７３　第１の回路
７４　ラッチ回路
１００　光電変換部
１０１　回路部
１０２　回路
１５０ａ，１５０ｂ，１５０1，１５０2，１５０N　境界領域
２０１，２０１ａ，２０１ｂ，２０１ｂ’，２０１ｃ，２０１ｄ　初段コンパレータ
２０２　中段コンパレータ
２０３　後段コンパレータ
２１０　第２の回路
２５０1，２５０2，２５０M　画素・初段コンパレータ部
３００　光電変換素子
３０１，３０２，３０３，３０３ａ，３０３ｂ，３０５，３０６，３０６ａ，３０６ｂ，３０７，３１１ａ，３１１ｂ，３１１ｃ，３１３ａ，３１３ｂ，３１２，３２１，３２４，３２６，３６２，３６４，３７０，３７３，３８２，３８４，３８９ｂ，３９１，３９２　ｎＭＯＳトランジスタ
３１０ａ，３１０ｂ，３２０，３２２，３２３，３２５，３４０，３４１ａ，３４１ｂ，３４５，３５３，３６３，３７２，３７６，３７７，３８０，３８１，３８３，３９０　ｐＭＯＳトランジスタ
３２７，３２８，３７１，３７８　スイッチ回路
３３０　ＲＡＭＰ配線
３４２，３４２ａ，３４２ｂ，３４３，３４４，３４６，３５２，３６０，３８５，３８６，３９３　キャパシタ
３５５，３５５’，３８８ａ，３８８ｂ　電流源
４００，４０１，４０２　接続部
１００４，３００１，４００１　撮像装置
２０００ａ，２０００ｂ　固体撮像素子
２０１０　画素部
２０１０ａ　第１層
２０１０ｂ　第２層
２０１１　メモリ＋ロジック部
２０１１’　ロジック部
２０１２　メモリ部

Claims (20)

  1. 　受光した光に応じた電荷を生成する光電変換素子と、
    　前記光電変換素子から前記電荷を読み出してアナログ方式の画素信号に変換する画素回路と、
    　前記画素信号を参照信号に基づきデジタル方式の画素データに変換する変換回路と、
    を備え、
    　前記変換回路は、
    　前記画素回路に接続される第１の回路と、前記第１の回路の出力に接続される第２の回路と、を含み、
    　前記光電変換素子が行列状の配列で配置されて第１の基板の第１層に設けられ、
    　前記光電変換素子のそれぞれに１対１で設けられる前記画素回路と、前記第１の回路と、が前記第１の基板の第２層に設けられる、
    撮像装置。
  2. 　前記第１の回路は、
    　前記第２層に対し、前記光電変換素子の配列に対応する前記行列状の配列で、前記光電変換素子と１対１に設けられ、それぞれ対応する前記光電変換素子と、前記第１層と前記第２層とを電気的に接続する接続部を介して接続される、
    請求項１に記載の撮像装置。
  3. 　前記第２の回路は、前記第１の基板の前記第２層の側に積層される第２の基板に設けられる、
    請求項１に記載の撮像装置。
  4. 　前記第２の回路は、
    　前記行列状の配列における列に沿って配置される複数の前記第１の回路ごとに設けられる、
    請求項１に記載の撮像装置。
  5. 　前記光電変換素子から前記電荷を読み出すための制御線が前記行列状の配列における行ごとに設けられ、
    　前記行列状の配列で配置された前記光電変換素子に対応する前記画素回路のそれぞれが前記第１の回路のそれぞれに１対１で接続され、前記列に沿って配置される複数の前記第１の回路の出力を伝送する信号線が前記第２の回路に接続される、
    請求項４に記載の撮像装置。
  6. 　前記画素回路による前記光電変換素子からの前記電荷の読み出しと前記画素信号の出力とを制御する読み出し制御回路、
    をさらに備え、
    　前記読み出し制御回路は、
    　前記電荷の読み出しおよび前記画素信号の出力を、前記行列状の配列における行ごとに、行の順番に従って制御する、
    請求項１に記載の撮像装置。
  7. 　前記第１の基板の前記第２層の側に積層される第２の基板に設けられ、前記参照信号を生成する参照信号生成回路と、
    　前記第２層に設けられ、前記参照信号を前記行列状の配列における行単位で前記第１の回路に供給する複数の配線と、
    をさらに備え、
    　前記参照信号生成回路は、
    　前記第２層と前記第２の基板とを電気的に接続する接続部を介して前記複数の配線と接続される、
    請求項１に記載の撮像装置。
  8. 　前記第１の回路は、
    　一方の入力端に前記画素信号が入力され、他方の入力端に前記参照信号が入力される差動対である、
    請求項１に記載の撮像装置。
  9. 　前記画素回路は、
    　前記一方の入力端にソースが接続され、ドレインが電源電圧に接続されるトランジスタを含み、
    　前記一方の入力端と前記ソースとの接続点に、前記光電変換素子で生成された電荷を電圧に変換する電荷電圧変換部が構成される、
    請求項８に記載の撮像装置。
  10. 　前記第１の回路は、
    　前記差動対における、前記他方の入力端にゲートが接続され、電源電圧にドレインが接続されるトランジスタの、前記ゲートと前記ドレインとの接続を制御するスイッチ回路を含む、
    請求項８に記載の撮像装置。
  11. 　前記第１の回路は、
    　前記差動対における、前記他方の入力端にゲートが接続され、電源電圧にドレインが接続され、電流源にソースが接続されるトランジスタの、前記電流源と前記ソースとの間の接続を制御するスイッチ回路をさらに含む、
    請求項１０に記載の撮像装置。
  12. 　前記第１の回路は、
    　トランジスタと、前記トランジスタのゲートとドレインとの接続を制御するスイッチ回路と、を含む、
    請求項１に記載の撮像装置。
  13. 　前記トランジスタは、
    　前記ゲートに前記参照信号が入力され、ソースに前記画素信号が入力され、前記ドレインから出力が取り出される、
    請求項１２に記載の撮像装置。
  14. 　前記画素回路は、
    　前記光電変換素子で生成された電荷を電圧に変換する電荷電圧変換部を含み、
    　前記電荷電圧変換部に対して前記参照信号が印加され、前記ゲートに固定電圧が印加され、ソースに前記画素信号が入力され、前記ドレインから出力が取り出される、
    請求項１２に記載の撮像装置。
  15. 　前記第１の回路は、
    　前記画素信号を前記参照信号と比較し、
    　前記第２の回路は、
    　前記第１の回路の出力を閾値と比較する、
    請求項１に記載の撮像装置。
  16. 　前記第１の回路は、
    　前記トランジスタの前記ゲートと前記ドレインとの間にさらに接続される第１の容量と、
    　前記トランジスタの前記ゲートと固定電位との間に接続される第２の容量と、
    を含む、
    請求項１２に記載の撮像装置。
  17. 　前記第１の回路の出力をラッチするラッチ回路をさらに備え、
    　前記ラッチ回路は、
    　前記第１の回路と１対１で前記第１の基板の前記第２層の側に積層される第２の基板に設けられる、
    請求項１に記載の撮像装置。
  18. 　前記配列の列に沿って配置される複数の前記画素回路が１つの前記第１の回路に接続され、
    　前記列に沿って配置される複数の前記第１の回路が、前記第１の基板の前記第２層の側に積層される第２の基板に設けられる１つの前記第２の回路に接続される、
    請求項１に記載の撮像装置。
  19. 　前記第１の回路は、スイッチ回路を介して前記第２の回路に接続される、
    請求項１８に記載の撮像装置。
  20. 　受光した光に応じた電荷を生成する光電変換素子と、
    　前記光電変換素子から前記電荷を読み出してアナログ方式の画素信号に変換する画素回路と、
    　前記画素信号を参照信号に基づきデジタル方式の画素データに変換する変換回路と、
    を備え、
    　前記変換回路は、
    　前記画素回路に接続される第１の回路と、前記第１の回路の出力に接続される第２の回路と、を含み、
    　前記光電変換素子と、前記光電変換素子と１対１に設けられる前記画素回路とが行列状の配列で配置されて第１の基板の第１層に設けられ、
    　前記第１の回路が前記第１の基板の第２層に設けられ、
    　前記配列の列に沿って配置される複数の前記画素回路が１つの前記第１の回路に接続され、
    　前記列に沿って配置される複数の前記第１の回路が、前記第１の基板の前記第２層の側に積層される第２の基板に設けられる１つの前記第２の回路に接続される、
    撮像装置。
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