WO2023095423A1

WO2023095423A1 - 半導体リレー及びこれを備えた電気回路

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Publication number: WO2023095423A1
Application number: PCT/JP2022/034355
Authority: WO
Inventors: 大祐北原; 真祐高; 剛志梶本
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2021-11-26
Filing date: 2022-09-14
Publication date: 2023-06-01
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Also published as: CN118266089A; JP2023078547A; EP4439683A1; TW202322415A; EP4439683A4

Abstract

半導体リレー（１）は、第１及び第２入力端子（６，７）と、発光素子（２）と、受光素子（５１）を有する受光駆動素子（５）と、第１及び第２出力端子（８，９）と、第１及び第２ＭＯＳＦＥＴ素子（３，４）と、封止樹脂（１０）と、を備えている。発光素子（２）と受光素子（５１）は、間隔をあけて対向している。第１出力端子（８）の第１素子載置部（８ｂ）に第１ＭＯＳＦＥＴ素子（３）の第１面（３ａ）が、第２出力端子（９）の第２素子載置部（９ｂ）に第２ＭＯＳＦＥＴ素子（４）の第１面（４ａ）が載置される。受光駆動素子（５）は、第１及び第２ＭＯＳＦＥＴ素子（３，４）のそれぞれの第２面（３ｂ，４ｂ）に載置されており、第２面（３ｂ，４ｂ）は第１面（３ａ，４ａ）と対向している。

Description

半導体リレー及びこれを備えた電気回路

　本開示は、半導体リレー及びこれを備えた電気回路に関する。

　従来から、交流信号の伝送手段として、ＭＯＳＦＥＴ出力フォトカプラや光ＭＯＳＦＥＴとも呼ばれる半導体リレーが知られている（例えば、特許文献１参照）。このような半導体リレーでは、伝送信号の高周波化に伴い、インサーションロスの増加が課題となっていた。

　この課題を解決するために、例えば、特許文献２に示す構成が提案されている。特許文献２に開示される半導体リレーは、入力端子に載置された発光素子と、出力端子に載置された受光素子とが封止樹脂の内部で対向して配置されている。入力端子、出力端子ともに途中で１回折り曲げられ、これらの先端部分は、封止樹脂の下面に沿って封止樹脂から外部に向かって突出している。

　上面に信号線とグランド線が形成された回路基板に、この半導体リレーが実装された場合、半導体リレーの内部において、信号の出力側での通過箇所が、信号線の上方に配置される。よって、信号の通過経路とグランド線との間の距離を近づけられ、インピーダンス不整合を抑制して、インサーションロスを低減できる。

　また、受光素子及び受光素子が載置された入力端子の素子載置部とグランド線や回路基板の下面に形成されたグランドプレーンとの間の距離を大きくできる。なお、グランド線とグランドプレーンとは、ともにグランド電位に電気的に接続されている。このことにより、半導体リレーの入力側で、グランド電位との間で生じる寄生容量の容量値を低減でき、インサーションロスをさらに低減できる。

特許第６２１６４１８号公報特許第５４９１８９４号公報

　ところで、近年、半導体リレーのさらなる小型化が要求されている。また、半導体リレーを介して伝送される伝送信号のさらなる高周波化が求められており、これに伴って、さらなるインサーションロスの低減が求められている。

　本開示はかかる点に鑑みてなされたもので、その目的は、小型化かつインサーションロスの低減が可能な半導体リレー及びこれを備えた電気回路を提供することにある。

　上記目的を達成するため、本開示に係る半導体リレーは、回路基板の上に実装される半導体リレーであって、第１入力端子と、第２入力端子と、前記第１入力端子と前記第２入力端子とに電気的に接続される発光素子と、前記発光素子から出力された光を受光する受光素子と、前記受光素子を有し、駆動信号を出力する受光駆動素子と、前記受光駆動素子から出力された前記駆動信号によりオンオフする第１ＭＯＳＦＥＴ素子と、前記受光駆動素子から出力された前記駆動信号によりオンオフする第２ＭＯＳＦＥＴ素子と、第１素子載置部と第１出力側外部端子部とを有する第１出力端子と、第２素子載置部と第２出力側外部端子部とを有する第２出力端子と、前記発光素子と、前記受光駆動素子と、前記第１ＭＯＳＦＥＴ素子と、前記第２ＭＯＳＦＥＴ素子と、前記第１入力端子と、前記第２入力端子と、前記第１出力端子と、前記第２出力端子と、を封止する封止樹脂と、を備える。前記発光素子と前記受光素子は、所定の間隔をあけて対向し、前記第１ＭＯＳＦＥＴ素子及び前記第２ＭＯＳＦＥＴ素子のそれぞれは、第１面と、前記第１面と対向する第２面とを有しており、前記受光素子と前記発光素子が対向する方向は、前記第１面と前記第２面が対向する方向と同じであり、前記第１素子載置部に前記第１ＭＯＳＦＥＴ素子の前記第１面が載置され、前記第２素子載置部に前記第２ＭＯＳＦＥＴ素子の前記第１面が載置され、前記第１素子載置部は上下方向に延伸し、
　前記第１出力側外部端子部は、前記第1素子載置部から前記封止樹脂の下面に沿うように延伸し、前記封止樹脂から突出し、前記受光駆動素子は、前記第１ＭＯＳＦＥＴ素子の前記第２面及び前記第２ＭＯＳＦＥＴ素子の前記第２面に載置されている。

　本開示に係る電気回路は、本開示に係る上記半導体リレーと、前記回路基板と、を備えた電気回路であって、前記回路基板は、誘電体基板の上面に、第１配線と第２配線とが形成されてなり、前記第１配線は、間隔をあけて設けられた一対の配線で構成され、前記第２配線は、間隔をあけて設けられた一対の配線で構成され、前記第１入力端子は、前記第１入力側外部端子部の下面が、前記第１配線を構成する前記一対の配線のうちの一方の上面に接するように、前記第１配線に接続され、前記第２入力端子は、前記第２入力側外部端子部の下面が、前記第１配線を構成する前記一対の配線のうちの他方の上面に接するように、前記第１配線に接続され、前記第１出力端子は、前記第１出力側外部端子部の下面が、前記第２配線を構成する前記一対の配線のうちの一方の上面に接するように、前記第２配線に接続され、前記第２出力端子は、前記第１出力側外部端子部の下面が、前記第２配線を構成する前記一対の配線のうちの他方の上面に接するように、前記第２配線に接続されている。

　本開示によれば、半導体リレーの小型化が図れる。また、インサーションロスの低減が図れる。

実施形態に係る半導体リレーの斜視図である。半導体リレーを図１に示す方向Ａから見た側面図である。第１入力端子と発光素子が載置された第２入力端子を図２に示す方向Ｂから見た図である。受光駆動素子と第１ＭＯＳＦＥＴ素子と第２ＭＯＳＦＥＴ素子とが載置された第１出力端子及び第２出力端子を図２に示す方向Ｃから見た図である。発光素子の斜視図である。受光駆動素子の斜視図である。第１ＭＯＳＦＥＴ素子の斜視図である。実施形態に係る電気回路の概略図である。半導体リレーの等価回路図である。比較例に係る半導体リレーの図２相当図である。比較例に係る半導体リレーにおける寄生容量の分布を示す模式図である。入力側と出力側との容量結合低減効果を説明するための模式図である。グランド電位との容量結合低減効果を説明するための模式図である。スタブの影響の低減効果を説明するための模式図である。インサーションロスの周波数依存性を示す図である。インピーダンス不整合の影響の低減効果を説明するための模式図である。変形例に係る半導体リレーの斜視図である。変形例に係る半導体リレーを図１７に示す方向Ｄから見た側面図である。発光素子が載置された第１入力端子と第２入力端子を図１８に示す方向Ｅから見た図である。受光駆動素子と第１ＭＯＳＦＥＴ素子と第２ＭＯＳＦＥＴ素子とが載置された第１出力端子及び第２出力端子を図１８に示す方向Ｆから見た図である。耐リフロー性の向上効果を説明するための模式図である。光結合部形成工程の製造容易性を説明するための模式図である。

　以下、本開示の実施形態を図面に基づいて説明する。なお、以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本開示、その適用物或いはその用途を制限することを意図するものではない。「ＭＯＳ」とは、「Metal-Oxide Semiconductor Field Effect Transistor」のことである。

　（実施形態）
　［半導体リレーの構成］
　図１は、本実施形態に係る半導体リレー１の斜視図を示し、図２は、半導体リレー１を図１に示す方向Ａから見た側面図を示す。図３は、発光素子２が載置された第１入力端子６と第２入力端子７を図２に示す方向Ｂから見た図を示す。図４は、受光駆動素子５と第１ＭＯＳＦＥＴ素子３と第２ＭＯＳＦＥＴ素子４とが載置された第１出力端子８及び第２出力端子９を図２に示す方向Ｃから見た図を示す。なお、説明の便宜上、図１，図２において、封止樹脂１０及びこれを構成する遮光性樹脂１０ａと透光性樹脂１０ｂのそれぞれの輪郭を破線で示している。

　図５は、発光素子２の斜視図を、図６は、受光駆動素子５の斜視図を、図７は、第１ＭＯＳＦＥＴ素子３の斜視図を示す。

　なお、以降の説明において、発光素子２と受光駆動素子５とが対向する方向をＸ方向または第１方向と呼ぶことがある。第１出力端子８と第２出力端子９の配列方向をＹ方向または第２方向と呼ぶことがある。Ｙ方向（第２方向）は、第１入力端子６と第２入力端子７の配列方向でもある。第１素子載置部８ｂと第１出力側外部端子部８ａの配列方向をＺ方向または第３方向と呼ぶことがある。Ｚ方向（第３方向）は、第２素子載置部９ｂと第２出力側外部端子部９ａの配列方向でもある。また、Ｚ方向（第３方向）において、第１素子載置部８ｂが配置された側を上または上方と呼び、第１出力側外部端子部８ａが配置された側を下または下方と呼ぶことがある。なお、本願明細書における「上」、「下」の呼称はあくまでも相対的なものであり、例えば、鉛直方向に沿って「上」、「下」を意味するものではない。

　Ｘ方向（第１方向）とＹ方向（第２方向）とＺ方向（第３方向）とは互いに直交している。なお、本願明細書において、「直交」しているとは、半導体リレー１を構成する各部品の加工公差や製造公差、また部品間の組立公差を含んで直交しているという意味であり、比較対象同士が、厳密な意味で直交しているということを意味するものではない。

　図１，図２に示すように、半導体リレー１は、発光素子２と受光駆動素子５と第１ＭＯＳＦＥＴ素子３と第２ＭＯＳＦＥＴ素子４とを備えている。また、半導体リレー１は、第１入力端子６と第２入力端子７と第１出力端子８と第２出力端子９と封止樹脂１０とを備えている。

　発光素子２は、公知のＬＥＤ（Light Emitting Diode）素子である。図５に示すように、発光素子２の第２面２ｂにアノード端子２ｃが、第１面２ａにカソード端子２ｄが形成されている。銀ペースト等の導電接着材（図示せず）を介して、カソード端子２ｄが第２入力端子７の素子載置部７ｂの第２面７ｂ２に接続固定されている。つまり、カソード端子２ｄが第２入力端子７に電気的に接続されている。また、図３に示すように、アノード端子２ｃと第１入力端子６とがワイヤ１１を介して電気的に接続されている。

　なお、本願明細書では、半導体リレー１の内部に配置された状態で、各部品の「第２面」は、「第１面」よりも、Ｘ方向に沿って、半導体リレー１の中央に近い側に位置している。また、半導体リレー１の内部に配置された状態で、「第１面」及び「第２面」のそれぞれの法線方向は、Ｘ方向である。

　受光駆動素子５は、受光素子５１と駆動回路５２（図９参照）とを有している。受光素子５１は、例えば、公知のフォトダイオードがアレイ状に配置されてなる。図６に示すように、受光駆動素子５の第２面５ｂに、ソース端子５ｃとドレイン端子５ｄとが形成されている。ドレイン端子５ｄは、第２面５ｂにおける互いに離間した位置に２箇所設けられている。なお、受光駆動素子５の第２面５ｂには、受光素子５１も形成されているが、説明の便宜上、その図示を省略している。

　図４に示すように、受光駆動素子５のソース端子５ｃと第１ＭＯＳＦＥＴ素子３の第１ソース端子３ｆとがワイヤ１１を介して電気的に接続されている。受光駆動素子５の２つのドレイン端子５ｄのうち一方が、ワイヤ１１を介して第１ＭＯＳＦＥＴ素子３の第１ゲート端子３ｅと電気的に接続されている。また、２つのドレイン端子５ｄのうち他方が、ワイヤ１１を介して第２ＭＯＳＦＥＴ素子４の第２ゲート端子４ｅと電気的に接続されている。

　第１ＭＯＳＦＥＴ素子３は、半導体基板に公知の縦型ＭＯＳＦＥＴが形成されてなる。第１ＭＯＳＦＥＴ素子３は、通常、直列接続されるか並列接続された複数の縦型ＭＯＳＦＥＴで構成される。ただし、単一の縦型ＭＯＳＦＥＴであってもよい。図７に示すように、第１ＭＯＳＦＥＴ素子３の第２面３ｂに第１ゲート端子３ｅと第１ソース端子３ｆが、第１面３ａに第１ドレイン端子３ｇが形成されている。なお、第１ドレイン端子３ｇは、第１ＭＯＳＦＥＴ素子３の第１面３ａのほぼ全体にわたって形成されている。

　また、第１ＭＯＳＦＥＴ素子３は、素子形成領域３ｃとこれに隣接した素子非形成領域３ｄとを有している。

　図７に示すように、第２ＭＯＳＦＥＴ素子４は、第１ＭＯＳＦＥＴ素子３と同様の構造である。よって、第２ゲート端子４ｅと第２ソース端子４ｆと第２ドレイン端子４ｇの配置やそれぞれの形状も第１ＭＯＳＦＥＴ素子３と同様である。また、第１ＭＯＳＦＥＴ素子３と同様に、第２ＭＯＳＦＥＴ素子４は、素子形成領域４ｃとこれに隣接した素子非形成領域４ｄとを有している。

　以降の説明において、素子形成領域３ｃを第１領域３ｃ、素子形成領域４ｃを第１領域４ｃ、素子非形成領域３ｄを第２領域３ｄ、素子非形成領域４を第２領域４ｄと呼ぶ。第１領域３ｃ，４ｃのそれぞれには、１または複数の縦型ＭＯＳＦＥＴが形成されている。一方、第２領域３ｄ，４ｄのそれぞれには、縦型ＭＯＳＦＥＴが形成されていない。第１ＭＯＳＦＥＴ素子３において、第１領域３ｃの第１面３ａは第２領域３ｄの第１面３ａと連続しており、両者は同一の面をなしている。第１領域３ｃの第２面３ｂは第２領域３ｄの第２面３ｂと連続しており、両者は同一の面をなしている。第２ＭＯＳＦＥＴ素子４において、第１領域４ｃの第１面４ａは第２領域４ｄの第１面４ａと連続しており、両者は同一の面をなしている。第１領域４ｃの第２面４ｂは第２領域４ｄの第２面４ｂと連続しており、両者は同一の面をなしている。

　図４に示すように、第１ＭＯＳＦＥＴ素子３の第１ソース端子３ｆと第２ＭＯＳＦＥＴ素子４の第２ソース端子４ｆとがワイヤ１１を介して電気的に接続されている。つまり、第１ＭＯＳＦＥＴ素子３は、第２ＭＯＳＦＥＴ素子４と逆直列に接続されている。また、当該ワイヤ１１は、受光駆動素子５よりもＺ方向に沿った下方に位置している。

　図１または図２に示すように、第１ＭＯＳＦＥＴ素子３の第１ドレイン端子は、銀ペースト等の導電接着材（図示せず）により、第１出力端子８の第１素子載置部８ｂの第２面８ｂ２に固定されている。第２ＭＯＳＦＥＴ素子４の第２ドレイン端子は、導電接着材により、第２出力端子９の第２素子載置部９ｂの第２面９ｂ２に固定されている。

　図１または図２に示すように、受光駆動素子５は、絶縁接着材１２を介して、第１ＭＯＳＦＥＴ素子３の第２領域３ｄの第２面３ｂと第２ＭＯＳＦＥＴ素子４の第２領域４ｄの第２面４ｂとに跨って配置固定されている。つまり、第１出力端子８の第１素子載置部８ｂの第２面８ｂ２に対して、第１ＭＯＳＦＥＴ素子３と絶縁接着材１２と受光駆動素子５がこの順に積層配置されている。また、第２出力端子９の第２素子載置部９ｂの第２面９ｂ２に対して、第２ＭＯＳＦＥＴ素子４と絶縁接着材１２と受光駆動素子５がこの順に積層配置されている。なお、本実施形態では、絶縁接着材１２として、ＤＡＦ（Die Attachment Film）を用いている。

　第１入力端子６及び第２入力端子７は、それぞれ、銅板を加工して得られる導電部材である。なお、銅板の表面に別の金属膜、例えば、ニッケルを含む金属膜（図示せず）がめっきされている。なお、金属膜の材質はこれに特に限定されない。

　第１入力端子６は入力側外部端子部６ａを有しており、第２入力端子７は入力側外部端子部７ａを有している。また、第２入力端子は、素子載置部７ｂを有している。

　図１または図２に示すように、第１入力端子６及び第２入力端子７のそれぞれは、封止樹脂１０の内部に位置する一方の端部から、Ｚ方向に沿って下方に延び、封止樹脂１０の下面の近傍で折り曲げられ、他方の端部が、封止樹脂１０の側面からＹ方向に沿って延び、さらに封止樹脂１０から外部に向かって突出している。第１入力端子６及び第２入力端子７のそれぞれにおいて、封止樹脂１０から外部に向かって突出した部分が入力側外部端子部６ａ及び入力側外部端子部７ａである。

　素子載置部７ｂは、封止樹脂１０の内部に配置される。素子載置部７ｂは、第１面７ｂ１と、第１面７ｂ１とＸ方向で対向する第２面７ｂ２とを有している。

　素子載置部７ｂの第２面７ｂ２に発光素子２が載置される。第１入力端子６は、第２入力端子７とＹ方向に並んで配置される一方、第２入力端子７と離間している。

　第１出力端子８及び第２出力端子９は、それぞれ、銅板を加工して得られる導電部材である。なお、銅板の表面に別の金属膜、例えば、ニッケルを含む金属膜（図示せず）がめっきされている。なお、金属膜の材質はこれに特に限定されない。

　第１出力端子８は、第１出力側外部端子部８ａと第１素子載置部８ｂを有している。第２出力端子９は、第２出力側外部端子部９ａと第２素子載置部９ｂを有している。

　図１または図２に示すように、第１出力端子８及び第２出力端子９のそれぞれは、封止樹脂１０の内部に位置する一方の端部から、Ｚ方向に沿って下方に延び、封止樹脂１０の下面の近傍で折り曲げられ、他方の端部が、封止樹脂１０の側面からＹ方向に沿って延び、さらに封止樹脂１０から外部に向かって突出している。第１出力端子８において、封止樹脂１０から外部に向かって突出した部分が第１出力側外部端子部８ａである。第２出力端子９において、封止樹脂１０から外部に向かって突出した部分が第２出力側外部端子部９ａである。

　第１素子載置部８ｂ及び第２素子載置部９ｂは、封止樹脂１０の内部に配置されており、それぞれ、第１面８ｂ１，９ｂ１と、第１面８ｂ１，９ｂ１とＸ方向で対向する第２面８ｂ２，９ｂ２とを有している。第１素子載置部８ｂの第２面８ｂ２に第１ＭＯＳＦＥＴ素子３が載置される。第２素子載置部９ｂの第２面９ｂ２に第２ＭＯＳＦＥＴ素子４が載置される。第１出力端子８は、第２出力端子９とＹ方向に並んで配置される一方、第２出力端子９と離間している。

　図１または図２に示すように、第１素子載置部８ｂ及び第２素子載置部９ｂは、第２入力端子７の素子載置部７ｂと距離Ｗ１をあけてＸ方向に対向している。なお、距離Ｗ１は、第１素子載置部８ｂ及び第２素子載置部９ｂのそれぞれの第２面８ｂ２，９ｂ２と第２入力端子７の素子載置部７ｂの第２面７ｂ２とのＸ方向の距離である。

　図１または図２に示すように、Ｚ方向から見て、第１出力側外部端子部８ａは、第１入力端子６の入力側外部端子部６ａとＹ方向に対向している。第２出力側外部端子部９ａは、第２入力端子７の入力側外部端子部７ａとＹ方向に対向している。

　封止樹脂１０は、第１入力端子６と第２入力端子７と第１出力端子８と第２出力端子９とを封止し、それぞれの位置を固定する。また、第２入力端子７に載置された発光素子２や、第１出力端子８に載置された第１ＭＯＳＦＥＴ素子３や第２出力端子９に載置された第２ＭＯＳＦＥＴ素子４、さらに受光駆動素子５が封止樹脂１０によって封止され、それぞれの位置が固定されることは言うまでもない。なお、前述したように、第１出力側外部端子部８ａ、第２出力側外部端子部９ａ、第１入力端子６の入力側外部端子部６ａ、第２入力端子７の入力側外部端子部７ａは、封止樹脂１０から外部に向かって突出している。

　図１または図２に示すように、封止樹脂１０は、いずれも絶縁性の遮光性樹脂１０ａと透光性樹脂１０ｂとを有している。遮光性樹脂１０ａは、例えば、黒色色素が含有されたエポキシ樹脂である。ただし、これに特に限定されず、光を遮蔽する材質であればよい。透光性樹脂１０ｂは、受光駆動素子５と発光素子２との間に設けられ、遮光性樹脂１０ａによって封止されている。透光性樹脂１０ｂは、例えば、透明シリコーン樹脂である。ただし、これに特に限定されず、少なくとも発光素子２が発する光に対して透明な絶縁性樹脂であればよい。透光性樹脂１０ｂは、受光駆動素子５の受光素子５１と発光素子２とを光学的に結合する光結合部を構成している。

　なお、図１及び図２に示すように、封止樹脂１０の側面は、Ｚ方向に関して所定の角度で傾いて形成されている。具体的には、封止樹脂１０の外形は、断面視で、Ｚ方向に沿って上方から下方に向かうにつれて幅が広くなる順テーパー形状となっている。これは、封止樹脂１０を金型（図示せず）で成形する場合に、金型から引き抜き易くするためである。

　また、第１入力端子６及び第２入力端子７と、第１出力端子８及び第２出力端子９とは、封止樹脂１０により互いに電気的に絶縁されている。さらに、発光素子２と受光駆動素子５と第１ＭＯＳＦＥＴ素子３と第２ＭＯＳＦＥＴ素子４とは、封止樹脂１０により互いに電気的に絶縁されている。つまり、半導体リレー１は、入力信号と出力信号とを電気的に絶縁した状態で出力信号のオンオフを行う入出力絶縁型の半導体リレー１である。

　［電気回路の構成］
　図８は、実施形態に係る電気回路の概略図を示す。電気回路１００は、半導体リレー１と回路基板４０とを少なくとも備えている。回路基板４０は、所定の比誘電率を有する誘電体材料からなる誘電体基板４０ａの上面に第１配線４１、第２配線４２、第３配線４３が形成されてなる、いわゆるプリント配線板（Printed Wiring Board）である。また、回路基板４０の下面にはグランドプレーン４５（例えば、図１３参照）が形成されている。グランドプレーン４５は、誘電体基板４０ａの下面のほぼ全体にわたって形成される。なお、第１配線４１、第２配線４２、第３配線４３、及びグランドプレーン４５は、誘電体基板４０ａの上面または下面に銅めっき等を施して形成される。

　第３配線４３とグランドプレーン４５とは、誘電体基板４０ａを厚さ方向、この場合はＺ方向に貫通する導電ビア４４（例えば、図１３参照）を介して電気的に接続されている。また、グランドプレーン４５は、電気回路１００のグランド電位に電気的に接続されている。なお、伝送信号の伝送ロスを低減するため、誘電体基板４０ａの比誘電率は低く設定されている。

　第１配線４１は、Ｙ方向に間隔をあけて設けられ、それぞれ長手方向がＸ方向である互いに平行な一対の配線４１ａ，４１ｂで構成される。第１配線４１は、半導体リレー１に伝送信号を入力するための入力信号線である。第１配線４１を構成する一対の配線４１ａ，４１ｂのそれぞれの一端は、第１入力端子６及び第２入力端子７のそれぞれの入力側外部端子部６ａ，７ａに接続されている。具体的には、第１入力端子６及び第２入力端子７のそれぞれの入力側外部端子部６ａ，７ａは、それぞれの下面が第１配線４１を構成する一対の配線４１ａ，４１ｂのそれぞれの上面に接するように第１配線に接続されている。一方、図８に示すように、第１配線４１を構成する一対の配線４１ａ，４１ｂのそれぞれの他端は、開放端となっている。また、一対の配線４１ａ，４１ｂのそれぞれのＸ方向の長さは、伝送信号の波長λの１／２（＝λ／２）に設定されている。

　第２配線４２は、Ｙ方向に間隔をあけて設けられ、それぞれ長手方向がＹ方向である一対の配線４２ａ，４２ｂで構成される。第２配線４２は、半導体リレー１から出力される伝送信号の出力信号線である。第２配線４２を構成する一対の配線４２ａ，４２ｂのそれぞれの一端は、第１出力端子８の第１出力側外部端子部８ａと第２出力端子９の第２出力側外部端子部９ａとに接続されている。具体的には、第１出力端子８の第１出力側外部端子部８ａと第２出力端子９の第２出力側外部端子部９ａは、それぞれの下面が第２配線４２を構成する一対の配線４２ａ，４２ｂのそれぞれの上面に接するように第２配線４２に接続されている。

　第３配線４３は、第１配線４１を構成する一対の配線４１ａ，４１ｂの端部を挟むように設けられた２本の配線４３ａ，４３ｂと、当該２本の配線４３ａ，４３ｂと第２配線４２を挟んでＸ方向で反対側に設けられた配線４３ｃとを含んでいる。３本の配線４３ａ，４３ｂ，４３ｃのそれぞれは、長手方向がＹ方向である。前述したように、第３配線４３に含まれる３本の配線４３ａ，４３ｂ，４３ｃもグランドプレーン４５を介してグランド電位に電気的に接続されている。つまり、第３配線４３は、出力信号線である第２配線４２と離間して、かつ第２配線４２を挟むように設けられており、第２配線４２に入射される輻射ノイズ等を遮蔽する役割を果たしている。

　なお、図８には、回路基板４０に半導体リレー１のみが実装された例を示したが、他の素子が回路基板４０に実装されていてもよいことは言うまでもない。

　［半導体リレーの動作］
　図９は、半導体リレー１の等価回路図を示す。

　第１入力端子６と第２入力端子７との間に伝送信号が入力されると、発光素子２は、所定の波長の光を出力する。発光素子２で発生した光が透光性樹脂１０ｂの内部を伝搬して、受光素子５１で受光される。

　受光素子５１では、光電変換により電流が発生し、この電流に基づいて駆動回路５２が動作する。ワイヤ１１を介して、発光素子２の光量に応じた電圧信号である駆動信号が、第１ＭＯＳＦＥＴ素子３の第１ゲート端子３ｅ及び第２ＭＯＳＦＥＴ素子４の第２ゲート端子４ｅにそれぞれ印加される。

　駆動信号の電圧が第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のそれぞれのしきい値電圧を超えると、第１ＭＯＳＦＥＴ素子３のソース（Ｓ）－ドレイン（Ｄ）間及び第２ＭＯＳＦＥＴ素子４のソース（Ｓ）－ドレイン（Ｄ）間がそれぞれオン状態となる。さらに、第１ＭＯＳＦＥＴ素子３と第２ＭＯＳＦＥＴ素子４とを介して、第１出力端子８と第２出力端子９との間が導通状態となる。このことにより、第１入力端子６と第２入力端子７との間に入力された伝送信号が、第１出力端子８と第２出力端子９との間に伝送され、さらに、第２配線４２に伝送される。

　第１入力端子６と第２入力端子７との間で、伝送信号の入力が停止すると、発光素子２からの発光も停止する。これに応じて、受光素子５１では電流が発生しなくなり、駆動回路５２は停止する。

　その結果、第１ＭＯＳＦＥＴ素子３の第１ゲート端子３ｅ及び第２ＭＯＳＦＥＴ素子４の第２ゲート端子４ｅにそれぞれ印加された駆動信号の電圧が低下する。駆動信号の電圧が前述したしきい値電圧を下回ると、第１ＭＯＳＦＥＴ素子３のソース（Ｓ）－ドレイン（Ｄ）間及び第２ＭＯＳＦＥＴ素子４のソース（Ｓ）－ドレイン（Ｄ）間がそれぞれオフ状態となる。さらに、第１出力端子８と第２出力端子９との間が非導通状態となる。このことにより、第１入力端子６と第２入力端子７との間に入力された伝送信号が、半導体リレー１で遮断され、第２配線４２へ伝送されなくなる。

　［効果等］
　以上説明したように、本実施形態に係る半導体リレー１は、第１入力端子６及び第２入力端子７と、第１入力端子６と第２入力端子７とに電気的に接続される発光素子２と、を少なくとも備えている。また、半導体リレー１は、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４にそれぞれ駆動信号を出力する受光駆動素子５を備えている。受光駆動素子５は、発光素子２から出力された光を受光する受光素子５１と、受光素子５１で発生した電流により動作し、前述の駆動信号を出力する駆動回路５２とを有している。

　半導体リレー１は、駆動回路５２から出力された駆動信号によりそれぞれオンオフする第１ＭＯＳＦＥＴ素子３と、第２ＭＯＳＦＥＴ素子４と、をさらに備えている。また、半導体リレー１は、第１素子載置部８ｂと第１出力側外部端子部８ａとを有する第１出力端子８と、第２素子載置部９ｂと第２出力側外部端子部９ａとを有する第２出力端子９と、を備えている。

　半導体リレー１は、発光素子２と、受光駆動素子５と、第１ＭＯＳＦＥＴ素子３と、第２ＭＯＳＦＥＴ素子４と、第１入力端子６と、第２入力端子７と、第１出力端子８と、第２出力端子９と、を封止する封止樹脂１０をさらに備えている。

　発光素子２と受光素子５１は、所定の間隔をあけてＸ方向（第１方向）に対向している。第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４は、それぞれ第１面３ａ，４ａと、第１面３ａ，４ａとＸ方向に対向する第２面３ｂ，４ｂとを有している。第１出力端子８の第１素子載置部８ｂに第１ＭＯＳＦＥＴ素子３の第１面３ａが載置される。第２出力端子９の第２素子載置部９ｂに第２ＭＯＳＦＥＴ素子４の第１面４ａが載置される。

　第１出力端子８における第１素子載置部８ｂ及び第１出力側外部端子部８ａの配列方向をＺ方向（第３方向）とし、Ｘ方向及びＺ方向とそれぞれ直交する方向をＹ方向（第２方向）とする。第１素子載置部８ｂは、Ｚ方向に沿って第１出力側外部端子部８ａの上方に配置される。また、第２出力端子９において、第２素子載置部９ｂは、Ｚ方向に沿って第２出力側外部端子部９ａの上方に配置される。受光駆動素子５は、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のそれぞれの第２面３ｂ，４ｂに載置されている。具体的には、受光駆動素子５は、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のそれぞれの第２領域３ｄ，４ｄにおける第２面３ｂ，４ｂに載置されている。

　半導体リレー１をこのように構成することで、半導体リレー１を小型化できる。また、インサーションロスを低減できる。これらについて、特許文献２に開示された従来の構成と対比させてさらに説明する。

　図１０は、比較例に係る半導体リレーの図２相当図を示し、図１１は、比較例に係る半導体リレーにおける寄生容量の分布を模式的に示す。具体的には、図１０及び図１１は、特許文献２に開示された従来の半導体リレー２０を示している。なお、図１０～図１６において、図１～図８に示したものと同様の箇所については同一の符号を付して詳細な説明を省略することがある。

　図１０に示す従来の半導体リレー２０は、以下に示す点で、本実施形態の半導体リレー１と異なる。まず、第１出力端子８及び第２出力端子９と離間して、Ｚ方向に沿って上方に第３素子載置部１３が設けられている。次に、第３素子載置部１３の第２面１３ｂに受光駆動素子５が載置されている。つまり、受光駆動素子５は、Ｚ方向に沿って、第１ＭＯＳＦＥＴ素子３と第２ＭＯＳＦＥＴ素子４の上方に、これらと離間して配置されている。

　その結果、図１１に示すように、半導体リレー２０では、グランド電位と第３素子載置部１３との間に容量結合によって寄生容量が発生する。また、出力側に位置する第１出力端子８及び第２出力端子９並びに第３素子載置部１３と第１入力端子６及び第２入力端子７との間に、容量結合による寄生容量が発生している。これらの寄生容量により、第１入力端子６及び第２入力端子７から第１出力端子８及び第２出力端子９に信号を伝送する場合、インサーションロスが発生する。また、信号が高周波になるにつれて、インサーションロスの増加の度合いが高まる。

　一方、本実施形態の半導体リレー１では、図１０に示す第３素子載置部１３が省略され、図１及び図２に示すように、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のそれぞれの第２領域３ｄ，４ｄの第２面３ｂ，４ｂに受光駆動素子５が載置される。このことにより、グランド電位との容量結合及び入力側と出力側との容量結合の両方を低減することができる。

　図１２は、入力側と出力側との容量結合低減効果を説明するための模式図である。図１３は、グランド電位との容量結合低減効果を説明するための模式図である。

　第３素子載置部１３が省略されることで、図１２に示すように、本実施形態の半導体リレー１のＺ方向の高さＨ１は、図１０に示す従来の半導体リレー２０のＺ方向の高さＨ２よりも低くできる。つまり、低背化された小型の半導体リレー１が実現できる。

　なお、従来の半導体リレー２０において、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のそれぞれのサイズを小さくすることで、小型化を図ることも考えられる。例えば、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のそれぞれにおいて、Ｚ方向のサイズを小さくすることで、半導体リレー２０の低背化が図れる。

　しかし、第１ＭＯＳＦＥＴ素子３や第２ＭＯＳＦＥＴ素子４のサイズを小さくすると、それぞれのオン抵抗が増加してしまう。特に縦型ＭＯＳＦＥＴにおいて、ドレイン抵抗がオン抵抗に大きく寄与する。第１ＭＯＳＦＥＴ素子３や第２ＭＯＳＦＥＴ素子４の面積が低下することで、ドレイン面積が低下し、オン抵抗が増加してしまう。その結果、半導体リレー２０で伝送される信号の高周波特性が低下してしまうおそれがある。

　一方、本実施形態の半導体リレー１によれば、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のそれぞれの第２領域３ｄ，４ｄにおける第２面３ｂ，４ｂに絶縁接着材１２を介して受光駆動素子５を重ねて配置している。このことにより、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のそれぞれは、ある程度以上のサイズを保ちつつ、半導体リレー１の低背化が図れる。特に、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のそれぞれのドレイン面積が大きく低下しないため、オン抵抗の増加が抑制でき、半導体リレー１で伝送される信号の高周波特性の低下を抑制できる。

　また、第３素子載置部１３が省略されることで、寄生容量に寄与する出力側の電極面積を大幅に減らすことができる。つまり、入力側と出力側との容量結合が低減され、インサーションロスが低減される。なお、図１２に示すように、距離Ｗ１を距離Ｗ２よりも長くすることで、入力側と出力側との容量結合、ひいてはインサーションロスをさらに低減できる。ここで、距離Ｗ２は、第１素子載置部８ｂの第２面８ｂ２，第２素子載置部９ｂの第２面９ｂ２，第３素子載置部１３の第２面１３ｂのそれぞれと、第２入力端子７の素子載置部７ｂの第２面７ｂ２とのＸ方向の距離である。

　また、図１３に示すように、第３素子載置部１３とグランド電位との間に発生する寄生容量が無くなり、この寄生容量に起因したインサーションロスが低減される。

　また、グランド電位との間の容量結合が低減されることで、スタブによる共振の影響を低減できる。このことについてさらに説明する。

　図１４は、スタブの影響の低減効果を説明するための模式図である。図１５は、インサーションロスの周波数依存性を示す図である。なお、図１５は、片対数グラフであり、周波数を表す横軸は、線形目盛であるのに対し、インサーションロスを表す縦軸は、対数目盛である。

　図１４に示す２つの図のうち、右側の図は、図４に対応している。つまり、右側の図は、本実施形態の半導体リレー１の内部を示している。一方、左側の図は、図１０に示す従来の半導体リレー２０の内部を示している。

　本実施形態の半導体リレー１、従来の半導体リレー２０ともに、第１出力端子８と第２出力端子９との間が導通状態になると、図１４に示す矢印が信号の伝送経路となる。この場合、受光駆動素子５のソース端子５ｃと第１ＭＯＳＦＥＴ素子３の第１ソース端子３ｆとを接続するワイヤ１１が高周波回路におけるスタブとして作用する。

　また、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のソース（Ｓ）とグランド電位との間の寄生容量値をＣとし、スタブとして作用するワイヤ１１のインダクタンス値をＬとすると、当該寄生容量とワイヤ１１とで構成される共振回路の共振周波数ｆｃは、式（１）に示す関係を満たす。

　ｆｃ＝（１／２π）×（ＬＣ）^－１／２　・・・（１）
　図１４の左側の図に示すように、従来の半導体リレー２０では、第２ＭＯＳＦＥＴ素子４の第２ソース端子４ｆと第３素子載置部１３とがワイヤ１１により接続されている。このことにより、受光駆動素子５と第２ＭＯＳＦＥＴ素子４とが第３素子載置部１３を介して電気的に接続される。また、当該ワイヤ１１もスタブとして作用する。また、従来の半導体リレー２０における前述の寄生容量値Ｃには、第３素子載置部１３とグランド電位との間の寄生容量値が加算される。

　また、図１４の左側の図に示すように、従来の半導体リレー２０では、受光駆動素子５が、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４とＺ方向に沿った上方に離間して配置されている。このため、受光駆動素子５のソース端子５ｃと第１ＭＯＳＦＥＴ素子３の第１ソース端子３ｆとを接続するワイヤ１１の長さが、図１４の右側に示す本実施形態の半導体リレー１における当該ワイヤ１１よりも長くなる。よって、前述のインダクタンス値Ｌも従来の半導体リレー２０の方が本実施形態の半導体リレー１よりも大きくなる。

　つまり、式（１）に示す共振周波数ｆｃは、従来の半導体リレー２０の方が本実施形態の半導体リレー１よりも低くなる。

　このため、図１５に示すように、従来の半導体リレー２０では、スタブによる共振の影響が本実施形態の半導体リレー１よりも低周波側に現れる。一方、本実施形態の半導体リレー１では、インサーションロスの周波数特性が全体的に高周波側にシフトしており、高周波側での信号の減衰が抑制されている。つまり、本実施形態の半導体リレー１は、従来の半導体リレー２０よりも、インサーションロスに関し、高周波特性が良化することが分かった。

　また、本実施形態によれば、第１ＭＯＳＦＥＴ素子３の第１ソース端子３ｆと第２ＭＯＳＦＥＴ素子４の第２ソース端子４ｆとを接続するワイヤ１１の長さを短くできる。このことにより、半導体リレー１の内部でインピーダンス不整合が生じたり、不整合の度合いが増加したりするのを抑制できる。このことについてさらに説明する。

　図１６は、インピーダンス不整合の影響の低減効果を説明するための模式図である。図１６の上側の図は、図１４の左側の図に対応している。つまり、図１６の上側の図は、従来の半導体リレー２０の内部を示している。一方、図１６の下側の図は、図１４の右側の図に対応している。つまり、図１６の下側の図は、本実施形態の半導体リレー１の内部を示している。

　前述したように、第１ＭＯＳＦＥＴ素子３の第１ソース端子３ｆと第２ＭＯＳＦＥＴ素子４の第２ソース端子４ｆとを電気的に接続するのに、従来の半導体リレー２０、本実施形態の半導体リレー１ともにワイヤ１１を用いている。しかし、ワイヤ１１は第１出力端子８や第２出力端子９に比べて高インピーダンスであり、伝送信号の高周波特性が低下する要因となる。また、第１ＭＯＳＦＥＴ素子３の第１ソース端子３ｆと第２ＭＯＳＦＥＴ素子４の第２ソース端子４ｆとを電気的に接続するワイヤ１１は、信号の伝送経路の一部にあたる。このため、信号の周波数が高くなるにつれて、信号の伝送経路でインピーダンス不整合を起こしやすくなる。

　一方、本実施形態によれば、第１ＭＯＳＦＥＴ素子３、第２ＭＯＳＦＥＴ素子４ともに、Ｙ方向にシュリンクしつつ、Ｚ方向には、ある程度のサイズを確保でき、オン抵抗の増加を抑制できる。また、従来の半導体リレー２０に比べて、第１ＭＯＳＦＥＴ素子３と第２ＭＯＳＦＥＴ素子４のＹ方向の間隔を近づけられるため、ワイヤ１１の長さを短くできる。このことにより、本実施形態の半導体リレー１は、従来の半導体リレー２０に比べて、ワイヤ１１のインピーダンスを低減でき、伝送信号の高周波特性の低下を抑制できる。

　さらに、信号の伝送経路でのインピーダンス不整合を低減できる。

　第１ＭＯＳＦＥＴ素子３は、縦型ＭＯＳＦＥＴが形成された第１領域３ｃとＭＯＳＦＥＴが形成されていない第２領域３ｄとが、Ｚ方向に並んで配置されている。第２ＭＯＳＦＥＴ素子４は、縦型ＭＯＳＦＥＴが形成された第１領域４ｃとＭＯＳＦＥＴが形成されていない第２領域４ｄとが、Ｚ方向に並んで配置されている。受光駆動素子５は、第１ＭＯＳＦＥＴ素子３の第２領域３ｄにおける第２面３ｂ及び第２ＭＯＳＦＥＴ素子４の第２領域４ｄにおける第２面４ｂに載置されている。

　第１ＭＯＳＦＥＴ素子３と第２ＭＯＳＦＥＴ素子４をこのように構成することで、半導体リレー１の組立工程で不良等が発生するのを抑制できる。つまり、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のそれぞれの第２面３ｂ，４ｂに、絶縁接着材１２を介して受光駆動素子５を載置する場合、熱を加える。さらに、受光駆動素子５に対し、Ｘ方向に圧力を加えて、受光駆動素子５を第１ＭＯＳＦＥＴ素子３と第２ＭＯＳＦＥＴ素子４に確実に固定する必要がある。

　しかし、第１ＭＯＳＦＥＴ素子３、第２ＭＯＳＦＥＴ素子４ともに第１領域３ｃ，４ｃに所定以上の圧力を加えると、縦型ＭＯＳＦＥＴの特性が変化したり、極端な場合は、第１ＭＯＳＦＥＴ素子３や第２ＭＯＳＦＥＴ素子４が破損したりする場合がある。

　一方、本実施形態によれば、素子非形成領域である第２領域３ｄ，４ｄに受光駆動素子５を載置するため、前述した不具合が起こるのを回避でき、第１ＭＯＳＦＥＴ素子３や第２ＭＯＳＦＥＴ素子４の特性を安定化できる。また、組立工程での不具合を低減して、半導体リレー１の製造歩留まりを向上させることができる。

　また、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のそれぞれの第２面３ｂ，４ｂに、絶縁接着材１２により受光駆動素子５を固定することで、第１ＭＯＳＦＥＴ素子３と第２ＭＯＳＦＥＴ素子４との間で短絡が発生するのを防止できる。

　また、封止樹脂１０は、遮光性樹脂１０ａと、少なくとも発光素子２からの光を透過する透光性樹脂１０ｂとを有している。発光素子２と受光素子５１は透光性樹脂１０ｂを挟んでＸ方向に対向している。

　このようにすることで、発光素子２からの光を受光素子５１で確実に受光することができる。

　第１出力側外部端子部８ａ及び第２出力側外部端子部９ａと、第１入力端子６及び第２入力端子７のそれぞれに設けられた入力側外部端子部６ａ，７ａとは、Ｙ方向にかつ封止樹脂１０の下面に沿って封止樹脂１０から外部に向かって突出するように設けられている。

　また、この場合、第１入力端子６及び前記第２入力端子７のそれぞれに設けられた入力側外部端子部６ａ，７ａは、Ｙ方向に沿って間隔をあけて設けられている。第１出力側外部端子部８ａと第２出力側外部端子部９ａは、Ｙ方向に沿って間隔をあけて設けられている。

　このようにすることで、封止樹脂１０の下面を実装面とした面実装型の半導体リレー１を実現できる。

　本実施形態に係る電気回路１００は、半導体リレー１と、回路基板４０と、を少なくとも備えている。回路基板４０は、誘電体基板４０ａの上面に、第１配線４１と第２配線４２とがそれぞれ形成されてなる。

　第１配線４１は、Ｙ方向に間隔をあけて設けられ、それぞれ長手方向がＸ方向である互いに平行な一対の配線４１ａ，４１ｂで構成されている。第２配線４２は、Ｙ方向に間隔をあけて設けられ、それぞれ長手方向がＹ方向である一対の配線４２ａ，４２ｂで構成されている。

　第１入力端子６及び第２入力端子７は、それぞれの入力側外部端子部６ａ，７ａの下面が、第１配線４１を構成する一対の配線４１ａ，４１ｂのそれぞれの上面に接するように、第１配線４１に接続されている。

　第１出力端子８及び第２出力端子９は、第１出力側外部端子部８ａ及び第２出力側外部端子部９ａのそれぞれの下面が、第２配線４２を構成する一対の配線４２ａ，４２ｂのそれぞれの上面に接するように、第２配線４２に接続されている。

　なお、第１配線４１は、半導体リレー１により通過または遮断される信号の入力用配線であり、第２配線４２は、当該信号の出力用配線（信号線）である。

　本実施形態の電気回路１００によれば、半導体リレー１による信号の通過及び遮断を簡便な構成で行うことができる。

　回路基板４０の上面には、第２配線４２と離間して、かつ第２配線４２を挟むように第３配線４３がさらに形成されている。第３配線４３は、回路基板４０の下面に形成されたグランドプレーン４５と電気的に接続され、グランドプレーン４５は、グランド電位と電気的に接続されている。

　第２配線４２を挟むようにグランド電位に接続された第３配線４３を配置することで、第２配線４２を伝搬する伝送信号への輻射ノイズ等の混入を抑制できる。また、第２配線４２から、回路基板４０に実装された他の電子部品（図示せず）へ輻射ノイズ等が伝搬するのを抑制できる。また、半導体リレー１により通過または遮断される高周波信号を伝送する信号伝送回路を簡便に構成できる。

　＜変形例＞
　図１７は、本変形例に係る半導体リレー３０の斜視図を示し、図１８は、半導体リレー３０を図１７に示す方向Ｄから見た側面図を示す。

　図１９は、発光素子が載置された第１入力端子６と第２入力端子７を図１８に示す方向Ｅから見た図を示し、図２０は、受光駆動素子５と第１ＭＯＳＦＥＴ素子３と第２ＭＯＳＦＥＴ素子４とが載置された第１入力端子６及び第２入力端子７を図１８に示す方向Ｆから見た図を示す。

　図２１は、耐リフロー性の向上効果を説明するための模式図であり、図２２は、光結合部形成工程の製造容易性を説明するための模式図である。

　なお、説明の便宜上、図１７～図２２において、実施形態と同様の箇所については同一の符号を付して詳細な説明を省略する。また、図１７，図１８，図２１において、封止樹脂１０及びこれを構成する遮光性樹脂１０ａと透光性樹脂１０ｂのそれぞれの輪郭を破線で示している。また、図２２において、遮光性樹脂１０ａの図示を省略している。

　図１７～図２０に示す本変形例の半導体リレー３０は、以下に示す点で、図１～図４に示す実施形態の半導体リレー１と異なる。

　まず、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のそれぞれにおいて、第１領域３ｃ，４ｃは、第２領域３ｄ，４ｄよりもＺ方向に沿った上方に配置される。このことにより、受光駆動素子５は、第１ＭＯＳＦＥＴ素子３及び第２ＭＯＳＦＥＴ素子４のそれぞれの第１領域３ｃ，４ｃよりも、Ｚ方向に沿った下方に配置される。

　本変形例によれば、半導体リレー３０の製造工程における熱処理耐性を向上させることができる。

　半導体リレー１，３０を製造するにあたって、部品を位置決めし、銀ペーストやクリームはんだ等を用いて、別の部品に仮固定した後に、全体を熱処理して、部品間を電気的に接続する、いわゆるリフロー工程が行われる。この場合、樹脂封止された半導体リレー１，３０が、１００℃～３００℃程度の温度で熱処理される。また、シリコーン樹脂は、一般に、エポキシ樹脂よりも線膨張係数が大きい。

　つまり、リフロー工程において、透光性樹脂１０ｂが遮光性樹脂１０ａよりも大きく熱膨張する。この場合、透光性樹脂１０ｂから、第２入力端子７の素子載置部７ｂや第１出力端子８の第１素子載置部８ｂや第２出力端子９の第２素子載置部９ｂがＸ方向にかつ、封止樹脂１０の側面に向かって押される力が強くなる。

　図２１の左側に示すように、実施形態の半導体リレー１では、第２入力端子７の素子載置部７ｂや第１素子載置部８ｂや第２素子載置部９ｂは、封止樹脂１０の内部で相対的にＺ方向に沿った上方に位置している。また、封止樹脂１０の外形は、前述した順テーパー形状になっている。このため、第２入力端子７の素子載置部７ｂの第１面７ｂ１，第１素子載置部８ｂの第１面８ｂ１，及び第２素子載置部９ｂの第１面９ｂ１を覆う封止樹脂１０は、上方に向かうほど薄くなっている。

　よって、透光性樹脂１０ｂの熱膨張により、第２入力端子７の素子載置部７ｂ，第１素子載置部８ｂ，及び第２素子載置部９ｂがＸ方向に押圧されると、封止樹脂１０が薄くなっている部分に応力が集中する。この場合、封止樹脂１０が薄くなっている部分で強度が足りず、割れを生じることがある。

　一方、図２１の右側に示すように、本変形例の半導体リレー３０では、受光駆動素子５を覆う透光性樹脂１０ｂは、第１ＭＯＳＦＥＴ素子３の第１領域３ｃ及び第２ＭＯＳＦＥＴ素子４の第１領域４ｃよりも、Ｚ方向に沿って下方に配置される。このため、第２入力端子７の素子載置部７ｂの第１面７ｂ１，第１素子載置部８ｂの第１面８ｂ１，及び第２素子載置部９ｂの第１面９ｂ１を覆う封止樹脂１０は、実施形態の半導体リレー１の場合よりも厚くなっている。

　よって、透光性樹脂１０ｂの熱膨張により、第２入力端子７の素子載置部７ｂ，第１素子載置部８ｂ，及び第２素子載置部９ｂがＸ方向に押圧された場合も、封止樹脂１０の強度を確保でき、耐リフロー性を向上できる。

　また、本変形例の半導体リレー３０では、実施形態の半導体リレー１よりも受光駆動素子５が下方に位置しており、重心が下方に下がっている。このため、半導体リレー３０を回路基板４０に実装した場合の安定性が良くなる。また、受光駆動素子５の位置に合わせて、第２入力端子７の素子載置部７ｂ及び発光素子２の位置も、実施形態の半導体リレー１よりも下方にシフトする。このことにより、第１入力端子６及び第２入力端子７のそれぞれにおいて、Ｚ方向の長さが短くなる。言い換えると、第１入力端子６及び第２入力端子７のそれぞれにおいて、第１出力端子８や第２出力端子９と対向する部分の面積が小さくなる。このことにより、入力側と出力側との容量結合を低減でき、インサーションロスを低減できる。

　また、半導体リレー１，３０を製造するにあたって、発光素子２や受光駆動素子５の下方まで遮光性樹脂１０ａで封止した後に、透光性樹脂１０ｂが、発光素子２と受光駆動素子５との間に充填、封止される。

　本変形例によれば、第１ＭＯＳＦＥＴ素子３の第１ソース端子３ｆと第２ＭＯＳＦＥＴ素子４の第２ソース端子４ｆとを接続するワイヤ１１は、受光駆動素子５よりもＺ方向に沿った上方に位置している。

　よって、透光性樹脂１０ｂの充填時に、硬化前の透光性樹脂１０ｂがワイヤ１１にかからない。このため、透光性樹脂１０ｂの硬化時や、半導体リレー３０に熱が加わった場合等に、ワイヤ１１の断線が生じにくく、半導体リレー３０の製造歩留まりを向上できる。また、半導体リレー３０の信頼性を向上できる。

　一方、実施形態の半導体リレー１では、変形例の半導体リレー３０よりも透光性樹脂１０ｂによる光結合部の形成工程が容易になる。

　図２２の左側は、変形例の半導体リレー３０における光結合部の形成工程を示し、図２２の右側は、実施形態の半導体リレー１における光結合部の形成工程を示す。

　図２２の左側に示すように、変形例の半導体リレー３０では、透光性樹脂１０ｂを滴下、塗布するためのノズル２００を、半導体リレー３０の内部まで進入させる必要がある。この場合、ワイヤ１１や第１入力端子６や第２入力端子７との接触とノズル２００が接触するのを避けるため、ノズル２００の形状を工夫する必要がある。また、ノズル２００の移動制御が複雑になる。

　一方、実施形態の半導体リレー１では、変形例の半導体リレー３０に比べて、ノズル２００の進入量を小さくできる。このため、ノズル２００の形状を簡素化できる。また、ノズル２００の移動制御が簡素化され、透光性樹脂１０ｂ、つまり、光結合部の形成工程が容易となる。

　また、図１６の下側の図に示すように、実施形態に示す半導体リレー１では、第１ＭＯＳＦＥＴ素子３の第１ソース端子３ｆと第２ＭＯＳＦＥＴ素子４の第２ソース端子４ｆとを電気的に接続するのに、ワイヤ１１を用いている。また、当該ワイヤ１１は、受光駆動素子５よりもＺ方向に沿った下方に配置されている。

　当該ワイヤ１１は、伝送信号の伝送経路の一部をなす。一般に、この伝送経路が、グランド電位、この場合は、第３配線４３やグランドプレーン４５から離れるにしたがって、伝送経路のインピーダンスが大きくなり、半導体リレー１または半導体リレー３０を含む電気回路１００において、インピーダンス不整合の度合いが大きくなる。

　実施形態に示す半導体リレー１では、例えば、図１６の下側の図に示すように、伝送信号の伝送経路の一部をなすワイヤ１１を、受光駆動素子５よりもＺ方向に沿った下方に配置させることで、当該ワイヤ１１と第３配線４３やグランドプレーン４５との距離を近づけることができる。このことにより、半導体リレー１において、変形例に示す半導体リレー３０に比べて、伝送信号の高周波特性をさらに良化できる。

　本開示の半導体リレーは、小型化が図れ、かつインサーションロスの低減が可能なため、高周波信号の通過及び遮断用素子として有用である。

１，２０，３０　半導体リレー
２　　　発光素子
３　　　第１ＭＯＳＦＥＴ素子
３ａ　　第１面
３ｂ　　第２面
３ｃ　　素子形成領域（第１領域）
３ｄ　　素子非形成領域（第２領域）
４　　　第２ＭＯＳＦＥＴ素子
４ａ　　第１面
４ｂ　　第２面
４ｃ　　素子形成領域（第１領域）
４ｄ　　素子非形成領域（第２領域）
５　　　受光駆動素子
５ｂ　　第２面
５１　　受光素子
５２　　駆動回路
６　　　第１入力端子
６ａ　　入力側外部端子部
７　　　第２入力端子
７ａ　　入力側外部端子部
７ｂ　　素子載置部
８　　　第１出力端子
８ａ　　第１出力側外部端子部
８ｂ　　第１素子載置部
９　　　第２出力端子
９ａ　　第２出力側外部端子部
９ｂ　　第２素子載置部
１０　　封止樹脂
１０ａ　遮光性樹脂
１０ｂ　透光性樹脂
１１　　ワイヤ
１２　　絶縁接着材
１３　　第３素子載置部
４０　　回路基板
４０ａ　誘電体基板
４１　　第１配線
４２　　第２配線
４３　　第３配線
４４　　導電ビア
４５　　グランドプレーン
１００　電気回路
２００　ノズル

Claims

　回路基板の上に実装される半導体リレーであって、
　第１入力端子と、
　第２入力端子と、
　前記第１入力端子と前記第２入力端子とに電気的に接続される発光素子と、
　前記発光素子から出力された光を受光する受光素子と、
　前記受光素子を有し、駆動信号を出力する受光駆動素子と、
　前記受光駆動素子から出力された前記駆動信号によりオンオフする第１ＭＯＳＦＥＴ素子と、
　前記受光駆動素子から出力された前記駆動信号によりオンオフする第２ＭＯＳＦＥＴ素子と、
　第１素子載置部と第１出力側外部端子部とを有する第１出力端子と、
　第２素子載置部と第２出力側外部端子部とを有する第２出力端子と、
　前記発光素子と、前記受光駆動素子と、前記第１ＭＯＳＦＥＴ素子と、前記第２ＭＯＳＦＥＴ素子と、前記第１入力端子と、前記第２入力端子と、前記第１出力端子と、前記第２出力端子と、を封止する封止樹脂と、
　を備え、
　前記発光素子と前記受光素子は、所定の間隔をあけて対向し、
　前記第１ＭＯＳＦＥＴ素子及び前記第２ＭＯＳＦＥＴ素子のそれぞれは、第１面と、前記第１面と対向する第２面とを有しており、
　前記受光素子と前記発光素子が互いに対向する方向は、前記第１面と前記第２面が互いに対向する方向と同じであり、
　前記第１素子載置部に前記第１ＭＯＳＦＥＴ素子の前記第１面が載置され、
　前記第２素子載置部に前記第２ＭＯＳＦＥＴ素子の前記第１面が載置され、
　前記第１素子載置部は、上下方向に延伸し、
　前記第１出力側外部端子部は、前記第1素子載置部から前記封止樹脂の下面に沿うように延伸し、前記封止樹脂から突出し、
　前記受光駆動素子は、前記第１ＭＯＳＦＥＴ素子の前記第２面及び前記第２ＭＯＳＦＥＴ素子の前記第２面に載置されている、
　半導体リレー。
　前記受光駆動素子は、前記第１ＭＯＳＦＥＴ素子の前記第２面及び前記第２ＭＯＳＦＥＴ素子の前記第２面に、絶縁接着材により固定されている、
　請求項１に記載の半導体リレー。
　前記封止樹脂は、遮光性樹脂と、前記発光素子からの光を透過する透光性樹脂と、を含み、
　前記発光素子と前記受光素子は、前記透光性樹脂を介して対向している、
　請求項１または２に記載の半導体リレー。
　前記第１ＭＯＳＦＥＴ素子と前記第２ＭＯＳＦＥＴ素子のそれぞれは、ＭＯＳＦＥＴが形成された第１領域とＭＯＳＦＥＴが形成されていない第２領域が上下に並んで配置されており、
　前記受光駆動素子は、前記第１ＭＯＳＦＥＴ素子及び前記第２ＭＯＳＦＥＴ素子のそれぞれの前記第２領域における前記第２面に載置されている、
　請求項１～３のいずれか１項に記載の半導体リレー。
　前記第１ＭＯＳＦＥＴ素子及び前記第２ＭＯＳＦＥＴ素子のそれぞれにおいて、前記第１領域は、前記第２領域よりも上方に配置される、
　請求項４に記載の半導体リレー。
　前記第１ＭＯＳＦＥＴ素子及び前記第２ＭＯＳＦＥＴ素子のそれぞれにおいて、前記第１領域は、前記第２領域よりも下方に配置される、
　請求項４に記載の半導体リレー。
　前記第１ＭＯＳＦＥＴ素子は第１ソース端子を有し、
　前記第２ＭＯＳＦＥＴ素子は第２ソース端子を有し、
　前記第１ソース端子と前記第２ソース端子はワイヤにより互いに接続され、
　前記ワイヤは前記受光駆動素子よりも下方に位置している、
　請求項１～５のいずれか１項に記載の半導体リレー。
　前記第１ＭＯＳＦＥＴ素子は第１ソース端子を有し、
　前記第２ＭＯＳＦＥＴ素子は第２ソース端子を有し、
　前記第１ソース端子と前記第２ソース端子はワイヤにより互いに接続され、
　前記ワイヤは前記受光駆動素子よりも上方に位置している、
　請求項１～４、６のいずれか１項に記載の半導体リレー。
　前記第１出力側外部端子部と、前記第２出力側外部端子部と、前記第１入力端子に設けられた第１入力側外部端子部と、前記第２入力端子に設けられた第２入力側外部端子部とは、前記封止樹脂の下面に沿って前記封止樹脂から外部に向かって突出するように設けられており、
　前記第１入力側外部端子部と前記第２入力側外部端子部とは、互いに間隔をあけて設けられており、
　前記第１出力側外部端子部と前記第２出力側外部端子部とは、互いに間隔をあけて設けられている、
　請求項１～８のいずれか１項に記載の半導体リレー。
　請求項９に記載の半導体リレーと、
　前記回路基板と、
を備えた電気回路であって、
　前記回路基板は、誘電体基板の上面に、第１配線と第２配線とが形成されてなり、
　前記第１配線は、間隔をあけて設けられた一対の配線で構成され、
　前記第２配線は、間隔をあけて設けられた一対の配線で構成され、
　前記第１入力端子は、前記第１入力側外部端子部の下面が、前記第１配線を構成する前記一対の配線のうちの一方の上面に接するように、前記第１配線に接続され、
　前記第２入力端子は、前記第２入力側外部端子部の下面が、前記第１配線を構成する前記一対の配線のうちの他方の上面に接するように、前記第１配線に接続され、
　前記第１出力端子は、前記第１出力側外部端子部の下面が、前記第２配線を構成する前記一対の配線のうちの一方の上面に接するように、前記第２配線に接続され、
　前記第２出力端子は、前記第１出力側外部端子部の下面が、前記第２配線を構成する前記一対の配線のうちの他方の上面に接するように、前記第２配線に接続されている、
　電気回路。
　前記回路基板の上面には、前記第２配線と離間して、かつ前記第２配線を挟むように第３配線がさらに形成されており、
　前記第３配線は、前記回路基板の下面に形成されたグランドプレーンと電気的に接続され、
　前記グランドプレーンは、グランド電位と電気的に接続されている、
　請求項１０に記載の電気回路。