WO2023246346A1 - 一种数据传输装置 - Google Patents

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WO2023246346A1
WO2023246346A1 PCT/CN2023/093000 CN2023093000W WO2023246346A1 WO 2023246346 A1 WO2023246346 A1 WO 2023246346A1 CN 2023093000 W CN2023093000 W CN 2023093000W WO 2023246346 A1 WO2023246346 A1 WO 2023246346A1
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convolutional
interleaver
level
sub
symbols
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PCT/CN2023/093000
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严增超
马会肖
黄科超
杨小玲
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Huawei Technologies Co Ltd
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    • H04L2001/0092—Error control systems characterised by the topology of the transmission link
    • H04L2001/0096—Channel splitting in point-to-point links

Definitions

  • the present application relates to the field of communication technology, and in particular, to a data transmission device.
  • This application provides a data transmission device that can not only meet the transmission performance of the data stream, but also help reduce the delay of the data stream transmission.
  • the number of cascaded interleaver stages can be flexibly selected, which can not only meet the transmission performance of the data stream, but also help to reduce the delay of data stream transmission.
  • the convolutional interleaving module is specifically configured to interleave the first data stream from the corresponding PCS channel according to the received indication signal.
  • the indication signal is used to indicate to bypass at least one stage of the convolutional interleaver in the z convolutional interleaving modules; or, the indication signal is used to indicate to bypass the i-th convolutional interleaving module in the z convolutional interleaving modules.
  • the jth-level convolutional interleaver, i is an integer less than z, j is an integer less than x.
  • the device further includes a management data input/output (MDIO) interface, and the indication signal includes the value of the MDIO control bit; the MDIO interface is used to receive the first information, and the first information includes The value of the control variable of MDIO, which is mapped to the control variable of the x-level convolutional interleaver.
  • MDIO management data input/output
  • Transmitting the indication signal through the MDIO interface does not occupy the bandwidth of the communication data stream.
  • the device further includes an attachment unit interface (AUI), the indication signal includes a first preset sequence or a second preset sequence; the AUI is used to receive alignment from the corresponding PCS channel Marker (alignment marker, AM) sequence, the AM sequence includes a first preset sequence; or is used to receive a second preset sequence from the corresponding PCS channel.
  • AUI attachment unit interface
  • AM alignment marker
  • the input interleaving depth of the first convolutional interleaving module is related to the coding method and symbol distribution method of the PCS layer;
  • the output interleaving depth of the first convolutional interleaving module is w x ⁇ p x ; where, w x is the number of sub-channels input to the x-th level convolution interleaver of the first convolution interleaving module, and p x is the number of sub-channels included in the x-th level convolution interleaver of the first convolution interleaving module.
  • the input interleaving depth of the k-th level convolution interleaver is w k-1 ⁇ p k-1
  • the k-th level convolution interleaving The output interleaving depth of the interleaver is w k -1 is the number of input symbols of the sub-channels of the k-1th level convolution interleaver
  • p k-1 is the number of sub-channels included in the k-1th level convolutional interleaver
  • the first level of the first convolutional interleaving module The input interleaving depth of the convolutional interleaver is equal to the input interleaving depth of the first convolutional interleaving module.
  • the delay between the k-th stage convolutional interleaver and the first-stage convolutional interleaver satisfies the following formula 2:
  • the output interleaving depth of the first-stage convolutional interleaver can be increased.
  • the x-level convolution interleaver included in the first convolutional interleaving module has different sub-channel numbers, and the first convolutional interleaving module is any one of z convolutional interleaving modules.
  • the number of sub-channels of the first-level convolution interleaver included in the first convolution interleaving module is the same as the x-1 level convolution included in the first convolution interleaving module except the first convolution interleaver.
  • the number of sub-channels of the interleaver is different, and the number of sub-channels of the x-1 stage convolution interleaver included in the first convolution interleaving module except the first convolution interleaver is the same.
  • the first convolutional interleaving module includes a first-level convolutional interleaver and a second-level convolutional interleaver.
  • the first convolutional interleaving module is any one of z convolutional interleaving modules; the first-level convolutional interleaver
  • the delay between two adjacent sub-channels is 24 symbols; and/or the delay of the second-stage convolutional interleaver is 144 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver and a second-level convolutional interleaver.
  • the first convolutional interleaving module is any one of z convolutional interleaving modules; the first-level convolutional interleaving module
  • the delay between two adjacent sub-channels in the processor is 26 symbols; and/or the delay of the second-stage convolutional interleaver is 130 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver and a second-level convolutional interleaver.
  • the first convolutional interleaving module is any one of z convolutional interleaving modules; the first-level convolutional interleaving module
  • the delay between two adjacent sub-channels in the processor is 26 symbols; and/or the delay of the second-stage convolutional interleaver is 156 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • the first convolutional interleaving module is any of z convolutional interleaving modules. a; the delay between two adjacent sub-channels in the level 1 convolutional interleaver is 24 symbols; and/or, the delay in the level 2 convolutional interleaver is 120 symbols; and/or, the level 3 convolutional interleaver
  • the delay of the product interleaver is 216 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • the first convolutional interleaving module is any of z convolutional interleaving modules. a; the delay between two adjacent sub-channels in the level 1 convolutional interleaver is 26 symbols; and/or, the delay in the level 2 convolutional interleaver is 130 symbols; and/or, the level 3 convolutional interleaver The delay of the product interleaver is 234 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • the first convolutional interleaving module is any of z convolutional interleaving modules. a; the delay between two adjacent sub-channels in the level 1 convolutional interleaver is 24 symbols; and/or, the delay in the level 2 convolutional interleaver is 120 symbols; and/or, the level 3 convolutional interleaver
  • the delay of the product interleaver is 240 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • the first convolutional interleaving module is any of z convolutional interleaving modules. a; the delay between two adjacent sub-channels in the level 1 convolutional interleaver is 26 symbols; and/or, the delay in the level 2 convolutional interleaver is 130 symbols; and /Or, the stage 3 convolutional interleaver has a delay of 260 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver and a second-level convolutional interleaver.
  • the first convolutional interleaving module is any one of z convolutional interleaving modules; the first-level convolutional interleaving module
  • the delay between two adjacent sub-channels in the processor is 46 symbols; and/or the delay of the second-stage convolutional interleaver is 230 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • the first convolutional interleaving module is any of z convolutional interleaving modules. a; the delay between two adjacent sub-channels in the level 1 convolutional interleaver is 46 symbols; and/or, the delay in the level 2 convolutional interleaver is 230 symbols; and/or, the level 3 convolutional interleaver
  • the delay of the product interleaver is 414 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • the first convolutional interleaving module is any of z convolutional interleaving modules. a; the delay between two adjacent sub-channels in the level 1 convolutional interleaver is 46 symbols; and/or, the delay in the level 2 convolutional interleaver is 276 symbols; and/or, the level 3 convolutional interleaver
  • the delay of the product interleaver is 552 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • the first convolutional interleaving module is any of z convolutional interleaving modules. a; the delay between two adjacent sub-channels in the level 1 convolutional interleaver is 48 symbols; and/or, the delay in the level 2 convolutional interleaver is 240 symbols; and/or, the level 3 convolutional interleaver
  • the delay of the product interleaver is 432 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • the first convolutional interleaving module is any of z convolutional interleaving modules. a; the delay between two adjacent sub-channels in the level 1 convolutional interleaver is 48 symbols; and/or, the delay in the level 2 convolutional interleaver is 288 symbols; and/or, the level 3 convolutional interleaver
  • the delay of the product interleaver is 576 symbols.
  • the first-level convolutional interleaver includes 3 sub-channels
  • the x-1-level convolutional interleaver except the first convolutional interleaver all includes 2 sub-channels; except the first-level convolutional interleaver,
  • ⁇ k-1 is the delay of the k-1th stage interleaver
  • ⁇ 1 is the delay between two adjacent sub-channels in the first-stage convolutional interleaver.
  • the x-level convolution interleaver included in the first convolutional interleaving module includes the same number of sub-channels, and the first convolutional interleaving module is any one of z convolutional interleaving modules.
  • the first convolutional interleaving module includes a first-level convolutional interleaver and a second-level convolutional interleaver.
  • the first convolutional interleaving module is any one of z convolutional interleaving modules; the first-level convolutional interleaver
  • the delay between two adjacent sub-channels is 36 symbols; and/or the delay of the second-stage convolutional interleaver is 72 symbols.
  • the x-level convolutional interleaver included in the first convolutional interleaving module includes the same number of sub-channels.
  • ⁇ k -1 is the delay of the k-1th stage interleaver.
  • the first convolutional interleaving module includes a first-level convolutional interleaver and a second-level convolutional interleaver; a delay of 34 symbols between two adjacent sub-channels in the first-level convolutional interleaver; and/or, The delay of the stage 2 convolutional interleaver is 68 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver and a second-level convolutional interleaver; a delay of 38 symbols between two adjacent sub-channels in the first-level convolutional interleaver; and/or, The delay of the stage 2 convolutional interleaver is 76 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • the first convolutional interleaving module is any one of z convolutional interleaving modules. ;
  • the delay between two adjacent sub-channels in the first-level convolutional interleaver is 34 symbols; and/or, the delay in the second-level convolutional interleaver is 68 symbols; and/or, the third-level convolutional interleaving
  • the delay of the processor is 136 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • the first convolutional interleaving module is any one of z convolutional interleaving modules. ;
  • the delay between two adjacent sub-channels in the first-level convolutional interleaver is 68 symbols; and/or, the delay in the second-level convolutional interleaver is 136 symbols; and/or, the third-level convolutional interleaving
  • the delay of the processor is 272 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • the first convolutional interleaving module is any one of z convolutional interleaving modules. ;
  • the delay between two adjacent sub-channels in the first-level convolutional interleaver is 70 symbols; and/or, the delay in the second-level convolutional interleaver is 140 symbols; and/or, the third-level convolutional interleaving
  • the delay of the processor is 280 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • the first convolutional interleaving module is any of z convolutional interleaving modules. a; a delay of 72 symbols between two adjacent sub-channels in the convolutional interleaver at stage 1; and/or, a delay of 144 symbols in the convolutional interleaver at stage 2; and/or, a convolutional stage 3
  • the interleaver delay is 288 symbols.
  • the number of input symbols of the sub-channels of the x-level convolution interleaver included in the first convolutional interleaving module is the same, and the sub-channels of the x-level convolutional interleaver included in the first convolutional interleaving module
  • the number of output symbols is the same, and the number of input symbols of the sub-channel of the k-th level convolution interleaver is greater than the number of output symbols of the sub-channel of the k-th level convolution interleaver; among them, the k-th level convolution interleaver is the first Any one of the x convolutional interleavers in the convolutional interleaving module, the first convolutional interleaving module is any one of the z convolutional interleaving modules, and k is a positive integer less than or equal to x.
  • the input interleaving depth of the first convolutional interleaving module is related to the coding method and symbol distribution method of the PCS layer;
  • the output interleaving depth of the first convolutional interleaving module is interleaving depth ⁇ p 1 ⁇ ... p x-1 ⁇ p x ,
  • p 1 is the number of sub-channels included in the first-level interleaver of the first convolutional interleaving module, p The number of sub-channels included in the interleaver, p x is the number of sub-channels included in the x-th level convolution interleaver of the first convolution interleaving module.
  • the number of input symbols of the sub-channels of the x-level convolutional interleaver is obtained based on the number of sub-channels of the x-level convolutional interleaver and the maximum interleaving depth output by the first convolutional interleaving module;
  • the number of output symbols of the sub-channels of the x-level convolutional interleaver is obtained according to the input interleaving depth of the first convolutional interleaving module.
  • the number of input symbols of the sub-channels of the x-level convolutional interleaver is equal to the maximum interleaving depth of the output of the first convolutional interleaving module divided by the number of sub-channels of the x-th level convolutional interleaver; x The number of output symbols of the sub-channels of the first-stage convolutional interleaver is equal to the input interleaving depth of the first convolutional interleaving module.
  • the number of input symbols of the sub-channels of the x-level convolutional interleaver and the number of output symbols of the sub-channels of the x-level convolutional interleaver are any of the following:
  • the number of input symbols of the sub-channel is 8, and the number of output symbols of the sub-channel of the x-level convolutional interleaver is 2; or, the number of input symbols of the sub-channel of the x-level convolutional interleaver is 6, and the number of The number of output symbols of the sub-channel is 2; alternatively, the number of input symbols of the sub-channel of the x-level convolutional interleaver is 4, and the number of output symbols of the sub-channel of the x-level convolutional interleaver is 2; or,
  • the number of input symbols of the sub-channel of the x-level convolution interleaver is 8, and the number of output symbols of the sub-channel of the The number of output symbols of the sub-channel of the x-level convolution
  • the device further includes an AM locking module, which is used to align boundaries of symbols in the first data stream.
  • the device further includes an inner code encoding module, and the inner code encoding module is used to encode the second data stream.
  • the present application provides an optical module, which may include the above-mentioned first aspect or any one of the data transmission devices in the first aspect.
  • Figure 1a is a schematic diagram of the architecture of a data center applicable to this application.
  • Figure 1b is a schematic diagram of the architecture of another data center to which this application can be applied;
  • Figure 2a is a schematic structural diagram of an optical module provided by this application.
  • Figure 2b is a schematic structural diagram of another optical module provided by this application.
  • Figure 3 is a schematic structural diagram of a device provided by this application.
  • Figure 4 is a schematic diagram of communication between an optical module and equipment provided by this application.
  • FIG. 5 is a schematic structural diagram of a data transmission device provided by this application.
  • Figure 6a is a schematic structural diagram of z roll call interleaving modules provided by this application.
  • Figure 6b is a schematic structural diagram of another z volume interleaving module provided by this application.
  • Figure 7a is a schematic structural diagram of another z convolution interleaving module provided by this application.
  • Figure 7b is a schematic structural diagram of another z convolutional interleaving module provided by this application.
  • Figure 8 is a schematic structural diagram of a k-th level convolutional interleaver provided by this application.
  • Figure 9 is a schematic structural diagram of a first convolutional interleaving module provided by this application.
  • Figure 10 is a schematic structural diagram of a first convolutional interleaving module provided by this application.
  • Figure 11 is a schematic structural diagram of yet another first convolutional interleaving module provided by this application.
  • Figure 12 is a schematic structural diagram of another first convolutional interleaving module provided by this application.
  • Figure 13 is a schematic structural diagram of yet another first convolutional interleaving module provided by this application.
  • Figure 14 is a schematic structural diagram of another k-th level convolutional interleaver provided by this application.
  • Figure 15 is a schematic structural diagram of yet another first convolutional interleaving module provided by this application.
  • Figure 16 is a schematic structural diagram of another first convolutional interleaving module provided by this application.
  • Figure 17 is a schematic structural diagram of yet another first convolutional interleaving module provided by this application.
  • Figure 18 is a schematic structural diagram of yet another first convolutional interleaving module provided by this application.
  • each PCS layer includes 4 Reed-Solomon (RS) codewords, and the RS codeword is represented as KP4 (544, 514), KP4 (544, 514) means that a codeword includes 544 symbols.
  • the PCS layer in 800G-ETC mode has a total of 32 PCS channels. Every two RS codewords are a group. The codewords of the first group are represented by RS codeword A and RS codeword B. The codewords of the second group are represented by RS codeword C and RS codeword D. The codewords of the third group are represented by RS codeword C and RS codeword D.
  • the codewords are identified as RS codeword E and RS codeword F.
  • the symbol of RS codeword A is represented by symbol a
  • the symbol of RS codeword B is represented by symbol b
  • the symbol of RS codeword C is represented by symbol c
  • the symbol of RS codeword D is represented by symbol c
  • the symbol of RS codeword E is represented by symbol c.
  • the symbol is represented by symbol e
  • the symbol of RS codeword F is represented by symbol f.
  • each PCS channel on the 16 PCS channels is an interleaving of symbol a and symbol b, with a total of 34 interleaved ab
  • each a represents the symbol of a position of codeword a.
  • the first a represents the 543rd symbol of codeword A
  • each b represents the symbol of a position of codeword B.
  • the first b represents the 544th symbol of codeword B.
  • each PCS layer includes 2 RS codewords.
  • the codeword is represented as KP4 (544, 514).
  • KP4 (544, 514) indicates that a codeword includes 544 symbols.
  • the PCS layer in IEEE 800G mode has a total of 16 PCS channels, and the rate of each channel is 50Gbps. Every two RS codewords are a group.
  • the codewords of the first group are represented by RS codeword A and RS codeword B.
  • the codewords of the second group are represented by RS codeword C and RS codeword D.
  • the codewords of the third group are represented by RS codeword C and RS codeword D.
  • the codewords are identified as RS codeword E and RS codeword F.
  • the symbol of RS codeword A is represented by symbol a
  • the symbol of RS codeword B is represented by symbol b
  • the symbol of RS codeword C is represented by symbol c
  • the symbol of RS codeword D is represented by symbol c
  • the symbol of RS codeword E is represented by symbol c.
  • the symbol is represented by symbol e
  • the symbol of RS codeword F is represented by symbol f.
  • each PCS channel on the 16 PCS channels is an interleaving of symbol a and symbol b, with a total of 34 interleaved ab
  • each a represents the symbol of a position of codeword a.
  • the first a represents the 543rd symbol of codeword A
  • each b represents the symbol of a position of codeword B.
  • the first b represents the 544th symbol of codeword B.
  • each PCS layer includes 2 RS codewords.
  • the codeword is represented as KP4 (544, 514).
  • KP4 (544, 514) indicates that a codeword includes 544 symbols.
  • the PCS layer in IEEE 800G mode has a total of 8 PCS channels, and the rate of each channel is 100Gbps. Every two RS codewords are a group.
  • the codewords of the first group are represented by RS codeword A and RS codeword B.
  • the codewords of the second group are represented by RS codeword C and RS codeword D.
  • the codewords of the third group are represented by RS codeword C and RS codeword D.
  • the codewords are identified as RS codeword E and RS codeword F.
  • the symbol of RS codeword A is represented by symbol a
  • the symbol of RS codeword B is represented by symbol b
  • the symbol of RS codeword C is represented by symbol c
  • the symbol of RS codeword D is represented by symbol c
  • the symbol of RS codeword E is represented by symbol c.
  • the symbol is represented by symbol e
  • the symbol of RS codeword F is represented by symbol f.
  • each PCS channel on the 8 PCS channels is an interleaving of symbol a and symbol b, with a total of 68 interleaved ab
  • each a represents a bit of codeword a set symbol.
  • the first a represents the 543rd symbol of codeword A
  • each b represents the symbol of a position of codeword B.
  • the first b represents the 544th symbol of codeword B.
  • the outer codewords of the PCS layer on the host side are RS(544,514), and the number of included codewords may also be 3 or 4, etc.
  • the outer code word of the PCS layer on the host side is RS (576, 514), and the number of code words contained is 1, 2, 3, or 4, etc.
  • Field refers to the number of symbols input to each stage of the convolutional interleaver at one time.
  • the total number of symbols allocated by two codewords to a PCS channel can be called a symbol set, and a symbol set includes 68 symbols.
  • each symbol set includes 17 fields.
  • Symbol set 1 is abababab...ab, repeated 34 times;
  • symbol set 2 is cdcdcdcd...cd, repeated 34 times;
  • symbol set 3 is efefefef...ef, repeated 34 times.
  • the first field to the 17th field are abab, the 18th field to the 34th field are cdcd, and so on.
  • Figure 1a is a schematic diagram of the architecture of a data center to which this application can be applied.
  • the data center network includes three layers, namely the core layer (Core), the aggregation layer (Aggregation) and the access layer (Access).
  • the access layer can also be called the edge layer.
  • Each layer may include one or more devices (or hosts).
  • Figure 1a takes the example of the core layer including 2 devices, the aggregation layer including 4 devices, and the access layer including 3 devices.
  • the devices included in the core layer can be called Core nodes
  • the devices included in the aggregation layer can be called Aggregation nodes
  • the devices included in the access layer can be called Access nodes or top of rack (TOR) nodes.
  • the device may be, for example, a switch or a host.
  • the downlink port of the Access node can be connected to the server (Server), the uplink port of the Access node can be connected to the Aggregatio node; the downlink port of the Aggregation node can be connected to the Access node, and the uplink port of the Aggregation node can be connected to the Core node .
  • the Core node can be called the upstream node of the Aggregation node, and the Aggregation node can be called the upstream node of the Access node.
  • the architecture of the data center shown in Figure 1a is only an example, and the data center can also be divided into two layers, or it can also be divided into three or more layers.
  • the number of devices included in the core layer, aggregation layer and access layer may be the same or different, and this application does not limit this.
  • Figure 1b is a schematic diagram of the architecture of another data center to which this application can be applied.
  • the data center network includes two levels of equipment, namely spine equipment and leaf equipment. Among them, a backbone device is used to connect to each leaf device, and the leaf devices are used to connect to the server.
  • Figure 1b takes 2 backbone devices and 4 leaf devices as an example. It can be understood that the architecture of the data center shown in Figure 1b is only an example. The number of backbone devices and leaf devices included in the data center may be the same or different, and this application does not limit this.
  • the above data center can be used in short-distance interconnection, cloud storage, cloud computing, fifth-generation (5rd-Generation, 5G) base station backbone network, augmented reality/virtual reality (AR/VR), artificial intelligence (SIG), cloud computing, cloud storage, optical transmission, optical access or base station fronthaul.
  • 5G fifth-generation
  • AR/VR augmented reality/virtual reality
  • AI artificial intelligence
  • cloud computing cloud storage
  • optical transmission optical access or base station fronthaul.
  • the above-mentioned device in Figure 1a or Figure 1b is also provided with an optical module or an electrical module to implement communication between the devices.
  • Optical modules or electrical modules can be targeted at next-generation Ethernet, B800 Gigabit (G)-SR4, B400G-DR4, B400G-DR4-2, B400G-FR4, B400G-LR4, B400G-FR1, B400G-LR2, B400G- LR1 and other pluggable optical modules.
  • 800GBASE-SR4 means 800 gigabit per second data stream PCS or PMA pass PMD transmission through 4 pairs of multimode optical fibers.
  • 800GBASE-SR8 means that 800 gigabits per second data stream PCS/PMA is transmitted through 8 pairs of PMDs of multimode optical fiber.
  • 800GBASE-SR16 means that 800 gigabits per second data stream PCS/PMA is transmitted through 16 pairs of multimode fiber PMDs.
  • 800GBASE-DR4 means that 800 gigabits per second data stream PCS/PMA is transmitted through PMD of 4 pairs of single-mode optical fibers, with a coverage range of 500 meters (m).
  • 800GBASE-DR8 means that 800 gigabits per second data stream PCS/PMA is transmitted through 8 pairs of PMD single-mode optical fibers, with a coverage range of 500m.
  • 800GBASE-DR4-2 means that 800 gigabits per second data stream PCS/PMA is transmitted through PMD of 4 pairs of single-mode optical fibers, with a coverage range of 2km.
  • 800GBASE-DR8-2 means that 800 gigabit per second data stream PCS/PMA is transmitted through 8 pairs of single-mode fiber PMD, with a coverage range of 2km.
  • 800GBASE-FR4 means that the 800 gigabit per second data stream PCS/PMA uses 4-level amplitude modulation and is transmitted through PMD transmission of 4 WDM (wavelength division multiplexing) channels on a pair of single-mode optical fibers, with a coverage range of 2km.
  • 800GBASE-LR4 means 800 gigabit per second data stream
  • PCS/PMA uses 4-level amplitude modulation and is transmitted through PMD transmission of 4 wavelength division multiplexing (WDM) channels on a pair of single-mode optical fibers, covering the range Reach 10km.
  • WDM wavelength division multiplexing
  • the optical module may include a physical media dependent (PMD) layer and a physical medium attachment (PMA) layer.
  • PMA physical media dependent
  • the PMA layer includes units that can implement the functions of the inner (Inner)-FEC layer. It can also be understood that the functions of the Inner-FEC layer are integrated in the PMA layer.
  • FIG. 2b is a schematic structural diagram of another optical module provided by this application.
  • the optical module may include a PMD layer, a PMA layer and an Inner-FEC layer. It can also be understood that the Inner-FEC layer and the PMA layer are two independent layers.
  • the device may include a physical coding sublayer (PCS) and an Inner-FEC layer; alternatively, the Inner-FEC layer function is integrated into the PCS.
  • PCS physical coding sublayer
  • Inner-FEC layer function is integrated into the PCS.
  • z convolutional interleaving modules can be integrated in the PMA layer or Inner-FEC layer of the optical module. It can also be understood that the optical module can include the above-mentioned data transmission device. Or z convolutional interleaving modules can also be integrated into the PCS layer of the device. In other words, the device can include the above-mentioned data transmission device. This application does not limit this.
  • multiple convolutional interleaver are cascaded, which can flexibly select the number of cascaded interleaver stages, thereby not only meeting the transmission performance of the data stream, but also helping to reduce the delay of data stream transmission.
  • z convolutional interleaving modules can bypass a certain level or levels of convolutional interleaver and directly enter the inner code encoder according to the received instruction signal, thereby enabling flexible adjustment of the convolutional interleaver.
  • the delay of the interleaver can also be flexibly selected by the inner code encoder.
  • the indication signal may include but is not limited to a bypass or bypass signal. A valid bypass signal indicates that the convolution interleaver needs to be bypassed, and an invalid bypass signal indicates that the convolution interleaver needs to be passed through (or not bypassed or enabled).
  • a convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • An indication signal can indicate to bypass all the third-level convolutional interleaver in the z convolutional interleaving modules.
  • the indication signal may also indicate bypassing two or more stages of convolutional interleaver.
  • the indication signal may also indicate to bypass the 3rd level convolutional interleaver and the 2nd level convolutional interleaver in the z convolutional interleaving modules.
  • the indication signal indicates that z second-level convolutional interleavers and z third-level convolutional interleavers on PCS channel 1 to PCS channel z are bypassed, and field 1 from PCS channel 1 passes through the first-level convolution.
  • Interleaving of the interleaver, bypassing (or not passing through) the 2nd-level convolutional interleaver and the 3rd-level convolutional interleaver directly enters the inner code encoder; field 2 from PCS channel 2 goes through the 1st-level convolution
  • the interleaving of the interleaver directly enters the inner code encoder without passing through the second-level convolutional interleaver and the third-level convolutional interleaver; and so on, the field z from PCS channel z is interleaved by the first-level convolutional interleaver.
  • the convolutional interleaver of the same stage is connected to a first register included in the optical module.
  • the z first-level convolutional interleavers are connected to the first register 1
  • the z second-level convolutional interleavers are connected to the first register 2.
  • the z third-level convolution interleavers are all connected to the first register 3.
  • the indication signal is a two-dimensional signal.
  • the indication signal is used to indicate to bypass the j-th convolutional interleaver in the i-th convolutional interleaving module among the z convolutional interleaving modules, i is an integer less than z, and j is An integer less than x.
  • each convolutional interleaving module is controlled by an independent instruction signal. In other words, one instruction signal can control one or several convolutional interleaver.
  • Figure 7a is a schematic structural diagram of another z convolutional interleaving module provided by this application.
  • the indication signal (PCS channel 1 to PCS channel z, third-level convolutional interleaver) is used to indicate to bypass the third-level convolutional interleaver corresponding to PCS channel 1 to PCS channel z.
  • the indication signal (PCS channel 2 to PCS channel z, second-level convolutional interleaver) is used to indicate bypassing the second-level convolutional interleaver corresponding to PCS channel 2 to PCS channel z.
  • the number of cascaded convolution interleaver stages of each convolution interleave module can be independently controlled, thereby enabling different error correction capabilities on different PCS channels and helping to further increase the number of applications.
  • scene For example, hash (Breakout) transmission mode can be supported.
  • the value of the control bit of the first register connected to the convolutional interleaver is related to the bypass indication signal.
  • the value of the control bit of the first register connected to the convolutional interleaver is 1, indicating that the bypass indication signal is valid, and the value of the control bit of the first register connected to the convolutional interleaver is 0, indicating that the bypass indication signal is invalid.
  • the device can determine which convolution interleaver(s) to bypass and which convolution interleaver(s) to pass through (or not bypass).
  • the device can update the volume to the optical module through the CMIS interface.
  • the control bit value of the first register corresponding to the product interleaver is taken.
  • the device can determine to bypass the third-level convolution interleaver in the z convolution interleaving modules, pass the first-level convolution interleaver and the second-level convolution interleaver, and transfer the third-level convolution interleaver through the CMIS interface.
  • the CMIS interface may include, but is not limited to, an integrated circuit bus I2C general software interface.
  • the data stream of the PCS layer is transmitted to the PMA layer or FEC layer through z PCS channels (or called logical channels).
  • the PMA layer or FEC layer recovers (or demultiplexes) z data streams.
  • the AM locking module included in the data transmission device can first align the boundaries of symbols of the z data streams. Specifically, the AM locking module performs a symbol boundary locking operation on z data streams, or it is called an alignment operation on the boundary of a symbol-level data block (such as a 10-bit RS symbol), or it is called AM locking (Lock), or it is called AM locking (Lock).
  • Boundary locking for 10-bit data blocks or q-symbol alignment, or q ⁇ 10-bit data block boundary alignment, or q-symbol boundary locking, or q ⁇ 10-bit data block boundary locking, specifically The process can be found in the introduction of the prior art and will not be described in detail here.
  • the following is a situation-by-case introduction based on the relationship between the number of input symbols of the sub-channel of the k-th stage convolutional interleaver and the number of output symbols of the sub-channel of the k-th stage convolutional interleaver.
  • Case 1 The number of input symbols of the sub-channel of the k-th stage convolutional interleaver is equal to the number of output symbols of the sub-channel of the k-th stage convolutional interleaver.
  • L is the number of symbols allocated to the PCS channel corresponding to the first convolutional interleaving module.
  • Two possible situations are further divided into two possible situations based on whether the number of sub-channels included in x-level convolutional interleaving is the same.
  • the number of sub-channels of the x-level convolutional interleaver included in the first convolutional interleaving module is different.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver and a third-level convolutional interleaver; the first-level convolutional interleaver between two adjacent sub-channels
  • the delay is 24 symbols; and/or the delay of the stage 2 convolutional interleaver is 144 symbols; and/or the delay of the stage 2 convolutional interleaver is 288 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver and a third-level convolutional interleaver; the first-level convolutional interleaver between two adjacent sub-channels
  • the delay is 36 symbols; and/or the delay of the stage 2 convolutional interleaver is 72 symbols; and/or the delay of the stage 3 convolutional interleaver is 144 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver; the first-level convolutional interleaver between two adjacent sub-channels
  • the delay is 24 symbols; and/or the delay of the stage 2 convolutional interleaver is 120 symbols; and/or the delay of the stage 3 convolutional interleaver is 240 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver and a third-level convolutional interleaver; the first-level convolutional interleaver between two adjacent sub-channels
  • the delay is 46 symbols; and/or the delay of the stage 2 convolutional interleaver is 230 symbols; and/or the delay of the stage 3 convolutional interleaver is 414 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver and a third-level convolutional interleaver; the first-level convolutional interleaver between two adjacent sub-channels
  • the delay is 46 symbols; and/or the delay of the stage 2 convolutional interleaver is 276 symbols; and/or the delay of the stage 3 convolutional interleaver is 552 symbols.
  • the first convolutional interleaving module includes the first-level convolutional interleaver, the second-level convolutional interleaver and the third-level convolutional interleaver.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver and a third-level convolutional interleaver; the first-level convolutional interleaver between two adjacent sub-channels
  • the delay is 48 symbols; and/or the delay of the stage 2 convolutional interleaver is 288 symbols; and/or the delay of the stage 3 convolutional interleaver is 576 symbols.
  • the first-level convolutional interleaver includes 3 sub-channels, w 1 symbol is distributed to 3 sub-channels in a polling manner (for details, please refer to the relevant introduction above), and the delay of sub-channel 1 is 0 symbols, sub-channel 2 is delayed by ⁇ 1 symbol, and sub-channel 3 is delayed by 2 ⁇ 1 symbol.
  • the three sub-channels are then subjected to w 1 symbol polling multiplexing processing as the output of the first-stage convolutional interleaver.
  • the first-level convolutional interleaver includes 2 sub-channels, w 2 symbols are distributed to 2 sub-channels in a polling manner, sub-channel 1 is delayed by 0 symbols, and sub-channel 2 is delayed by ⁇ 2 symbol.
  • the two sub-channels are then subjected to w 2 symbol polling multiplexing processing as the output of the second-stage convolutional interleaver.
  • the parameters of the third-level convolutional interleaver include (w 3 , p 3 , ⁇ 3 ), where w 3 represents the number of input symbols of the sub-channel of the third-level convolutional interleaver, and p 3 represents the number of input symbols of the sub-channel of the third-level convolutional interleaver.
  • the number of sub-channels of the first-level convolutional interleaver, ⁇ 3 represents the delay of the third-level convolutional interleaver.
  • the first-level convolutional interleaver includes 2 sub-channels, w 3 symbols are distributed to 2 sub-channels in a polling manner, sub-channel 1 is delayed by 0 symbols, and sub-channel 2 is delayed by ⁇ 3 symbol.
  • the two sub-channels are then subjected to w 3 symbol polling multiplexing processing as the output of the third-level convolutional interleaver.
  • the parameters of the second-level convolutional interleaver included in the first convolutional interleaving module can also be other possibilities.
  • the inner code encoder suitable for the first convolutional interleaving module shown in the above scenario 1.1 includes but is not limited to Hamming (128, 120) encoder.
  • the number of input symbols of the sub-channels of the x-level convolutional interleaver included in the first convolutional interleaving module are all the same.
  • each x-level convolutional interleaver includes 2 sub-channels.
  • the parameters of the first-level convolution interleaver include (w 1 , 3, ⁇ 1 )
  • the parameters of the second-level convolution interleaver include (w 2 , 2, ⁇ 2 )
  • the parameters of the third-level convolution interleaver include The parameters of include (w 3 , 2, ⁇ 3 ), and so on
  • the parameters of the x-th level convolutional interleaver include (w x , 2, ⁇ x ).
  • ⁇ k -1 is the delay of the k-1th stage interleaver.
  • the delay of the first-level convolutional interleaver is ⁇ symbols
  • the delay of the second-level convolutional interleaver is 2 ⁇ symbols
  • the delay of the third-level convolutional interleaver is 4 ⁇ symbols
  • the delay length of the x-th stage convolutional interleaver is 2 (x-1) ⁇ symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver and a second-level convolutional interleaver
  • the first convolutional interleaving module is one of the z convolutional interleaving modules. Any one; the delay between two adjacent sub-channels in the first-stage convolutional interleaver is 36 symbols; and/or the delay of the second-stage convolutional interleaver is 72 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver and a second-level convolutional interleaver; the delay between two adjacent sub-channels in the first-level convolutional interleaver is 34 symbols; and/or , the delay of the level 2 convolutional interleaver is 68 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver and a second-level convolutional interleaver; the delay between two adjacent sub-channels in the first-level convolutional interleaver is 38 symbols; and/or , the delay of the level 2 convolutional interleaver is 76 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver and a third-level convolutional interleaver; the first-level convolutional interleaver between two adjacent sub-channels
  • the delay is 68 symbols; and/or the delay of the stage 2 convolutional interleaver is 136 symbols; and/or the delay of the stage 3 convolutional interleaver is 272 symbols.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver and a third-level convolutional interleaver; the first-level convolutional interleaver between two adjacent sub-channels A delay of 70 symbols; and/or a delay of 140 symbols for the stage 2 convolutional interleaver; and/or a delay of 280 symbols for the stage 3 convolutional interleaver.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver and a third-level convolutional interleaver.
  • the first convolutional interleaving module is z convolutions. Any of the interleaving modules; a delay of 72 symbols between two adjacent sub-channels in the level 1 convolutional interleaver; and/or, a delay of 144 symbols in the level 2 convolutional interleaver; and/or, The delay of the level 3 convolutional interleaver is 288 symbols.
  • the configuration parameters of each level of convolutional interleaver are introduced.
  • the parameters of the second-stage convolutional interleaver include (w 2 , p 2 , ⁇ 2 ).
  • the first-stage convolutional interleaver includes 2 sub-channels, w 2 symbols are distributed to 2 sub-channels in polling, sub-channel 1 is delayed by 0 symbols, and sub-channel 2 is delayed by ⁇ 2 symbols. Then pair the 2 sub-channels Perform w 2 symbol polling multiplexing processing as the output of the second-level convolutional interleaver.
  • Case 2 The number of input symbols of the sub-channel of the k-th stage convolutional interleaver is greater than the number of output symbols of the sub-channel of the k-th stage convolutional interleaver.
  • the number of input symbols of the sub-channels of the x-level convolutional interleaver included in the first convolutional interleaving module are all the same, and the output symbols of the subchannels of the x-level convolutional interleaver included in the first convolutional interleaving module are The numbers are all the same.
  • the number of input symbols of the sub-channel of the convolutional interleaver is represented by w
  • the number of output symbols of the sub-channel of the convolutional interleaver is represented by y. w>y.
  • the first convolutional interleaving module includes a first-level convolutional interleaver, a second-level convolutional interleaver, and a third-level convolutional interleaver.
  • Each level of convolutional interleaver includes 2 sub-channels. example.
  • the number of input symbols of the sub-channels of the first-level convolutional interleaver, the second-level convolutional interleaver and the third-level convolutional interleaver is w.
  • the first-level convolutional interleaver, the second-level convolutional interleaver and the third-level convolutional interleaver are all w.
  • the number of input symbols of the sub-channels of the 3-level convolutional interleaver is all y, and w is greater than y.
  • the field abababab inputs the k-th level convolutional interleaver a comes from the code word A, and b comes from the code word Word B.
  • the distribution time of sub-channel 2 2 ⁇ t+1
  • t is an integer.
  • w k symbols are distributed to sub-channel 1, and sub-channel 1 outputs y k symbols; at time 1, w k symbols are distributed to sub-channel 2, and sub-channel 2 outputs y k symbols. ; At the 2nd moment, w k symbols are distributed to sub-channel 1, and sub-channel 1 outputs y k symbols; at the 3rd moment, w k symbols are distributed to sub-channel 2, and sub-channel 2 outputs y k symbols; at the 4th moment Distribute w k symbols to sub-channel 1, and sub-channel 1 outputs y k symbols; at time 5, w k symbols are distributed to sub-channel 2, and sub-channel 2 outputs y k symbols; and so on.
  • the delay of sub-channel 1 is 0 symbols and the delay of sub-channel 1 is ⁇ k symbols.
  • the number of input symbols of the sub-channels of the x-level convolutional interleaver can be obtained based on the number of sub-channels of the x-level convolutional interleaver and the maximum interleaving depth output by the first convolutional interleaving module. .
  • the maximum interleaving depth output by the first convolutional interleaving module is equal to the maximum interleaving depth required by the inner code encoder.
  • the maximum interleaving depth required by the inner code encoder can be found in the relevant introduction mentioned above and will not be described again here.
  • the number of input symbols of the sub-channels of the x-level convolutional interleaver is equal to the maximum interleaving depth of the output of the first convolutional interleaving module divided by the number of sub-channels of the x-th level convolutional interleaver.
  • the inner code encoder is Extended Hamming (128, 120) encoding
  • the number of output symbols of the sub-channels of the x-level convolutional interleaver is equal to the interleaving depth input by the first convolutional interleaving module; or the number of output symbols of the sub-channels of the x-level convolutional interleaver is equal to the first convolutional interleaving module. 1/2 times the input interleaving depth; or the number of output symbols of the sub-channels of the x-level convolutional interleaver is equal to 1/4 times the input interleaving depth of the first convolutional interleaving module, etc.
  • the following example shows a specific example of the parameters of the first convolutional interleaving module based on scenario 2.
  • the four parameters of the second-level convolution interleaving (w 2 , p 2 , ⁇ 2 , y 2 ) (4, 2, 2 ⁇ , 1), the second level
  • the first field input to the first-level convolutional interleaver is 8 symbols, coming from codeword A and codeword B.
  • the 4 symbols allocated to sub-channel 1 are abab, and the 4 symbols allocated to sub-channel 2 are also abab.
  • the data stream of sub-channel 2 undergoes a delay greater than L/2 symbols to ensure that the output symbols of sub-channel 2 are the symbols of the second field, that is, cdcd.
  • the first-stage convolutional interleaver output The field is abefcdgh.
  • the first field input to the first-level convolutional interleaver is 16 symbols, which come from codeword A, codeword B, codeword C and codeword D.
  • the symbols of RS codeword A are symbol a
  • the symbol of RS codeword B is symbol b
  • the symbol of RS codeword C is symbol c
  • the symbol of RS codeword D is symbol d.
  • Four RS codewords are defined as a group, and the symbols of a group of RS codewords are allocated to each PCS channel.
  • the total symbol length is L.
  • the 8 symbols allocated by sub-channel 1 are abcdabcd, and the 8 symbols allocated by sub-channel 2 are also abcdabcd.
  • the data stream of sub-channel 2 undergoes a delay greater than L/2 symbols to ensure that the output symbol of sub-channel 2 is the symbol of the second field, that is, efghefgh.
  • the first-stage convolutional interleaver output The field is aiejbkflcmgndohp.
  • the first field input to the first-level convolutional interleaver is 12 symbols, coming from codeword A and codeword B.
  • the 6 symbols allocated by sub-channel 1 are ababab, and the 6 symbols allocated by sub-channel 2 are also ababab.
  • the data stream of sub-channel 2 undergoes a delay greater than L/2 symbols to ensure that the output symbols of sub-channel 2 are the symbols of the second field, that is, cdcdcd.
  • the first-stage convolutional interleaver output The field is abcdefabcdef.
  • the number of sub-channels included in each stage of the x-level convolution interleaver may also be 3 or include more sub-channels.
  • the data transmission device may further include a mapping module.
  • the mapping module is used to perform mapping processing on the data encoded by the inner encoding module, and the processing granularity can be 1 bit, 2 bits, 4 bits, or 8 bits, etc.
  • “plurality” means two or more.
  • “And/or” describes the association of associated objects, indicating that there can be three relationships, for example, A and/or B, which can mean: A exists alone, A and B exist simultaneously, and B exists alone, where A, B can be singular or plural.
  • the character “/” generally indicates that the related objects are in an “or” relationship.
  • the character “/” indicates that the related objects are in a “division” relationship.
  • the word “exemplary” is used to mean an example, illustration, or illustration. Any embodiment or design described herein as “example” is not intended to be construed as preferred or advantageous over other embodiments or designs. Alternatively, it can be understood that the use of the word “example” is intended to present concepts in a specific manner and does not constitute a limitation on this application.

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Abstract

一种数据传输装置，用于解决现有技术中交织过程中无法既可以实现低延迟且能满足传输性能的问题。可应用于短距互联、云应用、增强现实AR、虚拟现实VR、人工智能AI等领域。该数据传输装置包括z个物理编码子层PCS通道和z个卷积交织模块，一个卷积交织模块对应一个PCS通道，卷积交织模块包括级联的x级卷积交织器，x为大于1的整数，z为正整数。PCS通道用于接收来自PCS层的第一数据流，一条第一数据流对应一个PCS通道；卷积交织模块用于对来自对应的PCS通道的第一数据流进行交织处理，获得第二数据流，第二数据流的交织深度与内码编码器的输入比特数相关。通过级联的交织器，可以实现灵活选择级联的交织器级数。

Description

一种数据传输装置
相关申请的交叉引用
本申请要求在2022年06月25日提交中国专利局、申请号为202210731905.0、申请名称为“一种数据传输装置”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及通信技术领域，尤其涉及一种数据传输装置。
背景技术
随着数据流量的持续高速增长，设备的容量也在快速提升，对以太网的传输速率的要求也越来越高。国际标准组织定义了电气和电子工程师协会(institute of electrical and electronics engineers，IEEE)802.3以太网(ethernet)协议，IEEE 802.3以太网协议中定义了100吉以太网(GE)、200GE、400GE的接口协议。然而，400GE网络端口技术也已经无法满足需求，亟需超过400吉比特每秒(G bit per second，Gbps)(如800Gbps或者1.6Tbps)吞吐率的下一代以太网技术。
然而，随着以太网传输速率的提升，传输误码率也在增大，前向纠错码(forward error correction，FEC)成为解决传输误码的关键技术。如何设计出低延迟且能满足传输性能的交织器是当前亟需解决的技术问题。
发明内容
本申请提供一种数据传输装置，用于既可以满足数据流的传输性能，又有助于减小数据流传输的延迟。
第一方面，本申请提供一种数据传输装置，该数据传输装置包括z个物理编码子层(physical coding sublayer，PCS)通道和z个卷积交织模块，一个卷积交织模块对应一个PCS通道，卷积交织模块包括级联的x级卷积交织器，x为大于1的整数，z为正整数。PCS通道用于接收来自PCS层的第一数据流，一条第一数据流对应一个PCS通道。卷积交织模块用于对来自对应的PCS通道的第一数据流进行交织处理，获得第二数据流，第二数据流的交织深度与内码编码器的输入比特数相关。
基于上述数据传输装置，通过多个卷积交织器级联，可以实现灵活选择级联的交织器级数，从而既可以满足数据流的传输性能，又有助于减小数据流传输的延迟。
在一种可能的实现方式中，卷积交织模块具体用于：根据接收到的指示信号，对来自对应的PCS通道的第一数据流进行交织处理。其中，指示信号用于指示绕过z个卷积交织模块中的至少一级卷积交织器；或者，指示信号用于指示绕过z个卷积交织模块中的第i个卷积交织模块中的第j级卷积交织器，i为小于z的整数，j为小于x的整数。
通过指示信号，可以灵活控制绕过z个卷积交织模块中的哪一级或哪几级的卷积交织器，从而不需要限制内码编码器的位宽，进而可以灵活选择内码编码器。或者也可以独立控制每个卷积交织模块级联的卷积交织器的级数，可以使得不同的PCS通道上有不同的纠 错能力，有助于进一步增加可应用的场景。例如，可以支持散列(Breakout)传输模式。
在一种可能的实现方式中，装置还包括管理数据输入输出(management data input/output，MDIO)接口，指示信号包括MDIO控制位的取值；MDIO接口用于接收第一信息，第一信息包括MDIO的控制变量的取值，MDIO控制变量映射于x级卷积交织器的控制变量。
通过MDIO接口传输指示信号，可以不占用通信数据流的带宽。
在一种可能的实现方式中，装置还包括附接单元接口(attachment unit interface，AUI)，指示信号包括第一预设序列或第二预设序列；AUI用于接收来自对应的PCS通道的对齐标志(alignment marker，AM)序列，AM序列包括第一预设序列；或者，用于接收来自对应的PCS通道的第二预设序列。
通过将指示信号携带在AM序列，有助于减小光模块和设备之间的开销。
在一种可能的实现方式中，第k级卷积交织器的子通道的输入符号数等于第k级卷积交织器的子通道的输出符号数，第k级卷积交织器为第一卷积交织模块中的x个卷积交织器中的任意一个，第一卷积交织模块为z个卷积交织模块中的任意一个，k为小于等于x的正整数。
进一步，可选的，第一卷积交织模块的输入交织深度与PCS层的编码方式及符号的分发方式相关；第一卷积交织模块的输出交织深度为wx×px；其中，wx为第一卷积交织模块的第x级卷积交织器输入的子通道的符号数，px为第一卷积交织模块的第x级卷积交织器包括的子通道数。
在一种可能的实现方式中，当k为大于1且小于等于x的正整数，第k级卷积交织器的输入交织深度为wk-1×pk-1，第k级卷积交织器的输出交织深度为wk×pk；其中，wk为第k级卷积交织器的子通道的输入符号数，pk为第k级卷积交织器包括的子通道数，wk-1为第k-1级卷积交织器的子通道的输入符号数，pk-1为第k-1级卷积交织器包括的子通道数；第一卷积交织模块的第1级卷积交织器的输入交织深度等于第一卷积交织模块的输入交织深度。
在一种可能的实现方式中，当k为大于1且小于等于x的正整数，第k级卷积交织器与第1级卷积交织器的延迟满足下述公式1：
其中，wk为第k级卷积交织器的子通道输入的符号数，pk为第k级卷积交织器包括的子通道数，w1为第1级卷积交织器的子通道输入的符号数，p1为第1级卷积交织器包括的子通道数，Δ1为第1级卷积交织器中相邻两个子通道之间的延迟。
通过上述公式1，可以获得除第1级卷积交织器之外的其它级卷积交织器与第1级卷积交织器之间的延迟关系。而且可以保证交织深度随着卷积交织器级联的增加而增加。
示例性地，第k级卷积交织器与第1级卷积交织器的延迟满足下述公式2：
通过上述公式2，可以通过简单的设计获得除第1级卷积交织器之外的其它级卷积交织器的延迟。
在一种可能的实现方式中，第1级卷积交织器中相邻两个子通道之间的延迟Δ1为第一卷积交织模块输入的交织深度的整数倍，且满足下述公式3：
其中，L为分配到第一卷积交织模块对应的PCS通道上的符号数。
通过上述公式3，可以实现第1级卷积交织器的输出交织深度的增加。
在一种可能的实现方式中，第一卷积交织模块包括的x级卷积交织器的子通道数不同，第一卷积交织模块为z个卷积交织模块中的任意一个。
进一步，可选的，第一卷积交织模块包括的第1级卷积交织器的子通道数、与第一卷积交织模块包括的除第一卷积交织器外的x-1级卷积交织器的子通道数不同，第一卷积交织模块包括的除第一卷积交织器外的x-1级卷积交织器的子通道数相同。
例如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为24个符号；和/或，第2级卷积交织器的延迟为144个符号。
再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为24个符号；和/或，第2级卷积交织器的延迟为120个符号。
再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为26个符号；和/或，第2级卷积交织器的延迟为130个符号。
再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为26个符号；和/或，第2级卷积交织器的延迟为156个符号。
再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为24个符号；和/或，第2级卷积交织器的延迟为120个符号；和/或，第3级卷积交织器的延迟为216个符号。
再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为24个符号；和/或，第2级卷积交织器的延迟为144个符号；和/或，第2级卷积交织器的延迟为288个符号。
再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为26个符号；和/或，第2级卷积交织器的延迟为130个符号；和/或，第3级卷积交织器的延迟为234个符号。
再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为24个符号；和/或，第2级卷积交织器的延迟为120个符号；和/或，第3级卷积交织器的延迟为240个符号。
再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为26个符号；和/或，第2级卷积交织器的延迟为130个符号；和 /或，第3级卷积交织器的延迟为260个符号。
再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为46个符号；和/或，第2级卷积交织器的延迟为230个符号。
再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为46个符号；和/或，第2级卷积交织器的延迟为276个符号。
再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为46个符号；和/或，第2级卷积交织器的延迟为230个符号；和/或，第3级卷积交织器的延迟为414个符号。
再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为46个符号；和/或，第2级卷积交织器的延迟为276个符号；和/或，第3级卷积交织器的延迟为552个符号。
再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为48个符号；和/或，第2级卷积交织器的延迟为240个符号；和/或，第3级卷积交织器的延迟为432个符号。
再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟为48个符号；和/或，第2级卷积交织器的延迟为288个符号；和/或，第3级卷积交织器的延迟为576个符号。
在一种可能的实现方式，第1级卷积交织器包括3个子通道，包括的除第一卷积交织器外的x-1级卷积交织器均包括2个子通道；包括的除第一卷积交织器外的x-1级卷积交织器中相邻两级卷积交织器的延迟满足下述公式4：
Δk＝2×Δk-1＝2k-1×3×Δ1   公式4
其中，Δk-1为第k-1级的交织器的延迟，Δ1为第1级卷积交织器中相邻两个子通道之间的延迟。
在一种可能的实现方式中，第一卷积交织模块包括的x级卷积交织器包括的子通道数相同，第一卷积交织模块为z个卷积交织模块中的任意一个。
例如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟36个符号；和/或，第2级卷积交织器的延迟为72个符号。
在一种可能的实现方式中，第一卷积交织模块包括的x级卷积交织器包括的子通道数相同。
在一种可能的实现方式中，x级卷积交织器均包括2个子通道；x级卷积交织器中相邻两级卷积交织器的延迟满足下述公式5：
Δk＝2×Δk-1＝2k-1×Δ1   公式5
其中，Δk-1为第k-1级的交织器的延迟。
示例性地，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器，所述第一卷积交织模块为所述z个卷积交织模块中的任意一个；所述第1级卷积交织器中相邻两个子通道之间的延迟36个符号；和/或，所述第2级卷积交织器的延迟为72个符号。
例如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟34个符号；和/或，第2级卷积交织器的延迟为68个符号。
例如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟38个符号；和/或，第2级卷积交织器的延迟为76个符号。
例如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟34个符号；和/或，第2级卷积交织器的延迟为68个符号；和/或，第3级卷积交织器的延迟为136个符号。
例如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟68个符号；和/或，第2级卷积交织器的延迟为136个符号；和/或，第3级卷积交织器的延迟为272个符号。
例如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟70个符号；和/或，第2级卷积交织器的延迟为140个符号；和/或，第3级卷积交织器的延迟为280个符号。
再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟72个符号；和/或，第2级卷积交织器的延迟为144个符号；和/或，第3级卷积交织器的延迟为288个符号。
在一种可能的实现方式中，第一卷积交织模块包括的x级卷积交织器的子通道的输入符号数均相同，第一卷积交织模块包括的x级卷积交织器的子通道的输出符号数均相同，第k级卷积交织器的子通道的输入的符号数大于第k级卷积交织器的子通道的输出符号数；其中，第k级卷积交织器为第一卷积交织模块中的x个卷积交织器中的任意一个，第一卷积交织模块为z个卷积交织模块中的任意一个，k为小于等于x的正整数。
在一种可能的实现方式中，第一卷积交织模块的输入交织深度与PCS层的编码方式及符号的分发方式相关；第一卷积交织模块的输出交织深度为交织深度×p1×…px-1×px，p1为第一卷积交织模块的第1级的交织器包括的子通道数，px-1为第一卷积交织模块的第x-1级卷积交织器包括的子通道数，px为第一卷积交织模块的第x级卷积交织器包括的子通道数。
在一种可能的实现方式中，x级卷积交织器的子通道的输入符号数是根据第x级卷积交织器的子通道数和第一卷积交织模块输出的最大交织深度得到的；x级卷积交织器的子通道的输出符号数是根据第一卷积交织模块的输入交织深度得到的。
在一种可能的实现方式中，x级卷积交织器的子通道的输入符号数等于第一卷积交织模块的输出的最大交织深度除以第x级卷积交织器的子通道数；x级卷积交织器的子通道的输出符号数等于第一卷积交织模块的输入交织深度。
在一种可能的实现方式中，x级卷积交织器的子通道的输入符号数、及x级卷积交织器的子通道的输出符号数为以下任一项：x级卷积交织器的子通道的输入符号数为8，x级卷积交织器的子通道的输出符号数为2；或者，x级卷积交织器的子通道的输入符号数为6，x级卷积交织器的子通道的输出符号数为2；或者，x级卷积交织器的子通道的输入符号数为4，x级卷积交织器的子通道的输出符号数为2；或者，x级卷积交织器的子通道的输入符号数为8，x级卷积交织器的子通道的输出符号数为1；或者，x级卷积交织器的子通道的输入符号数为6，x级卷积交织器的子通道的输出符号数为1；或者，x级卷积交织器的子通道的输入符号数为4，x级卷积交织器的子通道的输出符号数为1。
在一种可能的实现方式中，装置还包括AM锁定模块，AM锁定模块用于对齐第一数据流中的符号的边界。
在一种可能的实现方式中，装置还包括内码编码模块，内码编码模块用于对第二数据流进行编码。
第二方面，本申请提供一种光模块，该光模块可以包括上述第一方面或第一方面中的任意一种数据传输装置。
上述第二方面可以达到的技术效果可以参照上述第一方面中有益效果的描述，此处不再重复赘述。
附图说明
图1a为本申请可应用的一种数据中心的架构示意图；
图1b为本申请可应用的另一种数据中心的架构示意图；
图2a为本申请提供的一种光模块的结构示意图；
图2b为本申请提供的另一种光模块的结构示意图；
图3为本申请提供的一种设备的结构示意图；
图4为本申请提供的一种光模块和设备之间的通信示意图；
图5为本申请提供的一种数据传输装置的结构示意图；
图6a为本申请提供的一种z个卷叫交织模块的结构示意图；
图6b为本申请提供的另一种z个卷叫交织模块的结构示意图；
图7a为本申请提供的另一种z个卷积交织模块的结构示意图；
图7b为本申请提供的另一种z个卷积交织模块的结构示意图；
图8为本申请提供的一种第k级卷积交织器的结构示意图；
图9为本申请提供的一种第一卷积交织模块的结构示意图；
图10为本申请提供的一种第一卷积交织模块的结构示意图；
图11为本申请提供的又一种第一卷积交织模块的结构示意图；
图12为本申请提供的又一种第一卷积交织模块的结构示意图；
图13为本申请提供的又一种第一卷积交织模块的结构示意图；
图14为本申请提供的又一种第k级卷积交织器的结构示意图；
图15为本申请提供的又一种第一卷积交织模块的结构示意图；
图16为本申请提供的又一种第一卷积交织模块的结构示意图；
图17为本申请提供的又一种第一卷积交织模块的结构示意图；
图18为本申请提供的又一种第一卷积交织模块的结构示意图。
具体实施方式
下面将结合附图，对本申请实施例进行详细描述。
以下，对本申请中的部分用语进行解释说明。需要说明的是，这些解释是为了便于本领域技术人员理解，并不是对本申请所要求的保护范围构成限定。
一、码字与符号的关系
以800G-以太网技术联盟(ethernet technology consortium，ETC)模式的PCS层为例，每个PCS层包括4个里德所罗门(reed-solomon，RS)码字，RS码字表示为KP4(544，514)，KP4(544，514)表示一个码字包括544个符号。800G-ETC模式的PCS层共有32条PCS通道。每两个RS码字为一组，第一组的码字表示为RS码字A和RS码字B，第二组的码字表示为RS码字C和RS码字D，第三组的码字标识为RS码字E和RS码字F。RS码字A的符号表示为符号a、RS码字B的符号为表示为符号b，RS码字C的符号表示为符号c、RS码字D的符号表示为符号c、RS码字E的符号表示为符号e、RS码字F的符号表示为符号f。一组分配到16个PCS通道上，以一组为例，每个PCS通道可以分配到2×544/16＝68个符号，每个通道上为两个符号的交织。具体的，以第一组的码字(RS码字A和RS码字B)为例，16个PCS通道上的每个PCS通道上为符号a和符号b的交织，共有交织的34个ab，每个a表示码字a的一个位置的符号。例如，第一个a表示码字A的第543个符号，每个b表示码字B的一个位置的符号，例如，第一个b表示码字B的第544个符号。
以IEEE 800G可能的PCS层为例，每个PCS层包括2个RS码字，码字表示为KP4(544，514)，KP4(544，514)表示一个码字包括544个符号。IEEE 800G模式的PCS层共有16条PCS通道，每个通道的速率在50Gbps。每两个RS码字为一组，第一组的码字表示为RS码字A和RS码字B，第二组的码字表示为RS码字C和RS码字D，第三组的码字标识为RS码字E和RS码字F。RS码字A的符号表示为符号a、RS码字B的符号为表示为符号b，RS码字C的符号表示为符号c、RS码字D的符号表示为符号c、RS码字E的符号表示为符号e、RS码字F的符号表示为符号f。一组分配到16个PCS通道上，以一组为例，每个PCS通道可以分配到2×544/16＝68个符号，每个通道上为两个符号的交织。具体的，以第一组的码字(RS码字A和RS码字B)为例，16个PCS通道上的每个PCS通道上为符号a和符号b的交织，共有交织的34个ab，每个a表示码字a的一个位置的符号。例如，第一个a表示码字A的第543个符号，每个b表示码字B的一个位置的符号，例如，第一个b表示码字B的第544个符号。
以IEEE 800G可能的PCS层为例，每个PCS层包括2个RS码字，码字表示为KP4(544，514)，KP4(544，514)表示一个码字包括544个符号。IEEE 800G模式的PCS层共有8条PCS通道，每个通道的速率在100Gbps。每两个RS码字为一组，第一组的码字表示为RS码字A和RS码字B，第二组的码字表示为RS码字C和RS码字D，第三组的码字标识为RS码字E和RS码字F。RS码字A的符号表示为符号a、RS码字B的符号为表示为符号b，RS码字C的符号表示为符号c、RS码字D的符号表示为符号c、RS码字E的符号表示为符号e、RS码字F的符号表示为符号f。一组分配到8个PCS通道上，以一组为例，每个PCS通道可以分配到2×544/8＝136个符号，每个通道上为两个符号的交织。具体的，以第一组的码字(RS码字A和RS码字B)为例，8个PCS通道上的每个PCS通道上为符号a和符号b的交织，共有交织的68个ab，每个a表示码字a的一个位 置的符号。例如，第一个a表示码字A的第543个符号，每个b表示码字B的一个位置的符号，例如，第一个b表示码字B的第544个符号。
需要说明的是，主机侧的PCS层的外码码字为RS(544,514)，包括的码字数量也可以为3或4等。或者，主机侧的PCS层的外码码字为RS(576，514)，含有的码字数量为1、2、3、或4等。
二、字段
字段是指一次输入到每级卷积交织器的符号数。以800G-ETC模式为例，两个码字分配到一个PCS通道上的总符号数可称为符号集，一个符号集包括68个符号。以第一数据流包括三个符号集为例，以每个字段包括4个符号为例，则每个符号集则包括17个字段。符号集1为abababab…ab，重复34次；符号集2为cdcdcdcd…cd，重复34次，符号集3为efefefef…ef，重复34次。第1个字段～第17个字段为均abab，第18个字段～第34个字段为cdcd，依次类推。
前文介绍了本申请所涉及到的一些用语，下面介绍本申请可能的架构。
图1a是本申请可应用的一种数据中心的架构示意图。该数据中心网络包括三层，分别为核心层(Core)、汇聚层(Aggregation)和接入层(Access)，接入层又可称为边缘层。每层可包括一个或多个设备(或称为主机)，图1a以核心层包括2个设备，汇聚层包括4个设备，接入层包括3个设备为例。其中，核心层包括的设备可以称为Core节点，汇聚层包括的设备可以称为Aggregation节点，接入层包括的设备可以称为Access节点或架顶式(top of rack，TOR)节点。其中，设备例如可以是交换机或主机等。
在图1a所示的架构中，Access节点的下行端口可连接服务器(Server)，Access节点的上行端口可连接Aggregatio节点；Aggregation节点的下行端口可连接Access节点，Aggregation节点的上行端口可连接Core节点。其中，Core节点可称为Aggregation节点的上游节点，Aggregation节点可称为Access节点的上游节点。
需要说明的是，图1a所示的数据中心的架构仅是一种示例，数据中心也可以划分为两层、或者也可以划分为三层以上。此外，核心层、汇聚层和接入层包括的设备的数量可以相同，也可以不相同，本申请对此不做限定。
图1b是本申请可应用的另一种数据中心的架构示意图。该数据中心网络包括两级设备，分别为骨干(spine)设备和叶子(leaf)设备。其中，一个骨干设备用于连接每个叶子设备，叶子设备用于连接服务器。图1b以包括2个骨干设备和4个叶子设备为例。可以理解的是，图1b所示的数据中心的架构仅是一种示例，数据中心包括的骨干设备的数量、叶子设备的数量可以相同，也可以不相同，本申请对此不做限定。
上述数据中心可应用于短距互联、云存储、云计算、第五代(5rd-Generation，5G)基站骨干网络、增强现实/虚拟现实(augmented reality/virtual reality，AR/VR)、人工智能(artificial intelligence，AI)、云计算、云存储、光传输、光接入或基站前传等应用场景，本申请对此不作限定。
在一种可能的实现方式中，上述图1a或图1b的设备上还设置有光模块或电模块，以实现设备之间的通信。光模块或电模块可以是针对下一代以太网中，B800吉(G)-SR4、B400G-DR4、B400G-DR4-2、B400G-FR4、B400G-LR4、B400G-FR1、B400G-LR2、B400G-LR1等可插拔的光模块。其中，800GBASE-SR4表示800吉比特每秒的数据流PCS或PMA通 过4对多模光纤的PMD传输。800GBASE-SR8表示800吉比特每秒的数据流PCS/PMA通过8对多模光纤的PMD传输。800GBASE-SR16表示800吉比特每秒的数据流PCS/PMA通过16对多模光纤的PMD传输。800GBASE-DR4表示800吉比特每秒的数据流PCS/PMA通过4对单模光纤的PMD传输，覆盖范围达到500米(m)。800GBASE-DR8表示800吉比特每秒的数据流PCS/PMA通过8对单模光纤的PMD传输，覆盖范围达到500m。800GBASE-DR4-2表示800吉比特每秒的数据流PCS/PMA通过4对单模光纤的PMD传输，覆盖范围达到2km。800GBASE-DR8-2表示800吉比特每秒的数据流PCS/PMA通过8对单模光纤的PMD传输，覆盖范围达到2km。800GBASE-FR4表示800吉比特每秒的数据流PCS/PMA使用4电平幅度调制，通过1对单模光纤上的4个WDM(波分复用)通道的PMD传输，覆盖范围达到2km。800GBASE-LR4表示800吉比特每秒的数据流PCS/PMA使用4电平幅度调制，通过1对单模光纤上的4个波分复用(wavelength division multiplexing，WDM)通道的PMD传输，覆盖范围达到10km。
请参阅图2a，为本申请提供的一种光模块的结构示意图。该光模块可包括物理介质关联(physical media dependent，PMD)层和物理介质接入(physical medium attachment，PMA)层。进一步，PMA层中包括可以实现内(Inner)-FEC层功能的单元。也可以理解为，Inner-FEC层的功能集成于PMA层中。
请参阅图2b，为本申请提供的另一种光模块的结构示意图。该光模块可包括PMD层、PMA层和Inner-FEC层。也可以理解为，Inner-FEC层与PMA层为独立的两个层。
请参阅图3，为本申请提供的一种设备的结构示意图。该设备可包括物理编码子层(physical coding sublayer，PCS)和Inner-FEC层；或者，Inner-FEC层功能集成于PCS。
请参阅图4，为本申请提供的一种光模块和设备之间的通信方式示意图。该示例中的光模块以上述图2b所示的结构为例。光模块和设备之间包括附接单元接口(attachment unit interface，AUI)。具体的，光模块的PMA层或Inner-FEC层与设备的PCS层之间可通过AUI通信。例如，光模块的PMA层或Inner-FEC层与设备的PCS层之间可通过AUI交互数据流。进一步，光模块和设备之间还包括管理数据输入输出(management data input/output，MDIO)接口。具体的，光模块的PMA层或FEC层与设备的PCS层之间可通过MDIO接口通信。例如，光模块的PMA层或FEC层与设备的PCS层之间可通过MDIO接口传输指示信号。
基于上述内容，下面结合附图对本申请提出的数据传输装置进行具体阐述。
如图5所示，为本申请提供的一种数据传输装置的结构示意图。该数据传输装置可包括z个物理编码子层PCS通道和z个卷积交织模块，一个卷积交织模块对应一个PCS通道，述卷积交织模块包括级联的x级卷积交织器，x为大于1的整数，z为正整数，例如z等于8、16或32等；PCS通道，用于接收来自PCS层的第一数据流，一条第一数据流对应一个PCS通道；卷积交织模块，用于对来自对应的PCS通道的第一数据流进行交织处理，获得第二数据流，第二数据流的交织深度与内码编码器的输入比特数相关。
结合上述图2a、图2b和图3，z个卷积交织模块可以集成于光模块的PMA层或Inner-FEC层，也可以理解为，光模块可以包括上述数据传输装置。或者z个卷积交织模块也可以集成于设备的PCS层，换言之，设备可以包括上述数据传输装置。本申请对此不作限定。
基于上述数据传输装置，多个卷积交织器级联，可以实现灵活选择级联的交织器级数，从而既可以满足数据流的传输性能，又有助于减小数据流传输的延迟。
在一种可能的实现方式中，Inner FEC编码器(n，k)是指输入为k比特，输出为n比特的编码，n与k为正整数，且k为符号(例如符号)的长度的整数倍。其中，k＝120，n＝128的编码，为扩展汉明编码，又称Extended Hamming(128，120)编码；或者k＝170，n＝180的编码，为扩展汉明编码，又称Extended Hamming(180，170)编码；或者k＝136，n＝144的编码，为汉明编码，又称Hamming(180，170)编码；或者k＝68，n＝76的编码，为扩展汉明编码，又称Extended Hamming(76，68)编码；或者k＝170，n＝180的编码，为双扩展汉明编码，又称Doubly Extended Hamming(180，170)编码；或者k＝160，n＝180的编码，为双扩展汉明编码，又称Doubly Extended BCH(180，160)编码；或者k＝110，n＝126的编码，为双扩展汉明编码，又称Doubly Extended BCH(126，110)编码。可以理解的是，k也称为负载(payload)位或信息位。
以内码编码器为Extended Hamming(128，120)编码为例，一个符号的长度为10比特，内码编码器的输入比特数为120，说明内码编码器需要的最大交织深度为120/10＝12。进一步，说明从数据传输装置输出的第二数据流的最大交织深度为12。需要说明的是，采用其它编码方式的内码编码器需要的最大交织深度可参见Extended Hamming(128，120)的介绍，此处不再赘述。
在一种可能的实现方式中，z个卷积交织模块可以根据接收到的指示信号，绕过某一级或某几级卷积交织器直接进入内码编码器，从而可以实现灵活调整卷积交织器的延迟，也可以灵活选择内码编码器。其中，指示信号可以包括但不限于旁路或绕过(bypass)信号。bypass信号有效表示需要绕过卷积交织器，bypass信号无效表示需要经过(或称为不绕过或启用)卷积交织器。
下面示例性地的示出了指示信号的两种可能的方式。
方式一，指示信号为一维信号。
在一种可能的实现方式中，指示信号用于指示绕过(或称为旁路或禁用)z个卷积交织模块中的同一级卷积交织器。也可以理解为，z个卷积交织模块中的同一级卷积交织器共享一个指示信号，换言之，一个指示信号可以控制z个卷积交织模块中的同一级卷积交织器。其中，绕过卷积交织器是指数据流不经过该卷积交织器。
请参阅图6a，为本申请提供的一种z个卷叫交织模块的结构示意图。该示例中以x＝3为例。一个卷积交织模块以包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器为例。一个指示信号可以指示绕过z个卷积交织模块中全部的第3级卷积交织器，换言之，输入至z个卷积交织模块中的第3级卷积交织器的bypass信号有效，输入至z个卷积交织模块中的第2级卷积交织器和第1级卷积交织器的bypass信号无效。具体的，指示信号用于指示绕过PCS通道1～PCS通道z上的z个第3级卷积交织器，即：来自PCS通道1的字段1经过第1级卷积交织器和第2级卷积交织器的交织，绕过(或称为不经过)第3级卷积交织器直接进入内码编码器；来自PCS通道2的字段2经过第1级卷积交织器和第2级卷积交织器的交织，不经过第3级卷积交织器，直接进入内码编码器；依次类推，来自PCS通道z的字段z经过第1级卷积交织器和第2级卷积交织器的交织，不经过第3级卷积交织器，直接进入内码编码器。可以理解的是，字段1、字段2…字段z均属于第一 数据流。
或者，指示信号也可以指示绕过两级或更多级卷积交织器。请参阅图6b，指示信号也可以指示绕过z个卷积交织模块中的第3级卷积交织器和第2级卷积交织器。具体的，指示信号指示绕过PCS通道1～PCS通道z上的z个第2级卷积交织器和z个第3级卷积交织器，来自PCS通道1的字段1经过第1级卷积交织器的交织，绕过(或称为不经过)和第2级卷积交织器和第3级卷积交织器直接进入内码编码器；来自PCS通道2的字段2经过第1级卷积交织器的交织，不经过第2级卷积交织器和第3级卷积交织器，直接进入内码编码器；依次类推，来自PCS通道z的字段z经过第1级卷积交织器的交织，不经过第2级卷积交织器和第3级卷积交织器，直接进入内码编码器。
在一种可能的实现方式中，z个卷积交织模块中，同一级卷积交织器与光模块包括的一个第一寄存器连接。结合上述图6a或图6b，z个卷积交织模块中，z个第1级卷积交织器均与第一寄存器1连接，z个第2级卷积交织器均与第一寄存器2连接，z个第3级卷积交织器均与第一寄存器3连接。示例性地，指示信号可以用三比特表示，例如001指示绕过第3级卷积交织器，011指示绕过第2级卷积交织器和第3级卷积交织，111指示绕过第1级卷积交织器、第2级卷积交织器和第3级卷积交织器，000指示经过第1级卷积交织、第2级卷积交织器和第3级卷积交织器。需要说明的是，指示信号的具体形式可以预先约定的、或者也可以是协议规定的，本申请对此不作限定。
通过上述方式一的指示信号，可以灵活控制绕过z个卷积交织模块中的哪一级或哪几级的卷积交织器，从而不需要限制内码编码器的位宽，进而可以灵活选择内码编码器。
方式二，指示信号为二维信号。
在一种可能的实现方式中，指示信号用于指示绕过z个卷积交织模块中的第i个卷积交织模块中的第j级卷积交织器，i为小于z的整数，j为小于x的整数。也可以理解为，每个卷积交织模块由独立的指示信号控制，换言之，一个指示信号可以控制某一个或某几个卷积交织器。例如可以表示为(卷积交织模块i，卷积交织器的级数j)或者(PCS子通道i，卷积交织器级数j)，其中，(卷积交织模块i，卷积交织器的级数j)表示第i个卷积交织模块中的第j级卷积交织器，(PCS通道i，卷积交织器级数j)表示第i个PCS通道对应的第j级卷积交织器。
请参阅图7a，为本申请提供的另一种z个卷积交织模块的结构示意图。该示例中以x＝3为例。指示信号(PCS通道1～PCS通道z，第3级卷积交织器)用于指示绕过PCS通道1～PCS通道z对应的第3级卷积交织器，指示信号(PCS通道2～PCS通道z，第2级卷积交织器)用于指示绕过PCS通道2～PCS通道z对应的第2级卷积交织器。
请参阅图7b，为本申请提供的另一种z个卷积交织模块的结构示意图。该示例中以x＝3为例。指示信号(PCS通道1～PCS通道z，第3级卷积交织器)用于指示绕过PCS通道1～PCS通道z对应的第3级卷积交织器，指示信号(PCS通道2～PCS通道z，第2级卷积交织器)用于绕过指示PCS通道2～PCS通道z对应的第2级卷积交织器；指示信号(PCS通道z，第1级卷积交织器)用于指示绕过PCS通道z对应的第1级卷积交织器。
在一种可能的实现方式中，一级卷积交织器与一个第一寄存器连接。结合上述图7a和图7b，z个卷积交织模块中每级卷积交织器与一个第一寄存器连接。以PCS通道1对应的交织模块为例，第1级卷积交织器与第一寄存器1连接，第2级卷积交织器与第一寄存器2连接，第3级卷积交织器与第一寄存器3连接。示例性地，指示信号可以用1比特表 示，例如1指示绕过卷积交织器，0指示绕过卷积交织器。
在另一种可能的实现方式中，同一级卷积交织器中的部分卷积交织器共享一个第一寄存器。结合上述图7b，例如，PCS通道2～PCS通道z对应的第2级卷积交织器均与一个第一寄存器连接，也可以理解为，z-1个第2级卷积交织器均与一个第一寄存器连接，PCS通道1对应的第2级卷积交织器与一个第一寄存器连接。再比如，PCS通道1～PCS通道2对应的第2级卷积交织器均与一个第一寄存器连接，PCS通道3～PCS通道z对应的第2级卷积交织器与一个第一寄存器连接。
通过上述方式二的指示信号，可以独立控制每个卷积交织模块级联的卷积交织器的级数，从而可以使得不同的PCS通道上有不同的纠错能力，有助于进一步增加可应用的场景。例如，可以支持散列(Breakout)传输模式。
需要说明的是，对于每个卷积交织模块，指示信号需要从最后一级卷积交织开始指示绕过，且不能跨级绕过。结合上述图7b，针对每个卷积交织模块，指示信号必须从第3级卷积交织器开始指示绕过。
基于上述内容，下面示例性的示出了传输指示信号可能的实现方式。
实现方式1，通过设备与光模块之间的MDIO接口。
在一种可能的实现方式中，设备通过MDIO接口向光模块发送第一信息。第一信息包括MDIO控制位的取值，MDIO控制位映射于x级卷积交织器的控制位。相应的，光模块通过MDIO接口接收来自主机的第一信息，PMA层或者FEC层可以根据第一信息控制绕过x级卷积交织器中的哪一级或哪几级。
如表1所示，为本申请提供的一种MDIO控制位与3级卷积交织器的控制位的映射关系。表1以卷积交织模块包括3级卷积交织器(分别为：第1级卷积交织器、第2级卷积交织器和第3级卷积交织器)为例。具体的，以第3级卷积交织器的控制为例，主机侧的Inner-CI-3bypass indication enable(表1的第1列)通过MDIO接口将主机包括的第二寄存器的控制位(第3列)的取值(如1或0)发送给光模块侧的Inner-FEC control register(第2列)，光模块侧的Inner-FEC control register将对应的第3级卷积交织器对应的第一寄存器的控制位的取值刷新为(如1或0)，并通过FEC_bypass_CI3_enable(第4列)控制绕过或经过第3级卷积交织器。以1.200.6为例，“1”表示设备地址，“200”表示寄存器地址，“6”表示寄存器的控制位。可以理解的是，卷积交织器连接的第一寄存器的控制位的取值与bypass指示信号相关。例如，卷积交织器连接的第一寄存器的控制位的取值为1表示bypass指示信号有效，卷积交织器连接的第一寄存器的控制位的取值为0表示bypass指示信号无效。
表1 MDIO控制位与级联的3级卷积交织器的控制位的映射关系

表1中FEC_bypass_correction_enable设置为1，表示内码解码器执行错误检测，而不进行纠错。FEC_bypass_correction_enable设置为0，表示内码解码器执行错误检测和纠错。FEC bypass indication enable设置为1，表示绕过错误指示功能。当FEC bypass indication enable设置为0，表示解码器向PCS层指示错误。
当Inner-CI-3bypass indication enable设置1，表示绕过第3级卷积交织器(CI3)的功能、或者表示绕过第3级卷积交织器。当Inner-CI-3bypass indication enable设置0，表示不绕过第3级卷积交织器的功能、或者表示经过(或称为不绕过)第3级卷积交织器。当Inner-CI-2bypass indication enable设置1，表示绕过第2级卷积交织器(CI2)的功能、或者表示绕过第2级卷积交织器。当Inner-CI-2bypass indication enable设置0，表示不绕过第2级卷积交织器的功能。当Inner-CI-1bypass indication enable设置1，表示绕过第1级卷积交织器(CI1)的功能、或者表示绕过第1级卷积交织器。当Inner-CI-1bypass indication enable设置0，表示不绕过第1级卷积交织器的功能。需要说明的是，上述表1中的各个变量的默认值为0。
表2以卷积交织模块包括3级卷积交织器(例如第1级卷积交织器、第2级卷积交织器和第3级卷积交织器)为例，Inner-FEC层可以选择绕过第3级卷积交织器(CI3)和/或第2级卷积交织器(CI2)和/或第1级卷积交织器(CI1)的功能，从而可减少Inner-FEC层的延迟。进一步，光模块的PMA层可以将表2上报给主机，以便于主机确定指示信号。
表2 MDIO状态与3级联的卷积交织器的状态位的映射关系
当Inner-CI-3bypass indication ability设置为1，表示Inner-FEC层具有绕过第3级卷积交织器(CI3)的能力；当Inner-CI-3bypass indication ability设置为0，表示Inner-FEC层不支持绕过第3级卷积交织器(CI3)的功能。当Inner-CI-2bypass indication ability设置为1，表示Inner-FEC层具有绕过第2级卷积交织器(CI2)的能力；当Inner-CI-1bypass indication ability设置为0，表示Inner-FEC层不支持绕过第1级卷积交织器(CI1)的功能。需要说明的是，上述表2中的各个变量的默认值为0。
实现方式2，通过设备与光模块之间的公共管理接口规范(common management interface specification，CMIS)接口。
在一种可能的实现方式中，设备可以确定出绕过哪个或哪些卷积交织器，以及经过(或称为不绕过)哪些或哪个卷积交织，设备可以通过CMIS接口向光模块更新卷积交织器对应的第一寄存器的控制位取值。结合上述图6a，设备可以确定绕过z个卷积交织模块中第3级卷积交织器，经过第1级卷积交织器和第2级卷积交织器，通过CMIS接口将第3级卷积交织器对应的第一寄存器的控制位的取值刷新为1，将第1级卷积交织器和第2级卷积交织器对应的第一寄存器的控制位的取值刷新为0。
示例性的，CMIS接口例如可以包括但不限于集成电路总线I2C通用软件接口。
实现方式3，通过设备与光模块之间的AUI。
在一种可能的实现方式中，指示信号为第一预设序列。具体的，PCS层在AM序列中插入第一预设序列。进一步，PCS层可以在AM序列的填充比特(pad)位中插入第一预设序列。PCS层向PMA层或FEC层发送插入第一数据流，第一数据流包括AM序列，AM序列包括第一预设序列。相应的，PMA层或FEC层在对第一数据流做AM锁定(Lock)过程可以提取出相应的第一预设序列，从而确定绕过哪些或哪个卷积交织器。或者，PMA层或FEC层在对第一数据流做AM锁定(Lock)后，再提取出相应的第一预设序列，从而确定绕过哪些或哪个卷积交织器。
在另一种可能的实现方式中，指示信号为第二预设序列。具体的，PCS层向PMA层或FEC层单独发送第二预设序列。相应的，PMA层或FEC层可基于第二预设序列确定绕过哪些或哪个卷积交织器。
需要说明的是，第一预设序列和第二预设序列可以是PCS层与PMA层或FEC层预先约定的，或者也可以是协议规定的，本申请对此不作限定。
可以理解的是，指示信号也可以通过其他可能的传输方式实现，上述给出的三种实现方式仅是示例，本申请对此不作限定。
在一种可能的实现方式中，PCS层的数据流通过z个PCS通道(或称为逻辑通道)传输至PMA层或FEC层。PMA层或FEC层恢复(或解复用)出z条数据流。数据传输装置包括的AM锁定模块可以先对z条数据流的符号的边界进行对齐。具体的，AM锁定模块对z条数据流进行符号边界锁定操作，或称为对符号级数据块(如10比特的RS符号)的边界的对齐操作，或称为AM锁定(Lock)，或称为10比特数据块的边界锁定，或者称为q个符号的对齐，或者q×10比特数据块的边界对齐，或者q个符号的边界锁定，或者q×10比特数据块的边界锁定，具体的过程可参见现有技术的介绍，此处不在赘述。
本申请中的符号例如可以是RS符号，或者也可以是半RS符号、或四电平脉冲幅度调制(4-level pulse amplitude modulation，PAM4)符号等，本申请对此不作限定。其中，RS符号为10比特长度的数据块，半RS符号为5比特长度的数据块，PAM4符号为2比特长度的数据块。
进一步，来自z个PCS通道上的第一数据流基于z个卷积交织模块独立完成交织。卷积交织模块包括的x级联的卷积交织器输入的第一数据流的最小单元为符号。也可以理解为，卷积交织器输入的第一数据流的粒度为符号。具体的，卷积交织器一次输入的字段的长度包括q个符号，例如q＝1，2，4，8等。第一数据流包括多个字段，每次输入卷积交 织器一个字段，对应的字段的长度为10比特、20比特、40比特或80比特。
下文中以z个卷积交织模块中的一个卷积交织模块为例，称为第一卷积交织模块。第一卷积交织模块包括x级卷积交织器，以x级卷积交织器中的一级卷积交织为例，称为第k级卷积交织器，k为小于等于x的正整数。
下面基于第k级卷积交织器的子通道的输入符号数与第k级卷积交织器的子通道的输出符号数的关系分情形介绍。
情形1，第k级卷积交织器的子通道的输入符号数等于第k级卷积交织器的子通道的输出符号数。
换言之，第k级卷积交织器的子通道的输入符号数和输出的符号数均为wk。也可以理解为，第k级卷积交织器的子通道上输入切片数据块的大小等于输出切片数据块的大小。
其中，第k级卷积交织器的参数包括(wk，pk，Δk)，其中，wk表示第k级卷积交织器的子通道的输入符号数，pk表示第k级卷积交织器包括的子通道数，Δk表示第k级卷积交织器的延迟，具体表示第k级卷积交织器延迟Δk个符号。请参阅图8，以第k级卷积交织器包括2个子通道(分别为子通道1和子通道2)为例，字段abababab输入第k级卷积交织器，a来自码字A，b来自码字B。输入第k级卷积交织器的子通道的符号数wk＝2，wk个符号轮询分发到pk个子通道。具体的，子通道1分发的时刻T1＝2×t，子通道2的分发的时刻T2＝2×t+1，t为整数。也可以理解为，第0时刻将wk个符号分发到子通道1，第1时刻将wk个符号分发到子通道2，第2时刻将wk个符号分发到子通道1，第3时刻将wk个符号分发到子通道2，第4时刻将wk个符号分发到子通道1，第5时刻将wk个符号分发到子通道2，依次类推。子通道1的延迟为0个符号，子通道1的延迟为Δk个符号。
需要说明的是，子通道1也可以有延迟，例如，子通道1的延迟为Δk个符号，子通道2的延迟为2Δk个符号，或者两个子通道也可能是其它可能的延迟关系，本申请对此不作限定。此外，第k级卷积交织器包括的子通道数也可以是从序号0开始的，例如，第k级卷积交织器包括子通道0、子通道1等。为了便于方案的说明，本申请中以第k级卷积交织器包括的子通道数也可以是从序号1开始的为例说明。
基于此，第k级卷积交织器的输出交织深度为wk×pk。第k级卷积交织器的输入交织深度为wk-1×pk-1。也可以理解为，后一级卷积交织器的输入交织深度由前一级卷积交织器的输出交织深度决定。例如，第2级卷积交织器的输入交织深度等于w1×p1，第3级卷积交织器的输入交织深度等于w2×p2，…，第x级卷积交织器的输入交织深度等于wx-1×px-1。需要说明的是，当k＝1，第1级卷积交织器的输入交织深度与PCS层的编码方式及符号的分发方式相关。具体的，PCS层的编码方式包括2个编码器编码，如编码器A和编码器B。编码器均为RS(5440,5140,10)编码，即编码器A的输入为514个符号，输出为544个符号，编码器B的输入为514个符号，输出为544个符号。将编码器A的输出符号与编码器B的输出符号，在z个PCS通道上轮循分发。也可以理解为，将编码器A的第543个符号分发个PCS通道1，将编码器B的第543个符号分发个PCS通道2；将编码器A的第542个符号分发个PCS通道3，将编码器B的第542个符号分发个PCS通道4；…将编码器A的第543-(z/2)个符号分发个PCS通道z-1，将编码器B的第543-(z/2)个符号分发个PCS通道z。然后再将编码器B的第543-(z/2)-1个符号分发个PCS通道1，将编码器A的第543-(z/2)-1个符号分发个PCS通道2；将编码器B的第543-(z/2)-2个符号分发个PCS通道1，将编码器A的第543-(z/2)-2个符号分发个PCS通道2；将编码器B的第543-(z/2)-(z/2) 个符号分发个PCS通道z-1，将编码器A的第543-(z/2)-(z/2)个符号分发个PCS通道z；则第1级卷积交织器的输入交织深度Num_RS＝2。Num_RS＝2表示PCS层包括2个交织深度，或者表示PCS层包括1个交织深度、且在PMA层或FEC层进行了通道重排(Lane Permutation)操作。
进一步，第一卷积交织模块的输入交织深度与第一卷积交织器的输入交织深度相同。第一卷积交织模块的输出交织深度为wx×px，wx为第一卷积交织模块的第x级卷积交织器输入的子通道的符号数，px为第一卷积交织模块的第x级卷积交织器包括的子通道数，第一卷积交织模块的输出交织深度与第x级卷积交织器的输出交织深度相同。也可以理解为，第1级卷积交织器的输入交织深度为第一卷积交织模块输入的交织深度，第x级卷积交织器的输出交织深度为第一卷积交织模块的输出交织深度。
当k为大于1且小于等于x的正整数，第k级卷积交织器与第1级卷积交织器的延迟满足下述公式1：
其中，w1为第1级卷积交织器的子通道的输入符号数，p1为第1级卷积交织器包括的子通道数，Δ1为第1级卷积交织器中相邻两个子通道之间的延迟。
进一步，第k级卷积交织器与第1级卷积交织器的延迟满足下述公式2：
在一种可能的实现方式中，第1级卷积交织器中相邻两个子通道之间的延迟Δ1为第一卷积交织模块输入的交织深度的整数倍，且满足下述公式3：
其中，L为分配到第一卷积交织模块对应的PCS通道上的符号数。结合上述800G-ETC模式，分配到第一卷积交织模块对应的PCS通道上的符号数为68，即L＝68。
如下基于x级卷积交织包括的子通道数是否相同进一步分两种可能的情形。
情形1.1，第一卷积交织模块包括的x级卷积交织器的子通道数不同。
在一种可能的实现方式中，第一卷积交织模块的第1级卷积交织器的子通道数与第一卷积交织模块的包括的除第一卷积交织器外的x-1级卷积交织器的子通道数不同，第一卷积交织模块包括的除第一卷积交织器外的x-1级卷积交织器的子通道数相同。
示例性的，第1级卷积交织器包括3个子通道(即p1＝3)，除第1级卷积交织器之外的x-1级卷积交织器均包括2个子通道(即p2～px＝3)。具体的，第1级卷积交织器的参数包括(w1，3，Δ1，2Δ1)，第2级卷积交织器的参数包括(w2，2，Δ2)，第3级卷积交织器的参数包括(w3，2，Δ3)，依次类推，第x级卷积交织器的参数包括(wx，2，Δx)。
与第一卷积交织模块中除第1级卷积交织器之外的x-1级卷积交织器中相邻两级卷积交织器之间延迟满足下述公式4：
Δk＝2×Δk-1＝2k-1×3×Δ1   公式4
其中，Δk为第k级的交织器的延迟，Δk-1为第k-1级的交织器的延迟。
结合上述公式4，第1级卷积交织器的参数包括(w1，3，Δ1，2Δ1)，第2级卷积交织器的参数包括(w2，2，Δ2＝6×Δ1)，第3级卷积交织器的参数包括(w3，2，Δ3＝12×Δ1)，依次类推，第x级卷积交织器的参数包括(wx，2，Δx＝2x-1×3×Δ1)。
示例性的，L＝68，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器，第1级卷积交织器中相邻两个子通道之间的延迟为24个符号；和/或，第2级卷积交织器的延迟为144个符号。再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器，第1级卷积交织器中相邻两个子通道之间的延迟为24个符号；和/或，第2级卷积交织器的延迟为120个符号。再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器，第1级卷积交织器中相邻两个子通道之间的延迟为26个符号；和/或，第2级卷积交织器的延迟为130个符号。再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟为26个符号；和/或，第2级卷积交织器的延迟为156个符号。再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟为24个符号；和/或，第2级卷积交织器的延迟为144个符号；和/或，第2级卷积交织器的延迟为288个符号。再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟36个符号；和/或，第2级卷积交织器的延迟为72个符号；和/或，第3级卷积交织器的延迟为144个符号。再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器和第3级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟为24个符号；和/或，第2级卷积交织器的延迟为120个符号；和/或，第3级卷积交织器的延迟为216个符号。再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器和第3级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟为26个符号；和/或，第2级卷积交织器的延迟为130个符号；和/或，第3级卷积交织器的延迟为234个符号。再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器和第3级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟为24个符号；和/或，第2级卷积交织器的延迟为120个符号；和/或，第3级卷积交织器的延迟为240个符号。再比如，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器和第3级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟为26个符号；和/或，第2级卷积交织器的延迟为130个符号；和/或，第3级卷积交织器的延迟为260个符号。
示例性的，L＝136，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟为46个符号；和/或，第2级卷积交织器的延迟为230个符号。再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟为46个符号；和/或，第2级卷积交织器的延迟为276个符号。再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟为46个符号；和/或，第2级卷积交织器的延迟为230个符号；和/或，第3级卷积交织器的延迟为414个符号。再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟为46个符号；和/或，第2级卷积交织器的延迟为276个符号；和/或，第3级卷积交织器的延迟为552个符号。再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积 交织器；第1级卷积交织器中相邻两个子通道之间的延迟为48个符号；和/或，第2级卷积交织器的延迟为240个符号；和/或，第3级卷积交织器的延迟为432个符号。再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟为48个符号；和/或，第2级卷积交织器的延迟为288个符号；和/或，第3级卷积交织器的延迟为576个符号。
以第一卷积交织模块包括3级卷积交织器为例，介绍每一级卷积交织器配置的参数。
请参阅图9，为本申请提供的一种第一卷积交织模块的结构示意图。该示例中以第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器。
k＝1，第1级卷积交织器的参数包括(w1，p1，Δ1，2Δ1)，其中，w1表示第1级卷积交织器的子通道的输入符号数，p1表示第1级卷积交织器的子通道数，Δ1表示第1级卷积交织器中相邻两个子通道之间的延迟。结合图9，以p1＝3为例，第1级卷积交织器包括3个子通道，w1个符号轮询分发到3个子通道(具体可参见前述相关介绍)，子通道1的延迟0个符号，子通道2延迟Δ1个符号，子通道3延迟2Δ1个符号。再对3个子通道进行w1个符号轮询复用处理，作为第1级卷积交织器的输出。
k＝2，第2级卷积交织器的参数包括(w2，p2，Δ2)，其中，w2表示第2级卷积交织器的子通道输入的符号数，p2表示第2级卷积交织器的子通道数，Δ2表示第2级卷积交织器的延迟。结合图9，以p2＝2为例，第1级卷积交织器包括2个子通道，w2个符号轮询分发到2个子通道，子通道1延迟0个符号，子通道2延迟Δ2个符号。再对2个子通道进行w2个符号轮询复用处理，作为第2级卷积交织器的输出。
k＝3，第3级卷积交织器的参数包括(w3，p3，Δ3)，其中，w3表示第3级卷积交织器的子通道的输入符号数，p3表示第3级卷积交织器的子通道数，Δ3表示第3级卷积交织器的延迟。结合图9，以p3＝2为例，第1级卷积交织器包括2个子通道，w3个符号轮询分发到2个子通道，子通道1延迟0个符号，子通道2延迟Δ3个符号。再对2个子通道进行w3个符号轮询复用处理，作为第3级卷积交织器的输出。
请参阅图10，以Δ1＝24为例，第1级卷积交织器的参数配置为(w1，p1，Δ1，2Δ1)＝(2，3，24，48)，第1级卷积交织器的输出交织深度为w1×p1＝6。第2级卷积交织器的参数配置为(w2，p2，Δ2＝6×Δ1)＝(6，2，144)，第2级卷积交织器的输出交织深度为w2×p2＝12，第2级卷积交织器输入的交织深为度w1×p1＝6。第三卷积交织器的参数配置为(12，2，Δ3＝12×Δ1)＝(12，2，288)，第三卷积交织器的输入交织深度为w2×p2＝12，第三卷积交织器的输出交织深度为w3×p3＝24。
需要说明的是，第一卷积交织模块包括的2级卷积交织器的参数也可以是其它可能，例如，第1级卷积交织器的参数配置为(w1，p1，Δ1，2Δ1)＝(2，3，24，48)，第2级卷积交织器的参数配置为(w2，p2，Δ2＝5×Δ1)＝(6，2，120)。
在一种可能的实现方式中，上述情形1.1示出的第一卷积交织模块适用的内码编码器包括但不限于Hamming(128,120)编码器。
情形1.2，第一卷积交织模块包括的x级卷积交织器的子通道的输入符号数均相同。
示例性地，x级卷积交织器均包括2个子通道。具体的，第1级卷积交织器的参数包括(w1，3，Δ1)，第2级卷积交织器的参数包括(w2，2，Δ2)，第3级卷积交织器的参数包括(w3，2，Δ3)，依次类推，第x级卷积交织器的参数包括(wx，2，Δx)。
x级卷积交织器中相邻两级卷积交织器的延迟满足下述公式5：
Δk＝2×Δk-1＝2k-1×Δ1  公式5
其中，Δk-1为第k-1级的交织器的延迟。
基于此，x级卷积交织器中的每级卷积交织器中，包括一条延迟的子通道，在各级卷积交织器中，延迟不同，下一级卷积交织器的延迟是上一级卷积交织器延迟的2倍。结合上述公式5，第1级卷积交织器的参数包括(w1，3，Δ1)，第2级卷积交织器的参数包括(w2，2，Δ2＝2×Δ1)，第3级卷积交织器的参数包括(w3，2，Δ3＝4×Δ1)，依次类推，第x级卷积交织器的参数包括(wx，2，Δx＝2x-1×Δ1)。也可以理解为，第1级卷积交织器的延迟为Δ个符号，第2级卷积交织器的延迟为2×Δ个符号，第3级卷积交织器的延迟为4×Δ个符号，第x级卷积交织器的延迟长度为2(x-1)×Δ个符号。
示例性的，L＝68，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器，所述第一卷积交织模块为所述z个卷积交织模块中的任意一个；所述第1级卷积交织器中相邻两个子通道之间的延迟36个符号；和/或，所述第2级卷积交织器的延迟为72个符号。再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟34个符号；和/或，第2级卷积交织器的延迟为68个符号。再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟38个符号；和/或，第2级卷积交织器的延迟为76个符号。再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟34个符号；和/或，第2级卷积交织器的延迟为68个符号；和/或，第3级卷积交织器的延迟为136个符号。再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟68个符号；和/或，第2级卷积交织器的延迟为136个符号；和/或，第3级卷积交织器的延迟为272个符号。再比如，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器；第1级卷积交织器中相邻两个子通道之间的延迟70个符号；和/或，第2级卷积交织器的延迟为140个符号；和/或，第3级卷积交织器的延迟为280个符号。
示例性的，L＝136，第一卷积交织模块包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器，第一卷积交织模块为z个卷积交织模块中的任意一个；第1级卷积交织器中相邻两个子通道之间的延迟72个符号；和/或，第2级卷积交织器的延迟为144个符号；和/或，第3级卷积交织器的延迟为288个符号。
以第一卷积交织模块包括2级卷积交织器为例，介绍每一级卷积交织器配置的参数。
请参阅图11，为本申请提供的另一种第一卷积交织模块的结构示意图。该示例中以第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器。第一卷积交织器和第二卷积交织器均以包括2个子通道为例。
k＝1，第1级卷积交织器的参数包括(w1，p1，Δ1)，关于w1、p1和Δ1的说明可参见前述相关介绍，此处不再赘述。结合图11，第1级卷积交织器包括2个子通道，w1个符号轮询分发到2个子通道，子通道1延迟0个符号(即子通道0没有延迟)，子通道2延迟Δ1个符号。再对2个子通道进行w1个符号轮询复用处理，作为第1级卷积交织器的输出。
k＝2，第2级卷积交织器的参数包括(w2，p2，Δ2)，关于w2、p2、Δ2的说明可参见前述相关介绍，此处不再赘述。结合图11，第1级卷积交织器包括2个子通道，w2个符号轮询分发到2个子通道，子通道1延迟0个符号，子通道2延迟Δ2个符号。再对2个子通道 进行w2个符号轮询复用处理，作为第2级卷积交织器的输出。
请参阅图12，以Δ1＝36为例，第1级卷积交织器的参数配置为(w1，p1，Δ1)＝(2，2，36)，第1级卷积交织器的输出交织深度为w1×p1＝4。第2级卷积交织器的参数配置为(w2，p2，Δ2＝2×Δ1)＝(4，2，72)，第2级卷积交织器的输出交织深度为w2×p2＝12，第2级卷积交织器输入的交织深为度w1×p1＝4。
再比如，第1级卷积交织器的参数配置为(w1，p1，Δ1)＝(2，2，36)，第2级卷积交织器的参数配置为(w2，p2，Δ2＝2×Δ1)＝(4，2，72)，第3级卷积交织器的参数配置为(w3，p3，Δ3)＝(8，2，144)。
在一种可能的实现方式中，上述情形1.1示出的第一卷积交织模块适用的内码编码器包括但不限于Hamming(170,160)编码器或者Hamming(180,170)编码器。
情形2，第k级卷积交织器的子通道的输入的符号数大于第k级卷积交织器的子通道的输出符号数。
进一步，可选的，第一卷积交织模块包括的x级卷积交织器的子通道的输入符号数均相同，第一卷积交织模块包括的x级卷积交织器的子通道的输出符号数均相同。为了便于方案的说明，以卷积交织器的子通道的输入符号数用w表示，卷积交织器的子通道的输出符号数用y表示。w＞y。
也可以理解为，在对应的子通道上输入切片数据块大小大于输出切片数据块大小。例如，第1级交织器子通道输入切片数据块为w1个符号，输出切片数据块为y1个符号；第2级交织器子通道输入切片数据块为w2个符号，输出切片数据块为y2个符号；第3级交织器子通道输入切片数据块为w3个符号，输出切片数据块为y3个符号；依次类推，第x级交织器子通道输入切片数据块为wx个符号，输出切片数据块为yx个符号。
请参阅图13，为本申请提供的又一种第一卷积交织模块的结构示意图。该示例中第一卷积交织模块以包括第1级卷积交织器、第2级卷积交织器和第3级卷积交织器为例，以每级卷积交织器均包括2个子通道为例。第1级卷积交织器、第2级卷积交织器和第3级卷积交织器的子通道的输入符号数均为w，第1级卷积交织器第2级卷积交织器和第3级卷积交织器的子通道的输入符号数均为y，且w大于y。
第k级卷积交织器的参数包括(wk，pk，Δk，yk)，其中，wk表示第k级卷积交织器的子通道的输入符号数，pk表示第k级卷积交织器包括的子通道数，Δk表示第k级卷积交织器的延迟，yk表示第k级卷积交织器的子通道的输出符号数。请参阅图14，以第k级卷积交织器包括2个子通道(分别为子通道1和子通道2)为例，字段abababab输入第k级卷积交织器，a来自码字A，b来自码字B。输入第k级卷积交织器的子通道的符号数wk＝4，wk个符号轮询分发到pk个子通道。具体的，子通道1分发的时刻T1＝2×t，子通道2的分发的时刻T2＝2×t+1，t为整数。也可以理解为，第0时刻将wk个符号分发到子通道1，子通道1输出yk个符号；第1时刻将wk个符号分发到子通道2，子通道2输出yk个符号；第2时刻将wk个符号分发到子通道1，子通道1输出yk个符号；第3时刻将wk个符号分发到子通道2，子通道2输出yk个符号；第4时刻将wk个符号分发到子通道1，子通道1输出yk个符号；第5时刻将wk个符号分发到子通道2，子通道2输出yk个符号；依次类推。子通道1的延迟为0个符号，子通道1的延迟为Δk个符号。
基于此，第一卷积交织模块的输入的交织深度与PCS层的编码方式及符号的分发方式 相关，可参见前述相关介绍，此处不再赘述。第一卷积交织模块的输出交织深度为交织深度×p1×…px-1×px，p1为第一卷积交织模块的第1级的交织器包括的子通道数，px-1为第一卷积交织模块的第x-1级卷积交织器包括的子通道数，px为第一卷积交织模块的第x级卷积交织器包括的子通道数。需要说明的是，第一卷积交织器的输入交织深度相同与第一卷积交织模块输入的交织深度。
在一种可能的实现方式中，x级卷积交织器的子通道的输入符号数可以是根据第x级卷积交织器的子通道数和第一卷积交织模块输出的最大交织深度得到的。其中，第一卷积交织模块输出的最大交织深度等于内码编码器需要的最大交织深度，内码编码器需要的最大交织深度可以参见前述相关介绍，此处不再赘述。
示例性地，x级卷积交织器的子通道的输入符号数等于第一卷积交织模块的输出的最大交织深度除以第x级卷积交织器的子通道数。例如，内码编码器为Extended Hamming(128，120)编码，内码编码器需要的最大交织深度为120/10＝12，说明第一卷积交织模块输出的最大交织深度等于12，进一步，x级卷积交织器的子通道的输入符号数w等于第一卷积交织模块的输出的最大交织深度12除以第x级卷积交织器的子通道数2，即x级卷积交织器的子通道的输入符号数w＝6。
在一种可能的实现方式中，x级卷积交织器的子通道的输出符号数是根据第一卷积交织模块输入的交织深度得到的。
示例性地，x级卷积交织器的子通道的输出符号数等于第一卷积交织模块输入的交织深度；或者x级卷积交织器的子通道的输出符号数等于第一卷积交织模块输入的交织深度的1/2倍；或者x级卷积交织器的子通道的输出符号数等于第一卷积交织模块输入的交织深度的1/4倍等。例如，第一卷积交织模块输入的交织深度Num_RS＝2，x级卷积交织器的子通道的输出符号数y＝2，或者y＝1。
下面的示例的示出了基于该情形2的第一卷积交织模块的参数的具体的示例。
示例性A，x＝2，w1＝w2＝4，y1＝y2＝1，Num_RS＝2。
该示例中第一卷积交织模块以包括2级卷积交织器(x＝2)为例，分别为第1级卷积交织器和第2级卷积交织器。具体的，第1级卷积交织器的四个参数(w1，p1，Δ1，y1)＝(4，2，Δ，1),第1级卷积交织器的输出交织深度为Num_RS×p1＝2×2＝4；第2级卷积交织的四个参数(w2，p2，Δ2，y2)＝(4，2，2×Δ，1),第2级卷积交织器的输出交织深度为Num_RS×p1×p2＝2×2×2＝8。
如图15所示，第1级卷积交织器输入的第一字段为8个符号，来自码字A和码字B，8个符号的分布方式为abababab，每4(即w1＝w2＝4)个符号轮询分发在子通道1和子通道2。子通道1分配的4个符号为abab，子通道2分配的4个符号也为abab。子通道2的数据流经过大于L/2个符号的延迟，以保证子通道2的输出符号为第二字段的符号，即cdcd。然后将子通道1和子通道2两条子通道上的第一字段和第二字段以1(即y1＝y2＝1)个符号轮循复用输出，换言之，第1级卷积交织器输出字段为acbdacbd。
示例性B，x＝2，w1＝w2＝4，y1＝y2＝2，Num_RS＝2。
该示例中第一卷积交织模块以包括2级卷积交织器(x＝2)为例，分别为第1级卷积交织器和第2级卷积交织器。具体的，第1级卷积交织器的四个参数(w1，p1，Δ1，y1)＝(4，2，Δ，2),第1级卷积交织器的输出交织深度为Num_RS×p1＝2×2＝4；第2级卷积 交织器的四个参数(w2，p2，Δ2，y2)＝(4，2，2×Δ，2)，第2级卷积交织器的输出交织深度为Num_RS×p1×p2＝2×2×2＝8。
如图16所示，第1级卷积交织器输入的第一字段为8个符号，来自码字A和码字B，8个符号的分布方式为abababab，每4(即w1＝w2＝4)个符号轮询分发在子通道1和子通道2。子通道1分配的4个符号为abab，子通道2分配的4个符号也为abab。子通道2的数据流经过大于L/2个符号的延迟，以保证子通道2的输出符号为第二字段的符号，即cdcd。然后将子通道1和子通道2两条子通道上的第一字段和第二字段以2(即y1＝y2＝2)个符号轮循复用输出，换言之，第1级卷积交织器输出字段为abefcdgh。
示例性C，x＝2，w1＝w2＝8，y1＝y2＝1，Num_RS＝4。
该示例中第一卷积交织模块以包括2级卷积交织器(x＝2)为例，分别为第1级卷积交织器和第2级卷积交织器。具体的，第1级卷积交织的四个参数(w1，p1，Δ1，y1)＝(8，2，2×Δ，2),第1级卷积交织器的输出交织深度为Num_RS×p1＝4×2＝8；第2级卷积交织器的四个参数(w2，p2，Δ2，y2)＝(8，2，4×Δ，2),第2级卷积交织器的输出交织深度为Num_RS×p1×p2＝4×2×2＝16。
如图17所示，第1级卷积交织器输入的第一字段为16个符号，来自码字A、码字B、码字C和码字D，RS码字A的符号为符号a、RS码字B的符号为符号b、RS码字C的符号为符号c、RS码字D的符号为符号d。将4个RS码字定义为一组，一组RS码字的符号分配到每条PCS通道上的符号总长度为L。16个符号的分布方式为abcdabcdabcdabcd，每8(即w1＝w2＝8)个符号轮询分发在子通道1和子通道2。子通道1分配的8个符号为abcdabcd，子通道2分配的8个符号也为abcdabcd。子通道2的数据流经过大于L/2个符号的延迟，以保证子通道2的输出符号为第二字段的符号，即efghefgh。然后将子通道1和子通道2两条子通道上的第一字段和第二字段以1(即y1＝y2＝1)个符号轮循复用输出，换言之，第1级卷积交织器输出字段为aiejbkflcmgndohp。
示例性D，x＝2，w1＝w2＝6，y1＝y2＝2，Num_RS＝2。
该示例中第一卷积交织模块以包括2级卷积交织器(x＝2)为例，分别为第1级卷积交织器和第2级卷积交织器。具体的，第1级卷积交织器的四个参数(w1，p1，Δ1，y1)＝(6，3，Δ，2),第1级卷积交织器的输出交织深度为Num_RS×p1＝2×3＝6；第2级的四个参数(w2，p2，Δ2，y2)＝(6，2，2×Δ，2),第2级输出的交织深度为Num_RS×p1×p2＝2×3×2＝12。
如图18所示，第1级卷积交织器输入的第一字段为12个符号，来自码字A和码字B，12个符号的分布方式为abababababab。第1级卷积交织器中每6(即w1＝w2＝6)个符号轮询分发在子通道1、子通道2和子通道3。子通道1分配的6个符号为ababab，子通道2分配的6个符号也为ababab。子通道2的数据流经过大于L/2个符号的延迟，以保证子通道2的输出符号为第二字段的符号，即cdcdcd。然后将子通道1和子通道2两条子通道上的第一字段和第二字段以2(即y1＝y2＝2)个符号轮循复用输出，换言之，第1级卷积交织器输出字段为abcdefabcdef。
示例D，x＝3，w1＝w2＝w3＝8，y1＝y2＝y3＝1，Num_RS＝2。
该示例中第一卷积交织模块以包括级联的3级卷积交织器(x＝3)为例，分别为第1级卷积交织器、第2级卷积交织器和第3级卷积交织器。具体的，第1级卷积交织器的四个参数(w1，p1，Δ1，y1)＝(8，2，Δ，1),第1级卷积交织器的输出交织深度为Num_RS×p1＝2×2＝4；第2级卷积交织器的四个参数(w2，p2，Δ2，y2)＝(8，2，2×Δ，1), 第2级卷积交织器的输出交织深度为Num_RS×p1×p2＝2×2×2＝8；第3级卷积交织器的四个参数(w3，p3，Δ3，y3)＝(8，2，4×Δ，1),第3级卷积交织器的输出交织深度为Num_RS×p1×p2×p3＝2×2×2×2＝16。
示例E，x＝3，w1＝w2＝w3＝8，y1＝y2＝y3＝2，Num_RS＝2。
该示例中第一卷积交织模块以包括级联的3级卷积交织器(x＝3)为例，分别为第1级卷积交织器、第2级卷积交织器和第3级卷积交织器。具体的，第1级卷积交织器的四个参数(w1，p1，Δ1，y1)＝(8，2，Δ，2),第1级卷积交织器的输出交织深度为Num_RS×p1＝2×2＝4；第2级卷积交织器的四个参数(w2，p2，Δ2，y2)＝(8，2，2×Δ，2),第1级卷积交织器的输出交织深度为Num_RS×p1×p2＝8；第3级卷积交织器的四个参数(w3，p3，Δ3，y3)＝(8，2，4×Δ，2),第3级卷积交织器的输出交织深度为Num_RS×p1×p2×p3＝2×2×2×2＝16。
需要说明的是，上述x级卷积交织器中每级卷积交织器包括的子通道数也可以是3或包括更多的子通道。
示例F，x＝3，w1＝w2＝w3＝4，y1＝y2＝y3＝1，Num_RS＝1。
该示例中第一卷积交织模块以包括级联的3级卷积交织器(x＝3)为例，分别为第1级卷积交织器、第2级卷积交织器和第3级卷积交织器。第1级卷积交织的四个参数(w1，p1，Δ1，y1)＝(4，2，Δ/2，1),第1级卷积交织输出的交织深度为Num_RS×p1＝1×2＝2；第2级卷积交织的四个参数(w2，p2，Δ2，y2)＝(4，2，Δ，1),第二卷积交织级输出的交织深度为Num_RS×p1×p2＝1×2×2＝4；第3级卷积交织的四个参数(w3，p3，Δ3，y3)＝(4，2，2×Δ，1),第3级卷积交织输出的交织深度为Num_RS×p1×p2×p3＝1×2×2×2＝8。
在一种可能的实现方式中，数据传输装置还可包括映射模块。其中，映射模块用于对内编码模块编码后的数据进行映射处理，处理的粒度可以为1比特、2比特、4比特或8比特等。
在本申请的各个实施例中，如果没有特殊说明以及逻辑冲突，不同的实施例之间的术语和/或描述具有一致性、且可以相互引用，不同的实施例中的技术特征根据其内在的逻辑关系可以组合形成新的实施例。
本申请中，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。在本申请的文字描述中，字符“/”，一般表示前后关联对象是一种“或”的关系。在本申请的公式中，字符“/”，表示前后关联对象是一种“相除”的关系。另外，在本申请中，“示例性的”一词用于表示作例子、例证或说明。本申请中被描述为“示例”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。或者可理解为，使用示例的一词旨在以具体方式呈现概念，并不对本申请构成限定。
可以理解的是，在本申请中涉及的各种数字编号仅为描述方便进行的区分，并不用来限制本申请的实施例的范围。上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定。术语“第一”、“第二”等类似表述，是用于分区别类似的对象，而不必用于描述特定的顺序或先后次序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的 或对于这些过程、方法、产品或设备固有的其它步骤或单元。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (17)

  1. 一种数据传输装置，其特征在于，包括z个物理编码子层PCS通道和z个卷积交织模块，一个卷积交织模块对应一个PCS通道，所述卷积交织模块包括级联的x级卷积交织器，所述x为大于1的整数，所述z为正整数；
    所述PCS通道，用于接收来自PCS层的第一数据流，一条第一数据流对应一个PCS通道；
    所述卷积交织模块，用于对来自对应的PCS通道的第一数据流进行交织处理，获得第二数据流，所述第二数据流的交织深度与内码编码器的输入比特数相关。
  2. 如权利要求1所述的装置，其特征在于，所述卷积交织模块，具体用于：
    根据接收到的指示信号，对来自所述对应的PCS通道的所述第一数据流进行交织处理；
    所述指示信号用于指示绕过所述z个卷积交织模块中的至少一级卷积交织器；或者，
    所述指示信号用于指示绕过所述z个卷积交织模块中的第i个卷积交织模块中的第j级卷积交织器，所述i为小于z的整数，所述j为小于x的整数。
  3. 如权利要求2所述的装置，其特征在于，所述装置还包括管理数据输入输出MDIO接口，所述指示信号包括MDIO控制位的取值；
    所述MDIO接口，用于接收第一信息，所述第一信息包括所述MDIO的控制变量的取值，所述MDIO控制变量映射于所述x级卷积交织器的控制变量。
  4. 如权利要求2所述的装置，其特征在于，所述装置还包括附接单元接口AUI，所述指示信号包括第一预设序列或第二预设序列；
    所述AUI，用于接收来自所述对应的PCS通道的对齐标记AM序列，所述AM序列包括所述第一预设序列；或者，用于接收来自所述对应的PCS通道的所述第二预设序列。
  5. 如权利要求1～4任一项所述的装置，其特征在于，第k级卷积交织器的子通道的输入符号数等于所述第k级卷积交织器的子通道的输出符号数，所述第k级卷积交织器为第一卷积交织模块中的x个卷积交织器中的任意一个，所述第一卷积交织模块为所述z个卷积交织模块中的任意一个，所述k为小于等于x的正整数。
  6. 如权利要求5所述的装置，其特征在于，所述第一卷积交织模块的输入交织深度与PCS层的编码方式及符号的分发方式相关；
    所述第一卷积交织模块的输出交织深度为wx×px；
    其中，所述wx为所述第一卷积交织模块的第x级卷积交织器输入的子通道的符号数，所述px为所述第一卷积交织模块的第x级卷积交织器包括的子通道数。
  7. 如权利要求6所述的装置，其特征在于，所述k为大于1且小于等于x的正整数，所述第k级卷积交织器的输入交织深度为wk-1×pk-1，所述第k级卷积交织器的输出交织深度为wk×pk；其中，所述wk为所述第k级卷积交织器的子通道的输入符号数，所述pk为所述第k级卷积交织器包括的子通道数，所述wk-1为所述第k-1级卷积交织器的子通道的输入符号数，所述pk-1为所述第k-1级卷积交织器包括的子通道数；
    所述第一卷积交织模块的第1级卷积交织器的输入交织深度等于所述第一卷积交织模块的输入交织深度。
  8. 如权利要求1～7任一项所述的装置，其特征在于，第一卷积交织模块包括的x级卷 积交织器的子通道数不同，所述第一卷积交织模块为所述z个卷积交织模块中的任意一个。
  9. 如权利要求8所述的装置，其特征在于，所述第一卷积交织模块包括的第1级卷积交织器的子通道数、与所述第一卷积交织模块包括的除所述第一卷积交织器外的x-1级卷积交织器的子通道数不同，所述第一卷积交织模块包括的除所述第一卷积交织器外的x-1级卷积交织器的子通道数相同。
  10. 如权利要求8或9所述的装置，其特征在于，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器，所述第一卷积交织模块为所述z个卷积交织模块中的任意一个；
    所述第1级卷积交织器中相邻两个子通道之间的延迟为24个符号；和/或，
    所述第2级卷积交织器的延迟为120个符号。
  11. 如权利要求1～7任一项所述的装置，其特征在于，所述第一卷积交织模块包括的x级卷积交织器包括的子通道数相同，所述第一卷积交织模块为所述z个卷积交织模块中的任意一个。
  12. 如权利要求11所述的装置，其特征在于，第一卷积交织模块包括第1级卷积交织器和第2级卷积交织器，所述第一卷积交织模块为所述z个卷积交织模块中的任意一个；
    所述第1级卷积交织器中相邻两个子通道之间的延迟36个符号；和/或，
    所述第2级卷积交织器的延迟为72个符号；和/或，
    所述第3级卷积交织器的延迟为144个符号。
  13. 如权利要求1～4任一项所述的装置，其特征在于，第一卷积交织模块包括的x级卷积交织器的子通道的输入符号数均相同，所述第一卷积交织模块包括的x级卷积交织器的子通道的输出符号数均相同，第k级卷积交织器的子通道的输入的符号数大于所述第k级卷积交织器的子通道的输出符号数；
    其中，所述第k级卷积交织器为第一卷积交织模块中的x个卷积交织器中的任意一个，所述第一卷积交织模块为所述z个卷积交织模块中的任意一个，所述k为小于等于x的正整数。
  14. 如权利要求13所述的装置，其特征在于，所述第一卷积交织模块的输入交织深度与PCS层的编码方式及符号的分发方式相关；
    所述第一卷积交织模块的输出交织深度为交织深度×p1×…px-1×px，所述p1为所述第一卷积交织模块的第1级卷积交织器包括的子通道数，所述px-1为所述第一卷积交织模块的第x-1级卷积交织器包括的子通道数，所述px为所述第一卷积交织模块的第x级卷积交织器包括的子通道数。
  15. 如权利要求13或14所述的装置，其特征在于，所述x级卷积交织器的子通道的输入符号数是根据第x级卷积交织器的子通道数和所述第一卷积交织模块输出的最大交织深度得到的；
    所述x级卷积交织器的子通道的输出符号数是根据所述第一卷积交织模块的输入交织深度得到的。
  16. 如权利要求15所述的装置，其特征在于，所述x级卷积交织器的子通道的输入符号数等于所述第一卷积交织模块的输出的最大交织深度除以所述第x级卷积交织器的子通道数；
    所述x级卷积交织器的子通道的输出符号数等于所述第一卷积交织模块的输入交织深度。
  17. 如权利要求13～15任一项所述的装置，其特征在于，所述x级卷积交织器的子通道的输入符号数、及所述x级卷积交织器的子通道的输出符号数为以下任一项：
    所述x级卷积交织器的子通道的输入符号数为8，所述x级卷积交织器的子通道的输出符号数为2；或者，
    所述x级卷积交织器的子通道的输入符号数为6，所述x级卷积交织器的子通道的输出符号数为2；或者，
    所述x级卷积交织器的子通道的输入符号数为4，所述x级卷积交织器的子通道的输出符号数为2；或者，
    所述x级卷积交织器的子通道的输入符号数为8，所述x级卷积交织器的子通道的输出符号数为1；或者，
    所述x级卷积交织器的子通道的输入符号数为6，所述x级卷积交织器的子通道的输出符号数为1；或者，
    所述x级卷积交织器的子通道的输入符号数为4，所述x级卷积交织器的子通道的输出符号数为1。
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