WO2024080416A1 - 반도체 발광 소자 및 디스플레이 장치 - Google Patents

반도체 발광 소자 및 디스플레이 장치 Download PDF

Info

Publication number
WO2024080416A1
WO2024080416A1 PCT/KR2022/015585 KR2022015585W WO2024080416A1 WO 2024080416 A1 WO2024080416 A1 WO 2024080416A1 KR 2022015585 W KR2022015585 W KR 2022015585W WO 2024080416 A1 WO2024080416 A1 WO 2024080416A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
light emitting
semiconductor light
emitting device
ohmic contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/KR2022/015585
Other languages
English (en)
French (fr)
Inventor
박형조
황성현
허미희
강병준
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Electronics Inc
Original Assignee
LG Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Electronics Inc filed Critical LG Electronics Inc
Priority to KR1020257012088A priority Critical patent/KR20250090290A/ko
Priority to PCT/KR2022/015585 priority patent/WO2024080416A1/ko
Priority to EP22962166.9A priority patent/EP4604184A4/en
Priority to CN202280101073.2A priority patent/CN120052072A/zh
Publication of WO2024080416A1 publication Critical patent/WO2024080416A1/ko
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/832—Electrodes characterised by their material
    • H10H20/835—Reflective materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/84—Coatings, e.g. passivation layers or antireflective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/01—Manufacture or treatment
    • H10H29/03—Manufacture or treatment using mass transfer of LEDs, e.g. by using liquid suspensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/30—Active-matrix LED displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/80—Constructional details
    • H10H29/832—Electrodes
    • H10H29/8321—Electrodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/80—Constructional details
    • H10H29/842—Coatings, e.g. passivation layers or antireflective coatings
    • H10H29/8421—Reflective coatings, e.g. dielectric Bragg reflectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H10H20/82—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H10H20/8312—Electrodes characterised by their shape extending at least partially through the bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H10H20/8314—Electrodes characterised by their shape extending at least partially onto an outer side surface of the bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/832—Electrodes characterised by their material
    • H10H20/833—Transparent materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/84—Coatings, e.g. passivation layers or antireflective coatings
    • H10H20/841—Reflective coatings, e.g. dielectric Bragg reflectors

Definitions

  • Embodiments relate to semiconductor light emitting devices and display devices.
  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • Micro-LED displays Micro-LED displays
  • a micro-LED display is a display that uses micro-LED, a semiconductor light emitting device with a diameter or cross-sectional area of 100 ⁇ m or less, as a display element.
  • micro-LED displays use micro-LED, a semiconductor light-emitting device, as a display device, they have excellent performance in many characteristics such as contrast ratio, response speed, color gamut, viewing angle, brightness, resolution, lifespan, luminous efficiency, and luminance.
  • the micro-LED display has the advantage of being able to freely adjust the size and resolution and implement a flexible display because the screen can be separated and combined in a modular manner.
  • micro-LED displays require more than millions of micro-LEDs, there is a technical problem that makes it difficult to quickly and accurately transfer micro-LEDs to the display panel.
  • Transfer technologies that have been recently developed include the pick and place process, laser lift-off method, or self-assembly method.
  • the self-assembly method is a method in which the semiconductor light-emitting device finds its assembly position within the fluid on its own, and is an advantageous method for implementing a large-screen display device.
  • semiconductor light emitting devices such as micro-LEDs have a problem in that their luminance decreases as their size decreases.
  • the luminance of the red semiconductor light-emitting device is lower than that of the blue semiconductor light-emitting device or the green semiconductor light-emitting device due to the material characteristics. Therefore, there is an urgent need to develop technology that can improve the brightness of semiconductor light-emitting devices.
  • the magnetization power of the semiconductor light-emitting device must be large, but there is a limit to increasing the magnetization power due to the very small size of the semiconductor light-emitting device. Accordingly, there is a problem that the assembly rate decreases in the self-assembly process.
  • connection electrodes are formed on the sides of the semiconductor light-emitting device after the semiconductor light-emitting device is assembled.
  • the space margin on the side of the semiconductor light emitting device within the assembly hall is small and electrical connection is not easy, there is a problem that electrical connection defects occur.
  • the embodiments aim to solve the above-described problems and other problems.
  • Another object of the embodiment is to provide a semiconductor light-emitting device and a display device that can improve light efficiency and light brightness.
  • another purpose of the embodiment is to provide a semiconductor light emitting device and a display device that can improve the assembly rate.
  • another purpose of the embodiment is to provide a semiconductor light emitting device and a display device that can prevent electrical connection failure.
  • a semiconductor light emitting device includes: a light emitting layer having a first region and a second region surrounding the first region; a passivation layer surrounding the sides of the light emitting layer; an insulating layer beneath the first region; a first electrode beneath the light emitting layer; and a second electrode on the light emitting layer, wherein the first electrode includes: a reflective layer below the insulating layer and having a shape corresponding to the shape of the insulating layer; and an ohmic contact layer below the second region.
  • the ohmic contact layer may surround the reflective layer.
  • the ohmic contact layer may have a step below each of the first region and the second region.
  • the ohmic contact layer may have a straight plane below each of the first region and the second region.
  • the ohmic contact layer includes: a first ohmic contact layer below the first region; and a second ohmic contact layer below the second region and having a thickness greater than the thickness of the first ohmic contact layer.
  • a lower side of the first region of the light-emitting layer may have a recess, and the insulating layer and the reflective layer may be disposed in the recess.
  • the ohmic contact layer may include a protrusion in the recess.
  • the protrusion may surround the insulating layer in the recess.
  • the protrusion may surround the reflective layer in the recess.
  • the first electrode may include a magnetic layer below the ohmic contact layer.
  • the magnetic layer may be in contact with the ohmic contact layer below the first region.
  • the magnetic layer may be in contact with the reflective layer below the first region.
  • the ohmic contact layer may surround the second side of the light emitting layer.
  • the magnetic layer may be disposed on the ohmic contact layer on the second side of the light emitting layer.
  • the passivation layer may include an opening on an upper side of the light-emitting layer, and the insulating layer may have a shape corresponding to the shape of the opening.
  • the second electrode may include a transparent conductive layer.
  • the upper surface of the light emitting layer may include a light extraction pattern.
  • a semiconductor light emitting device may have a size of micrometer or less.
  • the display device includes: a backplane substrate; a semiconductor light emitting device in the assembly hole of the backplane substrate; a connection electrode on a side of the semiconductor light emitting device in the assembly hole; and electrode wiring on the semiconductor light emitting device
  • the semiconductor light emitting device includes: a light emitting layer having a first region and a second region surrounding the first region; a passivation layer surrounding the sides of the light emitting layer; an insulating layer beneath the first region; a first electrode beneath the insulating layer; and a second electrode on the light emitting layer
  • the first electrode includes: a reflective layer below the insulating layer and having a shape corresponding to the shape of the insulating layer; and an ohmic contact layer under the second region
  • the connection electrode connects the first electrode of the semiconductor light emitting device and at least one assembly wiring of the first assembly wiring or the second assembly wiring
  • the electrode wiring may be connected to the second electrode of the semiconductor light emitting device.
  • connection electrode may be in contact with a lower surface of the first electrode of the semiconductor light emitting device.
  • an omni-directional reflector is formed by an insulating layer 156 and a reflective layer 154-1 on the lower side of the light emitting layers 151 to 153.
  • ODR omni-directional reflector
  • the insulating layer 156 is disposed under the first region 150a of the light emitting layers 151 to 153, and the first region 150a
  • An ohmic contact layer 154-2 may be disposed under the second area 150b surrounding the .
  • the insulating layer 156 can be used as a current blocking layer. Accordingly, the current in the light emitting layers 151 to 153 is not concentrated in the first area 150a but is evenly distributed across the first area 150a and the second area 150b, thereby increasing light efficiency and improving light luminance. You can do it.
  • the ohmic contact layer 154-2 may be included in the first electrode 154 disposed below the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 is placed not only below the second region 150b of the light emitting layers 151 to 153 but also on the sides of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 is placed not only below the second region 150b of the light emitting layers 151 to 153 but also on the sides of the light emitting layers 151 to 153.
  • the magnetic layer 154-3 is disposed not only on the lower side of the light emitting layers 151 to 153 but also on the sides of the light emitting layers 151 to 153, so that the magnetic layer 154-3
  • the reaction speed can be increased to improve the assembly rate.
  • the lower side of the light emitting layers 151 to 153 has a non-uniform surface, so that the semiconductor light emitting device 150A contacts the bottom surface of the chamber or the top surface of the display substrate during self-assembly. This may decrease. Accordingly, the semiconductor light emitting device 150A is not adsorbed to the bottom surface of the chamber or the top surface of the display substrate, thereby improving the assembly rate.
  • an insulating layer 156 and a reflective layer 154-1 are disposed under the first region 150a of the light-emitting layers 151 to 153, and the first region 150a of the light-emitting layers 151 to 153 is disposed.
  • the ohmic contact layer 154-2 disposed below the first region 150a and the second region 150b may surround the insulating layer 156 and the reflective layer 154-1. Accordingly, a step d1 that is equal to the thickness t1 of the insulating layer 156 and the thickness t2 of the reflective layer 154-1 may be formed in the ohmic contact layer 154-2.
  • the connection electrode 370 may be formed after the semiconductor light emitting device 150A shown in FIG. 7 is assembled in the assembly hole 340H of the backplane substrate.
  • connection electrode 370 is connected not only between the side of the semiconductor light emitting device 150A and the inner surface of the assembly hole, but also between the second region 150b of the light emitting layers 151 to 153 and the first assembly wiring 321 and/or the second assembly line 321. It may be formed in the space between the assembly wirings 322.
  • the separation space is defined by the separation distance between the lower surface of the second area 150b of the semiconductor light emitting device 150A and the upper surface of the first assembly wiring 321 and/or the second assembly wiring 322. The distance may be equal to the sum of the step d1 and the thickness t4 of the first insulating layer 156.
  • connection electrode 370 is formed not only on the sides of the light-emitting layers 151 to 153 but also on the lower side of the light-emitting layers 151 to 153, so that the electrical contact area between the ohmic contact layer 154-2 and the light-emitting layers 151 to 153 By maximizing this, luminous efficiency and light luminance can be significantly improved.
  • the insulating layer 156 is disposed under the first region 150a of the light-emitting layers 151 to 153 to prevent current flow, and the ohmic contact layer 154-2 is disposed below the light-emitting layers 151 to 153 as well as the lower side.
  • the fixation of the semiconductor light emitting device 150A can be strengthened and product reliability can be improved.
  • Figure 1 shows a living room of a house where a display device according to an embodiment is installed.
  • Figure 2 is a block diagram schematically showing a display device according to an embodiment.
  • FIG. 3 is a circuit diagram showing an example of the pixel of FIG. 2.
  • FIG. 4 is an enlarged view of the first panel area in the display device of FIG. 1.
  • Figure 5 is an enlarged view of area A2 in Figure 4.
  • Figure 6 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • Figure 7 is a cross-sectional view showing a semiconductor light emitting device according to the first embodiment.
  • Figure 8 is a plan view showing a semiconductor light emitting device according to the first embodiment.
  • Figure 9 is a bottom view showing a semiconductor light emitting device according to the first first embodiment.
  • FIG. 10A shows current flow in a semiconductor light emitting device according to a comparative example.
  • FIG. 10B shows current flow in a semiconductor light emitting device according to an embodiment.
  • FIG. 11A shows light reflection in a semiconductor light emitting device according to a comparative example.
  • Figure 11b shows the reflectance before and after heat treatment.
  • FIG. 12A shows light reflection in a semiconductor light emitting device according to an embodiment.
  • Figure 12b shows the reflectance in each of Comparative Example, Example 1, and Example 2 under the first experimental condition.
  • Figure 12c shows the reflectance in each of Comparative Example, Example 1, and Example 2 under the second experimental condition.
  • FIG. 13 to 20 show a manufacturing process of a semiconductor light emitting device according to the first embodiment.
  • Figure 21 is a cross-sectional view showing a display device according to the first embodiment.
  • Figure 22 is a cross-sectional view showing a semiconductor light emitting device according to the second embodiment.
  • Figure 23 is a bottom view showing a semiconductor light emitting device according to the second embodiment.
  • Figure 24 is a cross-sectional view showing a semiconductor light-emitting device according to the third embodiment.
  • Figure 25 is a cross-sectional view showing a semiconductor light-emitting device according to the fourth embodiment.
  • Figure 26 is a cross-sectional view showing a recess formed in the light emitting layer.
  • Figure 27 is a cross-sectional view showing a semiconductor light-emitting device according to the fifth embodiment.
  • Figure 28 is a cross-sectional view showing a semiconductor light-emitting device according to the sixth embodiment.
  • Figure 29 is a cross-sectional view showing a semiconductor light-emitting device according to the seventh embodiment.
  • Figure 30 is a cross-sectional view showing a semiconductor light-emitting device according to the eighth embodiment.
  • Figure 31 is a cross-sectional view showing a semiconductor light-emitting device according to the ninth embodiment.
  • Figure 32 is a cross-sectional view showing a display device according to a second embodiment.
  • Figure 33 is a cross-sectional view showing a semiconductor light-emitting device according to the tenth embodiment.
  • Figure 34 is a cross-sectional view showing a semiconductor light-emitting device according to the 11th embodiment.
  • Figure 35 is a cross-sectional view showing a semiconductor light-emitting device according to the twelfth embodiment.
  • Figure 36 is a cross-sectional view showing a semiconductor light-emitting device according to the 13th embodiment.
  • Figure 37 is a cross-sectional view showing a semiconductor light-emitting device according to the fourteenth embodiment.
  • Display devices described in this specification include TVs, shines, mobile terminals such as mobile phones and smart phones, displays for computers such as laptops and desktops, head-up displays (HUDs) for automobiles, backlight units for displays, It may include displays, light sources, etc. for VR, AR, or MR (mixed reality).
  • HUDs head-up displays
  • the configuration according to the embodiment described in this specification can be equally applied to a device capable of displaying, even if it is a new product type that is developed in the future.
  • Figure 1 shows a living room of a house where a display device according to an embodiment is installed.
  • the display device 100 of the embodiment can display the status of various electronic products such as a washing machine 101, a robot vacuum cleaner 102, and an air purifier 103, and displays the status of each electronic product and IOT-based You can communicate with each other and control each electronic product based on the user's setting data.
  • various electronic products such as a washing machine 101, a robot vacuum cleaner 102, and an air purifier 103.
  • the display device 100 may include a flexible display manufactured on a thin and flexible substrate.
  • Flexible displays can bend or curl like paper while maintaining the characteristics of existing flat displays.
  • a unit pixel refers to the minimum unit for implementing one color.
  • a unit pixel of a flexible display can be implemented by a light-emitting device.
  • the light emitting device may be Micro-LED or Nano-LED, but is not limited thereto.
  • FIG. 2 is a block diagram schematically showing a display device according to an embodiment
  • FIG. 3 is a circuit diagram showing an example of the pixel of FIG. 2.
  • a display device may include a display panel 10, a driving circuit 20, a scan driver 30, and a power supply circuit 50.
  • the display device 100 of the embodiment may drive the light emitting device in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing control unit 22.
  • the display panel 10 may be rectangular, but is not limited thereto. That is, the display panel 10 may be formed in a circular or oval shape. At least one side of the display panel 10 may be bent to a predetermined curvature.
  • the display panel may include a display area (DA).
  • the display area DA is an area where pixels PX are formed to display an image.
  • the display panel may include a non-display area (NDA).
  • the non-display area (DNA) may be an area excluding the display area (DA).
  • the display area DA and the non-display area NDA may be defined on the same surface.
  • the non-display area (DNA) may surround the display area (DA) on the same side as the display area (DA), but this is not limited.
  • the display area DA and the non-display area NDA may be defined on different planes.
  • the display area DA may be defined on the top surface of the substrate
  • the non-display area NDA may be defined on the bottom surface of the substrate.
  • the non-display area NDA may be defined on the entire or partial area of the bottom surface of the substrate.
  • DA display area
  • NDA non-display area
  • DA display area
  • NDA non-display area
  • the display panel 10 includes data lines (D1 to Dm, m is an integer greater than 2), scan lines (S1 to Sn, n is an integer greater than 2) that intersect the data lines (D1 to Dm), and a high potential voltage.
  • VDDL high-potential voltage line
  • VSSL low-potential voltage line
  • S1 to Sn scan lines
  • PX pixels
  • Each of the pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel (PX1) emits a first color light of a first main wavelength
  • the second sub-pixel (PX2) emits a second color light of a second main wavelength
  • the third sub-pixel (PX3) A third color light of a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 2 it is illustrated that each of the pixels PX includes three sub-pixels, but the present invention is not limited thereto. That is, each pixel PX may include four or more sub-pixels.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes at least one of the data lines (D1 to Dm), at least one of the scan lines (S1 to Sn), and It can be connected to the above voltage line (VDDL).
  • the first sub-pixel PX1 may include light-emitting devices LD, a plurality of transistors for supplying current to the light-emitting devices LD, and at least one capacitor Cst.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include only one light emitting element (LD) and at least one capacitor (Cst). It may be possible.
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but this is not limited.
  • the light emitting device may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor (DT) that supplies current to the light emitting devices (LD) and a scan transistor (ST) that supplies a data voltage to the gate electrode of the driving transistor (DT).
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which the high potential voltage VDD is applied, and the first electrode of the light emitting elements LD. It may include a drain electrode connected to the electrodes.
  • the scan transistor (ST) has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor (DT), and a data line (Dj, j). It may include a drain electrode connected to an integer satisfying 1 ⁇ j ⁇ m.
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor (Cst) charges the difference between the gate voltage and source voltage of the driving transistor (DT).
  • the driving transistor (DT) and the scan transistor (ST) may be formed of a thin film transistor.
  • the driving transistor (DT) and the scan transistor (ST) are mainly described as being formed of a P-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the present invention is not limited thereto.
  • the driving transistor (DT) and scan transistor (ST) may be formed of an N-type MOSFET. In this case, the positions of the source and drain electrodes of the driving transistor (DT) and the scan transistor (ST) may be changed.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes one driving transistor (DT), one scan transistor (ST), and one capacitor ( Although it is exemplified to include 2T1C (2 Transistor - 1 capacitor) with Cst), the present invention is not limited thereto.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include a plurality of scan transistors (ST) and a plurality of capacitors (Cst).
  • the second sub-pixel (PX2) and the third sub-pixel (PX3) can be represented by substantially the same circuit diagram as the first sub-pixel (PX1), detailed descriptions thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10.
  • the driving circuit 20 may include a data driver 21 and a timing control unit 22.
  • the data driver 21 receives digital video data (DATA) and source control signal (DCS) from the timing control unit 22.
  • the data driver 21 converts digital video data (DATA) into analog data voltages according to the source control signal (DCS) and supplies them to the data lines (D1 to Dm) of the display panel 10.
  • the timing control unit 22 receives digital video data (DATA) and timing signals from the host system.
  • the host system may be an application processor in a smartphone or tablet PC, a monitor, or a system-on-chip in a TV.
  • the timing control unit 22 generates control signals to control the operation timing of the data driver 21 and the scan driver 30.
  • the control signals may include a source control signal (DCS) for controlling the operation timing of the data driver 21 and a scan control signal (SCS) for controlling the operation timing of the scan driver 30.
  • DCS source control signal
  • SCS scan control signal
  • the driving circuit 20 may be disposed in the non-display area (NDA) provided on one side of the display panel 10.
  • the driving circuit 20 may be formed of an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) rather than on the display panel 10.
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing control unit 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives a scan control signal (SCS) from the timing controller 22.
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10.
  • the scan driver 30 may include a plurality of transistors and may be formed in the non-display area NDA of the display panel 10.
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply them to the display panel 10.
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to It can be supplied to the high potential voltage line (VDDL) and low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driver 30 from the main power source.
  • FIG. 4 is an enlarged view of the first panel area in the display device of FIG. 3.
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas, such as the first panel area A1, by tiling.
  • the first panel area A1 may include a plurality of semiconductor light emitting devices 150 arranged for each unit pixel (PX in FIG. 2).
  • Figure 5 is an enlarged view of area A2 in Figure 4.
  • the display device 100 of the embodiment may include a substrate 200, assembly wiring 201 and 202, an insulating layer 206, and a plurality of semiconductor light emitting devices 150. More components may be included.
  • the assembly wiring may include a first assembly wiring 201 and a second assembly wiring 202 that are spaced apart from each other.
  • the first assembly wiring 201 and the second assembly wiring 202 may be provided to generate dielectrophoresis force (DEP force) to assemble the semiconductor light emitting device 150.
  • the semiconductor light emitting device 150 may be one of a horizontal semiconductor light emitting device, a flip chip type semiconductor light emitting device, and a vertical semiconductor light emitting device.
  • the semiconductor light-emitting device 150 may include, but is not limited to, a red semiconductor light-emitting device 150, a green semiconductor light-emitting device 150G, and a blue semiconductor light-emitting device 150B0 to form a unit pixel (sub-pixel).
  • red and green phosphors may be provided to implement red and green colors, respectively.
  • the substrate 200 may be a support member that supports components disposed on the substrate 200 or a protection member that protects the components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be made of sapphire, glass, silicon, or polyimide. Additionally, the substrate 200 may include a flexible material such as PEN (Polyethylene Naphthalate) or PET (Polyethylene Terephthalate). Additionally, the substrate 200 may be made of a transparent material, but is not limited thereto.
  • the substrate 200 may function as a support substrate in a display panel, and may also function as an assembly substrate when self-assembling a light emitting device.
  • the substrate 200 may be a backplane equipped with circuits in the sub-pixels (PX1, PX2, PX3) shown in FIGS. 2 and 3, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • PX1, PX2, PX3 sub-pixels shown in FIGS. 2 and 3, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • ST, DT transistors
  • Cst capacitors
  • signal wires etc.
  • the insulating layer 206 may include an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc., or an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx), and may include a substrate. (200) may be integrated to form one substrate.
  • the insulating layer 206 may be a conductive adhesive layer that has adhesiveness and conductivity, and the conductive adhesive layer may be flexible and enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropic conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness, but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the semiconductor light emitting device 150 is inserted. Therefore, during self-assembly, the semiconductor light emitting device 150 can be easily inserted into the assembly hole 203 of the insulating layer 206.
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, etc.
  • the assembly hall 203 may also be called a hall.
  • the assembly hole 203 may be called a hole, groove, groove, recess, pocket, etc.
  • the assembly hole 203 may be different depending on the shape of the semiconductor light emitting device 150.
  • the red semiconductor light emitting device, the green semiconductor light emitting device, and the blue semiconductor light emitting device each have different shapes, and may have an assembly hole 203 having a shape corresponding to the shape of each of these semiconductor light emitting devices.
  • the assembly hole 203 may include a first assembly hole for assembling a red semiconductor light emitting device, a second assembly hole for assembling a green semiconductor light emitting device, and a third assembly hole for assembling a blue semiconductor light emitting device. there is.
  • the red semiconductor light emitting device has a circular shape
  • the green semiconductor light emitting device has a first oval shape with a first minor axis and a second major axis
  • the blue semiconductor light emitting device has a second oval shape with a second minor axis and a second major axis.
  • the second major axis of the oval shape of the blue semiconductor light emitting device may be greater than the second major axis of the oval shape of the green semiconductor light emitting device
  • the second minor axis of the oval shape of the blue semiconductor light emitting device may be smaller than the first minor axis of the oval shape of the green semiconductor light emitting device.
  • methods for mounting the semiconductor light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 6) and a transfer method.
  • Figure 6 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • the assembled substrate 200 which will be described later, can also function as the panel substrate 200a in a display device after assembly of the light emitting device, but the embodiment is not limited thereto.
  • the semiconductor light emitting device 150 may be introduced into the chamber 1300 filled with the fluid 1200, and the semiconductor light emitting device 150 may be placed on the assembly substrate ( 200). At this time, the light emitting device 150 adjacent to the assembly hole 207H of the assembly substrate 200 may be assembled into the assembly hole 207H by DEP force caused by the electric field of the assembly wiring.
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • the chamber may be called a water tank, container, vessel, etc.
  • the assembled substrate 200 may be placed on the chamber 1300. Depending on the embodiment, the assembled substrate 200 may be input into the chamber 1300.
  • the semiconductor light emitting device 150 may be implemented as a vertical semiconductor light emitting device as shown, but is not limited to this and a horizontal light emitting device may be employed.
  • the semiconductor light emitting device 150 may include a magnetic layer (not shown) containing a magnetic material.
  • the magnetic layer may include a magnetic metal such as nickel (Ni). Since the semiconductor light emitting device 150 introduced into the fluid includes a magnetic layer, it can move to the assembly substrate 200 by the magnetic field generated from the assembly device 1100.
  • the magnetic layer may be disposed on the top or bottom or on both sides of the light emitting device.
  • an electric field is formed in the first assembly wiring 201 and the second assembly wiring 202 as an alternating voltage is applied, and the semiconductor light emitting device 150 is inserted into the assembly hole 207H by the DEP force caused by this electric field.
  • the gap between the first assembly wiring 201 and the second assembly wiring 202 may be smaller than the width of the semiconductor light emitting device 150 and the width of the assembly hole 207H, and the assembly of the semiconductor light emitting device 150 using an electric field. The position can be fixed more precisely.
  • An insulating layer 215 is formed on the first assembled wiring 201 and the second assembled wiring 202 to protect the first assembled wiring 201 and the second assembled wiring 202 from the fluid 1200, and Leakage of current flowing through the first assembly wiring 201 and the second assembly wiring 202 can be prevented.
  • the insulating layer 215 may be formed as a single layer or multilayer of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 215 may have a minimum thickness to prevent damage to the first assembly wiring 201 and the second assembly wiring 202 when assembling the semiconductor light emitting device 150. can have a maximum thickness for stable assembly.
  • a partition 207 may be formed on the insulating layer 215. Some areas of the partition wall 207 may be located on top of the first assembly wiring 201 and the second assembly wiring 202, and the remaining area may be located on the top of the assembly substrate 200.
  • An assembly hole 207H where the semiconductor light emitting devices 150 are coupled is formed in the assembly substrate 200, and the surface where the assembly hole 207H is formed may be in contact with the fluid 1200.
  • the assembly hole 207H can guide the exact assembly position of the semiconductor light emitting device 150.
  • the assembly hole 207H may have a shape and size corresponding to the shape of the semiconductor light emitting device 150 to be assembled at the corresponding location. Accordingly, it is possible to prevent another semiconductor light emitting device from being assembled or a plurality of semiconductor light emitting devices from being assembled into the assembly hole 207H.
  • Assembly device 1100 may be a permanent magnet or an electromagnet.
  • the assembly device 1100 may move while in contact with the assembly substrate 200 in order to maximize the area to which the magnetic field is applied within the fluid 1200.
  • the assembly device 1100 may include a plurality of magnetic materials or may include a magnetic material of a size corresponding to that of the assembly substrate 200. In this case, the moving distance of the assembly device 1100 may be limited to within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 and the assembly substrate 200 by the magnetic field generated by the assembly device 1100.
  • the semiconductor light emitting device 150 may enter the assembly hole 207H and be fixed by the DEP force formed by the electric field between the assembly wires 201 and 202 while moving toward the assembly device 1100.
  • the first and second assembly wirings 201 and 202 form an electric field by an AC power source, and a DEP force may be formed between the assembly wirings 201 and 202 by this electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 207H on the assembly substrate 200 by this DEP force.
  • a predetermined solder layer (not shown) is formed between the light emitting device 150 assembled on the assembly hole 207H of the assembly substrate 200 and the assembly wiring 201 and 202 to improve the bonding force of the light emitting device 150. It can be improved.
  • a molding layer (not shown) may be formed in the assembly hole 207H of the assembly substrate 200.
  • the molding layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • the time required to assemble each semiconductor light-emitting device on a substrate can be drastically shortened, making it possible to implement a large-area, high-pixel display more quickly and economically.
  • FIGS. 7 to 37 Descriptions omitted below can be easily understood from FIGS. 1 to 6 and the description given above in relation to the corresponding drawings.
  • the semiconductor light emitting device described below may have a size of micrometer or less. As described above, as the size of the semiconductor light emitting device decreases, there is a problem that the light luminance decreases. Below, various embodiments that can improve light brightness will be described.
  • the semiconductor light emitting device described below may be a vertical semiconductor light emitting device in which current flows vertically.
  • Figure 7 is a cross-sectional view showing a semiconductor light emitting device according to the first embodiment.
  • Figure 8 is a plan view showing a semiconductor light emitting device according to the first embodiment.
  • Figure 9 is a bottom view showing a semiconductor light emitting device according to the first first embodiment.
  • the semiconductor light emitting device 150A includes a light emitting layer 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode. It may include an electrode 155.
  • the light emitting layers 151 to 153 may emit light of a specific color. Specific color light may be determined by the semiconductor material of the light emitting layers 151 to 153.
  • the specific color light may be, for example, red light, green light, or blue light.
  • the light emitting layers 151 to 153 will be described as emitting red light, but the light emitting layers 151 to 153 of the embodiment may emit green light or blue light.
  • the light emitting layers 151 to 153 may include a plurality of semiconductor layers.
  • the light emitting layers 151 to 153 may include at least one first conductivity type semiconductor layer 151, an active layer 152, and at least one second conductivity type semiconductor layer 153.
  • the active layer 152 may be disposed on the first conductive semiconductor layer 151 and the second conductive semiconductor layer 153 may be disposed on the active layer 152 .
  • the first conductive semiconductor layer 151 may include an n-type dopant
  • the second conductive semiconductor layer 153 may include a p-type dopant, but this is not limited.
  • the light emitting layers 151 to 153 may have a first region 150a and a second region 150b surrounding the first region 150a.
  • the passivation layer 157 is made of a material with excellent insulating properties, and can protect the light-emitting layers 151 to 153 and prevent leakage current flowing in the sides of the light-emitting layers 151 to 153.
  • the passivation layer 157 may surround the sides of the light emitting layers 151 to 153.
  • the passivation layer 157 may be disposed at the edge areas of the light emitting layers 151 to 153.
  • the passivation layer 157 may have an opening 157H corresponding to the central region of the light emitting layers 151 to 153. For example, after the passivation layer 157 is formed on the upper surface of the second electrode 155, the passivation layer 157 corresponding to the central region of the light-emitting layers 151 to 153 is removed, thereby forming a layer in the central region of the light-emitting layers 151 to 153.
  • a corresponding opening 157H may be formed and a passivation layer 157 may be formed on the second electrode 155 corresponding to the edge region of the light emitting layers 151 to 153.
  • the center area may correspond to the first area 150a, and the edge area may correspond to the second area 150b, but this is not limited.
  • the insulating layer 156 may be disposed below the first region 150a of the light emitting layers 151 to 153.
  • the insulating layer is a current blocking layer and can achieve a current spreading effect.
  • the insulating layer 156 may have a shape corresponding to the shape of the opening 157H formed in the passivation layer 157.
  • the insulating layer 156 may also have a circular shape.
  • the width (or diameter) of the insulating layer 156 may be the same as the width (or diameter) of the opening 157H, but this is not limited.
  • the electrode wire (360 in FIG. 21) may be connected to the second electrode 155 through the opening 157H.
  • the width (or diameter) of the electrode wiring 360 formed in the opening 157H may be the same as or smaller than the width (or diameter) of the insulating layer 156, but is not limited thereto.
  • the first electrode 154 and the second electrode 155 are disposed in the entire area of the lower and upper sides of the light-emitting layers 151 to 153, the first electrode of the light-emitting layers 151 to 153 Current crowding, in which current I is concentrated in the area 150a, may occur. In this case, the current I does not flow in the second region 150b of the light emitting layers 151 to 153, that is, the edge region of the active layer 152, so light is not generated, and light efficiency may be reduced.
  • the insulating layer 156 may be disposed between the light-emitting layers 151 to 153 and the first electrode 154, but may be disposed below the first region 150a of the light-emitting layers 151 to 153. That is, the top surface of the insulating layer 156 is in contact with the first region 150a of the light-emitting layers 151 to 153, and the top surface of the first electrode 154 is in contact with the second region 150b of the light-emitting layers 151 to 153. You can. In this case, as shown in FIG.
  • the current I flows not only in the first region 150a but also in the second region 150b of the light emitting layers 151 to 153, so that light is transmitted in the entire region of the active layer 152. is generated, light efficiency can be improved and thus light luminance can be improved.
  • the insulating layer 156 may be used as an ODR along with the reflective layer 154-1 of the first electrode 154.
  • ODR not only has a high reflectance over a wide wavelength range and wide angle of incidence, but also has the advantage of a simple manufacturing process.
  • the refractive index of the insulating layer 156 may have a refractive index that is smaller than that of the light emitting layers 151 to 153, for example, the refractive index of the first conductive semiconductor layer 151. Accordingly, the insulating layer 156 may be called a low refractive index layer.
  • the first conductive semiconductor layer 151 of the light emitting layers 151 to 153 may be called a high refractive index layer.
  • Al(Ga)InP may be used as the first conductive semiconductor layer 151 in the light emitting layers 151 to 153 that emit red light, and the refractive index of Al(Ga)InP may be 3.4 to 3.5.
  • the refractive index of the insulating layer 156 may be less than 3.4.
  • the insulating layer 156 may include SiO 2 , SiON, SiNx, Si 3 N 4 , MgF 2 , TiO 2 , Ta 3 O 4 , Al 2 O 3 , ZnS, etc.
  • the thickness t1 of the insulating layer 156 may be ⁇ /4n.
  • FIG. 11A shows light reflection in a semiconductor light emitting device according to a comparative example.
  • the reflectance may decrease.
  • heat treatment must be performed to form the ohmic contact layer 154-2 included in the first electrode 154.
  • it has a reflectance of 70% to 80% in the range of 600 nm wavelength or more
  • after heat treatment of the ohmic contact layer 154-2 it has a reflectivity of 600 nm wavelength or more. It can have a reflectivity of 20% over the range. Accordingly, most of the light generated in the active layer 152 of the semiconductor light emitting device is absorbed rather than reflected by the first electrode 154, resulting in a decrease in light efficiency.
  • the comparative example is provided only with a reflective layer 154-1 made of silver (Ag), and Example 1 is provided with insulation made of SiO 2 on the reflective layer 154-1 made of silver (Ag).
  • a layer 156 is provided, and in Example 2, an insulating layer 156 made of MgF 2 may be provided on the reflective layer 154-1 made of silver (Ag).
  • the refractive index of SiO 2 may be 1.46, and the refractive index of MgF 2 may be 1.38.
  • the reflectance of Examples 1 and 2 can be improved by about 2% compared to the comparative example.
  • the comparative example is provided only with a reflective layer 154-1 made of aluminum (Al), and Example 1 is provided with an insulating layer 154-1 made of SiO 2 on the reflective layer 154-1 made of aluminum (Al).
  • a layer 156 is provided, and in Example 2, an insulating layer 156 made of MgF 2 may be provided on the reflective layer 154-1 made of aluminum (Al).
  • the reflectance of each of Examples 1 and 2 can be improved by about 20% compared to the comparative example.
  • the first electrode 154 may be disposed below the light emitting layers 151 to 153. A portion of the first electrode 154 may be disposed under the insulating layer 156.
  • the first electrode 154 may include a reflective layer 154-1 and an ohmic contact layer 154-2. As previously described, the reflective layer 154-1 may form an ODR together with the insulating layer 156. The reflective layer 154-1 may form an ODR together with the insulating layer 156 and the first conductive semiconductor layer 151 of the light emitting layers 151 to 153.
  • the reflective layer 154-1 may be disposed below the light emitting layers 151 to 153.
  • the reflective layer 154-1 may be disposed below the insulating layer 156.
  • the reflective layer 154-1 may have a function of reflecting light.
  • the reflective layer 154-1 may be made of metal.
  • the reflective layer 154-1 may include silver (Ag), aluminum (Al), gold (Au), etc.
  • the reflective layer 154-1 may have a shape corresponding to the shape of the insulating layer 156. As shown in FIG. 9, when the light emitting layers 151 to 153 have a circular shape, the insulating layer 156 and the reflective layer 154-1 may each have a circular shape. For example, the insulating layer 156 and the reflective layer 154-1 may be disposed below the first region 150a of the light emitting layers 151 to 153.
  • the size of the reflective layer 154-1 may be smaller than the size of the insulating layer 156, but this is not limited.
  • the size of the reflective layer 154-1 may be the same as the size of the insulating layer 156. In this case, the side surfaces of the reflective layer 154-1 and the side surfaces of the insulating layer 156 may coincide with the vertical direction.
  • the light generated in the light emitting layers 151 to 153 is generated at the interface between the first conductive semiconductor layer 151 and the insulating layer 156 by the difference in refractive index between the first conductive semiconductor layer 151 and the insulating layer 156. It can be refracted. The refracted light may pass through the insulating layer 156, be reflected by the reflective layer 154-1, and then be refracted again at the interface between the insulating layer 156 and the first conductive semiconductor layer 151. Accordingly, light is refracted at a wider beam angle by the insulating layer 156 and reflected without absorption by the reflective layer 154-1, thereby improving light efficiency and ultimately improving light luminance.
  • the ohmic contact layer 154-2 may be disposed below the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may be disposed below the second region 150b of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may be in contact with the lower surface of the second region 150b of the light emitting layers 151 to 153, for example, the lower surface of the first conductive semiconductor layer 151.
  • the ohmic contact layer 154-2 may be disposed below the first region 150a of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may be disposed below the insulating layer 156.
  • the ohmic contact layer 154-2 may be in contact with the lower surface of the insulating layer 156.
  • the ohmic contact layer 154-2 may surround the insulating layer 156.
  • the ohmic contact layer 154-2 may be disposed along the side perimeter of the insulating layer 156.
  • the ohmic contact layer 154-2 may surround the reflective layer 154-1.
  • the ohmic contact layer 154-2 may be disposed along the side surface of the reflective layer 154-1.
  • the ohmic contact layer 154-2 may be disposed on the lower surface of the reflective layer 154-1.
  • the ohmic contact layer 154-2 may be formed to improve ohmic characteristics with the first conductive semiconductor layer 151.
  • the ohmic contact layer 154-2 may include Au, AuBe, AuGe, etc.
  • the insulating layer 156 and the reflective layer 154-1 are disposed below the first region 150a of the light-emitting layers 151 to 153, the insulating layer 156 and the reflective layer 154-1 are disposed below the first region 150a of the light-emitting layers 151 to 153. It may protrude downward from the lower surface of the first area 150a (153).
  • the ohmic contact layer 154-2 is disposed below not only the first region 150a but also the second region 150b of the light emitting layers 151 to 153 and is formed to surround the reflective layer 154-1, thereby providing ohmic
  • the contact layer 154-2 may have a step d1.
  • the ohmic contact layer 154-2 may have a step d1 below each of the first region 150a and the second region 150b.
  • the ohmic contact layer 154-2 under the first area 150a may protrude further downward than the ohmic contact layer 154-2 under the second area 150b.
  • the lower surface of the ohmic contact layer 154-2 under the second area 150b is positioned equal to or higher than the lower surface of the reflective layer 154-1, while the ohmic contact layer below the first area 150a ( The lower surface of the reflective layer 154-2) may be positioned lower than the lower surface of the reflective layer 154-1.
  • the thickness of the ohmic contact layer 154-2 under the first area 150a and the thickness of the ohmic contact layer 154-2 under the second area 150b may be the same, but this is not limited. .
  • the lower side of the semiconductor light emitting device 150A according to the first embodiment may have a non-uniform surface. That is, the central area of the first electrode 154 disposed on the lower side of the semiconductor light-emitting device 150A according to the first embodiment protrudes in the downward direction, so that the semiconductor light-emitting device can be placed on the bottom surface of the chamber or in the fluid during self-assembly.
  • the problem of adsorption to the upper surface of the display substrate can be solved, that is, the area in which the semiconductor light-emitting device 150A according to the first embodiment is in contact with the bottom surface of the chamber or the upper surface of the display substrate is reduced, thereby reducing the area of the semiconductor light-emitting device 150A according to the first embodiment. may not be adsorbed to the bottom of the chamber or the top of the display substrate. Accordingly, as more and more semiconductor light emitting devices participate in self-assembly on the display substrate, the assembly rate can be improved.
  • the second electrode 155 may be disposed on the light emitting layers 151 to 153.
  • the second electrode 155 may be disposed on the first region 150a of the light emitting layers 151 to 153.
  • the second electrode 155 may be disposed on the second region 150b of the light emitting layers 151 to 153.
  • the width of the second electrode 155 is shown to be smaller than the width of the light-emitting layers 151 to 153, and the second electrode 155 is not disposed in the entire area of the light-emitting layers 151 to 153.
  • the light-emitting layer It may also be placed on the entire area of (151 to 153).
  • the second electrode 155 is a transparent conductive layer and may include ITO, IZO, etc.
  • FIG. 13 to 20 show a manufacturing process of a semiconductor light emitting device according to the first embodiment.
  • a plurality of semiconductor layers may be deposited on the growth substrate 410 using deposition equipment such as MOCVD equipment.
  • Growth substrate 410 may be a wafer.
  • the growth substrate 410 may be a GaAs substrate, but this is not limited.
  • the plurality of semiconductor light emitting devices may include at least one first conductivity type semiconductor layer 151, an active layer 152, and at least one second conductivity type semiconductor layer 153.
  • a plurality of semiconductor layers may be deposited on the undoped semiconductor layer.
  • a plurality of semiconductor layers may constitute light emitting layers 151 to 153.
  • the second electrode 155 made of a transparent conductive material may be formed on the light emitting layers 151 to 153 using a sputtering device.
  • an etching process is performed to etch the second electrode 155 and the light emitting layers 151 to 153 to distinguish semiconductor light emitting devices on the growth substrate 410. That is, adjacent semiconductor light emitting devices may be spaced apart from each other. When the final process is performed, a plurality of semiconductor light emitting devices can be manufactured on the growth substrate 410.
  • the size of the lower and upper sides of the light emitting layers 151 to 153 may vary by mesa etching.
  • the size of the upper side of the light-emitting layers 151 to 153 may be smaller than the size of the lower side of the light-emitting layers 151 to 153. That is, by etching the light emitting layers 151 to 153 from the top to the bottom, the size of the light emitting layers 151 to 153 can gradually increase.
  • a passivation layer 157 may be formed on the growth substrate 410. That is, an insulating film may be applied on the entire area of the growth substrate 410. That is, the insulating film may be applied on the upper surface of the growth substrate 410 between the semiconductor light emitting devices, the sides of the light emitting layers 151 to 153, and the second electrode 155.
  • the insulating film corresponding to the central region of the light emitting layers 151 to 153, that is, the first region 150a, may be removed to form an opening 157H. At this time, the remaining insulating film excluding the opening 157H may become the passivation layer 157.
  • the passivation layer 157 may surround the light emitting layers 151 to 153 and be disposed on the edge area of the second electrode 155.
  • the temporary substrate 420 may be made of a heat-resistant and durable material.
  • the temporary substrate 420 may be, for example, a sapphire substrate, but is not limited thereto.
  • the adhesive layer 430 may be formed of a metal layer or a dual structure of a metal layer and an insulating layer 156.
  • the metal layer may include aluminum (Al), which is easily etched, but is not limited thereto.
  • the insulating layer 156 may be made of an organic material, but is not limited thereto.
  • a photolithography process may be performed. That is, when light such as UV is irradiated from the rear of the temporary substrate 420 toward the temporary substrate 420, the light can pass through the temporary substrate 420 and expose the photoresist film 440. At this time, the light-emitting layers 151 to 153 are used as exposure masks, so light does not pass through the light-emitting layers 151 to 153, and thus is not transmitted on the light-emitting layers 151 to 153.
  • an opening 445 may be formed on the first region 150a of the light emitting layers 151 to 153, as shown in FIG. 17. That is, the upper surface of the first region 150a of the light emitting layers 151 to 153 may be exposed through the opening 445.
  • the opening 445 may have a shape whose width narrows upward from the top surface of the first region 150a of the light emitting layers 151 to 153, but is not limited thereto.
  • an insulating layer 156 may be deposited on the photoresist film 440, and then a reflective layer 154-1 may be deposited. Accordingly, the insulating layer 156 and the reflective layer 154-1 are formed on the upper surface of the first region 150a of the light-emitting layers 151 to 153 through the opening 445 and also on the upper surface of the photoresist film 440. It can be.
  • the photosensitive film 440 may be removed by performing a lift-off process, as shown in FIG. 19 .
  • a metal film for ohmic contact may be deposited on the substrate.
  • a metal film for ohmic contact may be formed on the top surface of the temporary substrate 420, the top surface of the light emitting layers 151 to 153, the side surface of the insulating layer 156, and the top surface and side surface of the reflective layer 154-1.
  • a metal film for ohmic contact may surround the insulating layer 156 and the reflective layer 154-1. At this time, the metal film for ohmic contact may be in contact with the passivation layer 157 on the upper surfaces of the light emitting layers 151 to 153.
  • the first electrode 154 may be formed by the ohmic contact layer 154-2 and the reflective layer 154-1.
  • the ODR may be composed of the reflective layer 154-1 and the insulating layer 156.
  • a plurality of semiconductor light emitting devices 150A according to the first embodiment can be manufactured on a wafer level basis through the above manufacturing process. For example, millions of semiconductor light emitting devices can be manufactured on the growth substrate 410 (or wafer).
  • Figure 21 is a cross-sectional view showing a display device according to the first embodiment.
  • the display device 301 may include a backplane substrate, a semiconductor light emitting element, a connection electrode 370, a second insulating layer 350, and an electrode wire 360. You can.
  • the backplane substrate may be prepared in advance. Thereafter, the semiconductor light emitting device may be assembled into the assembly hole 340H of the backplane substrate using a self-assembly process. Thereafter, the connection electrode 370, the second insulating layer 350, and the electrode wiring 360 are formed through a post-process, so that the display device 301 according to the first embodiment can be manufactured.
  • the backplane substrate may include a substrate 310, a first assembly wiring 321, a second assembly wiring 322, a first insulating layer 330, and a partition wall 340.
  • the substrate 310 is used to support the components of the display device 301 according to the first embodiment, that is, the semiconductor light emitting device, the connection electrode 370, the second insulating layer 350, and the electrode wiring 360.
  • a support substrate it may be called a lower substrate or a display substrate.
  • an upper substrate may be disposed on the electrode wiring 360, but this is not limited.
  • the first assembly wiring 321 may be disposed on the substrate 310 .
  • the second assembly wiring 322 may be disposed on the substrate 310 .
  • first assembly wiring 321 and the second assembly wiring 322 may each be disposed on the same layer.
  • first and second assembly wirings 321 and 322 may be in contact with the upper surface of the substrate 310, but this is not limited.
  • the first assembly wiring 321 and the second assembly wiring 322 may each be disposed on the same layer.
  • the first assembly wiring 321 and the second assembly wiring 322 may be arranged parallel to each other.
  • the first assembly wiring 321 and the second assembly wiring 322 may each serve to assemble the semiconductor light emitting device 150A into the assembly hole 340H using a self-assembly method.
  • the semiconductor light emitting device 150A which is moving by the assembly device 1100 in FIG. 10, may be assembled in the assembly hole 340H by the DEP force formed by.
  • the assembly hole 340H may have a diameter larger than the diameter of the semiconductor light emitting device 150A.
  • the first assembly wiring 321 and the second assembly wiring 322 may each include a plurality of metal layers. Although not shown, the first assembly wiring 321 and the second assembly wiring 322 may include a main wiring and an auxiliary electrode, respectively.
  • the main wiring of each of the first assembly wiring 321 and the second assembly wiring 322 may be arranged long along one direction of the substrate 310 .
  • the auxiliary electrodes of each of the first assembly wiring 321 and the second assembly wiring 322 may extend from the main wiring toward the assembly hole 340H.
  • the auxiliary electrode may be electrically connected to the main wiring.
  • the main wiring may be disposed on the auxiliary wiring, so that the lower surface of the main wiring may be in contact with the upper surface of the auxiliary wiring, but this is not limited.
  • first assembly wiring 321 and the second assembly wiring 322 may be disposed on different layers.
  • the first insulating layer 330 may be disposed on the first assembly wiring 321 and the second assembly wiring 322.
  • the first insulating layer 330 may be made of an inorganic material or an organic material.
  • the first insulating layer 330 may be made of a material having a dielectric constant related to DEP force. For example, as the dielectric constant of the first insulating layer 330 increases, the DEP force may increase, but this is not limited.
  • the first insulating layer 330 prevents fluid from directly contacting the first assembly wiring 321 or the second assembly wiring 322 and causing corrosion during self-assembly by the assembly hole 340H of the partition wall 340 formed later. can do.
  • the drawing shows that the first insulating layer 330 has been removed from the assembly hole 340H, the first insulating layer 330 remains in the assembly hole 340H in the backplay board 310 without being removed. You can.
  • the process of removing the first insulating layer 330 in the assembly hole 340H may be performed after the semiconductor light emitting device is assembled in the assembly hole 340H. Removal of the first insulating layer 330 within the assembly hole 340H is to electrically connect the connection electrode 370 to the first assembly wiring 321 and/or the second assembly wiring 322.
  • the partition wall 340 may be disposed on the first insulating layer 330 .
  • the first insulating layer 330 may have an assembly hole 340H.
  • the assembly hole 340H may be formed in each of the plurality of sub-pixels of each of the plurality of pixels. That is, each sub-pixel may be formed in one assembly hole 340H, but this is not limited.
  • the first insulating layer 330 may be exposed within the assembly hole 340H.
  • the bottom surface of the assembly hole 340H may be the top surface of the first insulating layer 330.
  • the height (or thickness) of the partition wall 340 may be determined by considering the thickness of the semiconductor light emitting device 150A.
  • a self-assembly process is performed on the backplane substrate configured as above, so that a plurality of semiconductor light emitting devices can be assembled into a plurality of sub-pixels for each of the plurality of pixels on the substrate 310.
  • a plurality of red semiconductor light-emitting devices, a plurality of green semiconductor light-emitting devices, and a plurality of blue semiconductor light-emitting devices may be sequentially assembled into a plurality of sub-pixels of each of the plurality of pixels on the substrate 310.
  • a plurality of red semiconductor light emitting devices may be assembled in the assembly hole 340H of the red sub-pixel among the plurality of sub-pixels of each of the plurality of pixels on the substrate 310.
  • a plurality of green semiconductor light emitting devices may be assembled in the assembly hole 340H of the green sub-pixel among the plurality of sub-pixels of each of the plurality of pixels on the substrate 310.
  • a plurality of blue semiconductor light emitting devices may be assembled in the assembly hole 340H of the blue sub-pixel among the plurality of sub-pixels of each of the plurality of pixels on the substrate 310.
  • a plurality of red semiconductor light-emitting devices, a plurality of green semiconductor light-emitting devices, and a plurality of blue semiconductor light-emitting devices may be simultaneously assembled in a plurality of sub-pixels of each of the plurality of pixels on the substrate 310.
  • a plurality of red semiconductor light-emitting devices, a plurality of green semiconductor light-emitting devices, and a plurality of blue semiconductor light-emitting devices may be dropped into the fluid of the chamber and mixed.
  • the same self-assembly process may be performed, so that a plurality of red semiconductor light-emitting devices, a plurality of green semiconductor light-emitting devices, and a plurality of blue semiconductor light-emitting devices can be simultaneously assembled into a plurality of sub-pixels of each of a plurality of pixels on the substrate 310. there is.
  • the red semiconductor light-emitting device, the green semiconductor light-emitting device, and the blue semiconductor light-emitting device may each have exclusivity from each other. That is, the shapes and sizes of the red semiconductor light-emitting device, green semiconductor light-emitting device, and blue semiconductor light-emitting device may be different.
  • the red semiconductor light emitting device may have a circular shape
  • the green semiconductor light emitting device may have a first oval shape with a first minor axis and a first major axis
  • the blue semiconductor light emitting device may have a second oval shape.
  • the second oval shape may have a second minor axis that is smaller than the first minor axis and a second major axis that is larger than the first major axis.
  • the red semiconductor light emitting device may be the semiconductor light emitting device 150A according to the first embodiment, but the green semiconductor light emitting device and/or the blue semiconductor light emitting device also exclude the semiconductor material of the light emitting layers 151 to 153. and may have the same shape, structure, and/or function as the semiconductor light emitting device 150A according to the first embodiment.
  • connection electrode 370, the second insulating layer 350, and the electrode wiring 360 can be formed using a post-process.
  • connection electrode 370 may be placed in the assembly hole 340H.
  • the connection electrode 370 may electrically connect the semiconductor light emitting device 150A and the first assembly wiring 321 and/or the second assembly wiring 322.
  • the connection electrode 370 may electrically connect the electrode 154 of the semiconductor light emitting device 150A and the first assembly wiring 321 and/or the second assembly wiring 322.
  • a portion of the first electrode 154 is formed by an insulating layer 156 and a reflective layer ( As the step d1 is formed by 154-1), the ohmic contact layer 154-2 under the first region 150a of the light-emitting layers 151 to 153 is connected to the second region 150b of the light-emitting layers 151 to 153. ) It may protrude downward compared to the ohmic contact layer 154-2 below. Accordingly, when the semiconductor light emitting device 150A is disposed in the assembly hole 340H, the ohmic contact layer 154-2 below the first region 150a of the light emitting layers 151 to 153 is in the assembly hole 340H.
  • the ohmic contact layer 154-2 below the second region 150b of the light emitting layers 151 to 153 is on the bottom surface of the assembly hole 340H. You may not encounter it. That is, the ohmic contact layer 154-2 below the second region 150b of the light emitting layers 151 to 153 may be spaced apart from the bottom surface of the assembly hole 340H by at least the step d1.
  • the ohmic contact layer 154-2 below the second region 150b of the light emitting layers 151 to 153 may be spaced apart by the sum of the thickness (t4) of the first insulating layer 330 and the step (d1). Accordingly, the first assembly wiring 321 and/or the first assembly wiring 321 exposed by removal of the ohmic contact layer 154-2 and the first insulating layer 330 below the second region 150b of the light emitting layers 151 to 153. A separation space corresponding to the sum of the thickness t4 and the step d1 of the first insulating layer 330 may be formed between the two assembly wires 322 .
  • connection electrode 370 Since the connection electrode 370 is disposed along the circumference of the semiconductor light-emitting device 150A in the assembly hole 340H, the electrical contact area between the connection electrode 370 and the semiconductor light-emitting device 150A is greatly expanded, thereby improving luminous efficiency and light. Brightness can be improved.
  • connection electrode 370 may be formed using electroplating or sputtering methods.
  • connection electrode 370 may be formed using an electroplating process. That is, after the plating object, such as the substrate 310, is immersed in an electrolyte, the first assembly wiring 321 and/or the second assembly wiring 322 are connected to the cathode and a voltage is applied, thereby forming the first assembly wiring.
  • the connection electrode 370 may be formed by coating the wiring 321 and/or the second assembled wiring 322 with a metal film.
  • connection electrode 370 may be formed along the circumference of .
  • the connection electrode 370 may be formed in a space corresponding to the sum of the thickness (t4) and the step (d1) of the first insulating layer 330, and may also be formed on the side of the semiconductor light emitting device and the assembly hole 340H. It may be formed in the space between the inner surfaces of the.
  • connection electrode 370 is connected not only to the ohmic contact layer 154-2 of the first electrode 154 on the lower side of the semiconductor light-emitting device 150A, but also to the passivation layer 157 and By contacting the ohmic contact layer 154-2 of the first electrode 154, the fixing force of the semiconductor light emitting device 150A can be strengthened.
  • connection electrode 370 has a sufficient thickness and the contact area between the connection electrode 370 and the ohmic contact layer 154-2 of the first electrode is maximized, so that luminous efficiency and light luminance can be significantly improved. there is.
  • a metal film may be formed and patterned on the substrate 310 using a sputtering process, so that the connection electrode 370 may be formed along the perimeter of the semiconductor light emitting device 150A in the assembly hole 340H.
  • a wide separation space corresponding to the sum of the thickness t4 and the step d1 of the first insulating layer 330 is formed, so that a metal film can be formed in the separation space. Accordingly, the connection electrode 370 can be easily formed and the contact area between the connection electrode 370 and the first electrode 154 can be maximized, thereby significantly improving luminous efficiency and light brightness.
  • connection electrode 370 another electrode wire 360 may be spaced apart from the electrode wire 360 and connected to the side of the semiconductor light emitting device 150A through the second insulating layer 350.
  • the second insulating layer 350 may be disposed on the partition wall 340.
  • the second insulating layer 350 may be disposed on the semiconductor light emitting device 150A.
  • the second insulating layer 350 may be disposed on the connection electrode 370 disposed in the assembly hole 340H.
  • the second insulating layer 350 may be a planarization layer to easily form the electrode wiring 360 or other layers. Accordingly, the top surface of the second insulating layer 350 may have a straight plane.
  • the first insulating layer 330 and the second insulating layer 350 may be made of an organic material or an inorganic material. For example, at least one of the first insulating layer 330 and the second insulating layer 350 may be made of an organic material.
  • the electrode wire 360 may be disposed on the second insulating layer 350 and electrically connected to the semiconductor light emitting device 150A through the second insulating layer 350.
  • the electrode wire 360 may be electrically connected to the upper side of the light emitting layers 151 to 153 through the second insulating layer 350 and the passivation layer 157 of the semiconductor light emitting device 150A.
  • the semiconductor light emitting device 150A may emit light by the voltage supplied to the first assembled wiring 321 and/or the second assembled wiring 322 and the electrode wiring 360.
  • Figure 22 is a cross-sectional view showing a semiconductor light emitting device according to the second embodiment.
  • Figure 23 is a bottom view showing a semiconductor light emitting device according to the second embodiment.
  • the second embodiment is the same as the first embodiment except for the ohmic contact layer 154-2 of the first electrode 154.
  • components having the same shape, structure, and/or function as those of the first embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 150B includes light emitting layers 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode. It may include an electrode 155.
  • the insulating layer 156 is disposed below the first region 150a of the light-emitting layers 151 to 153 and may be in contact with the lower surface of the first region 150a of the light-emitting layers 151 to 153.
  • the first electrode 154 may include a reflective layer 154-1 and an ohmic contact layer 154-2.
  • the reflective layer 154-1 may be disposed under the insulating layer 156 to form an ODR together with the insulating layer 156.
  • the reflective layer 154-1 may be in contact with the lower surface of the insulating layer 156.
  • the ohmic contact layer 154-2 may be disposed below the second region 150b of the light emitting layers 151 to 153. That is, in the first embodiment (FIGS. 7 to 9), the ohmic contact layer 154-2 has a structure surrounding the insulating layer 156 and the reflective layer 154-1, while in the second embodiment (FIGS. 22 and 22) In Figure 23), the ohmic contact layer 154-2 does not surround the insulating layer 156 and the reflective layer 154-1. That is, in the second embodiment, the ohmic contact layer 154-2 is not formed under the reflective layer 154-1 corresponding to the first region 150a of the light-emitting layers 151 to 153, but is formed below the light-emitting layer 151 to 153. It is disposed below the second region 150b of the light emitting layers 151 to 153 and can be in contact with the lower surface of the second region 150b, that is, the lower surface of the first conductivity type semiconductor layer 151.
  • the ohmic contact layer 154-2 and the insulating layer 156 may be disposed on the same layer.
  • the ohmic contact layer 154-2 and the insulating layer 156 may be disposed on the lower surfaces of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 and the insulating layer 156 may be disposed on the lower surface of the first conductive semiconductor layer 151 of the light emitting layers 151 to 153.
  • the light emitting layers 151 to 153 of the insulating layer 156 are in contact with the lower surface of the central region of the first conductivity type semiconductor layer 151, and the ohmic contact layer 154-2 is connected to the first conductivity type semiconductor layer 151. It can be in contact with the lower surface of the edge area surrounding the center area of .
  • the thickness t3 of the ohmic contact layer 154-2 may be equal to the sum of the thickness t1 of the insulating layer 156 and the thickness t2 of the reflective layer 154-1.
  • the lower surface of the ohmic contact layer 154-2 and the lower surface of the reflective layer 154-1 may be located on the same horizontal line. Accordingly, when the semiconductor light emitting device 150B according to the second embodiment is assembled into the assembly hole 340H of the backplane substrate, the ohmic Each of the contact layer 154-2 and the reflection layer 154-1 may be in contact with each other.
  • each of the ohmic contact layer 154-2 and the reflective layer 154-1 of the semiconductor light emitting device 150B according to the second embodiment simultaneously contacts the bottom surface of the assembly hole 340H, so that the second The semiconductor light emitting device 150B according to the embodiment is stably assembled in the cooking hole without shaking or tilting, thereby reducing assembly defects.
  • the ohmic contact layer 154-2 and the insulating layer 156 may be in contact with each other on the lower surfaces of the light emitting layers 151 to 153, but this is not limited.
  • a recess 160 may be formed between the reflective layer 154-1 and the ohmic contact layer 154-2. That is, the ohmic contact layer 154-2 is disposed along the side perimeter of the reflective layer 154-1, and a recess 160 in which the ohmic contact layer 154-2 and the reflective layer 154-1 are spaced apart from each other is formed. can be formed. The spacing of the recess 160 may increase from the top to the bottom of the ohmic contact layer 154-2 in contact with the bottom surface of the light emitting layers 151 to 153, but is not limited thereto.
  • the corresponding recess 160 may be formed in the connection electrode 370 through a post-process.
  • the connection electrode 370 is formed between the side of the semiconductor light emitting device and the inner surface of the assembly hole 340H. It is formed not only in the separation space but also in the corresponding recess 160, so that the semiconductor light-emitting device is firmly fixed by the connection electrode 370, thereby strengthening the fixation of the semiconductor light-emitting device.
  • Figure 24 is a cross-sectional view showing a semiconductor light-emitting device according to the third embodiment.
  • the third embodiment is the same as the first embodiment except for the ohmic contact layer 154-2 of the first electrode 154.
  • components having the same shape, structure, and/or function as those of the first embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 150C includes a light emitting layer 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode 155. ) may include.
  • the insulating layer 156 is disposed below the first region 150a of the light-emitting layers 151 to 153 and may be in contact with the lower surface of the first region 150a of the light-emitting layers 151 to 153.
  • the first electrode 154 may include a reflective layer 154-1 and an ohmic contact layer 154-2.
  • the reflective layer 154-1 may be disposed under the insulating layer 156 to form an ODR together with the insulating layer 156.
  • the reflective layer 154-1 may be in contact with the lower surface of the insulating layer 156.
  • the ohmic contact layer 154-2 may surround the insulating layer 156 and the reflective layer 154-1. At this time, the lower surface of the ohmic contact layer 154-2 may have a straight plane. That is, the ohmic contact layer 154-2 may have a straight plane under each of the first region 150a and the second region 150b of the light emitting layers 151 to 153. In other words, the ohmic contact layer 154-2 may be positioned on the same horizontal line under each of the first region 150a and the second region 150b of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 and the insulating layer 156 are in contact with the lower surfaces of the light emitting layers 151 to 153, and the ohmic contact layer 154-2 is in contact with the insulating layer 156 and the reflective layer 154-1. Meanwhile, since the lower surface of the ohmic contact layer 154-2 has a straight plane, the ohmic contact layer 154-2 is below the first region 150a and the second region 150b of the light emitting layers 151 to 153. may be different.
  • the ohmic contact layer 154-2 is located below the first region 150a of the light-emitting layers 151 to 153, the first ohmic contact layer 154-2a, and the second region 150b of the light-emitting layers 151 to 153. It may include a second ohmic contact layer 154-2b. The thickness t32 of the second ohmic contact layer 154-2b may be greater than the thickness t31 of the first ohmic contact layer 154-2a.
  • the process of forming the insulating layer 156 and the reflective layer 154-1 on the light emitting layers 151 to 153 is the same as the manufacturing process shown in FIGS. 13 to 18. Thereafter, the metal film for ohmic contact may be formed thicker than that shown in FIG. 19. For example, the thickness of the ohmic contact metal film on the second region 150b of the light emitting layers 151 to 153 may be formed to be at least greater than the sum of the thickness of the insulating layer 156 and the reflective layer 154-1.
  • the metal film for ohmic contact on the first region 150a of the light emitting layers 151 to 153 may protrude upward from the metal film for ohmic contact on the second region 150b of the light emitting layers 151 to 153. Thereafter, the metal film for ohmic contact on the first region 150a of the protruding light emitting layers 151 to 153 will be positioned on the same horizontal line as the metal film for ohmic contact on the second region 150b of the light emitting layers 151 to 153.
  • the metal film for ohmic contact on the first region 150a of the protruding light emitting layers 151 to 153 may be removed by an etching process or a milling process.
  • the metal film for ohmic contact on the first region 150a of the protruding light emitting layers 151 to 153 is removed, while the metal film for ohmic contact on the second region 150b of the light emitting layers 151 to 153 is not removed. Therefore, the thickness of the metal film for ohmic contact on the second region 150b of the light-emitting layers 151 to 153 is equal to that of the metal film for ohmic contact layer 154-2 formed on the first region 150a of the light-emitting layers 151 to 153. It can be larger than the thickness.
  • the ohmic contact layer 154-2 is disposed on the entire area of the lower surface of the light emitting layers 151 to 153, and the lower surface of the ohmic contact layer 154-2 has a straight plane, so that the third layer is formed during self-assembly. Since the entire area of the ohmic contact layer 154-2 of the semiconductor light emitting device 150C according to the embodiment is in contact with the bottom surface of the assembly hole 340H at the same time, the semiconductor light emitting device 150C according to the third embodiment is shaken. It is stably assembled in the cooking hole without being tilted or tilted, reducing assembly defects.
  • Figure 25 is a cross-sectional view showing a semiconductor light-emitting device according to the fourth embodiment.
  • Figure 26 is a cross-sectional view showing a recess formed in the light emitting layer.
  • the fourth embodiment is the same as the second embodiment except that the insulating layer 156 and the reflective layer 154-1 are disposed in the recess 158.
  • components having the same shape, structure, and/or function as those of the second embodiment are assigned the same reference numerals and detailed descriptions are omitted. Meanwhile, the fourth embodiment can be equally applied to the first or third embodiment.
  • the semiconductor light emitting device 150D includes a light emitting layer 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode 155. ) may include.
  • a recess 158 may be formed on the lower surfaces of the light emitting layers 151 to 153.
  • the recess 158 may be formed on the lower surface of the first region 150a of the light emitting layers 151 to 153.
  • the depth d2 of the recess 158 may be equal to the sum of the thickness t1 of the insulating layer 156 and the thickness t2 of the reflective layer 154-1 of the first electrode 154, but for this It is not limited.
  • the ohmic contact layer 154-2 may be formed on the entire area of the lower surfaces of the light emitting layers 151 to 153.
  • the lower surface of the ohmic contact layer 154-2 may have a straight plane.
  • the first electrode 154 may be formed by the reflective layer 154-1 and the ohmic contact layer 154-2.
  • the entire area of the ohmic contact layer 154-2 of the semiconductor light emitting device 150D according to the fourth embodiment is covered by the assembly hole. Since it is in contact with the bottom surface of 340H at the same time, the semiconductor light emitting device 150D according to the fourth embodiment is stably assembled in the cooking hole without shaking or tilting, thereby reducing assembly defects.
  • the recess 158 may be formed before the insulating layer 156 and the reflective layer 154-1 are formed (FIG. 18). As shown in FIG. 17, an etching process is performed to expose the top surface of the light emitting layers 151 to 153, that is, the top surface of the first region 150a of the light emitting layers 151 to 153, through the opening 445 of the photoresist film 440. By removing this, a recess 158 can be formed. Thereafter, the insulating layer 156 and the reflective layer 154-1 are deposited using the photosensitive film 440 shown in FIG. 17 as a mask, thereby forming the insulating layer 156 and the reflective layer 154-1 in the recess 158. can be formed ( Figure 18). 17 and 18, the formation of the recess 158 and the formation of the insulating layer 156 and the reflective layer 154-1 can be performed using the same photosensitive film 440 as a mask, thereby reducing the process cost. and process time can be reduced.
  • a recess 158 is formed on the lower surface of the light emitting layers 151 to 153, and an insulating layer 156 and a reflective layer 154-1 are formed in the recess 158, thereby forming an ohmic contact.
  • an additional process of removing some protruding areas is not required, so the process can be simplified and the process time can be shortened. there is.
  • the ohmic contact layer 154-2 may include a protrusion 154-2c.
  • Protrusion 154-2c may be disposed in recess 158. As shown in FIG. 30, the width of the recess 158 becomes smaller as it deepens from the lower surface of the light emitting layers 151 to 153, while the insulating layer 156 and the reflective layer 154-1 have a width along the upper direction. This can get bigger.
  • the insulating layer 156 and the reflective layer 154-1 are formed in the recess 158, between the insulating layer 156 and the inner surface of the recess 158 and between the reflective layer 154-1 and the A remaining space between the recesses 158 may be formed between the inner surfaces of the recesses 158 .
  • the remaining space may be formed around the insulating layer 156 and the reflective layer 154-1. That is, the remaining space may surround each of the insulating layer 156 and the reflective layer 154-1.
  • the member formed in the remaining space of the recess 158 may be called a protrusion 154-2c, but may also be called an extension, a protrusion, etc.
  • the protrusion 154-2c may be formed around the insulating layer 156 and the reflective layer 154-1.
  • the protrusion 154-2c may surround the insulating layer 156 in the recess 158.
  • the protrusion 154-2c may surround the reflective layer 154-1 in the recess 158.
  • the insulating layer 156 and the reflective layer 154-1 are tightly bonded to the light emitting layers 151 to 153 within the recess 158 by the protrusion 154-2c of the ohmic contact layer 154-2, thereby providing insulation.
  • the layer 156 and the reflective layer 154-1 can be prevented from peeling off from the light emitting layers 151 to 153.
  • the fifth to eighth embodiments described below are the same as the first to fourth embodiments, respectively, except for the magnetic layer 154-3 included in the first electrode 154.
  • components having the same shape, structure and/or function as those in the first to fourth embodiments are assigned the same reference numerals and detailed descriptions are omitted.
  • Figure 27 is a cross-sectional view showing a semiconductor light-emitting device according to the fifth embodiment.
  • the fifth embodiment is the same as the first embodiment (FIG. 7) except for the magnetic layer 154-3.
  • the semiconductor light emitting device 150E includes a light emitting layer 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode 155. ) may include.
  • the insulating layer 156 may be disposed under the first region 150a of the light emitting layers 151 to 153.
  • the first electrode 154 may include a reflective layer 154-1, an ohmic contact layer 154-2, and a magnetic layer 154-3.
  • the reflective layer 154-1 is disposed under the insulating layer 156, and the ohmic contact layer 154-2 is under each of the second regions 150b of the reflective layer 154-1 and the light-emitting layers 151 to 153. can be placed.
  • the ohmic contact layer 154-2 may surround the insulating layer 156 and the reflective layer 154-1.
  • the ohmic contact layer 154-2 may be in contact with the lower surface of the reflective layer 154-1 and the lower surface of the second region 150b of the light-emitting layers 151 to 153.
  • the magnetic layer 154-3 may be disposed below the ohmic contact layer 154-2.
  • the magnetic layer 154-3 may be in contact with the lower surface of the ohmic contact layer 154-2, but this is not limited.
  • the ohmic contact layer 154-2 may have a step d1 due to the insulating layer 156 and the reflective layer 154-1. Since the magnetic layer 154-3 is disposed below the ohmic contact layer 154-2, the magnetic layer 154-3 may also have a step. At this time, the step of the magnetic layer 154-3 may be equal to or smaller than the step d1 of the ohmic contact layer 154-2, but this is not limited.
  • the magnetic layer 154-3 can be moved toward the magnet by the magnetic field generated by the magnet during self-assembly. At this time, as the strength of the magnetization force of the magnetic layer 154-3 increases, the reaction speed to the movement of the magnet may increase, and the assembly rate may be improved by this increase in reaction speed.
  • the magnetic layer 154-3 is formed on the entire area of the lower surface of the light emitting layers 151 to 153, thereby increasing the area of the magnetic layer 154-3, thereby increasing the magnetization power of the magnetic layer 154-3. As this increases, the reaction speed to the movement of the magnet increases and the assembly rate can be improved.
  • the lower side of the semiconductor light emitting device 150E according to the fifth embodiment has a non-uniform surface, so that the semiconductor light emitting device according to the fifth embodiment is the bottom surface of the chamber or the top surface of the substrate 310.
  • the semiconductor light emitting device 150E may not be adsorbed to the bottom of the chamber or the top of the substrate 310. Accordingly, as more and more semiconductor light emitting devices participate in self-assembly on the substrate 310, the assembly rate can be improved.
  • Figure 28 is a cross-sectional view showing a semiconductor light-emitting device according to the sixth embodiment.
  • the sixth embodiment is the same as the second embodiment (FIG. 22) except for the magnetic layer 154-3.
  • the semiconductor light emitting device 150F includes a light emitting layer 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode 155. ) may include.
  • the insulating layer 156 may be disposed under the first region 150a of the light emitting layers 151 to 153.
  • the first electrode 154 may include a reflective layer 154-1, an ohmic contact layer 154-2, and a magnetic layer 154-3.
  • the reflective layer 154-1 may be disposed under the insulating layer 156, and the ohmic contact layer 154-2 may be disposed under the second region 150b of the light-emitting layers 151 to 153.
  • the ohmic cut layer may surround the insulating layer 156 and the reflective layer 154-1. That is, the ohmic contact layer 154-2 may be disposed along the perimeter of the insulating layer 156. For example, the ohmic contact layer 154-2 may be disposed along the perimeter of the reflective layer 154-1.
  • the thickness t3 of the ohmic contact layer 154-2 may be equal to the sum of the thickness t1 of the insulating layer 156 and the thickness t2 of the reflective layer 154-1, but is not limited thereto.
  • a recess 160 may be formed between the reflective layer 154-1 and the ohmic contact layer 154-2. That is, the ohmic contact layer 154-2 is disposed along the side perimeter of the reflective layer 154-1, and a recess 160 in which the ohmic contact layer 154-2 and the reflective layer 154-1 are spaced apart from each other is formed. can be formed. The spacing of the recess 160 may increase from the top to the bottom of the ohmic contact layer 154-2 in contact with the bottom surface of the light emitting layers 151 to 153, but is not limited thereto.
  • the magnetic layer 154-3 may be disposed on the entire area of the lower surfaces of the light emitting layers 151 to 153.
  • the magnetic layer 154-3 may be disposed below the ohmic contact layer 154-2.
  • the magnetic layer 154-3 may be disposed below the reflective layer 154-1. That is, the magnetic layer 154-3 may be in contact with the lower surface of the ohmic contact layer 154-2 and the lower surface of the reflective layer 154-1.
  • the lower surface of the magnetic layer 154-3 may have a straight plane.
  • the magnetic layer 154-3 may include a protrusion 159a.
  • the protrusion 159a may be disposed in the recess 160.
  • the width of the recess 160 may become narrower as it goes inside.
  • the protrusion 159a of the magnetic layer 154-3 may be disposed in the recess 160.
  • the insulating layer 156, the reflective layer 154-1, and/or the ohmic contact layer 154-2 are connected to the light emitting layers 151 to 153 within the recess 160 by the protrusion 159a of the magnetic layer 154-3. By being firmly bonded to each other, the insulating layer 156, the reflective layer 154-1, and/or the ohmic contact layer 154-2 can be prevented from peeling off from the light emitting layers 151 to 153.
  • Figure 29 is a cross-sectional view showing a semiconductor light-emitting device according to the seventh embodiment.
  • the seventh embodiment is the same as the third embodiment (FIG. 24) except for the magnetic layer 154-3.
  • the semiconductor light emitting device 150G includes a light emitting layer 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode 155. ) may include.
  • the insulating layer 156 may be disposed under the first region 150a of the light emitting layers 151 to 153.
  • the first electrode 154 may include a reflective layer 154-1, an ohmic contact layer 154-2, and a magnetic layer 154-3.
  • the reflective layer 154-1 may be disposed below the insulating layer 156.
  • the ohmic contact layer 154-2 may surround the insulating layer 156 and the reflective layer 154-1. At this time, the lower surface of the ohmic contact layer 154-2 may have a straight plane. That is, the ohmic contact layer 154-2 may have a straight plane under each of the first region 150a and the second region 150b of the light emitting layers 151 to 153. In other words, the ohmic contact layer 154-2 may be positioned on the same horizontal line under each of the first region 150a and the second region 150b of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 and the insulating layer 156 are in contact with the lower surfaces of the light emitting layers 151 to 153, and the ohmic contact layer 154-2 is in contact with the insulating layer 156 and the reflective layer 154-1. Meanwhile, since the lower surface of the ohmic contact layer 154-2 has a straight plane, the ohmic contact layer 154-2 is below the first region 150a and the second region 150b of the light emitting layers 151 to 153. may be different.
  • the ohmic contact layer 154-2 is located below the first region 150a of the light-emitting layers 151 to 153, the first ohmic contact layer 154-2a, and the second region 150b of the light-emitting layers 151 to 153. It may include a second ohmic contact layer 154-2b. The thickness t32 of the second ohmic contact layer 154-2b may be greater than the thickness t31 of the first ohmic contact layer 154-2a.
  • the magnetic layer 154-3 may be disposed below the ohmic contact layer 154-2.
  • the magnetic layer 154-3 may be disposed below the first ohmic contact layer 154-2a.
  • the magnetic layer 154-3 may be disposed below the second ohmic contact layer 154-2b.
  • the thickness of the magnetic layer 154-3 may be constant. That is, the thickness of the magnetic layer 154-3 under the first ohmic contact layer 154-2a and the thickness of the magnetic layer 154-3 under the second ohmic contact layer 154-2b may be the same.
  • the lower surface of the magnetic layer 154-3 may have a straight plane.
  • the magnetic layer 154-3 is disposed on the entire area below the light emitting layers 151 to 153, that is, the entire area below the ohmic contact layer 154-2, the area of the magnetic layer 154-3 is expanded to increase the magnetization power. This may increase. Accordingly, the reaction speed of the semiconductor light emitting device 150G according to the seventh embodiment to the movement of the magnet during self-assembly is increased, and the assembly rate can be improved.
  • the entire area of the lower surface of the magnetic layer 154-3 of the semiconductor light emitting device 150G according to the seventh embodiment is the bottom of the assembly hole 340H. Since it is in contact with the surface at the same time, the semiconductor light emitting device 150G according to the seventh embodiment can be stably assembled in the cooking hole without shaking or tilting, thereby reducing assembly defects.
  • Figure 30 is a cross-sectional view showing a semiconductor light-emitting device according to the eighth embodiment.
  • the eighth embodiment is the same as the fourth embodiment (FIGS. 25 and 26) except for the magnetic layer 154-3.
  • the semiconductor light emitting device 150H includes a light emitting layer 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode 155. ) may include.
  • a recess 158 may be formed on the lower surfaces of the light emitting layers 151 to 153.
  • the recess 158 may be formed on the lower surface of the first region 150a of the light emitting layers 151 to 153.
  • Insulating layer 156 may be disposed in recess 158 .
  • the first electrode 154 may include a reflective layer 154-1, an ohmic contact layer 154-2, and a magnetic layer 154-3.
  • the reflective layer 154-1 may be disposed in the recess 158.
  • the reflective layer 154-1 may be disposed below the insulating layer 156.
  • the depth d2 of the recess 158 may be equal to the sum of the thickness t1 of the insulating layer 156 and the thickness t2 of the reflective layer 154-1.
  • the ohmic contact layer 154-2 may surround the insulating layer 156 and the reflective layer 154-1.
  • the ohmic contact layer 154-2 may include a protrusion 154-2c disposed in the recess 158.
  • the protrusion 154-2c of the ohmic contact layer 154-2 may surround the insulating layer 156 and/or the reflective layer 154-1 in the recess 158.
  • the lower surface of the ohmic contact layer 154-2 may have a straight plane.
  • the magnetic layer 154-3 may be disposed below the ohmic contact layer 154-2.
  • the magnetic layer 154-3 may be disposed on the entire area of the lower surface of the ohmic contact layer 154-2.
  • the thickness of the magnetic layer 154-3 may be constant.
  • the magnetic layer 154-3 is disposed on the entire area below the light emitting layers 151 to 153, that is, the entire area below the ohmic contact layer 154-2, the area of the magnetic layer 154-3 is expanded to increase the magnetization power. This may increase. Accordingly, the reaction speed of the semiconductor light emitting device 150H according to the eighth embodiment to the movement of the magnet during self-assembly is increased, and the assembly rate can be improved.
  • the entire area of the lower surface of the magnetic layer 154-3 of the semiconductor light emitting device 150H according to the eighth embodiment is the bottom of the assembly hole 340H. Since it is in contact with the surface at the same time, the semiconductor light emitting device 150H according to the eighth embodiment is stably assembled in the cooking hole without shaking or tilting, thereby reducing assembly defects.
  • the ninth to twelfth embodiments described below are the same as the fifth to eighth embodiments except for the first electrode 154 disposed on the sides of the light emitting layers 151 to 153.
  • components having the same shape, structure and/or function as those in the fifth to eighth embodiments are assigned the same reference numerals and detailed descriptions are omitted.
  • Figure 31 is a cross-sectional view showing a semiconductor light-emitting device according to the ninth embodiment.
  • the ninth embodiment is the same as the fifth embodiment (FIG. 27).
  • the semiconductor light emitting device 150I includes a light emitting layer 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode 155. ) may include.
  • the insulating layer 156 may be disposed under the first region 150a of the light emitting layers 151 to 153.
  • the first electrode 154 may be disposed on the lower and sides of the light emitting layers 151 to 153.
  • the first electrode 154 may include a reflective layer 154-1, an ohmic contact layer 154-2, and a magnetic layer 154-3.
  • the reflective layer 154-1 may be disposed below the insulating layer 156.
  • the ohmic contact layer 154-2 may be disposed on the lower and sides of the light emitting layers 151 to 153.
  • the ohmic concoction layer may be disposed below the reflective layer 154-1.
  • the ohmic contact layer 154-2 may be disposed below the second region 150b of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may be disposed on the sides of the light emitting layers 151 to 153.
  • the lower end of the passivation layer 157 is disposed at a predetermined distance from the lower surface of the light-emitting layers 151 to 153, so that a portion of the side surface of the light-emitting layers 151 to 153 Area may be exposed.
  • the ohmic contact layer 154-2 may be disposed on the sides of the exposed light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may contact the exposed side surfaces of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may be disposed not only on the side surfaces of the exposed light emitting layers 151 to 153 but also on the lower end area of the passivation layer 157 located thereon.
  • the ohmic contact layer 154-2 is disposed not only on the lower side of the light-emitting layers 151 to 153 but also on the sides of the light-emitting layers 151 to 153, thereby establishing electrical contact between the ohmic contact layer 154-2 and the light-emitting layers 151 to 153. As the area is maximized, luminous efficiency and light luminance can be significantly improved.
  • the insulating layer 156 is disposed under the first region 150a of the light-emitting layers 151 to 153 to prevent the flow of current (I), and the ohmic contact layer 154-2 is disposed under the first region 150a of the light-emitting layers 151 to 153.
  • the current I flows to the ohmic contact layer 154-2 not only through the lower edge region of the light-emitting layers 151 to 153 but also through the sides of the light-emitting layers 151 to 153, so that the current soup
  • the redding effect can be maximized and the light luminance can be further improved.
  • the magnetic layer 154-3 may be disposed below the ohmic contact layer 154-2.
  • the magnetic layer 154-3 is arranged to be in contact with the entire area of the ohmic contact layer 154-2, thereby maximizing the area of the magnetic layer 154-3, so that the semiconductor light emitting device according to the ninth embodiment can be used for magnets during self-assembly.
  • the reaction rate of (150I) is further increased, and the assembly rate can be further improved.
  • Figure 32 is a cross-sectional view showing a display device according to a second embodiment.
  • the display device 302 according to the second embodiment is similar to the first embodiment except that the semiconductor light-emitting device 150I according to the ninth embodiment is mounted instead of the semiconductor light-emitting device 150A according to the first embodiment. It is the same as the display device 301 according to the embodiment (FIG. 21).
  • the display device 302 may include a backplane substrate, a semiconductor light emitting device 150I, a connection electrode 370, a second insulating layer 350, and an electrode wire 360. You can.
  • a portion of the first electrode 154 is disposed not only on the lower side but also on the side of the light emitting layers 151 to 153, so that the contact area between the connection electrode 370 and the first electrode 154 is expanded. Light efficiency and light brightness can be improved.
  • a step d1 is formed in the ohmic contact layer 154-2 by the insulating layer 156 and the reflective layer 154-1 under the first region 150a of the semiconductor light emitting device 150I, and at least this A separation space is formed between the lower side of the semiconductor light emitting device and the first assembly wiring 321 and/or the second assembly wiring 322 equal to the step d1, so that the connection electrode 370 can be easily formed in this space. there is.
  • connection electrode 370 is disposed not only on the lower side of the semiconductor light emitting device but also on the side, the fixation of the semiconductor light emitting device is strengthened and the first assembly wiring 321 and/or Since the electrical contact characteristics between the second assembly wiring 322 and the semiconductor light emitting device are excellent, light efficiency and light luminance can be improved.
  • Figure 33 is a cross-sectional view showing a semiconductor light-emitting device according to the tenth embodiment.
  • the tenth embodiment is the same as the sixth embodiment ( Figure 28).
  • the semiconductor light emitting device 150J includes a light emitting layer 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode 155. ) may include.
  • the insulating layer 156 may be disposed under the first region 150a of the light emitting layers 151 to 153.
  • the first electrode 154 may be disposed on the lower and sides of the light emitting layers 151 to 153.
  • the first electrode 154 may include a reflective layer 154-1, an ohmic contact layer 154-2, and a magnetic layer 154-3.
  • the reflective layer 154-1 may be disposed below the insulating layer 156.
  • the ohmic contact layer 154-2 may be disposed on the lower and sides of the light emitting layers 151 to 153.
  • the ohmic concoction layer may be disposed under the second region 150b of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may surround the insulating layer 156 and/or the reflective layer 154-1.
  • the ohmic contact layer 154-2 may be disposed on the sides of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may be in contact with the side surfaces of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 is disposed not only on the lower side of the light-emitting layers 151 to 153 but also on the sides of the light-emitting layers 151 to 153, thereby establishing electrical contact between the ohmic contact layer 154-2 and the light-emitting layers 151 to 153. As the area is maximized, luminous efficiency and light luminance can be significantly improved.
  • the insulating layer 156 is disposed under the first region 150a of the light-emitting layers 151 to 153 to prevent the flow of current (I), and the ohmic contact layer 154-2 is disposed under the first region 150a of the light-emitting layers 151 to 153.
  • the current I flows to the ohmic contact layer 154-2 not only through the lower edge region of the light-emitting layers 151 to 153 but also through the sides of the light-emitting layers 151 to 153, so that the current soup
  • the redding effect can be maximized and the light luminance can be further improved.
  • the magnetic layer 154-3 may be disposed below the ohmic contact layer 154-2.
  • the magnetic layer 154-3 may be disposed below the reflective layer 154-1.
  • the area of the magnetic layer 154-3 is maximized, making it possible to maximize the area of the magnetic layer 154-3.
  • Example 10 of the magnet during self-assembly The reaction speed of the semiconductor light emitting device (150J) according to can be further increased, thereby further improving the assembly rate.
  • Figure 34 is a cross-sectional view showing a semiconductor light-emitting device according to the 11th embodiment.
  • the 11th embodiment is the same as the 7th embodiment (FIG. 29).
  • the semiconductor light emitting device 150K includes a light emitting layer 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode 155. ) may include.
  • the insulating layer 156 may be disposed under the first region 150a of the light emitting layers 151 to 153.
  • the first electrode 154 may be disposed on the lower and sides of the light emitting layers 151 to 153.
  • the first electrode 154 may include a reflective layer 154-1, an ohmic contact layer 154-2, and a magnetic layer 154-3.
  • the reflective layer 154-1 may be disposed below the insulating layer 156.
  • the ohmic contact layer 154-2 may be disposed on the lower and sides of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may be disposed below the first region 150a of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may be disposed below the reflective layer 154-1.
  • the ohmic contact layer 154-2 may be disposed below the second region 150b of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may be disposed on the sides of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may contact the reflective layer 154-1, the second region 150b of the light-emitting layers 151 to 153, and/or the side surfaces of the light-emitting layers 151 to 153.
  • the thickness of the ohmic contact layer 154-2 under the first region 150a of the light-emitting layers 151 to 153 is the ohmic thickness under the second region 150b of the light-emitting layers 151 to 153. It may be smaller than the thickness of the contact layer 154-2.
  • the lower surface of the ohmic contact layer may have a straight plane.
  • the ohmic contact layer 154-2 is disposed not only on the lower side of the light-emitting layers 151 to 153 but also on the sides of the light-emitting layers 151 to 153, thereby establishing electrical contact between the ohmic contact layer 154-2 and the light-emitting layers 151 to 153. As the area is maximized, luminous efficiency and light luminance can be significantly improved.
  • the insulating layer 156 is disposed under the first region 150a of the light-emitting layers 151 to 153 to prevent current flow, and the ohmic contact layer 154-2 is disposed below the light-emitting layers 151 to 153 as well as the lower side.
  • the current flows to the ohmic contact layer 154-2 not only through the lower edge area of the light-emitting layers 151 to 153, but also through the sides of the light-emitting layers 151 to 153, so that the current spreading effect is maximized and the light Brightness can be further improved.
  • the magnetic layer 154-3 may be disposed below the ohmic contact layer 154-2.
  • the magnetic layer 154-3 is disposed in contact with the entire area of the ohmic contact layer 154-2, thereby maximizing the area of the magnetic layer 154-3, so that the semiconductor light emitting device according to the 11th embodiment can be used for magnets during self-assembly. (150K), the reaction rate can be further increased and the assembly rate can be further improved.
  • Figure 35 is a cross-sectional view showing a semiconductor light-emitting device according to the twelfth embodiment.
  • the twelfth embodiment is the same as the eighth embodiment (FIG. 30).
  • the semiconductor light emitting device 150L includes a light emitting layer 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode 155. ) may include.
  • a recess 158 may be formed on the lower surfaces of the light emitting layers 151 to 153.
  • the recess 158 may be formed on the lower surface of the first region 150a of the light emitting layers 151 to 153.
  • Insulating layer 156 may be disposed in recess 158 .
  • the first electrode 154 may include a reflective layer 154-1, an ohmic contact layer 154-2, and a magnetic layer 154-3.
  • the reflective layer 154-1 may be disposed in the recess 158.
  • the reflective layer 154-1 may be disposed below the insulating layer 156.
  • the depth d2 of the recess 158 may be equal to the sum of the thickness t1 of the insulating layer 156 and the thickness t2 of the reflective layer 154-1.
  • the ohmic contact layer 154-2 may surround the insulating layer 156 and the reflective layer 154-1.
  • the omi contact layer may include a protrusion 154-2c disposed in the recess 158.
  • the protrusion 154-2c of the ohmic contact layer 154-2 may surround the insulating layer 156 and/or the reflective layer 154-1 in the recess 158.
  • the lower surface of the ohmic contact layer 154-2 may have a straight plane.
  • the ohmic contact layer 154-2 may be disposed below the second region 150b of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may be disposed on the sides of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-2 may contact the reflective layer 154-1, the second region 150b of the light-emitting layers 151 to 153, and/or the side surfaces of the light-emitting layers 151 to 153.
  • the ohmic contact layer 154-2 is disposed not only on the lower side of the light-emitting layers 151 to 153 but also on the sides of the light-emitting layers 151 to 153, thereby establishing electrical contact between the ohmic contact layer 154-2 and the light-emitting layers 151 to 153. As the area is maximized, luminous efficiency and light luminance can be significantly improved.
  • the insulating layer 156 is disposed under the first region 150a of the light-emitting layers 151 to 153 to prevent current flow, and the ohmic contact layer 154-2 is disposed below the light-emitting layers 151 to 153 as well as the lower side.
  • the current flows to the ohmic contact layer 154-2 not only through the lower edge area of the light-emitting layers 151 to 153, but also through the sides of the light-emitting layers 151 to 153, so that the current spreading effect is maximized and the light Brightness can be further improved.
  • the magnetic layer 154-3 may be disposed below the ohmic contact layer 154-2.
  • the magnetic layer 154-3 is arranged to be in contact with the entire area of the ohmic contact layer 154-2, thereby maximizing the area of the magnetic layer 154-3, so that the semiconductor light emitting device according to the 11th embodiment can be used for magnets during self-assembly.
  • the reaction speed becomes even greater, so the assembly rate can be further improved.
  • Figure 36 is a cross-sectional view showing a semiconductor light-emitting device according to the 13th embodiment.
  • the thirteenth embodiment is the same as the third embodiment (FIG. 24) except for the light extraction pattern 150c.
  • components having the same shape, structure, and/or function as those of the third embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the light extraction pattern 150c may be equally applied to the first, second, and fourth to twelfth embodiments.
  • the semiconductor light emitting device 150M includes a light emitting layer 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode 155. ) may include.
  • the light extraction pattern 150c may be formed on the upper side of the light emitting layers 151 to 153.
  • the light extraction pattern 150c may be formed on the upper surface of the second conductive semiconductor layer 153 of the light emitting layers 151 to 153.
  • a separate layer including the light extraction pattern 150c may be disposed on the second conductive semiconductor layer 153 of the light emitting layers 151 to 153.
  • the light extraction patterns 150c have the same shape and are arranged at equal intervals, they may also be irregularly shaped and arranged at irregular intervals.
  • the second electrode 155 may be disposed on the light emitting layers 151 to 153.
  • the second electrode 155 may be disposed on the light extraction pattern 150c.
  • the lower surface of the second electrode 155 may have a shape corresponding to the shape of the light extraction pattern 150c.
  • the upper surface of the second electrode 155 may have a straight plane, but this is not limited.
  • Figure 37 is a cross-sectional view showing a semiconductor light-emitting device according to the fourteenth embodiment.
  • the fourteenth embodiment is the same as the thirteenth embodiment except for the light emitting layers 151 to 153 having a multi-stage structure 150d.
  • components having the same shape, structure, and/or function as those of the thirteenth embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the light-emitting layers 151 to 153 having the multi-stage structure 150d can be equally applied to the first to twelfth embodiments.
  • the semiconductor light emitting device 150N includes a light emitting layer 151 to 153, a passivation layer 157, an insulating layer 156, a first electrode 154, and a second electrode 155. ) may include.
  • the light emitting layers 151 to 153 may have a multi-stage structure 150d.
  • the diameters D1 and D2 (or widths) of the lower and upper regions of the light emitting layers 151 to 153 may be different.
  • the diameter D2 of the upper region of the light-emitting layers 151 to 153 may be smaller than the diameter D1 of the lower region of the light-emitting layers 151 to 153.
  • a portion of the lower area of the light-emitting layers 151 to 153 may not vertically overlap the upper area of the light-emitting layers 151 to 153.
  • the thickness of the lower region of the light-emitting layers 151 to 153 may be greater than the thickness of the upper region of the light-emitting layers 151 to 153, but this is not limited.
  • the lower region of the light emitting layers 151 to 153 may include a first conductivity type semiconductor layer 151.
  • the upper area of the light emitting layers 151 to 153 may include a first conductivity type semiconductor layer 151, an active layer 152, and a second conductivity type semiconductor layer 153.
  • the side surface of the lower region of the light emitting layers 151 to 153 may have an inclined surface.
  • the side surface of the upper region of the light emitting layers 151 to 153 may have an inclined surface.
  • the inclined surface of the lower region of the light-emitting layers 151 to 153 and the inclined surface of the upper region of the light-emitting layers 151 to 153 may be inclined at the same angle with respect to the ground, but this is not limited.
  • semiconductor light emitting devices that do not have a multi-stage structure are moved in an inverted state and then assembled in an inverted state in an assembly hole, resulting in lighting defects due to incorrect assembly.
  • the semiconductor light emitting device 150N according to the fourteenth embodiment may have a multi-stage structure 150d. Accordingly, during self-assembly, the semiconductor light emitting device 150N according to the fourteenth embodiment can be moved to the correct position by the magnet without being significantly shaken up and down or flipped over, thereby preventing assembly defects.
  • the first electrode 154 may include an electrode layer or an adhesive layer. Copper (Cu) may be used as the electrode layer, and chromium (Cr) or titanium (Ti) may be used as the adhesive layer, but this is not limited.
  • the electrode layer may be the lowest layer among the plurality of layers included in the first electrode 154.
  • the adhesive layer bonds adjacent metal layers and may be disposed between the reflective layer 154-1 and the ohmic contact layer 154-2, between the reflective layer 154-1 and the magnetized layer, and between the magnetic layer 154-3 and the electrode layer. You can.
  • the display device described above may be a display panel. That is, in the embodiment, the display device and the display panel may be understood to have the same meaning.
  • a display device in a practical sense may include a display panel and a controller (or processor) capable of controlling the display panel to display an image.
  • Embodiments may be adopted in the field of displays that display images or information. Embodiments may be adopted in the field of displays that display images or information using semiconductor light-emitting devices.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.
  • embodiments include TVs, Shiny, mobile terminals such as mobile phones and smart phones, displays for computers such as laptops and desktops, head-up displays (HUDs) for automobiles, backlight units for displays, VR, and AR.
  • HUDs head-up displays
  • MR mixed reality
  • light sources etc.

Landscapes

  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

반도체 발광 소자는 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 발광층과, 발광층의 측부를 둘러싸는 패시베이션층과, 제1 영역 아래에 절연층과, 발광층 아래에 제1 전극과, 발광층 상에 제2 전극을 포함한다. 제1 전극은 절연층 아래에 절연층의 형상에 대응하는 형상을 갖는 반사층과, 제2 영역 아래에 오믹 컨택층을 포함한다.

Description

반도체 발광 소자 및 디스플레이 장치
실시예는 반도체 발광 소자 및 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
하지만, 아직 마이크로-LED의 자가조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광 소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 마이크로-LED와 같은 반도체 발광 소자는 사이즈가 작은 만큼 휘도가 저하되는 문제가 있다. 특히, 재료 특성으로 인해 청색 반도체 발광 소자나 녹색 반도체 발광 소자에 비해 적색 반도체 발광 소자의 휘도가 낮은 문제가 있다. 따라서, 반도체 발광 소자의 휘도를 개선할 수 있는 기술 개발이 시급하다.
또한, 자가 조립 방식에 사용되는 자석에 반도체 발광 소자가 즉각적으로 반응하기 위해서는 반도체 발광 소자의 자화력이 커야 하지만, 반도체 발광 소자의 매우 작은 사이즈로 인해 자화력을 증가시키는데 한계가 있다. 이에 따라, 자가 조립 공정에서 조립율이 저하되는 문제가 있다.
아울러, 반도체 발광 소자가 자가 조립된 후, 반도체 발광 소자의 전기적 연결이 형성된다. 비공개 내부 기술에 따르면, 반도체 발광 소자가 조립된 후, 반도체 발광 소자의 측부 상에 연결 전극이 형성되는 기술이 개발되었다. 하지만, 조립 홀 내에서 반도체 발광 소자의 측부 상의 공간 마진이 작아 전기적 연결이 용이하지 않으므로, 전기적 연결 불량이 발생되는 문제가 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 광 효율 및 광 휘도를 개선할 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 조립율을 향상시킬 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 전기적 연결 불량을 방지할 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 반도체 발광 소자는, 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 발광층; 상기 발광층의 측부를 둘러싸는 패시베이션층; 상기 제1 영역 아래에 절연층; 상기 발광층 아래에 제1 전극; 및 상기 발광층 상에 제2 전극;을 포함하고, 상기 제1 전극은, 상기 절연층 아래에 상기 절연층의 형상에 대응하는 형상을 갖는 반사층; 및 상기 제2 영역 아래에 오믹 컨택층;을 포함한다.
상기 오믹 컨택층은 상기 반사층을 감쌀 수 있다.
상기 오믹 컨택층은 상기 제1 영역과 상기 제2 영역 각각의 아래에서 단차를 가질 수 있다.
상기 오믹 컨택층은 상기 제1 영역과 상기 제2 영역 각각의 아래에서 직선 평면을 가질 수 있다.
상기 오믹 컨택층은, 상기 제1 영역 아래에 제1 오믹 컨택층; 및 상기 제2 영역 아래에 상기 제1 오믹 컨택층의 두께보다 큰 두께를 갖는 제2 오믹 컨택층;을 포함할 수 있다.
상기 발광층의 상기 제1 영역의 하측은 리세스를 갖고, 상기 절연층 및 상기 반사층은 상기 리세스에 배치될 수 있다.
상기 오믹 컨택층은, 상기 리세스에 돌출부를 포함할 수 있다. 상기 돌출부는 상기 리세스에서 상기 절연층을 둘러쌀 수 있다. 상기 돌출부는 상기 리세스에서 상기 반사층을 둘러쌀 수 있다.
상기 제1 전극은, 상기 오믹 컨택층 아래에 자성층;을 포함할 수 있다.
상기 자성층은 상기 제1 영역 아래에서 상기 오믹 컨택층과 접할 수 있다. 상기 자성층은 상기 제1 영역 아래에서 상기 반사층과 접할 수 있다.
상기 오믹 컨택층은 상기 발광층의 제2 측부를 둘러쌀 수 있다.
상기 자성층은 상기 발광층의 상기 제2 측부 상에서 상기 오믹 컨택층 상에 배치될 수 있다.
상기 패시베이션층은, 상기 발광층의 상측 상에 개구를 포함하고, 상기 절연층은 상기 개구의 형상에 대응하는 형상을 가질 수 있다.
상기 제2 전극은 투명한 도전층;을 포함할 수 있다.
상기 발광층의 상면은 광 추출 패턴을 포함할 수 있다.
반도체 발광 소자는, 마이크로미터 이하의 사이즈를 가질 수 있다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 백플레인 기판; 상기 백플레인 기판의 조립 홀에 반도체 발광 소자; 상기 조립 홀에서 상기 반도체 발광 소자의 측부 상에 연결 전극; 및 상기 반도체 발광 소자 상에 전극 배선;을 포함하고, 상기 반도체 발광 소자는, 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 발광층; 상기 발광층의 측부를 둘러싸는 패시베이션층; 상기 제1 영역 아래에 절연층; 상기 절연층 아래에 제1 전극; 및 상기 발광층 상에 제2 전극;을 포함하고, 상기 제1 전극은, 상기 절연층 아래에 상기 절연층의 형상에 대응하는 형상을 갖는 반사층; 및 상기 제2 영역 아래에 오믹 컨택층;을 포함하고, 상기 연결 전극은 상기 반도체 발광 소자의 상기 제1 전극과 상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나 이상의 조립 배선을 연결하고, 상기 전극 배선은 상기 반도체 발광 소자의 상기 제2 전극에 연결될 수 있다.
상기 연결 전극은 상기 반도체 발광 소자의 상기 제1 전극의 하면에 접할 수 있다.
실시예는 도 7, 도 22, 도 24 및 도 25에 도시한 바와 같이, 발광층(151 내지 153)의 하측에 절연층(156) 및 반사층(154-1)에 의해 ODR(Omni-Directional Reflector)를 구성함으로써, 반사율을 높일 수 있다. 반사층(154-1)은 발광층(151 내지 153)의 하측에 배치된 제1 전극(154)에 포함될 수 있다.
실시예는 도 7, 도 22, 도 24 및 도 25에 도시한 바와 같이, 발광층(151 내지 153)의 제1 영역(150a) 아래에 절연층(156)을 배치하고, 제1 영역(150a)을 둘러싸는 제2 영역(150b) 아래에 오믹 컨택층(154-2)을 배치할 수 있다. 이때 절연층(156)은 전류 차단층으로 사용될 수 있다. 이에 따라, 발광층(151 내지 153)의 전류가 제1 영역(150a)에 집중되지 않고 제1 영역(150a)과 함께 제2 영역(150b)에 골고루 분산되도록 하여, 광 효율을 높여 광 휘도를 향상시킬 수 있다. 오믹 컨택층(154-2)은 발광층(151 내지 153)의 하측에 배치된 제1 전극(154)에 포함될 수 있다.
실시예는 도 31 및 도 33 내지 도 35에 도시한 바와 같이, 오믹 컨택층(154-2)을 발광층(151 내지 153)의 제2 영역(150b) 아래뿐만 아니라 발광층(151 내지 153)의 측부 상에 배치함으로써, 전류를 더욱 더 발광층(151 내지 153)의 측부 방향으로 분산시켜 줌으로써, 광 효율이 더욱 더 높아져 광 휘도가 현저히 향상될 수 있다.
실시예는 도 27 내지 도 30에 도시한 바와 같이, 자성층(154-3)을 발광층(151 내지 153)의 하측뿐만 아니라 발광층(151 내지 153)의 측부 상에 배치함으로써, 자성층(154-3)의 자화력을 증대시켜 자가 조립시 자석에 대한 반도체 발광 소자(150E, 150F, 150G, 150H)의 반응 속도를 증가시켜 조립율을 향상시킬 수 있다.
실시예는 도 7에 도시한 바와 같이, 발광층(151 내지 153)의 하측이 비균일한 면을 가짐으로써, 자가 조립시 반도체 발광 소자(150A)가 챔버의 바닥면이나 디스플레이 기판의 상면에 접하는 면적이 줄어들 수 있다. 이에 따라, 해당 반도체 발광 소자(150A)가 챔버의 바닥면이나 디스플레이 기판의 상면에 흡착되지 않음으로써, 조립율이 향상될 수 있다.
실시예는 도 7에 도시한 바와 같이, 발광층(151 내지 153)의 제1 영역(150a) 아래에 절연층(156) 및 반사층(154-1)이 배치되고, 발광층(151 내지 153)의 제1 영역(150a) 및 제2 영역(150b) 아래에 배치된 오믹 컨택층(154-2)이 절연층(156) 및 반사층(154-1)을 감쌀 수 있다. 이에 따라, 오믹 컨택층(154-2)에 절연층(156)의 두께(t1)와 반사층(154-1)의 두께(t2)와 동일한 단차(d1)가 형성될 수 있다. 도 21에 도시한 바와 같이, 도 7에 도시된 반도체 발광 소자(150A)가 백플레인 기판의 조립 홀(340H)에 조립된 후 연결 전극(370)이 형성될 수 있다.
이때, 연결 전극(370)이 반도체 발광 소자(150A)의 측부와 조립 홀의 내측 면 사이뿐만 아니라 발광층(151 내지 153)의 제2 영역(150b)과 제1 조립 배선(321) 및/또는 제2 조립 배선(322) 사이의 이격 공간에 형성될 수 있다. 여기서, 이격 공간은 반도체 발광 소자(150A)의 제2 영역(150b)의 하면과 제1 조립 배선(321) 및/제2 조립 배선(322)의 상면 사이의 이격 거리에 의해 정의되는 것으로서, 이격 거리는 단차(d1)와 제1 절연층(156)의 두께(t4)의 합과 동일할 수 있다.
이와 같이, 연결 전극(370)이 발광층(151 내지 153)의 측부뿐만 아니라 발광층(151 내지 153)의 하측에도 형성되어, 오믹 컨택층(154-2)과 발광층(151 내지 153)의 전기적 컨택 면적이 극대화되어, 발광 효율 및 광 휘도가 현저히 향상될 수 있다. 특히, 발광층(151 내지 153)의 제1 영역(150a) 아래에 절연층(156)이 배치되어 전류 흐름을 방해하고, 오믹 컨택층(154-2)이 발광층(151 내지 153)의 하측뿐만 아니라 측부 상에도 배치되어 전류가 발광층(151 내지 153)의 하측의 가장자리 영역뿐만 아니라 발광층(151 내지 153)의 측부를 통해 오믹 컨택층(154-2)으로 흐르므로, 전류 스프레딩 효과가 극대화되어 광 휘도가 더욱 더 향상될 수 있다. 또한 연결 전극에 의해 발광층의 하측뿐만 아니라 측부가 고정되므로, 반도체 발광 소자(150A)의 고정성이 강화되어 제품 신뢰성이 제고될 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 3는 도 2의 화소의 일 예를 보여주는 회로도이다.
도 4은 도 1의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 5은 도 4의 A2 영역의 확대도이다.
도 6는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 7은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 8은 제1 실시예에 따른 반도체 발광 소자를 도시한 평면도이다.
도 9는 제1 제1 실시예에 따른 반도체 발광 소자를 도시한 저면도이다.
도 10a는 비교예에 따른 반도체 발광 소자에서의 전류 흐름을 도시한다.
도 10b는 실시예에 따른 반도체 발광 소자에서의 전류 흐름을 도시한다.
도 11a는 비교예에 따른 반도체 발광 소자에서의 광 반사를 도시한다.
도 11b는 열처리 전후에서의 반사율을 도시한다.
도 12a는 실시예에 따른 반도체 발광 소자에서의 광 반사를 도시한다.
도 12b는 제1 실험 조건 하에서 비교예, 제1 실시예 및 제2 실시예 각각에서의 반사율을 도시한다.
도 12c는 제2 실험 조건 하에서 비교예, 제1 실시예 및 제2 실시예 각각에서의 반사율을 도시한다.
도 13 내지 도 20은 제1 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 21은 제1 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 22는 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 23은 제2 실시예에 따른 반도체 발광 소자를 도시한 저면도이다.
도 24는 제3 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 25는 제4 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 26은 발광층에 리세스가 형성된 모습을 도시한 단면도이다.
도 27은 제5 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 28은 제6 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 29는 제7 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 30은 제8 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 31은 제9 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 32는 제2 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 33은 제10 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 34는 제11 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 35는 제12 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 36은 제13 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 37은 제14 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, VR, AR 또는 MR(mixed Reality)용 디스플레이, 광원 소스 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에 동일하게 적용될 수 있다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 1을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3는 도 2의 화소의 일 예를 보여주는 회로도이다.
도 2 및 도 3를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널은 표시 영역(DA)을 포함할 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널은 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(DNA)은 표시 영역(DA)을 제외한 영역일 수 있다.
일 예로서, 표시 영역(DA)와 비표시 영역(NDA)은 동일 면상에 정의될 수 있다. 예컨대, 비표시 영역(DNA)은 표시 영역(DA)와 함께 동일 면 상에서 표시 영역(DA)을 둘러쌀 수 있지만, 이에 대해서는 한정하지 않는다.
다른 예로서, 도면에 도시되지 않았지만, 표시 영역(DA)와 비표시 영역(NDA)은 상이한 면 상에 정의될 수 있다. 예컨대, 표시 영역(DA)은 기판의 상면에 정의되고, 비표시 영역(NDA)은 기판의 하면에 정의될 수 있다. 예컨대, 비표시 영역(NDA)은 기판의 하면의 전체 영역 또는 일부 영역 상에 정의될 수도 있다.
한편, 도면에는 표시 영역(DA)과 비표시 영역(NDA)으로 구분되는 것으로 도시되고 있지만, 표시 영역(DA)과 비표시 영역(NDA)으로 구분되지 않을 수도 있다. 즉, 기판의 상면 상에 표시 영역(DA)만 존재하고, 비표시 영역(NDA)가 존재하지 않을 수 있다. 다시 말해, 기판의 상면의 전체 영역이 영상이 디스플레이되는 표시 영역(DA)으로서, 비표시 영역(NDA)인 베젤 영역이 존재하지 않을 수 있다.
디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압(VDD)이 공급되는 고전위 전압 라인(VDDL), 저전위 전압(VSS)이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 3와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압(VDD)이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 4은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 4을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 2의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
도 5은 도 4의 A2 영역의 확대도이다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 반도체 발광 소자(150), 녹색 반도체 발광 소자(150G) 및 청색 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 2 및 도 3에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립 홀(203)은 홀로 불릴 수도 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 적색 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 녹색 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 청색 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 반도체 발광 소자의 타원형의 제2 장축은 녹색 반도체 발광 소자의 타원형의 제2 장축보다 크고, 청색 반도체 발광 소자의 타원형의 제2 단축은 녹색 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 6)과 전사 방식 등이 있을 수 있다.
도 6은 실시예에 따른 발광 소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 6을 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 6을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립 홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
반도체 발광 소자(150)는 도시된 바와 같이 수직형 반도체 발광 소자로 구현될 수 있으나 이에 한정되지 않고 수평형 발광 소자가 채용될 수 있다.
반도체 발광 소자(150)는 자성체를 갖는 자성층(미도시)을 포함할 수 있다. 자성층은 니켈(Ni) 등 자성을 갖는 금속을 포함할 수 있다. 유체 내로 투입된 반도체 발광 소자(150)는 자성층을 포함하므로, 조립 장치(1100)로부터 발생하는 자기장에 의해 조립 기판(200)로 이동할 수 있다. 자성층은 발광 소자의 상측 또는 하측 또는 양측에 모두 배치될 수 있다.
한편, 제1 조립 배선(201) 및 제2 조립 배선(202)은 교류 전압이 인가됨에 따라 전기장이 형성되고, 이 전기장에 의한 DEP force에 의해 조립 홀(207H)로 투입된 반도체 발광 소자(150)가 고정될 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 간의 간격은 반도체 발광 소자(150)의 폭 및 조립 홀(207H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 배선(201) 및 제2 조립 배선(202) 상에는 절연층(215)이 형성되어, 제1 조립 배선(201) 및 제2 조립 배선(202)을 유체(1200)로부터 보호하고, 제1 조립 배선(201) 및 제2 조립 배선(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 절연층(215)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(215)은, 반도체 발광 소자(150)의 조립 시 제1 조립 배선(201) 및 제2 조립 배선(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광 소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(215)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 배선(201) 및 제2 조립 배선(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(215) 상부에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광 소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(207H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광 소자(150)들이 결합되는 조립 홀(207H)이 형성되고, 조립 홀(207H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(207H)은 반도체 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(207H)은 대응하는 위치에 조립될 반도체 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(207H)에 다른 반도체 발광 소자가 조립되거나 복수의 반도체 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 6을 참조하면, 조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립 홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립 홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(207H) 상에 조립된 발광 소자(150)와 조립 배선(201, 202) 사이에 소정의 솔더층(미도시)이 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
이하, 도 7 내지 도 37을 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도1 내지 도 6 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
이하에서 기술되는 반도체 발광 소자는 마이크로미터 이하의 사이즈를 가질 수 있다. 앞서 기술한 바와 같이, 반도체 발광 소자의 사이즈가 작아질수록, 광 휘도가 저하되는 문제가 있다. 이하에서 광 휘도를 향상시킬 수 있는 다양한 실시예를 설명한다.
또한, 이하에서 기술되는 반도체 발광 소자는 전류가 수직으로 흐르는 수직형 반도체 발광 소자일 수 있다.
아울러, 이하의 설명에서 해당 도면이 없거나 해당 구성 요소가 도시되지 않은 경우, 도 21이나 32에 도시된 구성 요소나 그 도면 부호를 참고하기로 한다.
[제1 실시예]
도 7은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다. 도 8은 제1 실시예에 따른 반도체 발광 소자를 도시한 평면도이다. 도 9는 제1 제1 실시예에 따른 반도체 발광 소자를 도시한 저면도이다.
도 7 내지 도 9를 참조하면, 제1 실시예에 따른 반도체 발광 소자(150A)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
발광층(151 내지 153)은 특정 컬러 광을 발광할 수 있다. 특정 컬러 광은 발광층(151 내지 153)의 반도체 재질에 의해 결정될 수 있다. 특정 컬러 광은 예컨대, 적색 광, 녹색 광 또는 청색 광일 수 있다. 이하에서, 발광층(151 내지 153)은 적색 광을 발광하는 것으로 설명하겠지만, 실시예의 발광층(151 내지 153)은 녹색 광 또는 청색 광을 발광할 수 있다.
발광층(151 내지 153)은 복수의 반도체층을 포함할 수 있다. 예컨대, 발광층(151 내지 153)은 적어도 하나 이상의 제1 도전형 반도체층(151), 활성층(152) 및 적어도 하나 이상의 제2 도전형 반도체층(153)을 포함할 수 있다. 활성층(152)은 제1 도전형 반도체층(151) 상에 배치되고, 제2 도전형 반도체층(153)은 활성층(152) 상에 배치될 수 있다. 제1 도전형 반도체층(151)은 n형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 p형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
발광층(151 내지 153)은 제1 영역(150a)와 제1 영역(150a)을 둘러싸는 제2 영역(150b)을 가질 수 있다.
패시베이션층(157)은 절연 특성이 우수한 재질로 이루어져, 발광층(151 내지 153)을 보호하고, 발광층(151 내지 153)의 측부에 흐르는 누설 전류를 방지할 수 있다.
패시베이션층(157)은 발광층(151 내지 153)의 측부를 둘러쌀 수 있다. 패시베이션층(157)은 발광층(151 내지 153)의 가장자리 영역에 배치될 있다. 패시베이션층(157)은 발광층(151 내지 153)의 중심 영영에 대응하는 개구(157H)를 가질 수 있다. 예컨대, 패시베이션층(157)이 제2 전극(155)의 상면에 형성된 후, 발광층(151 내지 153)의 중심 영역에 대응하는 패시베이션층(157)이 제거됨으로써 발광층(151 내지 153)의 중심 영역에 대응하는 개구(157H)가 형성되고 발광층(151 내지 153)의 가장자리 영역에 대응하는 제2 전극(155) 상에 패시베이션층(157)이 형성될 수 있다. 중심 영역은 제1 영역(150a)에 대응하고, 가장자리 영역은 제2 영역(150b)에 대응할 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(156)은 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치될 수 있다. 절연층은 전류 차단층으로서, 전류 스프레딩(current spreading) 효과를 얻을 수 있다. 이를 위해, 절연층(156)은 패시베이션층(157)에 형성된 개구(157H)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 개구(157H)가 원형인 경우, 절연층(156) 또한 원형을 가질 수 있다. 이때, 절연층(156)의 폭(또는 직경)은 개구(157H)의 폭(또는 직경)과 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 나중에 설명하겠지만, 개구(157H)를 통해 전극 배선(도 21의 360)이 제2 전극(155)에 연결될 수 있다. 이러한 경우, 개구(157H)에 형성된 전극 배선(360)의 폭(또는 지경)은 절연층(156)의 폭(또는 직경)과 동일하거나 작을 수 있지만, 이에 대해서는 한정하지 않는다.
도 10a에 도시한 바와 같이, 발광층(151 내지 153)의 하측 및 상측 각각의 전 영역에 제1 전극(154)과 제2 전극(155)이 배치되는 경우, 발광층(151 내지 153)의 제1 영역(150a)에 전류(I)가 집중되는 전류 집중(current crowding)이 발생될 수 있다. 이러한 경우, 발광층(151 내지 153)의 제2 영역(150b), 즉 활성층(152)의 가장 자리 영역에는 전류(I)가 흐르지 않아 광이 생성되지 않아, 광 효율이 저하될 수 있다.
실시예에서와 같이, 절연층(156)이 발광층(151 내지 153)과 제1 전극(154) 사이에 배치되되, 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치될 수 있다. 즉, 발광층(151 내지 153)의 제1 영역(150a)에는 절연층(156)의 상면이 접하고, 발광층(151 내지 153)의 제2 영역(150b)에는 제1 전극(154)의 상면이 접할 수 있다. 이러한 경우, 도 10b에 도시한 바와 같이, 발광층(151 내지 153)의 제1 영역(150a)뿐만 아니라 제2 영역(150b)에도 전류(I)가 흐르므로, 활성층(152)의 전 영역에서 광이 생성되어, 광 효율이 향상되고 이에 따라 광 휘도가 향상될 수 있다.
절연층(156)은 제1 전극(154)의 반사층(154-1)과 더불어 ODR로서 사용될 수 있다. ODR은 DBR(Distributed Bragg Reflector)에 비해 넓은 파장 범위와 넓은 입사각에 대해 반사율이 높게 나올 뿐만 아니라 제조 공정이 단순한 장점이 있다.
ODR을 위해, 절연층(156)의 굴절율은 발광층(151 내지 153)의 굴절율, 예컨대, 제1 도전형 반도체층(151)의 굴절율보다 작은 굴절율을 가질 수 있다. 이에 따라, 절연층(156)은 저굴절율층으로 불릴 수 있다. 발광층(151 내지 153)의 제1 도전형 반도체층(151)은 고굴절율층으로 불릴 수 있다. 예컨대, 적색 광을 발광하는 발광층(151 내지 153)에서 제1 도전형 반도체층(151)으로서 Al(Ga)InP가 사용될 수 있는데, Al(Ga)InP의 굴절율이 3.4~3.5일 수 있다.
이러한 경우, 절연층(156)의 굴절율은 3.4보다 작을 수 있다. 예컨대, 절연층(156)은 SiO2, SiON, SiNx, Si3N4, MgF2, TiO2, Ta3O4, Al2O3, ZnS 등을 포함할 수 있다. 한편, 또한, 절연층(156)의 두께(t1)는 λ/4n일 수 있다.
도 11a는 비교예에 따른 반도체 발광 소자에서의 광 반사를 도시한다.
도 11a에 도시한 바와 같이, 절연층(156)이 구비되지 않고, 제1 전극(154)이 구비되는 경우, 반사율이 저하될 수 있다.
특히, 제1 전극(154)에 포함된 오믹 컨택층(154-2)을 형성하기 위해 열처리를 수행해야 한다. 도 11b에 도시한 바와 같이, 오믹 컨택층(154-2)의 열처리 전에는 600nm 파장 이상의 범위에서 70% 내지 80%의 반사율을 갖는데 반해, 오믹 컨택층(154-2)의 열처리 후에는 600nm 파장 이상의 범위에서 20%의 반사율을 가질 수 있다. 이에 따라, 반도체 발광 소자의 활성층(152)에서 생성된 광이 제1 전극(154)에 의해 반사되지 않고 대부분 흡수되므로, 광 효율이 저하되는 문제가 발생한다.
이에 반해, 도 12a에 도시한 바와 같이, 발광층(151 내지 153)의 굴절율보다 작은 굴절율을 갖는 절연층(156)이 발광층(151 내지 153)과 제1 전극(154) 사이에 배치되는 경우, 반사율이 높아질 수 있다.
도 12b에 도시한 바와 같이, 비교예는 은(Ag)으로 이루어진 반사층(154-1)만 구비되고, 실시예 1은 은(Ag)으로 이루어진 반사층(154-1) 상에 SiO2로 이뤄진 절연층(156)이 구비되며, 실시예 2는 은(Ag)으로 이루어진 반사층(154-1) 상에 MgF2로 이뤄진 절연층(156)이 구비될 수 있다. SiO2의 굴절율은 1.46이고, MgF2의 굴절율은 1.38일 수 있다.
적색 광의 파장대역인 650nm에서 실시예 1 및 실시예 2 각각은 비교예에 비해 2% 정도 반사율이 향상될 수 있다.
도 12c에 도시한 바와 같이, 비교예는 알루미늄(Al)으로 이루어진 반사층(154-1)만이 구비되고, 실시예 1은 알루미늄(Al)으로 이루어진 반사층(154-1) 상에 SiO2로 이뤄진 절연층(156)이 구비되며, 실시예 2는 알루미늄(Al)으로 이루어진 반사층(154-1) 상에 MgF2로 이뤄진 절연층(156)이 구비될 수 있다.
적색 광의 파장대역인 650nm에서 실시예 1 및 실시예 2 각각은 비교예에 비해 20% 정도 반사율이 향상될 수 있다.
이로부터, 절연층(156)의 굴절율이 낮으면 낮을수록 반사율이 높아질 수 있다. 또한, 반사층(154-1)으로서 은(Ag)보다는 알루미늄(Al)이 사용되고, 절연층(156)으로서 SiO2보다는 MgF2가 사용된 경우, 반사율이 더욱 높아짐을 알 수 있다.
한편, 제1 전극(154)은 발광층(151 내지 153) 아래에 배치될 수 있다. 제1 전극(154)의 일부는 절연층(156) 아래에 배치될 수 있다.
제1 전극(154)은 반사층(154-1) 및 오믹 컨택층(154-2)을 포함할 수 있다. 앞서 기술한 바와 같이, 반사층(154-1)은 절연층(156)과 더불어 ODR를 구성할 수 있다. 반사층(154-1)은 절연층(156) 및 발광층(151 내지 153)의 제1 도전형 반도체층(151)과 더불어 ODR를 구성할 수 있다.
반사층(154-1)은 발광층(151 내지 153) 아래에 배치될 수 있다. 반사층(154-1)은 절연층(156) 아래에 배치될 수 있다. 반사층(154-1)은 광을 반사시키는 기능을 가질 수 있다. 반사층(154-1)은 금속으로 이루어질 수 있다. 예컨대, 반사층(154-1)은 은(Ag), 알루미늄(Al), 금(Au) 등을 포함할 수 있다.
예컨대, 반사층(154-1)은 절연층(156)의 형상에 대응하는 형상을 가질 수 있다. 도 9에 도시한 바와 같이, 발광층(151 내지 153)이 원형을 갖는 경우, 절연층(156) 및 반사층(154-1)은 각각 원형을 가질 수 있다. 예컨대, 절연층(156) 및 반사층(154-1)은 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치될 수 있다. 반사층(154-1)의 사이즈는 절연층(156)의 사이즈보다 작을 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 반사층(154-1)의 사이즈는 절연층(156)의 사이즈와 동일할 수 있다. 이러한 경우, 반사층(154-1)의 측면과 절연층(156)의 측면은 수직 방향과 일치할 수 있다.
발광층(151 내지 153)에서 생성된 광은 제1 도전형 반도체층(151)과 절연층(156) 사이의 경계면에서 제1 도전형 반도체층(151)과 절연층(156) 간의 굴절율 차이에 의해 굴절될 수 있다. 상기 굴절된 광은 절연층(156)을 경유하여 반사층(154-1)에 의해 반사된 후 다시 절연층(156)과 제1 도전형 반도체층(151) 사이의 경계면에서 굴절될 수 있다. 이에 따라, 절연층(156)에 의해 광이 보다 넓은 지향각으로 굴절되고, 반사층(154-1)에 의해 흡수 없이 반사됨으로써, 광 효율이 향상되어 결국 광 휘도가 향상될 수 있다.
따라서, 제1 실시예에 따르면, 절연층(156)에 의해 광 스프레딩 효과를 얻고 반사층(154-1)과 더불어 ODR를 구성함으로써, 광 효율 및 광 휘도가 현저하게 향사오딜 수 있다.
오믹 컨택층(154-2)은 발광층(151 내지 153)의 아래에 배치될 수 있다. 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제2 영역(150b) 아래에 배치될 수 있다. 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제2 영역(150b)의 하면, 예컨대 제1 도전형 반도체층(151)의 하면에 접할 수 있다.
또한, 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치될 수 있다. 오믹 컨택층(154-2)은 절연층(156) 아래에 배치될 수 있다. 예컨대, 오믹 컨택층(154-2)은 절연층(156)의 하면에 접할 수 있다.
아울러, 오믹 컨택층(154-2)은 절연층(156)을 감쌀 수 있다. 오믹 컨택층(154-2)은 절연층(156)의 측면 둘레를 따라 배치될 수 있다. 오믹 컨택층(154-2)은 반사층(154-1)을 감쌀 수 있다. 오믹 컨택층(154-2)은 반사층(154-1)의 측면 둘레를 따라 배치될 수 있다. 오믹 컨택층(154-2)은 반사층(154-1)의 하면 상에 배치될 수 있다.
오믹 컨택층(154-2)은 제1 도전형 반도체층(151)과의 오믹 특성을 향상시키기 위해 형성될 수 있다. 오믹 컨택층(154-2)은 Au, AuBe, AuGe 등을 포함할 수 있다.
한편, 발광층(151 내지 153)의 제1 영역(150a) 아래에 절연층(156) 및 반사층(154-1)이 배치되므로, 절연층(156) 및 반사층(154-1)은 발광층(151 내지 153)의 제1 영역(150a)의 하면으로부터 하부 방향으로 돌출될 수 있다. 이러한 경우, 오믹 컨택층(154-2)이 발광층(151 내지 153)의 제1 영역(150a)뿐만 아니라 제2 영역(150b) 아래에도 배치되고 반사층(154-1)을 감싸도록 형성됨으로써, 오믹 컨택층(154-2)은 단차(d1)를 가질 수 있다. 즉, 오믹 컨택층(154-2)은 제1 영역(150a)과 제2 영역(150b) 각각의 아래에서 단차(d1)를 가질 수 있다. 예컨대, 제2 영역(150b) 아래의 오믹 컨택층(154-2)보다 제1 영역(150a) 아래의 오믹 컨택층(154-2)이 하부 방향으로 더 돌출될 수 있다. 예컨대, 제2 영역(150b) 아래의 오믹 컨택층(154-2)의 하면은 반사층(154-1)의 하면과 같거나 더 높게 위치되는데 반해, 제1 영역(150a) 아래의 오믹 컨택층(154-2)의 하면은 반사층(154-1)의 하면보다 더 낮게 위치될 수 있다. 여기서, 제1 영역(150a) 아래의 오믹 컨택층(154-2)의 두께와 제2 영역(150b) 아래의 오믹 컨택층(154-2)의 두께가 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
이와 같이, 제1 실시예에 따른 반도체 발광 소자(150A)의 하측이 비균일한 면을 가질 수 있다. 즉, 제1 실시예에 따른 반도체 발광 소자(150A)의 하측에 배치된 제1 전극(154)의 중심 영역이 하부 방향으로 돌출됨으로써, 자가 조립시 유체 속에서 반도체 발광 소자가 챔버의 바닥면이나 디스플레이 기판의 상면에 흡착되는 문제를 해결할 수 있다, 즉 제1 실시예에 따른 반도체 발광 소자(150A)가 챔버의 바닥면이나 디스플레이 기판의 상면에 접하는 면적이 줄어듦으로써, 해당 반도체 발광 소자(150A)가 챔버의 바닥면이나 디스플레이 기판의 상면에 흡착되지 않을 수 있다. 이에 따라, 더욱 더 많은 반도체 발광 소자들이 디스플레이 기판 상에 자가 조립되는데 참여함으로써, 조립율이 향상될 수 있다.
제2 전극(155)은 발광층(151 내지 153) 상에 제2 전극(155)이 배치될 수 있다. 제2 전극(155)은 발광층(151 내지 153)의 제1 영역(150a) 상에 배치될 수 있다. 제2 전극(155)은 발광층(151 내지 153)의 제2 영역(150b) 상에 배치될 수 있다. 도면에는 제2 전극(155)의 폭이 발광층(151 내지 153)의 폭보다 작게 도시되어, 제2 전극(155)의 발광층(151 내지 153)의 전 영역에 배치되지 않는 것으로 도시되고 있지만, 발광층(151 내지 153)의 전 영역 상에 배치될 수도 있다.
제2 전극(155)은 투명한 도전층으로서, ITO, IZO 등을 포함할 수 있다.
도 13 내지 도 20은 제1 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 13에 도시한 바와 같이, 성장 기판(410) 상에 MOCVD 장비와 같은 증착 장비를 이용하여 복수의 반도체층이 증착될 수 있다. 성장 기판(410)은 웨이퍼일 수 있다. 적색 광을 발광하는 반도체 발광 소자를 제조하기 위해 성장 기판(410)은 GaAs 기판일 수 있지만, 이에 대해서는 한정하지 않는다. 앞서 기술한 바와 같이, 복수의 반도체 발광 소자는 적어도 하나 이상의 제1 도전형 반도체층(151), 활성층(152) 및 적어도 하나 이상의 제2 도전형 반도체층(153)을 포함할 수 있다. 도시되지 않았지만, 복수의 반도체층의 증착을 용이하게 하기 위해 성장 기판(410) 상에 언도프트(undoped) 반도체층이 증착된 후, 언도프트 반도체층 상에 복수의 반도체층이 증착될 수 있다. 복수의 반도체층은 발광층(151 내지 153)을 구성할 수 있다.
이후, 스퍼터링 장치를 이용하여 발광층(151 내지 153) 상에 투명한 도전 물질로 이루어진 제2 전극(155)이 형성될 수 있다.
도 14에 도시한 바와 같이, 식각 공정을 수행하여 제2 전극(155)과 발광층(151 내지 153)을 식각하여, 성장 기판(410) 상에 반도체 발광 소자를 구분할 수 있다. 즉, 인접하는 반도체 발광 소자 간에 서로 이격될 수 있다. 최종 공정이 수행되면, 성장 기판(410) 상에서 복수의 반도체 발광 소자가 제조될 수 있다.
발광층(151 내지 153)은 메사 식각에 의해 하측과 상측의 사이즈가 달라질 수 있다. 예컨대, 발광층(151 내지 153)의 상측의 사이즈가 발광층(151 내지 153)의 하측의 사이즈보다 작을 수 있다. 즉, 발광층(151 내지 153)의 상측에서 하측으로 식각됨으로써, 발광층(151 내지 153)의 사이즈가 점점 커질 수 있다.
이후, 성장 기판(410) 상에 패시베이션층(157)이 형성될 수 있다. 즉, 성장 기판(410)의 전 영역 상에 절연막이 도포될 수 있다. 즉, 절연막이 반도체 발광 소자 사이의 성장 기판(410)의 상면, 발광층(151 내지 153)의 측부 및 제2 전극(155) 상에 도포될 수 있다. 발광층(151 내지 153)의 중심 영역, 즉 제1 영역(150a)에 대응하는 절연막이 제거되어 개구(157H)가 형성될 수 있다. 이때, 개구(157H)를 제외한 나머지 절연막이 패시베이션층(157)이 될 수 있다. 패시베이션층(157)은 발광층(151 내지 153)을 둘러싸고 제2 전극(155)의 가장자리 영역 상에 배치될 수 있다.
도 15에 도시한 바와 같이, 성장 기판(410)이 뒤집어진 후, 접착층(430)을 이용하여 제2 전극(155)이 임시 기판(420)에 접착될 수 있다. 임시 기판(420)은 내열성과 내구성이 강한 재질로 이루어질 수 있다. 임시 기판(420)은 예컨대, 사파이어 기판일 수 있지만, 이에 대해서는 한정하지 않는다. 접착층(430)은 금속층이나 금속층과 절연층(156)의 이중 구조로 이루어질 수 있다. 예컨대, 금속층은 식각이 용이한 알루미늄(Al)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 절연층(156)은 유기물로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
도 16에 도시한 바와 같이, 임시 기판(420) 상에 감광막(440)이 도포된 후, 포토리쏘그라피(photolithography) 공정이 수행될 수 있다. 즉, 임시 기판(420)의 후방에서 임시 기판(420)을 향해 UV와 같은 광이 조사됨으로써, 해당 광이 임시 기판(420)을 투과하여 감광막(440)을 노광할 수 있다. 이때, 발광층(151 내지 153)이 노광 마스크로 사용되어, 광이 발광층(151 내지 153)을 투과하지 못하여, 발광층(151 내지 153) 상에 전달되지 못한다.
이후, 현상 공정이 수행됨으로써, 도 17에 도시한 바와 같이, 발광층(151 내지 153)의 제1 영역(150a) 상에 개구(445)가 형성될 수 있다. 즉, 개구(445)를 통해 발광층(151 내지 153)의 제1 영역(150a)의 상면이 노출될 수 있다. 개구(445)는 발광층(151 내지 153)의 제1 영역(150a)의 상면으로부터 상부 방향으로 갈수록 폭이 좁아지는 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
도 18에 도시한 바와 같이, 감광막(440) 상에 절연층(156)이 증착되고, 이어서 반사층(154-1)이 증착될 수 있다. 따라서, 절연층(156) 및 반사층(154-1)이 개구(445)를 통해 발광층(151 내지 153)의 제1 영역(150a)의 상면 상에 형성되고 또한 감광막(440)의 상면 상에 형성될 수 있다.
이후, 리프트 오프 공정을 수행하여, 도 19에 도시한 바와 같이, 감광막(440)이 제거될 수 있다.
이후, 오믹 컨택용 금속막이 기판 상에 증착될 수 있다. 오믹 컨택용 금속막이 임시 기판(420)의 상면, 발광층(151 내지 153)의 상면, 절연층(156)의 측면 및 반사층(154-1)의 상면 및 측면 상에 형성될 수 있다. 오믹 컨택용 금속막이 절연층(156) 및 반사층(154-1)을 감쌀 수 있다. 이때, 오믹 컨택용 금속막은 발광층(151 내지 153)의 상면에서 패시베이션층(157)과 접할 수 있다.
이후, 오믹 특성을 형성하기 위해 열처리 공정이 수행됨으로써, 오믹 특성이 우수한 오믹 컨택층(154-2)이 형성될 수 있다. 오믹 컨택층(154-2)과 반사층(154-1)에 의해 제1 전극(154)이 구성될 수 있다. 반사층(154-1)과 절연층(156)에 의해 ODR이 구성될 수 있다.
도 20에 도시한 바와 같이, 식각 공정이 수행되어 접착층(430)이 제거됨으로써, 수많은 반도체 발광 소자들이 임시 기판(420)으로부터 분리될 수 있다.
이상과 같은 제조 공정에 의해 웨이퍼 레벨 단위에서 제1 실시예에 따른 반도체 발광 소자(150A)가 복수개 제조될 수 있다. 예컨대, 성장 기판(410)(또는 웨이퍼) 상에서 수백 만개의 반도체 발광 소자가 제조될 수 있다.
도 21은 제1 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 21을 참조하면, 제1 실시예에 따른 디스플레이 장치(301)는 백플레인(backplane) 기판, 반도체 발광 소자, 연결 전극(370), 제2 절연층(350) 및 전극 배선(360)을 포함할 수 있다.
백플레인 기판은 미리 마련될 수 있다. 이후, 자가 조립 공정을 이용하여 반도체 발광 소자가 백플레인 기판의 조립 홀(340H)에 조립될 수 있다. 이후, 후공정을 통해 연결 전극(370), 제2 절연층(350) 및 전극 배선(360)이 형성됨으로써, 제1 실시예에 따른 디스플레이 장치(301)가 제조될 수 있다.
백플레인 기판은 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 제1 절연층(330) 및 격벽(340)을 포함할 수 있다.
기판(310)은 제1 실시예에 따른 디스플레이 장치(301)의 구성 요소들, 즉 반도체 발광 소자, 연결 전극(370), 제2 절연층(350), 전극 배선(360) 등을 지지하기 위한 지지 기판으로서, 하부 기판이나 디스플레이 기판으로 불릴 수 있다. 도시되지 않았지만, 전극 배선(360) 상에 상부 기판이 배치될 수도 있지만, 이에 대해서는 한정하지 않는다.
제1 조립 배선(321)은 기판(310) 상에 배치될 수 있다. 제2 조립 배선(322)는 기판(310) 상에 배치될 수 있다.
예컨대, 제1 조립 배선(321) 및 제2 조립 배선(322)은 각각 동일 층 상에 배치될 수 있다. 예컨대, 제1 및 제2 조립 배선(321, 322)은 기판(310)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 조립 배선(321) 및 제2 조립 배선(322)은 각각 동일한 층에 배치될 수 있다. 예컨대, 제1 조립 배선(321) 및 제2 조립 배선(322)은 각각 서로 나란하게 배치될 수 있다. 제1 조립 배선(321) 및 제2 조립 배선(322)은 각각 자가 조립 방식을 이용하여 반도체 발광 소자(150A)를 조립 홀(340H)에 조립하는 역할을 할 수 있다. 즉, 자가 조립시 제1 조립 배선(321) 및 제2 조립 배선(322)에 공급된 전압에 의해 전기장이 제1 조립 배선(321) 및 제2 조립 배선(322) 사이에 생성되고, 이 전기장에 의해 형성된 DEP force에 의해 조립 장치(도 10의 1100)에 의해 이동 중인 반도체 발광 소자(150A)가 조립 홀(340H)에 조립될 수 있다. 조립 홀(340H)을 반도체 발광 소자(150A)의 직경보다 큰 직경을 가질 수 있다.
제1 조립 배선(321) 및 제2 조립 배선(322)은 각각은 복수의 금속층을 포함할 수 있다. 도시되지 않았지만, 제1 조립 배선(321) 및 제2 조립 배선(322)은 각각 메인 배선과 보조 전극을 포함할 수 있다. 제1 조립 배선(321) 및 제2 조립 배선(322) 각각의 메인 배선은 기판(310)의 일 방향을 따라 길게 배치될 수 있다. 제1 조립 배선(321) 및 제2 조립 배선(322) 각각의 보조 전극은 메인 배선으로부터 조립 홀(340H)을 향해 연장될 수 있다. 보조 전극은 메인 배선에 전기적으로 연결될 수 있다. 메인 배선은 보조 배선 상에 배치되어, 메인 배선의 하면이 보조 배선의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 도시되지 않았지만, 제1 조립 배선(321) 및 제2 조립 배선(322)은 서로 상이한 층 상에 배치될 수도 있다.
제1 절연층(330)은 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 예컨대, 제1 절연층(330)은 무기 물질이나 유기 물질로 이루어질 수 있다. 예컨대, 제1 절연층(330)은 DEP force와 관련된 유전율을 갖는 물질로 이루어질 수 있다. 예컨대, 제1 절연층(330)의 유전율이 클수록 DEP force가 커질 수 있지만, 이에 대해서는 한정하지 않는다. 제1 절연층(330)은 이후에 형성된 격벽(340)의 조립 홀(340H)에 의해 자가 조립시 유체가 직접 제1 조립 배선(321) 또는 제2 조립 배선(322)과 접하여 부식되는 것을 방지할 수 있다.
도면에는 조립 홀(340H) 내에 제1 절연층(330)이 제거된 것으로 도시되고 있지만, 백플레이 기판(310)에서 조립 홀(340H) 내에 제1 절연층(330)은 제거되지 않은 상태를 유지할 수 있다. 조립 홀(340H) 내에 제1 절연층(330)이 제거되는 공정은 반도체 발광 소자가 해당 조립 홀(340H)에 조립된 후 수행될 수 있다. 조립 홀(340H) 내에 해당 제1 절연층(330)의 제거는 연결 전극(370)이 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전기적으로 연결하기 위해서이다.
격벽(340)는 제1 절연층(330) 상에 배치될 수 있다. 제1 절연층(330)은 조립 홀(340H)을 가질 수 있다. 조립 홀(340H)은 복수의 화소 각각의 복수의 서브 화소 각각에 형성될 수 있다. 즉, 서브 화소 당 하나의 조립 홀(340H)에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 조립 홀(340H) 내에 제1 절연층(330)이 노출될 수 있다. 예컨대, 조립 홀(340H)의 바닥면은 제1 절연층(330)의 상면일 수 있다.
격벽(340)은 반도체 발광 소자(150A)의 두께를 고려하여 그 높이(또는 두께)가 결정될 수 있다.
이상과 같이 구성된 백플레인 기판 상에 자가 조립 공정이 수행되어, 복수의 반도체 발광 소자가 기판(310) 상의 복수의 화소 각각의 복수의 서브 화소 조립될 수 있다.
일 예로서, 복수의 적색 반도체 발광 소자, 복수의 녹색 반도체 발광 소자 및 복수의 청색 반도체 발광 소자 각각이 순차적으로 기판(310) 상의 복수의 화소 각각의 복수의 서브 화소에 조립될 수 있다. 예컨대, 복수의 적색 반도체 발광 소자가 기판(310) 상의 복수의 화소 각각의 복수의 서브 화소 중 적색 서브 화소의 조립 홀(340H)에 조립될 수 있다. 예컨대, 복수의 녹색 반도체 발광 소자가 기판(310) 상의 복수의 화소 각각의 복수의 서브 화소 중 녹색 서브 화소의 조립 홀(340H)에 조립될 수 있다. 예컨대, 복수의 청색 반도체 발광 소자가 기판(310) 상의 복수의 화소 각각의 복수의 서브 화소 중 청색 서브 화소의 조립 홀(340H)에 조립될 수 있다.
다른 예로서, 복수의 적색 반도체 발광 소자, 복수의 녹색 반도체 발광 소자 및 복수의 청색 반도체 발광 소자가 동시에 기판(310) 상의 복수의 화소 각각의 복수의 서브 화소에 조립될 수 있다. 이를 위해, 챔버의 유체 내에 복수의 적색 반도체 발광 소자, 복수의 녹색 반도체 발광 소자 및 복수의 청색 반도체 발광 소자가 투하되어 혼합될 수 있다. 이어서, 동일한 자가 조립 공정이 수행되어, 복수의 적색 반도체 발광 소자, 복수의 녹색 반도체 발광 소자 및 복수의 청색 반도체 발광 소자가 동시에 기판(310) 상의 복수의 화소 각각의 복수의 서브 화소에 조립될 수 있다.
동시 자가 조립을 위해, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 서로 간에 배타성을 가질 수 있다. 즉, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각의 모양이나 사이즈가 상이할 수 있다. 예컨대, 적색 반도체 발광 소자는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제1 장축을 가지는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 타원형을 가질 수 있다. 이때, 제2 타원형은 제1 단축보다 작은 제2 단축과 제1 장축보다 큰 제2 장축을 가질 수 있다.
앞서 기술한 바와 같이, 적색 반도체 발광 소자가 제1 실시예에 따른 반도체 발광 소자(150A)일 수 있지만, 녹색 반도체 발광 소자 및/또는 청색 반도체 발광 소자 또한 발광층(151 내지 153)의 반도체 재질을 제외하고 제1 실시예에 따른 반도체 발광 소자(150A)와 동일한 형상, 구조 및/또는 기능을 가질 수 있다.
한편, 반도체 발광 소자가 조립된 후, 후공정을 이용하여 전기적 연결이 완성될 수 있다. 즉, 후공정을 이용하여 연결 전극(370), 제2 절연층(350) 및 전극 배선(360)이 형성될 수 있다.
연결 전극(370)은 조립 홀(340H)에 배치될 수 있다. 연결 전극(370)은 반도체 발광 소자(150A)와 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 전기적으로 연결할 수 있다. 예컨대, 연결 전극(370)은 반도체 발광 소자(150A)의 전극(154)과 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 전기적으로 연결할 수 있다.
앞서 기술한 바와 같이, 제1 전극(154)의 일부, 즉 오믹 컨택층(154-2)이 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치된 절연층(156) 및 반사층(154-1)에 의해 단차(d1)가 형성됨으로써, 발광층(151 내지 153)의 제1 영역(150a) 아래의 오믹 컨택층(154-2)이 발광층(151 내지 153)의 제2 영역(150b) 아래의 오믹 컨택층(154-2)에 비해 하부 방향으로 돌출될 수 있다. 이에 따라, 반도체 발광 소자(150A)가 조립 홀(340H)에 배치되는 경우, 발광층(151 내지 153)의 제1 영역(150a) 아래의 오믹 컨택층(154-2)은 조립 홀(340H)의 바닥면, 즉 제1 절연층(330)의 상면에 접하지만, 발광층(151 내지 153)의 제2 영역(150b) 아래의 오믹 컨택층(154-2)은 조립 홀(340H)의 바닥면에 접하지 않을 수 있다. 즉, 발광층(151 내지 153)의 제2 영역(150b) 아래의 오믹 컨택층(154-2)은 조립 홀(340H)의 바닥면으로부터 적어도 단차(d1)만큼 이격될 수 있다. 연결 전극(370)의 전기적 연결을 위해 조립 홀(340H) 내에 제1 절연층(330)이 제거되는 경우, 발광층(151 내지 153)의 제2 영역(150b) 아래의 오믹 컨택층(154-2)은 제1 절연층(330)의 두께(t4)와 단차(d1)의 합만큼 이격될 수 있다. 이에 따라, 발광층(151 내지 153)의 제2 영역(150b) 아래의 오믹 컨택층(154-2)과 제1 절연층(330)의 제거로 노출된 제1 조립 배선(321) 및/또는 제2 조립 배선(322) 사이에 제1 절연층(330)의 두께(t4)와 단차(d1)의 합에 해당하는 이격 공간이 형성될 수 있다.
연결 전극(370)은 조립 홀(340H)에서 반도체 발광 소자(150A)의 둘레를 따라 배치되므로, 연결 전극(370)과 반도체 발광 소자(150A)의 전기적 컨택 면적이 크게 확장되어, 발광 효율 및 광 휘도가 향상될 수 있다.
연결 전극(370)은 전기 도금이나 스퍼터링 방식을 이용하여 형성될 수 있다.
일 예로서, 연결 전극(370)은 전기 도금 공정을 이용하여 형성될 수 있다. 즉, 도금 대상물, 예컨대 기판(310)이 전해액(electrolyte)에 침지된 후, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)이 캐소드에 연결되어 전압이 인가됨으로써, 제1 조립 배선(321) 및/또는 제2 조립 배선(322) 에 금속의 피막이 코팅되어 연결 전극(370)이 형성될 수 있다.
금속의 피막이 제1 조립 배선(321) 및/또는 제2 조립 배선(322)에 코팅되어 점차 두꺼워짐에 따라 반도체 발광 소자(150A)의 하측뿐만 아니라 조립 홀(340H)에서 반도체 발광 소자(150A)의 둘레를 따라 연결 전극(370)이 형성될 수 있다. 이때, 연결 전극(370)은 제1 절연층(330)의 두께(t4)와 단차(d1)의 합에 해당하는 이격 공간에 형성될 수 있고, 또한 반도체 발광 소자의 측부와 조립 홀(340H)의 내측면 사이의 이격 공간에 형성될 수 있다.
이에 따라, 연결 전극(370)이 반도체 발광 소자(150A)의 하측 상의 제1 전극(154)의 오믹 컨택층(154-2)뿐만 아니라 반도체 발광 소자(150A)의 측부 상의 패시베이션층(157) 및 제1 전극(154)의 오믹 컨택층(154-2)이 접함으로써, 반도체 발광 소자(150A)의 고정력이 강화될 수 있다.
또한, 제1 절연층(330)의 두께(t4)와 단차(d1)의 합에 해당하는 널찍한 이격 공간이 형성되어, 반도체 발광 소자, 즉 제1 전극(154)의 오믹 컨택층(154-2)의 하측 및 측부에 접할 수 있다. 이에 따라, 해당 연결 전극(370)이 충분한 두께를 가지고 연결 전극(370)과 재1 전극의 오믹 컨택층(154-2)의 콘택 면적이 극대화되어, 발광 효율 및 광 휘도가 현저하게 향상될 수 있다.
다른 예로서, 스퍼터링 공정을 이용하여 금속막이 기판(310) 상에 형성되고 패터닝되어, 연결 전극(370)이 조립 홀(340H)에서 반도체 발광 소자(150A)의 둘레를 따라 형성될 수 있다. 또한, 제1 절연층(330)의 두께(t4)와 단차(d1)의 합에 해당하는 널찍한 이격 공간이 형성되어, 금속막이 해당 이격 공간에도 형성될 수 있다. 이에 따라, 연결 전극(370)의 형성이 용이하고 연결 전극(370)과 제1 전극(154) 간의 콘택 면적이 극대화되어, 발광 효율 및 광 휘도가 현저하게 향상될 수 있다.
도시되지 않았지만, 연결 전극(370) 대신에 전극 배선(360)과 이격되어 또 다른 전극 배선(360)이 제2 절연층(350)을 통해 반도체 발광 소자(150A)의 측부에 연결될 수도 있다.
제2 절연층(350)은 격벽(340) 상에 배치될 수 있다. 제2 절연층(350)은 반도체 발광 소자(150A) 상에 배치될 수 있다. 제2 절연층(350)은 조립 홀(340H)에 배치된 연결 전극(370) 상에 배치될 수 있다. 제2 절연층(350)은 전극 배선(360)이나 다른 층을 용이하게 형성하도록 하기 위한 평탄화층일 수 있다. 따라서, 제2 절연층(350)의 상면은 직선 평면을 가질 수 있다. 제1 절연층(330) 제2 절연층(350)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예컨대, 제 제1 절연층(330) 제2 절연층(350) 중 적어도 하나 이상의 절연층은 유기 물질로 이루어질 수 있다.
전극 배선(360)은 제2 절연층(350) 상에 배치되어, 제2 절연층(350)을 통해 반도체 발광 소자(150A)에 전기적으로 연결될 수 있다. 예컨대, 전극 배선(360)은 제2 절연층(350) 및 반도체 발광 소자(150A)의 패시베이션층(157)을 통해 발광층(151 내지 153)의 상측과 전기적으로 연결될 수 있다.
따라서, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전극 배선(360)에 공급된 전압에 의해 반도체 발광 소자(150A)가 발광될 수 있다.
[제2 실시예]
도 22는 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다. 도 23은 제2 실시예에 따른 반도체 발광 소자를 도시한 저면도이다.
제2 실시예는 제1 전극(154)의 오믹 컨택층(154-2)을 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 22 및 도 23을 참조하면, 제2 실시예에 따른 반도체 발광 소자(150B)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
절연층(156)은 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치되어, 발광층(151 내지 153)의 제1 영역(150a)의 하면에 접할 수 있다. 제1 전극(154)은 반사층(154-1) 및 오믹 컨택층(154-2)을 포함할 수 있다. 반사층(154-1)은 절연층(156) 아래에 배치되어, 절연층(156)과 함께 ODR을 구성할 수 있다. 반사층(154-1)은 절연층(156)의 하면에 접할 수 있다.
오믹 컨택층(154-2)은 발광층(151 내지 153)의 제2 영역(150b) 아래에 배치될 수 있다. 즉, 제1 실시예(도 7 내지 도 9)에서는 오믹 컨택층(154-2)이 절연층(156) 및 반사층(154-1)을 감싸는 구조를 갖는데 반해, 제2 실시예(도 22 및 도 23)에서는 오믹 컨택층(154-2)이 절연층(156) 및 반사층(154-1)을 감싸지 않는다. 즉, 제2 실시예에서, 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제1 영역(150a)에 대응하는 반사층(154-1) 아래에 형성되지 않고 발광층(151 내지 153)의 제2 영역(150b) 아래에 배치되어 발광층(151 내지 153)의 제2 영역(150b)의 하면, 즉 제1 도전형 반도체층(151)의 하면에 접할 수 있다.
오믹 컨택층(154-2)과 절연층(156)은 동일 층 상에 배치될 수 있다. 예컨대, 오믹 컨택층(154-2)과 절연층(156)은 발광층(151 내지 153)의 하면 상에 배치될 수 있다. 예컨대, 오믹 컨택층(154-2)과 절연층(156)은 발광층(151 내지 153)의 제1 도전형 반도체층(151)의 하면 상에 배치될 수 있다. 예컨대, 절연층(156)의 발광층(151 내지 153)의 제1 도전형 반도체층(151)의 중심 영역의 하면에 접하고, 오믹 컨택층(154-2)은 제1 도전형 반도체층(151)의 중심 영역을 둘러싸는 가장자리 영역의 하면에 접할 수 있다.
예컨대, 오믹 컨택층(154-2)의 두께(t3)는 절연층(156)의 두께(t1)와 반사층(154-1)의 두께(t2)의 합과 동일할 수 있다. 이러한 경우, 오믹 컨택층(154-2)의 하면과 반사층(154-1)의 하면은 동일한 수평선 상에 위치될 수 있다. 이에 따라, 제2 실시예에 따른 반도체 발광 소자(150B)가 백플레인 기판의 조립 홀(340H)에 조립되는 경우, 조립 홀(340H)의 바닥면, 즉 제1 절연층(330)의 상면에 오믹 컨택층(154-2)과 반사층(154-1) 각각이 접할 수 있다. 이와 같이 자가 조립시 제2 실시예에 따른 반도체 발광 소자(150B)의 오믹 컨택층(154-2)과 반사층(154-1) 각각이 조립 홀(340H)의 바닥면에 동시에 접하므로, 제2 실시예에 따른 반도체 발광 소자(150B)가 흔들리거나 틸트되지 않고 안정적으로 조리 홀에 조립되어 조립 불량을 줄일 수 있다.
한편, 발광층(151 내지 153)의 하면에서 오믹 컨택층(154-2)과 절연층(156)은 서로 접할 수 있지만, 이에 대해서는 한정하지 않는다.
도 23에 도시한 바와 같이, 반사층(154-1)과 오믹 컨택층(154-2) 사이에 리세스(160)가 형성될 수 있다. 즉, 오믹 컨택층(154-2)이 반사층(154-1)의 측부 둘레를 따라 배치되되, 오믹 컨택층(154-2)과 반사층(154-1)이 서로 이격된 리세스(160)가 형성될 수 있다. 이 리세스(160)의 간격은 발광층(151 내지 153)의 하면에 접하는 오믹 컨택층(154-2)의 상측부터 하측으로 갈수록 커질 수 있지만, 이에 대해서는 한정하지 않는다.
자가 조립 후 후공정에 의해 연결 전극(370)이 해당 리세스(160)가 형성될 수 있다, 이러한 경우, 연결 전극(370)이 반도체 발광 소자의 측부와 조립 홀(340H)의 내측면 사이의 이격 공간뿐만 아니라 해당 리세스(160)에도 형성되어, 연결 전극(370)에 의해 반도체 발광 소자 단단하게 고정되어 반도체 발광 소자의 고정성이 강화될 수 있다.
[제3 실시예]
도 24는 제3 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제3 실시예는 제1 전극(154)의 오믹 컨택층(154-2)을 제외하고 제1 실시예와 동일하다. 제3 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 24를 참조하면, 제3 실시예에 따른 반도체 발광 소자(150C)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
절연층(156)은 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치되어, 발광층(151 내지 153)의 제1 영역(150a)의 하면에 접할 수 있다. 제1 전극(154)은 반사층(154-1) 및 오믹 컨택층(154-2)을 포함할 수 있다. 반사층(154-1)은 절연층(156) 아래에 배치되어, 절연층(156)과 함께 ODR을 구성할 수 있다. 반사층(154-1)은 절연층(156)의 하면에 접할 수 있다.
오믹 컨택층(154-2)은 절연층(156) 및 반사층(154-1)을 감쌀 수 있다. 이때, 오믹 컨택층(154-2)의 하면은 직선 평면을 가질 수 있다. 즉, 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제1 영역(150a) 및 제2 영역(150b) 각각의 아래에서 직선 평면을 가질 수 있다. 다시 말해, 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제1 영역(150a) 및 제2 영역(150b) 각각의 아래에서 동일한 수평선 상에 위치될 수 있다.
한편, 오믹 컨택층(154-2)과 절연층(156)이 발광층(151 내지 153)이 하면에 접하고, 오믹 컨택층(154-2)이 절연층(156) 및 반사층(154-1)을 감싸는 한편, 오믹 컨택층(154-2)의 하면이 직선 평면을 가지므로, 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제1 영역(150a) 및 제2 영역(150b) 아래에서 상이할 수 있다.
오믹 컨택층(154-2)은 발광층(151 내지 153)의 제1 영역(150a) 아래에 제1 오믹 컨택층(154-2a) 및 발광층(151 내지 153)의 제2 영역(150b) 아래에 제2 오믹 컨택층(154-2b)을 포함할 수 있다. 제2 오믹 컨택층(154-2b)의 두께(t32)는 제1 오믹 컨택층(154-2a)의 두께(t31)보다 클 수 있다.
제조 공정을 살펴보면, 발광층(151 내지 153) 상에 절연층(156) 및 반사층(154-1)을 형성하는 공정은 도 13 내지 도 18에 도시한 제조 공정과 동일하다. 이후, 오믹 컨택용 금속막이 도 19에 도시된 것보다 두껍게 형성될 수 있다. 예컨대, 발광층(151 내지 153)의 제2 영역(150b) 상의 오믹 컨택용 금속막의 두께가 적어도 절연층(156)의 두께와 반사층(154-1)의 두께의 합보다 크도록 형성될 수 있다. 이러한 경우, 발광층(151 내지 153)의 제1 영역(150a) 상의 오믹 컨택용 금속막은 발광층(151 내지 153)의 제2 영역(150b) 상의 오믹 컨택용 금속막보다 상부 방향으로 돌출될 수 있다. 이후, 이와 같이 돌출된 발광층(151 내지 153)의 제1 영역(150a) 상의 오믹 컨택용 금속막이 발광층(151 내지 153)의 제2 영역(150b) 상의 오믹 컨택용 금속막이 동일한 수평선 상에 위치될 때까지 식각 공정이나 밀링 공정에 의해 상기 돌출된 발광층(151 내지 153)의 제1 영역(150a) 상의 오믹 컨택용 금속막이 제거될 수 있다. 이에 따라, 상기 돌출된 발광층(151 내지 153)의 제1 영역(150a) 상의 오믹 컨택용 금속막은 제거되는데 반해, 발광층(151 내지 153)의 제2 영역(150b) 상의 오믹 컨택용 금속막은 제거되지 않으므로, 발광층(151 내지 153)의 제2 영역(150b) 상의 오믹 컨택용 금속막의 두께가 발광층(151 내지 153)의 제1 영역(150a) 상에 형성된 오믹 컨택층(154-2)의 금속막의 두께보다 클 수 있다.
이와 같이, 발광층(151 내지 153)의 하면의 전 영역 상에 오믹 컨택층(154-2)을 배치하되, 오믹 컨택층(154-2)의 하면이 직선 평면을 가짐으로써, 자가 조립시 제3 실시예에 따른 반도체 발광 소자(150C)의 오믹 컨택층(154-2)의 전 영역이 조립 홀(340H)의 바닥면에 동시에 접하므로, 제3 실시예에 따른 반도체 발광 소자(150C)가 흔들리거나 틸트되지 않고 안정적으로 조리 홀에 조립되어 조립 불량을 줄일 수 있다.
[제4 실시예]
도 25는 제4 실시예에 따른 반도체 발광 소자를 도시한 단면도이다. 도 26은 발광층에 리세스가 형성된 모습을 도시한 단면도이다.
제4 실시예는 리세스(158)에 절연층(156) 및 반사층(154-1)이 배치되는 것을 제외하고 제2 실시예와 동일하다. 제4 실시예에서 제2 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다. 한편, 제4 실시예는 제1 실시예 또는 제3 실시예에도 동일하게 적용될 수 있다.
도 25을 참조하면, 제4 실시예에 따른 반도체 발광 소자(150D)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
도 26에 도시한 바와 같이, 발광층(151 내지 153)의 하면 상에 리세스(158)이 형성될 수 있다. 리세스(158)는 발광층(151 내지 153)의 제1 영역(150a)의 하면 상에 형성될 수 있다. 리세스(158)의 깊이(d2)는 절연층(156)의 두께(t1)와 제1 전극(154)의 반사층(154-1)의 두께(t2)의 합과 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 이러한 경우, 발광층(151 내지 153)의 하면의 전 영역 상에 오믹 컨택층(154-2)이 형성될 수 있다. 이때 오믹 컨택층(154-2)의 전 영역에서의 두께가 동일한 경우, 오믹 컨택층(154-2)의 하면이 직선 평면을 가질 수 있다. 반사층(154-1)과 오믹 컨택층(154-2)에 의해 제1 전극(154)이 구성될 수 있다. 이와 같이, 오믹 컨택층(154-2)의 하면이 직선 평면을 가지므로, 자가 조립시 제4 실시예에 따른 반도체 발광 소자(150D)의 오믹 컨택층(154-2)의 전 영역이 조립 홀(340H)의 바닥면에 동시에 접하므로, 제4 실시예에 따른 반도체 발광 소자(150D)가 흔들리거나 틸트되지 않고 안정적으로 조리 홀에 조립되어 조립 불량을 줄일 수 있다.
리세스(158)는 절연층(156) 및 반사층(154-1)이 형성되기 전(도 18)에 형성될 수 있다. 도 17에 도시한 바와 같이, 식각 공정이 수행되어, 감광막(440)의 개구(445)를 통해 발광층(151 내지 153)의 상면, 즉 발광층(151 내지 153)의 제1 영역(150a)의 상면이 제거됨으로써, 리세스(158)가 형성될 수 있다. 이후, 도 17에 도시된 감광막(440)을 마스크로 하여 절연층(156) 및 반사층(154-1)이 증착됨으로써, 리세스(158)에 절연층(156) 및 반사층(154-1)이 형성될 수 있다(도 18). 도 17 및 도 18에 도시한 바와 같이, 동일한 감광막(440)을 마스크로 하여 리세스(158)의 형성 및 절연층(156) 및 반사층(154-1)의 형성이 수행될 수 있어, 공정 비용과 공정 시간을 줄일 수 있다.
제4 실시예에 따르면, 발광층(151 내지 153)의 하면 상에 리세스(158)가 형성되고, 리세스(158)에 절연층(156) 및 반사층(154-1)이 형성됨으로써, 오믹 컨택층(154-2)의 하면을 직선 평면을 형성하기 위해 오믹 컨택층(154-2)을 두껍게 형성한 후 일부 돌출 영역을 제거하는 추가 공정이 필요하지 않아 공정이 단순하고 공정 시간이 단축될 수 있다.
한편, 오믹 컨택층(154-2)은 돌출부(154-2c)를 포함할 수 있다. 돌출부(154-2c)는 리세스(158)에 배치될 수 있다. 도 30에 도시한 바와 같이, 리세스(158)는 발광층(151 내지 153)의 하면으로부터 깊어질수록 폭이 작아지는데 반해, 절연층(156) 및 반사층(154-1)은 상부 방향을 따라 폭이 커질 수 있다. 이러한 경우, 리세스(158)에 절연층(156) 및 반사층(154-1)이 형성되는 경우, 절연층(156)과 리세스(158)의 내측면 사이 그리고 반사층(154-1)과 리세스(158)의 내측면 사이에 리세스(158)의 잔여 이격 공간이 형성될 수 있다. 잔여 이격 공간은 절연층(156)의 둘레와 반사층(154-1)의 둘레에 형성될 수 있다. 즉, 잔여 이격 공간은 절연층(156) 및 반사층(154-1) 각각을 둘러쌀 수 있다. 발광층(151 내지 153)의 하면의 전 영역 상에 오믹 컨택층(154-2)이 형성됨으로써, 오믹 컨택층(154-2)이 오믹 컨택층(154-2)이 반사층(154-1) 아래와 발광층(151 내지 153)의 제2 영역(150b) 아래뿐만 아니라 리세스(158)의 잔여 이격 공간에 형성될 수 있다. 이러한 경우, 리세스(158)의 잔여 이격 공간에 형성된 부재가 돌출부(154-2c)로 불릴 수 하지만, 연장부, 돌기 등으로 불릴 수도 있다. 이에 따라, 돌출부(154-2c)는 절연층(156)의 둘레와 반사층(154-1)의 둘레에 형성될 수 있다. 예컨대, 돌출부(154-2c)는 리세스(158)에서 절연층(156)을 둘러쌀 수 있다. 예컨대, 돌출부(154-2c)는 리세스(158)에서 반사층(154-1)을 둘러쌀 수 있다.
오믹 컨택층(154-2)의 돌출부(154-2c)에 의해 리세스(158) 내에서 절연층(156) 및 반사층(154-1)이 발광층(151 내지 153)에 단단하게 접합됨으로써, 절연층(156) 및 반사층(154-1)이 발광층(151 내지 153)으로부터 벗겨지지 않도록 할 수 있다.
이하에서 설명된 제5 실시예 내지 제8 실시예는 각각 제1 전극(154)에 포함된 자성층(154-3)를 제외하고 제1 실시예 내지 제4 실시예와 동일하다. 제5 실시예 내지 제8 실시예에서 제1 실시예 내지 제4 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
[제5 실시예]
도 27은 제5 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제5 실시예는 자성층(154-3)을 제외하고 제1 실시예(도 7))와 동일하다.
도 27을 참조하면, 제5 실시예에 따른 반도체 발광 소자(150E)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
절연층(156)이 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치될 수 있다.
제1 전극(154)은 반사층(154-1), 오믹 컨택층(154-2) 및 자성층(154-3)을 포함할 수 있다.
반사층(154-1)은 절연층(156) 아래에 배치되고, 오믹 컨택층(154-2)은 반사층(154-1) 및 발광층(151 내지 153)의 제2 영역(150b) 각각의 아래에 배치될 수 있다. 오믹 컨택층(154-2)은 절연층(156) 및 반사층(154-1)을 감쌀 수 있다. 예컨대, 오믹 컨택층(154-2)은 반사층(154-1)의 하면에 접하고 발광층(151 내지 153)의 제2 영역(150b)의 하면에 접할 수 있다.
한편, 자성층(154-3)은 오믹 컨택층(154-2) 아래에 배치될 수 있다. 자성층(154-3)은 오믹 컨택층(154-2)의 하면에 접할 수 있지만, 이에 대해서는 한정하지 않는다.
앞서 기술한 바와 같이, 절연층(156) 및 반사층(154-1)에 의해 오믹 컨택층(154-2)은 단차(d1)을 가질 수 있다. 자성층(154-3)이 오믹 컨택층(154-2) 아래에 배치되므로, 자성층(154-3) 또한 단차를 가질 수 있다. 이때, 자성층(154-3)의 단차는 오믹 컨택층(154-2)의 단차(d1)와 같거나 작을 수 있지만, 이에 대해서는 한정하지 않는다.
자성층(154-3)은 자가 조립 시 자석에 의한 자기장에 의해 자석을 향해 이동되도록 할 수 있다. 이때, 자성층(154-3)의 자화력의 세기가 커질수록 자석의 이동에 대한 반응 속도가 커질 수 있고, 이러한 반응 속도의 증가에 의해 조립율이 향상될 수 있다.
제5 실시예에 따르면, 자성층(154-3)이 발광층(151 내지 153)의 하면의 전 영역 상에 형성되어 자성층(154-3)의 면적이 증대되므로, 자성층(154-3)의 자화력이 증가되어 자석의 이동에 대한 반응 속도가 커져 조립율이 향상될 수 있다.
제5 실시예에 따르면, 제5 실시예에 따른 반도체 발광 소자(150E)의 하측이 비균일한 면을 가져, 제5실시예에 따른 반도체 발광 소자가 챔버의 바닥면이나 기판(310)의 상면에 접하는 면적이 줄어듦으로써, 해당 반도체 발광 소자(150E)가 챔버의 바닥면이나 기판(310)의 상면에 흡착되지 않을 수 있다. 이에 따라, 더욱 더 많은 반도체 발광 소자들이 기판(310) 상에 자가 조립되는데 참여함으로써, 조립율이 향상될 수 있다.
[제6 실시예]
도 28은 제6 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제6 실시예는 자성층(154-3)을 제외하고 제2 실시예(도 22)와 동일하다.
도 28을 참조하면, 제6 실시예에 따른 반도체 발광 소자(150F)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
절연층(156)이 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치될 수 있다.
제1 전극(154)은 반사층(154-1), 오믹 컨택층(154-2) 및 자성층(154-3)을 포함할 수 있다.
반사층(154-1)은 절연층(156) 아래에 배치되고, 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제2 영역(150b) 아래에 배치될 수 있다. 오믹 커택층은 절연층(156) 및 반사층(154-1)을 둘러쌀 수 있다. 즉, 오믹 컨택층(154-2)은 절연층(156)의 둘레를 따라 배치될 수 있다. 예컨대, 오믹 컨택층(154-2)은 반사층(154-1)의 둘레를 따라 배치될 수 있다. 오믹 컨택층(154-2)의 두께(t3)는 절연층(156)의 두께(t1)와 반사층(154-1)의 두께(t2)의 합과 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
반사층(154-1)과 오믹 컨택층(154-2) 사이에 리세스(160)가 형성될 수 있다. 즉, 오믹 컨택층(154-2)이 반사층(154-1)의 측부 둘레를 따라 배치되되, 오믹 컨택층(154-2)과 반사층(154-1)이 서로 이격된 리세스(160)가 형성될 수 있다. 이 리세스(160)의 간격은 발광층(151 내지 153)의 하면에 접하는 오믹 컨택층(154-2)의 상측부터 하측으로 갈수록 커질 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 자성층(154-3)은 발광층(151 내지 153)의 하면의 전 영역 상에 배치될 수 있다. 예컨대, 자성층(154-3)은 오믹 컨택층(154-2) 아래에 배치될 수 있다. 예컨대, 자성층(154-3)은 반사층(154-1) 아래에 배치될 수 있다. 즉, 자성층(154-3)은 오믹 컨택층(154-2)의 하면에 접하고 반사층(154-1)의 하면에 접할 수 있다. 자성층(154-3)의 하면은 직선 평면을 가질 수 있다.
자성층(154-3)은 돌출부(159a)를 포함할 수 있다. 돌출부(159a)는 리세스(160)에 배치될 수 있다. 리세스(160)는 그 내부로 들어갈수록 폭이 좁아질 수 있다. 자성층(154-3)의 돌출부(159a)가 리세스(160)에 배치될 수 있다.
자성층(154-3)의 돌출부(159a)에 의해 리세스(160) 내에서 절연층(156) 및 반사층(154-1) 및/또는 오믹 컨택층(154-2)이 발광층(151 내지 153)에 단단하게 접합됨으로써, 절연층(156) 및 반사층(154-1) 및/또는 오믹 컨택층(154-2)이 발광층(151 내지 153)으로부터 벗겨지지 않도록 할 수 있다.
[제7 실시예]
도 29는 제7 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제7 실시예는 자성층(154-3)을 제외하고 제3 실시예(도 24)와 동일하다.
도 29를 참조하면, 제7 실시예에 따른 반도체 발광 소자(150G)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
절연층(156)이 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치될 수 있다.
제1 전극(154)은 반사층(154-1), 오믹 컨택층(154-2) 및 자성층(154-3)을 포함할 수 있다.
반사층(154-1)은 절연층(156) 아래에 배치될 수 있다. 오믹 컨택층(154-2)은 절연층(156) 및 반사층(154-1)을 감쌀 수 있다. 이때, 오믹 컨택층(154-2)의 하면은 직선 평면을 가질 수 있다. 즉, 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제1 영역(150a) 및 제2 영역(150b) 각각의 아래에서 직선 평면을 가질 수 있다. 다시 말해, 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제1 영역(150a) 및 제2 영역(150b) 각각의 아래에서 동일한 수평선 상에 위치될 수 있다.
한편, 오믹 컨택층(154-2)과 절연층(156)이 발광층(151 내지 153)이 하면에 접하고, 오믹 컨택층(154-2)이 절연층(156) 및 반사층(154-1)을 감싸는 한편, 오믹 컨택층(154-2)의 하면이 직선 평면을 가지므로, 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제1 영역(150a) 및 제2 영역(150b) 아래에서 상이할 수 있다.
오믹 컨택층(154-2)은 발광층(151 내지 153)의 제1 영역(150a) 아래에 제1 오믹 컨택층(154-2a) 및 발광층(151 내지 153)의 제2 영역(150b) 아래에 제2 오믹 컨택층(154-2b)을 포함할 수 있다. 제2 오믹 컨택층(154-2b)의 두께(t32)는 제1 오믹 컨택층(154-2a)의 두께(t31)보다 클 수 있다.
한편, 자성층(154-3)은 오믹 컨택층(154-2) 아래에 배치될 수 있다. 자성층(154-3)은 제1 오믹 컨택층(154-2a) 아래에 배치될 수 있다. 자성층(154-3)은 제2 오믹 컨택층(154-2b) 아래에 배치될 수 있다. 자성층(154-3)의 두께는 일정할 수 있다. 즉 제1 오믹 컨택층(154-2a) 아래의 자성층(154-3)의 두께와 제2 오믹 컨택층(154-2b) 아래의 자성층(154-3)의 두께는 동일할 수 있다. 자성층(154-3)의 하면은 직선 평면을 가질 수 있다.
자성층(154-3)이 발광층(151 내지 153)의 하측의 전 영역, 즉 오믹 컨택층(154-2) 하측의 전 영역 상에 배치되므로, 자성층(154-3)의 면적이 확대되어 자화력이 증대될 수 있다. 이에 따라, 자가 조립 시 자석의 이동에 대한 제7 실시예에 따른 반도체 발광 소자(150G)의 반응 속도가 증가되어, 조립율이 향상될 수 있다.
자성층(154-3)의 하면이 직선 평면을 가지므로, 자가 조립시 제7 실시예에 따른 반도체 발광 소자(150G)의 자성층(154-3)의 하면의 전 영역이 조립 홀(340H)의 바닥면에 동시에 접하므로, 제7 실시예에 따른 반도체 발광 소자(150G)가 흔들리거나 틸트되지 않고 안정적으로 조리 홀에 조립되어 조립 불량을 줄일 수 있다.
[제8 실시예]
도 30은 제8 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제8 실시예는 자성층(154-3)을 제외하고 제4 실시예(도 25 및 도 26)와 동일하다.
도 30을 참조하면, 제8 실시예에 따른 반도체 발광 소자(150H)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
발광층(151 내지 153)의 하면 상에 리세스(158)가 형성될 수 있다. 리세스(158)는 발광층(151 내지 153)의 제1 영역(150a)의 하면 상에 형성될 수 있다.
절연층(156)은 리세스(158)에 배치될 수 있다.
제1 전극(154)은 반사층(154-1), 오믹 컨택층(154-2) 및 자성층(154-3)을 포함할 수 있다.
반사층(154-1)은 리세스(158)에 배치될 수 있다. 반사층(154-1)은 절연층(156)의 아래에 배치될 수 있다. 이때, 리세스(158)의 깊이(d2)는 절연층(156)의 두께(t1)와 반사층(154-1)의 두께(t2)의 합과 동일할 수 있다.
오믹 컨택층(154-2)은 절연층(156) 및 반사층(154-1)을 감쌀 수 있다. 오믹 컨택층(154-2)은 리세스(158)에 배치된 돌출부(154-2c)를 포함할 수 있다. 오믹 컨택층(154-2)의 돌출부(154-2c)는 리세스(158)에서 절연층(156) 및/또는 반사층(154-1)을 둘러쌀 수 있다. 오믹 컨택층(154-2)의 하면은 직선 평면을 가질 수 있다.
한편, 자성층(154-3)은 오믹 컨택층(154-2) 아래에 배치될 수 있다. 자성층(154-3)은 오믹 컨택층(154-2)의 하면의 전 영역 상에 배치될 수 있다. 자성층(154-3)의 두께는 일정할 수 있다.
자성층(154-3)이 발광층(151 내지 153)의 하측의 전 영역, 즉 오믹 컨택층(154-2) 하측의 전 영역 상에 배치되므로, 자성층(154-3)의 면적이 확대되어 자화력이 증대될 수 있다. 이에 따라, 자가 조립 시 자석의 이동에 대한 제8 실시예에 따른 반도체 발광 소자(150H)의 반응 속도가 증가되어, 조립율이 향상될 수 있다.
자성층(154-3)의 하면이 직선 평면을 가지므로, 자가 조립시 제8 실시예에 따른 반도체 발광 소자(150H)의 자성층(154-3)의 하면의 전 영역이 조립 홀(340H)의 바닥면에 동시에 접하므로, 제8 실시예에 따른 반도체 발광 소자(150H)가 흔들리거나 틸트되지 않고 안정적으로 조리 홀에 조립되어 조립 불량을 줄일 수 있다.
이하에서 설명된 제9 실시예 내지 제12 실시예는 발광층(151 내지 153)의 측부 상에 배치된 제1 전극(154)을 제외하고 제5 실시예 내지 제8 실시예와 동일하다. 제9 실시예 내지 제12 실시예에서 제5 실시예 내지 제8 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
[제9 실시예]
도 31은 제9 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제9 실시예는 제5 실시예(도 27)와 동일하다.
도 31을 참조하면, 제9 실시예에 따른 반도체 발광 소자(150I)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
절연층(156)이 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치될 수 있다.
제1 전극(154)은 발광층(151 내지 153)의 하측 및 측부 상에 배치될 수 있다.
제1 전극(154)은 반사층(154-1), 오믹 컨택층(154-2) 및 자성층(154-3)을 포함할 수 있다.
반사층(154-1)은 절연층(156) 아래에 배치될 수 있다.
오믹 컨택층(154-2)은 발광층(151 내지 153)의 하측 및 측부 상에 배치될 수 있다. 오믹 컨캑층은 반사층(154-1) 아래에 배치될 수 있다. 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제2 영역(150b) 아래에 배치될 수 있다. 오믹 컨택층(154-2)은 발광층(151 내지 153)의 측부 상에 배치될 수 있다. 이를 위해, 제5 실시예와 달리, 제9 실시예에서는 패시베이션층(157)의 하측 끝단이 발광층(151 내지 153)의 하면으로부터 소정 거리 이격되어 배치됨으로써, 발광층(151 내지 153)의 측면의 일부 영역이 노출될 수 있다. 이러한 경우, 오믹 컨택층(154-2)은 상기 노출된 발광층(151 내지 153)의 측면 상에 배치될 수 있다. 예컨대, 오믹 컨택층(154-2)은 상기 노출된 발광층(151 내지 153)의 측면에 접할 수 있다. 도시되지 않았지만, 오믹 컨택층(154-2)은 상기 노출된 발광층(151 내지 153)의 측면뿐만 아니라 그 위에 위치된 패시베이션층(157)의 하측의 끝단 영역 상에 배치될 수도 있다.
오믹 컨택층(154-2)이 발광층(151 내지 153)의 하측뿐만 아니라 발광층(151 내지 153)의 측부 상에도 배치됨으로써, 오믹 컨택층(154-2)과 발광층(151 내지 153)의 전기적 컨택 면적이 극대화되어, 발광 효율 및 광 휘도가 현저히 향상될 수 있다. 특히, 발광층(151 내지 153)의 제1 영역(150a) 아래에 절연층(156)이 배치되어 전류(I) 흐름을 방해하고, 오믹 컨택층(154-2)이 발광층(151 내지 153)의 하측뿐만 아니라 측부 상에도 배치되어 전류(I)가 발광층(151 내지 153)의 하측의 가장자리 영역뿐만 아니라 발광층(151 내지 153)의 측부를 통해 오믹 컨택층(154-2)으로 흐르므로, 전류 스프레딩 효과가 극대화되어 광 휘도가 더욱 더 향상될 수 있다.
한편, 자성층(154-3)은 오믹 컨택층(154-2) 아래에 배치될 수 있다. 자성층(154-3)은 오믹 컨택층(154-2)의 전 영역에 접하도록 배치됨으로써, 자성층(154-3)의 면적이 극대화되어 자가 조립 시 자석에 대한 제9 실시예에 따른 반도체 발광 소자(150I)의 반응 속도가 더욱 더 커져 조립율이 더욱 향상될 수 있다.
도 32는 제2 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
제2 실시예(도 32)에 따른 디스플레이 장치(302)는 제1 실시예에 따른 반도체 발광 소자(150A) 대신에 제9 실시예에 따른 반도체 발광 소자(150I)가 장착되는 것을 제외하고 제1 실시예(도 21)에 따른 디스플레이 장치(301))와 동일하다.
도 32를 참조하면, 제2 실시예에 따른 디스플레이 장치(302)는 백플레인 기판, 반도체 발광 소자(150I), 연결 전극(370), 제2 절연층(350) 및 전극 배선(360)을 포함할 수 있다.
반도체 발광 소자(150I)에서 제1 전극(154)의 일부가 발광층(151 내지 153)의 하측뿐만 아니라 측부 상에도 배치되므로, 연결 전극(370)과 제1 전극(154) 간의 콘택 면적이 확장되어 광 효율 및 광 휘도가 향상될 수 있다.
아울러, 반도체 발광 소자(150I)의 제1 영역(150a) 아래의 절연층(156) 및 반사층(154-1)에 의해 오믹 컨택층(154-2)에 단차(d1)가 형성되고, 적어도 이 단차(d1)만큼 반도체 발광 소자의 하측과 제1 조립 배선(321) 및/또는 제2 조립 배선(322) 간에 이격 공간이 형성되어, 이 이격 공간에 연결 전극(370)이 용이하게 형성될 수 있다. 이에 따라, 연결 전극(370)이 반도체 발광 소자의 하측뿐만 아니라 측부 상에도 배치되므로, 반도체 발광 소자의 고정성이 강화되고 또한 연결 전극(370)을 매개로 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 반도체 발광 소자 간의 전기적 컨택 특성이 우수하여 광 효율 및 광 휘도가 향상될 수 있다.
[제10 실시예]
도 33은 제10 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제10 실시예는 제6 실시예(도 28)와 동일하다.
도 33을 참조하면, 제10 실시예에 따른 반도체 발광 소자(150J)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
절연층(156)이 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치될 수 있다.
제1 전극(154)은 발광층(151 내지 153)의 하측 및 측부 상에 배치될 수 있다.
제1 전극(154)은 반사층(154-1), 오믹 컨택층(154-2) 및 자성층(154-3)을 포함할 수 있다.
반사층(154-1)은 절연층(156) 아래에 배치될 수 있다.
오믹 컨택층(154-2)은 발광층(151 내지 153)의 하측 및 측부 상에 배치될 수 있다. 오믹 컨캑층은 발광층(151 내지 153)의 제2 영역(150b) 아래에 배치될 수 있다. 오믹 컨택층(154-2)은 절연층(156) 및/또는 반사층(154-1)을 둘러쌀 수 있다. 오믹 컨택층(154-2)은 발광층(151 내지 153)의 측부 상에 배치될 수 있다. 오믹 컨택층(154-2)은 발광층(151 내지 153)의 측면에 접할 수 있다.
오믹 컨택층(154-2)이 발광층(151 내지 153)의 하측뿐만 아니라 발광층(151 내지 153)의 측부 상에도 배치됨으로써, 오믹 컨택층(154-2)과 발광층(151 내지 153)의 전기적 컨택 면적이 극대화되어, 발광 효율 및 광 휘도가 현저히 향상될 수 있다. 특히, 발광층(151 내지 153)의 제1 영역(150a) 아래에 절연층(156)이 배치되어 전류(I) 흐름을 방해하고, 오믹 컨택층(154-2)이 발광층(151 내지 153)의 하측뿐만 아니라 측부 상에도 배치되어 전류(I)가 발광층(151 내지 153)의 하측의 가장자리 영역뿐만 아니라 발광층(151 내지 153)의 측부를 통해 오믹 컨택층(154-2)으로 흐르므로, 전류 스프레딩 효과가 극대화되어 광 휘도가 더욱 더 향상될 수 있다.
한편, 자성층(154-3)은 오믹 컨택층(154-2) 아래에 배치될 수 있다. 자성층(154-3)은 반사층(154-1) 아래에 배치될 수 있다. 자성층(154-3)이 반사층(154-1)뿐만 아니라 오믹 컨택층(154-2)과 접하도록 배치됨으로써, 자성층(154-3)의 면적이 극대화되어 자가 조립 시 자석에 대한 제10 실시예에 따른 반도체 발광 소자(150J)의 반응 속도가 더욱 더 커져 조립율이 더욱 향상될 수 있다.
[제11 실시예]
도 34는 제11 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제11 실시예는 제7 실시예(도 29)와 동일하다.
도 34을 참조하면, 제11 실시예에 따른 반도체 발광 소자(150K)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
절연층(156)이 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치될 수 있다.
제1 전극(154)은 발광층(151 내지 153)의 하측 및 측부 상에 배치될 수 있다.
제1 전극(154)은 반사층(154-1), 오믹 컨택층(154-2) 및 자성층(154-3)을 포함할 수 있다.
반사층(154-1)은 절연층(156) 아래에 배치될 수 있다.
오믹 컨택층(154-2)은 발광층(151 내지 153)의 하측 및 측부 상에 배치될 수 있다. 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치될 수 있다. 오믹 컨택층(154-2)은 반사층(154-1) 아래에 배치될 수 있다. 오믹 컨택층(154-2)은 발광층(151 내지 153)의 제2 영역(150b) 아래에 배치될 수 있다. 오믹 컨택층(154-2)은 발광층(151 내지 153)의 측부 상에 배치될 수 있다. 오믹 컨택층(154-2)은 반사층(154-1), 발광층(151 내지 153)의 제2 영역(150b) 및/또는 발광층(151 내지 153)의 측면에 접할 수 있다. 앞서 기술한 바와 같이, 발광층(151 내지 153)의 제1 영역(150a) 아래에서의 오믹 컨택층(154-2)의 두께는 발광층(151 내지 153)의 제2 영역(150b) 아래에서의 오믹 컨택층(154-2)의 두께보다 작을 수 있다. 오믹 컨책층의 하면은 직선 평면을 가질 수 있다.
오믹 컨택층(154-2)이 발광층(151 내지 153)의 하측뿐만 아니라 발광층(151 내지 153)의 측부 상에도 배치됨으로써, 오믹 컨택층(154-2)과 발광층(151 내지 153)의 전기적 컨택 면적이 극대화되어, 발광 효율 및 광 휘도가 현저히 향상될 수 있다. 특히, 발광층(151 내지 153)의 제1 영역(150a) 아래에 절연층(156)이 배치되어 전류 흐름을 방해하고, 오믹 컨택층(154-2)이 발광층(151 내지 153)의 하측뿐만 아니라 측부 상에도 배치되어 전류가 발광층(151 내지 153)의 하측의 가장자리 영역뿐만 아니라 발광층(151 내지 153)의 측부를 통해 오믹 컨택층(154-2)으로 흐르므로, 전류 스프레딩 효과가 극대화되어 광 휘도가 더욱 더 향상될 수 있다.
한편, 자성층(154-3)은 오믹 컨택층(154-2) 아래에 배치될 수 있다. 자성층(154-3)은 오믹 컨택층(154-2)의 전 영역에 접하도록 배치됨으로써, 자성층(154-3)의 면적이 극대화되어 자가 조립 시 자석에 대한 제11 실시예에 따른 반도체 발광 소자(150K)의 반응 속도가 더욱 더 커져 조립율이 더욱 향상될 수 있다.
[제12 실시예]
도 35는 제12 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제12 실시예는 제8 실시예(도 30)와 동일하다.
도 35를 참조하면, 제12 실시예에 따른 반도체 발광 소자(150L)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
발광층(151 내지 153)의 하면 상에 리세스(158)가 형성될 수 있다. 리세스(158)는 발광층(151 내지 153)의 제1 영역(150a)의 하면 상에 형성될 수 있다.
절연층(156)은 리세스(158)에 배치될 수 있다.
제1 전극(154)은 반사층(154-1), 오믹 컨택층(154-2) 및 자성층(154-3)을 포함할 수 있다.
반사층(154-1)은 리세스(158)에 배치될 수 있다. 반사층(154-1)은 절연층(156)의 아래에 배치될 수 있다. 이때, 리세스(158)의 깊이(d2)는 절연층(156)의 두께(t1)와 반사층(154-1)의 두께(t2)의 합과 동일할 수 있다.
오믹 컨택층(154-2)은 절연층(156) 및 반사층(154-1)을 감쌀 수 있다. 오미 컨택층은 리세스(158)에 배치된 돌출부(154-2c)를 포함할 수 있다. 오믹 컨택층(154-2)의 돌출부(154-2c)는 리세스(158)에서 절연층(156) 및/또는 반사층(154-1)을 둘러쌀 수 있다. 오믹 컨택층(154-2)의 하면은 직선 평면을 가질 수 있다.
오믹 컨택층(154-2)은 발광층(151 내지 153)의 제2 영역(150b) 아래에 배치될 수 있다. 오믹 컨택층(154-2)은 발광층(151 내지 153)의 측부 상에 배치될 수 있다. 오믹 컨택층(154-2)은 반사층(154-1), 발광층(151 내지 153)의 제2 영역(150b) 및/또는 발광층(151 내지 153)의 측면에 접할 수 있다.
오믹 컨택층(154-2)이 발광층(151 내지 153)의 하측뿐만 아니라 발광층(151 내지 153)의 측부 상에도 배치됨으로써, 오믹 컨택층(154-2)과 발광층(151 내지 153)의 전기적 컨택 면적이 극대화되어, 발광 효율 및 광 휘도가 현저히 향상될 수 있다. 특히, 발광층(151 내지 153)의 제1 영역(150a) 아래에 절연층(156)이 배치되어 전류 흐름을 방해하고, 오믹 컨택층(154-2)이 발광층(151 내지 153)의 하측뿐만 아니라 측부 상에도 배치되어 전류가 발광층(151 내지 153)의 하측의 가장자리 영역뿐만 아니라 발광층(151 내지 153)의 측부를 통해 오믹 컨택층(154-2)으로 흐르므로, 전류 스프레딩 효과가 극대화되어 광 휘도가 더욱 더 향상될 수 있다.
한편, 자성층(154-3)은 오믹 컨택층(154-2) 아래에 배치될 수 있다. 자성층(154-3)은 오믹 컨택층(154-2)의 전 영역에 접하도록 배치됨으로써, 자성층(154-3)의 면적이 극대화되어 자가 조립 시 자석에 대한 제11 실시예에 따른 반도체 발광 소자의 반응 속도가 더욱 더 커져 조립율이 더욱 향상될 수 있다.
[제13 실시예]
도 36은 제13 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제13 실시예는 광 추출 패턴(150c)을 제외하고 제3 실시예(도 24)와 동일하다. 제13 실시예에서 제3 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해 동일한 도면 부호를 부여하고 상세한 설명을 생략한다. 광 추출 패턴(150c)는 제1 실시예, 제2 실시예 및 제4 실시예 내지 제12 실시예에 동일하게 적용될 수 있다.
도 36을 참조하면, 제13 실시예에 따른 반도체 발광 소자(150M)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
광 추출 패턴(150c)은 발광층(151 내지 153)의 상측에 형성될 수 있다. 광 추출 패턴(150c)은 발광층(151 내지 153)의 제2 도전형 반도체층(153)의 상면에 형성될 수 있다. 도시되지 않았지만, 광 추출 패턴(150c)을 포함하는 별도의 층이 발광층(151 내지 153)의 제2 도전형 반도체층(153) 상에 배치될 수도 있다.
도면에는 광 추출 패턴(150c)이 동일한 모양으로 동일한 간격으로 배치되는 것으로 도시되고 있지만, 불규칙한 모양으로 일정하지 않은 간격으로 배치될 수도 있다.
제2 전극(155)은 발광층(151 내지 153) 상에 배치될 수 있다. 제2 전극(155)은 광 추출 패턴(150c) 상에 배치될 수 있다. 제2 전극(155)의 하면은 광 추출 패턴(150c)의 형상에 대응하는 형상을 가질 수 있다. 제2 전극(155)의 상면은 직선 평면을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
광 추출 패턴(150c)에 의해 발광층(151 내지 153)에서 생성된 광의 보다 많이 외부로 추출되므로, 광 효율이 증대되어 광 휘도가 향상될 수 있다.
[제14 실시예]
도 37은 제14 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제14 실시예는 다단 구조(150d)를 갖는 발광층(151 내지 153)을 제외하고 제13 실시예와 동일하다. 제14 실시예에서 제13 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해 동일한 도면 부호를 부여하고 상세한 설명을 생략한다. 다단 구조(150d)를 갖는 발광층(151 내지 153)은 제1 실시예 내지 제12 실시예에 동일하게 적용될 수 있다.
도 37을 참조하면, 제14 실시예에 따른 반도체 발광 소자(150N)는 발광층(151 내지 153), 패시베이션층(157), 절연층(156), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
발광층(151 내지 153)은 다단 구조(150d)를 가질 수 있다. 발광층(151 내지 153)의 하측 영역과 상측 영역 각각의 직경(D1, D2)(또는 폭)이 상이할 수 있다. 예컨대, 발광층(151 내지 153)의 상측 영역의 직경(D2)은 발광층(151 내지 153)의 하측 영역의 직경(D1)보다 작을 수 있다. 예컨대, 발광층(151 내지 153)의 하측 영역의 일부는 발광층(151 내지 153)의 상측 영역과 수직으로 중첩하지 않을 수 있다. 예컨대, 발광층(151 내지 153)의 하측 영역의 두께는 발광층(151 내지 153)의 상측 영역의 두께보다 클 수 있지만, 이에 대해서는 한정하지 않는다.
발광층(151 내지 153)의 하측 영역은 제1 도전형 반도체층(151)을 포함할 수 있다. 발광층(151 내지 153)의 상측 영역은 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)을 포함할 수 있다. 발광층(151 내지 153)의 하측 영역의 측면은 경사면을 가질 수 있다. 발광층(151 내지 153)의 상측 영역의 측면은 경사면을 가질 수 있다. 이때, 발광층(151 내지 153)의 하측 영역의 경사면과 발광층(151 내지 153)의 상측 영역의 경사면은 각각 지면에 대해 동일한 각도로 기울어질 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 다단 구조가 구비되지 않은 반도체 발광 소자는 뒤집힌 상태로 이동되다가 조립 홀에 뒤집힌 상태로 조립되는 오조립 불량에 의해 점등이 되지 않는 점등 불량을 야기한다. 이에 반해, 제14 실시예에 따른 반도체 발광 소자(150N)는 다단 구조(150d)를 가질 수 있다. 이에 따라, 자가 조립 시 자석에 의해 제14 실시예에 따른 반도체 발광 소자(150N)가 상하로 크게 흔들리거나 뒤집히지 않고 정위치로 이동 가능함으로써, 조립 불량을 방지할 수 있다.
한편, 제1 실시예 내지 제14 실시예에서 기술되지 않았지만, 제1 전극(154)은 전극층이나 접착층을 포함할 수도 있다. 전극층으로 구리(Cu)가 사용되고, 접착층으로 크롬(Cr)이나 티타늄(Ti)이 사용될 수 있지만, 이에 대해서는 한정하지 않는다. 전극층은 제1 전극(154)에 포함된 복수의 층 중에서 최하위층일 수 있다. 접착층은 인접하는 금속층을 접착시키는 것으로서, 반사층(154-1)과 오믹 컨택층(154-2) 사이, 반사층(154-1)과 자화층 사이, 자성층(154-3)과 전극층 사이 등에 배치될 수 있다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, VR, AR 또는 MR(mixed Reality)용 디스플레이, 광원 소스 등에 채택될 수 있다.

Claims (19)

  1. 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 발광층;
    상기 발광층의 측부를 둘러싸는 패시베이션층;
    상기 제1 영역 아래에 절연층;
    상기 발광층 아래에 제1 전극; 및
    상기 발광층 상에 제2 전극;을 포함하고,
    상기 제1 전극은,
    상기 절연층 아래에 상기 절연층의 형상에 대응하는 형상을 갖는 반사층;
    상기 제2 영역 아래에 오믹 컨택층; 및
    상기 오믹 컨택층 아래에 자성층;을 포함하는,
    반도체 발광 소자.
  2. 제1항에 있어서,
    상기 오믹 컨택층은 상기 반사층을 감싸는,
    반도체 발광 소자.
  3. 제2항에 있어서,
    상기 오믹 컨택층은 상기 제1 영역과 상기 제2 영역 각각의 아래에서 단차를 갖는,
    반도체 발광 소자.
  4. 제2항에 있어서,
    상기 오믹 컨택층은 상기 제1 영역과 상기 제2 영역 각각의 아래에서 직선 평면을 갖는,
    반도체 발광 소자.
  5. 제4항에 있어서,
    상기 오믹 컨택층은,
    상기 제1 영역 아래에 제1 오믹 컨택층; 및
    상기 제2 영역 아래에 상기 제1 오믹 컨택층의 두께보다 큰 두께를 갖는 제2 오믹 컨택층;을 포함하는,
    반도체 발광 소자.
  6. 제2항에 있어서,
    상기 발광층의 상기 제1 영역의 하측은 리세스를 갖고,
    상기 절연층 및 상기 반사층은 상기 리세스에 배치되는,
    반도체 발광 소자.
  7. 제6항에 있어서,
    상기 오믹 컨택층은,
    상기 리세스에 돌출부를 포함하는,
    반도체 발광 소자.
  8. 제7항에 있어서,
    상기 돌출부는 상기 리세스에서 상기 절연층을 둘러싸는,
    반도체 발광 소자.
  9. 제7항에 있어서,
    상기 돌출부는 상기 리세스에서 상기 반사층을 둘러싸는,
    반도체 발광 소자.
  10. 제1항에 있어서,
    상기 자성층은 상기 제1 영역 아래에서 상기 오믹 컨택층과 접하는,
    반도체 발광 소자.
  11. 제1항에 있어서,
    상기 자성층은 상기 제1 영역 아래에서 상기 반사층과 접하는,
    반도체 발광 소자.
  12. 제1항에 있어서,
    상기 오믹 컨택층은 상기 발광층의 제2 측부를 둘러싸는,
    반도체 발광 소자.
  13. 제12항에 있어서,
    상기 자성층은 상기 발광층의 상기 제2 측부 상에서 상기 오믹 컨택층 상에 배치되는,
    반도체 발광 소자.
  14. 제1항에 있어서,
    상기 패시베이션층은,
    상기 발광층의 상측 상에 개구를 포함하고,
    상기 절연층은 상기 개구의 형상에 대응하는 형상을 갖는,
    반도체 발광 소자.
  15. 제1항에 있어서,
    상기 제2 전극은 투명한 도전층;을 포함하는,
    반도체 발광 소자.
  16. 제1항에 있어서,
    상기 발광층의 상면은 광 추출 패턴을 포함하는,
    반도체 발광 소자.
  17. 제1항에 있어서,
    마이크로미터 이하의 사이즈를 갖는,
    반도체 발광 소자.
  18. 백플레인 기판;
    상기 백플레인 기판의 조립 홀에 반도체 발광 소자;
    상기 조립 홀에서 상기 반도체 발광 소자의 측부 상에 연결 전극; 및
    상기 반도체 발광 소자 상에 전극 배선;을 포함하고,
    상기 반도체 발광 소자는,
    제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 발광층;
    상기 발광층의 측부를 둘러싸는 패시베이션층;
    상기 제1 영역 아래에 절연층;
    상기 절연층 아래에 제1 전극; 및
    상기 발광층 상에 제2 전극;을 포함하고,
    상기 제1 전극은,
    상기 절연층 아래에 상기 절연층의 형상에 대응하는 형상을 갖는 반사층; 및
    상기 제2 영역 아래에 오믹 컨택층;을 포함하고,
    상기 연결 전극은 상기 반도체 발광 소자의 상기 제1 전극과 상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나 이상의 조립 배선을 연결하고,
    상기 전극 배선은 상기 반도체 발광 소자의 상기 제2 전극에 연결되는,
    디스플레이 장치.
  19. 제18항에 있어서,
    상기 연결 전극은 상기 반도체 발광 소자의 상기 제1 전극의 하면에 접하는,
    디스플레이 장치.
PCT/KR2022/015585 2022-10-14 2022-10-14 반도체 발광 소자 및 디스플레이 장치 Ceased WO2024080416A1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020257012088A KR20250090290A (ko) 2022-10-14 2022-10-14 반도체 발광 소자 및 디스플레이 장치
PCT/KR2022/015585 WO2024080416A1 (ko) 2022-10-14 2022-10-14 반도체 발광 소자 및 디스플레이 장치
EP22962166.9A EP4604184A4 (en) 2022-10-14 2022-10-14 Semiconductor Electroluminescent Element and Display Device
CN202280101073.2A CN120052072A (zh) 2022-10-14 2022-10-14 半导体发光器件和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/KR2022/015585 WO2024080416A1 (ko) 2022-10-14 2022-10-14 반도체 발광 소자 및 디스플레이 장치

Publications (1)

Publication Number Publication Date
WO2024080416A1 true WO2024080416A1 (ko) 2024-04-18

Family

ID=90669724

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2022/015585 Ceased WO2024080416A1 (ko) 2022-10-14 2022-10-14 반도체 발광 소자 및 디스플레이 장치

Country Status (4)

Country Link
EP (1) EP4604184A4 (ko)
KR (1) KR20250090290A (ko)
CN (1) CN120052072A (ko)
WO (1) WO2024080416A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016025205A (ja) * 2014-07-18 2016-02-08 スタンレー電気株式会社 半導体光学装置の製造方法
US20170104009A1 (en) * 2015-10-09 2017-04-13 Innolux Corporation Array substrate apparatus applying the same and assembly method thereof
KR20170112275A (ko) * 2016-03-31 2017-10-12 엘지이노텍 주식회사 어레이 기판, 패널, 및 이를 포함하는 표시장치
KR20200023319A (ko) * 2020-01-22 2020-03-04 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치 및 이의 제조방법
WO2022097785A1 (ko) * 2020-11-06 2022-05-12 엘지전자 주식회사 발광 소자 및 이를 포함하는 디스플레이 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101020963B1 (ko) * 2010-04-23 2011-03-09 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
EP2685511B1 (en) * 2011-03-10 2017-04-26 DOWA Electronics Materials Co., Ltd. Semiconductor light-emitting element and method of manufacturing thereof
KR102870233B1 (ko) * 2020-09-28 2025-10-14 엘지전자 주식회사 반도체 발광소자 및 이를 포함하는 디스플레이 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016025205A (ja) * 2014-07-18 2016-02-08 スタンレー電気株式会社 半導体光学装置の製造方法
US20170104009A1 (en) * 2015-10-09 2017-04-13 Innolux Corporation Array substrate apparatus applying the same and assembly method thereof
KR20170112275A (ko) * 2016-03-31 2017-10-12 엘지이노텍 주식회사 어레이 기판, 패널, 및 이를 포함하는 표시장치
KR20200023319A (ko) * 2020-01-22 2020-03-04 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치 및 이의 제조방법
WO2022097785A1 (ko) * 2020-11-06 2022-05-12 엘지전자 주식회사 발광 소자 및 이를 포함하는 디스플레이 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP4604184A4 *

Also Published As

Publication number Publication date
EP4604184A4 (en) 2026-03-18
EP4604184A1 (en) 2025-08-20
KR20250090290A (ko) 2025-06-19
CN120052072A (zh) 2025-05-27

Similar Documents

Publication Publication Date Title
WO2019135606A1 (en) Light emitting device with led stack for display and display apparatus having the same
WO2019135589A1 (en) Display device having light emitting stacked structure
WO2019117656A1 (en) Light emitting stacked structure and display device having the same
WO2019125055A1 (en) Light emitting stacked structure and display device having the same
WO2019045549A1 (ko) 표시 장치 및 그의 제조 방법
WO2017034379A1 (ko) 반도체 발광소자의 이송 헤드, 이송 시스템 및 반도체 발광소자를 이송하는 방법
WO2022211546A1 (ko) 반도체 발광소자를 포함하는 디스플레이 장치
WO2023182625A1 (ko) 불량 검사용 기판, 반도체 발광 소자 및 디스플레이 장치
WO2023033205A1 (ko) 디스플레이 패널용 반도체 발광소자, 디스플레이 패널용 기판구조 및 이를 포함하는 디스플레이 장치
WO2022220558A1 (ko) 반도체 발광소자를 포함하는 디스플레이 장치
WO2023106766A1 (ko) 반도체 발광 소자 및 디스플레이 장치
WO2023167349A1 (ko) 반도체 발광 소자 및 디스플레이 장치
WO2023136378A1 (ko) 디스플레이 장치
WO2022211549A1 (ko) 반도체 발광소자를 포함하는 디스플레이 장치
WO2022149627A1 (ko) 발광 소자 및 디스플레이 장치
WO2023182541A1 (ko) 디스플레이 장치
WO2024075859A1 (ko) 디스플레이 장치
WO2024172248A1 (ko) 디스플레이 장치 및 그 광원 장치
WO2023176994A1 (ko) 반도체 발광 소자 및 디스플레이 장치
WO2023096149A1 (ko) 반도체 발광 소자를 포함하는 디스플레이 장치
WO2024034697A1 (ko) 반도체 발광 소자 및 디스플레이 장치
WO2024005218A1 (ko) 디스플레이 장치
WO2023167350A1 (ko) 반도체 발광 소자 및 디스플레이 장치
WO2024048804A1 (ko) 이물 제거 장치
WO2023277466A1 (ko) 반도체 발광소자를 포함하는 디스플레이 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22962166

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202280101073.2

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2022962166

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2022962166

Country of ref document: EP

Effective date: 20250513

WWP Wipo information: published in national office

Ref document number: 202280101073.2

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 1020257012088

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 2022962166

Country of ref document: EP