WO2024142555A1 - 情報処理装置 - Google Patents

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WO2024142555A1
WO2024142555A1 PCT/JP2023/037435 JP2023037435W WO2024142555A1 WO 2024142555 A1 WO2024142555 A1 WO 2024142555A1 JP 2023037435 W JP2023037435 W JP 2023037435W WO 2024142555 A1 WO2024142555 A1 WO 2024142555A1
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WO
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data
hash value
erasure
storage area
information processing
Prior art date
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PCT/JP2023/037435
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English (en)
French (fr)
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克直 高橋
昌紀 北御門
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Panasonic Intellectual Property Management Co Ltd
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Panasonic Intellectual Property Management Co Ltd
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Publication date
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Priority to EP23911339.2A priority patent/EP4645139A4/en
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    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
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    • G06F21/62—Protecting access to data via a platform, e.g. using keys or access control rules
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    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2221/00—Indexing scheme relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/21—Indexing scheme relating to G06F21/00 and subgroups addressing additional information or applications relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/2143—Clearing memory, e.g. to prevent the data from being stolen

Definitions

  • This disclosure relates to an information processing device, an information processing method, an information processing system, and a program.
  • Patent Document 1 and Non-Patent Document 1 disclose methods for verifying data erasure.
  • the current data stored in the storage device after the erasure (e.g., pattern data or random data overwritten onto the original data) is compared with the original data stored in the storage device before the erasure.
  • a large amount of data is compared, which places a large load on the information processing device. Therefore, there is a need to verify whether data has been successfully erased with a smaller load than before.
  • the present disclosure provides an information processing device, an information processing method, an information processing system, and a program that can verify whether data stored in a storage device has been successfully erased with less load than conventional methods.
  • an information processing device it is possible to verify whether data stored in a storage device has been successfully erased with less load than in the past.
  • FIG. 1 is a block diagram showing a configuration of an information processing device 1 according to a first embodiment.
  • 2 is a block diagram showing a configuration of a storage device 13 in FIG. 1 .
  • FIG. 3 is a schematic diagram showing logical blocks 31 of the flash memory 24 of FIG. 2, illustrating an example of an arrangement of the logical blocks 31 that are compared to verify the erasure of data.
  • 13 is a flowchart showing an erasing process according to a first comparative example.
  • 11 is a flowchart showing an erasing process according to a second comparative example.
  • 2 is a flowchart showing an erasure process according to the first embodiment, which is executed by an erasure controller 14 of FIG. 1 .
  • FIG. 1 is a table comparing verification methods according to Comparative Example 1, Comparative Example 2, and Example 1.
  • FIG. 3 is a schematic diagram showing logical blocks 31 of the flash memory 24 of FIG. 2, illustrating a first modified arrangement of logical blocks 31 that are compared to verify the erasure of data;
  • FIG. 3 is a schematic diagram showing logical blocks 31 of the flash memory 24 of FIG. 2, illustrating a second modified arrangement of logical blocks 31 that are compared to verify the erasure of data.
  • 10 is a flowchart showing an erasure process according to a second embodiment, which is executed by an erasure controller 14 of FIG. 1;
  • 10 is a flowchart showing an erasure process according to a third embodiment, which is executed by an erasure controller 14 of FIG. 1 .
  • FIG. 1 is a table comparing verification methods according to Comparative Example 1, Comparative Example 2, and Example 1.
  • FIG. 3 is a schematic diagram showing logical blocks 31 of the flash memory 24 of FIG. 2, illustrating a first modified arrangement
  • FIG. 17; 18 is a diagram showing an example of an image indicating the progress of data erasure, which is displayed on the display device 18 of FIG. 1 by executing the erasure process of FIG. 17.
  • FIG. 18 is a diagram showing another example of an image showing the progress of data erasure, which is displayed on the display device 18 of FIG. 1 by executing the erasure process of FIG. 17.
  • FIG. 11 is a block diagram showing a configuration of an information processing system including an information processing device 1 and a server device according to a third embodiment.
  • FIG. 27 is a block diagram showing the configuration of the server device 2 of FIG. 26.
  • 27 is a flowchart showing an erasure process executed by the server device 2 of FIG. 26.
  • 27 is a flowchart showing an erasure process executed by the information processing device 1 of FIG. 26 .
  • 27 is a flowchart showing a modified example of the erasure process executed by the server device 2 of FIG. 26 .
  • 27 is a flowchart showing a modified example of the erasure process executed by the information processing device 1 of FIG. 26 .
  • 32 is a flowchart showing a subroutine of the pre-processing (step S231) of FIG. 31 .
  • 32 is a flowchart showing a subroutine of the key change process (step S232) of FIG. 31.
  • 32 is a flowchart showing a subroutine
  • the CPU 11 controls the operation of the entire information processing device 1.
  • RAM 12 temporarily stores programs and data necessary for the operation of information processing device 1.
  • the storage device 13 stores data including an operating system, application programs, and user data.
  • the storage device 13 is a self-encrypting drive (SED) that has a function of self-encrypting the data stored therein, for example, a solid-state drive (SSD) that has a self-encrypting function.
  • SSD solid-state drive
  • the non-volatile memory 15 stores the programs and data necessary to execute the erasure process.
  • the non-volatile memory 15 includes a non-volatile storage medium such as a flash memory.
  • the communication device 16 is connected to other external information processing devices so as to be able to communicate with them via a communication line such as a local area network (LAN).
  • LAN local area network
  • the input device 17 receives user input that controls the operation of the information processing device 1.
  • the input device 17 includes, for example, a keyboard and a pointing device.
  • the display device 18 displays information related to the state of the information processing device 1, for example, information related to the erasure of data stored in the storage device 13.
  • the CPU 11, RAM 12, storage device 13, erasure controller 14, non-volatile memory 15, communication device 16, input device 17, and display device 18 are connected to each other via bus 10.
  • FIG. 2 is a block diagram showing the configuration of the storage device 13 in FIG. 1.
  • the storage device 13 includes an input/output controller 21, a random access memory (RAM) 22, a non-volatile memory 23, and a flash memory 24.
  • the input/output controller 21 controls the writing and reading of data to the storage device 13.
  • the RAM 22 is a buffer memory that temporarily stores data to be written to the storage device 13 and data to be read from the storage device 13.
  • the non-volatile memory 23 stores a firmware program (FW) and an encryption key for the storage device 13.
  • the flash memory 24 is a non-volatile storage medium having a storage area.
  • the input/output controller 21 controls the operation of the storage device 13 by executing the firmware program stored in the non-volatile memory 23.
  • the input/output controller 21 writes input data to the storage area of the flash memory 24, and outputs data read from the storage area.
  • the storage device 13 has a self-encryption function.
  • the storage device 13 may encrypt and decrypt data stored in the entire storage area of the flash memory 24, or may encrypt and decrypt only data stored in a part of the storage area.
  • the input/output controller 21 encrypts at least a portion of the data to be written to the storage area of the flash memory 24 using an encryption key stored in the non-volatile memory 23.
  • the input/output controller 21 also decrypts at least a portion of the data read from the storage area of the flash memory 24 using the encryption key.
  • the input/output controller 21 may use hardware, software, or a combination thereof to encrypt and decrypt data.
  • a storage device 13 with a self-encrypting function when the encryption key is changed, data encrypted with the previous encryption key and stored in the storage area of the flash memory 24 cannot be decrypted using the changed encryption key. Therefore, by changing the encryption key of the storage device 13, the original data stored in the storage device 13 becomes inaccessible, and equivalently, the original data stored in the storage device 13 can be erased (cryptographically erased).
  • the input/output controller 21 changes the encryption key stored in the non-volatile memory 23 under the control of the erase controller 14.
  • the encryption key may be changed, for example, by the input/output controller 21 executing a revert command included in the firmware of the storage device 13.
  • the erasure controller 14 compares the current data stored in the storage device 13 after the encryption key is changed with the original data that was stored in the storage device 13 before the encryption key was changed. If the current data differs from the original data, the erasure controller 14 determines that the data has been successfully erased, and if the current data matches the original data, the erasure controller 14 determines that the data has not been erased.
  • FIG. 4 is a flowchart showing the erasure process according to Comparative Example 1.
  • FIG. 4 shows the method of verifying data erasure disclosed in Non-Patent Document 1.
  • the erasure process in FIG. 4 and other figures is started, for example, when an instruction to erase data stored in the storage device 13 is issued via the BIOS or UEFI program.
  • step S1 the erase controller 14 reads the original data of the specified logical block 31 as shown in FIG. 3.
  • the "original data” refers to the data read from the specified logical block 31 of the storage area when the encryption key before the change is stored in the non-volatile memory 23. If this logical block 31 is the target of encryption and decryption, the erase controller 14 obtains the data decrypted using the encryption key before the change. On the other hand, if this logical block 31 is not the target of encryption and decryption, the erase controller 14 obtains the data read from the logical block 31 as is without decrypting it.
  • step S4 the erase controller 14 reads the current data of the specified logical block 31, the same as in step S1.
  • current data refers to the data read from the specified logical block 31 of the storage area when the changed encryption key is stored in the non-volatile memory 23. If this logical block 31 is to be encrypted and decrypted, the erase controller 14 obtains data decrypted using the changed encryption key. On the other hand, if this logical block 31 is not to be encrypted or decrypted, the erase controller 14 obtains the data read from the logical block 31 without decrypting it.
  • step S5 the erasure controller 14 receives the temporarily saved original data from the external information processing device.
  • step S6 the erase controller 14 determines whether the current data is different from the original data, and if YES, proceeds to step S7, and if NO, proceeds to step S8.
  • the current data and the original data are compared for each logical block 31, so this can be performed using a RAM 12 with a size of several GB to several tens of GB.
  • step S7 the erasure controller 14 outputs to the display device 18 a verification result indicating that the data erasure was successful.
  • step S8 the erasure controller 14 outputs to the display device 18 a verification result indicating that the data erasure was unsuccessful.
  • the process in FIG. 4 involves comparing a large amount of data that cannot be stored in the RAM 12, so an external information processing device is required to temporarily save the data. Therefore, there is a need for a method of verifying data erasure that does not require an external information processing device and can be executed only by the information processing device 1.
  • FIG. 5 is a flowchart showing the erasure process according to Comparative Example 2.
  • FIG. 5 shows the method of verifying data erasure disclosed in Patent Document 1.
  • step S11 the erase controller 14 writes known pattern data to a specified logical block 31, for example as shown in FIG. 3.
  • the pattern data includes, for example, a bit string consisting of all 1's, a bit string consisting of all 0's, a random bit string, etc.
  • the pattern data is pre-stored in the non-volatile memory 15.
  • the pattern data is encrypted using the encryption key before the change and written to the specified logical block 31 of the storage area.
  • the erasure controller 14 may determine that data erasure has been successful even if the hash values match in several logical blocks 31. Furthermore, if the hash values differ in more than half of the logical blocks 31, the erasure controller 14 may determine that data erasure has been successful.
  • data of one logical block 31 for every 10 blocks may be specified.
  • data of one logical block 31 for every 20 blocks may be specified.
  • the storage area is divided into 10,000 logical blocks 31 and 10% of the storage area, i.e., data of 1,000 logical blocks 31, is read and verified, the hash value of the data has a total size of 32 KB.
  • the storage area is divided into 1,000 logical blocks 31 and 10% of the storage area, i.e., data of 100 logical blocks 31, is read and verified, the hash value of the data has a total size of 3,200 bytes.
  • the addresses of the logical blocks 31 must also be stored.
  • the address (0 to 9999 or 0 to 999) of each logical block 31 is expressed in 2 bytes. Therefore, when reading and verifying data from 1,000, 500, 100, or 50 logical blocks 31, the total size of the stored addresses will be 2,000 bytes, 1,000 bytes, 200 bytes, or 100 bytes. In any case, the size of the stored addresses is relatively small.
  • the memory area of the storage device 13 is not limited to two partial areas 24a-1 to 24a-2, but may be divided into three or more partial areas.
  • step S31 the erase controller 14 reads the original data of the specified logical block 31, for example, as shown in FIG. 3, FIG. 8, or FIG. 9.
  • step S32 the erase controller 14 calculates a hash value of the original data.
  • One hash value may be calculated for each logical block 31, or one hash value may be calculated for a predetermined number of logical blocks 31.
  • a buffer memory for storing the read data is provided in the RAM 12.
  • the buffer memory has, for example, a size ten times that of the logical block 31.
  • the erase controller 14 writes the read data sequentially to the buffer memory, and calculates the hash value of the data when the buffer memory becomes full. Since the power supply of the information processing device 1 is not turned off during the execution of the process of FIG. 10 (particularly before and after the encryption key is changed), the calculated hash value may be stored in the RAM 12.
  • the calculated hash value may also be stored in the non-volatile memory 15.
  • step S34 the erasure controller 14 reads the current data of the same specified logical block 31 as in step S31. Then, in step S35, the erasure controller 14 calculates a hash value of the current data using the same hash function as that used to calculate the hash value of the original data. As in the case of calculating the hash value of the original data, one hash value may be calculated for each logical block 31, or one hash value may be calculated for a predetermined number of logical blocks 31. In this way, for the same one or more logical blocks 31, the hash value of the original data is calculated (step S32), and the hash value of the current data is calculated (step S35).
  • writing data takes longer than reading data.
  • the processing time can be reduced compared to the case in FIG. 6.
  • the amount of calculation is reduced compared to when one hash value is calculated for each logical block 31, improving processing speed and reducing the memory capacity required to store the calculated hash values.
  • FIG. 11 is a flowchart showing an erasure process according to the third embodiment, which is executed by the erasure controller 14 of FIG.
  • FIG. 12 is a schematic diagram showing the logical blocks 31 of the flash memory 24 of FIG. 2, and shows a case where all the logical blocks 31 are compared to verify the erasure of data.
  • FIG. 13 is a schematic diagram showing the logical blocks 31 of the flash memory 24 of FIG. 2, and shows a case where the logical blocks 31 included in each of the partial areas 24b-1 and 24b-2 are compared to verify the erasure of data.
  • FIG. 14 is a schematic diagram showing the logical blocks 31 of the flash memory 24 of FIG. 2, and shows a case where the logical blocks 31 included in each of the partial areas 24c-1 to 24c-4 are compared to verify the erasure of data.
  • FIG. 15 is a schematic diagram showing the logical blocks 31 of the flash memory 24 of FIG.
  • the entire storage area is divided into eight partial areas 24d-1 to 24d-8, and one hash value is calculated for each of the partial areas 24d-1 to 24d-8. As in the cases of FIGS. 12 to 15, a hash value may be calculated for each of the further divided partial areas.
  • step S43 of FIG. 11 the erasure controller 14 changes the encryption key stored in the non-volatile memory 23.
  • step S44 the erasure controller 14 reads the current data in the storage area. Then, in step S45, the erasure controller 14 calculates a hash value of the entire current data in the storage area.
  • step S47 the erasure controller 14 determines whether or not a comparison has been made with all hash values of the original data calculated in step S42. If YES, the process proceeds to step S50; if NO, the process proceeds to step S48.
  • step S49 the erasure controller 14 outputs to the display device 18 a verification result indicating that the data erasure was successful.
  • step S50 the erasure controller 14 outputs to the display device 18 a verification result indicating that the data erasure was unsuccessful.
  • the collision of hash values may be avoided by comparing the hash values of smaller partial areas.
  • Fig. 16 is a block diagram showing the configuration of an information processing device 1A according to a modified example of the first embodiment.
  • the information processing device 1A further includes a device interface (I/F) 19 for connecting to an external device.
  • the device interface 19 is, for example, a USB.
  • the device interface 19 is connected to an external storage device 41 such as a USB memory, a solid state drive, or a hard disk drive.
  • the calculated hash value of the original data may be stored in the external storage device 41 instead of being stored in the RAM 12 or the non-volatile memory 15. Since it is difficult to infer the original data from the hash value, even if the external storage device 41 is lost or stolen, there is a low possibility that confidential data will be leaked.
  • the calculated hash value of the original data may be transmitted to and stored in an external information processing device connected via the communication device 16.
  • the information processing device 1, 1A may further include a drive device for a storage medium such as a CD or DVD, in which case the calculated hash value of the original data may be stored on a CD, DVD, or the like.
  • the storage area may include a plurality of partial areas obtained by logically dividing the storage area, each of which includes a plurality of logically contiguous blocks.
  • the erasure controller 14 designates, for each of the plurality of partial areas, a different proportion of logical blocks from the plurality of logical blocks included in the partial area.
  • the first and second hash values are calculated based on the data stored in the designated plurality of blocks.
  • the storage area may include multiple blocks.
  • the first and second hash values are calculated based on data stored in multiple blocks that are logically adjacent to each other.
  • the storage area may include a plurality of partial areas obtained by logically dividing the storage area into a plurality of sizes different from each other.
  • the first hash value is calculated for each of the plurality of partial areas having a plurality of sizes based on the data stored in the partial area.
  • the erasure controller 14 calculates a second hash value for each of the plurality of partial areas having a first size among the plurality of sizes based on the data stored in the partial area. If the second hash value for the partial area having the first size is different from the first hash value, the erasure controller 14 outputs a verification result indicating that the data stored in the storage device 13 has been successfully erased.
  • the information processing method includes a step of outputting a verification result indicating that erasure of the data stored in the storage device 13 was successful if the second hash value is different from the first hash value.
  • the information processing method includes a step of outputting a verification result indicating that erasure of the data stored in the storage device 13 was unsuccessful if the second hash value matches the first hash value.
  • step S115 the erasure controller 14 outputs the number of logical blocks 31 for which the processing of steps S112 to S114 has been executed to the display device 18 in a predetermined format.
  • step S122 the erasure controller 14 outputs to the display device 18 in a specified format a message indicating that the encryption key change has been completed.
  • FIG. 21 is a diagram showing an example of an image showing the progress of data erasure, displayed on the display device 18 of FIG. 1 by executing the erasure process of FIG. 17.
  • FIG. 21(a) is an image showing the progress of preprocessing.
  • the progress of preprocessing is represented, for example, by a progress bar showing the ratio of the number of processed logical blocks 31 to the number of specified logical blocks 31, i.e., i1/N1.
  • FIG. 21(b) is an image showing the progress of key change processing.
  • the progress of key change processing is represented, for example, by a progress bar showing whether the change of the encryption key has been completed.
  • FIG. 21(c) is an image showing the progress of verification processing.
  • the progress of verification processing is represented, for example, by a progress bar showing the ratio of the number of verified logical blocks 31 to the number of specified logical blocks 31, i.e., i2/N1.
  • FIG. 24 is a flowchart showing a second modified example of the verification process of FIG. 17.
  • the process of FIG. 24 includes steps S151 to S156 in addition to the steps of FIG. 20.
  • parameter j2 increases or decreases depending on whether the hash values match or mismatch. Therefore, if hash value collisions occur consecutively in several of the specified logical blocks 31 that are close to each other, parameter j2 increases. In this case, it is considered that the storage area containing these logical blocks 31 is not subject to encryption, and the data is stored in plain text. On the other hand, if hash value matches and mismatches occur almost alternately in several of the specified logical blocks 31 that are close to each other, parameter j2 does not increase. In this case, the hash value collisions are considered to be accidental.
  • step S162 the erasure controller 14 initializes parameters i3 and i4 to 1, and parameter j3 to 0.
  • the number of collisions of hash values is counted in a group of a predetermined number of logical blocks 31 that are close to each other among the specified logical blocks 31.
  • Parameter i3 indicates the position of the group of logical blocks 31.
  • the number of collisions of hash values in a certain group is counted using parameter j3.
  • step S163 the erasure controller 14 determines whether the hash value of the current data in the i3+i4th logical block 31 matches the hash value of the original data based on the address stored in step S161, and if YES, proceeds to step S164, and if NO, proceeds to step S165.
  • step S164 the erasure controller 14 increments the parameter j3 by 1.
  • step S165 the erasure controller 14 determines whether the parameter i4 has exceeded the threshold value N4, i.e., whether all logical blocks 31 contained in the current group have been processed; if YES, the process proceeds to step S167; if NO, the process proceeds to step S166.
  • step S166 the erasure controller 14 increments parameter i4 by 1 and repeats steps S163 to S165.
  • step S167 the erasure controller 14 determines whether the parameter j3 exceeds the threshold value Th3. If YES, the process proceeds to step S140. If NO, the process proceeds to step S168.
  • step S168 the erasure controller 14 determines whether the parameter i3 has exceeded the threshold value N3, i.e., whether the group of logical blocks 31 has been shifted to all positions; if YES, the process proceeds to step S139; if NO, the process proceeds to step S169.
  • the threshold value Th3 in step S167 may be set to a value close to the number N3 of logical blocks 31 included in the group.
  • the erasure controller 14 may calculate j3/N3, in which case the threshold value Th3 may be set to a value close to 1, for example.
  • the erasure controller 14 may output the progress of erasure of the data stored in the storage device 13 to the display device 18 .
  • information processing devices 1-1 to 1-3 are collectively referred to as "information processing device 1.”
  • FIG. 27 is a block diagram showing the configuration of the server device 2 in FIG. 26.
  • the server device 2 includes a bus 120, a CPU 121, a RAM 122, a storage device 123, a communication device 126, an input device 127, and a display device 128.
  • the CPU 121 controls the operation of the entire server device 2, and also manages the erasure of data stored in the storage device 13 of each information processing device 1.
  • the RAM 122 temporarily stores programs and data necessary for the operation of the server device 2.
  • the storage device 123 is a non-volatile storage medium that stores programs necessary for the operation of the server device 2.
  • the communication device 126 is communicably connected to each information processing device 1 via the communication line 3.
  • the input device 127 receives user input that controls the operation of the server device 2.
  • the input device 127 includes, for example, a keyboard and a pointing device.
  • the display device 128 displays information related to the erasure of data stored in the storage device 13 of each information processing device 1.
  • the CPU 121, RAM 122, storage device 123, communication device 126, input device 127, and display device 128 are connected to each other via a bus 120.
  • step S201 of FIG. 28 the CPU 121 of the server device 2 transmits a control signal to the information processing device 1 to instruct the data to be erased.
  • step S211 of FIG. 29 the erasure controller 14 of the information processing device 1 receives a control signal from the server device 2 instructing the data erasure.
  • the erasure controller 14 executes steps S212 to S219 in accordance with the control signal.
  • Steps S212 to S217 are the same as steps S31 to S36 of FIG. 10. If it is determined in step S217 that the hash value of the current data is different from the hash value of the original data, the process proceeds to step S218; otherwise, the process proceeds to step S219.
  • step S218 the erasure controller 14 transmits a notification signal including a verification result indicating that the data erasure was successful to the server device 2.
  • step S219 the erasure controller 14 transmits a notification signal including a verification result indicating that the data erasure was unsuccessful to the server device 2.
  • step S202 of FIG. 28 the CPU 121 of the server device 2 receives a notification signal indicating the verification result from the information processing device 1.
  • step S203 the CPU 121 outputs the verification result to the display device 128.
  • the deletion of data stored in the storage devices 13 of multiple information processing devices 1 can be centrally controlled by the server device 2, and it is also possible to verify with a small load whether the data deletion was successful.
  • the progress of data erasure may be output to the display device 128 of the server device 2.
  • FIG. 30 is a flowchart showing a modified example of the erasure process executed by the server device 2 of FIG. 26.
  • FIG. 31 is a flowchart showing a modified example of the erasure process executed by the information processing device 1 of FIG. 26.
  • the process of FIG. 30 includes steps S221 to S223 instead of step S202 of FIG. 28.
  • the process of FIG. 31 includes steps S231 to S233 instead of steps S212 to S219 of FIG. 29.
  • step S201 of FIG. 30 the CPU 121 of the server device 2 sends a control signal to the information processing device 1 to instruct the data to be erased.
  • step S211 of FIG. 31 the erasure controller 14 of the information processing device 1 receives a control signal from the server device 2 instructing the data erasure.
  • the erasure controller 14 executes steps S231 to S233 in accordance with the control signal. Steps S231 to S233 are similar to steps S101 to S103 of FIG. 17, except that the progress of the data erasure and the verification results are sent to the server device 2 instead of being output to the display device 18 of the information processing device 1.
  • FIG. 32 is a flowchart showing a subroutine of the pre-processing (step S231) of FIG. 31.
  • the process of FIG. 32 includes step S115A instead of step S115 of FIG. 18.
  • the erasure controller 14 transmits a notification signal to the server device 2, which includes the number of logical blocks 31 for which the processes of steps S112 to S114 have been executed, as the progress of the data erasure.
  • FIG. 33 is a flowchart showing a subroutine of the key change process (step S232) of FIG. 31.
  • the process of FIG. 33 includes step S122A instead of step S122 of FIG. 19.
  • the erasure controller 14 transmits a notification signal to the server device 2 indicating that the encryption key change has been completed as the progress of the data erasure.
  • FIG. 34 is a flowchart showing a subroutine of the verification process (step S233) of FIG. 31.
  • the process of FIG. 34 includes steps S136A, S139A, and S140A instead of steps S136, S139, and S140 of FIG. 20.
  • step S136A the erasure controller 14 transmits a notification signal including the number of verified logical blocks 31 as the progress of data erasure to the server device 2.
  • step S139A the erasure controller 14 transmits a notification signal including a verification result indicating that data erasure was successful to the server device 2.
  • the erasure controller 14 transmits a notification signal including a verification result indicating that data erasure was unsuccessful to the server device 2.
  • step S221 of FIG. 30 the CPU 121 of the server device 2 receives a notification signal including the progress of data erasure from the information processing device 1.
  • step S222 the CPU 121 outputs the progress of data erasure to the display device 128 in a predetermined format, similar to when outputting to the display device 18 of the information processing device 1.
  • step S223 the CPU 121 determines whether or not data erasure has been completed, i.e., whether or not a notification signal indicating a verification result has been received from the information processing device 1; if YES, the process proceeds to step S203; if NO, the process returns to step S221.
  • step S203 the CPU 121 outputs the verification result to the display device 128.
  • the information processing system 100 according to the third embodiment includes the information processing device 1 according to the first embodiment, and a server device 2 connected via a communication line to the information processing device 1.
  • An erasure controller 14 controls erasure of data stored in the storage device 13 in accordance with a control signal received from the server device 2.
  • the erasure controller 14 may transmit a first notification signal including the verification result to the server device 2.
  • the server device 2 may include a display device 128 that outputs the verification result.
  • the erasure controller 14 may transmit a second notification signal including the progress of erasing the data stored in the storage device 13 to the server device 2.
  • the display device 128 displays the progress.
  • the storage device 13 is not limited to a solid state drive, but may be a non-volatile storage medium such as a hard disk drive (HDD) with a self-encrypting function.
  • HDD hard disk drive
  • the verification results are not limited to being output to the display device 18, but may also be output to an external information processing device via the communication device 16.
  • the erasure controller 14 may always specify the first 32 bytes of the storage area.
  • the erasure controller 14 may add a salt (a predetermined keyword) to the data when calculating the hash value.
  • the erasure controller 14 may shrink the size of the logical block 31 to, for example, 1/10.
  • the components described in the attached drawings and detailed description may include not only components essential for solving the problem, but also components that are not essential for solving the problem in order to illustrate the above technology. Therefore, just because these non-essential components are described in the attached drawings or detailed description, it should not be immediately determined that these non-essential components are essential.
  • An information processing device includes: A storage device having a function of self-encrypting data to be stored therein; an erase controller for controlling erasure of data stored in the storage device;
  • the storage device includes: A storage medium having a storage area; a non-volatile memory storing an encryption key; an input/output controller that writes input data to the storage area, outputs data read from the storage area, encrypts at least a portion of the data to be written to the storage area using the encryption key, and decrypts at least a portion of the data read from the storage area using the encryption key;
  • the erase controller includes: If a first encryption key is stored in the non-volatile memory, obtaining a first hash value calculated based on data to be stored at a specified position in the storage area or based on data stored at a specified position in the storage area; controlling the storage device to change the first encryption key stored in the non-volatile memory to a second encryption key; if the second encryption key is
  • An information processing device is the information processing device according to the first aspect, the erase controller controls the storage device to store predetermined pattern data at the specified location in the storage area; The first hash value is calculated based on the pattern data.
  • An information processing device is the information processing device according to the first aspect, The erasure controller calculates the first hash value based on data read from the specified location in the storage area.
  • An information processing device is the information processing device according to the third aspect, the storage area includes a plurality of blocks; The first and second hash values are calculated for each of a predetermined number of blocks based on the data stored in the blocks.
  • An information processing device is an information processing device according to any one of the first to fourth aspects, the storage area includes a plurality of partial areas obtained by logically dividing the storage area, each of the partial areas including a plurality of logically contiguous blocks; the erasure controller designates, for each of the plurality of partial regions, a different ratio of blocks among a plurality of blocks included in the partial region; The first and second hash values are calculated based on data stored in the specified plurality of blocks.
  • An information processing device is an information processing device according to any one of the first to fourth aspects, the storage area includes a plurality of blocks; The first and second hash values are calculated based on data stored in a plurality of blocks that are logically adjacent to each other.
  • An information processing device is the information processing device according to the first aspect, the storage area includes a plurality of partial areas obtained by logically dividing the storage area into a plurality of partial areas each having a different size; the first hash value is calculated for each of the plurality of partial regions having the plurality of sizes based on data stored in the partial region;
  • the erase controller includes: calculating the second hash value for each of a plurality of partial regions having a first size among the plurality of sizes based on data stored in the partial region; outputting a verification result indicating that the data stored in the storage device has been successfully erased if the second hash value is different from the first hash value for the partial area having the first size; if the second hash value matches the first hash value for a partial area having the first size, calculate the second hash value for each of a plurality of partial areas having a second size smaller than the first size among the plurality of sizes based on data stored in the partial area; If the second hash value is different from
  • a first display device is provided for outputting the verification result.
  • An information processing device is the information processing device according to the eighth aspect,
  • the erasure controller outputs a progress of erasure of the data stored in the storage device to the first display device.
  • An information processing system includes: An information processing device according to one of the first to ninth aspects; a server device connected to the information processing device via a communication line, The erasure controller controls erasure of data stored in the storage device according to a control signal received from the server device.
  • the erasure controller transmits a first notification signal including the verification result to the server device;
  • the server device includes a second display device that outputs the verification result.
  • the erasure controller transmits a second notification signal to the server device, the second notification signal including a progress of erasure of the data stored in the storage device;
  • the second display device displays the progress.
  • An information processing method includes: 1. An information processing method for controlling erasure of data stored in a storage device having a self-encrypting function, comprising: The storage device includes: A storage medium having a storage area; a non-volatile memory storing an encryption key; an input/output controller that writes input data to the storage area, outputs data read from the storage area, encrypts at least a portion of the data to be written to the storage area using the encryption key, and decrypts at least a portion of the data read from the storage area using the encryption key; The information processing method includes: obtaining a first hash value calculated based on data to be stored at a specified location in the storage area or based on data stored at a specified location in the storage area when a first encryption key is stored in the non-volatile memory; controlling the storage device to change the first encryption key stored in the non-volatile memory to a second encryption key; if the second encryption key is stored in the non-volatile memory, calculating
  • a program including instructions executed by a processor implemented in an information processing device,
  • the information processing device further includes a storage device having a self-encryption function for data to be stored therein;
  • the storage device includes: A storage medium having a storage area; a non-volatile memory storing an encryption key; an input/output controller that writes input data to the storage area, outputs data read from the storage area, encrypts at least a portion of the data to be written to the storage area using the encryption key, and decrypts at least a portion of the data read from the storage area using the encryption key;
  • the instructions cause the processor to: When a first encryption key is stored in the non-volatile memory, obtaining a first hash value calculated based on data to be stored at a specified location in the storage area or based on data stored at a specified location in the storage area; controlling the storage device to change the first encryption key stored in the non-volatile memory to a second encryption key; calculating a second hash value
  • An information processing device is useful for verifying whether data stored in a storage device having a self-encrypting function has been successfully erased.

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Abstract

消去コントローラ（１４）は、記憶領域の指定された位置に格納されるべき又は格納されたデータに基づいて計算された第１のハッシュ値を取得する。消去コントローラ（１４）は、不揮発性メモリ（２３）に格納された第１の暗号鍵を第２の暗号鍵に変更するように記憶装置（１３）を制御する。消去コントローラ（１４）は、記憶領域の指定された位置から読み出されたデータに基づいて第２のハッシュ値を計算する。消去コントローラ（１４）は、第２のハッシュ値が第１のハッシュ値とは異なる場合、記憶装置（１３）に格納されたデータの消去に成功したことを示す検証結果を出力する。消去コントローラ（１４）は、第２のハッシュ値が第１のハッシュ値に一致する場合、記憶装置（１３）に格納されたデータの消去に失敗したことを示す検証結果を出力する。

Description

情報処理装置
　本開示は、情報処理装置、情報処理方法、情報処理システム、及びプログラムに関する。
　パーソナルコンピュータなどの情報処理装置を廃棄する場合、機密データの漏洩を防ぐために、記憶装置に格納されたデータを消去し（又は等価的に、データにアクセス不能にし）、データが確実に消去されたことを検証することが求められる。例えば、特許文献１及び非特許文献１は、データ消去を検証する方法を開示している。
特許第７０９６８２９号公報
Richard Kissel et al., "Guidelines for Media Sanitization", NIST Special Publication 800-88, Revision 1, National Institute of Standards and Technology, December 2014［令和４年１２月１日検索］，インターネット＜ＵＲＬ：http://dx.doi.org/10.6028/NIST.SP.800-88r1＞
　従来、データの消去に成功したか否かを検証するためには、消去後に記憶装置に格納されている現在のデータ（例えば、元データに上書きされたパターンデータ又はランダムデータ）が、消去前に記憶装置に格納されていた元データと比較される。この場合、大量のデータを比較するために、情報処理装置に大きな負荷がかかる。従って、データの消去に成功したか否かを従来よりも小さな負荷で検証することが求められる。
　本開示は、記憶装置に格納されたデータの消去に成功したか否かを従来よりも小さな負荷で検証することができる情報処理装置、情報処理方法、情報処理システム、及びプログラムを提供する。
　本開示の一態様に係る情報処理装置は、
　格納されるデータの自己暗号化機能を有する記憶装置と、
　前記記憶装置に格納されたデータの消去を制御する消去コントローラとを備え、
　前記記憶装置は、
　記憶領域を有する記憶媒体と、
　暗号鍵を格納した不揮発性メモリと、
　入力されたデータを前記記憶領域に書き込み、前記記憶領域から読み出されたデータを出力し、前記記憶領域に書き込まれるデータの少なくとも一部を前記暗号鍵を用いて暗号化し、前記記憶領域から読み出されたデータの少なくとも一部を前記暗号鍵を用いて復号する入出力コントローラとを備え、
　前記消去コントローラは、
　前記不揮発性メモリに第１の暗号鍵が格納されている場合、前記記憶領域の指定された位置に格納されるべきデータに基づいて、又は、前記記憶領域の指定された位置に格納されているデータに基づいて計算された第１のハッシュ値を取得し、
　前記不揮発性メモリに格納された前記第１の暗号鍵を第２の暗号鍵に変更するように前記記憶装置を制御し、
　前記不揮発性メモリに前記第２の暗号鍵が格納されている場合、前記記憶領域の前記指定された位置から読み出されたデータに基づいて第２のハッシュ値を計算し、
　前記第２のハッシュ値が前記第１のハッシュ値とは異なる場合、前記記憶装置に格納されたデータの消去に成功したことを示す検証結果を出力し、
　前記第２のハッシュ値が前記第１のハッシュ値に一致する場合、前記記憶装置に格納されたデータの消去に失敗したことを示す検証結果を出力する。
　本開示の一態様に係る情報処理装置によれば、記憶装置に格納されたデータの消去に成功したか否かを従来よりも小さな負荷で検証することができる。
第１の実施形態に係る情報処理装置１の構成を示すブロック図である。 図１の記憶装置１３の構成を示すブロック図である。 図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するために比較される論理ブロック３１の配置の一例を示す図である。 比較例１に係る消去処理を示すフローチャートである。 比較例２に係る消去処理を示すフローチャートである。 図１の消去コントローラ１４によって実行される実施例１に係る消去処理を示すフローチャートである。 比較例１、比較例２、及び実施例１に係る検証方法を比較する表である。 図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するために比較される論理ブロック３１の配置の第１の変形例を示す図である。 図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するために比較される論理ブロック３１の配置の第２の変形例を示す図である。 図１の消去コントローラ１４によって実行される実施例２に係る消去処理を示すフローチャートである。 図１の消去コントローラ１４によって実行される実施例３に係る消去処理を示すフローチャートである。 図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するためにすべての論理ブロック３１が比較される場合を示す図である。 図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するために部分領域２４ｂ－１，２４ｂ－２のそれぞれに含まれる論理ブロック３１が比較される場合を示す図である。 図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するために部分領域２４ｃ－１～２４ｃ－４のそれぞれに含まれる論理ブロック３１が比較される場合を示す図である。 図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するために部分領域２４ｄ－１～２４ｄ－８のそれぞれに含まれる論理ブロック３１が比較される場合を示す図である。 第１の実施形態の変形例に係る情報処理装置１Ａの構成を示すブロック図である。 第２の実施形態に係る情報処理装置１によって実行される消去処理を示すフローチャートである。 図１７の前処理（ステップＳ１０１）のサブルーチンを示すフローチャートである。 図１７の鍵変更処理（ステップＳ１０２）のサブルーチンを示すフローチャートである。 図１７の検証処理（ステップＳ１０３）のサブルーチンを示すフローチャートである。 図１７の消去処理を実行することによって図１の表示装置１８に表示される、データ消去の進捗度を示す画像の一例を示す図である。 図１７の消去処理を実行することによって図１の表示装置１８に表示される、データ消去の進捗度を示す画像の他の一例を示す図である。 図１７の検証処理の第１の変形例を示すフローチャートである。 図１７の検証処理の第２の変形例を示すフローチャートである。 図１７の検証処理の第３の変形例を示すフローチャートである。 第３の実施形態に係る情報処理装置１及びサーバ装置を含む情報処理システムの構成を示すブロック図である。 図２６のサーバ装置２の構成を示すブロック図である。 図２６のサーバ装置２によって実行される消去処理を示すフローチャートである。 図２６の情報処理装置１によって実行される消去処理を示すフローチャートである。 図２６のサーバ装置２によって実行される消去処理の変形例を示すフローチャートである。 図２６の情報処理装置１によって実行される消去処理の変形例を示すフローチャートである。 図３１の前処理（ステップＳ２３１）のサブルーチンを示すフローチャートである。 図３１の鍵変更処理（ステップＳ２３２）のサブルーチンを示すフローチャートである。 図３１の検証処理（ステップＳ２３３）のサブルーチンを示すフローチャートである。
　以下、適宜図面を参照しながら、実施形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　なお、発明者（ら）は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。
［第１の実施形態］
［第１の実施形態の構成］
　図１は、第１の実施形態に係る情報処理装置１の構成を示すブロック図である。情報処理装置１は、バス１０、中央処理装置（ＣＰＵ）１１、ランダムアクセスメモリ（ＲＡＭ）１２、記憶装置１３、消去コントローラ１４、不揮発性メモリ１５、通信装置１６、入力装置１７、及び表示装置１８を備える。
　ＣＰＵ１１は、情報処理装置１全体の動作を制御する。
　ＲＡＭ１２は、情報処理装置１の動作に必要なプログラム及びデータを一時的に記憶する。
　記憶装置１３は、オペレーティングシステム、アプリケーションプログラム、及びユーザデータを含むデータを格納する。記憶装置１３は、格納されるデータの自己暗号化機能を有する自己暗号化ドライブ（Self-Encrypting Drive：ＳＥＤ）であり、例えば、自己暗号化機能を有するソリッドステートドライブ（ＳＳＤ）である。
　消去コントローラ１４は、図６等を参照して後述する消去処理を実行することで、記憶装置１３に格納されたデータの消去を制御する。本開示では、「消去」とは、記憶装置１３に格納された少なくとも一部のデータにアクセス不能にすることを意味する。消去コントローラ１４は、例えば、マイクロプロセッサを含む。
　不揮発性メモリ１５は、消去処理の実行に必要なプログラム及びデータを格納する。不揮発性メモリ１５は、例えば、フラッシュメモリなどの不揮発性記憶媒体を含む。
　消去処理のためのプログラムは、ＵＥＦＩ（Unified Extensible Firmware Interface）又はＢＩＯＳ（Basic Input/Output System）プログラムのような情報処理装置１のファームウェアプログラムに組み込まれてもよい。この場合、消去処理のためのプログラムは、ＵＥＦＩ又はＢＩＯＳプログラムと同じ記憶媒体に格納されてもよく、ＵＥＦＩ又はＢＩＯＳプログラムと同じマイクロプロセッサによって実行されてもよい。
　通信装置１６は、ローカルエリアネットワーク（ＬＡＮ）などの通信回線を介して、外部の他の情報処理装置と通信可能に接続される。
　入力装置１７は、情報処理装置１の動作を制御するユーザ入力を受ける。入力装置１７は、例えば、キーボード及びポインティングデバイスを含む。
　表示装置１８は、情報処理装置１の状態に関連する情報、例えば、記憶装置１３に格納されたデータの消去に関連する情報を表示する。
　ＣＰＵ１１、ＲＡＭ１２、記憶装置１３、消去コントローラ１４、不揮発性メモリ１５、通信装置１６、入力装置１７、及び表示装置１８は、バス１０を介して互いに接続される。
　情報処理装置１は、例えば、パーソナルコンピュータである。
　図２は、図１の記憶装置１３の構成を示すブロック図である。記憶装置１３は、入出力コントローラ２１、ランダムアクセスメモリ（ＲＡＭ）２２、不揮発性メモリ２３、及びフラッシュメモリ２４を備える。入出力コントローラ２１は、記憶装置１３に対するデータの書き込み及び読み出しを制御する。ＲＡＭ２２は、記憶装置１３に対して書き込まれるデータ及び読み出されるデータを一時的に格納するバッファメモリである。不揮発性メモリ２３は、記憶装置１３のファームウェアプログラム（ＦＷ）と、暗号鍵とを格納する。フラッシュメモリ２４は、記憶領域を有する不揮発性の記憶媒体である。入出力コントローラ２１は、不揮発性メモリ２３に格納されたファームウェアプログラムを実行することで、記憶装置１３の動作を制御する。入出力コントローラ２１は、入力されたデータをフラッシュメモリ２４の記憶領域に書き込み、記憶領域から読み出されたデータを出力する。
　前述したように、記憶装置１３は自己暗号化機能を有する。記憶装置１３は、フラッシュメモリ２４の記憶領域全体に格納されるデータを暗号化及び復号してもよく、記憶領域の一部に格納されるデータのみを暗号化及び復号してもよい。入出力コントローラ２１は、フラッシュメモリ２４の記憶領域に書き込まれるデータの少なくとも一部を不揮発性メモリ２３に格納された暗号鍵を用いて暗号化する。また、入出力コントローラ２１は、フラッシュメモリ２４の記憶領域から読み出されたデータの少なくとも一部を暗号鍵を用いて復号する。入出力コントローラ２１は、データの暗号化及び復号のために、ハードウェア、ソフトウェア、又はそれらの組み合わせを用いてもよい。
　このような記憶装置１３を備えたことにより、情報処理装置１は、オペレーティングシステム及びアプリケーションプログラムによらずに、記憶装置１３に格納されるデータを暗号化及び復号することができる。
　自己暗号化機能を有する記憶装置１３では、暗号鍵を変更すると、変更前の暗号鍵によって暗号化されてフラッシュメモリ２４の記憶領域に格納されたデータは、変更後の暗号鍵を用いて復号できなくなる。従って、記憶装置１３の暗号鍵を変更することにより、記憶装置１３に格納された元データにアクセス不能になり、等価的に、記憶装置１３に格納された元データを消去（暗号的消去）することができる。入出力コントローラ２１は、消去コントローラ１４の制御下で、不揮発性メモリ２３に格納された暗号鍵を変更する。暗号鍵は、例えば、入出力コントローラ２１が記憶装置１３のファームウェアに含まれるｒｅｖｅｒｔコマンドを実行することにより変更されてもよい。
　前述したように、記憶領域の一部の領域に格納されるデータのみを暗号化及び復号する場合、暗号化及び復号されないデータは、暗号鍵を変更してもアクセス不能にならず、従って、消去されない。データの消去に成功したか否かを検証するためには、消去コントローラ１４は、暗号鍵の変更後に記憶装置１３に格納されている現在のデータを、暗号鍵の変更前に記憶装置１３に格納されていた元データと比較する。現在のデータが元データと異なる場合、消去コントローラ１４はデータの消去に成功したと判断し、現在のデータが元データに一致する場合、消去コントローラ１４はデータの消去に失敗したと判断する。
　図３は、図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するために比較される論理ブロック３１の配置の一例を示す図である。フラッシュメモリ２４の記憶領域は、複数の論理ブロック３１を含む。各論理ブロック３１は、記憶領域を論理的に分割した部分領域である。例えば、１ＴＢの記憶領域は、１００ＭＢのサイズをそれぞれ有する１００００個の論理ブロック３１に分割されてもよい。消去コントローラ１４は、データの消去に成功したか否かを検証するために、暗号鍵の変更前及び変更後のデータを、記憶領域全体について比較してもよく、記憶領域の一部（例えば、記憶領域全体の１０％に相当する１０００個の論理ブロック３１）について比較してもよい。後者の場合、比較される論理ブロック３１は、所定の規則に従って指定されてもよく（例えば、図３のハッチングされた論理ブロック３１）、ランダムに指定されてもよい。
　図３等では、フラッシュメモリ２４の記憶領域を２次元的に示すが、記憶領域は連続した一連のメモリ空間と考えてもよい。
［比較例］
　ここで、図４及び図５を参照して、従来技術に係るデータ消去の検証について説明する。説明のため、図１の情報処理装置１が、図４及び図５に示す消去処理を実行する場合を想定する。
　図４は、比較例１に係る消去処理を示すフローチャートである。図４は、非特許文献１に開示されたデータ消去の検証方法を示す。
　図４他の消去処理は、例えば、ＢＩＯＳ又はＵＥＦＩプログラムを介して記憶装置１３に格納されたデータの消去が指示されたときに開始される。
　ステップＳ１において、消去コントローラ１４は、例えば図３に示すように指定された論理ブロック３１の元データを読み出す。ここで、「元データ」は、変更前の暗号鍵が不揮発性メモリ２３に格納されている場合に、記憶領域の指定された論理ブロック３１から読み出されたデータを示す。この論理ブロック３１が暗号化及び復号の対象である場合、消去コントローラ１４は、変更前の暗号鍵を用いて復号されたデータを取得する。一方、この論理ブロック３１が暗号化及び復号の対象ではない場合、消去コントローラ１４は、論理ブロック３１から読み出されたデータを復号せずにそのまま取得する。一般に、例えば、ＲＡＭ１２が数ＧＢ～数十ＧＢのサイズを有し、記憶装置１３が１ＴＢの記憶領域を有し、記憶領域の１０％、すなわち１００ＧＢのデータを読み出す場合、そのすべてをＲＡＭ１２に保持することはできない。従って、ステップＳ２において、消去コントローラ１４は、元データを一時的に退避するため、元データを外部の情報処理装置に送信する。
　ステップＳ３において、消去コントローラ１４は、不揮発性メモリ２３に格納された暗号鍵を変更する。本明細書では、変更前の暗号鍵を「第１の暗号鍵」とも呼び、変更後の暗号鍵を「第２の暗号鍵」とも呼ぶ。
　ステップＳ４において、消去コントローラ１４は、ステップＳ１の場合と同じ指定された論理ブロック３１の現在のデータを読み出す。ここで、「現在のデータ」は、変更後の暗号鍵が不揮発性メモリ２３に格納されている場合に、記憶領域の指定された論理ブロック３１から読み出されたデータを示す。この論理ブロック３１が暗号化及び復号の対象である場合、消去コントローラ１４は、変更後の暗号鍵を用いて復号されたデータを取得する。一方、この論理ブロック３１が暗号化及び復号の対象ではない場合、消去コントローラ１４は、論理ブロック３１から読み出されたデータを復号せずにそのまま取得する。
　ステップＳ５において、消去コントローラ１４は、外部の情報処理装置から、一時的に退避した元データを受信する。
　ステップＳ６において、消去コントローラ１４は、現在のデータが元データと異なるか否かを判断し、ＹＥＳのときはステップＳ７に進み、ＮＯのときはステップＳ８に進む。ここで、現在のデータ及び元データは論理ブロック３１ごとに比較されるので、数ＧＢ～数十ＧＢのサイズを有するＲＡＭ１２を用いて実行可能である。
　ステップＳ７において、消去コントローラ１４は、データの消去に成功したことを示す検証結果を表示装置１８に出力する。また、ステップＳ８において、消去コントローラ１４は、データの消去に失敗したことを示す検証結果を表示装置１８に出力する。
　図４の処理によれば、ＲＡＭ１２に格納できない大量のデータを比較するので、データを一時的に退避するために外部の情報処理装置が必要とされる。従って、外部の情報処理装置を必要とせず、情報処理装置１のみで実行可能なデータ消去の検証方法が求められる。
　図５は、比較例２に係る消去処理を示すフローチャートである。図５は、特許文献１に開示されたデータ消去の検証方法を示す。
　ステップＳ１１において、消去コントローラ１４は、例えば図３に示すように指定された論理ブロック３１に既知のパターンデータを書き込む。パターンデータは、例えば、すべて１からなるビット列、すべて０からなるビット列、ランダムなビット列、などを含む。パターンデータは、不揮発性メモリ１５に予め格納されている。パターンデータは、変更前の暗号鍵を用いて暗号化されて記憶領域の指定された論理ブロック３１に書き込まれる。
　ステップＳ１２において、消去コントローラ１４は、不揮発性メモリ２３に格納された暗号鍵を変更する。
　ステップＳ１３において、消去コントローラ１４は、ステップＳ１１の場合と同じ指定された論理ブロック３１の現在のデータを読み出す。
　ステップＳ１４において、消去コントローラ１４は、現在のデータがパターンデータと異なるか否かを判断し、ＹＥＳのときはステップＳ１５に進み、ＮＯのときはステップＳ１６に進む。
　ステップＳ１５において、消去コントローラ１４は、データの消去に成功したことを示す検証結果を表示装置１８に出力する。また、ステップＳ１６において、消去コントローラ１４は、データの消去に失敗したことを示す検証結果を表示装置１８に出力する。
　パターンデータは、上述したように、変更前の暗号鍵が不揮発性メモリ２３に格納されている場合に、記憶領域の指定された論理ブロック３１に書き込まれる。従って、パターンデータは、実質的に、図４の処理の「元データ」、すなわち、変更前の暗号鍵が不揮発性メモリ２３に格納されている場合に、記憶領域の指定された論理ブロック３１から読み出されたデータに対応する。
　図５の処理によれば、既知のパターンデータを用いることにより、外部の情報処理装置を必要とせず、情報処理装置１のみで実行可能である。しかしながら、図５の処理は、図４の処理と同様に、大量のデータを比較するために、情報処理装置１に大きな負荷がかかる。従って、データの消去に成功したか否かをより小さな負荷で検証できる消去処理が求められる。
　次いで、データの消去に成功したか否かをより小さな負荷で検証できる、実施形態に係る消去処理について説明する。
［実施例１］
　図６は、図１の消去コントローラ１４によって実行される実施例１に係る消去処理を示すフローチャートである。
　ステップＳ２１において、消去コントローラ１４は、例えば図３に示すように指定された論理ブロック３１に既知のパターンデータを書き込む。不揮発性メモリ１５は、パターンデータを格納するとともに、任意のハッシュ関数を用いて計算されたパターンデータのハッシュ値を予め格納している。ハッシュ関数は、例えば、ＳＨＡ－２５６などのＳＨＡ－２関数であってもよい。ＳＨＡ－２５６関数は、最長で２（６４－１）ビットまでの任意長のデータから、２５６ビット（３２バイト）のハッシュ値を生成する。
　ステップＳ２２において、消去コントローラ１４は、不揮発性メモリ２３に格納された暗号鍵を変更する。
　ステップＳ２３において、消去コントローラ１４は、ステップＳ２１の場合と同じ指定された論理ブロック３１の現在のデータを読み出す。次いで、ステップＳ２４において、消去コントローラ１４は、パターンデータのハッシュ値を計算するために用いたハッシュ関数と同じハッシュ関数を用いて、現在のデータのハッシュ値を計算する。
　ステップＳ２５において、消去コントローラ１４は、パターンデータのハッシュ値を不揮発性メモリ１５から読み出す。
　ステップＳ２６において、消去コントローラ１４は、現在のデータのハッシュ値がパターンデータのハッシュ値とは異なるか否かを判断し、ＹＥＳのときはステップＳ２７に進み、ＮＯのときはステップＳ２８に進む。
　異なるデータのハッシュ値が衝突する可能性がある。ただし、比較されるすべての論理ブロック３１においてパターンデータのハッシュ値及び現在のデータのハッシュ値が衝突する可能性は極めて低いと考えられる。従って、例えば１０００個の論理ブロック３１においてハッシュ値を比較する場合、数個の論理ブロック３１においてハッシュ値が一致していても、消去コントローラ１４は、データの消去に成功したと判断してもよい。また、半分以上の論理ブロック３１においてハッシュ値が異なる場合、消去コントローラ１４は、データの消去に成功したと判断してもよい。
　また、互いに近接したいくつかの論理ブロック３１においてパターンデータのハッシュ値及び現在のデータのハッシュ値が一致する場合、消去コントローラ１４は、データの消去に失敗したと判断してもよい。この場合、これらの論理ブロック３１を含む領域が暗号化及び復号の対象ではないと考えられる。
　ステップＳ２７において、消去コントローラ１４は、データの消去に成功したことを示す検証結果を表示装置１８に出力する。また、ステップＳ２８において、消去コントローラ１４は、データの消去に失敗したことを示す検証結果を表示装置１８に出力する。
　図７は、比較例１、比較例２、及び実施例１に係る検証方法を比較する表である。記憶装置１３が１ＴＢの記憶領域を有し、１ＴＢの記憶領域が１００ＭＢのサイズをそれぞれ有する１００００個の論理ブロック３１に分割される場合を想定する。また、記憶領域の１０％、すなわち、１０００個の論理ブロック３１の合計１００ＧＢのデータを読み出して検証する場合を想定する。比較例１によれば、１００ＧＢのデータを外部の情報処理装置に一時的に退避する必要がある。また、比較例１及び比較例２によれば、暗号鍵の変更前及び変更後の１００ＧＢのデータを互いに比較する必要がある。一方、実施例１によれば、ＳＨＡ－２５６関数を用いる場合、各論理ブロック３１のデータは、３２バイトのハッシュ値によって表される。従って、実施例１によれば、データを外部の情報処理装置に一時的に退避することは不要であり、また、暗号鍵の変更前及び変更後のデータとして、合計３２ＫＢのデータを比較するだけでよい。このように、実施例１によれば、データの消去に成功したか否かを小さな負荷で検証することができる。
　記憶領域の１０％のデータを読み出して検証する場合、１０個ごとに１つの論理ブロック３１のデータを指定してもよい。また、記憶領域のうちの５％のデータを読み出して検証する場合、２０個ごとに１つの論理ブロック３１のデータを指定してもよい。記憶領域が１００００個の論理ブロック３１に分割され、記憶領域の１０％、すなわち、１０００個の論理ブロック３１のデータを読み出して検証する場合、データのハッシュ値は合計３２ＫＢのサイズを有する。また、記憶領域が１０００個の論理ブロック３１に分割され、記憶領域の１０％、すなわち、１００個の論理ブロック３１のデータを読み出して検証する場合、データのハッシュ値は合計３２００バイトのサイズを有する。また、記憶領域が１００００個の論理ブロック３１に分割され、記憶領域の５％、すなわち、５００個の論理ブロック３１のデータを読み出して検証する場合、データのハッシュ値は合計１６ＫＢのサイズを有する。また、記憶領域が１０００個の論理ブロック３１に分割され、記憶領域の５％、すなわち、５０個の論理ブロック３１のデータを読み出して検証する場合、データのハッシュ値は合計１６００バイトのサイズを有する。いずれの場合でも、比較されるデータのサイズは、比較例１及び比較例２の場合よりもずっと小さくなる。
　比較する論理ブロック３１をランダムに指定する場合、論理ブロック３１のアドレスをさらに記憶する必要がある。記憶領域が１００００個又は１０００個の論理ブロック３１に分割される場合、各論理ブロック３１のアドレス（０～９９９９又は０～９９９）は２バイトで表される。従って、１０００個、５００個、１００個、又は５０個の論理ブロック３１のデータを読み出して検証する場合、記憶されるアドレスの合計サイズは、２０００バイト、１０００バイト、２００バイト、又は１００バイトになる。いずれの場合でも、記憶されるアドレスのサイズは比較的小さい。
　図８は、図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するために比較される論理ブロック３１の配置の第１の変形例を示す図である。記憶領域は、記憶領域を論理的に分割した複数の部分領域であって、論理的に連続した複数の論理ブロック３１をそれぞれ含む複数の部分領域２４ａ－１～２４ａ－２を含んでもよい。図８の例では、部分領域２４ａ－１は、部分領域２４ａ－２の論理アドレスよりも小さな論理アドレスを有する。消去コントローラ１４は、複数の部分領域２４ａ－１～２４ａ－２のそれぞれに関して、当該部分領域に含まれる複数の論理ブロック３１のうち、部分領域ごとに異なる割合の論理ブロック３１を指定してもよい（例えば、図８のハッチングされた論理ブロック３１）。ハッシュ値は、指定された複数の論理ブロック３１に格納されたデータに基づいて計算される。情報処理装置１の重要なファイル（例えば、情報処理装置１へのログインパスワードなどの機密データ）は、小さい論理アドレスを有する論理ブロック３１に格納されている可能性が高いと考えられる。従って、消去コントローラ１４は、部分領域２４ａ－１において、部分領域２４ａ－２における割合よりも多くの割合の論理ブロック３１を指定してもよい。図８に示すように論理ブロック３１を指定することにより、情報処理装置１の重要なファイルを含むと考えられる領域に格納されたデータの消去をより確実に検証することができる。
　記憶装置１３の記憶領域は、２つの部分領域２４ａ－１～２４ａ－２に限らず、３つ以上の部分領域に分割されてもよい。
　図９は、図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するために比較される論理ブロック３１の配置の第２の変形例を示す図である。消去コントローラ１４は、論理的に互いに隣接する複数の論理ブロック３１を指定してもよい（例えば、図９のハッチングされた論理ブロック３１）。ハッシュ値は、論理的に互いに隣接する複数の論理ブロック３１に格納されたデータに基づいて計算される。ハッシュ値は、論理的に互いに隣接する２つの論理ブロック３１に格納されたデータの論理積、論理和、又は排他的論理和に基づいて計算されてもよい。図９に示すように論理ブロック３１を指定することにより、ハッシュ値の衝突を回避できる場合がある。
［実施例２］
　図１０は、図１の消去コントローラ１４によって実行される実施例２に係る消去処理を示すフローチャートである。
　ステップＳ３１において、消去コントローラ１４は、例えば図３、図８、又は図９に示すように指定された論理ブロック３１の元データを読み出す。次いで、ステップＳ３２において、消去コントローラ１４は、元データのハッシュ値を計算する。論理ブロック３１ごとに１つのハッシュ値が計算されてもよく、予め決められた個数の論理ブロック３１ごとに１つのハッシュ値が計算されてもよい。後者の場合、ＲＡＭ１２において、読み出されたデータを格納するためのバッファメモリが設けられる。バッファメモリは、例えば、論理ブロック３１の１０倍のサイズを有する。消去コントローラ１４は、読み出されたデータを順次にバッファメモリに書き込み、バッファメモリがフルになったとき、データのハッシュ値を計算する。図１０の処理の実行中（特に、暗号鍵の変更前後）に情報処理装置１の電源はオフされないので、計算されたハッシュ値はＲＡＭ１２に保持されてもよい。また、計算されたハッシュ値は不揮発性メモリ１５に保持されてもよい。
　ステップＳ３３において、消去コントローラ１４は、不揮発性メモリ２３に格納された暗号鍵を変更する。
　ステップＳ３４において、消去コントローラ１４は、ステップＳ３１の場合と同じ指定された論理ブロック３１の現在のデータを読み出す。次いで、ステップＳ３５において、消去コントローラ１４は、元データのハッシュ値を計算するために用いたハッシュ関数と同じハッシュ関数を用いて、現在のデータのハッシュ値を計算する。元データのハッシュ値を計算する場合と同様に、論理ブロック３１ごとに１つのハッシュ値が計算されてもよく、予め決められた個数の論理ブロック３１ごとに１つのハッシュ値が計算されてもよい。これにより、同じ１つ又は複数の論理ブロック３１について、元データのハッシュ値が計算され（ステップＳ３２）、現在のデータのハッシュ値が計算される（ステップＳ３５）。
　ステップＳ３６において、消去コントローラ１４は、現在のデータのハッシュ値が元データのハッシュ値とは異なるか否かを判断し、ＹＥＳのときはステップＳ３７に進み、ＮＯのときはステップＳ３８に進む。
　前述したように、異なるデータのハッシュ値が衝突する可能性がある。ただし、比較されるすべての論理ブロック３１において元データのハッシュ値及び現在のデータのハッシュ値が衝突する可能性は極めて低いと考えられる。従って、例えば１０００個の論理ブロック３１においてハッシュ値を比較する場合、数個の論理ブロック３１においてハッシュ値が一致していても、消去コントローラ１４は、データの消去に成功したと判断してもよい。また、半分以上の論理ブロック３１においてハッシュ値が異なる場合、消去コントローラ１４は、データの消去に成功したと判断してもよい。
　また、互いに近接したいくつかの論理ブロック３１において元データのハッシュ値及び現在のデータのハッシュ値が一致する場合、消去コントローラ１４は、データの消去に失敗したと判断してもよい。この場合、これらの論理ブロック３１を含む領域が暗号化及び復号の対象ではないと考えられる。
　ステップＳ３７において、消去コントローラ１４は、データの消去に成功したことを示す検証結果を表示装置１８に出力する。また、ステップＳ３８において、消去コントローラ１４は、データの消去に失敗したことを示す検証結果を表示装置１８に出力する。
　実施例２によれば、実施例１と同様に、データを外部の情報処理装置に一時的に退避することは不要であり、また、暗号鍵の変更前及び変更後のデータとして、ハッシュ値を比較するだけでよい。このように、実施例２によれば、データの消去に成功したか否かを小さな負荷で検証することができる。
　一般に、ソリッドステートドライブでは、データの書き込みはデータの読み出しよりも時間がかかる。図１０の処理によれば、パターンデータを記憶装置１３に書き込む必要がないので、図６の場合よりも処理時間を短縮することができる。
　また、複数の論理ブロック３１ごとに１つのハッシュ値を計算する場合、論理ブロック３１ごとに１つのハッシュ値を計算する場合よりも、計算量が低減されて処理速度が向上し、また、計算されたハッシュ値を格納するために必要な記憶容量が削減される。
［実施例３］
　図１１は、図１の消去コントローラ１４によって実行される実施例３に係る消去処理を示すフローチャートである。
　ステップＳ４１において、消去コントローラ１４は、記憶領域の全体及び部分の元データを読み出す。記憶領域は、記憶領域を互いに異なる複数のサイズで論理的に分割した複数の部分領域を含む。元データは、記憶領域の全体及び複数のサイズを有する複数の部分領域のそれぞれに関して読み出される。ステップＳ４２において、消去コントローラ１４は、記憶領域の全体及び複数のサイズを有する複数の部分領域のそれぞれに関して、当該領域に格納された元データのハッシュ値を計算する。
　図１２は、図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するためにすべての論理ブロック３１が比較される場合を示す図である。図１３は、図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するために部分領域２４ｂ－１，２４ｂ－２のそれぞれに含まれる論理ブロック３１が比較される場合を示す図である。図１４は、図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するために部分領域２４ｃ－１～２４ｃ－４のそれぞれに含まれる論理ブロック３１が比較される場合を示す図である。図１５は、図２のフラッシュメモリ２４の論理ブロック３１を示す概略図であって、データの消去を検証するために部分領域２４ｄ－１～２４ｄ－８のそれぞれに含まれる論理ブロック３１が比較される場合を示す図である。図１２の場合、記憶領域の全体で１つのハッシュ値が計算される。図１３の場合、記憶領域の全体が２つの部分領域２４ｂ－１，２４ｂ－２に分割され、部分領域２４ｂ－１，２４ｂ－２のそれぞれについて１つのハッシュ値が計算される。図１４の場合、記憶領域の全体が４つの部分領域２４ｃ－１～２４ｃ－４に分割され、部分領域２４ｃ－１～２４ｃ－４のそれぞれについて１つのハッシュ値が計算される。図１５の場合、記憶領域の全体が８つの部分領域２４ｄ－１～２４ｄ－８に分割され、部分領域２４ｄ－１～２４ｄ－８のそれぞれについて１つのハッシュ値が計算される。図１２～図１５と同様に、より細分化された部分領域のそれぞれについてハッシュ値が計算されてもよい。
　図１１のステップＳ４３において、消去コントローラ１４は、不揮発性メモリ２３に格納された暗号鍵を変更する。
　ステップＳ４４において、消去コントローラ１４は、記憶領域の現在のデータを読み出す。次いで、ステップＳ４５において、消去コントローラ１４は、記憶領域の全体の現在のデータのハッシュ値を計算する。
　ステップＳ４６において、消去コントローラ１４は、現在のデータのハッシュ値が、ステップＳ４２において計算された対応する元データのハッシュ値と異なるか否かを判断し、ＹＥＳのときはステップＳ４９に進み、ＮＯのときはステップＳ４７に進む。
　ステップＳ４７において、消去コントローラ１４は、ステップＳ４２において計算された元データのすべてのハッシュ値に対して比較したか否かを判断し、ＹＥＳのときはステップＳ５０に進み、ＮＯのときはステップＳ４８に進む。
　ステップＳ４８において、消去コントローラ１４は、記憶領域を分割した各部分領域の現在のデータのハッシュ値を計算する。ステップＳ４８を最初に実行する場合、消去コントローラ１４は、記憶領域を２つに分割した部分領域２４ｂ－１，２４ｂ－２のそれぞれについて現在のデータのハッシュ値を計算する。ステップＳ４８を２回目に実行する場合、消去コントローラ１４は、記憶領域を４つに分割した部分領域２４ｃ－１～２４ｃ－４のそれぞれについて現在のデータのハッシュ値を計算する。以後、消去コントローラ１４は、ステップＳ４６又はＳ４７においてＹＥＳと判断されるまでステップＳ４８を同様に繰り返し、部分領域の現在のデータのハッシュ値を計算する。
　ステップＳ４９において、消去コントローラ１４は、データの消去に成功したことを示す検証結果を表示装置１８に出力する。また、ステップＳ５０において、消去コントローラ１４は、データの消去に失敗したことを示す検証結果を表示装置１８に出力する。
　図１１の処理によれば、ある部分領域において元データのハッシュ値及び現在のデータのハッシュ値が衝突しても、より小さな部分領域のハッシュ値を比較することにより、ハッシュ値の衝突を回避できる場合がある。
［第１の実施形態の変形例］
　図１６は、第１の実施形態の変形例に係る情報処理装置１Ａの構成を示すブロック図である。情報処理装置１Ａは、図１の情報処理装置１の各構成要素に加えて、外部装置に接続するための装置インターフェース（Ｉ／Ｆ）１９をさらに備える。装置インターフェース１９は、例えば、ＵＳＢである。図１６の例では、装置インターフェース１９は、ＵＳＢメモリ、ソリッドステートドライブ、ハードディスクドライブなどの外部記憶装置４１に接続される。
　図６他を参照して説明される消去処理のためのプログラムは、不揮発性メモリ１５に格納されることに代えて、外部記憶装置４１に格納されてもよい。この場合、消去コントローラ１４は、消去処理のためのプログラムを外部記憶装置４１から読み出して実行する。また、消去処理のためのプログラムは、複数の部分に分割され、一部が不揮発性メモリ１５に格納され、他の一部が外部記憶装置４１に格納されてもよい。この場合、外部記憶装置４１に格納されたプログラム部分を実行することにより、不揮発性メモリ１５に格納されたプログラム部分が呼び出されて実行される。
　例えば、情報処理装置１Ａが実施例２に係る消去処理を実行する場合、計算された元データのハッシュ値は、ＲＡＭ１２又は不揮発性メモリ１５に格納されることに代えて、外部記憶装置４１に格納されてもよい。ハッシュ値から元データを推測することは困難であるので、外部記憶装置４１を紛失した場合又は盗難にあった場合であっても、機密データが漏洩する可能性は低い。
　計算された元データのハッシュ値は、通信装置１６を介して接続された外部の情報処理装置に送信されて格納されてもよい。また、情報処理装置１，１Ａは、ＣＤ、ＤＶＤなどの記憶媒体のためのドライブ装置をさらに備えてもよく、この場合、計算された元データのハッシュ値は、ＣＤ、ＤＶＤなどに格納されてもよい。
［第１の実施形態の効果等］
　第１の実施形態に係る情報処理装置１は、格納されるデータの自己暗号化機能を有する記憶装置１３と、記憶装置１３に格納されたデータの消去を制御する消去コントローラ１４とを備える。記憶装置１３は、記憶領域を有する記憶媒体と、暗号鍵を格納した不揮発性メモリ２３と、入力されたデータを記憶領域に書き込み、記憶領域から読み出されたデータを出力し、記憶領域に書き込まれるデータの少なくとも一部を暗号鍵を用いて暗号化し、記憶領域から読み出されたデータの少なくとも一部を暗号鍵を用いて復号する入出力コントローラ２１とを備える。消去コントローラ１４は、不揮発性メモリ２３に第１の暗号鍵が格納されている場合、記憶領域の指定された位置に格納されるべきデータに基づいて、又は、記憶領域の指定された位置に格納されているデータに基づいて計算された第１のハッシュ値を取得する。消去コントローラ１４は、不揮発性メモリ２３に格納された第１の暗号鍵を第２の暗号鍵に変更するように記憶装置１３を制御する。消去コントローラ１４は、不揮発性メモリ２３に第２の暗号鍵が格納されている場合、記憶領域の指定された位置から読み出されたデータに基づいて第２のハッシュ値を計算する。消去コントローラ１４は、第２のハッシュ値が第１のハッシュ値とは異なる場合、記憶装置１３に格納されたデータの消去に成功したことを示す検証結果を出力する。消去コントローラ１４は、第２のハッシュ値が第１のハッシュ値に一致する場合、記憶装置１３に格納されたデータの消去に失敗したことを示す検証結果を出力する。
　これにより、記憶装置１３に格納されたデータの消去に成功したか否かを従来よりも小さな負荷で検証することができる。
　第１の実施形態に係る情報処理装置１によれば、消去コントローラ１４は、予め決められたパターンデータを記憶領域の指定された位置に格納するように記憶装置１３を制御してもよい。この場合、第１のハッシュ値は、パターンデータに基づいて計算される。
　これにより、データを外部の情報処理装置に一時的に退避することなく、データ消去を検証することができる。
　第１の実施形態に係る情報処理装置１によれば、消去コントローラ１４は、記憶領域の指定された位置から読み出されたデータに基づいて、第１のハッシュ値を計算してもよい。
　これにより、データを外部の情報処理装置に一時的に退避することなく、データ消去を検証することができる。
　第１の実施形態に係る情報処理装置１によれば、記憶領域は複数のブロックを含んでもよい。この場合、第１及び第２のハッシュ値は、予め決められた個数のブロックごとに、当該ブロックに格納されたデータに基づいて計算される。
　これにより、論理ブロック３１ごとに１つのハッシュ値を計算する場合よりも、計算量が低減されて処理速度が向上し、また、計算されたハッシュ値を格納するために必要な記憶容量が削減される。
　第１の実施形態に係る情報処理装置１によれば、記憶領域は、記憶領域を論理的に分割した複数の部分領域であって、論理的に連続した複数のブロックをそれぞれ含む複数の部分領域を含んでもよい。この場合、消去コントローラ１４は、複数の部分領域のそれぞれに関して、当該部分領域に含まれる複数の論理ブロックのうち、部分領域ごとに異なる割合の論理ブロックを指定する。第１及び第２のハッシュ値は、指定された複数のブロックに格納されたデータに基づいて計算される。
　これにより、情報処理装置１の重要なファイルを含むと考えられる領域に格納されたデータの消去をより確実に検証することができる。
　第１の実施形態に係る情報処理装置１によれば、記憶領域は複数のブロックを含んでもよい。この場合、第１及び第２のハッシュ値は、論理的に互いに隣接する複数のブロックに格納されたデータに基づいて計算される。
　これにより、ハッシュ値の衝突を回避できる場合がある。
　第１の実施形態に係る情報処理装置１によれば、記憶領域は、記憶領域を互いに異なる複数のサイズで論理的に分割した複数の部分領域を含んでもよい。この場合、第１のハッシュ値は、複数のサイズを有する複数の部分領域のそれぞれに関して、当該部分領域に格納されたデータに基づいて計算される。消去コントローラ１４は、複数のサイズのうち第１のサイズを有する複数の部分領域のそれぞれに関して、当該部分領域に格納されたデータに基づいて第２のハッシュ値を計算する。消去コントローラ１４は、第１のサイズを有する部分領域に関して第２のハッシュ値が第１のハッシュ値とは異なる場合、記憶装置１３に格納されたデータの消去に成功したことを示す検証結果を出力する。消去コントローラ１４は、第１のサイズを有する部分領域に関して第２のハッシュ値が第１のハッシュ値に一致する場合、複数のサイズのうち、第１のサイズよりも小さい第２のサイズを有する複数の部分領域のそれぞれに関して、当該部分領域に格納されたデータに基づいて第２のハッシュ値を計算する。消去コントローラ１４は、第２のサイズを有する部分領域に関して第２のハッシュ値が第１のハッシュ値とは異なる場合、記憶装置１３に格納されたデータの消去に成功したことを示す検証結果を出力する。
　これにより、ある部分領域において元データのハッシュ値及び現在のデータのハッシュ値が衝突しても、より小さな部分領域のハッシュ値を比較することにより、ハッシュ値の衝突を回避できる場合がある。
　第１の実施形態に係る情報処理装置１は、検証結果を出力する表示装置１８を備えてもよい。
　これにより、記憶装置１３に格納されたデータの消去に成功したか否かを把握することができる。
　第１の実施形態に係る情報処理方法は、自己暗号化機能を有する記憶装置１３に格納されたデータの消去を制御する。記憶装置１３は、記憶領域を有する記憶媒体と、暗号鍵を格納した不揮発性メモリ２３と、入力されたデータを記憶領域に書き込み、記憶領域から読み出されたデータを出力し、記憶領域に書き込まれるデータの少なくとも一部を暗号鍵を用いて暗号化し、記憶領域から読み出されたデータの少なくとも一部を暗号鍵を用いて復号する入出力コントローラ２１とを備える。情報処理方法は、不揮発性メモリ２３に第１の暗号鍵が格納されている場合、記憶領域の指定された位置に格納されるべきデータに基づいて、又は、記憶領域の指定された位置に格納されているデータに基づいて計算された第１のハッシュ値を取得するステップを含む。情報処理方法は、不揮発性メモリ２３に格納された第１の暗号鍵を第２の暗号鍵に変更するように記憶装置１３を制御するステップを含む。情報処理方法は、不揮発性メモリ２３に第２の暗号鍵が格納されている場合、記憶領域の指定された位置から読み出されたデータに基づいて第２のハッシュ値を計算するステップを含む。情報処理方法は、第２のハッシュ値が第１のハッシュ値とは異なる場合、記憶装置１３に格納されたデータの消去に成功したことを示す検証結果を出力するステップを含む。情報処理方法は、第２のハッシュ値が第１のハッシュ値に一致する場合、記憶装置１３に格納されたデータの消去に失敗したことを示す検証結果を出力するステップを含む。
　これにより、記憶装置１３に格納されたデータの消去に成功したか否かを従来よりも小さな負荷で検証することができる。
　第１の実施形態に係るプログラムは、情報処理装置１に実装されたプロセッサによって実行される命令を含む。情報処理装置１は、格納されるデータの自己暗号化機能を有する記憶装置１３をさらに備える。記憶装置１３は、記憶領域を有する記憶媒体と、暗号鍵を格納した不揮発性メモリ２３と、入力されたデータを記憶領域に書き込み、記憶領域から読み出されたデータを出力し、記憶領域に書き込まれるデータの少なくとも一部を暗号鍵を用いて暗号化し、記憶領域から読み出されたデータの少なくとも一部を暗号鍵を用いて復号する入出力コントローラとを備える。命令は、プロセッサに、不揮発性メモリ２３に第１の暗号鍵が格納されている場合、記憶領域の指定された位置に格納されるべきデータに基づいて、又は、記憶領域の指定された位置に格納されているデータに基づいて計算された第１のハッシュ値を取得することを含む。命令は、プロセッサに、不揮発性メモリ２３に格納された第１の暗号鍵を第２の暗号鍵に変更するように記憶装置１３を制御することを含む。命令は、プロセッサに、不揮発性メモリ２３に第２の暗号鍵が格納されている場合、記憶領域の指定された位置から読み出されたデータに基づいて第２のハッシュ値を計算することを含む。命令は、プロセッサに、第２のハッシュ値が第１のハッシュ値とは異なる場合、記憶装置１３に格納されたデータの消去に成功したことを示す検証結果を出力することを含む。命令は、プロセッサに、第２のハッシュ値が第１のハッシュ値に一致する場合、記憶装置１３に格納されたデータの消去に失敗したことを示す検証結果を出力することを実行させる。
　これにより、記憶装置１３に格納されたデータの消去に成功したか否かを従来よりも小さな負荷で検証することができる。
［第２の実施形態］
　第２の実施形態では、第１の実施形態の消去処理（図１０を参照）を実行しながら、データ消去の進捗度を表示する場合について説明する。
　図１７は、第２の実施形態に係る情報処理装置１によって実行される消去処理を示すフローチャートである。第２の実施形態に係る情報処理装置１は、第１の実施形態の場合と同様に構成される。図１７の消去処理は、図１の消去コントローラ１４によって実行される。
　ステップＳ１０１において、消去コントローラ１４は前処理を実行し、指定された論理ブロック３１の元データのハッシュ値を計算する。
　ステップＳ１０２において、消去コントローラ１４は鍵変更処理を実行し、不揮発性メモリ２３に格納された暗号鍵を変更する。
　ステップＳ１０３において、消去コントローラ１４は検証処理を実行し、現在のデータのハッシュ値が元データのハッシュ値とは異なるか否か、すなわち、データの消去に成功したか否かを判断する。
　図１８は、図１７の前処理（ステップＳ１０１）のサブルーチンを示すフローチャートである。
　ステップＳ１１１において、消去コントローラ１４は、パラメータｉ１を１に初期化する。パラメータｉ１は、例えば図３、図８、又は図９に示すように指定された複数の論理ブロック３１のいずれかを示す。図１８の例では、Ｎ１個の論理ブロック３１が指定される。
　ステップＳ１１２において、消去コントローラ１４は、指定された論理ブロック３１のうち、ｉ１番目の論理ブロック３１の元データを読み出す。次いで、ステップＳ１１３において、消去コントローラ１４は、元データのハッシュ値を計算する。ステップＳ１１２～Ｓ１１３は、指定された論理ブロック３１のうちの１つに対して実行していることを除いて、図１０のステップＳ３１～Ｓ３２と同様である。
　ステップＳ１１４において、消去コントローラ１４は、元データのハッシュ値と、ｉ１番目の論理ブロック３１のアドレスとを、ＲＡＭ１２又は不揮発性メモリ１５（又は、図１６の外部記憶装置４１）に格納する。
　ステップＳ１１５において、消去コントローラ１４は、ステップＳ１１２～Ｓ１１４の処理を実行済みである論理ブロック３１の個数を、所定のフォーマットで表示装置１８に出力する。
　ステップＳ１１６において、消去コントローラ１４は、パラメータｉ１がしきい値Ｎ１を超えたか否かを判断し、ＹＥＳのときは図１７のステップＳ１０２に進み、ＮＯのときはステップＳ１１７に進む。
　ステップＳ１１７において、消去コントローラ１４は、パラメータｉ１を１だけインクリメントし、ステップＳ１１２～Ｓ１１６を繰り返す。
　図１９は、図１７の鍵変更処理（ステップＳ１０２）のサブルーチンを示すフローチャートである。
　ステップＳ１２１において、消去コントローラ１４は、不揮発性メモリ２３に格納された暗号鍵を変更する。ステップＳ１２１は、図１０のステップＳ３３と同様である。
　ステップＳ１２２において、消去コントローラ１４は、暗号鍵の変更が完了したことを、所定のフォーマットで表示装置１８に出力する。
　図２０は、図１７の検証処理（ステップＳ１０３）のサブルーチンを示すフローチャートである。
　ステップＳ１３１において、消去コントローラ１４は、パラメータｉ２を１に初期化する。パラメータｉ２は、図１８の前処理において指定されたＮ１個の論理ブロック３１のいずれかを示す。
　ステップＳ１３２において、消去コントローラ１４は、ＲＡＭ１２又は不揮発性メモリ１５（又は、図１６の外部記憶装置４１）に格納された元データのハッシュ値及びアドレスを読み出す。このアドレスに基づいて、前処理においてハッシュ値が計算された論理ブロック３１が特定される。
　ステップＳ１３３において、消去コントローラ１４は、ステップＳ１３２で読み出されたアドレスにより特定される論理ブロック３１のうち、ｉ２番目の論理ブロック３１の現在のデータを読み出す。次いで、ステップＳ１３４において、消去コントローラ１４は、現在のデータのハッシュ値を計算する。ステップＳ１３３～Ｓ１３４は、指定された論理ブロック３１のうちの１つに対して実行していることを除いて、図１０のステップＳ３４～Ｓ３５と同様である。
　ステップＳ１３５において、消去コントローラ１４は、現在のデータのハッシュ値が元データのハッシュ値とは異なるか否かを判断し、ＹＥＳのときはステップＳ１３６に進み、ＮＯのときはステップＳ１４０に進む。ステップＳ１３５は、指定された論理ブロック３１のうちの１つに対して実行していることを除いて、図１０のステップＳ３６と同様である。
　ステップＳ１３６において、消去コントローラ１４は、検証された論理ブロック３１、すなわち、現在のデータのハッシュ値が元データのハッシュ値と異なるか否かを判断した論理ブロック３１の個数を、所定のフォーマットで表示装置１８に出力する。
　ステップＳ１３７において、消去コントローラ１４は、パラメータｉ２がしきい値Ｎ１を超えたか否かを判断し、ＹＥＳのときはステップＳ１３９に進み、ＮＯのときはステップＳ１３８に進む。
　ステップＳ１３８において、消去コントローラ１４は、パラメータｉ２を１だけインクリメントし、ステップＳ１３２～Ｓ１３７を繰り返す。
　ステップＳ１３９において、消去コントローラ１４は、データの消去に成功したことを示す検証結果を表示装置１８に出力する。ステップＳ１４０において、消去コントローラ１４は、データの消去に失敗したことを示す検証結果を表示装置１８に出力する。
　図２１は、図１７の消去処理を実行することによって図１の表示装置１８に表示される、データ消去の進捗度を示す画像の一例を示す図である。図２１（ａ）は、前処理の進捗度を示す画像である。前処理の進捗度は、例えば、指定された論理ブロック３１の個数に対する処理された論理ブロック３１の個数の割合、すなわち、ｉ１／Ｎ１を示すプログレスバーによって表される。図２１（ｂ）は、鍵変更処理の進捗度を示す画像である。鍵変更処理の進捗度は、例えば、暗号鍵の変更が完了したか否かを示すプログレスバーによって表される。図２１（ｃ）は、検証処理の進捗度を示す画像である。検証処理の進捗度は、例えば、指定された論理ブロック３１の個数に対する検証された論理ブロック３１の個数の割合、すなわち、ｉ２／Ｎ１を示すプログレスバーによって表される。
　図２２は、図１７の消去処理を実行することによって図１の表示装置１８に表示される、データ消去の進捗度を示す画像の他の一例を示す図である。図２１に示す３つのプログレスバーを１つにまとめて表示してもよい。
　データ消去の進捗度は、図２１及び図２２のような画像として表示されることに代えて、下記のようなテキストとして表示されてもよい。
前処理：　　ａ１
鍵変更処理：ａ２
検証処理：　ａ３
　ここで、ａ１は、指定されたブロックの個数Ｎ１から開始して、パラメータｉ１が増大するにつれて減少する（ａ１＝Ｎ１－ｉ１）。ａ２は、暗号鍵が変更される前に「１」になり、暗号鍵が変更された後に「０」になる。ａ３は、指定されたブロックの個数Ｎ１から開始して、パラメータｉ２が増大するにつれて減少する（ａ３＝Ｎ１－ｉ２）。
　また、データ消去の進捗度は、下記のようなテキストとして表示されてもよい。
前処理：　　ｂ１／Ｎ１
鍵変更処理：ｂ２
検証処理：　ｂ３／Ｎ１
　ここで、ｂ１＝ｉ１である。ｂ２は、暗号鍵が変更される前に「０」になり、暗号鍵が変更された後に「１」になる。また、ｂ３＝ｉ２である。
　また、データ消去の進捗度は、「ｃ」としてまとめて表示されてもよく、ここで、ｃ＝ａ１＋ａ２＋ａ３である。また、データ消去の進捗度は、「ｄ／Ｎ」としてまとめて表示されてもよく、ここで、ｄ＝ｂ１＋ｂ２＋ｂ３，Ｎ＝Ｎ１×２＋１である。
　前述したように、複数の論理ブロック３１ごとに１つのハッシュ値を計算する場合、データ消去の進捗度は、１つのハッシュ値に対応する論理ブロック３１のグループを単位として、論理ブロック３１のグループの個数又は割合に基づいて、画像又はテキストとして表示されてもよい。
　図２０の検証処理では、１つの論理ブロック３１において現在のデータのハッシュ値が元データのハッシュ値に一致する場合、データの消去に失敗したと判断される。しかしながら、前述したように、指定された論理ブロック３１のうちの一部においてハッシュ値が一致していても、消去コントローラ１４は、データの消去に成功したと判断してもよい。次に、図２３～図２５を参照して、このようなハッシュ値の衝突を許容する検証処理の変形例について説明する。
　図２３は、図１７の検証処理の第１の変形例を示すフローチャートである。図２３の処理は、図２０の各ステップに加えて、ステップＳ１４１～Ｓ１４３を含む。
　ステップＳ１４１において、消去コントローラ１４は、パラメータｊ１を０に初期化する。パラメータｊ１を用いて、現在のデータのハッシュ値が元データのハッシュ値に一致した論理ブロック３１の個数がカウントされる。
　ステップＳ１３５において現在のデータのハッシュ値が元データのハッシュ値に一致すると判断したとき、処理はステップＳ１４２に進む。ステップＳ１４２において、消去コントローラ１４は、パラメータｊ１を１だけインクリメントする。
　ステップＳ１４３において、消去コントローラ１４は、パラメータｊ１がしきい値Ｔｈ１を超えたか否かを判断し、ＹＥＳのときはステップＳ１４０に進み、ＮＯのときはステップＳ１３６に進む。
　図２３の検証処理によれば、しきい値Ｔｈ１以下の個数の論理ブロック３１においてハッシュ値の衝突が発生しても、他の論理ブロック３１においてハッシュ値が異なるならば、データの消去に成功したと判断することができる。
　図２４は、図１７の検証処理の第２の変形例を示すフローチャートである。図２４の処理は、図２０の各ステップに加えて、ステップＳ１５１～Ｓ１５６を含む。
　ステップＳ１５１において、消去コントローラ１４は、パラメータｊ２を０に初期化する。パラメータｊ２を用いて、指定された論理ブロック３１のうち、互いに近接したいくつかの論理ブロック３１において連続して発生するハッシュ値の衝突の回数がカウントされる。
　ステップＳ１３５において現在のデータのハッシュ値が元データのハッシュ値と異なると判断したとき、処理はステップＳ１５２に進み、そうでないとき、処理はステップＳ１５３に進む。ステップＳ１５２において、消去コントローラ１４はパラメータｊ２を１だけデクリメントする。ステップＳ１５３において、消去コントローラ１４は、パラメータｊ２を１だけインクリメントする。
　ステップＳ１５４において、消去コントローラ１４は、パラメータｊ２が０より小さいか否かを判断し、ＹＥＳのときはステップＳ１５５に進み、ＮＯのときはステップＳ１５６に進む。ステップＳ１５５において、消去コントローラ１４は、パラメータｊ２を０に再初期化する。
　ステップＳ１５６において、消去コントローラ１４は、パラメータｊ２がしきい値Ｔｈ２を超えたか否かを判断し、ＹＥＳのときはステップＳ１４０に進み、ＮＯのときはステップＳ１３６に進む。
　図２４の検証処理によれば、ハッシュ値の一致又は不一致に応じて、パラメータｊ２が増大又は減少する。従って、指定された論理ブロック３１のうち、互いに近接したいくつかの論理ブロック３１においてハッシュ値の衝突が連続して発生する場合、パラメータｊ２は増大する。この場合、これらの論理ブロック３１を含む記憶領域は、暗号化の対象ではなく、データが平文のまま格納されていると考えられる。一方、指定された論理ブロック３１のうち、互いに近接したいくつかの論理ブロック３１においてハッシュ値の一致及び不一致がほぼ交替して発生する場合、パラメータｊ２は増大しない。この場合、ハッシュ値の衝突は偶然であると考えられる。
　図２５は、図１７の検証処理の第３の変形例を示すフローチャートである。図２５の処理は、図２０の各ステップに加えて、ステップＳ１６１～Ｓ１６９を含む。
　ステップＳ１３５において現在のデータのハッシュ値が元データのハッシュ値に一致すると判断したとき、処理はステップＳ１６１に進む。ステップＳ１６１において、消去コントローラ１４は、ハッシュ値の衝突が発生した論理ブロック３１のアドレスを、ＲＡＭ１２又は不揮発性メモリ１５（又は、図１６の外部記憶装置４１）に格納する。
　ステップＳ１３７においてパラメータｉ２がしきい値Ｎ１を超えたとき、処理はステップＳ１６２に進む。ステップＳ１６２において、消去コントローラ１４は、パラメータｉ３，ｉ４をそれぞれ１に初期化し、パラメータｊ３を０に初期化する。図２５の検証処理では、指定された論理ブロック３１のうち、互いに近接した所定個数の論理ブロック３１のグループにおいてハッシュ値の衝突の回数がカウントされる。パラメータｉ３は、論理ブロック３１のグループの位置を示す。パラメータｉ４は、あるグループに含まれる論理ブロック３１のいずれかを示す。図２５の例では、各グループはＮ４個の論理ブロック３１を含み、グループの位置は、指定された論理ブロック３１のうちで、Ｎ３＝Ｎ１－Ｎ４通りにシフトする。パラメータｊ３を用いて、あるグループにおけるハッシュ値の衝突の回数がカウントされる。
　ステップＳ１６３において、消去コントローラ１４は、ステップＳ１６１において格納されたアドレスに基づいて、ｉ３＋ｉ４番目の論理ブロック３１において、現在のデータのハッシュ値が元データのハッシュ値に一致するか否かを判断し、ＹＥＳのときはステップＳ１６４に進み、ＮＯのときはステップＳ１６５に進む。ステップＳ１６４において、消去コントローラ１４は、パラメータｊ３を１だけインクリメントする。
　ステップＳ１６５において、消去コントローラ１４は、パラメータｉ４がしきい値Ｎ４を超えたか否か、すなわち、現在のグループに含まれるすべての論理ブロック３１を処理したか否かを判断し、ＹＥＳのときはステップＳ１６７に進み、ＮＯのときはステップＳ１６６に進む。
　ステップＳ１６６において、消去コントローラ１４は、パラメータｉ４を１だけインクリメントし、ステップＳ１６３～Ｓ１６５を繰り返す。
　ステップＳ１６７において、消去コントローラ１４は、パラメータｊ３がしきい値Ｔｈ３を超えたか否かを判断し、ＹＥＳのときはステップＳ１４０に進み、ＮＯのときはステップＳ１６８に進む。
　ステップＳ１６８において、消去コントローラ１４は、パラメータｉ３がしきい値Ｎ３を超えたか否か、すなわち、論理ブロック３１のグループをすべての位置にシフトさせたか否かを判断し、ＹＥＳのときはステップＳ１３９に進み、ＮＯのときはステップＳ１６９に進む。
　ステップＳ１６９において、消去コントローラ１４は、パラメータｉ３を１だけインクリメントし、ステップＳ１６３～Ｓ１６８を繰り返す。
　図２５の処理によれば、互いに近接した所定個数の論理ブロック３１のグループにおいてハッシュ値の衝突が繰り返し発生する場合、これらの論理ブロック３１を含む記憶領域は、暗号化の対象ではなく、データが平文のまま格納されていると考えられる。
　ステップＳ１６７のしきい値Ｔｈ３は、例えば、グループに含まれる論理ブロック３１の個数Ｎ３に近い値に設定されてもよい。また、ステップＳ１６８において、消去コントローラ１４はｊ３／Ｎ３を計算してもよく、この場合、しきい値Ｔｈ３は、例えば、１に近い値に設定されてもよい。
［第２の実施形態の効果等］
　第２の実施形態に係る情報処理装置１によれば、消去コントローラ１４は、記憶装置１３に格納されたデータの消去の進捗度を表示装置１８に出力してもよい。
　これにより、データ消去の進捗度を把握することができる。
［第３の実施形態］
　図２６は、第３の実施形態に係る情報処理装置１及びサーバ装置を含む情報処理システムの構成を示すブロック図である。図２６の情報処理システムは、複数の情報処理装置１－１～１－３、サーバ装置２、及び通信回線３を含む。各情報処理装置１－１～１－３は、図１の情報処理装置１と同様に構成される。サーバ装置２は、通信回線３を介して各情報処理装置１－１～１－３に接続される。
　本明細書では、情報処理装置１－１～１－３をまとめて「情報処理装置１」を呼ぶ。
　図２７は、図２６のサーバ装置２の構成を示すブロック図である。サーバ装置２は、バス１２０、ＣＰＵ１２１、ＲＡＭ１２２、記憶装置１２３、通信装置１２６、入力装置１２７、及び表示装置１２８を備える。ＣＰＵ１２１は、サーバ装置２全体の動作を制御し、また、各情報処理装置１の記憶装置１３に格納されたデータの消去を管理する。ＲＡＭ１２２は、サーバ装置２の動作に必要なプログラム及びデータを一時的に記憶する。記憶装置１２３は、サーバ装置２の動作に必要なプログラムを格納する不揮発性記憶媒体である。通信装置１２６は、通信回線３を介して各情報処理装置１と通信可能に接続される。入力装置１２７は、サーバ装置２の動作を制御するユーザ入力を受ける。入力装置１２７は、例えば、キーボード及びポインティングデバイスを含む。表示装置１２８は、各情報処理装置１の記憶装置１３に格納されたデータの消去に関連する情報を表示する。ＣＰＵ１２１、ＲＡＭ１２２、記憶装置１２３、通信装置１２６、入力装置１２７、及び表示装置１２８は、バス１２０を介して互いに接続される。
　図２８は、図２６のサーバ装置２によって実行される消去処理を示すフローチャートである。図２９は、図２６の情報処理装置１によって実行される消去処理を示すフローチャートである。
　図２８のステップＳ２０１において、サーバ装置２のＣＰＵ１２１は、データの消去を指示する制御信号を情報処理装置１に送信する。
　図２９のステップＳ２１１において、情報処理装置１の消去コントローラ１４は、データの消去を指示する制御信号をサーバ装置２から受信する。次いで、消去コントローラ１４は、制御信号に従って、ステップＳ２１２～Ｓ２１９を実行する。ステップＳ２１２～Ｓ２１７は、図１０のステップＳ３１～Ｓ３６と同様である。ステップＳ２１７において現在のデータのハッシュ値が元データのハッシュ値と異なると判断したとき、処理はステップＳ２１８に進み、そうでないとき、処理はステップＳ２１９に進む。ステップＳ２１８において、消去コントローラ１４は、データの消去に成功したことを示す検証結果を含む通知信号をサーバ装置２に送信する。ステップＳ２１９において、消去コントローラ１４は、データの消去に失敗したことを示す検証結果を含む通知信号をサーバ装置２に送信する。
　図２８のステップＳ２０２において、サーバ装置２のＣＰＵ１２１は、検証結果を示す通知信号を情報処理装置１から受信する。ステップＳ２０３において、ＣＰＵ１２１は、検証結果を表示装置１２８に出力する。
　図２８及び図２９の処理によれば、複数の情報処理装置１の記憶装置１３に格納されたデータの消去をサーバ装置２によって集中的に制御することができ、また、データの消去に成功したか否かを小さな負荷で検証することができる。
　また、図３０～図３４を参照して説明するように、データ消去の進捗度をサーバ装置２の表示装置１２８に出力してもよい。
　図３０は、図２６のサーバ装置２によって実行される消去処理の変形例を示すフローチャートである。図３１は、図２６の情報処理装置１によって実行される消去処理の変形例を示すフローチャートである。図３０の処理は、図２８のステップＳ２０２に代えてステップＳ２２１～Ｓ２２３を含む。図３１の処理は、図２９のステップＳ２１２～Ｓ２１９に代えて、ステップＳ２３１～Ｓ２３３を含む。
　図３０のステップＳ２０１において、サーバ装置２のＣＰＵ１２１は、データの消去を指示する制御信号を情報処理装置１に送信する。
　図３１のステップＳ２１１において、情報処理装置１の消去コントローラ１４は、データの消去を指示する制御信号をサーバ装置２から受信する。次いで、消去コントローラ１４は、制御信号に従って、ステップＳ２３１～Ｓ２３３を実行する。ステップＳ２３１～Ｓ２３３は、データ消去の進捗度及び検証結果を情報処理装置１の表示装置１８に出力することに代えてサーバ装置２に送信することを除いて、図１７のステップＳ１０１～Ｓ１０３と同様である。
　図３２は、図３１の前処理（ステップＳ２３１）のサブルーチンを示すフローチャートである。図３２の処理は、図１８のステップＳ１１５に代えてステップＳ１１５Ａを含む。ステップＳ１１５Ａにおいて、消去コントローラ１４は、データ消去の進捗度として、ステップＳ１１２～Ｓ１１４の処理を実行済みである論理ブロック３１の個数を含む通知信号をサーバ装置２に送信する。
　図３３は、図３１の鍵変更処理（ステップＳ２３２）のサブルーチンを示すフローチャートである。図３３の処理は、図１９のステップＳ１２２に代えてステップＳ１２２Ａを含む。ステップＳ１２２Ａにおいて、消去コントローラ１４は、データ消去の進捗度として、暗号鍵の変更が完了したことを示す通知信号をサーバ装置２に送信する。
　図３４は、図３１の検証処理（ステップＳ２３３）のサブルーチンを示すフローチャートである。図３４の処理は、図２０のステップＳ１３６，Ｓ１３９，Ｓ１４０に代えて、ステップＳ１３６Ａ，Ｓ１３９Ａ，Ｓ１４０Ａを含む。ステップＳ１３６Ａにおいて、消去コントローラ１４は、データ消去の進捗度として、検証された論理ブロック３１の個数を含む通知信号をサーバ装置２に送信する。ステップＳ１３９Ａにおいて、消去コントローラ１４は、データの消去に成功したことを示す検証結果を含む通知信号をサーバ装置２に送信する。ステップＳ１４０Ａにおいて、消去コントローラ１４は、データの消去に失敗したことを示す検証結果を含む通知信号をサーバ装置２に送信する。
　図３０のステップＳ２２１において、サーバ装置２のＣＰＵ１２１は、データ消去の進捗度を含む通知信号を情報処理装置１から受信する。ステップＳ２２２において、ＣＰＵ１２１は、情報処理装置１の表示装置１８に出力する場合と同様に、データ消去の進捗度を所定のフォーマットで表示装置１２８に出力する。ステップＳ２２３において、ＣＰＵ１２１は、データ消去が完了したか否か、すなわち、検証結果を示す通知信号を情報処理装置１から受信したか否かを判断し、ＹＥＳのときはステップＳ２０３に進み、ＮＯのときはステップＳ２２１に戻る。ステップＳ２０３において、ＣＰＵ１２１は、検証結果を表示装置１２８に出力する。
　図３０～図３４の処理によれば、複数の情報処理装置１の記憶装置１３に格納されたデータの消去の進捗度をサーバ装置２において把握することができる。
［第３の実施形態の効果等］
　第３の実施形態に係る情報処理システム１００は、第１の実施形態に係る情報処理装置１と、情報処理装置１に通信回線を介して接続されたサーバ装置２とを備える。消去コントローラ１４は、サーバ装置２から受信された制御信号に従って、記憶装置１３に格納されたデータの消去を制御する。
　これにより、記憶装置１３に格納されたデータの消去に成功したか否かを従来よりも小さな負荷で検証することができる。
　第３の実施形態に係る情報処理システム１００は、消去コントローラ１４は、検証結果を含む第１の通知信号をサーバ装置２に送信してもよい。サーバ装置２は、検証結果を出力する表示装置１２８を備えてもよい。
　これにより、記憶装置１３に格納されたデータの消去に成功したか否かを把握することができる。
　第３の実施形態に係る情報処理システム１００は、消去コントローラ１４は、記憶装置１３に格納されたデータの消去の進捗度を含む第２の通知信号をサーバ装置２に送信してもよい。この場合、表示装置１２８は進捗度を表示する。
　これにより、データ消去の進捗度を把握することができる。
［他の実施形態］
　以上のように、本出願において開示する技術の例示として、実施形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施形態にも適用可能である。また、上記実施形態で説明した各構成要素を組み合わせて、新たな実施形態とすることも可能である。
　そこで、以下、他の実施形態を例示する。
　記憶装置１３は、ソリッドステートドライブに限らず、自己暗号化機能を有するハードディスクドライブ（ＨＤＤ）などの不揮発性記憶媒体であってもよい。
　検証結果は、表示装置１８に出力されることに限らず、通信装置１６を介して外部の情報処理装置に出力されてもよい。
　記憶領域の論理的な先頭には重要なデータが格納されるので、消去コントローラ１４は、記憶領域の先頭の３２バイトを常に指定してもよい。
　消去コントローラ１４は、ハッシュ値を計算する際に、データにソルト（予め決められたキーワード）を付加してもよい。
　消去コントローラ１４は、論理ブロック３１のサイズを、例えば１／１０にシュリンクしてもよい。
　図１７～図２５、図３０～図３４では、実施例２に係る消去処理（図１０を参照）を実行しながら、データ消去の進捗度を表示する場合について説明した。それに代わって、実施例１に係る消去処理（図６を参照）又は実施例３に係る消去処理（図１１を参照）を実行しながら、データ消去の進捗度を同様に表示してもよい。
　以上のように、本開示における技術の例示として、実施形態を説明した。そのために、添付図面および詳細な説明を提供した。
　したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
　また、上述の実施形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
［実施形態のまとめ］
　本開示の第１の態様に係る情報処理装置は、
　格納されるデータの自己暗号化機能を有する記憶装置と、
　前記記憶装置に格納されたデータの消去を制御する消去コントローラとを備え、
　前記記憶装置は、
　記憶領域を有する記憶媒体と、
　暗号鍵を格納した不揮発性メモリと、
　入力されたデータを前記記憶領域に書き込み、前記記憶領域から読み出されたデータを出力し、前記記憶領域に書き込まれるデータの少なくとも一部を前記暗号鍵を用いて暗号化し、前記記憶領域から読み出されたデータの少なくとも一部を前記暗号鍵を用いて復号する入出力コントローラとを備え、
　前記消去コントローラは、
　前記不揮発性メモリに第１の暗号鍵が格納されている場合、前記記憶領域の指定された位置に格納されるべきデータに基づいて、又は、前記記憶領域の指定された位置に格納されているデータに基づいて計算された第１のハッシュ値を取得し、
　前記不揮発性メモリに格納された前記第１の暗号鍵を第２の暗号鍵に変更するように前記記憶装置を制御し、
　前記不揮発性メモリに前記第２の暗号鍵が格納されている場合、前記記憶領域の前記指定された位置から読み出されたデータに基づいて第２のハッシュ値を計算し、
　前記第２のハッシュ値が前記第１のハッシュ値とは異なる場合、前記記憶装置に格納されたデータの消去に成功したことを示す検証結果を出力し、
　前記第２のハッシュ値が前記第１のハッシュ値に一致する場合、前記記憶装置に格納されたデータの消去に失敗したことを示す検証結果を出力する。
　本開示の第２の態様に係る情報処理装置は、第１の態様に係る情報処理装置において、
　前記消去コントローラは、予め決められたパターンデータを前記記憶領域の前記指定された位置に格納するように前記記憶装置を制御し、
　前記第１のハッシュ値は、前記パターンデータに基づいて計算される。
　本開示の第３の態様に係る情報処理装置は、第１の態様に係る情報処理装置において、
　前記消去コントローラは、前記記憶領域の前記指定された位置から読み出されたデータに基づいて、前記第１のハッシュ値を計算する。
　本開示の第４の態様に係る情報処理装置は、第３の態様に係る情報処理装置において、
　前記記憶領域は複数のブロックを含み、
　前記第１及び第２のハッシュ値は、予め決められた個数のブロックごとに、当該ブロックに格納されたデータに基づいて計算される。
　本開示の第５の態様に係る情報処理装置は、第１～第４のうちの１つの態様に係る情報処理装置において、
　前記記憶領域は、前記記憶領域を論理的に分割した複数の部分領域であって、論理的に連続した複数のブロックをそれぞれ含む複数の部分領域を含み、
　前記消去コントローラは、前記複数の部分領域のそれぞれに関して、当該部分領域に含まれる複数のブロックのうち、前記部分領域ごとに異なる割合のブロックを指定し、
　前記第１及び第２のハッシュ値は、前記指定された複数のブロックに格納されたデータに基づいて計算される。
　本開示の第６の態様に係る情報処理装置は、第１～第４のうちの１つの態様に係る情報処理装置において、
　前記記憶領域は複数のブロックを含み、
　前記第１及び第２のハッシュ値は、論理的に互いに隣接する複数のブロックに格納されたデータに基づいて計算される。
　本開示の第７の態様に係る情報処理装置は、第１の態様に係る情報処理装置において、
　前記記憶領域は、前記記憶領域を互いに異なる複数のサイズで論理的に分割した複数の部分領域を含み、
　前記第１のハッシュ値は、前記複数のサイズを有する前記複数の部分領域のそれぞれに関して、当該部分領域に格納されたデータに基づいて計算され、
　前記消去コントローラは、
　前記複数のサイズのうち第１のサイズを有する複数の部分領域のそれぞれに関して、当該部分領域に格納されたデータに基づいて前記第２のハッシュ値を計算し、
　前記第１のサイズを有する部分領域に関して前記第２のハッシュ値が前記第１のハッシュ値とは異なる場合、前記記憶装置に格納されたデータの消去に成功したことを示す検証結果を出力し、
　前記第１のサイズを有する部分領域に関して前記第２のハッシュ値が前記第１のハッシュ値に一致する場合、前記複数のサイズのうち、前記第１のサイズよりも小さい第２のサイズを有する複数の部分領域のそれぞれに関して、当該部分領域に格納されたデータに基づいて前記第２のハッシュ値を計算し、
　前記第２のサイズを有する部分領域に関して前記第２のハッシュ値が前記第１のハッシュ値とは異なる場合、前記記憶装置に格納されたデータの消去に成功したことを示す検証結果を出力する。
　本開示の第８の態様に係る情報処理装置によれば、第１～第７のうちの１つの態様に係る情報処理装置において、
　前記検証結果を出力する第１の表示装置を備える。
　本開示の第９の態様に係る情報処理装置は、第８の態様に係る情報処理装置において、
　前記消去コントローラは、前記記憶装置に格納されたデータの消去の進捗度を前記第１の表示装置に出力する。
　本開示の第１０の態様に係る情報処理システムは、
　第１～第９のうちの１つの態様に係る情報処理装置と、
　前記情報処理装置に通信回線を介して接続されたサーバ装置とを備え、
　前記消去コントローラは、前記サーバ装置から受信された制御信号に従って、前記記憶装置に格納されたデータの消去を制御する。
　本開示の第１１の態様に係る情報処理システムによれば、第１０の態様に係る情報処理システムにおいて、
　前記消去コントローラは、前記検証結果を含む第１の通知信号を前記サーバ装置に送信し、
　前記サーバ装置は、前記検証結果を出力する第２の表示装置を備える。
　本開示の第１２の態様に係る情報処理システムによれば、第１１の態様に係る情報処理システムにおいて、
　前記消去コントローラは、前記記憶装置に格納されたデータの消去の進捗度を含む第２の通知信号を前記サーバ装置に送信し、
　前記第２の表示装置は前記進捗度を表示する。
　本開示の第１３の態様に係る情報処理方法は、
　自己暗号化機能を有する記憶装置に格納されたデータの消去を制御する情報処理方法であって、
　前記記憶装置は、
　記憶領域を有する記憶媒体と、
　暗号鍵を格納した不揮発性メモリと、
　入力されたデータを前記記憶領域に書き込み、前記記憶領域から読み出されたデータを出力し、前記記憶領域に書き込まれるデータの少なくとも一部を前記暗号鍵を用いて暗号化し、前記記憶領域から読み出されたデータの少なくとも一部を前記暗号鍵を用いて復号する入出力コントローラとを備え、
　前記情報処理方法は、
　前記不揮発性メモリに第１の暗号鍵が格納されている場合、前記記憶領域の指定された位置に格納されるべきデータに基づいて、又は、前記記憶領域の指定された位置に格納されているデータに基づいて計算された第１のハッシュ値を取得するステップと、
　前記不揮発性メモリに格納された前記第１の暗号鍵を第２の暗号鍵に変更するように前記記憶装置を制御するステップと、
　前記不揮発性メモリに前記第２の暗号鍵が格納されている場合、前記記憶領域の前記指定された位置から読み出されたデータに基づいて第２のハッシュ値を計算するステップと、
　前記第２のハッシュ値が前記第１のハッシュ値とは異なる場合、前記記憶装置に格納されたデータの消去に成功したことを示す検証結果を出力するステップと、
　前記第２のハッシュ値が前記第１のハッシュ値に一致する場合、前記記憶装置に格納されたデータの消去に失敗したことを示す検証結果を出力するステップとを含む。
　本開示の第１３の態様に係るプログラムは、
　情報処理装置に実装されたプロセッサによって実行される命令を含むプログラムであって、
　前記情報処理装置は、格納されるデータの自己暗号化機能を有する記憶装置をさらに備え、
　前記記憶装置は、
　記憶領域を有する記憶媒体と、
　暗号鍵を格納した不揮発性メモリと、
　入力されたデータを前記記憶領域に書き込み、前記記憶領域から読み出されたデータを出力し、前記記憶領域に書き込まれるデータの少なくとも一部を前記暗号鍵を用いて暗号化し、前記記憶領域から読み出されたデータの少なくとも一部を前記暗号鍵を用いて復号する入出力コントローラとを備え、
　前記命令は、前記プロセッサに、
　前記不揮発性メモリに第１の暗号鍵が格納されている場合、前記記憶領域の指定された位置に格納されるべきデータに基づいて、又は、前記記憶領域の指定された位置に格納されているデータに基づいて計算された第１のハッシュ値を取得することと、
　前記不揮発性メモリに格納された前記第１の暗号鍵を第２の暗号鍵に変更するように前記記憶装置を制御することと、
　前記不揮発性メモリに前記第２の暗号鍵が格納されている場合、前記記憶領域の前記指定された位置から読み出されたデータに基づいて第２のハッシュ値を計算することと、
　前記第２のハッシュ値が前記第１のハッシュ値とは異なる場合、前記記憶装置に格納されたデータの消去に成功したことを示す検証結果を出力することと、
　前記第２のハッシュ値が前記第１のハッシュ値に一致する場合、前記記憶装置に格納されたデータの消去に失敗したことを示す検証結果を出力することとを実行させる。
　本開示の一態様に係る情報処理装置は、自己暗号化機能を有する記憶装置に格納されたデータの消去に成功したか否かを検証することに有用である。
１，１Ａ　情報処理装置
１０　バス
１１　中央処理装置（ＣＰＵ）
１２　ランダムアクセスメモリ（ＲＡＭ）
１３　記憶装置
１４　消去コントローラ
１５　不揮発性メモリ
１６　通信装置
１７　入力装置
１８　表示装置
１９　装置インターフェース（Ｉ／Ｆ）
２１　入出力コントローラ
２２　ランダムアクセスメモリ（ＲＡＭ）
２３　不揮発性メモリ
２４　フラッシュメモリ
３１　論理ブロック
４１　外部記憶装置
１００　情報処理システム
１２０　バス
１２１　中央処理装置（ＣＰＵ）
１２２　ランダムアクセスメモリ（ＲＡＭ）
１２３　記憶装置
１２６　通信装置
１２７　入力装置
１２８　表示装置

Claims (14)

  1. 　格納されるデータの自己暗号化機能を有する記憶装置と、
    　前記記憶装置に格納されたデータの消去を制御する消去コントローラとを備え、
    　前記記憶装置は、
    　記憶領域を有する記憶媒体と、
    　暗号鍵を格納した不揮発性メモリと、
    　入力されたデータを前記記憶領域に書き込み、前記記憶領域から読み出されたデータを出力し、前記記憶領域に書き込まれるデータの少なくとも一部を前記暗号鍵を用いて暗号化し、前記記憶領域から読み出されたデータの少なくとも一部を前記暗号鍵を用いて復号する入出力コントローラとを備え、
    　前記消去コントローラは、
    　前記不揮発性メモリに第１の暗号鍵が格納されている場合、前記記憶領域の指定された位置に格納されるべきデータに基づいて、又は、前記記憶領域の指定された位置に格納されているデータに基づいて計算された第１のハッシュ値を取得し、
    　前記不揮発性メモリに格納された前記第１の暗号鍵を第２の暗号鍵に変更するように前記記憶装置を制御し、
    　前記不揮発性メモリに前記第２の暗号鍵が格納されている場合、前記記憶領域の前記指定された位置から読み出されたデータに基づいて第２のハッシュ値を計算し、
    　前記第２のハッシュ値が前記第１のハッシュ値とは異なる場合、前記記憶装置に格納されたデータの消去に成功したことを示す検証結果を出力し、
    　前記第２のハッシュ値が前記第１のハッシュ値に一致する場合、前記記憶装置に格納されたデータの消去に失敗したことを示す検証結果を出力する、
    情報処理装置。
  2. 　前記消去コントローラは、予め決められたパターンデータを前記記憶領域の前記指定された位置に格納するように前記記憶装置を制御し、
    　前記第１のハッシュ値は、前記パターンデータに基づいて計算される、
    請求項１記載の情報処理装置。
  3. 　前記消去コントローラは、前記記憶領域の前記指定された位置から読み出されたデータに基づいて、前記第１のハッシュ値を計算する、
    請求項１記載の情報処理装置。
  4. 　前記記憶領域は複数のブロックを含み、
    　前記第１及び第２のハッシュ値は、予め決められた個数のブロックごとに、当該ブロックに格納されたデータに基づいて計算される、
    請求項３記載の情報処理装置。
  5. 　前記記憶領域は、前記記憶領域を論理的に分割した複数の部分領域であって、論理的に連続した複数のブロックをそれぞれ含む複数の部分領域を含み、
    　前記消去コントローラは、前記複数の部分領域のそれぞれに関して、当該部分領域に含まれる複数のブロックのうち、前記部分領域ごとに異なる割合のブロックを指定し、
    　前記第１及び第２のハッシュ値は、前記指定された複数のブロックに格納されたデータに基づいて計算される、
    請求項１～４のうちの１つに記載の情報処理装置。
  6. 　前記記憶領域は複数のブロックを含み、
    　前記第１及び第２のハッシュ値は、論理的に互いに隣接する複数のブロックに格納されたデータに基づいて計算される、
    請求項１～４のうちの１つに記載の情報処理装置。
  7. 　前記記憶領域は、前記記憶領域を互いに異なる複数のサイズで論理的に分割した複数の部分領域を含み、
    　前記第１のハッシュ値は、前記複数のサイズを有する前記複数の部分領域のそれぞれに関して、当該部分領域に格納されたデータに基づいて計算され、
    　前記消去コントローラは、
    　前記複数のサイズのうち第１のサイズを有する複数の部分領域のそれぞれに関して、当該部分領域に格納されたデータに基づいて前記第２のハッシュ値を計算し、
    　前記第１のサイズを有する部分領域に関して前記第２のハッシュ値が前記第１のハッシュ値とは異なる場合、前記記憶装置に格納されたデータの消去に成功したことを示す検証結果を出力し、
    　前記第１のサイズを有する部分領域に関して前記第２のハッシュ値が前記第１のハッシュ値に一致する場合、前記複数のサイズのうち、前記第１のサイズよりも小さい第２のサイズを有する複数の部分領域のそれぞれに関して、当該部分領域に格納されたデータに基づいて前記第２のハッシュ値を計算し、
    　前記第２のサイズを有する部分領域に関して前記第２のハッシュ値が前記第１のハッシュ値とは異なる場合、前記記憶装置に格納されたデータの消去に成功したことを示す検証結果を出力する、
    請求項１記載の情報処理装置。
  8. 　前記検証結果を出力する第１の表示装置を備える、
    請求項１記載の情報処理装置。
  9. 　前記消去コントローラは、前記記憶装置に格納されたデータの消去の進捗度を前記第１の表示装置に出力する、
    請求項８記載の情報処理装置。
  10. 　請求項１記載の情報処理装置と、
    　前記情報処理装置に通信回線を介して接続されたサーバ装置とを備える情報処理システムであって、
    　前記消去コントローラは、前記サーバ装置から受信された制御信号に従って、前記記憶装置に格納されたデータの消去を制御する、
    情報処理システム。
  11. 　前記消去コントローラは、前記検証結果を含む第１の通知信号を前記サーバ装置に送信し、
    　前記サーバ装置は、前記検証結果を出力する第２の表示装置を備える、
    請求項１０記載の情報処理システム。
  12. 　前記消去コントローラは、前記記憶装置に格納されたデータの消去の進捗度を含む第２の通知信号を前記サーバ装置に送信し、
    　前記第２の表示装置は前記進捗度を表示する、
    請求項１１記載の情報処理システム。
  13. 　自己暗号化機能を有する記憶装置に格納されたデータの消去を制御する情報処理方法であって、
    　前記記憶装置は、
    　記憶領域を有する記憶媒体と、
    　暗号鍵を格納した不揮発性メモリと、
    　入力されたデータを前記記憶領域に書き込み、前記記憶領域から読み出されたデータを出力し、前記記憶領域に書き込まれるデータの少なくとも一部を前記暗号鍵を用いて暗号化し、前記記憶領域から読み出されたデータの少なくとも一部を前記暗号鍵を用いて復号する入出力コントローラとを備え、
    　前記情報処理方法は、
    　前記不揮発性メモリに第１の暗号鍵が格納されている場合、前記記憶領域の指定された位置に格納されるべきデータに基づいて、又は、前記記憶領域の指定された位置に格納されているデータに基づいて計算された第１のハッシュ値を取得するステップと、
    　前記不揮発性メモリに格納された前記第１の暗号鍵を第２の暗号鍵に変更するように前記記憶装置を制御するステップと、
    　前記不揮発性メモリに前記第２の暗号鍵が格納されている場合、前記記憶領域の前記指定された位置から読み出されたデータに基づいて第２のハッシュ値を計算するステップと、
    　前記第２のハッシュ値が前記第１のハッシュ値とは異なる場合、前記記憶装置に格納されたデータの消去に成功したことを示す検証結果を出力するステップと、
    　前記第２のハッシュ値が前記第１のハッシュ値に一致する場合、前記記憶装置に格納されたデータの消去に失敗したことを示す検証結果を出力するステップとを含む、
    情報処理方法。
  14. 　情報処理装置に実装されたプロセッサによって実行される命令を含むプログラムであって、
    　前記情報処理装置は、格納されるデータの自己暗号化機能を有する記憶装置をさらに備え、
    　前記記憶装置は、
    　記憶領域を有する記憶媒体と、
    　暗号鍵を格納した不揮発性メモリと、
    　入力されたデータを前記記憶領域に書き込み、前記記憶領域から読み出されたデータを出力し、前記記憶領域に書き込まれるデータの少なくとも一部を前記暗号鍵を用いて暗号化し、前記記憶領域から読み出されたデータの少なくとも一部を前記暗号鍵を用いて復号する入出力コントローラとを備え、
    　前記命令は、前記プロセッサに、
    　前記不揮発性メモリに第１の暗号鍵が格納されている場合、前記記憶領域の指定された位置に格納されるべきデータに基づいて、又は、前記記憶領域の指定された位置に格納されているデータに基づいて計算された第１のハッシュ値を取得することと、
    　前記不揮発性メモリに格納された前記第１の暗号鍵を第２の暗号鍵に変更するように前記記憶装置を制御することと、
    　前記不揮発性メモリに前記第２の暗号鍵が格納されている場合、前記記憶領域の前記指定された位置から読み出されたデータに基づいて第２のハッシュ値を計算することと、
    　前記第２のハッシュ値が前記第１のハッシュ値とは異なる場合、前記記憶装置に格納されたデータの消去に成功したことを示す検証結果を出力することと、
    　前記第２のハッシュ値が前記第１のハッシュ値に一致する場合、前記記憶装置に格納されたデータの消去に失敗したことを示す検証結果を出力することとを実行させる、
    プログラム。
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