WO2024154354A1 - デバイスおよびデバイスの製造方法 - Google Patents

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    • H10W70/63—Vias, e.g. via plugs
    • H10W70/635—Through-vias

Definitions

  • the present invention relates to a device and a method for manufacturing the device.
  • Interposers are known, which are relay substrates that use through-hole electrodes to ensure electrical continuity between circuits on the front and back sides. For example, it is known to flip-chip mount quantum bit chips on interposers (see, for example, Patent Documents 1 to 3). There is also a known configuration in which quantum bits and passive elements provided on the front and back sides of a substrate are connected by through-hole electrodes (see, for example, Patent Document 4).
  • first wiring pattern formed on the first surface of the substrate, the second wiring pattern formed on the second surface opposite the first surface, and the through electrode formed in the through hole between the first surface and the second surface are formed in separate processes, the manufacturing man-hours will increase.
  • One aspect is to reduce manufacturing labor.
  • a method for manufacturing a device includes the steps of forming a conductive film made of a superconducting material on a substrate having a first surface, a second surface opposite the first surface, and a through hole penetrating between the first surface and the second surface, the conductive film extending from the first surface to the second surface via the side of the through hole, patterning the conductive film on the first surface to form a first wiring pattern, patterning the conductive film on the second surface to form a second wiring pattern, and forming a quantum bit element connected to the first wiring pattern.
  • the device includes a substrate having a first surface, a second surface opposite the first surface, and a through hole penetrating between the first surface and the second surface, a through electrode made of a superconducting material extending from the first surface to the second surface via the side of the through hole, a first wiring pattern provided on the first surface and made of the same material as the through electrode, a second wiring pattern provided on the second surface and made of the same material as the through electrode, and a quantum bit element connected to the first wiring pattern.
  • One aspect is that it can reduce manufacturing labor.
  • FIG. 1 is a cross-sectional view of a device according to a first embodiment.
  • 2A to 2C are cross-sectional views (part 1) illustrating a method for manufacturing a device according to the first embodiment.
  • 3A to 3C are cross-sectional views (part 2) illustrating the method for manufacturing the device according to the first embodiment.
  • 4A to 4C are cross-sectional views (part 3) illustrating the method for manufacturing the device according to the first embodiment.
  • 5A to 5C are cross-sectional views (part 4) illustrating the method for manufacturing the device according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing an example of the formation of a conductive film in the first embodiment.
  • 7A and 7B are cross-sectional views showing a method for manufacturing a device according to the second embodiment.
  • FIG. 8A to 8C are cross-sectional views (part 1) illustrating a method for manufacturing a device according to the third embodiment.
  • 9A to 9C are cross-sectional views (part 2) illustrating a method for manufacturing a device according to the third embodiment.
  • FIG. 10 is a cross-sectional view of a device according to the fourth embodiment.
  • FIG. 11(a) is a plan view of a quantum bit element in Example 4, and
  • FIG. 11(b) is a cross-sectional view taken along line AA of FIG. 11(a).
  • 12A to 12C are cross-sectional views (part 1) illustrating a method for manufacturing a device according to the fourth embodiment.
  • 13A to 13C are cross-sectional views (part 2) illustrating a method for manufacturing a device according to the fourth embodiment.
  • 14A to 14C are cross-sectional views (part 1) illustrating a method for manufacturing a quantum bit element and a seventh wiring pattern in the fourth embodiment.
  • 15A to 15C are cross-sectional views (part 2) illustrating a method for manufacturing a quantum bit element and a seventh wiring pattern in the fourth embodiment.
  • 16A to 16C are cross-sectional views (part 1) showing a method for manufacturing a device according to a comparative example.
  • 17A to 17C are cross-sectional views (part 2) showing a method for manufacturing a device according to a comparative example.
  • FIG. 18 is a cross-sectional view of a case where a plurality of wiring layers are stacked on the substrate side of the quantum bit element.
  • 19A to 19C are cross-sectional views showing a method for manufacturing a device according to the fifth embodiment.
  • FIG. 1 is a cross-sectional view of a device according to Example 1.
  • Example 1 shows an example in which device 100 is an interposer. The directions parallel to and perpendicular to first surface 11 of substrate 10 are defined as X-axis and Y-axis, and the thickness direction of substrate 10 is defined as Z-axis.
  • device 100 according to Example 1 has substrate 10 having first surface 11 and second surface 12 opposite to first surface 11, and through-hole 13 penetrating between first surface 11 and second surface 12.
  • Substrate 10 is, for example, a silicon substrate, a glass substrate, or a quartz substrate.
  • Through-hole 13 has, for example, a diameter of about 5 ⁇ m to 15 ⁇ m and a depth of about 100 ⁇ m to 300 ⁇ m.
  • a through electrode 20 is provided in the through hole 13.
  • the through electrode 20 has a cylindrical shape extending from the first surface 11 along the side of the through hole 13 onto the second surface 12.
  • An insulating film 30 is provided between the side of the through hole 13 and the through electrode 20.
  • the through electrode 20 is made of, for example, titanium nitride, and has a thickness of, for example, about 50 nm to 150 nm.
  • the insulating film 30 is made of, for example, silicon oxide, and has a thickness of, for example, 50 nm to 150 nm.
  • One or more first wiring patterns 40 are provided on the first surface 11 of the substrate 10 via an insulating film 31. At least a part of the one or more first wiring patterns 40 is connected to the through electrode 20.
  • the first wiring pattern 40 is formed of the same material as the through electrode 20 (e.g., titanium nitride) and has the same thickness as the through electrode 20.
  • the one or more first wiring patterns 40 may include dummy wiring that does not flow current and is at ground potential when the chip mounted on the first surface 11 and the second surface 12 of the substrate 10 is in operation.
  • the insulating film 31 is formed of, for example, silicon oxide and has a thickness of, for example, about 50 nm to 150 nm.
  • the thickness of the first wiring pattern 40 being the same as the thickness of the through electrode 20 does not necessarily mean that they are completely the same, but rather that a difference of the order of manufacturing error is allowed.
  • the thickness of the first wiring pattern 40 is 90% to 110% of the thickness of the through electrode 20, and may be 95% to 105%.
  • An insulating film 32 is provided on the first surface 11 of the substrate 10, covering one or more first wiring patterns 40. Through wiring 41 is provided, embedded in an opening provided in the insulating film 32 and connected to the first wiring pattern 40.
  • a first terminal electrode 42 is provided on the insulating film 32, connected to the through wiring 41 and serving as a terminal for external connection.
  • the insulating film 32 is formed of, for example, silicon oxide, and has a thickness of, for example, 100 nm to 300 nm.
  • the first terminal electrode 42 is formed of a high-melting point metal material, such as vanadium, molybdenum, hafnium, or tantalum.
  • the through wiring 41 may be formed of the same material as the first terminal electrode 42, or may be formed of a different material.
  • One or more second wiring patterns 43 are provided on the second surface 12 of the substrate 10 via an insulating film 33. At least a part of the one or more second wiring patterns 43 is connected to the through electrode 20.
  • the second wiring pattern 43 is formed of the same material as the through electrode 20 (e.g., titanium nitride) and has the same thickness as the through electrode 20.
  • the one or more second wiring patterns 43 may include dummy wiring that does not flow current and is at ground potential when the chip mounted on the first surface 11 and the second surface 12 of the substrate 10 is in operation.
  • the insulating film 33 is formed of, for example, silicon oxide and has a thickness of, for example, about 50 nm to 150 nm.
  • the thickness of the second wiring pattern 43 is not limited to being completely the same as the thickness of the through electrode 20, but allows for a difference of the order of manufacturing error.
  • the thickness of the second wiring pattern 43 is 90% to 110% of the thickness of the through electrode 20, and may be 95% to 105%.
  • An insulating film 34 is provided on the second surface 12 of the substrate 10, covering one or more second wiring patterns 43. Through wiring 44 is provided, embedded in an opening provided in the insulating film 34 and connected to the second wiring pattern 43.
  • a second terminal electrode 45 is provided on the insulating film 34, connected to the through wiring 44 and serving as a terminal for external connection.
  • a bump electrode 46 is provided on the surface of the second terminal electrode 45.
  • the insulating film 34 is formed of, for example, silicon oxide, and has a thickness of, for example, 100 nm to 300 nm.
  • the second terminal electrode 45 is formed of a high-melting point metal material, like the first terminal electrode 42.
  • the through wiring 44 may be formed of the same material as the second terminal electrode 45, or may be formed of a different material.
  • the bump electrode 46 is formed of, for example, indium, gallium, or solder.
  • An insulating film 35 is provided inside the through hole 13 to cover the surface of the through electrode 20.
  • a cavity 36 is formed in the through hole 13 on the central side of the insulating film 35.
  • the insulating film 35 is formed of, for example, silicon oxide and has a thickness of, for example, about 25 nm to 75 nm. Note that the central side of the through hole 13 on the central side of the through electrode 20 may be filled with the insulating film 35 without forming the cavity 36, or the insulating film 35 may be filled with another film made of a different material.
  • the total area of the faces 48 of the one or more first wiring patterns 40 opposite the substrate 10 is the same as the total area of the faces 49 of the one or more second wiring patterns 43 opposite the substrate 10.
  • the areas being the same does not necessarily mean that they are completely the same, but rather allows for differences of the order of manufacturing error.
  • the total area of the faces 48 of the one or more first wiring patterns 40 is 90% to 110% of the total area of the faces 49 of the one or more second wiring patterns 43, and may be 95% to 105%.
  • the electrodes and wiring are preferably formed of a superconducting material that exhibits superconductivity at extremely low temperatures (for example, 10 Kelvin or less). That is, the first wiring pattern 40, the second wiring pattern 43, the first terminal electrode 42, the second terminal electrode 45, the through-wires 41, 44, and the bump electrodes 46 are preferably formed of a superconducting material. Examples of superconducting materials include aluminum, titanium, vanadium, zinc, gallium, zirconium, niobium, molybdenum, technetium, cadmium, indium, tin, hafnium, tantalum, niobium nitride, and titanium nitride. Furthermore, when a chip other than a quantum bit chip is implemented in device 100, the electrodes and wiring may be formed of copper, tungsten, or the like in addition to the above materials.
  • FIG. 2(a) to 5(c) are cross-sectional views showing a method for manufacturing a device according to Example 1.
  • a substrate 10 which is a silicon substrate
  • the substrate 10 is heated in an oxidizing atmosphere to form a thermal oxide film 80, which is a silicon oxide film, on the first surface 11 and the second surface 12 of the substrate 10.
  • the thickness of the thermal oxide film 80 is, for example, 100 nm.
  • a resist is applied onto the thermal oxide film 80 formed on the first surface 11 of the substrate 10 to form a resist film 81.
  • the resist film 81 is exposed to light and developed to form an opening in the resist film 81.
  • a hard mask layer may be formed between the resist film 81 and the thermal oxide film 80.
  • a recess 82 is formed in the substrate 10.
  • the recess 82 is formed, for example, using the Bosch process.
  • the recess 82 corresponds to the through hole 13 in FIG. 1 and has a diameter of, for example, 10 ⁇ m and a depth of, for example, 200 ⁇ m.
  • the substrate 10 is turned upside down and the thermal oxide film 80 is bonded to a support substrate 84 with an adhesive 83.
  • the support substrate 84 is, for example, a silicon substrate.
  • the substrate 10 is thinned from the second surface 12 side by grinding and polishing (for example, by chemical mechanical polishing (CMP)) to expose the recess 82.
  • CMP chemical mechanical polishing
  • the substrate 10 is heated in an oxidizing atmosphere to form an insulating film 33, which is a silicon oxide film, on the second surface 12 of the substrate 10, and an insulating film 30, which is a silicon oxide film, on the side surface of the through hole 13.
  • the thickness of the insulating films 30 and 33 is, for example, 100 nm.
  • the insulating films 30 and 33 may be formed using a chemical vapor deposition (CVD) method.
  • CVD chemical vapor deposition
  • a conductive film 85 extending from the first surface 11 of the substrate 10 to the second surface 12 via the side of the through hole 13 is formed by a single film formation process using, for example, atomic layer deposition (ALD).
  • ALD atomic layer deposition
  • a conductive film 85 made of titanium nitride is formed by ALD using Ti[N(CH 3 ) 2 ] 4 gas and NH 3 gas.
  • the thickness of the conductive film 85 is, for example, 100 nm.
  • N 2 H 4 gas may be used instead of NH 3 gas.
  • an insulating film 86 made of a silicon oxide film covering the surface of the conductive film 85 is formed by, for example, ALD.
  • the thickness of the insulating film 86 is, for example, 50 nm.
  • the insulating film 86 is formed in order to suppress alteration due to exposure of the conductive film 85 and to suppress unintended conduction of the conductive film 85.
  • FIG. 6 is a cross-sectional view showing an example of the formation of a conductive film in Example 1.
  • the substrate 10 is placed on a support (not shown) such as a quartz basket and placed in a film formation chamber 87 of an ALD apparatus.
  • Ti[N(CH 3 ) 2 ] 4 gas and NH 3 gas are introduced from the inlet In toward the outlet Out into the film formation chamber 87 to form a conductive film 85 on the substrate 10.
  • a conductive film 85 of uniform thickness is formed not only on the first surface 11 of the substrate 10 but also on the second surface 12 and the side of the through hole 13.
  • FIG. 6 shows an example in which the ALD apparatus is, for example, a Hot Wall ALD apparatus having a heating unit 88 beside the film formation chamber 87.
  • a batch type is shown as an example, a single-wafer type may also be used.
  • an opening is formed in an insulating film 86 formed on the first surface 11 of the substrate 10 by reactive ion etching (RIE) using, for example, a fluorine-based gas.
  • RIE reactive ion etching
  • the conductive film 85 formed on the first surface 11 of the substrate 10 is patterned by RIE using, for example, a chlorine-based gas to form one or more first wiring patterns 40.
  • the first wiring patterns 40 are formed on the first surface 11 of the substrate 10 via an insulating film 31 made of a thermal oxide film 80.
  • an insulating film made of a silicon oxide film is formed on the first surface 11 of the substrate 10, for example by using a CVD method, and an insulating film 32 that covers one or more first wiring patterns 40 together with an insulating film 86 is formed on the insulating film 31.
  • the thickness of the insulating film 32 is, for example, 200 nm.
  • the substrate 10 is turned upside down, and an opening is formed in the insulating film 86 formed on the second surface 12 of the substrate 10, for example, by RIE using a fluorine-based gas. Then, the conductive film 85 formed on the second surface 12 of the substrate 10 is patterned, for example, by RIE using a chlorine-based gas, to form one or more second wiring patterns 43.
  • the second wiring patterns 43 are formed on the second surface 12 of the substrate 10 via the insulating film 33.
  • a cylindrical through electrode 20 made of the conductive film 85 is formed on the side of the through hole 13, connected to the first wiring pattern 40 and the second wiring pattern 43.
  • an insulating film made of a silicon oxide film is formed on the second surface 12 of the substrate 10, for example, by using a CVD method, and an insulating film 34 that covers one or more second wiring patterns 43 together with the insulating film 86 is formed on the insulating film 33.
  • the thickness of the insulating film 34 is 200 nm.
  • An insulating film 35 that covers the surface of the through electrode 20 is formed on the center side of the through hole 13 relative to the through electrode 20.
  • a cavity 36 is formed on the center side of the through hole 13 relative to the insulating film 35.
  • the substrate 10 is turned upside down, and an opening is formed in the insulating film 32 by, for example, RIE using a fluorine-based gas, to expose the first wiring pattern 40.
  • a sputtering method is used to form a through wiring 41 that is embedded in the opening formed in the insulating film 32 and connects to the first wiring pattern 40.
  • a first terminal electrode 42 that connects to the through wiring 41 is formed on the insulating film 32 by, for example, a sputtering method and an etching method.
  • the through wiring 41 and the first terminal electrode 42 are not limited to being formed in separate steps, and may be formed simultaneously in the same step.
  • a through wire 44 that connects to the second wiring pattern 43 is formed in the insulating film 34 by the same method as for the through wire 41 and the first terminal electrode 42, and a second terminal electrode 45 that connects to the through wire 44 is formed.
  • the through wire 44 and the second terminal electrode 45 are not limited to being formed in separate processes, and may be formed simultaneously in the same process.
  • a bump electrode 46 is formed on the surface of the second terminal electrode 45. In this manner, the device 100 according to the first embodiment is formed.
  • the through wiring 41 and the first terminal electrode 42 are formed, and then the through wiring 44 and the second terminal electrode 45 are formed, but they may be formed in the opposite order.
  • the bump electrode 46 may be formed on the first terminal electrode 42 without being formed on the second terminal electrode 45, or may be formed on both the first terminal electrode 42 and the second terminal electrode 45, or may not be formed on both.
  • a conductive film 85 is formed that extends from the first surface 11 of the substrate 10 via the side of the through hole 13 onto the second surface 12.
  • the conductive film 85 formed on the first surface 11 of the substrate 10 is patterned to form one or more first wiring patterns 40.
  • the conductive film 85 formed on the second surface 12 of the substrate 10 is patterned to form one or more second wiring patterns 43.
  • a through electrode 20 is formed from the conductive film 85 that extends from the first surface 11 onto the second surface 12 via the side of the through hole 13.
  • the one or more first wiring patterns 40 formed on the first surface 11 and the one or more second wiring patterns 43 formed on the second surface 12 are formed of the same material as the through electrode 20 and have the same thickness as the through electrode 20. This allows for a reduction in manufacturing man-hours compared to when the first wiring pattern 40, the second wiring pattern 43, and the through electrode 20 are formed as separate films. This allows for a reduction in energy and materials used during manufacturing. Having the same thickness does not necessarily mean that they are completely the same, but allows for differences of the order of manufacturing error. For example, the thickness of the first wiring pattern 40 and the second wiring pattern 43 is 90% to 110% of the thickness of the through electrode 20, and may be 95% to 105%.
  • Example 1 as shown in FIG. 3(c), the conductive film 85 is formed by the ALD method. This allows the conductive film 85 to be formed with the same thickness on the first surface 11, the second surface 12, and the side surface of the through hole 13 of the substrate 10, even if the aspect ratio of the through hole 13 is large.
  • the first wiring pattern 40 and the second wiring pattern 43 are formed so that the total area of the surface 48 of the one or more first wiring patterns 40 opposite the substrate 10 is the same as the total area of the surface 49 of the one or more second wiring patterns 43 opposite the substrate 10. This reduces warping of the substrate 10. This improves the bonding reliability when flip-chip mounting a chip on the substrate 10, and also improves the yield in forming the first terminal electrodes 42 and the second terminal electrodes 45.
  • the areas being the same does not necessarily mean that they are completely the same, but rather means that differences of the order of manufacturing error are allowed.
  • the total area of the surface 48 of the one or more first wiring patterns 40 is 90% to 110% of the total area of the surface 49 of the one or more second wiring patterns 43, and may be 95% to 105%.
  • Example 1 As shown in FIG. 5(b), a first terminal electrode 42 for external connection connected to one or more first wiring patterns 40 is formed on the first surface 11 of the substrate 10. As shown in FIG. 5(c), a second terminal electrode 45 for external connection connected to one or more second wiring patterns 43 is formed on the second surface 12 of the substrate 10. This allows the device 100 of Example 1 to be used as an interposer.
  • the conductive film 85 is made of titanium nitride. In this way, by forming the conductive film 85 from a superconducting material, the device 100 can be used as an interposer on which a quantum bit chip is mounted.
  • FIG. 7(a) and 7(b) are cross-sectional views showing a method for manufacturing a device according to Example 2.
  • a quantum bit chip 50 is flip-chip mounted on a first surface 11 of a substrate 10 constituting a device 100.
  • the quantum bit chip 50 is bonded to a first terminal electrode 42 by a bump electrode 52.
  • a quantum bit element is formed on the quantum bit chip 50, although not shown.
  • a circuit chip 51 is flip-chip mounted on a second surface 12 of the substrate 10.
  • the circuit chip 51 is bonded to a second terminal electrode 45 by a bump electrode 46.
  • An active element such as a CMOS element and/or a passive element such as an inductor or a capacitor is formed on the circuit chip 51, although not shown. In this way, a device 200 according to Example 2 is formed.
  • a quantum bit chip 50 is mounted on the first surface 11 of the substrate 10.
  • a circuit chip 51 is mounted on the second surface 12 of the substrate 10. This results in a device 200 in which the quantum bit chip 50 and the circuit chip 51 are mounted on the substrate 10. Furthermore, when the total area of the surfaces 48 of the one or more first wiring patterns 40 is the same as the total area of the surfaces 49 of the one or more second wiring patterns 43, warping of the substrate 10 is reduced, improving the reliability of the connections between the substrate 10 and the quantum bit chip 50 and the circuit chip 51.
  • the circuit chip 51 may be mounted on the first surface 11 of the substrate 10, and the quantum bit chip 50 may be mounted on the second surface 12.
  • FIG. 8(a) to FIG. 9(c) are cross-sectional views showing a method for manufacturing a device according to Example 3. As shown in FIG. 8(a), the same steps as those shown in FIG. 2(a) to FIG. 5(a) of Example 1 are carried out to obtain FIG. 8(a).
  • an opening is formed in the insulating film 32 by RIE using, for example, a fluorine-based gas to expose the first wiring pattern 40, and a through-wire 60 is formed by, for example, a sputtering method so as to fill the opening.
  • a conductive film is formed on the first surface 11 of the substrate 10 by, for example, a sputtering method, and then the conductive film is patterned by RIE using, for example, a chlorine-based gas to form one or more third wiring patterns 61.
  • the third wiring pattern 61 is formed of, for example, titanium nitride.
  • an insulating film 62 which is a silicon oxide film, is formed on the first surface 11 of the substrate 10 by, for example, a CVD method.
  • the insulating film 62 is formed on the insulating film 32, covering the one or more third wiring patterns 61.
  • a wiring layer 66 including the one or more third wiring patterns 61 and the insulating film 62 is formed.
  • an opening is formed in the insulating film 62 to expose the third wiring pattern 61, and a through wiring 63 is formed to fill the opening.
  • One or more fourth wiring patterns 64 connected to the through wiring 63 are formed on the insulating film 62.
  • the fourth wiring pattern 64 is formed of, for example, titanium nitride.
  • An insulating film 65 is formed on the insulating film 62 so as to cover the one or more fourth wiring patterns 64. This forms a wiring layer 67 including the one or more fourth wiring patterns 64 and the insulating film 65.
  • the substrate 10 is turned upside down, an opening is formed in the insulating film 34 to expose the second wiring pattern 43, and the through wiring 70 is formed so as to fill the opening.
  • a conductive film is formed on the second surface 12 of the substrate 10, and the conductive film is patterned to form one or more fifth wiring patterns 71.
  • the fifth wiring pattern 71 is formed of, for example, the same material as the third wiring pattern 61.
  • an insulating film 72 which is a silicon oxide film, is formed on the second surface 12 of the substrate 10.
  • the insulating film 72 is formed on the insulating film 34, covering the one or more fifth wiring patterns 71.
  • a wiring layer 76 including one or more fifth wiring patterns 71 and the insulating film 72 is formed.
  • the thickness of the one or more fifth wiring patterns 71 included in the wiring layer 76 and the total area of the surface opposite to the substrate 10 are set to be the same as the thickness of the one or more third wiring patterns 61 included in the wiring layer 66 and the total area of the surface opposite to the substrate 10.
  • an opening is formed in the insulating film 72 to expose the fifth wiring pattern 71, and a through wiring 73 is formed to fill the opening.
  • One or more sixth wiring patterns 74 connected to the through wiring 73 are formed on the insulating film 72.
  • the sixth wiring pattern 74 is formed of, for example, the same material as the fourth wiring pattern 64.
  • An insulating film 75 is formed on the insulating film 72 so as to cover the one or more sixth wiring patterns 74. This forms a wiring layer 77 including one or more sixth wiring patterns 74 and the insulating film 75.
  • the thickness of the one or more sixth wiring patterns 74 included in the wiring layer 77 and the total area of the surface opposite the substrate 10 are set to be the same as the thickness of the one or more fourth wiring patterns 64 included in the wiring layer 67 and the total area of the surface opposite the substrate 10.
  • a through wiring 68 connected to the fourth wiring pattern 64 is formed in the insulating film 65, and a first terminal electrode 42 connected to the through wiring 68 is formed on the insulating film 65.
  • a through wiring 78 connected to the sixth wiring pattern 74 is formed in the insulating film 75, and a second terminal electrode 45 connected to the through wiring 78 is formed on the insulating film 75. In this way, the device 300 according to the third embodiment is formed.
  • one or more wiring layers 66, 67 are formed on the opposite side of the substrate 10 to one or more first wiring patterns 40.
  • one or more wiring layers 76, 77 second wiring layers having the same number of layers as the one or more wiring layers 66, 67 are formed on the opposite side of the substrate 10 to one or more second wiring patterns 43. This makes it possible to make the number of wiring layers formed on the first surface 11 of the substrate 10 the same as the number of wiring layers formed on the second surface 12, thereby reducing warping of the substrate 10.
  • one or more wiring layers 66, 67 and one or more wiring layers 76, 77 are formed so that the thickness of the wiring patterns in the same layer from the substrate 10 and the total area of the surface opposite the substrate 10 are the same. That is, one or more third wiring patterns 61 of the wiring layer 66 and one or more fifth wiring patterns 71 of the wiring layer 76, which are layers from the substrate 10, are formed so that they have the same thickness and total area on the surface opposite the substrate 10. Similarly, one or more fourth wiring patterns 64 of the wiring layer 67 and one or more sixth wiring patterns 74 of the wiring layer 77, which are layers from the substrate 10, are formed so that they have the same thickness and total area on the surface opposite the substrate 10. This can reduce warping of the substrate 10.
  • the thickness and total area are not limited to being completely the same, but allow for differences of the order of manufacturing error.
  • the thickness and total area of the wiring pattern on one layer may be 90% or more and 110% or less of the thickness and total area of the wiring pattern on the other layer, and may be 95% or more and 105% or less.
  • FIG. 10 is a cross-sectional view of a device according to Example 4.
  • a quantum bit element 90 and one or more seventh wiring patterns 91 are provided on an insulating film 32.
  • the quantum bit element 90 is connected to the through electrode 20 via the seventh wiring pattern 91 and the first wiring pattern 40.
  • An insulating film 37 that covers the quantum bit element 90 and the seventh wiring pattern 91 is provided on the insulating film 32.
  • the insulating film 37 is, for example, a silicon oxide film, and has a thickness of, for example, 100 nm to 300 nm.
  • the other configurations are the same as those in Example 1, so a description thereof will be omitted.
  • the quantum bit element 90 is a Josephson junction element having a lower superconducting film 92, an insulating film 93, and an upper superconducting film 94.
  • the lower superconducting film 92 and the upper superconducting film 94 extend crossing each other.
  • the insulating film 93 is provided between the lower superconducting film 92 and the upper superconducting film 94 at least at the intersection of the lower superconducting film 92 and the upper superconducting film 94.
  • the lower superconducting film 92 and the upper superconducting film 94 are made of a superconducting material such as aluminum.
  • the insulating film 93 is made of aluminum oxide, for example.
  • FIG. 12(a) to 13(c) are cross-sectional views showing a method for manufacturing a device according to Example 4. First, the same steps as those shown in Fig. 2(a) to Fig. 5(a) of Example 1 are carried out to obtain Fig. 12(a).
  • the insulating film 34 is bonded to the support substrate 84 with adhesive 83.
  • a mask layer (not shown) formed on the insulating film 32 is used as a mask to form an opening 95 in the insulating film 32 that exposes the first wiring pattern 40, for example, by RIE using a fluorine-based gas.
  • a quantum bit element 90 and one or more seventh wiring patterns 91 are formed on an insulating film 32.
  • the quantum bit element 90 is connected to the first wiring pattern 40 via the seventh wiring pattern 91.
  • a method for forming the quantum bit element 90 and the seventh wiring pattern 91 will be described with reference to FIG. 14(a) to FIG. 15(c).
  • FIGS. 14(a) to 15(c) are cross-sectional views showing a method for manufacturing a quantum bit element and a seventh wiring pattern in Example 4.
  • a lower superconducting film 92 is formed on an insulating film 32, for example, by using a vapor deposition method.
  • An insulating film 93 is formed on the lower superconducting film 92, for example, by using an ALD method.
  • An upper superconducting film 94 is formed on the insulating film 93, for example, by using a vapor deposition method.
  • a mask layer 96 which is, for example, a silicon oxide film, is formed on the upper superconducting film 94 by, for example, a CVD method. Then, the mask layer 96 is patterned.
  • the mask layer 96 is used as a mask to etch the upper superconducting film 94 by RIE using, for example, a chlorine-based gas.
  • the mask layer 96 is used as a mask to etch the insulating film 93, for example, by milling.
  • the mask layer 96 is used as a mask to etch the lower superconducting film 92 by RIE using, for example, a chlorine-based gas.
  • the mask layer 96 is removed. This results in the formation of the quantum bit element 90, which is made up of the lower superconducting film 92, the insulating film 93, and the upper superconducting film 94.
  • the seventh wiring pattern 91 is also formed by the lower superconducting film 92, the insulating film 93, and the upper superconducting film 94.
  • the quantum bit element 90 is connected to the first wiring pattern 40 via the seventh wiring pattern 91.
  • an insulating film 37 made of a silicon oxide film is formed on the insulating film 32, for example, by using a CVD method.
  • the thickness of the insulating film 37 is, for example, 200 nm.
  • the insulating film 37 is formed on the insulating film 32, covering the quantum bit element 90 and the seventh wiring pattern 91.
  • the support substrate 84 is peeled off. Then, by a method similar to that shown in FIG. 5(c) of Example 1, a through-wire 44 is formed in the insulating film 34, and a second terminal electrode 45 is formed on the through-wire 44. A bump electrode 46 is formed on the surface of the second terminal electrode 45. In this manner, the device 400 according to Example 4 is formed.
  • FIG. 16(a) to 17(c) are cross-sectional views showing a method for manufacturing a device according to a comparative example.
  • a substrate 110 is heated in an oxidizing atmosphere to form a thermal oxide film 180 on a first surface 111 and a second surface 112 of the substrate 110.
  • a quantum bit element 190 is formed on the thermal oxide film 180 formed on the first surface 111 of the substrate 110.
  • an insulating film 130 which is a silicon oxide film, is formed on the first surface 111 of the substrate 110 by, for example, a CVD method.
  • the insulating film 130 is formed on the thermal oxide film 180, covering the quantum bit element 190.
  • an opening 150 is formed in the insulating film 130, exposing the quantum bit element 190, for example, by RIE using a fluorine-based gas.
  • a conductive film 140 is formed on the first surface 111 of the substrate 110 by, for example, a sputtering method.
  • the conductive film 140 is also formed so as to be embedded in the opening 150 formed in the insulating film 130.
  • the conductive film 140 is formed of, for example, titanium nitride.
  • the conductive film 140 is patterned by RIE using, for example, a chlorine-based gas to form one or more wiring patterns 142. Some of the one or more wiring patterns 142 are connected to the quantum bit element 190.
  • an insulating film 132 which is a silicon oxide film, is formed on the first surface 111 of the substrate 110 by, for example, a CVD method.
  • the insulating film 132 is formed on the insulating film 130, covering the wiring pattern 142.
  • the insulating film 130 is formed and processed, the conductive film 140 is formed and processed, and the insulating film 132 is formed.
  • the insulating films 130 and 132 are formed, for example, by the CVD method. In the CVD method, the temperature of the substrate 110 reaches several hundred degrees Celsius, which may damage the quantum bit element 190.
  • the conductive film 140 is formed, for example, by the sputtering method, and the insulating film 130 and the conductive film 140 are processed by RIE.
  • the insulating film 130 and the conductive film 140 are irradiated with charged particles, which may also damage the quantum bit element 190. For these reasons, it is considered that the characteristics of the quantum bit element 190 are deteriorated.
  • Example 4 after forming one or more first wiring patterns 40 and one or more second wiring patterns 43 as shown in FIG. 12(a), quantum bit elements 90 connected to one or more first wiring patterns 40 are formed as shown in FIG. 13(a).
  • quantum bit elements 90 connected to one or more first wiring patterns 40 are formed as shown in FIG. 13(a).
  • the quantum bit element 90 is formed on the first surface 11 of the substrate 10, but may be formed on the second surface 12.
  • the wiring layer formed on the substrate 10 side of the quantum bit element 90 may have a multi-layer wiring structure.
  • FIG. 18 is a cross-sectional view of a case where multiple wiring layers are stacked on the substrate side of the quantum bit element.
  • the quantum bit element 90 is preferably formed in the wiring layer 67, which is the furthest from the substrate 10, of the multiple wiring layers 66, 67, 69 formed on the first surface 11 of the substrate 10.
  • the quantum bit element 90 is preferably formed after the wiring patterns in all of the wiring layers 66, 67, 69 formed on the first surface 11 side of the substrate 10.
  • FIG. 19 is a cross-sectional view showing a method for manufacturing a device according to Example 5.
  • a circuit chip 51 is flip-chip mounted on the second surface 12 of a substrate 10 constituting a device 400.
  • the circuit chip 51 is joined to a second terminal electrode 45 by a bump electrode 46. In this way, a device 500 according to Example 5 is formed.
  • the first terminal electrode 42 may be formed on the first surface 11.
  • the quantum bit chip 50 may be flip-chip mounted to the first terminal electrode 42.
  • the circuit chip 51 may be flip-chip mounted to the first terminal electrode 42, and the quantum bit chip 50 may be flip-chip mounted to the second terminal electrode 45.

Landscapes

  • Engineering & Computer Science (AREA)
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Abstract

第１面と、前記第１面とは反対の第２面と、前記第１面と前記第２面との間を貫通する貫通孔と、を有する基板に、前記第１面上から前記貫通孔の側面を経由して前記第２面上に延在する超伝導材料からなる導電膜を形成する工程と、前記第１面上の前記導電膜をパターニングして第１配線パターンを形成する工程と、前記第２面上の前記導電膜をパターニングして第２配線パターンを形成する工程と、前記第１配線パターンに接続された量子ビット素子を形成する工程と、を備えるデバイスの製造方法。

Description

デバイスおよびデバイスの製造方法
　本発明は、デバイスおよびデバイスの製造方法に関する。
　貫通電極によって表裏の回路の導通をとる中継基板であるインターポーザが知られている。例えば、量子ビットチップをインターポーザにフリップチップ実装することが知られている（例えば特許文献１～３）。また、基板の表裏面に設けられた量子ビットと受動素子とを貫通電極で接続した構成も知られている（例えば特許文献４）。
国際公開第２０２１／２４５９４９号 国際公開第２０１８／２１２０４１号 米国特許出願公開第２０２２／０１９９５０７号明細書 米国特許出願公開第２０２０／０３４３４３４号明細書
　基板の第１面に形成される第１配線パターンと、第１面とは反対の第２面に形成される第２配線パターンと、第１面と第２面の間の貫通孔に形成される貫通電極と、を別々の工程で形成すると、製造工数が増えてしまう。
　１つの側面では、製造工数を削減することを目的とする。
　１つの態様では、第１面と、前記第１面とは反対の第２面と、前記第１面と前記第２面との間を貫通する貫通孔と、を有する基板に、前記第１面上から前記貫通孔の側面を経由して前記第２面上に延在する超伝導材料からなる導電膜を形成する工程と、前記第１面上の前記導電膜をパターニングして第１配線パターンを形成する工程と、前記第２面上の前記導電膜をパターニングして第２配線パターンを形成する工程と、前記第１配線パターンに接続された量子ビット素子を形成する工程と、を備えるデバイスの製造方法である。
　１つの態様では、第１面と、前記第１面とは反対の第２面と、前記第１面と前記第２面との間を貫通する貫通孔と、を有する基板と、前記第１面上から前記貫通孔の側面を経由して前記第２面上に延在する超伝導材料からなる貫通電極と、前記第１面上に設けられ、前記貫通電極と同じ材料で形成される第１配線パターンと、前記第２面上に設けられ、前記貫通電極と同じ材料で形成される第２配線パターンと、前記第１配線パターンに接続された量子ビット素子と、を備えるデバイスである。
　１つの側面として、製造工数を削減することができる。
図１は、実施例１に係るデバイスの断面図である。 図２（ａ）から図２（ｃ）は、実施例１に係るデバイスの製造方法を示す断面図（その１）である。 図３（ａ）から図３（ｃ）は、実施例１に係るデバイスの製造方法を示す断面図（その２）である。 図４（ａ）から図４（ｃ）は、実施例１に係るデバイスの製造方法を示す断面図（その３）である。 図５（ａ）から図５（ｃ）は、実施例１に係るデバイスの製造方法を示す断面図（その４）である。 図６は、実施例１における導電膜の成膜の例を示す断面図である。 図７（ａ）および図７（ｂ）は、実施例２に係るデバイスの製造方法を示す断面図である。 図８（ａ）から図８（ｃ）は、実施例３に係るデバイスの製造方法を示す断面図（その１）である。 図９（ａ）から図９（ｃ）は、実施例３に係るデバイスの製造方法を示す断面図（その２）である。 図１０は、実施例４に係るデバイスの断面図である。 図１１（ａ）は、実施例４における量子ビット素子の平面図、図１１（ｂ）は、図１１（ａ）のＡ－Ａ断面図である。 図１２（ａ）から図１２（ｃ）は、実施例４に係るデバイスの製造方法を示す断面図（その１）である。 図１３（ａ）から図１３（ｃ）は、実施例４に係るデバイスの製造方法を示す断面図（その２）である。 図１４（ａ）から図１４（ｃ）は、実施例４における量子ビット素子および第７配線パターンの製造方法を示す断面図（その１）である。 図１５（ａ）から図１５（ｃ）は、実施例４における量子ビット素子および第７配線パターンの製造方法を示す断面図（その２）である。 図１６（ａ）から図１６（ｃ）は、比較例に係るデバイスの製造方法を示す断面図（その１）である。 図１７（ａ）から図１７（ｃ）は、比較例に係るデバイスの製造方法を示す断面図（その２）である。 図１８は、量子ビット素子より基板側に複数の配線層が積層された場合の断面図である。 図１９は、実施例５に係るデバイスの製造方法を示す断面図である。
　以下、図面を参照し、本発明の実施例について説明する。
　図１は、実施例１に係るデバイスの断面図である。実施例１では、デバイス１００がインターポーザである場合の例を示す。基板１０の第１面１１に平行で互いに直交する方向をＸ軸およびＹ軸とし、基板１０の厚さ方向をＺ軸とする。図１のように、実施例１に係るデバイス１００は、第１面１１と第１面１１とは反対の第２面１２とを有する基板１０に、第１面１１と第２面１２との間を貫通する貫通孔１３が設けられている。基板１０は、例えばシリコン基板、ガラス基板、または石英基板である。貫通孔１３は、例えば直径が５μｍ～１５μｍ程度で、深さが１００μｍ～３００μｍ程度である。
　貫通孔１３に貫通電極２０が設けられている。貫通電極２０は、第１面１１上から貫通孔１３の側面に沿って第２面１２上に延びた筒状形状をしている。貫通孔１３の側面と貫通電極２０との間には絶縁膜３０が設けられている。貫通電極２０は、例えば窒化チタンにより形成され、厚さが例えば５０ｎｍ～１５０ｎｍ程度である。絶縁膜３０は、例えば酸化シリコンにより形成され、厚さが例えば５０ｎｍ～１５０ｎｍである。
　基板１０の第１面１１上に絶縁膜３１を介して１または複数の第１配線パターン４０が設けられている。１または複数の第１配線パターン４０のうちの少なくとも一部は貫通電極２０に接続されている。第１配線パターン４０は、貫通電極２０と同じ材料（例えば窒化チタン）により形成され、貫通電極２０と同じ厚さを有する。１または複数の第１配線パターン４０には、基板１０の第１面１１および第２面１２上に搭載されたチップの動作時に電流が流れず、グランド電位となるダミー配線が含まれていてもよい。絶縁膜３１は、例えば酸化シリコンにより形成され、厚さが例えば５０ｎｍ～１５０ｎｍ程度である。ここで、第１配線パターン４０の厚さが貫通電極２０の厚さと同じとは、完全に同じ場合に限られず、製造誤差程度の差を許容するものである。例えば、第１配線パターン４０の厚さは、貫通電極２０の厚さの９０％以上１１０％以下であり、９５％以上１０５％以下の場合でもよい。
　基板１０の第１面１１上に、１または複数の第１配線パターン４０を覆う絶縁膜３２が設けられている。絶縁膜３２に設けられた開口に埋め込まれ、第１配線パターン４０に接続した貫通配線４１が設けられている。絶縁膜３２上に、貫通配線４１に接続し、外部接続用の端子となる第１端子電極４２が設けられている。絶縁膜３２は、例えば酸化シリコンにより形成され、厚さが例えば１００ｎｍ～３００ｎｍである。第１端子電極４２は、例えばバナジウム、モリブデン、ハフニウム、またはタンタルなどの高融点金属材料により形成される。貫通配線４１は、第１端子電極４２と同じ材料で形成されてもよいし、異なる材料で形成されてもよい。
　基板１０の第２面１２上に絶縁膜３３を介して１または複数の第２配線パターン４３が設けられている。１または複数の第２配線パターン４３のうちの少なくとも一部は貫通電極２０に接続されている。第２配線パターン４３は、貫通電極２０と同じ材料（例えば窒化チタン）により形成され、貫通電極２０と同じ厚さを有する。１または複数の第２配線パターン４３には、基板１０の第１面１１および第２面１２上に搭載されたチップの動作時に電流が流れず、グランド電位となるダミー配線が含まれていてもよい。絶縁膜３３は、例えば酸化シリコンにより形成され、厚さが例えば５０ｎｍ～１５０ｎｍ程度である。ここで、第２配線パターン４３の厚さが貫通電極２０の厚さと同じとは、完全に同じ場合に限られず、製造誤差程度の差を許容するものである。例えば、第２配線パターン４３の厚さは、貫通電極２０の厚さの９０％以上１１０％以下であり、９５％以上１０５％以下の場合でもよい。
　基板１０の第２面１２上に、１または複数の第２配線パターン４３を覆う絶縁膜３４が設けられている。絶縁膜３４に設けられた開口に埋め込まれ、第２配線パターン４３に接続した貫通配線４４が設けられている。絶縁膜３４上に、貫通配線４４に接続し、外部接続用の端子となる第２端子電極４５が設けられている。第２端子電極４５の表面にはバンプ電極４６が設けられている。絶縁膜３４は、例えば酸化シリコンにより形成され、厚さが例えば１００ｎｍ～３００ｎｍである。第２端子電極４５は、第１端子電極４２と同じく、高融点金属材料により形成される。貫通配線４４は、第２端子電極４５と同じ材料で形成されてもよいし、異なる材料で形成されてもよい。バンプ電極４６は、例えばインジウム、ガリウム、またははんだなどで形成される。
　貫通孔１３内に貫通電極２０の表面を覆う絶縁膜３５が設けられている。貫通孔１３の絶縁膜３５よりも中央側は空洞３６が形成されている。貫通電極２０が絶縁膜３５で覆われることで、貫通電極２０が保護され、また、意図しない導通が生じることが抑制される。絶縁膜３５は、例えば酸化シリコンにより形成され、厚さが例えば２５ｎｍ～７５ｎｍ程度である。なお、貫通孔１３の貫通電極２０よりも中央側は、空洞３６が形成されずに絶縁膜３５で埋め込まれていてもよいし、絶縁膜３５と絶縁膜３５とは材料の異なる他の膜とで埋め込まれていてもよい。
　１または複数の第１配線パターン４０の基板１０とは反対側の面４８の総面積と、１または複数の第２配線パターン４３の基板１０とは反対側の面４９の総面積と、は同じになっている。面積が同じとは、完全に同じ場合に限られず、製造誤差程度の差を許容するものである。例えば、１または複数の第１配線パターン４０の面４８の総面積は、１または複数の第２配線パターン４３の面４９の総面積の９０％以上１１０％以下であり、９５％以上１０５％以下の場合でもよい。
　デバイス１００に量子ビットチップが実装される場合、電極および配線は極低温（例えば１０ケルビン以下）で超伝導が発現する超伝導材料で形成される場合が好ましい。すなわち、第１配線パターン４０、第２配線パターン４３、第１端子電極４２、第２端子電極４５、貫通配線４１、４４、バンプ電極４６は、超伝導材料で形成される場合が好ましい。超伝導材料として、例えばアルミニウム、チタン、バナジウム、亜鉛、ガリウム、ジルコニウム、ニオブ、モリブデン、テクネチウム、カドミウム、インジウム、錫、ハフニウム、タンタル、窒化ニオブ、窒化チタンが挙げられる。また、デバイス１００に量子ビットチップ以外のチップが実装される場合、電極および配線は、上記材料の他に、銅やタングステンなどにより形成されてもよい。
［製造方法］
　図２（ａ）から図５（ｃ）は、実施例１に係るデバイスの製造方法を示す断面図である。図２（ａ）のように、シリコン基板である基板１０を洗浄した後、基板１０を酸化性雰囲気下で加熱して、基板１０の第１面１１および第２面１２に酸化シリコン膜である熱酸化膜８０を形成する。熱酸化膜８０の厚さは一例として１００ｎｍである。
　図２（ｂ）のように、基板１０の第１面１１上に形成された熱酸化膜８０上にレジストを塗布してレジスト膜８１を形成する。レジスト膜８１に対して露光および現像を行って、レジスト膜８１に開口を形成する。なお、レジスト膜８１と熱酸化膜８０との間にハードマスク層を形成してもよい。レジスト膜８１をマスクとして、基板１０に凹部８２を形成する。凹部８２は、例えばボッシュプロセスを用いて形成する。凹部８２は、図１における貫通孔１３に対応し、直径が一例として１０μｍ、深さが一例として２００μｍである。
　図２（ｃ）のように、レジスト膜８１を除去した後、基板１０を上下反転させ、熱酸化膜８０を接着剤８３によって支持基板８４に接合する。支持基板８４は例えばシリコン基板である。
　図３（ａ）のように、第２面１２側から基板１０を研削および研磨（例えば化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）などを用いて薄くし、凹部８２を露出させる。これにより、基板１０を第１面１１と第２面１２との間で貫通する貫通孔１３が形成される。
　図３（ｂ）のように、支持基板８４を剥離した後、基板１０を酸化性雰囲気下で加熱して、基板１０の第２面１２に酸化シリコン膜である絶縁膜３３を形成し、貫通孔１３の側面に酸化シリコン膜である絶縁膜３０を形成する。絶縁膜３０、３３の厚さは一例として１００ｎｍである。なお。絶縁膜３０、３３は、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いて形成してもよい。支持基板８４の剥離は、例えば紫外線照射によって接着強度が低下する接着剤８３を用いている場合では、接着剤８３に紫外線を照射することにより支持基板８４を剥離する。
　図３（ｃ）のように、基板１０を上下反転させ、例えば原子層堆積（ＡＬＤ：Atomic Layer Deposition）法を用い、基板１０の第１面１１上から貫通孔１３の側面を経由して第２面１２上に延在する導電膜８５を一度の成膜プロセスにより成膜する。例えば、Ｔｉ［Ｎ（ＣＨ３）２］４ガスとＮＨ３ガスとを用いたＡＬＤ法によって、窒化チタンからなる導電膜８５を成膜する。導電膜８５の厚さは一例として１００ｎｍである。なお、ＮＨ３ガスの代わりにＮ２Ｈ４ガスを用いてもよい。その後、例えばＡＬＤ法を用いて、導電膜８５の表面を覆う酸化シリコン膜からなる絶縁膜８６を形成する。絶縁膜８６の厚さは一例として５０ｎｍである。絶縁膜８６は、導電膜８５が露出することによる変質を抑制するため、および、導電膜８５に意図しない導通が生じることを抑制するために形成する。
　図６は、実施例１における導電膜の成膜の例を示す断面図である。図６のように、基板１０を石英バスケットなどの支持部（不図示）に載置してＡＬＤ装置の成膜室８７内に配置する。その後、成膜室８７内に入口Ｉｎから出口Ｏｕｔに向かってＴｉ［Ｎ（ＣＨ３）２］４ガスとＮＨ３ガスを導入して、基板１０に導電膜８５を成膜する。これにより、図３（ｃ）のように、基板１０の第１面１１上だけでなく、第２面１２上および貫通孔１３の側面にも均一な膜厚の導電膜８５が成膜される。なお、図６では、ＡＬＤ装置が例えば成膜室８７の傍に加熱ユニット８８を有するＨｏｔ　Ｗａｌｌ　ＡＬＤ装置である場合を例に示している。また、バッチ式の場合を例に示しているが、枚葉式の場合でもよい。
　図４（ａ）のように、例えばフッ素系ガスを用いた反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により基板１０の第１面１１上に形成された絶縁膜８６に開口を形成する。その後、例えば塩素系ガスを用いたＲＩＥにより基板１０の第１面１１上に形成された導電膜８５をパターニングして１または複数の第１配線パターン４０を形成する。第１配線パターン４０は、熱酸化膜８０からなる絶縁膜３１を介して基板１０の第１面１１上に形成される。
　図４（ｂ）のように、基板１０の第１面１１上に、例えＣＶＤ法を用いて、酸化シリコン膜からなる絶縁膜を成膜し、絶縁膜８６と共に１または複数の第１配線パターン４０を覆う絶縁膜３２を絶縁膜３１上に形成する。絶縁膜３２の厚さは一例として２００ｎｍである。
　図４（ｃ）のように、基板１０を上下反転させ、例えばフッ素系ガスを用いたＲＩＥにより基板１０の第２面１２上に形成された絶縁膜８６に開口を形成する。その後、例えば塩素系ガスを用いたＲＩＥにより基板１０の第２面１２上に形成された導電膜８５をパターニングして１または複数の第２配線パターン４３を形成する。第２配線パターン４３は絶縁膜３３を介して基板１０の第２面１２上に形成される。また、貫通孔１３の側面には、導電膜８５からなる筒状の貫通電極２０が第１配線パターン４０と第２配線パターン４３とに接続して形成される。
　図５（ａ）のように、基板１０の第２面１２上に、例えばＣＶＤ法を用いて、酸化シリコン膜からなる絶縁膜を成膜し、絶縁膜８６と共に１または複数の第２配線パターン４３を覆う絶縁膜３４を絶縁膜３３上に形成する。絶縁膜３４の厚さは一例として２００ｎｍである。貫通孔１３の貫通電極２０よりも中央側には、貫通電極２０の表面を覆う絶縁膜３５が形成される。貫通孔１３の絶縁膜３５よりも中央側には空洞３６が形成される。
　図５（ｂ）のように、基板１０を上下反転させ、例えばフッ素系ガスを用いたＲＩＥにより、絶縁膜３２に第１配線パターン４０が露出する開口を形成する。その後、例えばスパッタリング法を用いて、絶縁膜３２に形成した開口に埋め込まれ、第１配線パターン４０に接続する貫通配線４１を形成する。絶縁膜３２上に、例えばスパッタリング法およびエッチング法を用いて、貫通配線４１に接続する第１端子電極４２を形成する。貫通配線４１と第１端子電極４２は、別々の工程で形成される場合に限られず、同一工程で同時に形成されてもよい。
　図５（ｃ）のように、基板１０を上下反転させた後、貫通配線４１と第１端子電極４２と同様の方法によって、絶縁膜３４に第２配線パターン４３に接続する貫通配線４４を形成し、貫通配線４４に接続する第２端子電極４５を形成する。貫通配線４４と第２端子電極４５は、別々の工程で形成される場合に限られず、同一工程で同時に形成されてもよい。その後、第２端子電極４５の表面にバンプ電極４６を形成する。以上により、実施例１に係るデバイス１００が形成される。
　なお、図５（ｂ）および図５（ｃ）では、貫通配線４１と第１端子電極４２を形成した後、貫通配線４４と第２端子電極４５を形成する場合を例に示したが、反対の順番で形成されてもよい。バンプ電極４６は、第２端子電極４５には形成されず、第１端子電極４２に形成されてもよいし、第１端子電極４２と第２端子電極４５の両方に形成されてもよいし、両方に形成されなくてもよい。
　以上のように、実施例１によれば、図３（ｃ）のように、基板１０の第１面１１上から貫通孔１３の側面を経由して第２面１２上に延在する導電膜８５を形成する。図４（ａ）のように、基板１０の第１面１１上に形成された導電膜８５をパターニングして１または複数の第１配線パターン４０を形成する。図４（ｃ）のように、基板１０の第２面１２上に形成された導電膜８５をパターニングして１または複数の第２配線パターン４３を形成する。第１面１１上から貫通孔１３の側面を経由して第２面１２上に延在する導電膜８５からなる貫通電極２０が形成される。したがって、実施例１では、第１面１１上に形成された１または複数の第１配線パターン４０と第２面１２上に形成された１または複数の第２配線パターン４３は、貫通電極２０と同じ材料で形成され、貫通電極２０と同じ厚さを有する。これにより、第１配線パターン４０と第２配線パターン４３と貫通電極２０とを別々に成膜して形成する場合に比べて、製造工数を削減することができる。よって、製造時のエネルギーおよび使用材料などを削減することができる。同じ厚さを有するとは、完全に同じ場合に限られず、製造誤差程度の差を許容するものである。例えば、第１配線パターン４０および第２配線パターン４３の厚さは、貫通電極２０の厚さの９０％以上１１０％以下であり、９５％以上１０５％以下の場合でもよい。
　また、実施例１では、図３（ｃ）のように、ＡＬＤ法により導電膜８５を形成する。これにより、貫通孔１３のアスペクト比が大きい場合でも、基板１０の第１面１１、第２面１２、および貫通孔１３の側面に同じ厚さの導電膜８５を形成できる。
　また、実施例１では、図１のように、１または複数の第１配線パターン４０の基板１０とは反対側の面４８の総面積と１または複数の第２配線パターン４３の基板１０とは反対側の面４９の総面積とが同じになるように、第１配線パターン４０および第２配線パターン４３を形成する。これにより、基板１０に生じる反りを低減することができる。よって、基板１０にチップをフリップチップ実装するときの接合信頼性を向上させることができる、また、第１端子電極４２および第２端子電極４５の形成での歩留まりを向上させることができる。面積が同じとは、完全に同じである場合に限られず、製造誤差程度の差を許容するものである。例えば、１または複数の第１配線パターン４０の面４８の総面積は、１または複数の第２配線パターン４３の面４９の総面積の９０％以上１１０％以下であり、９５％以上１０５％以下の場合でもよい。
　また、実施例１では、図５（ｂ）のように、基板１０の第１面１１上に、１または複数の第１配線パターン４０に接続した外部接続用の第１端子電極４２を形成する。図５（ｃ）のように、基板１０の第２面１２上に、１または複数の第２配線パターン４３に接続した外部接続用の第２端子電極４５を形成する。これにより、実施例１のデバイス１００をインターポーザとして用いることができる。
　また、実施例１では、導電膜８５は窒化チタンにより形成される。このように、導電膜８５を超伝導材料により形成することで、デバイス１００を量子ビットチップが実装されるインターポーザとして用いることができる。
　図７（ａ）および図７（ｂ）は、実施例２に係るデバイスの製造方法を示す断面図である。図７（ａ）のように、デバイス１００を構成する基板１０の第１面１１上に量子ビットチップ５０をフリップチップ実装する。量子ビットチップ５０はバンプ電極５２によって第１端子電極４２に接合される。量子ビットチップ５０には、図示を省略するが、量子ビット素子が形成されている。図７（ｂ）のように、基板１０の第２面１２上に回路チップ５１をフリップチップ実装する。回路チップ５１はバンプ電極４６によって第２端子電極４５に接合される。回路チップ５１には、図示を省略するが、例えばＣＭＯＳ素子などの能動素子および／またはインダクタやキャパシタなどの受動素子が形成されている。これにより、実施例２に係るデバイス２００が形成される。
　実施例２によれば、図７（ａ）のように、基板１０の第１面１１上に量子ビットチップ５０を搭載する。図７（ｂ）のように、基板１０の第２面１２上に回路チップ５１を搭載する。これにより、基板１０に量子ビットチップ５０と回路チップ５１が搭載されたデバイス２００が得られる。また、１または複数の第１配線パターン４０の面４８の総面積と、１または複数の第２配線パターン４３の面４９の総面積と、が同じ場合では、基板１０の反りが低減されるため、基板１０と量子ビットチップ５０および回路チップ５１との接合信頼性が向上する。
　なお、実施例２において、基板１０の第１面１１上に回路チップ５１が搭載され、第２面１２上に量子ビットチップ５０が搭載される場合でもよい。
　図８（ａ）から図９（ｃ）は、実施例３に係るデバイスの製造方法を示す断面図である。図８（ａ）のように、実施例１の図２（ａ）から図５（ａ）と同様の工程を実施して図８（ａ）とする。
　図８（ｂ）のように、例えばフッ素系ガスを用いたＲＩＥによって絶縁膜３２に第１配線パターン４０が露出する開口を形成し、開口を埋め込むように例えばスパッタリング法を用いて貫通配線６０を形成する。その後、基板１０の第１面１１上に、例えばスパッタリング法を用いて導電膜を成膜した後、例えば塩素系ガスを用いたＲＩＥによって導電膜をパターニングして１または複数の第３配線パターン６１を形成する。第３配線パターン６１は、例えば窒化チタンにより形成される。次いで、基板１０の第１面１１上に例えばＣＶＤ法によって酸化シリコン膜である絶縁膜６２を成膜する。絶縁膜６２は１または複数の第３配線パターン６１を覆って絶縁膜３２上に形成される。これにより、１または複数の第３配線パターン６１と絶縁膜６２とを含む配線層６６が形成される。
　図８（ｃ）のように、絶縁膜６２に第３配線パターン６１が露出する開口を形成し、開口を埋め込むように貫通配線６３を形成する。絶縁膜６２上に貫通配線６３に接続する１または複数の第４配線パターン６４を形成する。第４配線パターン６４は、例えば窒化チタンにより形成される。１または複数の第４配線パターン６４を覆うように絶縁膜６２上に絶縁膜６５を形成する。これにより、１または複数の第４配線パターン６４と絶縁膜６５とを含む配線層６７が形成される。
　図９（ａ）のように、基板１０を上下反転させ、絶縁膜３４に第２配線パターン４３が露出する開口を形成し、開口を埋め込むように貫通配線７０を形成する。その後、基板１０の第２面１２上に導電膜を成膜した後、導電膜をパターニングして１または複数の第５配線パターン７１を形成する。第５配線パターン７１は、例えば第３配線パターン６１と同じ材料により形成される。次いで、基板１０の第２面１２上に酸化シリコン膜である絶縁膜７２を成膜する。絶縁膜７２は１または複数の第５配線パターン７１を覆って絶縁膜３４上に形成される。これにより、１または複数の第５配線パターン７１と絶縁膜７２とを含む配線層７６が形成される。配線層７６に含まれる１または複数の第５配線パターン７１の厚さおよび基板１０とは反対側の面の総面積は、配線層６６に含まれる１または複数の第３配線パターン６１の厚さおよび基板１０とは反対側の面の総面積と同じになるようにする。
　図９（ｂ）のように、絶縁膜７２に第５配線パターン７１が露出する開口を形成し、開口を埋め込むように貫通配線７３を形成する。絶縁膜７２上に貫通配線７３に接続する１または複数の第６配線パターン７４を形成する。第６配線パターン７４は、例えば第４配線パターン６４と同じ材料により形成される。１または複数の第６配線パターン７４を覆うように絶縁膜７２上に絶縁膜７５を形成する。これにより、１または複数の第６配線パターン７４と絶縁膜７５とを含む配線層７７が形成される。配線層７７に含まれる１または複数の第６配線パターン７４の厚さおよび基板１０とは反対側の面の総面積は、配線層６７に含まれる１または複数の第４配線パターン６４の厚さおよび基板１０とは反対側の面の総面積と同じになるようにする。
　図９（ｃ）のように、図５（ｂ）および図５（ｃ）に示した方法と同様の方法によって、絶縁膜６５に第４配線パターン６４に接続する貫通配線６８を形成し、絶縁膜６５上に貫通配線６８に接続する第１端子電極４２を形成する。絶縁膜７５に第６配線パターン７４に接続する貫通配線７８を形成し、絶縁膜７５上に貫通配線７８に接続する第２端子電極４５を形成する。以上により、実施例３に係るデバイス３００が形成される。
　実施例３によれば、図８（ｂ）および図８（ｃ）のように、１または複数の第１配線パターン４０に対して基板１０とは反対側に、１または複数層の配線層６６、６７（第１配線層）を形成する。図９（ａ）および図９（ｂ）のように、１または複数の第２配線パターン４３に対して基板１０とは反対側に、１または複数層の配線層６６、６７と同じ層数の１または複数層の配線層７６、７７（第２配線層）を形成する。これにより、基板１０の第１面１１上に形成された配線層の層数と、第２面１２上に形成された配線層の層数と、を同じにできるため、基板１０の反りを低減することができる。
　また、実施例３では、基板１０からの層数が同じ層における配線パターンの厚さおよび基板１０とは反対側の面の総面積が同じになるように、１または複数層の配線層６６、６７および１または複数層の配線層７６、７７を形成する。すなわち、基板１０からの層数が同じ層である配線層６６の１または複数の第３配線パターン６１と配線層７６の１または複数の第５配線パターン７１とは、厚さおよび基板１０とは反対側の総面積が同じなるように形成する。同様に、基板１０からの層数が同じ層である配線層６７の１または複数の第４配線パターン６４と配線層７７の１または複数の第６配線パターン７４とは、厚さおよび基板１０とは反対側の総面積が同じなるように形成する。これにより、基板１０の反りを低減することができる。厚さおよび総面積が同じとは、完全に同じ場合に限られず、製造誤差程度の差を許容するものである。例えば、一方の層における配線パターンの厚さおよび総面積は、他方の層における配線パターンの厚さおよび総面積の９０％以上１１０％以下であり、９５％以上１０５％以下の場合でもよい。
　実施例４では量子ビット素子が形成された量子ビットデバイスの場合の例を示す。図１０は、実施例４に係るデバイスの断面図である。図１０のように、実施例４に係るデバイス４００では、絶縁膜３２上に、量子ビット素子９０と１または複数の第７配線パターン９１が設けられている。量子ビット素子９０は第７配線パターン９１と第１配線パターン４０を介して貫通電極２０に接続されている。絶縁膜３２上に、量子ビット素子９０および第７配線パターン９１を覆う絶縁膜３７が設けられている。絶縁膜３７は、例えば酸化シリコン膜であり、厚さは例えば１００ｎｍ～３００ｎｍである。その他の構成は、実施例１と同じであるため説明を省略する。
　図１１（ａ）は、実施例４における量子ビット素子の平面図、図１１（ｂ）は、図１１（ａ）のＡ－Ａ断面図である。図１１（ａ）および図１１（ｂ）のように、量子ビット素子９０は、下層超伝導膜９２と絶縁膜９３と上層超伝導膜９４とを有するジョセフソン接合素子である。下層超伝導膜９２と上層超伝導膜９４とは互いに交差して伸びている。絶縁膜９３は、少なくとも下層超伝導膜９２と上層超伝導膜９４とが交差する箇所で、下層超伝導膜９２と上層超伝導膜９４との間に設けられている。下層超伝導膜９２および上層超伝導膜９４は例えばアルミニウムなどの超伝導材料により形成される。絶縁膜９３は例えば酸化アルミニウムにより形成される。
［製造方法］
　図１２（ａ）から図１３（ｃ）は、実施例４に係るデバイスの製造方法を示す断面図である。まず、実施例１の図２（ａ）から図５（ａ）と同じ工程を実施して図１２（ａ）とする。
　図１２（ｂ）のように、絶縁膜３４を接着剤８３によって支持基板８４に接合する。
　図１２（ｃ）のように、絶縁膜３２上に形成したマスク層（不図示）をマスクとして、例えばフッ素系ガスを用いたＲＩＥにより、絶縁膜３２に第１配線パターン４０を露出する開口９５を形成する。
　図１３（ａ）のように、絶縁膜３２上に量子ビット素子９０と１または複数の第７配線パターン９１を形成する。量子ビット素子９０は第７配線パターン９１を介して第１配線パターン４０に接続される。ここで、量子ビット素子９０と第７配線パターン９１の形成方法について図１４（ａ）から図１５（ｃ）を用いて説明する。
　図１４（ａ）から図１５（ｃ）は、実施例４における量子ビット素子および第７配線パターンの製造方法を示す断面図である。図１４（ａ）のように、絶縁膜３２上に、例えば蒸着法を用いて、下層超伝導膜９２を成膜する。下層超伝導膜９２上に、例えばＡＬＤ法を用いて、絶縁膜９３を成膜する。絶縁膜９３上に、例えば蒸着法を用いて、上層超伝導膜９４を成膜する。
　図１４（ｂ）のように、上層超伝導膜９４上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜であるマスク層９６を成膜する。その後、マスク層９６をパターニングする。
　図１４（ｃ）のように、マスク層９６をマスクとし、例えば塩素系ガスを用いたＲＩＥにより上層超伝導膜９４をエッチングする。
　図１５（ａ）のように、マスク層９６をマスクとし、例えばミリング法を用いて絶縁膜９３をエッチングする。
　図１５（ｂ）のように、マスク層９６をマスクとし、例えば塩素系ガスを用いたＲＩＥにより下層超伝導膜９２をエッチングする。
　図１５（ｃ）のように、マスク層９６を除去する。これにより、下層超伝導膜９２と絶縁膜９３と上層超伝導膜９４とにより形成される量子ビット素子９０が形成される。また、下層超伝導膜９２と絶縁膜９３と上層超伝導膜９４とにより第７配線パターン９１も形成される。量子ビット素子９０は第７配線パターン９１を介して第１配線パターン４０に接続する。
　図１３（ｂ）のように、絶縁膜３２上に、例えばＣＶＤ法を用いて、酸化シリコン膜からなる絶縁膜３７を成膜する。絶縁膜３７の厚さは一例として２００ｎｍである。絶縁膜３７は量子ビット素子９０および第７配線パターン９１を覆って絶縁膜３２上に形成される。
　図１３（ｃ）のように、支持基板８４を剥離する。その後、実施例１の図５（ｃ）と同様な方法によって、絶縁膜３４に貫通配線４４を形成し、貫通配線４４上に第２端子電極４５を形成する。第２端子電極４５の表面にバンプ電極４６を形成する。以上により、実施例４に係るデバイス４００が形成される。
［比較例］
　図１６（ａ）から図１７（ｃ）は、比較例に係るデバイスの製造方法を示す断面図である。図１６（ａ）のように、基板１１０を酸化性雰囲気下で加熱して、基板１１０の第１面１１１および第２面１１２に熱酸化膜１８０を形成する。次いで、基板１１０の第１面１１１上に形成された熱酸化膜１８０上に量子ビット素子１９０を形成する。
　図１６（ｂ）のように、基板１１０の第１面１１１上に、例えばＣＶＤ法により、酸化シリコン膜である絶縁膜１３０を成膜する。絶縁膜１３０は、量子ビット素子１９０を覆って熱酸化膜１８０上に形成される。
　図１６（ｃ）のように、例えばフッ素系ガスを用いたＲＩＥにより、絶縁膜１３０に量子ビット素子１９０が露出する開口１５０を形成する。
　図１７（ａ）のように、基板１１０の第１面１１１上に、例えばスパッタリング法を用いて、導電膜１４０を成膜する。導電膜１４０は、絶縁膜１３０に形成された開口１５０にも埋め込まれて形成される。導電膜１４０は、例えば窒化チタンにより形成される。
　図１７（ｂ）のように、例えば塩素系ガスを用いたＲＩＥにより、導電膜１４０をパターニングして１または複数の配線パターン１４２を形成する。１または複数の配線パターン１４２のうちの一部は量子ビット素子１９０に接続される。
　図１７（ｃ）のように、基板１１０の第１面１１１上に、例えばＣＶＤ法により、酸化シリコン膜である絶縁膜１３２を成膜する。絶縁膜１３２は、配線パターン１４２を覆って絶縁膜１３０上に形成される。
　複数の配線パターンが積層された多層配線構造を形成する場合では、図１６（ｃ）から図１７（ｃ）に示した工程を繰り返し行う。
　比較例によれば、図１６（ａ）から図１７（ｃ）のように、量子ビット素子１９０を形成した後、絶縁膜１３０の成膜および加工、導電膜１４０の成膜および加工、絶縁膜１３２の成膜を行っている。絶縁膜１３０、１３２は例えばＣＶＤ法により成膜される。ＣＶＤ法による成膜では、基板１１０が数百℃の温度になるため、量子ビット素子１９０にダメージを与える恐れがある。また、導電膜１４０の成膜は例えばスパッタリング法で行い、絶縁膜１３０および導電膜１４０の加工はＲＩＥにより行われる。スパッタリング法およびＲＩＥでは、絶縁膜１３０および導電膜１４０に荷電粒子が照射されるため、量子ビット素子１９０にもダメージを与える恐れがある。これらのことから、量子ビット素子１９０の特性が劣化してしまうことが考えられる。
　一方、実施例４によれば、図１２（ａ）のように、１または複数の第１配線パターン４０および１または複数の第２配線パターン４３を形成した後、図１３（ａ）のように、１または複数の第１配線パターン４０に接続される量子ビット素子９０を形成する。このように、量子ビット素子９０を第１配線パターン４０および第２配線パターン４３よりも後に形成することで、量子ビット素子９０に与えるダメージを低減することができる。よって、量子ビット素子９０の特性劣化を抑制でき、量子ビット素子９０の動作を安定させることができる。
　なお、実施例４では、量子ビット素子９０は、基板１０の第１面１１上に形成される場合を例に示したが、第２面１２上に形成される場合でもよい。また、実施例４において、量子ビット素子９０よりも基板１０側に形成される配線層は多層配線構造であってもよい。
　図１８は、量子ビット素子より基板側に複数の配線層が積層された場合の断面図である。図１８のように、量子ビット素子９０は、基板１０の第１面１１上に形成される複数の配線層６６、６７、６９のうちの最も基板１０から離れた配線層６７に形成される場合が好ましい。すなわち、量子ビット素子９０は、基板１０の第１面１１側に形成される配線層６６、６７、６９の全てにおける配線パターンよりも後に形成されることが好ましい。量子ビット素子９０を全ての配線パターンより後に形成することで、量子ビット素子９０に与えるダメージを低減でき、かつ、配線プロセスでのアニール処理の温度を高くすることができる。
　図１９は、実施例５に係るデバイスの製造方法を示す断面図である。図１９のように、デバイス４００を構成する基板１０の第２面１２上に回路チップ５１をフリップチップ実装する。回路チップ５１はバンプ電極４６によって第２端子電極４５に接合される。これにより、実施例５に係るデバイス５００が形成される。
　なお、デバイス４００において、基板１０の第２面１２上に第２端子電極４５が形成されることに加え、第１面１１上に第１端子電極４２が形成される場合でもよい。この場合、第１端子電極４２に量子ビットチップ５０がフリップチップ実装されてもよい。また、第１端子電極４２に回路チップ５１がフリップチップ実装され、第２端子電極４５に量子ビットチップ５０がフリップチップ実装される場合でもよい。
　以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１０…基板、１１…第１面、１２…第２面、１３…貫通孔、２０…貫通電極、３０、３１、３２、３３、３４、３５…絶縁膜、３６…空洞、３７…絶縁膜、４０…第１配線パターン、４１…貫通配線、４２…第１端子電極、４３…第２配線パターン、４４…貫通配線、４５…第２端子電極、４６…バンプ電極、４８、４９…面、５０…量子ビットチップ、５１…回路チップ、５２…バンプ電極、６０…貫通配線、６１…第３配線パターン、６２…絶縁膜、６３…貫通配線、６４…第４配線パターン、６５…絶縁膜、６６、６７…配線層、６８…貫通配線、７０…貫通配線、７１…第５配線パターン、７２…絶縁膜、７３…貫通配線、７４…第６配線パターン、７５…絶縁膜、７６、７７…配線層、７８…貫通配線、８０…熱酸化膜、８１…レジスト膜、８２…凹部、８３…接着剤、８４…支持基板、８５…導電膜、８６…絶縁膜、８７…成膜室、８８…加熱ユニット、９０…量子ビット素子、９１…第７配線パターン、９２…下層超伝導膜、９３…絶縁膜、９４…上層超伝導膜、９５…開口、９６…マスク層、１００…デバイス、１１０…基板、１１１…第１面、１１２…第２面、１３０、１３２…絶縁膜、１４０…導電膜、１４２…配線パターン、１５０…開口、１８０…熱酸化膜、１９０…量子ビット素子、２００、３００、４００、５００…デバイス
　

Claims (8)

  1. 　第１面と、前記第１面とは反対の第２面と、前記第１面と前記第２面との間を貫通する貫通孔と、を有する基板に、前記第１面上から前記貫通孔の側面を経由して前記第２面上に延在する超伝導材料からなる導電膜を形成する工程と、
    　前記第１面上の前記導電膜をパターニングして第１配線パターンを形成する工程と、
    　前記第２面上の前記導電膜をパターニングして第２配線パターンを形成する工程と、
    　前記第１配線パターンに接続された量子ビット素子を形成する工程と、を備えるデバイスの製造方法。
  2. 　前記導電膜を形成する工程は、原子層堆積法により前記導電膜を形成する、請求項１に記載のデバイスの製造方法。
  3. 　前記第１配線パターンを形成する工程、および、前記第２配線パターンを形成する工程は、前記第１配線パターンの前記基板とは反対側の面の総面積と前記第２配線パターンの前記基板とは反対側の面の総面積とが同じになるように、前記第１配線パターン、および、前記第２配線パターンを形成する、請求項１または２に記載のデバイスの製造方法。
  4. 　前記第１配線パターンに対して前記基板とは反対側に、１または複数層の第１配線層を形成する工程と、
    　前記第２配線パターンに対して前記基板とは反対側に、前記１または複数層の第１配線層と同じ層数の１または複数層の第２配線層を形成する工程と、を備える、請求項１または２に記載のデバイスの製造方法。
  5. 　前記１または複数層の第１配線層を形成する工程、および、前記１または複数層の第２配線層を形成する工程は、前記基板からの層数が同じ層における配線パターンの厚さおよび前記基板とは反対側の面の総面積が同じになるように、前記１または複数層の第１配線層、および、前記１または複数層の第２配線層を形成する、請求項４に記載のデバイスの製造方法。
  6. 　前記第１面上に、前記第１配線パターンの少なくとも１つに接続された外部接続用の第１端子電極を形成する工程と、
    　前記第２面上に、前記第２配線パターンの少なくとも１つに接続された外部接続用の第２端子電極を形成する工程と、を備える、請求項１または２に記載のデバイスの製造方法。
  7. 　前記第１面および前記第２面のうち一方の面上に量子ビットチップを搭載する工程と、
    　前記第１面および前記第２面のうち他方の面上に回路チップを搭載する工程と、を備える、請求項６に記載のデバイスの製造方法。
  8. 　第１面と、前記第１面とは反対の第２面と、前記第１面と前記第２面との間を貫通する貫通孔と、を有する基板と、
    　前記第１面上から前記貫通孔の側面を経由して前記第２面上に延在する超伝導材料からなる貫通電極と、
    　前記第１面上に設けられ、前記貫通電極と同じ材料で形成される第１配線パターンと、
    　前記第２面上に設けられ、前記貫通電極と同じ材料で形成される第２配線パターンと、
    　前記第１配線パターンに接続された量子ビット素子と、を備えるデバイス。
    　
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